lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 using namespace llvm;
  42
  43 // Forward declarations.
  44 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG);
  45
  46 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  47   : TargetLowering(TM) {
  48   Subtarget = &TM.getSubtarget<X86Subtarget>();
  49   X86ScalarSSEf64 = Subtarget->hasSSE2();
  50   X86ScalarSSEf32 = Subtarget->hasSSE1();
  51   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  52
  53   bool Fast = false;
  54
  55   RegInfo = TM.getRegisterInfo();
  56   TD = getTargetData();
  57
  58   // Set up the TargetLowering object.
  59
  60   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  61   setShiftAmountType(MVT::i8);
  62   setSetCCResultContents(ZeroOrOneSetCCResult);
  63   setSchedulingPreference(SchedulingForRegPressure);
  64   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  65   setStackPointerRegisterToSaveRestore(X86StackPtr);
  66
  67   if (Subtarget->isTargetDarwin()) {
  68     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  69     setUseUnderscoreSetJmp(false);
  70     setUseUnderscoreLongJmp(false);
  71   } else if (Subtarget->isTargetMingw()) {
  72     // MS runtime is weird: it exports _setjmp, but longjmp!
  73     setUseUnderscoreSetJmp(true);
  74     setUseUnderscoreLongJmp(false);
  75   } else {
  76     setUseUnderscoreSetJmp(true);
  77     setUseUnderscoreLongJmp(true);
  78   }
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  88
  89   // We don't accept any truncstore of integer registers.
  90   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  91   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  92   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  93   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  94   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  95   setTruncStoreAction(MVT::i16, MVT::i8, Expand);
  96
  97   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  98   // operation.
  99   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 100   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 101   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 102
 103   if (Subtarget->is64Bit()) {
 104     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 105     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 106   } else {
 107     if (X86ScalarSSEf64)
 108       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 109       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 110     else
 111       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 112   }
 113
 114   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 115   // this operation.
 116   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 117   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 118   // SSE has no i16 to fp conversion, only i32
 119   if (X86ScalarSSEf32) {
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 121     // f32 and f64 cases are Legal, f80 case is not
 122     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 123   } else {
 124     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 125     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 126   }
 127
 128   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 129   // are Legal, f80 is custom lowered.
 130   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 131   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 132
 133   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 134   // this operation.
 135   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 136   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 137
 138   if (X86ScalarSSEf32) {
 139     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 140     // f32 and f64 cases are Legal, f80 case is not
 141     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 142   } else {
 143     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 144     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 145   }
 146
 147   // Handle FP_TO_UINT by promoting the destination to a larger signed
 148   // conversion.
 149   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 150   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 151   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 152
 153   if (Subtarget->is64Bit()) {
 154     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 155     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 156   } else {
 157     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 158       // Expand FP_TO_UINT into a select.
 159       // FIXME: We would like to use a Custom expander here eventually to do
 160       // the optimal thing for SSE vs. the default expansion in the legalizer.
 161       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 162     else
 163       // With SSE3 we can use fisttpll to convert to a signed i64.
 164       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 165   }
 166
 167   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 168   if (!X86ScalarSSEf64) {
 169     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 170     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 171   }
 172
 173   // Scalar integer divide and remainder are lowered to use operations that
 174   // produce two results, to match the available instructions. This exposes
 175   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 176   // into a single instruction.
 177   //
 178   // Scalar integer multiply-high is also lowered to use two-result
 179   // operations, to match the available instructions. However, plain multiply
 180   // (low) operations are left as Legal, as there are single-result
 181   // instructions for this in x86. Using the two-result multiply instructions
 182   // when both high and low results are needed must be arranged by dagcombine.
 183   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 184   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 185   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 186   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 187   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 188   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 189   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 190   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 191   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 192   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 193   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 194   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 195   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 196   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 197   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 198   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 199   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 200   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 201   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 202   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 203   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 204   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 205   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 206   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 207
 208   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 209   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 210   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 211   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 212   if (Subtarget->is64Bit())
 213     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 214   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 215   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 216   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 217   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 218   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 219   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 220   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 221   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 222
 223   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 224   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 225   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 226   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 227   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 228   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 229   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 230   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 231   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 232   if (Subtarget->is64Bit()) {
 233     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 234     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 235     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 236   }
 237
 238   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 239   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 240
 241   // These should be promoted to a larger select which is supported.
 242   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 243   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 244   // X86 wants to expand cmov itself.
 245   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 246   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 247   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 248   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 249   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 250   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 251   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 252   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 253   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 254   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 255   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 256   if (Subtarget->is64Bit()) {
 257     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 258     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 259   }
 260   // X86 ret instruction may pop stack.
 261   setOperationAction(ISD::RET             , MVT::Other, Custom);
 262   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 263
 264   // Darwin ABI issue.
 265   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 266   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 267   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 268   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 271   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 272   if (Subtarget->is64Bit()) {
 273     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 274     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 275     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 276     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 277   }
 278   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 279   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 280   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 281   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 282   if (Subtarget->is64Bit()) {
 283     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 284     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 285     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 286   }
 287
 288   if (Subtarget->hasSSE1())
 289     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 290
 291   if (!Subtarget->hasSSE2())
 292     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 293
 294   // Expand certain atomics
 295   setOperationAction(ISD::ATOMIC_CMP_SWAP_8 , MVT::i8, Custom);
 296   setOperationAction(ISD::ATOMIC_CMP_SWAP_16, MVT::i16, Custom);
 297   setOperationAction(ISD::ATOMIC_CMP_SWAP_32, MVT::i32, Custom);
 298   setOperationAction(ISD::ATOMIC_CMP_SWAP_64, MVT::i64, Custom);
 299
 300   setOperationAction(ISD::ATOMIC_LOAD_SUB_8, MVT::i8, Expand);
 301   setOperationAction(ISD::ATOMIC_LOAD_SUB_16, MVT::i16, Expand);
 302   setOperationAction(ISD::ATOMIC_LOAD_SUB_32, MVT::i32, Expand);
 303   setOperationAction(ISD::ATOMIC_LOAD_SUB_64, MVT::i64, Expand);
 304
 305   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 306   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 307   // FIXME - use subtarget debug flags
 308   if (!Subtarget->isTargetDarwin() &&
 309       !Subtarget->isTargetELF() &&
 310       !Subtarget->isTargetCygMing()) {
 311     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 312     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 313   }
 314
 315   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 316   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 317   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 318   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 319   if (Subtarget->is64Bit()) {
 320     setExceptionPointerRegister(X86::RAX);
 321     setExceptionSelectorRegister(X86::RDX);
 322   } else {
 323     setExceptionPointerRegister(X86::EAX);
 324     setExceptionSelectorRegister(X86::EDX);
 325   }
 326   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 327   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 328
 329   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 330
 331   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 332
 333   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 334   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 335   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 336   if (Subtarget->is64Bit()) {
 337     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 338     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 339   } else {
 340     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 341     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 342   }
 343
 344   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 345   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 346   if (Subtarget->is64Bit())
 347     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 348   if (Subtarget->isTargetCygMing())
 349     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 350   else
 351     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 352
 353   if (X86ScalarSSEf64) {
 354     // f32 and f64 use SSE.
 355     // Set up the FP register classes.
 356     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 357     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 358
 359     // Use ANDPD to simulate FABS.
 360     setOperationAction(ISD::FABS , MVT::f64, Custom);
 361     setOperationAction(ISD::FABS , MVT::f32, Custom);
 362
 363     // Use XORP to simulate FNEG.
 364     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 365     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 366
 367     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 368     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 369     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 370
 371     // We don't support sin/cos/fmod
 372     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 373     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 374     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 375     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 376
 377     // Expand FP immediates into loads from the stack, except for the special
 378     // cases we handle.
 379     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 380     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 381
 382     // Floating truncations from f80 and extensions to f80 go through memory.
 383     // If optimizing, we lie about this though and handle it in
 384     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 385     if (Fast) {
 386       setConvertAction(MVT::f32, MVT::f80, Expand);
 387       setConvertAction(MVT::f64, MVT::f80, Expand);
 388       setConvertAction(MVT::f80, MVT::f32, Expand);
 389       setConvertAction(MVT::f80, MVT::f64, Expand);
 390     }
 391   } else if (X86ScalarSSEf32) {
 392     // Use SSE for f32, x87 for f64.
 393     // Set up the FP register classes.
 394     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 395     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 396
 397     // Use ANDPS to simulate FABS.
 398     setOperationAction(ISD::FABS , MVT::f32, Custom);
 399
 400     // Use XORP to simulate FNEG.
 401     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 402
 403     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 404
 405     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 406     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 407     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 408
 409     // We don't support sin/cos/fmod
 410     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 411     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 412
 413     // Special cases we handle for FP constants.
 414     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 415     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 416     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 417     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 418     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 419
 420     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 421     // this though and handle it in InstructionSelectPreprocess so that
 422     // dagcombine2 can hack on these.
 423     if (Fast) {
 424       setConvertAction(MVT::f32, MVT::f64, Expand);
 425       setConvertAction(MVT::f32, MVT::f80, Expand);
 426       setConvertAction(MVT::f80, MVT::f32, Expand);
 427       setConvertAction(MVT::f64, MVT::f32, Expand);
 428       // And x87->x87 truncations also.
 429       setConvertAction(MVT::f80, MVT::f64, Expand);
 430     }
 431
 432     if (!UnsafeFPMath) {
 433       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 434       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 435     }
 436   } else {
 437     // f32 and f64 in x87.
 438     // Set up the FP register classes.
 439     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 440     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 441
 442     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 443     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 446
 447     // Floating truncations go through memory.  If optimizing, we lie about
 448     // this though and handle it in InstructionSelectPreprocess so that
 449     // dagcombine2 can hack on these.
 450     if (Fast) {
 451       setConvertAction(MVT::f80, MVT::f32, Expand);
 452       setConvertAction(MVT::f64, MVT::f32, Expand);
 453       setConvertAction(MVT::f80, MVT::f64, Expand);
 454     }
 455
 456     if (!UnsafeFPMath) {
 457       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 458       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 459     }
 460     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 461     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 462     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 463     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 464     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 465     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 466     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 467     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 468   }
 469
 470   // Long double always uses X87.
 471   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 472   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 473   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 474   {
 475     APFloat TmpFlt(+0.0);
 476     TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven);
 477     addLegalFPImmediate(TmpFlt);  // FLD0
 478     TmpFlt.changeSign();
 479     addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 480     APFloat TmpFlt2(+1.0);
 481     TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven);
 482     addLegalFPImmediate(TmpFlt2);  // FLD1
 483     TmpFlt2.changeSign();
 484     addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 485   }
 486
 487   if (!UnsafeFPMath) {
 488     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 489     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 490   }
 491
 492   // Always use a library call for pow.
 493   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 494   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 495   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 496
 497   setOperationAction(ISD::FLOG, MVT::f32, Expand);
 498   setOperationAction(ISD::FLOG, MVT::f64, Expand);
 499   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 500   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 501   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 502   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG10, MVT::f32, Expand);
 504   setOperationAction(ISD::FLOG10, MVT::f64, Expand);
 505   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 506   setOperationAction(ISD::FEXP, MVT::f32, Expand);
 507   setOperationAction(ISD::FEXP, MVT::f64, Expand);
 508   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 509   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 510   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 511   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 512
 513   // First set operation action for all vector types to expand. Then we
 514   // will selectively turn on ones that can be effectively codegen'd.
 515   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 516        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 517     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 527     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 528     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 532     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 555   }
 556
 557   if (Subtarget->hasMMX()) {
 558     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 559     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 560     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 561     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 562     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 563
 564     // FIXME: add MMX packed arithmetics
 565
 566     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 567     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 568     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 569     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 570
 571     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 572     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 573     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 574     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 575
 576     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 577     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 578
 579     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 580     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 581     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 582     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 583     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 584     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 585     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 586
 587     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 588     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 589     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 590     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 591     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 592     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 593     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 594
 595     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 596     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 597     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 598     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 599     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 600     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 601     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 602
 603     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 604     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 605     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 606     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 607     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 608     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 609     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 610     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 611     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 612
 613     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 614     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 615     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 616     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 617     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 618
 619     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 620     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 621     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 622     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 623
 624     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 625     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 626     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 627     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 628
 629     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 630   }
 631
 632   if (Subtarget->hasSSE1()) {
 633     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 634
 635     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 636     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 637     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 638     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 639     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 640     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 641     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 642     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 644     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 645     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 646     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 647   }
 648
 649   if (Subtarget->hasSSE2()) {
 650     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 651     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 652     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 653     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 654     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 655
 656     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 657     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 658     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 659     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 660     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 661     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 662     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 663     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 664     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 665     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 666     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 667     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 668     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 669     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 670     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 671
 672     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 673     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 674     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 675     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 679     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 682
 683     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 684     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 685       MVT VT = (MVT::SimpleValueType)i;
 686       // Do not attempt to custom lower non-power-of-2 vectors
 687       if (!isPowerOf2_32(VT.getVectorNumElements()))
 688         continue;
 689       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 690       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 691       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 692     }
 693     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 694     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 695     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 696     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 698     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 699     if (Subtarget->is64Bit()) {
 700       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 701       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 702     }
 703
 704     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 705     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 706       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 707       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 708       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 709       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 710       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 711       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 712       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 713       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 714       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 715       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 716     }
 717
 718     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 719
 720     // Custom lower v2i64 and v2f64 selects.
 721     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 722     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 723     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 724     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 725
 726   }
 727
 728   if (Subtarget->hasSSE41()) {
 729     // FIXME: Do we need to handle scalar-to-vector here?
 730     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v2i64, Legal);
 732
 733     // i8 and i16 vectors are custom , because the source register and source
 734     // source memory operand types are not the same width.  f32 vectors are
 735     // custom since the immediate controlling the insert encodes additional
 736     // information.
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 739     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Legal);
 740     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 741
 742     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 743     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 744     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Legal);
 745     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 746
 747     if (Subtarget->is64Bit()) {
 748       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 749       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 750     }
 751   }
 752
 753   if (Subtarget->hasSSE42()) {
 754     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 755   }
 756
 757   // We want to custom lower some of our intrinsics.
 758   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 759
 760   // We have target-specific dag combine patterns for the following nodes:
 761   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 762   setTargetDAGCombine(ISD::BUILD_VECTOR);
 763   setTargetDAGCombine(ISD::SELECT);
 764   setTargetDAGCombine(ISD::STORE);
 765
 766   computeRegisterProperties();
 767
 768   // FIXME: These should be based on subtarget info. Plus, the values should
 769   // be smaller when we are in optimizing for size mode.
 770   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 771   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 772   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 773   allowUnalignedMemoryAccesses = true; // x86 supports it!
 774   setPrefLoopAlignment(16);
 775 }
 776
 777
 778 MVT X86TargetLowering::getSetCCResultType(const SDValue &) const {
 779   return MVT::i8;
 780 }
 781
 782
 783 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 784 /// the desired ByVal argument alignment.
 785 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 786   if (MaxAlign == 16)
 787     return;
 788   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 789     if (VTy->getBitWidth() == 128)
 790       MaxAlign = 16;
 791   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 792     unsigned EltAlign = 0;
 793     getMaxByValAlign(ATy->getElementType(), EltAlign);
 794     if (EltAlign > MaxAlign)
 795       MaxAlign = EltAlign;
 796   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 797     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 798       unsigned EltAlign = 0;
 799       getMaxByValAlign(STy->getElementType(i), EltAlign);
 800       if (EltAlign > MaxAlign)
 801         MaxAlign = EltAlign;
 802       if (MaxAlign == 16)
 803         break;
 804     }
 805   }
 806   return;
 807 }
 808
 809 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 810 /// function arguments in the caller parameter area. For X86, aggregates
 811 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 812 /// are at 4-byte boundaries.
 813 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 814   if (Subtarget->is64Bit()) {
 815     // Max of 8 and alignment of type.
 816     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 817     if (TyAlign > 8)
 818       return TyAlign;
 819     return 8;
 820   }
 821
 822   unsigned Align = 4;
 823   if (Subtarget->hasSSE1())
 824     getMaxByValAlign(Ty, Align);
 825   return Align;
 826 }
 827
 828 /// getOptimalMemOpType - Returns the target specific optimal type for load
 829 /// and store operations as a result of memset, memcpy, and memmove
 830 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 831 /// determining it.
 832 MVT
 833 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 834                                        bool isSrcConst, bool isSrcStr) const {
 835   if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 836     return MVT::v4i32;
 837   if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 838     return MVT::v4f32;
 839   if (Subtarget->is64Bit() && Size >= 8)
 840     return MVT::i64;
 841   return MVT::i32;
 842 }
 843
 844
 845 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 846 /// jumptable.
 847 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 848                                                       SelectionDAG &DAG) const {
 849   if (usesGlobalOffsetTable())
 850     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 851   if (!Subtarget->isPICStyleRIPRel())
 852     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
 853   return Table;
 854 }
 855
 856 //===----------------------------------------------------------------------===//
 857 //               Return Value Calling Convention Implementation
 858 //===----------------------------------------------------------------------===//
 859
 860 #include "X86GenCallingConv.inc"
 861
 862 /// LowerRET - Lower an ISD::RET node.
 863 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 864   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 865
 866   SmallVector<CCValAssign, 16> RVLocs;
 867   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 868   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 869   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 870   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 871
 872   // If this is the first return lowered for this function, add the regs to the
 873   // liveout set for the function.
 874   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 875     for (unsigned i = 0; i != RVLocs.size(); ++i)
 876       if (RVLocs[i].isRegLoc())
 877         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 878   }
 879   SDValue Chain = Op.getOperand(0);
 880
 881   // Handle tail call return.
 882   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 883   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 884     SDValue TailCall = Chain;
 885     SDValue TargetAddress = TailCall.getOperand(1);
 886     SDValue StackAdjustment = TailCall.getOperand(2);
 887     assert(((TargetAddress.getOpcode() == ISD::Register &&
 888                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::ECX ||
 889                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 890               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 891               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 892              "Expecting an global address, external symbol, or register");
 893     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 894            "Expecting a const value");
 895
 896     SmallVector<SDValue,8> Operands;
 897     Operands.push_back(Chain.getOperand(0));
 898     Operands.push_back(TargetAddress);
 899     Operands.push_back(StackAdjustment);
 900     // Copy registers used by the call. Last operand is a flag so it is not
 901     // copied.
 902     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 903       Operands.push_back(Chain.getOperand(i));
 904     }
 905     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0],
 906                        Operands.size());
 907   }
 908
 909   // Regular return.
 910   SDValue Flag;
 911
 912   SmallVector<SDValue, 6> RetOps;
 913   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 914   // Operand #1 = Bytes To Pop
 915   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 916
 917   // Copy the result values into the output registers.
 918   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 919     CCValAssign &VA = RVLocs[i];
 920     assert(VA.isRegLoc() && "Can only return in registers!");
 921     SDValue ValToCopy = Op.getOperand(i*2+1);
 922
 923     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
 924     // the RET instruction and handled by the FP Stackifier.
 925     if (RVLocs[i].getLocReg() == X86::ST0 ||
 926         RVLocs[i].getLocReg() == X86::ST1) {
 927       // If this is a copy from an xmm register to ST(0), use an FPExtend to
 928       // change the value to the FP stack register class.
 929       if (isScalarFPTypeInSSEReg(RVLocs[i].getValVT()))
 930         ValToCopy = DAG.getNode(ISD::FP_EXTEND, MVT::f80, ValToCopy);
 931       RetOps.push_back(ValToCopy);
 932       // Don't emit a copytoreg.
 933       continue;
 934     }
 935
 936     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), ValToCopy, Flag);
 937     Flag = Chain.getValue(1);
 938   }
 939
 940   // The x86-64 ABI for returning structs by value requires that we copy
 941   // the sret argument into %rax for the return. We saved the argument into
 942   // a virtual register in the entry block, so now we copy the value out
 943   // and into %rax.
 944   if (Subtarget->is64Bit() &&
 945       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
 946     MachineFunction &MF = DAG.getMachineFunction();
 947     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 948     unsigned Reg = FuncInfo->getSRetReturnReg();
 949     if (!Reg) {
 950       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
 951       FuncInfo->setSRetReturnReg(Reg);
 952     }
 953     SDValue Val = DAG.getCopyFromReg(Chain, Reg, getPointerTy());
 954
 955     Chain = DAG.getCopyToReg(Chain, X86::RAX, Val, Flag);
 956     Flag = Chain.getValue(1);
 957   }
 958
 959   RetOps[0] = Chain;  // Update chain.
 960
 961   // Add the flag if we have it.
 962   if (Flag.getNode())
 963     RetOps.push_back(Flag);
 964
 965   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, &RetOps[0], RetOps.size());
 966 }
 967
 968
 969 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 970 /// appropriate copies out of appropriate physical registers.  This assumes that
 971 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 972 /// being lowered.  The returns a SDNode with the same number of values as the
 973 /// ISD::CALL.
 974 SDNode *X86TargetLowering::
 975 LowerCallResult(SDValue Chain, SDValue InFlag, SDNode *TheCall,
 976                 unsigned CallingConv, SelectionDAG &DAG) {
 977
 978   // Assign locations to each value returned by this call.
 979   SmallVector<CCValAssign, 16> RVLocs;
 980   bool isVarArg = cast<ConstantSDNode>(TheCall->getOperand(2))->getValue() != 0;
 981   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
 982   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
 983
 984   SmallVector<SDValue, 8> ResultVals;
 985
 986   // Copy all of the result registers out of their specified physreg.
 987   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 988     MVT CopyVT = RVLocs[i].getValVT();
 989
 990     // If this is a call to a function that returns an fp value on the floating
 991     // point stack, but where we prefer to use the value in xmm registers, copy
 992     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
 993     if ((RVLocs[i].getLocReg() == X86::ST0 ||
 994          RVLocs[i].getLocReg() == X86::ST1) &&
 995         isScalarFPTypeInSSEReg(RVLocs[i].getValVT())) {
 996       CopyVT = MVT::f80;
 997     }
 998
 999     Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
1000                                CopyVT, InFlag).getValue(1);
1001     SDValue Val = Chain.getValue(0);
1002     InFlag = Chain.getValue(2);
1003
1004     if (CopyVT != RVLocs[i].getValVT()) {
1005       // Round the F80 the right size, which also moves to the appropriate xmm
1006       // register.
1007       Val = DAG.getNode(ISD::FP_ROUND, RVLocs[i].getValVT(), Val,
1008                         // This truncation won't change the value.
1009                         DAG.getIntPtrConstant(1));
1010     }
1011
1012     ResultVals.push_back(Val);
1013   }
1014
1015   // Merge everything together with a MERGE_VALUES node.
1016   ResultVals.push_back(Chain);
1017   return DAG.getMergeValues(TheCall->getVTList(), &ResultVals[0],
1018                             ResultVals.size()).getNode();
1019 }
1020
1021
1022 //===----------------------------------------------------------------------===//
1023 //                C & StdCall & Fast Calling Convention implementation
1024 //===----------------------------------------------------------------------===//
1025 //  StdCall calling convention seems to be standard for many Windows' API
1026 //  routines and around. It differs from C calling convention just a little:
1027 //  callee should clean up the stack, not caller. Symbols should be also
1028 //  decorated in some fancy way :) It doesn't support any vector arguments.
1029 //  For info on fast calling convention see Fast Calling Convention (tail call)
1030 //  implementation LowerX86_32FastCCCallTo.
1031
1032 /// AddLiveIn - This helper function adds the specified physical register to the
1033 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1034 /// register for it.
1035 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1036                           const TargetRegisterClass *RC) {
1037   assert(RC->contains(PReg) && "Not the correct regclass!");
1038   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1039   MF.getRegInfo().addLiveIn(PReg, VReg);
1040   return VReg;
1041 }
1042
1043 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1044 /// semantics.
1045 static bool CallIsStructReturn(SDValue Op) {
1046   unsigned NumOps = (Op.getNumOperands() - 5) / 2;
1047   if (!NumOps)
1048     return false;
1049
1050   return cast<ARG_FLAGSSDNode>(Op.getOperand(6))->getArgFlags().isSRet();
1051 }
1052
1053 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1054 /// return semantics.
1055 static bool ArgsAreStructReturn(SDValue Op) {
1056   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1057   if (!NumArgs)
1058     return false;
1059
1060   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1061 }
1062
1063 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1064 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1065 /// calls.
1066 bool X86TargetLowering::IsCalleePop(SDValue Op) {
1067   bool IsVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1068   if (IsVarArg)
1069     return false;
1070
1071   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
1072   default:
1073     return false;
1074   case CallingConv::X86_StdCall:
1075     return !Subtarget->is64Bit();
1076   case CallingConv::X86_FastCall:
1077     return !Subtarget->is64Bit();
1078   case CallingConv::Fast:
1079     return PerformTailCallOpt;
1080   }
1081 }
1082
1083 /// CCAssignFnForNode - Selects the correct CCAssignFn for a CALL or
1084 /// FORMAL_ARGUMENTS node.
1085 CCAssignFn *X86TargetLowering::CCAssignFnForNode(SDValue Op) const {
1086   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
1087
1088   if (Subtarget->is64Bit()) {
1089     if (Subtarget->isTargetWin64())
1090       return CC_X86_Win64_C;
1091     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1092       return CC_X86_64_TailCall;
1093     else
1094       return CC_X86_64_C;
1095   }
1096
1097   if (CC == CallingConv::X86_FastCall)
1098     return CC_X86_32_FastCall;
1099   else if (CC == CallingConv::Fast && PerformTailCallOpt)
1100     return CC_X86_32_TailCall;
1101   else
1102     return CC_X86_32_C;
1103 }
1104
1105 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1106 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1107 NameDecorationStyle
1108 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1109   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
1110   if (CC == CallingConv::X86_FastCall)
1111     return FastCall;
1112   else if (CC == CallingConv::X86_StdCall)
1113     return StdCall;
1114   return None;
1115 }
1116
1117
1118 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1119 /// in a register before calling.
1120 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1121   return !IsTailCall && !Is64Bit &&
1122     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1123     Subtarget->isPICStyleGOT();
1124 }
1125
1126 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1127 /// address to be loaded in a register.
1128 bool
1129 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1130   return !Is64Bit && IsTailCall &&
1131     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1132     Subtarget->isPICStyleGOT();
1133 }
1134
1135 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1136 /// by "Src" to address "Dst" with size and alignment information specified by
1137 /// the specific parameter attribute. The copy will be passed as a byval
1138 /// function parameter.
1139 static SDValue
1140 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1141                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG) {
1142   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1143   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(),
1144                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1145 }
1146
1147 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1148                                               const CCValAssign &VA,
1149                                               MachineFrameInfo *MFI,
1150                                               unsigned CC,
1151                                               SDValue Root, unsigned i) {
1152   // Create the nodes corresponding to a load from this parameter slot.
1153   ISD::ArgFlagsTy Flags =
1154     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1155   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1156   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1157
1158   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1159   // changed with more analysis.
1160   // In case of tail call optimization mark all arguments mutable. Since they
1161   // could be overwritten by lowering of arguments in case of a tail call.
1162   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1163                                   VA.getLocMemOffset(), isImmutable);
1164   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1165   if (Flags.isByVal())
1166     return FIN;
1167   return DAG.getLoad(VA.getValVT(), Root, FIN,
1168                      PseudoSourceValue::getFixedStack(FI), 0);
1169 }
1170
1171 SDValue
1172 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1173   MachineFunction &MF = DAG.getMachineFunction();
1174   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1175
1176   const Function* Fn = MF.getFunction();
1177   if (Fn->hasExternalLinkage() &&
1178       Subtarget->isTargetCygMing() &&
1179       Fn->getName() == "main")
1180     FuncInfo->setForceFramePointer(true);
1181
1182   // Decorate the function name.
1183   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1184
1185   MachineFrameInfo *MFI = MF.getFrameInfo();
1186   SDValue Root = Op.getOperand(0);
1187   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1188   unsigned CC = MF.getFunction()->getCallingConv();
1189   bool Is64Bit = Subtarget->is64Bit();
1190   bool IsWin64 = Subtarget->isTargetWin64();
1191
1192   assert(!(isVarArg && CC == CallingConv::Fast) &&
1193          "Var args not supported with calling convention fastcc");
1194
1195   // Assign locations to all of the incoming arguments.
1196   SmallVector<CCValAssign, 16> ArgLocs;
1197   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1198   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(Op));
1199
1200   SmallVector<SDValue, 8> ArgValues;
1201   unsigned LastVal = ~0U;
1202   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1203     CCValAssign &VA = ArgLocs[i];
1204     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1205     // places.
1206     assert(VA.getValNo() != LastVal &&
1207            "Don't support value assigned to multiple locs yet");
1208     LastVal = VA.getValNo();
1209
1210     if (VA.isRegLoc()) {
1211       MVT RegVT = VA.getLocVT();
1212       TargetRegisterClass *RC;
1213       if (RegVT == MVT::i32)
1214         RC = X86::GR32RegisterClass;
1215       else if (Is64Bit && RegVT == MVT::i64)
1216         RC = X86::GR64RegisterClass;
1217       else if (RegVT == MVT::f32)
1218         RC = X86::FR32RegisterClass;
1219       else if (RegVT == MVT::f64)
1220         RC = X86::FR64RegisterClass;
1221       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1222         RC = X86::VR128RegisterClass;
1223       else if (RegVT.isVector()) {
1224         assert(RegVT.getSizeInBits() == 64);
1225         if (!Is64Bit)
1226           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1227         else {
1228           // Darwin calling convention passes MMX values in either GPRs or
1229           // XMMs in x86-64. Other targets pass them in memory.
1230           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1231             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1232             RegVT = MVT::v2i64;
1233           } else {
1234             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1235             RegVT = MVT::i64;
1236           }
1237         }
1238       } else {
1239         assert(0 && "Unknown argument type!");
1240       }
1241
1242       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1243       SDValue ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1244
1245       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1246       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1247       // right size.
1248       if (VA.getLocInfo() == CCValAssign::SExt)
1249         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1250                                DAG.getValueType(VA.getValVT()));
1251       else if (VA.getLocInfo() == CCValAssign::ZExt)
1252         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1253                                DAG.getValueType(VA.getValVT()));
1254
1255       if (VA.getLocInfo() != CCValAssign::Full)
1256         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1257
1258       // Handle MMX values passed in GPRs.
1259       if (Is64Bit && RegVT != VA.getLocVT()) {
1260         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1261           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1262         else if (RC == X86::VR128RegisterClass) {
1263           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i64, ArgValue,
1264                                  DAG.getConstant(0, MVT::i64));
1265           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1266         }
1267       }
1268
1269       ArgValues.push_back(ArgValue);
1270     } else {
1271       assert(VA.isMemLoc());
1272       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1273     }
1274   }
1275
1276   // The x86-64 ABI for returning structs by value requires that we copy
1277   // the sret argument into %rax for the return. Save the argument into
1278   // a virtual register so that we can access it from the return points.
1279   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1280     MachineFunction &MF = DAG.getMachineFunction();
1281     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1282     unsigned Reg = FuncInfo->getSRetReturnReg();
1283     if (!Reg) {
1284       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1285       FuncInfo->setSRetReturnReg(Reg);
1286     }
1287     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), Reg, ArgValues[0]);
1288     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, Copy, Root);
1289   }
1290
1291   unsigned StackSize = CCInfo.getNextStackOffset();
1292   // align stack specially for tail calls
1293   if (PerformTailCallOpt && CC == CallingConv::Fast)
1294     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1295
1296   // If the function takes variable number of arguments, make a frame index for
1297   // the start of the first vararg value... for expansion of llvm.va_start.
1298   if (isVarArg) {
1299     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1300       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1301     }
1302     if (Is64Bit) {
1303       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1304
1305       // FIXME: We should really autogenerate these arrays
1306       static const unsigned GPR64ArgRegsWin64[] = {
1307         X86::RCX, X86::RDX, X86::R8,  X86::R9
1308       };
1309       static const unsigned XMMArgRegsWin64[] = {
1310         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1311       };
1312       static const unsigned GPR64ArgRegs64Bit[] = {
1313         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1314       };
1315       static const unsigned XMMArgRegs64Bit[] = {
1316         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1317         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1318       };
1319       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1320
1321       if (IsWin64) {
1322         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1323         GPR64ArgRegs = GPR64ArgRegsWin64;
1324         XMMArgRegs = XMMArgRegsWin64;
1325       } else {
1326         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1327         GPR64ArgRegs = GPR64ArgRegs64Bit;
1328         XMMArgRegs = XMMArgRegs64Bit;
1329       }
1330       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1331                                                        TotalNumIntRegs);
1332       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1333                                                        TotalNumXMMRegs);
1334
1335       // For X86-64, if there are vararg parameters that are passed via
1336       // registers, then we must store them to their spots on the stack so they
1337       // may be loaded by deferencing the result of va_next.
1338       VarArgsGPOffset = NumIntRegs * 8;
1339       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1340       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1341                                                  TotalNumXMMRegs * 16, 16);
1342
1343       // Store the integer parameter registers.
1344       SmallVector<SDValue, 8> MemOps;
1345       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1346       SDValue FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1347                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1348       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1349         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1350                                   X86::GR64RegisterClass);
1351         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1352         SDValue Store =
1353           DAG.getStore(Val.getValue(1), Val, FIN,
1354                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1355         MemOps.push_back(Store);
1356         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1357                           DAG.getIntPtrConstant(8));
1358       }
1359
1360       // Now store the XMM (fp + vector) parameter registers.
1361       FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1362                         DAG.getIntPtrConstant(VarArgsFPOffset));
1363       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1364         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1365                                   X86::VR128RegisterClass);
1366         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1367         SDValue Store =
1368           DAG.getStore(Val.getValue(1), Val, FIN,
1369                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1370         MemOps.push_back(Store);
1371         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1372                           DAG.getIntPtrConstant(16));
1373       }
1374       if (!MemOps.empty())
1375           Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1376                              &MemOps[0], MemOps.size());
1377     }
1378   }
1379
1380   ArgValues.push_back(Root);
1381
1382   // Some CCs need callee pop.
1383   if (IsCalleePop(Op)) {
1384     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1385     BytesCallerReserves = 0;
1386   } else {
1387     BytesToPopOnReturn  = 0; // Callee pops nothing.
1388     // If this is an sret function, the return should pop the hidden pointer.
1389     if (!Is64Bit && ArgsAreStructReturn(Op))
1390       BytesToPopOnReturn = 4;
1391     BytesCallerReserves = StackSize;
1392   }
1393
1394   if (!Is64Bit) {
1395     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1396     if (CC == CallingConv::X86_FastCall)
1397       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1398   }
1399
1400   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1401
1402   // Return the new list of results.
1403   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1404                             ArgValues.size()).getValue(Op.getResNo());
1405 }
1406
1407 SDValue
1408 X86TargetLowering::LowerMemOpCallTo(SDValue Op, SelectionDAG &DAG,
1409                                     const SDValue &StackPtr,
1410                                     const CCValAssign &VA,
1411                                     SDValue Chain,
1412                                     SDValue Arg) {
1413   unsigned LocMemOffset = VA.getLocMemOffset();
1414   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1415   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1416   ISD::ArgFlagsTy Flags =
1417     cast<ARG_FLAGSSDNode>(Op.getOperand(6+2*VA.getValNo()))->getArgFlags();
1418   if (Flags.isByVal()) {
1419     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG);
1420   }
1421   return DAG.getStore(Chain, Arg, PtrOff,
1422                       PseudoSourceValue::getStack(), LocMemOffset);
1423 }
1424
1425 /// EmitTailCallLoadRetAddr - Emit a load of return adress if tail call
1426 /// optimization is performed and it is required.
1427 SDValue
1428 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1429                                            SDValue &OutRetAddr,
1430                                            SDValue Chain,
1431                                            bool IsTailCall,
1432                                            bool Is64Bit,
1433                                            int FPDiff) {
1434   if (!IsTailCall || FPDiff==0) return Chain;
1435
1436   // Adjust the Return address stack slot.
1437   MVT VT = getPointerTy();
1438   OutRetAddr = getReturnAddressFrameIndex(DAG);
1439   // Load the "old" Return address.
1440   OutRetAddr = DAG.getLoad(VT, Chain,OutRetAddr, NULL, 0);
1441   return SDValue(OutRetAddr.getNode(), 1);
1442 }
1443
1444 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1445 /// optimization is performed and it is required (FPDiff!=0).
1446 static SDValue
1447 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1448                          SDValue Chain, SDValue RetAddrFrIdx,
1449                          bool Is64Bit, int FPDiff) {
1450   // Store the return address to the appropriate stack slot.
1451   if (!FPDiff) return Chain;
1452   // Calculate the new stack slot for the return address.
1453   int SlotSize = Is64Bit ? 8 : 4;
1454   int NewReturnAddrFI =
1455     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1456   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1457   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1458   Chain = DAG.getStore(Chain, RetAddrFrIdx, NewRetAddrFrIdx,
1459                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1460   return Chain;
1461 }
1462
1463 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1464   MachineFunction &MF = DAG.getMachineFunction();
1465   SDValue Chain       = Op.getOperand(0);
1466   unsigned CC         = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
1467   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1468   bool IsTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0
1469                         && CC == CallingConv::Fast && PerformTailCallOpt;
1470   SDValue Callee      = Op.getOperand(4);
1471   bool Is64Bit        = Subtarget->is64Bit();
1472   bool IsStructRet    = CallIsStructReturn(Op);
1473
1474   assert(!(isVarArg && CC == CallingConv::Fast) &&
1475          "Var args not supported with calling convention fastcc");
1476
1477   // Analyze operands of the call, assigning locations to each operand.
1478   SmallVector<CCValAssign, 16> ArgLocs;
1479   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1480   CCInfo.AnalyzeCallOperands(Op.getNode(), CCAssignFnForNode(Op));
1481
1482   // Get a count of how many bytes are to be pushed on the stack.
1483   unsigned NumBytes = CCInfo.getNextStackOffset();
1484   if (IsTailCall)
1485     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1486
1487   int FPDiff = 0;
1488   if (IsTailCall) {
1489     // Lower arguments at fp - stackoffset + fpdiff.
1490     unsigned NumBytesCallerPushed =
1491       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1492     FPDiff = NumBytesCallerPushed - NumBytes;
1493
1494     // Set the delta of movement of the returnaddr stackslot.
1495     // But only set if delta is greater than previous delta.
1496     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1497       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1498   }
1499
1500   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes));
1501
1502   SDValue RetAddrFrIdx;
1503   // Load return adress for tail calls.
1504   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1505                                   FPDiff);
1506
1507   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1508   SmallVector<SDValue, 8> MemOpChains;
1509   SDValue StackPtr;
1510
1511   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1512   // of tail call optimization arguments are handle later.
1513   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1514     CCValAssign &VA = ArgLocs[i];
1515     SDValue Arg = Op.getOperand(5+2*VA.getValNo());
1516     bool isByVal = cast<ARG_FLAGSSDNode>(Op.getOperand(6+2*VA.getValNo()))->
1517       getArgFlags().isByVal();
1518
1519     // Promote the value if needed.
1520     switch (VA.getLocInfo()) {
1521     default: assert(0 && "Unknown loc info!");
1522     case CCValAssign::Full: break;
1523     case CCValAssign::SExt:
1524       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1525       break;
1526     case CCValAssign::ZExt:
1527       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1528       break;
1529     case CCValAssign::AExt:
1530       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1531       break;
1532     }
1533
1534     if (VA.isRegLoc()) {
1535       if (Is64Bit) {
1536         MVT RegVT = VA.getLocVT();
1537         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1538           switch (VA.getLocReg()) {
1539           default:
1540             break;
1541           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1542           case X86::R8: {
1543             // Special case: passing MMX values in GPR registers.
1544             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1545             break;
1546           }
1547           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1548           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1549             // Special case: passing MMX values in XMM registers.
1550             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1551             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i64, Arg);
1552             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
1553                               DAG.getNode(ISD::UNDEF, MVT::v2i64), Arg,
1554                               getMOVLMask(2, DAG));
1555             break;
1556           }
1557           }
1558       }
1559       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1560     } else {
1561       if (!IsTailCall || (IsTailCall && isByVal)) {
1562         assert(VA.isMemLoc());
1563         if (StackPtr.getNode() == 0)
1564           StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1565
1566         MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1567                                                Arg));
1568       }
1569     }
1570   }
1571
1572   if (!MemOpChains.empty())
1573     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1574                         &MemOpChains[0], MemOpChains.size());
1575
1576   // Build a sequence of copy-to-reg nodes chained together with token chain
1577   // and flag operands which copy the outgoing args into registers.
1578   SDValue InFlag;
1579   // Tail call byval lowering might overwrite argument registers so in case of
1580   // tail call optimization the copies to registers are lowered later.
1581   if (!IsTailCall)
1582     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1583       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1584                                InFlag);
1585       InFlag = Chain.getValue(1);
1586     }
1587
1588   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1589   // GOT pointer.
1590   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1591     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1592                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1593                              InFlag);
1594     InFlag = Chain.getValue(1);
1595   }
1596   // If we are tail calling and generating PIC/GOT style code load the address
1597   // of the callee into ecx. The value in ecx is used as target of the tail
1598   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1599   // calls on PIC/GOT architectures. Normally we would just put the address of
1600   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1601   // restored (since ebx is callee saved) before jumping to the target@PLT.
1602   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1603     // Note: The actual moving to ecx is done further down.
1604     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1605     if (G &&  !G->getGlobal()->hasHiddenVisibility() &&
1606         !G->getGlobal()->hasProtectedVisibility())
1607       Callee =  LowerGlobalAddress(Callee, DAG);
1608     else if (isa<ExternalSymbolSDNode>(Callee))
1609       Callee = LowerExternalSymbol(Callee,DAG);
1610   }
1611
1612   if (Is64Bit && isVarArg) {
1613     // From AMD64 ABI document:
1614     // For calls that may call functions that use varargs or stdargs
1615     // (prototype-less calls or calls to functions containing ellipsis (...) in
1616     // the declaration) %al is used as hidden argument to specify the number
1617     // of SSE registers used. The contents of %al do not need to match exactly
1618     // the number of registers, but must be an ubound on the number of SSE
1619     // registers used and is in the range 0 - 8 inclusive.
1620
1621     // FIXME: Verify this on Win64
1622     // Count the number of XMM registers allocated.
1623     static const unsigned XMMArgRegs[] = {
1624       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1625       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1626     };
1627     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1628
1629     Chain = DAG.getCopyToReg(Chain, X86::AL,
1630                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1631     InFlag = Chain.getValue(1);
1632   }
1633
1634
1635   // For tail calls lower the arguments to the 'real' stack slot.
1636   if (IsTailCall) {
1637     SmallVector<SDValue, 8> MemOpChains2;
1638     SDValue FIN;
1639     int FI = 0;
1640     // Do not flag preceeding copytoreg stuff together with the following stuff.
1641     InFlag = SDValue();
1642     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1643       CCValAssign &VA = ArgLocs[i];
1644       if (!VA.isRegLoc()) {
1645         assert(VA.isMemLoc());
1646         SDValue Arg = Op.getOperand(5+2*VA.getValNo());
1647         SDValue FlagsOp = Op.getOperand(6+2*VA.getValNo());
1648         ISD::ArgFlagsTy Flags =
1649           cast<ARG_FLAGSSDNode>(FlagsOp)->getArgFlags();
1650         // Create frame index.
1651         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1652         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1653         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1654         FIN = DAG.getFrameIndex(FI, getPointerTy());
1655
1656         if (Flags.isByVal()) {
1657           // Copy relative to framepointer.
1658           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1659           if (StackPtr.getNode() == 0)
1660             StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1661           Source = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, Source);
1662
1663           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1664                                                            Flags, DAG));
1665         } else {
1666           // Store relative to framepointer.
1667           MemOpChains2.push_back(
1668             DAG.getStore(Chain, Arg, FIN,
1669                          PseudoSourceValue::getFixedStack(FI), 0));
1670         }
1671       }
1672     }
1673
1674     if (!MemOpChains2.empty())
1675       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1676                           &MemOpChains2[0], MemOpChains2.size());
1677
1678     // Copy arguments to their registers.
1679     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1680       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1681                                InFlag);
1682       InFlag = Chain.getValue(1);
1683     }
1684     InFlag =SDValue();
1685
1686     // Store the return address to the appropriate stack slot.
1687     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1688                                      FPDiff);
1689   }
1690
1691   // If the callee is a GlobalAddress node (quite common, every direct call is)
1692   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1693   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1694     // We should use extra load for direct calls to dllimported functions in
1695     // non-JIT mode.
1696     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1697                                         getTargetMachine(), true))
1698       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1699   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1700     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1701   } else if (IsTailCall) {
1702     unsigned Opc = Is64Bit ? X86::R9 : X86::ECX;
1703
1704     Chain = DAG.getCopyToReg(Chain,
1705                              DAG.getRegister(Opc, getPointerTy()),
1706                              Callee,InFlag);
1707     Callee = DAG.getRegister(Opc, getPointerTy());
1708     // Add register as live out.
1709     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1710   }
1711
1712   // Returns a chain & a flag for retval copy to use.
1713   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1714   SmallVector<SDValue, 8> Ops;
1715
1716   if (IsTailCall) {
1717     Ops.push_back(Chain);
1718     Ops.push_back(DAG.getIntPtrConstant(NumBytes));
1719     Ops.push_back(DAG.getIntPtrConstant(0));
1720     if (InFlag.getNode())
1721       Ops.push_back(InFlag);
1722     Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1723     InFlag = Chain.getValue(1);
1724
1725     // Returns a chain & a flag for retval copy to use.
1726     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1727     Ops.clear();
1728   }
1729
1730   Ops.push_back(Chain);
1731   Ops.push_back(Callee);
1732
1733   if (IsTailCall)
1734     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1735
1736   // Add argument registers to the end of the list so that they are known live
1737   // into the call.
1738   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1739     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1740                                   RegsToPass[i].second.getValueType()));
1741
1742   // Add an implicit use GOT pointer in EBX.
1743   if (!IsTailCall && !Is64Bit &&
1744       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1745       Subtarget->isPICStyleGOT())
1746     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1747
1748   // Add an implicit use of AL for x86 vararg functions.
1749   if (Is64Bit && isVarArg)
1750     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1751
1752   if (InFlag.getNode())
1753     Ops.push_back(InFlag);
1754
1755   if (IsTailCall) {
1756     assert(InFlag.getNode() &&
1757            "Flag must be set. Depend on flag being set in LowerRET");
1758     Chain = DAG.getNode(X86ISD::TAILCALL,
1759                         Op.getNode()->getVTList(), &Ops[0], Ops.size());
1760
1761     return SDValue(Chain.getNode(), Op.getResNo());
1762   }
1763
1764   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1765   InFlag = Chain.getValue(1);
1766
1767   // Create the CALLSEQ_END node.
1768   unsigned NumBytesForCalleeToPush;
1769   if (IsCalleePop(Op))
1770     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1771   else if (!Is64Bit && IsStructRet)
1772     // If this is is a call to a struct-return function, the callee
1773     // pops the hidden struct pointer, so we have to push it back.
1774     // This is common for Darwin/X86, Linux & Mingw32 targets.
1775     NumBytesForCalleeToPush = 4;
1776   else
1777     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1778
1779   // Returns a flag for retval copy to use.
1780   Chain = DAG.getCALLSEQ_END(Chain,
1781                              DAG.getIntPtrConstant(NumBytes),
1782                              DAG.getIntPtrConstant(NumBytesForCalleeToPush),
1783                              InFlag);
1784   InFlag = Chain.getValue(1);
1785
1786   // Handle result values, copying them out of physregs into vregs that we
1787   // return.
1788   return SDValue(LowerCallResult(Chain, InFlag, Op.getNode(), CC, DAG),
1789                  Op.getResNo());
1790 }
1791
1792
1793 //===----------------------------------------------------------------------===//
1794 //                Fast Calling Convention (tail call) implementation
1795 //===----------------------------------------------------------------------===//
1796
1797 //  Like std call, callee cleans arguments, convention except that ECX is
1798 //  reserved for storing the tail called function address. Only 2 registers are
1799 //  free for argument passing (inreg). Tail call optimization is performed
1800 //  provided:
1801 //                * tailcallopt is enabled
1802 //                * caller/callee are fastcc
1803 //  On X86_64 architecture with GOT-style position independent code only local
1804 //  (within module) calls are supported at the moment.
1805 //  To keep the stack aligned according to platform abi the function
1806 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1807 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1808 //  If a tail called function callee has more arguments than the caller the
1809 //  caller needs to make sure that there is room to move the RETADDR to. This is
1810 //  achieved by reserving an area the size of the argument delta right after the
1811 //  original REtADDR, but before the saved framepointer or the spilled registers
1812 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1813 //  stack layout:
1814 //    arg1
1815 //    arg2
1816 //    RETADDR
1817 //    [ new RETADDR
1818 //      move area ]
1819 //    (possible EBP)
1820 //    ESI
1821 //    EDI
1822 //    local1 ..
1823
1824 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1825 /// for a 16 byte align requirement.
1826 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1827                                                         SelectionDAG& DAG) {
1828   MachineFunction &MF = DAG.getMachineFunction();
1829   const TargetMachine &TM = MF.getTarget();
1830   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1831   unsigned StackAlignment = TFI.getStackAlignment();
1832   uint64_t AlignMask = StackAlignment - 1;
1833   int64_t Offset = StackSize;
1834   uint64_t SlotSize = TD->getPointerSize();
1835   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1836     // Number smaller than 12 so just add the difference.
1837     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1838   } else {
1839     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1840     Offset = ((~AlignMask) & Offset) + StackAlignment +
1841       (StackAlignment-SlotSize);
1842   }
1843   return Offset;
1844 }
1845
1846 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1847 /// following the call is a return. A function is eligible if caller/callee
1848 /// calling conventions match, currently only fastcc supports tail calls, and
1849 /// the function CALL is immediatly followed by a RET.
1850 bool X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Call,
1851                                                       SDValue Ret,
1852                                                       SelectionDAG& DAG) const {
1853   if (!PerformTailCallOpt)
1854     return false;
1855
1856   if (CheckTailCallReturnConstraints(Call, Ret)) {
1857     MachineFunction &MF = DAG.getMachineFunction();
1858     unsigned CallerCC = MF.getFunction()->getCallingConv();
1859     unsigned CalleeCC = cast<ConstantSDNode>(Call.getOperand(1))->getValue();
1860     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1861       SDValue Callee = Call.getOperand(4);
1862       // On x86/32Bit PIC/GOT  tail calls are supported.
1863       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1864           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1865         return true;
1866
1867       // Can only do local tail calls (in same module, hidden or protected) on
1868       // x86_64 PIC/GOT at the moment.
1869       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1870         return G->getGlobal()->hasHiddenVisibility()
1871             || G->getGlobal()->hasProtectedVisibility();
1872     }
1873   }
1874
1875   return false;
1876 }
1877
1878 FastISel *
1879 X86TargetLowering::createFastISel(MachineFunction &mf,
1880                                   DenseMap<const Value *, unsigned> &vm,
1881                                   DenseMap<const BasicBlock *,
1882                                            MachineBasicBlock *> &bm) {
1883   return X86::createFastISel(mf, vm, bm);
1884 }
1885
1886
1887 //===----------------------------------------------------------------------===//
1888 //                           Other Lowering Hooks
1889 //===----------------------------------------------------------------------===//
1890
1891
1892 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1893   MachineFunction &MF = DAG.getMachineFunction();
1894   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1895   int ReturnAddrIndex = FuncInfo->getRAIndex();
1896   uint64_t SlotSize = TD->getPointerSize();
1897
1898   if (ReturnAddrIndex == 0) {
1899     // Set up a frame object for the return address.
1900     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
1901     FuncInfo->setRAIndex(ReturnAddrIndex);
1902   }
1903
1904   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1905 }
1906
1907
1908 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1909 /// specific condition code. It returns a false if it cannot do a direct
1910 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1911 /// needed.
1912 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1913                            unsigned &X86CC, SDValue &LHS, SDValue &RHS,
1914                            SelectionDAG &DAG) {
1915   X86CC = X86::COND_INVALID;
1916   if (!isFP) {
1917     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1918       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1919         // X > -1   -> X == 0, jump !sign.
1920         RHS = DAG.getConstant(0, RHS.getValueType());
1921         X86CC = X86::COND_NS;
1922         return true;
1923       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1924         // X < 0   -> X == 0, jump on sign.
1925         X86CC = X86::COND_S;
1926         return true;
1927       } else if (SetCCOpcode == ISD::SETLT && RHSC->getValue() == 1) {
1928         // X < 1   -> X <= 0
1929         RHS = DAG.getConstant(0, RHS.getValueType());
1930         X86CC = X86::COND_LE;
1931         return true;
1932       }
1933     }
1934
1935     switch (SetCCOpcode) {
1936     default: break;
1937     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1938     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1939     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1940     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1941     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1942     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1943     case ISD::SETULT: X86CC = X86::COND_B;  break;
1944     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1945     case ISD::SETULE: X86CC = X86::COND_BE; break;
1946     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1947     }
1948   } else {
1949     // First determine if it requires or is profitable to flip the operands.
1950     bool Flip = false;
1951     switch (SetCCOpcode) {
1952     default: break;
1953     case ISD::SETOLT:
1954     case ISD::SETOLE:
1955     case ISD::SETUGT:
1956     case ISD::SETUGE:
1957       Flip = true;
1958       break;
1959     }
1960
1961     // If LHS is a foldable load, but RHS is not, flip the condition.
1962     if (!Flip &&
1963         (ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
1964         !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
1965       SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
1966       Flip = true;
1967     }
1968     if (Flip)
1969       std::swap(LHS, RHS);
1970
1971     // On a floating point condition, the flags are set as follows:
1972     // ZF  PF  CF   op
1973     //  0 | 0 | 0 | X > Y
1974     //  0 | 0 | 1 | X < Y
1975     //  1 | 0 | 0 | X == Y
1976     //  1 | 1 | 1 | unordered
1977     switch (SetCCOpcode) {
1978     default: break;
1979     case ISD::SETUEQ:
1980     case ISD::SETEQ:
1981       X86CC = X86::COND_E;
1982       break;
1983     case ISD::SETOLT:              // flipped
1984     case ISD::SETOGT:
1985     case ISD::SETGT:
1986       X86CC = X86::COND_A;
1987       break;
1988     case ISD::SETOLE:              // flipped
1989     case ISD::SETOGE:
1990     case ISD::SETGE:
1991       X86CC = X86::COND_AE;
1992       break;
1993     case ISD::SETUGT:              // flipped
1994     case ISD::SETULT:
1995     case ISD::SETLT:
1996       X86CC = X86::COND_B;
1997       break;
1998     case ISD::SETUGE:              // flipped
1999     case ISD::SETULE:
2000     case ISD::SETLE:
2001       X86CC = X86::COND_BE;
2002       break;
2003     case ISD::SETONE:
2004     case ISD::SETNE:
2005       X86CC = X86::COND_NE;
2006       break;
2007     case ISD::SETUO:
2008       X86CC = X86::COND_P;
2009       break;
2010     case ISD::SETO:
2011       X86CC = X86::COND_NP;
2012       break;
2013     }
2014   }
2015
2016   return X86CC != X86::COND_INVALID;
2017 }
2018
2019 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2020 /// code. Current x86 isa includes the following FP cmov instructions:
2021 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2022 static bool hasFPCMov(unsigned X86CC) {
2023   switch (X86CC) {
2024   default:
2025     return false;
2026   case X86::COND_B:
2027   case X86::COND_BE:
2028   case X86::COND_E:
2029   case X86::COND_P:
2030   case X86::COND_A:
2031   case X86::COND_AE:
2032   case X86::COND_NE:
2033   case X86::COND_NP:
2034     return true;
2035   }
2036 }
2037
2038 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2039 /// true if Op is undef or if its value falls within the specified range (L, H].
2040 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2041   if (Op.getOpcode() == ISD::UNDEF)
2042     return true;
2043
2044   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2045   return (Val >= Low && Val < Hi);
2046 }
2047
2048 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2049 /// true if Op is undef or if its value equal to the specified value.
2050 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2051   if (Op.getOpcode() == ISD::UNDEF)
2052     return true;
2053   return cast<ConstantSDNode>(Op)->getValue() == Val;
2054 }
2055
2056 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2057 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2058 bool X86::isPSHUFDMask(SDNode *N) {
2059   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2060
2061   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2062     return false;
2063
2064   // Check if the value doesn't reference the second vector.
2065   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2066     SDValue Arg = N->getOperand(i);
2067     if (Arg.getOpcode() == ISD::UNDEF) continue;
2068     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2069     if (cast<ConstantSDNode>(Arg)->getValue() >= e)
2070       return false;
2071   }
2072
2073   return true;
2074 }
2075
2076 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2077 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2078 bool X86::isPSHUFHWMask(SDNode *N) {
2079   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2080
2081   if (N->getNumOperands() != 8)
2082     return false;
2083
2084   // Lower quadword copied in order.
2085   for (unsigned i = 0; i != 4; ++i) {
2086     SDValue Arg = N->getOperand(i);
2087     if (Arg.getOpcode() == ISD::UNDEF) continue;
2088     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2089     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2090       return false;
2091   }
2092
2093   // Upper quadword shuffled.
2094   for (unsigned i = 4; i != 8; ++i) {
2095     SDValue Arg = N->getOperand(i);
2096     if (Arg.getOpcode() == ISD::UNDEF) continue;
2097     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2098     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2099     if (Val < 4 || Val > 7)
2100       return false;
2101   }
2102
2103   return true;
2104 }
2105
2106 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2107 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2108 bool X86::isPSHUFLWMask(SDNode *N) {
2109   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2110
2111   if (N->getNumOperands() != 8)
2112     return false;
2113
2114   // Upper quadword copied in order.
2115   for (unsigned i = 4; i != 8; ++i)
2116     if (!isUndefOrEqual(N->getOperand(i), i))
2117       return false;
2118
2119   // Lower quadword shuffled.
2120   for (unsigned i = 0; i != 4; ++i)
2121     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2122       return false;
2123
2124   return true;
2125 }
2126
2127 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2128 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2129 static bool isSHUFPMask(SDOperandPtr Elems, unsigned NumElems) {
2130   if (NumElems != 2 && NumElems != 4) return false;
2131
2132   unsigned Half = NumElems / 2;
2133   for (unsigned i = 0; i < Half; ++i)
2134     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2135       return false;
2136   for (unsigned i = Half; i < NumElems; ++i)
2137     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2138       return false;
2139
2140   return true;
2141 }
2142
2143 bool X86::isSHUFPMask(SDNode *N) {
2144   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2145   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2146 }
2147
2148 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2149 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2150 /// half elements to come from vector 1 (which would equal the dest.) and
2151 /// the upper half to come from vector 2.
2152 static bool isCommutedSHUFP(SDOperandPtr Ops, unsigned NumOps) {
2153   if (NumOps != 2 && NumOps != 4) return false;
2154
2155   unsigned Half = NumOps / 2;
2156   for (unsigned i = 0; i < Half; ++i)
2157     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2158       return false;
2159   for (unsigned i = Half; i < NumOps; ++i)
2160     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2161       return false;
2162   return true;
2163 }
2164
2165 static bool isCommutedSHUFP(SDNode *N) {
2166   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2167   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2168 }
2169
2170 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2171 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2172 bool X86::isMOVHLPSMask(SDNode *N) {
2173   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2174
2175   if (N->getNumOperands() != 4)
2176     return false;
2177
2178   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2179   return isUndefOrEqual(N->getOperand(0), 6) &&
2180          isUndefOrEqual(N->getOperand(1), 7) &&
2181          isUndefOrEqual(N->getOperand(2), 2) &&
2182          isUndefOrEqual(N->getOperand(3), 3);
2183 }
2184
2185 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2186 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2187 /// <2, 3, 2, 3>
2188 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2189   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2190
2191   if (N->getNumOperands() != 4)
2192     return false;
2193
2194   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2195   return isUndefOrEqual(N->getOperand(0), 2) &&
2196          isUndefOrEqual(N->getOperand(1), 3) &&
2197          isUndefOrEqual(N->getOperand(2), 2) &&
2198          isUndefOrEqual(N->getOperand(3), 3);
2199 }
2200
2201 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2202 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2203 bool X86::isMOVLPMask(SDNode *N) {
2204   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2205
2206   unsigned NumElems = N->getNumOperands();
2207   if (NumElems != 2 && NumElems != 4)
2208     return false;
2209
2210   for (unsigned i = 0; i < NumElems/2; ++i)
2211     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2212       return false;
2213
2214   for (unsigned i = NumElems/2; i < NumElems; ++i)
2215     if (!isUndefOrEqual(N->getOperand(i), i))
2216       return false;
2217
2218   return true;
2219 }
2220
2221 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2222 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2223 /// and MOVLHPS.
2224 bool X86::isMOVHPMask(SDNode *N) {
2225   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2226
2227   unsigned NumElems = N->getNumOperands();
2228   if (NumElems != 2 && NumElems != 4)
2229     return false;
2230
2231   for (unsigned i = 0; i < NumElems/2; ++i)
2232     if (!isUndefOrEqual(N->getOperand(i), i))
2233       return false;
2234
2235   for (unsigned i = 0; i < NumElems/2; ++i) {
2236     SDValue Arg = N->getOperand(i + NumElems/2);
2237     if (!isUndefOrEqual(Arg, i + NumElems))
2238       return false;
2239   }
2240
2241   return true;
2242 }
2243
2244 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2245 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2246 bool static isUNPCKLMask(SDOperandPtr Elts, unsigned NumElts,
2247                          bool V2IsSplat = false) {
2248   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2249     return false;
2250
2251   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2252     SDValue BitI  = Elts[i];
2253     SDValue BitI1 = Elts[i+1];
2254     if (!isUndefOrEqual(BitI, j))
2255       return false;
2256     if (V2IsSplat) {
2257       if (isUndefOrEqual(BitI1, NumElts))
2258         return false;
2259     } else {
2260       if (!isUndefOrEqual(BitI1, j + NumElts))
2261         return false;
2262     }
2263   }
2264
2265   return true;
2266 }
2267
2268 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2269   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2270   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2271 }
2272
2273 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2274 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2275 bool static isUNPCKHMask(SDOperandPtr Elts, unsigned NumElts,
2276                          bool V2IsSplat = false) {
2277   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2278     return false;
2279
2280   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2281     SDValue BitI  = Elts[i];
2282     SDValue BitI1 = Elts[i+1];
2283     if (!isUndefOrEqual(BitI, j + NumElts/2))
2284       return false;
2285     if (V2IsSplat) {
2286       if (isUndefOrEqual(BitI1, NumElts))
2287         return false;
2288     } else {
2289       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2290         return false;
2291     }
2292   }
2293
2294   return true;
2295 }
2296
2297 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2298   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2299   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2300 }
2301
2302 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2303 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2304 /// <0, 0, 1, 1>
2305 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2306   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2307
2308   unsigned NumElems = N->getNumOperands();
2309   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2310     return false;
2311
2312   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2313     SDValue BitI  = N->getOperand(i);
2314     SDValue BitI1 = N->getOperand(i+1);
2315
2316     if (!isUndefOrEqual(BitI, j))
2317       return false;
2318     if (!isUndefOrEqual(BitI1, j))
2319       return false;
2320   }
2321
2322   return true;
2323 }
2324
2325 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2326 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2327 /// <2, 2, 3, 3>
2328 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2329   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2330
2331   unsigned NumElems = N->getNumOperands();
2332   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2333     return false;
2334
2335   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2336     SDValue BitI  = N->getOperand(i);
2337     SDValue BitI1 = N->getOperand(i + 1);
2338
2339     if (!isUndefOrEqual(BitI, j))
2340       return false;
2341     if (!isUndefOrEqual(BitI1, j))
2342       return false;
2343   }
2344
2345   return true;
2346 }
2347
2348 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2349 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2350 /// MOVSD, and MOVD, i.e. setting the lowest element.
2351 static bool isMOVLMask(SDOperandPtr Elts, unsigned NumElts) {
2352   if (NumElts != 2 && NumElts != 4)
2353     return false;
2354
2355   if (!isUndefOrEqual(Elts[0], NumElts))
2356     return false;
2357
2358   for (unsigned i = 1; i < NumElts; ++i) {
2359     if (!isUndefOrEqual(Elts[i], i))
2360       return false;
2361   }
2362
2363   return true;
2364 }
2365
2366 bool X86::isMOVLMask(SDNode *N) {
2367   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2368   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2369 }
2370
2371 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2372 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2373 /// element of vector 2 and the other elements to come from vector 1 in order.
2374 static bool isCommutedMOVL(SDOperandPtr Ops, unsigned NumOps,
2375                            bool V2IsSplat = false,
2376                            bool V2IsUndef = false) {
2377   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2378     return false;
2379
2380   if (!isUndefOrEqual(Ops[0], 0))
2381     return false;
2382
2383   for (unsigned i = 1; i < NumOps; ++i) {
2384     SDValue Arg = Ops[i];
2385     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2386           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2387           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2388       return false;
2389   }
2390
2391   return true;
2392 }
2393
2394 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2395                            bool V2IsUndef = false) {
2396   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2397   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2398                         V2IsSplat, V2IsUndef);
2399 }
2400
2401 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2402 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2403 bool X86::isMOVSHDUPMask(SDNode *N) {
2404   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2405
2406   if (N->getNumOperands() != 4)
2407     return false;
2408
2409   // Expect 1, 1, 3, 3
2410   for (unsigned i = 0; i < 2; ++i) {
2411     SDValue Arg = N->getOperand(i);
2412     if (Arg.getOpcode() == ISD::UNDEF) continue;
2413     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2414     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2415     if (Val != 1) return false;
2416   }
2417
2418   bool HasHi = false;
2419   for (unsigned i = 2; i < 4; ++i) {
2420     SDValue Arg = N->getOperand(i);
2421     if (Arg.getOpcode() == ISD::UNDEF) continue;
2422     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2423     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2424     if (Val != 3) return false;
2425     HasHi = true;
2426   }
2427
2428   // Don't use movshdup if it can be done with a shufps.
2429   return HasHi;
2430 }
2431
2432 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2433 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2434 bool X86::isMOVSLDUPMask(SDNode *N) {
2435   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2436
2437   if (N->getNumOperands() != 4)
2438     return false;
2439
2440   // Expect 0, 0, 2, 2
2441   for (unsigned i = 0; i < 2; ++i) {
2442     SDValue Arg = N->getOperand(i);
2443     if (Arg.getOpcode() == ISD::UNDEF) continue;
2444     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2445     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2446     if (Val != 0) return false;
2447   }
2448
2449   bool HasHi = false;
2450   for (unsigned i = 2; i < 4; ++i) {
2451     SDValue Arg = N->getOperand(i);
2452     if (Arg.getOpcode() == ISD::UNDEF) continue;
2453     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2454     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2455     if (Val != 2) return false;
2456     HasHi = true;
2457   }
2458
2459   // Don't use movshdup if it can be done with a shufps.
2460   return HasHi;
2461 }
2462
2463 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2464 /// specifies a identity operation on the LHS or RHS.
2465 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2466   unsigned NumElems = N->getNumOperands();
2467   for (unsigned i = 0; i < NumElems; ++i)
2468     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2469       return false;
2470   return true;
2471 }
2472
2473 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2474 /// a splat of a single element.
2475 static bool isSplatMask(SDNode *N) {
2476   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2477
2478   // This is a splat operation if each element of the permute is the same, and
2479   // if the value doesn't reference the second vector.
2480   unsigned NumElems = N->getNumOperands();
2481   SDValue ElementBase;
2482   unsigned i = 0;
2483   for (; i != NumElems; ++i) {
2484     SDValue Elt = N->getOperand(i);
2485     if (isa<ConstantSDNode>(Elt)) {
2486       ElementBase = Elt;
2487       break;
2488     }
2489   }
2490
2491   if (!ElementBase.getNode())
2492     return false;
2493
2494   for (; i != NumElems; ++i) {
2495     SDValue Arg = N->getOperand(i);
2496     if (Arg.getOpcode() == ISD::UNDEF) continue;
2497     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2498     if (Arg != ElementBase) return false;
2499   }
2500
2501   // Make sure it is a splat of the first vector operand.
2502   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2503 }
2504
2505 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2506 /// a splat of a single element and it's a 2 or 4 element mask.
2507 bool X86::isSplatMask(SDNode *N) {
2508   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2509
2510   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2511   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2512     return false;
2513   return ::isSplatMask(N);
2514 }
2515
2516 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2517 /// specifies a splat of zero element.
2518 bool X86::isSplatLoMask(SDNode *N) {
2519   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2520
2521   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2522     if (!isUndefOrEqual(N->getOperand(i), 0))
2523       return false;
2524   return true;
2525 }
2526
2527 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2528 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2529 /// instructions.
2530 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2531   unsigned NumOperands = N->getNumOperands();
2532   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2533   unsigned Mask = 0;
2534   for (unsigned i = 0; i < NumOperands; ++i) {
2535     unsigned Val = 0;
2536     SDValue Arg = N->getOperand(NumOperands-i-1);
2537     if (Arg.getOpcode() != ISD::UNDEF)
2538       Val = cast<ConstantSDNode>(Arg)->getValue();
2539     if (Val >= NumOperands) Val -= NumOperands;
2540     Mask |= Val;
2541     if (i != NumOperands - 1)
2542       Mask <<= Shift;
2543   }
2544
2545   return Mask;
2546 }
2547
2548 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2549 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2550 /// instructions.
2551 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2552   unsigned Mask = 0;
2553   // 8 nodes, but we only care about the last 4.
2554   for (unsigned i = 7; i >= 4; --i) {
2555     unsigned Val = 0;
2556     SDValue Arg = N->getOperand(i);
2557     if (Arg.getOpcode() != ISD::UNDEF)
2558       Val = cast<ConstantSDNode>(Arg)->getValue();
2559     Mask |= (Val - 4);
2560     if (i != 4)
2561       Mask <<= 2;
2562   }
2563
2564   return Mask;
2565 }
2566
2567 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2568 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2569 /// instructions.
2570 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2571   unsigned Mask = 0;
2572   // 8 nodes, but we only care about the first 4.
2573   for (int i = 3; i >= 0; --i) {
2574     unsigned Val = 0;
2575     SDValue Arg = N->getOperand(i);
2576     if (Arg.getOpcode() != ISD::UNDEF)
2577       Val = cast<ConstantSDNode>(Arg)->getValue();
2578     Mask |= Val;
2579     if (i != 0)
2580       Mask <<= 2;
2581   }
2582
2583   return Mask;
2584 }
2585
2586 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2587 /// specifies a 8 element shuffle that can be broken into a pair of
2588 /// PSHUFHW and PSHUFLW.
2589 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2590   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2591
2592   if (N->getNumOperands() != 8)
2593     return false;
2594
2595   // Lower quadword shuffled.
2596   for (unsigned i = 0; i != 4; ++i) {
2597     SDValue Arg = N->getOperand(i);
2598     if (Arg.getOpcode() == ISD::UNDEF) continue;
2599     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2600     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2601     if (Val >= 4)
2602       return false;
2603   }
2604
2605   // Upper quadword shuffled.
2606   for (unsigned i = 4; i != 8; ++i) {
2607     SDValue Arg = N->getOperand(i);
2608     if (Arg.getOpcode() == ISD::UNDEF) continue;
2609     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2610     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2611     if (Val < 4 || Val > 7)
2612       return false;
2613   }
2614
2615   return true;
2616 }
2617
2618 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2619 /// values in ther permute mask.
2620 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2621                                       SDValue &V2, SDValue &Mask,
2622                                       SelectionDAG &DAG) {
2623   MVT VT = Op.getValueType();
2624   MVT MaskVT = Mask.getValueType();
2625   MVT EltVT = MaskVT.getVectorElementType();
2626   unsigned NumElems = Mask.getNumOperands();
2627   SmallVector<SDValue, 8> MaskVec;
2628
2629   for (unsigned i = 0; i != NumElems; ++i) {
2630     SDValue Arg = Mask.getOperand(i);
2631     if (Arg.getOpcode() == ISD::UNDEF) {
2632       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2633       continue;
2634     }
2635     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2636     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2637     if (Val < NumElems)
2638       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2639     else
2640       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2641   }
2642
2643   std::swap(V1, V2);
2644   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2645   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2646 }
2647
2648 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2649 /// the two vector operands have swapped position.
2650 static
2651 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG) {
2652   MVT MaskVT = Mask.getValueType();
2653   MVT EltVT = MaskVT.getVectorElementType();
2654   unsigned NumElems = Mask.getNumOperands();
2655   SmallVector<SDValue, 8> MaskVec;
2656   for (unsigned i = 0; i != NumElems; ++i) {
2657     SDValue Arg = Mask.getOperand(i);
2658     if (Arg.getOpcode() == ISD::UNDEF) {
2659       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2660       continue;
2661     }
2662     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2663     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2664     if (Val < NumElems)
2665       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2666     else
2667       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2668   }
2669   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2670 }
2671
2672
2673 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2674 /// match movhlps. The lower half elements should come from upper half of
2675 /// V1 (and in order), and the upper half elements should come from the upper
2676 /// half of V2 (and in order).
2677 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2678   unsigned NumElems = Mask->getNumOperands();
2679   if (NumElems != 4)
2680     return false;
2681   for (unsigned i = 0, e = 2; i != e; ++i)
2682     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2683       return false;
2684   for (unsigned i = 2; i != 4; ++i)
2685     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2686       return false;
2687   return true;
2688 }
2689
2690 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2691 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2692 /// required.
2693 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2694   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2695     N = N->getOperand(0).getNode();
2696     if (ISD::isNON_EXTLoad(N)) {
2697       if (LD)
2698         *LD = cast<LoadSDNode>(N);
2699       return true;
2700     }
2701   }
2702   return false;
2703 }
2704
2705 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2706 /// match movlp{s|d}. The lower half elements should come from lower half of
2707 /// V1 (and in order), and the upper half elements should come from the upper
2708 /// half of V2 (and in order). And since V1 will become the source of the
2709 /// MOVLP, it must be either a vector load or a scalar load to vector.
2710 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2711   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2712     return false;
2713   // Is V2 is a vector load, don't do this transformation. We will try to use
2714   // load folding shufps op.
2715   if (ISD::isNON_EXTLoad(V2))
2716     return false;
2717
2718   unsigned NumElems = Mask->getNumOperands();
2719   if (NumElems != 2 && NumElems != 4)
2720     return false;
2721   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2722     if (!isUndefOrEqual(Mask->getOperand(i), i))
2723       return false;
2724   for (unsigned i = NumElems/2; i != NumElems; ++i)
2725     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2726       return false;
2727   return true;
2728 }
2729
2730 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2731 /// all the same.
2732 static bool isSplatVector(SDNode *N) {
2733   if (N->getOpcode() != ISD::BUILD_VECTOR)
2734     return false;
2735
2736   SDValue SplatValue = N->getOperand(0);
2737   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2738     if (N->getOperand(i) != SplatValue)
2739       return false;
2740   return true;
2741 }
2742
2743 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2744 /// to an undef.
2745 static bool isUndefShuffle(SDNode *N) {
2746   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2747     return false;
2748
2749   SDValue V1 = N->getOperand(0);
2750   SDValue V2 = N->getOperand(1);
2751   SDValue Mask = N->getOperand(2);
2752   unsigned NumElems = Mask.getNumOperands();
2753   for (unsigned i = 0; i != NumElems; ++i) {
2754     SDValue Arg = Mask.getOperand(i);
2755     if (Arg.getOpcode() != ISD::UNDEF) {
2756       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2757       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2758         return false;
2759       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2760         return false;
2761     }
2762   }
2763   return true;
2764 }
2765
2766 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2767 /// constant +0.0.
2768 static inline bool isZeroNode(SDValue Elt) {
2769   return ((isa<ConstantSDNode>(Elt) &&
2770            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2771           (isa<ConstantFPSDNode>(Elt) &&
2772            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2773 }
2774
2775 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2776 /// to an zero vector.
2777 static bool isZeroShuffle(SDNode *N) {
2778   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2779     return false;
2780
2781   SDValue V1 = N->getOperand(0);
2782   SDValue V2 = N->getOperand(1);
2783   SDValue Mask = N->getOperand(2);
2784   unsigned NumElems = Mask.getNumOperands();
2785   for (unsigned i = 0; i != NumElems; ++i) {
2786     SDValue Arg = Mask.getOperand(i);
2787     if (Arg.getOpcode() == ISD::UNDEF)
2788       continue;
2789
2790     unsigned Idx = cast<ConstantSDNode>(Arg)->getValue();
2791     if (Idx < NumElems) {
2792       unsigned Opc = V1.getNode()->getOpcode();
2793       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2794         continue;
2795       if (Opc != ISD::BUILD_VECTOR ||
2796           !isZeroNode(V1.getNode()->getOperand(Idx)))
2797         return false;
2798     } else if (Idx >= NumElems) {
2799       unsigned Opc = V2.getNode()->getOpcode();
2800       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2801         continue;
2802       if (Opc != ISD::BUILD_VECTOR ||
2803           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2804         return false;
2805     }
2806   }
2807   return true;
2808 }
2809
2810 /// getZeroVector - Returns a vector of specified type with all zero elements.
2811 ///
2812 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG) {
2813   assert(VT.isVector() && "Expected a vector type");
2814
2815   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2816   // type.  This ensures they get CSE'd.
2817   SDValue Vec;
2818   if (VT.getSizeInBits() == 64) { // MMX
2819     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2820     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2821   } else if (HasSSE2) {  // SSE2
2822     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2823     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2824   } else { // SSE1
2825     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2826     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4f32, Cst, Cst, Cst, Cst);
2827   }
2828   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2829 }
2830
2831 /// getOnesVector - Returns a vector of specified type with all bits set.
2832 ///
2833 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG) {
2834   assert(VT.isVector() && "Expected a vector type");
2835
2836   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2837   // type.  This ensures they get CSE'd.
2838   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2839   SDValue Vec;
2840   if (VT.getSizeInBits() == 64)  // MMX
2841     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2842   else                                              // SSE
2843     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2844   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2845 }
2846
2847
2848 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2849 /// that point to V2 points to its first element.
2850 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2851   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2852
2853   bool Changed = false;
2854   SmallVector<SDValue, 8> MaskVec;
2855   unsigned NumElems = Mask.getNumOperands();
2856   for (unsigned i = 0; i != NumElems; ++i) {
2857     SDValue Arg = Mask.getOperand(i);
2858     if (Arg.getOpcode() != ISD::UNDEF) {
2859       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2860       if (Val > NumElems) {
2861         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2862         Changed = true;
2863       }
2864     }
2865     MaskVec.push_back(Arg);
2866   }
2867
2868   if (Changed)
2869     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2870                        &MaskVec[0], MaskVec.size());
2871   return Mask;
2872 }
2873
2874 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2875 /// operation of specified width.
2876 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2877   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2878   MVT BaseVT = MaskVT.getVectorElementType();
2879
2880   SmallVector<SDValue, 8> MaskVec;
2881   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2882   for (unsigned i = 1; i != NumElems; ++i)
2883     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2884   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2885 }
2886
2887 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2888 /// of specified width.
2889 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2890   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2891   MVT BaseVT = MaskVT.getVectorElementType();
2892   SmallVector<SDValue, 8> MaskVec;
2893   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2894     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2895     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2896   }
2897   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2898 }
2899
2900 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2901 /// of specified width.
2902 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2903   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2904   MVT BaseVT = MaskVT.getVectorElementType();
2905   unsigned Half = NumElems/2;
2906   SmallVector<SDValue, 8> MaskVec;
2907   for (unsigned i = 0; i != Half; ++i) {
2908     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2909     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2910   }
2911   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2912 }
2913
2914 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
2915 /// element #0 of a vector with the specified index, leaving the rest of the
2916 /// elements in place.
2917 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
2918                                    SelectionDAG &DAG) {
2919   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2920   MVT BaseVT = MaskVT.getVectorElementType();
2921   SmallVector<SDValue, 8> MaskVec;
2922   // Element #0 of the result gets the elt we are replacing.
2923   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
2924   for (unsigned i = 1; i != NumElems; ++i)
2925     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
2926   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2927 }
2928
2929 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2930 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
2931   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
2932   MVT VT = Op.getValueType();
2933   if (PVT == VT)
2934     return Op;
2935   SDValue V1 = Op.getOperand(0);
2936   SDValue Mask = Op.getOperand(2);
2937   unsigned NumElems = Mask.getNumOperands();
2938   // Special handling of v4f32 -> v4i32.
2939   if (VT != MVT::v4f32) {
2940     Mask = getUnpacklMask(NumElems, DAG);
2941     while (NumElems > 4) {
2942       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2943       NumElems >>= 1;
2944     }
2945     Mask = getZeroVector(MVT::v4i32, true, DAG);
2946   }
2947
2948   V1 = DAG.getNode(ISD::BIT_CONVERT, PVT, V1);
2949   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, PVT, V1,
2950                                   DAG.getNode(ISD::UNDEF, PVT), Mask);
2951   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2952 }
2953
2954 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2955 /// vector of zero or undef vector.  This produces a shuffle where the low
2956 /// element of V2 is swizzled into the zero/undef vector, landing at element
2957 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2958 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2959                                              bool isZero, bool HasSSE2,
2960                                              SelectionDAG &DAG) {
2961   MVT VT = V2.getValueType();
2962   SDValue V1 = isZero
2963     ? getZeroVector(VT, HasSSE2, DAG) : DAG.getNode(ISD::UNDEF, VT);
2964   unsigned NumElems = V2.getValueType().getVectorNumElements();
2965   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2966   MVT EVT = MaskVT.getVectorElementType();
2967   SmallVector<SDValue, 16> MaskVec;
2968   for (unsigned i = 0; i != NumElems; ++i)
2969     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
2970       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
2971     else
2972       MaskVec.push_back(DAG.getConstant(i, EVT));
2973   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2974                                &MaskVec[0], MaskVec.size());
2975   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2976 }
2977
2978 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
2979 /// a shuffle that is zero.
2980 static
2981 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
2982                                   unsigned NumElems, bool Low,
2983                                   SelectionDAG &DAG) {
2984   unsigned NumZeros = 0;
2985   for (unsigned i = 0; i < NumElems; ++i) {
2986     unsigned Index = Low ? i : NumElems-i-1;
2987     SDValue Idx = Mask.getOperand(Index);
2988     if (Idx.getOpcode() == ISD::UNDEF) {
2989       ++NumZeros;
2990       continue;
2991     }
2992     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
2993     if (Elt.getNode() && isZeroNode(Elt))
2994       ++NumZeros;
2995     else
2996       break;
2997   }
2998   return NumZeros;
2999 }
3000
3001 /// isVectorShift - Returns true if the shuffle can be implemented as a
3002 /// logical left or right shift of a vector.
3003 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3004                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3005   unsigned NumElems = Mask.getNumOperands();
3006
3007   isLeft = true;
3008   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3009   if (!NumZeros) {
3010     isLeft = false;
3011     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3012     if (!NumZeros)
3013       return false;
3014   }
3015
3016   bool SeenV1 = false;
3017   bool SeenV2 = false;
3018   for (unsigned i = NumZeros; i < NumElems; ++i) {
3019     unsigned Val = isLeft ? (i - NumZeros) : i;
3020     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3021     if (Idx.getOpcode() == ISD::UNDEF)
3022       continue;
3023     unsigned Index = cast<ConstantSDNode>(Idx)->getValue();
3024     if (Index < NumElems)
3025       SeenV1 = true;
3026     else {
3027       Index -= NumElems;
3028       SeenV2 = true;
3029     }
3030     if (Index != Val)
3031       return false;
3032   }
3033   if (SeenV1 && SeenV2)
3034     return false;
3035
3036   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3037   ShAmt = NumZeros;
3038   return true;
3039 }
3040
3041
3042 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3043 ///
3044 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3045                                        unsigned NumNonZero, unsigned NumZero,
3046                                        SelectionDAG &DAG, TargetLowering &TLI) {
3047   if (NumNonZero > 8)
3048     return SDValue();
3049
3050   SDValue V(0, 0);
3051   bool First = true;
3052   for (unsigned i = 0; i < 16; ++i) {
3053     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3054     if (ThisIsNonZero && First) {
3055       if (NumZero)
3056         V = getZeroVector(MVT::v8i16, true, DAG);
3057       else
3058         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3059       First = false;
3060     }
3061
3062     if ((i & 1) != 0) {
3063       SDValue ThisElt(0, 0), LastElt(0, 0);
3064       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3065       if (LastIsNonZero) {
3066         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3067       }
3068       if (ThisIsNonZero) {
3069         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3070         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3071                               ThisElt, DAG.getConstant(8, MVT::i8));
3072         if (LastIsNonZero)
3073           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3074       } else
3075         ThisElt = LastElt;
3076
3077       if (ThisElt.getNode())
3078         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3079                         DAG.getIntPtrConstant(i/2));
3080     }
3081   }
3082
3083   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3084 }
3085
3086 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3087 ///
3088 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3089                                        unsigned NumNonZero, unsigned NumZero,
3090                                        SelectionDAG &DAG, TargetLowering &TLI) {
3091   if (NumNonZero > 4)
3092     return SDValue();
3093
3094   SDValue V(0, 0);
3095   bool First = true;
3096   for (unsigned i = 0; i < 8; ++i) {
3097     bool isNonZero = (NonZeros & (1 << i)) != 0;
3098     if (isNonZero) {
3099       if (First) {
3100         if (NumZero)
3101           V = getZeroVector(MVT::v8i16, true, DAG);
3102         else
3103           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3104         First = false;
3105       }
3106       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3107                       DAG.getIntPtrConstant(i));
3108     }
3109   }
3110
3111   return V;
3112 }
3113
3114 /// getVShift - Return a vector logical shift node.
3115 ///
3116 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3117                            unsigned NumBits, SelectionDAG &DAG,
3118                            const TargetLowering &TLI) {
3119   bool isMMX = VT.getSizeInBits() == 64;
3120   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3121   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3122   SrcOp = DAG.getNode(ISD::BIT_CONVERT, ShVT, SrcOp);
3123   return DAG.getNode(ISD::BIT_CONVERT, VT,
3124                      DAG.getNode(Opc, ShVT, SrcOp,
3125                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3126 }
3127
3128 SDValue
3129 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3130   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3131   if (ISD::isBuildVectorAllZeros(Op.getNode())
3132       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3133     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3134     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3135     // eliminated on x86-32 hosts.
3136     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3137       return Op;
3138
3139     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3140       return getOnesVector(Op.getValueType(), DAG);
3141     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG);
3142   }
3143
3144   MVT VT = Op.getValueType();
3145   MVT EVT = VT.getVectorElementType();
3146   unsigned EVTBits = EVT.getSizeInBits();
3147
3148   unsigned NumElems = Op.getNumOperands();
3149   unsigned NumZero  = 0;
3150   unsigned NumNonZero = 0;
3151   unsigned NonZeros = 0;
3152   bool IsAllConstants = true;
3153   SmallSet<SDValue, 8> Values;
3154   for (unsigned i = 0; i < NumElems; ++i) {
3155     SDValue Elt = Op.getOperand(i);
3156     if (Elt.getOpcode() == ISD::UNDEF)
3157       continue;
3158     Values.insert(Elt);
3159     if (Elt.getOpcode() != ISD::Constant &&
3160         Elt.getOpcode() != ISD::ConstantFP)
3161       IsAllConstants = false;
3162     if (isZeroNode(Elt))
3163       NumZero++;
3164     else {
3165       NonZeros |= (1 << i);
3166       NumNonZero++;
3167     }
3168   }
3169
3170   if (NumNonZero == 0) {
3171     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3172     return DAG.getNode(ISD::UNDEF, VT);
3173   }
3174
3175   // Special case for single non-zero, non-undef, element.
3176   if (NumNonZero == 1 && NumElems <= 4) {
3177     unsigned Idx = CountTrailingZeros_32(NonZeros);
3178     SDValue Item = Op.getOperand(Idx);
3179
3180     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3181     // the value are obviously zero, truncate the value to i32 and do the
3182     // insertion that way.  Only do this if the value is non-constant or if the
3183     // value is a constant being inserted into element 0.  It is cheaper to do
3184     // a constant pool load than it is to do a movd + shuffle.
3185     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3186         (!IsAllConstants || Idx == 0)) {
3187       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3188         // Handle MMX and SSE both.
3189         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3190         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3191
3192         // Truncate the value (which may itself be a constant) to i32, and
3193         // convert it to a vector with movd (S2V+shuffle to zero extend).
3194         Item = DAG.getNode(ISD::TRUNCATE, MVT::i32, Item);
3195         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VecVT, Item);
3196         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3197                                            Subtarget->hasSSE2(), DAG);
3198
3199         // Now we have our 32-bit value zero extended in the low element of
3200         // a vector.  If Idx != 0, swizzle it into place.
3201         if (Idx != 0) {
3202           SDValue Ops[] = {
3203             Item, DAG.getNode(ISD::UNDEF, Item.getValueType()),
3204             getSwapEltZeroMask(VecElts, Idx, DAG)
3205           };
3206           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, VecVT, Ops, 3);
3207         }
3208         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Item);
3209       }
3210     }
3211
3212     // If we have a constant or non-constant insertion into the low element of
3213     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3214     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3215     // depending on what the source datatype is.  Because we can only get here
3216     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3217     if (Idx == 0 &&
3218         // Don't do this for i64 values on x86-32.
3219         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3220       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3221       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3222       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3223                                          Subtarget->hasSSE2(), DAG);
3224     }
3225
3226     // Is it a vector logical left shift?
3227     if (NumElems == 2 && Idx == 1 &&
3228         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3229       unsigned NumBits = VT.getSizeInBits();
3230       return getVShift(true, VT,
3231                        DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(1)),
3232                        NumBits/2, DAG, *this);
3233     }
3234
3235     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3236       return SDValue();
3237
3238     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3239     // is a non-constant being inserted into an element other than the low one,
3240     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3241     // movd/movss) to move this into the low element, then shuffle it into
3242     // place.
3243     if (EVTBits == 32) {
3244       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3245
3246       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3247       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3248                                          Subtarget->hasSSE2(), DAG);
3249       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3250       MVT MaskEVT = MaskVT.getVectorElementType();
3251       SmallVector<SDValue, 8> MaskVec;
3252       for (unsigned i = 0; i < NumElems; i++)
3253         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3254       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3255                                    &MaskVec[0], MaskVec.size());
3256       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3257                          DAG.getNode(ISD::UNDEF, VT), Mask);
3258     }
3259   }
3260
3261   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3262   if (Values.size() == 1)
3263     return SDValue();
3264
3265   // A vector full of immediates; various special cases are already
3266   // handled, so this is best done with a single constant-pool load.
3267   if (IsAllConstants)
3268     return SDValue();
3269
3270   // Let legalizer expand 2-wide build_vectors.
3271   if (EVTBits == 64) {
3272     if (NumNonZero == 1) {
3273       // One half is zero or undef.
3274       unsigned Idx = CountTrailingZeros_32(NonZeros);
3275       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT,
3276                                  Op.getOperand(Idx));
3277       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3278                                          Subtarget->hasSSE2(), DAG);
3279     }
3280     return SDValue();
3281   }
3282
3283   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3284   if (EVTBits == 8 && NumElems == 16) {
3285     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3286                                         *this);
3287     if (V.getNode()) return V;
3288   }
3289
3290   if (EVTBits == 16 && NumElems == 8) {
3291     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3292                                         *this);
3293     if (V.getNode()) return V;
3294   }
3295
3296   // If element VT is == 32 bits, turn it into a number of shuffles.
3297   SmallVector<SDValue, 8> V;
3298   V.resize(NumElems);
3299   if (NumElems == 4 && NumZero > 0) {
3300     for (unsigned i = 0; i < 4; ++i) {
3301       bool isZero = !(NonZeros & (1 << i));
3302       if (isZero)
3303         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3304       else
3305         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3306     }
3307
3308     for (unsigned i = 0; i < 2; ++i) {
3309       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3310         default: break;
3311         case 0:
3312           V[i] = V[i*2];  // Must be a zero vector.
3313           break;
3314         case 1:
3315           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3316                              getMOVLMask(NumElems, DAG));
3317           break;
3318         case 2:
3319           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3320                              getMOVLMask(NumElems, DAG));
3321           break;
3322         case 3:
3323           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3324                              getUnpacklMask(NumElems, DAG));
3325           break;
3326       }
3327     }
3328
3329     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3330     MVT EVT = MaskVT.getVectorElementType();
3331     SmallVector<SDValue, 8> MaskVec;
3332     bool Reverse = (NonZeros & 0x3) == 2;
3333     for (unsigned i = 0; i < 2; ++i)
3334       if (Reverse)
3335         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3336       else
3337         MaskVec.push_back(DAG.getConstant(i, EVT));
3338     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3339     for (unsigned i = 0; i < 2; ++i)
3340       if (Reverse)
3341         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3342       else
3343         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3344     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3345                                      &MaskVec[0], MaskVec.size());
3346     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3347   }
3348
3349   if (Values.size() > 2) {
3350     // Expand into a number of unpckl*.
3351     // e.g. for v4f32
3352     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3353     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3354     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3355     SDValue UnpckMask = getUnpacklMask(NumElems, DAG);
3356     for (unsigned i = 0; i < NumElems; ++i)
3357       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3358     NumElems >>= 1;
3359     while (NumElems != 0) {
3360       for (unsigned i = 0; i < NumElems; ++i)
3361         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3362                            UnpckMask);
3363       NumElems >>= 1;
3364     }
3365     return V[0];
3366   }
3367
3368   return SDValue();
3369 }
3370
3371 static
3372 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3373                                  SDValue PermMask, SelectionDAG &DAG,
3374                                  TargetLowering &TLI) {
3375   SDValue NewV;
3376   MVT MaskVT = MVT::getIntVectorWithNumElements(8);
3377   MVT MaskEVT = MaskVT.getVectorElementType();
3378   MVT PtrVT = TLI.getPointerTy();
3379   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3380                                    PermMask.getNode()->op_end());
3381
3382   // First record which half of which vector the low elements come from.
3383   SmallVector<unsigned, 4> LowQuad(4);
3384   for (unsigned i = 0; i < 4; ++i) {
3385     SDValue Elt = MaskElts[i];
3386     if (Elt.getOpcode() == ISD::UNDEF)
3387       continue;
3388     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3389     int QuadIdx = EltIdx / 4;
3390     ++LowQuad[QuadIdx];
3391   }
3392
3393   int BestLowQuad = -1;
3394   unsigned MaxQuad = 1;
3395   for (unsigned i = 0; i < 4; ++i) {
3396     if (LowQuad[i] > MaxQuad) {
3397       BestLowQuad = i;
3398       MaxQuad = LowQuad[i];
3399     }
3400   }
3401
3402   // Record which half of which vector the high elements come from.
3403   SmallVector<unsigned, 4> HighQuad(4);
3404   for (unsigned i = 4; i < 8; ++i) {
3405     SDValue Elt = MaskElts[i];
3406     if (Elt.getOpcode() == ISD::UNDEF)
3407       continue;
3408     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3409     int QuadIdx = EltIdx / 4;
3410     ++HighQuad[QuadIdx];
3411   }
3412
3413   int BestHighQuad = -1;
3414   MaxQuad = 1;
3415   for (unsigned i = 0; i < 4; ++i) {
3416     if (HighQuad[i] > MaxQuad) {
3417       BestHighQuad = i;
3418       MaxQuad = HighQuad[i];
3419     }
3420   }
3421
3422   // If it's possible to sort parts of either half with PSHUF{H|L}W, then do it.
3423   if (BestLowQuad != -1 || BestHighQuad != -1) {
3424     // First sort the 4 chunks in order using shufpd.
3425     SmallVector<SDValue, 8> MaskVec;
3426
3427     if (BestLowQuad != -1)
3428       MaskVec.push_back(DAG.getConstant(BestLowQuad, MVT::i32));
3429     else
3430       MaskVec.push_back(DAG.getConstant(0, MVT::i32));
3431
3432     if (BestHighQuad != -1)
3433       MaskVec.push_back(DAG.getConstant(BestHighQuad, MVT::i32));
3434     else
3435       MaskVec.push_back(DAG.getConstant(1, MVT::i32));
3436
3437     SDValue Mask= DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, &MaskVec[0],2);
3438     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
3439                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V1),
3440                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V2), Mask);
3441     NewV = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, NewV);
3442
3443     // Now sort high and low parts separately.
3444     BitVector InOrder(8);
3445     if (BestLowQuad != -1) {
3446       // Sort lower half in order using PSHUFLW.
3447       MaskVec.clear();
3448       bool AnyOutOrder = false;
3449
3450       for (unsigned i = 0; i != 4; ++i) {
3451         SDValue Elt = MaskElts[i];
3452         if (Elt.getOpcode() == ISD::UNDEF) {
3453           MaskVec.push_back(Elt);
3454           InOrder.set(i);
3455         } else {
3456           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3457           if (EltIdx != i)
3458             AnyOutOrder = true;
3459
3460           MaskVec.push_back(DAG.getConstant(EltIdx % 4, MaskEVT));
3461
3462           // If this element is in the right place after this shuffle, then
3463           // remember it.
3464           if ((int)(EltIdx / 4) == BestLowQuad)
3465             InOrder.set(i);
3466         }
3467       }
3468       if (AnyOutOrder) {
3469         for (unsigned i = 4; i != 8; ++i)
3470           MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3471         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3472         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3473       }
3474     }
3475
3476     if (BestHighQuad != -1) {
3477       // Sort high half in order using PSHUFHW if possible.
3478       MaskVec.clear();
3479
3480       for (unsigned i = 0; i != 4; ++i)
3481         MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3482
3483       bool AnyOutOrder = false;
3484       for (unsigned i = 4; i != 8; ++i) {
3485         SDValue Elt = MaskElts[i];
3486         if (Elt.getOpcode() == ISD::UNDEF) {
3487           MaskVec.push_back(Elt);
3488           InOrder.set(i);
3489         } else {
3490           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3491           if (EltIdx != i)
3492             AnyOutOrder = true;
3493
3494           MaskVec.push_back(DAG.getConstant((EltIdx % 4) + 4, MaskEVT));
3495
3496           // If this element is in the right place after this shuffle, then
3497           // remember it.
3498           if ((int)(EltIdx / 4) == BestHighQuad)
3499             InOrder.set(i);
3500         }
3501       }
3502
3503       if (AnyOutOrder) {
3504         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3505         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3506       }
3507     }
3508
3509     // The other elements are put in the right place using pextrw and pinsrw.
3510     for (unsigned i = 0; i != 8; ++i) {
3511       if (InOrder[i])
3512         continue;
3513       SDValue Elt = MaskElts[i];
3514       if (Elt.getOpcode() == ISD::UNDEF)
3515         continue;
3516       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3517       SDValue ExtOp = (EltIdx < 8)
3518         ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3519                       DAG.getConstant(EltIdx, PtrVT))
3520         : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3521                       DAG.getConstant(EltIdx - 8, PtrVT));
3522       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3523                          DAG.getConstant(i, PtrVT));
3524     }
3525
3526     return NewV;
3527   }
3528
3529   // PSHUF{H|L}W are not used. Lower into extracts and inserts but try to use as
3530   // few as possible. First, let's find out how many elements are already in the
3531   // right order.
3532   unsigned V1InOrder = 0;
3533   unsigned V1FromV1 = 0;
3534   unsigned V2InOrder = 0;
3535   unsigned V2FromV2 = 0;
3536   SmallVector<SDValue, 8> V1Elts;
3537   SmallVector<SDValue, 8> V2Elts;
3538   for (unsigned i = 0; i < 8; ++i) {
3539     SDValue Elt = MaskElts[i];
3540     if (Elt.getOpcode() == ISD::UNDEF) {
3541       V1Elts.push_back(Elt);
3542       V2Elts.push_back(Elt);
3543       ++V1InOrder;
3544       ++V2InOrder;
3545       continue;
3546     }
3547     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3548     if (EltIdx == i) {
3549       V1Elts.push_back(Elt);
3550       V2Elts.push_back(DAG.getConstant(i+8, MaskEVT));
3551       ++V1InOrder;
3552     } else if (EltIdx == i+8) {
3553       V1Elts.push_back(Elt);
3554       V2Elts.push_back(DAG.getConstant(i, MaskEVT));
3555       ++V2InOrder;
3556     } else if (EltIdx < 8) {
3557       V1Elts.push_back(Elt);
3558       ++V1FromV1;
3559     } else {
3560       V2Elts.push_back(DAG.getConstant(EltIdx-8, MaskEVT));
3561       ++V2FromV2;
3562     }
3563   }
3564
3565   if (V2InOrder > V1InOrder) {
3566     PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3567     std::swap(V1, V2);
3568     std::swap(V1Elts, V2Elts);
3569     std::swap(V1FromV1, V2FromV2);
3570   }
3571
3572   if ((V1FromV1 + V1InOrder) != 8) {
3573     // Some elements are from V2.
3574     if (V1FromV1) {
3575       // If there are elements that are from V1 but out of place,
3576       // then first sort them in place
3577       SmallVector<SDValue, 8> MaskVec;
3578       for (unsigned i = 0; i < 8; ++i) {
3579         SDValue Elt = V1Elts[i];
3580         if (Elt.getOpcode() == ISD::UNDEF) {
3581           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3582           continue;
3583         }
3584         unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3585         if (EltIdx >= 8)
3586           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3587         else
3588           MaskVec.push_back(DAG.getConstant(EltIdx, MaskEVT));
3589       }
3590       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3591       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, V1, V1, Mask);
3592     }
3593
3594     NewV = V1;
3595     for (unsigned i = 0; i < 8; ++i) {
3596       SDValue Elt = V1Elts[i];
3597       if (Elt.getOpcode() == ISD::UNDEF)
3598         continue;
3599       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3600       if (EltIdx < 8)
3601         continue;
3602       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3603                                     DAG.getConstant(EltIdx - 8, PtrVT));
3604       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3605                          DAG.getConstant(i, PtrVT));
3606     }
3607     return NewV;
3608   } else {
3609     // All elements are from V1.
3610     NewV = V1;
3611     for (unsigned i = 0; i < 8; ++i) {
3612       SDValue Elt = V1Elts[i];
3613       if (Elt.getOpcode() == ISD::UNDEF)
3614         continue;
3615       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3616       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3617                                     DAG.getConstant(EltIdx, PtrVT));
3618       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3619                          DAG.getConstant(i, PtrVT));
3620     }
3621     return NewV;
3622   }
3623 }
3624
3625 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3626 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3627 /// done when every pair / quad of shuffle mask elements point to elements in
3628 /// the right sequence. e.g.
3629 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3630 static
3631 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3632                                 MVT VT,
3633                                 SDValue PermMask, SelectionDAG &DAG,
3634                                 TargetLowering &TLI) {
3635   unsigned NumElems = PermMask.getNumOperands();
3636   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3637   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3638   MVT MaskEltVT = MaskVT.getVectorElementType();
3639   MVT NewVT = MaskVT;
3640   switch (VT.getSimpleVT()) {
3641   default: assert(false && "Unexpected!");
3642   case MVT::v4f32: NewVT = MVT::v2f64; break;
3643   case MVT::v4i32: NewVT = MVT::v2i64; break;
3644   case MVT::v8i16: NewVT = MVT::v4i32; break;
3645   case MVT::v16i8: NewVT = MVT::v4i32; break;
3646   }
3647
3648   if (NewWidth == 2) {
3649     if (VT.isInteger())
3650       NewVT = MVT::v2i64;
3651     else
3652       NewVT = MVT::v2f64;
3653   }
3654   unsigned Scale = NumElems / NewWidth;
3655   SmallVector<SDValue, 8> MaskVec;
3656   for (unsigned i = 0; i < NumElems; i += Scale) {
3657     unsigned StartIdx = ~0U;
3658     for (unsigned j = 0; j < Scale; ++j) {
3659       SDValue Elt = PermMask.getOperand(i+j);
3660       if (Elt.getOpcode() == ISD::UNDEF)
3661         continue;
3662       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getValue();
3663       if (StartIdx == ~0U)
3664         StartIdx = EltIdx - (EltIdx % Scale);
3665       if (EltIdx != StartIdx + j)
3666         return SDValue();
3667     }
3668     if (StartIdx == ~0U)
3669       MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEltVT));
3670     else
3671       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3672   }
3673
3674   V1 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V1);
3675   V2 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V2);
3676   return DAG.getNode(ISD::VECTOR_SHUFFLE, NewVT, V1, V2,
3677                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3678                                  &MaskVec[0], MaskVec.size()));
3679 }
3680
3681 /// getVZextMovL - Return a zero-extending vector move low node.
3682 ///
3683 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3684                               SDValue SrcOp, SelectionDAG &DAG,
3685                               const X86Subtarget *Subtarget) {
3686   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3687     LoadSDNode *LD = NULL;
3688     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3689       LD = dyn_cast<LoadSDNode>(SrcOp);
3690     if (!LD) {
3691       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3692       // instead.
3693       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3694       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3695           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3696           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3697           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3698         // PR2108
3699         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3700         return DAG.getNode(ISD::BIT_CONVERT, VT,
3701                            DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3702                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, OpVT,
3703                                                    SrcOp.getOperand(0)
3704                                                           .getOperand(0))));
3705       }
3706     }
3707   }
3708
3709   return DAG.getNode(ISD::BIT_CONVERT, VT,
3710                      DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3711                                  DAG.getNode(ISD::BIT_CONVERT, OpVT, SrcOp)));
3712 }
3713
3714 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3715 /// shuffles.
3716 static SDValue
3717 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
3718                           SDValue PermMask, MVT VT, SelectionDAG &DAG) {
3719   MVT MaskVT = PermMask.getValueType();
3720   MVT MaskEVT = MaskVT.getVectorElementType();
3721   SmallVector<std::pair<int, int>, 8> Locs;
3722   Locs.resize(4);
3723   SmallVector<SDValue, 8> Mask1(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3724   unsigned NumHi = 0;
3725   unsigned NumLo = 0;
3726   for (unsigned i = 0; i != 4; ++i) {
3727     SDValue Elt = PermMask.getOperand(i);
3728     if (Elt.getOpcode() == ISD::UNDEF) {
3729       Locs[i] = std::make_pair(-1, -1);
3730     } else {
3731       unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3732       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
3733       if (Val < 4) {
3734         Locs[i] = std::make_pair(0, NumLo);
3735         Mask1[NumLo] = Elt;
3736         NumLo++;
3737       } else {
3738         Locs[i] = std::make_pair(1, NumHi);
3739         if (2+NumHi < 4)
3740           Mask1[2+NumHi] = Elt;
3741         NumHi++;
3742       }
3743     }
3744   }
3745
3746   if (NumLo <= 2 && NumHi <= 2) {
3747     // If no more than two elements come from either vector. This can be
3748     // implemented with two shuffles. First shuffle gather the elements.
3749     // The second shuffle, which takes the first shuffle as both of its
3750     // vector operands, put the elements into the right order.
3751     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3752                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3753                                  &Mask1[0], Mask1.size()));
3754
3755     SmallVector<SDValue, 8> Mask2(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3756     for (unsigned i = 0; i != 4; ++i) {
3757       if (Locs[i].first == -1)
3758         continue;
3759       else {
3760         unsigned Idx = (i < 2) ? 0 : 4;
3761         Idx += Locs[i].first * 2 + Locs[i].second;
3762         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3763       }
3764     }
3765
3766     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3767                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3768                                    &Mask2[0], Mask2.size()));
3769   } else if (NumLo == 3 || NumHi == 3) {
3770     // Otherwise, we must have three elements from one vector, call it X, and
3771     // one element from the other, call it Y.  First, use a shufps to build an
3772     // intermediate vector with the one element from Y and the element from X
3773     // that will be in the same half in the final destination (the indexes don't
3774     // matter). Then, use a shufps to build the final vector, taking the half
3775     // containing the element from Y from the intermediate, and the other half
3776     // from X.
3777     if (NumHi == 3) {
3778       // Normalize it so the 3 elements come from V1.
3779       PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3780       std::swap(V1, V2);
3781     }
3782
3783     // Find the element from V2.
3784     unsigned HiIndex;
3785     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3786       SDValue Elt = PermMask.getOperand(HiIndex);
3787       if (Elt.getOpcode() == ISD::UNDEF)
3788         continue;
3789       unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3790       if (Val >= 4)
3791         break;
3792     }
3793
3794     Mask1[0] = PermMask.getOperand(HiIndex);
3795     Mask1[1] = DAG.getNode(ISD::UNDEF, MaskEVT);
3796     Mask1[2] = PermMask.getOperand(HiIndex^1);
3797     Mask1[3] = DAG.getNode(ISD::UNDEF, MaskEVT);
3798     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3799                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3800
3801     if (HiIndex >= 2) {
3802       Mask1[0] = PermMask.getOperand(0);
3803       Mask1[1] = PermMask.getOperand(1);
3804       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
3805       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
3806       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3807                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3808     } else {
3809       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
3810       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
3811       Mask1[2] = PermMask.getOperand(2);
3812       Mask1[3] = PermMask.getOperand(3);
3813       if (Mask1[2].getOpcode() != ISD::UNDEF)
3814         Mask1[2] = DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getValue()+4,
3815                                    MaskEVT);
3816       if (Mask1[3].getOpcode() != ISD::UNDEF)
3817         Mask1[3] = DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getValue()+4,
3818                                    MaskEVT);
3819       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V2, V1,
3820                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3821     }
3822   }
3823
3824   // Break it into (shuffle shuffle_hi, shuffle_lo).
3825   Locs.clear();
3826   SmallVector<SDValue,8> LoMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3827   SmallVector<SDValue,8> HiMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3828   SmallVector<SDValue,8> *MaskPtr = &LoMask;
3829   unsigned MaskIdx = 0;
3830   unsigned LoIdx = 0;
3831   unsigned HiIdx = 2;
3832   for (unsigned i = 0; i != 4; ++i) {
3833     if (i == 2) {
3834       MaskPtr = &HiMask;
3835       MaskIdx = 1;
3836       LoIdx = 0;
3837       HiIdx = 2;
3838     }
3839     SDValue Elt = PermMask.getOperand(i);
3840     if (Elt.getOpcode() == ISD::UNDEF) {
3841       Locs[i] = std::make_pair(-1, -1);
3842     } else if (cast<ConstantSDNode>(Elt)->getValue() < 4) {
3843       Locs[i] = std::make_pair(MaskIdx, LoIdx);
3844       (*MaskPtr)[LoIdx] = Elt;
3845       LoIdx++;
3846     } else {
3847       Locs[i] = std::make_pair(MaskIdx, HiIdx);
3848       (*MaskPtr)[HiIdx] = Elt;
3849       HiIdx++;
3850     }
3851   }
3852
3853   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3854                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3855                                                 &LoMask[0], LoMask.size()));
3856   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3857                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3858                                                 &HiMask[0], HiMask.size()));
3859   SmallVector<SDValue, 8> MaskOps;
3860   for (unsigned i = 0; i != 4; ++i) {
3861     if (Locs[i].first == -1) {
3862       MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3863     } else {
3864       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
3865       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3866     }
3867   }
3868   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3869                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3870                                  &MaskOps[0], MaskOps.size()));
3871 }
3872
3873 SDValue
3874 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3875   SDValue V1 = Op.getOperand(0);
3876   SDValue V2 = Op.getOperand(1);
3877   SDValue PermMask = Op.getOperand(2);
3878   MVT VT = Op.getValueType();
3879   unsigned NumElems = PermMask.getNumOperands();
3880   bool isMMX = VT.getSizeInBits() == 64;
3881   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3882   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3883   bool V1IsSplat = false;
3884   bool V2IsSplat = false;
3885
3886   if (isUndefShuffle(Op.getNode()))
3887     return DAG.getNode(ISD::UNDEF, VT);
3888
3889   if (isZeroShuffle(Op.getNode()))
3890     return getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3891
3892   if (isIdentityMask(PermMask.getNode()))
3893     return V1;
3894   else if (isIdentityMask(PermMask.getNode(), true))
3895     return V2;
3896
3897   if (isSplatMask(PermMask.getNode())) {
3898     if (isMMX || NumElems < 4) return Op;
3899     // Promote it to a v4{if}32 splat.
3900     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
3901   }
3902
3903   // If the shuffle can be profitably rewritten as a narrower shuffle, then
3904   // do it!
3905   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
3906     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG, *this);
3907     if (NewOp.getNode())
3908       return DAG.getNode(ISD::BIT_CONVERT, VT, LowerVECTOR_SHUFFLE(NewOp, DAG));
3909   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
3910     // FIXME: Figure out a cleaner way to do this.
3911     // Try to make use of movq to zero out the top part.
3912     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
3913       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
3914                                                  DAG, *this);
3915       if (NewOp.getNode()) {
3916         SDValue NewV1 = NewOp.getOperand(0);
3917         SDValue NewV2 = NewOp.getOperand(1);
3918         SDValue NewMask = NewOp.getOperand(2);
3919         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
3920           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
3921           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget);
3922         }
3923       }
3924     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
3925       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
3926                                                 DAG, *this);
3927       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
3928         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
3929                              DAG, Subtarget);
3930     }
3931   }
3932
3933   // Check if this can be converted into a logical shift.
3934   bool isLeft = false;
3935   unsigned ShAmt = 0;
3936   SDValue ShVal;
3937   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
3938   if (isShift && ShVal.hasOneUse()) {
3939     // If the shifted value has multiple uses, it may be cheaper to use
3940     // v_set0 + movlhps or movhlps, etc.
3941     MVT EVT = VT.getVectorElementType();
3942     ShAmt *= EVT.getSizeInBits();
3943     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
3944   }
3945
3946   if (X86::isMOVLMask(PermMask.getNode())) {
3947     if (V1IsUndef)
3948       return V2;
3949     if (ISD::isBuildVectorAllZeros(V1.getNode()))
3950       return getVZextMovL(VT, VT, V2, DAG, Subtarget);
3951     if (!isMMX)
3952       return Op;
3953   }
3954
3955   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
3956                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
3957                  X86::isMOVHLPSMask(PermMask.getNode()) ||
3958                  X86::isMOVHPMask(PermMask.getNode()) ||
3959                  X86::isMOVLPMask(PermMask.getNode())))
3960     return Op;
3961
3962   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
3963       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
3964     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3965
3966   if (isShift) {
3967     // No better options. Use a vshl / vsrl.
3968     MVT EVT = VT.getVectorElementType();
3969     ShAmt *= EVT.getSizeInBits();
3970     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
3971   }
3972
3973   bool Commuted = false;
3974   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
3975   // 1,1,1,1 -> v8i16 though.
3976   V1IsSplat = isSplatVector(V1.getNode());
3977   V2IsSplat = isSplatVector(V2.getNode());
3978
3979   // Canonicalize the splat or undef, if present, to be on the RHS.
3980   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3981     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3982     std::swap(V1IsSplat, V2IsSplat);
3983     std::swap(V1IsUndef, V2IsUndef);
3984     Commuted = true;
3985   }
3986
3987   // FIXME: Figure out a cleaner way to do this.
3988   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
3989     if (V2IsUndef) return V1;
3990     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3991     if (V2IsSplat) {
3992       // V2 is a splat, so the mask may be malformed. That is, it may point
3993       // to any V2 element. The instruction selectior won't like this. Get
3994       // a corrected mask and commute to form a proper MOVS{S|D}.
3995       SDValue NewMask = getMOVLMask(NumElems, DAG);
3996       if (NewMask.getNode() != PermMask.getNode())
3997         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3998     }
3999     return Op;
4000   }
4001
4002   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4003       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4004       X86::isUNPCKLMask(PermMask.getNode()) ||
4005       X86::isUNPCKHMask(PermMask.getNode()))
4006     return Op;
4007
4008   if (V2IsSplat) {
4009     // Normalize mask so all entries that point to V2 points to its first
4010     // element then try to match unpck{h|l} again. If match, return a
4011     // new vector_shuffle with the corrected mask.
4012     SDValue NewMask = NormalizeMask(PermMask, DAG);
4013     if (NewMask.getNode() != PermMask.getNode()) {
4014       if (X86::isUNPCKLMask(PermMask.getNode(), true)) {
4015         SDValue NewMask = getUnpacklMask(NumElems, DAG);
4016         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4017       } else if (X86::isUNPCKHMask(PermMask.getNode(), true)) {
4018         SDValue NewMask = getUnpackhMask(NumElems, DAG);
4019         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4020       }
4021     }
4022   }
4023
4024   // Normalize the node to match x86 shuffle ops if needed
4025   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4026       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4027
4028   if (Commuted) {
4029     // Commute is back and try unpck* again.
4030     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4031     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4032         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4033         X86::isUNPCKLMask(PermMask.getNode()) ||
4034         X86::isUNPCKHMask(PermMask.getNode()))
4035       return Op;
4036   }
4037
4038   // Try PSHUF* first, then SHUFP*.
4039   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4040   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4041   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4042     if (V2.getOpcode() != ISD::UNDEF)
4043       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
4044                          DAG.getNode(ISD::UNDEF, VT), PermMask);
4045     return Op;
4046   }
4047
4048   if (!isMMX) {
4049     if (Subtarget->hasSSE2() &&
4050         (X86::isPSHUFDMask(PermMask.getNode()) ||
4051          X86::isPSHUFHWMask(PermMask.getNode()) ||
4052          X86::isPSHUFLWMask(PermMask.getNode()))) {
4053       MVT RVT = VT;
4054       if (VT == MVT::v4f32) {
4055         RVT = MVT::v4i32;
4056         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT,
4057                          DAG.getNode(ISD::BIT_CONVERT, RVT, V1),
4058                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4059       } else if (V2.getOpcode() != ISD::UNDEF)
4060         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT, V1,
4061                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4062       if (RVT != VT)
4063         Op = DAG.getNode(ISD::BIT_CONVERT, VT, Op);
4064       return Op;
4065     }
4066
4067     // Binary or unary shufps.
4068     if (X86::isSHUFPMask(PermMask.getNode()) ||
4069         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4070       return Op;
4071   }
4072
4073   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4074   if (VT == MVT::v8i16) {
4075     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this);
4076     if (NewOp.getNode())
4077       return NewOp;
4078   }
4079
4080   // Handle all 4 wide cases with a number of shuffles except for MMX.
4081   if (NumElems == 4 && !isMMX)
4082     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG);
4083
4084   return SDValue();
4085 }
4086
4087 SDValue
4088 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4089                                                 SelectionDAG &DAG) {
4090   MVT VT = Op.getValueType();
4091   if (VT.getSizeInBits() == 8) {
4092     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, MVT::i32,
4093                                     Op.getOperand(0), Op.getOperand(1));
4094     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4095                                     DAG.getValueType(VT));
4096     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4097   } else if (VT.getSizeInBits() == 16) {
4098     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, MVT::i32,
4099                                     Op.getOperand(0), Op.getOperand(1));
4100     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4101                                     DAG.getValueType(VT));
4102     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4103   } else if (VT == MVT::f32) {
4104     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4105     // the result back to FR32 register. It's only worth matching if the
4106     // result has a single use which is a store or a bitcast to i32.
4107     if (!Op.hasOneUse())
4108       return SDValue();
4109     SDNode *User = *Op.getNode()->use_begin();
4110     if (User->getOpcode() != ISD::STORE &&
4111         (User->getOpcode() != ISD::BIT_CONVERT ||
4112          User->getValueType(0) != MVT::i32))
4113       return SDValue();
4114     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4115                     DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Op.getOperand(0)),
4116                                     Op.getOperand(1));
4117     return DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Extract);
4118   }
4119   return SDValue();
4120 }
4121
4122
4123 SDValue
4124 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4125   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4126     return SDValue();
4127
4128   if (Subtarget->hasSSE41()) {
4129     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4130     if (Res.getNode())
4131       return Res;
4132   }
4133
4134   MVT VT = Op.getValueType();
4135   // TODO: handle v16i8.
4136   if (VT.getSizeInBits() == 16) {
4137     SDValue Vec = Op.getOperand(0);
4138     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4139     if (Idx == 0)
4140       return DAG.getNode(ISD::TRUNCATE, MVT::i16,
4141                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4142                                  DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Vec),
4143                                      Op.getOperand(1)));
4144     // Transform it so it match pextrw which produces a 32-bit result.
4145     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4146     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
4147                                     Op.getOperand(0), Op.getOperand(1));
4148     SDValue Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
4149                                     DAG.getValueType(VT));
4150     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4151   } else if (VT.getSizeInBits() == 32) {
4152     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4153     if (Idx == 0)
4154       return Op;
4155     // SHUFPS the element to the lowest double word, then movss.
4156     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4157     SmallVector<SDValue, 8> IdxVec;
4158     IdxVec.
4159       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4160     IdxVec.
4161       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4162     IdxVec.
4163       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4164     IdxVec.
4165       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4166     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4167                                  &IdxVec[0], IdxVec.size());
4168     SDValue Vec = Op.getOperand(0);
4169     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4170                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4171     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4172                        DAG.getIntPtrConstant(0));
4173   } else if (VT.getSizeInBits() == 64) {
4174     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4175     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4176     //        to match extract_elt for f64.
4177     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4178     if (Idx == 0)
4179       return Op;
4180
4181     // UNPCKHPD the element to the lowest double word, then movsd.
4182     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4183     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4184     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4185     SmallVector<SDValue, 8> IdxVec;
4186     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4187     IdxVec.
4188       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4189     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4190                                  &IdxVec[0], IdxVec.size());
4191     SDValue Vec = Op.getOperand(0);
4192     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4193                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4194     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4195                        DAG.getIntPtrConstant(0));
4196   }
4197
4198   return SDValue();
4199 }
4200
4201 SDValue
4202 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4203   MVT VT = Op.getValueType();
4204   MVT EVT = VT.getVectorElementType();
4205
4206   SDValue N0 = Op.getOperand(0);
4207   SDValue N1 = Op.getOperand(1);
4208   SDValue N2 = Op.getOperand(2);
4209
4210   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4211       isa<ConstantSDNode>(N2)) {
4212     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4213                                                   : X86ISD::PINSRW;
4214     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4215     // argument.
4216     if (N1.getValueType() != MVT::i32)
4217       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4218     if (N2.getValueType() != MVT::i32)
4219       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getValue());
4220     return DAG.getNode(Opc, VT, N0, N1, N2);
4221   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4222     // Bits [7:6] of the constant are the source select.  This will always be
4223     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4224     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4225     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4226     // Bits [5:4] of the constant are the destination select.  This is the
4227     //  value of the incoming immediate.
4228     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4229     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4230     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getValue() << 4);
4231     return DAG.getNode(X86ISD::INSERTPS, VT, N0, N1, N2);
4232   }
4233   return SDValue();
4234 }
4235
4236 SDValue
4237 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4238   MVT VT = Op.getValueType();
4239   MVT EVT = VT.getVectorElementType();
4240
4241   if (Subtarget->hasSSE41())
4242     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4243
4244   if (EVT == MVT::i8)
4245     return SDValue();
4246
4247   SDValue N0 = Op.getOperand(0);
4248   SDValue N1 = Op.getOperand(1);
4249   SDValue N2 = Op.getOperand(2);
4250
4251   if (EVT.getSizeInBits() == 16) {
4252     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4253     // as its second argument.
4254     if (N1.getValueType() != MVT::i32)
4255       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4256     if (N2.getValueType() != MVT::i32)
4257       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getValue());
4258     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
4259   }
4260   return SDValue();
4261 }
4262
4263 SDValue
4264 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4265   if (Op.getValueType() == MVT::v2f32)
4266     return DAG.getNode(ISD::BIT_CONVERT, MVT::v2f32,
4267                        DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i32,
4268                                    DAG.getNode(ISD::BIT_CONVERT, MVT::i32,
4269                                                Op.getOperand(0))));
4270
4271   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
4272   MVT VT = MVT::v2i32;
4273   switch (Op.getValueType().getSimpleVT()) {
4274   default: break;
4275   case MVT::v16i8:
4276   case MVT::v8i16:
4277     VT = MVT::v4i32;
4278     break;
4279   }
4280   return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(),
4281                      DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, AnyExt));
4282 }
4283
4284 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4285 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4286 // one of the above mentioned nodes. It has to be wrapped because otherwise
4287 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4288 // be used to form addressing mode. These wrapped nodes will be selected
4289 // into MOV32ri.
4290 SDValue
4291 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4292   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4293   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4294                                                getPointerTy(),
4295                                                CP->getAlignment());
4296   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4297   // With PIC, the address is actually $g + Offset.
4298   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4299       !Subtarget->isPICStyleRIPRel()) {
4300     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4301                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4302                          Result);
4303   }
4304
4305   return Result;
4306 }
4307
4308 SDValue
4309 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4310   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4311   SDValue Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
4312   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4313   // With PIC, the address is actually $g + Offset.
4314   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4315       !Subtarget->isPICStyleRIPRel()) {
4316     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4317                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4318                          Result);
4319   }
4320
4321   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4322   // load the value at address GV, not the value of GV itself. This means that
4323   // the GlobalAddress must be in the base or index register of the address, not
4324   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4325   // The same applies for external symbols during PIC codegen
4326   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
4327     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result,
4328                          PseudoSourceValue::getGOT(), 0);
4329
4330   return Result;
4331 }
4332
4333 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4334 static SDValue
4335 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4336                                 const MVT PtrVT) {
4337   SDValue InFlag;
4338   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
4339                                      DAG.getNode(X86ISD::GlobalBaseReg,
4340                                                  PtrVT), InFlag);
4341   InFlag = Chain.getValue(1);
4342
4343   // emit leal symbol@TLSGD(,%ebx,1), %eax
4344   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4345   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4346                                              GA->getValueType(0),
4347                                              GA->getOffset());
4348   SDValue Ops[] = { Chain,  TGA, InFlag };
4349   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
4350   InFlag = Result.getValue(2);
4351   Chain = Result.getValue(1);
4352
4353   // call ___tls_get_addr. This function receives its argument in
4354   // the register EAX.
4355   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
4356   InFlag = Chain.getValue(1);
4357
4358   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4359   SDValue Ops1[] = { Chain,
4360                       DAG.getTargetExternalSymbol("___tls_get_addr",
4361                                                   PtrVT),
4362                       DAG.getRegister(X86::EAX, PtrVT),
4363                       DAG.getRegister(X86::EBX, PtrVT),
4364                       InFlag };
4365   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
4366   InFlag = Chain.getValue(1);
4367
4368   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
4369 }
4370
4371 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4372 static SDValue
4373 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4374                                 const MVT PtrVT) {
4375   SDValue InFlag, Chain;
4376
4377   // emit leaq symbol@TLSGD(%rip), %rdi
4378   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4379   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4380                                              GA->getValueType(0),
4381                                              GA->getOffset());
4382   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4383   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 2);
4384   Chain  = Result.getValue(1);
4385   InFlag = Result.getValue(2);
4386
4387   // call __tls_get_addr. This function receives its argument in
4388   // the register RDI.
4389   Chain = DAG.getCopyToReg(Chain, X86::RDI, Result, InFlag);
4390   InFlag = Chain.getValue(1);
4391
4392   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4393   SDValue Ops1[] = { Chain,
4394                       DAG.getTargetExternalSymbol("__tls_get_addr",
4395                                                   PtrVT),
4396                       DAG.getRegister(X86::RDI, PtrVT),
4397                       InFlag };
4398   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 4);
4399   InFlag = Chain.getValue(1);
4400
4401   return DAG.getCopyFromReg(Chain, X86::RAX, PtrVT, InFlag);
4402 }
4403
4404 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4405 // "local exec" model.
4406 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4407                                      const MVT PtrVT) {
4408   // Get the Thread Pointer
4409   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
4410   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4411   // exec)
4412   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4413                                              GA->getValueType(0),
4414                                              GA->getOffset());
4415   SDValue Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
4416
4417   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
4418     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset,
4419                          PseudoSourceValue::getGOT(), 0);
4420
4421   // The address of the thread local variable is the add of the thread
4422   // pointer with the offset of the variable.
4423   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
4424 }
4425
4426 SDValue
4427 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4428   // TODO: implement the "local dynamic" model
4429   // TODO: implement the "initial exec"model for pic executables
4430   assert(Subtarget->isTargetELF() &&
4431          "TLS not implemented for non-ELF targets");
4432   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4433   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
4434   // otherwise use the "Local Exec"TLS Model
4435   if (Subtarget->is64Bit()) {
4436     return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4437   } else {
4438     if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4439       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4440     else
4441       return LowerToTLSExecModel(GA, DAG, getPointerTy());
4442   }
4443 }
4444
4445 SDValue
4446 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4447   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4448   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4449   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4450   // With PIC, the address is actually $g + Offset.
4451   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4452       !Subtarget->isPICStyleRIPRel()) {
4453     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4454                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4455                          Result);
4456   }
4457
4458   return Result;
4459 }
4460
4461 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4462   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4463   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4464   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4465   // With PIC, the address is actually $g + Offset.
4466   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4467       !Subtarget->isPICStyleRIPRel()) {
4468     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4469                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4470                          Result);
4471   }
4472
4473   return Result;
4474 }
4475
4476 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4477 /// take a 2 x i32 value to shift plus a shift amount.
4478 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4479   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4480   MVT VT = Op.getValueType();
4481   unsigned VTBits = VT.getSizeInBits();
4482   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4483   SDValue ShOpLo = Op.getOperand(0);
4484   SDValue ShOpHi = Op.getOperand(1);
4485   SDValue ShAmt  = Op.getOperand(2);
4486   SDValue Tmp1 = isSRA ?
4487     DAG.getNode(ISD::SRA, VT, ShOpHi, DAG.getConstant(VTBits - 1, MVT::i8)) :
4488     DAG.getConstant(0, VT);
4489
4490   SDValue Tmp2, Tmp3;
4491   if (Op.getOpcode() == ISD::SHL_PARTS) {
4492     Tmp2 = DAG.getNode(X86ISD::SHLD, VT, ShOpHi, ShOpLo, ShAmt);
4493     Tmp3 = DAG.getNode(ISD::SHL, VT, ShOpLo, ShAmt);
4494   } else {
4495     Tmp2 = DAG.getNode(X86ISD::SHRD, VT, ShOpLo, ShOpHi, ShAmt);
4496     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, VT, ShOpHi, ShAmt);
4497   }
4498
4499   SDValue AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
4500                                   DAG.getConstant(VTBits, MVT::i8));
4501   SDValue Cond = DAG.getNode(X86ISD::CMP, VT,
4502                                AndNode, DAG.getConstant(0, MVT::i8));
4503
4504   SDValue Hi, Lo;
4505   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4506   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4507   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4508
4509   if (Op.getOpcode() == ISD::SHL_PARTS) {
4510     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4511     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4512   } else {
4513     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4514     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4515   }
4516
4517   SDValue Ops[2] = { Lo, Hi };
4518   return DAG.getMergeValues(Ops, 2);
4519 }
4520
4521 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4522   MVT SrcVT = Op.getOperand(0).getValueType();
4523   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4524          "Unknown SINT_TO_FP to lower!");
4525
4526   // These are really Legal; caller falls through into that case.
4527   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4528     return SDValue();
4529   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4530       Subtarget->is64Bit())
4531     return SDValue();
4532
4533   unsigned Size = SrcVT.getSizeInBits()/8;
4534   MachineFunction &MF = DAG.getMachineFunction();
4535   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4536   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4537   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
4538                                  StackSlot,
4539                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4540
4541   // Build the FILD
4542   SDVTList Tys;
4543   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4544   if (useSSE)
4545     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4546   else
4547     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4548   SmallVector<SDValue, 8> Ops;
4549   Ops.push_back(Chain);
4550   Ops.push_back(StackSlot);
4551   Ops.push_back(DAG.getValueType(SrcVT));
4552   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD,
4553                                  Tys, &Ops[0], Ops.size());
4554
4555   if (useSSE) {
4556     Chain = Result.getValue(1);
4557     SDValue InFlag = Result.getValue(2);
4558
4559     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4560     // shouldn't be necessary except that RFP cannot be live across
4561     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4562     MachineFunction &MF = DAG.getMachineFunction();
4563     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4564     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4565     Tys = DAG.getVTList(MVT::Other);
4566     SmallVector<SDValue, 8> Ops;
4567     Ops.push_back(Chain);
4568     Ops.push_back(Result);
4569     Ops.push_back(StackSlot);
4570     Ops.push_back(DAG.getValueType(Op.getValueType()));
4571     Ops.push_back(InFlag);
4572     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
4573     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot,
4574                          PseudoSourceValue::getFixedStack(SSFI), 0);
4575   }
4576
4577   return Result;
4578 }
4579
4580 std::pair<SDValue,SDValue> X86TargetLowering::
4581 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
4582   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
4583          Op.getValueType().getSimpleVT() >= MVT::i16 &&
4584          "Unknown FP_TO_SINT to lower!");
4585
4586   // These are really Legal.
4587   if (Op.getValueType() == MVT::i32 &&
4588       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4589     return std::make_pair(SDValue(), SDValue());
4590   if (Subtarget->is64Bit() &&
4591       Op.getValueType() == MVT::i64 &&
4592       Op.getOperand(0).getValueType() != MVT::f80)
4593     return std::make_pair(SDValue(), SDValue());
4594
4595   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4596   // stack slot.
4597   MachineFunction &MF = DAG.getMachineFunction();
4598   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
4599   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4600   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4601   unsigned Opc;
4602   switch (Op.getValueType().getSimpleVT()) {
4603   default: assert(0 && "Invalid FP_TO_SINT to lower!");
4604   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4605   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4606   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4607   }
4608
4609   SDValue Chain = DAG.getEntryNode();
4610   SDValue Value = Op.getOperand(0);
4611   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
4612     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4613     Chain = DAG.getStore(Chain, Value, StackSlot,
4614                          PseudoSourceValue::getFixedStack(SSFI), 0);
4615     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
4616     SDValue Ops[] = {
4617       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
4618     };
4619     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
4620     Chain = Value.getValue(1);
4621     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4622     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4623   }
4624
4625   // Build the FP_TO_INT*_IN_MEM
4626   SDValue Ops[] = { Chain, Value, StackSlot };
4627   SDValue FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
4628
4629   return std::make_pair(FIST, StackSlot);
4630 }
4631
4632 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
4633   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
4634   SDValue FIST = Vals.first, StackSlot = Vals.second;
4635   if (FIST.getNode() == 0) return SDValue();
4636
4637   // Load the result.
4638   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
4639 }
4640
4641 SDNode *X86TargetLowering::ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG) {
4642   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
4643   SDValue FIST = Vals.first, StackSlot = Vals.second;
4644   if (FIST.getNode() == 0) return 0;
4645
4646   MVT VT = N->getValueType(0);
4647
4648   // Return a load from the stack slot.
4649   SDValue Res = DAG.getLoad(VT, FIST, StackSlot, NULL, 0);
4650
4651   // Use MERGE_VALUES to drop the chain result value and get a node with one
4652   // result.  This requires turning off getMergeValues simplification, since
4653   // otherwise it will give us Res back.
4654   return DAG.getMergeValues(&Res, 1, false).getNode();
4655 }
4656
4657 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
4658   MVT VT = Op.getValueType();
4659   MVT EltVT = VT;
4660   if (VT.isVector())
4661     EltVT = VT.getVectorElementType();
4662   std::vector<Constant*> CV;
4663   if (EltVT == MVT::f64) {
4664     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
4665     CV.push_back(C);
4666     CV.push_back(C);
4667   } else {
4668     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
4669     CV.push_back(C);
4670     CV.push_back(C);
4671     CV.push_back(C);
4672     CV.push_back(C);
4673   }
4674   Constant *C = ConstantVector::get(CV);
4675   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4676   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4677                                PseudoSourceValue::getConstantPool(), 0,
4678                                false, 16);
4679   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4680 }
4681
4682 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
4683   MVT VT = Op.getValueType();
4684   MVT EltVT = VT;
4685   unsigned EltNum = 1;
4686   if (VT.isVector()) {
4687     EltVT = VT.getVectorElementType();
4688     EltNum = VT.getVectorNumElements();
4689   }
4690   std::vector<Constant*> CV;
4691   if (EltVT == MVT::f64) {
4692     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
4693     CV.push_back(C);
4694     CV.push_back(C);
4695   } else {
4696     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
4697     CV.push_back(C);
4698     CV.push_back(C);
4699     CV.push_back(C);
4700     CV.push_back(C);
4701   }
4702   Constant *C = ConstantVector::get(CV);
4703   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4704   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4705                                PseudoSourceValue::getConstantPool(), 0,
4706                                false, 16);
4707   if (VT.isVector()) {
4708     return DAG.getNode(ISD::BIT_CONVERT, VT,
4709                        DAG.getNode(ISD::XOR, MVT::v2i64,
4710                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4711                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4712   } else {
4713     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4714   }
4715 }
4716
4717 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
4718   SDValue Op0 = Op.getOperand(0);
4719   SDValue Op1 = Op.getOperand(1);
4720   MVT VT = Op.getValueType();
4721   MVT SrcVT = Op1.getValueType();
4722
4723   // If second operand is smaller, extend it first.
4724   if (SrcVT.bitsLT(VT)) {
4725     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4726     SrcVT = VT;
4727   }
4728   // And if it is bigger, shrink it first.
4729   if (SrcVT.bitsGT(VT)) {
4730     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1, DAG.getIntPtrConstant(1));
4731     SrcVT = VT;
4732   }
4733
4734   // At this point the operands and the result should have the same
4735   // type, and that won't be f80 since that is not custom lowered.
4736
4737   // First get the sign bit of second operand.
4738   std::vector<Constant*> CV;
4739   if (SrcVT == MVT::f64) {
4740     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
4741     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4742   } else {
4743     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
4744     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4745     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4746     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4747   }
4748   Constant *C = ConstantVector::get(CV);
4749   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4750   SDValue Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx,
4751                                 PseudoSourceValue::getConstantPool(), 0,
4752                                 false, 16);
4753   SDValue SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4754
4755   // Shift sign bit right or left if the two operands have different types.
4756   if (SrcVT.bitsGT(VT)) {
4757     // Op0 is MVT::f32, Op1 is MVT::f64.
4758     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4759     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4760                           DAG.getConstant(32, MVT::i32));
4761     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4762     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4763                           DAG.getIntPtrConstant(0));
4764   }
4765
4766   // Clear first operand sign bit.
4767   CV.clear();
4768   if (VT == MVT::f64) {
4769     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
4770     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4771   } else {
4772     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
4773     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4774     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4775     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4776   }
4777   C = ConstantVector::get(CV);
4778   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4779   SDValue Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4780                                 PseudoSourceValue::getConstantPool(), 0,
4781                                 false, 16);
4782   SDValue Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
4783
4784   // Or the value with the sign bit.
4785   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
4786 }
4787
4788 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
4789   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
4790   SDValue Cond;
4791   SDValue Op0 = Op.getOperand(0);
4792   SDValue Op1 = Op.getOperand(1);
4793   SDValue CC = Op.getOperand(2);
4794   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4795   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
4796   unsigned X86CC;
4797
4798   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
4799                      Op0, Op1, DAG)) {
4800     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4801     return DAG.getNode(X86ISD::SETCC, MVT::i8,
4802                        DAG.getConstant(X86CC, MVT::i8), Cond);
4803   }
4804
4805   assert(isFP && "Illegal integer SetCC!");
4806
4807   Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4808   switch (SetCCOpcode) {
4809   default: assert(false && "Illegal floating point SetCC!");
4810   case ISD::SETOEQ: {  // !PF & ZF
4811     SDValue Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4812                                  DAG.getConstant(X86::COND_NP, MVT::i8), Cond);
4813     SDValue Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4814                                  DAG.getConstant(X86::COND_E, MVT::i8), Cond);
4815     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
4816   }
4817   case ISD::SETUNE: {  // PF | !ZF
4818     SDValue Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4819                                  DAG.getConstant(X86::COND_P, MVT::i8), Cond);
4820     SDValue Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4821                                  DAG.getConstant(X86::COND_NE, MVT::i8), Cond);
4822     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
4823   }
4824   }
4825 }
4826
4827 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4828   SDValue Cond;
4829   SDValue Op0 = Op.getOperand(0);
4830   SDValue Op1 = Op.getOperand(1);
4831   SDValue CC = Op.getOperand(2);
4832   MVT VT = Op.getValueType();
4833   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4834   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
4835
4836   if (isFP) {
4837     unsigned SSECC = 8;
4838     MVT VT0 = Op0.getValueType();
4839     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
4840     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
4841     bool Swap = false;
4842
4843     switch (SetCCOpcode) {
4844     default: break;
4845     case ISD::SETOEQ:
4846     case ISD::SETEQ:  SSECC = 0; break;
4847     case ISD::SETOGT:
4848     case ISD::SETGT: Swap = true; // Fallthrough
4849     case ISD::SETLT:
4850     case ISD::SETOLT: SSECC = 1; break;
4851     case ISD::SETOGE:
4852     case ISD::SETGE: Swap = true; // Fallthrough
4853     case ISD::SETLE:
4854     case ISD::SETOLE: SSECC = 2; break;
4855     case ISD::SETUO:  SSECC = 3; break;
4856     case ISD::SETUNE:
4857     case ISD::SETNE:  SSECC = 4; break;
4858     case ISD::SETULE: Swap = true;
4859     case ISD::SETUGE: SSECC = 5; break;
4860     case ISD::SETULT: Swap = true;
4861     case ISD::SETUGT: SSECC = 6; break;
4862     case ISD::SETO:   SSECC = 7; break;
4863     }
4864     if (Swap)
4865       std::swap(Op0, Op1);
4866
4867     // In the two special cases we can't handle, emit two comparisons.
4868     if (SSECC == 8) {
4869       if (SetCCOpcode == ISD::SETUEQ) {
4870         SDValue UNORD, EQ;
4871         UNORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
4872         EQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
4873         return DAG.getNode(ISD::OR, VT, UNORD, EQ);
4874       }
4875       else if (SetCCOpcode == ISD::SETONE) {
4876         SDValue ORD, NEQ;
4877         ORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
4878         NEQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
4879         return DAG.getNode(ISD::AND, VT, ORD, NEQ);
4880       }
4881       assert(0 && "Illegal FP comparison");
4882     }
4883     // Handle all other FP comparisons here.
4884     return DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
4885   }
4886
4887   // We are handling one of the integer comparisons here.  Since SSE only has
4888   // GT and EQ comparisons for integer, swapping operands and multiple
4889   // operations may be required for some comparisons.
4890   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
4891   bool Swap = false, Invert = false, FlipSigns = false;
4892
4893   switch (VT.getSimpleVT()) {
4894   default: break;
4895   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
4896   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
4897   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
4898   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
4899   }
4900
4901   switch (SetCCOpcode) {
4902   default: break;
4903   case ISD::SETNE:  Invert = true;
4904   case ISD::SETEQ:  Opc = EQOpc; break;
4905   case ISD::SETLT:  Swap = true;
4906   case ISD::SETGT:  Opc = GTOpc; break;
4907   case ISD::SETGE:  Swap = true;
4908   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
4909   case ISD::SETULT: Swap = true;
4910   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
4911   case ISD::SETUGE: Swap = true;
4912   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
4913   }
4914   if (Swap)
4915     std::swap(Op0, Op1);
4916
4917   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
4918   // bits of the inputs before performing those operations.
4919   if (FlipSigns) {
4920     MVT EltVT = VT.getVectorElementType();
4921     SDValue SignBit = DAG.getConstant(EltVT.getIntegerVTSignBit(), EltVT);
4922     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
4923     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, VT, &SignBits[0],
4924                                     SignBits.size());
4925     Op0 = DAG.getNode(ISD::XOR, VT, Op0, SignVec);
4926     Op1 = DAG.getNode(ISD::XOR, VT, Op1, SignVec);
4927   }
4928
4929   SDValue Result = DAG.getNode(Opc, VT, Op0, Op1);
4930
4931   // If the logical-not of the result is required, perform that now.
4932   if (Invert) {
4933     MVT EltVT = VT.getVectorElementType();
4934     SDValue NegOne = DAG.getConstant(EltVT.getIntegerVTBitMask(), EltVT);
4935     std::vector<SDValue> NegOnes(VT.getVectorNumElements(), NegOne);
4936     SDValue NegOneV = DAG.getNode(ISD::BUILD_VECTOR, VT, &NegOnes[0],
4937                                     NegOnes.size());
4938     Result = DAG.getNode(ISD::XOR, VT, Result, NegOneV);
4939   }
4940   return Result;
4941 }
4942
4943 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
4944   bool addTest = true;
4945   SDValue Cond  = Op.getOperand(0);
4946   SDValue CC;
4947
4948   if (Cond.getOpcode() == ISD::SETCC)
4949     Cond = LowerSETCC(Cond, DAG);
4950
4951   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4952   // setting operand in place of the X86ISD::SETCC.
4953   if (Cond.getOpcode() == X86ISD::SETCC) {
4954     CC = Cond.getOperand(0);
4955
4956     SDValue Cmp = Cond.getOperand(1);
4957     unsigned Opc = Cmp.getOpcode();
4958     MVT VT = Op.getValueType();
4959
4960     bool IllegalFPCMov = false;
4961     if (VT.isFloatingPoint() && !VT.isVector() &&
4962         !isScalarFPTypeInSSEReg(VT))  // FPStack?
4963       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4964
4965     if ((Opc == X86ISD::CMP ||
4966          Opc == X86ISD::COMI ||
4967          Opc == X86ISD::UCOMI) && !IllegalFPCMov) {
4968       Cond = Cmp;
4969       addTest = false;
4970     }
4971   }
4972
4973   if (addTest) {
4974     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4975     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4976   }
4977
4978   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
4979                                                     MVT::Flag);
4980   SmallVector<SDValue, 4> Ops;
4981   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
4982   // condition is true.
4983   Ops.push_back(Op.getOperand(2));
4984   Ops.push_back(Op.getOperand(1));
4985   Ops.push_back(CC);
4986   Ops.push_back(Cond);
4987   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
4988 }
4989
4990 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
4991   bool addTest = true;
4992   SDValue Chain = Op.getOperand(0);
4993   SDValue Cond  = Op.getOperand(1);
4994   SDValue Dest  = Op.getOperand(2);
4995   SDValue CC;
4996
4997   if (Cond.getOpcode() == ISD::SETCC)
4998     Cond = LowerSETCC(Cond, DAG);
4999
5000   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5001   // setting operand in place of the X86ISD::SETCC.
5002   if (Cond.getOpcode() == X86ISD::SETCC) {
5003     CC = Cond.getOperand(0);
5004
5005     SDValue Cmp = Cond.getOperand(1);
5006     unsigned Opc = Cmp.getOpcode();
5007     if (Opc == X86ISD::CMP ||
5008         Opc == X86ISD::COMI ||
5009         Opc == X86ISD::UCOMI) {
5010       Cond = Cmp;
5011       addTest = false;
5012     }
5013   }
5014
5015   if (addTest) {
5016     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5017     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
5018   }
5019   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5020                      Chain, Op.getOperand(2), CC, Cond);
5021 }
5022
5023
5024 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5025 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5026 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5027 // that the guard pages used by the OS virtual memory manager are allocated in
5028 // correct sequence.
5029 SDValue
5030 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5031                                            SelectionDAG &DAG) {
5032   assert(Subtarget->isTargetCygMing() &&
5033          "This should be used only on Cygwin/Mingw targets");
5034
5035   // Get the inputs.
5036   SDValue Chain = Op.getOperand(0);
5037   SDValue Size  = Op.getOperand(1);
5038   // FIXME: Ensure alignment here
5039
5040   SDValue Flag;
5041
5042   MVT IntPtr = getPointerTy();
5043   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5044
5045   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0));
5046
5047   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
5048   Flag = Chain.getValue(1);
5049
5050   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5051   SDValue Ops[] = { Chain,
5052                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5053                       DAG.getRegister(X86::EAX, IntPtr),
5054                       DAG.getRegister(X86StackPtr, SPTy),
5055                       Flag };
5056   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 5);
5057   Flag = Chain.getValue(1);
5058
5059   Chain = DAG.getCALLSEQ_END(Chain,
5060                              DAG.getIntPtrConstant(0),
5061                              DAG.getIntPtrConstant(0),
5062                              Flag);
5063
5064   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
5065
5066   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5067   return DAG.getMergeValues(Ops1, 2);
5068 }
5069
5070 SDValue
5071 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG,
5072                                         SDValue Chain,
5073                                         SDValue Dst, SDValue Src,
5074                                         SDValue Size, unsigned Align,
5075                                         const Value *DstSV, uint64_t DstSVOff) {
5076   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5077
5078   /// If not DWORD aligned or size is more than the threshold, call the library.
5079   /// The libc version is likely to be faster for these cases. It can use the
5080   /// address value and run time information about the CPU.
5081   if ((Align & 3) != 0 ||
5082       !ConstantSize ||
5083       ConstantSize->getValue() > getSubtarget()->getMaxInlineSizeThreshold()) {
5084     SDValue InFlag(0, 0);
5085
5086     // Check to see if there is a specialized entry-point for memory zeroing.
5087     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5088     if (const char *bzeroEntry =
5089           V && V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5090       MVT IntPtr = getPointerTy();
5091       const Type *IntPtrTy = TD->getIntPtrType();
5092       TargetLowering::ArgListTy Args;
5093       TargetLowering::ArgListEntry Entry;
5094       Entry.Node = Dst;
5095       Entry.Ty = IntPtrTy;
5096       Args.push_back(Entry);
5097       Entry.Node = Size;
5098       Args.push_back(Entry);
5099       std::pair<SDValue,SDValue> CallResult =
5100         LowerCallTo(Chain, Type::VoidTy, false, false, false, CallingConv::C,
5101                     false, DAG.getExternalSymbol(bzeroEntry, IntPtr),
5102                     Args, DAG);
5103       return CallResult.second;
5104     }
5105
5106     // Otherwise have the target-independent code call memset.
5107     return SDValue();
5108   }
5109
5110   uint64_t SizeVal = ConstantSize->getValue();
5111   SDValue InFlag(0, 0);
5112   MVT AVT;
5113   SDValue Count;
5114   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5115   unsigned BytesLeft = 0;
5116   bool TwoRepStos = false;
5117   if (ValC) {
5118     unsigned ValReg;
5119     uint64_t Val = ValC->getValue() & 255;
5120
5121     // If the value is a constant, then we can potentially use larger sets.
5122     switch (Align & 3) {
5123     case 2:   // WORD aligned
5124       AVT = MVT::i16;
5125       ValReg = X86::AX;
5126       Val = (Val << 8) | Val;
5127       break;
5128     case 0:  // DWORD aligned
5129       AVT = MVT::i32;
5130       ValReg = X86::EAX;
5131       Val = (Val << 8)  | Val;
5132       Val = (Val << 16) | Val;
5133       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5134         AVT = MVT::i64;
5135         ValReg = X86::RAX;
5136         Val = (Val << 32) | Val;
5137       }
5138       break;
5139     default:  // Byte aligned
5140       AVT = MVT::i8;
5141       ValReg = X86::AL;
5142       Count = DAG.getIntPtrConstant(SizeVal);
5143       break;
5144     }
5145
5146     if (AVT.bitsGT(MVT::i8)) {
5147       unsigned UBytes = AVT.getSizeInBits() / 8;
5148       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5149       BytesLeft = SizeVal % UBytes;
5150     }
5151
5152     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
5153                               InFlag);
5154     InFlag = Chain.getValue(1);
5155   } else {
5156     AVT = MVT::i8;
5157     Count  = DAG.getIntPtrConstant(SizeVal);
5158     Chain  = DAG.getCopyToReg(Chain, X86::AL, Src, InFlag);
5159     InFlag = Chain.getValue(1);
5160   }
5161
5162   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5163                             Count, InFlag);
5164   InFlag = Chain.getValue(1);
5165   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5166                             Dst, InFlag);
5167   InFlag = Chain.getValue(1);
5168
5169   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5170   SmallVector<SDValue, 8> Ops;
5171   Ops.push_back(Chain);
5172   Ops.push_back(DAG.getValueType(AVT));
5173   Ops.push_back(InFlag);
5174   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5175
5176   if (TwoRepStos) {
5177     InFlag = Chain.getValue(1);
5178     Count  = Size;
5179     MVT CVT = Count.getValueType();
5180     SDValue Left = DAG.getNode(ISD::AND, CVT, Count,
5181                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5182     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
5183                               Left, InFlag);
5184     InFlag = Chain.getValue(1);
5185     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5186     Ops.clear();
5187     Ops.push_back(Chain);
5188     Ops.push_back(DAG.getValueType(MVT::i8));
5189     Ops.push_back(InFlag);
5190     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5191   } else if (BytesLeft) {
5192     // Handle the last 1 - 7 bytes.
5193     unsigned Offset = SizeVal - BytesLeft;
5194     MVT AddrVT = Dst.getValueType();
5195     MVT SizeVT = Size.getValueType();
5196
5197     Chain = DAG.getMemset(Chain,
5198                           DAG.getNode(ISD::ADD, AddrVT, Dst,
5199                                       DAG.getConstant(Offset, AddrVT)),
5200                           Src,
5201                           DAG.getConstant(BytesLeft, SizeVT),
5202                           Align, DstSV, DstSVOff + Offset);
5203   }
5204
5205   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5206   return Chain;
5207 }
5208
5209 SDValue
5210 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
5211                                       SDValue Chain, SDValue Dst, SDValue Src,
5212                                       SDValue Size, unsigned Align,
5213                                       bool AlwaysInline,
5214                                       const Value *DstSV, uint64_t DstSVOff,
5215                                       const Value *SrcSV, uint64_t SrcSVOff) {
5216   // This requires the copy size to be a constant, preferrably
5217   // within a subtarget-specific limit.
5218   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5219   if (!ConstantSize)
5220     return SDValue();
5221   uint64_t SizeVal = ConstantSize->getValue();
5222   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5223     return SDValue();
5224
5225   /// If not DWORD aligned, call the library.
5226   if ((Align & 3) != 0)
5227     return SDValue();
5228
5229   // DWORD aligned
5230   MVT AVT = MVT::i32;
5231   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5232     AVT = MVT::i64;
5233
5234   unsigned UBytes = AVT.getSizeInBits() / 8;
5235   unsigned CountVal = SizeVal / UBytes;
5236   SDValue Count = DAG.getIntPtrConstant(CountVal);
5237   unsigned BytesLeft = SizeVal % UBytes;
5238
5239   SDValue InFlag(0, 0);
5240   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5241                             Count, InFlag);
5242   InFlag = Chain.getValue(1);
5243   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5244                             Dst, InFlag);
5245   InFlag = Chain.getValue(1);
5246   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
5247                             Src, InFlag);
5248   InFlag = Chain.getValue(1);
5249
5250   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5251   SmallVector<SDValue, 8> Ops;
5252   Ops.push_back(Chain);
5253   Ops.push_back(DAG.getValueType(AVT));
5254   Ops.push_back(InFlag);
5255   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
5256
5257   SmallVector<SDValue, 4> Results;
5258   Results.push_back(RepMovs);
5259   if (BytesLeft) {
5260     // Handle the last 1 - 7 bytes.
5261     unsigned Offset = SizeVal - BytesLeft;
5262     MVT DstVT = Dst.getValueType();
5263     MVT SrcVT = Src.getValueType();
5264     MVT SizeVT = Size.getValueType();
5265     Results.push_back(DAG.getMemcpy(Chain,
5266                                     DAG.getNode(ISD::ADD, DstVT, Dst,
5267                                                 DAG.getConstant(Offset, DstVT)),
5268                                     DAG.getNode(ISD::ADD, SrcVT, Src,
5269                                                 DAG.getConstant(Offset, SrcVT)),
5270                                     DAG.getConstant(BytesLeft, SizeVT),
5271                                     Align, AlwaysInline,
5272                                     DstSV, DstSVOff + Offset,
5273                                     SrcSV, SrcSVOff + Offset));
5274   }
5275
5276   return DAG.getNode(ISD::TokenFactor, MVT::Other, &Results[0], Results.size());
5277 }
5278
5279 /// Expand the result of: i64,outchain = READCYCLECOUNTER inchain
5280 SDNode *X86TargetLowering::ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG){
5281   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5282   SDValue TheChain = N->getOperand(0);
5283   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheChain, 1);
5284   if (Subtarget->is64Bit()) {
5285     SDValue rax = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
5286     SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), X86::RDX,
5287                                        MVT::i64, rax.getValue(2));
5288     SDValue Tmp = DAG.getNode(ISD::SHL, MVT::i64, rdx,
5289                                 DAG.getConstant(32, MVT::i8));
5290     SDValue Ops[] = {
5291       DAG.getNode(ISD::OR, MVT::i64, rax, Tmp), rdx.getValue(1)
5292     };
5293
5294     return DAG.getMergeValues(Ops, 2).getNode();
5295   }
5296
5297   SDValue eax = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
5298   SDValue edx = DAG.getCopyFromReg(eax.getValue(1), X86::EDX,
5299                                        MVT::i32, eax.getValue(2));
5300   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
5301   SDValue Ops[] = { eax, edx };
5302   Ops[0] = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Ops, 2);
5303
5304   // Use a MERGE_VALUES to return the value and chain.
5305   Ops[1] = edx.getValue(1);
5306   return DAG.getMergeValues(Ops, 2).getNode();
5307 }
5308
5309 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5310   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5311
5312   if (!Subtarget->is64Bit()) {
5313     // vastart just stores the address of the VarArgsFrameIndex slot into the
5314     // memory location argument.
5315     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5316     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV, 0);
5317   }
5318
5319   // __va_list_tag:
5320   //   gp_offset         (0 - 6 * 8)
5321   //   fp_offset         (48 - 48 + 8 * 16)
5322   //   overflow_arg_area (point to parameters coming in memory).
5323   //   reg_save_area
5324   SmallVector<SDValue, 8> MemOps;
5325   SDValue FIN = Op.getOperand(1);
5326   // Store gp_offset
5327   SDValue Store = DAG.getStore(Op.getOperand(0),
5328                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5329                                  FIN, SV, 0);
5330   MemOps.push_back(Store);
5331
5332   // Store fp_offset
5333   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5334   Store = DAG.getStore(Op.getOperand(0),
5335                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5336                        FIN, SV, 0);
5337   MemOps.push_back(Store);
5338
5339   // Store ptr to overflow_arg_area
5340   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5341   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5342   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV, 0);
5343   MemOps.push_back(Store);
5344
5345   // Store ptr to reg_save_area.
5346   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(8));
5347   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5348   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV, 0);
5349   MemOps.push_back(Store);
5350   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
5351 }
5352
5353 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5354   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5355   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5356   SDValue Chain = Op.getOperand(0);
5357   SDValue SrcPtr = Op.getOperand(1);
5358   SDValue SrcSV = Op.getOperand(2);
5359
5360   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5361   abort();
5362   return SDValue();
5363 }
5364
5365 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5366   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5367   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5368   SDValue Chain = Op.getOperand(0);
5369   SDValue DstPtr = Op.getOperand(1);
5370   SDValue SrcPtr = Op.getOperand(2);
5371   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5372   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5373
5374   return DAG.getMemcpy(Chain, DstPtr, SrcPtr,
5375                        DAG.getIntPtrConstant(24), 8, false,
5376                        DstSV, 0, SrcSV, 0);
5377 }
5378
5379 SDValue
5380 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5381   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
5382   switch (IntNo) {
5383   default: return SDValue();    // Don't custom lower most intrinsics.
5384   // Comparison intrinsics.
5385   case Intrinsic::x86_sse_comieq_ss:
5386   case Intrinsic::x86_sse_comilt_ss:
5387   case Intrinsic::x86_sse_comile_ss:
5388   case Intrinsic::x86_sse_comigt_ss:
5389   case Intrinsic::x86_sse_comige_ss:
5390   case Intrinsic::x86_sse_comineq_ss:
5391   case Intrinsic::x86_sse_ucomieq_ss:
5392   case Intrinsic::x86_sse_ucomilt_ss:
5393   case Intrinsic::x86_sse_ucomile_ss:
5394   case Intrinsic::x86_sse_ucomigt_ss:
5395   case Intrinsic::x86_sse_ucomige_ss:
5396   case Intrinsic::x86_sse_ucomineq_ss:
5397   case Intrinsic::x86_sse2_comieq_sd:
5398   case Intrinsic::x86_sse2_comilt_sd:
5399   case Intrinsic::x86_sse2_comile_sd:
5400   case Intrinsic::x86_sse2_comigt_sd:
5401   case Intrinsic::x86_sse2_comige_sd:
5402   case Intrinsic::x86_sse2_comineq_sd:
5403   case Intrinsic::x86_sse2_ucomieq_sd:
5404   case Intrinsic::x86_sse2_ucomilt_sd:
5405   case Intrinsic::x86_sse2_ucomile_sd:
5406   case Intrinsic::x86_sse2_ucomigt_sd:
5407   case Intrinsic::x86_sse2_ucomige_sd:
5408   case Intrinsic::x86_sse2_ucomineq_sd: {
5409     unsigned Opc = 0;
5410     ISD::CondCode CC = ISD::SETCC_INVALID;
5411     switch (IntNo) {
5412     default: break;
5413     case Intrinsic::x86_sse_comieq_ss:
5414     case Intrinsic::x86_sse2_comieq_sd:
5415       Opc = X86ISD::COMI;
5416       CC = ISD::SETEQ;
5417       break;
5418     case Intrinsic::x86_sse_comilt_ss:
5419     case Intrinsic::x86_sse2_comilt_sd:
5420       Opc = X86ISD::COMI;
5421       CC = ISD::SETLT;
5422       break;
5423     case Intrinsic::x86_sse_comile_ss:
5424     case Intrinsic::x86_sse2_comile_sd:
5425       Opc = X86ISD::COMI;
5426       CC = ISD::SETLE;
5427       break;
5428     case Intrinsic::x86_sse_comigt_ss:
5429     case Intrinsic::x86_sse2_comigt_sd:
5430       Opc = X86ISD::COMI;
5431       CC = ISD::SETGT;
5432       break;
5433     case Intrinsic::x86_sse_comige_ss:
5434     case Intrinsic::x86_sse2_comige_sd:
5435       Opc = X86ISD::COMI;
5436       CC = ISD::SETGE;
5437       break;
5438     case Intrinsic::x86_sse_comineq_ss:
5439     case Intrinsic::x86_sse2_comineq_sd:
5440       Opc = X86ISD::COMI;
5441       CC = ISD::SETNE;
5442       break;
5443     case Intrinsic::x86_sse_ucomieq_ss:
5444     case Intrinsic::x86_sse2_ucomieq_sd:
5445       Opc = X86ISD::UCOMI;
5446       CC = ISD::SETEQ;
5447       break;
5448     case Intrinsic::x86_sse_ucomilt_ss:
5449     case Intrinsic::x86_sse2_ucomilt_sd:
5450       Opc = X86ISD::UCOMI;
5451       CC = ISD::SETLT;
5452       break;
5453     case Intrinsic::x86_sse_ucomile_ss:
5454     case Intrinsic::x86_sse2_ucomile_sd:
5455       Opc = X86ISD::UCOMI;
5456       CC = ISD::SETLE;
5457       break;
5458     case Intrinsic::x86_sse_ucomigt_ss:
5459     case Intrinsic::x86_sse2_ucomigt_sd:
5460       Opc = X86ISD::UCOMI;
5461       CC = ISD::SETGT;
5462       break;
5463     case Intrinsic::x86_sse_ucomige_ss:
5464     case Intrinsic::x86_sse2_ucomige_sd:
5465       Opc = X86ISD::UCOMI;
5466       CC = ISD::SETGE;
5467       break;
5468     case Intrinsic::x86_sse_ucomineq_ss:
5469     case Intrinsic::x86_sse2_ucomineq_sd:
5470       Opc = X86ISD::UCOMI;
5471       CC = ISD::SETNE;
5472       break;
5473     }
5474
5475     unsigned X86CC;
5476     SDValue LHS = Op.getOperand(1);
5477     SDValue RHS = Op.getOperand(2);
5478     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
5479
5480     SDValue Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
5481     SDValue SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
5482                                 DAG.getConstant(X86CC, MVT::i8), Cond);
5483     return DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, SetCC);
5484   }
5485
5486   // Fix vector shift instructions where the last operand is a non-immediate
5487   // i32 value.
5488   case Intrinsic::x86_sse2_pslli_w:
5489   case Intrinsic::x86_sse2_pslli_d:
5490   case Intrinsic::x86_sse2_pslli_q:
5491   case Intrinsic::x86_sse2_psrli_w:
5492   case Intrinsic::x86_sse2_psrli_d:
5493   case Intrinsic::x86_sse2_psrli_q:
5494   case Intrinsic::x86_sse2_psrai_w:
5495   case Intrinsic::x86_sse2_psrai_d:
5496   case Intrinsic::x86_mmx_pslli_w:
5497   case Intrinsic::x86_mmx_pslli_d:
5498   case Intrinsic::x86_mmx_pslli_q:
5499   case Intrinsic::x86_mmx_psrli_w:
5500   case Intrinsic::x86_mmx_psrli_d:
5501   case Intrinsic::x86_mmx_psrli_q:
5502   case Intrinsic::x86_mmx_psrai_w:
5503   case Intrinsic::x86_mmx_psrai_d: {
5504     SDValue ShAmt = Op.getOperand(2);
5505     if (isa<ConstantSDNode>(ShAmt))
5506       return SDValue();
5507
5508     unsigned NewIntNo = 0;
5509     MVT ShAmtVT = MVT::v4i32;
5510     switch (IntNo) {
5511     case Intrinsic::x86_sse2_pslli_w:
5512       NewIntNo = Intrinsic::x86_sse2_psll_w;
5513       break;
5514     case Intrinsic::x86_sse2_pslli_d:
5515       NewIntNo = Intrinsic::x86_sse2_psll_d;
5516       break;
5517     case Intrinsic::x86_sse2_pslli_q:
5518       NewIntNo = Intrinsic::x86_sse2_psll_q;
5519       break;
5520     case Intrinsic::x86_sse2_psrli_w:
5521       NewIntNo = Intrinsic::x86_sse2_psrl_w;
5522       break;
5523     case Intrinsic::x86_sse2_psrli_d:
5524       NewIntNo = Intrinsic::x86_sse2_psrl_d;
5525       break;
5526     case Intrinsic::x86_sse2_psrli_q:
5527       NewIntNo = Intrinsic::x86_sse2_psrl_q;
5528       break;
5529     case Intrinsic::x86_sse2_psrai_w:
5530       NewIntNo = Intrinsic::x86_sse2_psra_w;
5531       break;
5532     case Intrinsic::x86_sse2_psrai_d:
5533       NewIntNo = Intrinsic::x86_sse2_psra_d;
5534       break;
5535     default: {
5536       ShAmtVT = MVT::v2i32;
5537       switch (IntNo) {
5538       case Intrinsic::x86_mmx_pslli_w:
5539         NewIntNo = Intrinsic::x86_mmx_psll_w;
5540         break;
5541       case Intrinsic::x86_mmx_pslli_d:
5542         NewIntNo = Intrinsic::x86_mmx_psll_d;
5543         break;
5544       case Intrinsic::x86_mmx_pslli_q:
5545         NewIntNo = Intrinsic::x86_mmx_psll_q;
5546         break;
5547       case Intrinsic::x86_mmx_psrli_w:
5548         NewIntNo = Intrinsic::x86_mmx_psrl_w;
5549         break;
5550       case Intrinsic::x86_mmx_psrli_d:
5551         NewIntNo = Intrinsic::x86_mmx_psrl_d;
5552         break;
5553       case Intrinsic::x86_mmx_psrli_q:
5554         NewIntNo = Intrinsic::x86_mmx_psrl_q;
5555         break;
5556       case Intrinsic::x86_mmx_psrai_w:
5557         NewIntNo = Intrinsic::x86_mmx_psra_w;
5558         break;
5559       case Intrinsic::x86_mmx_psrai_d:
5560         NewIntNo = Intrinsic::x86_mmx_psra_d;
5561         break;
5562       default: abort();  // Can't reach here.
5563       }
5564       break;
5565     }
5566     }
5567     MVT VT = Op.getValueType();
5568     ShAmt = DAG.getNode(ISD::BIT_CONVERT, VT,
5569                         DAG.getNode(ISD::SCALAR_TO_VECTOR, ShAmtVT, ShAmt));
5570     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
5571                        DAG.getConstant(NewIntNo, MVT::i32),
5572                        Op.getOperand(1), ShAmt);
5573   }
5574   }
5575 }
5576
5577 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5578   // Depths > 0 not supported yet!
5579   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
5580     return SDValue();
5581
5582   // Just load the return address
5583   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
5584   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
5585 }
5586
5587 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5588   // Depths > 0 not supported yet!
5589   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
5590     return SDValue();
5591
5592   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
5593   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
5594                      DAG.getIntPtrConstant(TD->getPointerSize()));
5595 }
5596
5597 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
5598                                                      SelectionDAG &DAG) {
5599   return DAG.getIntPtrConstant(2*TD->getPointerSize());
5600 }
5601
5602 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
5603 {
5604   MachineFunction &MF = DAG.getMachineFunction();
5605   SDValue Chain     = Op.getOperand(0);
5606   SDValue Offset    = Op.getOperand(1);
5607   SDValue Handler   = Op.getOperand(2);
5608
5609   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
5610                                   getPointerTy());
5611   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
5612
5613   SDValue StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
5614                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
5615   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
5616   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
5617   Chain = DAG.getCopyToReg(Chain, StoreAddrReg, StoreAddr);
5618   MF.getRegInfo().addLiveOut(StoreAddrReg);
5619
5620   return DAG.getNode(X86ISD::EH_RETURN,
5621                      MVT::Other,
5622                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
5623 }
5624
5625 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
5626                                              SelectionDAG &DAG) {
5627   SDValue Root = Op.getOperand(0);
5628   SDValue Trmp = Op.getOperand(1); // trampoline
5629   SDValue FPtr = Op.getOperand(2); // nested function
5630   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
5631
5632   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5633
5634   const X86InstrInfo *TII =
5635     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
5636
5637   if (Subtarget->is64Bit()) {
5638     SDValue OutChains[6];
5639
5640     // Large code-model.
5641
5642     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
5643     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
5644
5645     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
5646     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
5647
5648     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
5649
5650     // Load the pointer to the nested function into R11.
5651     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
5652     SDValue Addr = Trmp;
5653     OutChains[0] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5654                                 TrmpAddr, 0);
5655
5656     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(2, MVT::i64));
5657     OutChains[1] = DAG.getStore(Root, FPtr, Addr, TrmpAddr, 2, false, 2);
5658
5659     // Load the 'nest' parameter value into R10.
5660     // R10 is specified in X86CallingConv.td
5661     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
5662     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(10, MVT::i64));
5663     OutChains[2] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5664                                 TrmpAddr, 10);
5665
5666     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(12, MVT::i64));
5667     OutChains[3] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 12, false, 2);
5668
5669     // Jump to the nested function.
5670     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
5671     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(20, MVT::i64));
5672     OutChains[4] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5673                                 TrmpAddr, 20);
5674
5675     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
5676     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(22, MVT::i64));
5677     OutChains[5] = DAG.getStore(Root, DAG.getConstant(ModRM, MVT::i8), Addr,
5678                                 TrmpAddr, 22);
5679
5680     SDValue Ops[] =
5681       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 6) };
5682     return DAG.getMergeValues(Ops, 2);
5683   } else {
5684     const Function *Func =
5685       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
5686     unsigned CC = Func->getCallingConv();
5687     unsigned NestReg;
5688
5689     switch (CC) {
5690     default:
5691       assert(0 && "Unsupported calling convention");
5692     case CallingConv::C:
5693     case CallingConv::X86_StdCall: {
5694       // Pass 'nest' parameter in ECX.
5695       // Must be kept in sync with X86CallingConv.td
5696       NestReg = X86::ECX;
5697
5698       // Check that ECX wasn't needed by an 'inreg' parameter.
5699       const FunctionType *FTy = Func->getFunctionType();
5700       const PAListPtr &Attrs = Func->getParamAttrs();
5701
5702       if (!Attrs.isEmpty() && !Func->isVarArg()) {
5703         unsigned InRegCount = 0;
5704         unsigned Idx = 1;
5705
5706         for (FunctionType::param_iterator I = FTy->param_begin(),
5707              E = FTy->param_end(); I != E; ++I, ++Idx)
5708           if (Attrs.paramHasAttr(Idx, ParamAttr::InReg))
5709             // FIXME: should only count parameters that are lowered to integers.
5710             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
5711
5712         if (InRegCount > 2) {
5713           cerr << "Nest register in use - reduce number of inreg parameters!\n";
5714           abort();
5715         }
5716       }
5717       break;
5718     }
5719     case CallingConv::X86_FastCall:
5720       // Pass 'nest' parameter in EAX.
5721       // Must be kept in sync with X86CallingConv.td
5722       NestReg = X86::EAX;
5723       break;
5724     }
5725
5726     SDValue OutChains[4];
5727     SDValue Addr, Disp;
5728
5729     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
5730     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
5731
5732     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
5733     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
5734     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
5735                                 Trmp, TrmpAddr, 0);
5736
5737     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
5738     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 1, false, 1);
5739
5740     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
5741     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
5742     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
5743                                 TrmpAddr, 5, false, 1);
5744
5745     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
5746     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpAddr, 6, false, 1);
5747
5748     SDValue Ops[] =
5749       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
5750     return DAG.getMergeValues(Ops, 2);
5751   }
5752 }
5753
5754 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
5755   /*
5756    The rounding mode is in bits 11:10 of FPSR, and has the following
5757    settings:
5758      00 Round to nearest
5759      01 Round to -inf
5760      10 Round to +inf
5761      11 Round to 0
5762
5763   FLT_ROUNDS, on the other hand, expects the following:
5764     -1 Undefined
5765      0 Round to 0
5766      1 Round to nearest
5767      2 Round to +inf
5768      3 Round to -inf
5769
5770   To perform the conversion, we do:
5771     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
5772   */
5773
5774   MachineFunction &MF = DAG.getMachineFunction();
5775   const TargetMachine &TM = MF.getTarget();
5776   const TargetFrameInfo &TFI = *TM.getFrameInfo();
5777   unsigned StackAlignment = TFI.getStackAlignment();
5778   MVT VT = Op.getValueType();
5779
5780   // Save FP Control Word to stack slot
5781   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
5782   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5783
5784   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, MVT::Other,
5785                                 DAG.getEntryNode(), StackSlot);
5786
5787   // Load FP Control Word from stack slot
5788   SDValue CWD = DAG.getLoad(MVT::i16, Chain, StackSlot, NULL, 0);
5789
5790   // Transform as necessary
5791   SDValue CWD1 =
5792     DAG.getNode(ISD::SRL, MVT::i16,
5793                 DAG.getNode(ISD::AND, MVT::i16,
5794                             CWD, DAG.getConstant(0x800, MVT::i16)),
5795                 DAG.getConstant(11, MVT::i8));
5796   SDValue CWD2 =
5797     DAG.getNode(ISD::SRL, MVT::i16,
5798                 DAG.getNode(ISD::AND, MVT::i16,
5799                             CWD, DAG.getConstant(0x400, MVT::i16)),
5800                 DAG.getConstant(9, MVT::i8));
5801
5802   SDValue RetVal =
5803     DAG.getNode(ISD::AND, MVT::i16,
5804                 DAG.getNode(ISD::ADD, MVT::i16,
5805                             DAG.getNode(ISD::OR, MVT::i16, CWD1, CWD2),
5806                             DAG.getConstant(1, MVT::i16)),
5807                 DAG.getConstant(3, MVT::i16));
5808
5809
5810   return DAG.getNode((VT.getSizeInBits() < 16 ?
5811                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
5812 }
5813
5814 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
5815   MVT VT = Op.getValueType();
5816   MVT OpVT = VT;
5817   unsigned NumBits = VT.getSizeInBits();
5818
5819   Op = Op.getOperand(0);
5820   if (VT == MVT::i8) {
5821     // Zero extend to i32 since there is not an i8 bsr.
5822     OpVT = MVT::i32;
5823     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
5824   }
5825
5826   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
5827   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
5828   Op = DAG.getNode(X86ISD::BSR, VTs, Op);
5829
5830   // If src is zero (i.e. bsr sets ZF), returns NumBits.
5831   SmallVector<SDValue, 4> Ops;
5832   Ops.push_back(Op);
5833   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
5834   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
5835   Ops.push_back(Op.getValue(1));
5836   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
5837
5838   // Finally xor with NumBits-1.
5839   Op = DAG.getNode(ISD::XOR, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
5840
5841   if (VT == MVT::i8)
5842     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
5843   return Op;
5844 }
5845
5846 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
5847   MVT VT = Op.getValueType();
5848   MVT OpVT = VT;
5849   unsigned NumBits = VT.getSizeInBits();
5850
5851   Op = Op.getOperand(0);
5852   if (VT == MVT::i8) {
5853     OpVT = MVT::i32;
5854     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
5855   }
5856
5857   // Issue a bsf (scan bits forward) which also sets EFLAGS.
5858   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
5859   Op = DAG.getNode(X86ISD::BSF, VTs, Op);
5860
5861   // If src is zero (i.e. bsf sets ZF), returns NumBits.
5862   SmallVector<SDValue, 4> Ops;
5863   Ops.push_back(Op);
5864   Ops.push_back(DAG.getConstant(NumBits, OpVT));
5865   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
5866   Ops.push_back(Op.getValue(1));
5867   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
5868
5869   if (VT == MVT::i8)
5870     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
5871   return Op;
5872 }
5873
5874 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
5875   MVT T = Op.getValueType();
5876   unsigned Reg = 0;
5877   unsigned size = 0;
5878   switch(T.getSimpleVT()) {
5879   default:
5880     assert(false && "Invalid value type!");
5881   case MVT::i8:  Reg = X86::AL;  size = 1; break;
5882   case MVT::i16: Reg = X86::AX;  size = 2; break;
5883   case MVT::i32: Reg = X86::EAX; size = 4; break;
5884   case MVT::i64:
5885     if (Subtarget->is64Bit()) {
5886       Reg = X86::RAX; size = 8;
5887     } else //Should go away when LowerType stuff lands
5888       return SDValue(ExpandATOMIC_CMP_SWAP(Op.getNode(), DAG), 0);
5889     break;
5890   };
5891   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), Reg,
5892                                     Op.getOperand(3), SDValue());
5893   SDValue Ops[] = { cpIn.getValue(0),
5894                       Op.getOperand(1),
5895                       Op.getOperand(2),
5896                       DAG.getTargetConstant(size, MVT::i8),
5897                       cpIn.getValue(1) };
5898   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5899   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, Tys, Ops, 5);
5900   SDValue cpOut =
5901     DAG.getCopyFromReg(Result.getValue(0), Reg, T, Result.getValue(1));
5902   return cpOut;
5903 }
5904
5905 SDNode* X86TargetLowering::ExpandATOMIC_CMP_SWAP(SDNode* Op,
5906                                                  SelectionDAG &DAG) {
5907   MVT T = Op->getValueType(0);
5908   assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
5909   SDValue cpInL, cpInH;
5910   cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(3),
5911                       DAG.getConstant(0, MVT::i32));
5912   cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(3),
5913                       DAG.getConstant(1, MVT::i32));
5914   cpInL = DAG.getCopyToReg(Op->getOperand(0), X86::EAX,
5915                            cpInL, SDValue());
5916   cpInH = DAG.getCopyToReg(cpInL.getValue(0), X86::EDX,
5917                            cpInH, cpInL.getValue(1));
5918   SDValue swapInL, swapInH;
5919   swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(2),
5920                         DAG.getConstant(0, MVT::i32));
5921   swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(2),
5922                         DAG.getConstant(1, MVT::i32));
5923   swapInL = DAG.getCopyToReg(cpInH.getValue(0), X86::EBX,
5924                              swapInL, cpInH.getValue(1));
5925   swapInH = DAG.getCopyToReg(swapInL.getValue(0), X86::ECX,
5926                              swapInH, swapInL.getValue(1));
5927   SDValue Ops[] = { swapInH.getValue(0),
5928                       Op->getOperand(1),
5929                       swapInH.getValue(1)};
5930   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5931   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, Tys, Ops, 3);
5932   SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), X86::EAX, MVT::i32,
5933                                         Result.getValue(1));
5934   SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), X86::EDX, MVT::i32,
5935                                         cpOutL.getValue(2));
5936   SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
5937   SDValue ResultVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, OpsF, 2);
5938   SDValue Vals[2] = { ResultVal, cpOutH.getValue(1) };
5939   return DAG.getMergeValues(Vals, 2).getNode();
5940 }
5941
5942 SDNode* X86TargetLowering::ExpandATOMIC_LOAD_SUB(SDNode* Op,
5943                                                  SelectionDAG &DAG) {
5944   MVT T = Op->getValueType(0);
5945   SDValue negOp = DAG.getNode(ISD::SUB, T,
5946                                 DAG.getConstant(0, T), Op->getOperand(2));
5947   return DAG.getAtomic((T==MVT::i8 ? ISD::ATOMIC_LOAD_ADD_8:
5948                         T==MVT::i16 ? ISD::ATOMIC_LOAD_ADD_16:
5949                         T==MVT::i32 ? ISD::ATOMIC_LOAD_ADD_32:
5950                         T==MVT::i64 ? ISD::ATOMIC_LOAD_ADD_64: 0),
5951                        Op->getOperand(0), Op->getOperand(1), negOp,
5952                        cast<AtomicSDNode>(Op)->getSrcValue(),
5953                        cast<AtomicSDNode>(Op)->getAlignment()).getNode();
5954 }
5955
5956 /// LowerOperation - Provide custom lowering hooks for some operations.
5957 ///
5958 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
5959   switch (Op.getOpcode()) {
5960   default: assert(0 && "Should not custom lower this!");
5961   case ISD::ATOMIC_CMP_SWAP_8:  return LowerCMP_SWAP(Op,DAG);
5962   case ISD::ATOMIC_CMP_SWAP_16: return LowerCMP_SWAP(Op,DAG);
5963   case ISD::ATOMIC_CMP_SWAP_32: return LowerCMP_SWAP(Op,DAG);
5964   case ISD::ATOMIC_CMP_SWAP_64: return LowerCMP_SWAP(Op,DAG);
5965   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5966   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5967   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
5968   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
5969   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5970   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5971   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5972   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5973   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
5974   case ISD::SHL_PARTS:
5975   case ISD::SRA_PARTS:
5976   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
5977   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5978   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
5979   case ISD::FABS:               return LowerFABS(Op, DAG);
5980   case ISD::FNEG:               return LowerFNEG(Op, DAG);
5981   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
5982   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5983   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
5984   case ISD::SELECT:             return LowerSELECT(Op, DAG);
5985   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
5986   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5987   case ISD::CALL:               return LowerCALL(Op, DAG);
5988   case ISD::RET:                return LowerRET(Op, DAG);
5989   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
5990   case ISD::VASTART:            return LowerVASTART(Op, DAG);
5991   case ISD::VAARG:              return LowerVAARG(Op, DAG);
5992   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
5993   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5994   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5995   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5996   case ISD::FRAME_TO_ARGS_OFFSET:
5997                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
5998   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
5999   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6000   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6001   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6002   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6003   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6004
6005   // FIXME: REMOVE THIS WHEN LegalizeDAGTypes lands.
6006   case ISD::READCYCLECOUNTER:
6007     return SDValue(ExpandREADCYCLECOUNTER(Op.getNode(), DAG), 0);
6008   }
6009 }
6010
6011 /// ReplaceNodeResults - Replace a node with an illegal result type
6012 /// with a new node built out of custom code.
6013 SDNode *X86TargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
6014   switch (N->getOpcode()) {
6015   default: assert(0 && "Should not custom lower this!");
6016   case ISD::FP_TO_SINT:         return ExpandFP_TO_SINT(N, DAG);
6017   case ISD::READCYCLECOUNTER:   return ExpandREADCYCLECOUNTER(N, DAG);
6018   case ISD::ATOMIC_CMP_SWAP_64: return ExpandATOMIC_CMP_SWAP(N, DAG);
6019   case ISD::ATOMIC_LOAD_SUB_8:  return ExpandATOMIC_LOAD_SUB(N,DAG);
6020   case ISD::ATOMIC_LOAD_SUB_16: return ExpandATOMIC_LOAD_SUB(N,DAG);
6021   case ISD::ATOMIC_LOAD_SUB_32: return ExpandATOMIC_LOAD_SUB(N,DAG);
6022   case ISD::ATOMIC_LOAD_SUB_64: return ExpandATOMIC_LOAD_SUB(N,DAG);
6023   }
6024 }
6025
6026 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6027   switch (Opcode) {
6028   default: return NULL;
6029   case X86ISD::BSF:                return "X86ISD::BSF";
6030   case X86ISD::BSR:                return "X86ISD::BSR";
6031   case X86ISD::SHLD:               return "X86ISD::SHLD";
6032   case X86ISD::SHRD:               return "X86ISD::SHRD";
6033   case X86ISD::FAND:               return "X86ISD::FAND";
6034   case X86ISD::FOR:                return "X86ISD::FOR";
6035   case X86ISD::FXOR:               return "X86ISD::FXOR";
6036   case X86ISD::FSRL:               return "X86ISD::FSRL";
6037   case X86ISD::FILD:               return "X86ISD::FILD";
6038   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6039   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6040   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6041   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6042   case X86ISD::FLD:                return "X86ISD::FLD";
6043   case X86ISD::FST:                return "X86ISD::FST";
6044   case X86ISD::CALL:               return "X86ISD::CALL";
6045   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6046   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6047   case X86ISD::CMP:                return "X86ISD::CMP";
6048   case X86ISD::COMI:               return "X86ISD::COMI";
6049   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6050   case X86ISD::SETCC:              return "X86ISD::SETCC";
6051   case X86ISD::CMOV:               return "X86ISD::CMOV";
6052   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6053   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6054   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6055   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6056   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6057   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6058   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6059   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6060   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6061   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6062   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6063   case X86ISD::FMAX:               return "X86ISD::FMAX";
6064   case X86ISD::FMIN:               return "X86ISD::FMIN";
6065   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6066   case X86ISD::FRCP:               return "X86ISD::FRCP";
6067   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6068   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
6069   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6070   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6071   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6072   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6073   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6074   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6075   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6076   case X86ISD::VSHL:               return "X86ISD::VSHL";
6077   case X86ISD::VSRL:               return "X86ISD::VSRL";
6078   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6079   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6080   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6081   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6082   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6083   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6084   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6085   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6086   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6087   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6088   }
6089 }
6090
6091 // isLegalAddressingMode - Return true if the addressing mode represented
6092 // by AM is legal for this target, for a load/store of the specified type.
6093 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6094                                               const Type *Ty) const {
6095   // X86 supports extremely general addressing modes.
6096
6097   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6098   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6099     return false;
6100
6101   if (AM.BaseGV) {
6102     // We can only fold this if we don't need an extra load.
6103     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6104       return false;
6105
6106     // X86-64 only supports addr of globals in small code model.
6107     if (Subtarget->is64Bit()) {
6108       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6109         return false;
6110       // If lower 4G is not available, then we must use rip-relative addressing.
6111       if (AM.BaseOffs || AM.Scale > 1)
6112         return false;
6113     }
6114   }
6115
6116   switch (AM.Scale) {
6117   case 0:
6118   case 1:
6119   case 2:
6120   case 4:
6121   case 8:
6122     // These scales always work.
6123     break;
6124   case 3:
6125   case 5:
6126   case 9:
6127     // These scales are formed with basereg+scalereg.  Only accept if there is
6128     // no basereg yet.
6129     if (AM.HasBaseReg)
6130       return false;
6131     break;
6132   default:  // Other stuff never works.
6133     return false;
6134   }
6135
6136   return true;
6137 }
6138
6139
6140 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6141   if (!Ty1->isInteger() || !Ty2->isInteger())
6142     return false;
6143   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6144   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6145   if (NumBits1 <= NumBits2)
6146     return false;
6147   return Subtarget->is64Bit() || NumBits1 < 64;
6148 }
6149
6150 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6151   if (!VT1.isInteger() || !VT2.isInteger())
6152     return false;
6153   unsigned NumBits1 = VT1.getSizeInBits();
6154   unsigned NumBits2 = VT2.getSizeInBits();
6155   if (NumBits1 <= NumBits2)
6156     return false;
6157   return Subtarget->is64Bit() || NumBits1 < 64;
6158 }
6159
6160 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6161 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6162 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6163 /// are assumed to be legal.
6164 bool
6165 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
6166   // Only do shuffles on 128-bit vector types for now.
6167   if (VT.getSizeInBits() == 64) return false;
6168   return (Mask.getNode()->getNumOperands() <= 4 ||
6169           isIdentityMask(Mask.getNode()) ||
6170           isIdentityMask(Mask.getNode(), true) ||
6171           isSplatMask(Mask.getNode())  ||
6172           isPSHUFHW_PSHUFLWMask(Mask.getNode()) ||
6173           X86::isUNPCKLMask(Mask.getNode()) ||
6174           X86::isUNPCKHMask(Mask.getNode()) ||
6175           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
6176           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
6177 }
6178
6179 bool
6180 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
6181                                           MVT EVT, SelectionDAG &DAG) const {
6182   unsigned NumElts = BVOps.size();
6183   // Only do shuffles on 128-bit vector types for now.
6184   if (EVT.getSizeInBits() * NumElts == 64) return false;
6185   if (NumElts == 2) return true;
6186   if (NumElts == 4) {
6187     return (isMOVLMask(&BVOps[0], 4)  ||
6188             isCommutedMOVL(&BVOps[0], 4, true) ||
6189             isSHUFPMask(&BVOps[0], 4) ||
6190             isCommutedSHUFP(&BVOps[0], 4));
6191   }
6192   return false;
6193 }
6194
6195 //===----------------------------------------------------------------------===//
6196 //                           X86 Scheduler Hooks
6197 //===----------------------------------------------------------------------===//
6198
6199 // private utility function
6200 MachineBasicBlock *
6201 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
6202                                                        MachineBasicBlock *MBB,
6203                                                        unsigned regOpc,
6204                                                        unsigned immOpc,
6205                                                        unsigned LoadOpc,
6206                                                        unsigned CXchgOpc,
6207                                                        unsigned copyOpc,
6208                                                        unsigned notOpc,
6209                                                        unsigned EAXreg,
6210                                                        TargetRegisterClass *RC,
6211                                                        bool invSrc) {
6212   // For the atomic bitwise operator, we generate
6213   //   thisMBB:
6214   //   newMBB:
6215   //     ld  t1 = [bitinstr.addr]
6216   //     op  t2 = t1, [bitinstr.val]
6217   //     mov EAX = t1
6218   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6219   //     bz  newMBB
6220   //     fallthrough -->nextMBB
6221   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6222   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6223   MachineFunction::iterator MBBIter = MBB;
6224   ++MBBIter;
6225
6226   /// First build the CFG
6227   MachineFunction *F = MBB->getParent();
6228   MachineBasicBlock *thisMBB = MBB;
6229   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6230   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6231   F->insert(MBBIter, newMBB);
6232   F->insert(MBBIter, nextMBB);
6233
6234   // Move all successors to thisMBB to nextMBB
6235   nextMBB->transferSuccessors(thisMBB);
6236
6237   // Update thisMBB to fall through to newMBB
6238   thisMBB->addSuccessor(newMBB);
6239
6240   // newMBB jumps to itself and fall through to nextMBB
6241   newMBB->addSuccessor(nextMBB);
6242   newMBB->addSuccessor(newMBB);
6243
6244   // Insert instructions into newMBB based on incoming instruction
6245   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
6246   MachineOperand& destOper = bInstr->getOperand(0);
6247   MachineOperand* argOpers[6];
6248   int numArgs = bInstr->getNumOperands() - 1;
6249   for (int i=0; i < numArgs; ++i)
6250     argOpers[i] = &bInstr->getOperand(i+1);
6251
6252   // x86 address has 4 operands: base, index, scale, and displacement
6253   int lastAddrIndx = 3; // [0,3]
6254   int valArgIndx = 4;
6255
6256   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
6257   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(LoadOpc), t1);
6258   for (int i=0; i <= lastAddrIndx; ++i)
6259     (*MIB).addOperand(*argOpers[i]);
6260
6261   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
6262   if (invSrc) {
6263     MIB = BuildMI(newMBB, TII->get(notOpc), tt).addReg(t1);
6264   }
6265   else
6266     tt = t1;
6267
6268   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
6269   assert(   (argOpers[valArgIndx]->isReg() || argOpers[valArgIndx]->isImm())
6270          && "invalid operand");
6271   if (argOpers[valArgIndx]->isReg())
6272     MIB = BuildMI(newMBB, TII->get(regOpc), t2);
6273   else
6274     MIB = BuildMI(newMBB, TII->get(immOpc), t2);
6275   MIB.addReg(tt);
6276   (*MIB).addOperand(*argOpers[valArgIndx]);
6277
6278   MIB = BuildMI(newMBB, TII->get(copyOpc), EAXreg);
6279   MIB.addReg(t1);
6280
6281   MIB = BuildMI(newMBB, TII->get(CXchgOpc));
6282   for (int i=0; i <= lastAddrIndx; ++i)
6283     (*MIB).addOperand(*argOpers[i]);
6284   MIB.addReg(t2);
6285   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6286   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
6287
6288   MIB = BuildMI(newMBB, TII->get(copyOpc), destOper.getReg());
6289   MIB.addReg(EAXreg);
6290
6291   // insert branch
6292   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6293
6294   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
6295   return nextMBB;
6296 }
6297
6298 // private utility function
6299 MachineBasicBlock *
6300 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
6301                                                       MachineBasicBlock *MBB,
6302                                                       unsigned cmovOpc) {
6303   // For the atomic min/max operator, we generate
6304   //   thisMBB:
6305   //   newMBB:
6306   //     ld t1 = [min/max.addr]
6307   //     mov t2 = [min/max.val]
6308   //     cmp  t1, t2
6309   //     cmov[cond] t2 = t1
6310   //     mov EAX = t1
6311   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6312   //     bz   newMBB
6313   //     fallthrough -->nextMBB
6314   //
6315   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6316   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6317   MachineFunction::iterator MBBIter = MBB;
6318   ++MBBIter;
6319
6320   /// First build the CFG
6321   MachineFunction *F = MBB->getParent();
6322   MachineBasicBlock *thisMBB = MBB;
6323   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6324   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6325   F->insert(MBBIter, newMBB);
6326   F->insert(MBBIter, nextMBB);
6327
6328   // Move all successors to thisMBB to nextMBB
6329   nextMBB->transferSuccessors(thisMBB);
6330
6331   // Update thisMBB to fall through to newMBB
6332   thisMBB->addSuccessor(newMBB);
6333
6334   // newMBB jumps to newMBB and fall through to nextMBB
6335   newMBB->addSuccessor(nextMBB);
6336   newMBB->addSuccessor(newMBB);
6337
6338   // Insert instructions into newMBB based on incoming instruction
6339   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
6340   MachineOperand& destOper = mInstr->getOperand(0);
6341   MachineOperand* argOpers[6];
6342   int numArgs = mInstr->getNumOperands() - 1;
6343   for (int i=0; i < numArgs; ++i)
6344     argOpers[i] = &mInstr->getOperand(i+1);
6345
6346   // x86 address has 4 operands: base, index, scale, and displacement
6347   int lastAddrIndx = 3; // [0,3]
6348   int valArgIndx = 4;
6349
6350   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6351   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(X86::MOV32rm), t1);
6352   for (int i=0; i <= lastAddrIndx; ++i)
6353     (*MIB).addOperand(*argOpers[i]);
6354
6355   // We only support register and immediate values
6356   assert(   (argOpers[valArgIndx]->isReg() || argOpers[valArgIndx]->isImm())
6357          && "invalid operand");
6358
6359   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6360   if (argOpers[valArgIndx]->isReg())
6361     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6362   else
6363     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6364   (*MIB).addOperand(*argOpers[valArgIndx]);
6365
6366   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), X86::EAX);
6367   MIB.addReg(t1);
6368
6369   MIB = BuildMI(newMBB, TII->get(X86::CMP32rr));
6370   MIB.addReg(t1);
6371   MIB.addReg(t2);
6372
6373   // Generate movc
6374   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6375   MIB = BuildMI(newMBB, TII->get(cmovOpc),t3);
6376   MIB.addReg(t2);
6377   MIB.addReg(t1);
6378
6379   // Cmp and exchange if none has modified the memory location
6380   MIB = BuildMI(newMBB, TII->get(X86::LCMPXCHG32));
6381   for (int i=0; i <= lastAddrIndx; ++i)
6382     (*MIB).addOperand(*argOpers[i]);
6383   MIB.addReg(t3);
6384   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6385   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
6386
6387   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), destOper.getReg());
6388   MIB.addReg(X86::EAX);
6389
6390   // insert branch
6391   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6392
6393   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
6394   return nextMBB;
6395 }
6396
6397
6398 MachineBasicBlock *
6399 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
6400                                                MachineBasicBlock *BB) {
6401   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6402   switch (MI->getOpcode()) {
6403   default: assert(false && "Unexpected instr type to insert");
6404   case X86::CMOV_FR32:
6405   case X86::CMOV_FR64:
6406   case X86::CMOV_V4F32:
6407   case X86::CMOV_V2F64:
6408   case X86::CMOV_V2I64: {
6409     // To "insert" a SELECT_CC instruction, we actually have to insert the
6410     // diamond control-flow pattern.  The incoming instruction knows the
6411     // destination vreg to set, the condition code register to branch on, the
6412     // true/false values to select between, and a branch opcode to use.
6413     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6414     MachineFunction::iterator It = BB;
6415     ++It;
6416
6417     //  thisMBB:
6418     //  ...
6419     //   TrueVal = ...
6420     //   cmpTY ccX, r1, r2
6421     //   bCC copy1MBB
6422     //   fallthrough --> copy0MBB
6423     MachineBasicBlock *thisMBB = BB;
6424     MachineFunction *F = BB->getParent();
6425     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
6426     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
6427     unsigned Opc =
6428       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
6429     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
6430     F->insert(It, copy0MBB);
6431     F->insert(It, sinkMBB);
6432     // Update machine-CFG edges by transferring all successors of the current
6433     // block to the new block which will contain the Phi node for the select.
6434     sinkMBB->transferSuccessors(BB);
6435
6436     // Add the true and fallthrough blocks as its successors.
6437     BB->addSuccessor(copy0MBB);
6438     BB->addSuccessor(sinkMBB);
6439
6440     //  copy0MBB:
6441     //   %FalseValue = ...
6442     //   # fallthrough to sinkMBB
6443     BB = copy0MBB;
6444
6445     // Update machine-CFG edges
6446     BB->addSuccessor(sinkMBB);
6447
6448     //  sinkMBB:
6449     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
6450     //  ...
6451     BB = sinkMBB;
6452     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
6453       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
6454       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
6455
6456     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
6457     return BB;
6458   }
6459
6460   case X86::FP32_TO_INT16_IN_MEM:
6461   case X86::FP32_TO_INT32_IN_MEM:
6462   case X86::FP32_TO_INT64_IN_MEM:
6463   case X86::FP64_TO_INT16_IN_MEM:
6464   case X86::FP64_TO_INT32_IN_MEM:
6465   case X86::FP64_TO_INT64_IN_MEM:
6466   case X86::FP80_TO_INT16_IN_MEM:
6467   case X86::FP80_TO_INT32_IN_MEM:
6468   case X86::FP80_TO_INT64_IN_MEM: {
6469     // Change the floating point control register to use "round towards zero"
6470     // mode when truncating to an integer value.
6471     MachineFunction *F = BB->getParent();
6472     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
6473     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
6474
6475     // Load the old value of the high byte of the control word...
6476     unsigned OldCW =
6477       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
6478     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
6479
6480     // Set the high part to be round to zero...
6481     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
6482       .addImm(0xC7F);
6483
6484     // Reload the modified control word now...
6485     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
6486
6487     // Restore the memory image of control word to original value
6488     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
6489       .addReg(OldCW);
6490
6491     // Get the X86 opcode to use.
6492     unsigned Opc;
6493     switch (MI->getOpcode()) {
6494     default: assert(0 && "illegal opcode!");
6495     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
6496     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
6497     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
6498     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
6499     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
6500     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
6501     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
6502     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
6503     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
6504     }
6505
6506     X86AddressMode AM;
6507     MachineOperand &Op = MI->getOperand(0);
6508     if (Op.isRegister()) {
6509       AM.BaseType = X86AddressMode::RegBase;
6510       AM.Base.Reg = Op.getReg();
6511     } else {
6512       AM.BaseType = X86AddressMode::FrameIndexBase;
6513       AM.Base.FrameIndex = Op.getIndex();
6514     }
6515     Op = MI->getOperand(1);
6516     if (Op.isImmediate())
6517       AM.Scale = Op.getImm();
6518     Op = MI->getOperand(2);
6519     if (Op.isImmediate())
6520       AM.IndexReg = Op.getImm();
6521     Op = MI->getOperand(3);
6522     if (Op.isGlobalAddress()) {
6523       AM.GV = Op.getGlobal();
6524     } else {
6525       AM.Disp = Op.getImm();
6526     }
6527     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
6528                       .addReg(MI->getOperand(4).getReg());
6529
6530     // Reload the original control word now.
6531     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
6532
6533     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
6534     return BB;
6535   }
6536   case X86::ATOMAND32:
6537     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
6538                                                X86::AND32ri, X86::MOV32rm,
6539                                                X86::LCMPXCHG32, X86::MOV32rr,
6540                                                X86::NOT32r, X86::EAX,
6541                                                X86::GR32RegisterClass);
6542   case X86::ATOMOR32:
6543     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
6544                                                X86::OR32ri, X86::MOV32rm,
6545                                                X86::LCMPXCHG32, X86::MOV32rr,
6546                                                X86::NOT32r, X86::EAX,
6547                                                X86::GR32RegisterClass);
6548   case X86::ATOMXOR32:
6549     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
6550                                                X86::XOR32ri, X86::MOV32rm,
6551                                                X86::LCMPXCHG32, X86::MOV32rr,
6552                                                X86::NOT32r, X86::EAX,
6553                                                X86::GR32RegisterClass);
6554   case X86::ATOMNAND32:
6555     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
6556                                                X86::AND32ri, X86::MOV32rm,
6557                                                X86::LCMPXCHG32, X86::MOV32rr,
6558                                                X86::NOT32r, X86::EAX,
6559                                                X86::GR32RegisterClass, true);
6560   case X86::ATOMMIN32:
6561     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
6562   case X86::ATOMMAX32:
6563     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
6564   case X86::ATOMUMIN32:
6565     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
6566   case X86::ATOMUMAX32:
6567     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
6568
6569   case X86::ATOMAND16:
6570     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
6571                                                X86::AND16ri, X86::MOV16rm,
6572                                                X86::LCMPXCHG16, X86::MOV16rr,
6573                                                X86::NOT16r, X86::AX,
6574                                                X86::GR16RegisterClass);
6575   case X86::ATOMOR16:
6576     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
6577                                                X86::OR16ri, X86::MOV16rm,
6578                                                X86::LCMPXCHG16, X86::MOV16rr,
6579                                                X86::NOT16r, X86::AX,
6580                                                X86::GR16RegisterClass);
6581   case X86::ATOMXOR16:
6582     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
6583                                                X86::XOR16ri, X86::MOV16rm,
6584                                                X86::LCMPXCHG16, X86::MOV16rr,
6585                                                X86::NOT16r, X86::AX,
6586                                                X86::GR16RegisterClass);
6587   case X86::ATOMNAND16:
6588     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
6589                                                X86::AND16ri, X86::MOV16rm,
6590                                                X86::LCMPXCHG16, X86::MOV16rr,
6591                                                X86::NOT16r, X86::AX,
6592                                                X86::GR16RegisterClass, true);
6593   case X86::ATOMMIN16:
6594     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
6595   case X86::ATOMMAX16:
6596     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
6597   case X86::ATOMUMIN16:
6598     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
6599   case X86::ATOMUMAX16:
6600     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
6601
6602   case X86::ATOMAND8:
6603     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
6604                                                X86::AND8ri, X86::MOV8rm,
6605                                                X86::LCMPXCHG8, X86::MOV8rr,
6606                                                X86::NOT8r, X86::AL,
6607                                                X86::GR8RegisterClass);
6608   case X86::ATOMOR8:
6609     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
6610                                                X86::OR8ri, X86::MOV8rm,
6611                                                X86::LCMPXCHG8, X86::MOV8rr,
6612                                                X86::NOT8r, X86::AL,
6613                                                X86::GR8RegisterClass);
6614   case X86::ATOMXOR8:
6615     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
6616                                                X86::XOR8ri, X86::MOV8rm,
6617                                                X86::LCMPXCHG8, X86::MOV8rr,
6618                                                X86::NOT8r, X86::AL,
6619                                                X86::GR8RegisterClass);
6620   case X86::ATOMNAND8:
6621     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
6622                                                X86::AND8ri, X86::MOV8rm,
6623                                                X86::LCMPXCHG8, X86::MOV8rr,
6624                                                X86::NOT8r, X86::AL,
6625                                                X86::GR8RegisterClass, true);
6626   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
6627   case X86::ATOMAND64:
6628     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
6629                                                X86::AND64ri32, X86::MOV64rm,
6630                                                X86::LCMPXCHG64, X86::MOV64rr,
6631                                                X86::NOT64r, X86::RAX,
6632                                                X86::GR64RegisterClass);
6633   case X86::ATOMOR64:
6634     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
6635                                                X86::OR64ri32, X86::MOV64rm,
6636                                                X86::LCMPXCHG64, X86::MOV64rr,
6637                                                X86::NOT64r, X86::RAX,
6638                                                X86::GR64RegisterClass);
6639   case X86::ATOMXOR64:
6640     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
6641                                                X86::XOR64ri32, X86::MOV64rm,
6642                                                X86::LCMPXCHG64, X86::MOV64rr,
6643                                                X86::NOT64r, X86::RAX,
6644                                                X86::GR64RegisterClass);
6645   case X86::ATOMNAND64:
6646     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
6647                                                X86::AND64ri32, X86::MOV64rm,
6648                                                X86::LCMPXCHG64, X86::MOV64rr,
6649                                                X86::NOT64r, X86::RAX,
6650                                                X86::GR64RegisterClass, true);
6651   case X86::ATOMMIN64:
6652     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
6653   case X86::ATOMMAX64:
6654     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
6655   case X86::ATOMUMIN64:
6656     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
6657   case X86::ATOMUMAX64:
6658     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
6659   }
6660 }
6661
6662 //===----------------------------------------------------------------------===//
6663 //                           X86 Optimization Hooks
6664 //===----------------------------------------------------------------------===//
6665
6666 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6667                                                        const APInt &Mask,
6668                                                        APInt &KnownZero,
6669                                                        APInt &KnownOne,
6670                                                        const SelectionDAG &DAG,
6671                                                        unsigned Depth) const {
6672   unsigned Opc = Op.getOpcode();
6673   assert((Opc >= ISD::BUILTIN_OP_END ||
6674           Opc == ISD::INTRINSIC_WO_CHAIN ||
6675           Opc == ISD::INTRINSIC_W_CHAIN ||
6676           Opc == ISD::INTRINSIC_VOID) &&
6677          "Should use MaskedValueIsZero if you don't know whether Op"
6678          " is a target node!");
6679
6680   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
6681   switch (Opc) {
6682   default: break;
6683   case X86ISD::SETCC:
6684     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
6685                                        Mask.getBitWidth() - 1);
6686     break;
6687   }
6688 }
6689
6690 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
6691 /// node is a GlobalAddress + offset.
6692 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
6693                                        GlobalValue* &GA, int64_t &Offset) const{
6694   if (N->getOpcode() == X86ISD::Wrapper) {
6695     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
6696       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
6697       return true;
6698     }
6699   }
6700   return TargetLowering::isGAPlusOffset(N, GA, Offset);
6701 }
6702
6703 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
6704                                const TargetLowering &TLI) {
6705   GlobalValue *GV;
6706   int64_t Offset = 0;
6707   if (TLI.isGAPlusOffset(Base, GV, Offset))
6708     return (GV->getAlignment() >= N && (Offset % N) == 0);
6709   // DAG combine handles the stack object case.
6710   return false;
6711 }
6712
6713 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
6714                                      unsigned NumElems, MVT EVT,
6715                                      SDNode *&Base,
6716                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
6717                                      const TargetLowering &TLI) {
6718   Base = NULL;
6719   for (unsigned i = 0; i < NumElems; ++i) {
6720     SDValue Idx = PermMask.getOperand(i);
6721     if (Idx.getOpcode() == ISD::UNDEF) {
6722       if (!Base)
6723         return false;
6724       continue;
6725     }
6726
6727     SDValue Elt = DAG.getShuffleScalarElt(N, i);
6728     if (!Elt.getNode() ||
6729         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
6730       return false;
6731     if (!Base) {
6732       Base = Elt.getNode();
6733       if (Base->getOpcode() == ISD::UNDEF)
6734         return false;
6735       continue;
6736     }
6737     if (Elt.getOpcode() == ISD::UNDEF)
6738       continue;
6739
6740     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
6741                                EVT.getSizeInBits()/8, i, MFI))
6742       return false;
6743   }
6744   return true;
6745 }
6746
6747 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
6748 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
6749 /// if the load addresses are consecutive, non-overlapping, and in the right
6750 /// order.
6751 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
6752                                        const TargetLowering &TLI) {
6753   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6754   MVT VT = N->getValueType(0);
6755   MVT EVT = VT.getVectorElementType();
6756   SDValue PermMask = N->getOperand(2);
6757   unsigned NumElems = PermMask.getNumOperands();
6758   SDNode *Base = NULL;
6759   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
6760                                 DAG, MFI, TLI))
6761     return SDValue();
6762
6763   LoadSDNode *LD = cast<LoadSDNode>(Base);
6764   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
6765     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
6766                        LD->getSrcValueOffset(), LD->isVolatile());
6767   return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
6768                      LD->getSrcValueOffset(), LD->isVolatile(),
6769                      LD->getAlignment());
6770 }
6771
6772 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
6773 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
6774                                            const X86Subtarget *Subtarget,
6775                                            const TargetLowering &TLI) {
6776   unsigned NumOps = N->getNumOperands();
6777
6778   // Ignore single operand BUILD_VECTOR.
6779   if (NumOps == 1)
6780     return SDValue();
6781
6782   MVT VT = N->getValueType(0);
6783   MVT EVT = VT.getVectorElementType();
6784   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
6785     // We are looking for load i64 and zero extend. We want to transform
6786     // it before legalizer has a chance to expand it. Also look for i64
6787     // BUILD_PAIR bit casted to f64.
6788     return SDValue();
6789   // This must be an insertion into a zero vector.
6790   SDValue HighElt = N->getOperand(1);
6791   if (!isZeroNode(HighElt))
6792     return SDValue();
6793
6794   // Value must be a load.
6795   SDNode *Base = N->getOperand(0).getNode();
6796   if (!isa<LoadSDNode>(Base)) {
6797     if (Base->getOpcode() != ISD::BIT_CONVERT)
6798       return SDValue();
6799     Base = Base->getOperand(0).getNode();
6800     if (!isa<LoadSDNode>(Base))
6801       return SDValue();
6802   }
6803
6804   // Transform it into VZEXT_LOAD addr.
6805   LoadSDNode *LD = cast<LoadSDNode>(Base);
6806
6807   // Load must not be an extload.
6808   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
6809     return SDValue();
6810
6811   return DAG.getNode(X86ISD::VZEXT_LOAD, VT, LD->getChain(), LD->getBasePtr());
6812 }
6813
6814 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
6815 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
6816                                       const X86Subtarget *Subtarget) {
6817   SDValue Cond = N->getOperand(0);
6818
6819   // If we have SSE[12] support, try to form min/max nodes.
6820   if (Subtarget->hasSSE2() &&
6821       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
6822     if (Cond.getOpcode() == ISD::SETCC) {
6823       // Get the LHS/RHS of the select.
6824       SDValue LHS = N->getOperand(1);
6825       SDValue RHS = N->getOperand(2);
6826       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
6827
6828       unsigned Opcode = 0;
6829       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
6830         switch (CC) {
6831         default: break;
6832         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
6833         case ISD::SETULE:
6834         case ISD::SETLE:
6835           if (!UnsafeFPMath) break;
6836           // FALL THROUGH.
6837         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
6838         case ISD::SETLT:
6839           Opcode = X86ISD::FMIN;
6840           break;
6841
6842         case ISD::SETOGT: // (X > Y) ? X : Y -> max
6843         case ISD::SETUGT:
6844         case ISD::SETGT:
6845           if (!UnsafeFPMath) break;
6846           // FALL THROUGH.
6847         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
6848         case ISD::SETGE:
6849           Opcode = X86ISD::FMAX;
6850           break;
6851         }
6852       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
6853         switch (CC) {
6854         default: break;
6855         case ISD::SETOGT: // (X > Y) ? Y : X -> min
6856         case ISD::SETUGT:
6857         case ISD::SETGT:
6858           if (!UnsafeFPMath) break;
6859           // FALL THROUGH.
6860         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
6861         case ISD::SETGE:
6862           Opcode = X86ISD::FMIN;
6863           break;
6864
6865         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
6866         case ISD::SETULE:
6867         case ISD::SETLE:
6868           if (!UnsafeFPMath) break;
6869           // FALL THROUGH.
6870         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
6871         case ISD::SETLT:
6872           Opcode = X86ISD::FMAX;
6873           break;
6874         }
6875       }
6876
6877       if (Opcode)
6878         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
6879     }
6880
6881   }
6882
6883   return SDValue();
6884 }
6885
6886 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
6887 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
6888                                      const X86Subtarget *Subtarget) {
6889   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
6890   // the FP state in cases where an emms may be missing.
6891   // A preferable solution to the general problem is to figure out the right
6892   // places to insert EMMS.  This qualifies as a quick hack.
6893   StoreSDNode *St = cast<StoreSDNode>(N);
6894   if (St->getValue().getValueType().isVector() &&
6895       St->getValue().getValueType().getSizeInBits() == 64 &&
6896       isa<LoadSDNode>(St->getValue()) &&
6897       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
6898       St->getChain().hasOneUse() && !St->isVolatile()) {
6899     SDNode* LdVal = St->getValue().getNode();
6900     LoadSDNode *Ld = 0;
6901     int TokenFactorIndex = -1;
6902     SmallVector<SDValue, 8> Ops;
6903     SDNode* ChainVal = St->getChain().getNode();
6904     // Must be a store of a load.  We currently handle two cases:  the load
6905     // is a direct child, and it's under an intervening TokenFactor.  It is
6906     // possible to dig deeper under nested TokenFactors.
6907     if (ChainVal == LdVal)
6908       Ld = cast<LoadSDNode>(St->getChain());
6909     else if (St->getValue().hasOneUse() &&
6910              ChainVal->getOpcode() == ISD::TokenFactor) {
6911       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
6912         if (ChainVal->getOperand(i).getNode() == LdVal) {
6913           TokenFactorIndex = i;
6914           Ld = cast<LoadSDNode>(St->getValue());
6915         } else
6916           Ops.push_back(ChainVal->getOperand(i));
6917       }
6918     }
6919     if (Ld) {
6920       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
6921       if (Subtarget->is64Bit()) {
6922         SDValue NewLd = DAG.getLoad(MVT::i64, Ld->getChain(),
6923                                       Ld->getBasePtr(), Ld->getSrcValue(),
6924                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
6925                                       Ld->getAlignment());
6926         SDValue NewChain = NewLd.getValue(1);
6927         if (TokenFactorIndex != -1) {
6928           Ops.push_back(NewChain);
6929           NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0],
6930                                  Ops.size());
6931         }
6932         return DAG.getStore(NewChain, NewLd, St->getBasePtr(),
6933                             St->getSrcValue(), St->getSrcValueOffset(),
6934                             St->isVolatile(), St->getAlignment());
6935       }
6936
6937       // Otherwise, lower to two 32-bit copies.
6938       SDValue LoAddr = Ld->getBasePtr();
6939       SDValue HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
6940                                      DAG.getConstant(4, MVT::i32));
6941
6942       SDValue LoLd = DAG.getLoad(MVT::i32, Ld->getChain(), LoAddr,
6943                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
6944                                    Ld->isVolatile(), Ld->getAlignment());
6945       SDValue HiLd = DAG.getLoad(MVT::i32, Ld->getChain(), HiAddr,
6946                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
6947                                    Ld->isVolatile(),
6948                                    MinAlign(Ld->getAlignment(), 4));
6949
6950       SDValue NewChain = LoLd.getValue(1);
6951       if (TokenFactorIndex != -1) {
6952         Ops.push_back(LoLd);
6953         Ops.push_back(HiLd);
6954         NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0],
6955                                Ops.size());
6956       }
6957
6958       LoAddr = St->getBasePtr();
6959       HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
6960                            DAG.getConstant(4, MVT::i32));
6961
6962       SDValue LoSt = DAG.getStore(NewChain, LoLd, LoAddr,
6963                           St->getSrcValue(), St->getSrcValueOffset(),
6964                           St->isVolatile(), St->getAlignment());
6965       SDValue HiSt = DAG.getStore(NewChain, HiLd, HiAddr,
6966                                     St->getSrcValue(),
6967                                     St->getSrcValueOffset() + 4,
6968                                     St->isVolatile(),
6969                                     MinAlign(St->getAlignment(), 4));
6970       return DAG.getNode(ISD::TokenFactor, MVT::Other, LoSt, HiSt);
6971     }
6972   }
6973   return SDValue();
6974 }
6975
6976 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
6977 /// X86ISD::FXOR nodes.
6978 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
6979   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
6980   // F[X]OR(0.0, x) -> x
6981   // F[X]OR(x, 0.0) -> x
6982   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
6983     if (C->getValueAPF().isPosZero())
6984       return N->getOperand(1);
6985   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
6986     if (C->getValueAPF().isPosZero())
6987       return N->getOperand(0);
6988   return SDValue();
6989 }
6990
6991 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
6992 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
6993   // FAND(0.0, x) -> 0.0
6994   // FAND(x, 0.0) -> 0.0
6995   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
6996     if (C->getValueAPF().isPosZero())
6997       return N->getOperand(0);
6998   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
6999     if (C->getValueAPF().isPosZero())
7000       return N->getOperand(1);
7001   return SDValue();
7002 }
7003
7004
7005 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
7006                                                DAGCombinerInfo &DCI) const {
7007   SelectionDAG &DAG = DCI.DAG;
7008   switch (N->getOpcode()) {
7009   default: break;
7010   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
7011   case ISD::BUILD_VECTOR:
7012     return PerformBuildVectorCombine(N, DAG, Subtarget, *this);
7013   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
7014   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
7015   case X86ISD::FXOR:
7016   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
7017   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
7018   }
7019
7020   return SDValue();
7021 }
7022
7023 //===----------------------------------------------------------------------===//
7024 //                           X86 Inline Assembly Support
7025 //===----------------------------------------------------------------------===//
7026
7027 /// getConstraintType - Given a constraint letter, return the type of
7028 /// constraint it is for this target.
7029 X86TargetLowering::ConstraintType
7030 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
7031   if (Constraint.size() == 1) {
7032     switch (Constraint[0]) {
7033     case 'A':
7034     case 'f':
7035     case 'r':
7036     case 'R':
7037     case 'l':
7038     case 'q':
7039     case 'Q':
7040     case 'x':
7041     case 'y':
7042     case 'Y':
7043       return C_RegisterClass;
7044     default:
7045       break;
7046     }
7047   }
7048   return TargetLowering::getConstraintType(Constraint);
7049 }
7050
7051 /// LowerXConstraint - try to replace an X constraint, which matches anything,
7052 /// with another that has more specific requirements based on the type of the
7053 /// corresponding operand.
7054 const char *X86TargetLowering::
7055 LowerXConstraint(MVT ConstraintVT) const {
7056   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
7057   // 'f' like normal targets.
7058   if (ConstraintVT.isFloatingPoint()) {
7059     if (Subtarget->hasSSE2())
7060       return "Y";
7061     if (Subtarget->hasSSE1())
7062       return "x";
7063   }
7064
7065   return TargetLowering::LowerXConstraint(ConstraintVT);
7066 }
7067
7068 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
7069 /// vector.  If it is invalid, don't add anything to Ops.
7070 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
7071                                                      char Constraint,
7072                                                      std::vector<SDValue>&Ops,
7073                                                      SelectionDAG &DAG) const {
7074   SDValue Result(0, 0);
7075
7076   switch (Constraint) {
7077   default: break;
7078   case 'I':
7079     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7080       if (C->getValue() <= 31) {
7081         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
7082         break;
7083       }
7084     }
7085     return;
7086   case 'N':
7087     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7088       if (C->getValue() <= 255) {
7089         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
7090         break;
7091       }
7092     }
7093     return;
7094   case 'i': {
7095     // Literal immediates are always ok.
7096     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
7097       Result = DAG.getTargetConstant(CST->getValue(), Op.getValueType());
7098       break;
7099     }
7100
7101     // If we are in non-pic codegen mode, we allow the address of a global (with
7102     // an optional displacement) to be used with 'i'.
7103     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
7104     int64_t Offset = 0;
7105
7106     // Match either (GA) or (GA+C)
7107     if (GA) {
7108       Offset = GA->getOffset();
7109     } else if (Op.getOpcode() == ISD::ADD) {
7110       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7111       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7112       if (C && GA) {
7113         Offset = GA->getOffset()+C->getValue();
7114       } else {
7115         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7116         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7117         if (C && GA)
7118           Offset = GA->getOffset()+C->getValue();
7119         else
7120           C = 0, GA = 0;
7121       }
7122     }
7123
7124     if (GA) {
7125       // If addressing this global requires a load (e.g. in PIC mode), we can't
7126       // match.
7127       if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(), getTargetMachine(),
7128                                          false))
7129         return;
7130
7131       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
7132                                       Offset);
7133       Result = Op;
7134       break;
7135     }
7136
7137     // Otherwise, not valid for this mode.
7138     return;
7139   }
7140   }
7141
7142   if (Result.getNode()) {
7143     Ops.push_back(Result);
7144     return;
7145   }
7146   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
7147 }
7148
7149 std::vector<unsigned> X86TargetLowering::
7150 getRegClassForInlineAsmConstraint(const std::string &Constraint,
7151                                   MVT VT) const {
7152   if (Constraint.size() == 1) {
7153     // FIXME: not handling fp-stack yet!
7154     switch (Constraint[0]) {      // GCC X86 Constraint Letters
7155     default: break;  // Unknown constraint letter
7156     case 'A':   // EAX/EDX
7157       if (VT == MVT::i32 || VT == MVT::i64)
7158         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
7159       break;
7160     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
7161     case 'Q':   // Q_REGS
7162       if (VT == MVT::i32)
7163         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
7164       else if (VT == MVT::i16)
7165         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
7166       else if (VT == MVT::i8)
7167         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
7168       else if (VT == MVT::i64)
7169         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
7170       break;
7171     }
7172   }
7173
7174   return std::vector<unsigned>();
7175 }
7176
7177 std::pair<unsigned, const TargetRegisterClass*>
7178 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
7179                                                 MVT VT) const {
7180   // First, see if this is a constraint that directly corresponds to an LLVM
7181   // register class.
7182   if (Constraint.size() == 1) {
7183     // GCC Constraint Letters
7184     switch (Constraint[0]) {
7185     default: break;
7186     case 'r':   // GENERAL_REGS
7187     case 'R':   // LEGACY_REGS
7188     case 'l':   // INDEX_REGS
7189       if (VT == MVT::i64 && Subtarget->is64Bit())
7190         return std::make_pair(0U, X86::GR64RegisterClass);
7191       if (VT == MVT::i32)
7192         return std::make_pair(0U, X86::GR32RegisterClass);
7193       else if (VT == MVT::i16)
7194         return std::make_pair(0U, X86::GR16RegisterClass);
7195       else if (VT == MVT::i8)
7196         return std::make_pair(0U, X86::GR8RegisterClass);
7197       break;
7198     case 'f':  // FP Stack registers.
7199       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
7200       // value to the correct fpstack register class.
7201       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
7202         return std::make_pair(0U, X86::RFP32RegisterClass);
7203       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
7204         return std::make_pair(0U, X86::RFP64RegisterClass);
7205       return std::make_pair(0U, X86::RFP80RegisterClass);
7206     case 'y':   // MMX_REGS if MMX allowed.
7207       if (!Subtarget->hasMMX()) break;
7208       return std::make_pair(0U, X86::VR64RegisterClass);
7209       break;
7210     case 'Y':   // SSE_REGS if SSE2 allowed
7211       if (!Subtarget->hasSSE2()) break;
7212       // FALL THROUGH.
7213     case 'x':   // SSE_REGS if SSE1 allowed
7214       if (!Subtarget->hasSSE1()) break;
7215
7216       switch (VT.getSimpleVT()) {
7217       default: break;
7218       // Scalar SSE types.
7219       case MVT::f32:
7220       case MVT::i32:
7221         return std::make_pair(0U, X86::FR32RegisterClass);
7222       case MVT::f64:
7223       case MVT::i64:
7224         return std::make_pair(0U, X86::FR64RegisterClass);
7225       // Vector types.
7226       case MVT::v16i8:
7227       case MVT::v8i16:
7228       case MVT::v4i32:
7229       case MVT::v2i64:
7230       case MVT::v4f32:
7231       case MVT::v2f64:
7232         return std::make_pair(0U, X86::VR128RegisterClass);
7233       }
7234       break;
7235     }
7236   }
7237
7238   // Use the default implementation in TargetLowering to convert the register
7239   // constraint into a member of a register class.
7240   std::pair<unsigned, const TargetRegisterClass*> Res;
7241   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
7242
7243   // Not found as a standard register?
7244   if (Res.second == 0) {
7245     // GCC calls "st(0)" just plain "st".
7246     if (StringsEqualNoCase("{st}", Constraint)) {
7247       Res.first = X86::ST0;
7248       Res.second = X86::RFP80RegisterClass;
7249     }
7250
7251     return Res;
7252   }
7253
7254   // Otherwise, check to see if this is a register class of the wrong value
7255   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
7256   // turn into {ax},{dx}.
7257   if (Res.second->hasType(VT))
7258     return Res;   // Correct type already, nothing to do.
7259
7260   // All of the single-register GCC register classes map their values onto
7261   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
7262   // really want an 8-bit or 32-bit register, map to the appropriate register
7263   // class and return the appropriate register.
7264   if (Res.second == X86::GR16RegisterClass) {
7265     if (VT == MVT::i8) {
7266       unsigned DestReg = 0;
7267       switch (Res.first) {
7268       default: break;
7269       case X86::AX: DestReg = X86::AL; break;
7270       case X86::DX: DestReg = X86::DL; break;
7271       case X86::CX: DestReg = X86::CL; break;
7272       case X86::BX: DestReg = X86::BL; break;
7273       }
7274       if (DestReg) {
7275         Res.first = DestReg;
7276         Res.second = Res.second = X86::GR8RegisterClass;
7277       }
7278     } else if (VT == MVT::i32) {
7279       unsigned DestReg = 0;
7280       switch (Res.first) {
7281       default: break;
7282       case X86::AX: DestReg = X86::EAX; break;
7283       case X86::DX: DestReg = X86::EDX; break;
7284       case X86::CX: DestReg = X86::ECX; break;
7285       case X86::BX: DestReg = X86::EBX; break;
7286       case X86::SI: DestReg = X86::ESI; break;
7287       case X86::DI: DestReg = X86::EDI; break;
7288       case X86::BP: DestReg = X86::EBP; break;
7289       case X86::SP: DestReg = X86::ESP; break;
7290       }
7291       if (DestReg) {
7292         Res.first = DestReg;
7293         Res.second = Res.second = X86::GR32RegisterClass;
7294       }
7295     } else if (VT == MVT::i64) {
7296       unsigned DestReg = 0;
7297       switch (Res.first) {
7298       default: break;
7299       case X86::AX: DestReg = X86::RAX; break;
7300       case X86::DX: DestReg = X86::RDX; break;
7301       case X86::CX: DestReg = X86::RCX; break;
7302       case X86::BX: DestReg = X86::RBX; break;
7303       case X86::SI: DestReg = X86::RSI; break;
7304       case X86::DI: DestReg = X86::RDI; break;
7305       case X86::BP: DestReg = X86::RBP; break;
7306       case X86::SP: DestReg = X86::RSP; break;
7307       }
7308       if (DestReg) {
7309         Res.first = DestReg;
7310         Res.second = Res.second = X86::GR64RegisterClass;
7311       }
7312     }
7313   } else if (Res.second == X86::FR32RegisterClass ||
7314              Res.second == X86::FR64RegisterClass ||
7315              Res.second == X86::VR128RegisterClass) {
7316     // Handle references to XMM physical registers that got mapped into the
7317     // wrong class.  This can happen with constraints like {xmm0} where the
7318     // target independent register mapper will just pick the first match it can
7319     // find, ignoring the required type.
7320     if (VT == MVT::f32)
7321       Res.second = X86::FR32RegisterClass;
7322     else if (VT == MVT::f64)
7323       Res.second = X86::FR64RegisterClass;
7324     else if (X86::VR128RegisterClass->hasType(VT))
7325       Res.second = X86::VR128RegisterClass;
7326   }
7327
7328   return Res;
7329 }