lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86MCTargetExpr.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new TargetLoweringObjectFileMachO();
  77   case X86Subtarget::isELF:
  78    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  79      return new X8664_ELFTargetObjectFile(TM);
  80     return new X8632_ELFTargetObjectFile(TM);
  81   case X86Subtarget::isMingw:
  82   case X86Subtarget::isCygwin:
  83   case X86Subtarget::isWindows:
  84     return new TargetLoweringObjectFileCOFF();
  85   }
  86 }
  87
  88 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  89   : TargetLowering(TM, createTLOF(TM)) {
  90   Subtarget = &TM.getSubtarget<X86Subtarget>();
  91   X86ScalarSSEf64 = Subtarget->hasSSE2();
  92   X86ScalarSSEf32 = Subtarget->hasSSE1();
  93   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  94
  95   RegInfo = TM.getRegisterInfo();
  96   TD = getTargetData();
  97
  98   // Set up the TargetLowering object.
  99
 100   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 101   setShiftAmountType(MVT::i8);
 102   setBooleanContents(ZeroOrOneBooleanContent);
 103   setSchedulingPreference(SchedulingForRegPressure);
 104   setStackPointerRegisterToSaveRestore(X86StackPtr);
 105
 106   if (Subtarget->isTargetDarwin()) {
 107     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 108     setUseUnderscoreSetJmp(false);
 109     setUseUnderscoreLongJmp(false);
 110   } else if (Subtarget->isTargetMingw()) {
 111     // MS runtime is weird: it exports _setjmp, but longjmp!
 112     setUseUnderscoreSetJmp(true);
 113     setUseUnderscoreLongJmp(false);
 114   } else {
 115     setUseUnderscoreSetJmp(true);
 116     setUseUnderscoreLongJmp(true);
 117   }
 118
 119   // Set up the register classes.
 120   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 121   if (!Disable16Bit)
 122     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 123   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 124   if (Subtarget->is64Bit())
 125     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 126
 127   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 128
 129   // We don't accept any truncstore of integer registers.
 130   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 131   if (!Disable16Bit)
 132     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 133   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 134   if (!Disable16Bit)
 135     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 136   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 137   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 138
 139   // SETOEQ and SETUNE require checking two conditions.
 140   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 142   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 146
 147   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 148   // operation.
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 152
 153   if (Subtarget->is64Bit()) {
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 155     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 156   } else if (!UseSoftFloat) {
 157     if (X86ScalarSSEf64) {
 158       // We have an impenetrably clever algorithm for ui64->double only.
 159       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 160     }
 161     // We have an algorithm for SSE2, and we turn this into a 64-bit
 162     // FILD for other targets.
 163     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 164   }
 165
 166   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 167   // this operation.
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 169   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 170
 171   if (!UseSoftFloat) {
 172     // SSE has no i16 to fp conversion, only i32
 173     if (X86ScalarSSEf32) {
 174       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 175       // f32 and f64 cases are Legal, f80 case is not
 176       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 177     } else {
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 180     }
 181   } else {
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 183     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 184   }
 185
 186   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 187   // are Legal, f80 is custom lowered.
 188   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 189   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 190
 191   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 192   // this operation.
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 194   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 195
 196   if (X86ScalarSSEf32) {
 197     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 198     // f32 and f64 cases are Legal, f80 case is not
 199     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 200   } else {
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 203   }
 204
 205   // Handle FP_TO_UINT by promoting the destination to a larger signed
 206   // conversion.
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 210
 211   if (Subtarget->is64Bit()) {
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 213     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 214   } else if (!UseSoftFloat) {
 215     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 216       // Expand FP_TO_UINT into a select.
 217       // FIXME: We would like to use a Custom expander here eventually to do
 218       // the optimal thing for SSE vs. the default expansion in the legalizer.
 219       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 220     else
 221       // With SSE3 we can use fisttpll to convert to a signed i64; without
 222       // SSE, we're stuck with a fistpll.
 223       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 224   }
 225
 226   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 227   if (!X86ScalarSSEf64) {
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 229     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 230   }
 231
 232   // Scalar integer divide and remainder are lowered to use operations that
 233   // produce two results, to match the available instructions. This exposes
 234   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 235   // into a single instruction.
 236   //
 237   // Scalar integer multiply-high is also lowered to use two-result
 238   // operations, to match the available instructions. However, plain multiply
 239   // (low) operations are left as Legal, as there are single-result
 240   // instructions for this in x86. Using the two-result multiply instructions
 241   // when both high and low results are needed must be arranged by dagcombine.
 242   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 243   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 244   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 246   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 248   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 249   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 250   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 252   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 254   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 255   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 256   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 258   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 260   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 261   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 262   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 264   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 266
 267   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 268   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 269   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 270   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 271   if (Subtarget->is64Bit())
 272     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 276   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 280   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 281
 282   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 286   if (Disable16Bit) {
 287     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 288     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 289   } else {
 290     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 292   }
 293   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 294   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 295   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 298     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 299     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 300   }
 301
 302   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 303   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 304
 305   // These should be promoted to a larger select which is supported.
 306   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 307   // X86 wants to expand cmov itself.
 308   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 316   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 318   if (Disable16Bit)
 319     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 320   else
 321     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 328     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 329   }
 330   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 331
 332   // Darwin ABI issue.
 333   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 334   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 336   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 337   if (Subtarget->is64Bit())
 338     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 339   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 340   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 341   if (Subtarget->is64Bit()) {
 342     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 343     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 344     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 345     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 346     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 347   }
 348   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 349   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 351   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 352   if (Subtarget->is64Bit()) {
 353     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 355     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 356   }
 357
 358   if (Subtarget->hasSSE1())
 359     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 360
 361   if (!Subtarget->hasSSE2())
 362     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 363
 364   // Expand certain atomics
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 369
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 374
 375   if (!Subtarget->is64Bit()) {
 376     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 383   }
 384
 385   // FIXME - use subtarget debug flags
 386   if (!Subtarget->isTargetDarwin() &&
 387       !Subtarget->isTargetELF() &&
 388       !Subtarget->isTargetCygMing()) {
 389     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 390   }
 391
 392   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 393   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 396   if (Subtarget->is64Bit()) {
 397     setExceptionPointerRegister(X86::RAX);
 398     setExceptionSelectorRegister(X86::RDX);
 399   } else {
 400     setExceptionPointerRegister(X86::EAX);
 401     setExceptionSelectorRegister(X86::EDX);
 402   }
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 404   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 405
 406   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 407
 408   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 409
 410   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 411   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 412   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 413   if (Subtarget->is64Bit()) {
 414     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 415     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 416   } else {
 417     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 418     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 419   }
 420
 421   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 422   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 423   if (Subtarget->is64Bit())
 424     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 425   if (Subtarget->isTargetCygMing())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 427   else
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 429
 430   if (!UseSoftFloat && X86ScalarSSEf64) {
 431     // f32 and f64 use SSE.
 432     // Set up the FP register classes.
 433     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 434     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 435
 436     // Use ANDPD to simulate FABS.
 437     setOperationAction(ISD::FABS , MVT::f64, Custom);
 438     setOperationAction(ISD::FABS , MVT::f32, Custom);
 439
 440     // Use XORP to simulate FNEG.
 441     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 442     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 443
 444     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 446     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 447
 448     // We don't support sin/cos/fmod
 449     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 450     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 451     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 453
 454     // Expand FP immediates into loads from the stack, except for the special
 455     // cases we handle.
 456     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 457     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 458   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 459     // Use SSE for f32, x87 for f64.
 460     // Set up the FP register classes.
 461     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 462     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 463
 464     // Use ANDPS to simulate FABS.
 465     setOperationAction(ISD::FABS , MVT::f32, Custom);
 466
 467     // Use XORP to simulate FNEG.
 468     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 469
 470     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 471
 472     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 475
 476     // We don't support sin/cos/fmod
 477     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 478     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 479
 480     // Special cases we handle for FP constants.
 481     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 482     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 483     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 484     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 485     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 486
 487     if (!UnsafeFPMath) {
 488       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 489       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 490     }
 491   } else if (!UseSoftFloat) {
 492     // f32 and f64 in x87.
 493     // Set up the FP register classes.
 494     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 495     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 496
 497     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 498     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 500     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 501
 502     if (!UnsafeFPMath) {
 503       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 504       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 505     }
 506     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 507     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 508     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 509     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 510     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 511     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 512     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 513     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 514   }
 515
 516   // Long double always uses X87.
 517   if (!UseSoftFloat) {
 518     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 519     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 520     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 521     {
 522       bool ignored;
 523       APFloat TmpFlt(+0.0);
 524       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 525                      &ignored);
 526       addLegalFPImmediate(TmpFlt);  // FLD0
 527       TmpFlt.changeSign();
 528       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 529       APFloat TmpFlt2(+1.0);
 530       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 531                       &ignored);
 532       addLegalFPImmediate(TmpFlt2);  // FLD1
 533       TmpFlt2.changeSign();
 534       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 535     }
 536
 537     if (!UnsafeFPMath) {
 538       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 539       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 540     }
 541   }
 542
 543   // Always use a library call for pow.
 544   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 546   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 547
 548   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 550   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 552   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 553
 554   // First set operation action for all vector types to either promote
 555   // (for widening) or expand (for scalarization). Then we will selectively
 556   // turn on ones that can be effectively codegen'd.
 557   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 558        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 559     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 575     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 608     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 613          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 614       setTruncStoreAction((MVT::SimpleValueType)VT,
 615                           (MVT::SimpleValueType)InnerVT, Expand);
 616     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619   }
 620
 621   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 622   // with -msoft-float, disable use of MMX as well.
 623   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 624     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 628     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 629
 630     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 631     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 633     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 634
 635     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 636     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 638     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 639
 640     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 641     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 642
 643     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 671     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 672     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 673     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 674     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 675     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 676
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 682
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 687
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 692
 693     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 694
 695     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 702   }
 703
 704   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 705     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 706
 707     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 712     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 713     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 716     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 717     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 718     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 719   }
 720
 721   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 722     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 723
 724     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 725     // registers cannot be used even for integer operations.
 726     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 730
 731     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 736     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 740     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 741     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 746     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 747
 748     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 752
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 754     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 758
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 764
 765     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 766     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 767       EVT VT = (MVT::SimpleValueType)i;
 768       // Do not attempt to custom lower non-power-of-2 vectors
 769       if (!isPowerOf2_32(VT.getVectorNumElements()))
 770         continue;
 771       // Do not attempt to custom lower non-128-bit vectors
 772       if (!VT.is128BitVector())
 773         continue;
 774       setOperationAction(ISD::BUILD_VECTOR,
 775                          VT.getSimpleVT().SimpleTy, Custom);
 776       setOperationAction(ISD::VECTOR_SHUFFLE,
 777                          VT.getSimpleVT().SimpleTy, Custom);
 778       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 779                          VT.getSimpleVT().SimpleTy, Custom);
 780     }
 781
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 785     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 786     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 787     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 788
 789     if (Subtarget->is64Bit()) {
 790       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 791       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 792     }
 793
 794     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 795     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 796       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 797       EVT VT = SVT;
 798
 799       // Do not attempt to promote non-128-bit vectors
 800       if (!VT.is128BitVector()) {
 801         continue;
 802       }
 803       setOperationAction(ISD::AND,    SVT, Promote);
 804       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::OR,     SVT, Promote);
 806       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 807       setOperationAction(ISD::XOR,    SVT, Promote);
 808       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 809       setOperationAction(ISD::LOAD,   SVT, Promote);
 810       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 811       setOperationAction(ISD::SELECT, SVT, Promote);
 812       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 813     }
 814
 815     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 816
 817     // Custom lower v2i64 and v2f64 selects.
 818     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 820     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 821     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 822
 823     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 824     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 825     if (!DisableMMX && Subtarget->hasMMX()) {
 826       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 827       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 828     }
 829   }
 830
 831   if (Subtarget->hasSSE41()) {
 832     // FIXME: Do we need to handle scalar-to-vector here?
 833     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 834
 835     // i8 and i16 vectors are custom , because the source register and source
 836     // source memory operand types are not the same width.  f32 vectors are
 837     // custom since the immediate controlling the insert encodes additional
 838     // information.
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 843
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 847     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 848
 849     if (Subtarget->is64Bit()) {
 850       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 851       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 852     }
 853   }
 854
 855   if (Subtarget->hasSSE42()) {
 856     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 857   }
 858
 859   if (!UseSoftFloat && Subtarget->hasAVX()) {
 860     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 863     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 864
 865     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 869     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 873     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 874     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 875     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 876     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 877     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 878     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 879     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 880
 881     // Operations to consider commented out -v16i16 v32i8
 882     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 883     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 884     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 885     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 886     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 887     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 888     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 889     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 890     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 894     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 895     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 896
 897     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 899     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 900     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 901
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 903     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 904     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 907
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 909     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 911     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 913     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 914
 915 #if 0
 916     // Not sure we want to do this since there are no 256-bit integer
 917     // operations in AVX
 918
 919     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 920     // This includes 256-bit vectors
 921     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 922       EVT VT = (MVT::SimpleValueType)i;
 923
 924       // Do not attempt to custom lower non-power-of-2 vectors
 925       if (!isPowerOf2_32(VT.getVectorNumElements()))
 926         continue;
 927
 928       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 929       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 930       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 931     }
 932
 933     if (Subtarget->is64Bit()) {
 934       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 935       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 936     }
 937 #endif
 938
 939 #if 0
 940     // Not sure we want to do this since there are no 256-bit integer
 941     // operations in AVX
 942
 943     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 944     // Including 256-bit vectors
 945     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 946       EVT VT = (MVT::SimpleValueType)i;
 947
 948       if (!VT.is256BitVector()) {
 949         continue;
 950       }
 951       setOperationAction(ISD::AND,    VT, Promote);
 952       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 953       setOperationAction(ISD::OR,     VT, Promote);
 954       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 955       setOperationAction(ISD::XOR,    VT, Promote);
 956       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 957       setOperationAction(ISD::LOAD,   VT, Promote);
 958       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 959       setOperationAction(ISD::SELECT, VT, Promote);
 960       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 961     }
 962
 963     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 964 #endif
 965   }
 966
 967   // We want to custom lower some of our intrinsics.
 968   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 969
 970   // Add/Sub/Mul with overflow operations are custom lowered.
 971   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 972   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 974   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 976   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 978   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 980   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 981
 982   if (!Subtarget->is64Bit()) {
 983     // These libcalls are not available in 32-bit.
 984     setLibcallName(RTLIB::SHL_I128, 0);
 985     setLibcallName(RTLIB::SRL_I128, 0);
 986     setLibcallName(RTLIB::SRA_I128, 0);
 987   }
 988
 989   // We have target-specific dag combine patterns for the following nodes:
 990   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 991   setTargetDAGCombine(ISD::BUILD_VECTOR);
 992   setTargetDAGCombine(ISD::SELECT);
 993   setTargetDAGCombine(ISD::SHL);
 994   setTargetDAGCombine(ISD::SRA);
 995   setTargetDAGCombine(ISD::SRL);
 996   setTargetDAGCombine(ISD::OR);
 997   setTargetDAGCombine(ISD::STORE);
 998   setTargetDAGCombine(ISD::MEMBARRIER);
 999   setTargetDAGCombine(ISD::ZERO_EXTEND);
1000   if (Subtarget->is64Bit())
1001     setTargetDAGCombine(ISD::MUL);
1002
1003   computeRegisterProperties();
1004
1005   // FIXME: These should be based on subtarget info. Plus, the values should
1006   // be smaller when we are in optimizing for size mode.
1007   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1008   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1009   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1010   setPrefLoopAlignment(16);
1011   benefitFromCodePlacementOpt = true;
1012 }
1013
1014
1015 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1016   return MVT::i8;
1017 }
1018
1019
1020 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1021 /// the desired ByVal argument alignment.
1022 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1023   if (MaxAlign == 16)
1024     return;
1025   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1026     if (VTy->getBitWidth() == 128)
1027       MaxAlign = 16;
1028   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1029     unsigned EltAlign = 0;
1030     getMaxByValAlign(ATy->getElementType(), EltAlign);
1031     if (EltAlign > MaxAlign)
1032       MaxAlign = EltAlign;
1033   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1034     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1035       unsigned EltAlign = 0;
1036       getMaxByValAlign(STy->getElementType(i), EltAlign);
1037       if (EltAlign > MaxAlign)
1038         MaxAlign = EltAlign;
1039       if (MaxAlign == 16)
1040         break;
1041     }
1042   }
1043   return;
1044 }
1045
1046 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1047 /// function arguments in the caller parameter area. For X86, aggregates
1048 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1049 /// are at 4-byte boundaries.
1050 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1051   if (Subtarget->is64Bit()) {
1052     // Max of 8 and alignment of type.
1053     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1054     if (TyAlign > 8)
1055       return TyAlign;
1056     return 8;
1057   }
1058
1059   unsigned Align = 4;
1060   if (Subtarget->hasSSE1())
1061     getMaxByValAlign(Ty, Align);
1062   return Align;
1063 }
1064
1065 /// getOptimalMemOpType - Returns the target specific optimal type for load
1066 /// and store operations as a result of memset, memcpy, and memmove
1067 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1068 /// determining it.
1069 EVT
1070 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1071                                        bool isSrcConst, bool isSrcStr,
1072                                        SelectionDAG &DAG) const {
1073   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1074   // linux.  This is because the stack realignment code can't handle certain
1075   // cases like PR2962.  This should be removed when PR2962 is fixed.
1076   const Function *F = DAG.getMachineFunction().getFunction();
1077   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1078   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1079     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1080       return MVT::v4i32;
1081     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1082       return MVT::v4f32;
1083   }
1084   if (Subtarget->is64Bit() && Size >= 8)
1085     return MVT::i64;
1086   return MVT::i32;
1087 }
1088
1089 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1090 /// current function.  The returned value is a member of the
1091 /// MachineJumpTableInfo::JTEntryKind enum.
1092 unsigned X86TargetLowering::getJumpTableEncoding() const {
1093   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1094   // symbol.
1095   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1096       Subtarget->isPICStyleGOT())
1097     return MachineJumpTableInfo::EK_Custom32;
1098
1099   // Otherwise, use the normal jump table encoding heuristics.
1100   return TargetLowering::getJumpTableEncoding();
1101 }
1102
1103 /// getPICBaseSymbol - Return the X86-32 PIC base.
1104 MCSymbol *
1105 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1106                                     MCContext &Ctx) const {
1107   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1108   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1109                                Twine(MF->getFunctionNumber())+"$pb");
1110 }
1111
1112
1113 const MCExpr *
1114 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1115                                              const MachineBasicBlock *MBB,
1116                                              unsigned uid,MCContext &Ctx) const{
1117   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1118          Subtarget->isPICStyleGOT());
1119   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1120   // entries.
1121   return X86MCTargetExpr::Create(MBB->getSymbol(Ctx),
1122                                  X86MCTargetExpr::GOTOFF, Ctx);
1123 }
1124
1125 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1126 /// jumptable.
1127 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1128                                                     SelectionDAG &DAG) const {
1129   if (!Subtarget->is64Bit())
1130     // This doesn't have DebugLoc associated with it, but is not really the
1131     // same as a Register.
1132     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1133                        getPointerTy());
1134   return Table;
1135 }
1136
1137 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1138 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1139 /// MCExpr.
1140 const MCExpr *X86TargetLowering::
1141 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1142                              MCContext &Ctx) const {
1143   // X86-64 uses RIP relative addressing based on the jump table label.
1144   if (Subtarget->isPICStyleRIPRel())
1145     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1146
1147   // Otherwise, the reference is relative to the PIC base.
1148   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1149 }
1150
1151 /// getFunctionAlignment - Return the Log2 alignment of this function.
1152 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1153   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1154 }
1155
1156 //===----------------------------------------------------------------------===//
1157 //               Return Value Calling Convention Implementation
1158 //===----------------------------------------------------------------------===//
1159
1160 #include "X86GenCallingConv.inc"
1161
1162 bool
1163 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1164                         const SmallVectorImpl<EVT> &OutTys,
1165                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1166                         SelectionDAG &DAG) {
1167   SmallVector<CCValAssign, 16> RVLocs;
1168   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1169                  RVLocs, *DAG.getContext());
1170   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1171 }
1172
1173 SDValue
1174 X86TargetLowering::LowerReturn(SDValue Chain,
1175                                CallingConv::ID CallConv, bool isVarArg,
1176                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1177                                DebugLoc dl, SelectionDAG &DAG) {
1178
1179   SmallVector<CCValAssign, 16> RVLocs;
1180   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1181                  RVLocs, *DAG.getContext());
1182   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1183
1184   // Add the regs to the liveout set for the function.
1185   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1186   for (unsigned i = 0; i != RVLocs.size(); ++i)
1187     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1188       MRI.addLiveOut(RVLocs[i].getLocReg());
1189
1190   SDValue Flag;
1191
1192   SmallVector<SDValue, 6> RetOps;
1193   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1194   // Operand #1 = Bytes To Pop
1195   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1196
1197   // Copy the result values into the output registers.
1198   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1199     CCValAssign &VA = RVLocs[i];
1200     assert(VA.isRegLoc() && "Can only return in registers!");
1201     SDValue ValToCopy = Outs[i].Val;
1202
1203     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1204     // the RET instruction and handled by the FP Stackifier.
1205     if (VA.getLocReg() == X86::ST0 ||
1206         VA.getLocReg() == X86::ST1) {
1207       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1208       // change the value to the FP stack register class.
1209       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1210         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1211       RetOps.push_back(ValToCopy);
1212       // Don't emit a copytoreg.
1213       continue;
1214     }
1215
1216     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1217     // which is returned in RAX / RDX.
1218     if (Subtarget->is64Bit()) {
1219       EVT ValVT = ValToCopy.getValueType();
1220       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1221         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1222         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1223           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1224       }
1225     }
1226
1227     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1228     Flag = Chain.getValue(1);
1229   }
1230
1231   // The x86-64 ABI for returning structs by value requires that we copy
1232   // the sret argument into %rax for the return. We saved the argument into
1233   // a virtual register in the entry block, so now we copy the value out
1234   // and into %rax.
1235   if (Subtarget->is64Bit() &&
1236       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1237     MachineFunction &MF = DAG.getMachineFunction();
1238     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1239     unsigned Reg = FuncInfo->getSRetReturnReg();
1240     if (!Reg) {
1241       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1242       FuncInfo->setSRetReturnReg(Reg);
1243     }
1244     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1245
1246     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1247     Flag = Chain.getValue(1);
1248
1249     // RAX now acts like a return value.
1250     MRI.addLiveOut(X86::RAX);
1251   }
1252
1253   RetOps[0] = Chain;  // Update chain.
1254
1255   // Add the flag if we have it.
1256   if (Flag.getNode())
1257     RetOps.push_back(Flag);
1258
1259   return DAG.getNode(X86ISD::RET_FLAG, dl,
1260                      MVT::Other, &RetOps[0], RetOps.size());
1261 }
1262
1263 /// LowerCallResult - Lower the result values of a call into the
1264 /// appropriate copies out of appropriate physical registers.
1265 ///
1266 SDValue
1267 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1268                                    CallingConv::ID CallConv, bool isVarArg,
1269                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1270                                    DebugLoc dl, SelectionDAG &DAG,
1271                                    SmallVectorImpl<SDValue> &InVals) {
1272
1273   // Assign locations to each value returned by this call.
1274   SmallVector<CCValAssign, 16> RVLocs;
1275   bool Is64Bit = Subtarget->is64Bit();
1276   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1277                  RVLocs, *DAG.getContext());
1278   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1279
1280   // Copy all of the result registers out of their specified physreg.
1281   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1282     CCValAssign &VA = RVLocs[i];
1283     EVT CopyVT = VA.getValVT();
1284
1285     // If this is x86-64, and we disabled SSE, we can't return FP values
1286     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1287         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1288       llvm_report_error("SSE register return with SSE disabled");
1289     }
1290
1291     // If this is a call to a function that returns an fp value on the floating
1292     // point stack, but where we prefer to use the value in xmm registers, copy
1293     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1294     if ((VA.getLocReg() == X86::ST0 ||
1295          VA.getLocReg() == X86::ST1) &&
1296         isScalarFPTypeInSSEReg(VA.getValVT())) {
1297       CopyVT = MVT::f80;
1298     }
1299
1300     SDValue Val;
1301     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1302       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1303       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1304         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1305                                    MVT::v2i64, InFlag).getValue(1);
1306         Val = Chain.getValue(0);
1307         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1308                           Val, DAG.getConstant(0, MVT::i64));
1309       } else {
1310         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1311                                    MVT::i64, InFlag).getValue(1);
1312         Val = Chain.getValue(0);
1313       }
1314       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1315     } else {
1316       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1317                                  CopyVT, InFlag).getValue(1);
1318       Val = Chain.getValue(0);
1319     }
1320     InFlag = Chain.getValue(2);
1321
1322     if (CopyVT != VA.getValVT()) {
1323       // Round the F80 the right size, which also moves to the appropriate xmm
1324       // register.
1325       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1326                         // This truncation won't change the value.
1327                         DAG.getIntPtrConstant(1));
1328     }
1329
1330     InVals.push_back(Val);
1331   }
1332
1333   return Chain;
1334 }
1335
1336
1337 //===----------------------------------------------------------------------===//
1338 //                C & StdCall & Fast Calling Convention implementation
1339 //===----------------------------------------------------------------------===//
1340 //  StdCall calling convention seems to be standard for many Windows' API
1341 //  routines and around. It differs from C calling convention just a little:
1342 //  callee should clean up the stack, not caller. Symbols should be also
1343 //  decorated in some fancy way :) It doesn't support any vector arguments.
1344 //  For info on fast calling convention see Fast Calling Convention (tail call)
1345 //  implementation LowerX86_32FastCCCallTo.
1346
1347 /// CallIsStructReturn - Determines whether a call uses struct return
1348 /// semantics.
1349 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1350   if (Outs.empty())
1351     return false;
1352
1353   return Outs[0].Flags.isSRet();
1354 }
1355
1356 /// ArgsAreStructReturn - Determines whether a function uses struct
1357 /// return semantics.
1358 static bool
1359 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1360   if (Ins.empty())
1361     return false;
1362
1363   return Ins[0].Flags.isSRet();
1364 }
1365
1366 /// IsCalleePop - Determines whether the callee is required to pop its
1367 /// own arguments. Callee pop is necessary to support tail calls.
1368 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1369   if (IsVarArg)
1370     return false;
1371
1372   switch (CallingConv) {
1373   default:
1374     return false;
1375   case CallingConv::X86_StdCall:
1376     return !Subtarget->is64Bit();
1377   case CallingConv::X86_FastCall:
1378     return !Subtarget->is64Bit();
1379   case CallingConv::Fast:
1380     return GuaranteedTailCallOpt;
1381   }
1382 }
1383
1384 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1385 /// given CallingConvention value.
1386 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1387   if (Subtarget->is64Bit()) {
1388     if (Subtarget->isTargetWin64())
1389       return CC_X86_Win64_C;
1390     else
1391       return CC_X86_64_C;
1392   }
1393
1394   if (CC == CallingConv::X86_FastCall)
1395     return CC_X86_32_FastCall;
1396   else if (CC == CallingConv::Fast)
1397     return CC_X86_32_FastCC;
1398   else
1399     return CC_X86_32_C;
1400 }
1401
1402 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1403 /// by "Src" to address "Dst" with size and alignment information specified by
1404 /// the specific parameter attribute. The copy will be passed as a byval
1405 /// function parameter.
1406 static SDValue
1407 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1408                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1409                           DebugLoc dl) {
1410   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1411   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1412                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1413 }
1414
1415 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1416 /// a tailcall target by changing its ABI.
1417 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1418   return GuaranteedTailCallOpt && CC == CallingConv::Fast;
1419 }
1420
1421 SDValue
1422 X86TargetLowering::LowerMemArgument(SDValue Chain,
1423                                     CallingConv::ID CallConv,
1424                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1425                                     DebugLoc dl, SelectionDAG &DAG,
1426                                     const CCValAssign &VA,
1427                                     MachineFrameInfo *MFI,
1428                                     unsigned i) {
1429   // Create the nodes corresponding to a load from this parameter slot.
1430   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1431   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1432   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1433   EVT ValVT;
1434
1435   // If value is passed by pointer we have address passed instead of the value
1436   // itself.
1437   if (VA.getLocInfo() == CCValAssign::Indirect)
1438     ValVT = VA.getLocVT();
1439   else
1440     ValVT = VA.getValVT();
1441
1442   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1443   // changed with more analysis.
1444   // In case of tail call optimization mark all arguments mutable. Since they
1445   // could be overwritten by lowering of arguments in case of a tail call.
1446   if (Flags.isByVal()) {
1447     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1448                                     VA.getLocMemOffset(), isImmutable, false);
1449     return DAG.getFrameIndex(FI, getPointerTy());
1450   } else {
1451     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1452                                     VA.getLocMemOffset(), isImmutable, false);
1453     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1454     return DAG.getLoad(ValVT, dl, Chain, FIN,
1455                        PseudoSourceValue::getFixedStack(FI), 0,
1456                        false, false, 0);
1457   }
1458 }
1459
1460 SDValue
1461 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1462                                         CallingConv::ID CallConv,
1463                                         bool isVarArg,
1464                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1465                                         DebugLoc dl,
1466                                         SelectionDAG &DAG,
1467                                         SmallVectorImpl<SDValue> &InVals) {
1468
1469   MachineFunction &MF = DAG.getMachineFunction();
1470   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1471
1472   const Function* Fn = MF.getFunction();
1473   if (Fn->hasExternalLinkage() &&
1474       Subtarget->isTargetCygMing() &&
1475       Fn->getName() == "main")
1476     FuncInfo->setForceFramePointer(true);
1477
1478   MachineFrameInfo *MFI = MF.getFrameInfo();
1479   bool Is64Bit = Subtarget->is64Bit();
1480   bool IsWin64 = Subtarget->isTargetWin64();
1481
1482   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1483          "Var args not supported with calling convention fastcc");
1484
1485   // Assign locations to all of the incoming arguments.
1486   SmallVector<CCValAssign, 16> ArgLocs;
1487   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1488                  ArgLocs, *DAG.getContext());
1489   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1490
1491   unsigned LastVal = ~0U;
1492   SDValue ArgValue;
1493   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1494     CCValAssign &VA = ArgLocs[i];
1495     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1496     // places.
1497     assert(VA.getValNo() != LastVal &&
1498            "Don't support value assigned to multiple locs yet");
1499     LastVal = VA.getValNo();
1500
1501     if (VA.isRegLoc()) {
1502       EVT RegVT = VA.getLocVT();
1503       TargetRegisterClass *RC = NULL;
1504       if (RegVT == MVT::i32)
1505         RC = X86::GR32RegisterClass;
1506       else if (Is64Bit && RegVT == MVT::i64)
1507         RC = X86::GR64RegisterClass;
1508       else if (RegVT == MVT::f32)
1509         RC = X86::FR32RegisterClass;
1510       else if (RegVT == MVT::f64)
1511         RC = X86::FR64RegisterClass;
1512       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1513         RC = X86::VR128RegisterClass;
1514       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1515         RC = X86::VR64RegisterClass;
1516       else
1517         llvm_unreachable("Unknown argument type!");
1518
1519       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1520       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1521
1522       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1523       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1524       // right size.
1525       if (VA.getLocInfo() == CCValAssign::SExt)
1526         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1527                                DAG.getValueType(VA.getValVT()));
1528       else if (VA.getLocInfo() == CCValAssign::ZExt)
1529         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1530                                DAG.getValueType(VA.getValVT()));
1531       else if (VA.getLocInfo() == CCValAssign::BCvt)
1532         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1533
1534       if (VA.isExtInLoc()) {
1535         // Handle MMX values passed in XMM regs.
1536         if (RegVT.isVector()) {
1537           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1538                                  ArgValue, DAG.getConstant(0, MVT::i64));
1539           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1540         } else
1541           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1542       }
1543     } else {
1544       assert(VA.isMemLoc());
1545       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1546     }
1547
1548     // If value is passed via pointer - do a load.
1549     if (VA.getLocInfo() == CCValAssign::Indirect)
1550       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1551                              false, false, 0);
1552
1553     InVals.push_back(ArgValue);
1554   }
1555
1556   // The x86-64 ABI for returning structs by value requires that we copy
1557   // the sret argument into %rax for the return. Save the argument into
1558   // a virtual register so that we can access it from the return points.
1559   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1560     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1561     unsigned Reg = FuncInfo->getSRetReturnReg();
1562     if (!Reg) {
1563       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1564       FuncInfo->setSRetReturnReg(Reg);
1565     }
1566     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1567     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1568   }
1569
1570   unsigned StackSize = CCInfo.getNextStackOffset();
1571   // Align stack specially for tail calls.
1572   if (FuncIsMadeTailCallSafe(CallConv))
1573     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1574
1575   // If the function takes variable number of arguments, make a frame index for
1576   // the start of the first vararg value... for expansion of llvm.va_start.
1577   if (isVarArg) {
1578     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1579       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1580     }
1581     if (Is64Bit) {
1582       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1583
1584       // FIXME: We should really autogenerate these arrays
1585       static const unsigned GPR64ArgRegsWin64[] = {
1586         X86::RCX, X86::RDX, X86::R8,  X86::R9
1587       };
1588       static const unsigned XMMArgRegsWin64[] = {
1589         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1590       };
1591       static const unsigned GPR64ArgRegs64Bit[] = {
1592         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1593       };
1594       static const unsigned XMMArgRegs64Bit[] = {
1595         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1596         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1597       };
1598       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1599
1600       if (IsWin64) {
1601         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1602         GPR64ArgRegs = GPR64ArgRegsWin64;
1603         XMMArgRegs = XMMArgRegsWin64;
1604       } else {
1605         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1606         GPR64ArgRegs = GPR64ArgRegs64Bit;
1607         XMMArgRegs = XMMArgRegs64Bit;
1608       }
1609       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1610                                                        TotalNumIntRegs);
1611       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1612                                                        TotalNumXMMRegs);
1613
1614       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1615       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1616              "SSE register cannot be used when SSE is disabled!");
1617       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1618              "SSE register cannot be used when SSE is disabled!");
1619       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1620         // Kernel mode asks for SSE to be disabled, so don't push them
1621         // on the stack.
1622         TotalNumXMMRegs = 0;
1623
1624       // For X86-64, if there are vararg parameters that are passed via
1625       // registers, then we must store them to their spots on the stack so they
1626       // may be loaded by deferencing the result of va_next.
1627       VarArgsGPOffset = NumIntRegs * 8;
1628       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1629       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1630                                                  TotalNumXMMRegs * 16, 16,
1631                                                  false);
1632
1633       // Store the integer parameter registers.
1634       SmallVector<SDValue, 8> MemOps;
1635       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1636       unsigned Offset = VarArgsGPOffset;
1637       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1638         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1639                                   DAG.getIntPtrConstant(Offset));
1640         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1641                                      X86::GR64RegisterClass);
1642         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1643         SDValue Store =
1644           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1645                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1646                        Offset, false, false, 0);
1647         MemOps.push_back(Store);
1648         Offset += 8;
1649       }
1650
1651       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1652         // Now store the XMM (fp + vector) parameter registers.
1653         SmallVector<SDValue, 11> SaveXMMOps;
1654         SaveXMMOps.push_back(Chain);
1655
1656         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1657         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1658         SaveXMMOps.push_back(ALVal);
1659
1660         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1661         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1662
1663         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1664           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1665                                        X86::VR128RegisterClass);
1666           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1667           SaveXMMOps.push_back(Val);
1668         }
1669         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1670                                      MVT::Other,
1671                                      &SaveXMMOps[0], SaveXMMOps.size()));
1672       }
1673
1674       if (!MemOps.empty())
1675         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1676                             &MemOps[0], MemOps.size());
1677     }
1678   }
1679
1680   // Some CCs need callee pop.
1681   if (IsCalleePop(isVarArg, CallConv)) {
1682     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1683   } else {
1684     BytesToPopOnReturn  = 0; // Callee pops nothing.
1685     // If this is an sret function, the return should pop the hidden pointer.
1686     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1687       BytesToPopOnReturn = 4;
1688   }
1689
1690   if (!Is64Bit) {
1691     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1692     if (CallConv == CallingConv::X86_FastCall)
1693       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1694   }
1695
1696   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1697
1698   return Chain;
1699 }
1700
1701 SDValue
1702 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1703                                     SDValue StackPtr, SDValue Arg,
1704                                     DebugLoc dl, SelectionDAG &DAG,
1705                                     const CCValAssign &VA,
1706                                     ISD::ArgFlagsTy Flags) {
1707   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1708   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1709   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1710   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1711   if (Flags.isByVal()) {
1712     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1713   }
1714   return DAG.getStore(Chain, dl, Arg, PtrOff,
1715                       PseudoSourceValue::getStack(), LocMemOffset,
1716                       false, false, 0);
1717 }
1718
1719 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1720 /// optimization is performed and it is required.
1721 SDValue
1722 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1723                                            SDValue &OutRetAddr, SDValue Chain,
1724                                            bool IsTailCall, bool Is64Bit,
1725                                            int FPDiff, DebugLoc dl) {
1726   // Adjust the Return address stack slot.
1727   EVT VT = getPointerTy();
1728   OutRetAddr = getReturnAddressFrameIndex(DAG);
1729
1730   // Load the "old" Return address.
1731   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1732   return SDValue(OutRetAddr.getNode(), 1);
1733 }
1734
1735 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1736 /// optimization is performed and it is required (FPDiff!=0).
1737 static SDValue
1738 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1739                          SDValue Chain, SDValue RetAddrFrIdx,
1740                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1741   // Store the return address to the appropriate stack slot.
1742   if (!FPDiff) return Chain;
1743   // Calculate the new stack slot for the return address.
1744   int SlotSize = Is64Bit ? 8 : 4;
1745   int NewReturnAddrFI =
1746     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1747   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1748   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1749   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1750                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1751                        false, false, 0);
1752   return Chain;
1753 }
1754
1755 SDValue
1756 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1757                              CallingConv::ID CallConv, bool isVarArg,
1758                              bool &isTailCall,
1759                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1760                              const SmallVectorImpl<ISD::InputArg> &Ins,
1761                              DebugLoc dl, SelectionDAG &DAG,
1762                              SmallVectorImpl<SDValue> &InVals) {
1763   MachineFunction &MF = DAG.getMachineFunction();
1764   bool Is64Bit        = Subtarget->is64Bit();
1765   bool IsStructRet    = CallIsStructReturn(Outs);
1766   bool IsSibcall      = false;
1767
1768   if (isTailCall) {
1769     // Check if it's really possible to do a tail call.
1770     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1771                                                    Outs, Ins, DAG);
1772
1773     // Sibcalls are automatically detected tailcalls which do not require
1774     // ABI changes.
1775     if (!GuaranteedTailCallOpt && isTailCall)
1776       IsSibcall = true;
1777
1778     if (isTailCall)
1779       ++NumTailCalls;
1780   }
1781
1782   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1783          "Var args not supported with calling convention fastcc");
1784
1785   // Analyze operands of the call, assigning locations to each operand.
1786   SmallVector<CCValAssign, 16> ArgLocs;
1787   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1788                  ArgLocs, *DAG.getContext());
1789   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1790
1791   // Get a count of how many bytes are to be pushed on the stack.
1792   unsigned NumBytes = CCInfo.getNextStackOffset();
1793   if (IsSibcall)
1794     // This is a sibcall. The memory operands are available in caller's
1795     // own caller's stack.
1796     NumBytes = 0;
1797   else if (GuaranteedTailCallOpt && CallConv == CallingConv::Fast)
1798     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1799
1800   int FPDiff = 0;
1801   if (isTailCall && !IsSibcall) {
1802     // Lower arguments at fp - stackoffset + fpdiff.
1803     unsigned NumBytesCallerPushed =
1804       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1805     FPDiff = NumBytesCallerPushed - NumBytes;
1806
1807     // Set the delta of movement of the returnaddr stackslot.
1808     // But only set if delta is greater than previous delta.
1809     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1810       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1811   }
1812
1813   if (!IsSibcall)
1814     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1815
1816   SDValue RetAddrFrIdx;
1817   // Load return adress for tail calls.
1818   if (isTailCall && FPDiff)
1819     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1820                                     Is64Bit, FPDiff, dl);
1821
1822   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1823   SmallVector<SDValue, 8> MemOpChains;
1824   SDValue StackPtr;
1825
1826   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1827   // of tail call optimization arguments are handle later.
1828   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1829     CCValAssign &VA = ArgLocs[i];
1830     EVT RegVT = VA.getLocVT();
1831     SDValue Arg = Outs[i].Val;
1832     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1833     bool isByVal = Flags.isByVal();
1834
1835     // Promote the value if needed.
1836     switch (VA.getLocInfo()) {
1837     default: llvm_unreachable("Unknown loc info!");
1838     case CCValAssign::Full: break;
1839     case CCValAssign::SExt:
1840       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1841       break;
1842     case CCValAssign::ZExt:
1843       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1844       break;
1845     case CCValAssign::AExt:
1846       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1847         // Special case: passing MMX values in XMM registers.
1848         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1849         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1850         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1851       } else
1852         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1853       break;
1854     case CCValAssign::BCvt:
1855       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1856       break;
1857     case CCValAssign::Indirect: {
1858       // Store the argument.
1859       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1860       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1861       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1862                            PseudoSourceValue::getFixedStack(FI), 0,
1863                            false, false, 0);
1864       Arg = SpillSlot;
1865       break;
1866     }
1867     }
1868
1869     if (VA.isRegLoc()) {
1870       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1871     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1872       assert(VA.isMemLoc());
1873       if (StackPtr.getNode() == 0)
1874         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1875       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1876                                              dl, DAG, VA, Flags));
1877     }
1878   }
1879
1880   if (!MemOpChains.empty())
1881     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1882                         &MemOpChains[0], MemOpChains.size());
1883
1884   // Build a sequence of copy-to-reg nodes chained together with token chain
1885   // and flag operands which copy the outgoing args into registers.
1886   SDValue InFlag;
1887   // Tail call byval lowering might overwrite argument registers so in case of
1888   // tail call optimization the copies to registers are lowered later.
1889   if (!isTailCall)
1890     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1891       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1892                                RegsToPass[i].second, InFlag);
1893       InFlag = Chain.getValue(1);
1894     }
1895
1896   if (Subtarget->isPICStyleGOT()) {
1897     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1898     // GOT pointer.
1899     if (!isTailCall) {
1900       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1901                                DAG.getNode(X86ISD::GlobalBaseReg,
1902                                            DebugLoc::getUnknownLoc(),
1903                                            getPointerTy()),
1904                                InFlag);
1905       InFlag = Chain.getValue(1);
1906     } else {
1907       // If we are tail calling and generating PIC/GOT style code load the
1908       // address of the callee into ECX. The value in ecx is used as target of
1909       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1910       // for tail calls on PIC/GOT architectures. Normally we would just put the
1911       // address of GOT into ebx and then call target@PLT. But for tail calls
1912       // ebx would be restored (since ebx is callee saved) before jumping to the
1913       // target@PLT.
1914
1915       // Note: The actual moving to ECX is done further down.
1916       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1917       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1918           !G->getGlobal()->hasProtectedVisibility())
1919         Callee = LowerGlobalAddress(Callee, DAG);
1920       else if (isa<ExternalSymbolSDNode>(Callee))
1921         Callee = LowerExternalSymbol(Callee, DAG);
1922     }
1923   }
1924
1925   if (Is64Bit && isVarArg) {
1926     // From AMD64 ABI document:
1927     // For calls that may call functions that use varargs or stdargs
1928     // (prototype-less calls or calls to functions containing ellipsis (...) in
1929     // the declaration) %al is used as hidden argument to specify the number
1930     // of SSE registers used. The contents of %al do not need to match exactly
1931     // the number of registers, but must be an ubound on the number of SSE
1932     // registers used and is in the range 0 - 8 inclusive.
1933
1934     // FIXME: Verify this on Win64
1935     // Count the number of XMM registers allocated.
1936     static const unsigned XMMArgRegs[] = {
1937       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1938       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1939     };
1940     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1941     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1942            && "SSE registers cannot be used when SSE is disabled");
1943
1944     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1945                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1946     InFlag = Chain.getValue(1);
1947   }
1948
1949
1950   // For tail calls lower the arguments to the 'real' stack slot.
1951   if (isTailCall) {
1952     // Force all the incoming stack arguments to be loaded from the stack
1953     // before any new outgoing arguments are stored to the stack, because the
1954     // outgoing stack slots may alias the incoming argument stack slots, and
1955     // the alias isn't otherwise explicit. This is slightly more conservative
1956     // than necessary, because it means that each store effectively depends
1957     // on every argument instead of just those arguments it would clobber.
1958     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1959
1960     SmallVector<SDValue, 8> MemOpChains2;
1961     SDValue FIN;
1962     int FI = 0;
1963     // Do not flag preceeding copytoreg stuff together with the following stuff.
1964     InFlag = SDValue();
1965     if (GuaranteedTailCallOpt) {
1966       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1967         CCValAssign &VA = ArgLocs[i];
1968         if (VA.isRegLoc())
1969           continue;
1970         assert(VA.isMemLoc());
1971         SDValue Arg = Outs[i].Val;
1972         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973         // Create frame index.
1974         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1975         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1976         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1977         FIN = DAG.getFrameIndex(FI, getPointerTy());
1978
1979         if (Flags.isByVal()) {
1980           // Copy relative to framepointer.
1981           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1982           if (StackPtr.getNode() == 0)
1983             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1984                                           getPointerTy());
1985           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1986
1987           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1988                                                            ArgChain,
1989                                                            Flags, DAG, dl));
1990         } else {
1991           // Store relative to framepointer.
1992           MemOpChains2.push_back(
1993             DAG.getStore(ArgChain, dl, Arg, FIN,
1994                          PseudoSourceValue::getFixedStack(FI), 0,
1995                          false, false, 0));
1996         }
1997       }
1998     }
1999
2000     if (!MemOpChains2.empty())
2001       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2002                           &MemOpChains2[0], MemOpChains2.size());
2003
2004     // Copy arguments to their registers.
2005     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2006       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2007                                RegsToPass[i].second, InFlag);
2008       InFlag = Chain.getValue(1);
2009     }
2010     InFlag =SDValue();
2011
2012     // Store the return address to the appropriate stack slot.
2013     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2014                                      FPDiff, dl);
2015   }
2016
2017   bool WasGlobalOrExternal = false;
2018   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2019     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2020     // In the 64-bit large code model, we have to make all calls
2021     // through a register, since the call instruction's 32-bit
2022     // pc-relative offset may not be large enough to hold the whole
2023     // address.
2024   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2025     WasGlobalOrExternal = true;
2026     // If the callee is a GlobalAddress node (quite common, every direct call
2027     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2028     // it.
2029
2030     // We should use extra load for direct calls to dllimported functions in
2031     // non-JIT mode.
2032     GlobalValue *GV = G->getGlobal();
2033     if (!GV->hasDLLImportLinkage()) {
2034       unsigned char OpFlags = 0;
2035
2036       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2037       // external symbols most go through the PLT in PIC mode.  If the symbol
2038       // has hidden or protected visibility, or if it is static or local, then
2039       // we don't need to use the PLT - we can directly call it.
2040       if (Subtarget->isTargetELF() &&
2041           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2042           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2043         OpFlags = X86II::MO_PLT;
2044       } else if (Subtarget->isPICStyleStubAny() &&
2045                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2046                Subtarget->getDarwinVers() < 9) {
2047         // PC-relative references to external symbols should go through $stub,
2048         // unless we're building with the leopard linker or later, which
2049         // automatically synthesizes these stubs.
2050         OpFlags = X86II::MO_DARWIN_STUB;
2051       }
2052
2053       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2054                                           G->getOffset(), OpFlags);
2055     }
2056   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2057     WasGlobalOrExternal = true;
2058     unsigned char OpFlags = 0;
2059
2060     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2061     // symbols should go through the PLT.
2062     if (Subtarget->isTargetELF() &&
2063         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2064       OpFlags = X86II::MO_PLT;
2065     } else if (Subtarget->isPICStyleStubAny() &&
2066              Subtarget->getDarwinVers() < 9) {
2067       // PC-relative references to external symbols should go through $stub,
2068       // unless we're building with the leopard linker or later, which
2069       // automatically synthesizes these stubs.
2070       OpFlags = X86II::MO_DARWIN_STUB;
2071     }
2072
2073     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2074                                          OpFlags);
2075   }
2076
2077   if (isTailCall && !WasGlobalOrExternal) {
2078     // Force the address into a (call preserved) caller-saved register since
2079     // tailcall must happen after callee-saved registers are poped.
2080     // FIXME: Give it a special register class that contains caller-saved
2081     // register instead?
2082     unsigned TCReg = Is64Bit ? X86::R11 : X86::EAX;
2083     Chain = DAG.getCopyToReg(Chain,  dl,
2084                              DAG.getRegister(TCReg, getPointerTy()),
2085                              Callee,InFlag);
2086     Callee = DAG.getRegister(TCReg, getPointerTy());
2087   }
2088
2089   // Returns a chain & a flag for retval copy to use.
2090   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2091   SmallVector<SDValue, 8> Ops;
2092
2093   if (!IsSibcall && isTailCall) {
2094     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2095                            DAG.getIntPtrConstant(0, true), InFlag);
2096     InFlag = Chain.getValue(1);
2097   }
2098
2099   Ops.push_back(Chain);
2100   Ops.push_back(Callee);
2101
2102   if (isTailCall)
2103     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2104
2105   // Add argument registers to the end of the list so that they are known live
2106   // into the call.
2107   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2108     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2109                                   RegsToPass[i].second.getValueType()));
2110
2111   // Add an implicit use GOT pointer in EBX.
2112   if (!isTailCall && Subtarget->isPICStyleGOT())
2113     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2114
2115   // Add an implicit use of AL for x86 vararg functions.
2116   if (Is64Bit && isVarArg)
2117     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2118
2119   if (InFlag.getNode())
2120     Ops.push_back(InFlag);
2121
2122   if (isTailCall) {
2123     // If this is the first return lowered for this function, add the regs
2124     // to the liveout set for the function.
2125     if (MF.getRegInfo().liveout_empty()) {
2126       SmallVector<CCValAssign, 16> RVLocs;
2127       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2128                      *DAG.getContext());
2129       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2130       for (unsigned i = 0; i != RVLocs.size(); ++i)
2131         if (RVLocs[i].isRegLoc())
2132           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2133     }
2134
2135     assert(((Callee.getOpcode() == ISD::Register &&
2136                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2137                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2138               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2139               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2140            "Expecting a global address, external symbol, or scratch register");
2141
2142     return DAG.getNode(X86ISD::TC_RETURN, dl,
2143                        NodeTys, &Ops[0], Ops.size());
2144   }
2145
2146   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2147   InFlag = Chain.getValue(1);
2148
2149   // Create the CALLSEQ_END node.
2150   unsigned NumBytesForCalleeToPush;
2151   if (IsCalleePop(isVarArg, CallConv))
2152     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2153   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2154     // If this is a call to a struct-return function, the callee
2155     // pops the hidden struct pointer, so we have to push it back.
2156     // This is common for Darwin/X86, Linux & Mingw32 targets.
2157     NumBytesForCalleeToPush = 4;
2158   else
2159     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2160
2161   // Returns a flag for retval copy to use.
2162   if (!IsSibcall) {
2163     Chain = DAG.getCALLSEQ_END(Chain,
2164                                DAG.getIntPtrConstant(NumBytes, true),
2165                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2166                                                      true),
2167                                InFlag);
2168     InFlag = Chain.getValue(1);
2169   }
2170
2171   // Handle result values, copying them out of physregs into vregs that we
2172   // return.
2173   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2174                          Ins, dl, DAG, InVals);
2175 }
2176
2177
2178 //===----------------------------------------------------------------------===//
2179 //                Fast Calling Convention (tail call) implementation
2180 //===----------------------------------------------------------------------===//
2181
2182 //  Like std call, callee cleans arguments, convention except that ECX is
2183 //  reserved for storing the tail called function address. Only 2 registers are
2184 //  free for argument passing (inreg). Tail call optimization is performed
2185 //  provided:
2186 //                * tailcallopt is enabled
2187 //                * caller/callee are fastcc
2188 //  On X86_64 architecture with GOT-style position independent code only local
2189 //  (within module) calls are supported at the moment.
2190 //  To keep the stack aligned according to platform abi the function
2191 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2192 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2193 //  If a tail called function callee has more arguments than the caller the
2194 //  caller needs to make sure that there is room to move the RETADDR to. This is
2195 //  achieved by reserving an area the size of the argument delta right after the
2196 //  original REtADDR, but before the saved framepointer or the spilled registers
2197 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2198 //  stack layout:
2199 //    arg1
2200 //    arg2
2201 //    RETADDR
2202 //    [ new RETADDR
2203 //      move area ]
2204 //    (possible EBP)
2205 //    ESI
2206 //    EDI
2207 //    local1 ..
2208
2209 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2210 /// for a 16 byte align requirement.
2211 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2212                                                         SelectionDAG& DAG) {
2213   MachineFunction &MF = DAG.getMachineFunction();
2214   const TargetMachine &TM = MF.getTarget();
2215   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2216   unsigned StackAlignment = TFI.getStackAlignment();
2217   uint64_t AlignMask = StackAlignment - 1;
2218   int64_t Offset = StackSize;
2219   uint64_t SlotSize = TD->getPointerSize();
2220   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2221     // Number smaller than 12 so just add the difference.
2222     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2223   } else {
2224     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2225     Offset = ((~AlignMask) & Offset) + StackAlignment +
2226       (StackAlignment-SlotSize);
2227   }
2228   return Offset;
2229 }
2230
2231 /// MatchingStackOffset - Return true if the given stack call argument is
2232 /// already available in the same position (relatively) of the caller's
2233 /// incoming argument stack.
2234 static
2235 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2236                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2237                          const X86InstrInfo *TII) {
2238   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2239   int FI = INT_MAX;
2240   if (Arg.getOpcode() == ISD::CopyFromReg) {
2241     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2242     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2243       return false;
2244     MachineInstr *Def = MRI->getVRegDef(VR);
2245     if (!Def)
2246       return false;
2247     if (!Flags.isByVal()) {
2248       if (!TII->isLoadFromStackSlot(Def, FI))
2249         return false;
2250     } else {
2251       unsigned Opcode = Def->getOpcode();
2252       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2253           Def->getOperand(1).isFI()) {
2254         FI = Def->getOperand(1).getIndex();
2255         Bytes = Flags.getByValSize();
2256       } else
2257         return false;
2258     }
2259   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2260     if (Flags.isByVal())
2261       // ByVal argument is passed in as a pointer but it's now being
2262       // dereferenced. e.g.
2263       // define @foo(%struct.X* %A) {
2264       //   tail call @bar(%struct.X* byval %A)
2265       // }
2266       return false;
2267     SDValue Ptr = Ld->getBasePtr();
2268     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2269     if (!FINode)
2270       return false;
2271     FI = FINode->getIndex();
2272   } else
2273     return false;
2274
2275   assert(FI != INT_MAX);
2276   if (!MFI->isFixedObjectIndex(FI))
2277     return false;
2278   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2279 }
2280
2281 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2282 /// for tail call optimization. Targets which want to do tail call
2283 /// optimization should implement this function.
2284 bool
2285 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2286                                                      CallingConv::ID CalleeCC,
2287                                                      bool isVarArg,
2288                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2289                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2290                                                      SelectionDAG& DAG) const {
2291   if (CalleeCC != CallingConv::Fast &&
2292       CalleeCC != CallingConv::C)
2293     return false;
2294
2295   // If -tailcallopt is specified, make fastcc functions tail-callable.
2296   const Function *CallerF = DAG.getMachineFunction().getFunction();
2297   if (GuaranteedTailCallOpt) {
2298     if (CalleeCC == CallingConv::Fast &&
2299         CallerF->getCallingConv() == CalleeCC)
2300       return true;
2301     return false;
2302   }
2303
2304   // Look for obvious safe cases to perform tail call optimization that does not
2305   // requite ABI changes. This is what gcc calls sibcall.
2306
2307   // Do not tail call optimize vararg calls for now.
2308   if (isVarArg)
2309     return false;
2310
2311   // If the callee takes no arguments then go on to check the results of the
2312   // call.
2313   if (!Outs.empty()) {
2314     // Check if stack adjustment is needed. For now, do not do this if any
2315     // argument is passed on the stack.
2316     SmallVector<CCValAssign, 16> ArgLocs;
2317     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2318                    ArgLocs, *DAG.getContext());
2319     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2320     if (CCInfo.getNextStackOffset()) {
2321       MachineFunction &MF = DAG.getMachineFunction();
2322       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2323         return false;
2324       if (Subtarget->isTargetWin64())
2325         // Win64 ABI has additional complications.
2326         return false;
2327
2328       // Check if the arguments are already laid out in the right way as
2329       // the caller's fixed stack objects.
2330       MachineFrameInfo *MFI = MF.getFrameInfo();
2331       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2332       const X86InstrInfo *TII =
2333         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2334       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2335         CCValAssign &VA = ArgLocs[i];
2336         EVT RegVT = VA.getLocVT();
2337         SDValue Arg = Outs[i].Val;
2338         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2339         if (VA.getLocInfo() == CCValAssign::Indirect)
2340           return false;
2341         if (!VA.isRegLoc()) {
2342           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2343                                    MFI, MRI, TII))
2344             return false;
2345         }
2346       }
2347     }
2348   }
2349
2350   return true;
2351 }
2352
2353 FastISel *
2354 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2355                             DwarfWriter *dw,
2356                             DenseMap<const Value *, unsigned> &vm,
2357                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2358                             DenseMap<const AllocaInst *, int> &am
2359 #ifndef NDEBUG
2360                           , SmallSet<Instruction*, 8> &cil
2361 #endif
2362                                   ) {
2363   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2364 #ifndef NDEBUG
2365                              , cil
2366 #endif
2367                              );
2368 }
2369
2370
2371 //===----------------------------------------------------------------------===//
2372 //                           Other Lowering Hooks
2373 //===----------------------------------------------------------------------===//
2374
2375
2376 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2377   MachineFunction &MF = DAG.getMachineFunction();
2378   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2379   int ReturnAddrIndex = FuncInfo->getRAIndex();
2380
2381   if (ReturnAddrIndex == 0) {
2382     // Set up a frame object for the return address.
2383     uint64_t SlotSize = TD->getPointerSize();
2384     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2385                                                            false, false);
2386     FuncInfo->setRAIndex(ReturnAddrIndex);
2387   }
2388
2389   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2390 }
2391
2392
2393 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2394                                        bool hasSymbolicDisplacement) {
2395   // Offset should fit into 32 bit immediate field.
2396   if (!isInt32(Offset))
2397     return false;
2398
2399   // If we don't have a symbolic displacement - we don't have any extra
2400   // restrictions.
2401   if (!hasSymbolicDisplacement)
2402     return true;
2403
2404   // FIXME: Some tweaks might be needed for medium code model.
2405   if (M != CodeModel::Small && M != CodeModel::Kernel)
2406     return false;
2407
2408   // For small code model we assume that latest object is 16MB before end of 31
2409   // bits boundary. We may also accept pretty large negative constants knowing
2410   // that all objects are in the positive half of address space.
2411   if (M == CodeModel::Small && Offset < 16*1024*1024)
2412     return true;
2413
2414   // For kernel code model we know that all object resist in the negative half
2415   // of 32bits address space. We may not accept negative offsets, since they may
2416   // be just off and we may accept pretty large positive ones.
2417   if (M == CodeModel::Kernel && Offset > 0)
2418     return true;
2419
2420   return false;
2421 }
2422
2423 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2424 /// specific condition code, returning the condition code and the LHS/RHS of the
2425 /// comparison to make.
2426 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2427                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2428   if (!isFP) {
2429     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2430       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2431         // X > -1   -> X == 0, jump !sign.
2432         RHS = DAG.getConstant(0, RHS.getValueType());
2433         return X86::COND_NS;
2434       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2435         // X < 0   -> X == 0, jump on sign.
2436         return X86::COND_S;
2437       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2438         // X < 1   -> X <= 0
2439         RHS = DAG.getConstant(0, RHS.getValueType());
2440         return X86::COND_LE;
2441       }
2442     }
2443
2444     switch (SetCCOpcode) {
2445     default: llvm_unreachable("Invalid integer condition!");
2446     case ISD::SETEQ:  return X86::COND_E;
2447     case ISD::SETGT:  return X86::COND_G;
2448     case ISD::SETGE:  return X86::COND_GE;
2449     case ISD::SETLT:  return X86::COND_L;
2450     case ISD::SETLE:  return X86::COND_LE;
2451     case ISD::SETNE:  return X86::COND_NE;
2452     case ISD::SETULT: return X86::COND_B;
2453     case ISD::SETUGT: return X86::COND_A;
2454     case ISD::SETULE: return X86::COND_BE;
2455     case ISD::SETUGE: return X86::COND_AE;
2456     }
2457   }
2458
2459   // First determine if it is required or is profitable to flip the operands.
2460
2461   // If LHS is a foldable load, but RHS is not, flip the condition.
2462   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2463       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2464     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2465     std::swap(LHS, RHS);
2466   }
2467
2468   switch (SetCCOpcode) {
2469   default: break;
2470   case ISD::SETOLT:
2471   case ISD::SETOLE:
2472   case ISD::SETUGT:
2473   case ISD::SETUGE:
2474     std::swap(LHS, RHS);
2475     break;
2476   }
2477
2478   // On a floating point condition, the flags are set as follows:
2479   // ZF  PF  CF   op
2480   //  0 | 0 | 0 | X > Y
2481   //  0 | 0 | 1 | X < Y
2482   //  1 | 0 | 0 | X == Y
2483   //  1 | 1 | 1 | unordered
2484   switch (SetCCOpcode) {
2485   default: llvm_unreachable("Condcode should be pre-legalized away");
2486   case ISD::SETUEQ:
2487   case ISD::SETEQ:   return X86::COND_E;
2488   case ISD::SETOLT:              // flipped
2489   case ISD::SETOGT:
2490   case ISD::SETGT:   return X86::COND_A;
2491   case ISD::SETOLE:              // flipped
2492   case ISD::SETOGE:
2493   case ISD::SETGE:   return X86::COND_AE;
2494   case ISD::SETUGT:              // flipped
2495   case ISD::SETULT:
2496   case ISD::SETLT:   return X86::COND_B;
2497   case ISD::SETUGE:              // flipped
2498   case ISD::SETULE:
2499   case ISD::SETLE:   return X86::COND_BE;
2500   case ISD::SETONE:
2501   case ISD::SETNE:   return X86::COND_NE;
2502   case ISD::SETUO:   return X86::COND_P;
2503   case ISD::SETO:    return X86::COND_NP;
2504   case ISD::SETOEQ:
2505   case ISD::SETUNE:  return X86::COND_INVALID;
2506   }
2507 }
2508
2509 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2510 /// code. Current x86 isa includes the following FP cmov instructions:
2511 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2512 static bool hasFPCMov(unsigned X86CC) {
2513   switch (X86CC) {
2514   default:
2515     return false;
2516   case X86::COND_B:
2517   case X86::COND_BE:
2518   case X86::COND_E:
2519   case X86::COND_P:
2520   case X86::COND_A:
2521   case X86::COND_AE:
2522   case X86::COND_NE:
2523   case X86::COND_NP:
2524     return true;
2525   }
2526 }
2527
2528 /// isFPImmLegal - Returns true if the target can instruction select the
2529 /// specified FP immediate natively. If false, the legalizer will
2530 /// materialize the FP immediate as a load from a constant pool.
2531 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2532   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2533     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2534       return true;
2535   }
2536   return false;
2537 }
2538
2539 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2540 /// the specified range (L, H].
2541 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2542   return (Val < 0) || (Val >= Low && Val < Hi);
2543 }
2544
2545 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2546 /// specified value.
2547 static bool isUndefOrEqual(int Val, int CmpVal) {
2548   if (Val < 0 || Val == CmpVal)
2549     return true;
2550   return false;
2551 }
2552
2553 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2554 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2555 /// the second operand.
2556 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2557   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2558     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2559   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2560     return (Mask[0] < 2 && Mask[1] < 2);
2561   return false;
2562 }
2563
2564 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2565   SmallVector<int, 8> M;
2566   N->getMask(M);
2567   return ::isPSHUFDMask(M, N->getValueType(0));
2568 }
2569
2570 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2571 /// is suitable for input to PSHUFHW.
2572 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2573   if (VT != MVT::v8i16)
2574     return false;
2575
2576   // Lower quadword copied in order or undef.
2577   for (int i = 0; i != 4; ++i)
2578     if (Mask[i] >= 0 && Mask[i] != i)
2579       return false;
2580
2581   // Upper quadword shuffled.
2582   for (int i = 4; i != 8; ++i)
2583     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2584       return false;
2585
2586   return true;
2587 }
2588
2589 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2590   SmallVector<int, 8> M;
2591   N->getMask(M);
2592   return ::isPSHUFHWMask(M, N->getValueType(0));
2593 }
2594
2595 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2596 /// is suitable for input to PSHUFLW.
2597 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2598   if (VT != MVT::v8i16)
2599     return false;
2600
2601   // Upper quadword copied in order.
2602   for (int i = 4; i != 8; ++i)
2603     if (Mask[i] >= 0 && Mask[i] != i)
2604       return false;
2605
2606   // Lower quadword shuffled.
2607   for (int i = 0; i != 4; ++i)
2608     if (Mask[i] >= 4)
2609       return false;
2610
2611   return true;
2612 }
2613
2614 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2615   SmallVector<int, 8> M;
2616   N->getMask(M);
2617   return ::isPSHUFLWMask(M, N->getValueType(0));
2618 }
2619
2620 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2621 /// is suitable for input to PALIGNR.
2622 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2623                           bool hasSSSE3) {
2624   int i, e = VT.getVectorNumElements();
2625
2626   // Do not handle v2i64 / v2f64 shuffles with palignr.
2627   if (e < 4 || !hasSSSE3)
2628     return false;
2629
2630   for (i = 0; i != e; ++i)
2631     if (Mask[i] >= 0)
2632       break;
2633
2634   // All undef, not a palignr.
2635   if (i == e)
2636     return false;
2637
2638   // Determine if it's ok to perform a palignr with only the LHS, since we
2639   // don't have access to the actual shuffle elements to see if RHS is undef.
2640   bool Unary = Mask[i] < (int)e;
2641   bool NeedsUnary = false;
2642
2643   int s = Mask[i] - i;
2644
2645   // Check the rest of the elements to see if they are consecutive.
2646   for (++i; i != e; ++i) {
2647     int m = Mask[i];
2648     if (m < 0)
2649       continue;
2650
2651     Unary = Unary && (m < (int)e);
2652     NeedsUnary = NeedsUnary || (m < s);
2653
2654     if (NeedsUnary && !Unary)
2655       return false;
2656     if (Unary && m != ((s+i) & (e-1)))
2657       return false;
2658     if (!Unary && m != (s+i))
2659       return false;
2660   }
2661   return true;
2662 }
2663
2664 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2665   SmallVector<int, 8> M;
2666   N->getMask(M);
2667   return ::isPALIGNRMask(M, N->getValueType(0), true);
2668 }
2669
2670 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2671 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2672 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2673   int NumElems = VT.getVectorNumElements();
2674   if (NumElems != 2 && NumElems != 4)
2675     return false;
2676
2677   int Half = NumElems / 2;
2678   for (int i = 0; i < Half; ++i)
2679     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2680       return false;
2681   for (int i = Half; i < NumElems; ++i)
2682     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2683       return false;
2684
2685   return true;
2686 }
2687
2688 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2689   SmallVector<int, 8> M;
2690   N->getMask(M);
2691   return ::isSHUFPMask(M, N->getValueType(0));
2692 }
2693
2694 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2695 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2696 /// half elements to come from vector 1 (which would equal the dest.) and
2697 /// the upper half to come from vector 2.
2698 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2699   int NumElems = VT.getVectorNumElements();
2700
2701   if (NumElems != 2 && NumElems != 4)
2702     return false;
2703
2704   int Half = NumElems / 2;
2705   for (int i = 0; i < Half; ++i)
2706     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2707       return false;
2708   for (int i = Half; i < NumElems; ++i)
2709     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2710       return false;
2711   return true;
2712 }
2713
2714 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2715   SmallVector<int, 8> M;
2716   N->getMask(M);
2717   return isCommutedSHUFPMask(M, N->getValueType(0));
2718 }
2719
2720 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2721 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2722 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2723   if (N->getValueType(0).getVectorNumElements() != 4)
2724     return false;
2725
2726   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2727   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2728          isUndefOrEqual(N->getMaskElt(1), 7) &&
2729          isUndefOrEqual(N->getMaskElt(2), 2) &&
2730          isUndefOrEqual(N->getMaskElt(3), 3);
2731 }
2732
2733 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2734 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2735 /// <2, 3, 2, 3>
2736 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2737   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2738
2739   if (NumElems != 4)
2740     return false;
2741
2742   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2743   isUndefOrEqual(N->getMaskElt(1), 3) &&
2744   isUndefOrEqual(N->getMaskElt(2), 2) &&
2745   isUndefOrEqual(N->getMaskElt(3), 3);
2746 }
2747
2748 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2749 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2750 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2751   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2752
2753   if (NumElems != 2 && NumElems != 4)
2754     return false;
2755
2756   for (unsigned i = 0; i < NumElems/2; ++i)
2757     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2758       return false;
2759
2760   for (unsigned i = NumElems/2; i < NumElems; ++i)
2761     if (!isUndefOrEqual(N->getMaskElt(i), i))
2762       return false;
2763
2764   return true;
2765 }
2766
2767 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2768 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2769 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2770   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2771
2772   if (NumElems != 2 && NumElems != 4)
2773     return false;
2774
2775   for (unsigned i = 0; i < NumElems/2; ++i)
2776     if (!isUndefOrEqual(N->getMaskElt(i), i))
2777       return false;
2778
2779   for (unsigned i = 0; i < NumElems/2; ++i)
2780     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2781       return false;
2782
2783   return true;
2784 }
2785
2786 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2787 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2788 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2789                          bool V2IsSplat = false) {
2790   int NumElts = VT.getVectorNumElements();
2791   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2792     return false;
2793
2794   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2795     int BitI  = Mask[i];
2796     int BitI1 = Mask[i+1];
2797     if (!isUndefOrEqual(BitI, j))
2798       return false;
2799     if (V2IsSplat) {
2800       if (!isUndefOrEqual(BitI1, NumElts))
2801         return false;
2802     } else {
2803       if (!isUndefOrEqual(BitI1, j + NumElts))
2804         return false;
2805     }
2806   }
2807   return true;
2808 }
2809
2810 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2811   SmallVector<int, 8> M;
2812   N->getMask(M);
2813   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2814 }
2815
2816 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2817 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2818 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2819                          bool V2IsSplat = false) {
2820   int NumElts = VT.getVectorNumElements();
2821   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2822     return false;
2823
2824   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2825     int BitI  = Mask[i];
2826     int BitI1 = Mask[i+1];
2827     if (!isUndefOrEqual(BitI, j + NumElts/2))
2828       return false;
2829     if (V2IsSplat) {
2830       if (isUndefOrEqual(BitI1, NumElts))
2831         return false;
2832     } else {
2833       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2834         return false;
2835     }
2836   }
2837   return true;
2838 }
2839
2840 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2841   SmallVector<int, 8> M;
2842   N->getMask(M);
2843   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2844 }
2845
2846 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2847 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2848 /// <0, 0, 1, 1>
2849 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2850   int NumElems = VT.getVectorNumElements();
2851   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2852     return false;
2853
2854   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2855     int BitI  = Mask[i];
2856     int BitI1 = Mask[i+1];
2857     if (!isUndefOrEqual(BitI, j))
2858       return false;
2859     if (!isUndefOrEqual(BitI1, j))
2860       return false;
2861   }
2862   return true;
2863 }
2864
2865 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2866   SmallVector<int, 8> M;
2867   N->getMask(M);
2868   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2869 }
2870
2871 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2872 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2873 /// <2, 2, 3, 3>
2874 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2875   int NumElems = VT.getVectorNumElements();
2876   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2877     return false;
2878
2879   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2880     int BitI  = Mask[i];
2881     int BitI1 = Mask[i+1];
2882     if (!isUndefOrEqual(BitI, j))
2883       return false;
2884     if (!isUndefOrEqual(BitI1, j))
2885       return false;
2886   }
2887   return true;
2888 }
2889
2890 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2891   SmallVector<int, 8> M;
2892   N->getMask(M);
2893   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2894 }
2895
2896 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2897 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2898 /// MOVSD, and MOVD, i.e. setting the lowest element.
2899 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2900   if (VT.getVectorElementType().getSizeInBits() < 32)
2901     return false;
2902
2903   int NumElts = VT.getVectorNumElements();
2904
2905   if (!isUndefOrEqual(Mask[0], NumElts))
2906     return false;
2907
2908   for (int i = 1; i < NumElts; ++i)
2909     if (!isUndefOrEqual(Mask[i], i))
2910       return false;
2911
2912   return true;
2913 }
2914
2915 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2916   SmallVector<int, 8> M;
2917   N->getMask(M);
2918   return ::isMOVLMask(M, N->getValueType(0));
2919 }
2920
2921 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2922 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2923 /// element of vector 2 and the other elements to come from vector 1 in order.
2924 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2925                                bool V2IsSplat = false, bool V2IsUndef = false) {
2926   int NumOps = VT.getVectorNumElements();
2927   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2928     return false;
2929
2930   if (!isUndefOrEqual(Mask[0], 0))
2931     return false;
2932
2933   for (int i = 1; i < NumOps; ++i)
2934     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2935           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2936           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2937       return false;
2938
2939   return true;
2940 }
2941
2942 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2943                            bool V2IsUndef = false) {
2944   SmallVector<int, 8> M;
2945   N->getMask(M);
2946   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2947 }
2948
2949 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2950 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2951 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2952   if (N->getValueType(0).getVectorNumElements() != 4)
2953     return false;
2954
2955   // Expect 1, 1, 3, 3
2956   for (unsigned i = 0; i < 2; ++i) {
2957     int Elt = N->getMaskElt(i);
2958     if (Elt >= 0 && Elt != 1)
2959       return false;
2960   }
2961
2962   bool HasHi = false;
2963   for (unsigned i = 2; i < 4; ++i) {
2964     int Elt = N->getMaskElt(i);
2965     if (Elt >= 0 && Elt != 3)
2966       return false;
2967     if (Elt == 3)
2968       HasHi = true;
2969   }
2970   // Don't use movshdup if it can be done with a shufps.
2971   // FIXME: verify that matching u, u, 3, 3 is what we want.
2972   return HasHi;
2973 }
2974
2975 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2976 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2977 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2978   if (N->getValueType(0).getVectorNumElements() != 4)
2979     return false;
2980
2981   // Expect 0, 0, 2, 2
2982   for (unsigned i = 0; i < 2; ++i)
2983     if (N->getMaskElt(i) > 0)
2984       return false;
2985
2986   bool HasHi = false;
2987   for (unsigned i = 2; i < 4; ++i) {
2988     int Elt = N->getMaskElt(i);
2989     if (Elt >= 0 && Elt != 2)
2990       return false;
2991     if (Elt == 2)
2992       HasHi = true;
2993   }
2994   // Don't use movsldup if it can be done with a shufps.
2995   return HasHi;
2996 }
2997
2998 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2999 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3000 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3001   int e = N->getValueType(0).getVectorNumElements() / 2;
3002
3003   for (int i = 0; i < e; ++i)
3004     if (!isUndefOrEqual(N->getMaskElt(i), i))
3005       return false;
3006   for (int i = 0; i < e; ++i)
3007     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3008       return false;
3009   return true;
3010 }
3011
3012 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3013 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3014 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3015   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3016   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3017
3018   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3019   unsigned Mask = 0;
3020   for (int i = 0; i < NumOperands; ++i) {
3021     int Val = SVOp->getMaskElt(NumOperands-i-1);
3022     if (Val < 0) Val = 0;
3023     if (Val >= NumOperands) Val -= NumOperands;
3024     Mask |= Val;
3025     if (i != NumOperands - 1)
3026       Mask <<= Shift;
3027   }
3028   return Mask;
3029 }
3030
3031 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3032 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3033 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3034   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3035   unsigned Mask = 0;
3036   // 8 nodes, but we only care about the last 4.
3037   for (unsigned i = 7; i >= 4; --i) {
3038     int Val = SVOp->getMaskElt(i);
3039     if (Val >= 0)
3040       Mask |= (Val - 4);
3041     if (i != 4)
3042       Mask <<= 2;
3043   }
3044   return Mask;
3045 }
3046
3047 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3048 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3049 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3050   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3051   unsigned Mask = 0;
3052   // 8 nodes, but we only care about the first 4.
3053   for (int i = 3; i >= 0; --i) {
3054     int Val = SVOp->getMaskElt(i);
3055     if (Val >= 0)
3056       Mask |= Val;
3057     if (i != 0)
3058       Mask <<= 2;
3059   }
3060   return Mask;
3061 }
3062
3063 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3064 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3065 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3066   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3067   EVT VVT = N->getValueType(0);
3068   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3069   int Val = 0;
3070
3071   unsigned i, e;
3072   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3073     Val = SVOp->getMaskElt(i);
3074     if (Val >= 0)
3075       break;
3076   }
3077   return (Val - i) * EltSize;
3078 }
3079
3080 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3081 /// constant +0.0.
3082 bool X86::isZeroNode(SDValue Elt) {
3083   return ((isa<ConstantSDNode>(Elt) &&
3084            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3085           (isa<ConstantFPSDNode>(Elt) &&
3086            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3087 }
3088
3089 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3090 /// their permute mask.
3091 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3092                                     SelectionDAG &DAG) {
3093   EVT VT = SVOp->getValueType(0);
3094   unsigned NumElems = VT.getVectorNumElements();
3095   SmallVector<int, 8> MaskVec;
3096
3097   for (unsigned i = 0; i != NumElems; ++i) {
3098     int idx = SVOp->getMaskElt(i);
3099     if (idx < 0)
3100       MaskVec.push_back(idx);
3101     else if (idx < (int)NumElems)
3102       MaskVec.push_back(idx + NumElems);
3103     else
3104       MaskVec.push_back(idx - NumElems);
3105   }
3106   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3107                               SVOp->getOperand(0), &MaskVec[0]);
3108 }
3109
3110 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3111 /// the two vector operands have swapped position.
3112 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3113   unsigned NumElems = VT.getVectorNumElements();
3114   for (unsigned i = 0; i != NumElems; ++i) {
3115     int idx = Mask[i];
3116     if (idx < 0)
3117       continue;
3118     else if (idx < (int)NumElems)
3119       Mask[i] = idx + NumElems;
3120     else
3121       Mask[i] = idx - NumElems;
3122   }
3123 }
3124
3125 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3126 /// match movhlps. The lower half elements should come from upper half of
3127 /// V1 (and in order), and the upper half elements should come from the upper
3128 /// half of V2 (and in order).
3129 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3130   if (Op->getValueType(0).getVectorNumElements() != 4)
3131     return false;
3132   for (unsigned i = 0, e = 2; i != e; ++i)
3133     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3134       return false;
3135   for (unsigned i = 2; i != 4; ++i)
3136     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3137       return false;
3138   return true;
3139 }
3140
3141 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3142 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3143 /// required.
3144 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3145   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3146     return false;
3147   N = N->getOperand(0).getNode();
3148   if (!ISD::isNON_EXTLoad(N))
3149     return false;
3150   if (LD)
3151     *LD = cast<LoadSDNode>(N);
3152   return true;
3153 }
3154
3155 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3156 /// match movlp{s|d}. The lower half elements should come from lower half of
3157 /// V1 (and in order), and the upper half elements should come from the upper
3158 /// half of V2 (and in order). And since V1 will become the source of the
3159 /// MOVLP, it must be either a vector load or a scalar load to vector.
3160 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3161                                ShuffleVectorSDNode *Op) {
3162   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3163     return false;
3164   // Is V2 is a vector load, don't do this transformation. We will try to use
3165   // load folding shufps op.
3166   if (ISD::isNON_EXTLoad(V2))
3167     return false;
3168
3169   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3170
3171   if (NumElems != 2 && NumElems != 4)
3172     return false;
3173   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3174     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3175       return false;
3176   for (unsigned i = NumElems/2; i != NumElems; ++i)
3177     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3178       return false;
3179   return true;
3180 }
3181
3182 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3183 /// all the same.
3184 static bool isSplatVector(SDNode *N) {
3185   if (N->getOpcode() != ISD::BUILD_VECTOR)
3186     return false;
3187
3188   SDValue SplatValue = N->getOperand(0);
3189   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3190     if (N->getOperand(i) != SplatValue)
3191       return false;
3192   return true;
3193 }
3194
3195 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3196 /// to an zero vector.
3197 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3198 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3199   SDValue V1 = N->getOperand(0);
3200   SDValue V2 = N->getOperand(1);
3201   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3202   for (unsigned i = 0; i != NumElems; ++i) {
3203     int Idx = N->getMaskElt(i);
3204     if (Idx >= (int)NumElems) {
3205       unsigned Opc = V2.getOpcode();
3206       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3207         continue;
3208       if (Opc != ISD::BUILD_VECTOR ||
3209           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3210         return false;
3211     } else if (Idx >= 0) {
3212       unsigned Opc = V1.getOpcode();
3213       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3214         continue;
3215       if (Opc != ISD::BUILD_VECTOR ||
3216           !X86::isZeroNode(V1.getOperand(Idx)))
3217         return false;
3218     }
3219   }
3220   return true;
3221 }
3222
3223 /// getZeroVector - Returns a vector of specified type with all zero elements.
3224 ///
3225 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3226                              DebugLoc dl) {
3227   assert(VT.isVector() && "Expected a vector type");
3228
3229   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3230   // type.  This ensures they get CSE'd.
3231   SDValue Vec;
3232   if (VT.getSizeInBits() == 64) { // MMX
3233     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3234     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3235   } else if (HasSSE2) {  // SSE2
3236     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3237     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3238   } else { // SSE1
3239     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3240     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3241   }
3242   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3243 }
3244
3245 /// getOnesVector - Returns a vector of specified type with all bits set.
3246 ///
3247 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3248   assert(VT.isVector() && "Expected a vector type");
3249
3250   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3251   // type.  This ensures they get CSE'd.
3252   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3253   SDValue Vec;
3254   if (VT.getSizeInBits() == 64)  // MMX
3255     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3256   else                                              // SSE
3257     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3258   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3259 }
3260
3261
3262 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3263 /// that point to V2 points to its first element.
3264 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3265   EVT VT = SVOp->getValueType(0);
3266   unsigned NumElems = VT.getVectorNumElements();
3267
3268   bool Changed = false;
3269   SmallVector<int, 8> MaskVec;
3270   SVOp->getMask(MaskVec);
3271
3272   for (unsigned i = 0; i != NumElems; ++i) {
3273     if (MaskVec[i] > (int)NumElems) {
3274       MaskVec[i] = NumElems;
3275       Changed = true;
3276     }
3277   }
3278   if (Changed)
3279     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3280                                 SVOp->getOperand(1), &MaskVec[0]);
3281   return SDValue(SVOp, 0);
3282 }
3283
3284 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3285 /// operation of specified width.
3286 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3287                        SDValue V2) {
3288   unsigned NumElems = VT.getVectorNumElements();
3289   SmallVector<int, 8> Mask;
3290   Mask.push_back(NumElems);
3291   for (unsigned i = 1; i != NumElems; ++i)
3292     Mask.push_back(i);
3293   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3294 }
3295
3296 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3297 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3298                           SDValue V2) {
3299   unsigned NumElems = VT.getVectorNumElements();
3300   SmallVector<int, 8> Mask;
3301   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3302     Mask.push_back(i);
3303     Mask.push_back(i + NumElems);
3304   }
3305   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3306 }
3307
3308 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3309 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3310                           SDValue V2) {
3311   unsigned NumElems = VT.getVectorNumElements();
3312   unsigned Half = NumElems/2;
3313   SmallVector<int, 8> Mask;
3314   for (unsigned i = 0; i != Half; ++i) {
3315     Mask.push_back(i + Half);
3316     Mask.push_back(i + NumElems + Half);
3317   }
3318   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3319 }
3320
3321 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3322 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3323                             bool HasSSE2) {
3324   if (SV->getValueType(0).getVectorNumElements() <= 4)
3325     return SDValue(SV, 0);
3326
3327   EVT PVT = MVT::v4f32;
3328   EVT VT = SV->getValueType(0);
3329   DebugLoc dl = SV->getDebugLoc();
3330   SDValue V1 = SV->getOperand(0);
3331   int NumElems = VT.getVectorNumElements();
3332   int EltNo = SV->getSplatIndex();
3333
3334   // unpack elements to the correct location
3335   while (NumElems > 4) {
3336     if (EltNo < NumElems/2) {
3337       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3338     } else {
3339       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3340       EltNo -= NumElems/2;
3341     }
3342     NumElems >>= 1;
3343   }
3344
3345   // Perform the splat.
3346   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3347   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3348   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3349   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3350 }
3351
3352 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3353 /// vector of zero or undef vector.  This produces a shuffle where the low
3354 /// element of V2 is swizzled into the zero/undef vector, landing at element
3355 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3356 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3357                                              bool isZero, bool HasSSE2,
3358                                              SelectionDAG &DAG) {
3359   EVT VT = V2.getValueType();
3360   SDValue V1 = isZero
3361     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3362   unsigned NumElems = VT.getVectorNumElements();
3363   SmallVector<int, 16> MaskVec;
3364   for (unsigned i = 0; i != NumElems; ++i)
3365     // If this is the insertion idx, put the low elt of V2 here.
3366     MaskVec.push_back(i == Idx ? NumElems : i);
3367   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3368 }
3369
3370 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3371 /// a shuffle that is zero.
3372 static
3373 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3374                                   bool Low, SelectionDAG &DAG) {
3375   unsigned NumZeros = 0;
3376   for (int i = 0; i < NumElems; ++i) {
3377     unsigned Index = Low ? i : NumElems-i-1;
3378     int Idx = SVOp->getMaskElt(Index);
3379     if (Idx < 0) {
3380       ++NumZeros;
3381       continue;
3382     }
3383     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3384     if (Elt.getNode() && X86::isZeroNode(Elt))
3385       ++NumZeros;
3386     else
3387       break;
3388   }
3389   return NumZeros;
3390 }
3391
3392 /// isVectorShift - Returns true if the shuffle can be implemented as a
3393 /// logical left or right shift of a vector.
3394 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3395 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3396                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3397   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3398
3399   isLeft = true;
3400   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3401   if (!NumZeros) {
3402     isLeft = false;
3403     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3404     if (!NumZeros)
3405       return false;
3406   }
3407   bool SeenV1 = false;
3408   bool SeenV2 = false;
3409   for (int i = NumZeros; i < NumElems; ++i) {
3410     int Val = isLeft ? (i - NumZeros) : i;
3411     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3412     if (Idx < 0)
3413       continue;
3414     if (Idx < NumElems)
3415       SeenV1 = true;
3416     else {
3417       Idx -= NumElems;
3418       SeenV2 = true;
3419     }
3420     if (Idx != Val)
3421       return false;
3422   }
3423   if (SeenV1 && SeenV2)
3424     return false;
3425
3426   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3427   ShAmt = NumZeros;
3428   return true;
3429 }
3430
3431
3432 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3433 ///
3434 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3435                                        unsigned NumNonZero, unsigned NumZero,
3436                                        SelectionDAG &DAG, TargetLowering &TLI) {
3437   if (NumNonZero > 8)
3438     return SDValue();
3439
3440   DebugLoc dl = Op.getDebugLoc();
3441   SDValue V(0, 0);
3442   bool First = true;
3443   for (unsigned i = 0; i < 16; ++i) {
3444     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3445     if (ThisIsNonZero && First) {
3446       if (NumZero)
3447         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3448       else
3449         V = DAG.getUNDEF(MVT::v8i16);
3450       First = false;
3451     }
3452
3453     if ((i & 1) != 0) {
3454       SDValue ThisElt(0, 0), LastElt(0, 0);
3455       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3456       if (LastIsNonZero) {
3457         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3458                               MVT::i16, Op.getOperand(i-1));
3459       }
3460       if (ThisIsNonZero) {
3461         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3462         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3463                               ThisElt, DAG.getConstant(8, MVT::i8));
3464         if (LastIsNonZero)
3465           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3466       } else
3467         ThisElt = LastElt;
3468
3469       if (ThisElt.getNode())
3470         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3471                         DAG.getIntPtrConstant(i/2));
3472     }
3473   }
3474
3475   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3476 }
3477
3478 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3479 ///
3480 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3481                                        unsigned NumNonZero, unsigned NumZero,
3482                                        SelectionDAG &DAG, TargetLowering &TLI) {
3483   if (NumNonZero > 4)
3484     return SDValue();
3485
3486   DebugLoc dl = Op.getDebugLoc();
3487   SDValue V(0, 0);
3488   bool First = true;
3489   for (unsigned i = 0; i < 8; ++i) {
3490     bool isNonZero = (NonZeros & (1 << i)) != 0;
3491     if (isNonZero) {
3492       if (First) {
3493         if (NumZero)
3494           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3495         else
3496           V = DAG.getUNDEF(MVT::v8i16);
3497         First = false;
3498       }
3499       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3500                       MVT::v8i16, V, Op.getOperand(i),
3501                       DAG.getIntPtrConstant(i));
3502     }
3503   }
3504
3505   return V;
3506 }
3507
3508 /// getVShift - Return a vector logical shift node.
3509 ///
3510 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3511                          unsigned NumBits, SelectionDAG &DAG,
3512                          const TargetLowering &TLI, DebugLoc dl) {
3513   bool isMMX = VT.getSizeInBits() == 64;
3514   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3515   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3516   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3517   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3518                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3519                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3520 }
3521
3522 SDValue
3523 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3524                                           SelectionDAG &DAG) {
3525
3526   // Check if the scalar load can be widened into a vector load. And if
3527   // the address is "base + cst" see if the cst can be "absorbed" into
3528   // the shuffle mask.
3529   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3530     SDValue Ptr = LD->getBasePtr();
3531     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3532       return SDValue();
3533     EVT PVT = LD->getValueType(0);
3534     if (PVT != MVT::i32 && PVT != MVT::f32)
3535       return SDValue();
3536
3537     int FI = -1;
3538     int64_t Offset = 0;
3539     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3540       FI = FINode->getIndex();
3541       Offset = 0;
3542     } else if (Ptr.getOpcode() == ISD::ADD &&
3543                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3544                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3545       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3546       Offset = Ptr.getConstantOperandVal(1);
3547       Ptr = Ptr.getOperand(0);
3548     } else {
3549       return SDValue();
3550     }
3551
3552     SDValue Chain = LD->getChain();
3553     // Make sure the stack object alignment is at least 16.
3554     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3555     if (DAG.InferPtrAlignment(Ptr) < 16) {
3556       if (MFI->isFixedObjectIndex(FI)) {
3557         // Can't change the alignment. FIXME: It's possible to compute
3558         // the exact stack offset and reference FI + adjust offset instead.
3559         // If someone *really* cares about this. That's the way to implement it.
3560         return SDValue();
3561       } else {
3562         MFI->setObjectAlignment(FI, 16);
3563       }
3564     }
3565
3566     // (Offset % 16) must be multiple of 4. Then address is then
3567     // Ptr + (Offset & ~15).
3568     if (Offset < 0)
3569       return SDValue();
3570     if ((Offset % 16) & 3)
3571       return SDValue();
3572     int64_t StartOffset = Offset & ~15;
3573     if (StartOffset)
3574       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3575                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3576
3577     int EltNo = (Offset - StartOffset) >> 2;
3578     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3579     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3580     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3581                              false, false, 0);
3582     // Canonicalize it to a v4i32 shuffle.
3583     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3584     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3585                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3586                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3587   }
3588
3589   return SDValue();
3590 }
3591
3592 SDValue
3593 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3594   DebugLoc dl = Op.getDebugLoc();
3595   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3596   if (ISD::isBuildVectorAllZeros(Op.getNode())
3597       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3598     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3599     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3600     // eliminated on x86-32 hosts.
3601     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3602       return Op;
3603
3604     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3605       return getOnesVector(Op.getValueType(), DAG, dl);
3606     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3607   }
3608
3609   EVT VT = Op.getValueType();
3610   EVT ExtVT = VT.getVectorElementType();
3611   unsigned EVTBits = ExtVT.getSizeInBits();
3612
3613   unsigned NumElems = Op.getNumOperands();
3614   unsigned NumZero  = 0;
3615   unsigned NumNonZero = 0;
3616   unsigned NonZeros = 0;
3617   bool IsAllConstants = true;
3618   SmallSet<SDValue, 8> Values;
3619   for (unsigned i = 0; i < NumElems; ++i) {
3620     SDValue Elt = Op.getOperand(i);
3621     if (Elt.getOpcode() == ISD::UNDEF)
3622       continue;
3623     Values.insert(Elt);
3624     if (Elt.getOpcode() != ISD::Constant &&
3625         Elt.getOpcode() != ISD::ConstantFP)
3626       IsAllConstants = false;
3627     if (X86::isZeroNode(Elt))
3628       NumZero++;
3629     else {
3630       NonZeros |= (1 << i);
3631       NumNonZero++;
3632     }
3633   }
3634
3635   if (NumNonZero == 0) {
3636     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3637     return DAG.getUNDEF(VT);
3638   }
3639
3640   // Special case for single non-zero, non-undef, element.
3641   if (NumNonZero == 1) {
3642     unsigned Idx = CountTrailingZeros_32(NonZeros);
3643     SDValue Item = Op.getOperand(Idx);
3644
3645     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3646     // the value are obviously zero, truncate the value to i32 and do the
3647     // insertion that way.  Only do this if the value is non-constant or if the
3648     // value is a constant being inserted into element 0.  It is cheaper to do
3649     // a constant pool load than it is to do a movd + shuffle.
3650     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3651         (!IsAllConstants || Idx == 0)) {
3652       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3653         // Handle MMX and SSE both.
3654         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3655         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3656
3657         // Truncate the value (which may itself be a constant) to i32, and
3658         // convert it to a vector with movd (S2V+shuffle to zero extend).
3659         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3660         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3661         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3662                                            Subtarget->hasSSE2(), DAG);
3663
3664         // Now we have our 32-bit value zero extended in the low element of
3665         // a vector.  If Idx != 0, swizzle it into place.
3666         if (Idx != 0) {
3667           SmallVector<int, 4> Mask;
3668           Mask.push_back(Idx);
3669           for (unsigned i = 1; i != VecElts; ++i)
3670             Mask.push_back(i);
3671           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3672                                       DAG.getUNDEF(Item.getValueType()),
3673                                       &Mask[0]);
3674         }
3675         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3676       }
3677     }
3678
3679     // If we have a constant or non-constant insertion into the low element of
3680     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3681     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3682     // depending on what the source datatype is.
3683     if (Idx == 0) {
3684       if (NumZero == 0) {
3685         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3686       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3687           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3688         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3689         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3690         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3691                                            DAG);
3692       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3693         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3694         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3695         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3696         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3697                                            Subtarget->hasSSE2(), DAG);
3698         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3699       }
3700     }
3701
3702     // Is it a vector logical left shift?
3703     if (NumElems == 2 && Idx == 1 &&
3704         X86::isZeroNode(Op.getOperand(0)) &&
3705         !X86::isZeroNode(Op.getOperand(1))) {
3706       unsigned NumBits = VT.getSizeInBits();
3707       return getVShift(true, VT,
3708                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3709                                    VT, Op.getOperand(1)),
3710                        NumBits/2, DAG, *this, dl);
3711     }
3712
3713     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3714       return SDValue();
3715
3716     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3717     // is a non-constant being inserted into an element other than the low one,
3718     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3719     // movd/movss) to move this into the low element, then shuffle it into
3720     // place.
3721     if (EVTBits == 32) {
3722       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3723
3724       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3725       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3726                                          Subtarget->hasSSE2(), DAG);
3727       SmallVector<int, 8> MaskVec;
3728       for (unsigned i = 0; i < NumElems; i++)
3729         MaskVec.push_back(i == Idx ? 0 : 1);
3730       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3731     }
3732   }
3733
3734   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3735   if (Values.size() == 1) {
3736     if (EVTBits == 32) {
3737       // Instead of a shuffle like this:
3738       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3739       // Check if it's possible to issue this instead.
3740       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3741       unsigned Idx = CountTrailingZeros_32(NonZeros);
3742       SDValue Item = Op.getOperand(Idx);
3743       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3744         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3745     }
3746     return SDValue();
3747   }
3748
3749   // A vector full of immediates; various special cases are already
3750   // handled, so this is best done with a single constant-pool load.
3751   if (IsAllConstants)
3752     return SDValue();
3753
3754   // Let legalizer expand 2-wide build_vectors.
3755   if (EVTBits == 64) {
3756     if (NumNonZero == 1) {
3757       // One half is zero or undef.
3758       unsigned Idx = CountTrailingZeros_32(NonZeros);
3759       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3760                                  Op.getOperand(Idx));
3761       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3762                                          Subtarget->hasSSE2(), DAG);
3763     }
3764     return SDValue();
3765   }
3766
3767   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3768   if (EVTBits == 8 && NumElems == 16) {
3769     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3770                                         *this);
3771     if (V.getNode()) return V;
3772   }
3773
3774   if (EVTBits == 16 && NumElems == 8) {
3775     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3776                                         *this);
3777     if (V.getNode()) return V;
3778   }
3779
3780   // If element VT is == 32 bits, turn it into a number of shuffles.
3781   SmallVector<SDValue, 8> V;
3782   V.resize(NumElems);
3783   if (NumElems == 4 && NumZero > 0) {
3784     for (unsigned i = 0; i < 4; ++i) {
3785       bool isZero = !(NonZeros & (1 << i));
3786       if (isZero)
3787         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3788       else
3789         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3790     }
3791
3792     for (unsigned i = 0; i < 2; ++i) {
3793       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3794         default: break;
3795         case 0:
3796           V[i] = V[i*2];  // Must be a zero vector.
3797           break;
3798         case 1:
3799           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3800           break;
3801         case 2:
3802           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3803           break;
3804         case 3:
3805           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3806           break;
3807       }
3808     }
3809
3810     SmallVector<int, 8> MaskVec;
3811     bool Reverse = (NonZeros & 0x3) == 2;
3812     for (unsigned i = 0; i < 2; ++i)
3813       MaskVec.push_back(Reverse ? 1-i : i);
3814     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3815     for (unsigned i = 0; i < 2; ++i)
3816       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3817     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3818   }
3819
3820   if (Values.size() > 2) {
3821     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3822     // values to be inserted is equal to the number of elements, in which case
3823     // use the unpack code below in the hopes of matching the consecutive elts
3824     // load merge pattern for shuffles.
3825     // FIXME: We could probably just check that here directly.
3826     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3827         getSubtarget()->hasSSE41()) {
3828       V[0] = DAG.getUNDEF(VT);
3829       for (unsigned i = 0; i < NumElems; ++i)
3830         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3831           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3832                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3833       return V[0];
3834     }
3835     // Expand into a number of unpckl*.
3836     // e.g. for v4f32
3837     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3838     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3839     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3840     for (unsigned i = 0; i < NumElems; ++i)
3841       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3842     NumElems >>= 1;
3843     while (NumElems != 0) {
3844       for (unsigned i = 0; i < NumElems; ++i)
3845         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3846       NumElems >>= 1;
3847     }
3848     return V[0];
3849   }
3850
3851   return SDValue();
3852 }
3853
3854 SDValue
3855 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3856   // We support concatenate two MMX registers and place them in a MMX
3857   // register.  This is better than doing a stack convert.
3858   DebugLoc dl = Op.getDebugLoc();
3859   EVT ResVT = Op.getValueType();
3860   assert(Op.getNumOperands() == 2);
3861   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3862          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3863   int Mask[2];
3864   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3865   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3866   InVec = Op.getOperand(1);
3867   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3868     unsigned NumElts = ResVT.getVectorNumElements();
3869     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3870     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3871                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3872   } else {
3873     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3874     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3875     Mask[0] = 0; Mask[1] = 2;
3876     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3877   }
3878   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3879 }
3880
3881 // v8i16 shuffles - Prefer shuffles in the following order:
3882 // 1. [all]   pshuflw, pshufhw, optional move
3883 // 2. [ssse3] 1 x pshufb
3884 // 3. [ssse3] 2 x pshufb + 1 x por
3885 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3886 static
3887 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3888                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3889   SDValue V1 = SVOp->getOperand(0);
3890   SDValue V2 = SVOp->getOperand(1);
3891   DebugLoc dl = SVOp->getDebugLoc();
3892   SmallVector<int, 8> MaskVals;
3893
3894   // Determine if more than 1 of the words in each of the low and high quadwords
3895   // of the result come from the same quadword of one of the two inputs.  Undef
3896   // mask values count as coming from any quadword, for better codegen.
3897   SmallVector<unsigned, 4> LoQuad(4);
3898   SmallVector<unsigned, 4> HiQuad(4);
3899   BitVector InputQuads(4);
3900   for (unsigned i = 0; i < 8; ++i) {
3901     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3902     int EltIdx = SVOp->getMaskElt(i);
3903     MaskVals.push_back(EltIdx);
3904     if (EltIdx < 0) {
3905       ++Quad[0];
3906       ++Quad[1];
3907       ++Quad[2];
3908       ++Quad[3];
3909       continue;
3910     }
3911     ++Quad[EltIdx / 4];
3912     InputQuads.set(EltIdx / 4);
3913   }
3914
3915   int BestLoQuad = -1;
3916   unsigned MaxQuad = 1;
3917   for (unsigned i = 0; i < 4; ++i) {
3918     if (LoQuad[i] > MaxQuad) {
3919       BestLoQuad = i;
3920       MaxQuad = LoQuad[i];
3921     }
3922   }
3923
3924   int BestHiQuad = -1;
3925   MaxQuad = 1;
3926   for (unsigned i = 0; i < 4; ++i) {
3927     if (HiQuad[i] > MaxQuad) {
3928       BestHiQuad = i;
3929       MaxQuad = HiQuad[i];
3930     }
3931   }
3932
3933   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3934   // of the two input vectors, shuffle them into one input vector so only a
3935   // single pshufb instruction is necessary. If There are more than 2 input
3936   // quads, disable the next transformation since it does not help SSSE3.
3937   bool V1Used = InputQuads[0] || InputQuads[1];
3938   bool V2Used = InputQuads[2] || InputQuads[3];
3939   if (TLI.getSubtarget()->hasSSSE3()) {
3940     if (InputQuads.count() == 2 && V1Used && V2Used) {
3941       BestLoQuad = InputQuads.find_first();
3942       BestHiQuad = InputQuads.find_next(BestLoQuad);
3943     }
3944     if (InputQuads.count() > 2) {
3945       BestLoQuad = -1;
3946       BestHiQuad = -1;
3947     }
3948   }
3949
3950   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3951   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3952   // words from all 4 input quadwords.
3953   SDValue NewV;
3954   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3955     SmallVector<int, 8> MaskV;
3956     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3957     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3958     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3959                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3960                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3961     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3962
3963     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3964     // source words for the shuffle, to aid later transformations.
3965     bool AllWordsInNewV = true;
3966     bool InOrder[2] = { true, true };
3967     for (unsigned i = 0; i != 8; ++i) {
3968       int idx = MaskVals[i];
3969       if (idx != (int)i)
3970         InOrder[i/4] = false;
3971       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3972         continue;
3973       AllWordsInNewV = false;
3974       break;
3975     }
3976
3977     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3978     if (AllWordsInNewV) {
3979       for (int i = 0; i != 8; ++i) {
3980         int idx = MaskVals[i];
3981         if (idx < 0)
3982           continue;
3983         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3984         if ((idx != i) && idx < 4)
3985           pshufhw = false;
3986         if ((idx != i) && idx > 3)
3987           pshuflw = false;
3988       }
3989       V1 = NewV;
3990       V2Used = false;
3991       BestLoQuad = 0;
3992       BestHiQuad = 1;
3993     }
3994
3995     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3996     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3997     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3998       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3999                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4000     }
4001   }
4002
4003   // If we have SSSE3, and all words of the result are from 1 input vector,
4004   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4005   // is present, fall back to case 4.
4006   if (TLI.getSubtarget()->hasSSSE3()) {
4007     SmallVector<SDValue,16> pshufbMask;
4008
4009     // If we have elements from both input vectors, set the high bit of the
4010     // shuffle mask element to zero out elements that come from V2 in the V1
4011     // mask, and elements that come from V1 in the V2 mask, so that the two
4012     // results can be OR'd together.
4013     bool TwoInputs = V1Used && V2Used;
4014     for (unsigned i = 0; i != 8; ++i) {
4015       int EltIdx = MaskVals[i] * 2;
4016       if (TwoInputs && (EltIdx >= 16)) {
4017         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4018         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4019         continue;
4020       }
4021       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4022       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4023     }
4024     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4025     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4026                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4027                                  MVT::v16i8, &pshufbMask[0], 16));
4028     if (!TwoInputs)
4029       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4030
4031     // Calculate the shuffle mask for the second input, shuffle it, and
4032     // OR it with the first shuffled input.
4033     pshufbMask.clear();
4034     for (unsigned i = 0; i != 8; ++i) {
4035       int EltIdx = MaskVals[i] * 2;
4036       if (EltIdx < 16) {
4037         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4038         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4039         continue;
4040       }
4041       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4042       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4043     }
4044     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4045     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4046                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4047                                  MVT::v16i8, &pshufbMask[0], 16));
4048     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4049     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4050   }
4051
4052   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4053   // and update MaskVals with new element order.
4054   BitVector InOrder(8);
4055   if (BestLoQuad >= 0) {
4056     SmallVector<int, 8> MaskV;
4057     for (int i = 0; i != 4; ++i) {
4058       int idx = MaskVals[i];
4059       if (idx < 0) {
4060         MaskV.push_back(-1);
4061         InOrder.set(i);
4062       } else if ((idx / 4) == BestLoQuad) {
4063         MaskV.push_back(idx & 3);
4064         InOrder.set(i);
4065       } else {
4066         MaskV.push_back(-1);
4067       }
4068     }
4069     for (unsigned i = 4; i != 8; ++i)
4070       MaskV.push_back(i);
4071     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4072                                 &MaskV[0]);
4073   }
4074
4075   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4076   // and update MaskVals with the new element order.
4077   if (BestHiQuad >= 0) {
4078     SmallVector<int, 8> MaskV;
4079     for (unsigned i = 0; i != 4; ++i)
4080       MaskV.push_back(i);
4081     for (unsigned i = 4; i != 8; ++i) {
4082       int idx = MaskVals[i];
4083       if (idx < 0) {
4084         MaskV.push_back(-1);
4085         InOrder.set(i);
4086       } else if ((idx / 4) == BestHiQuad) {
4087         MaskV.push_back((idx & 3) + 4);
4088         InOrder.set(i);
4089       } else {
4090         MaskV.push_back(-1);
4091       }
4092     }
4093     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4094                                 &MaskV[0]);
4095   }
4096
4097   // In case BestHi & BestLo were both -1, which means each quadword has a word
4098   // from each of the four input quadwords, calculate the InOrder bitvector now
4099   // before falling through to the insert/extract cleanup.
4100   if (BestLoQuad == -1 && BestHiQuad == -1) {
4101     NewV = V1;
4102     for (int i = 0; i != 8; ++i)
4103       if (MaskVals[i] < 0 || MaskVals[i] == i)
4104         InOrder.set(i);
4105   }
4106
4107   // The other elements are put in the right place using pextrw and pinsrw.
4108   for (unsigned i = 0; i != 8; ++i) {
4109     if (InOrder[i])
4110       continue;
4111     int EltIdx = MaskVals[i];
4112     if (EltIdx < 0)
4113       continue;
4114     SDValue ExtOp = (EltIdx < 8)
4115     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4116                   DAG.getIntPtrConstant(EltIdx))
4117     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4118                   DAG.getIntPtrConstant(EltIdx - 8));
4119     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4120                        DAG.getIntPtrConstant(i));
4121   }
4122   return NewV;
4123 }
4124
4125 // v16i8 shuffles - Prefer shuffles in the following order:
4126 // 1. [ssse3] 1 x pshufb
4127 // 2. [ssse3] 2 x pshufb + 1 x por
4128 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4129 static
4130 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4131                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4132   SDValue V1 = SVOp->getOperand(0);
4133   SDValue V2 = SVOp->getOperand(1);
4134   DebugLoc dl = SVOp->getDebugLoc();
4135   SmallVector<int, 16> MaskVals;
4136   SVOp->getMask(MaskVals);
4137
4138   // If we have SSSE3, case 1 is generated when all result bytes come from
4139   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4140   // present, fall back to case 3.
4141   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4142   bool V1Only = true;
4143   bool V2Only = true;
4144   for (unsigned i = 0; i < 16; ++i) {
4145     int EltIdx = MaskVals[i];
4146     if (EltIdx < 0)
4147       continue;
4148     if (EltIdx < 16)
4149       V2Only = false;
4150     else
4151       V1Only = false;
4152   }
4153
4154   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4155   if (TLI.getSubtarget()->hasSSSE3()) {
4156     SmallVector<SDValue,16> pshufbMask;
4157
4158     // If all result elements are from one input vector, then only translate
4159     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4160     //
4161     // Otherwise, we have elements from both input vectors, and must zero out
4162     // elements that come from V2 in the first mask, and V1 in the second mask
4163     // so that we can OR them together.
4164     bool TwoInputs = !(V1Only || V2Only);
4165     for (unsigned i = 0; i != 16; ++i) {
4166       int EltIdx = MaskVals[i];
4167       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4168         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4169         continue;
4170       }
4171       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4172     }
4173     // If all the elements are from V2, assign it to V1 and return after
4174     // building the first pshufb.
4175     if (V2Only)
4176       V1 = V2;
4177     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4178                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4179                                  MVT::v16i8, &pshufbMask[0], 16));
4180     if (!TwoInputs)
4181       return V1;
4182
4183     // Calculate the shuffle mask for the second input, shuffle it, and
4184     // OR it with the first shuffled input.
4185     pshufbMask.clear();
4186     for (unsigned i = 0; i != 16; ++i) {
4187       int EltIdx = MaskVals[i];
4188       if (EltIdx < 16) {
4189         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4190         continue;
4191       }
4192       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4193     }
4194     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4195                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4196                                  MVT::v16i8, &pshufbMask[0], 16));
4197     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4198   }
4199
4200   // No SSSE3 - Calculate in place words and then fix all out of place words
4201   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4202   // the 16 different words that comprise the two doublequadword input vectors.
4203   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4204   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4205   SDValue NewV = V2Only ? V2 : V1;
4206   for (int i = 0; i != 8; ++i) {
4207     int Elt0 = MaskVals[i*2];
4208     int Elt1 = MaskVals[i*2+1];
4209
4210     // This word of the result is all undef, skip it.
4211     if (Elt0 < 0 && Elt1 < 0)
4212       continue;
4213
4214     // This word of the result is already in the correct place, skip it.
4215     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4216       continue;
4217     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4218       continue;
4219
4220     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4221     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4222     SDValue InsElt;
4223
4224     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4225     // using a single extract together, load it and store it.
4226     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4227       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4228                            DAG.getIntPtrConstant(Elt1 / 2));
4229       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4230                         DAG.getIntPtrConstant(i));
4231       continue;
4232     }
4233
4234     // If Elt1 is defined, extract it from the appropriate source.  If the
4235     // source byte is not also odd, shift the extracted word left 8 bits
4236     // otherwise clear the bottom 8 bits if we need to do an or.
4237     if (Elt1 >= 0) {
4238       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4239                            DAG.getIntPtrConstant(Elt1 / 2));
4240       if ((Elt1 & 1) == 0)
4241         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4242                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4243       else if (Elt0 >= 0)
4244         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4245                              DAG.getConstant(0xFF00, MVT::i16));
4246     }
4247     // If Elt0 is defined, extract it from the appropriate source.  If the
4248     // source byte is not also even, shift the extracted word right 8 bits. If
4249     // Elt1 was also defined, OR the extracted values together before
4250     // inserting them in the result.
4251     if (Elt0 >= 0) {
4252       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4253                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4254       if ((Elt0 & 1) != 0)
4255         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4256                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4257       else if (Elt1 >= 0)
4258         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4259                              DAG.getConstant(0x00FF, MVT::i16));
4260       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4261                          : InsElt0;
4262     }
4263     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4264                        DAG.getIntPtrConstant(i));
4265   }
4266   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4267 }
4268
4269 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4270 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4271 /// done when every pair / quad of shuffle mask elements point to elements in
4272 /// the right sequence. e.g.
4273 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4274 static
4275 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4276                                  SelectionDAG &DAG,
4277                                  TargetLowering &TLI, DebugLoc dl) {
4278   EVT VT = SVOp->getValueType(0);
4279   SDValue V1 = SVOp->getOperand(0);
4280   SDValue V2 = SVOp->getOperand(1);
4281   unsigned NumElems = VT.getVectorNumElements();
4282   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4283   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4284   EVT MaskEltVT = MaskVT.getVectorElementType();
4285   EVT NewVT = MaskVT;
4286   switch (VT.getSimpleVT().SimpleTy) {
4287   default: assert(false && "Unexpected!");
4288   case MVT::v4f32: NewVT = MVT::v2f64; break;
4289   case MVT::v4i32: NewVT = MVT::v2i64; break;
4290   case MVT::v8i16: NewVT = MVT::v4i32; break;
4291   case MVT::v16i8: NewVT = MVT::v4i32; break;
4292   }
4293
4294   if (NewWidth == 2) {
4295     if (VT.isInteger())
4296       NewVT = MVT::v2i64;
4297     else
4298       NewVT = MVT::v2f64;
4299   }
4300   int Scale = NumElems / NewWidth;
4301   SmallVector<int, 8> MaskVec;
4302   for (unsigned i = 0; i < NumElems; i += Scale) {
4303     int StartIdx = -1;
4304     for (int j = 0; j < Scale; ++j) {
4305       int EltIdx = SVOp->getMaskElt(i+j);
4306       if (EltIdx < 0)
4307         continue;
4308       if (StartIdx == -1)
4309         StartIdx = EltIdx - (EltIdx % Scale);
4310       if (EltIdx != StartIdx + j)
4311         return SDValue();
4312     }
4313     if (StartIdx == -1)
4314       MaskVec.push_back(-1);
4315     else
4316       MaskVec.push_back(StartIdx / Scale);
4317   }
4318
4319   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4320   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4321   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4322 }
4323
4324 /// getVZextMovL - Return a zero-extending vector move low node.
4325 ///
4326 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4327                             SDValue SrcOp, SelectionDAG &DAG,
4328                             const X86Subtarget *Subtarget, DebugLoc dl) {
4329   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4330     LoadSDNode *LD = NULL;
4331     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4332       LD = dyn_cast<LoadSDNode>(SrcOp);
4333     if (!LD) {
4334       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4335       // instead.
4336       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4337       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4338           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4339           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4340           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4341         // PR2108
4342         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4343         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4344                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4345                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4346                                                    OpVT,
4347                                                    SrcOp.getOperand(0)
4348                                                           .getOperand(0))));
4349       }
4350     }
4351   }
4352
4353   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4354                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4355                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4356                                              OpVT, SrcOp)));
4357 }
4358
4359 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4360 /// shuffles.
4361 static SDValue
4362 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4363   SDValue V1 = SVOp->getOperand(0);
4364   SDValue V2 = SVOp->getOperand(1);
4365   DebugLoc dl = SVOp->getDebugLoc();
4366   EVT VT = SVOp->getValueType(0);
4367
4368   SmallVector<std::pair<int, int>, 8> Locs;
4369   Locs.resize(4);
4370   SmallVector<int, 8> Mask1(4U, -1);
4371   SmallVector<int, 8> PermMask;
4372   SVOp->getMask(PermMask);
4373
4374   unsigned NumHi = 0;
4375   unsigned NumLo = 0;
4376   for (unsigned i = 0; i != 4; ++i) {
4377     int Idx = PermMask[i];
4378     if (Idx < 0) {
4379       Locs[i] = std::make_pair(-1, -1);
4380     } else {
4381       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4382       if (Idx < 4) {
4383         Locs[i] = std::make_pair(0, NumLo);
4384         Mask1[NumLo] = Idx;
4385         NumLo++;
4386       } else {
4387         Locs[i] = std::make_pair(1, NumHi);
4388         if (2+NumHi < 4)
4389           Mask1[2+NumHi] = Idx;
4390         NumHi++;
4391       }
4392     }
4393   }
4394
4395   if (NumLo <= 2 && NumHi <= 2) {
4396     // If no more than two elements come from either vector. This can be
4397     // implemented with two shuffles. First shuffle gather the elements.
4398     // The second shuffle, which takes the first shuffle as both of its
4399     // vector operands, put the elements into the right order.
4400     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4401
4402     SmallVector<int, 8> Mask2(4U, -1);
4403
4404     for (unsigned i = 0; i != 4; ++i) {
4405       if (Locs[i].first == -1)
4406         continue;
4407       else {
4408         unsigned Idx = (i < 2) ? 0 : 4;
4409         Idx += Locs[i].first * 2 + Locs[i].second;
4410         Mask2[i] = Idx;
4411       }
4412     }
4413
4414     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4415   } else if (NumLo == 3 || NumHi == 3) {
4416     // Otherwise, we must have three elements from one vector, call it X, and
4417     // one element from the other, call it Y.  First, use a shufps to build an
4418     // intermediate vector with the one element from Y and the element from X
4419     // that will be in the same half in the final destination (the indexes don't
4420     // matter). Then, use a shufps to build the final vector, taking the half
4421     // containing the element from Y from the intermediate, and the other half
4422     // from X.
4423     if (NumHi == 3) {
4424       // Normalize it so the 3 elements come from V1.
4425       CommuteVectorShuffleMask(PermMask, VT);
4426       std::swap(V1, V2);
4427     }
4428
4429     // Find the element from V2.
4430     unsigned HiIndex;
4431     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4432       int Val = PermMask[HiIndex];
4433       if (Val < 0)
4434         continue;
4435       if (Val >= 4)
4436         break;
4437     }
4438
4439     Mask1[0] = PermMask[HiIndex];
4440     Mask1[1] = -1;
4441     Mask1[2] = PermMask[HiIndex^1];
4442     Mask1[3] = -1;
4443     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4444
4445     if (HiIndex >= 2) {
4446       Mask1[0] = PermMask[0];
4447       Mask1[1] = PermMask[1];
4448       Mask1[2] = HiIndex & 1 ? 6 : 4;
4449       Mask1[3] = HiIndex & 1 ? 4 : 6;
4450       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4451     } else {
4452       Mask1[0] = HiIndex & 1 ? 2 : 0;
4453       Mask1[1] = HiIndex & 1 ? 0 : 2;
4454       Mask1[2] = PermMask[2];
4455       Mask1[3] = PermMask[3];
4456       if (Mask1[2] >= 0)
4457         Mask1[2] += 4;
4458       if (Mask1[3] >= 0)
4459         Mask1[3] += 4;
4460       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4461     }
4462   }
4463
4464   // Break it into (shuffle shuffle_hi, shuffle_lo).
4465   Locs.clear();
4466   SmallVector<int,8> LoMask(4U, -1);
4467   SmallVector<int,8> HiMask(4U, -1);
4468
4469   SmallVector<int,8> *MaskPtr = &LoMask;
4470   unsigned MaskIdx = 0;
4471   unsigned LoIdx = 0;
4472   unsigned HiIdx = 2;
4473   for (unsigned i = 0; i != 4; ++i) {
4474     if (i == 2) {
4475       MaskPtr = &HiMask;
4476       MaskIdx = 1;
4477       LoIdx = 0;
4478       HiIdx = 2;
4479     }
4480     int Idx = PermMask[i];
4481     if (Idx < 0) {
4482       Locs[i] = std::make_pair(-1, -1);
4483     } else if (Idx < 4) {
4484       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4485       (*MaskPtr)[LoIdx] = Idx;
4486       LoIdx++;
4487     } else {
4488       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4489       (*MaskPtr)[HiIdx] = Idx;
4490       HiIdx++;
4491     }
4492   }
4493
4494   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4495   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4496   SmallVector<int, 8> MaskOps;
4497   for (unsigned i = 0; i != 4; ++i) {
4498     if (Locs[i].first == -1) {
4499       MaskOps.push_back(-1);
4500     } else {
4501       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4502       MaskOps.push_back(Idx);
4503     }
4504   }
4505   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4506 }
4507
4508 SDValue
4509 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4510   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4511   SDValue V1 = Op.getOperand(0);
4512   SDValue V2 = Op.getOperand(1);
4513   EVT VT = Op.getValueType();
4514   DebugLoc dl = Op.getDebugLoc();
4515   unsigned NumElems = VT.getVectorNumElements();
4516   bool isMMX = VT.getSizeInBits() == 64;
4517   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4518   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4519   bool V1IsSplat = false;
4520   bool V2IsSplat = false;
4521
4522   if (isZeroShuffle(SVOp))
4523     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4524
4525   // Promote splats to v4f32.
4526   if (SVOp->isSplat()) {
4527     if (isMMX || NumElems < 4)
4528       return Op;
4529     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4530   }
4531
4532   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4533   // do it!
4534   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4535     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4536     if (NewOp.getNode())
4537       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4538                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4539   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4540     // FIXME: Figure out a cleaner way to do this.
4541     // Try to make use of movq to zero out the top part.
4542     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4543       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4544       if (NewOp.getNode()) {
4545         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4546           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4547                               DAG, Subtarget, dl);
4548       }
4549     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4550       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4551       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4552         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4553                             DAG, Subtarget, dl);
4554     }
4555   }
4556
4557   if (X86::isPSHUFDMask(SVOp))
4558     return Op;
4559
4560   // Check if this can be converted into a logical shift.
4561   bool isLeft = false;
4562   unsigned ShAmt = 0;
4563   SDValue ShVal;
4564   bool isShift = getSubtarget()->hasSSE2() &&
4565     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4566   if (isShift && ShVal.hasOneUse()) {
4567     // If the shifted value has multiple uses, it may be cheaper to use
4568     // v_set0 + movlhps or movhlps, etc.
4569     EVT EltVT = VT.getVectorElementType();
4570     ShAmt *= EltVT.getSizeInBits();
4571     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4572   }
4573
4574   if (X86::isMOVLMask(SVOp)) {
4575     if (V1IsUndef)
4576       return V2;
4577     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4578       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4579     if (!isMMX)
4580       return Op;
4581   }
4582
4583   // FIXME: fold these into legal mask.
4584   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4585                  X86::isMOVSLDUPMask(SVOp) ||
4586                  X86::isMOVHLPSMask(SVOp) ||
4587                  X86::isMOVLHPSMask(SVOp) ||
4588                  X86::isMOVLPMask(SVOp)))
4589     return Op;
4590
4591   if (ShouldXformToMOVHLPS(SVOp) ||
4592       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4593     return CommuteVectorShuffle(SVOp, DAG);
4594
4595   if (isShift) {
4596     // No better options. Use a vshl / vsrl.
4597     EVT EltVT = VT.getVectorElementType();
4598     ShAmt *= EltVT.getSizeInBits();
4599     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4600   }
4601
4602   bool Commuted = false;
4603   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4604   // 1,1,1,1 -> v8i16 though.
4605   V1IsSplat = isSplatVector(V1.getNode());
4606   V2IsSplat = isSplatVector(V2.getNode());
4607
4608   // Canonicalize the splat or undef, if present, to be on the RHS.
4609   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4610     Op = CommuteVectorShuffle(SVOp, DAG);
4611     SVOp = cast<ShuffleVectorSDNode>(Op);
4612     V1 = SVOp->getOperand(0);
4613     V2 = SVOp->getOperand(1);
4614     std::swap(V1IsSplat, V2IsSplat);
4615     std::swap(V1IsUndef, V2IsUndef);
4616     Commuted = true;
4617   }
4618
4619   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4620     // Shuffling low element of v1 into undef, just return v1.
4621     if (V2IsUndef)
4622       return V1;
4623     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4624     // the instruction selector will not match, so get a canonical MOVL with
4625     // swapped operands to undo the commute.
4626     return getMOVL(DAG, dl, VT, V2, V1);
4627   }
4628
4629   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4630       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4631       X86::isUNPCKLMask(SVOp) ||
4632       X86::isUNPCKHMask(SVOp))
4633     return Op;
4634
4635   if (V2IsSplat) {
4636     // Normalize mask so all entries that point to V2 points to its first
4637     // element then try to match unpck{h|l} again. If match, return a
4638     // new vector_shuffle with the corrected mask.
4639     SDValue NewMask = NormalizeMask(SVOp, DAG);
4640     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4641     if (NSVOp != SVOp) {
4642       if (X86::isUNPCKLMask(NSVOp, true)) {
4643         return NewMask;
4644       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4645         return NewMask;
4646       }
4647     }
4648   }
4649
4650   if (Commuted) {
4651     // Commute is back and try unpck* again.
4652     // FIXME: this seems wrong.
4653     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4654     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4655     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4656         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4657         X86::isUNPCKLMask(NewSVOp) ||
4658         X86::isUNPCKHMask(NewSVOp))
4659       return NewOp;
4660   }
4661
4662   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4663
4664   // Normalize the node to match x86 shuffle ops if needed
4665   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4666     return CommuteVectorShuffle(SVOp, DAG);
4667
4668   // Check for legal shuffle and return?
4669   SmallVector<int, 16> PermMask;
4670   SVOp->getMask(PermMask);
4671   if (isShuffleMaskLegal(PermMask, VT))
4672     return Op;
4673
4674   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4675   if (VT == MVT::v8i16) {
4676     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4677     if (NewOp.getNode())
4678       return NewOp;
4679   }
4680
4681   if (VT == MVT::v16i8) {
4682     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4683     if (NewOp.getNode())
4684       return NewOp;
4685   }
4686
4687   // Handle all 4 wide cases with a number of shuffles except for MMX.
4688   if (NumElems == 4 && !isMMX)
4689     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4690
4691   return SDValue();
4692 }
4693
4694 SDValue
4695 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4696                                                 SelectionDAG &DAG) {
4697   EVT VT = Op.getValueType();
4698   DebugLoc dl = Op.getDebugLoc();
4699   if (VT.getSizeInBits() == 8) {
4700     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4701                                     Op.getOperand(0), Op.getOperand(1));
4702     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4703                                     DAG.getValueType(VT));
4704     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4705   } else if (VT.getSizeInBits() == 16) {
4706     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4707     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4708     if (Idx == 0)
4709       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4710                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4711                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4712                                                  MVT::v4i32,
4713                                                  Op.getOperand(0)),
4714                                      Op.getOperand(1)));
4715     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4716                                     Op.getOperand(0), Op.getOperand(1));
4717     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4718                                     DAG.getValueType(VT));
4719     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4720   } else if (VT == MVT::f32) {
4721     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4722     // the result back to FR32 register. It's only worth matching if the
4723     // result has a single use which is a store or a bitcast to i32.  And in
4724     // the case of a store, it's not worth it if the index is a constant 0,
4725     // because a MOVSSmr can be used instead, which is smaller and faster.
4726     if (!Op.hasOneUse())
4727       return SDValue();
4728     SDNode *User = *Op.getNode()->use_begin();
4729     if ((User->getOpcode() != ISD::STORE ||
4730          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4731           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4732         (User->getOpcode() != ISD::BIT_CONVERT ||
4733          User->getValueType(0) != MVT::i32))
4734       return SDValue();
4735     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4736                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4737                                               Op.getOperand(0)),
4738                                               Op.getOperand(1));
4739     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4740   } else if (VT == MVT::i32) {
4741     // ExtractPS works with constant index.
4742     if (isa<ConstantSDNode>(Op.getOperand(1)))
4743       return Op;
4744   }
4745   return SDValue();
4746 }
4747
4748
4749 SDValue
4750 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4751   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4752     return SDValue();
4753
4754   if (Subtarget->hasSSE41()) {
4755     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4756     if (Res.getNode())
4757       return Res;
4758   }
4759
4760   EVT VT = Op.getValueType();
4761   DebugLoc dl = Op.getDebugLoc();
4762   // TODO: handle v16i8.
4763   if (VT.getSizeInBits() == 16) {
4764     SDValue Vec = Op.getOperand(0);
4765     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4766     if (Idx == 0)
4767       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4768                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4769                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4770                                                  MVT::v4i32, Vec),
4771                                      Op.getOperand(1)));
4772     // Transform it so it match pextrw which produces a 32-bit result.
4773     EVT EltVT = MVT::i32;
4774     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4775                                     Op.getOperand(0), Op.getOperand(1));
4776     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4777                                     DAG.getValueType(VT));
4778     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4779   } else if (VT.getSizeInBits() == 32) {
4780     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4781     if (Idx == 0)
4782       return Op;
4783
4784     // SHUFPS the element to the lowest double word, then movss.
4785     int Mask[4] = { Idx, -1, -1, -1 };
4786     EVT VVT = Op.getOperand(0).getValueType();
4787     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4788                                        DAG.getUNDEF(VVT), Mask);
4789     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4790                        DAG.getIntPtrConstant(0));
4791   } else if (VT.getSizeInBits() == 64) {
4792     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4793     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4794     //        to match extract_elt for f64.
4795     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4796     if (Idx == 0)
4797       return Op;
4798
4799     // UNPCKHPD the element to the lowest double word, then movsd.
4800     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4801     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4802     int Mask[2] = { 1, -1 };
4803     EVT VVT = Op.getOperand(0).getValueType();
4804     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4805                                        DAG.getUNDEF(VVT), Mask);
4806     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4807                        DAG.getIntPtrConstant(0));
4808   }
4809
4810   return SDValue();
4811 }
4812
4813 SDValue
4814 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4815   EVT VT = Op.getValueType();
4816   EVT EltVT = VT.getVectorElementType();
4817   DebugLoc dl = Op.getDebugLoc();
4818
4819   SDValue N0 = Op.getOperand(0);
4820   SDValue N1 = Op.getOperand(1);
4821   SDValue N2 = Op.getOperand(2);
4822
4823   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4824       isa<ConstantSDNode>(N2)) {
4825     unsigned Opc;
4826     if (VT == MVT::v8i16)
4827       Opc = X86ISD::PINSRW;
4828     else if (VT == MVT::v4i16)
4829       Opc = X86ISD::MMX_PINSRW;
4830     else if (VT == MVT::v16i8)
4831       Opc = X86ISD::PINSRB;
4832     else
4833       Opc = X86ISD::PINSRB;
4834
4835     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4836     // argument.
4837     if (N1.getValueType() != MVT::i32)
4838       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4839     if (N2.getValueType() != MVT::i32)
4840       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4841     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4842   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4843     // Bits [7:6] of the constant are the source select.  This will always be
4844     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4845     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4846     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4847     // Bits [5:4] of the constant are the destination select.  This is the
4848     //  value of the incoming immediate.
4849     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4850     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4851     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4852     // Create this as a scalar to vector..
4853     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4854     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4855   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4856     // PINSR* works with constant index.
4857     return Op;
4858   }
4859   return SDValue();
4860 }
4861
4862 SDValue
4863 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4864   EVT VT = Op.getValueType();
4865   EVT EltVT = VT.getVectorElementType();
4866
4867   if (Subtarget->hasSSE41())
4868     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4869
4870   if (EltVT == MVT::i8)
4871     return SDValue();
4872
4873   DebugLoc dl = Op.getDebugLoc();
4874   SDValue N0 = Op.getOperand(0);
4875   SDValue N1 = Op.getOperand(1);
4876   SDValue N2 = Op.getOperand(2);
4877
4878   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4879     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4880     // as its second argument.
4881     if (N1.getValueType() != MVT::i32)
4882       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4883     if (N2.getValueType() != MVT::i32)
4884       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4885     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4886                        dl, VT, N0, N1, N2);
4887   }
4888   return SDValue();
4889 }
4890
4891 SDValue
4892 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4893   DebugLoc dl = Op.getDebugLoc();
4894   if (Op.getValueType() == MVT::v2f32)
4895     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4896                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4897                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4898                                                Op.getOperand(0))));
4899
4900   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4901     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4902
4903   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4904   EVT VT = MVT::v2i32;
4905   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4906   default: break;
4907   case MVT::v16i8:
4908   case MVT::v8i16:
4909     VT = MVT::v4i32;
4910     break;
4911   }
4912   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4913                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4914 }
4915
4916 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4917 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4918 // one of the above mentioned nodes. It has to be wrapped because otherwise
4919 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4920 // be used to form addressing mode. These wrapped nodes will be selected
4921 // into MOV32ri.
4922 SDValue
4923 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4924   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4925
4926   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4927   // global base reg.
4928   unsigned char OpFlag = 0;
4929   unsigned WrapperKind = X86ISD::Wrapper;
4930   CodeModel::Model M = getTargetMachine().getCodeModel();
4931
4932   if (Subtarget->isPICStyleRIPRel() &&
4933       (M == CodeModel::Small || M == CodeModel::Kernel))
4934     WrapperKind = X86ISD::WrapperRIP;
4935   else if (Subtarget->isPICStyleGOT())
4936     OpFlag = X86II::MO_GOTOFF;
4937   else if (Subtarget->isPICStyleStubPIC())
4938     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4939
4940   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4941                                              CP->getAlignment(),
4942                                              CP->getOffset(), OpFlag);
4943   DebugLoc DL = CP->getDebugLoc();
4944   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4945   // With PIC, the address is actually $g + Offset.
4946   if (OpFlag) {
4947     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4948                          DAG.getNode(X86ISD::GlobalBaseReg,
4949                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4950                          Result);
4951   }
4952
4953   return Result;
4954 }
4955
4956 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4957   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4958
4959   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4960   // global base reg.
4961   unsigned char OpFlag = 0;
4962   unsigned WrapperKind = X86ISD::Wrapper;
4963   CodeModel::Model M = getTargetMachine().getCodeModel();
4964
4965   if (Subtarget->isPICStyleRIPRel() &&
4966       (M == CodeModel::Small || M == CodeModel::Kernel))
4967     WrapperKind = X86ISD::WrapperRIP;
4968   else if (Subtarget->isPICStyleGOT())
4969     OpFlag = X86II::MO_GOTOFF;
4970   else if (Subtarget->isPICStyleStubPIC())
4971     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4972
4973   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4974                                           OpFlag);
4975   DebugLoc DL = JT->getDebugLoc();
4976   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4977
4978   // With PIC, the address is actually $g + Offset.
4979   if (OpFlag) {
4980     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4981                          DAG.getNode(X86ISD::GlobalBaseReg,
4982                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4983                          Result);
4984   }
4985
4986   return Result;
4987 }
4988
4989 SDValue
4990 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4991   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4992
4993   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4994   // global base reg.
4995   unsigned char OpFlag = 0;
4996   unsigned WrapperKind = X86ISD::Wrapper;
4997   CodeModel::Model M = getTargetMachine().getCodeModel();
4998
4999   if (Subtarget->isPICStyleRIPRel() &&
5000       (M == CodeModel::Small || M == CodeModel::Kernel))
5001     WrapperKind = X86ISD::WrapperRIP;
5002   else if (Subtarget->isPICStyleGOT())
5003     OpFlag = X86II::MO_GOTOFF;
5004   else if (Subtarget->isPICStyleStubPIC())
5005     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5006
5007   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5008
5009   DebugLoc DL = Op.getDebugLoc();
5010   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5011
5012
5013   // With PIC, the address is actually $g + Offset.
5014   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5015       !Subtarget->is64Bit()) {
5016     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5017                          DAG.getNode(X86ISD::GlobalBaseReg,
5018                                      DebugLoc::getUnknownLoc(),
5019                                      getPointerTy()),
5020                          Result);
5021   }
5022
5023   return Result;
5024 }
5025
5026 SDValue
5027 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5028   // Create the TargetBlockAddressAddress node.
5029   unsigned char OpFlags =
5030     Subtarget->ClassifyBlockAddressReference();
5031   CodeModel::Model M = getTargetMachine().getCodeModel();
5032   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5033   DebugLoc dl = Op.getDebugLoc();
5034   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5035                                        /*isTarget=*/true, OpFlags);
5036
5037   if (Subtarget->isPICStyleRIPRel() &&
5038       (M == CodeModel::Small || M == CodeModel::Kernel))
5039     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5040   else
5041     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5042
5043   // With PIC, the address is actually $g + Offset.
5044   if (isGlobalRelativeToPICBase(OpFlags)) {
5045     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5046                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5047                          Result);
5048   }
5049
5050   return Result;
5051 }
5052
5053 SDValue
5054 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5055                                       int64_t Offset,
5056                                       SelectionDAG &DAG) const {
5057   // Create the TargetGlobalAddress node, folding in the constant
5058   // offset if it is legal.
5059   unsigned char OpFlags =
5060     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5061   CodeModel::Model M = getTargetMachine().getCodeModel();
5062   SDValue Result;
5063   if (OpFlags == X86II::MO_NO_FLAG &&
5064       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5065     // A direct static reference to a global.
5066     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5067     Offset = 0;
5068   } else {
5069     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5070   }
5071
5072   if (Subtarget->isPICStyleRIPRel() &&
5073       (M == CodeModel::Small || M == CodeModel::Kernel))
5074     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5075   else
5076     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5077
5078   // With PIC, the address is actually $g + Offset.
5079   if (isGlobalRelativeToPICBase(OpFlags)) {
5080     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5081                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5082                          Result);
5083   }
5084
5085   // For globals that require a load from a stub to get the address, emit the
5086   // load.
5087   if (isGlobalStubReference(OpFlags))
5088     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5089                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5090
5091   // If there was a non-zero offset that we didn't fold, create an explicit
5092   // addition for it.
5093   if (Offset != 0)
5094     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5095                          DAG.getConstant(Offset, getPointerTy()));
5096
5097   return Result;
5098 }
5099
5100 SDValue
5101 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5102   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5103   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5104   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5105 }
5106
5107 static SDValue
5108 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5109            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5110            unsigned char OperandFlags) {
5111   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5112   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5113   DebugLoc dl = GA->getDebugLoc();
5114   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5115                                            GA->getValueType(0),
5116                                            GA->getOffset(),
5117                                            OperandFlags);
5118   if (InFlag) {
5119     SDValue Ops[] = { Chain,  TGA, *InFlag };
5120     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5121   } else {
5122     SDValue Ops[]  = { Chain, TGA };
5123     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5124   }
5125
5126   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5127   MFI->setHasCalls(true);
5128
5129   SDValue Flag = Chain.getValue(1);
5130   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5131 }
5132
5133 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5134 static SDValue
5135 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5136                                 const EVT PtrVT) {
5137   SDValue InFlag;
5138   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5139   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5140                                      DAG.getNode(X86ISD::GlobalBaseReg,
5141                                                  DebugLoc::getUnknownLoc(),
5142                                                  PtrVT), InFlag);
5143   InFlag = Chain.getValue(1);
5144
5145   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5146 }
5147
5148 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5149 static SDValue
5150 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5151                                 const EVT PtrVT) {
5152   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5153                     X86::RAX, X86II::MO_TLSGD);
5154 }
5155
5156 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5157 // "local exec" model.
5158 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5159                                    const EVT PtrVT, TLSModel::Model model,
5160                                    bool is64Bit) {
5161   DebugLoc dl = GA->getDebugLoc();
5162   // Get the Thread Pointer
5163   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5164                              DebugLoc::getUnknownLoc(), PtrVT,
5165                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5166                                              MVT::i32));
5167
5168   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5169                                       NULL, 0, false, false, 0);
5170
5171   unsigned char OperandFlags = 0;
5172   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5173   // initialexec.
5174   unsigned WrapperKind = X86ISD::Wrapper;
5175   if (model == TLSModel::LocalExec) {
5176     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5177   } else if (is64Bit) {
5178     assert(model == TLSModel::InitialExec);
5179     OperandFlags = X86II::MO_GOTTPOFF;
5180     WrapperKind = X86ISD::WrapperRIP;
5181   } else {
5182     assert(model == TLSModel::InitialExec);
5183     OperandFlags = X86II::MO_INDNTPOFF;
5184   }
5185
5186   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5187   // exec)
5188   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5189                                            GA->getOffset(), OperandFlags);
5190   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5191
5192   if (model == TLSModel::InitialExec)
5193     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5194                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5195
5196   // The address of the thread local variable is the add of the thread
5197   // pointer with the offset of the variable.
5198   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5199 }
5200
5201 SDValue
5202 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5203   // TODO: implement the "local dynamic" model
5204   // TODO: implement the "initial exec"model for pic executables
5205   assert(Subtarget->isTargetELF() &&
5206          "TLS not implemented for non-ELF targets");
5207   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5208   const GlobalValue *GV = GA->getGlobal();
5209
5210   // If GV is an alias then use the aliasee for determining
5211   // thread-localness.
5212   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5213     GV = GA->resolveAliasedGlobal(false);
5214
5215   TLSModel::Model model = getTLSModel(GV,
5216                                       getTargetMachine().getRelocationModel());
5217
5218   switch (model) {
5219   case TLSModel::GeneralDynamic:
5220   case TLSModel::LocalDynamic: // not implemented
5221     if (Subtarget->is64Bit())
5222       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5223     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5224
5225   case TLSModel::InitialExec:
5226   case TLSModel::LocalExec:
5227     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5228                                Subtarget->is64Bit());
5229   }
5230
5231   llvm_unreachable("Unreachable");
5232   return SDValue();
5233 }
5234
5235
5236 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5237 /// take a 2 x i32 value to shift plus a shift amount.
5238 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5239   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5240   EVT VT = Op.getValueType();
5241   unsigned VTBits = VT.getSizeInBits();
5242   DebugLoc dl = Op.getDebugLoc();
5243   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5244   SDValue ShOpLo = Op.getOperand(0);
5245   SDValue ShOpHi = Op.getOperand(1);
5246   SDValue ShAmt  = Op.getOperand(2);
5247   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5248                                      DAG.getConstant(VTBits - 1, MVT::i8))
5249                        : DAG.getConstant(0, VT);
5250
5251   SDValue Tmp2, Tmp3;
5252   if (Op.getOpcode() == ISD::SHL_PARTS) {
5253     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5254     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5255   } else {
5256     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5257     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5258   }
5259
5260   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5261                                 DAG.getConstant(VTBits, MVT::i8));
5262   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5263                              AndNode, DAG.getConstant(0, MVT::i8));
5264
5265   SDValue Hi, Lo;
5266   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5267   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5268   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5269
5270   if (Op.getOpcode() == ISD::SHL_PARTS) {
5271     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5272     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5273   } else {
5274     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5275     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5276   }
5277
5278   SDValue Ops[2] = { Lo, Hi };
5279   return DAG.getMergeValues(Ops, 2, dl);
5280 }
5281
5282 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5283   EVT SrcVT = Op.getOperand(0).getValueType();
5284
5285   if (SrcVT.isVector()) {
5286     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5287       return Op;
5288     }
5289     return SDValue();
5290   }
5291
5292   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5293          "Unknown SINT_TO_FP to lower!");
5294
5295   // These are really Legal; return the operand so the caller accepts it as
5296   // Legal.
5297   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5298     return Op;
5299   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5300       Subtarget->is64Bit()) {
5301     return Op;
5302   }
5303
5304   DebugLoc dl = Op.getDebugLoc();
5305   unsigned Size = SrcVT.getSizeInBits()/8;
5306   MachineFunction &MF = DAG.getMachineFunction();
5307   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5308   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5309   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5310                                StackSlot,
5311                                PseudoSourceValue::getFixedStack(SSFI), 0,
5312                                false, false, 0);
5313   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5314 }
5315
5316 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5317                                      SDValue StackSlot,
5318                                      SelectionDAG &DAG) {
5319   // Build the FILD
5320   DebugLoc dl = Op.getDebugLoc();
5321   SDVTList Tys;
5322   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5323   if (useSSE)
5324     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5325   else
5326     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5327   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5328   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5329                                Tys, Ops, array_lengthof(Ops));
5330
5331   if (useSSE) {
5332     Chain = Result.getValue(1);
5333     SDValue InFlag = Result.getValue(2);
5334
5335     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5336     // shouldn't be necessary except that RFP cannot be live across
5337     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5338     MachineFunction &MF = DAG.getMachineFunction();
5339     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5340     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5341     Tys = DAG.getVTList(MVT::Other);
5342     SDValue Ops[] = {
5343       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5344     };
5345     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5346     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5347                          PseudoSourceValue::getFixedStack(SSFI), 0,
5348                          false, false, 0);
5349   }
5350
5351   return Result;
5352 }
5353
5354 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5355 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5356   // This algorithm is not obvious. Here it is in C code, more or less:
5357   /*
5358     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5359       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5360       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5361
5362       // Copy ints to xmm registers.
5363       __m128i xh = _mm_cvtsi32_si128( hi );
5364       __m128i xl = _mm_cvtsi32_si128( lo );
5365
5366       // Combine into low half of a single xmm register.
5367       __m128i x = _mm_unpacklo_epi32( xh, xl );
5368       __m128d d;
5369       double sd;
5370
5371       // Merge in appropriate exponents to give the integer bits the right
5372       // magnitude.
5373       x = _mm_unpacklo_epi32( x, exp );
5374
5375       // Subtract away the biases to deal with the IEEE-754 double precision
5376       // implicit 1.
5377       d = _mm_sub_pd( (__m128d) x, bias );
5378
5379       // All conversions up to here are exact. The correctly rounded result is
5380       // calculated using the current rounding mode using the following
5381       // horizontal add.
5382       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5383       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5384                                 // store doesn't really need to be here (except
5385                                 // maybe to zero the other double)
5386       return sd;
5387     }
5388   */
5389
5390   DebugLoc dl = Op.getDebugLoc();
5391   LLVMContext *Context = DAG.getContext();
5392
5393   // Build some magic constants.
5394   std::vector<Constant*> CV0;
5395   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5396   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5397   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5398   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5399   Constant *C0 = ConstantVector::get(CV0);
5400   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5401
5402   std::vector<Constant*> CV1;
5403   CV1.push_back(
5404     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5405   CV1.push_back(
5406     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5407   Constant *C1 = ConstantVector::get(CV1);
5408   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5409
5410   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5411                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5412                                         Op.getOperand(0),
5413                                         DAG.getIntPtrConstant(1)));
5414   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5415                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5416                                         Op.getOperand(0),
5417                                         DAG.getIntPtrConstant(0)));
5418   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5419   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5420                               PseudoSourceValue::getConstantPool(), 0,
5421                               false, false, 16);
5422   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5423   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5424   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5425                               PseudoSourceValue::getConstantPool(), 0,
5426                               false, false, 16);
5427   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5428
5429   // Add the halves; easiest way is to swap them into another reg first.
5430   int ShufMask[2] = { 1, -1 };
5431   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5432                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5433   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5434   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5435                      DAG.getIntPtrConstant(0));
5436 }
5437
5438 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5439 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5440   DebugLoc dl = Op.getDebugLoc();
5441   // FP constant to bias correct the final result.
5442   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5443                                    MVT::f64);
5444
5445   // Load the 32-bit value into an XMM register.
5446   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5447                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5448                                          Op.getOperand(0),
5449                                          DAG.getIntPtrConstant(0)));
5450
5451   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5452                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5453                      DAG.getIntPtrConstant(0));
5454
5455   // Or the load with the bias.
5456   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5457                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5458                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5459                                                    MVT::v2f64, Load)),
5460                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5461                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5462                                                    MVT::v2f64, Bias)));
5463   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5464                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5465                    DAG.getIntPtrConstant(0));
5466
5467   // Subtract the bias.
5468   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5469
5470   // Handle final rounding.
5471   EVT DestVT = Op.getValueType();
5472
5473   if (DestVT.bitsLT(MVT::f64)) {
5474     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5475                        DAG.getIntPtrConstant(0));
5476   } else if (DestVT.bitsGT(MVT::f64)) {
5477     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5478   }
5479
5480   // Handle final rounding.
5481   return Sub;
5482 }
5483
5484 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5485   SDValue N0 = Op.getOperand(0);
5486   DebugLoc dl = Op.getDebugLoc();
5487
5488   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5489   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5490   // the optimization here.
5491   if (DAG.SignBitIsZero(N0))
5492     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5493
5494   EVT SrcVT = N0.getValueType();
5495   if (SrcVT == MVT::i64) {
5496     // We only handle SSE2 f64 target here; caller can expand the rest.
5497     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5498       return SDValue();
5499
5500     return LowerUINT_TO_FP_i64(Op, DAG);
5501   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5502     return LowerUINT_TO_FP_i32(Op, DAG);
5503   }
5504
5505   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5506
5507   // Make a 64-bit buffer, and use it to build an FILD.
5508   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5509   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5510   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5511                                    getPointerTy(), StackSlot, WordOff);
5512   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5513                                 StackSlot, NULL, 0, false, false, 0);
5514   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5515                                 OffsetSlot, NULL, 0, false, false, 0);
5516   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5517 }
5518
5519 std::pair<SDValue,SDValue> X86TargetLowering::
5520 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5521   DebugLoc dl = Op.getDebugLoc();
5522
5523   EVT DstTy = Op.getValueType();
5524
5525   if (!IsSigned) {
5526     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5527     DstTy = MVT::i64;
5528   }
5529
5530   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5531          DstTy.getSimpleVT() >= MVT::i16 &&
5532          "Unknown FP_TO_SINT to lower!");
5533
5534   // These are really Legal.
5535   if (DstTy == MVT::i32 &&
5536       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5537     return std::make_pair(SDValue(), SDValue());
5538   if (Subtarget->is64Bit() &&
5539       DstTy == MVT::i64 &&
5540       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5541     return std::make_pair(SDValue(), SDValue());
5542
5543   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5544   // stack slot.
5545   MachineFunction &MF = DAG.getMachineFunction();
5546   unsigned MemSize = DstTy.getSizeInBits()/8;
5547   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5548   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5549
5550   unsigned Opc;
5551   switch (DstTy.getSimpleVT().SimpleTy) {
5552   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5553   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5554   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5555   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5556   }
5557
5558   SDValue Chain = DAG.getEntryNode();
5559   SDValue Value = Op.getOperand(0);
5560   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5561     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5562     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5563                          PseudoSourceValue::getFixedStack(SSFI), 0,
5564                          false, false, 0);
5565     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5566     SDValue Ops[] = {
5567       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5568     };
5569     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5570     Chain = Value.getValue(1);
5571     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5572     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5573   }
5574
5575   // Build the FP_TO_INT*_IN_MEM
5576   SDValue Ops[] = { Chain, Value, StackSlot };
5577   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5578
5579   return std::make_pair(FIST, StackSlot);
5580 }
5581
5582 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5583   if (Op.getValueType().isVector()) {
5584     if (Op.getValueType() == MVT::v2i32 &&
5585         Op.getOperand(0).getValueType() == MVT::v2f64) {
5586       return Op;
5587     }
5588     return SDValue();
5589   }
5590
5591   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5592   SDValue FIST = Vals.first, StackSlot = Vals.second;
5593   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5594   if (FIST.getNode() == 0) return Op;
5595
5596   // Load the result.
5597   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5598                      FIST, StackSlot, NULL, 0, false, false, 0);
5599 }
5600
5601 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5602   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5603   SDValue FIST = Vals.first, StackSlot = Vals.second;
5604   assert(FIST.getNode() && "Unexpected failure");
5605
5606   // Load the result.
5607   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5608                      FIST, StackSlot, NULL, 0, false, false, 0);
5609 }
5610
5611 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5612   LLVMContext *Context = DAG.getContext();
5613   DebugLoc dl = Op.getDebugLoc();
5614   EVT VT = Op.getValueType();
5615   EVT EltVT = VT;
5616   if (VT.isVector())
5617     EltVT = VT.getVectorElementType();
5618   std::vector<Constant*> CV;
5619   if (EltVT == MVT::f64) {
5620     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5621     CV.push_back(C);
5622     CV.push_back(C);
5623   } else {
5624     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5625     CV.push_back(C);
5626     CV.push_back(C);
5627     CV.push_back(C);
5628     CV.push_back(C);
5629   }
5630   Constant *C = ConstantVector::get(CV);
5631   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5632   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5633                              PseudoSourceValue::getConstantPool(), 0,
5634                              false, false, 16);
5635   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5636 }
5637
5638 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5639   LLVMContext *Context = DAG.getContext();
5640   DebugLoc dl = Op.getDebugLoc();
5641   EVT VT = Op.getValueType();
5642   EVT EltVT = VT;
5643   if (VT.isVector())
5644     EltVT = VT.getVectorElementType();
5645   std::vector<Constant*> CV;
5646   if (EltVT == MVT::f64) {
5647     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5648     CV.push_back(C);
5649     CV.push_back(C);
5650   } else {
5651     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5652     CV.push_back(C);
5653     CV.push_back(C);
5654     CV.push_back(C);
5655     CV.push_back(C);
5656   }
5657   Constant *C = ConstantVector::get(CV);
5658   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5659   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5660                              PseudoSourceValue::getConstantPool(), 0,
5661                              false, false, 16);
5662   if (VT.isVector()) {
5663     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5664                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5665                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5666                                 Op.getOperand(0)),
5667                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5668   } else {
5669     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5670   }
5671 }
5672
5673 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5674   LLVMContext *Context = DAG.getContext();
5675   SDValue Op0 = Op.getOperand(0);
5676   SDValue Op1 = Op.getOperand(1);
5677   DebugLoc dl = Op.getDebugLoc();
5678   EVT VT = Op.getValueType();
5679   EVT SrcVT = Op1.getValueType();
5680
5681   // If second operand is smaller, extend it first.
5682   if (SrcVT.bitsLT(VT)) {
5683     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5684     SrcVT = VT;
5685   }
5686   // And if it is bigger, shrink it first.
5687   if (SrcVT.bitsGT(VT)) {
5688     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5689     SrcVT = VT;
5690   }
5691
5692   // At this point the operands and the result should have the same
5693   // type, and that won't be f80 since that is not custom lowered.
5694
5695   // First get the sign bit of second operand.
5696   std::vector<Constant*> CV;
5697   if (SrcVT == MVT::f64) {
5698     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5699     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5700   } else {
5701     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5702     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5703     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5704     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5705   }
5706   Constant *C = ConstantVector::get(CV);
5707   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5708   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5709                               PseudoSourceValue::getConstantPool(), 0,
5710                               false, false, 16);
5711   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5712
5713   // Shift sign bit right or left if the two operands have different types.
5714   if (SrcVT.bitsGT(VT)) {
5715     // Op0 is MVT::f32, Op1 is MVT::f64.
5716     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5717     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5718                           DAG.getConstant(32, MVT::i32));
5719     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5720     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5721                           DAG.getIntPtrConstant(0));
5722   }
5723
5724   // Clear first operand sign bit.
5725   CV.clear();
5726   if (VT == MVT::f64) {
5727     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5728     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5729   } else {
5730     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5731     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5732     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5733     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5734   }
5735   C = ConstantVector::get(CV);
5736   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5737   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5738                               PseudoSourceValue::getConstantPool(), 0,
5739                               false, false, 16);
5740   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5741
5742   // Or the value with the sign bit.
5743   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5744 }
5745
5746 /// Emit nodes that will be selected as "test Op0,Op0", or something
5747 /// equivalent.
5748 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5749                                     SelectionDAG &DAG) {
5750   DebugLoc dl = Op.getDebugLoc();
5751
5752   // CF and OF aren't always set the way we want. Determine which
5753   // of these we need.
5754   bool NeedCF = false;
5755   bool NeedOF = false;
5756   switch (X86CC) {
5757   case X86::COND_A: case X86::COND_AE:
5758   case X86::COND_B: case X86::COND_BE:
5759     NeedCF = true;
5760     break;
5761   case X86::COND_G: case X86::COND_GE:
5762   case X86::COND_L: case X86::COND_LE:
5763   case X86::COND_O: case X86::COND_NO:
5764     NeedOF = true;
5765     break;
5766   default: break;
5767   }
5768
5769   // See if we can use the EFLAGS value from the operand instead of
5770   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5771   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5772   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5773     unsigned Opcode = 0;
5774     unsigned NumOperands = 0;
5775     switch (Op.getNode()->getOpcode()) {
5776     case ISD::ADD:
5777       // Due to an isel shortcoming, be conservative if this add is likely to
5778       // be selected as part of a load-modify-store instruction. When the root
5779       // node in a match is a store, isel doesn't know how to remap non-chain
5780       // non-flag uses of other nodes in the match, such as the ADD in this
5781       // case. This leads to the ADD being left around and reselected, with
5782       // the result being two adds in the output.
5783       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5784            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5785         if (UI->getOpcode() == ISD::STORE)
5786           goto default_case;
5787       if (ConstantSDNode *C =
5788             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5789         // An add of one will be selected as an INC.
5790         if (C->getAPIntValue() == 1) {
5791           Opcode = X86ISD::INC;
5792           NumOperands = 1;
5793           break;
5794         }
5795         // An add of negative one (subtract of one) will be selected as a DEC.
5796         if (C->getAPIntValue().isAllOnesValue()) {
5797           Opcode = X86ISD::DEC;
5798           NumOperands = 1;
5799           break;
5800         }
5801       }
5802       // Otherwise use a regular EFLAGS-setting add.
5803       Opcode = X86ISD::ADD;
5804       NumOperands = 2;
5805       break;
5806     case ISD::AND: {
5807       // If the primary and result isn't used, don't bother using X86ISD::AND,
5808       // because a TEST instruction will be better.
5809       bool NonFlagUse = false;
5810       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5811              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5812         SDNode *User = *UI;
5813         unsigned UOpNo = UI.getOperandNo();
5814         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5815           // Look pass truncate.
5816           UOpNo = User->use_begin().getOperandNo();
5817           User = *User->use_begin();
5818         }
5819         if (User->getOpcode() != ISD::BRCOND &&
5820             User->getOpcode() != ISD::SETCC &&
5821             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5822           NonFlagUse = true;
5823           break;
5824         }
5825       }
5826       if (!NonFlagUse)
5827         break;
5828     }
5829     // FALL THROUGH
5830     case ISD::SUB:
5831     case ISD::OR:
5832     case ISD::XOR:
5833       // Due to the ISEL shortcoming noted above, be conservative if this op is
5834       // likely to be selected as part of a load-modify-store instruction.
5835       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5836            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5837         if (UI->getOpcode() == ISD::STORE)
5838           goto default_case;
5839       // Otherwise use a regular EFLAGS-setting instruction.
5840       switch (Op.getNode()->getOpcode()) {
5841       case ISD::SUB: Opcode = X86ISD::SUB; break;
5842       case ISD::OR:  Opcode = X86ISD::OR;  break;
5843       case ISD::XOR: Opcode = X86ISD::XOR; break;
5844       case ISD::AND: Opcode = X86ISD::AND; break;
5845       default: llvm_unreachable("unexpected operator!");
5846       }
5847       NumOperands = 2;
5848       break;
5849     case X86ISD::ADD:
5850     case X86ISD::SUB:
5851     case X86ISD::INC:
5852     case X86ISD::DEC:
5853     case X86ISD::OR:
5854     case X86ISD::XOR:
5855     case X86ISD::AND:
5856       return SDValue(Op.getNode(), 1);
5857     default:
5858     default_case:
5859       break;
5860     }
5861     if (Opcode != 0) {
5862       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5863       SmallVector<SDValue, 4> Ops;
5864       for (unsigned i = 0; i != NumOperands; ++i)
5865         Ops.push_back(Op.getOperand(i));
5866       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5867       DAG.ReplaceAllUsesWith(Op, New);
5868       return SDValue(New.getNode(), 1);
5869     }
5870   }
5871
5872   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5873   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5874                      DAG.getConstant(0, Op.getValueType()));
5875 }
5876
5877 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5878 /// equivalent.
5879 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5880                                    SelectionDAG &DAG) {
5881   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5882     if (C->getAPIntValue() == 0)
5883       return EmitTest(Op0, X86CC, DAG);
5884
5885   DebugLoc dl = Op0.getDebugLoc();
5886   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5887 }
5888
5889 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5890 /// if it's possible.
5891 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
5892                          DebugLoc dl, SelectionDAG &DAG) {
5893   SDValue Op0 = And.getOperand(0);
5894   SDValue Op1 = And.getOperand(1);
5895   if (Op0.getOpcode() == ISD::TRUNCATE)
5896     Op0 = Op0.getOperand(0);
5897   if (Op1.getOpcode() == ISD::TRUNCATE)
5898     Op1 = Op1.getOperand(0);
5899
5900   SDValue LHS, RHS;
5901   if (Op1.getOpcode() == ISD::SHL) {
5902     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
5903       if (And10C->getZExtValue() == 1) {
5904         LHS = Op0;
5905         RHS = Op1.getOperand(1);
5906       }
5907   } else if (Op0.getOpcode() == ISD::SHL) {
5908     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
5909       if (And00C->getZExtValue() == 1) {
5910         LHS = Op1;
5911         RHS = Op0.getOperand(1);
5912       }
5913   } else if (Op1.getOpcode() == ISD::Constant) {
5914     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
5915     SDValue AndLHS = Op0;
5916     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5917       LHS = AndLHS.getOperand(0);
5918       RHS = AndLHS.getOperand(1);
5919     }
5920   }
5921
5922   if (LHS.getNode()) {
5923     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5924     // instruction.  Since the shift amount is in-range-or-undefined, we know
5925     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5926     // the encoding for the i16 version is larger than the i32 version.
5927     if (LHS.getValueType() == MVT::i8)
5928       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5929
5930     // If the operand types disagree, extend the shift amount to match.  Since
5931     // BT ignores high bits (like shifts) we can use anyextend.
5932     if (LHS.getValueType() != RHS.getValueType())
5933       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5934
5935     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5936     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5937     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5938                        DAG.getConstant(Cond, MVT::i8), BT);
5939   }
5940
5941   return SDValue();
5942 }
5943
5944 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5945   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5946   SDValue Op0 = Op.getOperand(0);
5947   SDValue Op1 = Op.getOperand(1);
5948   DebugLoc dl = Op.getDebugLoc();
5949   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5950
5951   // Optimize to BT if possible.
5952   // Lower (X & (1 << N)) == 0 to BT(X, N).
5953   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5954   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5955   if (Op0.getOpcode() == ISD::AND &&
5956       Op0.hasOneUse() &&
5957       Op1.getOpcode() == ISD::Constant &&
5958       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5959       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5960     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5961     if (NewSetCC.getNode())
5962       return NewSetCC;
5963   }
5964
5965   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
5966   if (Op0.getOpcode() == X86ISD::SETCC &&
5967       Op1.getOpcode() == ISD::Constant &&
5968       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
5969        cast<ConstantSDNode>(Op1)->isNullValue()) &&
5970       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5971     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
5972     bool Invert = (CC == ISD::SETNE) ^
5973       cast<ConstantSDNode>(Op1)->isNullValue();
5974     if (Invert)
5975       CCode = X86::GetOppositeBranchCondition(CCode);
5976     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5977                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
5978   }
5979
5980   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5981   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5982   if (X86CC == X86::COND_INVALID)
5983     return SDValue();
5984
5985   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5986
5987   // Use sbb x, x to materialize carry bit into a GPR.
5988   if (X86CC == X86::COND_B)
5989     return DAG.getNode(ISD::AND, dl, MVT::i8,
5990                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5991                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5992                        DAG.getConstant(1, MVT::i8));
5993
5994   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5995                      DAG.getConstant(X86CC, MVT::i8), Cond);
5996 }
5997
5998 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5999   SDValue Cond;
6000   SDValue Op0 = Op.getOperand(0);
6001   SDValue Op1 = Op.getOperand(1);
6002   SDValue CC = Op.getOperand(2);
6003   EVT VT = Op.getValueType();
6004   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6005   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6006   DebugLoc dl = Op.getDebugLoc();
6007
6008   if (isFP) {
6009     unsigned SSECC = 8;
6010     EVT VT0 = Op0.getValueType();
6011     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6012     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6013     bool Swap = false;
6014
6015     switch (SetCCOpcode) {
6016     default: break;
6017     case ISD::SETOEQ:
6018     case ISD::SETEQ:  SSECC = 0; break;
6019     case ISD::SETOGT:
6020     case ISD::SETGT: Swap = true; // Fallthrough
6021     case ISD::SETLT:
6022     case ISD::SETOLT: SSECC = 1; break;
6023     case ISD::SETOGE:
6024     case ISD::SETGE: Swap = true; // Fallthrough
6025     case ISD::SETLE:
6026     case ISD::SETOLE: SSECC = 2; break;
6027     case ISD::SETUO:  SSECC = 3; break;
6028     case ISD::SETUNE:
6029     case ISD::SETNE:  SSECC = 4; break;
6030     case ISD::SETULE: Swap = true;
6031     case ISD::SETUGE: SSECC = 5; break;
6032     case ISD::SETULT: Swap = true;
6033     case ISD::SETUGT: SSECC = 6; break;
6034     case ISD::SETO:   SSECC = 7; break;
6035     }
6036     if (Swap)
6037       std::swap(Op0, Op1);
6038
6039     // In the two special cases we can't handle, emit two comparisons.
6040     if (SSECC == 8) {
6041       if (SetCCOpcode == ISD::SETUEQ) {
6042         SDValue UNORD, EQ;
6043         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6044         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6045         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6046       }
6047       else if (SetCCOpcode == ISD::SETONE) {
6048         SDValue ORD, NEQ;
6049         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6050         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6051         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6052       }
6053       llvm_unreachable("Illegal FP comparison");
6054     }
6055     // Handle all other FP comparisons here.
6056     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6057   }
6058
6059   // We are handling one of the integer comparisons here.  Since SSE only has
6060   // GT and EQ comparisons for integer, swapping operands and multiple
6061   // operations may be required for some comparisons.
6062   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6063   bool Swap = false, Invert = false, FlipSigns = false;
6064
6065   switch (VT.getSimpleVT().SimpleTy) {
6066   default: break;
6067   case MVT::v8i8:
6068   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6069   case MVT::v4i16:
6070   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6071   case MVT::v2i32:
6072   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6073   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6074   }
6075
6076   switch (SetCCOpcode) {
6077   default: break;
6078   case ISD::SETNE:  Invert = true;
6079   case ISD::SETEQ:  Opc = EQOpc; break;
6080   case ISD::SETLT:  Swap = true;
6081   case ISD::SETGT:  Opc = GTOpc; break;
6082   case ISD::SETGE:  Swap = true;
6083   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6084   case ISD::SETULT: Swap = true;
6085   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6086   case ISD::SETUGE: Swap = true;
6087   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6088   }
6089   if (Swap)
6090     std::swap(Op0, Op1);
6091
6092   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6093   // bits of the inputs before performing those operations.
6094   if (FlipSigns) {
6095     EVT EltVT = VT.getVectorElementType();
6096     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6097                                       EltVT);
6098     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6099     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6100                                     SignBits.size());
6101     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6102     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6103   }
6104
6105   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6106
6107   // If the logical-not of the result is required, perform that now.
6108   if (Invert)
6109     Result = DAG.getNOT(dl, Result, VT);
6110
6111   return Result;
6112 }
6113
6114 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6115 static bool isX86LogicalCmp(SDValue Op) {
6116   unsigned Opc = Op.getNode()->getOpcode();
6117   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6118     return true;
6119   if (Op.getResNo() == 1 &&
6120       (Opc == X86ISD::ADD ||
6121        Opc == X86ISD::SUB ||
6122        Opc == X86ISD::SMUL ||
6123        Opc == X86ISD::UMUL ||
6124        Opc == X86ISD::INC ||
6125        Opc == X86ISD::DEC ||
6126        Opc == X86ISD::OR ||
6127        Opc == X86ISD::XOR ||
6128        Opc == X86ISD::AND))
6129     return true;
6130
6131   return false;
6132 }
6133
6134 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6135   bool addTest = true;
6136   SDValue Cond  = Op.getOperand(0);
6137   DebugLoc dl = Op.getDebugLoc();
6138   SDValue CC;
6139
6140   if (Cond.getOpcode() == ISD::SETCC) {
6141     SDValue NewCond = LowerSETCC(Cond, DAG);
6142     if (NewCond.getNode())
6143       Cond = NewCond;
6144   }
6145
6146   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6147   SDValue Op1 = Op.getOperand(1);
6148   SDValue Op2 = Op.getOperand(2);
6149   if (Cond.getOpcode() == X86ISD::SETCC &&
6150       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6151     SDValue Cmp = Cond.getOperand(1);
6152     if (Cmp.getOpcode() == X86ISD::CMP) {
6153       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6154       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6155       ConstantSDNode *RHSC =
6156         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6157       if (N1C && N1C->isAllOnesValue() &&
6158           N2C && N2C->isNullValue() &&
6159           RHSC && RHSC->isNullValue()) {
6160         SDValue CmpOp0 = Cmp.getOperand(0);
6161         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6162                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6163         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6164                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6165       }
6166     }
6167   }
6168
6169   // Look pass (and (setcc_carry (cmp ...)), 1).
6170   if (Cond.getOpcode() == ISD::AND &&
6171       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6172     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6173     if (C && C->getAPIntValue() == 1)
6174       Cond = Cond.getOperand(0);
6175   }
6176
6177   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6178   // setting operand in place of the X86ISD::SETCC.
6179   if (Cond.getOpcode() == X86ISD::SETCC ||
6180       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6181     CC = Cond.getOperand(0);
6182
6183     SDValue Cmp = Cond.getOperand(1);
6184     unsigned Opc = Cmp.getOpcode();
6185     EVT VT = Op.getValueType();
6186
6187     bool IllegalFPCMov = false;
6188     if (VT.isFloatingPoint() && !VT.isVector() &&
6189         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6190       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6191
6192     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6193         Opc == X86ISD::BT) { // FIXME
6194       Cond = Cmp;
6195       addTest = false;
6196     }
6197   }
6198
6199   if (addTest) {
6200     // Look pass the truncate.
6201     if (Cond.getOpcode() == ISD::TRUNCATE)
6202       Cond = Cond.getOperand(0);
6203
6204     // We know the result of AND is compared against zero. Try to match
6205     // it to BT.
6206     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6207       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6208       if (NewSetCC.getNode()) {
6209         CC = NewSetCC.getOperand(0);
6210         Cond = NewSetCC.getOperand(1);
6211         addTest = false;
6212       }
6213     }
6214   }
6215
6216   if (addTest) {
6217     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6218     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6219   }
6220
6221   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6222   // condition is true.
6223   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6224   SDValue Ops[] = { Op2, Op1, CC, Cond };
6225   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6226 }
6227
6228 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6229 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6230 // from the AND / OR.
6231 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6232   Opc = Op.getOpcode();
6233   if (Opc != ISD::OR && Opc != ISD::AND)
6234     return false;
6235   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6236           Op.getOperand(0).hasOneUse() &&
6237           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6238           Op.getOperand(1).hasOneUse());
6239 }
6240
6241 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6242 // 1 and that the SETCC node has a single use.
6243 static bool isXor1OfSetCC(SDValue Op) {
6244   if (Op.getOpcode() != ISD::XOR)
6245     return false;
6246   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6247   if (N1C && N1C->getAPIntValue() == 1) {
6248     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6249       Op.getOperand(0).hasOneUse();
6250   }
6251   return false;
6252 }
6253
6254 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6255   bool addTest = true;
6256   SDValue Chain = Op.getOperand(0);
6257   SDValue Cond  = Op.getOperand(1);
6258   SDValue Dest  = Op.getOperand(2);
6259   DebugLoc dl = Op.getDebugLoc();
6260   SDValue CC;
6261
6262   if (Cond.getOpcode() == ISD::SETCC) {
6263     SDValue NewCond = LowerSETCC(Cond, DAG);
6264     if (NewCond.getNode())
6265       Cond = NewCond;
6266   }
6267 #if 0
6268   // FIXME: LowerXALUO doesn't handle these!!
6269   else if (Cond.getOpcode() == X86ISD::ADD  ||
6270            Cond.getOpcode() == X86ISD::SUB  ||
6271            Cond.getOpcode() == X86ISD::SMUL ||
6272            Cond.getOpcode() == X86ISD::UMUL)
6273     Cond = LowerXALUO(Cond, DAG);
6274 #endif
6275
6276   // Look pass (and (setcc_carry (cmp ...)), 1).
6277   if (Cond.getOpcode() == ISD::AND &&
6278       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6279     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6280     if (C && C->getAPIntValue() == 1)
6281       Cond = Cond.getOperand(0);
6282   }
6283
6284   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6285   // setting operand in place of the X86ISD::SETCC.
6286   if (Cond.getOpcode() == X86ISD::SETCC ||
6287       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6288     CC = Cond.getOperand(0);
6289
6290     SDValue Cmp = Cond.getOperand(1);
6291     unsigned Opc = Cmp.getOpcode();
6292     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6293     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6294       Cond = Cmp;
6295       addTest = false;
6296     } else {
6297       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6298       default: break;
6299       case X86::COND_O:
6300       case X86::COND_B:
6301         // These can only come from an arithmetic instruction with overflow,
6302         // e.g. SADDO, UADDO.
6303         Cond = Cond.getNode()->getOperand(1);
6304         addTest = false;
6305         break;
6306       }
6307     }
6308   } else {
6309     unsigned CondOpc;
6310     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6311       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6312       if (CondOpc == ISD::OR) {
6313         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6314         // two branches instead of an explicit OR instruction with a
6315         // separate test.
6316         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6317             isX86LogicalCmp(Cmp)) {
6318           CC = Cond.getOperand(0).getOperand(0);
6319           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6320                               Chain, Dest, CC, Cmp);
6321           CC = Cond.getOperand(1).getOperand(0);
6322           Cond = Cmp;
6323           addTest = false;
6324         }
6325       } else { // ISD::AND
6326         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6327         // two branches instead of an explicit AND instruction with a
6328         // separate test. However, we only do this if this block doesn't
6329         // have a fall-through edge, because this requires an explicit
6330         // jmp when the condition is false.
6331         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6332             isX86LogicalCmp(Cmp) &&
6333             Op.getNode()->hasOneUse()) {
6334           X86::CondCode CCode =
6335             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6336           CCode = X86::GetOppositeBranchCondition(CCode);
6337           CC = DAG.getConstant(CCode, MVT::i8);
6338           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6339           // Look for an unconditional branch following this conditional branch.
6340           // We need this because we need to reverse the successors in order
6341           // to implement FCMP_OEQ.
6342           if (User.getOpcode() == ISD::BR) {
6343             SDValue FalseBB = User.getOperand(1);
6344             SDValue NewBR =
6345               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6346             assert(NewBR == User);
6347             Dest = FalseBB;
6348
6349             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6350                                 Chain, Dest, CC, Cmp);
6351             X86::CondCode CCode =
6352               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6353             CCode = X86::GetOppositeBranchCondition(CCode);
6354             CC = DAG.getConstant(CCode, MVT::i8);
6355             Cond = Cmp;
6356             addTest = false;
6357           }
6358         }
6359       }
6360     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6361       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6362       // It should be transformed during dag combiner except when the condition
6363       // is set by a arithmetics with overflow node.
6364       X86::CondCode CCode =
6365         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6366       CCode = X86::GetOppositeBranchCondition(CCode);
6367       CC = DAG.getConstant(CCode, MVT::i8);
6368       Cond = Cond.getOperand(0).getOperand(1);
6369       addTest = false;
6370     }
6371   }
6372
6373   if (addTest) {
6374     // Look pass the truncate.
6375     if (Cond.getOpcode() == ISD::TRUNCATE)
6376       Cond = Cond.getOperand(0);
6377
6378     // We know the result of AND is compared against zero. Try to match
6379     // it to BT.
6380     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6381       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6382       if (NewSetCC.getNode()) {
6383         CC = NewSetCC.getOperand(0);
6384         Cond = NewSetCC.getOperand(1);
6385         addTest = false;
6386       }
6387     }
6388   }
6389
6390   if (addTest) {
6391     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6392     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6393   }
6394   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6395                      Chain, Dest, CC, Cond);
6396 }
6397
6398
6399 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6400 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6401 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6402 // that the guard pages used by the OS virtual memory manager are allocated in
6403 // correct sequence.
6404 SDValue
6405 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6406                                            SelectionDAG &DAG) {
6407   assert(Subtarget->isTargetCygMing() &&
6408          "This should be used only on Cygwin/Mingw targets");
6409   DebugLoc dl = Op.getDebugLoc();
6410
6411   // Get the inputs.
6412   SDValue Chain = Op.getOperand(0);
6413   SDValue Size  = Op.getOperand(1);
6414   // FIXME: Ensure alignment here
6415
6416   SDValue Flag;
6417
6418   EVT IntPtr = getPointerTy();
6419   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6420
6421   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6422   Flag = Chain.getValue(1);
6423
6424   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6425
6426   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6427   Flag = Chain.getValue(1);
6428
6429   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6430
6431   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6432   return DAG.getMergeValues(Ops1, 2, dl);
6433 }
6434
6435 SDValue
6436 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6437                                            SDValue Chain,
6438                                            SDValue Dst, SDValue Src,
6439                                            SDValue Size, unsigned Align,
6440                                            const Value *DstSV,
6441                                            uint64_t DstSVOff) {
6442   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6443
6444   // If not DWORD aligned or size is more than the threshold, call the library.
6445   // The libc version is likely to be faster for these cases. It can use the
6446   // address value and run time information about the CPU.
6447   if ((Align & 3) != 0 ||
6448       !ConstantSize ||
6449       ConstantSize->getZExtValue() >
6450         getSubtarget()->getMaxInlineSizeThreshold()) {
6451     SDValue InFlag(0, 0);
6452
6453     // Check to see if there is a specialized entry-point for memory zeroing.
6454     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6455
6456     if (const char *bzeroEntry =  V &&
6457         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6458       EVT IntPtr = getPointerTy();
6459       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6460       TargetLowering::ArgListTy Args;
6461       TargetLowering::ArgListEntry Entry;
6462       Entry.Node = Dst;
6463       Entry.Ty = IntPtrTy;
6464       Args.push_back(Entry);
6465       Entry.Node = Size;
6466       Args.push_back(Entry);
6467       std::pair<SDValue,SDValue> CallResult =
6468         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6469                     false, false, false, false,
6470                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6471                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6472       return CallResult.second;
6473     }
6474
6475     // Otherwise have the target-independent code call memset.
6476     return SDValue();
6477   }
6478
6479   uint64_t SizeVal = ConstantSize->getZExtValue();
6480   SDValue InFlag(0, 0);
6481   EVT AVT;
6482   SDValue Count;
6483   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6484   unsigned BytesLeft = 0;
6485   bool TwoRepStos = false;
6486   if (ValC) {
6487     unsigned ValReg;
6488     uint64_t Val = ValC->getZExtValue() & 255;
6489
6490     // If the value is a constant, then we can potentially use larger sets.
6491     switch (Align & 3) {
6492     case 2:   // WORD aligned
6493       AVT = MVT::i16;
6494       ValReg = X86::AX;
6495       Val = (Val << 8) | Val;
6496       break;
6497     case 0:  // DWORD aligned
6498       AVT = MVT::i32;
6499       ValReg = X86::EAX;
6500       Val = (Val << 8)  | Val;
6501       Val = (Val << 16) | Val;
6502       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6503         AVT = MVT::i64;
6504         ValReg = X86::RAX;
6505         Val = (Val << 32) | Val;
6506       }
6507       break;
6508     default:  // Byte aligned
6509       AVT = MVT::i8;
6510       ValReg = X86::AL;
6511       Count = DAG.getIntPtrConstant(SizeVal);
6512       break;
6513     }
6514
6515     if (AVT.bitsGT(MVT::i8)) {
6516       unsigned UBytes = AVT.getSizeInBits() / 8;
6517       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6518       BytesLeft = SizeVal % UBytes;
6519     }
6520
6521     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6522                               InFlag);
6523     InFlag = Chain.getValue(1);
6524   } else {
6525     AVT = MVT::i8;
6526     Count  = DAG.getIntPtrConstant(SizeVal);
6527     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6528     InFlag = Chain.getValue(1);
6529   }
6530
6531   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6532                                                               X86::ECX,
6533                             Count, InFlag);
6534   InFlag = Chain.getValue(1);
6535   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6536                                                               X86::EDI,
6537                             Dst, InFlag);
6538   InFlag = Chain.getValue(1);
6539
6540   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6541   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6542   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6543
6544   if (TwoRepStos) {
6545     InFlag = Chain.getValue(1);
6546     Count  = Size;
6547     EVT CVT = Count.getValueType();
6548     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6549                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6550     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6551                                                              X86::ECX,
6552                               Left, InFlag);
6553     InFlag = Chain.getValue(1);
6554     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6555     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6556     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6557   } else if (BytesLeft) {
6558     // Handle the last 1 - 7 bytes.
6559     unsigned Offset = SizeVal - BytesLeft;
6560     EVT AddrVT = Dst.getValueType();
6561     EVT SizeVT = Size.getValueType();
6562
6563     Chain = DAG.getMemset(Chain, dl,
6564                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6565                                       DAG.getConstant(Offset, AddrVT)),
6566                           Src,
6567                           DAG.getConstant(BytesLeft, SizeVT),
6568                           Align, DstSV, DstSVOff + Offset);
6569   }
6570
6571   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6572   return Chain;
6573 }
6574
6575 SDValue
6576 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6577                                       SDValue Chain, SDValue Dst, SDValue Src,
6578                                       SDValue Size, unsigned Align,
6579                                       bool AlwaysInline,
6580                                       const Value *DstSV, uint64_t DstSVOff,
6581                                       const Value *SrcSV, uint64_t SrcSVOff) {
6582   // This requires the copy size to be a constant, preferrably
6583   // within a subtarget-specific limit.
6584   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6585   if (!ConstantSize)
6586     return SDValue();
6587   uint64_t SizeVal = ConstantSize->getZExtValue();
6588   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6589     return SDValue();
6590
6591   /// If not DWORD aligned, call the library.
6592   if ((Align & 3) != 0)
6593     return SDValue();
6594
6595   // DWORD aligned
6596   EVT AVT = MVT::i32;
6597   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6598     AVT = MVT::i64;
6599
6600   unsigned UBytes = AVT.getSizeInBits() / 8;
6601   unsigned CountVal = SizeVal / UBytes;
6602   SDValue Count = DAG.getIntPtrConstant(CountVal);
6603   unsigned BytesLeft = SizeVal % UBytes;
6604
6605   SDValue InFlag(0, 0);
6606   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6607                                                               X86::ECX,
6608                             Count, InFlag);
6609   InFlag = Chain.getValue(1);
6610   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6611                                                              X86::EDI,
6612                             Dst, InFlag);
6613   InFlag = Chain.getValue(1);
6614   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6615                                                               X86::ESI,
6616                             Src, InFlag);
6617   InFlag = Chain.getValue(1);
6618
6619   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6620   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6621   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6622                                 array_lengthof(Ops));
6623
6624   SmallVector<SDValue, 4> Results;
6625   Results.push_back(RepMovs);
6626   if (BytesLeft) {
6627     // Handle the last 1 - 7 bytes.
6628     unsigned Offset = SizeVal - BytesLeft;
6629     EVT DstVT = Dst.getValueType();
6630     EVT SrcVT = Src.getValueType();
6631     EVT SizeVT = Size.getValueType();
6632     Results.push_back(DAG.getMemcpy(Chain, dl,
6633                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6634                                                 DAG.getConstant(Offset, DstVT)),
6635                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6636                                                 DAG.getConstant(Offset, SrcVT)),
6637                                     DAG.getConstant(BytesLeft, SizeVT),
6638                                     Align, AlwaysInline,
6639                                     DstSV, DstSVOff + Offset,
6640                                     SrcSV, SrcSVOff + Offset));
6641   }
6642
6643   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6644                      &Results[0], Results.size());
6645 }
6646
6647 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6648   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6649   DebugLoc dl = Op.getDebugLoc();
6650
6651   if (!Subtarget->is64Bit()) {
6652     // vastart just stores the address of the VarArgsFrameIndex slot into the
6653     // memory location argument.
6654     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6655     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6656                         false, false, 0);
6657   }
6658
6659   // __va_list_tag:
6660   //   gp_offset         (0 - 6 * 8)
6661   //   fp_offset         (48 - 48 + 8 * 16)
6662   //   overflow_arg_area (point to parameters coming in memory).
6663   //   reg_save_area
6664   SmallVector<SDValue, 8> MemOps;
6665   SDValue FIN = Op.getOperand(1);
6666   // Store gp_offset
6667   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6668                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6669                                FIN, SV, 0, false, false, 0);
6670   MemOps.push_back(Store);
6671
6672   // Store fp_offset
6673   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6674                     FIN, DAG.getIntPtrConstant(4));
6675   Store = DAG.getStore(Op.getOperand(0), dl,
6676                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6677                        FIN, SV, 0, false, false, 0);
6678   MemOps.push_back(Store);
6679
6680   // Store ptr to overflow_arg_area
6681   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6682                     FIN, DAG.getIntPtrConstant(4));
6683   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6684   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6685                        false, false, 0);
6686   MemOps.push_back(Store);
6687
6688   // Store ptr to reg_save_area.
6689   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6690                     FIN, DAG.getIntPtrConstant(8));
6691   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6692   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6693                        false, false, 0);
6694   MemOps.push_back(Store);
6695   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6696                      &MemOps[0], MemOps.size());
6697 }
6698
6699 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6700   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6701   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6702   SDValue Chain = Op.getOperand(0);
6703   SDValue SrcPtr = Op.getOperand(1);
6704   SDValue SrcSV = Op.getOperand(2);
6705
6706   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6707   return SDValue();
6708 }
6709
6710 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6711   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6712   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6713   SDValue Chain = Op.getOperand(0);
6714   SDValue DstPtr = Op.getOperand(1);
6715   SDValue SrcPtr = Op.getOperand(2);
6716   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6717   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6718   DebugLoc dl = Op.getDebugLoc();
6719
6720   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6721                        DAG.getIntPtrConstant(24), 8, false,
6722                        DstSV, 0, SrcSV, 0);
6723 }
6724
6725 SDValue
6726 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6727   DebugLoc dl = Op.getDebugLoc();
6728   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6729   switch (IntNo) {
6730   default: return SDValue();    // Don't custom lower most intrinsics.
6731   // Comparison intrinsics.
6732   case Intrinsic::x86_sse_comieq_ss:
6733   case Intrinsic::x86_sse_comilt_ss:
6734   case Intrinsic::x86_sse_comile_ss:
6735   case Intrinsic::x86_sse_comigt_ss:
6736   case Intrinsic::x86_sse_comige_ss:
6737   case Intrinsic::x86_sse_comineq_ss:
6738   case Intrinsic::x86_sse_ucomieq_ss:
6739   case Intrinsic::x86_sse_ucomilt_ss:
6740   case Intrinsic::x86_sse_ucomile_ss:
6741   case Intrinsic::x86_sse_ucomigt_ss:
6742   case Intrinsic::x86_sse_ucomige_ss:
6743   case Intrinsic::x86_sse_ucomineq_ss:
6744   case Intrinsic::x86_sse2_comieq_sd:
6745   case Intrinsic::x86_sse2_comilt_sd:
6746   case Intrinsic::x86_sse2_comile_sd:
6747   case Intrinsic::x86_sse2_comigt_sd:
6748   case Intrinsic::x86_sse2_comige_sd:
6749   case Intrinsic::x86_sse2_comineq_sd:
6750   case Intrinsic::x86_sse2_ucomieq_sd:
6751   case Intrinsic::x86_sse2_ucomilt_sd:
6752   case Intrinsic::x86_sse2_ucomile_sd:
6753   case Intrinsic::x86_sse2_ucomigt_sd:
6754   case Intrinsic::x86_sse2_ucomige_sd:
6755   case Intrinsic::x86_sse2_ucomineq_sd: {
6756     unsigned Opc = 0;
6757     ISD::CondCode CC = ISD::SETCC_INVALID;
6758     switch (IntNo) {
6759     default: break;
6760     case Intrinsic::x86_sse_comieq_ss:
6761     case Intrinsic::x86_sse2_comieq_sd:
6762       Opc = X86ISD::COMI;
6763       CC = ISD::SETEQ;
6764       break;
6765     case Intrinsic::x86_sse_comilt_ss:
6766     case Intrinsic::x86_sse2_comilt_sd:
6767       Opc = X86ISD::COMI;
6768       CC = ISD::SETLT;
6769       break;
6770     case Intrinsic::x86_sse_comile_ss:
6771     case Intrinsic::x86_sse2_comile_sd:
6772       Opc = X86ISD::COMI;
6773       CC = ISD::SETLE;
6774       break;
6775     case Intrinsic::x86_sse_comigt_ss:
6776     case Intrinsic::x86_sse2_comigt_sd:
6777       Opc = X86ISD::COMI;
6778       CC = ISD::SETGT;
6779       break;
6780     case Intrinsic::x86_sse_comige_ss:
6781     case Intrinsic::x86_sse2_comige_sd:
6782       Opc = X86ISD::COMI;
6783       CC = ISD::SETGE;
6784       break;
6785     case Intrinsic::x86_sse_comineq_ss:
6786     case Intrinsic::x86_sse2_comineq_sd:
6787       Opc = X86ISD::COMI;
6788       CC = ISD::SETNE;
6789       break;
6790     case Intrinsic::x86_sse_ucomieq_ss:
6791     case Intrinsic::x86_sse2_ucomieq_sd:
6792       Opc = X86ISD::UCOMI;
6793       CC = ISD::SETEQ;
6794       break;
6795     case Intrinsic::x86_sse_ucomilt_ss:
6796     case Intrinsic::x86_sse2_ucomilt_sd:
6797       Opc = X86ISD::UCOMI;
6798       CC = ISD::SETLT;
6799       break;
6800     case Intrinsic::x86_sse_ucomile_ss:
6801     case Intrinsic::x86_sse2_ucomile_sd:
6802       Opc = X86ISD::UCOMI;
6803       CC = ISD::SETLE;
6804       break;
6805     case Intrinsic::x86_sse_ucomigt_ss:
6806     case Intrinsic::x86_sse2_ucomigt_sd:
6807       Opc = X86ISD::UCOMI;
6808       CC = ISD::SETGT;
6809       break;
6810     case Intrinsic::x86_sse_ucomige_ss:
6811     case Intrinsic::x86_sse2_ucomige_sd:
6812       Opc = X86ISD::UCOMI;
6813       CC = ISD::SETGE;
6814       break;
6815     case Intrinsic::x86_sse_ucomineq_ss:
6816     case Intrinsic::x86_sse2_ucomineq_sd:
6817       Opc = X86ISD::UCOMI;
6818       CC = ISD::SETNE;
6819       break;
6820     }
6821
6822     SDValue LHS = Op.getOperand(1);
6823     SDValue RHS = Op.getOperand(2);
6824     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6825     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6826     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6827     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6828                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6829     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6830   }
6831   // ptest intrinsics. The intrinsic these come from are designed to return
6832   // an integer value, not just an instruction so lower it to the ptest
6833   // pattern and a setcc for the result.
6834   case Intrinsic::x86_sse41_ptestz:
6835   case Intrinsic::x86_sse41_ptestc:
6836   case Intrinsic::x86_sse41_ptestnzc:{
6837     unsigned X86CC = 0;
6838     switch (IntNo) {
6839     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6840     case Intrinsic::x86_sse41_ptestz:
6841       // ZF = 1
6842       X86CC = X86::COND_E;
6843       break;
6844     case Intrinsic::x86_sse41_ptestc:
6845       // CF = 1
6846       X86CC = X86::COND_B;
6847       break;
6848     case Intrinsic::x86_sse41_ptestnzc:
6849       // ZF and CF = 0
6850       X86CC = X86::COND_A;
6851       break;
6852     }
6853
6854     SDValue LHS = Op.getOperand(1);
6855     SDValue RHS = Op.getOperand(2);
6856     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6857     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6858     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6859     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6860   }
6861
6862   // Fix vector shift instructions where the last operand is a non-immediate
6863   // i32 value.
6864   case Intrinsic::x86_sse2_pslli_w:
6865   case Intrinsic::x86_sse2_pslli_d:
6866   case Intrinsic::x86_sse2_pslli_q:
6867   case Intrinsic::x86_sse2_psrli_w:
6868   case Intrinsic::x86_sse2_psrli_d:
6869   case Intrinsic::x86_sse2_psrli_q:
6870   case Intrinsic::x86_sse2_psrai_w:
6871   case Intrinsic::x86_sse2_psrai_d:
6872   case Intrinsic::x86_mmx_pslli_w:
6873   case Intrinsic::x86_mmx_pslli_d:
6874   case Intrinsic::x86_mmx_pslli_q:
6875   case Intrinsic::x86_mmx_psrli_w:
6876   case Intrinsic::x86_mmx_psrli_d:
6877   case Intrinsic::x86_mmx_psrli_q:
6878   case Intrinsic::x86_mmx_psrai_w:
6879   case Intrinsic::x86_mmx_psrai_d: {
6880     SDValue ShAmt = Op.getOperand(2);
6881     if (isa<ConstantSDNode>(ShAmt))
6882       return SDValue();
6883
6884     unsigned NewIntNo = 0;
6885     EVT ShAmtVT = MVT::v4i32;
6886     switch (IntNo) {
6887     case Intrinsic::x86_sse2_pslli_w:
6888       NewIntNo = Intrinsic::x86_sse2_psll_w;
6889       break;
6890     case Intrinsic::x86_sse2_pslli_d:
6891       NewIntNo = Intrinsic::x86_sse2_psll_d;
6892       break;
6893     case Intrinsic::x86_sse2_pslli_q:
6894       NewIntNo = Intrinsic::x86_sse2_psll_q;
6895       break;
6896     case Intrinsic::x86_sse2_psrli_w:
6897       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6898       break;
6899     case Intrinsic::x86_sse2_psrli_d:
6900       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6901       break;
6902     case Intrinsic::x86_sse2_psrli_q:
6903       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6904       break;
6905     case Intrinsic::x86_sse2_psrai_w:
6906       NewIntNo = Intrinsic::x86_sse2_psra_w;
6907       break;
6908     case Intrinsic::x86_sse2_psrai_d:
6909       NewIntNo = Intrinsic::x86_sse2_psra_d;
6910       break;
6911     default: {
6912       ShAmtVT = MVT::v2i32;
6913       switch (IntNo) {
6914       case Intrinsic::x86_mmx_pslli_w:
6915         NewIntNo = Intrinsic::x86_mmx_psll_w;
6916         break;
6917       case Intrinsic::x86_mmx_pslli_d:
6918         NewIntNo = Intrinsic::x86_mmx_psll_d;
6919         break;
6920       case Intrinsic::x86_mmx_pslli_q:
6921         NewIntNo = Intrinsic::x86_mmx_psll_q;
6922         break;
6923       case Intrinsic::x86_mmx_psrli_w:
6924         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6925         break;
6926       case Intrinsic::x86_mmx_psrli_d:
6927         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6928         break;
6929       case Intrinsic::x86_mmx_psrli_q:
6930         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6931         break;
6932       case Intrinsic::x86_mmx_psrai_w:
6933         NewIntNo = Intrinsic::x86_mmx_psra_w;
6934         break;
6935       case Intrinsic::x86_mmx_psrai_d:
6936         NewIntNo = Intrinsic::x86_mmx_psra_d;
6937         break;
6938       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6939       }
6940       break;
6941     }
6942     }
6943
6944     // The vector shift intrinsics with scalars uses 32b shift amounts but
6945     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6946     // to be zero.
6947     SDValue ShOps[4];
6948     ShOps[0] = ShAmt;
6949     ShOps[1] = DAG.getConstant(0, MVT::i32);
6950     if (ShAmtVT == MVT::v4i32) {
6951       ShOps[2] = DAG.getUNDEF(MVT::i32);
6952       ShOps[3] = DAG.getUNDEF(MVT::i32);
6953       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6954     } else {
6955       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6956     }
6957
6958     EVT VT = Op.getValueType();
6959     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6960     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6961                        DAG.getConstant(NewIntNo, MVT::i32),
6962                        Op.getOperand(1), ShAmt);
6963   }
6964   }
6965 }
6966
6967 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6968   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6969   DebugLoc dl = Op.getDebugLoc();
6970
6971   if (Depth > 0) {
6972     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6973     SDValue Offset =
6974       DAG.getConstant(TD->getPointerSize(),
6975                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6976     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6977                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6978                                    FrameAddr, Offset),
6979                        NULL, 0, false, false, 0);
6980   }
6981
6982   // Just load the return address.
6983   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6984   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6985                      RetAddrFI, NULL, 0, false, false, 0);
6986 }
6987
6988 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6989   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6990   MFI->setFrameAddressIsTaken(true);
6991   EVT VT = Op.getValueType();
6992   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6993   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6994   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6995   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6996   while (Depth--)
6997     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
6998                             false, false, 0);
6999   return FrameAddr;
7000 }
7001
7002 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7003                                                      SelectionDAG &DAG) {
7004   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7005 }
7006
7007 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7008 {
7009   MachineFunction &MF = DAG.getMachineFunction();
7010   SDValue Chain     = Op.getOperand(0);
7011   SDValue Offset    = Op.getOperand(1);
7012   SDValue Handler   = Op.getOperand(2);
7013   DebugLoc dl       = Op.getDebugLoc();
7014
7015   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7016                                   getPointerTy());
7017   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7018
7019   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7020                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7021   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7022   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7023   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7024   MF.getRegInfo().addLiveOut(StoreAddrReg);
7025
7026   return DAG.getNode(X86ISD::EH_RETURN, dl,
7027                      MVT::Other,
7028                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7029 }
7030
7031 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7032                                              SelectionDAG &DAG) {
7033   SDValue Root = Op.getOperand(0);
7034   SDValue Trmp = Op.getOperand(1); // trampoline
7035   SDValue FPtr = Op.getOperand(2); // nested function
7036   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7037   DebugLoc dl  = Op.getDebugLoc();
7038
7039   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7040
7041   if (Subtarget->is64Bit()) {
7042     SDValue OutChains[6];
7043
7044     // Large code-model.
7045     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7046     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7047
7048     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7049     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7050
7051     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7052
7053     // Load the pointer to the nested function into R11.
7054     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7055     SDValue Addr = Trmp;
7056     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7057                                 Addr, TrmpAddr, 0, false, false, 0);
7058
7059     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7060                        DAG.getConstant(2, MVT::i64));
7061     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7062                                 false, false, 2);
7063
7064     // Load the 'nest' parameter value into R10.
7065     // R10 is specified in X86CallingConv.td
7066     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7067     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7068                        DAG.getConstant(10, MVT::i64));
7069     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7070                                 Addr, TrmpAddr, 10, false, false, 0);
7071
7072     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7073                        DAG.getConstant(12, MVT::i64));
7074     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7075                                 false, false, 2);
7076
7077     // Jump to the nested function.
7078     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7079     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7080                        DAG.getConstant(20, MVT::i64));
7081     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7082                                 Addr, TrmpAddr, 20, false, false, 0);
7083
7084     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7085     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7086                        DAG.getConstant(22, MVT::i64));
7087     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7088                                 TrmpAddr, 22, false, false, 0);
7089
7090     SDValue Ops[] =
7091       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7092     return DAG.getMergeValues(Ops, 2, dl);
7093   } else {
7094     const Function *Func =
7095       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7096     CallingConv::ID CC = Func->getCallingConv();
7097     unsigned NestReg;
7098
7099     switch (CC) {
7100     default:
7101       llvm_unreachable("Unsupported calling convention");
7102     case CallingConv::C:
7103     case CallingConv::X86_StdCall: {
7104       // Pass 'nest' parameter in ECX.
7105       // Must be kept in sync with X86CallingConv.td
7106       NestReg = X86::ECX;
7107
7108       // Check that ECX wasn't needed by an 'inreg' parameter.
7109       const FunctionType *FTy = Func->getFunctionType();
7110       const AttrListPtr &Attrs = Func->getAttributes();
7111
7112       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7113         unsigned InRegCount = 0;
7114         unsigned Idx = 1;
7115
7116         for (FunctionType::param_iterator I = FTy->param_begin(),
7117              E = FTy->param_end(); I != E; ++I, ++Idx)
7118           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7119             // FIXME: should only count parameters that are lowered to integers.
7120             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7121
7122         if (InRegCount > 2) {
7123           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7124         }
7125       }
7126       break;
7127     }
7128     case CallingConv::X86_FastCall:
7129     case CallingConv::Fast:
7130       // Pass 'nest' parameter in EAX.
7131       // Must be kept in sync with X86CallingConv.td
7132       NestReg = X86::EAX;
7133       break;
7134     }
7135
7136     SDValue OutChains[4];
7137     SDValue Addr, Disp;
7138
7139     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7140                        DAG.getConstant(10, MVT::i32));
7141     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7142
7143     // This is storing the opcode for MOV32ri.
7144     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7145     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7146     OutChains[0] = DAG.getStore(Root, dl,
7147                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7148                                 Trmp, TrmpAddr, 0, false, false, 0);
7149
7150     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7151                        DAG.getConstant(1, MVT::i32));
7152     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7153                                 false, false, 1);
7154
7155     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7156     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7157                        DAG.getConstant(5, MVT::i32));
7158     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7159                                 TrmpAddr, 5, false, false, 1);
7160
7161     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7162                        DAG.getConstant(6, MVT::i32));
7163     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7164                                 false, false, 1);
7165
7166     SDValue Ops[] =
7167       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7168     return DAG.getMergeValues(Ops, 2, dl);
7169   }
7170 }
7171
7172 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7173   /*
7174    The rounding mode is in bits 11:10 of FPSR, and has the following
7175    settings:
7176      00 Round to nearest
7177      01 Round to -inf
7178      10 Round to +inf
7179      11 Round to 0
7180
7181   FLT_ROUNDS, on the other hand, expects the following:
7182     -1 Undefined
7183      0 Round to 0
7184      1 Round to nearest
7185      2 Round to +inf
7186      3 Round to -inf
7187
7188   To perform the conversion, we do:
7189     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7190   */
7191
7192   MachineFunction &MF = DAG.getMachineFunction();
7193   const TargetMachine &TM = MF.getTarget();
7194   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7195   unsigned StackAlignment = TFI.getStackAlignment();
7196   EVT VT = Op.getValueType();
7197   DebugLoc dl = Op.getDebugLoc();
7198
7199   // Save FP Control Word to stack slot
7200   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7201   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7202
7203   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7204                               DAG.getEntryNode(), StackSlot);
7205
7206   // Load FP Control Word from stack slot
7207   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7208                             false, false, 0);
7209
7210   // Transform as necessary
7211   SDValue CWD1 =
7212     DAG.getNode(ISD::SRL, dl, MVT::i16,
7213                 DAG.getNode(ISD::AND, dl, MVT::i16,
7214                             CWD, DAG.getConstant(0x800, MVT::i16)),
7215                 DAG.getConstant(11, MVT::i8));
7216   SDValue CWD2 =
7217     DAG.getNode(ISD::SRL, dl, MVT::i16,
7218                 DAG.getNode(ISD::AND, dl, MVT::i16,
7219                             CWD, DAG.getConstant(0x400, MVT::i16)),
7220                 DAG.getConstant(9, MVT::i8));
7221
7222   SDValue RetVal =
7223     DAG.getNode(ISD::AND, dl, MVT::i16,
7224                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7225                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7226                             DAG.getConstant(1, MVT::i16)),
7227                 DAG.getConstant(3, MVT::i16));
7228
7229
7230   return DAG.getNode((VT.getSizeInBits() < 16 ?
7231                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7232 }
7233
7234 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7235   EVT VT = Op.getValueType();
7236   EVT OpVT = VT;
7237   unsigned NumBits = VT.getSizeInBits();
7238   DebugLoc dl = Op.getDebugLoc();
7239
7240   Op = Op.getOperand(0);
7241   if (VT == MVT::i8) {
7242     // Zero extend to i32 since there is not an i8 bsr.
7243     OpVT = MVT::i32;
7244     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7245   }
7246
7247   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7248   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7249   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7250
7251   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7252   SDValue Ops[] = {
7253     Op,
7254     DAG.getConstant(NumBits+NumBits-1, OpVT),
7255     DAG.getConstant(X86::COND_E, MVT::i8),
7256     Op.getValue(1)
7257   };
7258   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7259
7260   // Finally xor with NumBits-1.
7261   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7262
7263   if (VT == MVT::i8)
7264     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7265   return Op;
7266 }
7267
7268 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7269   EVT VT = Op.getValueType();
7270   EVT OpVT = VT;
7271   unsigned NumBits = VT.getSizeInBits();
7272   DebugLoc dl = Op.getDebugLoc();
7273
7274   Op = Op.getOperand(0);
7275   if (VT == MVT::i8) {
7276     OpVT = MVT::i32;
7277     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7278   }
7279
7280   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7281   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7282   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7283
7284   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7285   SDValue Ops[] = {
7286     Op,
7287     DAG.getConstant(NumBits, OpVT),
7288     DAG.getConstant(X86::COND_E, MVT::i8),
7289     Op.getValue(1)
7290   };
7291   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7292
7293   if (VT == MVT::i8)
7294     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7295   return Op;
7296 }
7297
7298 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7299   EVT VT = Op.getValueType();
7300   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7301   DebugLoc dl = Op.getDebugLoc();
7302
7303   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7304   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7305   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7306   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7307   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7308   //
7309   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7310   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7311   //  return AloBlo + AloBhi + AhiBlo;
7312
7313   SDValue A = Op.getOperand(0);
7314   SDValue B = Op.getOperand(1);
7315
7316   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7317                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7318                        A, DAG.getConstant(32, MVT::i32));
7319   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7320                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7321                        B, DAG.getConstant(32, MVT::i32));
7322   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7323                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7324                        A, B);
7325   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7326                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7327                        A, Bhi);
7328   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7329                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7330                        Ahi, B);
7331   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7332                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7333                        AloBhi, DAG.getConstant(32, MVT::i32));
7334   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7335                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7336                        AhiBlo, DAG.getConstant(32, MVT::i32));
7337   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7338   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7339   return Res;
7340 }
7341
7342
7343 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7344   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7345   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7346   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7347   // has only one use.
7348   SDNode *N = Op.getNode();
7349   SDValue LHS = N->getOperand(0);
7350   SDValue RHS = N->getOperand(1);
7351   unsigned BaseOp = 0;
7352   unsigned Cond = 0;
7353   DebugLoc dl = Op.getDebugLoc();
7354
7355   switch (Op.getOpcode()) {
7356   default: llvm_unreachable("Unknown ovf instruction!");
7357   case ISD::SADDO:
7358     // A subtract of one will be selected as a INC. Note that INC doesn't
7359     // set CF, so we can't do this for UADDO.
7360     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7361       if (C->getAPIntValue() == 1) {
7362         BaseOp = X86ISD::INC;
7363         Cond = X86::COND_O;
7364         break;
7365       }
7366     BaseOp = X86ISD::ADD;
7367     Cond = X86::COND_O;
7368     break;
7369   case ISD::UADDO:
7370     BaseOp = X86ISD::ADD;
7371     Cond = X86::COND_B;
7372     break;
7373   case ISD::SSUBO:
7374     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7375     // set CF, so we can't do this for USUBO.
7376     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7377       if (C->getAPIntValue() == 1) {
7378         BaseOp = X86ISD::DEC;
7379         Cond = X86::COND_O;
7380         break;
7381       }
7382     BaseOp = X86ISD::SUB;
7383     Cond = X86::COND_O;
7384     break;
7385   case ISD::USUBO:
7386     BaseOp = X86ISD::SUB;
7387     Cond = X86::COND_B;
7388     break;
7389   case ISD::SMULO:
7390     BaseOp = X86ISD::SMUL;
7391     Cond = X86::COND_O;
7392     break;
7393   case ISD::UMULO:
7394     BaseOp = X86ISD::UMUL;
7395     Cond = X86::COND_B;
7396     break;
7397   }
7398
7399   // Also sets EFLAGS.
7400   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7401   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7402
7403   SDValue SetCC =
7404     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7405                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7406
7407   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7408   return Sum;
7409 }
7410
7411 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7412   EVT T = Op.getValueType();
7413   DebugLoc dl = Op.getDebugLoc();
7414   unsigned Reg = 0;
7415   unsigned size = 0;
7416   switch(T.getSimpleVT().SimpleTy) {
7417   default:
7418     assert(false && "Invalid value type!");
7419   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7420   case MVT::i16: Reg = X86::AX;  size = 2; break;
7421   case MVT::i32: Reg = X86::EAX; size = 4; break;
7422   case MVT::i64:
7423     assert(Subtarget->is64Bit() && "Node not type legal!");
7424     Reg = X86::RAX; size = 8;
7425     break;
7426   }
7427   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7428                                     Op.getOperand(2), SDValue());
7429   SDValue Ops[] = { cpIn.getValue(0),
7430                     Op.getOperand(1),
7431                     Op.getOperand(3),
7432                     DAG.getTargetConstant(size, MVT::i8),
7433                     cpIn.getValue(1) };
7434   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7435   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7436   SDValue cpOut =
7437     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7438   return cpOut;
7439 }
7440
7441 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7442                                                  SelectionDAG &DAG) {
7443   assert(Subtarget->is64Bit() && "Result not type legalized?");
7444   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7445   SDValue TheChain = Op.getOperand(0);
7446   DebugLoc dl = Op.getDebugLoc();
7447   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7448   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7449   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7450                                    rax.getValue(2));
7451   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7452                             DAG.getConstant(32, MVT::i8));
7453   SDValue Ops[] = {
7454     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7455     rdx.getValue(1)
7456   };
7457   return DAG.getMergeValues(Ops, 2, dl);
7458 }
7459
7460 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7461   SDNode *Node = Op.getNode();
7462   DebugLoc dl = Node->getDebugLoc();
7463   EVT T = Node->getValueType(0);
7464   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7465                               DAG.getConstant(0, T), Node->getOperand(2));
7466   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7467                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7468                        Node->getOperand(0),
7469                        Node->getOperand(1), negOp,
7470                        cast<AtomicSDNode>(Node)->getSrcValue(),
7471                        cast<AtomicSDNode>(Node)->getAlignment());
7472 }
7473
7474 /// LowerOperation - Provide custom lowering hooks for some operations.
7475 ///
7476 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7477   switch (Op.getOpcode()) {
7478   default: llvm_unreachable("Should not custom lower this!");
7479   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7480   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7481   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7482   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7483   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7484   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7485   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7486   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7487   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7488   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7489   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7490   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7491   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7492   case ISD::SHL_PARTS:
7493   case ISD::SRA_PARTS:
7494   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7495   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7496   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7497   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7498   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7499   case ISD::FABS:               return LowerFABS(Op, DAG);
7500   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7501   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7502   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7503   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7504   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7505   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7506   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7507   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7508   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7509   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7510   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7511   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7512   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7513   case ISD::FRAME_TO_ARGS_OFFSET:
7514                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7515   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7516   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7517   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7518   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7519   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7520   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7521   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7522   case ISD::SADDO:
7523   case ISD::UADDO:
7524   case ISD::SSUBO:
7525   case ISD::USUBO:
7526   case ISD::SMULO:
7527   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7528   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7529   }
7530 }
7531
7532 void X86TargetLowering::
7533 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7534                         SelectionDAG &DAG, unsigned NewOp) {
7535   EVT T = Node->getValueType(0);
7536   DebugLoc dl = Node->getDebugLoc();
7537   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7538
7539   SDValue Chain = Node->getOperand(0);
7540   SDValue In1 = Node->getOperand(1);
7541   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7542                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7543   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7544                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7545   SDValue Ops[] = { Chain, In1, In2L, In2H };
7546   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7547   SDValue Result =
7548     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7549                             cast<MemSDNode>(Node)->getMemOperand());
7550   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7551   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7552   Results.push_back(Result.getValue(2));
7553 }
7554
7555 /// ReplaceNodeResults - Replace a node with an illegal result type
7556 /// with a new node built out of custom code.
7557 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7558                                            SmallVectorImpl<SDValue>&Results,
7559                                            SelectionDAG &DAG) {
7560   DebugLoc dl = N->getDebugLoc();
7561   switch (N->getOpcode()) {
7562   default:
7563     assert(false && "Do not know how to custom type legalize this operation!");
7564     return;
7565   case ISD::FP_TO_SINT: {
7566     std::pair<SDValue,SDValue> Vals =
7567         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7568     SDValue FIST = Vals.first, StackSlot = Vals.second;
7569     if (FIST.getNode() != 0) {
7570       EVT VT = N->getValueType(0);
7571       // Return a load from the stack slot.
7572       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7573                                     false, false, 0));
7574     }
7575     return;
7576   }
7577   case ISD::READCYCLECOUNTER: {
7578     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7579     SDValue TheChain = N->getOperand(0);
7580     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7581     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7582                                      rd.getValue(1));
7583     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7584                                      eax.getValue(2));
7585     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7586     SDValue Ops[] = { eax, edx };
7587     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7588     Results.push_back(edx.getValue(1));
7589     return;
7590   }
7591   case ISD::ATOMIC_CMP_SWAP: {
7592     EVT T = N->getValueType(0);
7593     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7594     SDValue cpInL, cpInH;
7595     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7596                         DAG.getConstant(0, MVT::i32));
7597     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7598                         DAG.getConstant(1, MVT::i32));
7599     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7600     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7601                              cpInL.getValue(1));
7602     SDValue swapInL, swapInH;
7603     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7604                           DAG.getConstant(0, MVT::i32));
7605     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7606                           DAG.getConstant(1, MVT::i32));
7607     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7608                                cpInH.getValue(1));
7609     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7610                                swapInL.getValue(1));
7611     SDValue Ops[] = { swapInH.getValue(0),
7612                       N->getOperand(1),
7613                       swapInH.getValue(1) };
7614     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7615     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7616     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7617                                         MVT::i32, Result.getValue(1));
7618     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7619                                         MVT::i32, cpOutL.getValue(2));
7620     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7621     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7622     Results.push_back(cpOutH.getValue(1));
7623     return;
7624   }
7625   case ISD::ATOMIC_LOAD_ADD:
7626     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7627     return;
7628   case ISD::ATOMIC_LOAD_AND:
7629     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7630     return;
7631   case ISD::ATOMIC_LOAD_NAND:
7632     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7633     return;
7634   case ISD::ATOMIC_LOAD_OR:
7635     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7636     return;
7637   case ISD::ATOMIC_LOAD_SUB:
7638     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7639     return;
7640   case ISD::ATOMIC_LOAD_XOR:
7641     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7642     return;
7643   case ISD::ATOMIC_SWAP:
7644     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7645     return;
7646   }
7647 }
7648
7649 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7650   switch (Opcode) {
7651   default: return NULL;
7652   case X86ISD::BSF:                return "X86ISD::BSF";
7653   case X86ISD::BSR:                return "X86ISD::BSR";
7654   case X86ISD::SHLD:               return "X86ISD::SHLD";
7655   case X86ISD::SHRD:               return "X86ISD::SHRD";
7656   case X86ISD::FAND:               return "X86ISD::FAND";
7657   case X86ISD::FOR:                return "X86ISD::FOR";
7658   case X86ISD::FXOR:               return "X86ISD::FXOR";
7659   case X86ISD::FSRL:               return "X86ISD::FSRL";
7660   case X86ISD::FILD:               return "X86ISD::FILD";
7661   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7662   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7663   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7664   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7665   case X86ISD::FLD:                return "X86ISD::FLD";
7666   case X86ISD::FST:                return "X86ISD::FST";
7667   case X86ISD::CALL:               return "X86ISD::CALL";
7668   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7669   case X86ISD::BT:                 return "X86ISD::BT";
7670   case X86ISD::CMP:                return "X86ISD::CMP";
7671   case X86ISD::COMI:               return "X86ISD::COMI";
7672   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7673   case X86ISD::SETCC:              return "X86ISD::SETCC";
7674   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7675   case X86ISD::CMOV:               return "X86ISD::CMOV";
7676   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7677   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7678   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7679   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7680   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7681   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7682   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7683   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7684   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7685   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7686   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7687   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7688   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7689   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7690   case X86ISD::FMAX:               return "X86ISD::FMAX";
7691   case X86ISD::FMIN:               return "X86ISD::FMIN";
7692   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7693   case X86ISD::FRCP:               return "X86ISD::FRCP";
7694   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7695   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7696   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7697   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7698   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7699   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7700   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7701   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7702   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7703   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7704   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7705   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7706   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7707   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7708   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7709   case X86ISD::VSHL:               return "X86ISD::VSHL";
7710   case X86ISD::VSRL:               return "X86ISD::VSRL";
7711   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7712   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7713   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7714   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7715   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7716   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7717   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7718   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7719   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7720   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7721   case X86ISD::ADD:                return "X86ISD::ADD";
7722   case X86ISD::SUB:                return "X86ISD::SUB";
7723   case X86ISD::SMUL:               return "X86ISD::SMUL";
7724   case X86ISD::UMUL:               return "X86ISD::UMUL";
7725   case X86ISD::INC:                return "X86ISD::INC";
7726   case X86ISD::DEC:                return "X86ISD::DEC";
7727   case X86ISD::OR:                 return "X86ISD::OR";
7728   case X86ISD::XOR:                return "X86ISD::XOR";
7729   case X86ISD::AND:                return "X86ISD::AND";
7730   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7731   case X86ISD::PTEST:              return "X86ISD::PTEST";
7732   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7733   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7734   }
7735 }
7736
7737 // isLegalAddressingMode - Return true if the addressing mode represented
7738 // by AM is legal for this target, for a load/store of the specified type.
7739 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7740                                               const Type *Ty) const {
7741   // X86 supports extremely general addressing modes.
7742   CodeModel::Model M = getTargetMachine().getCodeModel();
7743
7744   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7745   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7746     return false;
7747
7748   if (AM.BaseGV) {
7749     unsigned GVFlags =
7750       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7751
7752     // If a reference to this global requires an extra load, we can't fold it.
7753     if (isGlobalStubReference(GVFlags))
7754       return false;
7755
7756     // If BaseGV requires a register for the PIC base, we cannot also have a
7757     // BaseReg specified.
7758     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7759       return false;
7760
7761     // If lower 4G is not available, then we must use rip-relative addressing.
7762     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7763       return false;
7764   }
7765
7766   switch (AM.Scale) {
7767   case 0:
7768   case 1:
7769   case 2:
7770   case 4:
7771   case 8:
7772     // These scales always work.
7773     break;
7774   case 3:
7775   case 5:
7776   case 9:
7777     // These scales are formed with basereg+scalereg.  Only accept if there is
7778     // no basereg yet.
7779     if (AM.HasBaseReg)
7780       return false;
7781     break;
7782   default:  // Other stuff never works.
7783     return false;
7784   }
7785
7786   return true;
7787 }
7788
7789
7790 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7791   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7792     return false;
7793   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7794   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7795   if (NumBits1 <= NumBits2)
7796     return false;
7797   return true;
7798 }
7799
7800 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7801   if (!VT1.isInteger() || !VT2.isInteger())
7802     return false;
7803   unsigned NumBits1 = VT1.getSizeInBits();
7804   unsigned NumBits2 = VT2.getSizeInBits();
7805   if (NumBits1 <= NumBits2)
7806     return false;
7807   return true;
7808 }
7809
7810 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7811   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7812   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7813 }
7814
7815 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7816   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7817   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7818 }
7819
7820 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7821   // i16 instructions are longer (0x66 prefix) and potentially slower.
7822   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7823 }
7824
7825 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7826 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7827 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7828 /// are assumed to be legal.
7829 bool
7830 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7831                                       EVT VT) const {
7832   // Only do shuffles on 128-bit vector types for now.
7833   if (VT.getSizeInBits() == 64)
7834     return false;
7835
7836   // FIXME: pshufb, blends, shifts.
7837   return (VT.getVectorNumElements() == 2 ||
7838           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7839           isMOVLMask(M, VT) ||
7840           isSHUFPMask(M, VT) ||
7841           isPSHUFDMask(M, VT) ||
7842           isPSHUFHWMask(M, VT) ||
7843           isPSHUFLWMask(M, VT) ||
7844           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7845           isUNPCKLMask(M, VT) ||
7846           isUNPCKHMask(M, VT) ||
7847           isUNPCKL_v_undef_Mask(M, VT) ||
7848           isUNPCKH_v_undef_Mask(M, VT));
7849 }
7850
7851 bool
7852 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7853                                           EVT VT) const {
7854   unsigned NumElts = VT.getVectorNumElements();
7855   // FIXME: This collection of masks seems suspect.
7856   if (NumElts == 2)
7857     return true;
7858   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7859     return (isMOVLMask(Mask, VT)  ||
7860             isCommutedMOVLMask(Mask, VT, true) ||
7861             isSHUFPMask(Mask, VT) ||
7862             isCommutedSHUFPMask(Mask, VT));
7863   }
7864   return false;
7865 }
7866
7867 //===----------------------------------------------------------------------===//
7868 //                           X86 Scheduler Hooks
7869 //===----------------------------------------------------------------------===//
7870
7871 // private utility function
7872 MachineBasicBlock *
7873 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7874                                                        MachineBasicBlock *MBB,
7875                                                        unsigned regOpc,
7876                                                        unsigned immOpc,
7877                                                        unsigned LoadOpc,
7878                                                        unsigned CXchgOpc,
7879                                                        unsigned copyOpc,
7880                                                        unsigned notOpc,
7881                                                        unsigned EAXreg,
7882                                                        TargetRegisterClass *RC,
7883                                                        bool invSrc) const {
7884   // For the atomic bitwise operator, we generate
7885   //   thisMBB:
7886   //   newMBB:
7887   //     ld  t1 = [bitinstr.addr]
7888   //     op  t2 = t1, [bitinstr.val]
7889   //     mov EAX = t1
7890   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7891   //     bz  newMBB
7892   //     fallthrough -->nextMBB
7893   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7894   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7895   MachineFunction::iterator MBBIter = MBB;
7896   ++MBBIter;
7897
7898   /// First build the CFG
7899   MachineFunction *F = MBB->getParent();
7900   MachineBasicBlock *thisMBB = MBB;
7901   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7902   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7903   F->insert(MBBIter, newMBB);
7904   F->insert(MBBIter, nextMBB);
7905
7906   // Move all successors to thisMBB to nextMBB
7907   nextMBB->transferSuccessors(thisMBB);
7908
7909   // Update thisMBB to fall through to newMBB
7910   thisMBB->addSuccessor(newMBB);
7911
7912   // newMBB jumps to itself and fall through to nextMBB
7913   newMBB->addSuccessor(nextMBB);
7914   newMBB->addSuccessor(newMBB);
7915
7916   // Insert instructions into newMBB based on incoming instruction
7917   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7918          "unexpected number of operands");
7919   DebugLoc dl = bInstr->getDebugLoc();
7920   MachineOperand& destOper = bInstr->getOperand(0);
7921   MachineOperand* argOpers[2 + X86AddrNumOperands];
7922   int numArgs = bInstr->getNumOperands() - 1;
7923   for (int i=0; i < numArgs; ++i)
7924     argOpers[i] = &bInstr->getOperand(i+1);
7925
7926   // x86 address has 4 operands: base, index, scale, and displacement
7927   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7928   int valArgIndx = lastAddrIndx + 1;
7929
7930   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7931   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7932   for (int i=0; i <= lastAddrIndx; ++i)
7933     (*MIB).addOperand(*argOpers[i]);
7934
7935   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7936   if (invSrc) {
7937     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7938   }
7939   else
7940     tt = t1;
7941
7942   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7943   assert((argOpers[valArgIndx]->isReg() ||
7944           argOpers[valArgIndx]->isImm()) &&
7945          "invalid operand");
7946   if (argOpers[valArgIndx]->isReg())
7947     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7948   else
7949     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7950   MIB.addReg(tt);
7951   (*MIB).addOperand(*argOpers[valArgIndx]);
7952
7953   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7954   MIB.addReg(t1);
7955
7956   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7957   for (int i=0; i <= lastAddrIndx; ++i)
7958     (*MIB).addOperand(*argOpers[i]);
7959   MIB.addReg(t2);
7960   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7961   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7962                     bInstr->memoperands_end());
7963
7964   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7965   MIB.addReg(EAXreg);
7966
7967   // insert branch
7968   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
7969
7970   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7971   return nextMBB;
7972 }
7973
7974 // private utility function:  64 bit atomics on 32 bit host.
7975 MachineBasicBlock *
7976 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7977                                                        MachineBasicBlock *MBB,
7978                                                        unsigned regOpcL,
7979                                                        unsigned regOpcH,
7980                                                        unsigned immOpcL,
7981                                                        unsigned immOpcH,
7982                                                        bool invSrc) const {
7983   // For the atomic bitwise operator, we generate
7984   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7985   //     ld t1,t2 = [bitinstr.addr]
7986   //   newMBB:
7987   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7988   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7989   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7990   //     mov ECX, EBX <- t5, t6
7991   //     mov EAX, EDX <- t1, t2
7992   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7993   //     mov t3, t4 <- EAX, EDX
7994   //     bz  newMBB
7995   //     result in out1, out2
7996   //     fallthrough -->nextMBB
7997
7998   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7999   const unsigned LoadOpc = X86::MOV32rm;
8000   const unsigned copyOpc = X86::MOV32rr;
8001   const unsigned NotOpc = X86::NOT32r;
8002   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8003   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8004   MachineFunction::iterator MBBIter = MBB;
8005   ++MBBIter;
8006
8007   /// First build the CFG
8008   MachineFunction *F = MBB->getParent();
8009   MachineBasicBlock *thisMBB = MBB;
8010   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8011   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8012   F->insert(MBBIter, newMBB);
8013   F->insert(MBBIter, nextMBB);
8014
8015   // Move all successors to thisMBB to nextMBB
8016   nextMBB->transferSuccessors(thisMBB);
8017
8018   // Update thisMBB to fall through to newMBB
8019   thisMBB->addSuccessor(newMBB);
8020
8021   // newMBB jumps to itself and fall through to nextMBB
8022   newMBB->addSuccessor(nextMBB);
8023   newMBB->addSuccessor(newMBB);
8024
8025   DebugLoc dl = bInstr->getDebugLoc();
8026   // Insert instructions into newMBB based on incoming instruction
8027   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8028   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8029          "unexpected number of operands");
8030   MachineOperand& dest1Oper = bInstr->getOperand(0);
8031   MachineOperand& dest2Oper = bInstr->getOperand(1);
8032   MachineOperand* argOpers[2 + X86AddrNumOperands];
8033   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8034     argOpers[i] = &bInstr->getOperand(i+2);
8035
8036   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8037   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8038
8039   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8040   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8041   for (int i=0; i <= lastAddrIndx; ++i)
8042     (*MIB).addOperand(*argOpers[i]);
8043   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8044   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8045   // add 4 to displacement.
8046   for (int i=0; i <= lastAddrIndx-2; ++i)
8047     (*MIB).addOperand(*argOpers[i]);
8048   MachineOperand newOp3 = *(argOpers[3]);
8049   if (newOp3.isImm())
8050     newOp3.setImm(newOp3.getImm()+4);
8051   else
8052     newOp3.setOffset(newOp3.getOffset()+4);
8053   (*MIB).addOperand(newOp3);
8054   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8055
8056   // t3/4 are defined later, at the bottom of the loop
8057   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8058   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8059   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8060     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8061   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8062     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8063
8064   // The subsequent operations should be using the destination registers of
8065   //the PHI instructions.
8066   if (invSrc) {
8067     t1 = F->getRegInfo().createVirtualRegister(RC);
8068     t2 = F->getRegInfo().createVirtualRegister(RC);
8069     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8070     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8071   } else {
8072     t1 = dest1Oper.getReg();
8073     t2 = dest2Oper.getReg();
8074   }
8075
8076   int valArgIndx = lastAddrIndx + 1;
8077   assert((argOpers[valArgIndx]->isReg() ||
8078           argOpers[valArgIndx]->isImm()) &&
8079          "invalid operand");
8080   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8081   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8082   if (argOpers[valArgIndx]->isReg())
8083     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8084   else
8085     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8086   if (regOpcL != X86::MOV32rr)
8087     MIB.addReg(t1);
8088   (*MIB).addOperand(*argOpers[valArgIndx]);
8089   assert(argOpers[valArgIndx + 1]->isReg() ==
8090          argOpers[valArgIndx]->isReg());
8091   assert(argOpers[valArgIndx + 1]->isImm() ==
8092          argOpers[valArgIndx]->isImm());
8093   if (argOpers[valArgIndx + 1]->isReg())
8094     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8095   else
8096     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8097   if (regOpcH != X86::MOV32rr)
8098     MIB.addReg(t2);
8099   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8100
8101   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8102   MIB.addReg(t1);
8103   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8104   MIB.addReg(t2);
8105
8106   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8107   MIB.addReg(t5);
8108   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8109   MIB.addReg(t6);
8110
8111   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8112   for (int i=0; i <= lastAddrIndx; ++i)
8113     (*MIB).addOperand(*argOpers[i]);
8114
8115   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8116   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8117                     bInstr->memoperands_end());
8118
8119   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8120   MIB.addReg(X86::EAX);
8121   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8122   MIB.addReg(X86::EDX);
8123
8124   // insert branch
8125   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8126
8127   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8128   return nextMBB;
8129 }
8130
8131 // private utility function
8132 MachineBasicBlock *
8133 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8134                                                       MachineBasicBlock *MBB,
8135                                                       unsigned cmovOpc) const {
8136   // For the atomic min/max operator, we generate
8137   //   thisMBB:
8138   //   newMBB:
8139   //     ld t1 = [min/max.addr]
8140   //     mov t2 = [min/max.val]
8141   //     cmp  t1, t2
8142   //     cmov[cond] t2 = t1
8143   //     mov EAX = t1
8144   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8145   //     bz   newMBB
8146   //     fallthrough -->nextMBB
8147   //
8148   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8149   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8150   MachineFunction::iterator MBBIter = MBB;
8151   ++MBBIter;
8152
8153   /// First build the CFG
8154   MachineFunction *F = MBB->getParent();
8155   MachineBasicBlock *thisMBB = MBB;
8156   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8157   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8158   F->insert(MBBIter, newMBB);
8159   F->insert(MBBIter, nextMBB);
8160
8161   // Move all successors of thisMBB to nextMBB
8162   nextMBB->transferSuccessors(thisMBB);
8163
8164   // Update thisMBB to fall through to newMBB
8165   thisMBB->addSuccessor(newMBB);
8166
8167   // newMBB jumps to newMBB and fall through to nextMBB
8168   newMBB->addSuccessor(nextMBB);
8169   newMBB->addSuccessor(newMBB);
8170
8171   DebugLoc dl = mInstr->getDebugLoc();
8172   // Insert instructions into newMBB based on incoming instruction
8173   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8174          "unexpected number of operands");
8175   MachineOperand& destOper = mInstr->getOperand(0);
8176   MachineOperand* argOpers[2 + X86AddrNumOperands];
8177   int numArgs = mInstr->getNumOperands() - 1;
8178   for (int i=0; i < numArgs; ++i)
8179     argOpers[i] = &mInstr->getOperand(i+1);
8180
8181   // x86 address has 4 operands: base, index, scale, and displacement
8182   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8183   int valArgIndx = lastAddrIndx + 1;
8184
8185   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8186   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8187   for (int i=0; i <= lastAddrIndx; ++i)
8188     (*MIB).addOperand(*argOpers[i]);
8189
8190   // We only support register and immediate values
8191   assert((argOpers[valArgIndx]->isReg() ||
8192           argOpers[valArgIndx]->isImm()) &&
8193          "invalid operand");
8194
8195   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8196   if (argOpers[valArgIndx]->isReg())
8197     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8198   else
8199     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8200   (*MIB).addOperand(*argOpers[valArgIndx]);
8201
8202   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8203   MIB.addReg(t1);
8204
8205   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8206   MIB.addReg(t1);
8207   MIB.addReg(t2);
8208
8209   // Generate movc
8210   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8211   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8212   MIB.addReg(t2);
8213   MIB.addReg(t1);
8214
8215   // Cmp and exchange if none has modified the memory location
8216   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8217   for (int i=0; i <= lastAddrIndx; ++i)
8218     (*MIB).addOperand(*argOpers[i]);
8219   MIB.addReg(t3);
8220   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8221   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8222                     mInstr->memoperands_end());
8223
8224   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8225   MIB.addReg(X86::EAX);
8226
8227   // insert branch
8228   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8229
8230   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8231   return nextMBB;
8232 }
8233
8234 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8235 // all of this code can be replaced with that in the .td file.
8236 MachineBasicBlock *
8237 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8238                             unsigned numArgs, bool memArg) const {
8239
8240   MachineFunction *F = BB->getParent();
8241   DebugLoc dl = MI->getDebugLoc();
8242   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8243
8244   unsigned Opc;
8245   if (memArg)
8246     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8247   else
8248     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8249
8250   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8251
8252   for (unsigned i = 0; i < numArgs; ++i) {
8253     MachineOperand &Op = MI->getOperand(i+1);
8254
8255     if (!(Op.isReg() && Op.isImplicit()))
8256       MIB.addOperand(Op);
8257   }
8258
8259   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8260     .addReg(X86::XMM0);
8261
8262   F->DeleteMachineInstr(MI);
8263
8264   return BB;
8265 }
8266
8267 MachineBasicBlock *
8268 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8269                                                  MachineInstr *MI,
8270                                                  MachineBasicBlock *MBB) const {
8271   // Emit code to save XMM registers to the stack. The ABI says that the
8272   // number of registers to save is given in %al, so it's theoretically
8273   // possible to do an indirect jump trick to avoid saving all of them,
8274   // however this code takes a simpler approach and just executes all
8275   // of the stores if %al is non-zero. It's less code, and it's probably
8276   // easier on the hardware branch predictor, and stores aren't all that
8277   // expensive anyway.
8278
8279   // Create the new basic blocks. One block contains all the XMM stores,
8280   // and one block is the final destination regardless of whether any
8281   // stores were performed.
8282   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8283   MachineFunction *F = MBB->getParent();
8284   MachineFunction::iterator MBBIter = MBB;
8285   ++MBBIter;
8286   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8287   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8288   F->insert(MBBIter, XMMSaveMBB);
8289   F->insert(MBBIter, EndMBB);
8290
8291   // Set up the CFG.
8292   // Move any original successors of MBB to the end block.
8293   EndMBB->transferSuccessors(MBB);
8294   // The original block will now fall through to the XMM save block.
8295   MBB->addSuccessor(XMMSaveMBB);
8296   // The XMMSaveMBB will fall through to the end block.
8297   XMMSaveMBB->addSuccessor(EndMBB);
8298
8299   // Now add the instructions.
8300   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8301   DebugLoc DL = MI->getDebugLoc();
8302
8303   unsigned CountReg = MI->getOperand(0).getReg();
8304   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8305   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8306
8307   if (!Subtarget->isTargetWin64()) {
8308     // If %al is 0, branch around the XMM save block.
8309     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8310     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8311     MBB->addSuccessor(EndMBB);
8312   }
8313
8314   // In the XMM save block, save all the XMM argument registers.
8315   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8316     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8317     MachineMemOperand *MMO =
8318       F->getMachineMemOperand(
8319         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8320         MachineMemOperand::MOStore, Offset,
8321         /*Size=*/16, /*Align=*/16);
8322     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8323       .addFrameIndex(RegSaveFrameIndex)
8324       .addImm(/*Scale=*/1)
8325       .addReg(/*IndexReg=*/0)
8326       .addImm(/*Disp=*/Offset)
8327       .addReg(/*Segment=*/0)
8328       .addReg(MI->getOperand(i).getReg())
8329       .addMemOperand(MMO);
8330   }
8331
8332   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8333
8334   return EndMBB;
8335 }
8336
8337 MachineBasicBlock *
8338 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8339                                      MachineBasicBlock *BB,
8340                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8341   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8342   DebugLoc DL = MI->getDebugLoc();
8343
8344   // To "insert" a SELECT_CC instruction, we actually have to insert the
8345   // diamond control-flow pattern.  The incoming instruction knows the
8346   // destination vreg to set, the condition code register to branch on, the
8347   // true/false values to select between, and a branch opcode to use.
8348   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8349   MachineFunction::iterator It = BB;
8350   ++It;
8351
8352   //  thisMBB:
8353   //  ...
8354   //   TrueVal = ...
8355   //   cmpTY ccX, r1, r2
8356   //   bCC copy1MBB
8357   //   fallthrough --> copy0MBB
8358   MachineBasicBlock *thisMBB = BB;
8359   MachineFunction *F = BB->getParent();
8360   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8361   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8362   unsigned Opc =
8363     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8364   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8365   F->insert(It, copy0MBB);
8366   F->insert(It, sinkMBB);
8367   // Update machine-CFG edges by first adding all successors of the current
8368   // block to the new block which will contain the Phi node for the select.
8369   // Also inform sdisel of the edge changes.
8370   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8371          E = BB->succ_end(); I != E; ++I) {
8372     EM->insert(std::make_pair(*I, sinkMBB));
8373     sinkMBB->addSuccessor(*I);
8374   }
8375   // Next, remove all successors of the current block, and add the true
8376   // and fallthrough blocks as its successors.
8377   while (!BB->succ_empty())
8378     BB->removeSuccessor(BB->succ_begin());
8379   // Add the true and fallthrough blocks as its successors.
8380   BB->addSuccessor(copy0MBB);
8381   BB->addSuccessor(sinkMBB);
8382
8383   //  copy0MBB:
8384   //   %FalseValue = ...
8385   //   # fallthrough to sinkMBB
8386   BB = copy0MBB;
8387
8388   // Update machine-CFG edges
8389   BB->addSuccessor(sinkMBB);
8390
8391   //  sinkMBB:
8392   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8393   //  ...
8394   BB = sinkMBB;
8395   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8396     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8397     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8398
8399   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8400   return BB;
8401 }
8402
8403 MachineBasicBlock *
8404 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8405                                           MachineBasicBlock *BB,
8406                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8407   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8408   DebugLoc DL = MI->getDebugLoc();
8409   MachineFunction *F = BB->getParent();
8410
8411   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8412   // non-trivial part is impdef of ESP.
8413   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8414   // mingw-w64.
8415
8416   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8417     .addExternalSymbol("_alloca")
8418     .addReg(X86::EAX, RegState::Implicit)
8419     .addReg(X86::ESP, RegState::Implicit)
8420     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8421     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8422
8423   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8424   return BB;
8425 }
8426
8427 MachineBasicBlock *
8428 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8429                                                MachineBasicBlock *BB,
8430                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8431   switch (MI->getOpcode()) {
8432   default: assert(false && "Unexpected instr type to insert");
8433   case X86::MINGW_ALLOCA:
8434     return EmitLoweredMingwAlloca(MI, BB, EM);
8435   case X86::CMOV_GR8:
8436   case X86::CMOV_V1I64:
8437   case X86::CMOV_FR32:
8438   case X86::CMOV_FR64:
8439   case X86::CMOV_V4F32:
8440   case X86::CMOV_V2F64:
8441   case X86::CMOV_V2I64:
8442     return EmitLoweredSelect(MI, BB, EM);
8443
8444   case X86::FP32_TO_INT16_IN_MEM:
8445   case X86::FP32_TO_INT32_IN_MEM:
8446   case X86::FP32_TO_INT64_IN_MEM:
8447   case X86::FP64_TO_INT16_IN_MEM:
8448   case X86::FP64_TO_INT32_IN_MEM:
8449   case X86::FP64_TO_INT64_IN_MEM:
8450   case X86::FP80_TO_INT16_IN_MEM:
8451   case X86::FP80_TO_INT32_IN_MEM:
8452   case X86::FP80_TO_INT64_IN_MEM: {
8453     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8454     DebugLoc DL = MI->getDebugLoc();
8455
8456     // Change the floating point control register to use "round towards zero"
8457     // mode when truncating to an integer value.
8458     MachineFunction *F = BB->getParent();
8459     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8460     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8461
8462     // Load the old value of the high byte of the control word...
8463     unsigned OldCW =
8464       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8465     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8466                       CWFrameIdx);
8467
8468     // Set the high part to be round to zero...
8469     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8470       .addImm(0xC7F);
8471
8472     // Reload the modified control word now...
8473     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8474
8475     // Restore the memory image of control word to original value
8476     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8477       .addReg(OldCW);
8478
8479     // Get the X86 opcode to use.
8480     unsigned Opc;
8481     switch (MI->getOpcode()) {
8482     default: llvm_unreachable("illegal opcode!");
8483     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8484     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8485     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8486     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8487     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8488     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8489     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8490     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8491     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8492     }
8493
8494     X86AddressMode AM;
8495     MachineOperand &Op = MI->getOperand(0);
8496     if (Op.isReg()) {
8497       AM.BaseType = X86AddressMode::RegBase;
8498       AM.Base.Reg = Op.getReg();
8499     } else {
8500       AM.BaseType = X86AddressMode::FrameIndexBase;
8501       AM.Base.FrameIndex = Op.getIndex();
8502     }
8503     Op = MI->getOperand(1);
8504     if (Op.isImm())
8505       AM.Scale = Op.getImm();
8506     Op = MI->getOperand(2);
8507     if (Op.isImm())
8508       AM.IndexReg = Op.getImm();
8509     Op = MI->getOperand(3);
8510     if (Op.isGlobal()) {
8511       AM.GV = Op.getGlobal();
8512     } else {
8513       AM.Disp = Op.getImm();
8514     }
8515     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8516                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8517
8518     // Reload the original control word now.
8519     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8520
8521     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8522     return BB;
8523   }
8524     // String/text processing lowering.
8525   case X86::PCMPISTRM128REG:
8526     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8527   case X86::PCMPISTRM128MEM:
8528     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8529   case X86::PCMPESTRM128REG:
8530     return EmitPCMP(MI, BB, 5, false /* in mem */);
8531   case X86::PCMPESTRM128MEM:
8532     return EmitPCMP(MI, BB, 5, true /* in mem */);
8533
8534     // Atomic Lowering.
8535   case X86::ATOMAND32:
8536     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8537                                                X86::AND32ri, X86::MOV32rm,
8538                                                X86::LCMPXCHG32, X86::MOV32rr,
8539                                                X86::NOT32r, X86::EAX,
8540                                                X86::GR32RegisterClass);
8541   case X86::ATOMOR32:
8542     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8543                                                X86::OR32ri, X86::MOV32rm,
8544                                                X86::LCMPXCHG32, X86::MOV32rr,
8545                                                X86::NOT32r, X86::EAX,
8546                                                X86::GR32RegisterClass);
8547   case X86::ATOMXOR32:
8548     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8549                                                X86::XOR32ri, X86::MOV32rm,
8550                                                X86::LCMPXCHG32, X86::MOV32rr,
8551                                                X86::NOT32r, X86::EAX,
8552                                                X86::GR32RegisterClass);
8553   case X86::ATOMNAND32:
8554     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8555                                                X86::AND32ri, X86::MOV32rm,
8556                                                X86::LCMPXCHG32, X86::MOV32rr,
8557                                                X86::NOT32r, X86::EAX,
8558                                                X86::GR32RegisterClass, true);
8559   case X86::ATOMMIN32:
8560     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8561   case X86::ATOMMAX32:
8562     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8563   case X86::ATOMUMIN32:
8564     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8565   case X86::ATOMUMAX32:
8566     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8567
8568   case X86::ATOMAND16:
8569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8570                                                X86::AND16ri, X86::MOV16rm,
8571                                                X86::LCMPXCHG16, X86::MOV16rr,
8572                                                X86::NOT16r, X86::AX,
8573                                                X86::GR16RegisterClass);
8574   case X86::ATOMOR16:
8575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8576                                                X86::OR16ri, X86::MOV16rm,
8577                                                X86::LCMPXCHG16, X86::MOV16rr,
8578                                                X86::NOT16r, X86::AX,
8579                                                X86::GR16RegisterClass);
8580   case X86::ATOMXOR16:
8581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8582                                                X86::XOR16ri, X86::MOV16rm,
8583                                                X86::LCMPXCHG16, X86::MOV16rr,
8584                                                X86::NOT16r, X86::AX,
8585                                                X86::GR16RegisterClass);
8586   case X86::ATOMNAND16:
8587     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8588                                                X86::AND16ri, X86::MOV16rm,
8589                                                X86::LCMPXCHG16, X86::MOV16rr,
8590                                                X86::NOT16r, X86::AX,
8591                                                X86::GR16RegisterClass, true);
8592   case X86::ATOMMIN16:
8593     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8594   case X86::ATOMMAX16:
8595     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8596   case X86::ATOMUMIN16:
8597     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8598   case X86::ATOMUMAX16:
8599     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8600
8601   case X86::ATOMAND8:
8602     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8603                                                X86::AND8ri, X86::MOV8rm,
8604                                                X86::LCMPXCHG8, X86::MOV8rr,
8605                                                X86::NOT8r, X86::AL,
8606                                                X86::GR8RegisterClass);
8607   case X86::ATOMOR8:
8608     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8609                                                X86::OR8ri, X86::MOV8rm,
8610                                                X86::LCMPXCHG8, X86::MOV8rr,
8611                                                X86::NOT8r, X86::AL,
8612                                                X86::GR8RegisterClass);
8613   case X86::ATOMXOR8:
8614     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8615                                                X86::XOR8ri, X86::MOV8rm,
8616                                                X86::LCMPXCHG8, X86::MOV8rr,
8617                                                X86::NOT8r, X86::AL,
8618                                                X86::GR8RegisterClass);
8619   case X86::ATOMNAND8:
8620     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8621                                                X86::AND8ri, X86::MOV8rm,
8622                                                X86::LCMPXCHG8, X86::MOV8rr,
8623                                                X86::NOT8r, X86::AL,
8624                                                X86::GR8RegisterClass, true);
8625   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8626   // This group is for 64-bit host.
8627   case X86::ATOMAND64:
8628     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8629                                                X86::AND64ri32, X86::MOV64rm,
8630                                                X86::LCMPXCHG64, X86::MOV64rr,
8631                                                X86::NOT64r, X86::RAX,
8632                                                X86::GR64RegisterClass);
8633   case X86::ATOMOR64:
8634     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8635                                                X86::OR64ri32, X86::MOV64rm,
8636                                                X86::LCMPXCHG64, X86::MOV64rr,
8637                                                X86::NOT64r, X86::RAX,
8638                                                X86::GR64RegisterClass);
8639   case X86::ATOMXOR64:
8640     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8641                                                X86::XOR64ri32, X86::MOV64rm,
8642                                                X86::LCMPXCHG64, X86::MOV64rr,
8643                                                X86::NOT64r, X86::RAX,
8644                                                X86::GR64RegisterClass);
8645   case X86::ATOMNAND64:
8646     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8647                                                X86::AND64ri32, X86::MOV64rm,
8648                                                X86::LCMPXCHG64, X86::MOV64rr,
8649                                                X86::NOT64r, X86::RAX,
8650                                                X86::GR64RegisterClass, true);
8651   case X86::ATOMMIN64:
8652     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8653   case X86::ATOMMAX64:
8654     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8655   case X86::ATOMUMIN64:
8656     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8657   case X86::ATOMUMAX64:
8658     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8659
8660   // This group does 64-bit operations on a 32-bit host.
8661   case X86::ATOMAND6432:
8662     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8663                                                X86::AND32rr, X86::AND32rr,
8664                                                X86::AND32ri, X86::AND32ri,
8665                                                false);
8666   case X86::ATOMOR6432:
8667     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8668                                                X86::OR32rr, X86::OR32rr,
8669                                                X86::OR32ri, X86::OR32ri,
8670                                                false);
8671   case X86::ATOMXOR6432:
8672     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8673                                                X86::XOR32rr, X86::XOR32rr,
8674                                                X86::XOR32ri, X86::XOR32ri,
8675                                                false);
8676   case X86::ATOMNAND6432:
8677     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8678                                                X86::AND32rr, X86::AND32rr,
8679                                                X86::AND32ri, X86::AND32ri,
8680                                                true);
8681   case X86::ATOMADD6432:
8682     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8683                                                X86::ADD32rr, X86::ADC32rr,
8684                                                X86::ADD32ri, X86::ADC32ri,
8685                                                false);
8686   case X86::ATOMSUB6432:
8687     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8688                                                X86::SUB32rr, X86::SBB32rr,
8689                                                X86::SUB32ri, X86::SBB32ri,
8690                                                false);
8691   case X86::ATOMSWAP6432:
8692     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8693                                                X86::MOV32rr, X86::MOV32rr,
8694                                                X86::MOV32ri, X86::MOV32ri,
8695                                                false);
8696   case X86::VASTART_SAVE_XMM_REGS:
8697     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8698   }
8699 }
8700
8701 //===----------------------------------------------------------------------===//
8702 //                           X86 Optimization Hooks
8703 //===----------------------------------------------------------------------===//
8704
8705 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8706                                                        const APInt &Mask,
8707                                                        APInt &KnownZero,
8708                                                        APInt &KnownOne,
8709                                                        const SelectionDAG &DAG,
8710                                                        unsigned Depth) const {
8711   unsigned Opc = Op.getOpcode();
8712   assert((Opc >= ISD::BUILTIN_OP_END ||
8713           Opc == ISD::INTRINSIC_WO_CHAIN ||
8714           Opc == ISD::INTRINSIC_W_CHAIN ||
8715           Opc == ISD::INTRINSIC_VOID) &&
8716          "Should use MaskedValueIsZero if you don't know whether Op"
8717          " is a target node!");
8718
8719   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8720   switch (Opc) {
8721   default: break;
8722   case X86ISD::ADD:
8723   case X86ISD::SUB:
8724   case X86ISD::SMUL:
8725   case X86ISD::UMUL:
8726   case X86ISD::INC:
8727   case X86ISD::DEC:
8728   case X86ISD::OR:
8729   case X86ISD::XOR:
8730   case X86ISD::AND:
8731     // These nodes' second result is a boolean.
8732     if (Op.getResNo() == 0)
8733       break;
8734     // Fallthrough
8735   case X86ISD::SETCC:
8736     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8737                                        Mask.getBitWidth() - 1);
8738     break;
8739   }
8740 }
8741
8742 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8743 /// node is a GlobalAddress + offset.
8744 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8745                                        GlobalValue* &GA, int64_t &Offset) const{
8746   if (N->getOpcode() == X86ISD::Wrapper) {
8747     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8748       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8749       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8750       return true;
8751     }
8752   }
8753   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8754 }
8755
8756 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8757                                      EVT EltVT, LoadSDNode *&LDBase,
8758                                      unsigned &LastLoadedElt,
8759                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8760                                      const TargetLowering &TLI) {
8761   LDBase = NULL;
8762   LastLoadedElt = -1U;
8763   for (unsigned i = 0; i < NumElems; ++i) {
8764     if (N->getMaskElt(i) < 0) {
8765       if (!LDBase)
8766         return false;
8767       continue;
8768     }
8769
8770     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8771     if (!Elt.getNode() ||
8772         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8773       return false;
8774     if (!LDBase) {
8775       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8776         return false;
8777       LDBase = cast<LoadSDNode>(Elt.getNode());
8778       LastLoadedElt = i;
8779       continue;
8780     }
8781     if (Elt.getOpcode() == ISD::UNDEF)
8782       continue;
8783
8784     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8785     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8786       return false;
8787     LastLoadedElt = i;
8788   }
8789   return true;
8790 }
8791
8792 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8793 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8794 /// if the load addresses are consecutive, non-overlapping, and in the right
8795 /// order.  In the case of v2i64, it will see if it can rewrite the
8796 /// shuffle to be an appropriate build vector so it can take advantage of
8797 // performBuildVectorCombine.
8798 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8799                                      const TargetLowering &TLI) {
8800   DebugLoc dl = N->getDebugLoc();
8801   EVT VT = N->getValueType(0);
8802   EVT EltVT = VT.getVectorElementType();
8803   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8804   unsigned NumElems = VT.getVectorNumElements();
8805
8806   if (VT.getSizeInBits() != 128)
8807     return SDValue();
8808
8809   // Try to combine a vector_shuffle into a 128-bit load.
8810   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8811   LoadSDNode *LD = NULL;
8812   unsigned LastLoadedElt;
8813   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8814                                 MFI, TLI))
8815     return SDValue();
8816
8817   if (LastLoadedElt == NumElems - 1) {
8818     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8819       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8820                          LD->getSrcValue(), LD->getSrcValueOffset(),
8821                          LD->isVolatile(), LD->isNonTemporal(), 0);
8822     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8823                        LD->getSrcValue(), LD->getSrcValueOffset(),
8824                        LD->isVolatile(), LD->isNonTemporal(),
8825                        LD->getAlignment());
8826   } else if (NumElems == 4 && LastLoadedElt == 1) {
8827     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8828     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8829     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8830     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8831   }
8832   return SDValue();
8833 }
8834
8835 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8836 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8837                                     const X86Subtarget *Subtarget) {
8838   DebugLoc DL = N->getDebugLoc();
8839   SDValue Cond = N->getOperand(0);
8840   // Get the LHS/RHS of the select.
8841   SDValue LHS = N->getOperand(1);
8842   SDValue RHS = N->getOperand(2);
8843
8844   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8845   // instructions match the semantics of the common C idiom x<y?x:y but not
8846   // x<=y?x:y, because of how they handle negative zero (which can be
8847   // ignored in unsafe-math mode).
8848   if (Subtarget->hasSSE2() &&
8849       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8850       Cond.getOpcode() == ISD::SETCC) {
8851     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8852
8853     unsigned Opcode = 0;
8854     // Check for x CC y ? x : y.
8855     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
8856         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
8857       switch (CC) {
8858       default: break;
8859       case ISD::SETULT:
8860         // Converting this to a min would handle NaNs incorrectly, and swapping
8861         // the operands would cause it to handle comparisons between positive
8862         // and negative zero incorrectly.
8863         if (!FiniteOnlyFPMath() &&
8864             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8865           if (!UnsafeFPMath &&
8866               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8867             break;
8868           std::swap(LHS, RHS);
8869         }
8870         Opcode = X86ISD::FMIN;
8871         break;
8872       case ISD::SETOLE:
8873         // Converting this to a min would handle comparisons between positive
8874         // and negative zero incorrectly.
8875         if (!UnsafeFPMath &&
8876             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
8877           break;
8878         Opcode = X86ISD::FMIN;
8879         break;
8880       case ISD::SETULE:
8881         // Converting this to a min would handle both negative zeros and NaNs
8882         // incorrectly, but we can swap the operands to fix both.
8883         std::swap(LHS, RHS);
8884       case ISD::SETOLT:
8885       case ISD::SETLT:
8886       case ISD::SETLE:
8887         Opcode = X86ISD::FMIN;
8888         break;
8889
8890       case ISD::SETOGE:
8891         // Converting this to a max would handle comparisons between positive
8892         // and negative zero incorrectly.
8893         if (!UnsafeFPMath &&
8894             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
8895           break;
8896         Opcode = X86ISD::FMAX;
8897         break;
8898       case ISD::SETUGT:
8899         // Converting this to a max would handle NaNs incorrectly, and swapping
8900         // the operands would cause it to handle comparisons between positive
8901         // and negative zero incorrectly.
8902         if (!FiniteOnlyFPMath() &&
8903             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
8904           if (!UnsafeFPMath &&
8905               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8906             break;
8907           std::swap(LHS, RHS);
8908         }
8909         Opcode = X86ISD::FMAX;
8910         break;
8911       case ISD::SETUGE:
8912         // Converting this to a max would handle both negative zeros and NaNs
8913         // incorrectly, but we can swap the operands to fix both.
8914         std::swap(LHS, RHS);
8915       case ISD::SETOGT:
8916       case ISD::SETGT:
8917       case ISD::SETGE:
8918         Opcode = X86ISD::FMAX;
8919         break;
8920       }
8921     // Check for x CC y ? y : x -- a min/max with reversed arms.
8922     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
8923                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
8924       switch (CC) {
8925       default: break;
8926       case ISD::SETOGE:
8927         // Converting this to a min would handle comparisons between positive
8928         // and negative zero incorrectly, and swapping the operands would
8929         // cause it to handle NaNs incorrectly.
8930         if (!UnsafeFPMath &&
8931             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
8932           if (!FiniteOnlyFPMath() &&
8933               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8934             break;
8935           std::swap(LHS, RHS);
8936         }
8937         Opcode = X86ISD::FMIN;
8938         break;
8939       case ISD::SETUGT:
8940         // Converting this to a min would handle NaNs incorrectly.
8941         if (!UnsafeFPMath &&
8942             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8943           break;
8944         Opcode = X86ISD::FMIN;
8945         break;
8946       case ISD::SETUGE:
8947         // Converting this to a min would handle both negative zeros and NaNs
8948         // incorrectly, but we can swap the operands to fix both.
8949         std::swap(LHS, RHS);
8950       case ISD::SETOGT:
8951       case ISD::SETGT:
8952       case ISD::SETGE:
8953         Opcode = X86ISD::FMIN;
8954         break;
8955
8956       case ISD::SETULT:
8957         // Converting this to a max would handle NaNs incorrectly.
8958         if (!FiniteOnlyFPMath() &&
8959             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8960           break;
8961         Opcode = X86ISD::FMAX;
8962         break;
8963       case ISD::SETOLE:
8964         // Converting this to a max would handle comparisons between positive
8965         // and negative zero incorrectly, and swapping the operands would
8966         // cause it to handle NaNs incorrectly.
8967         if (!UnsafeFPMath &&
8968             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
8969           if (!FiniteOnlyFPMath() &&
8970               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
8971             break;
8972           std::swap(LHS, RHS);
8973         }
8974         Opcode = X86ISD::FMAX;
8975         break;
8976       case ISD::SETULE:
8977         // Converting this to a max would handle both negative zeros and NaNs
8978         // incorrectly, but we can swap the operands to fix both.
8979         std::swap(LHS, RHS);
8980       case ISD::SETOLT:
8981       case ISD::SETLT:
8982       case ISD::SETLE:
8983         Opcode = X86ISD::FMAX;
8984         break;
8985       }
8986     }
8987
8988     if (Opcode)
8989       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8990   }
8991
8992   // If this is a select between two integer constants, try to do some
8993   // optimizations.
8994   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8995     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8996       // Don't do this for crazy integer types.
8997       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8998         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8999         // so that TrueC (the true value) is larger than FalseC.
9000         bool NeedsCondInvert = false;
9001
9002         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9003             // Efficiently invertible.
9004             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9005              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9006               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9007           NeedsCondInvert = true;
9008           std::swap(TrueC, FalseC);
9009         }
9010
9011         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9012         if (FalseC->getAPIntValue() == 0 &&
9013             TrueC->getAPIntValue().isPowerOf2()) {
9014           if (NeedsCondInvert) // Invert the condition if needed.
9015             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9016                                DAG.getConstant(1, Cond.getValueType()));
9017
9018           // Zero extend the condition if needed.
9019           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9020
9021           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9022           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9023                              DAG.getConstant(ShAmt, MVT::i8));
9024         }
9025
9026         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9027         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9028           if (NeedsCondInvert) // Invert the condition if needed.
9029             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9030                                DAG.getConstant(1, Cond.getValueType()));
9031
9032           // Zero extend the condition if needed.
9033           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9034                              FalseC->getValueType(0), Cond);
9035           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9036                              SDValue(FalseC, 0));
9037         }
9038
9039         // Optimize cases that will turn into an LEA instruction.  This requires
9040         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9041         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9042           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9043           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9044
9045           bool isFastMultiplier = false;
9046           if (Diff < 10) {
9047             switch ((unsigned char)Diff) {
9048               default: break;
9049               case 1:  // result = add base, cond
9050               case 2:  // result = lea base(    , cond*2)
9051               case 3:  // result = lea base(cond, cond*2)
9052               case 4:  // result = lea base(    , cond*4)
9053               case 5:  // result = lea base(cond, cond*4)
9054               case 8:  // result = lea base(    , cond*8)
9055               case 9:  // result = lea base(cond, cond*8)
9056                 isFastMultiplier = true;
9057                 break;
9058             }
9059           }
9060
9061           if (isFastMultiplier) {
9062             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9063             if (NeedsCondInvert) // Invert the condition if needed.
9064               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9065                                  DAG.getConstant(1, Cond.getValueType()));
9066
9067             // Zero extend the condition if needed.
9068             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9069                                Cond);
9070             // Scale the condition by the difference.
9071             if (Diff != 1)
9072               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9073                                  DAG.getConstant(Diff, Cond.getValueType()));
9074
9075             // Add the base if non-zero.
9076             if (FalseC->getAPIntValue() != 0)
9077               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9078                                  SDValue(FalseC, 0));
9079             return Cond;
9080           }
9081         }
9082       }
9083   }
9084
9085   return SDValue();
9086 }
9087
9088 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9089 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9090                                   TargetLowering::DAGCombinerInfo &DCI) {
9091   DebugLoc DL = N->getDebugLoc();
9092
9093   // If the flag operand isn't dead, don't touch this CMOV.
9094   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9095     return SDValue();
9096
9097   // If this is a select between two integer constants, try to do some
9098   // optimizations.  Note that the operands are ordered the opposite of SELECT
9099   // operands.
9100   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9101     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9102       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9103       // larger than FalseC (the false value).
9104       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9105
9106       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9107         CC = X86::GetOppositeBranchCondition(CC);
9108         std::swap(TrueC, FalseC);
9109       }
9110
9111       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9112       // This is efficient for any integer data type (including i8/i16) and
9113       // shift amount.
9114       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9115         SDValue Cond = N->getOperand(3);
9116         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9117                            DAG.getConstant(CC, MVT::i8), Cond);
9118
9119         // Zero extend the condition if needed.
9120         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9121
9122         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9123         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9124                            DAG.getConstant(ShAmt, MVT::i8));
9125         if (N->getNumValues() == 2)  // Dead flag value?
9126           return DCI.CombineTo(N, Cond, SDValue());
9127         return Cond;
9128       }
9129
9130       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9131       // for any integer data type, including i8/i16.
9132       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9133         SDValue Cond = N->getOperand(3);
9134         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9135                            DAG.getConstant(CC, MVT::i8), Cond);
9136
9137         // Zero extend the condition if needed.
9138         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9139                            FalseC->getValueType(0), Cond);
9140         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9141                            SDValue(FalseC, 0));
9142
9143         if (N->getNumValues() == 2)  // Dead flag value?
9144           return DCI.CombineTo(N, Cond, SDValue());
9145         return Cond;
9146       }
9147
9148       // Optimize cases that will turn into an LEA instruction.  This requires
9149       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9150       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9151         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9152         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9153
9154         bool isFastMultiplier = false;
9155         if (Diff < 10) {
9156           switch ((unsigned char)Diff) {
9157           default: break;
9158           case 1:  // result = add base, cond
9159           case 2:  // result = lea base(    , cond*2)
9160           case 3:  // result = lea base(cond, cond*2)
9161           case 4:  // result = lea base(    , cond*4)
9162           case 5:  // result = lea base(cond, cond*4)
9163           case 8:  // result = lea base(    , cond*8)
9164           case 9:  // result = lea base(cond, cond*8)
9165             isFastMultiplier = true;
9166             break;
9167           }
9168         }
9169
9170         if (isFastMultiplier) {
9171           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9172           SDValue Cond = N->getOperand(3);
9173           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9174                              DAG.getConstant(CC, MVT::i8), Cond);
9175           // Zero extend the condition if needed.
9176           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9177                              Cond);
9178           // Scale the condition by the difference.
9179           if (Diff != 1)
9180             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9181                                DAG.getConstant(Diff, Cond.getValueType()));
9182
9183           // Add the base if non-zero.
9184           if (FalseC->getAPIntValue() != 0)
9185             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9186                                SDValue(FalseC, 0));
9187           if (N->getNumValues() == 2)  // Dead flag value?
9188             return DCI.CombineTo(N, Cond, SDValue());
9189           return Cond;
9190         }
9191       }
9192     }
9193   }
9194   return SDValue();
9195 }
9196
9197
9198 /// PerformMulCombine - Optimize a single multiply with constant into two
9199 /// in order to implement it with two cheaper instructions, e.g.
9200 /// LEA + SHL, LEA + LEA.
9201 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9202                                  TargetLowering::DAGCombinerInfo &DCI) {
9203   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9204     return SDValue();
9205
9206   EVT VT = N->getValueType(0);
9207   if (VT != MVT::i64)
9208     return SDValue();
9209
9210   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9211   if (!C)
9212     return SDValue();
9213   uint64_t MulAmt = C->getZExtValue();
9214   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9215     return SDValue();
9216
9217   uint64_t MulAmt1 = 0;
9218   uint64_t MulAmt2 = 0;
9219   if ((MulAmt % 9) == 0) {
9220     MulAmt1 = 9;
9221     MulAmt2 = MulAmt / 9;
9222   } else if ((MulAmt % 5) == 0) {
9223     MulAmt1 = 5;
9224     MulAmt2 = MulAmt / 5;
9225   } else if ((MulAmt % 3) == 0) {
9226     MulAmt1 = 3;
9227     MulAmt2 = MulAmt / 3;
9228   }
9229   if (MulAmt2 &&
9230       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9231     DebugLoc DL = N->getDebugLoc();
9232
9233     if (isPowerOf2_64(MulAmt2) &&
9234         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9235       // If second multiplifer is pow2, issue it first. We want the multiply by
9236       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9237       // is an add.
9238       std::swap(MulAmt1, MulAmt2);
9239
9240     SDValue NewMul;
9241     if (isPowerOf2_64(MulAmt1))
9242       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9243                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9244     else
9245       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9246                            DAG.getConstant(MulAmt1, VT));
9247
9248     if (isPowerOf2_64(MulAmt2))
9249       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9250                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9251     else
9252       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9253                            DAG.getConstant(MulAmt2, VT));
9254
9255     // Do not add new nodes to DAG combiner worklist.
9256     DCI.CombineTo(N, NewMul, false);
9257   }
9258   return SDValue();
9259 }
9260
9261 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9262   SDValue N0 = N->getOperand(0);
9263   SDValue N1 = N->getOperand(1);
9264   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9265   EVT VT = N0.getValueType();
9266
9267   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9268   // since the result of setcc_c is all zero's or all ones.
9269   if (N1C && N0.getOpcode() == ISD::AND &&
9270       N0.getOperand(1).getOpcode() == ISD::Constant) {
9271     SDValue N00 = N0.getOperand(0);
9272     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9273         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9274           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9275          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9276       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9277       APInt ShAmt = N1C->getAPIntValue();
9278       Mask = Mask.shl(ShAmt);
9279       if (Mask != 0)
9280         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9281                            N00, DAG.getConstant(Mask, VT));
9282     }
9283   }
9284
9285   return SDValue();
9286 }
9287
9288 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9289 ///                       when possible.
9290 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9291                                    const X86Subtarget *Subtarget) {
9292   EVT VT = N->getValueType(0);
9293   if (!VT.isVector() && VT.isInteger() &&
9294       N->getOpcode() == ISD::SHL)
9295     return PerformSHLCombine(N, DAG);
9296
9297   // On X86 with SSE2 support, we can transform this to a vector shift if
9298   // all elements are shifted by the same amount.  We can't do this in legalize
9299   // because the a constant vector is typically transformed to a constant pool
9300   // so we have no knowledge of the shift amount.
9301   if (!Subtarget->hasSSE2())
9302     return SDValue();
9303
9304   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9305     return SDValue();
9306
9307   SDValue ShAmtOp = N->getOperand(1);
9308   EVT EltVT = VT.getVectorElementType();
9309   DebugLoc DL = N->getDebugLoc();
9310   SDValue BaseShAmt = SDValue();
9311   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9312     unsigned NumElts = VT.getVectorNumElements();
9313     unsigned i = 0;
9314     for (; i != NumElts; ++i) {
9315       SDValue Arg = ShAmtOp.getOperand(i);
9316       if (Arg.getOpcode() == ISD::UNDEF) continue;
9317       BaseShAmt = Arg;
9318       break;
9319     }
9320     for (; i != NumElts; ++i) {
9321       SDValue Arg = ShAmtOp.getOperand(i);
9322       if (Arg.getOpcode() == ISD::UNDEF) continue;
9323       if (Arg != BaseShAmt) {
9324         return SDValue();
9325       }
9326     }
9327   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9328              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9329     SDValue InVec = ShAmtOp.getOperand(0);
9330     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9331       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9332       unsigned i = 0;
9333       for (; i != NumElts; ++i) {
9334         SDValue Arg = InVec.getOperand(i);
9335         if (Arg.getOpcode() == ISD::UNDEF) continue;
9336         BaseShAmt = Arg;
9337         break;
9338       }
9339     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9340        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9341          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9342          if (C->getZExtValue() == SplatIdx)
9343            BaseShAmt = InVec.getOperand(1);
9344        }
9345     }
9346     if (BaseShAmt.getNode() == 0)
9347       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9348                               DAG.getIntPtrConstant(0));
9349   } else
9350     return SDValue();
9351
9352   // The shift amount is an i32.
9353   if (EltVT.bitsGT(MVT::i32))
9354     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9355   else if (EltVT.bitsLT(MVT::i32))
9356     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9357
9358   // The shift amount is identical so we can do a vector shift.
9359   SDValue  ValOp = N->getOperand(0);
9360   switch (N->getOpcode()) {
9361   default:
9362     llvm_unreachable("Unknown shift opcode!");
9363     break;
9364   case ISD::SHL:
9365     if (VT == MVT::v2i64)
9366       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9367                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9368                          ValOp, BaseShAmt);
9369     if (VT == MVT::v4i32)
9370       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9371                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9372                          ValOp, BaseShAmt);
9373     if (VT == MVT::v8i16)
9374       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9375                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9376                          ValOp, BaseShAmt);
9377     break;
9378   case ISD::SRA:
9379     if (VT == MVT::v4i32)
9380       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9381                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9382                          ValOp, BaseShAmt);
9383     if (VT == MVT::v8i16)
9384       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9385                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9386                          ValOp, BaseShAmt);
9387     break;
9388   case ISD::SRL:
9389     if (VT == MVT::v2i64)
9390       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9391                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9392                          ValOp, BaseShAmt);
9393     if (VT == MVT::v4i32)
9394       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9395                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9396                          ValOp, BaseShAmt);
9397     if (VT ==  MVT::v8i16)
9398       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9399                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9400                          ValOp, BaseShAmt);
9401     break;
9402   }
9403   return SDValue();
9404 }
9405
9406 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9407                                 const X86Subtarget *Subtarget) {
9408   EVT VT = N->getValueType(0);
9409   if (VT != MVT::i64 || !Subtarget->is64Bit())
9410     return SDValue();
9411
9412   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9413   SDValue N0 = N->getOperand(0);
9414   SDValue N1 = N->getOperand(1);
9415   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9416     std::swap(N0, N1);
9417   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9418     return SDValue();
9419
9420   SDValue ShAmt0 = N0.getOperand(1);
9421   if (ShAmt0.getValueType() != MVT::i8)
9422     return SDValue();
9423   SDValue ShAmt1 = N1.getOperand(1);
9424   if (ShAmt1.getValueType() != MVT::i8)
9425     return SDValue();
9426   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9427     ShAmt0 = ShAmt0.getOperand(0);
9428   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9429     ShAmt1 = ShAmt1.getOperand(0);
9430
9431   DebugLoc DL = N->getDebugLoc();
9432   unsigned Opc = X86ISD::SHLD;
9433   SDValue Op0 = N0.getOperand(0);
9434   SDValue Op1 = N1.getOperand(0);
9435   if (ShAmt0.getOpcode() == ISD::SUB) {
9436     Opc = X86ISD::SHRD;
9437     std::swap(Op0, Op1);
9438     std::swap(ShAmt0, ShAmt1);
9439   }
9440
9441   if (ShAmt1.getOpcode() == ISD::SUB) {
9442     SDValue Sum = ShAmt1.getOperand(0);
9443     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9444       if (SumC->getSExtValue() == 64 &&
9445           ShAmt1.getOperand(1) == ShAmt0)
9446         return DAG.getNode(Opc, DL, VT,
9447                            Op0, Op1,
9448                            DAG.getNode(ISD::TRUNCATE, DL,
9449                                        MVT::i8, ShAmt0));
9450     }
9451   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9452     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9453     if (ShAmt0C &&
9454         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9455       return DAG.getNode(Opc, DL, VT,
9456                          N0.getOperand(0), N1.getOperand(0),
9457                          DAG.getNode(ISD::TRUNCATE, DL,
9458                                        MVT::i8, ShAmt0));
9459   }
9460
9461   return SDValue();
9462 }
9463
9464 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9465 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9466                                    const X86Subtarget *Subtarget) {
9467   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9468   // the FP state in cases where an emms may be missing.
9469   // A preferable solution to the general problem is to figure out the right
9470   // places to insert EMMS.  This qualifies as a quick hack.
9471
9472   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9473   StoreSDNode *St = cast<StoreSDNode>(N);
9474   EVT VT = St->getValue().getValueType();
9475   if (VT.getSizeInBits() != 64)
9476     return SDValue();
9477
9478   const Function *F = DAG.getMachineFunction().getFunction();
9479   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9480   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9481     && Subtarget->hasSSE2();
9482   if ((VT.isVector() ||
9483        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9484       isa<LoadSDNode>(St->getValue()) &&
9485       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9486       St->getChain().hasOneUse() && !St->isVolatile()) {
9487     SDNode* LdVal = St->getValue().getNode();
9488     LoadSDNode *Ld = 0;
9489     int TokenFactorIndex = -1;
9490     SmallVector<SDValue, 8> Ops;
9491     SDNode* ChainVal = St->getChain().getNode();
9492     // Must be a store of a load.  We currently handle two cases:  the load
9493     // is a direct child, and it's under an intervening TokenFactor.  It is
9494     // possible to dig deeper under nested TokenFactors.
9495     if (ChainVal == LdVal)
9496       Ld = cast<LoadSDNode>(St->getChain());
9497     else if (St->getValue().hasOneUse() &&
9498              ChainVal->getOpcode() == ISD::TokenFactor) {
9499       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9500         if (ChainVal->getOperand(i).getNode() == LdVal) {
9501           TokenFactorIndex = i;
9502           Ld = cast<LoadSDNode>(St->getValue());
9503         } else
9504           Ops.push_back(ChainVal->getOperand(i));
9505       }
9506     }
9507
9508     if (!Ld || !ISD::isNormalLoad(Ld))
9509       return SDValue();
9510
9511     // If this is not the MMX case, i.e. we are just turning i64 load/store
9512     // into f64 load/store, avoid the transformation if there are multiple
9513     // uses of the loaded value.
9514     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9515       return SDValue();
9516
9517     DebugLoc LdDL = Ld->getDebugLoc();
9518     DebugLoc StDL = N->getDebugLoc();
9519     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9520     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9521     // pair instead.
9522     if (Subtarget->is64Bit() || F64IsLegal) {
9523       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9524       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9525                                   Ld->getBasePtr(), Ld->getSrcValue(),
9526                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9527                                   Ld->isNonTemporal(), Ld->getAlignment());
9528       SDValue NewChain = NewLd.getValue(1);
9529       if (TokenFactorIndex != -1) {
9530         Ops.push_back(NewChain);
9531         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9532                                Ops.size());
9533       }
9534       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9535                           St->getSrcValue(), St->getSrcValueOffset(),
9536                           St->isVolatile(), St->isNonTemporal(),
9537                           St->getAlignment());
9538     }
9539
9540     // Otherwise, lower to two pairs of 32-bit loads / stores.
9541     SDValue LoAddr = Ld->getBasePtr();
9542     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9543                                  DAG.getConstant(4, MVT::i32));
9544
9545     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9546                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9547                                Ld->isVolatile(), Ld->isNonTemporal(),
9548                                Ld->getAlignment());
9549     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9550                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9551                                Ld->isVolatile(), Ld->isNonTemporal(),
9552                                MinAlign(Ld->getAlignment(), 4));
9553
9554     SDValue NewChain = LoLd.getValue(1);
9555     if (TokenFactorIndex != -1) {
9556       Ops.push_back(LoLd);
9557       Ops.push_back(HiLd);
9558       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9559                              Ops.size());
9560     }
9561
9562     LoAddr = St->getBasePtr();
9563     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9564                          DAG.getConstant(4, MVT::i32));
9565
9566     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9567                                 St->getSrcValue(), St->getSrcValueOffset(),
9568                                 St->isVolatile(), St->isNonTemporal(),
9569                                 St->getAlignment());
9570     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9571                                 St->getSrcValue(),
9572                                 St->getSrcValueOffset() + 4,
9573                                 St->isVolatile(),
9574                                 St->isNonTemporal(),
9575                                 MinAlign(St->getAlignment(), 4));
9576     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9577   }
9578   return SDValue();
9579 }
9580
9581 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9582 /// X86ISD::FXOR nodes.
9583 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9584   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9585   // F[X]OR(0.0, x) -> x
9586   // F[X]OR(x, 0.0) -> x
9587   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9588     if (C->getValueAPF().isPosZero())
9589       return N->getOperand(1);
9590   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9591     if (C->getValueAPF().isPosZero())
9592       return N->getOperand(0);
9593   return SDValue();
9594 }
9595
9596 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9597 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9598   // FAND(0.0, x) -> 0.0
9599   // FAND(x, 0.0) -> 0.0
9600   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9601     if (C->getValueAPF().isPosZero())
9602       return N->getOperand(0);
9603   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9604     if (C->getValueAPF().isPosZero())
9605       return N->getOperand(1);
9606   return SDValue();
9607 }
9608
9609 static SDValue PerformBTCombine(SDNode *N,
9610                                 SelectionDAG &DAG,
9611                                 TargetLowering::DAGCombinerInfo &DCI) {
9612   // BT ignores high bits in the bit index operand.
9613   SDValue Op1 = N->getOperand(1);
9614   if (Op1.hasOneUse()) {
9615     unsigned BitWidth = Op1.getValueSizeInBits();
9616     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9617     APInt KnownZero, KnownOne;
9618     TargetLowering::TargetLoweringOpt TLO(DAG);
9619     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9620     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9621         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9622       DCI.CommitTargetLoweringOpt(TLO);
9623   }
9624   return SDValue();
9625 }
9626
9627 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9628   SDValue Op = N->getOperand(0);
9629   if (Op.getOpcode() == ISD::BIT_CONVERT)
9630     Op = Op.getOperand(0);
9631   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9632   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9633       VT.getVectorElementType().getSizeInBits() ==
9634       OpVT.getVectorElementType().getSizeInBits()) {
9635     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9636   }
9637   return SDValue();
9638 }
9639
9640 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9641 // Locked instructions, in turn, have implicit fence semantics (all memory
9642 // operations are flushed before issuing the locked instruction, and the
9643 // are not buffered), so we can fold away the common pattern of
9644 // fence-atomic-fence.
9645 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9646   SDValue atomic = N->getOperand(0);
9647   switch (atomic.getOpcode()) {
9648     case ISD::ATOMIC_CMP_SWAP:
9649     case ISD::ATOMIC_SWAP:
9650     case ISD::ATOMIC_LOAD_ADD:
9651     case ISD::ATOMIC_LOAD_SUB:
9652     case ISD::ATOMIC_LOAD_AND:
9653     case ISD::ATOMIC_LOAD_OR:
9654     case ISD::ATOMIC_LOAD_XOR:
9655     case ISD::ATOMIC_LOAD_NAND:
9656     case ISD::ATOMIC_LOAD_MIN:
9657     case ISD::ATOMIC_LOAD_MAX:
9658     case ISD::ATOMIC_LOAD_UMIN:
9659     case ISD::ATOMIC_LOAD_UMAX:
9660       break;
9661     default:
9662       return SDValue();
9663   }
9664
9665   SDValue fence = atomic.getOperand(0);
9666   if (fence.getOpcode() != ISD::MEMBARRIER)
9667     return SDValue();
9668
9669   switch (atomic.getOpcode()) {
9670     case ISD::ATOMIC_CMP_SWAP:
9671       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9672                                     atomic.getOperand(1), atomic.getOperand(2),
9673                                     atomic.getOperand(3));
9674     case ISD::ATOMIC_SWAP:
9675     case ISD::ATOMIC_LOAD_ADD:
9676     case ISD::ATOMIC_LOAD_SUB:
9677     case ISD::ATOMIC_LOAD_AND:
9678     case ISD::ATOMIC_LOAD_OR:
9679     case ISD::ATOMIC_LOAD_XOR:
9680     case ISD::ATOMIC_LOAD_NAND:
9681     case ISD::ATOMIC_LOAD_MIN:
9682     case ISD::ATOMIC_LOAD_MAX:
9683     case ISD::ATOMIC_LOAD_UMIN:
9684     case ISD::ATOMIC_LOAD_UMAX:
9685       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9686                                     atomic.getOperand(1), atomic.getOperand(2));
9687     default:
9688       return SDValue();
9689   }
9690 }
9691
9692 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9693   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9694   //           (and (i32 x86isd::setcc_carry), 1)
9695   // This eliminates the zext. This transformation is necessary because
9696   // ISD::SETCC is always legalized to i8.
9697   DebugLoc dl = N->getDebugLoc();
9698   SDValue N0 = N->getOperand(0);
9699   EVT VT = N->getValueType(0);
9700   if (N0.getOpcode() == ISD::AND &&
9701       N0.hasOneUse() &&
9702       N0.getOperand(0).hasOneUse()) {
9703     SDValue N00 = N0.getOperand(0);
9704     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9705       return SDValue();
9706     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9707     if (!C || C->getZExtValue() != 1)
9708       return SDValue();
9709     return DAG.getNode(ISD::AND, dl, VT,
9710                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9711                                    N00.getOperand(0), N00.getOperand(1)),
9712                        DAG.getConstant(1, VT));
9713   }
9714
9715   return SDValue();
9716 }
9717
9718 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9719                                              DAGCombinerInfo &DCI) const {
9720   SelectionDAG &DAG = DCI.DAG;
9721   switch (N->getOpcode()) {
9722   default: break;
9723   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9724   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9725   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9726   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9727   case ISD::SHL:
9728   case ISD::SRA:
9729   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9730   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9731   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9732   case X86ISD::FXOR:
9733   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9734   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9735   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9736   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9737   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9738   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9739   }
9740
9741   return SDValue();
9742 }
9743
9744 //===----------------------------------------------------------------------===//
9745 //                           X86 Inline Assembly Support
9746 //===----------------------------------------------------------------------===//
9747
9748 static bool LowerToBSwap(CallInst *CI) {
9749   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9750   // we will turn this bswap into something that will be lowered to logical ops
9751   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9752   // so don't worry about this.
9753
9754   // Verify this is a simple bswap.
9755   if (CI->getNumOperands() != 2 ||
9756       CI->getType() != CI->getOperand(1)->getType() ||
9757       !CI->getType()->isIntegerTy())
9758     return false;
9759
9760   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9761   if (!Ty || Ty->getBitWidth() % 16 != 0)
9762     return false;
9763
9764   // Okay, we can do this xform, do so now.
9765   const Type *Tys[] = { Ty };
9766   Module *M = CI->getParent()->getParent()->getParent();
9767   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9768
9769   Value *Op = CI->getOperand(1);
9770   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9771
9772   CI->replaceAllUsesWith(Op);
9773   CI->eraseFromParent();
9774   return true;
9775 }
9776
9777 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9778   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9779   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9780
9781   std::string AsmStr = IA->getAsmString();
9782
9783   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9784   SmallVector<StringRef, 4> AsmPieces;
9785   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9786
9787   switch (AsmPieces.size()) {
9788   default: return false;
9789   case 1:
9790     AsmStr = AsmPieces[0];
9791     AsmPieces.clear();
9792     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9793
9794     // bswap $0
9795     if (AsmPieces.size() == 2 &&
9796         (AsmPieces[0] == "bswap" ||
9797          AsmPieces[0] == "bswapq" ||
9798          AsmPieces[0] == "bswapl") &&
9799         (AsmPieces[1] == "$0" ||
9800          AsmPieces[1] == "${0:q}")) {
9801       // No need to check constraints, nothing other than the equivalent of
9802       // "=r,0" would be valid here.
9803       return LowerToBSwap(CI);
9804     }
9805     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9806     if (CI->getType()->isIntegerTy(16) &&
9807         AsmPieces.size() == 3 &&
9808         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9809         AsmPieces[1] == "$$8," &&
9810         AsmPieces[2] == "${0:w}" &&
9811         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9812       AsmPieces.clear();
9813       SplitString(IA->getConstraintString().substr(5), AsmPieces, ",");
9814       std::sort(AsmPieces.begin(), AsmPieces.end());
9815       if (AsmPieces.size() == 4 &&
9816           AsmPieces[0] == "~{cc}" &&
9817           AsmPieces[1] == "~{dirflag}" &&
9818           AsmPieces[2] == "~{flags}" &&
9819           AsmPieces[3] == "~{fpsr}") {
9820         return LowerToBSwap(CI);
9821       }
9822     }
9823     break;
9824   case 3:
9825     if (CI->getType()->isIntegerTy(64) &&
9826         Constraints.size() >= 2 &&
9827         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9828         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9829       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9830       SmallVector<StringRef, 4> Words;
9831       SplitString(AsmPieces[0], Words, " \t");
9832       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9833         Words.clear();
9834         SplitString(AsmPieces[1], Words, " \t");
9835         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9836           Words.clear();
9837           SplitString(AsmPieces[2], Words, " \t,");
9838           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9839               Words[2] == "%edx") {
9840             return LowerToBSwap(CI);
9841           }
9842         }
9843       }
9844     }
9845     break;
9846   }
9847   return false;
9848 }
9849
9850
9851
9852 /// getConstraintType - Given a constraint letter, return the type of
9853 /// constraint it is for this target.
9854 X86TargetLowering::ConstraintType
9855 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9856   if (Constraint.size() == 1) {
9857     switch (Constraint[0]) {
9858     case 'A':
9859       return C_Register;
9860     case 'f':
9861     case 'r':
9862     case 'R':
9863     case 'l':
9864     case 'q':
9865     case 'Q':
9866     case 'x':
9867     case 'y':
9868     case 'Y':
9869       return C_RegisterClass;
9870     case 'e':
9871     case 'Z':
9872       return C_Other;
9873     default:
9874       break;
9875     }
9876   }
9877   return TargetLowering::getConstraintType(Constraint);
9878 }
9879
9880 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9881 /// with another that has more specific requirements based on the type of the
9882 /// corresponding operand.
9883 const char *X86TargetLowering::
9884 LowerXConstraint(EVT ConstraintVT) const {
9885   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9886   // 'f' like normal targets.
9887   if (ConstraintVT.isFloatingPoint()) {
9888     if (Subtarget->hasSSE2())
9889       return "Y";
9890     if (Subtarget->hasSSE1())
9891       return "x";
9892   }
9893
9894   return TargetLowering::LowerXConstraint(ConstraintVT);
9895 }
9896
9897 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9898 /// vector.  If it is invalid, don't add anything to Ops.
9899 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9900                                                      char Constraint,
9901                                                      bool hasMemory,
9902                                                      std::vector<SDValue>&Ops,
9903                                                      SelectionDAG &DAG) const {
9904   SDValue Result(0, 0);
9905
9906   switch (Constraint) {
9907   default: break;
9908   case 'I':
9909     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9910       if (C->getZExtValue() <= 31) {
9911         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9912         break;
9913       }
9914     }
9915     return;
9916   case 'J':
9917     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9918       if (C->getZExtValue() <= 63) {
9919         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9920         break;
9921       }
9922     }
9923     return;
9924   case 'K':
9925     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9926       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9927         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9928         break;
9929       }
9930     }
9931     return;
9932   case 'N':
9933     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9934       if (C->getZExtValue() <= 255) {
9935         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9936         break;
9937       }
9938     }
9939     return;
9940   case 'e': {
9941     // 32-bit signed value
9942     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9943       const ConstantInt *CI = C->getConstantIntValue();
9944       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9945                                   C->getSExtValue())) {
9946         // Widen to 64 bits here to get it sign extended.
9947         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9948         break;
9949       }
9950     // FIXME gcc accepts some relocatable values here too, but only in certain
9951     // memory models; it's complicated.
9952     }
9953     return;
9954   }
9955   case 'Z': {
9956     // 32-bit unsigned value
9957     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9958       const ConstantInt *CI = C->getConstantIntValue();
9959       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9960                                   C->getZExtValue())) {
9961         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9962         break;
9963       }
9964     }
9965     // FIXME gcc accepts some relocatable values here too, but only in certain
9966     // memory models; it's complicated.
9967     return;
9968   }
9969   case 'i': {
9970     // Literal immediates are always ok.
9971     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9972       // Widen to 64 bits here to get it sign extended.
9973       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9974       break;
9975     }
9976
9977     // If we are in non-pic codegen mode, we allow the address of a global (with
9978     // an optional displacement) to be used with 'i'.
9979     GlobalAddressSDNode *GA = 0;
9980     int64_t Offset = 0;
9981
9982     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9983     while (1) {
9984       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9985         Offset += GA->getOffset();
9986         break;
9987       } else if (Op.getOpcode() == ISD::ADD) {
9988         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9989           Offset += C->getZExtValue();
9990           Op = Op.getOperand(0);
9991           continue;
9992         }
9993       } else if (Op.getOpcode() == ISD::SUB) {
9994         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9995           Offset += -C->getZExtValue();
9996           Op = Op.getOperand(0);
9997           continue;
9998         }
9999       }
10000
10001       // Otherwise, this isn't something we can handle, reject it.
10002       return;
10003     }
10004
10005     GlobalValue *GV = GA->getGlobal();
10006     // If we require an extra load to get this address, as in PIC mode, we
10007     // can't accept it.
10008     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10009                                                         getTargetMachine())))
10010       return;
10011
10012     if (hasMemory)
10013       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10014     else
10015       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10016     Result = Op;
10017     break;
10018   }
10019   }
10020
10021   if (Result.getNode()) {
10022     Ops.push_back(Result);
10023     return;
10024   }
10025   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10026                                                       Ops, DAG);
10027 }
10028
10029 std::vector<unsigned> X86TargetLowering::
10030 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10031                                   EVT VT) const {
10032   if (Constraint.size() == 1) {
10033     // FIXME: not handling fp-stack yet!
10034     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10035     default: break;  // Unknown constraint letter
10036     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10037       if (Subtarget->is64Bit()) {
10038         if (VT == MVT::i32)
10039           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10040                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10041                                        X86::R10D,X86::R11D,X86::R12D,
10042                                        X86::R13D,X86::R14D,X86::R15D,
10043                                        X86::EBP, X86::ESP, 0);
10044         else if (VT == MVT::i16)
10045           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10046                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10047                                        X86::R10W,X86::R11W,X86::R12W,
10048                                        X86::R13W,X86::R14W,X86::R15W,
10049                                        X86::BP,  X86::SP, 0);
10050         else if (VT == MVT::i8)
10051           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10052                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10053                                        X86::R10B,X86::R11B,X86::R12B,
10054                                        X86::R13B,X86::R14B,X86::R15B,
10055                                        X86::BPL, X86::SPL, 0);
10056
10057         else if (VT == MVT::i64)
10058           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10059                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10060                                        X86::R10, X86::R11, X86::R12,
10061                                        X86::R13, X86::R14, X86::R15,
10062                                        X86::RBP, X86::RSP, 0);
10063
10064         break;
10065       }
10066       // 32-bit fallthrough
10067     case 'Q':   // Q_REGS
10068       if (VT == MVT::i32)
10069         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10070       else if (VT == MVT::i16)
10071         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10072       else if (VT == MVT::i8)
10073         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10074       else if (VT == MVT::i64)
10075         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10076       break;
10077     }
10078   }
10079
10080   return std::vector<unsigned>();
10081 }
10082
10083 std::pair<unsigned, const TargetRegisterClass*>
10084 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10085                                                 EVT VT) const {
10086   // First, see if this is a constraint that directly corresponds to an LLVM
10087   // register class.
10088   if (Constraint.size() == 1) {
10089     // GCC Constraint Letters
10090     switch (Constraint[0]) {
10091     default: break;
10092     case 'r':   // GENERAL_REGS
10093     case 'l':   // INDEX_REGS
10094       if (VT == MVT::i8)
10095         return std::make_pair(0U, X86::GR8RegisterClass);
10096       if (VT == MVT::i16)
10097         return std::make_pair(0U, X86::GR16RegisterClass);
10098       if (VT == MVT::i32 || !Subtarget->is64Bit())
10099         return std::make_pair(0U, X86::GR32RegisterClass);
10100       return std::make_pair(0U, X86::GR64RegisterClass);
10101     case 'R':   // LEGACY_REGS
10102       if (VT == MVT::i8)
10103         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10104       if (VT == MVT::i16)
10105         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10106       if (VT == MVT::i32 || !Subtarget->is64Bit())
10107         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10108       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10109     case 'f':  // FP Stack registers.
10110       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10111       // value to the correct fpstack register class.
10112       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10113         return std::make_pair(0U, X86::RFP32RegisterClass);
10114       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10115         return std::make_pair(0U, X86::RFP64RegisterClass);
10116       return std::make_pair(0U, X86::RFP80RegisterClass);
10117     case 'y':   // MMX_REGS if MMX allowed.
10118       if (!Subtarget->hasMMX()) break;
10119       return std::make_pair(0U, X86::VR64RegisterClass);
10120     case 'Y':   // SSE_REGS if SSE2 allowed
10121       if (!Subtarget->hasSSE2()) break;
10122       // FALL THROUGH.
10123     case 'x':   // SSE_REGS if SSE1 allowed
10124       if (!Subtarget->hasSSE1()) break;
10125
10126       switch (VT.getSimpleVT().SimpleTy) {
10127       default: break;
10128       // Scalar SSE types.
10129       case MVT::f32:
10130       case MVT::i32:
10131         return std::make_pair(0U, X86::FR32RegisterClass);
10132       case MVT::f64:
10133       case MVT::i64:
10134         return std::make_pair(0U, X86::FR64RegisterClass);
10135       // Vector types.
10136       case MVT::v16i8:
10137       case MVT::v8i16:
10138       case MVT::v4i32:
10139       case MVT::v2i64:
10140       case MVT::v4f32:
10141       case MVT::v2f64:
10142         return std::make_pair(0U, X86::VR128RegisterClass);
10143       }
10144       break;
10145     }
10146   }
10147
10148   // Use the default implementation in TargetLowering to convert the register
10149   // constraint into a member of a register class.
10150   std::pair<unsigned, const TargetRegisterClass*> Res;
10151   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10152
10153   // Not found as a standard register?
10154   if (Res.second == 0) {
10155     // Map st(0) -> st(7) -> ST0
10156     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10157         tolower(Constraint[1]) == 's' &&
10158         tolower(Constraint[2]) == 't' &&
10159         Constraint[3] == '(' &&
10160         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10161         Constraint[5] == ')' &&
10162         Constraint[6] == '}') {
10163
10164       Res.first = X86::ST0+Constraint[4]-'0';
10165       Res.second = X86::RFP80RegisterClass;
10166       return Res;
10167     }
10168
10169     // GCC allows "st(0)" to be called just plain "st".
10170     if (StringRef("{st}").equals_lower(Constraint)) {
10171       Res.first = X86::ST0;
10172       Res.second = X86::RFP80RegisterClass;
10173       return Res;
10174     }
10175
10176     // flags -> EFLAGS
10177     if (StringRef("{flags}").equals_lower(Constraint)) {
10178       Res.first = X86::EFLAGS;
10179       Res.second = X86::CCRRegisterClass;
10180       return Res;
10181     }
10182
10183     // 'A' means EAX + EDX.
10184     if (Constraint == "A") {
10185       Res.first = X86::EAX;
10186       Res.second = X86::GR32_ADRegisterClass;
10187       return Res;
10188     }
10189     return Res;
10190   }
10191
10192   // Otherwise, check to see if this is a register class of the wrong value
10193   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10194   // turn into {ax},{dx}.
10195   if (Res.second->hasType(VT))
10196     return Res;   // Correct type already, nothing to do.
10197
10198   // All of the single-register GCC register classes map their values onto
10199   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10200   // really want an 8-bit or 32-bit register, map to the appropriate register
10201   // class and return the appropriate register.
10202   if (Res.second == X86::GR16RegisterClass) {
10203     if (VT == MVT::i8) {
10204       unsigned DestReg = 0;
10205       switch (Res.first) {
10206       default: break;
10207       case X86::AX: DestReg = X86::AL; break;
10208       case X86::DX: DestReg = X86::DL; break;
10209       case X86::CX: DestReg = X86::CL; break;
10210       case X86::BX: DestReg = X86::BL; break;
10211       }
10212       if (DestReg) {
10213         Res.first = DestReg;
10214         Res.second = X86::GR8RegisterClass;
10215       }
10216     } else if (VT == MVT::i32) {
10217       unsigned DestReg = 0;
10218       switch (Res.first) {
10219       default: break;
10220       case X86::AX: DestReg = X86::EAX; break;
10221       case X86::DX: DestReg = X86::EDX; break;
10222       case X86::CX: DestReg = X86::ECX; break;
10223       case X86::BX: DestReg = X86::EBX; break;
10224       case X86::SI: DestReg = X86::ESI; break;
10225       case X86::DI: DestReg = X86::EDI; break;
10226       case X86::BP: DestReg = X86::EBP; break;
10227       case X86::SP: DestReg = X86::ESP; break;
10228       }
10229       if (DestReg) {
10230         Res.first = DestReg;
10231         Res.second = X86::GR32RegisterClass;
10232       }
10233     } else if (VT == MVT::i64) {
10234       unsigned DestReg = 0;
10235       switch (Res.first) {
10236       default: break;
10237       case X86::AX: DestReg = X86::RAX; break;
10238       case X86::DX: DestReg = X86::RDX; break;
10239       case X86::CX: DestReg = X86::RCX; break;
10240       case X86::BX: DestReg = X86::RBX; break;
10241       case X86::SI: DestReg = X86::RSI; break;
10242       case X86::DI: DestReg = X86::RDI; break;
10243       case X86::BP: DestReg = X86::RBP; break;
10244       case X86::SP: DestReg = X86::RSP; break;
10245       }
10246       if (DestReg) {
10247         Res.first = DestReg;
10248         Res.second = X86::GR64RegisterClass;
10249       }
10250     }
10251   } else if (Res.second == X86::FR32RegisterClass ||
10252              Res.second == X86::FR64RegisterClass ||
10253              Res.second == X86::VR128RegisterClass) {
10254     // Handle references to XMM physical registers that got mapped into the
10255     // wrong class.  This can happen with constraints like {xmm0} where the
10256     // target independent register mapper will just pick the first match it can
10257     // find, ignoring the required type.
10258     if (VT == MVT::f32)
10259       Res.second = X86::FR32RegisterClass;
10260     else if (VT == MVT::f64)
10261       Res.second = X86::FR64RegisterClass;
10262     else if (X86::VR128RegisterClass->hasType(VT))
10263       Res.second = X86::VR128RegisterClass;
10264   }
10265
10266   return Res;
10267 }
10268
10269 //===----------------------------------------------------------------------===//
10270 //                           X86 Widen vector type
10271 //===----------------------------------------------------------------------===//
10272
10273 /// getWidenVectorType: given a vector type, returns the type to widen
10274 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10275 /// If there is no vector type that we want to widen to, returns MVT::Other
10276 /// When and where to widen is target dependent based on the cost of
10277 /// scalarizing vs using the wider vector type.
10278
10279 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10280   assert(VT.isVector());
10281   if (isTypeLegal(VT))
10282     return VT;
10283
10284   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10285   //       type based on element type.  This would speed up our search (though
10286   //       it may not be worth it since the size of the list is relatively
10287   //       small).
10288   EVT EltVT = VT.getVectorElementType();
10289   unsigned NElts = VT.getVectorNumElements();
10290
10291   // On X86, it make sense to widen any vector wider than 1
10292   if (NElts <= 1)
10293     return MVT::Other;
10294
10295   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10296        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10297     EVT SVT = (MVT::SimpleValueType)nVT;
10298
10299     if (isTypeLegal(SVT) &&
10300         SVT.getVectorElementType() == EltVT &&
10301         SVT.getVectorNumElements() > NElts)
10302       return SVT;
10303   }
10304   return MVT::Other;
10305 }