lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86MCTargetExpr.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new TargetLoweringObjectFileMachO();
  77   case X86Subtarget::isELF:
  78    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  79      return new X8664_ELFTargetObjectFile(TM);
  80     return new X8632_ELFTargetObjectFile(TM);
  81   case X86Subtarget::isMingw:
  82   case X86Subtarget::isCygwin:
  83   case X86Subtarget::isWindows:
  84     return new TargetLoweringObjectFileCOFF();
  85   }
  86 }
  87
  88 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  89   : TargetLowering(TM, createTLOF(TM)) {
  90   Subtarget = &TM.getSubtarget<X86Subtarget>();
  91   X86ScalarSSEf64 = Subtarget->hasSSE2();
  92   X86ScalarSSEf32 = Subtarget->hasSSE1();
  93   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  94
  95   RegInfo = TM.getRegisterInfo();
  96   TD = getTargetData();
  97
  98   // Set up the TargetLowering object.
  99
 100   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 101   setShiftAmountType(MVT::i8);
 102   setBooleanContents(ZeroOrOneBooleanContent);
 103   setSchedulingPreference(SchedulingForRegPressure);
 104   setStackPointerRegisterToSaveRestore(X86StackPtr);
 105
 106   if (Subtarget->isTargetDarwin()) {
 107     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 108     setUseUnderscoreSetJmp(false);
 109     setUseUnderscoreLongJmp(false);
 110   } else if (Subtarget->isTargetMingw()) {
 111     // MS runtime is weird: it exports _setjmp, but longjmp!
 112     setUseUnderscoreSetJmp(true);
 113     setUseUnderscoreLongJmp(false);
 114   } else {
 115     setUseUnderscoreSetJmp(true);
 116     setUseUnderscoreLongJmp(true);
 117   }
 118
 119   // Set up the register classes.
 120   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 121   if (!Disable16Bit)
 122     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 123   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 124   if (Subtarget->is64Bit())
 125     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 126
 127   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 128
 129   // We don't accept any truncstore of integer registers.
 130   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 131   if (!Disable16Bit)
 132     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 133   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 134   if (!Disable16Bit)
 135     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 136   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 137   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 138
 139   // SETOEQ and SETUNE require checking two conditions.
 140   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 142   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 146
 147   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 148   // operation.
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 152
 153   if (Subtarget->is64Bit()) {
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 155     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 156   } else if (!UseSoftFloat) {
 157     if (X86ScalarSSEf64) {
 158       // We have an impenetrably clever algorithm for ui64->double only.
 159       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 160     }
 161     // We have an algorithm for SSE2, and we turn this into a 64-bit
 162     // FILD for other targets.
 163     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 164   }
 165
 166   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 167   // this operation.
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 169   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 170
 171   if (!UseSoftFloat) {
 172     // SSE has no i16 to fp conversion, only i32
 173     if (X86ScalarSSEf32) {
 174       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 175       // f32 and f64 cases are Legal, f80 case is not
 176       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 177     } else {
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 180     }
 181   } else {
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 183     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 184   }
 185
 186   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 187   // are Legal, f80 is custom lowered.
 188   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 189   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 190
 191   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 192   // this operation.
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 194   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 195
 196   if (X86ScalarSSEf32) {
 197     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 198     // f32 and f64 cases are Legal, f80 case is not
 199     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 200   } else {
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 203   }
 204
 205   // Handle FP_TO_UINT by promoting the destination to a larger signed
 206   // conversion.
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 210
 211   if (Subtarget->is64Bit()) {
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 213     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 214   } else if (!UseSoftFloat) {
 215     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 216       // Expand FP_TO_UINT into a select.
 217       // FIXME: We would like to use a Custom expander here eventually to do
 218       // the optimal thing for SSE vs. the default expansion in the legalizer.
 219       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 220     else
 221       // With SSE3 we can use fisttpll to convert to a signed i64; without
 222       // SSE, we're stuck with a fistpll.
 223       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 224   }
 225
 226   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 227   if (!X86ScalarSSEf64) {
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 229     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 230   }
 231
 232   // Scalar integer divide and remainder are lowered to use operations that
 233   // produce two results, to match the available instructions. This exposes
 234   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 235   // into a single instruction.
 236   //
 237   // Scalar integer multiply-high is also lowered to use two-result
 238   // operations, to match the available instructions. However, plain multiply
 239   // (low) operations are left as Legal, as there are single-result
 240   // instructions for this in x86. Using the two-result multiply instructions
 241   // when both high and low results are needed must be arranged by dagcombine.
 242   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 243   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 244   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 246   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 248   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 249   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 250   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 252   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 254   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 255   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 256   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 258   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 260   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 261   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 262   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 264   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 266
 267   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 268   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 269   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 270   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 271   if (Subtarget->is64Bit())
 272     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 276   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 280   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 281
 282   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 286   if (Disable16Bit) {
 287     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 288     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 289   } else {
 290     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 292   }
 293   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 294   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 295   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 298     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 299     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 300   }
 301
 302   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 303   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 304
 305   // These should be promoted to a larger select which is supported.
 306   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 307   // X86 wants to expand cmov itself.
 308   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 316   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 318   if (Disable16Bit)
 319     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 320   else
 321     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 328     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 329   }
 330   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 331
 332   // Darwin ABI issue.
 333   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 334   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 336   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 337   if (Subtarget->is64Bit())
 338     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 339   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 340   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 341   if (Subtarget->is64Bit()) {
 342     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 343     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 344     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 345     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 346     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 347   }
 348   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 349   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 351   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 352   if (Subtarget->is64Bit()) {
 353     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 355     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 356   }
 357
 358   if (Subtarget->hasSSE1())
 359     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 360
 361   if (!Subtarget->hasSSE2())
 362     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 363
 364   // Expand certain atomics
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 369
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 374
 375   if (!Subtarget->is64Bit()) {
 376     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 383   }
 384
 385   // FIXME - use subtarget debug flags
 386   if (!Subtarget->isTargetDarwin() &&
 387       !Subtarget->isTargetELF() &&
 388       !Subtarget->isTargetCygMing()) {
 389     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 390   }
 391
 392   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 393   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 396   if (Subtarget->is64Bit()) {
 397     setExceptionPointerRegister(X86::RAX);
 398     setExceptionSelectorRegister(X86::RDX);
 399   } else {
 400     setExceptionPointerRegister(X86::EAX);
 401     setExceptionSelectorRegister(X86::EDX);
 402   }
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 404   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 405
 406   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 407
 408   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 409
 410   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 411   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 412   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 413   if (Subtarget->is64Bit()) {
 414     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 415     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 416   } else {
 417     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 418     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 419   }
 420
 421   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 422   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 423   if (Subtarget->is64Bit())
 424     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 425   if (Subtarget->isTargetCygMing())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 427   else
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 429
 430   if (!UseSoftFloat && X86ScalarSSEf64) {
 431     // f32 and f64 use SSE.
 432     // Set up the FP register classes.
 433     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 434     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 435
 436     // Use ANDPD to simulate FABS.
 437     setOperationAction(ISD::FABS , MVT::f64, Custom);
 438     setOperationAction(ISD::FABS , MVT::f32, Custom);
 439
 440     // Use XORP to simulate FNEG.
 441     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 442     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 443
 444     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 446     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 447
 448     // We don't support sin/cos/fmod
 449     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 450     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 451     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 453
 454     // Expand FP immediates into loads from the stack, except for the special
 455     // cases we handle.
 456     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 457     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 458   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 459     // Use SSE for f32, x87 for f64.
 460     // Set up the FP register classes.
 461     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 462     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 463
 464     // Use ANDPS to simulate FABS.
 465     setOperationAction(ISD::FABS , MVT::f32, Custom);
 466
 467     // Use XORP to simulate FNEG.
 468     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 469
 470     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 471
 472     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 475
 476     // We don't support sin/cos/fmod
 477     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 478     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 479
 480     // Special cases we handle for FP constants.
 481     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 482     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 483     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 484     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 485     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 486
 487     if (!UnsafeFPMath) {
 488       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 489       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 490     }
 491   } else if (!UseSoftFloat) {
 492     // f32 and f64 in x87.
 493     // Set up the FP register classes.
 494     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 495     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 496
 497     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 498     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 500     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 501
 502     if (!UnsafeFPMath) {
 503       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 504       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 505     }
 506     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 507     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 508     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 509     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 510     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 511     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 512     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 513     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 514   }
 515
 516   // Long double always uses X87.
 517   if (!UseSoftFloat) {
 518     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 519     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 520     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 521     {
 522       bool ignored;
 523       APFloat TmpFlt(+0.0);
 524       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 525                      &ignored);
 526       addLegalFPImmediate(TmpFlt);  // FLD0
 527       TmpFlt.changeSign();
 528       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 529       APFloat TmpFlt2(+1.0);
 530       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 531                       &ignored);
 532       addLegalFPImmediate(TmpFlt2);  // FLD1
 533       TmpFlt2.changeSign();
 534       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 535     }
 536
 537     if (!UnsafeFPMath) {
 538       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 539       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 540     }
 541   }
 542
 543   // Always use a library call for pow.
 544   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 546   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 547
 548   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 550   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 552   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 553
 554   // First set operation action for all vector types to either promote
 555   // (for widening) or expand (for scalarization). Then we will selectively
 556   // turn on ones that can be effectively codegen'd.
 557   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 558        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 559     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 575     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 608     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 613          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 614       setTruncStoreAction((MVT::SimpleValueType)VT,
 615                           (MVT::SimpleValueType)InnerVT, Expand);
 616     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619   }
 620
 621   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 622   // with -msoft-float, disable use of MMX as well.
 623   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 624     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 628     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 629
 630     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 631     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 633     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 634
 635     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 636     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 638     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 639
 640     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 641     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 642
 643     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 671     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 672     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 673     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 674     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 675     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 676
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 682
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 687
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 692
 693     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 694
 695     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 702   }
 703
 704   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 705     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 706
 707     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 712     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 713     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 716     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 717     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 718     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 719   }
 720
 721   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 722     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 723
 724     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 725     // registers cannot be used even for integer operations.
 726     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 730
 731     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 736     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 740     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 741     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 746     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 747
 748     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 752
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 754     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 758
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 764
 765     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 766     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 767       EVT VT = (MVT::SimpleValueType)i;
 768       // Do not attempt to custom lower non-power-of-2 vectors
 769       if (!isPowerOf2_32(VT.getVectorNumElements()))
 770         continue;
 771       // Do not attempt to custom lower non-128-bit vectors
 772       if (!VT.is128BitVector())
 773         continue;
 774       setOperationAction(ISD::BUILD_VECTOR,
 775                          VT.getSimpleVT().SimpleTy, Custom);
 776       setOperationAction(ISD::VECTOR_SHUFFLE,
 777                          VT.getSimpleVT().SimpleTy, Custom);
 778       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 779                          VT.getSimpleVT().SimpleTy, Custom);
 780     }
 781
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 783     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 785     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 786     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 787     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 788
 789     if (Subtarget->is64Bit()) {
 790       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 791       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 792     }
 793
 794     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 795     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 796       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 797       EVT VT = SVT;
 798
 799       // Do not attempt to promote non-128-bit vectors
 800       if (!VT.is128BitVector()) {
 801         continue;
 802       }
 803       setOperationAction(ISD::AND,    SVT, Promote);
 804       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::OR,     SVT, Promote);
 806       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 807       setOperationAction(ISD::XOR,    SVT, Promote);
 808       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 809       setOperationAction(ISD::LOAD,   SVT, Promote);
 810       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 811       setOperationAction(ISD::SELECT, SVT, Promote);
 812       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 813     }
 814
 815     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 816
 817     // Custom lower v2i64 and v2f64 selects.
 818     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 820     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 821     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 822
 823     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 824     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 825     if (!DisableMMX && Subtarget->hasMMX()) {
 826       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 827       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 828     }
 829   }
 830
 831   if (Subtarget->hasSSE41()) {
 832     // FIXME: Do we need to handle scalar-to-vector here?
 833     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 834
 835     // i8 and i16 vectors are custom , because the source register and source
 836     // source memory operand types are not the same width.  f32 vectors are
 837     // custom since the immediate controlling the insert encodes additional
 838     // information.
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 843
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 847     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 848
 849     if (Subtarget->is64Bit()) {
 850       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 851       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 852     }
 853   }
 854
 855   if (Subtarget->hasSSE42()) {
 856     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 857   }
 858
 859   if (!UseSoftFloat && Subtarget->hasAVX()) {
 860     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 863     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 864
 865     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 869     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 873     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 874     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 875     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 876     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 877     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 878     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 879     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 880
 881     // Operations to consider commented out -v16i16 v32i8
 882     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 883     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 884     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 885     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 886     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 887     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 888     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 889     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 890     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 894     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 895     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 896
 897     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 899     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 900     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 901
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 903     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 904     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 906     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 907
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 909     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 911     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 913     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 914
 915 #if 0
 916     // Not sure we want to do this since there are no 256-bit integer
 917     // operations in AVX
 918
 919     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 920     // This includes 256-bit vectors
 921     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 922       EVT VT = (MVT::SimpleValueType)i;
 923
 924       // Do not attempt to custom lower non-power-of-2 vectors
 925       if (!isPowerOf2_32(VT.getVectorNumElements()))
 926         continue;
 927
 928       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 929       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 930       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 931     }
 932
 933     if (Subtarget->is64Bit()) {
 934       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 935       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 936     }
 937 #endif
 938
 939 #if 0
 940     // Not sure we want to do this since there are no 256-bit integer
 941     // operations in AVX
 942
 943     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 944     // Including 256-bit vectors
 945     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 946       EVT VT = (MVT::SimpleValueType)i;
 947
 948       if (!VT.is256BitVector()) {
 949         continue;
 950       }
 951       setOperationAction(ISD::AND,    VT, Promote);
 952       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 953       setOperationAction(ISD::OR,     VT, Promote);
 954       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 955       setOperationAction(ISD::XOR,    VT, Promote);
 956       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 957       setOperationAction(ISD::LOAD,   VT, Promote);
 958       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 959       setOperationAction(ISD::SELECT, VT, Promote);
 960       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 961     }
 962
 963     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 964 #endif
 965   }
 966
 967   // We want to custom lower some of our intrinsics.
 968   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 969
 970   // Add/Sub/Mul with overflow operations are custom lowered.
 971   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 972   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 974   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 976   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 978   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 980   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 981
 982   if (!Subtarget->is64Bit()) {
 983     // These libcalls are not available in 32-bit.
 984     setLibcallName(RTLIB::SHL_I128, 0);
 985     setLibcallName(RTLIB::SRL_I128, 0);
 986     setLibcallName(RTLIB::SRA_I128, 0);
 987   }
 988
 989   // We have target-specific dag combine patterns for the following nodes:
 990   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 991   setTargetDAGCombine(ISD::BUILD_VECTOR);
 992   setTargetDAGCombine(ISD::SELECT);
 993   setTargetDAGCombine(ISD::AND);
 994   setTargetDAGCombine(ISD::SHL);
 995   setTargetDAGCombine(ISD::SRA);
 996   setTargetDAGCombine(ISD::SRL);
 997   setTargetDAGCombine(ISD::OR);
 998   setTargetDAGCombine(ISD::STORE);
 999   setTargetDAGCombine(ISD::MEMBARRIER);
1000   setTargetDAGCombine(ISD::ZERO_EXTEND);
1001   if (Subtarget->is64Bit())
1002     setTargetDAGCombine(ISD::MUL);
1003
1004   computeRegisterProperties();
1005
1006   // FIXME: These should be based on subtarget info. Plus, the values should
1007   // be smaller when we are in optimizing for size mode.
1008   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1009   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1010   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1011   setPrefLoopAlignment(16);
1012   benefitFromCodePlacementOpt = true;
1013 }
1014
1015
1016 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1017   return MVT::i8;
1018 }
1019
1020
1021 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1022 /// the desired ByVal argument alignment.
1023 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1024   if (MaxAlign == 16)
1025     return;
1026   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1027     if (VTy->getBitWidth() == 128)
1028       MaxAlign = 16;
1029   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1030     unsigned EltAlign = 0;
1031     getMaxByValAlign(ATy->getElementType(), EltAlign);
1032     if (EltAlign > MaxAlign)
1033       MaxAlign = EltAlign;
1034   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1035     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1036       unsigned EltAlign = 0;
1037       getMaxByValAlign(STy->getElementType(i), EltAlign);
1038       if (EltAlign > MaxAlign)
1039         MaxAlign = EltAlign;
1040       if (MaxAlign == 16)
1041         break;
1042     }
1043   }
1044   return;
1045 }
1046
1047 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1048 /// function arguments in the caller parameter area. For X86, aggregates
1049 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1050 /// are at 4-byte boundaries.
1051 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1052   if (Subtarget->is64Bit()) {
1053     // Max of 8 and alignment of type.
1054     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1055     if (TyAlign > 8)
1056       return TyAlign;
1057     return 8;
1058   }
1059
1060   unsigned Align = 4;
1061   if (Subtarget->hasSSE1())
1062     getMaxByValAlign(Ty, Align);
1063   return Align;
1064 }
1065
1066 /// getOptimalMemOpType - Returns the target specific optimal type for load
1067 /// and store operations as a result of memset, memcpy, and memmove
1068 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1069 /// determining it.
1070 EVT
1071 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1072                                        bool isSrcConst, bool isSrcStr,
1073                                        SelectionDAG &DAG) const {
1074   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1075   // linux.  This is because the stack realignment code can't handle certain
1076   // cases like PR2962.  This should be removed when PR2962 is fixed.
1077   const Function *F = DAG.getMachineFunction().getFunction();
1078   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1079   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1080     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1081       return MVT::v4i32;
1082     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1083       return MVT::v4f32;
1084   }
1085   if (Subtarget->is64Bit() && Size >= 8)
1086     return MVT::i64;
1087   return MVT::i32;
1088 }
1089
1090 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1091 /// current function.  The returned value is a member of the
1092 /// MachineJumpTableInfo::JTEntryKind enum.
1093 unsigned X86TargetLowering::getJumpTableEncoding() const {
1094   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1095   // symbol.
1096   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1097       Subtarget->isPICStyleGOT())
1098     return MachineJumpTableInfo::EK_Custom32;
1099
1100   // Otherwise, use the normal jump table encoding heuristics.
1101   return TargetLowering::getJumpTableEncoding();
1102 }
1103
1104 /// getPICBaseSymbol - Return the X86-32 PIC base.
1105 MCSymbol *
1106 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1107                                     MCContext &Ctx) const {
1108   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1109   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1110                                Twine(MF->getFunctionNumber())+"$pb");
1111 }
1112
1113
1114 const MCExpr *
1115 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1116                                              const MachineBasicBlock *MBB,
1117                                              unsigned uid,MCContext &Ctx) const{
1118   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1119          Subtarget->isPICStyleGOT());
1120   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1121   // entries.
1122   return X86MCTargetExpr::Create(MBB->getSymbol(Ctx),
1123                                  X86MCTargetExpr::GOTOFF, Ctx);
1124 }
1125
1126 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1127 /// jumptable.
1128 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1129                                                     SelectionDAG &DAG) const {
1130   if (!Subtarget->is64Bit())
1131     // This doesn't have DebugLoc associated with it, but is not really the
1132     // same as a Register.
1133     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1134                        getPointerTy());
1135   return Table;
1136 }
1137
1138 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1139 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1140 /// MCExpr.
1141 const MCExpr *X86TargetLowering::
1142 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1143                              MCContext &Ctx) const {
1144   // X86-64 uses RIP relative addressing based on the jump table label.
1145   if (Subtarget->isPICStyleRIPRel())
1146     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1147
1148   // Otherwise, the reference is relative to the PIC base.
1149   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1150 }
1151
1152 /// getFunctionAlignment - Return the Log2 alignment of this function.
1153 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1154   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1155 }
1156
1157 //===----------------------------------------------------------------------===//
1158 //               Return Value Calling Convention Implementation
1159 //===----------------------------------------------------------------------===//
1160
1161 #include "X86GenCallingConv.inc"
1162
1163 bool
1164 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1165                         const SmallVectorImpl<EVT> &OutTys,
1166                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1167                         SelectionDAG &DAG) {
1168   SmallVector<CCValAssign, 16> RVLocs;
1169   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1170                  RVLocs, *DAG.getContext());
1171   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1172 }
1173
1174 SDValue
1175 X86TargetLowering::LowerReturn(SDValue Chain,
1176                                CallingConv::ID CallConv, bool isVarArg,
1177                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1178                                DebugLoc dl, SelectionDAG &DAG) {
1179
1180   SmallVector<CCValAssign, 16> RVLocs;
1181   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1182                  RVLocs, *DAG.getContext());
1183   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1184
1185   // Add the regs to the liveout set for the function.
1186   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1187   for (unsigned i = 0; i != RVLocs.size(); ++i)
1188     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1189       MRI.addLiveOut(RVLocs[i].getLocReg());
1190
1191   SDValue Flag;
1192
1193   SmallVector<SDValue, 6> RetOps;
1194   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1195   // Operand #1 = Bytes To Pop
1196   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1197
1198   // Copy the result values into the output registers.
1199   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1200     CCValAssign &VA = RVLocs[i];
1201     assert(VA.isRegLoc() && "Can only return in registers!");
1202     SDValue ValToCopy = Outs[i].Val;
1203
1204     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1205     // the RET instruction and handled by the FP Stackifier.
1206     if (VA.getLocReg() == X86::ST0 ||
1207         VA.getLocReg() == X86::ST1) {
1208       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1209       // change the value to the FP stack register class.
1210       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1211         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1212       RetOps.push_back(ValToCopy);
1213       // Don't emit a copytoreg.
1214       continue;
1215     }
1216
1217     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1218     // which is returned in RAX / RDX.
1219     if (Subtarget->is64Bit()) {
1220       EVT ValVT = ValToCopy.getValueType();
1221       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1222         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1223         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1224           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1225       }
1226     }
1227
1228     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1229     Flag = Chain.getValue(1);
1230   }
1231
1232   // The x86-64 ABI for returning structs by value requires that we copy
1233   // the sret argument into %rax for the return. We saved the argument into
1234   // a virtual register in the entry block, so now we copy the value out
1235   // and into %rax.
1236   if (Subtarget->is64Bit() &&
1237       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1238     MachineFunction &MF = DAG.getMachineFunction();
1239     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1240     unsigned Reg = FuncInfo->getSRetReturnReg();
1241     if (!Reg) {
1242       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1243       FuncInfo->setSRetReturnReg(Reg);
1244     }
1245     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1246
1247     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1248     Flag = Chain.getValue(1);
1249
1250     // RAX now acts like a return value.
1251     MRI.addLiveOut(X86::RAX);
1252   }
1253
1254   RetOps[0] = Chain;  // Update chain.
1255
1256   // Add the flag if we have it.
1257   if (Flag.getNode())
1258     RetOps.push_back(Flag);
1259
1260   return DAG.getNode(X86ISD::RET_FLAG, dl,
1261                      MVT::Other, &RetOps[0], RetOps.size());
1262 }
1263
1264 /// LowerCallResult - Lower the result values of a call into the
1265 /// appropriate copies out of appropriate physical registers.
1266 ///
1267 SDValue
1268 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1269                                    CallingConv::ID CallConv, bool isVarArg,
1270                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1271                                    DebugLoc dl, SelectionDAG &DAG,
1272                                    SmallVectorImpl<SDValue> &InVals) {
1273
1274   // Assign locations to each value returned by this call.
1275   SmallVector<CCValAssign, 16> RVLocs;
1276   bool Is64Bit = Subtarget->is64Bit();
1277   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1278                  RVLocs, *DAG.getContext());
1279   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1280
1281   // Copy all of the result registers out of their specified physreg.
1282   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1283     CCValAssign &VA = RVLocs[i];
1284     EVT CopyVT = VA.getValVT();
1285
1286     // If this is x86-64, and we disabled SSE, we can't return FP values
1287     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1288         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1289       llvm_report_error("SSE register return with SSE disabled");
1290     }
1291
1292     // If this is a call to a function that returns an fp value on the floating
1293     // point stack, but where we prefer to use the value in xmm registers, copy
1294     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1295     if ((VA.getLocReg() == X86::ST0 ||
1296          VA.getLocReg() == X86::ST1) &&
1297         isScalarFPTypeInSSEReg(VA.getValVT())) {
1298       CopyVT = MVT::f80;
1299     }
1300
1301     SDValue Val;
1302     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1303       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1304       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1305         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1306                                    MVT::v2i64, InFlag).getValue(1);
1307         Val = Chain.getValue(0);
1308         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1309                           Val, DAG.getConstant(0, MVT::i64));
1310       } else {
1311         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1312                                    MVT::i64, InFlag).getValue(1);
1313         Val = Chain.getValue(0);
1314       }
1315       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1316     } else {
1317       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1318                                  CopyVT, InFlag).getValue(1);
1319       Val = Chain.getValue(0);
1320     }
1321     InFlag = Chain.getValue(2);
1322
1323     if (CopyVT != VA.getValVT()) {
1324       // Round the F80 the right size, which also moves to the appropriate xmm
1325       // register.
1326       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1327                         // This truncation won't change the value.
1328                         DAG.getIntPtrConstant(1));
1329     }
1330
1331     InVals.push_back(Val);
1332   }
1333
1334   return Chain;
1335 }
1336
1337
1338 //===----------------------------------------------------------------------===//
1339 //                C & StdCall & Fast Calling Convention implementation
1340 //===----------------------------------------------------------------------===//
1341 //  StdCall calling convention seems to be standard for many Windows' API
1342 //  routines and around. It differs from C calling convention just a little:
1343 //  callee should clean up the stack, not caller. Symbols should be also
1344 //  decorated in some fancy way :) It doesn't support any vector arguments.
1345 //  For info on fast calling convention see Fast Calling Convention (tail call)
1346 //  implementation LowerX86_32FastCCCallTo.
1347
1348 /// CallIsStructReturn - Determines whether a call uses struct return
1349 /// semantics.
1350 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1351   if (Outs.empty())
1352     return false;
1353
1354   return Outs[0].Flags.isSRet();
1355 }
1356
1357 /// ArgsAreStructReturn - Determines whether a function uses struct
1358 /// return semantics.
1359 static bool
1360 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1361   if (Ins.empty())
1362     return false;
1363
1364   return Ins[0].Flags.isSRet();
1365 }
1366
1367 /// IsCalleePop - Determines whether the callee is required to pop its
1368 /// own arguments. Callee pop is necessary to support tail calls.
1369 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1370   if (IsVarArg)
1371     return false;
1372
1373   switch (CallingConv) {
1374   default:
1375     return false;
1376   case CallingConv::X86_StdCall:
1377     return !Subtarget->is64Bit();
1378   case CallingConv::X86_FastCall:
1379     return !Subtarget->is64Bit();
1380   case CallingConv::Fast:
1381     return GuaranteedTailCallOpt;
1382   }
1383 }
1384
1385 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1386 /// given CallingConvention value.
1387 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1388   if (Subtarget->is64Bit()) {
1389     if (Subtarget->isTargetWin64())
1390       return CC_X86_Win64_C;
1391     else
1392       return CC_X86_64_C;
1393   }
1394
1395   if (CC == CallingConv::X86_FastCall)
1396     return CC_X86_32_FastCall;
1397   else if (CC == CallingConv::Fast)
1398     return CC_X86_32_FastCC;
1399   else
1400     return CC_X86_32_C;
1401 }
1402
1403 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1404 /// by "Src" to address "Dst" with size and alignment information specified by
1405 /// the specific parameter attribute. The copy will be passed as a byval
1406 /// function parameter.
1407 static SDValue
1408 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1409                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1410                           DebugLoc dl) {
1411   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1412   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1413                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1414 }
1415
1416 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1417 /// a tailcall target by changing its ABI.
1418 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1419   return GuaranteedTailCallOpt && CC == CallingConv::Fast;
1420 }
1421
1422 SDValue
1423 X86TargetLowering::LowerMemArgument(SDValue Chain,
1424                                     CallingConv::ID CallConv,
1425                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1426                                     DebugLoc dl, SelectionDAG &DAG,
1427                                     const CCValAssign &VA,
1428                                     MachineFrameInfo *MFI,
1429                                     unsigned i) {
1430   // Create the nodes corresponding to a load from this parameter slot.
1431   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1432   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1433   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1434   EVT ValVT;
1435
1436   // If value is passed by pointer we have address passed instead of the value
1437   // itself.
1438   if (VA.getLocInfo() == CCValAssign::Indirect)
1439     ValVT = VA.getLocVT();
1440   else
1441     ValVT = VA.getValVT();
1442
1443   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1444   // changed with more analysis.
1445   // In case of tail call optimization mark all arguments mutable. Since they
1446   // could be overwritten by lowering of arguments in case of a tail call.
1447   if (Flags.isByVal()) {
1448     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1449                                     VA.getLocMemOffset(), isImmutable, false);
1450     return DAG.getFrameIndex(FI, getPointerTy());
1451   } else {
1452     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1453                                     VA.getLocMemOffset(), isImmutable, false);
1454     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1455     return DAG.getLoad(ValVT, dl, Chain, FIN,
1456                        PseudoSourceValue::getFixedStack(FI), 0,
1457                        false, false, 0);
1458   }
1459 }
1460
1461 SDValue
1462 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1463                                         CallingConv::ID CallConv,
1464                                         bool isVarArg,
1465                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1466                                         DebugLoc dl,
1467                                         SelectionDAG &DAG,
1468                                         SmallVectorImpl<SDValue> &InVals) {
1469
1470   MachineFunction &MF = DAG.getMachineFunction();
1471   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1472
1473   const Function* Fn = MF.getFunction();
1474   if (Fn->hasExternalLinkage() &&
1475       Subtarget->isTargetCygMing() &&
1476       Fn->getName() == "main")
1477     FuncInfo->setForceFramePointer(true);
1478
1479   MachineFrameInfo *MFI = MF.getFrameInfo();
1480   bool Is64Bit = Subtarget->is64Bit();
1481   bool IsWin64 = Subtarget->isTargetWin64();
1482
1483   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1484          "Var args not supported with calling convention fastcc");
1485
1486   // Assign locations to all of the incoming arguments.
1487   SmallVector<CCValAssign, 16> ArgLocs;
1488   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1489                  ArgLocs, *DAG.getContext());
1490   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1491
1492   unsigned LastVal = ~0U;
1493   SDValue ArgValue;
1494   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1495     CCValAssign &VA = ArgLocs[i];
1496     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1497     // places.
1498     assert(VA.getValNo() != LastVal &&
1499            "Don't support value assigned to multiple locs yet");
1500     LastVal = VA.getValNo();
1501
1502     if (VA.isRegLoc()) {
1503       EVT RegVT = VA.getLocVT();
1504       TargetRegisterClass *RC = NULL;
1505       if (RegVT == MVT::i32)
1506         RC = X86::GR32RegisterClass;
1507       else if (Is64Bit && RegVT == MVT::i64)
1508         RC = X86::GR64RegisterClass;
1509       else if (RegVT == MVT::f32)
1510         RC = X86::FR32RegisterClass;
1511       else if (RegVT == MVT::f64)
1512         RC = X86::FR64RegisterClass;
1513       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1514         RC = X86::VR128RegisterClass;
1515       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1516         RC = X86::VR64RegisterClass;
1517       else
1518         llvm_unreachable("Unknown argument type!");
1519
1520       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1521       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1522
1523       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1524       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1525       // right size.
1526       if (VA.getLocInfo() == CCValAssign::SExt)
1527         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1528                                DAG.getValueType(VA.getValVT()));
1529       else if (VA.getLocInfo() == CCValAssign::ZExt)
1530         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1531                                DAG.getValueType(VA.getValVT()));
1532       else if (VA.getLocInfo() == CCValAssign::BCvt)
1533         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1534
1535       if (VA.isExtInLoc()) {
1536         // Handle MMX values passed in XMM regs.
1537         if (RegVT.isVector()) {
1538           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1539                                  ArgValue, DAG.getConstant(0, MVT::i64));
1540           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1541         } else
1542           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1543       }
1544     } else {
1545       assert(VA.isMemLoc());
1546       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1547     }
1548
1549     // If value is passed via pointer - do a load.
1550     if (VA.getLocInfo() == CCValAssign::Indirect)
1551       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1552                              false, false, 0);
1553
1554     InVals.push_back(ArgValue);
1555   }
1556
1557   // The x86-64 ABI for returning structs by value requires that we copy
1558   // the sret argument into %rax for the return. Save the argument into
1559   // a virtual register so that we can access it from the return points.
1560   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1561     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1562     unsigned Reg = FuncInfo->getSRetReturnReg();
1563     if (!Reg) {
1564       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1565       FuncInfo->setSRetReturnReg(Reg);
1566     }
1567     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1568     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1569   }
1570
1571   unsigned StackSize = CCInfo.getNextStackOffset();
1572   // Align stack specially for tail calls.
1573   if (FuncIsMadeTailCallSafe(CallConv))
1574     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1575
1576   // If the function takes variable number of arguments, make a frame index for
1577   // the start of the first vararg value... for expansion of llvm.va_start.
1578   if (isVarArg) {
1579     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1580       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1581     }
1582     if (Is64Bit) {
1583       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1584
1585       // FIXME: We should really autogenerate these arrays
1586       static const unsigned GPR64ArgRegsWin64[] = {
1587         X86::RCX, X86::RDX, X86::R8,  X86::R9
1588       };
1589       static const unsigned XMMArgRegsWin64[] = {
1590         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1591       };
1592       static const unsigned GPR64ArgRegs64Bit[] = {
1593         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1594       };
1595       static const unsigned XMMArgRegs64Bit[] = {
1596         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1597         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1598       };
1599       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1600
1601       if (IsWin64) {
1602         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1603         GPR64ArgRegs = GPR64ArgRegsWin64;
1604         XMMArgRegs = XMMArgRegsWin64;
1605       } else {
1606         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1607         GPR64ArgRegs = GPR64ArgRegs64Bit;
1608         XMMArgRegs = XMMArgRegs64Bit;
1609       }
1610       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1611                                                        TotalNumIntRegs);
1612       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1613                                                        TotalNumXMMRegs);
1614
1615       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1616       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1617              "SSE register cannot be used when SSE is disabled!");
1618       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1619              "SSE register cannot be used when SSE is disabled!");
1620       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1621         // Kernel mode asks for SSE to be disabled, so don't push them
1622         // on the stack.
1623         TotalNumXMMRegs = 0;
1624
1625       // For X86-64, if there are vararg parameters that are passed via
1626       // registers, then we must store them to their spots on the stack so they
1627       // may be loaded by deferencing the result of va_next.
1628       VarArgsGPOffset = NumIntRegs * 8;
1629       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1630       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1631                                                  TotalNumXMMRegs * 16, 16,
1632                                                  false);
1633
1634       // Store the integer parameter registers.
1635       SmallVector<SDValue, 8> MemOps;
1636       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1637       unsigned Offset = VarArgsGPOffset;
1638       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1639         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1640                                   DAG.getIntPtrConstant(Offset));
1641         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1642                                      X86::GR64RegisterClass);
1643         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1644         SDValue Store =
1645           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1646                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1647                        Offset, false, false, 0);
1648         MemOps.push_back(Store);
1649         Offset += 8;
1650       }
1651
1652       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1653         // Now store the XMM (fp + vector) parameter registers.
1654         SmallVector<SDValue, 11> SaveXMMOps;
1655         SaveXMMOps.push_back(Chain);
1656
1657         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1658         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1659         SaveXMMOps.push_back(ALVal);
1660
1661         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1662         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1663
1664         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1665           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1666                                        X86::VR128RegisterClass);
1667           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1668           SaveXMMOps.push_back(Val);
1669         }
1670         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1671                                      MVT::Other,
1672                                      &SaveXMMOps[0], SaveXMMOps.size()));
1673       }
1674
1675       if (!MemOps.empty())
1676         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1677                             &MemOps[0], MemOps.size());
1678     }
1679   }
1680
1681   // Some CCs need callee pop.
1682   if (IsCalleePop(isVarArg, CallConv)) {
1683     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1684   } else {
1685     BytesToPopOnReturn  = 0; // Callee pops nothing.
1686     // If this is an sret function, the return should pop the hidden pointer.
1687     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1688       BytesToPopOnReturn = 4;
1689   }
1690
1691   if (!Is64Bit) {
1692     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1693     if (CallConv == CallingConv::X86_FastCall)
1694       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1695   }
1696
1697   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1698
1699   return Chain;
1700 }
1701
1702 SDValue
1703 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1704                                     SDValue StackPtr, SDValue Arg,
1705                                     DebugLoc dl, SelectionDAG &DAG,
1706                                     const CCValAssign &VA,
1707                                     ISD::ArgFlagsTy Flags) {
1708   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1709   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1710   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1711   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1712   if (Flags.isByVal()) {
1713     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1714   }
1715   return DAG.getStore(Chain, dl, Arg, PtrOff,
1716                       PseudoSourceValue::getStack(), LocMemOffset,
1717                       false, false, 0);
1718 }
1719
1720 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1721 /// optimization is performed and it is required.
1722 SDValue
1723 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1724                                            SDValue &OutRetAddr, SDValue Chain,
1725                                            bool IsTailCall, bool Is64Bit,
1726                                            int FPDiff, DebugLoc dl) {
1727   // Adjust the Return address stack slot.
1728   EVT VT = getPointerTy();
1729   OutRetAddr = getReturnAddressFrameIndex(DAG);
1730
1731   // Load the "old" Return address.
1732   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1733   return SDValue(OutRetAddr.getNode(), 1);
1734 }
1735
1736 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1737 /// optimization is performed and it is required (FPDiff!=0).
1738 static SDValue
1739 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1740                          SDValue Chain, SDValue RetAddrFrIdx,
1741                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1742   // Store the return address to the appropriate stack slot.
1743   if (!FPDiff) return Chain;
1744   // Calculate the new stack slot for the return address.
1745   int SlotSize = Is64Bit ? 8 : 4;
1746   int NewReturnAddrFI =
1747     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1748   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1749   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1750   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1751                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1752                        false, false, 0);
1753   return Chain;
1754 }
1755
1756 SDValue
1757 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1758                              CallingConv::ID CallConv, bool isVarArg,
1759                              bool &isTailCall,
1760                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1761                              const SmallVectorImpl<ISD::InputArg> &Ins,
1762                              DebugLoc dl, SelectionDAG &DAG,
1763                              SmallVectorImpl<SDValue> &InVals) {
1764   MachineFunction &MF = DAG.getMachineFunction();
1765   bool Is64Bit        = Subtarget->is64Bit();
1766   bool IsStructRet    = CallIsStructReturn(Outs);
1767   bool IsSibcall      = false;
1768
1769   if (isTailCall) {
1770     // Check if it's really possible to do a tail call.
1771     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1772                                                    Outs, Ins, DAG);
1773
1774     // Sibcalls are automatically detected tailcalls which do not require
1775     // ABI changes.
1776     if (!GuaranteedTailCallOpt && isTailCall)
1777       IsSibcall = true;
1778
1779     if (isTailCall)
1780       ++NumTailCalls;
1781   }
1782
1783   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1784          "Var args not supported with calling convention fastcc");
1785
1786   // Analyze operands of the call, assigning locations to each operand.
1787   SmallVector<CCValAssign, 16> ArgLocs;
1788   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1789                  ArgLocs, *DAG.getContext());
1790   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1791
1792   // Get a count of how many bytes are to be pushed on the stack.
1793   unsigned NumBytes = CCInfo.getNextStackOffset();
1794   if (IsSibcall)
1795     // This is a sibcall. The memory operands are available in caller's
1796     // own caller's stack.
1797     NumBytes = 0;
1798   else if (GuaranteedTailCallOpt && CallConv == CallingConv::Fast)
1799     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1800
1801   int FPDiff = 0;
1802   if (isTailCall && !IsSibcall) {
1803     // Lower arguments at fp - stackoffset + fpdiff.
1804     unsigned NumBytesCallerPushed =
1805       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1806     FPDiff = NumBytesCallerPushed - NumBytes;
1807
1808     // Set the delta of movement of the returnaddr stackslot.
1809     // But only set if delta is greater than previous delta.
1810     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1811       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1812   }
1813
1814   if (!IsSibcall)
1815     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1816
1817   SDValue RetAddrFrIdx;
1818   // Load return adress for tail calls.
1819   if (isTailCall && FPDiff)
1820     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1821                                     Is64Bit, FPDiff, dl);
1822
1823   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1824   SmallVector<SDValue, 8> MemOpChains;
1825   SDValue StackPtr;
1826
1827   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1828   // of tail call optimization arguments are handle later.
1829   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1830     CCValAssign &VA = ArgLocs[i];
1831     EVT RegVT = VA.getLocVT();
1832     SDValue Arg = Outs[i].Val;
1833     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1834     bool isByVal = Flags.isByVal();
1835
1836     // Promote the value if needed.
1837     switch (VA.getLocInfo()) {
1838     default: llvm_unreachable("Unknown loc info!");
1839     case CCValAssign::Full: break;
1840     case CCValAssign::SExt:
1841       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1842       break;
1843     case CCValAssign::ZExt:
1844       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1845       break;
1846     case CCValAssign::AExt:
1847       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1848         // Special case: passing MMX values in XMM registers.
1849         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1850         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1851         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1852       } else
1853         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1854       break;
1855     case CCValAssign::BCvt:
1856       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1857       break;
1858     case CCValAssign::Indirect: {
1859       // Store the argument.
1860       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1861       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1862       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1863                            PseudoSourceValue::getFixedStack(FI), 0,
1864                            false, false, 0);
1865       Arg = SpillSlot;
1866       break;
1867     }
1868     }
1869
1870     if (VA.isRegLoc()) {
1871       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1872     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1873       assert(VA.isMemLoc());
1874       if (StackPtr.getNode() == 0)
1875         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1876       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1877                                              dl, DAG, VA, Flags));
1878     }
1879   }
1880
1881   if (!MemOpChains.empty())
1882     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1883                         &MemOpChains[0], MemOpChains.size());
1884
1885   // Build a sequence of copy-to-reg nodes chained together with token chain
1886   // and flag operands which copy the outgoing args into registers.
1887   SDValue InFlag;
1888   // Tail call byval lowering might overwrite argument registers so in case of
1889   // tail call optimization the copies to registers are lowered later.
1890   if (!isTailCall)
1891     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1892       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1893                                RegsToPass[i].second, InFlag);
1894       InFlag = Chain.getValue(1);
1895     }
1896
1897   if (Subtarget->isPICStyleGOT()) {
1898     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1899     // GOT pointer.
1900     if (!isTailCall) {
1901       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1902                                DAG.getNode(X86ISD::GlobalBaseReg,
1903                                            DebugLoc::getUnknownLoc(),
1904                                            getPointerTy()),
1905                                InFlag);
1906       InFlag = Chain.getValue(1);
1907     } else {
1908       // If we are tail calling and generating PIC/GOT style code load the
1909       // address of the callee into ECX. The value in ecx is used as target of
1910       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1911       // for tail calls on PIC/GOT architectures. Normally we would just put the
1912       // address of GOT into ebx and then call target@PLT. But for tail calls
1913       // ebx would be restored (since ebx is callee saved) before jumping to the
1914       // target@PLT.
1915
1916       // Note: The actual moving to ECX is done further down.
1917       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1918       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1919           !G->getGlobal()->hasProtectedVisibility())
1920         Callee = LowerGlobalAddress(Callee, DAG);
1921       else if (isa<ExternalSymbolSDNode>(Callee))
1922         Callee = LowerExternalSymbol(Callee, DAG);
1923     }
1924   }
1925
1926   if (Is64Bit && isVarArg) {
1927     // From AMD64 ABI document:
1928     // For calls that may call functions that use varargs or stdargs
1929     // (prototype-less calls or calls to functions containing ellipsis (...) in
1930     // the declaration) %al is used as hidden argument to specify the number
1931     // of SSE registers used. The contents of %al do not need to match exactly
1932     // the number of registers, but must be an ubound on the number of SSE
1933     // registers used and is in the range 0 - 8 inclusive.
1934
1935     // FIXME: Verify this on Win64
1936     // Count the number of XMM registers allocated.
1937     static const unsigned XMMArgRegs[] = {
1938       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1939       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1940     };
1941     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1942     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1943            && "SSE registers cannot be used when SSE is disabled");
1944
1945     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1946                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1947     InFlag = Chain.getValue(1);
1948   }
1949
1950
1951   // For tail calls lower the arguments to the 'real' stack slot.
1952   if (isTailCall) {
1953     // Force all the incoming stack arguments to be loaded from the stack
1954     // before any new outgoing arguments are stored to the stack, because the
1955     // outgoing stack slots may alias the incoming argument stack slots, and
1956     // the alias isn't otherwise explicit. This is slightly more conservative
1957     // than necessary, because it means that each store effectively depends
1958     // on every argument instead of just those arguments it would clobber.
1959     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1960
1961     SmallVector<SDValue, 8> MemOpChains2;
1962     SDValue FIN;
1963     int FI = 0;
1964     // Do not flag preceeding copytoreg stuff together with the following stuff.
1965     InFlag = SDValue();
1966     if (GuaranteedTailCallOpt) {
1967       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1968         CCValAssign &VA = ArgLocs[i];
1969         if (VA.isRegLoc())
1970           continue;
1971         assert(VA.isMemLoc());
1972         SDValue Arg = Outs[i].Val;
1973         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1974         // Create frame index.
1975         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1976         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1977         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1978         FIN = DAG.getFrameIndex(FI, getPointerTy());
1979
1980         if (Flags.isByVal()) {
1981           // Copy relative to framepointer.
1982           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1983           if (StackPtr.getNode() == 0)
1984             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1985                                           getPointerTy());
1986           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1987
1988           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1989                                                            ArgChain,
1990                                                            Flags, DAG, dl));
1991         } else {
1992           // Store relative to framepointer.
1993           MemOpChains2.push_back(
1994             DAG.getStore(ArgChain, dl, Arg, FIN,
1995                          PseudoSourceValue::getFixedStack(FI), 0,
1996                          false, false, 0));
1997         }
1998       }
1999     }
2000
2001     if (!MemOpChains2.empty())
2002       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2003                           &MemOpChains2[0], MemOpChains2.size());
2004
2005     // Copy arguments to their registers.
2006     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2007       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2008                                RegsToPass[i].second, InFlag);
2009       InFlag = Chain.getValue(1);
2010     }
2011     InFlag =SDValue();
2012
2013     // Store the return address to the appropriate stack slot.
2014     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2015                                      FPDiff, dl);
2016   }
2017
2018   bool WasGlobalOrExternal = false;
2019   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2020     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2021     // In the 64-bit large code model, we have to make all calls
2022     // through a register, since the call instruction's 32-bit
2023     // pc-relative offset may not be large enough to hold the whole
2024     // address.
2025   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2026     WasGlobalOrExternal = true;
2027     // If the callee is a GlobalAddress node (quite common, every direct call
2028     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2029     // it.
2030
2031     // We should use extra load for direct calls to dllimported functions in
2032     // non-JIT mode.
2033     GlobalValue *GV = G->getGlobal();
2034     if (!GV->hasDLLImportLinkage()) {
2035       unsigned char OpFlags = 0;
2036
2037       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2038       // external symbols most go through the PLT in PIC mode.  If the symbol
2039       // has hidden or protected visibility, or if it is static or local, then
2040       // we don't need to use the PLT - we can directly call it.
2041       if (Subtarget->isTargetELF() &&
2042           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2043           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2044         OpFlags = X86II::MO_PLT;
2045       } else if (Subtarget->isPICStyleStubAny() &&
2046                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2047                Subtarget->getDarwinVers() < 9) {
2048         // PC-relative references to external symbols should go through $stub,
2049         // unless we're building with the leopard linker or later, which
2050         // automatically synthesizes these stubs.
2051         OpFlags = X86II::MO_DARWIN_STUB;
2052       }
2053
2054       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2055                                           G->getOffset(), OpFlags);
2056     }
2057   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2058     WasGlobalOrExternal = true;
2059     unsigned char OpFlags = 0;
2060
2061     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2062     // symbols should go through the PLT.
2063     if (Subtarget->isTargetELF() &&
2064         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2065       OpFlags = X86II::MO_PLT;
2066     } else if (Subtarget->isPICStyleStubAny() &&
2067              Subtarget->getDarwinVers() < 9) {
2068       // PC-relative references to external symbols should go through $stub,
2069       // unless we're building with the leopard linker or later, which
2070       // automatically synthesizes these stubs.
2071       OpFlags = X86II::MO_DARWIN_STUB;
2072     }
2073
2074     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2075                                          OpFlags);
2076   }
2077
2078   if (isTailCall && !WasGlobalOrExternal) {
2079     // Force the address into a (call preserved) caller-saved register since
2080     // tailcall must happen after callee-saved registers are poped.
2081     // FIXME: Give it a special register class that contains caller-saved
2082     // register instead?
2083     unsigned TCReg = Is64Bit ? X86::R11 : X86::EAX;
2084     Chain = DAG.getCopyToReg(Chain,  dl,
2085                              DAG.getRegister(TCReg, getPointerTy()),
2086                              Callee,InFlag);
2087     Callee = DAG.getRegister(TCReg, getPointerTy());
2088   }
2089
2090   // Returns a chain & a flag for retval copy to use.
2091   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2092   SmallVector<SDValue, 8> Ops;
2093
2094   if (!IsSibcall && isTailCall) {
2095     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2096                            DAG.getIntPtrConstant(0, true), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100   Ops.push_back(Chain);
2101   Ops.push_back(Callee);
2102
2103   if (isTailCall)
2104     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2105
2106   // Add argument registers to the end of the list so that they are known live
2107   // into the call.
2108   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2109     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2110                                   RegsToPass[i].second.getValueType()));
2111
2112   // Add an implicit use GOT pointer in EBX.
2113   if (!isTailCall && Subtarget->isPICStyleGOT())
2114     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2115
2116   // Add an implicit use of AL for x86 vararg functions.
2117   if (Is64Bit && isVarArg)
2118     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2119
2120   if (InFlag.getNode())
2121     Ops.push_back(InFlag);
2122
2123   if (isTailCall) {
2124     // If this is the first return lowered for this function, add the regs
2125     // to the liveout set for the function.
2126     if (MF.getRegInfo().liveout_empty()) {
2127       SmallVector<CCValAssign, 16> RVLocs;
2128       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2129                      *DAG.getContext());
2130       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2131       for (unsigned i = 0; i != RVLocs.size(); ++i)
2132         if (RVLocs[i].isRegLoc())
2133           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2134     }
2135
2136     assert(((Callee.getOpcode() == ISD::Register &&
2137                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2138                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2139               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2140               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2141            "Expecting a global address, external symbol, or scratch register");
2142
2143     return DAG.getNode(X86ISD::TC_RETURN, dl,
2144                        NodeTys, &Ops[0], Ops.size());
2145   }
2146
2147   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2148   InFlag = Chain.getValue(1);
2149
2150   // Create the CALLSEQ_END node.
2151   unsigned NumBytesForCalleeToPush;
2152   if (IsCalleePop(isVarArg, CallConv))
2153     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2154   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2155     // If this is a call to a struct-return function, the callee
2156     // pops the hidden struct pointer, so we have to push it back.
2157     // This is common for Darwin/X86, Linux & Mingw32 targets.
2158     NumBytesForCalleeToPush = 4;
2159   else
2160     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2161
2162   // Returns a flag for retval copy to use.
2163   if (!IsSibcall) {
2164     Chain = DAG.getCALLSEQ_END(Chain,
2165                                DAG.getIntPtrConstant(NumBytes, true),
2166                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2167                                                      true),
2168                                InFlag);
2169     InFlag = Chain.getValue(1);
2170   }
2171
2172   // Handle result values, copying them out of physregs into vregs that we
2173   // return.
2174   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2175                          Ins, dl, DAG, InVals);
2176 }
2177
2178
2179 //===----------------------------------------------------------------------===//
2180 //                Fast Calling Convention (tail call) implementation
2181 //===----------------------------------------------------------------------===//
2182
2183 //  Like std call, callee cleans arguments, convention except that ECX is
2184 //  reserved for storing the tail called function address. Only 2 registers are
2185 //  free for argument passing (inreg). Tail call optimization is performed
2186 //  provided:
2187 //                * tailcallopt is enabled
2188 //                * caller/callee are fastcc
2189 //  On X86_64 architecture with GOT-style position independent code only local
2190 //  (within module) calls are supported at the moment.
2191 //  To keep the stack aligned according to platform abi the function
2192 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2193 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2194 //  If a tail called function callee has more arguments than the caller the
2195 //  caller needs to make sure that there is room to move the RETADDR to. This is
2196 //  achieved by reserving an area the size of the argument delta right after the
2197 //  original REtADDR, but before the saved framepointer or the spilled registers
2198 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2199 //  stack layout:
2200 //    arg1
2201 //    arg2
2202 //    RETADDR
2203 //    [ new RETADDR
2204 //      move area ]
2205 //    (possible EBP)
2206 //    ESI
2207 //    EDI
2208 //    local1 ..
2209
2210 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2211 /// for a 16 byte align requirement.
2212 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2213                                                         SelectionDAG& DAG) {
2214   MachineFunction &MF = DAG.getMachineFunction();
2215   const TargetMachine &TM = MF.getTarget();
2216   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2217   unsigned StackAlignment = TFI.getStackAlignment();
2218   uint64_t AlignMask = StackAlignment - 1;
2219   int64_t Offset = StackSize;
2220   uint64_t SlotSize = TD->getPointerSize();
2221   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2222     // Number smaller than 12 so just add the difference.
2223     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2224   } else {
2225     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2226     Offset = ((~AlignMask) & Offset) + StackAlignment +
2227       (StackAlignment-SlotSize);
2228   }
2229   return Offset;
2230 }
2231
2232 /// MatchingStackOffset - Return true if the given stack call argument is
2233 /// already available in the same position (relatively) of the caller's
2234 /// incoming argument stack.
2235 static
2236 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2237                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2238                          const X86InstrInfo *TII) {
2239   int FI;
2240   if (Arg.getOpcode() == ISD::CopyFromReg) {
2241     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2242     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2243       return false;
2244     MachineInstr *Def = MRI->getVRegDef(VR);
2245     if (!Def)
2246       return false;
2247     if (!Flags.isByVal()) {
2248       if (!TII->isLoadFromStackSlot(Def, FI))
2249         return false;
2250     } else {
2251       unsigned Opcode = Def->getOpcode();
2252       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2253           Def->getOperand(1).isFI()) {
2254         FI = Def->getOperand(1).getIndex();
2255         if (MFI->getObjectSize(FI) != Flags.getByValSize())
2256           return false;
2257       } else
2258         return false;
2259     }
2260   } else {
2261     LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg);
2262     if (!Ld)
2263       return false;
2264     SDValue Ptr = Ld->getBasePtr();
2265     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2266     if (!FINode)
2267       return false;
2268     FI = FINode->getIndex();
2269   }
2270
2271   if (!MFI->isFixedObjectIndex(FI))
2272     return false;
2273   return Offset == MFI->getObjectOffset(FI);
2274 }
2275
2276 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2277 /// for tail call optimization. Targets which want to do tail call
2278 /// optimization should implement this function.
2279 bool
2280 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2281                                                      CallingConv::ID CalleeCC,
2282                                                      bool isVarArg,
2283                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2284                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2285                                                      SelectionDAG& DAG) const {
2286   if (CalleeCC != CallingConv::Fast &&
2287       CalleeCC != CallingConv::C)
2288     return false;
2289
2290   // If -tailcallopt is specified, make fastcc functions tail-callable.
2291   const Function *CallerF = DAG.getMachineFunction().getFunction();
2292   if (GuaranteedTailCallOpt) {
2293     if (CalleeCC == CallingConv::Fast &&
2294         CallerF->getCallingConv() == CalleeCC)
2295       return true;
2296     return false;
2297   }
2298
2299   // Look for obvious safe cases to perform tail call optimization that does not
2300   // requite ABI changes. This is what gcc calls sibcall.
2301
2302   // Do not tail call optimize vararg calls for now.
2303   if (isVarArg)
2304     return false;
2305
2306   // If the callee takes no arguments then go on to check the results of the
2307   // call.
2308   if (!Outs.empty()) {
2309     // Check if stack adjustment is needed. For now, do not do this if any
2310     // argument is passed on the stack.
2311     SmallVector<CCValAssign, 16> ArgLocs;
2312     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2313                    ArgLocs, *DAG.getContext());
2314     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2315     if (CCInfo.getNextStackOffset()) {
2316       MachineFunction &MF = DAG.getMachineFunction();
2317       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2318         return false;
2319       if (Subtarget->isTargetWin64())
2320         // Win64 ABI has additional complications.
2321         return false;
2322
2323       // Check if the arguments are already laid out in the right way as
2324       // the caller's fixed stack objects.
2325       MachineFrameInfo *MFI = MF.getFrameInfo();
2326       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2327       const X86InstrInfo *TII =
2328         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2329       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2330         CCValAssign &VA = ArgLocs[i];
2331         EVT RegVT = VA.getLocVT();
2332         SDValue Arg = Outs[i].Val;
2333         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2334         if (VA.getLocInfo() == CCValAssign::Indirect)
2335           return false;
2336         if (!VA.isRegLoc()) {
2337           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2338                                    MFI, MRI, TII))
2339             return false;
2340         }
2341       }
2342     }
2343   }
2344
2345   return true;
2346 }
2347
2348 FastISel *
2349 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2350                             DwarfWriter *dw,
2351                             DenseMap<const Value *, unsigned> &vm,
2352                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2353                             DenseMap<const AllocaInst *, int> &am
2354 #ifndef NDEBUG
2355                           , SmallSet<Instruction*, 8> &cil
2356 #endif
2357                                   ) {
2358   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2359 #ifndef NDEBUG
2360                              , cil
2361 #endif
2362                              );
2363 }
2364
2365
2366 //===----------------------------------------------------------------------===//
2367 //                           Other Lowering Hooks
2368 //===----------------------------------------------------------------------===//
2369
2370
2371 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2372   MachineFunction &MF = DAG.getMachineFunction();
2373   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2374   int ReturnAddrIndex = FuncInfo->getRAIndex();
2375
2376   if (ReturnAddrIndex == 0) {
2377     // Set up a frame object for the return address.
2378     uint64_t SlotSize = TD->getPointerSize();
2379     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2380                                                            false, false);
2381     FuncInfo->setRAIndex(ReturnAddrIndex);
2382   }
2383
2384   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2385 }
2386
2387
2388 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2389                                        bool hasSymbolicDisplacement) {
2390   // Offset should fit into 32 bit immediate field.
2391   if (!isInt32(Offset))
2392     return false;
2393
2394   // If we don't have a symbolic displacement - we don't have any extra
2395   // restrictions.
2396   if (!hasSymbolicDisplacement)
2397     return true;
2398
2399   // FIXME: Some tweaks might be needed for medium code model.
2400   if (M != CodeModel::Small && M != CodeModel::Kernel)
2401     return false;
2402
2403   // For small code model we assume that latest object is 16MB before end of 31
2404   // bits boundary. We may also accept pretty large negative constants knowing
2405   // that all objects are in the positive half of address space.
2406   if (M == CodeModel::Small && Offset < 16*1024*1024)
2407     return true;
2408
2409   // For kernel code model we know that all object resist in the negative half
2410   // of 32bits address space. We may not accept negative offsets, since they may
2411   // be just off and we may accept pretty large positive ones.
2412   if (M == CodeModel::Kernel && Offset > 0)
2413     return true;
2414
2415   return false;
2416 }
2417
2418 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2419 /// specific condition code, returning the condition code and the LHS/RHS of the
2420 /// comparison to make.
2421 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2422                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2423   if (!isFP) {
2424     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2425       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2426         // X > -1   -> X == 0, jump !sign.
2427         RHS = DAG.getConstant(0, RHS.getValueType());
2428         return X86::COND_NS;
2429       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2430         // X < 0   -> X == 0, jump on sign.
2431         return X86::COND_S;
2432       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2433         // X < 1   -> X <= 0
2434         RHS = DAG.getConstant(0, RHS.getValueType());
2435         return X86::COND_LE;
2436       }
2437     }
2438
2439     switch (SetCCOpcode) {
2440     default: llvm_unreachable("Invalid integer condition!");
2441     case ISD::SETEQ:  return X86::COND_E;
2442     case ISD::SETGT:  return X86::COND_G;
2443     case ISD::SETGE:  return X86::COND_GE;
2444     case ISD::SETLT:  return X86::COND_L;
2445     case ISD::SETLE:  return X86::COND_LE;
2446     case ISD::SETNE:  return X86::COND_NE;
2447     case ISD::SETULT: return X86::COND_B;
2448     case ISD::SETUGT: return X86::COND_A;
2449     case ISD::SETULE: return X86::COND_BE;
2450     case ISD::SETUGE: return X86::COND_AE;
2451     }
2452   }
2453
2454   // First determine if it is required or is profitable to flip the operands.
2455
2456   // If LHS is a foldable load, but RHS is not, flip the condition.
2457   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2458       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2459     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2460     std::swap(LHS, RHS);
2461   }
2462
2463   switch (SetCCOpcode) {
2464   default: break;
2465   case ISD::SETOLT:
2466   case ISD::SETOLE:
2467   case ISD::SETUGT:
2468   case ISD::SETUGE:
2469     std::swap(LHS, RHS);
2470     break;
2471   }
2472
2473   // On a floating point condition, the flags are set as follows:
2474   // ZF  PF  CF   op
2475   //  0 | 0 | 0 | X > Y
2476   //  0 | 0 | 1 | X < Y
2477   //  1 | 0 | 0 | X == Y
2478   //  1 | 1 | 1 | unordered
2479   switch (SetCCOpcode) {
2480   default: llvm_unreachable("Condcode should be pre-legalized away");
2481   case ISD::SETUEQ:
2482   case ISD::SETEQ:   return X86::COND_E;
2483   case ISD::SETOLT:              // flipped
2484   case ISD::SETOGT:
2485   case ISD::SETGT:   return X86::COND_A;
2486   case ISD::SETOLE:              // flipped
2487   case ISD::SETOGE:
2488   case ISD::SETGE:   return X86::COND_AE;
2489   case ISD::SETUGT:              // flipped
2490   case ISD::SETULT:
2491   case ISD::SETLT:   return X86::COND_B;
2492   case ISD::SETUGE:              // flipped
2493   case ISD::SETULE:
2494   case ISD::SETLE:   return X86::COND_BE;
2495   case ISD::SETONE:
2496   case ISD::SETNE:   return X86::COND_NE;
2497   case ISD::SETUO:   return X86::COND_P;
2498   case ISD::SETO:    return X86::COND_NP;
2499   case ISD::SETOEQ:
2500   case ISD::SETUNE:  return X86::COND_INVALID;
2501   }
2502 }
2503
2504 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2505 /// code. Current x86 isa includes the following FP cmov instructions:
2506 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2507 static bool hasFPCMov(unsigned X86CC) {
2508   switch (X86CC) {
2509   default:
2510     return false;
2511   case X86::COND_B:
2512   case X86::COND_BE:
2513   case X86::COND_E:
2514   case X86::COND_P:
2515   case X86::COND_A:
2516   case X86::COND_AE:
2517   case X86::COND_NE:
2518   case X86::COND_NP:
2519     return true;
2520   }
2521 }
2522
2523 /// isFPImmLegal - Returns true if the target can instruction select the
2524 /// specified FP immediate natively. If false, the legalizer will
2525 /// materialize the FP immediate as a load from a constant pool.
2526 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2527   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2528     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2529       return true;
2530   }
2531   return false;
2532 }
2533
2534 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2535 /// the specified range (L, H].
2536 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2537   return (Val < 0) || (Val >= Low && Val < Hi);
2538 }
2539
2540 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2541 /// specified value.
2542 static bool isUndefOrEqual(int Val, int CmpVal) {
2543   if (Val < 0 || Val == CmpVal)
2544     return true;
2545   return false;
2546 }
2547
2548 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2549 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2550 /// the second operand.
2551 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2552   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2553     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2554   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2555     return (Mask[0] < 2 && Mask[1] < 2);
2556   return false;
2557 }
2558
2559 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2560   SmallVector<int, 8> M;
2561   N->getMask(M);
2562   return ::isPSHUFDMask(M, N->getValueType(0));
2563 }
2564
2565 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2566 /// is suitable for input to PSHUFHW.
2567 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2568   if (VT != MVT::v8i16)
2569     return false;
2570
2571   // Lower quadword copied in order or undef.
2572   for (int i = 0; i != 4; ++i)
2573     if (Mask[i] >= 0 && Mask[i] != i)
2574       return false;
2575
2576   // Upper quadword shuffled.
2577   for (int i = 4; i != 8; ++i)
2578     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2579       return false;
2580
2581   return true;
2582 }
2583
2584 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2585   SmallVector<int, 8> M;
2586   N->getMask(M);
2587   return ::isPSHUFHWMask(M, N->getValueType(0));
2588 }
2589
2590 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2591 /// is suitable for input to PSHUFLW.
2592 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2593   if (VT != MVT::v8i16)
2594     return false;
2595
2596   // Upper quadword copied in order.
2597   for (int i = 4; i != 8; ++i)
2598     if (Mask[i] >= 0 && Mask[i] != i)
2599       return false;
2600
2601   // Lower quadword shuffled.
2602   for (int i = 0; i != 4; ++i)
2603     if (Mask[i] >= 4)
2604       return false;
2605
2606   return true;
2607 }
2608
2609 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2610   SmallVector<int, 8> M;
2611   N->getMask(M);
2612   return ::isPSHUFLWMask(M, N->getValueType(0));
2613 }
2614
2615 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2616 /// is suitable for input to PALIGNR.
2617 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2618                           bool hasSSSE3) {
2619   int i, e = VT.getVectorNumElements();
2620
2621   // Do not handle v2i64 / v2f64 shuffles with palignr.
2622   if (e < 4 || !hasSSSE3)
2623     return false;
2624
2625   for (i = 0; i != e; ++i)
2626     if (Mask[i] >= 0)
2627       break;
2628
2629   // All undef, not a palignr.
2630   if (i == e)
2631     return false;
2632
2633   // Determine if it's ok to perform a palignr with only the LHS, since we
2634   // don't have access to the actual shuffle elements to see if RHS is undef.
2635   bool Unary = Mask[i] < (int)e;
2636   bool NeedsUnary = false;
2637
2638   int s = Mask[i] - i;
2639
2640   // Check the rest of the elements to see if they are consecutive.
2641   for (++i; i != e; ++i) {
2642     int m = Mask[i];
2643     if (m < 0)
2644       continue;
2645
2646     Unary = Unary && (m < (int)e);
2647     NeedsUnary = NeedsUnary || (m < s);
2648
2649     if (NeedsUnary && !Unary)
2650       return false;
2651     if (Unary && m != ((s+i) & (e-1)))
2652       return false;
2653     if (!Unary && m != (s+i))
2654       return false;
2655   }
2656   return true;
2657 }
2658
2659 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2660   SmallVector<int, 8> M;
2661   N->getMask(M);
2662   return ::isPALIGNRMask(M, N->getValueType(0), true);
2663 }
2664
2665 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2666 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2667 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2668   int NumElems = VT.getVectorNumElements();
2669   if (NumElems != 2 && NumElems != 4)
2670     return false;
2671
2672   int Half = NumElems / 2;
2673   for (int i = 0; i < Half; ++i)
2674     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2675       return false;
2676   for (int i = Half; i < NumElems; ++i)
2677     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2678       return false;
2679
2680   return true;
2681 }
2682
2683 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2684   SmallVector<int, 8> M;
2685   N->getMask(M);
2686   return ::isSHUFPMask(M, N->getValueType(0));
2687 }
2688
2689 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2690 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2691 /// half elements to come from vector 1 (which would equal the dest.) and
2692 /// the upper half to come from vector 2.
2693 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2694   int NumElems = VT.getVectorNumElements();
2695
2696   if (NumElems != 2 && NumElems != 4)
2697     return false;
2698
2699   int Half = NumElems / 2;
2700   for (int i = 0; i < Half; ++i)
2701     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2702       return false;
2703   for (int i = Half; i < NumElems; ++i)
2704     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2705       return false;
2706   return true;
2707 }
2708
2709 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2710   SmallVector<int, 8> M;
2711   N->getMask(M);
2712   return isCommutedSHUFPMask(M, N->getValueType(0));
2713 }
2714
2715 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2716 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2717 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2718   if (N->getValueType(0).getVectorNumElements() != 4)
2719     return false;
2720
2721   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2722   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2723          isUndefOrEqual(N->getMaskElt(1), 7) &&
2724          isUndefOrEqual(N->getMaskElt(2), 2) &&
2725          isUndefOrEqual(N->getMaskElt(3), 3);
2726 }
2727
2728 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2729 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2730 /// <2, 3, 2, 3>
2731 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2732   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2733
2734   if (NumElems != 4)
2735     return false;
2736
2737   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2738   isUndefOrEqual(N->getMaskElt(1), 3) &&
2739   isUndefOrEqual(N->getMaskElt(2), 2) &&
2740   isUndefOrEqual(N->getMaskElt(3), 3);
2741 }
2742
2743 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2744 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2745 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2746   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2747
2748   if (NumElems != 2 && NumElems != 4)
2749     return false;
2750
2751   for (unsigned i = 0; i < NumElems/2; ++i)
2752     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2753       return false;
2754
2755   for (unsigned i = NumElems/2; i < NumElems; ++i)
2756     if (!isUndefOrEqual(N->getMaskElt(i), i))
2757       return false;
2758
2759   return true;
2760 }
2761
2762 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2763 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2764 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2765   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2766
2767   if (NumElems != 2 && NumElems != 4)
2768     return false;
2769
2770   for (unsigned i = 0; i < NumElems/2; ++i)
2771     if (!isUndefOrEqual(N->getMaskElt(i), i))
2772       return false;
2773
2774   for (unsigned i = 0; i < NumElems/2; ++i)
2775     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2776       return false;
2777
2778   return true;
2779 }
2780
2781 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2782 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2783 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2784                          bool V2IsSplat = false) {
2785   int NumElts = VT.getVectorNumElements();
2786   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2787     return false;
2788
2789   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2790     int BitI  = Mask[i];
2791     int BitI1 = Mask[i+1];
2792     if (!isUndefOrEqual(BitI, j))
2793       return false;
2794     if (V2IsSplat) {
2795       if (!isUndefOrEqual(BitI1, NumElts))
2796         return false;
2797     } else {
2798       if (!isUndefOrEqual(BitI1, j + NumElts))
2799         return false;
2800     }
2801   }
2802   return true;
2803 }
2804
2805 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2806   SmallVector<int, 8> M;
2807   N->getMask(M);
2808   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2809 }
2810
2811 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2812 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2813 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2814                          bool V2IsSplat = false) {
2815   int NumElts = VT.getVectorNumElements();
2816   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2817     return false;
2818
2819   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2820     int BitI  = Mask[i];
2821     int BitI1 = Mask[i+1];
2822     if (!isUndefOrEqual(BitI, j + NumElts/2))
2823       return false;
2824     if (V2IsSplat) {
2825       if (isUndefOrEqual(BitI1, NumElts))
2826         return false;
2827     } else {
2828       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2829         return false;
2830     }
2831   }
2832   return true;
2833 }
2834
2835 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2836   SmallVector<int, 8> M;
2837   N->getMask(M);
2838   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2839 }
2840
2841 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2842 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2843 /// <0, 0, 1, 1>
2844 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2845   int NumElems = VT.getVectorNumElements();
2846   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2847     return false;
2848
2849   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2850     int BitI  = Mask[i];
2851     int BitI1 = Mask[i+1];
2852     if (!isUndefOrEqual(BitI, j))
2853       return false;
2854     if (!isUndefOrEqual(BitI1, j))
2855       return false;
2856   }
2857   return true;
2858 }
2859
2860 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2861   SmallVector<int, 8> M;
2862   N->getMask(M);
2863   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2864 }
2865
2866 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2867 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2868 /// <2, 2, 3, 3>
2869 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2870   int NumElems = VT.getVectorNumElements();
2871   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2872     return false;
2873
2874   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2875     int BitI  = Mask[i];
2876     int BitI1 = Mask[i+1];
2877     if (!isUndefOrEqual(BitI, j))
2878       return false;
2879     if (!isUndefOrEqual(BitI1, j))
2880       return false;
2881   }
2882   return true;
2883 }
2884
2885 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2886   SmallVector<int, 8> M;
2887   N->getMask(M);
2888   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2889 }
2890
2891 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2892 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2893 /// MOVSD, and MOVD, i.e. setting the lowest element.
2894 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2895   if (VT.getVectorElementType().getSizeInBits() < 32)
2896     return false;
2897
2898   int NumElts = VT.getVectorNumElements();
2899
2900   if (!isUndefOrEqual(Mask[0], NumElts))
2901     return false;
2902
2903   for (int i = 1; i < NumElts; ++i)
2904     if (!isUndefOrEqual(Mask[i], i))
2905       return false;
2906
2907   return true;
2908 }
2909
2910 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2911   SmallVector<int, 8> M;
2912   N->getMask(M);
2913   return ::isMOVLMask(M, N->getValueType(0));
2914 }
2915
2916 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2917 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2918 /// element of vector 2 and the other elements to come from vector 1 in order.
2919 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2920                                bool V2IsSplat = false, bool V2IsUndef = false) {
2921   int NumOps = VT.getVectorNumElements();
2922   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2923     return false;
2924
2925   if (!isUndefOrEqual(Mask[0], 0))
2926     return false;
2927
2928   for (int i = 1; i < NumOps; ++i)
2929     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2930           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2931           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2932       return false;
2933
2934   return true;
2935 }
2936
2937 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2938                            bool V2IsUndef = false) {
2939   SmallVector<int, 8> M;
2940   N->getMask(M);
2941   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2942 }
2943
2944 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2945 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2946 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2947   if (N->getValueType(0).getVectorNumElements() != 4)
2948     return false;
2949
2950   // Expect 1, 1, 3, 3
2951   for (unsigned i = 0; i < 2; ++i) {
2952     int Elt = N->getMaskElt(i);
2953     if (Elt >= 0 && Elt != 1)
2954       return false;
2955   }
2956
2957   bool HasHi = false;
2958   for (unsigned i = 2; i < 4; ++i) {
2959     int Elt = N->getMaskElt(i);
2960     if (Elt >= 0 && Elt != 3)
2961       return false;
2962     if (Elt == 3)
2963       HasHi = true;
2964   }
2965   // Don't use movshdup if it can be done with a shufps.
2966   // FIXME: verify that matching u, u, 3, 3 is what we want.
2967   return HasHi;
2968 }
2969
2970 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2971 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2972 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2973   if (N->getValueType(0).getVectorNumElements() != 4)
2974     return false;
2975
2976   // Expect 0, 0, 2, 2
2977   for (unsigned i = 0; i < 2; ++i)
2978     if (N->getMaskElt(i) > 0)
2979       return false;
2980
2981   bool HasHi = false;
2982   for (unsigned i = 2; i < 4; ++i) {
2983     int Elt = N->getMaskElt(i);
2984     if (Elt >= 0 && Elt != 2)
2985       return false;
2986     if (Elt == 2)
2987       HasHi = true;
2988   }
2989   // Don't use movsldup if it can be done with a shufps.
2990   return HasHi;
2991 }
2992
2993 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2994 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2995 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2996   int e = N->getValueType(0).getVectorNumElements() / 2;
2997
2998   for (int i = 0; i < e; ++i)
2999     if (!isUndefOrEqual(N->getMaskElt(i), i))
3000       return false;
3001   for (int i = 0; i < e; ++i)
3002     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3003       return false;
3004   return true;
3005 }
3006
3007 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3008 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3009 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3010   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3011   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3012
3013   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3014   unsigned Mask = 0;
3015   for (int i = 0; i < NumOperands; ++i) {
3016     int Val = SVOp->getMaskElt(NumOperands-i-1);
3017     if (Val < 0) Val = 0;
3018     if (Val >= NumOperands) Val -= NumOperands;
3019     Mask |= Val;
3020     if (i != NumOperands - 1)
3021       Mask <<= Shift;
3022   }
3023   return Mask;
3024 }
3025
3026 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3027 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3028 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3029   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3030   unsigned Mask = 0;
3031   // 8 nodes, but we only care about the last 4.
3032   for (unsigned i = 7; i >= 4; --i) {
3033     int Val = SVOp->getMaskElt(i);
3034     if (Val >= 0)
3035       Mask |= (Val - 4);
3036     if (i != 4)
3037       Mask <<= 2;
3038   }
3039   return Mask;
3040 }
3041
3042 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3043 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3044 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3045   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3046   unsigned Mask = 0;
3047   // 8 nodes, but we only care about the first 4.
3048   for (int i = 3; i >= 0; --i) {
3049     int Val = SVOp->getMaskElt(i);
3050     if (Val >= 0)
3051       Mask |= Val;
3052     if (i != 0)
3053       Mask <<= 2;
3054   }
3055   return Mask;
3056 }
3057
3058 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3059 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3060 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3061   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3062   EVT VVT = N->getValueType(0);
3063   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3064   int Val = 0;
3065
3066   unsigned i, e;
3067   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3068     Val = SVOp->getMaskElt(i);
3069     if (Val >= 0)
3070       break;
3071   }
3072   return (Val - i) * EltSize;
3073 }
3074
3075 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3076 /// constant +0.0.
3077 bool X86::isZeroNode(SDValue Elt) {
3078   return ((isa<ConstantSDNode>(Elt) &&
3079            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3080           (isa<ConstantFPSDNode>(Elt) &&
3081            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3082 }
3083
3084 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3085 /// their permute mask.
3086 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3087                                     SelectionDAG &DAG) {
3088   EVT VT = SVOp->getValueType(0);
3089   unsigned NumElems = VT.getVectorNumElements();
3090   SmallVector<int, 8> MaskVec;
3091
3092   for (unsigned i = 0; i != NumElems; ++i) {
3093     int idx = SVOp->getMaskElt(i);
3094     if (idx < 0)
3095       MaskVec.push_back(idx);
3096     else if (idx < (int)NumElems)
3097       MaskVec.push_back(idx + NumElems);
3098     else
3099       MaskVec.push_back(idx - NumElems);
3100   }
3101   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3102                               SVOp->getOperand(0), &MaskVec[0]);
3103 }
3104
3105 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3106 /// the two vector operands have swapped position.
3107 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3108   unsigned NumElems = VT.getVectorNumElements();
3109   for (unsigned i = 0; i != NumElems; ++i) {
3110     int idx = Mask[i];
3111     if (idx < 0)
3112       continue;
3113     else if (idx < (int)NumElems)
3114       Mask[i] = idx + NumElems;
3115     else
3116       Mask[i] = idx - NumElems;
3117   }
3118 }
3119
3120 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3121 /// match movhlps. The lower half elements should come from upper half of
3122 /// V1 (and in order), and the upper half elements should come from the upper
3123 /// half of V2 (and in order).
3124 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3125   if (Op->getValueType(0).getVectorNumElements() != 4)
3126     return false;
3127   for (unsigned i = 0, e = 2; i != e; ++i)
3128     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3129       return false;
3130   for (unsigned i = 2; i != 4; ++i)
3131     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3132       return false;
3133   return true;
3134 }
3135
3136 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3137 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3138 /// required.
3139 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3140   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3141     return false;
3142   N = N->getOperand(0).getNode();
3143   if (!ISD::isNON_EXTLoad(N))
3144     return false;
3145   if (LD)
3146     *LD = cast<LoadSDNode>(N);
3147   return true;
3148 }
3149
3150 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3151 /// match movlp{s|d}. The lower half elements should come from lower half of
3152 /// V1 (and in order), and the upper half elements should come from the upper
3153 /// half of V2 (and in order). And since V1 will become the source of the
3154 /// MOVLP, it must be either a vector load or a scalar load to vector.
3155 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3156                                ShuffleVectorSDNode *Op) {
3157   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3158     return false;
3159   // Is V2 is a vector load, don't do this transformation. We will try to use
3160   // load folding shufps op.
3161   if (ISD::isNON_EXTLoad(V2))
3162     return false;
3163
3164   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3165
3166   if (NumElems != 2 && NumElems != 4)
3167     return false;
3168   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3169     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3170       return false;
3171   for (unsigned i = NumElems/2; i != NumElems; ++i)
3172     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3173       return false;
3174   return true;
3175 }
3176
3177 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3178 /// all the same.
3179 static bool isSplatVector(SDNode *N) {
3180   if (N->getOpcode() != ISD::BUILD_VECTOR)
3181     return false;
3182
3183   SDValue SplatValue = N->getOperand(0);
3184   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3185     if (N->getOperand(i) != SplatValue)
3186       return false;
3187   return true;
3188 }
3189
3190 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3191 /// to an zero vector.
3192 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3193 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3194   SDValue V1 = N->getOperand(0);
3195   SDValue V2 = N->getOperand(1);
3196   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3197   for (unsigned i = 0; i != NumElems; ++i) {
3198     int Idx = N->getMaskElt(i);
3199     if (Idx >= (int)NumElems) {
3200       unsigned Opc = V2.getOpcode();
3201       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3202         continue;
3203       if (Opc != ISD::BUILD_VECTOR ||
3204           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3205         return false;
3206     } else if (Idx >= 0) {
3207       unsigned Opc = V1.getOpcode();
3208       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3209         continue;
3210       if (Opc != ISD::BUILD_VECTOR ||
3211           !X86::isZeroNode(V1.getOperand(Idx)))
3212         return false;
3213     }
3214   }
3215   return true;
3216 }
3217
3218 /// getZeroVector - Returns a vector of specified type with all zero elements.
3219 ///
3220 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3221                              DebugLoc dl) {
3222   assert(VT.isVector() && "Expected a vector type");
3223
3224   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3225   // type.  This ensures they get CSE'd.
3226   SDValue Vec;
3227   if (VT.getSizeInBits() == 64) { // MMX
3228     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3229     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3230   } else if (HasSSE2) {  // SSE2
3231     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3232     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3233   } else { // SSE1
3234     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3235     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3236   }
3237   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3238 }
3239
3240 /// getOnesVector - Returns a vector of specified type with all bits set.
3241 ///
3242 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3243   assert(VT.isVector() && "Expected a vector type");
3244
3245   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3246   // type.  This ensures they get CSE'd.
3247   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3248   SDValue Vec;
3249   if (VT.getSizeInBits() == 64)  // MMX
3250     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3251   else                                              // SSE
3252     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3253   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3254 }
3255
3256
3257 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3258 /// that point to V2 points to its first element.
3259 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3260   EVT VT = SVOp->getValueType(0);
3261   unsigned NumElems = VT.getVectorNumElements();
3262
3263   bool Changed = false;
3264   SmallVector<int, 8> MaskVec;
3265   SVOp->getMask(MaskVec);
3266
3267   for (unsigned i = 0; i != NumElems; ++i) {
3268     if (MaskVec[i] > (int)NumElems) {
3269       MaskVec[i] = NumElems;
3270       Changed = true;
3271     }
3272   }
3273   if (Changed)
3274     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3275                                 SVOp->getOperand(1), &MaskVec[0]);
3276   return SDValue(SVOp, 0);
3277 }
3278
3279 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3280 /// operation of specified width.
3281 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3282                        SDValue V2) {
3283   unsigned NumElems = VT.getVectorNumElements();
3284   SmallVector<int, 8> Mask;
3285   Mask.push_back(NumElems);
3286   for (unsigned i = 1; i != NumElems; ++i)
3287     Mask.push_back(i);
3288   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3289 }
3290
3291 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3292 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3293                           SDValue V2) {
3294   unsigned NumElems = VT.getVectorNumElements();
3295   SmallVector<int, 8> Mask;
3296   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3297     Mask.push_back(i);
3298     Mask.push_back(i + NumElems);
3299   }
3300   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3301 }
3302
3303 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3304 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3305                           SDValue V2) {
3306   unsigned NumElems = VT.getVectorNumElements();
3307   unsigned Half = NumElems/2;
3308   SmallVector<int, 8> Mask;
3309   for (unsigned i = 0; i != Half; ++i) {
3310     Mask.push_back(i + Half);
3311     Mask.push_back(i + NumElems + Half);
3312   }
3313   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3314 }
3315
3316 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3317 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3318                             bool HasSSE2) {
3319   if (SV->getValueType(0).getVectorNumElements() <= 4)
3320     return SDValue(SV, 0);
3321
3322   EVT PVT = MVT::v4f32;
3323   EVT VT = SV->getValueType(0);
3324   DebugLoc dl = SV->getDebugLoc();
3325   SDValue V1 = SV->getOperand(0);
3326   int NumElems = VT.getVectorNumElements();
3327   int EltNo = SV->getSplatIndex();
3328
3329   // unpack elements to the correct location
3330   while (NumElems > 4) {
3331     if (EltNo < NumElems/2) {
3332       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3333     } else {
3334       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3335       EltNo -= NumElems/2;
3336     }
3337     NumElems >>= 1;
3338   }
3339
3340   // Perform the splat.
3341   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3342   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3343   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3344   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3345 }
3346
3347 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3348 /// vector of zero or undef vector.  This produces a shuffle where the low
3349 /// element of V2 is swizzled into the zero/undef vector, landing at element
3350 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3351 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3352                                              bool isZero, bool HasSSE2,
3353                                              SelectionDAG &DAG) {
3354   EVT VT = V2.getValueType();
3355   SDValue V1 = isZero
3356     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3357   unsigned NumElems = VT.getVectorNumElements();
3358   SmallVector<int, 16> MaskVec;
3359   for (unsigned i = 0; i != NumElems; ++i)
3360     // If this is the insertion idx, put the low elt of V2 here.
3361     MaskVec.push_back(i == Idx ? NumElems : i);
3362   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3363 }
3364
3365 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3366 /// a shuffle that is zero.
3367 static
3368 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3369                                   bool Low, SelectionDAG &DAG) {
3370   unsigned NumZeros = 0;
3371   for (int i = 0; i < NumElems; ++i) {
3372     unsigned Index = Low ? i : NumElems-i-1;
3373     int Idx = SVOp->getMaskElt(Index);
3374     if (Idx < 0) {
3375       ++NumZeros;
3376       continue;
3377     }
3378     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3379     if (Elt.getNode() && X86::isZeroNode(Elt))
3380       ++NumZeros;
3381     else
3382       break;
3383   }
3384   return NumZeros;
3385 }
3386
3387 /// isVectorShift - Returns true if the shuffle can be implemented as a
3388 /// logical left or right shift of a vector.
3389 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3390 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3391                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3392   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3393
3394   isLeft = true;
3395   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3396   if (!NumZeros) {
3397     isLeft = false;
3398     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3399     if (!NumZeros)
3400       return false;
3401   }
3402   bool SeenV1 = false;
3403   bool SeenV2 = false;
3404   for (int i = NumZeros; i < NumElems; ++i) {
3405     int Val = isLeft ? (i - NumZeros) : i;
3406     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3407     if (Idx < 0)
3408       continue;
3409     if (Idx < NumElems)
3410       SeenV1 = true;
3411     else {
3412       Idx -= NumElems;
3413       SeenV2 = true;
3414     }
3415     if (Idx != Val)
3416       return false;
3417   }
3418   if (SeenV1 && SeenV2)
3419     return false;
3420
3421   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3422   ShAmt = NumZeros;
3423   return true;
3424 }
3425
3426
3427 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3428 ///
3429 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3430                                        unsigned NumNonZero, unsigned NumZero,
3431                                        SelectionDAG &DAG, TargetLowering &TLI) {
3432   if (NumNonZero > 8)
3433     return SDValue();
3434
3435   DebugLoc dl = Op.getDebugLoc();
3436   SDValue V(0, 0);
3437   bool First = true;
3438   for (unsigned i = 0; i < 16; ++i) {
3439     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3440     if (ThisIsNonZero && First) {
3441       if (NumZero)
3442         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3443       else
3444         V = DAG.getUNDEF(MVT::v8i16);
3445       First = false;
3446     }
3447
3448     if ((i & 1) != 0) {
3449       SDValue ThisElt(0, 0), LastElt(0, 0);
3450       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3451       if (LastIsNonZero) {
3452         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3453                               MVT::i16, Op.getOperand(i-1));
3454       }
3455       if (ThisIsNonZero) {
3456         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3457         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3458                               ThisElt, DAG.getConstant(8, MVT::i8));
3459         if (LastIsNonZero)
3460           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3461       } else
3462         ThisElt = LastElt;
3463
3464       if (ThisElt.getNode())
3465         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3466                         DAG.getIntPtrConstant(i/2));
3467     }
3468   }
3469
3470   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3471 }
3472
3473 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3474 ///
3475 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3476                                        unsigned NumNonZero, unsigned NumZero,
3477                                        SelectionDAG &DAG, TargetLowering &TLI) {
3478   if (NumNonZero > 4)
3479     return SDValue();
3480
3481   DebugLoc dl = Op.getDebugLoc();
3482   SDValue V(0, 0);
3483   bool First = true;
3484   for (unsigned i = 0; i < 8; ++i) {
3485     bool isNonZero = (NonZeros & (1 << i)) != 0;
3486     if (isNonZero) {
3487       if (First) {
3488         if (NumZero)
3489           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3490         else
3491           V = DAG.getUNDEF(MVT::v8i16);
3492         First = false;
3493       }
3494       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3495                       MVT::v8i16, V, Op.getOperand(i),
3496                       DAG.getIntPtrConstant(i));
3497     }
3498   }
3499
3500   return V;
3501 }
3502
3503 /// getVShift - Return a vector logical shift node.
3504 ///
3505 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3506                          unsigned NumBits, SelectionDAG &DAG,
3507                          const TargetLowering &TLI, DebugLoc dl) {
3508   bool isMMX = VT.getSizeInBits() == 64;
3509   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3510   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3511   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3512   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3513                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3514                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3515 }
3516
3517 SDValue
3518 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3519                                           SelectionDAG &DAG) {
3520
3521   // Check if the scalar load can be widened into a vector load. And if
3522   // the address is "base + cst" see if the cst can be "absorbed" into
3523   // the shuffle mask.
3524   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3525     SDValue Ptr = LD->getBasePtr();
3526     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3527       return SDValue();
3528     EVT PVT = LD->getValueType(0);
3529     if (PVT != MVT::i32 && PVT != MVT::f32)
3530       return SDValue();
3531
3532     int FI = -1;
3533     int64_t Offset = 0;
3534     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3535       FI = FINode->getIndex();
3536       Offset = 0;
3537     } else if (Ptr.getOpcode() == ISD::ADD &&
3538                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3539                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3540       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3541       Offset = Ptr.getConstantOperandVal(1);
3542       Ptr = Ptr.getOperand(0);
3543     } else {
3544       return SDValue();
3545     }
3546
3547     SDValue Chain = LD->getChain();
3548     // Make sure the stack object alignment is at least 16.
3549     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3550     if (DAG.InferPtrAlignment(Ptr) < 16) {
3551       if (MFI->isFixedObjectIndex(FI)) {
3552         // Can't change the alignment. FIXME: It's possible to compute
3553         // the exact stack offset and reference FI + adjust offset instead.
3554         // If someone *really* cares about this. That's the way to implement it.
3555         return SDValue();
3556       } else {
3557         MFI->setObjectAlignment(FI, 16);
3558       }
3559     }
3560
3561     // (Offset % 16) must be multiple of 4. Then address is then
3562     // Ptr + (Offset & ~15).
3563     if (Offset < 0)
3564       return SDValue();
3565     if ((Offset % 16) & 3)
3566       return SDValue();
3567     int64_t StartOffset = Offset & ~15;
3568     if (StartOffset)
3569       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3570                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3571
3572     int EltNo = (Offset - StartOffset) >> 2;
3573     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3574     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3575     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3576                              false, false, 0);
3577     // Canonicalize it to a v4i32 shuffle.
3578     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3579     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3580                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3581                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3582   }
3583
3584   return SDValue();
3585 }
3586
3587 SDValue
3588 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3589   DebugLoc dl = Op.getDebugLoc();
3590   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3591   if (ISD::isBuildVectorAllZeros(Op.getNode())
3592       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3593     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3594     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3595     // eliminated on x86-32 hosts.
3596     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3597       return Op;
3598
3599     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3600       return getOnesVector(Op.getValueType(), DAG, dl);
3601     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3602   }
3603
3604   EVT VT = Op.getValueType();
3605   EVT ExtVT = VT.getVectorElementType();
3606   unsigned EVTBits = ExtVT.getSizeInBits();
3607
3608   unsigned NumElems = Op.getNumOperands();
3609   unsigned NumZero  = 0;
3610   unsigned NumNonZero = 0;
3611   unsigned NonZeros = 0;
3612   bool IsAllConstants = true;
3613   SmallSet<SDValue, 8> Values;
3614   for (unsigned i = 0; i < NumElems; ++i) {
3615     SDValue Elt = Op.getOperand(i);
3616     if (Elt.getOpcode() == ISD::UNDEF)
3617       continue;
3618     Values.insert(Elt);
3619     if (Elt.getOpcode() != ISD::Constant &&
3620         Elt.getOpcode() != ISD::ConstantFP)
3621       IsAllConstants = false;
3622     if (X86::isZeroNode(Elt))
3623       NumZero++;
3624     else {
3625       NonZeros |= (1 << i);
3626       NumNonZero++;
3627     }
3628   }
3629
3630   if (NumNonZero == 0) {
3631     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3632     return DAG.getUNDEF(VT);
3633   }
3634
3635   // Special case for single non-zero, non-undef, element.
3636   if (NumNonZero == 1) {
3637     unsigned Idx = CountTrailingZeros_32(NonZeros);
3638     SDValue Item = Op.getOperand(Idx);
3639
3640     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3641     // the value are obviously zero, truncate the value to i32 and do the
3642     // insertion that way.  Only do this if the value is non-constant or if the
3643     // value is a constant being inserted into element 0.  It is cheaper to do
3644     // a constant pool load than it is to do a movd + shuffle.
3645     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3646         (!IsAllConstants || Idx == 0)) {
3647       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3648         // Handle MMX and SSE both.
3649         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3650         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3651
3652         // Truncate the value (which may itself be a constant) to i32, and
3653         // convert it to a vector with movd (S2V+shuffle to zero extend).
3654         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3655         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3656         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3657                                            Subtarget->hasSSE2(), DAG);
3658
3659         // Now we have our 32-bit value zero extended in the low element of
3660         // a vector.  If Idx != 0, swizzle it into place.
3661         if (Idx != 0) {
3662           SmallVector<int, 4> Mask;
3663           Mask.push_back(Idx);
3664           for (unsigned i = 1; i != VecElts; ++i)
3665             Mask.push_back(i);
3666           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3667                                       DAG.getUNDEF(Item.getValueType()),
3668                                       &Mask[0]);
3669         }
3670         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3671       }
3672     }
3673
3674     // If we have a constant or non-constant insertion into the low element of
3675     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3676     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3677     // depending on what the source datatype is.
3678     if (Idx == 0) {
3679       if (NumZero == 0) {
3680         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3681       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3682           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3683         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3684         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3685         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3686                                            DAG);
3687       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3688         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3689         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3690         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3691         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3692                                            Subtarget->hasSSE2(), DAG);
3693         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3694       }
3695     }
3696
3697     // Is it a vector logical left shift?
3698     if (NumElems == 2 && Idx == 1 &&
3699         X86::isZeroNode(Op.getOperand(0)) &&
3700         !X86::isZeroNode(Op.getOperand(1))) {
3701       unsigned NumBits = VT.getSizeInBits();
3702       return getVShift(true, VT,
3703                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3704                                    VT, Op.getOperand(1)),
3705                        NumBits/2, DAG, *this, dl);
3706     }
3707
3708     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3709       return SDValue();
3710
3711     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3712     // is a non-constant being inserted into an element other than the low one,
3713     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3714     // movd/movss) to move this into the low element, then shuffle it into
3715     // place.
3716     if (EVTBits == 32) {
3717       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3718
3719       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3720       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3721                                          Subtarget->hasSSE2(), DAG);
3722       SmallVector<int, 8> MaskVec;
3723       for (unsigned i = 0; i < NumElems; i++)
3724         MaskVec.push_back(i == Idx ? 0 : 1);
3725       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3726     }
3727   }
3728
3729   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3730   if (Values.size() == 1) {
3731     if (EVTBits == 32) {
3732       // Instead of a shuffle like this:
3733       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3734       // Check if it's possible to issue this instead.
3735       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3736       unsigned Idx = CountTrailingZeros_32(NonZeros);
3737       SDValue Item = Op.getOperand(Idx);
3738       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3739         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3740     }
3741     return SDValue();
3742   }
3743
3744   // A vector full of immediates; various special cases are already
3745   // handled, so this is best done with a single constant-pool load.
3746   if (IsAllConstants)
3747     return SDValue();
3748
3749   // Let legalizer expand 2-wide build_vectors.
3750   if (EVTBits == 64) {
3751     if (NumNonZero == 1) {
3752       // One half is zero or undef.
3753       unsigned Idx = CountTrailingZeros_32(NonZeros);
3754       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3755                                  Op.getOperand(Idx));
3756       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3757                                          Subtarget->hasSSE2(), DAG);
3758     }
3759     return SDValue();
3760   }
3761
3762   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3763   if (EVTBits == 8 && NumElems == 16) {
3764     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3765                                         *this);
3766     if (V.getNode()) return V;
3767   }
3768
3769   if (EVTBits == 16 && NumElems == 8) {
3770     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3771                                         *this);
3772     if (V.getNode()) return V;
3773   }
3774
3775   // If element VT is == 32 bits, turn it into a number of shuffles.
3776   SmallVector<SDValue, 8> V;
3777   V.resize(NumElems);
3778   if (NumElems == 4 && NumZero > 0) {
3779     for (unsigned i = 0; i < 4; ++i) {
3780       bool isZero = !(NonZeros & (1 << i));
3781       if (isZero)
3782         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3783       else
3784         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3785     }
3786
3787     for (unsigned i = 0; i < 2; ++i) {
3788       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3789         default: break;
3790         case 0:
3791           V[i] = V[i*2];  // Must be a zero vector.
3792           break;
3793         case 1:
3794           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3795           break;
3796         case 2:
3797           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3798           break;
3799         case 3:
3800           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3801           break;
3802       }
3803     }
3804
3805     SmallVector<int, 8> MaskVec;
3806     bool Reverse = (NonZeros & 0x3) == 2;
3807     for (unsigned i = 0; i < 2; ++i)
3808       MaskVec.push_back(Reverse ? 1-i : i);
3809     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3810     for (unsigned i = 0; i < 2; ++i)
3811       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3812     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3813   }
3814
3815   if (Values.size() > 2) {
3816     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3817     // values to be inserted is equal to the number of elements, in which case
3818     // use the unpack code below in the hopes of matching the consecutive elts
3819     // load merge pattern for shuffles.
3820     // FIXME: We could probably just check that here directly.
3821     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3822         getSubtarget()->hasSSE41()) {
3823       V[0] = DAG.getUNDEF(VT);
3824       for (unsigned i = 0; i < NumElems; ++i)
3825         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3826           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3827                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3828       return V[0];
3829     }
3830     // Expand into a number of unpckl*.
3831     // e.g. for v4f32
3832     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3833     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3834     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3835     for (unsigned i = 0; i < NumElems; ++i)
3836       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3837     NumElems >>= 1;
3838     while (NumElems != 0) {
3839       for (unsigned i = 0; i < NumElems; ++i)
3840         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3841       NumElems >>= 1;
3842     }
3843     return V[0];
3844   }
3845
3846   return SDValue();
3847 }
3848
3849 SDValue
3850 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3851   // We support concatenate two MMX registers and place them in a MMX
3852   // register.  This is better than doing a stack convert.
3853   DebugLoc dl = Op.getDebugLoc();
3854   EVT ResVT = Op.getValueType();
3855   assert(Op.getNumOperands() == 2);
3856   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3857          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3858   int Mask[2];
3859   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3860   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3861   InVec = Op.getOperand(1);
3862   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3863     unsigned NumElts = ResVT.getVectorNumElements();
3864     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3865     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3866                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3867   } else {
3868     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3869     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3870     Mask[0] = 0; Mask[1] = 2;
3871     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3872   }
3873   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3874 }
3875
3876 // v8i16 shuffles - Prefer shuffles in the following order:
3877 // 1. [all]   pshuflw, pshufhw, optional move
3878 // 2. [ssse3] 1 x pshufb
3879 // 3. [ssse3] 2 x pshufb + 1 x por
3880 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3881 static
3882 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3883                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3884   SDValue V1 = SVOp->getOperand(0);
3885   SDValue V2 = SVOp->getOperand(1);
3886   DebugLoc dl = SVOp->getDebugLoc();
3887   SmallVector<int, 8> MaskVals;
3888
3889   // Determine if more than 1 of the words in each of the low and high quadwords
3890   // of the result come from the same quadword of one of the two inputs.  Undef
3891   // mask values count as coming from any quadword, for better codegen.
3892   SmallVector<unsigned, 4> LoQuad(4);
3893   SmallVector<unsigned, 4> HiQuad(4);
3894   BitVector InputQuads(4);
3895   for (unsigned i = 0; i < 8; ++i) {
3896     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3897     int EltIdx = SVOp->getMaskElt(i);
3898     MaskVals.push_back(EltIdx);
3899     if (EltIdx < 0) {
3900       ++Quad[0];
3901       ++Quad[1];
3902       ++Quad[2];
3903       ++Quad[3];
3904       continue;
3905     }
3906     ++Quad[EltIdx / 4];
3907     InputQuads.set(EltIdx / 4);
3908   }
3909
3910   int BestLoQuad = -1;
3911   unsigned MaxQuad = 1;
3912   for (unsigned i = 0; i < 4; ++i) {
3913     if (LoQuad[i] > MaxQuad) {
3914       BestLoQuad = i;
3915       MaxQuad = LoQuad[i];
3916     }
3917   }
3918
3919   int BestHiQuad = -1;
3920   MaxQuad = 1;
3921   for (unsigned i = 0; i < 4; ++i) {
3922     if (HiQuad[i] > MaxQuad) {
3923       BestHiQuad = i;
3924       MaxQuad = HiQuad[i];
3925     }
3926   }
3927
3928   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3929   // of the two input vectors, shuffle them into one input vector so only a
3930   // single pshufb instruction is necessary. If There are more than 2 input
3931   // quads, disable the next transformation since it does not help SSSE3.
3932   bool V1Used = InputQuads[0] || InputQuads[1];
3933   bool V2Used = InputQuads[2] || InputQuads[3];
3934   if (TLI.getSubtarget()->hasSSSE3()) {
3935     if (InputQuads.count() == 2 && V1Used && V2Used) {
3936       BestLoQuad = InputQuads.find_first();
3937       BestHiQuad = InputQuads.find_next(BestLoQuad);
3938     }
3939     if (InputQuads.count() > 2) {
3940       BestLoQuad = -1;
3941       BestHiQuad = -1;
3942     }
3943   }
3944
3945   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3946   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3947   // words from all 4 input quadwords.
3948   SDValue NewV;
3949   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3950     SmallVector<int, 8> MaskV;
3951     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3952     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3953     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3954                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3955                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3956     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3957
3958     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3959     // source words for the shuffle, to aid later transformations.
3960     bool AllWordsInNewV = true;
3961     bool InOrder[2] = { true, true };
3962     for (unsigned i = 0; i != 8; ++i) {
3963       int idx = MaskVals[i];
3964       if (idx != (int)i)
3965         InOrder[i/4] = false;
3966       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3967         continue;
3968       AllWordsInNewV = false;
3969       break;
3970     }
3971
3972     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3973     if (AllWordsInNewV) {
3974       for (int i = 0; i != 8; ++i) {
3975         int idx = MaskVals[i];
3976         if (idx < 0)
3977           continue;
3978         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3979         if ((idx != i) && idx < 4)
3980           pshufhw = false;
3981         if ((idx != i) && idx > 3)
3982           pshuflw = false;
3983       }
3984       V1 = NewV;
3985       V2Used = false;
3986       BestLoQuad = 0;
3987       BestHiQuad = 1;
3988     }
3989
3990     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3991     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3992     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3993       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3994                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3995     }
3996   }
3997
3998   // If we have SSSE3, and all words of the result are from 1 input vector,
3999   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4000   // is present, fall back to case 4.
4001   if (TLI.getSubtarget()->hasSSSE3()) {
4002     SmallVector<SDValue,16> pshufbMask;
4003
4004     // If we have elements from both input vectors, set the high bit of the
4005     // shuffle mask element to zero out elements that come from V2 in the V1
4006     // mask, and elements that come from V1 in the V2 mask, so that the two
4007     // results can be OR'd together.
4008     bool TwoInputs = V1Used && V2Used;
4009     for (unsigned i = 0; i != 8; ++i) {
4010       int EltIdx = MaskVals[i] * 2;
4011       if (TwoInputs && (EltIdx >= 16)) {
4012         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4013         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4014         continue;
4015       }
4016       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4017       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4018     }
4019     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4020     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4021                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4022                                  MVT::v16i8, &pshufbMask[0], 16));
4023     if (!TwoInputs)
4024       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4025
4026     // Calculate the shuffle mask for the second input, shuffle it, and
4027     // OR it with the first shuffled input.
4028     pshufbMask.clear();
4029     for (unsigned i = 0; i != 8; ++i) {
4030       int EltIdx = MaskVals[i] * 2;
4031       if (EltIdx < 16) {
4032         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4033         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4034         continue;
4035       }
4036       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4037       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4038     }
4039     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4040     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4041                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4042                                  MVT::v16i8, &pshufbMask[0], 16));
4043     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4044     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4045   }
4046
4047   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4048   // and update MaskVals with new element order.
4049   BitVector InOrder(8);
4050   if (BestLoQuad >= 0) {
4051     SmallVector<int, 8> MaskV;
4052     for (int i = 0; i != 4; ++i) {
4053       int idx = MaskVals[i];
4054       if (idx < 0) {
4055         MaskV.push_back(-1);
4056         InOrder.set(i);
4057       } else if ((idx / 4) == BestLoQuad) {
4058         MaskV.push_back(idx & 3);
4059         InOrder.set(i);
4060       } else {
4061         MaskV.push_back(-1);
4062       }
4063     }
4064     for (unsigned i = 4; i != 8; ++i)
4065       MaskV.push_back(i);
4066     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4067                                 &MaskV[0]);
4068   }
4069
4070   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4071   // and update MaskVals with the new element order.
4072   if (BestHiQuad >= 0) {
4073     SmallVector<int, 8> MaskV;
4074     for (unsigned i = 0; i != 4; ++i)
4075       MaskV.push_back(i);
4076     for (unsigned i = 4; i != 8; ++i) {
4077       int idx = MaskVals[i];
4078       if (idx < 0) {
4079         MaskV.push_back(-1);
4080         InOrder.set(i);
4081       } else if ((idx / 4) == BestHiQuad) {
4082         MaskV.push_back((idx & 3) + 4);
4083         InOrder.set(i);
4084       } else {
4085         MaskV.push_back(-1);
4086       }
4087     }
4088     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4089                                 &MaskV[0]);
4090   }
4091
4092   // In case BestHi & BestLo were both -1, which means each quadword has a word
4093   // from each of the four input quadwords, calculate the InOrder bitvector now
4094   // before falling through to the insert/extract cleanup.
4095   if (BestLoQuad == -1 && BestHiQuad == -1) {
4096     NewV = V1;
4097     for (int i = 0; i != 8; ++i)
4098       if (MaskVals[i] < 0 || MaskVals[i] == i)
4099         InOrder.set(i);
4100   }
4101
4102   // The other elements are put in the right place using pextrw and pinsrw.
4103   for (unsigned i = 0; i != 8; ++i) {
4104     if (InOrder[i])
4105       continue;
4106     int EltIdx = MaskVals[i];
4107     if (EltIdx < 0)
4108       continue;
4109     SDValue ExtOp = (EltIdx < 8)
4110     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4111                   DAG.getIntPtrConstant(EltIdx))
4112     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4113                   DAG.getIntPtrConstant(EltIdx - 8));
4114     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4115                        DAG.getIntPtrConstant(i));
4116   }
4117   return NewV;
4118 }
4119
4120 // v16i8 shuffles - Prefer shuffles in the following order:
4121 // 1. [ssse3] 1 x pshufb
4122 // 2. [ssse3] 2 x pshufb + 1 x por
4123 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4124 static
4125 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4126                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4127   SDValue V1 = SVOp->getOperand(0);
4128   SDValue V2 = SVOp->getOperand(1);
4129   DebugLoc dl = SVOp->getDebugLoc();
4130   SmallVector<int, 16> MaskVals;
4131   SVOp->getMask(MaskVals);
4132
4133   // If we have SSSE3, case 1 is generated when all result bytes come from
4134   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4135   // present, fall back to case 3.
4136   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4137   bool V1Only = true;
4138   bool V2Only = true;
4139   for (unsigned i = 0; i < 16; ++i) {
4140     int EltIdx = MaskVals[i];
4141     if (EltIdx < 0)
4142       continue;
4143     if (EltIdx < 16)
4144       V2Only = false;
4145     else
4146       V1Only = false;
4147   }
4148
4149   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4150   if (TLI.getSubtarget()->hasSSSE3()) {
4151     SmallVector<SDValue,16> pshufbMask;
4152
4153     // If all result elements are from one input vector, then only translate
4154     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4155     //
4156     // Otherwise, we have elements from both input vectors, and must zero out
4157     // elements that come from V2 in the first mask, and V1 in the second mask
4158     // so that we can OR them together.
4159     bool TwoInputs = !(V1Only || V2Only);
4160     for (unsigned i = 0; i != 16; ++i) {
4161       int EltIdx = MaskVals[i];
4162       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4163         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4164         continue;
4165       }
4166       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4167     }
4168     // If all the elements are from V2, assign it to V1 and return after
4169     // building the first pshufb.
4170     if (V2Only)
4171       V1 = V2;
4172     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4173                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4174                                  MVT::v16i8, &pshufbMask[0], 16));
4175     if (!TwoInputs)
4176       return V1;
4177
4178     // Calculate the shuffle mask for the second input, shuffle it, and
4179     // OR it with the first shuffled input.
4180     pshufbMask.clear();
4181     for (unsigned i = 0; i != 16; ++i) {
4182       int EltIdx = MaskVals[i];
4183       if (EltIdx < 16) {
4184         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4185         continue;
4186       }
4187       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4188     }
4189     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4190                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4191                                  MVT::v16i8, &pshufbMask[0], 16));
4192     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4193   }
4194
4195   // No SSSE3 - Calculate in place words and then fix all out of place words
4196   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4197   // the 16 different words that comprise the two doublequadword input vectors.
4198   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4199   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4200   SDValue NewV = V2Only ? V2 : V1;
4201   for (int i = 0; i != 8; ++i) {
4202     int Elt0 = MaskVals[i*2];
4203     int Elt1 = MaskVals[i*2+1];
4204
4205     // This word of the result is all undef, skip it.
4206     if (Elt0 < 0 && Elt1 < 0)
4207       continue;
4208
4209     // This word of the result is already in the correct place, skip it.
4210     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4211       continue;
4212     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4213       continue;
4214
4215     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4216     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4217     SDValue InsElt;
4218
4219     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4220     // using a single extract together, load it and store it.
4221     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4222       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4223                            DAG.getIntPtrConstant(Elt1 / 2));
4224       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4225                         DAG.getIntPtrConstant(i));
4226       continue;
4227     }
4228
4229     // If Elt1 is defined, extract it from the appropriate source.  If the
4230     // source byte is not also odd, shift the extracted word left 8 bits
4231     // otherwise clear the bottom 8 bits if we need to do an or.
4232     if (Elt1 >= 0) {
4233       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4234                            DAG.getIntPtrConstant(Elt1 / 2));
4235       if ((Elt1 & 1) == 0)
4236         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4237                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4238       else if (Elt0 >= 0)
4239         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4240                              DAG.getConstant(0xFF00, MVT::i16));
4241     }
4242     // If Elt0 is defined, extract it from the appropriate source.  If the
4243     // source byte is not also even, shift the extracted word right 8 bits. If
4244     // Elt1 was also defined, OR the extracted values together before
4245     // inserting them in the result.
4246     if (Elt0 >= 0) {
4247       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4248                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4249       if ((Elt0 & 1) != 0)
4250         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4251                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4252       else if (Elt1 >= 0)
4253         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4254                              DAG.getConstant(0x00FF, MVT::i16));
4255       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4256                          : InsElt0;
4257     }
4258     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4259                        DAG.getIntPtrConstant(i));
4260   }
4261   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4262 }
4263
4264 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4265 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4266 /// done when every pair / quad of shuffle mask elements point to elements in
4267 /// the right sequence. e.g.
4268 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4269 static
4270 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4271                                  SelectionDAG &DAG,
4272                                  TargetLowering &TLI, DebugLoc dl) {
4273   EVT VT = SVOp->getValueType(0);
4274   SDValue V1 = SVOp->getOperand(0);
4275   SDValue V2 = SVOp->getOperand(1);
4276   unsigned NumElems = VT.getVectorNumElements();
4277   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4278   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4279   EVT MaskEltVT = MaskVT.getVectorElementType();
4280   EVT NewVT = MaskVT;
4281   switch (VT.getSimpleVT().SimpleTy) {
4282   default: assert(false && "Unexpected!");
4283   case MVT::v4f32: NewVT = MVT::v2f64; break;
4284   case MVT::v4i32: NewVT = MVT::v2i64; break;
4285   case MVT::v8i16: NewVT = MVT::v4i32; break;
4286   case MVT::v16i8: NewVT = MVT::v4i32; break;
4287   }
4288
4289   if (NewWidth == 2) {
4290     if (VT.isInteger())
4291       NewVT = MVT::v2i64;
4292     else
4293       NewVT = MVT::v2f64;
4294   }
4295   int Scale = NumElems / NewWidth;
4296   SmallVector<int, 8> MaskVec;
4297   for (unsigned i = 0; i < NumElems; i += Scale) {
4298     int StartIdx = -1;
4299     for (int j = 0; j < Scale; ++j) {
4300       int EltIdx = SVOp->getMaskElt(i+j);
4301       if (EltIdx < 0)
4302         continue;
4303       if (StartIdx == -1)
4304         StartIdx = EltIdx - (EltIdx % Scale);
4305       if (EltIdx != StartIdx + j)
4306         return SDValue();
4307     }
4308     if (StartIdx == -1)
4309       MaskVec.push_back(-1);
4310     else
4311       MaskVec.push_back(StartIdx / Scale);
4312   }
4313
4314   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4315   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4316   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4317 }
4318
4319 /// getVZextMovL - Return a zero-extending vector move low node.
4320 ///
4321 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4322                             SDValue SrcOp, SelectionDAG &DAG,
4323                             const X86Subtarget *Subtarget, DebugLoc dl) {
4324   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4325     LoadSDNode *LD = NULL;
4326     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4327       LD = dyn_cast<LoadSDNode>(SrcOp);
4328     if (!LD) {
4329       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4330       // instead.
4331       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4332       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4333           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4334           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4335           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4336         // PR2108
4337         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4338         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4339                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4340                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4341                                                    OpVT,
4342                                                    SrcOp.getOperand(0)
4343                                                           .getOperand(0))));
4344       }
4345     }
4346   }
4347
4348   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4349                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4350                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4351                                              OpVT, SrcOp)));
4352 }
4353
4354 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4355 /// shuffles.
4356 static SDValue
4357 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4358   SDValue V1 = SVOp->getOperand(0);
4359   SDValue V2 = SVOp->getOperand(1);
4360   DebugLoc dl = SVOp->getDebugLoc();
4361   EVT VT = SVOp->getValueType(0);
4362
4363   SmallVector<std::pair<int, int>, 8> Locs;
4364   Locs.resize(4);
4365   SmallVector<int, 8> Mask1(4U, -1);
4366   SmallVector<int, 8> PermMask;
4367   SVOp->getMask(PermMask);
4368
4369   unsigned NumHi = 0;
4370   unsigned NumLo = 0;
4371   for (unsigned i = 0; i != 4; ++i) {
4372     int Idx = PermMask[i];
4373     if (Idx < 0) {
4374       Locs[i] = std::make_pair(-1, -1);
4375     } else {
4376       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4377       if (Idx < 4) {
4378         Locs[i] = std::make_pair(0, NumLo);
4379         Mask1[NumLo] = Idx;
4380         NumLo++;
4381       } else {
4382         Locs[i] = std::make_pair(1, NumHi);
4383         if (2+NumHi < 4)
4384           Mask1[2+NumHi] = Idx;
4385         NumHi++;
4386       }
4387     }
4388   }
4389
4390   if (NumLo <= 2 && NumHi <= 2) {
4391     // If no more than two elements come from either vector. This can be
4392     // implemented with two shuffles. First shuffle gather the elements.
4393     // The second shuffle, which takes the first shuffle as both of its
4394     // vector operands, put the elements into the right order.
4395     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4396
4397     SmallVector<int, 8> Mask2(4U, -1);
4398
4399     for (unsigned i = 0; i != 4; ++i) {
4400       if (Locs[i].first == -1)
4401         continue;
4402       else {
4403         unsigned Idx = (i < 2) ? 0 : 4;
4404         Idx += Locs[i].first * 2 + Locs[i].second;
4405         Mask2[i] = Idx;
4406       }
4407     }
4408
4409     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4410   } else if (NumLo == 3 || NumHi == 3) {
4411     // Otherwise, we must have three elements from one vector, call it X, and
4412     // one element from the other, call it Y.  First, use a shufps to build an
4413     // intermediate vector with the one element from Y and the element from X
4414     // that will be in the same half in the final destination (the indexes don't
4415     // matter). Then, use a shufps to build the final vector, taking the half
4416     // containing the element from Y from the intermediate, and the other half
4417     // from X.
4418     if (NumHi == 3) {
4419       // Normalize it so the 3 elements come from V1.
4420       CommuteVectorShuffleMask(PermMask, VT);
4421       std::swap(V1, V2);
4422     }
4423
4424     // Find the element from V2.
4425     unsigned HiIndex;
4426     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4427       int Val = PermMask[HiIndex];
4428       if (Val < 0)
4429         continue;
4430       if (Val >= 4)
4431         break;
4432     }
4433
4434     Mask1[0] = PermMask[HiIndex];
4435     Mask1[1] = -1;
4436     Mask1[2] = PermMask[HiIndex^1];
4437     Mask1[3] = -1;
4438     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4439
4440     if (HiIndex >= 2) {
4441       Mask1[0] = PermMask[0];
4442       Mask1[1] = PermMask[1];
4443       Mask1[2] = HiIndex & 1 ? 6 : 4;
4444       Mask1[3] = HiIndex & 1 ? 4 : 6;
4445       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4446     } else {
4447       Mask1[0] = HiIndex & 1 ? 2 : 0;
4448       Mask1[1] = HiIndex & 1 ? 0 : 2;
4449       Mask1[2] = PermMask[2];
4450       Mask1[3] = PermMask[3];
4451       if (Mask1[2] >= 0)
4452         Mask1[2] += 4;
4453       if (Mask1[3] >= 0)
4454         Mask1[3] += 4;
4455       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4456     }
4457   }
4458
4459   // Break it into (shuffle shuffle_hi, shuffle_lo).
4460   Locs.clear();
4461   SmallVector<int,8> LoMask(4U, -1);
4462   SmallVector<int,8> HiMask(4U, -1);
4463
4464   SmallVector<int,8> *MaskPtr = &LoMask;
4465   unsigned MaskIdx = 0;
4466   unsigned LoIdx = 0;
4467   unsigned HiIdx = 2;
4468   for (unsigned i = 0; i != 4; ++i) {
4469     if (i == 2) {
4470       MaskPtr = &HiMask;
4471       MaskIdx = 1;
4472       LoIdx = 0;
4473       HiIdx = 2;
4474     }
4475     int Idx = PermMask[i];
4476     if (Idx < 0) {
4477       Locs[i] = std::make_pair(-1, -1);
4478     } else if (Idx < 4) {
4479       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4480       (*MaskPtr)[LoIdx] = Idx;
4481       LoIdx++;
4482     } else {
4483       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4484       (*MaskPtr)[HiIdx] = Idx;
4485       HiIdx++;
4486     }
4487   }
4488
4489   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4490   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4491   SmallVector<int, 8> MaskOps;
4492   for (unsigned i = 0; i != 4; ++i) {
4493     if (Locs[i].first == -1) {
4494       MaskOps.push_back(-1);
4495     } else {
4496       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4497       MaskOps.push_back(Idx);
4498     }
4499   }
4500   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4501 }
4502
4503 SDValue
4504 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4505   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4506   SDValue V1 = Op.getOperand(0);
4507   SDValue V2 = Op.getOperand(1);
4508   EVT VT = Op.getValueType();
4509   DebugLoc dl = Op.getDebugLoc();
4510   unsigned NumElems = VT.getVectorNumElements();
4511   bool isMMX = VT.getSizeInBits() == 64;
4512   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4513   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4514   bool V1IsSplat = false;
4515   bool V2IsSplat = false;
4516
4517   if (isZeroShuffle(SVOp))
4518     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4519
4520   // Promote splats to v4f32.
4521   if (SVOp->isSplat()) {
4522     if (isMMX || NumElems < 4)
4523       return Op;
4524     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4525   }
4526
4527   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4528   // do it!
4529   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4530     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4531     if (NewOp.getNode())
4532       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4533                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4534   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4535     // FIXME: Figure out a cleaner way to do this.
4536     // Try to make use of movq to zero out the top part.
4537     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4538       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4539       if (NewOp.getNode()) {
4540         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4541           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4542                               DAG, Subtarget, dl);
4543       }
4544     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4545       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4546       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4547         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4548                             DAG, Subtarget, dl);
4549     }
4550   }
4551
4552   if (X86::isPSHUFDMask(SVOp))
4553     return Op;
4554
4555   // Check if this can be converted into a logical shift.
4556   bool isLeft = false;
4557   unsigned ShAmt = 0;
4558   SDValue ShVal;
4559   bool isShift = getSubtarget()->hasSSE2() &&
4560     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4561   if (isShift && ShVal.hasOneUse()) {
4562     // If the shifted value has multiple uses, it may be cheaper to use
4563     // v_set0 + movlhps or movhlps, etc.
4564     EVT EltVT = VT.getVectorElementType();
4565     ShAmt *= EltVT.getSizeInBits();
4566     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4567   }
4568
4569   if (X86::isMOVLMask(SVOp)) {
4570     if (V1IsUndef)
4571       return V2;
4572     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4573       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4574     if (!isMMX)
4575       return Op;
4576   }
4577
4578   // FIXME: fold these into legal mask.
4579   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4580                  X86::isMOVSLDUPMask(SVOp) ||
4581                  X86::isMOVHLPSMask(SVOp) ||
4582                  X86::isMOVLHPSMask(SVOp) ||
4583                  X86::isMOVLPMask(SVOp)))
4584     return Op;
4585
4586   if (ShouldXformToMOVHLPS(SVOp) ||
4587       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4588     return CommuteVectorShuffle(SVOp, DAG);
4589
4590   if (isShift) {
4591     // No better options. Use a vshl / vsrl.
4592     EVT EltVT = VT.getVectorElementType();
4593     ShAmt *= EltVT.getSizeInBits();
4594     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4595   }
4596
4597   bool Commuted = false;
4598   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4599   // 1,1,1,1 -> v8i16 though.
4600   V1IsSplat = isSplatVector(V1.getNode());
4601   V2IsSplat = isSplatVector(V2.getNode());
4602
4603   // Canonicalize the splat or undef, if present, to be on the RHS.
4604   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4605     Op = CommuteVectorShuffle(SVOp, DAG);
4606     SVOp = cast<ShuffleVectorSDNode>(Op);
4607     V1 = SVOp->getOperand(0);
4608     V2 = SVOp->getOperand(1);
4609     std::swap(V1IsSplat, V2IsSplat);
4610     std::swap(V1IsUndef, V2IsUndef);
4611     Commuted = true;
4612   }
4613
4614   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4615     // Shuffling low element of v1 into undef, just return v1.
4616     if (V2IsUndef)
4617       return V1;
4618     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4619     // the instruction selector will not match, so get a canonical MOVL with
4620     // swapped operands to undo the commute.
4621     return getMOVL(DAG, dl, VT, V2, V1);
4622   }
4623
4624   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4625       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4626       X86::isUNPCKLMask(SVOp) ||
4627       X86::isUNPCKHMask(SVOp))
4628     return Op;
4629
4630   if (V2IsSplat) {
4631     // Normalize mask so all entries that point to V2 points to its first
4632     // element then try to match unpck{h|l} again. If match, return a
4633     // new vector_shuffle with the corrected mask.
4634     SDValue NewMask = NormalizeMask(SVOp, DAG);
4635     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4636     if (NSVOp != SVOp) {
4637       if (X86::isUNPCKLMask(NSVOp, true)) {
4638         return NewMask;
4639       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4640         return NewMask;
4641       }
4642     }
4643   }
4644
4645   if (Commuted) {
4646     // Commute is back and try unpck* again.
4647     // FIXME: this seems wrong.
4648     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4649     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4650     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4651         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4652         X86::isUNPCKLMask(NewSVOp) ||
4653         X86::isUNPCKHMask(NewSVOp))
4654       return NewOp;
4655   }
4656
4657   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4658
4659   // Normalize the node to match x86 shuffle ops if needed
4660   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4661     return CommuteVectorShuffle(SVOp, DAG);
4662
4663   // Check for legal shuffle and return?
4664   SmallVector<int, 16> PermMask;
4665   SVOp->getMask(PermMask);
4666   if (isShuffleMaskLegal(PermMask, VT))
4667     return Op;
4668
4669   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4670   if (VT == MVT::v8i16) {
4671     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4672     if (NewOp.getNode())
4673       return NewOp;
4674   }
4675
4676   if (VT == MVT::v16i8) {
4677     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4678     if (NewOp.getNode())
4679       return NewOp;
4680   }
4681
4682   // Handle all 4 wide cases with a number of shuffles except for MMX.
4683   if (NumElems == 4 && !isMMX)
4684     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4685
4686   return SDValue();
4687 }
4688
4689 SDValue
4690 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4691                                                 SelectionDAG &DAG) {
4692   EVT VT = Op.getValueType();
4693   DebugLoc dl = Op.getDebugLoc();
4694   if (VT.getSizeInBits() == 8) {
4695     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4696                                     Op.getOperand(0), Op.getOperand(1));
4697     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4698                                     DAG.getValueType(VT));
4699     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4700   } else if (VT.getSizeInBits() == 16) {
4701     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4702     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4703     if (Idx == 0)
4704       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4705                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4706                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4707                                                  MVT::v4i32,
4708                                                  Op.getOperand(0)),
4709                                      Op.getOperand(1)));
4710     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4711                                     Op.getOperand(0), Op.getOperand(1));
4712     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4713                                     DAG.getValueType(VT));
4714     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4715   } else if (VT == MVT::f32) {
4716     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4717     // the result back to FR32 register. It's only worth matching if the
4718     // result has a single use which is a store or a bitcast to i32.  And in
4719     // the case of a store, it's not worth it if the index is a constant 0,
4720     // because a MOVSSmr can be used instead, which is smaller and faster.
4721     if (!Op.hasOneUse())
4722       return SDValue();
4723     SDNode *User = *Op.getNode()->use_begin();
4724     if ((User->getOpcode() != ISD::STORE ||
4725          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4726           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4727         (User->getOpcode() != ISD::BIT_CONVERT ||
4728          User->getValueType(0) != MVT::i32))
4729       return SDValue();
4730     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4731                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4732                                               Op.getOperand(0)),
4733                                               Op.getOperand(1));
4734     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4735   } else if (VT == MVT::i32) {
4736     // ExtractPS works with constant index.
4737     if (isa<ConstantSDNode>(Op.getOperand(1)))
4738       return Op;
4739   }
4740   return SDValue();
4741 }
4742
4743
4744 SDValue
4745 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4746   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4747     return SDValue();
4748
4749   if (Subtarget->hasSSE41()) {
4750     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4751     if (Res.getNode())
4752       return Res;
4753   }
4754
4755   EVT VT = Op.getValueType();
4756   DebugLoc dl = Op.getDebugLoc();
4757   // TODO: handle v16i8.
4758   if (VT.getSizeInBits() == 16) {
4759     SDValue Vec = Op.getOperand(0);
4760     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4761     if (Idx == 0)
4762       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4763                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4764                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4765                                                  MVT::v4i32, Vec),
4766                                      Op.getOperand(1)));
4767     // Transform it so it match pextrw which produces a 32-bit result.
4768     EVT EltVT = MVT::i32;
4769     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4770                                     Op.getOperand(0), Op.getOperand(1));
4771     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4772                                     DAG.getValueType(VT));
4773     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4774   } else if (VT.getSizeInBits() == 32) {
4775     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4776     if (Idx == 0)
4777       return Op;
4778
4779     // SHUFPS the element to the lowest double word, then movss.
4780     int Mask[4] = { Idx, -1, -1, -1 };
4781     EVT VVT = Op.getOperand(0).getValueType();
4782     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4783                                        DAG.getUNDEF(VVT), Mask);
4784     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4785                        DAG.getIntPtrConstant(0));
4786   } else if (VT.getSizeInBits() == 64) {
4787     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4788     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4789     //        to match extract_elt for f64.
4790     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4791     if (Idx == 0)
4792       return Op;
4793
4794     // UNPCKHPD the element to the lowest double word, then movsd.
4795     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4796     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4797     int Mask[2] = { 1, -1 };
4798     EVT VVT = Op.getOperand(0).getValueType();
4799     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4800                                        DAG.getUNDEF(VVT), Mask);
4801     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4802                        DAG.getIntPtrConstant(0));
4803   }
4804
4805   return SDValue();
4806 }
4807
4808 SDValue
4809 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4810   EVT VT = Op.getValueType();
4811   EVT EltVT = VT.getVectorElementType();
4812   DebugLoc dl = Op.getDebugLoc();
4813
4814   SDValue N0 = Op.getOperand(0);
4815   SDValue N1 = Op.getOperand(1);
4816   SDValue N2 = Op.getOperand(2);
4817
4818   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4819       isa<ConstantSDNode>(N2)) {
4820     unsigned Opc;
4821     if (VT == MVT::v8i16)
4822       Opc = X86ISD::PINSRW;
4823     else if (VT == MVT::v4i16)
4824       Opc = X86ISD::MMX_PINSRW;
4825     else if (VT == MVT::v16i8)
4826       Opc = X86ISD::PINSRB;
4827     else
4828       Opc = X86ISD::PINSRB;
4829
4830     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4831     // argument.
4832     if (N1.getValueType() != MVT::i32)
4833       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4834     if (N2.getValueType() != MVT::i32)
4835       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4836     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4837   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4838     // Bits [7:6] of the constant are the source select.  This will always be
4839     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4840     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4841     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4842     // Bits [5:4] of the constant are the destination select.  This is the
4843     //  value of the incoming immediate.
4844     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4845     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4846     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4847     // Create this as a scalar to vector..
4848     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4849     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4850   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4851     // PINSR* works with constant index.
4852     return Op;
4853   }
4854   return SDValue();
4855 }
4856
4857 SDValue
4858 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4859   EVT VT = Op.getValueType();
4860   EVT EltVT = VT.getVectorElementType();
4861
4862   if (Subtarget->hasSSE41())
4863     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4864
4865   if (EltVT == MVT::i8)
4866     return SDValue();
4867
4868   DebugLoc dl = Op.getDebugLoc();
4869   SDValue N0 = Op.getOperand(0);
4870   SDValue N1 = Op.getOperand(1);
4871   SDValue N2 = Op.getOperand(2);
4872
4873   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4874     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4875     // as its second argument.
4876     if (N1.getValueType() != MVT::i32)
4877       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4878     if (N2.getValueType() != MVT::i32)
4879       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4880     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4881                        dl, VT, N0, N1, N2);
4882   }
4883   return SDValue();
4884 }
4885
4886 SDValue
4887 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4888   DebugLoc dl = Op.getDebugLoc();
4889   if (Op.getValueType() == MVT::v2f32)
4890     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4891                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4892                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4893                                                Op.getOperand(0))));
4894
4895   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4896     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4897
4898   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4899   EVT VT = MVT::v2i32;
4900   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4901   default: break;
4902   case MVT::v16i8:
4903   case MVT::v8i16:
4904     VT = MVT::v4i32;
4905     break;
4906   }
4907   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4908                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4909 }
4910
4911 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4912 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4913 // one of the above mentioned nodes. It has to be wrapped because otherwise
4914 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4915 // be used to form addressing mode. These wrapped nodes will be selected
4916 // into MOV32ri.
4917 SDValue
4918 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4919   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4920
4921   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4922   // global base reg.
4923   unsigned char OpFlag = 0;
4924   unsigned WrapperKind = X86ISD::Wrapper;
4925   CodeModel::Model M = getTargetMachine().getCodeModel();
4926
4927   if (Subtarget->isPICStyleRIPRel() &&
4928       (M == CodeModel::Small || M == CodeModel::Kernel))
4929     WrapperKind = X86ISD::WrapperRIP;
4930   else if (Subtarget->isPICStyleGOT())
4931     OpFlag = X86II::MO_GOTOFF;
4932   else if (Subtarget->isPICStyleStubPIC())
4933     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4934
4935   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4936                                              CP->getAlignment(),
4937                                              CP->getOffset(), OpFlag);
4938   DebugLoc DL = CP->getDebugLoc();
4939   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4940   // With PIC, the address is actually $g + Offset.
4941   if (OpFlag) {
4942     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4943                          DAG.getNode(X86ISD::GlobalBaseReg,
4944                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4945                          Result);
4946   }
4947
4948   return Result;
4949 }
4950
4951 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4952   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4953
4954   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4955   // global base reg.
4956   unsigned char OpFlag = 0;
4957   unsigned WrapperKind = X86ISD::Wrapper;
4958   CodeModel::Model M = getTargetMachine().getCodeModel();
4959
4960   if (Subtarget->isPICStyleRIPRel() &&
4961       (M == CodeModel::Small || M == CodeModel::Kernel))
4962     WrapperKind = X86ISD::WrapperRIP;
4963   else if (Subtarget->isPICStyleGOT())
4964     OpFlag = X86II::MO_GOTOFF;
4965   else if (Subtarget->isPICStyleStubPIC())
4966     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4967
4968   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4969                                           OpFlag);
4970   DebugLoc DL = JT->getDebugLoc();
4971   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4972
4973   // With PIC, the address is actually $g + Offset.
4974   if (OpFlag) {
4975     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4976                          DAG.getNode(X86ISD::GlobalBaseReg,
4977                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4978                          Result);
4979   }
4980
4981   return Result;
4982 }
4983
4984 SDValue
4985 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4986   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4987
4988   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4989   // global base reg.
4990   unsigned char OpFlag = 0;
4991   unsigned WrapperKind = X86ISD::Wrapper;
4992   CodeModel::Model M = getTargetMachine().getCodeModel();
4993
4994   if (Subtarget->isPICStyleRIPRel() &&
4995       (M == CodeModel::Small || M == CodeModel::Kernel))
4996     WrapperKind = X86ISD::WrapperRIP;
4997   else if (Subtarget->isPICStyleGOT())
4998     OpFlag = X86II::MO_GOTOFF;
4999   else if (Subtarget->isPICStyleStubPIC())
5000     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5001
5002   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5003
5004   DebugLoc DL = Op.getDebugLoc();
5005   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5006
5007
5008   // With PIC, the address is actually $g + Offset.
5009   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5010       !Subtarget->is64Bit()) {
5011     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5012                          DAG.getNode(X86ISD::GlobalBaseReg,
5013                                      DebugLoc::getUnknownLoc(),
5014                                      getPointerTy()),
5015                          Result);
5016   }
5017
5018   return Result;
5019 }
5020
5021 SDValue
5022 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5023   // Create the TargetBlockAddressAddress node.
5024   unsigned char OpFlags =
5025     Subtarget->ClassifyBlockAddressReference();
5026   CodeModel::Model M = getTargetMachine().getCodeModel();
5027   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5028   DebugLoc dl = Op.getDebugLoc();
5029   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5030                                        /*isTarget=*/true, OpFlags);
5031
5032   if (Subtarget->isPICStyleRIPRel() &&
5033       (M == CodeModel::Small || M == CodeModel::Kernel))
5034     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5035   else
5036     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5037
5038   // With PIC, the address is actually $g + Offset.
5039   if (isGlobalRelativeToPICBase(OpFlags)) {
5040     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5041                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5042                          Result);
5043   }
5044
5045   return Result;
5046 }
5047
5048 SDValue
5049 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5050                                       int64_t Offset,
5051                                       SelectionDAG &DAG) const {
5052   // Create the TargetGlobalAddress node, folding in the constant
5053   // offset if it is legal.
5054   unsigned char OpFlags =
5055     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5056   CodeModel::Model M = getTargetMachine().getCodeModel();
5057   SDValue Result;
5058   if (OpFlags == X86II::MO_NO_FLAG &&
5059       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5060     // A direct static reference to a global.
5061     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5062     Offset = 0;
5063   } else {
5064     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5065   }
5066
5067   if (Subtarget->isPICStyleRIPRel() &&
5068       (M == CodeModel::Small || M == CodeModel::Kernel))
5069     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5070   else
5071     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5072
5073   // With PIC, the address is actually $g + Offset.
5074   if (isGlobalRelativeToPICBase(OpFlags)) {
5075     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5076                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5077                          Result);
5078   }
5079
5080   // For globals that require a load from a stub to get the address, emit the
5081   // load.
5082   if (isGlobalStubReference(OpFlags))
5083     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5084                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5085
5086   // If there was a non-zero offset that we didn't fold, create an explicit
5087   // addition for it.
5088   if (Offset != 0)
5089     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5090                          DAG.getConstant(Offset, getPointerTy()));
5091
5092   return Result;
5093 }
5094
5095 SDValue
5096 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5097   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5098   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5099   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5100 }
5101
5102 static SDValue
5103 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5104            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5105            unsigned char OperandFlags) {
5106   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5107   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5108   DebugLoc dl = GA->getDebugLoc();
5109   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5110                                            GA->getValueType(0),
5111                                            GA->getOffset(),
5112                                            OperandFlags);
5113   if (InFlag) {
5114     SDValue Ops[] = { Chain,  TGA, *InFlag };
5115     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5116   } else {
5117     SDValue Ops[]  = { Chain, TGA };
5118     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5119   }
5120
5121   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5122   MFI->setHasCalls(true);
5123
5124   SDValue Flag = Chain.getValue(1);
5125   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5126 }
5127
5128 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5129 static SDValue
5130 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5131                                 const EVT PtrVT) {
5132   SDValue InFlag;
5133   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5134   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5135                                      DAG.getNode(X86ISD::GlobalBaseReg,
5136                                                  DebugLoc::getUnknownLoc(),
5137                                                  PtrVT), InFlag);
5138   InFlag = Chain.getValue(1);
5139
5140   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5141 }
5142
5143 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5144 static SDValue
5145 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5146                                 const EVT PtrVT) {
5147   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5148                     X86::RAX, X86II::MO_TLSGD);
5149 }
5150
5151 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5152 // "local exec" model.
5153 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5154                                    const EVT PtrVT, TLSModel::Model model,
5155                                    bool is64Bit) {
5156   DebugLoc dl = GA->getDebugLoc();
5157   // Get the Thread Pointer
5158   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5159                              DebugLoc::getUnknownLoc(), PtrVT,
5160                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5161                                              MVT::i32));
5162
5163   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5164                                       NULL, 0, false, false, 0);
5165
5166   unsigned char OperandFlags = 0;
5167   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5168   // initialexec.
5169   unsigned WrapperKind = X86ISD::Wrapper;
5170   if (model == TLSModel::LocalExec) {
5171     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5172   } else if (is64Bit) {
5173     assert(model == TLSModel::InitialExec);
5174     OperandFlags = X86II::MO_GOTTPOFF;
5175     WrapperKind = X86ISD::WrapperRIP;
5176   } else {
5177     assert(model == TLSModel::InitialExec);
5178     OperandFlags = X86II::MO_INDNTPOFF;
5179   }
5180
5181   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5182   // exec)
5183   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5184                                            GA->getOffset(), OperandFlags);
5185   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5186
5187   if (model == TLSModel::InitialExec)
5188     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5189                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5190
5191   // The address of the thread local variable is the add of the thread
5192   // pointer with the offset of the variable.
5193   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5194 }
5195
5196 SDValue
5197 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5198   // TODO: implement the "local dynamic" model
5199   // TODO: implement the "initial exec"model for pic executables
5200   assert(Subtarget->isTargetELF() &&
5201          "TLS not implemented for non-ELF targets");
5202   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5203   const GlobalValue *GV = GA->getGlobal();
5204
5205   // If GV is an alias then use the aliasee for determining
5206   // thread-localness.
5207   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5208     GV = GA->resolveAliasedGlobal(false);
5209
5210   TLSModel::Model model = getTLSModel(GV,
5211                                       getTargetMachine().getRelocationModel());
5212
5213   switch (model) {
5214   case TLSModel::GeneralDynamic:
5215   case TLSModel::LocalDynamic: // not implemented
5216     if (Subtarget->is64Bit())
5217       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5218     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5219
5220   case TLSModel::InitialExec:
5221   case TLSModel::LocalExec:
5222     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5223                                Subtarget->is64Bit());
5224   }
5225
5226   llvm_unreachable("Unreachable");
5227   return SDValue();
5228 }
5229
5230
5231 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5232 /// take a 2 x i32 value to shift plus a shift amount.
5233 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5234   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5235   EVT VT = Op.getValueType();
5236   unsigned VTBits = VT.getSizeInBits();
5237   DebugLoc dl = Op.getDebugLoc();
5238   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5239   SDValue ShOpLo = Op.getOperand(0);
5240   SDValue ShOpHi = Op.getOperand(1);
5241   SDValue ShAmt  = Op.getOperand(2);
5242   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5243                                      DAG.getConstant(VTBits - 1, MVT::i8))
5244                        : DAG.getConstant(0, VT);
5245
5246   SDValue Tmp2, Tmp3;
5247   if (Op.getOpcode() == ISD::SHL_PARTS) {
5248     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5249     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5250   } else {
5251     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5252     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5253   }
5254
5255   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5256                                 DAG.getConstant(VTBits, MVT::i8));
5257   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5258                              AndNode, DAG.getConstant(0, MVT::i8));
5259
5260   SDValue Hi, Lo;
5261   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5262   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5263   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5264
5265   if (Op.getOpcode() == ISD::SHL_PARTS) {
5266     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5267     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5268   } else {
5269     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5270     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5271   }
5272
5273   SDValue Ops[2] = { Lo, Hi };
5274   return DAG.getMergeValues(Ops, 2, dl);
5275 }
5276
5277 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5278   EVT SrcVT = Op.getOperand(0).getValueType();
5279
5280   if (SrcVT.isVector()) {
5281     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5282       return Op;
5283     }
5284     return SDValue();
5285   }
5286
5287   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5288          "Unknown SINT_TO_FP to lower!");
5289
5290   // These are really Legal; return the operand so the caller accepts it as
5291   // Legal.
5292   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5293     return Op;
5294   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5295       Subtarget->is64Bit()) {
5296     return Op;
5297   }
5298
5299   DebugLoc dl = Op.getDebugLoc();
5300   unsigned Size = SrcVT.getSizeInBits()/8;
5301   MachineFunction &MF = DAG.getMachineFunction();
5302   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5303   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5304   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5305                                StackSlot,
5306                                PseudoSourceValue::getFixedStack(SSFI), 0,
5307                                false, false, 0);
5308   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5309 }
5310
5311 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5312                                      SDValue StackSlot,
5313                                      SelectionDAG &DAG) {
5314   // Build the FILD
5315   DebugLoc dl = Op.getDebugLoc();
5316   SDVTList Tys;
5317   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5318   if (useSSE)
5319     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5320   else
5321     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5322   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5323   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5324                                Tys, Ops, array_lengthof(Ops));
5325
5326   if (useSSE) {
5327     Chain = Result.getValue(1);
5328     SDValue InFlag = Result.getValue(2);
5329
5330     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5331     // shouldn't be necessary except that RFP cannot be live across
5332     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5333     MachineFunction &MF = DAG.getMachineFunction();
5334     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5335     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5336     Tys = DAG.getVTList(MVT::Other);
5337     SDValue Ops[] = {
5338       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5339     };
5340     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5341     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5342                          PseudoSourceValue::getFixedStack(SSFI), 0,
5343                          false, false, 0);
5344   }
5345
5346   return Result;
5347 }
5348
5349 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5350 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5351   // This algorithm is not obvious. Here it is in C code, more or less:
5352   /*
5353     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5354       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5355       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5356
5357       // Copy ints to xmm registers.
5358       __m128i xh = _mm_cvtsi32_si128( hi );
5359       __m128i xl = _mm_cvtsi32_si128( lo );
5360
5361       // Combine into low half of a single xmm register.
5362       __m128i x = _mm_unpacklo_epi32( xh, xl );
5363       __m128d d;
5364       double sd;
5365
5366       // Merge in appropriate exponents to give the integer bits the right
5367       // magnitude.
5368       x = _mm_unpacklo_epi32( x, exp );
5369
5370       // Subtract away the biases to deal with the IEEE-754 double precision
5371       // implicit 1.
5372       d = _mm_sub_pd( (__m128d) x, bias );
5373
5374       // All conversions up to here are exact. The correctly rounded result is
5375       // calculated using the current rounding mode using the following
5376       // horizontal add.
5377       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5378       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5379                                 // store doesn't really need to be here (except
5380                                 // maybe to zero the other double)
5381       return sd;
5382     }
5383   */
5384
5385   DebugLoc dl = Op.getDebugLoc();
5386   LLVMContext *Context = DAG.getContext();
5387
5388   // Build some magic constants.
5389   std::vector<Constant*> CV0;
5390   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5391   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5392   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5393   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5394   Constant *C0 = ConstantVector::get(CV0);
5395   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5396
5397   std::vector<Constant*> CV1;
5398   CV1.push_back(
5399     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5400   CV1.push_back(
5401     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5402   Constant *C1 = ConstantVector::get(CV1);
5403   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5404
5405   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5406                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5407                                         Op.getOperand(0),
5408                                         DAG.getIntPtrConstant(1)));
5409   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5410                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5411                                         Op.getOperand(0),
5412                                         DAG.getIntPtrConstant(0)));
5413   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5414   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5415                               PseudoSourceValue::getConstantPool(), 0,
5416                               false, false, 16);
5417   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5418   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5419   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5420                               PseudoSourceValue::getConstantPool(), 0,
5421                               false, false, 16);
5422   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5423
5424   // Add the halves; easiest way is to swap them into another reg first.
5425   int ShufMask[2] = { 1, -1 };
5426   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5427                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5428   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5429   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5430                      DAG.getIntPtrConstant(0));
5431 }
5432
5433 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5434 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5435   DebugLoc dl = Op.getDebugLoc();
5436   // FP constant to bias correct the final result.
5437   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5438                                    MVT::f64);
5439
5440   // Load the 32-bit value into an XMM register.
5441   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5442                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5443                                          Op.getOperand(0),
5444                                          DAG.getIntPtrConstant(0)));
5445
5446   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5447                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5448                      DAG.getIntPtrConstant(0));
5449
5450   // Or the load with the bias.
5451   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5452                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5453                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5454                                                    MVT::v2f64, Load)),
5455                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5456                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5457                                                    MVT::v2f64, Bias)));
5458   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5459                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5460                    DAG.getIntPtrConstant(0));
5461
5462   // Subtract the bias.
5463   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5464
5465   // Handle final rounding.
5466   EVT DestVT = Op.getValueType();
5467
5468   if (DestVT.bitsLT(MVT::f64)) {
5469     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5470                        DAG.getIntPtrConstant(0));
5471   } else if (DestVT.bitsGT(MVT::f64)) {
5472     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5473   }
5474
5475   // Handle final rounding.
5476   return Sub;
5477 }
5478
5479 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5480   SDValue N0 = Op.getOperand(0);
5481   DebugLoc dl = Op.getDebugLoc();
5482
5483   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5484   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5485   // the optimization here.
5486   if (DAG.SignBitIsZero(N0))
5487     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5488
5489   EVT SrcVT = N0.getValueType();
5490   if (SrcVT == MVT::i64) {
5491     // We only handle SSE2 f64 target here; caller can expand the rest.
5492     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5493       return SDValue();
5494
5495     return LowerUINT_TO_FP_i64(Op, DAG);
5496   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5497     return LowerUINT_TO_FP_i32(Op, DAG);
5498   }
5499
5500   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5501
5502   // Make a 64-bit buffer, and use it to build an FILD.
5503   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5504   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5505   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5506                                    getPointerTy(), StackSlot, WordOff);
5507   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5508                                 StackSlot, NULL, 0, false, false, 0);
5509   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5510                                 OffsetSlot, NULL, 0, false, false, 0);
5511   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5512 }
5513
5514 std::pair<SDValue,SDValue> X86TargetLowering::
5515 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5516   DebugLoc dl = Op.getDebugLoc();
5517
5518   EVT DstTy = Op.getValueType();
5519
5520   if (!IsSigned) {
5521     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5522     DstTy = MVT::i64;
5523   }
5524
5525   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5526          DstTy.getSimpleVT() >= MVT::i16 &&
5527          "Unknown FP_TO_SINT to lower!");
5528
5529   // These are really Legal.
5530   if (DstTy == MVT::i32 &&
5531       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5532     return std::make_pair(SDValue(), SDValue());
5533   if (Subtarget->is64Bit() &&
5534       DstTy == MVT::i64 &&
5535       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5536     return std::make_pair(SDValue(), SDValue());
5537
5538   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5539   // stack slot.
5540   MachineFunction &MF = DAG.getMachineFunction();
5541   unsigned MemSize = DstTy.getSizeInBits()/8;
5542   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5543   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5544
5545   unsigned Opc;
5546   switch (DstTy.getSimpleVT().SimpleTy) {
5547   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5548   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5549   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5550   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5551   }
5552
5553   SDValue Chain = DAG.getEntryNode();
5554   SDValue Value = Op.getOperand(0);
5555   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5556     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5557     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5558                          PseudoSourceValue::getFixedStack(SSFI), 0,
5559                          false, false, 0);
5560     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5561     SDValue Ops[] = {
5562       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5563     };
5564     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5565     Chain = Value.getValue(1);
5566     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5567     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5568   }
5569
5570   // Build the FP_TO_INT*_IN_MEM
5571   SDValue Ops[] = { Chain, Value, StackSlot };
5572   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5573
5574   return std::make_pair(FIST, StackSlot);
5575 }
5576
5577 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5578   if (Op.getValueType().isVector()) {
5579     if (Op.getValueType() == MVT::v2i32 &&
5580         Op.getOperand(0).getValueType() == MVT::v2f64) {
5581       return Op;
5582     }
5583     return SDValue();
5584   }
5585
5586   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5587   SDValue FIST = Vals.first, StackSlot = Vals.second;
5588   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5589   if (FIST.getNode() == 0) return Op;
5590
5591   // Load the result.
5592   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5593                      FIST, StackSlot, NULL, 0, false, false, 0);
5594 }
5595
5596 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5597   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5598   SDValue FIST = Vals.first, StackSlot = Vals.second;
5599   assert(FIST.getNode() && "Unexpected failure");
5600
5601   // Load the result.
5602   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5603                      FIST, StackSlot, NULL, 0, false, false, 0);
5604 }
5605
5606 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5607   LLVMContext *Context = DAG.getContext();
5608   DebugLoc dl = Op.getDebugLoc();
5609   EVT VT = Op.getValueType();
5610   EVT EltVT = VT;
5611   if (VT.isVector())
5612     EltVT = VT.getVectorElementType();
5613   std::vector<Constant*> CV;
5614   if (EltVT == MVT::f64) {
5615     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5616     CV.push_back(C);
5617     CV.push_back(C);
5618   } else {
5619     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5620     CV.push_back(C);
5621     CV.push_back(C);
5622     CV.push_back(C);
5623     CV.push_back(C);
5624   }
5625   Constant *C = ConstantVector::get(CV);
5626   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5627   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5628                              PseudoSourceValue::getConstantPool(), 0,
5629                              false, false, 16);
5630   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5631 }
5632
5633 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5634   LLVMContext *Context = DAG.getContext();
5635   DebugLoc dl = Op.getDebugLoc();
5636   EVT VT = Op.getValueType();
5637   EVT EltVT = VT;
5638   if (VT.isVector())
5639     EltVT = VT.getVectorElementType();
5640   std::vector<Constant*> CV;
5641   if (EltVT == MVT::f64) {
5642     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5643     CV.push_back(C);
5644     CV.push_back(C);
5645   } else {
5646     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5647     CV.push_back(C);
5648     CV.push_back(C);
5649     CV.push_back(C);
5650     CV.push_back(C);
5651   }
5652   Constant *C = ConstantVector::get(CV);
5653   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5654   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5655                              PseudoSourceValue::getConstantPool(), 0,
5656                              false, false, 16);
5657   if (VT.isVector()) {
5658     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5659                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5660                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5661                                 Op.getOperand(0)),
5662                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5663   } else {
5664     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5665   }
5666 }
5667
5668 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5669   LLVMContext *Context = DAG.getContext();
5670   SDValue Op0 = Op.getOperand(0);
5671   SDValue Op1 = Op.getOperand(1);
5672   DebugLoc dl = Op.getDebugLoc();
5673   EVT VT = Op.getValueType();
5674   EVT SrcVT = Op1.getValueType();
5675
5676   // If second operand is smaller, extend it first.
5677   if (SrcVT.bitsLT(VT)) {
5678     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5679     SrcVT = VT;
5680   }
5681   // And if it is bigger, shrink it first.
5682   if (SrcVT.bitsGT(VT)) {
5683     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5684     SrcVT = VT;
5685   }
5686
5687   // At this point the operands and the result should have the same
5688   // type, and that won't be f80 since that is not custom lowered.
5689
5690   // First get the sign bit of second operand.
5691   std::vector<Constant*> CV;
5692   if (SrcVT == MVT::f64) {
5693     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5694     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5695   } else {
5696     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5697     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5698     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5699     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5700   }
5701   Constant *C = ConstantVector::get(CV);
5702   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5703   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5704                               PseudoSourceValue::getConstantPool(), 0,
5705                               false, false, 16);
5706   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5707
5708   // Shift sign bit right or left if the two operands have different types.
5709   if (SrcVT.bitsGT(VT)) {
5710     // Op0 is MVT::f32, Op1 is MVT::f64.
5711     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5712     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5713                           DAG.getConstant(32, MVT::i32));
5714     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5715     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5716                           DAG.getIntPtrConstant(0));
5717   }
5718
5719   // Clear first operand sign bit.
5720   CV.clear();
5721   if (VT == MVT::f64) {
5722     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5723     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5724   } else {
5725     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5726     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5727     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5728     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5729   }
5730   C = ConstantVector::get(CV);
5731   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5732   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5733                               PseudoSourceValue::getConstantPool(), 0,
5734                               false, false, 16);
5735   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5736
5737   // Or the value with the sign bit.
5738   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5739 }
5740
5741 /// Emit nodes that will be selected as "test Op0,Op0", or something
5742 /// equivalent.
5743 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5744                                     SelectionDAG &DAG) {
5745   DebugLoc dl = Op.getDebugLoc();
5746
5747   // CF and OF aren't always set the way we want. Determine which
5748   // of these we need.
5749   bool NeedCF = false;
5750   bool NeedOF = false;
5751   switch (X86CC) {
5752   case X86::COND_A: case X86::COND_AE:
5753   case X86::COND_B: case X86::COND_BE:
5754     NeedCF = true;
5755     break;
5756   case X86::COND_G: case X86::COND_GE:
5757   case X86::COND_L: case X86::COND_LE:
5758   case X86::COND_O: case X86::COND_NO:
5759     NeedOF = true;
5760     break;
5761   default: break;
5762   }
5763
5764   // See if we can use the EFLAGS value from the operand instead of
5765   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5766   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5767   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5768     unsigned Opcode = 0;
5769     unsigned NumOperands = 0;
5770     switch (Op.getNode()->getOpcode()) {
5771     case ISD::ADD:
5772       // Due to an isel shortcoming, be conservative if this add is likely to
5773       // be selected as part of a load-modify-store instruction. When the root
5774       // node in a match is a store, isel doesn't know how to remap non-chain
5775       // non-flag uses of other nodes in the match, such as the ADD in this
5776       // case. This leads to the ADD being left around and reselected, with
5777       // the result being two adds in the output.
5778       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5779            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5780         if (UI->getOpcode() == ISD::STORE)
5781           goto default_case;
5782       if (ConstantSDNode *C =
5783             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5784         // An add of one will be selected as an INC.
5785         if (C->getAPIntValue() == 1) {
5786           Opcode = X86ISD::INC;
5787           NumOperands = 1;
5788           break;
5789         }
5790         // An add of negative one (subtract of one) will be selected as a DEC.
5791         if (C->getAPIntValue().isAllOnesValue()) {
5792           Opcode = X86ISD::DEC;
5793           NumOperands = 1;
5794           break;
5795         }
5796       }
5797       // Otherwise use a regular EFLAGS-setting add.
5798       Opcode = X86ISD::ADD;
5799       NumOperands = 2;
5800       break;
5801     case ISD::AND: {
5802       // If the primary and result isn't used, don't bother using X86ISD::AND,
5803       // because a TEST instruction will be better.
5804       bool NonFlagUse = false;
5805       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5806              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5807         SDNode *User = *UI;
5808         unsigned UOpNo = UI.getOperandNo();
5809         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5810           // Look pass truncate.
5811           UOpNo = User->use_begin().getOperandNo();
5812           User = *User->use_begin();
5813         }
5814         if (User->getOpcode() != ISD::BRCOND &&
5815             User->getOpcode() != ISD::SETCC &&
5816             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5817           NonFlagUse = true;
5818           break;
5819         }
5820       }
5821       if (!NonFlagUse)
5822         break;
5823     }
5824     // FALL THROUGH
5825     case ISD::SUB:
5826     case ISD::OR:
5827     case ISD::XOR:
5828       // Due to the ISEL shortcoming noted above, be conservative if this op is
5829       // likely to be selected as part of a load-modify-store instruction.
5830       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5831            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5832         if (UI->getOpcode() == ISD::STORE)
5833           goto default_case;
5834       // Otherwise use a regular EFLAGS-setting instruction.
5835       switch (Op.getNode()->getOpcode()) {
5836       case ISD::SUB: Opcode = X86ISD::SUB; break;
5837       case ISD::OR:  Opcode = X86ISD::OR;  break;
5838       case ISD::XOR: Opcode = X86ISD::XOR; break;
5839       case ISD::AND: Opcode = X86ISD::AND; break;
5840       default: llvm_unreachable("unexpected operator!");
5841       }
5842       NumOperands = 2;
5843       break;
5844     case X86ISD::ADD:
5845     case X86ISD::SUB:
5846     case X86ISD::INC:
5847     case X86ISD::DEC:
5848     case X86ISD::OR:
5849     case X86ISD::XOR:
5850     case X86ISD::AND:
5851       return SDValue(Op.getNode(), 1);
5852     default:
5853     default_case:
5854       break;
5855     }
5856     if (Opcode != 0) {
5857       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5858       SmallVector<SDValue, 4> Ops;
5859       for (unsigned i = 0; i != NumOperands; ++i)
5860         Ops.push_back(Op.getOperand(i));
5861       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5862       DAG.ReplaceAllUsesWith(Op, New);
5863       return SDValue(New.getNode(), 1);
5864     }
5865   }
5866
5867   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5868   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5869                      DAG.getConstant(0, Op.getValueType()));
5870 }
5871
5872 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5873 /// equivalent.
5874 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5875                                    SelectionDAG &DAG) {
5876   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5877     if (C->getAPIntValue() == 0)
5878       return EmitTest(Op0, X86CC, DAG);
5879
5880   DebugLoc dl = Op0.getDebugLoc();
5881   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5882 }
5883
5884 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5885 /// if it's possible.
5886 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5887                          DebugLoc dl, SelectionDAG &DAG) {
5888   SDValue LHS, RHS;
5889   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5890     if (ConstantSDNode *Op010C =
5891         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5892       if (Op010C->getZExtValue() == 1) {
5893         LHS = Op0.getOperand(0);
5894         RHS = Op0.getOperand(1).getOperand(1);
5895       }
5896   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5897     if (ConstantSDNode *Op000C =
5898         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5899       if (Op000C->getZExtValue() == 1) {
5900         LHS = Op0.getOperand(1);
5901         RHS = Op0.getOperand(0).getOperand(1);
5902       }
5903   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5904     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5905     SDValue AndLHS = Op0.getOperand(0);
5906     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5907       LHS = AndLHS.getOperand(0);
5908       RHS = AndLHS.getOperand(1);
5909     }
5910   }
5911
5912   if (LHS.getNode()) {
5913     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5914     // instruction.  Since the shift amount is in-range-or-undefined, we know
5915     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5916     // the encoding for the i16 version is larger than the i32 version.
5917     if (LHS.getValueType() == MVT::i8)
5918       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5919
5920     // If the operand types disagree, extend the shift amount to match.  Since
5921     // BT ignores high bits (like shifts) we can use anyextend.
5922     if (LHS.getValueType() != RHS.getValueType())
5923       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5924
5925     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5926     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5927     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5928                        DAG.getConstant(Cond, MVT::i8), BT);
5929   }
5930
5931   return SDValue();
5932 }
5933
5934 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5935   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5936   SDValue Op0 = Op.getOperand(0);
5937   SDValue Op1 = Op.getOperand(1);
5938   DebugLoc dl = Op.getDebugLoc();
5939   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5940
5941   // Optimize to BT if possible.
5942   // Lower (X & (1 << N)) == 0 to BT(X, N).
5943   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5944   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5945   if (Op0.getOpcode() == ISD::AND &&
5946       Op0.hasOneUse() &&
5947       Op1.getOpcode() == ISD::Constant &&
5948       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5949       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5950     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5951     if (NewSetCC.getNode())
5952       return NewSetCC;
5953   }
5954
5955   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5956   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5957   if (X86CC == X86::COND_INVALID)
5958     return SDValue();
5959
5960   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5961
5962   // Use sbb x, x to materialize carry bit into a GPR.
5963   if (X86CC == X86::COND_B)
5964     return DAG.getNode(ISD::AND, dl, MVT::i8,
5965                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5966                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5967                        DAG.getConstant(1, MVT::i8));
5968
5969   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5970                      DAG.getConstant(X86CC, MVT::i8), Cond);
5971 }
5972
5973 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5974   SDValue Cond;
5975   SDValue Op0 = Op.getOperand(0);
5976   SDValue Op1 = Op.getOperand(1);
5977   SDValue CC = Op.getOperand(2);
5978   EVT VT = Op.getValueType();
5979   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5980   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5981   DebugLoc dl = Op.getDebugLoc();
5982
5983   if (isFP) {
5984     unsigned SSECC = 8;
5985     EVT VT0 = Op0.getValueType();
5986     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5987     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5988     bool Swap = false;
5989
5990     switch (SetCCOpcode) {
5991     default: break;
5992     case ISD::SETOEQ:
5993     case ISD::SETEQ:  SSECC = 0; break;
5994     case ISD::SETOGT:
5995     case ISD::SETGT: Swap = true; // Fallthrough
5996     case ISD::SETLT:
5997     case ISD::SETOLT: SSECC = 1; break;
5998     case ISD::SETOGE:
5999     case ISD::SETGE: Swap = true; // Fallthrough
6000     case ISD::SETLE:
6001     case ISD::SETOLE: SSECC = 2; break;
6002     case ISD::SETUO:  SSECC = 3; break;
6003     case ISD::SETUNE:
6004     case ISD::SETNE:  SSECC = 4; break;
6005     case ISD::SETULE: Swap = true;
6006     case ISD::SETUGE: SSECC = 5; break;
6007     case ISD::SETULT: Swap = true;
6008     case ISD::SETUGT: SSECC = 6; break;
6009     case ISD::SETO:   SSECC = 7; break;
6010     }
6011     if (Swap)
6012       std::swap(Op0, Op1);
6013
6014     // In the two special cases we can't handle, emit two comparisons.
6015     if (SSECC == 8) {
6016       if (SetCCOpcode == ISD::SETUEQ) {
6017         SDValue UNORD, EQ;
6018         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6019         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6020         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6021       }
6022       else if (SetCCOpcode == ISD::SETONE) {
6023         SDValue ORD, NEQ;
6024         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6025         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6026         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6027       }
6028       llvm_unreachable("Illegal FP comparison");
6029     }
6030     // Handle all other FP comparisons here.
6031     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6032   }
6033
6034   // We are handling one of the integer comparisons here.  Since SSE only has
6035   // GT and EQ comparisons for integer, swapping operands and multiple
6036   // operations may be required for some comparisons.
6037   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6038   bool Swap = false, Invert = false, FlipSigns = false;
6039
6040   switch (VT.getSimpleVT().SimpleTy) {
6041   default: break;
6042   case MVT::v8i8:
6043   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6044   case MVT::v4i16:
6045   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6046   case MVT::v2i32:
6047   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6048   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6049   }
6050
6051   switch (SetCCOpcode) {
6052   default: break;
6053   case ISD::SETNE:  Invert = true;
6054   case ISD::SETEQ:  Opc = EQOpc; break;
6055   case ISD::SETLT:  Swap = true;
6056   case ISD::SETGT:  Opc = GTOpc; break;
6057   case ISD::SETGE:  Swap = true;
6058   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6059   case ISD::SETULT: Swap = true;
6060   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6061   case ISD::SETUGE: Swap = true;
6062   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6063   }
6064   if (Swap)
6065     std::swap(Op0, Op1);
6066
6067   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6068   // bits of the inputs before performing those operations.
6069   if (FlipSigns) {
6070     EVT EltVT = VT.getVectorElementType();
6071     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6072                                       EltVT);
6073     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6074     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6075                                     SignBits.size());
6076     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6077     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6078   }
6079
6080   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6081
6082   // If the logical-not of the result is required, perform that now.
6083   if (Invert)
6084     Result = DAG.getNOT(dl, Result, VT);
6085
6086   return Result;
6087 }
6088
6089 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6090 static bool isX86LogicalCmp(SDValue Op) {
6091   unsigned Opc = Op.getNode()->getOpcode();
6092   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6093     return true;
6094   if (Op.getResNo() == 1 &&
6095       (Opc == X86ISD::ADD ||
6096        Opc == X86ISD::SUB ||
6097        Opc == X86ISD::SMUL ||
6098        Opc == X86ISD::UMUL ||
6099        Opc == X86ISD::INC ||
6100        Opc == X86ISD::DEC ||
6101        Opc == X86ISD::OR ||
6102        Opc == X86ISD::XOR ||
6103        Opc == X86ISD::AND))
6104     return true;
6105
6106   return false;
6107 }
6108
6109 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6110   bool addTest = true;
6111   SDValue Cond  = Op.getOperand(0);
6112   DebugLoc dl = Op.getDebugLoc();
6113   SDValue CC;
6114
6115   if (Cond.getOpcode() == ISD::SETCC) {
6116     SDValue NewCond = LowerSETCC(Cond, DAG);
6117     if (NewCond.getNode())
6118       Cond = NewCond;
6119   }
6120
6121   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6122   SDValue Op1 = Op.getOperand(1);
6123   SDValue Op2 = Op.getOperand(2);
6124   if (Cond.getOpcode() == X86ISD::SETCC &&
6125       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6126     SDValue Cmp = Cond.getOperand(1);
6127     if (Cmp.getOpcode() == X86ISD::CMP) {
6128       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6129       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6130       ConstantSDNode *RHSC =
6131         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6132       if (N1C && N1C->isAllOnesValue() &&
6133           N2C && N2C->isNullValue() &&
6134           RHSC && RHSC->isNullValue()) {
6135         SDValue CmpOp0 = Cmp.getOperand(0);
6136         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6137                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6138         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6139                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6140       }
6141     }
6142   }
6143
6144   // Look pass (and (setcc_carry (cmp ...)), 1).
6145   if (Cond.getOpcode() == ISD::AND &&
6146       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6147     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6148     if (C && C->getAPIntValue() == 1)
6149       Cond = Cond.getOperand(0);
6150   }
6151
6152   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6153   // setting operand in place of the X86ISD::SETCC.
6154   if (Cond.getOpcode() == X86ISD::SETCC ||
6155       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6156     CC = Cond.getOperand(0);
6157
6158     SDValue Cmp = Cond.getOperand(1);
6159     unsigned Opc = Cmp.getOpcode();
6160     EVT VT = Op.getValueType();
6161
6162     bool IllegalFPCMov = false;
6163     if (VT.isFloatingPoint() && !VT.isVector() &&
6164         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6165       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6166
6167     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6168         Opc == X86ISD::BT) { // FIXME
6169       Cond = Cmp;
6170       addTest = false;
6171     }
6172   }
6173
6174   if (addTest) {
6175     // Look pass the truncate.
6176     if (Cond.getOpcode() == ISD::TRUNCATE)
6177       Cond = Cond.getOperand(0);
6178
6179     // We know the result of AND is compared against zero. Try to match
6180     // it to BT.
6181     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6182       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6183       if (NewSetCC.getNode()) {
6184         CC = NewSetCC.getOperand(0);
6185         Cond = NewSetCC.getOperand(1);
6186         addTest = false;
6187       }
6188     }
6189   }
6190
6191   if (addTest) {
6192     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6193     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6194   }
6195
6196   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6197   // condition is true.
6198   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6199   SDValue Ops[] = { Op2, Op1, CC, Cond };
6200   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6201 }
6202
6203 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6204 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6205 // from the AND / OR.
6206 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6207   Opc = Op.getOpcode();
6208   if (Opc != ISD::OR && Opc != ISD::AND)
6209     return false;
6210   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6211           Op.getOperand(0).hasOneUse() &&
6212           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6213           Op.getOperand(1).hasOneUse());
6214 }
6215
6216 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6217 // 1 and that the SETCC node has a single use.
6218 static bool isXor1OfSetCC(SDValue Op) {
6219   if (Op.getOpcode() != ISD::XOR)
6220     return false;
6221   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6222   if (N1C && N1C->getAPIntValue() == 1) {
6223     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6224       Op.getOperand(0).hasOneUse();
6225   }
6226   return false;
6227 }
6228
6229 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6230   bool addTest = true;
6231   SDValue Chain = Op.getOperand(0);
6232   SDValue Cond  = Op.getOperand(1);
6233   SDValue Dest  = Op.getOperand(2);
6234   DebugLoc dl = Op.getDebugLoc();
6235   SDValue CC;
6236
6237   if (Cond.getOpcode() == ISD::SETCC) {
6238     SDValue NewCond = LowerSETCC(Cond, DAG);
6239     if (NewCond.getNode())
6240       Cond = NewCond;
6241   }
6242 #if 0
6243   // FIXME: LowerXALUO doesn't handle these!!
6244   else if (Cond.getOpcode() == X86ISD::ADD  ||
6245            Cond.getOpcode() == X86ISD::SUB  ||
6246            Cond.getOpcode() == X86ISD::SMUL ||
6247            Cond.getOpcode() == X86ISD::UMUL)
6248     Cond = LowerXALUO(Cond, DAG);
6249 #endif
6250
6251   // Look pass (and (setcc_carry (cmp ...)), 1).
6252   if (Cond.getOpcode() == ISD::AND &&
6253       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6254     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6255     if (C && C->getAPIntValue() == 1)
6256       Cond = Cond.getOperand(0);
6257   }
6258
6259   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6260   // setting operand in place of the X86ISD::SETCC.
6261   if (Cond.getOpcode() == X86ISD::SETCC ||
6262       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6263     CC = Cond.getOperand(0);
6264
6265     SDValue Cmp = Cond.getOperand(1);
6266     unsigned Opc = Cmp.getOpcode();
6267     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6268     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6269       Cond = Cmp;
6270       addTest = false;
6271     } else {
6272       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6273       default: break;
6274       case X86::COND_O:
6275       case X86::COND_B:
6276         // These can only come from an arithmetic instruction with overflow,
6277         // e.g. SADDO, UADDO.
6278         Cond = Cond.getNode()->getOperand(1);
6279         addTest = false;
6280         break;
6281       }
6282     }
6283   } else {
6284     unsigned CondOpc;
6285     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6286       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6287       if (CondOpc == ISD::OR) {
6288         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6289         // two branches instead of an explicit OR instruction with a
6290         // separate test.
6291         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6292             isX86LogicalCmp(Cmp)) {
6293           CC = Cond.getOperand(0).getOperand(0);
6294           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6295                               Chain, Dest, CC, Cmp);
6296           CC = Cond.getOperand(1).getOperand(0);
6297           Cond = Cmp;
6298           addTest = false;
6299         }
6300       } else { // ISD::AND
6301         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6302         // two branches instead of an explicit AND instruction with a
6303         // separate test. However, we only do this if this block doesn't
6304         // have a fall-through edge, because this requires an explicit
6305         // jmp when the condition is false.
6306         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6307             isX86LogicalCmp(Cmp) &&
6308             Op.getNode()->hasOneUse()) {
6309           X86::CondCode CCode =
6310             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6311           CCode = X86::GetOppositeBranchCondition(CCode);
6312           CC = DAG.getConstant(CCode, MVT::i8);
6313           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6314           // Look for an unconditional branch following this conditional branch.
6315           // We need this because we need to reverse the successors in order
6316           // to implement FCMP_OEQ.
6317           if (User.getOpcode() == ISD::BR) {
6318             SDValue FalseBB = User.getOperand(1);
6319             SDValue NewBR =
6320               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6321             assert(NewBR == User);
6322             Dest = FalseBB;
6323
6324             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6325                                 Chain, Dest, CC, Cmp);
6326             X86::CondCode CCode =
6327               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6328             CCode = X86::GetOppositeBranchCondition(CCode);
6329             CC = DAG.getConstant(CCode, MVT::i8);
6330             Cond = Cmp;
6331             addTest = false;
6332           }
6333         }
6334       }
6335     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6336       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6337       // It should be transformed during dag combiner except when the condition
6338       // is set by a arithmetics with overflow node.
6339       X86::CondCode CCode =
6340         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6341       CCode = X86::GetOppositeBranchCondition(CCode);
6342       CC = DAG.getConstant(CCode, MVT::i8);
6343       Cond = Cond.getOperand(0).getOperand(1);
6344       addTest = false;
6345     }
6346   }
6347
6348   if (addTest) {
6349     // Look pass the truncate.
6350     if (Cond.getOpcode() == ISD::TRUNCATE)
6351       Cond = Cond.getOperand(0);
6352
6353     // We know the result of AND is compared against zero. Try to match
6354     // it to BT.
6355     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6356       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6357       if (NewSetCC.getNode()) {
6358         CC = NewSetCC.getOperand(0);
6359         Cond = NewSetCC.getOperand(1);
6360         addTest = false;
6361       }
6362     }
6363   }
6364
6365   if (addTest) {
6366     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6367     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6368   }
6369   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6370                      Chain, Dest, CC, Cond);
6371 }
6372
6373
6374 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6375 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6376 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6377 // that the guard pages used by the OS virtual memory manager are allocated in
6378 // correct sequence.
6379 SDValue
6380 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6381                                            SelectionDAG &DAG) {
6382   assert(Subtarget->isTargetCygMing() &&
6383          "This should be used only on Cygwin/Mingw targets");
6384   DebugLoc dl = Op.getDebugLoc();
6385
6386   // Get the inputs.
6387   SDValue Chain = Op.getOperand(0);
6388   SDValue Size  = Op.getOperand(1);
6389   // FIXME: Ensure alignment here
6390
6391   SDValue Flag;
6392
6393   EVT IntPtr = getPointerTy();
6394   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6395
6396   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6397
6398   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6399   Flag = Chain.getValue(1);
6400
6401   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6402   SDValue Ops[] = { Chain,
6403                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6404                       DAG.getRegister(X86::EAX, IntPtr),
6405                       DAG.getRegister(X86StackPtr, SPTy),
6406                       Flag };
6407   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6408   Flag = Chain.getValue(1);
6409
6410   Chain = DAG.getCALLSEQ_END(Chain,
6411                              DAG.getIntPtrConstant(0, true),
6412                              DAG.getIntPtrConstant(0, true),
6413                              Flag);
6414
6415   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6416
6417   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6418   return DAG.getMergeValues(Ops1, 2, dl);
6419 }
6420
6421 SDValue
6422 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6423                                            SDValue Chain,
6424                                            SDValue Dst, SDValue Src,
6425                                            SDValue Size, unsigned Align,
6426                                            const Value *DstSV,
6427                                            uint64_t DstSVOff) {
6428   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6429
6430   // If not DWORD aligned or size is more than the threshold, call the library.
6431   // The libc version is likely to be faster for these cases. It can use the
6432   // address value and run time information about the CPU.
6433   if ((Align & 3) != 0 ||
6434       !ConstantSize ||
6435       ConstantSize->getZExtValue() >
6436         getSubtarget()->getMaxInlineSizeThreshold()) {
6437     SDValue InFlag(0, 0);
6438
6439     // Check to see if there is a specialized entry-point for memory zeroing.
6440     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6441
6442     if (const char *bzeroEntry =  V &&
6443         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6444       EVT IntPtr = getPointerTy();
6445       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6446       TargetLowering::ArgListTy Args;
6447       TargetLowering::ArgListEntry Entry;
6448       Entry.Node = Dst;
6449       Entry.Ty = IntPtrTy;
6450       Args.push_back(Entry);
6451       Entry.Node = Size;
6452       Args.push_back(Entry);
6453       std::pair<SDValue,SDValue> CallResult =
6454         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6455                     false, false, false, false,
6456                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6457                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6458                     DAG.GetOrdering(Chain.getNode()));
6459       return CallResult.second;
6460     }
6461
6462     // Otherwise have the target-independent code call memset.
6463     return SDValue();
6464   }
6465
6466   uint64_t SizeVal = ConstantSize->getZExtValue();
6467   SDValue InFlag(0, 0);
6468   EVT AVT;
6469   SDValue Count;
6470   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6471   unsigned BytesLeft = 0;
6472   bool TwoRepStos = false;
6473   if (ValC) {
6474     unsigned ValReg;
6475     uint64_t Val = ValC->getZExtValue() & 255;
6476
6477     // If the value is a constant, then we can potentially use larger sets.
6478     switch (Align & 3) {
6479     case 2:   // WORD aligned
6480       AVT = MVT::i16;
6481       ValReg = X86::AX;
6482       Val = (Val << 8) | Val;
6483       break;
6484     case 0:  // DWORD aligned
6485       AVT = MVT::i32;
6486       ValReg = X86::EAX;
6487       Val = (Val << 8)  | Val;
6488       Val = (Val << 16) | Val;
6489       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6490         AVT = MVT::i64;
6491         ValReg = X86::RAX;
6492         Val = (Val << 32) | Val;
6493       }
6494       break;
6495     default:  // Byte aligned
6496       AVT = MVT::i8;
6497       ValReg = X86::AL;
6498       Count = DAG.getIntPtrConstant(SizeVal);
6499       break;
6500     }
6501
6502     if (AVT.bitsGT(MVT::i8)) {
6503       unsigned UBytes = AVT.getSizeInBits() / 8;
6504       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6505       BytesLeft = SizeVal % UBytes;
6506     }
6507
6508     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6509                               InFlag);
6510     InFlag = Chain.getValue(1);
6511   } else {
6512     AVT = MVT::i8;
6513     Count  = DAG.getIntPtrConstant(SizeVal);
6514     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6515     InFlag = Chain.getValue(1);
6516   }
6517
6518   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6519                                                               X86::ECX,
6520                             Count, InFlag);
6521   InFlag = Chain.getValue(1);
6522   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6523                                                               X86::EDI,
6524                             Dst, InFlag);
6525   InFlag = Chain.getValue(1);
6526
6527   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6528   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6529   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6530
6531   if (TwoRepStos) {
6532     InFlag = Chain.getValue(1);
6533     Count  = Size;
6534     EVT CVT = Count.getValueType();
6535     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6536                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6537     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6538                                                              X86::ECX,
6539                               Left, InFlag);
6540     InFlag = Chain.getValue(1);
6541     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6542     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6543     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6544   } else if (BytesLeft) {
6545     // Handle the last 1 - 7 bytes.
6546     unsigned Offset = SizeVal - BytesLeft;
6547     EVT AddrVT = Dst.getValueType();
6548     EVT SizeVT = Size.getValueType();
6549
6550     Chain = DAG.getMemset(Chain, dl,
6551                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6552                                       DAG.getConstant(Offset, AddrVT)),
6553                           Src,
6554                           DAG.getConstant(BytesLeft, SizeVT),
6555                           Align, DstSV, DstSVOff + Offset);
6556   }
6557
6558   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6559   return Chain;
6560 }
6561
6562 SDValue
6563 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6564                                       SDValue Chain, SDValue Dst, SDValue Src,
6565                                       SDValue Size, unsigned Align,
6566                                       bool AlwaysInline,
6567                                       const Value *DstSV, uint64_t DstSVOff,
6568                                       const Value *SrcSV, uint64_t SrcSVOff) {
6569   // This requires the copy size to be a constant, preferrably
6570   // within a subtarget-specific limit.
6571   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6572   if (!ConstantSize)
6573     return SDValue();
6574   uint64_t SizeVal = ConstantSize->getZExtValue();
6575   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6576     return SDValue();
6577
6578   /// If not DWORD aligned, call the library.
6579   if ((Align & 3) != 0)
6580     return SDValue();
6581
6582   // DWORD aligned
6583   EVT AVT = MVT::i32;
6584   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6585     AVT = MVT::i64;
6586
6587   unsigned UBytes = AVT.getSizeInBits() / 8;
6588   unsigned CountVal = SizeVal / UBytes;
6589   SDValue Count = DAG.getIntPtrConstant(CountVal);
6590   unsigned BytesLeft = SizeVal % UBytes;
6591
6592   SDValue InFlag(0, 0);
6593   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6594                                                               X86::ECX,
6595                             Count, InFlag);
6596   InFlag = Chain.getValue(1);
6597   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6598                                                              X86::EDI,
6599                             Dst, InFlag);
6600   InFlag = Chain.getValue(1);
6601   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6602                                                               X86::ESI,
6603                             Src, InFlag);
6604   InFlag = Chain.getValue(1);
6605
6606   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6607   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6608   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6609                                 array_lengthof(Ops));
6610
6611   SmallVector<SDValue, 4> Results;
6612   Results.push_back(RepMovs);
6613   if (BytesLeft) {
6614     // Handle the last 1 - 7 bytes.
6615     unsigned Offset = SizeVal - BytesLeft;
6616     EVT DstVT = Dst.getValueType();
6617     EVT SrcVT = Src.getValueType();
6618     EVT SizeVT = Size.getValueType();
6619     Results.push_back(DAG.getMemcpy(Chain, dl,
6620                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6621                                                 DAG.getConstant(Offset, DstVT)),
6622                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6623                                                 DAG.getConstant(Offset, SrcVT)),
6624                                     DAG.getConstant(BytesLeft, SizeVT),
6625                                     Align, AlwaysInline,
6626                                     DstSV, DstSVOff + Offset,
6627                                     SrcSV, SrcSVOff + Offset));
6628   }
6629
6630   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6631                      &Results[0], Results.size());
6632 }
6633
6634 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6635   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6636   DebugLoc dl = Op.getDebugLoc();
6637
6638   if (!Subtarget->is64Bit()) {
6639     // vastart just stores the address of the VarArgsFrameIndex slot into the
6640     // memory location argument.
6641     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6642     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6643                         false, false, 0);
6644   }
6645
6646   // __va_list_tag:
6647   //   gp_offset         (0 - 6 * 8)
6648   //   fp_offset         (48 - 48 + 8 * 16)
6649   //   overflow_arg_area (point to parameters coming in memory).
6650   //   reg_save_area
6651   SmallVector<SDValue, 8> MemOps;
6652   SDValue FIN = Op.getOperand(1);
6653   // Store gp_offset
6654   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6655                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6656                                FIN, SV, 0, false, false, 0);
6657   MemOps.push_back(Store);
6658
6659   // Store fp_offset
6660   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6661                     FIN, DAG.getIntPtrConstant(4));
6662   Store = DAG.getStore(Op.getOperand(0), dl,
6663                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6664                        FIN, SV, 0, false, false, 0);
6665   MemOps.push_back(Store);
6666
6667   // Store ptr to overflow_arg_area
6668   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6669                     FIN, DAG.getIntPtrConstant(4));
6670   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6671   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6672                        false, false, 0);
6673   MemOps.push_back(Store);
6674
6675   // Store ptr to reg_save_area.
6676   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6677                     FIN, DAG.getIntPtrConstant(8));
6678   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6679   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6680                        false, false, 0);
6681   MemOps.push_back(Store);
6682   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6683                      &MemOps[0], MemOps.size());
6684 }
6685
6686 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6687   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6688   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6689   SDValue Chain = Op.getOperand(0);
6690   SDValue SrcPtr = Op.getOperand(1);
6691   SDValue SrcSV = Op.getOperand(2);
6692
6693   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6694   return SDValue();
6695 }
6696
6697 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6698   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6699   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6700   SDValue Chain = Op.getOperand(0);
6701   SDValue DstPtr = Op.getOperand(1);
6702   SDValue SrcPtr = Op.getOperand(2);
6703   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6704   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6705   DebugLoc dl = Op.getDebugLoc();
6706
6707   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6708                        DAG.getIntPtrConstant(24), 8, false,
6709                        DstSV, 0, SrcSV, 0);
6710 }
6711
6712 SDValue
6713 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6714   DebugLoc dl = Op.getDebugLoc();
6715   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6716   switch (IntNo) {
6717   default: return SDValue();    // Don't custom lower most intrinsics.
6718   // Comparison intrinsics.
6719   case Intrinsic::x86_sse_comieq_ss:
6720   case Intrinsic::x86_sse_comilt_ss:
6721   case Intrinsic::x86_sse_comile_ss:
6722   case Intrinsic::x86_sse_comigt_ss:
6723   case Intrinsic::x86_sse_comige_ss:
6724   case Intrinsic::x86_sse_comineq_ss:
6725   case Intrinsic::x86_sse_ucomieq_ss:
6726   case Intrinsic::x86_sse_ucomilt_ss:
6727   case Intrinsic::x86_sse_ucomile_ss:
6728   case Intrinsic::x86_sse_ucomigt_ss:
6729   case Intrinsic::x86_sse_ucomige_ss:
6730   case Intrinsic::x86_sse_ucomineq_ss:
6731   case Intrinsic::x86_sse2_comieq_sd:
6732   case Intrinsic::x86_sse2_comilt_sd:
6733   case Intrinsic::x86_sse2_comile_sd:
6734   case Intrinsic::x86_sse2_comigt_sd:
6735   case Intrinsic::x86_sse2_comige_sd:
6736   case Intrinsic::x86_sse2_comineq_sd:
6737   case Intrinsic::x86_sse2_ucomieq_sd:
6738   case Intrinsic::x86_sse2_ucomilt_sd:
6739   case Intrinsic::x86_sse2_ucomile_sd:
6740   case Intrinsic::x86_sse2_ucomigt_sd:
6741   case Intrinsic::x86_sse2_ucomige_sd:
6742   case Intrinsic::x86_sse2_ucomineq_sd: {
6743     unsigned Opc = 0;
6744     ISD::CondCode CC = ISD::SETCC_INVALID;
6745     switch (IntNo) {
6746     default: break;
6747     case Intrinsic::x86_sse_comieq_ss:
6748     case Intrinsic::x86_sse2_comieq_sd:
6749       Opc = X86ISD::COMI;
6750       CC = ISD::SETEQ;
6751       break;
6752     case Intrinsic::x86_sse_comilt_ss:
6753     case Intrinsic::x86_sse2_comilt_sd:
6754       Opc = X86ISD::COMI;
6755       CC = ISD::SETLT;
6756       break;
6757     case Intrinsic::x86_sse_comile_ss:
6758     case Intrinsic::x86_sse2_comile_sd:
6759       Opc = X86ISD::COMI;
6760       CC = ISD::SETLE;
6761       break;
6762     case Intrinsic::x86_sse_comigt_ss:
6763     case Intrinsic::x86_sse2_comigt_sd:
6764       Opc = X86ISD::COMI;
6765       CC = ISD::SETGT;
6766       break;
6767     case Intrinsic::x86_sse_comige_ss:
6768     case Intrinsic::x86_sse2_comige_sd:
6769       Opc = X86ISD::COMI;
6770       CC = ISD::SETGE;
6771       break;
6772     case Intrinsic::x86_sse_comineq_ss:
6773     case Intrinsic::x86_sse2_comineq_sd:
6774       Opc = X86ISD::COMI;
6775       CC = ISD::SETNE;
6776       break;
6777     case Intrinsic::x86_sse_ucomieq_ss:
6778     case Intrinsic::x86_sse2_ucomieq_sd:
6779       Opc = X86ISD::UCOMI;
6780       CC = ISD::SETEQ;
6781       break;
6782     case Intrinsic::x86_sse_ucomilt_ss:
6783     case Intrinsic::x86_sse2_ucomilt_sd:
6784       Opc = X86ISD::UCOMI;
6785       CC = ISD::SETLT;
6786       break;
6787     case Intrinsic::x86_sse_ucomile_ss:
6788     case Intrinsic::x86_sse2_ucomile_sd:
6789       Opc = X86ISD::UCOMI;
6790       CC = ISD::SETLE;
6791       break;
6792     case Intrinsic::x86_sse_ucomigt_ss:
6793     case Intrinsic::x86_sse2_ucomigt_sd:
6794       Opc = X86ISD::UCOMI;
6795       CC = ISD::SETGT;
6796       break;
6797     case Intrinsic::x86_sse_ucomige_ss:
6798     case Intrinsic::x86_sse2_ucomige_sd:
6799       Opc = X86ISD::UCOMI;
6800       CC = ISD::SETGE;
6801       break;
6802     case Intrinsic::x86_sse_ucomineq_ss:
6803     case Intrinsic::x86_sse2_ucomineq_sd:
6804       Opc = X86ISD::UCOMI;
6805       CC = ISD::SETNE;
6806       break;
6807     }
6808
6809     SDValue LHS = Op.getOperand(1);
6810     SDValue RHS = Op.getOperand(2);
6811     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6812     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6813     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6814     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6815                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6816     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6817   }
6818   // ptest intrinsics. The intrinsic these come from are designed to return
6819   // an integer value, not just an instruction so lower it to the ptest
6820   // pattern and a setcc for the result.
6821   case Intrinsic::x86_sse41_ptestz:
6822   case Intrinsic::x86_sse41_ptestc:
6823   case Intrinsic::x86_sse41_ptestnzc:{
6824     unsigned X86CC = 0;
6825     switch (IntNo) {
6826     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6827     case Intrinsic::x86_sse41_ptestz:
6828       // ZF = 1
6829       X86CC = X86::COND_E;
6830       break;
6831     case Intrinsic::x86_sse41_ptestc:
6832       // CF = 1
6833       X86CC = X86::COND_B;
6834       break;
6835     case Intrinsic::x86_sse41_ptestnzc:
6836       // ZF and CF = 0
6837       X86CC = X86::COND_A;
6838       break;
6839     }
6840
6841     SDValue LHS = Op.getOperand(1);
6842     SDValue RHS = Op.getOperand(2);
6843     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6844     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6845     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6846     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6847   }
6848
6849   // Fix vector shift instructions where the last operand is a non-immediate
6850   // i32 value.
6851   case Intrinsic::x86_sse2_pslli_w:
6852   case Intrinsic::x86_sse2_pslli_d:
6853   case Intrinsic::x86_sse2_pslli_q:
6854   case Intrinsic::x86_sse2_psrli_w:
6855   case Intrinsic::x86_sse2_psrli_d:
6856   case Intrinsic::x86_sse2_psrli_q:
6857   case Intrinsic::x86_sse2_psrai_w:
6858   case Intrinsic::x86_sse2_psrai_d:
6859   case Intrinsic::x86_mmx_pslli_w:
6860   case Intrinsic::x86_mmx_pslli_d:
6861   case Intrinsic::x86_mmx_pslli_q:
6862   case Intrinsic::x86_mmx_psrli_w:
6863   case Intrinsic::x86_mmx_psrli_d:
6864   case Intrinsic::x86_mmx_psrli_q:
6865   case Intrinsic::x86_mmx_psrai_w:
6866   case Intrinsic::x86_mmx_psrai_d: {
6867     SDValue ShAmt = Op.getOperand(2);
6868     if (isa<ConstantSDNode>(ShAmt))
6869       return SDValue();
6870
6871     unsigned NewIntNo = 0;
6872     EVT ShAmtVT = MVT::v4i32;
6873     switch (IntNo) {
6874     case Intrinsic::x86_sse2_pslli_w:
6875       NewIntNo = Intrinsic::x86_sse2_psll_w;
6876       break;
6877     case Intrinsic::x86_sse2_pslli_d:
6878       NewIntNo = Intrinsic::x86_sse2_psll_d;
6879       break;
6880     case Intrinsic::x86_sse2_pslli_q:
6881       NewIntNo = Intrinsic::x86_sse2_psll_q;
6882       break;
6883     case Intrinsic::x86_sse2_psrli_w:
6884       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6885       break;
6886     case Intrinsic::x86_sse2_psrli_d:
6887       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6888       break;
6889     case Intrinsic::x86_sse2_psrli_q:
6890       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6891       break;
6892     case Intrinsic::x86_sse2_psrai_w:
6893       NewIntNo = Intrinsic::x86_sse2_psra_w;
6894       break;
6895     case Intrinsic::x86_sse2_psrai_d:
6896       NewIntNo = Intrinsic::x86_sse2_psra_d;
6897       break;
6898     default: {
6899       ShAmtVT = MVT::v2i32;
6900       switch (IntNo) {
6901       case Intrinsic::x86_mmx_pslli_w:
6902         NewIntNo = Intrinsic::x86_mmx_psll_w;
6903         break;
6904       case Intrinsic::x86_mmx_pslli_d:
6905         NewIntNo = Intrinsic::x86_mmx_psll_d;
6906         break;
6907       case Intrinsic::x86_mmx_pslli_q:
6908         NewIntNo = Intrinsic::x86_mmx_psll_q;
6909         break;
6910       case Intrinsic::x86_mmx_psrli_w:
6911         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6912         break;
6913       case Intrinsic::x86_mmx_psrli_d:
6914         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6915         break;
6916       case Intrinsic::x86_mmx_psrli_q:
6917         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6918         break;
6919       case Intrinsic::x86_mmx_psrai_w:
6920         NewIntNo = Intrinsic::x86_mmx_psra_w;
6921         break;
6922       case Intrinsic::x86_mmx_psrai_d:
6923         NewIntNo = Intrinsic::x86_mmx_psra_d;
6924         break;
6925       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6926       }
6927       break;
6928     }
6929     }
6930
6931     // The vector shift intrinsics with scalars uses 32b shift amounts but
6932     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6933     // to be zero.
6934     SDValue ShOps[4];
6935     ShOps[0] = ShAmt;
6936     ShOps[1] = DAG.getConstant(0, MVT::i32);
6937     if (ShAmtVT == MVT::v4i32) {
6938       ShOps[2] = DAG.getUNDEF(MVT::i32);
6939       ShOps[3] = DAG.getUNDEF(MVT::i32);
6940       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6941     } else {
6942       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6943     }
6944
6945     EVT VT = Op.getValueType();
6946     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6947     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6948                        DAG.getConstant(NewIntNo, MVT::i32),
6949                        Op.getOperand(1), ShAmt);
6950   }
6951   }
6952 }
6953
6954 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6955   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6956   DebugLoc dl = Op.getDebugLoc();
6957
6958   if (Depth > 0) {
6959     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6960     SDValue Offset =
6961       DAG.getConstant(TD->getPointerSize(),
6962                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6963     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6964                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6965                                    FrameAddr, Offset),
6966                        NULL, 0, false, false, 0);
6967   }
6968
6969   // Just load the return address.
6970   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6971   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6972                      RetAddrFI, NULL, 0, false, false, 0);
6973 }
6974
6975 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6976   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6977   MFI->setFrameAddressIsTaken(true);
6978   EVT VT = Op.getValueType();
6979   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6980   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6981   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6982   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6983   while (Depth--)
6984     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
6985                             false, false, 0);
6986   return FrameAddr;
6987 }
6988
6989 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6990                                                      SelectionDAG &DAG) {
6991   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6992 }
6993
6994 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6995 {
6996   MachineFunction &MF = DAG.getMachineFunction();
6997   SDValue Chain     = Op.getOperand(0);
6998   SDValue Offset    = Op.getOperand(1);
6999   SDValue Handler   = Op.getOperand(2);
7000   DebugLoc dl       = Op.getDebugLoc();
7001
7002   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7003                                   getPointerTy());
7004   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7005
7006   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7007                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7008   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7009   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7010   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7011   MF.getRegInfo().addLiveOut(StoreAddrReg);
7012
7013   return DAG.getNode(X86ISD::EH_RETURN, dl,
7014                      MVT::Other,
7015                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7016 }
7017
7018 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7019                                              SelectionDAG &DAG) {
7020   SDValue Root = Op.getOperand(0);
7021   SDValue Trmp = Op.getOperand(1); // trampoline
7022   SDValue FPtr = Op.getOperand(2); // nested function
7023   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7024   DebugLoc dl  = Op.getDebugLoc();
7025
7026   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7027
7028   if (Subtarget->is64Bit()) {
7029     SDValue OutChains[6];
7030
7031     // Large code-model.
7032     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7033     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7034
7035     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7036     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7037
7038     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7039
7040     // Load the pointer to the nested function into R11.
7041     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7042     SDValue Addr = Trmp;
7043     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7044                                 Addr, TrmpAddr, 0, false, false, 0);
7045
7046     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7047                        DAG.getConstant(2, MVT::i64));
7048     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7049                                 false, false, 2);
7050
7051     // Load the 'nest' parameter value into R10.
7052     // R10 is specified in X86CallingConv.td
7053     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7054     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7055                        DAG.getConstant(10, MVT::i64));
7056     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7057                                 Addr, TrmpAddr, 10, false, false, 0);
7058
7059     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7060                        DAG.getConstant(12, MVT::i64));
7061     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7062                                 false, false, 2);
7063
7064     // Jump to the nested function.
7065     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7066     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7067                        DAG.getConstant(20, MVT::i64));
7068     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7069                                 Addr, TrmpAddr, 20, false, false, 0);
7070
7071     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7072     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7073                        DAG.getConstant(22, MVT::i64));
7074     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7075                                 TrmpAddr, 22, false, false, 0);
7076
7077     SDValue Ops[] =
7078       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7079     return DAG.getMergeValues(Ops, 2, dl);
7080   } else {
7081     const Function *Func =
7082       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7083     CallingConv::ID CC = Func->getCallingConv();
7084     unsigned NestReg;
7085
7086     switch (CC) {
7087     default:
7088       llvm_unreachable("Unsupported calling convention");
7089     case CallingConv::C:
7090     case CallingConv::X86_StdCall: {
7091       // Pass 'nest' parameter in ECX.
7092       // Must be kept in sync with X86CallingConv.td
7093       NestReg = X86::ECX;
7094
7095       // Check that ECX wasn't needed by an 'inreg' parameter.
7096       const FunctionType *FTy = Func->getFunctionType();
7097       const AttrListPtr &Attrs = Func->getAttributes();
7098
7099       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7100         unsigned InRegCount = 0;
7101         unsigned Idx = 1;
7102
7103         for (FunctionType::param_iterator I = FTy->param_begin(),
7104              E = FTy->param_end(); I != E; ++I, ++Idx)
7105           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7106             // FIXME: should only count parameters that are lowered to integers.
7107             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7108
7109         if (InRegCount > 2) {
7110           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7111         }
7112       }
7113       break;
7114     }
7115     case CallingConv::X86_FastCall:
7116     case CallingConv::Fast:
7117       // Pass 'nest' parameter in EAX.
7118       // Must be kept in sync with X86CallingConv.td
7119       NestReg = X86::EAX;
7120       break;
7121     }
7122
7123     SDValue OutChains[4];
7124     SDValue Addr, Disp;
7125
7126     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7127                        DAG.getConstant(10, MVT::i32));
7128     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7129
7130     // This is storing the opcode for MOV32ri.
7131     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7132     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7133     OutChains[0] = DAG.getStore(Root, dl,
7134                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7135                                 Trmp, TrmpAddr, 0, false, false, 0);
7136
7137     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7138                        DAG.getConstant(1, MVT::i32));
7139     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7140                                 false, false, 1);
7141
7142     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7143     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7144                        DAG.getConstant(5, MVT::i32));
7145     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7146                                 TrmpAddr, 5, false, false, 1);
7147
7148     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7149                        DAG.getConstant(6, MVT::i32));
7150     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7151                                 false, false, 1);
7152
7153     SDValue Ops[] =
7154       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7155     return DAG.getMergeValues(Ops, 2, dl);
7156   }
7157 }
7158
7159 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7160   /*
7161    The rounding mode is in bits 11:10 of FPSR, and has the following
7162    settings:
7163      00 Round to nearest
7164      01 Round to -inf
7165      10 Round to +inf
7166      11 Round to 0
7167
7168   FLT_ROUNDS, on the other hand, expects the following:
7169     -1 Undefined
7170      0 Round to 0
7171      1 Round to nearest
7172      2 Round to +inf
7173      3 Round to -inf
7174
7175   To perform the conversion, we do:
7176     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7177   */
7178
7179   MachineFunction &MF = DAG.getMachineFunction();
7180   const TargetMachine &TM = MF.getTarget();
7181   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7182   unsigned StackAlignment = TFI.getStackAlignment();
7183   EVT VT = Op.getValueType();
7184   DebugLoc dl = Op.getDebugLoc();
7185
7186   // Save FP Control Word to stack slot
7187   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7188   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7189
7190   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7191                               DAG.getEntryNode(), StackSlot);
7192
7193   // Load FP Control Word from stack slot
7194   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7195                             false, false, 0);
7196
7197   // Transform as necessary
7198   SDValue CWD1 =
7199     DAG.getNode(ISD::SRL, dl, MVT::i16,
7200                 DAG.getNode(ISD::AND, dl, MVT::i16,
7201                             CWD, DAG.getConstant(0x800, MVT::i16)),
7202                 DAG.getConstant(11, MVT::i8));
7203   SDValue CWD2 =
7204     DAG.getNode(ISD::SRL, dl, MVT::i16,
7205                 DAG.getNode(ISD::AND, dl, MVT::i16,
7206                             CWD, DAG.getConstant(0x400, MVT::i16)),
7207                 DAG.getConstant(9, MVT::i8));
7208
7209   SDValue RetVal =
7210     DAG.getNode(ISD::AND, dl, MVT::i16,
7211                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7212                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7213                             DAG.getConstant(1, MVT::i16)),
7214                 DAG.getConstant(3, MVT::i16));
7215
7216
7217   return DAG.getNode((VT.getSizeInBits() < 16 ?
7218                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7219 }
7220
7221 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7222   EVT VT = Op.getValueType();
7223   EVT OpVT = VT;
7224   unsigned NumBits = VT.getSizeInBits();
7225   DebugLoc dl = Op.getDebugLoc();
7226
7227   Op = Op.getOperand(0);
7228   if (VT == MVT::i8) {
7229     // Zero extend to i32 since there is not an i8 bsr.
7230     OpVT = MVT::i32;
7231     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7232   }
7233
7234   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7235   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7236   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7237
7238   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7239   SDValue Ops[] = {
7240     Op,
7241     DAG.getConstant(NumBits+NumBits-1, OpVT),
7242     DAG.getConstant(X86::COND_E, MVT::i8),
7243     Op.getValue(1)
7244   };
7245   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7246
7247   // Finally xor with NumBits-1.
7248   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7249
7250   if (VT == MVT::i8)
7251     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7252   return Op;
7253 }
7254
7255 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7256   EVT VT = Op.getValueType();
7257   EVT OpVT = VT;
7258   unsigned NumBits = VT.getSizeInBits();
7259   DebugLoc dl = Op.getDebugLoc();
7260
7261   Op = Op.getOperand(0);
7262   if (VT == MVT::i8) {
7263     OpVT = MVT::i32;
7264     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7265   }
7266
7267   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7268   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7269   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7270
7271   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7272   SDValue Ops[] = {
7273     Op,
7274     DAG.getConstant(NumBits, OpVT),
7275     DAG.getConstant(X86::COND_E, MVT::i8),
7276     Op.getValue(1)
7277   };
7278   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7279
7280   if (VT == MVT::i8)
7281     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7282   return Op;
7283 }
7284
7285 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7286   EVT VT = Op.getValueType();
7287   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7288   DebugLoc dl = Op.getDebugLoc();
7289
7290   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7291   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7292   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7293   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7294   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7295   //
7296   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7297   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7298   //  return AloBlo + AloBhi + AhiBlo;
7299
7300   SDValue A = Op.getOperand(0);
7301   SDValue B = Op.getOperand(1);
7302
7303   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7304                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7305                        A, DAG.getConstant(32, MVT::i32));
7306   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7307                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7308                        B, DAG.getConstant(32, MVT::i32));
7309   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7310                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7311                        A, B);
7312   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7313                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7314                        A, Bhi);
7315   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7316                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7317                        Ahi, B);
7318   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7319                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7320                        AloBhi, DAG.getConstant(32, MVT::i32));
7321   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7322                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7323                        AhiBlo, DAG.getConstant(32, MVT::i32));
7324   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7325   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7326   return Res;
7327 }
7328
7329
7330 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7331   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7332   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7333   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7334   // has only one use.
7335   SDNode *N = Op.getNode();
7336   SDValue LHS = N->getOperand(0);
7337   SDValue RHS = N->getOperand(1);
7338   unsigned BaseOp = 0;
7339   unsigned Cond = 0;
7340   DebugLoc dl = Op.getDebugLoc();
7341
7342   switch (Op.getOpcode()) {
7343   default: llvm_unreachable("Unknown ovf instruction!");
7344   case ISD::SADDO:
7345     // A subtract of one will be selected as a INC. Note that INC doesn't
7346     // set CF, so we can't do this for UADDO.
7347     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7348       if (C->getAPIntValue() == 1) {
7349         BaseOp = X86ISD::INC;
7350         Cond = X86::COND_O;
7351         break;
7352       }
7353     BaseOp = X86ISD::ADD;
7354     Cond = X86::COND_O;
7355     break;
7356   case ISD::UADDO:
7357     BaseOp = X86ISD::ADD;
7358     Cond = X86::COND_B;
7359     break;
7360   case ISD::SSUBO:
7361     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7362     // set CF, so we can't do this for USUBO.
7363     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7364       if (C->getAPIntValue() == 1) {
7365         BaseOp = X86ISD::DEC;
7366         Cond = X86::COND_O;
7367         break;
7368       }
7369     BaseOp = X86ISD::SUB;
7370     Cond = X86::COND_O;
7371     break;
7372   case ISD::USUBO:
7373     BaseOp = X86ISD::SUB;
7374     Cond = X86::COND_B;
7375     break;
7376   case ISD::SMULO:
7377     BaseOp = X86ISD::SMUL;
7378     Cond = X86::COND_O;
7379     break;
7380   case ISD::UMULO:
7381     BaseOp = X86ISD::UMUL;
7382     Cond = X86::COND_B;
7383     break;
7384   }
7385
7386   // Also sets EFLAGS.
7387   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7388   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7389
7390   SDValue SetCC =
7391     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7392                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7393
7394   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7395   return Sum;
7396 }
7397
7398 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7399   EVT T = Op.getValueType();
7400   DebugLoc dl = Op.getDebugLoc();
7401   unsigned Reg = 0;
7402   unsigned size = 0;
7403   switch(T.getSimpleVT().SimpleTy) {
7404   default:
7405     assert(false && "Invalid value type!");
7406   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7407   case MVT::i16: Reg = X86::AX;  size = 2; break;
7408   case MVT::i32: Reg = X86::EAX; size = 4; break;
7409   case MVT::i64:
7410     assert(Subtarget->is64Bit() && "Node not type legal!");
7411     Reg = X86::RAX; size = 8;
7412     break;
7413   }
7414   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7415                                     Op.getOperand(2), SDValue());
7416   SDValue Ops[] = { cpIn.getValue(0),
7417                     Op.getOperand(1),
7418                     Op.getOperand(3),
7419                     DAG.getTargetConstant(size, MVT::i8),
7420                     cpIn.getValue(1) };
7421   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7422   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7423   SDValue cpOut =
7424     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7425   return cpOut;
7426 }
7427
7428 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7429                                                  SelectionDAG &DAG) {
7430   assert(Subtarget->is64Bit() && "Result not type legalized?");
7431   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7432   SDValue TheChain = Op.getOperand(0);
7433   DebugLoc dl = Op.getDebugLoc();
7434   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7435   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7436   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7437                                    rax.getValue(2));
7438   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7439                             DAG.getConstant(32, MVT::i8));
7440   SDValue Ops[] = {
7441     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7442     rdx.getValue(1)
7443   };
7444   return DAG.getMergeValues(Ops, 2, dl);
7445 }
7446
7447 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7448   SDNode *Node = Op.getNode();
7449   DebugLoc dl = Node->getDebugLoc();
7450   EVT T = Node->getValueType(0);
7451   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7452                               DAG.getConstant(0, T), Node->getOperand(2));
7453   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7454                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7455                        Node->getOperand(0),
7456                        Node->getOperand(1), negOp,
7457                        cast<AtomicSDNode>(Node)->getSrcValue(),
7458                        cast<AtomicSDNode>(Node)->getAlignment());
7459 }
7460
7461 /// LowerOperation - Provide custom lowering hooks for some operations.
7462 ///
7463 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7464   switch (Op.getOpcode()) {
7465   default: llvm_unreachable("Should not custom lower this!");
7466   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7467   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7468   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7469   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7470   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7471   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7472   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7473   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7474   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7475   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7476   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7477   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7478   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7479   case ISD::SHL_PARTS:
7480   case ISD::SRA_PARTS:
7481   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7482   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7483   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7484   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7485   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7486   case ISD::FABS:               return LowerFABS(Op, DAG);
7487   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7488   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7489   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7490   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7491   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7492   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7493   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7494   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7495   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7496   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7497   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7498   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7499   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7500   case ISD::FRAME_TO_ARGS_OFFSET:
7501                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7502   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7503   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7504   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7505   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7506   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7507   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7508   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7509   case ISD::SADDO:
7510   case ISD::UADDO:
7511   case ISD::SSUBO:
7512   case ISD::USUBO:
7513   case ISD::SMULO:
7514   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7515   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7516   }
7517 }
7518
7519 void X86TargetLowering::
7520 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7521                         SelectionDAG &DAG, unsigned NewOp) {
7522   EVT T = Node->getValueType(0);
7523   DebugLoc dl = Node->getDebugLoc();
7524   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7525
7526   SDValue Chain = Node->getOperand(0);
7527   SDValue In1 = Node->getOperand(1);
7528   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7529                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7530   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7531                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7532   SDValue Ops[] = { Chain, In1, In2L, In2H };
7533   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7534   SDValue Result =
7535     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7536                             cast<MemSDNode>(Node)->getMemOperand());
7537   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7538   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7539   Results.push_back(Result.getValue(2));
7540 }
7541
7542 /// ReplaceNodeResults - Replace a node with an illegal result type
7543 /// with a new node built out of custom code.
7544 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7545                                            SmallVectorImpl<SDValue>&Results,
7546                                            SelectionDAG &DAG) {
7547   DebugLoc dl = N->getDebugLoc();
7548   switch (N->getOpcode()) {
7549   default:
7550     assert(false && "Do not know how to custom type legalize this operation!");
7551     return;
7552   case ISD::FP_TO_SINT: {
7553     std::pair<SDValue,SDValue> Vals =
7554         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7555     SDValue FIST = Vals.first, StackSlot = Vals.second;
7556     if (FIST.getNode() != 0) {
7557       EVT VT = N->getValueType(0);
7558       // Return a load from the stack slot.
7559       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7560                                     false, false, 0));
7561     }
7562     return;
7563   }
7564   case ISD::READCYCLECOUNTER: {
7565     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7566     SDValue TheChain = N->getOperand(0);
7567     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7568     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7569                                      rd.getValue(1));
7570     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7571                                      eax.getValue(2));
7572     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7573     SDValue Ops[] = { eax, edx };
7574     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7575     Results.push_back(edx.getValue(1));
7576     return;
7577   }
7578   case ISD::ATOMIC_CMP_SWAP: {
7579     EVT T = N->getValueType(0);
7580     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7581     SDValue cpInL, cpInH;
7582     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7583                         DAG.getConstant(0, MVT::i32));
7584     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7585                         DAG.getConstant(1, MVT::i32));
7586     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7587     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7588                              cpInL.getValue(1));
7589     SDValue swapInL, swapInH;
7590     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7591                           DAG.getConstant(0, MVT::i32));
7592     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7593                           DAG.getConstant(1, MVT::i32));
7594     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7595                                cpInH.getValue(1));
7596     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7597                                swapInL.getValue(1));
7598     SDValue Ops[] = { swapInH.getValue(0),
7599                       N->getOperand(1),
7600                       swapInH.getValue(1) };
7601     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7602     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7603     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7604                                         MVT::i32, Result.getValue(1));
7605     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7606                                         MVT::i32, cpOutL.getValue(2));
7607     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7608     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7609     Results.push_back(cpOutH.getValue(1));
7610     return;
7611   }
7612   case ISD::ATOMIC_LOAD_ADD:
7613     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7614     return;
7615   case ISD::ATOMIC_LOAD_AND:
7616     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7617     return;
7618   case ISD::ATOMIC_LOAD_NAND:
7619     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7620     return;
7621   case ISD::ATOMIC_LOAD_OR:
7622     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7623     return;
7624   case ISD::ATOMIC_LOAD_SUB:
7625     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7626     return;
7627   case ISD::ATOMIC_LOAD_XOR:
7628     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7629     return;
7630   case ISD::ATOMIC_SWAP:
7631     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7632     return;
7633   }
7634 }
7635
7636 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7637   switch (Opcode) {
7638   default: return NULL;
7639   case X86ISD::BSF:                return "X86ISD::BSF";
7640   case X86ISD::BSR:                return "X86ISD::BSR";
7641   case X86ISD::SHLD:               return "X86ISD::SHLD";
7642   case X86ISD::SHRD:               return "X86ISD::SHRD";
7643   case X86ISD::FAND:               return "X86ISD::FAND";
7644   case X86ISD::FOR:                return "X86ISD::FOR";
7645   case X86ISD::FXOR:               return "X86ISD::FXOR";
7646   case X86ISD::FSRL:               return "X86ISD::FSRL";
7647   case X86ISD::FILD:               return "X86ISD::FILD";
7648   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7649   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7650   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7651   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7652   case X86ISD::FLD:                return "X86ISD::FLD";
7653   case X86ISD::FST:                return "X86ISD::FST";
7654   case X86ISD::CALL:               return "X86ISD::CALL";
7655   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7656   case X86ISD::BT:                 return "X86ISD::BT";
7657   case X86ISD::CMP:                return "X86ISD::CMP";
7658   case X86ISD::COMI:               return "X86ISD::COMI";
7659   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7660   case X86ISD::SETCC:              return "X86ISD::SETCC";
7661   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7662   case X86ISD::CMOV:               return "X86ISD::CMOV";
7663   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7664   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7665   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7666   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7667   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7668   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7669   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7670   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7671   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7672   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7673   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7674   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7675   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7676   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7677   case X86ISD::FMAX:               return "X86ISD::FMAX";
7678   case X86ISD::FMIN:               return "X86ISD::FMIN";
7679   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7680   case X86ISD::FRCP:               return "X86ISD::FRCP";
7681   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7682   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7683   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7684   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7685   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7686   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7687   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7688   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7689   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7690   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7691   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7692   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7693   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7694   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7695   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7696   case X86ISD::VSHL:               return "X86ISD::VSHL";
7697   case X86ISD::VSRL:               return "X86ISD::VSRL";
7698   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7699   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7700   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7701   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7702   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7703   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7704   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7705   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7706   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7707   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7708   case X86ISD::ADD:                return "X86ISD::ADD";
7709   case X86ISD::SUB:                return "X86ISD::SUB";
7710   case X86ISD::SMUL:               return "X86ISD::SMUL";
7711   case X86ISD::UMUL:               return "X86ISD::UMUL";
7712   case X86ISD::INC:                return "X86ISD::INC";
7713   case X86ISD::DEC:                return "X86ISD::DEC";
7714   case X86ISD::OR:                 return "X86ISD::OR";
7715   case X86ISD::XOR:                return "X86ISD::XOR";
7716   case X86ISD::AND:                return "X86ISD::AND";
7717   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7718   case X86ISD::PTEST:              return "X86ISD::PTEST";
7719   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7720   }
7721 }
7722
7723 // isLegalAddressingMode - Return true if the addressing mode represented
7724 // by AM is legal for this target, for a load/store of the specified type.
7725 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7726                                               const Type *Ty) const {
7727   // X86 supports extremely general addressing modes.
7728   CodeModel::Model M = getTargetMachine().getCodeModel();
7729
7730   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7731   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7732     return false;
7733
7734   if (AM.BaseGV) {
7735     unsigned GVFlags =
7736       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7737
7738     // If a reference to this global requires an extra load, we can't fold it.
7739     if (isGlobalStubReference(GVFlags))
7740       return false;
7741
7742     // If BaseGV requires a register for the PIC base, we cannot also have a
7743     // BaseReg specified.
7744     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7745       return false;
7746
7747     // If lower 4G is not available, then we must use rip-relative addressing.
7748     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7749       return false;
7750   }
7751
7752   switch (AM.Scale) {
7753   case 0:
7754   case 1:
7755   case 2:
7756   case 4:
7757   case 8:
7758     // These scales always work.
7759     break;
7760   case 3:
7761   case 5:
7762   case 9:
7763     // These scales are formed with basereg+scalereg.  Only accept if there is
7764     // no basereg yet.
7765     if (AM.HasBaseReg)
7766       return false;
7767     break;
7768   default:  // Other stuff never works.
7769     return false;
7770   }
7771
7772   return true;
7773 }
7774
7775
7776 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7777   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7778     return false;
7779   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7780   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7781   if (NumBits1 <= NumBits2)
7782     return false;
7783   return Subtarget->is64Bit() || NumBits1 < 64;
7784 }
7785
7786 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7787   if (!VT1.isInteger() || !VT2.isInteger())
7788     return false;
7789   unsigned NumBits1 = VT1.getSizeInBits();
7790   unsigned NumBits2 = VT2.getSizeInBits();
7791   if (NumBits1 <= NumBits2)
7792     return false;
7793   return Subtarget->is64Bit() || NumBits1 < 64;
7794 }
7795
7796 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7797   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7798   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7799 }
7800
7801 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7802   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7803   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7804 }
7805
7806 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7807   // i16 instructions are longer (0x66 prefix) and potentially slower.
7808   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7809 }
7810
7811 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7812 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7813 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7814 /// are assumed to be legal.
7815 bool
7816 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7817                                       EVT VT) const {
7818   // Only do shuffles on 128-bit vector types for now.
7819   if (VT.getSizeInBits() == 64)
7820     return false;
7821
7822   // FIXME: pshufb, blends, shifts.
7823   return (VT.getVectorNumElements() == 2 ||
7824           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7825           isMOVLMask(M, VT) ||
7826           isSHUFPMask(M, VT) ||
7827           isPSHUFDMask(M, VT) ||
7828           isPSHUFHWMask(M, VT) ||
7829           isPSHUFLWMask(M, VT) ||
7830           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7831           isUNPCKLMask(M, VT) ||
7832           isUNPCKHMask(M, VT) ||
7833           isUNPCKL_v_undef_Mask(M, VT) ||
7834           isUNPCKH_v_undef_Mask(M, VT));
7835 }
7836
7837 bool
7838 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7839                                           EVT VT) const {
7840   unsigned NumElts = VT.getVectorNumElements();
7841   // FIXME: This collection of masks seems suspect.
7842   if (NumElts == 2)
7843     return true;
7844   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7845     return (isMOVLMask(Mask, VT)  ||
7846             isCommutedMOVLMask(Mask, VT, true) ||
7847             isSHUFPMask(Mask, VT) ||
7848             isCommutedSHUFPMask(Mask, VT));
7849   }
7850   return false;
7851 }
7852
7853 //===----------------------------------------------------------------------===//
7854 //                           X86 Scheduler Hooks
7855 //===----------------------------------------------------------------------===//
7856
7857 // private utility function
7858 MachineBasicBlock *
7859 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7860                                                        MachineBasicBlock *MBB,
7861                                                        unsigned regOpc,
7862                                                        unsigned immOpc,
7863                                                        unsigned LoadOpc,
7864                                                        unsigned CXchgOpc,
7865                                                        unsigned copyOpc,
7866                                                        unsigned notOpc,
7867                                                        unsigned EAXreg,
7868                                                        TargetRegisterClass *RC,
7869                                                        bool invSrc) const {
7870   // For the atomic bitwise operator, we generate
7871   //   thisMBB:
7872   //   newMBB:
7873   //     ld  t1 = [bitinstr.addr]
7874   //     op  t2 = t1, [bitinstr.val]
7875   //     mov EAX = t1
7876   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7877   //     bz  newMBB
7878   //     fallthrough -->nextMBB
7879   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7880   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7881   MachineFunction::iterator MBBIter = MBB;
7882   ++MBBIter;
7883
7884   /// First build the CFG
7885   MachineFunction *F = MBB->getParent();
7886   MachineBasicBlock *thisMBB = MBB;
7887   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7888   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7889   F->insert(MBBIter, newMBB);
7890   F->insert(MBBIter, nextMBB);
7891
7892   // Move all successors to thisMBB to nextMBB
7893   nextMBB->transferSuccessors(thisMBB);
7894
7895   // Update thisMBB to fall through to newMBB
7896   thisMBB->addSuccessor(newMBB);
7897
7898   // newMBB jumps to itself and fall through to nextMBB
7899   newMBB->addSuccessor(nextMBB);
7900   newMBB->addSuccessor(newMBB);
7901
7902   // Insert instructions into newMBB based on incoming instruction
7903   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7904          "unexpected number of operands");
7905   DebugLoc dl = bInstr->getDebugLoc();
7906   MachineOperand& destOper = bInstr->getOperand(0);
7907   MachineOperand* argOpers[2 + X86AddrNumOperands];
7908   int numArgs = bInstr->getNumOperands() - 1;
7909   for (int i=0; i < numArgs; ++i)
7910     argOpers[i] = &bInstr->getOperand(i+1);
7911
7912   // x86 address has 4 operands: base, index, scale, and displacement
7913   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7914   int valArgIndx = lastAddrIndx + 1;
7915
7916   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7917   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7918   for (int i=0; i <= lastAddrIndx; ++i)
7919     (*MIB).addOperand(*argOpers[i]);
7920
7921   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7922   if (invSrc) {
7923     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7924   }
7925   else
7926     tt = t1;
7927
7928   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7929   assert((argOpers[valArgIndx]->isReg() ||
7930           argOpers[valArgIndx]->isImm()) &&
7931          "invalid operand");
7932   if (argOpers[valArgIndx]->isReg())
7933     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7934   else
7935     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7936   MIB.addReg(tt);
7937   (*MIB).addOperand(*argOpers[valArgIndx]);
7938
7939   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7940   MIB.addReg(t1);
7941
7942   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7943   for (int i=0; i <= lastAddrIndx; ++i)
7944     (*MIB).addOperand(*argOpers[i]);
7945   MIB.addReg(t2);
7946   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7947   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7948                     bInstr->memoperands_end());
7949
7950   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7951   MIB.addReg(EAXreg);
7952
7953   // insert branch
7954   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
7955
7956   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7957   return nextMBB;
7958 }
7959
7960 // private utility function:  64 bit atomics on 32 bit host.
7961 MachineBasicBlock *
7962 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7963                                                        MachineBasicBlock *MBB,
7964                                                        unsigned regOpcL,
7965                                                        unsigned regOpcH,
7966                                                        unsigned immOpcL,
7967                                                        unsigned immOpcH,
7968                                                        bool invSrc) const {
7969   // For the atomic bitwise operator, we generate
7970   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7971   //     ld t1,t2 = [bitinstr.addr]
7972   //   newMBB:
7973   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7974   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7975   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7976   //     mov ECX, EBX <- t5, t6
7977   //     mov EAX, EDX <- t1, t2
7978   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7979   //     mov t3, t4 <- EAX, EDX
7980   //     bz  newMBB
7981   //     result in out1, out2
7982   //     fallthrough -->nextMBB
7983
7984   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7985   const unsigned LoadOpc = X86::MOV32rm;
7986   const unsigned copyOpc = X86::MOV32rr;
7987   const unsigned NotOpc = X86::NOT32r;
7988   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7989   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7990   MachineFunction::iterator MBBIter = MBB;
7991   ++MBBIter;
7992
7993   /// First build the CFG
7994   MachineFunction *F = MBB->getParent();
7995   MachineBasicBlock *thisMBB = MBB;
7996   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7997   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7998   F->insert(MBBIter, newMBB);
7999   F->insert(MBBIter, nextMBB);
8000
8001   // Move all successors to thisMBB to nextMBB
8002   nextMBB->transferSuccessors(thisMBB);
8003
8004   // Update thisMBB to fall through to newMBB
8005   thisMBB->addSuccessor(newMBB);
8006
8007   // newMBB jumps to itself and fall through to nextMBB
8008   newMBB->addSuccessor(nextMBB);
8009   newMBB->addSuccessor(newMBB);
8010
8011   DebugLoc dl = bInstr->getDebugLoc();
8012   // Insert instructions into newMBB based on incoming instruction
8013   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8014   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8015          "unexpected number of operands");
8016   MachineOperand& dest1Oper = bInstr->getOperand(0);
8017   MachineOperand& dest2Oper = bInstr->getOperand(1);
8018   MachineOperand* argOpers[2 + X86AddrNumOperands];
8019   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8020     argOpers[i] = &bInstr->getOperand(i+2);
8021
8022   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8023   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8024
8025   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8026   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8027   for (int i=0; i <= lastAddrIndx; ++i)
8028     (*MIB).addOperand(*argOpers[i]);
8029   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8030   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8031   // add 4 to displacement.
8032   for (int i=0; i <= lastAddrIndx-2; ++i)
8033     (*MIB).addOperand(*argOpers[i]);
8034   MachineOperand newOp3 = *(argOpers[3]);
8035   if (newOp3.isImm())
8036     newOp3.setImm(newOp3.getImm()+4);
8037   else
8038     newOp3.setOffset(newOp3.getOffset()+4);
8039   (*MIB).addOperand(newOp3);
8040   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8041
8042   // t3/4 are defined later, at the bottom of the loop
8043   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8044   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8045   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8046     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8047   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8048     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8049
8050   // The subsequent operations should be using the destination registers of
8051   //the PHI instructions.
8052   if (invSrc) {
8053     t1 = F->getRegInfo().createVirtualRegister(RC);
8054     t2 = F->getRegInfo().createVirtualRegister(RC);
8055     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8056     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8057   } else {
8058     t1 = dest1Oper.getReg();
8059     t2 = dest2Oper.getReg();
8060   }
8061
8062   int valArgIndx = lastAddrIndx + 1;
8063   assert((argOpers[valArgIndx]->isReg() ||
8064           argOpers[valArgIndx]->isImm()) &&
8065          "invalid operand");
8066   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8067   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8068   if (argOpers[valArgIndx]->isReg())
8069     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8070   else
8071     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8072   if (regOpcL != X86::MOV32rr)
8073     MIB.addReg(t1);
8074   (*MIB).addOperand(*argOpers[valArgIndx]);
8075   assert(argOpers[valArgIndx + 1]->isReg() ==
8076          argOpers[valArgIndx]->isReg());
8077   assert(argOpers[valArgIndx + 1]->isImm() ==
8078          argOpers[valArgIndx]->isImm());
8079   if (argOpers[valArgIndx + 1]->isReg())
8080     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8081   else
8082     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8083   if (regOpcH != X86::MOV32rr)
8084     MIB.addReg(t2);
8085   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8086
8087   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8088   MIB.addReg(t1);
8089   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8090   MIB.addReg(t2);
8091
8092   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8093   MIB.addReg(t5);
8094   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8095   MIB.addReg(t6);
8096
8097   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8098   for (int i=0; i <= lastAddrIndx; ++i)
8099     (*MIB).addOperand(*argOpers[i]);
8100
8101   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8102   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8103                     bInstr->memoperands_end());
8104
8105   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8106   MIB.addReg(X86::EAX);
8107   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8108   MIB.addReg(X86::EDX);
8109
8110   // insert branch
8111   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8112
8113   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8114   return nextMBB;
8115 }
8116
8117 // private utility function
8118 MachineBasicBlock *
8119 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8120                                                       MachineBasicBlock *MBB,
8121                                                       unsigned cmovOpc) const {
8122   // For the atomic min/max operator, we generate
8123   //   thisMBB:
8124   //   newMBB:
8125   //     ld t1 = [min/max.addr]
8126   //     mov t2 = [min/max.val]
8127   //     cmp  t1, t2
8128   //     cmov[cond] t2 = t1
8129   //     mov EAX = t1
8130   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8131   //     bz   newMBB
8132   //     fallthrough -->nextMBB
8133   //
8134   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8135   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8136   MachineFunction::iterator MBBIter = MBB;
8137   ++MBBIter;
8138
8139   /// First build the CFG
8140   MachineFunction *F = MBB->getParent();
8141   MachineBasicBlock *thisMBB = MBB;
8142   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8143   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8144   F->insert(MBBIter, newMBB);
8145   F->insert(MBBIter, nextMBB);
8146
8147   // Move all successors of thisMBB to nextMBB
8148   nextMBB->transferSuccessors(thisMBB);
8149
8150   // Update thisMBB to fall through to newMBB
8151   thisMBB->addSuccessor(newMBB);
8152
8153   // newMBB jumps to newMBB and fall through to nextMBB
8154   newMBB->addSuccessor(nextMBB);
8155   newMBB->addSuccessor(newMBB);
8156
8157   DebugLoc dl = mInstr->getDebugLoc();
8158   // Insert instructions into newMBB based on incoming instruction
8159   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8160          "unexpected number of operands");
8161   MachineOperand& destOper = mInstr->getOperand(0);
8162   MachineOperand* argOpers[2 + X86AddrNumOperands];
8163   int numArgs = mInstr->getNumOperands() - 1;
8164   for (int i=0; i < numArgs; ++i)
8165     argOpers[i] = &mInstr->getOperand(i+1);
8166
8167   // x86 address has 4 operands: base, index, scale, and displacement
8168   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8169   int valArgIndx = lastAddrIndx + 1;
8170
8171   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8172   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8173   for (int i=0; i <= lastAddrIndx; ++i)
8174     (*MIB).addOperand(*argOpers[i]);
8175
8176   // We only support register and immediate values
8177   assert((argOpers[valArgIndx]->isReg() ||
8178           argOpers[valArgIndx]->isImm()) &&
8179          "invalid operand");
8180
8181   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8182   if (argOpers[valArgIndx]->isReg())
8183     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8184   else
8185     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8186   (*MIB).addOperand(*argOpers[valArgIndx]);
8187
8188   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8189   MIB.addReg(t1);
8190
8191   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8192   MIB.addReg(t1);
8193   MIB.addReg(t2);
8194
8195   // Generate movc
8196   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8197   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8198   MIB.addReg(t2);
8199   MIB.addReg(t1);
8200
8201   // Cmp and exchange if none has modified the memory location
8202   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8203   for (int i=0; i <= lastAddrIndx; ++i)
8204     (*MIB).addOperand(*argOpers[i]);
8205   MIB.addReg(t3);
8206   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8207   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8208                     mInstr->memoperands_end());
8209
8210   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8211   MIB.addReg(X86::EAX);
8212
8213   // insert branch
8214   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8215
8216   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8217   return nextMBB;
8218 }
8219
8220 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8221 // all of this code can be replaced with that in the .td file.
8222 MachineBasicBlock *
8223 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8224                             unsigned numArgs, bool memArg) const {
8225
8226   MachineFunction *F = BB->getParent();
8227   DebugLoc dl = MI->getDebugLoc();
8228   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8229
8230   unsigned Opc;
8231   if (memArg)
8232     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8233   else
8234     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8235
8236   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8237
8238   for (unsigned i = 0; i < numArgs; ++i) {
8239     MachineOperand &Op = MI->getOperand(i+1);
8240
8241     if (!(Op.isReg() && Op.isImplicit()))
8242       MIB.addOperand(Op);
8243   }
8244
8245   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8246     .addReg(X86::XMM0);
8247
8248   F->DeleteMachineInstr(MI);
8249
8250   return BB;
8251 }
8252
8253 MachineBasicBlock *
8254 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8255                                                  MachineInstr *MI,
8256                                                  MachineBasicBlock *MBB) const {
8257   // Emit code to save XMM registers to the stack. The ABI says that the
8258   // number of registers to save is given in %al, so it's theoretically
8259   // possible to do an indirect jump trick to avoid saving all of them,
8260   // however this code takes a simpler approach and just executes all
8261   // of the stores if %al is non-zero. It's less code, and it's probably
8262   // easier on the hardware branch predictor, and stores aren't all that
8263   // expensive anyway.
8264
8265   // Create the new basic blocks. One block contains all the XMM stores,
8266   // and one block is the final destination regardless of whether any
8267   // stores were performed.
8268   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8269   MachineFunction *F = MBB->getParent();
8270   MachineFunction::iterator MBBIter = MBB;
8271   ++MBBIter;
8272   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8273   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8274   F->insert(MBBIter, XMMSaveMBB);
8275   F->insert(MBBIter, EndMBB);
8276
8277   // Set up the CFG.
8278   // Move any original successors of MBB to the end block.
8279   EndMBB->transferSuccessors(MBB);
8280   // The original block will now fall through to the XMM save block.
8281   MBB->addSuccessor(XMMSaveMBB);
8282   // The XMMSaveMBB will fall through to the end block.
8283   XMMSaveMBB->addSuccessor(EndMBB);
8284
8285   // Now add the instructions.
8286   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8287   DebugLoc DL = MI->getDebugLoc();
8288
8289   unsigned CountReg = MI->getOperand(0).getReg();
8290   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8291   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8292
8293   if (!Subtarget->isTargetWin64()) {
8294     // If %al is 0, branch around the XMM save block.
8295     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8296     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8297     MBB->addSuccessor(EndMBB);
8298   }
8299
8300   // In the XMM save block, save all the XMM argument registers.
8301   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8302     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8303     MachineMemOperand *MMO =
8304       F->getMachineMemOperand(
8305         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8306         MachineMemOperand::MOStore, Offset,
8307         /*Size=*/16, /*Align=*/16);
8308     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8309       .addFrameIndex(RegSaveFrameIndex)
8310       .addImm(/*Scale=*/1)
8311       .addReg(/*IndexReg=*/0)
8312       .addImm(/*Disp=*/Offset)
8313       .addReg(/*Segment=*/0)
8314       .addReg(MI->getOperand(i).getReg())
8315       .addMemOperand(MMO);
8316   }
8317
8318   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8319
8320   return EndMBB;
8321 }
8322
8323 MachineBasicBlock *
8324 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8325                                      MachineBasicBlock *BB,
8326                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8327   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8328   DebugLoc DL = MI->getDebugLoc();
8329
8330   // To "insert" a SELECT_CC instruction, we actually have to insert the
8331   // diamond control-flow pattern.  The incoming instruction knows the
8332   // destination vreg to set, the condition code register to branch on, the
8333   // true/false values to select between, and a branch opcode to use.
8334   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8335   MachineFunction::iterator It = BB;
8336   ++It;
8337
8338   //  thisMBB:
8339   //  ...
8340   //   TrueVal = ...
8341   //   cmpTY ccX, r1, r2
8342   //   bCC copy1MBB
8343   //   fallthrough --> copy0MBB
8344   MachineBasicBlock *thisMBB = BB;
8345   MachineFunction *F = BB->getParent();
8346   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8347   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8348   unsigned Opc =
8349     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8350   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8351   F->insert(It, copy0MBB);
8352   F->insert(It, sinkMBB);
8353   // Update machine-CFG edges by first adding all successors of the current
8354   // block to the new block which will contain the Phi node for the select.
8355   // Also inform sdisel of the edge changes.
8356   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8357          E = BB->succ_end(); I != E; ++I) {
8358     EM->insert(std::make_pair(*I, sinkMBB));
8359     sinkMBB->addSuccessor(*I);
8360   }
8361   // Next, remove all successors of the current block, and add the true
8362   // and fallthrough blocks as its successors.
8363   while (!BB->succ_empty())
8364     BB->removeSuccessor(BB->succ_begin());
8365   // Add the true and fallthrough blocks as its successors.
8366   BB->addSuccessor(copy0MBB);
8367   BB->addSuccessor(sinkMBB);
8368
8369   //  copy0MBB:
8370   //   %FalseValue = ...
8371   //   # fallthrough to sinkMBB
8372   BB = copy0MBB;
8373
8374   // Update machine-CFG edges
8375   BB->addSuccessor(sinkMBB);
8376
8377   //  sinkMBB:
8378   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8379   //  ...
8380   BB = sinkMBB;
8381   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8382     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8383     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8384
8385   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8386   return BB;
8387 }
8388
8389
8390 MachineBasicBlock *
8391 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8392                                                MachineBasicBlock *BB,
8393                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8394   switch (MI->getOpcode()) {
8395   default: assert(false && "Unexpected instr type to insert");
8396   case X86::CMOV_GR8:
8397   case X86::CMOV_V1I64:
8398   case X86::CMOV_FR32:
8399   case X86::CMOV_FR64:
8400   case X86::CMOV_V4F32:
8401   case X86::CMOV_V2F64:
8402   case X86::CMOV_V2I64:
8403     return EmitLoweredSelect(MI, BB, EM);
8404
8405   case X86::FP32_TO_INT16_IN_MEM:
8406   case X86::FP32_TO_INT32_IN_MEM:
8407   case X86::FP32_TO_INT64_IN_MEM:
8408   case X86::FP64_TO_INT16_IN_MEM:
8409   case X86::FP64_TO_INT32_IN_MEM:
8410   case X86::FP64_TO_INT64_IN_MEM:
8411   case X86::FP80_TO_INT16_IN_MEM:
8412   case X86::FP80_TO_INT32_IN_MEM:
8413   case X86::FP80_TO_INT64_IN_MEM: {
8414     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8415     DebugLoc DL = MI->getDebugLoc();
8416
8417     // Change the floating point control register to use "round towards zero"
8418     // mode when truncating to an integer value.
8419     MachineFunction *F = BB->getParent();
8420     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8421     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8422
8423     // Load the old value of the high byte of the control word...
8424     unsigned OldCW =
8425       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8426     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8427                       CWFrameIdx);
8428
8429     // Set the high part to be round to zero...
8430     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8431       .addImm(0xC7F);
8432
8433     // Reload the modified control word now...
8434     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8435
8436     // Restore the memory image of control word to original value
8437     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8438       .addReg(OldCW);
8439
8440     // Get the X86 opcode to use.
8441     unsigned Opc;
8442     switch (MI->getOpcode()) {
8443     default: llvm_unreachable("illegal opcode!");
8444     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8445     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8446     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8447     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8448     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8449     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8450     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8451     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8452     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8453     }
8454
8455     X86AddressMode AM;
8456     MachineOperand &Op = MI->getOperand(0);
8457     if (Op.isReg()) {
8458       AM.BaseType = X86AddressMode::RegBase;
8459       AM.Base.Reg = Op.getReg();
8460     } else {
8461       AM.BaseType = X86AddressMode::FrameIndexBase;
8462       AM.Base.FrameIndex = Op.getIndex();
8463     }
8464     Op = MI->getOperand(1);
8465     if (Op.isImm())
8466       AM.Scale = Op.getImm();
8467     Op = MI->getOperand(2);
8468     if (Op.isImm())
8469       AM.IndexReg = Op.getImm();
8470     Op = MI->getOperand(3);
8471     if (Op.isGlobal()) {
8472       AM.GV = Op.getGlobal();
8473     } else {
8474       AM.Disp = Op.getImm();
8475     }
8476     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8477                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8478
8479     // Reload the original control word now.
8480     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8481
8482     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8483     return BB;
8484   }
8485     // String/text processing lowering.
8486   case X86::PCMPISTRM128REG:
8487     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8488   case X86::PCMPISTRM128MEM:
8489     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8490   case X86::PCMPESTRM128REG:
8491     return EmitPCMP(MI, BB, 5, false /* in mem */);
8492   case X86::PCMPESTRM128MEM:
8493     return EmitPCMP(MI, BB, 5, true /* in mem */);
8494
8495     // Atomic Lowering.
8496   case X86::ATOMAND32:
8497     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8498                                                X86::AND32ri, X86::MOV32rm,
8499                                                X86::LCMPXCHG32, X86::MOV32rr,
8500                                                X86::NOT32r, X86::EAX,
8501                                                X86::GR32RegisterClass);
8502   case X86::ATOMOR32:
8503     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8504                                                X86::OR32ri, X86::MOV32rm,
8505                                                X86::LCMPXCHG32, X86::MOV32rr,
8506                                                X86::NOT32r, X86::EAX,
8507                                                X86::GR32RegisterClass);
8508   case X86::ATOMXOR32:
8509     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8510                                                X86::XOR32ri, X86::MOV32rm,
8511                                                X86::LCMPXCHG32, X86::MOV32rr,
8512                                                X86::NOT32r, X86::EAX,
8513                                                X86::GR32RegisterClass);
8514   case X86::ATOMNAND32:
8515     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8516                                                X86::AND32ri, X86::MOV32rm,
8517                                                X86::LCMPXCHG32, X86::MOV32rr,
8518                                                X86::NOT32r, X86::EAX,
8519                                                X86::GR32RegisterClass, true);
8520   case X86::ATOMMIN32:
8521     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8522   case X86::ATOMMAX32:
8523     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8524   case X86::ATOMUMIN32:
8525     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8526   case X86::ATOMUMAX32:
8527     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8528
8529   case X86::ATOMAND16:
8530     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8531                                                X86::AND16ri, X86::MOV16rm,
8532                                                X86::LCMPXCHG16, X86::MOV16rr,
8533                                                X86::NOT16r, X86::AX,
8534                                                X86::GR16RegisterClass);
8535   case X86::ATOMOR16:
8536     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8537                                                X86::OR16ri, X86::MOV16rm,
8538                                                X86::LCMPXCHG16, X86::MOV16rr,
8539                                                X86::NOT16r, X86::AX,
8540                                                X86::GR16RegisterClass);
8541   case X86::ATOMXOR16:
8542     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8543                                                X86::XOR16ri, X86::MOV16rm,
8544                                                X86::LCMPXCHG16, X86::MOV16rr,
8545                                                X86::NOT16r, X86::AX,
8546                                                X86::GR16RegisterClass);
8547   case X86::ATOMNAND16:
8548     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8549                                                X86::AND16ri, X86::MOV16rm,
8550                                                X86::LCMPXCHG16, X86::MOV16rr,
8551                                                X86::NOT16r, X86::AX,
8552                                                X86::GR16RegisterClass, true);
8553   case X86::ATOMMIN16:
8554     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8555   case X86::ATOMMAX16:
8556     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8557   case X86::ATOMUMIN16:
8558     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8559   case X86::ATOMUMAX16:
8560     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8561
8562   case X86::ATOMAND8:
8563     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8564                                                X86::AND8ri, X86::MOV8rm,
8565                                                X86::LCMPXCHG8, X86::MOV8rr,
8566                                                X86::NOT8r, X86::AL,
8567                                                X86::GR8RegisterClass);
8568   case X86::ATOMOR8:
8569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8570                                                X86::OR8ri, X86::MOV8rm,
8571                                                X86::LCMPXCHG8, X86::MOV8rr,
8572                                                X86::NOT8r, X86::AL,
8573                                                X86::GR8RegisterClass);
8574   case X86::ATOMXOR8:
8575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8576                                                X86::XOR8ri, X86::MOV8rm,
8577                                                X86::LCMPXCHG8, X86::MOV8rr,
8578                                                X86::NOT8r, X86::AL,
8579                                                X86::GR8RegisterClass);
8580   case X86::ATOMNAND8:
8581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8582                                                X86::AND8ri, X86::MOV8rm,
8583                                                X86::LCMPXCHG8, X86::MOV8rr,
8584                                                X86::NOT8r, X86::AL,
8585                                                X86::GR8RegisterClass, true);
8586   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8587   // This group is for 64-bit host.
8588   case X86::ATOMAND64:
8589     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8590                                                X86::AND64ri32, X86::MOV64rm,
8591                                                X86::LCMPXCHG64, X86::MOV64rr,
8592                                                X86::NOT64r, X86::RAX,
8593                                                X86::GR64RegisterClass);
8594   case X86::ATOMOR64:
8595     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8596                                                X86::OR64ri32, X86::MOV64rm,
8597                                                X86::LCMPXCHG64, X86::MOV64rr,
8598                                                X86::NOT64r, X86::RAX,
8599                                                X86::GR64RegisterClass);
8600   case X86::ATOMXOR64:
8601     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8602                                                X86::XOR64ri32, X86::MOV64rm,
8603                                                X86::LCMPXCHG64, X86::MOV64rr,
8604                                                X86::NOT64r, X86::RAX,
8605                                                X86::GR64RegisterClass);
8606   case X86::ATOMNAND64:
8607     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8608                                                X86::AND64ri32, X86::MOV64rm,
8609                                                X86::LCMPXCHG64, X86::MOV64rr,
8610                                                X86::NOT64r, X86::RAX,
8611                                                X86::GR64RegisterClass, true);
8612   case X86::ATOMMIN64:
8613     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8614   case X86::ATOMMAX64:
8615     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8616   case X86::ATOMUMIN64:
8617     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8618   case X86::ATOMUMAX64:
8619     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8620
8621   // This group does 64-bit operations on a 32-bit host.
8622   case X86::ATOMAND6432:
8623     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8624                                                X86::AND32rr, X86::AND32rr,
8625                                                X86::AND32ri, X86::AND32ri,
8626                                                false);
8627   case X86::ATOMOR6432:
8628     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8629                                                X86::OR32rr, X86::OR32rr,
8630                                                X86::OR32ri, X86::OR32ri,
8631                                                false);
8632   case X86::ATOMXOR6432:
8633     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8634                                                X86::XOR32rr, X86::XOR32rr,
8635                                                X86::XOR32ri, X86::XOR32ri,
8636                                                false);
8637   case X86::ATOMNAND6432:
8638     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8639                                                X86::AND32rr, X86::AND32rr,
8640                                                X86::AND32ri, X86::AND32ri,
8641                                                true);
8642   case X86::ATOMADD6432:
8643     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8644                                                X86::ADD32rr, X86::ADC32rr,
8645                                                X86::ADD32ri, X86::ADC32ri,
8646                                                false);
8647   case X86::ATOMSUB6432:
8648     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8649                                                X86::SUB32rr, X86::SBB32rr,
8650                                                X86::SUB32ri, X86::SBB32ri,
8651                                                false);
8652   case X86::ATOMSWAP6432:
8653     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8654                                                X86::MOV32rr, X86::MOV32rr,
8655                                                X86::MOV32ri, X86::MOV32ri,
8656                                                false);
8657   case X86::VASTART_SAVE_XMM_REGS:
8658     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8659   }
8660 }
8661
8662 //===----------------------------------------------------------------------===//
8663 //                           X86 Optimization Hooks
8664 //===----------------------------------------------------------------------===//
8665
8666 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8667                                                        const APInt &Mask,
8668                                                        APInt &KnownZero,
8669                                                        APInt &KnownOne,
8670                                                        const SelectionDAG &DAG,
8671                                                        unsigned Depth) const {
8672   unsigned Opc = Op.getOpcode();
8673   assert((Opc >= ISD::BUILTIN_OP_END ||
8674           Opc == ISD::INTRINSIC_WO_CHAIN ||
8675           Opc == ISD::INTRINSIC_W_CHAIN ||
8676           Opc == ISD::INTRINSIC_VOID) &&
8677          "Should use MaskedValueIsZero if you don't know whether Op"
8678          " is a target node!");
8679
8680   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8681   switch (Opc) {
8682   default: break;
8683   case X86ISD::ADD:
8684   case X86ISD::SUB:
8685   case X86ISD::SMUL:
8686   case X86ISD::UMUL:
8687   case X86ISD::INC:
8688   case X86ISD::DEC:
8689   case X86ISD::OR:
8690   case X86ISD::XOR:
8691   case X86ISD::AND:
8692     // These nodes' second result is a boolean.
8693     if (Op.getResNo() == 0)
8694       break;
8695     // Fallthrough
8696   case X86ISD::SETCC:
8697     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8698                                        Mask.getBitWidth() - 1);
8699     break;
8700   }
8701 }
8702
8703 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8704 /// node is a GlobalAddress + offset.
8705 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8706                                        GlobalValue* &GA, int64_t &Offset) const{
8707   if (N->getOpcode() == X86ISD::Wrapper) {
8708     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8709       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8710       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8711       return true;
8712     }
8713   }
8714   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8715 }
8716
8717 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8718                                      EVT EltVT, LoadSDNode *&LDBase,
8719                                      unsigned &LastLoadedElt,
8720                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8721                                      const TargetLowering &TLI) {
8722   LDBase = NULL;
8723   LastLoadedElt = -1U;
8724   for (unsigned i = 0; i < NumElems; ++i) {
8725     if (N->getMaskElt(i) < 0) {
8726       if (!LDBase)
8727         return false;
8728       continue;
8729     }
8730
8731     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8732     if (!Elt.getNode() ||
8733         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8734       return false;
8735     if (!LDBase) {
8736       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8737         return false;
8738       LDBase = cast<LoadSDNode>(Elt.getNode());
8739       LastLoadedElt = i;
8740       continue;
8741     }
8742     if (Elt.getOpcode() == ISD::UNDEF)
8743       continue;
8744
8745     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8746     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8747       return false;
8748     LastLoadedElt = i;
8749   }
8750   return true;
8751 }
8752
8753 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8754 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8755 /// if the load addresses are consecutive, non-overlapping, and in the right
8756 /// order.  In the case of v2i64, it will see if it can rewrite the
8757 /// shuffle to be an appropriate build vector so it can take advantage of
8758 // performBuildVectorCombine.
8759 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8760                                      const TargetLowering &TLI) {
8761   DebugLoc dl = N->getDebugLoc();
8762   EVT VT = N->getValueType(0);
8763   EVT EltVT = VT.getVectorElementType();
8764   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8765   unsigned NumElems = VT.getVectorNumElements();
8766
8767   if (VT.getSizeInBits() != 128)
8768     return SDValue();
8769
8770   // Try to combine a vector_shuffle into a 128-bit load.
8771   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8772   LoadSDNode *LD = NULL;
8773   unsigned LastLoadedElt;
8774   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8775                                 MFI, TLI))
8776     return SDValue();
8777
8778   if (LastLoadedElt == NumElems - 1) {
8779     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8780       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8781                          LD->getSrcValue(), LD->getSrcValueOffset(),
8782                          LD->isVolatile(), LD->isNonTemporal(), 0);
8783     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8784                        LD->getSrcValue(), LD->getSrcValueOffset(),
8785                        LD->isVolatile(), LD->isNonTemporal(),
8786                        LD->getAlignment());
8787   } else if (NumElems == 4 && LastLoadedElt == 1) {
8788     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8789     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8790     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8791     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8792   }
8793   return SDValue();
8794 }
8795
8796 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8797 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8798                                     const X86Subtarget *Subtarget) {
8799   DebugLoc DL = N->getDebugLoc();
8800   SDValue Cond = N->getOperand(0);
8801   // Get the LHS/RHS of the select.
8802   SDValue LHS = N->getOperand(1);
8803   SDValue RHS = N->getOperand(2);
8804
8805   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8806   // instructions match the semantics of the common C idiom x<y?x:y but not
8807   // x<=y?x:y, because of how they handle negative zero (which can be
8808   // ignored in unsafe-math mode).
8809   if (Subtarget->hasSSE2() &&
8810       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8811       Cond.getOpcode() == ISD::SETCC) {
8812     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8813
8814     unsigned Opcode = 0;
8815     // Check for x CC y ? x : y.
8816     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8817       switch (CC) {
8818       default: break;
8819       case ISD::SETULT:
8820         if (!UnsafeFPMath) break;
8821         Opcode = X86ISD::FMIN;
8822         break;
8823       case ISD::SETOLE:
8824         if (!UnsafeFPMath) break;
8825         Opcode = X86ISD::FMIN;
8826         break;
8827       case ISD::SETULE:
8828       case ISD::SETOLT:
8829       case ISD::SETLT:
8830       case ISD::SETLE:
8831         Opcode = X86ISD::FMIN;
8832         break;
8833
8834       case ISD::SETOGE:
8835         if (!UnsafeFPMath) break;
8836         Opcode = X86ISD::FMAX;
8837         break;
8838       case ISD::SETUGT:
8839         if (!UnsafeFPMath) break;
8840         Opcode = X86ISD::FMAX;
8841         break;
8842       case ISD::SETUGE:
8843       case ISD::SETOGT:
8844       case ISD::SETGT:
8845       case ISD::SETGE:
8846         Opcode = X86ISD::FMAX;
8847         break;
8848       }
8849     // Check for x CC y ? y : x -- a min/max with reversed arms.
8850     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8851       switch (CC) {
8852       default: break;
8853       case ISD::SETOGE:
8854         if (!UnsafeFPMath) break;
8855         Opcode = X86ISD::FMIN;
8856         break;
8857       case ISD::SETUGT:
8858         if (!UnsafeFPMath) break;
8859         Opcode = X86ISD::FMIN;
8860         break;
8861       case ISD::SETUGE:
8862       case ISD::SETOGT:
8863       case ISD::SETGT:
8864       case ISD::SETGE:
8865         Opcode = X86ISD::FMIN;
8866         break;
8867
8868       case ISD::SETULT:
8869         if (!UnsafeFPMath) break;
8870         Opcode = X86ISD::FMAX;
8871         break;
8872       case ISD::SETOLE:
8873         if (!UnsafeFPMath) break;
8874         Opcode = X86ISD::FMAX;
8875         break;
8876       case ISD::SETULE:
8877       case ISD::SETOLT:
8878       case ISD::SETLT:
8879       case ISD::SETLE:
8880         Opcode = X86ISD::FMAX;
8881         break;
8882       }
8883     }
8884
8885     if (Opcode)
8886       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8887   }
8888
8889   // If this is a select between two integer constants, try to do some
8890   // optimizations.
8891   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8892     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8893       // Don't do this for crazy integer types.
8894       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8895         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8896         // so that TrueC (the true value) is larger than FalseC.
8897         bool NeedsCondInvert = false;
8898
8899         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8900             // Efficiently invertible.
8901             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8902              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8903               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8904           NeedsCondInvert = true;
8905           std::swap(TrueC, FalseC);
8906         }
8907
8908         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8909         if (FalseC->getAPIntValue() == 0 &&
8910             TrueC->getAPIntValue().isPowerOf2()) {
8911           if (NeedsCondInvert) // Invert the condition if needed.
8912             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8913                                DAG.getConstant(1, Cond.getValueType()));
8914
8915           // Zero extend the condition if needed.
8916           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8917
8918           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8919           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8920                              DAG.getConstant(ShAmt, MVT::i8));
8921         }
8922
8923         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8924         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8925           if (NeedsCondInvert) // Invert the condition if needed.
8926             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8927                                DAG.getConstant(1, Cond.getValueType()));
8928
8929           // Zero extend the condition if needed.
8930           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8931                              FalseC->getValueType(0), Cond);
8932           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8933                              SDValue(FalseC, 0));
8934         }
8935
8936         // Optimize cases that will turn into an LEA instruction.  This requires
8937         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8938         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8939           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8940           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8941
8942           bool isFastMultiplier = false;
8943           if (Diff < 10) {
8944             switch ((unsigned char)Diff) {
8945               default: break;
8946               case 1:  // result = add base, cond
8947               case 2:  // result = lea base(    , cond*2)
8948               case 3:  // result = lea base(cond, cond*2)
8949               case 4:  // result = lea base(    , cond*4)
8950               case 5:  // result = lea base(cond, cond*4)
8951               case 8:  // result = lea base(    , cond*8)
8952               case 9:  // result = lea base(cond, cond*8)
8953                 isFastMultiplier = true;
8954                 break;
8955             }
8956           }
8957
8958           if (isFastMultiplier) {
8959             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8960             if (NeedsCondInvert) // Invert the condition if needed.
8961               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8962                                  DAG.getConstant(1, Cond.getValueType()));
8963
8964             // Zero extend the condition if needed.
8965             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8966                                Cond);
8967             // Scale the condition by the difference.
8968             if (Diff != 1)
8969               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8970                                  DAG.getConstant(Diff, Cond.getValueType()));
8971
8972             // Add the base if non-zero.
8973             if (FalseC->getAPIntValue() != 0)
8974               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8975                                  SDValue(FalseC, 0));
8976             return Cond;
8977           }
8978         }
8979       }
8980   }
8981
8982   return SDValue();
8983 }
8984
8985 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8986 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8987                                   TargetLowering::DAGCombinerInfo &DCI) {
8988   DebugLoc DL = N->getDebugLoc();
8989
8990   // If the flag operand isn't dead, don't touch this CMOV.
8991   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8992     return SDValue();
8993
8994   // If this is a select between two integer constants, try to do some
8995   // optimizations.  Note that the operands are ordered the opposite of SELECT
8996   // operands.
8997   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8998     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8999       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9000       // larger than FalseC (the false value).
9001       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9002
9003       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9004         CC = X86::GetOppositeBranchCondition(CC);
9005         std::swap(TrueC, FalseC);
9006       }
9007
9008       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9009       // This is efficient for any integer data type (including i8/i16) and
9010       // shift amount.
9011       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9012         SDValue Cond = N->getOperand(3);
9013         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9014                            DAG.getConstant(CC, MVT::i8), Cond);
9015
9016         // Zero extend the condition if needed.
9017         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9018
9019         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9020         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9021                            DAG.getConstant(ShAmt, MVT::i8));
9022         if (N->getNumValues() == 2)  // Dead flag value?
9023           return DCI.CombineTo(N, Cond, SDValue());
9024         return Cond;
9025       }
9026
9027       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9028       // for any integer data type, including i8/i16.
9029       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9030         SDValue Cond = N->getOperand(3);
9031         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9032                            DAG.getConstant(CC, MVT::i8), Cond);
9033
9034         // Zero extend the condition if needed.
9035         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9036                            FalseC->getValueType(0), Cond);
9037         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9038                            SDValue(FalseC, 0));
9039
9040         if (N->getNumValues() == 2)  // Dead flag value?
9041           return DCI.CombineTo(N, Cond, SDValue());
9042         return Cond;
9043       }
9044
9045       // Optimize cases that will turn into an LEA instruction.  This requires
9046       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9047       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9048         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9049         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9050
9051         bool isFastMultiplier = false;
9052         if (Diff < 10) {
9053           switch ((unsigned char)Diff) {
9054           default: break;
9055           case 1:  // result = add base, cond
9056           case 2:  // result = lea base(    , cond*2)
9057           case 3:  // result = lea base(cond, cond*2)
9058           case 4:  // result = lea base(    , cond*4)
9059           case 5:  // result = lea base(cond, cond*4)
9060           case 8:  // result = lea base(    , cond*8)
9061           case 9:  // result = lea base(cond, cond*8)
9062             isFastMultiplier = true;
9063             break;
9064           }
9065         }
9066
9067         if (isFastMultiplier) {
9068           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9069           SDValue Cond = N->getOperand(3);
9070           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9071                              DAG.getConstant(CC, MVT::i8), Cond);
9072           // Zero extend the condition if needed.
9073           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9074                              Cond);
9075           // Scale the condition by the difference.
9076           if (Diff != 1)
9077             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9078                                DAG.getConstant(Diff, Cond.getValueType()));
9079
9080           // Add the base if non-zero.
9081           if (FalseC->getAPIntValue() != 0)
9082             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9083                                SDValue(FalseC, 0));
9084           if (N->getNumValues() == 2)  // Dead flag value?
9085             return DCI.CombineTo(N, Cond, SDValue());
9086           return Cond;
9087         }
9088       }
9089     }
9090   }
9091   return SDValue();
9092 }
9093
9094 /// PerformANDCombine - Look for SSE and instructions of this form:
9095 /// (and x, (build_vector signbit,signbit,signbit,signbit)). If there
9096 /// exists a use of a build_vector that's the bitwise complement of the mask,
9097 /// then transform the node to
9098 /// (and (xor x, (build_vector -1,-1,-1,-1)), (build_vector ~sb,~sb,~sb,~sb)).
9099 static SDValue PerformANDCombine(SDNode *N, SelectionDAG &DAG,
9100                                  TargetLowering::DAGCombinerInfo &DCI) {
9101   EVT VT = N->getValueType(0);
9102   if (!VT.isVector() || !VT.isInteger())
9103     return SDValue();
9104
9105   SDValue N0 = N->getOperand(0);
9106   SDValue N1 = N->getOperand(1);
9107   if (N0.getOpcode() == ISD::XOR || !N1.hasOneUse())
9108     return SDValue();
9109
9110   if (N1.getOpcode() == ISD::BUILD_VECTOR) {
9111     unsigned NumElts = VT.getVectorNumElements();
9112     EVT EltVT = VT.getVectorElementType();
9113     SmallVector<SDValue, 8> Mask;
9114     Mask.reserve(NumElts);
9115     for (unsigned i = 0; i != NumElts; ++i) {
9116       SDValue Arg = N1.getOperand(i);
9117       if (Arg.getOpcode() == ISD::UNDEF) {
9118         Mask.push_back(Arg);
9119         continue;
9120       }
9121       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Arg);
9122       if (!C)
9123         return SDValue();
9124       if (!C->getAPIntValue().isSignBit() &&
9125           !C->getAPIntValue().isMaxSignedValue())
9126         return SDValue();
9127       Mask.push_back(DAG.getConstant(~C->getAPIntValue(), EltVT));
9128     }
9129     N1 = DAG.getNode(ISD::BUILD_VECTOR, N1.getDebugLoc(), VT,
9130                      &Mask[0], NumElts);
9131     if (!N1.use_empty()) {
9132       unsigned Bits = EltVT.getSizeInBits();
9133       Mask.clear();
9134       for (unsigned i = 0; i != NumElts; ++i)
9135         Mask.push_back(DAG.getConstant(APInt::getAllOnesValue(Bits), EltVT));
9136       SDValue NewMask = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9137                                     VT, &Mask[0], NumElts);
9138       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9139                          DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
9140                                      N0, NewMask), N1);
9141     }
9142   }
9143
9144   return SDValue();
9145 }
9146
9147 /// PerformMulCombine - Optimize a single multiply with constant into two
9148 /// in order to implement it with two cheaper instructions, e.g.
9149 /// LEA + SHL, LEA + LEA.
9150 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9151                                  TargetLowering::DAGCombinerInfo &DCI) {
9152   if (DAG.getMachineFunction().
9153       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9154     return SDValue();
9155
9156   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9157     return SDValue();
9158
9159   EVT VT = N->getValueType(0);
9160   if (VT != MVT::i64)
9161     return SDValue();
9162
9163   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9164   if (!C)
9165     return SDValue();
9166   uint64_t MulAmt = C->getZExtValue();
9167   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9168     return SDValue();
9169
9170   uint64_t MulAmt1 = 0;
9171   uint64_t MulAmt2 = 0;
9172   if ((MulAmt % 9) == 0) {
9173     MulAmt1 = 9;
9174     MulAmt2 = MulAmt / 9;
9175   } else if ((MulAmt % 5) == 0) {
9176     MulAmt1 = 5;
9177     MulAmt2 = MulAmt / 5;
9178   } else if ((MulAmt % 3) == 0) {
9179     MulAmt1 = 3;
9180     MulAmt2 = MulAmt / 3;
9181   }
9182   if (MulAmt2 &&
9183       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9184     DebugLoc DL = N->getDebugLoc();
9185
9186     if (isPowerOf2_64(MulAmt2) &&
9187         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9188       // If second multiplifer is pow2, issue it first. We want the multiply by
9189       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9190       // is an add.
9191       std::swap(MulAmt1, MulAmt2);
9192
9193     SDValue NewMul;
9194     if (isPowerOf2_64(MulAmt1))
9195       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9196                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9197     else
9198       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9199                            DAG.getConstant(MulAmt1, VT));
9200
9201     if (isPowerOf2_64(MulAmt2))
9202       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9203                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9204     else
9205       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9206                            DAG.getConstant(MulAmt2, VT));
9207
9208     // Do not add new nodes to DAG combiner worklist.
9209     DCI.CombineTo(N, NewMul, false);
9210   }
9211   return SDValue();
9212 }
9213
9214 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9215   SDValue N0 = N->getOperand(0);
9216   SDValue N1 = N->getOperand(1);
9217   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9218   EVT VT = N0.getValueType();
9219
9220   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9221   // since the result of setcc_c is all zero's or all ones.
9222   if (N1C && N0.getOpcode() == ISD::AND &&
9223       N0.getOperand(1).getOpcode() == ISD::Constant) {
9224     SDValue N00 = N0.getOperand(0);
9225     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9226         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9227           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9228          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9229       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9230       APInt ShAmt = N1C->getAPIntValue();
9231       Mask = Mask.shl(ShAmt);
9232       if (Mask != 0)
9233         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9234                            N00, DAG.getConstant(Mask, VT));
9235     }
9236   }
9237
9238   return SDValue();
9239 }
9240
9241 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9242 ///                       when possible.
9243 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9244                                    const X86Subtarget *Subtarget) {
9245   EVT VT = N->getValueType(0);
9246   if (!VT.isVector() && VT.isInteger() &&
9247       N->getOpcode() == ISD::SHL)
9248     return PerformSHLCombine(N, DAG);
9249
9250   // On X86 with SSE2 support, we can transform this to a vector shift if
9251   // all elements are shifted by the same amount.  We can't do this in legalize
9252   // because the a constant vector is typically transformed to a constant pool
9253   // so we have no knowledge of the shift amount.
9254   if (!Subtarget->hasSSE2())
9255     return SDValue();
9256
9257   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9258     return SDValue();
9259
9260   SDValue ShAmtOp = N->getOperand(1);
9261   EVT EltVT = VT.getVectorElementType();
9262   DebugLoc DL = N->getDebugLoc();
9263   SDValue BaseShAmt = SDValue();
9264   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9265     unsigned NumElts = VT.getVectorNumElements();
9266     unsigned i = 0;
9267     for (; i != NumElts; ++i) {
9268       SDValue Arg = ShAmtOp.getOperand(i);
9269       if (Arg.getOpcode() == ISD::UNDEF) continue;
9270       BaseShAmt = Arg;
9271       break;
9272     }
9273     for (; i != NumElts; ++i) {
9274       SDValue Arg = ShAmtOp.getOperand(i);
9275       if (Arg.getOpcode() == ISD::UNDEF) continue;
9276       if (Arg != BaseShAmt) {
9277         return SDValue();
9278       }
9279     }
9280   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9281              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9282     SDValue InVec = ShAmtOp.getOperand(0);
9283     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9284       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9285       unsigned i = 0;
9286       for (; i != NumElts; ++i) {
9287         SDValue Arg = InVec.getOperand(i);
9288         if (Arg.getOpcode() == ISD::UNDEF) continue;
9289         BaseShAmt = Arg;
9290         break;
9291       }
9292     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9293        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9294          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9295          if (C->getZExtValue() == SplatIdx)
9296            BaseShAmt = InVec.getOperand(1);
9297        }
9298     }
9299     if (BaseShAmt.getNode() == 0)
9300       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9301                               DAG.getIntPtrConstant(0));
9302   } else
9303     return SDValue();
9304
9305   // The shift amount is an i32.
9306   if (EltVT.bitsGT(MVT::i32))
9307     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9308   else if (EltVT.bitsLT(MVT::i32))
9309     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9310
9311   // The shift amount is identical so we can do a vector shift.
9312   SDValue  ValOp = N->getOperand(0);
9313   switch (N->getOpcode()) {
9314   default:
9315     llvm_unreachable("Unknown shift opcode!");
9316     break;
9317   case ISD::SHL:
9318     if (VT == MVT::v2i64)
9319       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9320                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9321                          ValOp, BaseShAmt);
9322     if (VT == MVT::v4i32)
9323       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9324                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9325                          ValOp, BaseShAmt);
9326     if (VT == MVT::v8i16)
9327       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9328                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9329                          ValOp, BaseShAmt);
9330     break;
9331   case ISD::SRA:
9332     if (VT == MVT::v4i32)
9333       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9334                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9335                          ValOp, BaseShAmt);
9336     if (VT == MVT::v8i16)
9337       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9338                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9339                          ValOp, BaseShAmt);
9340     break;
9341   case ISD::SRL:
9342     if (VT == MVT::v2i64)
9343       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9344                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9345                          ValOp, BaseShAmt);
9346     if (VT == MVT::v4i32)
9347       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9348                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9349                          ValOp, BaseShAmt);
9350     if (VT ==  MVT::v8i16)
9351       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9352                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9353                          ValOp, BaseShAmt);
9354     break;
9355   }
9356   return SDValue();
9357 }
9358
9359 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9360                                 const X86Subtarget *Subtarget) {
9361   EVT VT = N->getValueType(0);
9362   if (VT != MVT::i64 || !Subtarget->is64Bit())
9363     return SDValue();
9364
9365   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9366   SDValue N0 = N->getOperand(0);
9367   SDValue N1 = N->getOperand(1);
9368   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9369     std::swap(N0, N1);
9370   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9371     return SDValue();
9372
9373   SDValue ShAmt0 = N0.getOperand(1);
9374   if (ShAmt0.getValueType() != MVT::i8)
9375     return SDValue();
9376   SDValue ShAmt1 = N1.getOperand(1);
9377   if (ShAmt1.getValueType() != MVT::i8)
9378     return SDValue();
9379   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9380     ShAmt0 = ShAmt0.getOperand(0);
9381   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9382     ShAmt1 = ShAmt1.getOperand(0);
9383
9384   DebugLoc DL = N->getDebugLoc();
9385   unsigned Opc = X86ISD::SHLD;
9386   SDValue Op0 = N0.getOperand(0);
9387   SDValue Op1 = N1.getOperand(0);
9388   if (ShAmt0.getOpcode() == ISD::SUB) {
9389     Opc = X86ISD::SHRD;
9390     std::swap(Op0, Op1);
9391     std::swap(ShAmt0, ShAmt1);
9392   }
9393
9394   if (ShAmt1.getOpcode() == ISD::SUB) {
9395     SDValue Sum = ShAmt1.getOperand(0);
9396     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9397       if (SumC->getSExtValue() == 64 &&
9398           ShAmt1.getOperand(1) == ShAmt0)
9399         return DAG.getNode(Opc, DL, VT,
9400                            Op0, Op1,
9401                            DAG.getNode(ISD::TRUNCATE, DL,
9402                                        MVT::i8, ShAmt0));
9403     }
9404   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9405     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9406     if (ShAmt0C &&
9407         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9408       return DAG.getNode(Opc, DL, VT,
9409                          N0.getOperand(0), N1.getOperand(0),
9410                          DAG.getNode(ISD::TRUNCATE, DL,
9411                                        MVT::i8, ShAmt0));
9412   }
9413
9414   return SDValue();
9415 }
9416
9417 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9418 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9419                                    const X86Subtarget *Subtarget) {
9420   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9421   // the FP state in cases where an emms may be missing.
9422   // A preferable solution to the general problem is to figure out the right
9423   // places to insert EMMS.  This qualifies as a quick hack.
9424
9425   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9426   StoreSDNode *St = cast<StoreSDNode>(N);
9427   EVT VT = St->getValue().getValueType();
9428   if (VT.getSizeInBits() != 64)
9429     return SDValue();
9430
9431   const Function *F = DAG.getMachineFunction().getFunction();
9432   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9433   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9434     && Subtarget->hasSSE2();
9435   if ((VT.isVector() ||
9436        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9437       isa<LoadSDNode>(St->getValue()) &&
9438       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9439       St->getChain().hasOneUse() && !St->isVolatile()) {
9440     SDNode* LdVal = St->getValue().getNode();
9441     LoadSDNode *Ld = 0;
9442     int TokenFactorIndex = -1;
9443     SmallVector<SDValue, 8> Ops;
9444     SDNode* ChainVal = St->getChain().getNode();
9445     // Must be a store of a load.  We currently handle two cases:  the load
9446     // is a direct child, and it's under an intervening TokenFactor.  It is
9447     // possible to dig deeper under nested TokenFactors.
9448     if (ChainVal == LdVal)
9449       Ld = cast<LoadSDNode>(St->getChain());
9450     else if (St->getValue().hasOneUse() &&
9451              ChainVal->getOpcode() == ISD::TokenFactor) {
9452       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9453         if (ChainVal->getOperand(i).getNode() == LdVal) {
9454           TokenFactorIndex = i;
9455           Ld = cast<LoadSDNode>(St->getValue());
9456         } else
9457           Ops.push_back(ChainVal->getOperand(i));
9458       }
9459     }
9460
9461     if (!Ld || !ISD::isNormalLoad(Ld))
9462       return SDValue();
9463
9464     // If this is not the MMX case, i.e. we are just turning i64 load/store
9465     // into f64 load/store, avoid the transformation if there are multiple
9466     // uses of the loaded value.
9467     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9468       return SDValue();
9469
9470     DebugLoc LdDL = Ld->getDebugLoc();
9471     DebugLoc StDL = N->getDebugLoc();
9472     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9473     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9474     // pair instead.
9475     if (Subtarget->is64Bit() || F64IsLegal) {
9476       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9477       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9478                                   Ld->getBasePtr(), Ld->getSrcValue(),
9479                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9480                                   Ld->isNonTemporal(), Ld->getAlignment());
9481       SDValue NewChain = NewLd.getValue(1);
9482       if (TokenFactorIndex != -1) {
9483         Ops.push_back(NewChain);
9484         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9485                                Ops.size());
9486       }
9487       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9488                           St->getSrcValue(), St->getSrcValueOffset(),
9489                           St->isVolatile(), St->isNonTemporal(),
9490                           St->getAlignment());
9491     }
9492
9493     // Otherwise, lower to two pairs of 32-bit loads / stores.
9494     SDValue LoAddr = Ld->getBasePtr();
9495     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9496                                  DAG.getConstant(4, MVT::i32));
9497
9498     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9499                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9500                                Ld->isVolatile(), Ld->isNonTemporal(),
9501                                Ld->getAlignment());
9502     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9503                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9504                                Ld->isVolatile(), Ld->isNonTemporal(),
9505                                MinAlign(Ld->getAlignment(), 4));
9506
9507     SDValue NewChain = LoLd.getValue(1);
9508     if (TokenFactorIndex != -1) {
9509       Ops.push_back(LoLd);
9510       Ops.push_back(HiLd);
9511       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9512                              Ops.size());
9513     }
9514
9515     LoAddr = St->getBasePtr();
9516     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9517                          DAG.getConstant(4, MVT::i32));
9518
9519     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9520                                 St->getSrcValue(), St->getSrcValueOffset(),
9521                                 St->isVolatile(), St->isNonTemporal(),
9522                                 St->getAlignment());
9523     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9524                                 St->getSrcValue(),
9525                                 St->getSrcValueOffset() + 4,
9526                                 St->isVolatile(),
9527                                 St->isNonTemporal(),
9528                                 MinAlign(St->getAlignment(), 4));
9529     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9530   }
9531   return SDValue();
9532 }
9533
9534 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9535 /// X86ISD::FXOR nodes.
9536 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9537   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9538   // F[X]OR(0.0, x) -> x
9539   // F[X]OR(x, 0.0) -> x
9540   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9541     if (C->getValueAPF().isPosZero())
9542       return N->getOperand(1);
9543   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9544     if (C->getValueAPF().isPosZero())
9545       return N->getOperand(0);
9546   return SDValue();
9547 }
9548
9549 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9550 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9551   // FAND(0.0, x) -> 0.0
9552   // FAND(x, 0.0) -> 0.0
9553   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9554     if (C->getValueAPF().isPosZero())
9555       return N->getOperand(0);
9556   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9557     if (C->getValueAPF().isPosZero())
9558       return N->getOperand(1);
9559   return SDValue();
9560 }
9561
9562 static SDValue PerformBTCombine(SDNode *N,
9563                                 SelectionDAG &DAG,
9564                                 TargetLowering::DAGCombinerInfo &DCI) {
9565   // BT ignores high bits in the bit index operand.
9566   SDValue Op1 = N->getOperand(1);
9567   if (Op1.hasOneUse()) {
9568     unsigned BitWidth = Op1.getValueSizeInBits();
9569     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9570     APInt KnownZero, KnownOne;
9571     TargetLowering::TargetLoweringOpt TLO(DAG);
9572     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9573     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9574         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9575       DCI.CommitTargetLoweringOpt(TLO);
9576   }
9577   return SDValue();
9578 }
9579
9580 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9581   SDValue Op = N->getOperand(0);
9582   if (Op.getOpcode() == ISD::BIT_CONVERT)
9583     Op = Op.getOperand(0);
9584   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9585   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9586       VT.getVectorElementType().getSizeInBits() ==
9587       OpVT.getVectorElementType().getSizeInBits()) {
9588     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9589   }
9590   return SDValue();
9591 }
9592
9593 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9594 // Locked instructions, in turn, have implicit fence semantics (all memory
9595 // operations are flushed before issuing the locked instruction, and the
9596 // are not buffered), so we can fold away the common pattern of
9597 // fence-atomic-fence.
9598 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9599   SDValue atomic = N->getOperand(0);
9600   switch (atomic.getOpcode()) {
9601     case ISD::ATOMIC_CMP_SWAP:
9602     case ISD::ATOMIC_SWAP:
9603     case ISD::ATOMIC_LOAD_ADD:
9604     case ISD::ATOMIC_LOAD_SUB:
9605     case ISD::ATOMIC_LOAD_AND:
9606     case ISD::ATOMIC_LOAD_OR:
9607     case ISD::ATOMIC_LOAD_XOR:
9608     case ISD::ATOMIC_LOAD_NAND:
9609     case ISD::ATOMIC_LOAD_MIN:
9610     case ISD::ATOMIC_LOAD_MAX:
9611     case ISD::ATOMIC_LOAD_UMIN:
9612     case ISD::ATOMIC_LOAD_UMAX:
9613       break;
9614     default:
9615       return SDValue();
9616   }
9617
9618   SDValue fence = atomic.getOperand(0);
9619   if (fence.getOpcode() != ISD::MEMBARRIER)
9620     return SDValue();
9621
9622   switch (atomic.getOpcode()) {
9623     case ISD::ATOMIC_CMP_SWAP:
9624       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9625                                     atomic.getOperand(1), atomic.getOperand(2),
9626                                     atomic.getOperand(3));
9627     case ISD::ATOMIC_SWAP:
9628     case ISD::ATOMIC_LOAD_ADD:
9629     case ISD::ATOMIC_LOAD_SUB:
9630     case ISD::ATOMIC_LOAD_AND:
9631     case ISD::ATOMIC_LOAD_OR:
9632     case ISD::ATOMIC_LOAD_XOR:
9633     case ISD::ATOMIC_LOAD_NAND:
9634     case ISD::ATOMIC_LOAD_MIN:
9635     case ISD::ATOMIC_LOAD_MAX:
9636     case ISD::ATOMIC_LOAD_UMIN:
9637     case ISD::ATOMIC_LOAD_UMAX:
9638       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9639                                     atomic.getOperand(1), atomic.getOperand(2));
9640     default:
9641       return SDValue();
9642   }
9643 }
9644
9645 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9646   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9647   //           (and (i32 x86isd::setcc_carry), 1)
9648   // This eliminates the zext. This transformation is necessary because
9649   // ISD::SETCC is always legalized to i8.
9650   DebugLoc dl = N->getDebugLoc();
9651   SDValue N0 = N->getOperand(0);
9652   EVT VT = N->getValueType(0);
9653   if (N0.getOpcode() == ISD::AND &&
9654       N0.hasOneUse() &&
9655       N0.getOperand(0).hasOneUse()) {
9656     SDValue N00 = N0.getOperand(0);
9657     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9658       return SDValue();
9659     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9660     if (!C || C->getZExtValue() != 1)
9661       return SDValue();
9662     return DAG.getNode(ISD::AND, dl, VT,
9663                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9664                                    N00.getOperand(0), N00.getOperand(1)),
9665                        DAG.getConstant(1, VT));
9666   }
9667
9668   return SDValue();
9669 }
9670
9671 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9672                                              DAGCombinerInfo &DCI) const {
9673   SelectionDAG &DAG = DCI.DAG;
9674   switch (N->getOpcode()) {
9675   default: break;
9676   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9677   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9678   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9679   case ISD::AND:            return PerformANDCombine(N, DAG, DCI);
9680   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9681   case ISD::SHL:
9682   case ISD::SRA:
9683   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9684   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9685   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9686   case X86ISD::FXOR:
9687   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9688   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9689   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9690   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9691   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9692   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9693   }
9694
9695   return SDValue();
9696 }
9697
9698 //===----------------------------------------------------------------------===//
9699 //                           X86 Inline Assembly Support
9700 //===----------------------------------------------------------------------===//
9701
9702 static bool LowerToBSwap(CallInst *CI) {
9703   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9704   // we will turn this bswap into something that will be lowered to logical ops
9705   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9706   // so don't worry about this.
9707
9708   // Verify this is a simple bswap.
9709   if (CI->getNumOperands() != 2 ||
9710       CI->getType() != CI->getOperand(1)->getType() ||
9711       !CI->getType()->isIntegerTy())
9712     return false;
9713
9714   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9715   if (!Ty || Ty->getBitWidth() % 16 != 0)
9716     return false;
9717
9718   // Okay, we can do this xform, do so now.
9719   const Type *Tys[] = { Ty };
9720   Module *M = CI->getParent()->getParent()->getParent();
9721   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9722
9723   Value *Op = CI->getOperand(1);
9724   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9725
9726   CI->replaceAllUsesWith(Op);
9727   CI->eraseFromParent();
9728   return true;
9729 }
9730
9731 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9732   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9733   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9734
9735   std::string AsmStr = IA->getAsmString();
9736
9737   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9738   SmallVector<StringRef, 4> AsmPieces;
9739   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9740
9741   switch (AsmPieces.size()) {
9742   default: return false;
9743   case 1:
9744     AsmStr = AsmPieces[0];
9745     AsmPieces.clear();
9746     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9747
9748     // bswap $0
9749     if (AsmPieces.size() == 2 &&
9750         (AsmPieces[0] == "bswap" ||
9751          AsmPieces[0] == "bswapq" ||
9752          AsmPieces[0] == "bswapl") &&
9753         (AsmPieces[1] == "$0" ||
9754          AsmPieces[1] == "${0:q}")) {
9755       // No need to check constraints, nothing other than the equivalent of
9756       // "=r,0" would be valid here.
9757       return LowerToBSwap(CI);
9758     }
9759     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9760     if (CI->getType()->isIntegerTy(16) &&
9761         AsmPieces.size() == 3 &&
9762         AsmPieces[0] == "rorw" &&
9763         AsmPieces[1] == "$$8," &&
9764         AsmPieces[2] == "${0:w}" &&
9765         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9766       return LowerToBSwap(CI);
9767     }
9768     break;
9769   case 3:
9770     if (CI->getType()->isIntegerTy(64) &&
9771         Constraints.size() >= 2 &&
9772         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9773         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9774       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9775       SmallVector<StringRef, 4> Words;
9776       SplitString(AsmPieces[0], Words, " \t");
9777       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9778         Words.clear();
9779         SplitString(AsmPieces[1], Words, " \t");
9780         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9781           Words.clear();
9782           SplitString(AsmPieces[2], Words, " \t,");
9783           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9784               Words[2] == "%edx") {
9785             return LowerToBSwap(CI);
9786           }
9787         }
9788       }
9789     }
9790     break;
9791   }
9792   return false;
9793 }
9794
9795
9796
9797 /// getConstraintType - Given a constraint letter, return the type of
9798 /// constraint it is for this target.
9799 X86TargetLowering::ConstraintType
9800 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9801   if (Constraint.size() == 1) {
9802     switch (Constraint[0]) {
9803     case 'A':
9804       return C_Register;
9805     case 'f':
9806     case 'r':
9807     case 'R':
9808     case 'l':
9809     case 'q':
9810     case 'Q':
9811     case 'x':
9812     case 'y':
9813     case 'Y':
9814       return C_RegisterClass;
9815     case 'e':
9816     case 'Z':
9817       return C_Other;
9818     default:
9819       break;
9820     }
9821   }
9822   return TargetLowering::getConstraintType(Constraint);
9823 }
9824
9825 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9826 /// with another that has more specific requirements based on the type of the
9827 /// corresponding operand.
9828 const char *X86TargetLowering::
9829 LowerXConstraint(EVT ConstraintVT) const {
9830   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9831   // 'f' like normal targets.
9832   if (ConstraintVT.isFloatingPoint()) {
9833     if (Subtarget->hasSSE2())
9834       return "Y";
9835     if (Subtarget->hasSSE1())
9836       return "x";
9837   }
9838
9839   return TargetLowering::LowerXConstraint(ConstraintVT);
9840 }
9841
9842 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9843 /// vector.  If it is invalid, don't add anything to Ops.
9844 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9845                                                      char Constraint,
9846                                                      bool hasMemory,
9847                                                      std::vector<SDValue>&Ops,
9848                                                      SelectionDAG &DAG) const {
9849   SDValue Result(0, 0);
9850
9851   switch (Constraint) {
9852   default: break;
9853   case 'I':
9854     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9855       if (C->getZExtValue() <= 31) {
9856         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9857         break;
9858       }
9859     }
9860     return;
9861   case 'J':
9862     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9863       if (C->getZExtValue() <= 63) {
9864         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9865         break;
9866       }
9867     }
9868     return;
9869   case 'K':
9870     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9871       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9872         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9873         break;
9874       }
9875     }
9876     return;
9877   case 'N':
9878     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9879       if (C->getZExtValue() <= 255) {
9880         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9881         break;
9882       }
9883     }
9884     return;
9885   case 'e': {
9886     // 32-bit signed value
9887     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9888       const ConstantInt *CI = C->getConstantIntValue();
9889       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9890                                   C->getSExtValue())) {
9891         // Widen to 64 bits here to get it sign extended.
9892         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9893         break;
9894       }
9895     // FIXME gcc accepts some relocatable values here too, but only in certain
9896     // memory models; it's complicated.
9897     }
9898     return;
9899   }
9900   case 'Z': {
9901     // 32-bit unsigned value
9902     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9903       const ConstantInt *CI = C->getConstantIntValue();
9904       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9905                                   C->getZExtValue())) {
9906         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9907         break;
9908       }
9909     }
9910     // FIXME gcc accepts some relocatable values here too, but only in certain
9911     // memory models; it's complicated.
9912     return;
9913   }
9914   case 'i': {
9915     // Literal immediates are always ok.
9916     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9917       // Widen to 64 bits here to get it sign extended.
9918       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9919       break;
9920     }
9921
9922     // If we are in non-pic codegen mode, we allow the address of a global (with
9923     // an optional displacement) to be used with 'i'.
9924     GlobalAddressSDNode *GA = 0;
9925     int64_t Offset = 0;
9926
9927     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9928     while (1) {
9929       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9930         Offset += GA->getOffset();
9931         break;
9932       } else if (Op.getOpcode() == ISD::ADD) {
9933         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9934           Offset += C->getZExtValue();
9935           Op = Op.getOperand(0);
9936           continue;
9937         }
9938       } else if (Op.getOpcode() == ISD::SUB) {
9939         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9940           Offset += -C->getZExtValue();
9941           Op = Op.getOperand(0);
9942           continue;
9943         }
9944       }
9945
9946       // Otherwise, this isn't something we can handle, reject it.
9947       return;
9948     }
9949
9950     GlobalValue *GV = GA->getGlobal();
9951     // If we require an extra load to get this address, as in PIC mode, we
9952     // can't accept it.
9953     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9954                                                         getTargetMachine())))
9955       return;
9956
9957     if (hasMemory)
9958       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9959     else
9960       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9961     Result = Op;
9962     break;
9963   }
9964   }
9965
9966   if (Result.getNode()) {
9967     Ops.push_back(Result);
9968     return;
9969   }
9970   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9971                                                       Ops, DAG);
9972 }
9973
9974 std::vector<unsigned> X86TargetLowering::
9975 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9976                                   EVT VT) const {
9977   if (Constraint.size() == 1) {
9978     // FIXME: not handling fp-stack yet!
9979     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9980     default: break;  // Unknown constraint letter
9981     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9982       if (Subtarget->is64Bit()) {
9983         if (VT == MVT::i32)
9984           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9985                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9986                                        X86::R10D,X86::R11D,X86::R12D,
9987                                        X86::R13D,X86::R14D,X86::R15D,
9988                                        X86::EBP, X86::ESP, 0);
9989         else if (VT == MVT::i16)
9990           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9991                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9992                                        X86::R10W,X86::R11W,X86::R12W,
9993                                        X86::R13W,X86::R14W,X86::R15W,
9994                                        X86::BP,  X86::SP, 0);
9995         else if (VT == MVT::i8)
9996           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9997                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9998                                        X86::R10B,X86::R11B,X86::R12B,
9999                                        X86::R13B,X86::R14B,X86::R15B,
10000                                        X86::BPL, X86::SPL, 0);
10001
10002         else if (VT == MVT::i64)
10003           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10004                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10005                                        X86::R10, X86::R11, X86::R12,
10006                                        X86::R13, X86::R14, X86::R15,
10007                                        X86::RBP, X86::RSP, 0);
10008
10009         break;
10010       }
10011       // 32-bit fallthrough
10012     case 'Q':   // Q_REGS
10013       if (VT == MVT::i32)
10014         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10015       else if (VT == MVT::i16)
10016         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10017       else if (VT == MVT::i8)
10018         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10019       else if (VT == MVT::i64)
10020         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10021       break;
10022     }
10023   }
10024
10025   return std::vector<unsigned>();
10026 }
10027
10028 std::pair<unsigned, const TargetRegisterClass*>
10029 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10030                                                 EVT VT) const {
10031   // First, see if this is a constraint that directly corresponds to an LLVM
10032   // register class.
10033   if (Constraint.size() == 1) {
10034     // GCC Constraint Letters
10035     switch (Constraint[0]) {
10036     default: break;
10037     case 'r':   // GENERAL_REGS
10038     case 'l':   // INDEX_REGS
10039       if (VT == MVT::i8)
10040         return std::make_pair(0U, X86::GR8RegisterClass);
10041       if (VT == MVT::i16)
10042         return std::make_pair(0U, X86::GR16RegisterClass);
10043       if (VT == MVT::i32 || !Subtarget->is64Bit())
10044         return std::make_pair(0U, X86::GR32RegisterClass);
10045       return std::make_pair(0U, X86::GR64RegisterClass);
10046     case 'R':   // LEGACY_REGS
10047       if (VT == MVT::i8)
10048         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10049       if (VT == MVT::i16)
10050         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10051       if (VT == MVT::i32 || !Subtarget->is64Bit())
10052         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10053       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10054     case 'f':  // FP Stack registers.
10055       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10056       // value to the correct fpstack register class.
10057       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10058         return std::make_pair(0U, X86::RFP32RegisterClass);
10059       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10060         return std::make_pair(0U, X86::RFP64RegisterClass);
10061       return std::make_pair(0U, X86::RFP80RegisterClass);
10062     case 'y':   // MMX_REGS if MMX allowed.
10063       if (!Subtarget->hasMMX()) break;
10064       return std::make_pair(0U, X86::VR64RegisterClass);
10065     case 'Y':   // SSE_REGS if SSE2 allowed
10066       if (!Subtarget->hasSSE2()) break;
10067       // FALL THROUGH.
10068     case 'x':   // SSE_REGS if SSE1 allowed
10069       if (!Subtarget->hasSSE1()) break;
10070
10071       switch (VT.getSimpleVT().SimpleTy) {
10072       default: break;
10073       // Scalar SSE types.
10074       case MVT::f32:
10075       case MVT::i32:
10076         return std::make_pair(0U, X86::FR32RegisterClass);
10077       case MVT::f64:
10078       case MVT::i64:
10079         return std::make_pair(0U, X86::FR64RegisterClass);
10080       // Vector types.
10081       case MVT::v16i8:
10082       case MVT::v8i16:
10083       case MVT::v4i32:
10084       case MVT::v2i64:
10085       case MVT::v4f32:
10086       case MVT::v2f64:
10087         return std::make_pair(0U, X86::VR128RegisterClass);
10088       }
10089       break;
10090     }
10091   }
10092
10093   // Use the default implementation in TargetLowering to convert the register
10094   // constraint into a member of a register class.
10095   std::pair<unsigned, const TargetRegisterClass*> Res;
10096   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10097
10098   // Not found as a standard register?
10099   if (Res.second == 0) {
10100     // Map st(0) -> st(7) -> ST0
10101     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10102         tolower(Constraint[1]) == 's' &&
10103         tolower(Constraint[2]) == 't' &&
10104         Constraint[3] == '(' &&
10105         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10106         Constraint[5] == ')' &&
10107         Constraint[6] == '}') {
10108
10109       Res.first = X86::ST0+Constraint[4]-'0';
10110       Res.second = X86::RFP80RegisterClass;
10111       return Res;
10112     }
10113
10114     // GCC allows "st(0)" to be called just plain "st".
10115     if (StringRef("{st}").equals_lower(Constraint)) {
10116       Res.first = X86::ST0;
10117       Res.second = X86::RFP80RegisterClass;
10118       return Res;
10119     }
10120
10121     // flags -> EFLAGS
10122     if (StringRef("{flags}").equals_lower(Constraint)) {
10123       Res.first = X86::EFLAGS;
10124       Res.second = X86::CCRRegisterClass;
10125       return Res;
10126     }
10127
10128     // 'A' means EAX + EDX.
10129     if (Constraint == "A") {
10130       Res.first = X86::EAX;
10131       Res.second = X86::GR32_ADRegisterClass;
10132       return Res;
10133     }
10134     return Res;
10135   }
10136
10137   // Otherwise, check to see if this is a register class of the wrong value
10138   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10139   // turn into {ax},{dx}.
10140   if (Res.second->hasType(VT))
10141     return Res;   // Correct type already, nothing to do.
10142
10143   // All of the single-register GCC register classes map their values onto
10144   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10145   // really want an 8-bit or 32-bit register, map to the appropriate register
10146   // class and return the appropriate register.
10147   if (Res.second == X86::GR16RegisterClass) {
10148     if (VT == MVT::i8) {
10149       unsigned DestReg = 0;
10150       switch (Res.first) {
10151       default: break;
10152       case X86::AX: DestReg = X86::AL; break;
10153       case X86::DX: DestReg = X86::DL; break;
10154       case X86::CX: DestReg = X86::CL; break;
10155       case X86::BX: DestReg = X86::BL; break;
10156       }
10157       if (DestReg) {
10158         Res.first = DestReg;
10159         Res.second = X86::GR8RegisterClass;
10160       }
10161     } else if (VT == MVT::i32) {
10162       unsigned DestReg = 0;
10163       switch (Res.first) {
10164       default: break;
10165       case X86::AX: DestReg = X86::EAX; break;
10166       case X86::DX: DestReg = X86::EDX; break;
10167       case X86::CX: DestReg = X86::ECX; break;
10168       case X86::BX: DestReg = X86::EBX; break;
10169       case X86::SI: DestReg = X86::ESI; break;
10170       case X86::DI: DestReg = X86::EDI; break;
10171       case X86::BP: DestReg = X86::EBP; break;
10172       case X86::SP: DestReg = X86::ESP; break;
10173       }
10174       if (DestReg) {
10175         Res.first = DestReg;
10176         Res.second = X86::GR32RegisterClass;
10177       }
10178     } else if (VT == MVT::i64) {
10179       unsigned DestReg = 0;
10180       switch (Res.first) {
10181       default: break;
10182       case X86::AX: DestReg = X86::RAX; break;
10183       case X86::DX: DestReg = X86::RDX; break;
10184       case X86::CX: DestReg = X86::RCX; break;
10185       case X86::BX: DestReg = X86::RBX; break;
10186       case X86::SI: DestReg = X86::RSI; break;
10187       case X86::DI: DestReg = X86::RDI; break;
10188       case X86::BP: DestReg = X86::RBP; break;
10189       case X86::SP: DestReg = X86::RSP; break;
10190       }
10191       if (DestReg) {
10192         Res.first = DestReg;
10193         Res.second = X86::GR64RegisterClass;
10194       }
10195     }
10196   } else if (Res.second == X86::FR32RegisterClass ||
10197              Res.second == X86::FR64RegisterClass ||
10198              Res.second == X86::VR128RegisterClass) {
10199     // Handle references to XMM physical registers that got mapped into the
10200     // wrong class.  This can happen with constraints like {xmm0} where the
10201     // target independent register mapper will just pick the first match it can
10202     // find, ignoring the required type.
10203     if (VT == MVT::f32)
10204       Res.second = X86::FR32RegisterClass;
10205     else if (VT == MVT::f64)
10206       Res.second = X86::FR64RegisterClass;
10207     else if (X86::VR128RegisterClass->hasType(VT))
10208       Res.second = X86::VR128RegisterClass;
10209   }
10210
10211   return Res;
10212 }
10213
10214 //===----------------------------------------------------------------------===//
10215 //                           X86 Widen vector type
10216 //===----------------------------------------------------------------------===//
10217
10218 /// getWidenVectorType: given a vector type, returns the type to widen
10219 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10220 /// If there is no vector type that we want to widen to, returns MVT::Other
10221 /// When and where to widen is target dependent based on the cost of
10222 /// scalarizing vs using the wider vector type.
10223
10224 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10225   assert(VT.isVector());
10226   if (isTypeLegal(VT))
10227     return VT;
10228
10229   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10230   //       type based on element type.  This would speed up our search (though
10231   //       it may not be worth it since the size of the list is relatively
10232   //       small).
10233   EVT EltVT = VT.getVectorElementType();
10234   unsigned NElts = VT.getVectorNumElements();
10235
10236   // On X86, it make sense to widen any vector wider than 1
10237   if (NElts <= 1)
10238     return MVT::Other;
10239
10240   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10241        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10242     EVT SVT = (MVT::SimpleValueType)nVT;
10243
10244     if (isTypeLegal(SVT) &&
10245         SVT.getVectorElementType() == EltVT &&
10246         SVT.getVectorNumElements() > NElts)
10247       return SVT;
10248   }
10249   return MVT::Other;
10250 }