lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   if (!Subtarget->hasSSE2())
 347     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 348   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 349   // Locked instructions, in turn, have implicit fence semantics (all memory
 350   // operations are flushed before issuing the locked instruction, and they
 351   // are not buffered), so we can fold away the common pattern of
 352   // fence-atomic-fence.
 353   setShouldFoldAtomicFences(true);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 618
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 670
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 679
 680     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 681
 682     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 683     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 689
 690     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 691       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 695     }
 696   }
 697
 698   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 699     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 700
 701     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 707     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 709     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 710     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 711     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 712     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 713   }
 714
 715   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 716     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 717
 718     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 719     // registers cannot be used even for integer operations.
 720     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 721     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 724
 725     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 726     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 729     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 730     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 740     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 741
 742     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 743     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 746
 747     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 749     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 752
 753     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 758
 759     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 760     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 761       EVT VT = (MVT::SimpleValueType)i;
 762       // Do not attempt to custom lower non-power-of-2 vectors
 763       if (!isPowerOf2_32(VT.getVectorNumElements()))
 764         continue;
 765       // Do not attempt to custom lower non-128-bit vectors
 766       if (!VT.is128BitVector())
 767         continue;
 768       setOperationAction(ISD::BUILD_VECTOR,
 769                          VT.getSimpleVT().SimpleTy, Custom);
 770       setOperationAction(ISD::VECTOR_SHUFFLE,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774     }
 775
 776     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 778     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 780     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 786     }
 787
 788     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 789     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 790       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 791       EVT VT = SVT;
 792
 793       // Do not attempt to promote non-128-bit vectors
 794       if (!VT.is128BitVector())
 795         continue;
 796
 797       setOperationAction(ISD::AND,    SVT, Promote);
 798       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 799       setOperationAction(ISD::OR,     SVT, Promote);
 800       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 801       setOperationAction(ISD::XOR,    SVT, Promote);
 802       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 803       setOperationAction(ISD::LOAD,   SVT, Promote);
 804       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 805       setOperationAction(ISD::SELECT, SVT, Promote);
 806       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 807     }
 808
 809     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 810
 811     // Custom lower v2i64 and v2f64 selects.
 812     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 813     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 814     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 815     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 816
 817     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 818     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 819     if (!DisableMMX && Subtarget->hasMMX()) {
 820       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 821       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 822     }
 823   }
 824
 825   if (Subtarget->hasSSE41()) {
 826     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 827     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 828     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 831     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 836
 837     // FIXME: Do we need to handle scalar-to-vector here?
 838     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 839
 840     // i8 and i16 vectors are custom , because the source register and source
 841     // source memory operand types are not the same width.  f32 vectors are
 842     // custom since the immediate controlling the insert encodes additional
 843     // information.
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 851     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 853
 854     if (Subtarget->is64Bit()) {
 855       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 856       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 857     }
 858   }
 859
 860   if (Subtarget->hasSSE42()) {
 861     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 862   }
 863
 864   if (!UseSoftFloat && Subtarget->hasAVX()) {
 865     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 866     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 867     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 868     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 869
 870     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 872     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 873     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 874     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 875     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 879     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 880     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 881     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 882     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 883     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 884     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 885
 886     // Operations to consider commented out -v16i16 v32i8
 887     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 888     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 889     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 890     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 891     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 892     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 893     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 894     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 896     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 898     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 900     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 901
 902     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 903     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 904     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 905     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 906
 907     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 908     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 909     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 912
 913     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 914     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 915     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 919
 920 #if 0
 921     // Not sure we want to do this since there are no 256-bit integer
 922     // operations in AVX
 923
 924     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 925     // This includes 256-bit vectors
 926     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 927       EVT VT = (MVT::SimpleValueType)i;
 928
 929       // Do not attempt to custom lower non-power-of-2 vectors
 930       if (!isPowerOf2_32(VT.getVectorNumElements()))
 931         continue;
 932
 933       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 934       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 935       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 936     }
 937
 938     if (Subtarget->is64Bit()) {
 939       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 940       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 941     }
 942 #endif
 943
 944 #if 0
 945     // Not sure we want to do this since there are no 256-bit integer
 946     // operations in AVX
 947
 948     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 949     // Including 256-bit vectors
 950     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 951       EVT VT = (MVT::SimpleValueType)i;
 952
 953       if (!VT.is256BitVector()) {
 954         continue;
 955       }
 956       setOperationAction(ISD::AND,    VT, Promote);
 957       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 958       setOperationAction(ISD::OR,     VT, Promote);
 959       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 960       setOperationAction(ISD::XOR,    VT, Promote);
 961       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 962       setOperationAction(ISD::LOAD,   VT, Promote);
 963       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 964       setOperationAction(ISD::SELECT, VT, Promote);
 965       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 966     }
 967
 968     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 969 #endif
 970   }
 971
 972   // We want to custom lower some of our intrinsics.
 973   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 974
 975   // Add/Sub/Mul with overflow operations are custom lowered.
 976   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 977   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 978   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 979   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 980   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 981
 982   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 983   // handle type legalization for these operations here.
 984   //
 985   // FIXME: We really should do custom legalization for addition and
 986   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 987   // than generic legalization for 64-bit multiplication-with-overflow, though.
 988   if (Subtarget->is64Bit()) {
 989     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 990     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 991     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 992     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 993     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 994   }
 995
 996   if (!Subtarget->is64Bit()) {
 997     // These libcalls are not available in 32-bit.
 998     setLibcallName(RTLIB::SHL_I128, 0);
 999     setLibcallName(RTLIB::SRL_I128, 0);
1000     setLibcallName(RTLIB::SRA_I128, 0);
1001   }
1002
1003   // We have target-specific dag combine patterns for the following nodes:
1004   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1005   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1006   setTargetDAGCombine(ISD::BUILD_VECTOR);
1007   setTargetDAGCombine(ISD::SELECT);
1008   setTargetDAGCombine(ISD::SHL);
1009   setTargetDAGCombine(ISD::SRA);
1010   setTargetDAGCombine(ISD::SRL);
1011   setTargetDAGCombine(ISD::OR);
1012   setTargetDAGCombine(ISD::STORE);
1013   setTargetDAGCombine(ISD::ZERO_EXTEND);
1014   if (Subtarget->is64Bit())
1015     setTargetDAGCombine(ISD::MUL);
1016
1017   computeRegisterProperties();
1018
1019   // FIXME: These should be based on subtarget info. Plus, the values should
1020   // be smaller when we are in optimizing for size mode.
1021   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1022   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1023   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1024   setPrefLoopAlignment(16);
1025   benefitFromCodePlacementOpt = true;
1026 }
1027
1028
1029 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1030   return MVT::i8;
1031 }
1032
1033
1034 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1035 /// the desired ByVal argument alignment.
1036 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1037   if (MaxAlign == 16)
1038     return;
1039   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1040     if (VTy->getBitWidth() == 128)
1041       MaxAlign = 16;
1042   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1043     unsigned EltAlign = 0;
1044     getMaxByValAlign(ATy->getElementType(), EltAlign);
1045     if (EltAlign > MaxAlign)
1046       MaxAlign = EltAlign;
1047   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1048     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1049       unsigned EltAlign = 0;
1050       getMaxByValAlign(STy->getElementType(i), EltAlign);
1051       if (EltAlign > MaxAlign)
1052         MaxAlign = EltAlign;
1053       if (MaxAlign == 16)
1054         break;
1055     }
1056   }
1057   return;
1058 }
1059
1060 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1061 /// function arguments in the caller parameter area. For X86, aggregates
1062 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1063 /// are at 4-byte boundaries.
1064 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1065   if (Subtarget->is64Bit()) {
1066     // Max of 8 and alignment of type.
1067     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1068     if (TyAlign > 8)
1069       return TyAlign;
1070     return 8;
1071   }
1072
1073   unsigned Align = 4;
1074   if (Subtarget->hasSSE1())
1075     getMaxByValAlign(Ty, Align);
1076   return Align;
1077 }
1078
1079 /// getOptimalMemOpType - Returns the target specific optimal type for load
1080 /// and store operations as a result of memset, memcpy, and memmove
1081 /// lowering. If DstAlign is zero that means it's safe to destination
1082 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1083 /// means there isn't a need to check it against alignment requirement,
1084 /// probably because the source does not need to be loaded. If
1085 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1086 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1087 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1088 /// constant so it does not need to be loaded.
1089 /// It returns EVT::Other if the type should be determined using generic
1090 /// target-independent logic.
1091 EVT
1092 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1093                                        unsigned DstAlign, unsigned SrcAlign,
1094                                        bool NonScalarIntSafe,
1095                                        bool MemcpyStrSrc,
1096                                        MachineFunction &MF) const {
1097   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1098   // linux.  This is because the stack realignment code can't handle certain
1099   // cases like PR2962.  This should be removed when PR2962 is fixed.
1100   const Function *F = MF.getFunction();
1101   if (NonScalarIntSafe &&
1102       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1103     if (Size >= 16 &&
1104         (Subtarget->isUnalignedMemAccessFast() ||
1105          ((DstAlign == 0 || DstAlign >= 16) &&
1106           (SrcAlign == 0 || SrcAlign >= 16))) &&
1107         Subtarget->getStackAlignment() >= 16) {
1108       if (Subtarget->hasSSE2())
1109         return MVT::v4i32;
1110       if (Subtarget->hasSSE1())
1111         return MVT::v4f32;
1112     } else if (!MemcpyStrSrc && Size >= 8 &&
1113                !Subtarget->is64Bit() &&
1114                Subtarget->getStackAlignment() >= 8 &&
1115                Subtarget->hasSSE2()) {
1116       // Do not use f64 to lower memcpy if source is string constant. It's
1117       // better to use i32 to avoid the loads.
1118       return MVT::f64;
1119     }
1120   }
1121   if (Subtarget->is64Bit() && Size >= 8)
1122     return MVT::i64;
1123   return MVT::i32;
1124 }
1125
1126 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1127 /// current function.  The returned value is a member of the
1128 /// MachineJumpTableInfo::JTEntryKind enum.
1129 unsigned X86TargetLowering::getJumpTableEncoding() const {
1130   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1131   // symbol.
1132   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1133       Subtarget->isPICStyleGOT())
1134     return MachineJumpTableInfo::EK_Custom32;
1135
1136   // Otherwise, use the normal jump table encoding heuristics.
1137   return TargetLowering::getJumpTableEncoding();
1138 }
1139
1140 /// getPICBaseSymbol - Return the X86-32 PIC base.
1141 MCSymbol *
1142 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1143                                     MCContext &Ctx) const {
1144   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1145   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1146                                Twine(MF->getFunctionNumber())+"$pb");
1147 }
1148
1149
1150 const MCExpr *
1151 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1152                                              const MachineBasicBlock *MBB,
1153                                              unsigned uid,MCContext &Ctx) const{
1154   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1155          Subtarget->isPICStyleGOT());
1156   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1157   // entries.
1158   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1159                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1160 }
1161
1162 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1163 /// jumptable.
1164 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1165                                                     SelectionDAG &DAG) const {
1166   if (!Subtarget->is64Bit())
1167     // This doesn't have DebugLoc associated with it, but is not really the
1168     // same as a Register.
1169     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1170   return Table;
1171 }
1172
1173 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1174 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1175 /// MCExpr.
1176 const MCExpr *X86TargetLowering::
1177 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1178                              MCContext &Ctx) const {
1179   // X86-64 uses RIP relative addressing based on the jump table label.
1180   if (Subtarget->isPICStyleRIPRel())
1181     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1182
1183   // Otherwise, the reference is relative to the PIC base.
1184   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1185 }
1186
1187 /// getFunctionAlignment - Return the Log2 alignment of this function.
1188 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1189   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1190 }
1191
1192 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1193                                                unsigned &Offset) const {
1194   if (!Subtarget->isTargetLinux())
1195     return false;
1196
1197   if (Subtarget->is64Bit()) {
1198     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1199     Offset = 0x28;
1200     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1201       AddressSpace = 256;
1202     else
1203       AddressSpace = 257;
1204   } else {
1205     // %gs:0x14 on i386
1206     Offset = 0x14;
1207     AddressSpace = 256;
1208   }
1209   return true;
1210 }
1211
1212
1213 //===----------------------------------------------------------------------===//
1214 //               Return Value Calling Convention Implementation
1215 //===----------------------------------------------------------------------===//
1216
1217 #include "X86GenCallingConv.inc"
1218
1219 bool
1220 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1221                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1222                         LLVMContext &Context) const {
1223   SmallVector<CCValAssign, 16> RVLocs;
1224   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1225                  RVLocs, Context);
1226   return CCInfo.CheckReturn(Outs, RetCC_X86);
1227 }
1228
1229 SDValue
1230 X86TargetLowering::LowerReturn(SDValue Chain,
1231                                CallingConv::ID CallConv, bool isVarArg,
1232                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1233                                const SmallVectorImpl<SDValue> &OutVals,
1234                                DebugLoc dl, SelectionDAG &DAG) const {
1235   MachineFunction &MF = DAG.getMachineFunction();
1236   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1237
1238   SmallVector<CCValAssign, 16> RVLocs;
1239   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1240                  RVLocs, *DAG.getContext());
1241   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1242
1243   // Add the regs to the liveout set for the function.
1244   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1245   for (unsigned i = 0; i != RVLocs.size(); ++i)
1246     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1247       MRI.addLiveOut(RVLocs[i].getLocReg());
1248
1249   SDValue Flag;
1250
1251   SmallVector<SDValue, 6> RetOps;
1252   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1253   // Operand #1 = Bytes To Pop
1254   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1255                    MVT::i16));
1256
1257   // Copy the result values into the output registers.
1258   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1259     CCValAssign &VA = RVLocs[i];
1260     assert(VA.isRegLoc() && "Can only return in registers!");
1261     SDValue ValToCopy = OutVals[i];
1262
1263     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1264     // the RET instruction and handled by the FP Stackifier.
1265     if (VA.getLocReg() == X86::ST0 ||
1266         VA.getLocReg() == X86::ST1) {
1267       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1268       // change the value to the FP stack register class.
1269       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1270         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1271       RetOps.push_back(ValToCopy);
1272       // Don't emit a copytoreg.
1273       continue;
1274     }
1275
1276     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1277     // which is returned in RAX / RDX.
1278     if (Subtarget->is64Bit()) {
1279       EVT ValVT = ValToCopy.getValueType();
1280       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1281         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1282         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1283           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1284       }
1285     }
1286
1287     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1288     Flag = Chain.getValue(1);
1289   }
1290
1291   // The x86-64 ABI for returning structs by value requires that we copy
1292   // the sret argument into %rax for the return. We saved the argument into
1293   // a virtual register in the entry block, so now we copy the value out
1294   // and into %rax.
1295   if (Subtarget->is64Bit() &&
1296       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1297     MachineFunction &MF = DAG.getMachineFunction();
1298     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1299     unsigned Reg = FuncInfo->getSRetReturnReg();
1300     assert(Reg &&
1301            "SRetReturnReg should have been set in LowerFormalArguments().");
1302     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1303
1304     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1305     Flag = Chain.getValue(1);
1306
1307     // RAX now acts like a return value.
1308     MRI.addLiveOut(X86::RAX);
1309   }
1310
1311   RetOps[0] = Chain;  // Update chain.
1312
1313   // Add the flag if we have it.
1314   if (Flag.getNode())
1315     RetOps.push_back(Flag);
1316
1317   return DAG.getNode(X86ISD::RET_FLAG, dl,
1318                      MVT::Other, &RetOps[0], RetOps.size());
1319 }
1320
1321 /// LowerCallResult - Lower the result values of a call into the
1322 /// appropriate copies out of appropriate physical registers.
1323 ///
1324 SDValue
1325 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1326                                    CallingConv::ID CallConv, bool isVarArg,
1327                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1328                                    DebugLoc dl, SelectionDAG &DAG,
1329                                    SmallVectorImpl<SDValue> &InVals) const {
1330
1331   // Assign locations to each value returned by this call.
1332   SmallVector<CCValAssign, 16> RVLocs;
1333   bool Is64Bit = Subtarget->is64Bit();
1334   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1335                  RVLocs, *DAG.getContext());
1336   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1337
1338   // Copy all of the result registers out of their specified physreg.
1339   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1340     CCValAssign &VA = RVLocs[i];
1341     EVT CopyVT = VA.getValVT();
1342
1343     // If this is x86-64, and we disabled SSE, we can't return FP values
1344     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1345         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1346       report_fatal_error("SSE register return with SSE disabled");
1347     }
1348
1349     // If this is a call to a function that returns an fp value on the floating
1350     // point stack, but where we prefer to use the value in xmm registers, copy
1351     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1352     if ((VA.getLocReg() == X86::ST0 ||
1353          VA.getLocReg() == X86::ST1) &&
1354         isScalarFPTypeInSSEReg(VA.getValVT())) {
1355       CopyVT = MVT::f80;
1356     }
1357
1358     SDValue Val;
1359     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1360       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1361       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1362         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1363                                    MVT::v2i64, InFlag).getValue(1);
1364         Val = Chain.getValue(0);
1365         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1366                           Val, DAG.getConstant(0, MVT::i64));
1367       } else {
1368         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1369                                    MVT::i64, InFlag).getValue(1);
1370         Val = Chain.getValue(0);
1371       }
1372       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1373     } else {
1374       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1375                                  CopyVT, InFlag).getValue(1);
1376       Val = Chain.getValue(0);
1377     }
1378     InFlag = Chain.getValue(2);
1379
1380     if (CopyVT != VA.getValVT()) {
1381       // Round the F80 the right size, which also moves to the appropriate xmm
1382       // register.
1383       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1384                         // This truncation won't change the value.
1385                         DAG.getIntPtrConstant(1));
1386     }
1387
1388     InVals.push_back(Val);
1389   }
1390
1391   return Chain;
1392 }
1393
1394
1395 //===----------------------------------------------------------------------===//
1396 //                C & StdCall & Fast Calling Convention implementation
1397 //===----------------------------------------------------------------------===//
1398 //  StdCall calling convention seems to be standard for many Windows' API
1399 //  routines and around. It differs from C calling convention just a little:
1400 //  callee should clean up the stack, not caller. Symbols should be also
1401 //  decorated in some fancy way :) It doesn't support any vector arguments.
1402 //  For info on fast calling convention see Fast Calling Convention (tail call)
1403 //  implementation LowerX86_32FastCCCallTo.
1404
1405 /// CallIsStructReturn - Determines whether a call uses struct return
1406 /// semantics.
1407 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1408   if (Outs.empty())
1409     return false;
1410
1411   return Outs[0].Flags.isSRet();
1412 }
1413
1414 /// ArgsAreStructReturn - Determines whether a function uses struct
1415 /// return semantics.
1416 static bool
1417 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1418   if (Ins.empty())
1419     return false;
1420
1421   return Ins[0].Flags.isSRet();
1422 }
1423
1424 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1425 /// given CallingConvention value.
1426 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1427   if (Subtarget->is64Bit()) {
1428     if (CC == CallingConv::GHC)
1429       return CC_X86_64_GHC;
1430     else if (Subtarget->isTargetWin64())
1431       return CC_X86_Win64_C;
1432     else
1433       return CC_X86_64_C;
1434   }
1435
1436   if (CC == CallingConv::X86_FastCall)
1437     return CC_X86_32_FastCall;
1438   else if (CC == CallingConv::X86_ThisCall)
1439     return CC_X86_32_ThisCall;
1440   else if (CC == CallingConv::Fast)
1441     return CC_X86_32_FastCC;
1442   else if (CC == CallingConv::GHC)
1443     return CC_X86_32_GHC;
1444   else
1445     return CC_X86_32_C;
1446 }
1447
1448 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1449 /// by "Src" to address "Dst" with size and alignment information specified by
1450 /// the specific parameter attribute. The copy will be passed as a byval
1451 /// function parameter.
1452 static SDValue
1453 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1454                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1455                           DebugLoc dl) {
1456   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1457   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1458                        /*isVolatile*/false, /*AlwaysInline=*/true,
1459                        NULL, 0, NULL, 0);
1460 }
1461
1462 /// IsTailCallConvention - Return true if the calling convention is one that
1463 /// supports tail call optimization.
1464 static bool IsTailCallConvention(CallingConv::ID CC) {
1465   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1466 }
1467
1468 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1469 /// a tailcall target by changing its ABI.
1470 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1471   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1472 }
1473
1474 SDValue
1475 X86TargetLowering::LowerMemArgument(SDValue Chain,
1476                                     CallingConv::ID CallConv,
1477                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1478                                     DebugLoc dl, SelectionDAG &DAG,
1479                                     const CCValAssign &VA,
1480                                     MachineFrameInfo *MFI,
1481                                     unsigned i) const {
1482   // Create the nodes corresponding to a load from this parameter slot.
1483   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1484   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1485   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1486   EVT ValVT;
1487
1488   // If value is passed by pointer we have address passed instead of the value
1489   // itself.
1490   if (VA.getLocInfo() == CCValAssign::Indirect)
1491     ValVT = VA.getLocVT();
1492   else
1493     ValVT = VA.getValVT();
1494
1495   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1496   // changed with more analysis.
1497   // In case of tail call optimization mark all arguments mutable. Since they
1498   // could be overwritten by lowering of arguments in case of a tail call.
1499   if (Flags.isByVal()) {
1500     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1501                                     VA.getLocMemOffset(), isImmutable);
1502     return DAG.getFrameIndex(FI, getPointerTy());
1503   } else {
1504     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1505                                     VA.getLocMemOffset(), isImmutable);
1506     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1507     return DAG.getLoad(ValVT, dl, Chain, FIN,
1508                        PseudoSourceValue::getFixedStack(FI), 0,
1509                        false, false, 0);
1510   }
1511 }
1512
1513 SDValue
1514 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1515                                         CallingConv::ID CallConv,
1516                                         bool isVarArg,
1517                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1518                                         DebugLoc dl,
1519                                         SelectionDAG &DAG,
1520                                         SmallVectorImpl<SDValue> &InVals)
1521                                           const {
1522   MachineFunction &MF = DAG.getMachineFunction();
1523   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1524
1525   const Function* Fn = MF.getFunction();
1526   if (Fn->hasExternalLinkage() &&
1527       Subtarget->isTargetCygMing() &&
1528       Fn->getName() == "main")
1529     FuncInfo->setForceFramePointer(true);
1530
1531   MachineFrameInfo *MFI = MF.getFrameInfo();
1532   bool Is64Bit = Subtarget->is64Bit();
1533   bool IsWin64 = Subtarget->isTargetWin64();
1534
1535   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1536          "Var args not supported with calling convention fastcc or ghc");
1537
1538   // Assign locations to all of the incoming arguments.
1539   SmallVector<CCValAssign, 16> ArgLocs;
1540   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1541                  ArgLocs, *DAG.getContext());
1542   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1543
1544   unsigned LastVal = ~0U;
1545   SDValue ArgValue;
1546   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1547     CCValAssign &VA = ArgLocs[i];
1548     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1549     // places.
1550     assert(VA.getValNo() != LastVal &&
1551            "Don't support value assigned to multiple locs yet");
1552     LastVal = VA.getValNo();
1553
1554     if (VA.isRegLoc()) {
1555       EVT RegVT = VA.getLocVT();
1556       TargetRegisterClass *RC = NULL;
1557       if (RegVT == MVT::i32)
1558         RC = X86::GR32RegisterClass;
1559       else if (Is64Bit && RegVT == MVT::i64)
1560         RC = X86::GR64RegisterClass;
1561       else if (RegVT == MVT::f32)
1562         RC = X86::FR32RegisterClass;
1563       else if (RegVT == MVT::f64)
1564         RC = X86::FR64RegisterClass;
1565       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1566         RC = X86::VR128RegisterClass;
1567       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1568         RC = X86::VR64RegisterClass;
1569       else
1570         llvm_unreachable("Unknown argument type!");
1571
1572       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1573       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1574
1575       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1576       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1577       // right size.
1578       if (VA.getLocInfo() == CCValAssign::SExt)
1579         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1580                                DAG.getValueType(VA.getValVT()));
1581       else if (VA.getLocInfo() == CCValAssign::ZExt)
1582         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1583                                DAG.getValueType(VA.getValVT()));
1584       else if (VA.getLocInfo() == CCValAssign::BCvt)
1585         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1586
1587       if (VA.isExtInLoc()) {
1588         // Handle MMX values passed in XMM regs.
1589         if (RegVT.isVector()) {
1590           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1591                                  ArgValue, DAG.getConstant(0, MVT::i64));
1592           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1593         } else
1594           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1595       }
1596     } else {
1597       assert(VA.isMemLoc());
1598       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1599     }
1600
1601     // If value is passed via pointer - do a load.
1602     if (VA.getLocInfo() == CCValAssign::Indirect)
1603       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1604                              false, false, 0);
1605
1606     InVals.push_back(ArgValue);
1607   }
1608
1609   // The x86-64 ABI for returning structs by value requires that we copy
1610   // the sret argument into %rax for the return. Save the argument into
1611   // a virtual register so that we can access it from the return points.
1612   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1613     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1614     unsigned Reg = FuncInfo->getSRetReturnReg();
1615     if (!Reg) {
1616       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1617       FuncInfo->setSRetReturnReg(Reg);
1618     }
1619     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1620     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1621   }
1622
1623   unsigned StackSize = CCInfo.getNextStackOffset();
1624   // Align stack specially for tail calls.
1625   if (FuncIsMadeTailCallSafe(CallConv))
1626     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1627
1628   // If the function takes variable number of arguments, make a frame index for
1629   // the start of the first vararg value... for expansion of llvm.va_start.
1630   if (isVarArg) {
1631     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1632                     CallConv != CallingConv::X86_ThisCall)) {
1633       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1634     }
1635     if (Is64Bit) {
1636       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1637
1638       // FIXME: We should really autogenerate these arrays
1639       static const unsigned GPR64ArgRegsWin64[] = {
1640         X86::RCX, X86::RDX, X86::R8,  X86::R9
1641       };
1642       static const unsigned XMMArgRegsWin64[] = {
1643         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1644       };
1645       static const unsigned GPR64ArgRegs64Bit[] = {
1646         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1647       };
1648       static const unsigned XMMArgRegs64Bit[] = {
1649         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1650         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1651       };
1652       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1653
1654       if (IsWin64) {
1655         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1656         GPR64ArgRegs = GPR64ArgRegsWin64;
1657         XMMArgRegs = XMMArgRegsWin64;
1658       } else {
1659         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1660         GPR64ArgRegs = GPR64ArgRegs64Bit;
1661         XMMArgRegs = XMMArgRegs64Bit;
1662       }
1663       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1664                                                        TotalNumIntRegs);
1665       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1666                                                        TotalNumXMMRegs);
1667
1668       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1669       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1670              "SSE register cannot be used when SSE is disabled!");
1671       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1672              "SSE register cannot be used when SSE is disabled!");
1673       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1674         // Kernel mode asks for SSE to be disabled, so don't push them
1675         // on the stack.
1676         TotalNumXMMRegs = 0;
1677
1678       // For X86-64, if there are vararg parameters that are passed via
1679       // registers, then we must store them to their spots on the stack so they
1680       // may be loaded by deferencing the result of va_next.
1681       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1682       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1683       FuncInfo->setRegSaveFrameIndex(
1684         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1685                                false));
1686
1687       // Store the integer parameter registers.
1688       SmallVector<SDValue, 8> MemOps;
1689       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1690                                         getPointerTy());
1691       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1692       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1693         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1694                                   DAG.getIntPtrConstant(Offset));
1695         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1696                                      X86::GR64RegisterClass);
1697         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1698         SDValue Store =
1699           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1700                        PseudoSourceValue::getFixedStack(
1701                          FuncInfo->getRegSaveFrameIndex()),
1702                        Offset, false, false, 0);
1703         MemOps.push_back(Store);
1704         Offset += 8;
1705       }
1706
1707       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1708         // Now store the XMM (fp + vector) parameter registers.
1709         SmallVector<SDValue, 11> SaveXMMOps;
1710         SaveXMMOps.push_back(Chain);
1711
1712         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1713         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1714         SaveXMMOps.push_back(ALVal);
1715
1716         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1717                                FuncInfo->getRegSaveFrameIndex()));
1718         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1719                                FuncInfo->getVarArgsFPOffset()));
1720
1721         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1722           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1723                                        X86::VR128RegisterClass);
1724           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1725           SaveXMMOps.push_back(Val);
1726         }
1727         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1728                                      MVT::Other,
1729                                      &SaveXMMOps[0], SaveXMMOps.size()));
1730       }
1731
1732       if (!MemOps.empty())
1733         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1734                             &MemOps[0], MemOps.size());
1735     }
1736   }
1737
1738   // Some CCs need callee pop.
1739   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1740     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1741   } else {
1742     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1743     // If this is an sret function, the return should pop the hidden pointer.
1744     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1745       FuncInfo->setBytesToPopOnReturn(4);
1746   }
1747
1748   if (!Is64Bit) {
1749     // RegSaveFrameIndex is X86-64 only.
1750     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1751     if (CallConv == CallingConv::X86_FastCall ||
1752         CallConv == CallingConv::X86_ThisCall)
1753       // fastcc functions can't have varargs.
1754       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1755   }
1756
1757   return Chain;
1758 }
1759
1760 SDValue
1761 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1762                                     SDValue StackPtr, SDValue Arg,
1763                                     DebugLoc dl, SelectionDAG &DAG,
1764                                     const CCValAssign &VA,
1765                                     ISD::ArgFlagsTy Flags) const {
1766   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1767   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1768   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1769   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1770   if (Flags.isByVal()) {
1771     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1772   }
1773   return DAG.getStore(Chain, dl, Arg, PtrOff,
1774                       PseudoSourceValue::getStack(), LocMemOffset,
1775                       false, false, 0);
1776 }
1777
1778 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1779 /// optimization is performed and it is required.
1780 SDValue
1781 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1782                                            SDValue &OutRetAddr, SDValue Chain,
1783                                            bool IsTailCall, bool Is64Bit,
1784                                            int FPDiff, DebugLoc dl) const {
1785   // Adjust the Return address stack slot.
1786   EVT VT = getPointerTy();
1787   OutRetAddr = getReturnAddressFrameIndex(DAG);
1788
1789   // Load the "old" Return address.
1790   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1791   return SDValue(OutRetAddr.getNode(), 1);
1792 }
1793
1794 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1795 /// optimization is performed and it is required (FPDiff!=0).
1796 static SDValue
1797 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1798                          SDValue Chain, SDValue RetAddrFrIdx,
1799                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1800   // Store the return address to the appropriate stack slot.
1801   if (!FPDiff) return Chain;
1802   // Calculate the new stack slot for the return address.
1803   int SlotSize = Is64Bit ? 8 : 4;
1804   int NewReturnAddrFI =
1805     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1806   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1807   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1808   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1809                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1810                        false, false, 0);
1811   return Chain;
1812 }
1813
1814 SDValue
1815 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1816                              CallingConv::ID CallConv, bool isVarArg,
1817                              bool &isTailCall,
1818                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1819                              const SmallVectorImpl<SDValue> &OutVals,
1820                              const SmallVectorImpl<ISD::InputArg> &Ins,
1821                              DebugLoc dl, SelectionDAG &DAG,
1822                              SmallVectorImpl<SDValue> &InVals) const {
1823   MachineFunction &MF = DAG.getMachineFunction();
1824   bool Is64Bit        = Subtarget->is64Bit();
1825   bool IsStructRet    = CallIsStructReturn(Outs);
1826   bool IsSibcall      = false;
1827
1828   if (isTailCall) {
1829     // Check if it's really possible to do a tail call.
1830     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1831                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1832                                                    Outs, OutVals, Ins, DAG);
1833
1834     // Sibcalls are automatically detected tailcalls which do not require
1835     // ABI changes.
1836     if (!GuaranteedTailCallOpt && isTailCall)
1837       IsSibcall = true;
1838
1839     if (isTailCall)
1840       ++NumTailCalls;
1841   }
1842
1843   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1844          "Var args not supported with calling convention fastcc or ghc");
1845
1846   // Analyze operands of the call, assigning locations to each operand.
1847   SmallVector<CCValAssign, 16> ArgLocs;
1848   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1849                  ArgLocs, *DAG.getContext());
1850   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1851
1852   // Get a count of how many bytes are to be pushed on the stack.
1853   unsigned NumBytes = CCInfo.getNextStackOffset();
1854   if (IsSibcall)
1855     // This is a sibcall. The memory operands are available in caller's
1856     // own caller's stack.
1857     NumBytes = 0;
1858   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1859     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1860
1861   int FPDiff = 0;
1862   if (isTailCall && !IsSibcall) {
1863     // Lower arguments at fp - stackoffset + fpdiff.
1864     unsigned NumBytesCallerPushed =
1865       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1866     FPDiff = NumBytesCallerPushed - NumBytes;
1867
1868     // Set the delta of movement of the returnaddr stackslot.
1869     // But only set if delta is greater than previous delta.
1870     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1871       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1872   }
1873
1874   if (!IsSibcall)
1875     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1876
1877   SDValue RetAddrFrIdx;
1878   // Load return adress for tail calls.
1879   if (isTailCall && FPDiff)
1880     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1881                                     Is64Bit, FPDiff, dl);
1882
1883   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1884   SmallVector<SDValue, 8> MemOpChains;
1885   SDValue StackPtr;
1886
1887   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1888   // of tail call optimization arguments are handle later.
1889   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1890     CCValAssign &VA = ArgLocs[i];
1891     EVT RegVT = VA.getLocVT();
1892     SDValue Arg = OutVals[i];
1893     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1894     bool isByVal = Flags.isByVal();
1895
1896     // Promote the value if needed.
1897     switch (VA.getLocInfo()) {
1898     default: llvm_unreachable("Unknown loc info!");
1899     case CCValAssign::Full: break;
1900     case CCValAssign::SExt:
1901       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1902       break;
1903     case CCValAssign::ZExt:
1904       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1905       break;
1906     case CCValAssign::AExt:
1907       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1908         // Special case: passing MMX values in XMM registers.
1909         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1910         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1911         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1912       } else
1913         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1914       break;
1915     case CCValAssign::BCvt:
1916       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1917       break;
1918     case CCValAssign::Indirect: {
1919       // Store the argument.
1920       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1921       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1922       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1923                            PseudoSourceValue::getFixedStack(FI), 0,
1924                            false, false, 0);
1925       Arg = SpillSlot;
1926       break;
1927     }
1928     }
1929
1930     if (VA.isRegLoc()) {
1931       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1932     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1933       assert(VA.isMemLoc());
1934       if (StackPtr.getNode() == 0)
1935         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1936       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1937                                              dl, DAG, VA, Flags));
1938     }
1939   }
1940
1941   if (!MemOpChains.empty())
1942     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1943                         &MemOpChains[0], MemOpChains.size());
1944
1945   // Build a sequence of copy-to-reg nodes chained together with token chain
1946   // and flag operands which copy the outgoing args into registers.
1947   SDValue InFlag;
1948   // Tail call byval lowering might overwrite argument registers so in case of
1949   // tail call optimization the copies to registers are lowered later.
1950   if (!isTailCall)
1951     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1952       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1953                                RegsToPass[i].second, InFlag);
1954       InFlag = Chain.getValue(1);
1955     }
1956
1957   if (Subtarget->isPICStyleGOT()) {
1958     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1959     // GOT pointer.
1960     if (!isTailCall) {
1961       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1962                                DAG.getNode(X86ISD::GlobalBaseReg,
1963                                            DebugLoc(), getPointerTy()),
1964                                InFlag);
1965       InFlag = Chain.getValue(1);
1966     } else {
1967       // If we are tail calling and generating PIC/GOT style code load the
1968       // address of the callee into ECX. The value in ecx is used as target of
1969       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1970       // for tail calls on PIC/GOT architectures. Normally we would just put the
1971       // address of GOT into ebx and then call target@PLT. But for tail calls
1972       // ebx would be restored (since ebx is callee saved) before jumping to the
1973       // target@PLT.
1974
1975       // Note: The actual moving to ECX is done further down.
1976       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1977       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1978           !G->getGlobal()->hasProtectedVisibility())
1979         Callee = LowerGlobalAddress(Callee, DAG);
1980       else if (isa<ExternalSymbolSDNode>(Callee))
1981         Callee = LowerExternalSymbol(Callee, DAG);
1982     }
1983   }
1984
1985   if (Is64Bit && isVarArg) {
1986     // From AMD64 ABI document:
1987     // For calls that may call functions that use varargs or stdargs
1988     // (prototype-less calls or calls to functions containing ellipsis (...) in
1989     // the declaration) %al is used as hidden argument to specify the number
1990     // of SSE registers used. The contents of %al do not need to match exactly
1991     // the number of registers, but must be an ubound on the number of SSE
1992     // registers used and is in the range 0 - 8 inclusive.
1993
1994     // FIXME: Verify this on Win64
1995     // Count the number of XMM registers allocated.
1996     static const unsigned XMMArgRegs[] = {
1997       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1998       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1999     };
2000     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2001     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2002            && "SSE registers cannot be used when SSE is disabled");
2003
2004     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2005                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2006     InFlag = Chain.getValue(1);
2007   }
2008
2009
2010   // For tail calls lower the arguments to the 'real' stack slot.
2011   if (isTailCall) {
2012     // Force all the incoming stack arguments to be loaded from the stack
2013     // before any new outgoing arguments are stored to the stack, because the
2014     // outgoing stack slots may alias the incoming argument stack slots, and
2015     // the alias isn't otherwise explicit. This is slightly more conservative
2016     // than necessary, because it means that each store effectively depends
2017     // on every argument instead of just those arguments it would clobber.
2018     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2019
2020     SmallVector<SDValue, 8> MemOpChains2;
2021     SDValue FIN;
2022     int FI = 0;
2023     // Do not flag preceeding copytoreg stuff together with the following stuff.
2024     InFlag = SDValue();
2025     if (GuaranteedTailCallOpt) {
2026       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2027         CCValAssign &VA = ArgLocs[i];
2028         if (VA.isRegLoc())
2029           continue;
2030         assert(VA.isMemLoc());
2031         SDValue Arg = OutVals[i];
2032         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2033         // Create frame index.
2034         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2035         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2036         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2037         FIN = DAG.getFrameIndex(FI, getPointerTy());
2038
2039         if (Flags.isByVal()) {
2040           // Copy relative to framepointer.
2041           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2042           if (StackPtr.getNode() == 0)
2043             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2044                                           getPointerTy());
2045           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2046
2047           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2048                                                            ArgChain,
2049                                                            Flags, DAG, dl));
2050         } else {
2051           // Store relative to framepointer.
2052           MemOpChains2.push_back(
2053             DAG.getStore(ArgChain, dl, Arg, FIN,
2054                          PseudoSourceValue::getFixedStack(FI), 0,
2055                          false, false, 0));
2056         }
2057       }
2058     }
2059
2060     if (!MemOpChains2.empty())
2061       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2062                           &MemOpChains2[0], MemOpChains2.size());
2063
2064     // Copy arguments to their registers.
2065     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2066       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2067                                RegsToPass[i].second, InFlag);
2068       InFlag = Chain.getValue(1);
2069     }
2070     InFlag =SDValue();
2071
2072     // Store the return address to the appropriate stack slot.
2073     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2074                                      FPDiff, dl);
2075   }
2076
2077   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2078     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2079     // In the 64-bit large code model, we have to make all calls
2080     // through a register, since the call instruction's 32-bit
2081     // pc-relative offset may not be large enough to hold the whole
2082     // address.
2083   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2084     // If the callee is a GlobalAddress node (quite common, every direct call
2085     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2086     // it.
2087
2088     // We should use extra load for direct calls to dllimported functions in
2089     // non-JIT mode.
2090     const GlobalValue *GV = G->getGlobal();
2091     if (!GV->hasDLLImportLinkage()) {
2092       unsigned char OpFlags = 0;
2093
2094       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2095       // external symbols most go through the PLT in PIC mode.  If the symbol
2096       // has hidden or protected visibility, or if it is static or local, then
2097       // we don't need to use the PLT - we can directly call it.
2098       if (Subtarget->isTargetELF() &&
2099           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2100           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2101         OpFlags = X86II::MO_PLT;
2102       } else if (Subtarget->isPICStyleStubAny() &&
2103                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2104                Subtarget->getDarwinVers() < 9) {
2105         // PC-relative references to external symbols should go through $stub,
2106         // unless we're building with the leopard linker or later, which
2107         // automatically synthesizes these stubs.
2108         OpFlags = X86II::MO_DARWIN_STUB;
2109       }
2110
2111       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2112                                           G->getOffset(), OpFlags);
2113     }
2114   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2115     unsigned char OpFlags = 0;
2116
2117     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2118     // symbols should go through the PLT.
2119     if (Subtarget->isTargetELF() &&
2120         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2121       OpFlags = X86II::MO_PLT;
2122     } else if (Subtarget->isPICStyleStubAny() &&
2123              Subtarget->getDarwinVers() < 9) {
2124       // PC-relative references to external symbols should go through $stub,
2125       // unless we're building with the leopard linker or later, which
2126       // automatically synthesizes these stubs.
2127       OpFlags = X86II::MO_DARWIN_STUB;
2128     }
2129
2130     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2131                                          OpFlags);
2132   }
2133
2134   // Returns a chain & a flag for retval copy to use.
2135   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2136   SmallVector<SDValue, 8> Ops;
2137
2138   if (!IsSibcall && isTailCall) {
2139     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2140                            DAG.getIntPtrConstant(0, true), InFlag);
2141     InFlag = Chain.getValue(1);
2142   }
2143
2144   Ops.push_back(Chain);
2145   Ops.push_back(Callee);
2146
2147   if (isTailCall)
2148     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2149
2150   // Add argument registers to the end of the list so that they are known live
2151   // into the call.
2152   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2153     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2154                                   RegsToPass[i].second.getValueType()));
2155
2156   // Add an implicit use GOT pointer in EBX.
2157   if (!isTailCall && Subtarget->isPICStyleGOT())
2158     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2159
2160   // Add an implicit use of AL for x86 vararg functions.
2161   if (Is64Bit && isVarArg)
2162     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2163
2164   if (InFlag.getNode())
2165     Ops.push_back(InFlag);
2166
2167   if (isTailCall) {
2168     // We used to do:
2169     //// If this is the first return lowered for this function, add the regs
2170     //// to the liveout set for the function.
2171     // This isn't right, although it's probably harmless on x86; liveouts
2172     // should be computed from returns not tail calls.  Consider a void
2173     // function making a tail call to a function returning int.
2174     return DAG.getNode(X86ISD::TC_RETURN, dl,
2175                        NodeTys, &Ops[0], Ops.size());
2176   }
2177
2178   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2179   InFlag = Chain.getValue(1);
2180
2181   // Create the CALLSEQ_END node.
2182   unsigned NumBytesForCalleeToPush;
2183   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2184     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2185   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2186     // If this is a call to a struct-return function, the callee
2187     // pops the hidden struct pointer, so we have to push it back.
2188     // This is common for Darwin/X86, Linux & Mingw32 targets.
2189     NumBytesForCalleeToPush = 4;
2190   else
2191     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2192
2193   // Returns a flag for retval copy to use.
2194   if (!IsSibcall) {
2195     Chain = DAG.getCALLSEQ_END(Chain,
2196                                DAG.getIntPtrConstant(NumBytes, true),
2197                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2198                                                      true),
2199                                InFlag);
2200     InFlag = Chain.getValue(1);
2201   }
2202
2203   // Handle result values, copying them out of physregs into vregs that we
2204   // return.
2205   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2206                          Ins, dl, DAG, InVals);
2207 }
2208
2209
2210 //===----------------------------------------------------------------------===//
2211 //                Fast Calling Convention (tail call) implementation
2212 //===----------------------------------------------------------------------===//
2213
2214 //  Like std call, callee cleans arguments, convention except that ECX is
2215 //  reserved for storing the tail called function address. Only 2 registers are
2216 //  free for argument passing (inreg). Tail call optimization is performed
2217 //  provided:
2218 //                * tailcallopt is enabled
2219 //                * caller/callee are fastcc
2220 //  On X86_64 architecture with GOT-style position independent code only local
2221 //  (within module) calls are supported at the moment.
2222 //  To keep the stack aligned according to platform abi the function
2223 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2224 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2225 //  If a tail called function callee has more arguments than the caller the
2226 //  caller needs to make sure that there is room to move the RETADDR to. This is
2227 //  achieved by reserving an area the size of the argument delta right after the
2228 //  original REtADDR, but before the saved framepointer or the spilled registers
2229 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2230 //  stack layout:
2231 //    arg1
2232 //    arg2
2233 //    RETADDR
2234 //    [ new RETADDR
2235 //      move area ]
2236 //    (possible EBP)
2237 //    ESI
2238 //    EDI
2239 //    local1 ..
2240
2241 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2242 /// for a 16 byte align requirement.
2243 unsigned
2244 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2245                                                SelectionDAG& DAG) const {
2246   MachineFunction &MF = DAG.getMachineFunction();
2247   const TargetMachine &TM = MF.getTarget();
2248   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2249   unsigned StackAlignment = TFI.getStackAlignment();
2250   uint64_t AlignMask = StackAlignment - 1;
2251   int64_t Offset = StackSize;
2252   uint64_t SlotSize = TD->getPointerSize();
2253   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2254     // Number smaller than 12 so just add the difference.
2255     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2256   } else {
2257     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2258     Offset = ((~AlignMask) & Offset) + StackAlignment +
2259       (StackAlignment-SlotSize);
2260   }
2261   return Offset;
2262 }
2263
2264 /// MatchingStackOffset - Return true if the given stack call argument is
2265 /// already available in the same position (relatively) of the caller's
2266 /// incoming argument stack.
2267 static
2268 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2269                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2270                          const X86InstrInfo *TII) {
2271   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2272   int FI = INT_MAX;
2273   if (Arg.getOpcode() == ISD::CopyFromReg) {
2274     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2275     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2276       return false;
2277     MachineInstr *Def = MRI->getVRegDef(VR);
2278     if (!Def)
2279       return false;
2280     if (!Flags.isByVal()) {
2281       if (!TII->isLoadFromStackSlot(Def, FI))
2282         return false;
2283     } else {
2284       unsigned Opcode = Def->getOpcode();
2285       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2286           Def->getOperand(1).isFI()) {
2287         FI = Def->getOperand(1).getIndex();
2288         Bytes = Flags.getByValSize();
2289       } else
2290         return false;
2291     }
2292   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2293     if (Flags.isByVal())
2294       // ByVal argument is passed in as a pointer but it's now being
2295       // dereferenced. e.g.
2296       // define @foo(%struct.X* %A) {
2297       //   tail call @bar(%struct.X* byval %A)
2298       // }
2299       return false;
2300     SDValue Ptr = Ld->getBasePtr();
2301     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2302     if (!FINode)
2303       return false;
2304     FI = FINode->getIndex();
2305   } else
2306     return false;
2307
2308   assert(FI != INT_MAX);
2309   if (!MFI->isFixedObjectIndex(FI))
2310     return false;
2311   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2312 }
2313
2314 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2315 /// for tail call optimization. Targets which want to do tail call
2316 /// optimization should implement this function.
2317 bool
2318 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2319                                                      CallingConv::ID CalleeCC,
2320                                                      bool isVarArg,
2321                                                      bool isCalleeStructRet,
2322                                                      bool isCallerStructRet,
2323                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2324                                     const SmallVectorImpl<SDValue> &OutVals,
2325                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2326                                                      SelectionDAG& DAG) const {
2327   if (!IsTailCallConvention(CalleeCC) &&
2328       CalleeCC != CallingConv::C)
2329     return false;
2330
2331   // If -tailcallopt is specified, make fastcc functions tail-callable.
2332   const MachineFunction &MF = DAG.getMachineFunction();
2333   const Function *CallerF = DAG.getMachineFunction().getFunction();
2334   CallingConv::ID CallerCC = CallerF->getCallingConv();
2335   bool CCMatch = CallerCC == CalleeCC;
2336
2337   if (GuaranteedTailCallOpt) {
2338     if (IsTailCallConvention(CalleeCC) && CCMatch)
2339       return true;
2340     return false;
2341   }
2342
2343   // Look for obvious safe cases to perform tail call optimization that do not
2344   // require ABI changes. This is what gcc calls sibcall.
2345
2346   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2347   // emit a special epilogue.
2348   if (RegInfo->needsStackRealignment(MF))
2349     return false;
2350
2351   // Do not sibcall optimize vararg calls unless the call site is not passing any
2352   // arguments.
2353   if (isVarArg && !Outs.empty())
2354     return false;
2355
2356   // Also avoid sibcall optimization if either caller or callee uses struct
2357   // return semantics.
2358   if (isCalleeStructRet || isCallerStructRet)
2359     return false;
2360
2361   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2362   // Therefore if it's not used by the call it is not safe to optimize this into
2363   // a sibcall.
2364   bool Unused = false;
2365   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2366     if (!Ins[i].Used) {
2367       Unused = true;
2368       break;
2369     }
2370   }
2371   if (Unused) {
2372     SmallVector<CCValAssign, 16> RVLocs;
2373     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2374                    RVLocs, *DAG.getContext());
2375     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2376     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2377       CCValAssign &VA = RVLocs[i];
2378       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2379         return false;
2380     }
2381   }
2382
2383   // If the calling conventions do not match, then we'd better make sure the
2384   // results are returned in the same way as what the caller expects.
2385   if (!CCMatch) {
2386     SmallVector<CCValAssign, 16> RVLocs1;
2387     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2388                     RVLocs1, *DAG.getContext());
2389     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2390
2391     SmallVector<CCValAssign, 16> RVLocs2;
2392     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2393                     RVLocs2, *DAG.getContext());
2394     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2395
2396     if (RVLocs1.size() != RVLocs2.size())
2397       return false;
2398     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2399       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2400         return false;
2401       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2402         return false;
2403       if (RVLocs1[i].isRegLoc()) {
2404         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2405           return false;
2406       } else {
2407         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2408           return false;
2409       }
2410     }
2411   }
2412
2413   // If the callee takes no arguments then go on to check the results of the
2414   // call.
2415   if (!Outs.empty()) {
2416     // Check if stack adjustment is needed. For now, do not do this if any
2417     // argument is passed on the stack.
2418     SmallVector<CCValAssign, 16> ArgLocs;
2419     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2420                    ArgLocs, *DAG.getContext());
2421     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2422     if (CCInfo.getNextStackOffset()) {
2423       MachineFunction &MF = DAG.getMachineFunction();
2424       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2425         return false;
2426       if (Subtarget->isTargetWin64())
2427         // Win64 ABI has additional complications.
2428         return false;
2429
2430       // Check if the arguments are already laid out in the right way as
2431       // the caller's fixed stack objects.
2432       MachineFrameInfo *MFI = MF.getFrameInfo();
2433       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2434       const X86InstrInfo *TII =
2435         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2436       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2437         CCValAssign &VA = ArgLocs[i];
2438         SDValue Arg = OutVals[i];
2439         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2440         if (VA.getLocInfo() == CCValAssign::Indirect)
2441           return false;
2442         if (!VA.isRegLoc()) {
2443           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2444                                    MFI, MRI, TII))
2445             return false;
2446         }
2447       }
2448     }
2449
2450     // If the tailcall address may be in a register, then make sure it's
2451     // possible to register allocate for it. In 32-bit, the call address can
2452     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2453     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2454     // RDI, R8, R9, R11.
2455     if (!isa<GlobalAddressSDNode>(Callee) &&
2456         !isa<ExternalSymbolSDNode>(Callee)) {
2457       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2458       unsigned NumInRegs = 0;
2459       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2460         CCValAssign &VA = ArgLocs[i];
2461         if (VA.isRegLoc()) {
2462           if (++NumInRegs == Limit)
2463             return false;
2464         }
2465       }
2466     }
2467   }
2468
2469   return true;
2470 }
2471
2472 FastISel *
2473 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2474   return X86::createFastISel(funcInfo);
2475 }
2476
2477
2478 //===----------------------------------------------------------------------===//
2479 //                           Other Lowering Hooks
2480 //===----------------------------------------------------------------------===//
2481
2482
2483 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2484   MachineFunction &MF = DAG.getMachineFunction();
2485   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2486   int ReturnAddrIndex = FuncInfo->getRAIndex();
2487
2488   if (ReturnAddrIndex == 0) {
2489     // Set up a frame object for the return address.
2490     uint64_t SlotSize = TD->getPointerSize();
2491     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2492                                                            false);
2493     FuncInfo->setRAIndex(ReturnAddrIndex);
2494   }
2495
2496   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2497 }
2498
2499
2500 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2501                                        bool hasSymbolicDisplacement) {
2502   // Offset should fit into 32 bit immediate field.
2503   if (!isInt<32>(Offset))
2504     return false;
2505
2506   // If we don't have a symbolic displacement - we don't have any extra
2507   // restrictions.
2508   if (!hasSymbolicDisplacement)
2509     return true;
2510
2511   // FIXME: Some tweaks might be needed for medium code model.
2512   if (M != CodeModel::Small && M != CodeModel::Kernel)
2513     return false;
2514
2515   // For small code model we assume that latest object is 16MB before end of 31
2516   // bits boundary. We may also accept pretty large negative constants knowing
2517   // that all objects are in the positive half of address space.
2518   if (M == CodeModel::Small && Offset < 16*1024*1024)
2519     return true;
2520
2521   // For kernel code model we know that all object resist in the negative half
2522   // of 32bits address space. We may not accept negative offsets, since they may
2523   // be just off and we may accept pretty large positive ones.
2524   if (M == CodeModel::Kernel && Offset > 0)
2525     return true;
2526
2527   return false;
2528 }
2529
2530 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2531 /// specific condition code, returning the condition code and the LHS/RHS of the
2532 /// comparison to make.
2533 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2534                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2535   if (!isFP) {
2536     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2537       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2538         // X > -1   -> X == 0, jump !sign.
2539         RHS = DAG.getConstant(0, RHS.getValueType());
2540         return X86::COND_NS;
2541       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2542         // X < 0   -> X == 0, jump on sign.
2543         return X86::COND_S;
2544       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2545         // X < 1   -> X <= 0
2546         RHS = DAG.getConstant(0, RHS.getValueType());
2547         return X86::COND_LE;
2548       }
2549     }
2550
2551     switch (SetCCOpcode) {
2552     default: llvm_unreachable("Invalid integer condition!");
2553     case ISD::SETEQ:  return X86::COND_E;
2554     case ISD::SETGT:  return X86::COND_G;
2555     case ISD::SETGE:  return X86::COND_GE;
2556     case ISD::SETLT:  return X86::COND_L;
2557     case ISD::SETLE:  return X86::COND_LE;
2558     case ISD::SETNE:  return X86::COND_NE;
2559     case ISD::SETULT: return X86::COND_B;
2560     case ISD::SETUGT: return X86::COND_A;
2561     case ISD::SETULE: return X86::COND_BE;
2562     case ISD::SETUGE: return X86::COND_AE;
2563     }
2564   }
2565
2566   // First determine if it is required or is profitable to flip the operands.
2567
2568   // If LHS is a foldable load, but RHS is not, flip the condition.
2569   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2570       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2571     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2572     std::swap(LHS, RHS);
2573   }
2574
2575   switch (SetCCOpcode) {
2576   default: break;
2577   case ISD::SETOLT:
2578   case ISD::SETOLE:
2579   case ISD::SETUGT:
2580   case ISD::SETUGE:
2581     std::swap(LHS, RHS);
2582     break;
2583   }
2584
2585   // On a floating point condition, the flags are set as follows:
2586   // ZF  PF  CF   op
2587   //  0 | 0 | 0 | X > Y
2588   //  0 | 0 | 1 | X < Y
2589   //  1 | 0 | 0 | X == Y
2590   //  1 | 1 | 1 | unordered
2591   switch (SetCCOpcode) {
2592   default: llvm_unreachable("Condcode should be pre-legalized away");
2593   case ISD::SETUEQ:
2594   case ISD::SETEQ:   return X86::COND_E;
2595   case ISD::SETOLT:              // flipped
2596   case ISD::SETOGT:
2597   case ISD::SETGT:   return X86::COND_A;
2598   case ISD::SETOLE:              // flipped
2599   case ISD::SETOGE:
2600   case ISD::SETGE:   return X86::COND_AE;
2601   case ISD::SETUGT:              // flipped
2602   case ISD::SETULT:
2603   case ISD::SETLT:   return X86::COND_B;
2604   case ISD::SETUGE:              // flipped
2605   case ISD::SETULE:
2606   case ISD::SETLE:   return X86::COND_BE;
2607   case ISD::SETONE:
2608   case ISD::SETNE:   return X86::COND_NE;
2609   case ISD::SETUO:   return X86::COND_P;
2610   case ISD::SETO:    return X86::COND_NP;
2611   case ISD::SETOEQ:
2612   case ISD::SETUNE:  return X86::COND_INVALID;
2613   }
2614 }
2615
2616 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2617 /// code. Current x86 isa includes the following FP cmov instructions:
2618 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2619 static bool hasFPCMov(unsigned X86CC) {
2620   switch (X86CC) {
2621   default:
2622     return false;
2623   case X86::COND_B:
2624   case X86::COND_BE:
2625   case X86::COND_E:
2626   case X86::COND_P:
2627   case X86::COND_A:
2628   case X86::COND_AE:
2629   case X86::COND_NE:
2630   case X86::COND_NP:
2631     return true;
2632   }
2633 }
2634
2635 /// isFPImmLegal - Returns true if the target can instruction select the
2636 /// specified FP immediate natively. If false, the legalizer will
2637 /// materialize the FP immediate as a load from a constant pool.
2638 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2639   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2640     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2641       return true;
2642   }
2643   return false;
2644 }
2645
2646 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2647 /// the specified range (L, H].
2648 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2649   return (Val < 0) || (Val >= Low && Val < Hi);
2650 }
2651
2652 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2653 /// specified value.
2654 static bool isUndefOrEqual(int Val, int CmpVal) {
2655   if (Val < 0 || Val == CmpVal)
2656     return true;
2657   return false;
2658 }
2659
2660 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2661 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2662 /// the second operand.
2663 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2664   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2665     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2666   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2667     return (Mask[0] < 2 && Mask[1] < 2);
2668   return false;
2669 }
2670
2671 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2672   SmallVector<int, 8> M;
2673   N->getMask(M);
2674   return ::isPSHUFDMask(M, N->getValueType(0));
2675 }
2676
2677 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2678 /// is suitable for input to PSHUFHW.
2679 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2680   if (VT != MVT::v8i16)
2681     return false;
2682
2683   // Lower quadword copied in order or undef.
2684   for (int i = 0; i != 4; ++i)
2685     if (Mask[i] >= 0 && Mask[i] != i)
2686       return false;
2687
2688   // Upper quadword shuffled.
2689   for (int i = 4; i != 8; ++i)
2690     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2691       return false;
2692
2693   return true;
2694 }
2695
2696 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2697   SmallVector<int, 8> M;
2698   N->getMask(M);
2699   return ::isPSHUFHWMask(M, N->getValueType(0));
2700 }
2701
2702 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2703 /// is suitable for input to PSHUFLW.
2704 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2705   if (VT != MVT::v8i16)
2706     return false;
2707
2708   // Upper quadword copied in order.
2709   for (int i = 4; i != 8; ++i)
2710     if (Mask[i] >= 0 && Mask[i] != i)
2711       return false;
2712
2713   // Lower quadword shuffled.
2714   for (int i = 0; i != 4; ++i)
2715     if (Mask[i] >= 4)
2716       return false;
2717
2718   return true;
2719 }
2720
2721 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2722   SmallVector<int, 8> M;
2723   N->getMask(M);
2724   return ::isPSHUFLWMask(M, N->getValueType(0));
2725 }
2726
2727 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2728 /// is suitable for input to PALIGNR.
2729 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2730                           bool hasSSSE3) {
2731   int i, e = VT.getVectorNumElements();
2732
2733   // Do not handle v2i64 / v2f64 shuffles with palignr.
2734   if (e < 4 || !hasSSSE3)
2735     return false;
2736
2737   for (i = 0; i != e; ++i)
2738     if (Mask[i] >= 0)
2739       break;
2740
2741   // All undef, not a palignr.
2742   if (i == e)
2743     return false;
2744
2745   // Determine if it's ok to perform a palignr with only the LHS, since we
2746   // don't have access to the actual shuffle elements to see if RHS is undef.
2747   bool Unary = Mask[i] < (int)e;
2748   bool NeedsUnary = false;
2749
2750   int s = Mask[i] - i;
2751
2752   // Check the rest of the elements to see if they are consecutive.
2753   for (++i; i != e; ++i) {
2754     int m = Mask[i];
2755     if (m < 0)
2756       continue;
2757
2758     Unary = Unary && (m < (int)e);
2759     NeedsUnary = NeedsUnary || (m < s);
2760
2761     if (NeedsUnary && !Unary)
2762       return false;
2763     if (Unary && m != ((s+i) & (e-1)))
2764       return false;
2765     if (!Unary && m != (s+i))
2766       return false;
2767   }
2768   return true;
2769 }
2770
2771 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2772   SmallVector<int, 8> M;
2773   N->getMask(M);
2774   return ::isPALIGNRMask(M, N->getValueType(0), true);
2775 }
2776
2777 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2778 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2779 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2780   int NumElems = VT.getVectorNumElements();
2781   if (NumElems != 2 && NumElems != 4)
2782     return false;
2783
2784   int Half = NumElems / 2;
2785   for (int i = 0; i < Half; ++i)
2786     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2787       return false;
2788   for (int i = Half; i < NumElems; ++i)
2789     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2790       return false;
2791
2792   return true;
2793 }
2794
2795 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2796   SmallVector<int, 8> M;
2797   N->getMask(M);
2798   return ::isSHUFPMask(M, N->getValueType(0));
2799 }
2800
2801 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2802 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2803 /// half elements to come from vector 1 (which would equal the dest.) and
2804 /// the upper half to come from vector 2.
2805 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2806   int NumElems = VT.getVectorNumElements();
2807
2808   if (NumElems != 2 && NumElems != 4)
2809     return false;
2810
2811   int Half = NumElems / 2;
2812   for (int i = 0; i < Half; ++i)
2813     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2814       return false;
2815   for (int i = Half; i < NumElems; ++i)
2816     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2817       return false;
2818   return true;
2819 }
2820
2821 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2822   SmallVector<int, 8> M;
2823   N->getMask(M);
2824   return isCommutedSHUFPMask(M, N->getValueType(0));
2825 }
2826
2827 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2828 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2829 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2830   if (N->getValueType(0).getVectorNumElements() != 4)
2831     return false;
2832
2833   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2834   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2835          isUndefOrEqual(N->getMaskElt(1), 7) &&
2836          isUndefOrEqual(N->getMaskElt(2), 2) &&
2837          isUndefOrEqual(N->getMaskElt(3), 3);
2838 }
2839
2840 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2841 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2842 /// <2, 3, 2, 3>
2843 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2844   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2845
2846   if (NumElems != 4)
2847     return false;
2848
2849   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2850   isUndefOrEqual(N->getMaskElt(1), 3) &&
2851   isUndefOrEqual(N->getMaskElt(2), 2) &&
2852   isUndefOrEqual(N->getMaskElt(3), 3);
2853 }
2854
2855 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2856 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2857 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2858   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2859
2860   if (NumElems != 2 && NumElems != 4)
2861     return false;
2862
2863   for (unsigned i = 0; i < NumElems/2; ++i)
2864     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2865       return false;
2866
2867   for (unsigned i = NumElems/2; i < NumElems; ++i)
2868     if (!isUndefOrEqual(N->getMaskElt(i), i))
2869       return false;
2870
2871   return true;
2872 }
2873
2874 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2875 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2876 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2877   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2878
2879   if (NumElems != 2 && NumElems != 4)
2880     return false;
2881
2882   for (unsigned i = 0; i < NumElems/2; ++i)
2883     if (!isUndefOrEqual(N->getMaskElt(i), i))
2884       return false;
2885
2886   for (unsigned i = 0; i < NumElems/2; ++i)
2887     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2888       return false;
2889
2890   return true;
2891 }
2892
2893 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2894 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2895 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2896                          bool V2IsSplat = false) {
2897   int NumElts = VT.getVectorNumElements();
2898   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2899     return false;
2900
2901   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2902     int BitI  = Mask[i];
2903     int BitI1 = Mask[i+1];
2904     if (!isUndefOrEqual(BitI, j))
2905       return false;
2906     if (V2IsSplat) {
2907       if (!isUndefOrEqual(BitI1, NumElts))
2908         return false;
2909     } else {
2910       if (!isUndefOrEqual(BitI1, j + NumElts))
2911         return false;
2912     }
2913   }
2914   return true;
2915 }
2916
2917 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2918   SmallVector<int, 8> M;
2919   N->getMask(M);
2920   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2921 }
2922
2923 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2924 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2925 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2926                          bool V2IsSplat = false) {
2927   int NumElts = VT.getVectorNumElements();
2928   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2929     return false;
2930
2931   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2932     int BitI  = Mask[i];
2933     int BitI1 = Mask[i+1];
2934     if (!isUndefOrEqual(BitI, j + NumElts/2))
2935       return false;
2936     if (V2IsSplat) {
2937       if (isUndefOrEqual(BitI1, NumElts))
2938         return false;
2939     } else {
2940       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2941         return false;
2942     }
2943   }
2944   return true;
2945 }
2946
2947 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2948   SmallVector<int, 8> M;
2949   N->getMask(M);
2950   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2951 }
2952
2953 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2954 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2955 /// <0, 0, 1, 1>
2956 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2957   int NumElems = VT.getVectorNumElements();
2958   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2959     return false;
2960
2961   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2962     int BitI  = Mask[i];
2963     int BitI1 = Mask[i+1];
2964     if (!isUndefOrEqual(BitI, j))
2965       return false;
2966     if (!isUndefOrEqual(BitI1, j))
2967       return false;
2968   }
2969   return true;
2970 }
2971
2972 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2973   SmallVector<int, 8> M;
2974   N->getMask(M);
2975   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2976 }
2977
2978 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2979 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2980 /// <2, 2, 3, 3>
2981 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2982   int NumElems = VT.getVectorNumElements();
2983   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2984     return false;
2985
2986   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2987     int BitI  = Mask[i];
2988     int BitI1 = Mask[i+1];
2989     if (!isUndefOrEqual(BitI, j))
2990       return false;
2991     if (!isUndefOrEqual(BitI1, j))
2992       return false;
2993   }
2994   return true;
2995 }
2996
2997 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2998   SmallVector<int, 8> M;
2999   N->getMask(M);
3000   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3001 }
3002
3003 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3004 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3005 /// MOVSD, and MOVD, i.e. setting the lowest element.
3006 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3007   if (VT.getVectorElementType().getSizeInBits() < 32)
3008     return false;
3009
3010   int NumElts = VT.getVectorNumElements();
3011
3012   if (!isUndefOrEqual(Mask[0], NumElts))
3013     return false;
3014
3015   for (int i = 1; i < NumElts; ++i)
3016     if (!isUndefOrEqual(Mask[i], i))
3017       return false;
3018
3019   return true;
3020 }
3021
3022 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3023   SmallVector<int, 8> M;
3024   N->getMask(M);
3025   return ::isMOVLMask(M, N->getValueType(0));
3026 }
3027
3028 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3029 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3030 /// element of vector 2 and the other elements to come from vector 1 in order.
3031 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3032                                bool V2IsSplat = false, bool V2IsUndef = false) {
3033   int NumOps = VT.getVectorNumElements();
3034   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3035     return false;
3036
3037   if (!isUndefOrEqual(Mask[0], 0))
3038     return false;
3039
3040   for (int i = 1; i < NumOps; ++i)
3041     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3042           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3043           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3044       return false;
3045
3046   return true;
3047 }
3048
3049 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3050                            bool V2IsUndef = false) {
3051   SmallVector<int, 8> M;
3052   N->getMask(M);
3053   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3054 }
3055
3056 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3057 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3058 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3059   if (N->getValueType(0).getVectorNumElements() != 4)
3060     return false;
3061
3062   // Expect 1, 1, 3, 3
3063   for (unsigned i = 0; i < 2; ++i) {
3064     int Elt = N->getMaskElt(i);
3065     if (Elt >= 0 && Elt != 1)
3066       return false;
3067   }
3068
3069   bool HasHi = false;
3070   for (unsigned i = 2; i < 4; ++i) {
3071     int Elt = N->getMaskElt(i);
3072     if (Elt >= 0 && Elt != 3)
3073       return false;
3074     if (Elt == 3)
3075       HasHi = true;
3076   }
3077   // Don't use movshdup if it can be done with a shufps.
3078   // FIXME: verify that matching u, u, 3, 3 is what we want.
3079   return HasHi;
3080 }
3081
3082 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3083 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3084 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3085   if (N->getValueType(0).getVectorNumElements() != 4)
3086     return false;
3087
3088   // Expect 0, 0, 2, 2
3089   for (unsigned i = 0; i < 2; ++i)
3090     if (N->getMaskElt(i) > 0)
3091       return false;
3092
3093   bool HasHi = false;
3094   for (unsigned i = 2; i < 4; ++i) {
3095     int Elt = N->getMaskElt(i);
3096     if (Elt >= 0 && Elt != 2)
3097       return false;
3098     if (Elt == 2)
3099       HasHi = true;
3100   }
3101   // Don't use movsldup if it can be done with a shufps.
3102   return HasHi;
3103 }
3104
3105 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3106 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3107 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3108   int e = N->getValueType(0).getVectorNumElements() / 2;
3109
3110   for (int i = 0; i < e; ++i)
3111     if (!isUndefOrEqual(N->getMaskElt(i), i))
3112       return false;
3113   for (int i = 0; i < e; ++i)
3114     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3115       return false;
3116   return true;
3117 }
3118
3119 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3120 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3121 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3122   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3123   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3124
3125   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3126   unsigned Mask = 0;
3127   for (int i = 0; i < NumOperands; ++i) {
3128     int Val = SVOp->getMaskElt(NumOperands-i-1);
3129     if (Val < 0) Val = 0;
3130     if (Val >= NumOperands) Val -= NumOperands;
3131     Mask |= Val;
3132     if (i != NumOperands - 1)
3133       Mask <<= Shift;
3134   }
3135   return Mask;
3136 }
3137
3138 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3139 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3140 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3141   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3142   unsigned Mask = 0;
3143   // 8 nodes, but we only care about the last 4.
3144   for (unsigned i = 7; i >= 4; --i) {
3145     int Val = SVOp->getMaskElt(i);
3146     if (Val >= 0)
3147       Mask |= (Val - 4);
3148     if (i != 4)
3149       Mask <<= 2;
3150   }
3151   return Mask;
3152 }
3153
3154 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3155 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3156 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3157   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3158   unsigned Mask = 0;
3159   // 8 nodes, but we only care about the first 4.
3160   for (int i = 3; i >= 0; --i) {
3161     int Val = SVOp->getMaskElt(i);
3162     if (Val >= 0)
3163       Mask |= Val;
3164     if (i != 0)
3165       Mask <<= 2;
3166   }
3167   return Mask;
3168 }
3169
3170 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3171 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3172 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3173   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3174   EVT VVT = N->getValueType(0);
3175   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3176   int Val = 0;
3177
3178   unsigned i, e;
3179   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3180     Val = SVOp->getMaskElt(i);
3181     if (Val >= 0)
3182       break;
3183   }
3184   return (Val - i) * EltSize;
3185 }
3186
3187 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3188 /// constant +0.0.
3189 bool X86::isZeroNode(SDValue Elt) {
3190   return ((isa<ConstantSDNode>(Elt) &&
3191            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3192           (isa<ConstantFPSDNode>(Elt) &&
3193            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3194 }
3195
3196 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3197 /// their permute mask.
3198 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3199                                     SelectionDAG &DAG) {
3200   EVT VT = SVOp->getValueType(0);
3201   unsigned NumElems = VT.getVectorNumElements();
3202   SmallVector<int, 8> MaskVec;
3203
3204   for (unsigned i = 0; i != NumElems; ++i) {
3205     int idx = SVOp->getMaskElt(i);
3206     if (idx < 0)
3207       MaskVec.push_back(idx);
3208     else if (idx < (int)NumElems)
3209       MaskVec.push_back(idx + NumElems);
3210     else
3211       MaskVec.push_back(idx - NumElems);
3212   }
3213   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3214                               SVOp->getOperand(0), &MaskVec[0]);
3215 }
3216
3217 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3218 /// the two vector operands have swapped position.
3219 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3220   unsigned NumElems = VT.getVectorNumElements();
3221   for (unsigned i = 0; i != NumElems; ++i) {
3222     int idx = Mask[i];
3223     if (idx < 0)
3224       continue;
3225     else if (idx < (int)NumElems)
3226       Mask[i] = idx + NumElems;
3227     else
3228       Mask[i] = idx - NumElems;
3229   }
3230 }
3231
3232 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3233 /// match movhlps. The lower half elements should come from upper half of
3234 /// V1 (and in order), and the upper half elements should come from the upper
3235 /// half of V2 (and in order).
3236 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3237   if (Op->getValueType(0).getVectorNumElements() != 4)
3238     return false;
3239   for (unsigned i = 0, e = 2; i != e; ++i)
3240     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3241       return false;
3242   for (unsigned i = 2; i != 4; ++i)
3243     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3244       return false;
3245   return true;
3246 }
3247
3248 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3249 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3250 /// required.
3251 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3252   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3253     return false;
3254   N = N->getOperand(0).getNode();
3255   if (!ISD::isNON_EXTLoad(N))
3256     return false;
3257   if (LD)
3258     *LD = cast<LoadSDNode>(N);
3259   return true;
3260 }
3261
3262 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3263 /// match movlp{s|d}. The lower half elements should come from lower half of
3264 /// V1 (and in order), and the upper half elements should come from the upper
3265 /// half of V2 (and in order). And since V1 will become the source of the
3266 /// MOVLP, it must be either a vector load or a scalar load to vector.
3267 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3268                                ShuffleVectorSDNode *Op) {
3269   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3270     return false;
3271   // Is V2 is a vector load, don't do this transformation. We will try to use
3272   // load folding shufps op.
3273   if (ISD::isNON_EXTLoad(V2))
3274     return false;
3275
3276   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3277
3278   if (NumElems != 2 && NumElems != 4)
3279     return false;
3280   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3281     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3282       return false;
3283   for (unsigned i = NumElems/2; i != NumElems; ++i)
3284     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3285       return false;
3286   return true;
3287 }
3288
3289 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3290 /// all the same.
3291 static bool isSplatVector(SDNode *N) {
3292   if (N->getOpcode() != ISD::BUILD_VECTOR)
3293     return false;
3294
3295   SDValue SplatValue = N->getOperand(0);
3296   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3297     if (N->getOperand(i) != SplatValue)
3298       return false;
3299   return true;
3300 }
3301
3302 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3303 /// to an zero vector.
3304 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3305 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3306   SDValue V1 = N->getOperand(0);
3307   SDValue V2 = N->getOperand(1);
3308   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3309   for (unsigned i = 0; i != NumElems; ++i) {
3310     int Idx = N->getMaskElt(i);
3311     if (Idx >= (int)NumElems) {
3312       unsigned Opc = V2.getOpcode();
3313       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3314         continue;
3315       if (Opc != ISD::BUILD_VECTOR ||
3316           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3317         return false;
3318     } else if (Idx >= 0) {
3319       unsigned Opc = V1.getOpcode();
3320       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3321         continue;
3322       if (Opc != ISD::BUILD_VECTOR ||
3323           !X86::isZeroNode(V1.getOperand(Idx)))
3324         return false;
3325     }
3326   }
3327   return true;
3328 }
3329
3330 /// getZeroVector - Returns a vector of specified type with all zero elements.
3331 ///
3332 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3333                              DebugLoc dl) {
3334   assert(VT.isVector() && "Expected a vector type");
3335
3336   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3337   // type.  This ensures they get CSE'd.
3338   SDValue Vec;
3339   if (VT.getSizeInBits() == 64) { // MMX
3340     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3341     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3342   } else if (HasSSE2) {  // SSE2
3343     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3344     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3345   } else { // SSE1
3346     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3347     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3348   }
3349   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3350 }
3351
3352 /// getOnesVector - Returns a vector of specified type with all bits set.
3353 ///
3354 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3355   assert(VT.isVector() && "Expected a vector type");
3356
3357   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3358   // type.  This ensures they get CSE'd.
3359   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3360   SDValue Vec;
3361   if (VT.getSizeInBits() == 64)  // MMX
3362     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3363   else                                              // SSE
3364     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3365   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3366 }
3367
3368
3369 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3370 /// that point to V2 points to its first element.
3371 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3372   EVT VT = SVOp->getValueType(0);
3373   unsigned NumElems = VT.getVectorNumElements();
3374
3375   bool Changed = false;
3376   SmallVector<int, 8> MaskVec;
3377   SVOp->getMask(MaskVec);
3378
3379   for (unsigned i = 0; i != NumElems; ++i) {
3380     if (MaskVec[i] > (int)NumElems) {
3381       MaskVec[i] = NumElems;
3382       Changed = true;
3383     }
3384   }
3385   if (Changed)
3386     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3387                                 SVOp->getOperand(1), &MaskVec[0]);
3388   return SDValue(SVOp, 0);
3389 }
3390
3391 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3392 /// operation of specified width.
3393 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3394                        SDValue V2) {
3395   unsigned NumElems = VT.getVectorNumElements();
3396   SmallVector<int, 8> Mask;
3397   Mask.push_back(NumElems);
3398   for (unsigned i = 1; i != NumElems; ++i)
3399     Mask.push_back(i);
3400   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3401 }
3402
3403 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3404 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3405                           SDValue V2) {
3406   unsigned NumElems = VT.getVectorNumElements();
3407   SmallVector<int, 8> Mask;
3408   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3409     Mask.push_back(i);
3410     Mask.push_back(i + NumElems);
3411   }
3412   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3413 }
3414
3415 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3416 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3417                           SDValue V2) {
3418   unsigned NumElems = VT.getVectorNumElements();
3419   unsigned Half = NumElems/2;
3420   SmallVector<int, 8> Mask;
3421   for (unsigned i = 0; i != Half; ++i) {
3422     Mask.push_back(i + Half);
3423     Mask.push_back(i + NumElems + Half);
3424   }
3425   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3426 }
3427
3428 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3429 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3430                             bool HasSSE2) {
3431   if (SV->getValueType(0).getVectorNumElements() <= 4)
3432     return SDValue(SV, 0);
3433
3434   EVT PVT = MVT::v4f32;
3435   EVT VT = SV->getValueType(0);
3436   DebugLoc dl = SV->getDebugLoc();
3437   SDValue V1 = SV->getOperand(0);
3438   int NumElems = VT.getVectorNumElements();
3439   int EltNo = SV->getSplatIndex();
3440
3441   // unpack elements to the correct location
3442   while (NumElems > 4) {
3443     if (EltNo < NumElems/2) {
3444       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3445     } else {
3446       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3447       EltNo -= NumElems/2;
3448     }
3449     NumElems >>= 1;
3450   }
3451
3452   // Perform the splat.
3453   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3454   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3455   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3456   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3457 }
3458
3459 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3460 /// vector of zero or undef vector.  This produces a shuffle where the low
3461 /// element of V2 is swizzled into the zero/undef vector, landing at element
3462 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3463 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3464                                              bool isZero, bool HasSSE2,
3465                                              SelectionDAG &DAG) {
3466   EVT VT = V2.getValueType();
3467   SDValue V1 = isZero
3468     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3469   unsigned NumElems = VT.getVectorNumElements();
3470   SmallVector<int, 16> MaskVec;
3471   for (unsigned i = 0; i != NumElems; ++i)
3472     // If this is the insertion idx, put the low elt of V2 here.
3473     MaskVec.push_back(i == Idx ? NumElems : i);
3474   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3475 }
3476
3477 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3478 /// a shuffle that is zero.
3479 static
3480 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3481                                   bool Low, SelectionDAG &DAG) {
3482   unsigned NumZeros = 0;
3483   for (int i = 0; i < NumElems; ++i) {
3484     unsigned Index = Low ? i : NumElems-i-1;
3485     int Idx = SVOp->getMaskElt(Index);
3486     if (Idx < 0) {
3487       ++NumZeros;
3488       continue;
3489     }
3490     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3491     if (Elt.getNode() && X86::isZeroNode(Elt))
3492       ++NumZeros;
3493     else
3494       break;
3495   }
3496   return NumZeros;
3497 }
3498
3499 /// isVectorShift - Returns true if the shuffle can be implemented as a
3500 /// logical left or right shift of a vector.
3501 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3502 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3503                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3504   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3505
3506   isLeft = true;
3507   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3508   if (!NumZeros) {
3509     isLeft = false;
3510     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3511     if (!NumZeros)
3512       return false;
3513   }
3514   bool SeenV1 = false;
3515   bool SeenV2 = false;
3516   for (unsigned i = NumZeros; i < NumElems; ++i) {
3517     unsigned Val = isLeft ? (i - NumZeros) : i;
3518     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3519     if (Idx_ < 0)
3520       continue;
3521     unsigned Idx = (unsigned) Idx_;
3522     if (Idx < NumElems)
3523       SeenV1 = true;
3524     else {
3525       Idx -= NumElems;
3526       SeenV2 = true;
3527     }
3528     if (Idx != Val)
3529       return false;
3530   }
3531   if (SeenV1 && SeenV2)
3532     return false;
3533
3534   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3535   ShAmt = NumZeros;
3536   return true;
3537 }
3538
3539
3540 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3541 ///
3542 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3543                                        unsigned NumNonZero, unsigned NumZero,
3544                                        SelectionDAG &DAG,
3545                                        const TargetLowering &TLI) {
3546   if (NumNonZero > 8)
3547     return SDValue();
3548
3549   DebugLoc dl = Op.getDebugLoc();
3550   SDValue V(0, 0);
3551   bool First = true;
3552   for (unsigned i = 0; i < 16; ++i) {
3553     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3554     if (ThisIsNonZero && First) {
3555       if (NumZero)
3556         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3557       else
3558         V = DAG.getUNDEF(MVT::v8i16);
3559       First = false;
3560     }
3561
3562     if ((i & 1) != 0) {
3563       SDValue ThisElt(0, 0), LastElt(0, 0);
3564       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3565       if (LastIsNonZero) {
3566         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3567                               MVT::i16, Op.getOperand(i-1));
3568       }
3569       if (ThisIsNonZero) {
3570         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3571         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3572                               ThisElt, DAG.getConstant(8, MVT::i8));
3573         if (LastIsNonZero)
3574           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3575       } else
3576         ThisElt = LastElt;
3577
3578       if (ThisElt.getNode())
3579         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3580                         DAG.getIntPtrConstant(i/2));
3581     }
3582   }
3583
3584   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3585 }
3586
3587 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3588 ///
3589 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3590                                      unsigned NumNonZero, unsigned NumZero,
3591                                      SelectionDAG &DAG,
3592                                      const TargetLowering &TLI) {
3593   if (NumNonZero > 4)
3594     return SDValue();
3595
3596   DebugLoc dl = Op.getDebugLoc();
3597   SDValue V(0, 0);
3598   bool First = true;
3599   for (unsigned i = 0; i < 8; ++i) {
3600     bool isNonZero = (NonZeros & (1 << i)) != 0;
3601     if (isNonZero) {
3602       if (First) {
3603         if (NumZero)
3604           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3605         else
3606           V = DAG.getUNDEF(MVT::v8i16);
3607         First = false;
3608       }
3609       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3610                       MVT::v8i16, V, Op.getOperand(i),
3611                       DAG.getIntPtrConstant(i));
3612     }
3613   }
3614
3615   return V;
3616 }
3617
3618 /// getVShift - Return a vector logical shift node.
3619 ///
3620 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3621                          unsigned NumBits, SelectionDAG &DAG,
3622                          const TargetLowering &TLI, DebugLoc dl) {
3623   bool isMMX = VT.getSizeInBits() == 64;
3624   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3625   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3626   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3627   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3628                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3629                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3630 }
3631
3632 SDValue
3633 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3634                                           SelectionDAG &DAG) const {
3635
3636   // Check if the scalar load can be widened into a vector load. And if
3637   // the address is "base + cst" see if the cst can be "absorbed" into
3638   // the shuffle mask.
3639   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3640     SDValue Ptr = LD->getBasePtr();
3641     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3642       return SDValue();
3643     EVT PVT = LD->getValueType(0);
3644     if (PVT != MVT::i32 && PVT != MVT::f32)
3645       return SDValue();
3646
3647     int FI = -1;
3648     int64_t Offset = 0;
3649     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3650       FI = FINode->getIndex();
3651       Offset = 0;
3652     } else if (Ptr.getOpcode() == ISD::ADD &&
3653                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3654                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3655       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3656       Offset = Ptr.getConstantOperandVal(1);
3657       Ptr = Ptr.getOperand(0);
3658     } else {
3659       return SDValue();
3660     }
3661
3662     SDValue Chain = LD->getChain();
3663     // Make sure the stack object alignment is at least 16.
3664     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3665     if (DAG.InferPtrAlignment(Ptr) < 16) {
3666       if (MFI->isFixedObjectIndex(FI)) {
3667         // Can't change the alignment. FIXME: It's possible to compute
3668         // the exact stack offset and reference FI + adjust offset instead.
3669         // If someone *really* cares about this. That's the way to implement it.
3670         return SDValue();
3671       } else {
3672         MFI->setObjectAlignment(FI, 16);
3673       }
3674     }
3675
3676     // (Offset % 16) must be multiple of 4. Then address is then
3677     // Ptr + (Offset & ~15).
3678     if (Offset < 0)
3679       return SDValue();
3680     if ((Offset % 16) & 3)
3681       return SDValue();
3682     int64_t StartOffset = Offset & ~15;
3683     if (StartOffset)
3684       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3685                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3686
3687     int EltNo = (Offset - StartOffset) >> 2;
3688     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3689     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3690     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3691                              false, false, 0);
3692     // Canonicalize it to a v4i32 shuffle.
3693     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3694     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3695                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3696                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3697   }
3698
3699   return SDValue();
3700 }
3701
3702 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3703 /// vector of type 'VT', see if the elements can be replaced by a single large
3704 /// load which has the same value as a build_vector whose operands are 'elts'.
3705 ///
3706 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3707 ///
3708 /// FIXME: we'd also like to handle the case where the last elements are zero
3709 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3710 /// There's even a handy isZeroNode for that purpose.
3711 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3712                                         DebugLoc &dl, SelectionDAG &DAG) {
3713   EVT EltVT = VT.getVectorElementType();
3714   unsigned NumElems = Elts.size();
3715
3716   LoadSDNode *LDBase = NULL;
3717   unsigned LastLoadedElt = -1U;
3718
3719   // For each element in the initializer, see if we've found a load or an undef.
3720   // If we don't find an initial load element, or later load elements are
3721   // non-consecutive, bail out.
3722   for (unsigned i = 0; i < NumElems; ++i) {
3723     SDValue Elt = Elts[i];
3724
3725     if (!Elt.getNode() ||
3726         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3727       return SDValue();
3728     if (!LDBase) {
3729       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3730         return SDValue();
3731       LDBase = cast<LoadSDNode>(Elt.getNode());
3732       LastLoadedElt = i;
3733       continue;
3734     }
3735     if (Elt.getOpcode() == ISD::UNDEF)
3736       continue;
3737
3738     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3739     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3740       return SDValue();
3741     LastLoadedElt = i;
3742   }
3743
3744   // If we have found an entire vector of loads and undefs, then return a large
3745   // load of the entire vector width starting at the base pointer.  If we found
3746   // consecutive loads for the low half, generate a vzext_load node.
3747   if (LastLoadedElt == NumElems - 1) {
3748     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3749       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3750                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3751                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3752     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3753                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3754                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3755                        LDBase->getAlignment());
3756   } else if (NumElems == 4 && LastLoadedElt == 1) {
3757     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3758     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3759     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3760     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3761   }
3762   return SDValue();
3763 }
3764
3765 SDValue
3766 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3767   DebugLoc dl = Op.getDebugLoc();
3768   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3769   if (ISD::isBuildVectorAllZeros(Op.getNode())
3770       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3771     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3772     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3773     // eliminated on x86-32 hosts.
3774     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3775       return Op;
3776
3777     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3778       return getOnesVector(Op.getValueType(), DAG, dl);
3779     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3780   }
3781
3782   EVT VT = Op.getValueType();
3783   EVT ExtVT = VT.getVectorElementType();
3784   unsigned EVTBits = ExtVT.getSizeInBits();
3785
3786   unsigned NumElems = Op.getNumOperands();
3787   unsigned NumZero  = 0;
3788   unsigned NumNonZero = 0;
3789   unsigned NonZeros = 0;
3790   bool IsAllConstants = true;
3791   SmallSet<SDValue, 8> Values;
3792   for (unsigned i = 0; i < NumElems; ++i) {
3793     SDValue Elt = Op.getOperand(i);
3794     if (Elt.getOpcode() == ISD::UNDEF)
3795       continue;
3796     Values.insert(Elt);
3797     if (Elt.getOpcode() != ISD::Constant &&
3798         Elt.getOpcode() != ISD::ConstantFP)
3799       IsAllConstants = false;
3800     if (X86::isZeroNode(Elt))
3801       NumZero++;
3802     else {
3803       NonZeros |= (1 << i);
3804       NumNonZero++;
3805     }
3806   }
3807
3808   if (NumNonZero == 0) {
3809     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3810     return DAG.getUNDEF(VT);
3811   }
3812
3813   // Special case for single non-zero, non-undef, element.
3814   if (NumNonZero == 1) {
3815     unsigned Idx = CountTrailingZeros_32(NonZeros);
3816     SDValue Item = Op.getOperand(Idx);
3817
3818     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3819     // the value are obviously zero, truncate the value to i32 and do the
3820     // insertion that way.  Only do this if the value is non-constant or if the
3821     // value is a constant being inserted into element 0.  It is cheaper to do
3822     // a constant pool load than it is to do a movd + shuffle.
3823     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3824         (!IsAllConstants || Idx == 0)) {
3825       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3826         // Handle MMX and SSE both.
3827         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3828         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3829
3830         // Truncate the value (which may itself be a constant) to i32, and
3831         // convert it to a vector with movd (S2V+shuffle to zero extend).
3832         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3833         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3834         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3835                                            Subtarget->hasSSE2(), DAG);
3836
3837         // Now we have our 32-bit value zero extended in the low element of
3838         // a vector.  If Idx != 0, swizzle it into place.
3839         if (Idx != 0) {
3840           SmallVector<int, 4> Mask;
3841           Mask.push_back(Idx);
3842           for (unsigned i = 1; i != VecElts; ++i)
3843             Mask.push_back(i);
3844           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3845                                       DAG.getUNDEF(Item.getValueType()),
3846                                       &Mask[0]);
3847         }
3848         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3849       }
3850     }
3851
3852     // If we have a constant or non-constant insertion into the low element of
3853     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3854     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3855     // depending on what the source datatype is.
3856     if (Idx == 0) {
3857       if (NumZero == 0) {
3858         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3859       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3860           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3861         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3862         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3863         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3864                                            DAG);
3865       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3866         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3867         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3868         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3869         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3870                                            Subtarget->hasSSE2(), DAG);
3871         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3872       }
3873     }
3874
3875     // Is it a vector logical left shift?
3876     if (NumElems == 2 && Idx == 1 &&
3877         X86::isZeroNode(Op.getOperand(0)) &&
3878         !X86::isZeroNode(Op.getOperand(1))) {
3879       unsigned NumBits = VT.getSizeInBits();
3880       return getVShift(true, VT,
3881                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3882                                    VT, Op.getOperand(1)),
3883                        NumBits/2, DAG, *this, dl);
3884     }
3885
3886     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3887       return SDValue();
3888
3889     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3890     // is a non-constant being inserted into an element other than the low one,
3891     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3892     // movd/movss) to move this into the low element, then shuffle it into
3893     // place.
3894     if (EVTBits == 32) {
3895       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3896
3897       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3898       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3899                                          Subtarget->hasSSE2(), DAG);
3900       SmallVector<int, 8> MaskVec;
3901       for (unsigned i = 0; i < NumElems; i++)
3902         MaskVec.push_back(i == Idx ? 0 : 1);
3903       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3904     }
3905   }
3906
3907   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3908   if (Values.size() == 1) {
3909     if (EVTBits == 32) {
3910       // Instead of a shuffle like this:
3911       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3912       // Check if it's possible to issue this instead.
3913       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3914       unsigned Idx = CountTrailingZeros_32(NonZeros);
3915       SDValue Item = Op.getOperand(Idx);
3916       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3917         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3918     }
3919     return SDValue();
3920   }
3921
3922   // A vector full of immediates; various special cases are already
3923   // handled, so this is best done with a single constant-pool load.
3924   if (IsAllConstants)
3925     return SDValue();
3926
3927   // Let legalizer expand 2-wide build_vectors.
3928   if (EVTBits == 64) {
3929     if (NumNonZero == 1) {
3930       // One half is zero or undef.
3931       unsigned Idx = CountTrailingZeros_32(NonZeros);
3932       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3933                                  Op.getOperand(Idx));
3934       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3935                                          Subtarget->hasSSE2(), DAG);
3936     }
3937     return SDValue();
3938   }
3939
3940   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3941   if (EVTBits == 8 && NumElems == 16) {
3942     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3943                                         *this);
3944     if (V.getNode()) return V;
3945   }
3946
3947   if (EVTBits == 16 && NumElems == 8) {
3948     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3949                                         *this);
3950     if (V.getNode()) return V;
3951   }
3952
3953   // If element VT is == 32 bits, turn it into a number of shuffles.
3954   SmallVector<SDValue, 8> V;
3955   V.resize(NumElems);
3956   if (NumElems == 4 && NumZero > 0) {
3957     for (unsigned i = 0; i < 4; ++i) {
3958       bool isZero = !(NonZeros & (1 << i));
3959       if (isZero)
3960         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3961       else
3962         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3963     }
3964
3965     for (unsigned i = 0; i < 2; ++i) {
3966       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3967         default: break;
3968         case 0:
3969           V[i] = V[i*2];  // Must be a zero vector.
3970           break;
3971         case 1:
3972           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3973           break;
3974         case 2:
3975           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3976           break;
3977         case 3:
3978           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3979           break;
3980       }
3981     }
3982
3983     SmallVector<int, 8> MaskVec;
3984     bool Reverse = (NonZeros & 0x3) == 2;
3985     for (unsigned i = 0; i < 2; ++i)
3986       MaskVec.push_back(Reverse ? 1-i : i);
3987     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3988     for (unsigned i = 0; i < 2; ++i)
3989       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3990     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3991   }
3992
3993   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3994     // Check for a build vector of consecutive loads.
3995     for (unsigned i = 0; i < NumElems; ++i)
3996       V[i] = Op.getOperand(i);
3997
3998     // Check for elements which are consecutive loads.
3999     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4000     if (LD.getNode())
4001       return LD;
4002
4003     // For SSE 4.1, use inserts into undef.
4004     if (getSubtarget()->hasSSE41()) {
4005       V[0] = DAG.getUNDEF(VT);
4006       for (unsigned i = 0; i < NumElems; ++i)
4007         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4008           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4009                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4010       return V[0];
4011     }
4012
4013     // Otherwise, expand into a number of unpckl*
4014     // e.g. for v4f32
4015     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4016     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4017     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4018     for (unsigned i = 0; i < NumElems; ++i)
4019       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4020     NumElems >>= 1;
4021     while (NumElems != 0) {
4022       for (unsigned i = 0; i < NumElems; ++i)
4023         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4024       NumElems >>= 1;
4025     }
4026     return V[0];
4027   }
4028   return SDValue();
4029 }
4030
4031 SDValue
4032 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4033   // We support concatenate two MMX registers and place them in a MMX
4034   // register.  This is better than doing a stack convert.
4035   DebugLoc dl = Op.getDebugLoc();
4036   EVT ResVT = Op.getValueType();
4037   assert(Op.getNumOperands() == 2);
4038   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4039          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4040   int Mask[2];
4041   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4042   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4043   InVec = Op.getOperand(1);
4044   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4045     unsigned NumElts = ResVT.getVectorNumElements();
4046     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4047     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4048                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4049   } else {
4050     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4051     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4052     Mask[0] = 0; Mask[1] = 2;
4053     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4054   }
4055   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4056 }
4057
4058 // v8i16 shuffles - Prefer shuffles in the following order:
4059 // 1. [all]   pshuflw, pshufhw, optional move
4060 // 2. [ssse3] 1 x pshufb
4061 // 3. [ssse3] 2 x pshufb + 1 x por
4062 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4063 static
4064 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4065                                  SelectionDAG &DAG,
4066                                  const X86TargetLowering &TLI) {
4067   SDValue V1 = SVOp->getOperand(0);
4068   SDValue V2 = SVOp->getOperand(1);
4069   DebugLoc dl = SVOp->getDebugLoc();
4070   SmallVector<int, 8> MaskVals;
4071
4072   // Determine if more than 1 of the words in each of the low and high quadwords
4073   // of the result come from the same quadword of one of the two inputs.  Undef
4074   // mask values count as coming from any quadword, for better codegen.
4075   SmallVector<unsigned, 4> LoQuad(4);
4076   SmallVector<unsigned, 4> HiQuad(4);
4077   BitVector InputQuads(4);
4078   for (unsigned i = 0; i < 8; ++i) {
4079     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4080     int EltIdx = SVOp->getMaskElt(i);
4081     MaskVals.push_back(EltIdx);
4082     if (EltIdx < 0) {
4083       ++Quad[0];
4084       ++Quad[1];
4085       ++Quad[2];
4086       ++Quad[3];
4087       continue;
4088     }
4089     ++Quad[EltIdx / 4];
4090     InputQuads.set(EltIdx / 4);
4091   }
4092
4093   int BestLoQuad = -1;
4094   unsigned MaxQuad = 1;
4095   for (unsigned i = 0; i < 4; ++i) {
4096     if (LoQuad[i] > MaxQuad) {
4097       BestLoQuad = i;
4098       MaxQuad = LoQuad[i];
4099     }
4100   }
4101
4102   int BestHiQuad = -1;
4103   MaxQuad = 1;
4104   for (unsigned i = 0; i < 4; ++i) {
4105     if (HiQuad[i] > MaxQuad) {
4106       BestHiQuad = i;
4107       MaxQuad = HiQuad[i];
4108     }
4109   }
4110
4111   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4112   // of the two input vectors, shuffle them into one input vector so only a
4113   // single pshufb instruction is necessary. If There are more than 2 input
4114   // quads, disable the next transformation since it does not help SSSE3.
4115   bool V1Used = InputQuads[0] || InputQuads[1];
4116   bool V2Used = InputQuads[2] || InputQuads[3];
4117   if (TLI.getSubtarget()->hasSSSE3()) {
4118     if (InputQuads.count() == 2 && V1Used && V2Used) {
4119       BestLoQuad = InputQuads.find_first();
4120       BestHiQuad = InputQuads.find_next(BestLoQuad);
4121     }
4122     if (InputQuads.count() > 2) {
4123       BestLoQuad = -1;
4124       BestHiQuad = -1;
4125     }
4126   }
4127
4128   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4129   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4130   // words from all 4 input quadwords.
4131   SDValue NewV;
4132   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4133     SmallVector<int, 8> MaskV;
4134     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4135     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4136     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4137                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4138                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4139     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4140
4141     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4142     // source words for the shuffle, to aid later transformations.
4143     bool AllWordsInNewV = true;
4144     bool InOrder[2] = { true, true };
4145     for (unsigned i = 0; i != 8; ++i) {
4146       int idx = MaskVals[i];
4147       if (idx != (int)i)
4148         InOrder[i/4] = false;
4149       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4150         continue;
4151       AllWordsInNewV = false;
4152       break;
4153     }
4154
4155     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4156     if (AllWordsInNewV) {
4157       for (int i = 0; i != 8; ++i) {
4158         int idx = MaskVals[i];
4159         if (idx < 0)
4160           continue;
4161         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4162         if ((idx != i) && idx < 4)
4163           pshufhw = false;
4164         if ((idx != i) && idx > 3)
4165           pshuflw = false;
4166       }
4167       V1 = NewV;
4168       V2Used = false;
4169       BestLoQuad = 0;
4170       BestHiQuad = 1;
4171     }
4172
4173     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4174     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4175     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4176       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4177                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4178     }
4179   }
4180
4181   // If we have SSSE3, and all words of the result are from 1 input vector,
4182   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4183   // is present, fall back to case 4.
4184   if (TLI.getSubtarget()->hasSSSE3()) {
4185     SmallVector<SDValue,16> pshufbMask;
4186
4187     // If we have elements from both input vectors, set the high bit of the
4188     // shuffle mask element to zero out elements that come from V2 in the V1
4189     // mask, and elements that come from V1 in the V2 mask, so that the two
4190     // results can be OR'd together.
4191     bool TwoInputs = V1Used && V2Used;
4192     for (unsigned i = 0; i != 8; ++i) {
4193       int EltIdx = MaskVals[i] * 2;
4194       if (TwoInputs && (EltIdx >= 16)) {
4195         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4196         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4197         continue;
4198       }
4199       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4200       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4201     }
4202     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4203     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4204                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4205                                  MVT::v16i8, &pshufbMask[0], 16));
4206     if (!TwoInputs)
4207       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4208
4209     // Calculate the shuffle mask for the second input, shuffle it, and
4210     // OR it with the first shuffled input.
4211     pshufbMask.clear();
4212     for (unsigned i = 0; i != 8; ++i) {
4213       int EltIdx = MaskVals[i] * 2;
4214       if (EltIdx < 16) {
4215         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4216         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4217         continue;
4218       }
4219       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4220       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4221     }
4222     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4223     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4224                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4225                                  MVT::v16i8, &pshufbMask[0], 16));
4226     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4227     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4228   }
4229
4230   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4231   // and update MaskVals with new element order.
4232   BitVector InOrder(8);
4233   if (BestLoQuad >= 0) {
4234     SmallVector<int, 8> MaskV;
4235     for (int i = 0; i != 4; ++i) {
4236       int idx = MaskVals[i];
4237       if (idx < 0) {
4238         MaskV.push_back(-1);
4239         InOrder.set(i);
4240       } else if ((idx / 4) == BestLoQuad) {
4241         MaskV.push_back(idx & 3);
4242         InOrder.set(i);
4243       } else {
4244         MaskV.push_back(-1);
4245       }
4246     }
4247     for (unsigned i = 4; i != 8; ++i)
4248       MaskV.push_back(i);
4249     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4250                                 &MaskV[0]);
4251   }
4252
4253   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4254   // and update MaskVals with the new element order.
4255   if (BestHiQuad >= 0) {
4256     SmallVector<int, 8> MaskV;
4257     for (unsigned i = 0; i != 4; ++i)
4258       MaskV.push_back(i);
4259     for (unsigned i = 4; i != 8; ++i) {
4260       int idx = MaskVals[i];
4261       if (idx < 0) {
4262         MaskV.push_back(-1);
4263         InOrder.set(i);
4264       } else if ((idx / 4) == BestHiQuad) {
4265         MaskV.push_back((idx & 3) + 4);
4266         InOrder.set(i);
4267       } else {
4268         MaskV.push_back(-1);
4269       }
4270     }
4271     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4272                                 &MaskV[0]);
4273   }
4274
4275   // In case BestHi & BestLo were both -1, which means each quadword has a word
4276   // from each of the four input quadwords, calculate the InOrder bitvector now
4277   // before falling through to the insert/extract cleanup.
4278   if (BestLoQuad == -1 && BestHiQuad == -1) {
4279     NewV = V1;
4280     for (int i = 0; i != 8; ++i)
4281       if (MaskVals[i] < 0 || MaskVals[i] == i)
4282         InOrder.set(i);
4283   }
4284
4285   // The other elements are put in the right place using pextrw and pinsrw.
4286   for (unsigned i = 0; i != 8; ++i) {
4287     if (InOrder[i])
4288       continue;
4289     int EltIdx = MaskVals[i];
4290     if (EltIdx < 0)
4291       continue;
4292     SDValue ExtOp = (EltIdx < 8)
4293     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4294                   DAG.getIntPtrConstant(EltIdx))
4295     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4296                   DAG.getIntPtrConstant(EltIdx - 8));
4297     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4298                        DAG.getIntPtrConstant(i));
4299   }
4300   return NewV;
4301 }
4302
4303 // v16i8 shuffles - Prefer shuffles in the following order:
4304 // 1. [ssse3] 1 x pshufb
4305 // 2. [ssse3] 2 x pshufb + 1 x por
4306 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4307 static
4308 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4309                                  SelectionDAG &DAG,
4310                                  const X86TargetLowering &TLI) {
4311   SDValue V1 = SVOp->getOperand(0);
4312   SDValue V2 = SVOp->getOperand(1);
4313   DebugLoc dl = SVOp->getDebugLoc();
4314   SmallVector<int, 16> MaskVals;
4315   SVOp->getMask(MaskVals);
4316
4317   // If we have SSSE3, case 1 is generated when all result bytes come from
4318   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4319   // present, fall back to case 3.
4320   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4321   bool V1Only = true;
4322   bool V2Only = true;
4323   for (unsigned i = 0; i < 16; ++i) {
4324     int EltIdx = MaskVals[i];
4325     if (EltIdx < 0)
4326       continue;
4327     if (EltIdx < 16)
4328       V2Only = false;
4329     else
4330       V1Only = false;
4331   }
4332
4333   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4334   if (TLI.getSubtarget()->hasSSSE3()) {
4335     SmallVector<SDValue,16> pshufbMask;
4336
4337     // If all result elements are from one input vector, then only translate
4338     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4339     //
4340     // Otherwise, we have elements from both input vectors, and must zero out
4341     // elements that come from V2 in the first mask, and V1 in the second mask
4342     // so that we can OR them together.
4343     bool TwoInputs = !(V1Only || V2Only);
4344     for (unsigned i = 0; i != 16; ++i) {
4345       int EltIdx = MaskVals[i];
4346       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4347         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4348         continue;
4349       }
4350       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4351     }
4352     // If all the elements are from V2, assign it to V1 and return after
4353     // building the first pshufb.
4354     if (V2Only)
4355       V1 = V2;
4356     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4357                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4358                                  MVT::v16i8, &pshufbMask[0], 16));
4359     if (!TwoInputs)
4360       return V1;
4361
4362     // Calculate the shuffle mask for the second input, shuffle it, and
4363     // OR it with the first shuffled input.
4364     pshufbMask.clear();
4365     for (unsigned i = 0; i != 16; ++i) {
4366       int EltIdx = MaskVals[i];
4367       if (EltIdx < 16) {
4368         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4369         continue;
4370       }
4371       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4372     }
4373     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4374                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4375                                  MVT::v16i8, &pshufbMask[0], 16));
4376     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4377   }
4378
4379   // No SSSE3 - Calculate in place words and then fix all out of place words
4380   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4381   // the 16 different words that comprise the two doublequadword input vectors.
4382   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4383   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4384   SDValue NewV = V2Only ? V2 : V1;
4385   for (int i = 0; i != 8; ++i) {
4386     int Elt0 = MaskVals[i*2];
4387     int Elt1 = MaskVals[i*2+1];
4388
4389     // This word of the result is all undef, skip it.
4390     if (Elt0 < 0 && Elt1 < 0)
4391       continue;
4392
4393     // This word of the result is already in the correct place, skip it.
4394     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4395       continue;
4396     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4397       continue;
4398
4399     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4400     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4401     SDValue InsElt;
4402
4403     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4404     // using a single extract together, load it and store it.
4405     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4406       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4407                            DAG.getIntPtrConstant(Elt1 / 2));
4408       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4409                         DAG.getIntPtrConstant(i));
4410       continue;
4411     }
4412
4413     // If Elt1 is defined, extract it from the appropriate source.  If the
4414     // source byte is not also odd, shift the extracted word left 8 bits
4415     // otherwise clear the bottom 8 bits if we need to do an or.
4416     if (Elt1 >= 0) {
4417       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4418                            DAG.getIntPtrConstant(Elt1 / 2));
4419       if ((Elt1 & 1) == 0)
4420         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4421                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4422       else if (Elt0 >= 0)
4423         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4424                              DAG.getConstant(0xFF00, MVT::i16));
4425     }
4426     // If Elt0 is defined, extract it from the appropriate source.  If the
4427     // source byte is not also even, shift the extracted word right 8 bits. If
4428     // Elt1 was also defined, OR the extracted values together before
4429     // inserting them in the result.
4430     if (Elt0 >= 0) {
4431       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4432                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4433       if ((Elt0 & 1) != 0)
4434         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4435                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4436       else if (Elt1 >= 0)
4437         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4438                              DAG.getConstant(0x00FF, MVT::i16));
4439       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4440                          : InsElt0;
4441     }
4442     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4443                        DAG.getIntPtrConstant(i));
4444   }
4445   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4446 }
4447
4448 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4449 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4450 /// done when every pair / quad of shuffle mask elements point to elements in
4451 /// the right sequence. e.g.
4452 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4453 static
4454 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4455                                  SelectionDAG &DAG,
4456                                  const TargetLowering &TLI, DebugLoc dl) {
4457   EVT VT = SVOp->getValueType(0);
4458   SDValue V1 = SVOp->getOperand(0);
4459   SDValue V2 = SVOp->getOperand(1);
4460   unsigned NumElems = VT.getVectorNumElements();
4461   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4462   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4463   EVT NewVT = MaskVT;
4464   switch (VT.getSimpleVT().SimpleTy) {
4465   default: assert(false && "Unexpected!");
4466   case MVT::v4f32: NewVT = MVT::v2f64; break;
4467   case MVT::v4i32: NewVT = MVT::v2i64; break;
4468   case MVT::v8i16: NewVT = MVT::v4i32; break;
4469   case MVT::v16i8: NewVT = MVT::v4i32; break;
4470   }
4471
4472   if (NewWidth == 2) {
4473     if (VT.isInteger())
4474       NewVT = MVT::v2i64;
4475     else
4476       NewVT = MVT::v2f64;
4477   }
4478   int Scale = NumElems / NewWidth;
4479   SmallVector<int, 8> MaskVec;
4480   for (unsigned i = 0; i < NumElems; i += Scale) {
4481     int StartIdx = -1;
4482     for (int j = 0; j < Scale; ++j) {
4483       int EltIdx = SVOp->getMaskElt(i+j);
4484       if (EltIdx < 0)
4485         continue;
4486       if (StartIdx == -1)
4487         StartIdx = EltIdx - (EltIdx % Scale);
4488       if (EltIdx != StartIdx + j)
4489         return SDValue();
4490     }
4491     if (StartIdx == -1)
4492       MaskVec.push_back(-1);
4493     else
4494       MaskVec.push_back(StartIdx / Scale);
4495   }
4496
4497   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4498   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4499   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4500 }
4501
4502 /// getVZextMovL - Return a zero-extending vector move low node.
4503 ///
4504 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4505                             SDValue SrcOp, SelectionDAG &DAG,
4506                             const X86Subtarget *Subtarget, DebugLoc dl) {
4507   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4508     LoadSDNode *LD = NULL;
4509     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4510       LD = dyn_cast<LoadSDNode>(SrcOp);
4511     if (!LD) {
4512       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4513       // instead.
4514       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4515       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4516           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4517           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4518           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4519         // PR2108
4520         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4521         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4522                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4523                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4524                                                    OpVT,
4525                                                    SrcOp.getOperand(0)
4526                                                           .getOperand(0))));
4527       }
4528     }
4529   }
4530
4531   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4532                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4533                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4534                                              OpVT, SrcOp)));
4535 }
4536
4537 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4538 /// shuffles.
4539 static SDValue
4540 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4541   SDValue V1 = SVOp->getOperand(0);
4542   SDValue V2 = SVOp->getOperand(1);
4543   DebugLoc dl = SVOp->getDebugLoc();
4544   EVT VT = SVOp->getValueType(0);
4545
4546   SmallVector<std::pair<int, int>, 8> Locs;
4547   Locs.resize(4);
4548   SmallVector<int, 8> Mask1(4U, -1);
4549   SmallVector<int, 8> PermMask;
4550   SVOp->getMask(PermMask);
4551
4552   unsigned NumHi = 0;
4553   unsigned NumLo = 0;
4554   for (unsigned i = 0; i != 4; ++i) {
4555     int Idx = PermMask[i];
4556     if (Idx < 0) {
4557       Locs[i] = std::make_pair(-1, -1);
4558     } else {
4559       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4560       if (Idx < 4) {
4561         Locs[i] = std::make_pair(0, NumLo);
4562         Mask1[NumLo] = Idx;
4563         NumLo++;
4564       } else {
4565         Locs[i] = std::make_pair(1, NumHi);
4566         if (2+NumHi < 4)
4567           Mask1[2+NumHi] = Idx;
4568         NumHi++;
4569       }
4570     }
4571   }
4572
4573   if (NumLo <= 2 && NumHi <= 2) {
4574     // If no more than two elements come from either vector. This can be
4575     // implemented with two shuffles. First shuffle gather the elements.
4576     // The second shuffle, which takes the first shuffle as both of its
4577     // vector operands, put the elements into the right order.
4578     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4579
4580     SmallVector<int, 8> Mask2(4U, -1);
4581
4582     for (unsigned i = 0; i != 4; ++i) {
4583       if (Locs[i].first == -1)
4584         continue;
4585       else {
4586         unsigned Idx = (i < 2) ? 0 : 4;
4587         Idx += Locs[i].first * 2 + Locs[i].second;
4588         Mask2[i] = Idx;
4589       }
4590     }
4591
4592     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4593   } else if (NumLo == 3 || NumHi == 3) {
4594     // Otherwise, we must have three elements from one vector, call it X, and
4595     // one element from the other, call it Y.  First, use a shufps to build an
4596     // intermediate vector with the one element from Y and the element from X
4597     // that will be in the same half in the final destination (the indexes don't
4598     // matter). Then, use a shufps to build the final vector, taking the half
4599     // containing the element from Y from the intermediate, and the other half
4600     // from X.
4601     if (NumHi == 3) {
4602       // Normalize it so the 3 elements come from V1.
4603       CommuteVectorShuffleMask(PermMask, VT);
4604       std::swap(V1, V2);
4605     }
4606
4607     // Find the element from V2.
4608     unsigned HiIndex;
4609     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4610       int Val = PermMask[HiIndex];
4611       if (Val < 0)
4612         continue;
4613       if (Val >= 4)
4614         break;
4615     }
4616
4617     Mask1[0] = PermMask[HiIndex];
4618     Mask1[1] = -1;
4619     Mask1[2] = PermMask[HiIndex^1];
4620     Mask1[3] = -1;
4621     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4622
4623     if (HiIndex >= 2) {
4624       Mask1[0] = PermMask[0];
4625       Mask1[1] = PermMask[1];
4626       Mask1[2] = HiIndex & 1 ? 6 : 4;
4627       Mask1[3] = HiIndex & 1 ? 4 : 6;
4628       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4629     } else {
4630       Mask1[0] = HiIndex & 1 ? 2 : 0;
4631       Mask1[1] = HiIndex & 1 ? 0 : 2;
4632       Mask1[2] = PermMask[2];
4633       Mask1[3] = PermMask[3];
4634       if (Mask1[2] >= 0)
4635         Mask1[2] += 4;
4636       if (Mask1[3] >= 0)
4637         Mask1[3] += 4;
4638       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4639     }
4640   }
4641
4642   // Break it into (shuffle shuffle_hi, shuffle_lo).
4643   Locs.clear();
4644   SmallVector<int,8> LoMask(4U, -1);
4645   SmallVector<int,8> HiMask(4U, -1);
4646
4647   SmallVector<int,8> *MaskPtr = &LoMask;
4648   unsigned MaskIdx = 0;
4649   unsigned LoIdx = 0;
4650   unsigned HiIdx = 2;
4651   for (unsigned i = 0; i != 4; ++i) {
4652     if (i == 2) {
4653       MaskPtr = &HiMask;
4654       MaskIdx = 1;
4655       LoIdx = 0;
4656       HiIdx = 2;
4657     }
4658     int Idx = PermMask[i];
4659     if (Idx < 0) {
4660       Locs[i] = std::make_pair(-1, -1);
4661     } else if (Idx < 4) {
4662       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4663       (*MaskPtr)[LoIdx] = Idx;
4664       LoIdx++;
4665     } else {
4666       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4667       (*MaskPtr)[HiIdx] = Idx;
4668       HiIdx++;
4669     }
4670   }
4671
4672   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4673   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4674   SmallVector<int, 8> MaskOps;
4675   for (unsigned i = 0; i != 4; ++i) {
4676     if (Locs[i].first == -1) {
4677       MaskOps.push_back(-1);
4678     } else {
4679       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4680       MaskOps.push_back(Idx);
4681     }
4682   }
4683   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4684 }
4685
4686 SDValue
4687 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4688   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4689   SDValue V1 = Op.getOperand(0);
4690   SDValue V2 = Op.getOperand(1);
4691   EVT VT = Op.getValueType();
4692   DebugLoc dl = Op.getDebugLoc();
4693   unsigned NumElems = VT.getVectorNumElements();
4694   bool isMMX = VT.getSizeInBits() == 64;
4695   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4696   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4697   bool V1IsSplat = false;
4698   bool V2IsSplat = false;
4699
4700   if (isZeroShuffle(SVOp))
4701     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4702
4703   // Promote splats to v4f32.
4704   if (SVOp->isSplat()) {
4705     if (isMMX || NumElems < 4)
4706       return Op;
4707     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4708   }
4709
4710   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4711   // do it!
4712   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4713     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4714     if (NewOp.getNode())
4715       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4716                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4717   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4718     // FIXME: Figure out a cleaner way to do this.
4719     // Try to make use of movq to zero out the top part.
4720     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4721       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4722       if (NewOp.getNode()) {
4723         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4724           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4725                               DAG, Subtarget, dl);
4726       }
4727     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4728       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4729       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4730         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4731                             DAG, Subtarget, dl);
4732     }
4733   }
4734
4735   if (X86::isPSHUFDMask(SVOp))
4736     return Op;
4737
4738   // Check if this can be converted into a logical shift.
4739   bool isLeft = false;
4740   unsigned ShAmt = 0;
4741   SDValue ShVal;
4742   bool isShift = getSubtarget()->hasSSE2() &&
4743     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4744   if (isShift && ShVal.hasOneUse()) {
4745     // If the shifted value has multiple uses, it may be cheaper to use
4746     // v_set0 + movlhps or movhlps, etc.
4747     EVT EltVT = VT.getVectorElementType();
4748     ShAmt *= EltVT.getSizeInBits();
4749     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4750   }
4751
4752   if (X86::isMOVLMask(SVOp)) {
4753     if (V1IsUndef)
4754       return V2;
4755     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4756       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4757     if (!isMMX)
4758       return Op;
4759   }
4760
4761   // FIXME: fold these into legal mask.
4762   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4763                  X86::isMOVSLDUPMask(SVOp) ||
4764                  X86::isMOVHLPSMask(SVOp) ||
4765                  X86::isMOVLHPSMask(SVOp) ||
4766                  X86::isMOVLPMask(SVOp)))
4767     return Op;
4768
4769   if (ShouldXformToMOVHLPS(SVOp) ||
4770       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4771     return CommuteVectorShuffle(SVOp, DAG);
4772
4773   if (isShift) {
4774     // No better options. Use a vshl / vsrl.
4775     EVT EltVT = VT.getVectorElementType();
4776     ShAmt *= EltVT.getSizeInBits();
4777     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4778   }
4779
4780   bool Commuted = false;
4781   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4782   // 1,1,1,1 -> v8i16 though.
4783   V1IsSplat = isSplatVector(V1.getNode());
4784   V2IsSplat = isSplatVector(V2.getNode());
4785
4786   // Canonicalize the splat or undef, if present, to be on the RHS.
4787   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4788     Op = CommuteVectorShuffle(SVOp, DAG);
4789     SVOp = cast<ShuffleVectorSDNode>(Op);
4790     V1 = SVOp->getOperand(0);
4791     V2 = SVOp->getOperand(1);
4792     std::swap(V1IsSplat, V2IsSplat);
4793     std::swap(V1IsUndef, V2IsUndef);
4794     Commuted = true;
4795   }
4796
4797   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4798     // Shuffling low element of v1 into undef, just return v1.
4799     if (V2IsUndef)
4800       return V1;
4801     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4802     // the instruction selector will not match, so get a canonical MOVL with
4803     // swapped operands to undo the commute.
4804     return getMOVL(DAG, dl, VT, V2, V1);
4805   }
4806
4807   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4808       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4809       X86::isUNPCKLMask(SVOp) ||
4810       X86::isUNPCKHMask(SVOp))
4811     return Op;
4812
4813   if (V2IsSplat) {
4814     // Normalize mask so all entries that point to V2 points to its first
4815     // element then try to match unpck{h|l} again. If match, return a
4816     // new vector_shuffle with the corrected mask.
4817     SDValue NewMask = NormalizeMask(SVOp, DAG);
4818     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4819     if (NSVOp != SVOp) {
4820       if (X86::isUNPCKLMask(NSVOp, true)) {
4821         return NewMask;
4822       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4823         return NewMask;
4824       }
4825     }
4826   }
4827
4828   if (Commuted) {
4829     // Commute is back and try unpck* again.
4830     // FIXME: this seems wrong.
4831     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4832     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4833     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4834         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4835         X86::isUNPCKLMask(NewSVOp) ||
4836         X86::isUNPCKHMask(NewSVOp))
4837       return NewOp;
4838   }
4839
4840   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4841
4842   // Normalize the node to match x86 shuffle ops if needed
4843   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4844     return CommuteVectorShuffle(SVOp, DAG);
4845
4846   // Check for legal shuffle and return?
4847   SmallVector<int, 16> PermMask;
4848   SVOp->getMask(PermMask);
4849   if (isShuffleMaskLegal(PermMask, VT))
4850     return Op;
4851
4852   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4853   if (VT == MVT::v8i16) {
4854     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4855     if (NewOp.getNode())
4856       return NewOp;
4857   }
4858
4859   if (VT == MVT::v16i8) {
4860     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4861     if (NewOp.getNode())
4862       return NewOp;
4863   }
4864
4865   // Handle all 4 wide cases with a number of shuffles except for MMX.
4866   if (NumElems == 4 && !isMMX)
4867     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4868
4869   return SDValue();
4870 }
4871
4872 SDValue
4873 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4874                                                 SelectionDAG &DAG) const {
4875   EVT VT = Op.getValueType();
4876   DebugLoc dl = Op.getDebugLoc();
4877   if (VT.getSizeInBits() == 8) {
4878     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4879                                     Op.getOperand(0), Op.getOperand(1));
4880     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4881                                     DAG.getValueType(VT));
4882     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4883   } else if (VT.getSizeInBits() == 16) {
4884     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4885     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4886     if (Idx == 0)
4887       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4888                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4889                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4890                                                  MVT::v4i32,
4891                                                  Op.getOperand(0)),
4892                                      Op.getOperand(1)));
4893     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4894                                     Op.getOperand(0), Op.getOperand(1));
4895     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4896                                     DAG.getValueType(VT));
4897     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4898   } else if (VT == MVT::f32) {
4899     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4900     // the result back to FR32 register. It's only worth matching if the
4901     // result has a single use which is a store or a bitcast to i32.  And in
4902     // the case of a store, it's not worth it if the index is a constant 0,
4903     // because a MOVSSmr can be used instead, which is smaller and faster.
4904     if (!Op.hasOneUse())
4905       return SDValue();
4906     SDNode *User = *Op.getNode()->use_begin();
4907     if ((User->getOpcode() != ISD::STORE ||
4908          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4909           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4910         (User->getOpcode() != ISD::BIT_CONVERT ||
4911          User->getValueType(0) != MVT::i32))
4912       return SDValue();
4913     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4914                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4915                                               Op.getOperand(0)),
4916                                               Op.getOperand(1));
4917     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4918   } else if (VT == MVT::i32) {
4919     // ExtractPS works with constant index.
4920     if (isa<ConstantSDNode>(Op.getOperand(1)))
4921       return Op;
4922   }
4923   return SDValue();
4924 }
4925
4926
4927 SDValue
4928 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4929                                            SelectionDAG &DAG) const {
4930   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4931     return SDValue();
4932
4933   if (Subtarget->hasSSE41()) {
4934     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4935     if (Res.getNode())
4936       return Res;
4937   }
4938
4939   EVT VT = Op.getValueType();
4940   DebugLoc dl = Op.getDebugLoc();
4941   // TODO: handle v16i8.
4942   if (VT.getSizeInBits() == 16) {
4943     SDValue Vec = Op.getOperand(0);
4944     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4945     if (Idx == 0)
4946       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4947                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4948                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4949                                                  MVT::v4i32, Vec),
4950                                      Op.getOperand(1)));
4951     // Transform it so it match pextrw which produces a 32-bit result.
4952     EVT EltVT = MVT::i32;
4953     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4954                                     Op.getOperand(0), Op.getOperand(1));
4955     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4956                                     DAG.getValueType(VT));
4957     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4958   } else if (VT.getSizeInBits() == 32) {
4959     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4960     if (Idx == 0)
4961       return Op;
4962
4963     // SHUFPS the element to the lowest double word, then movss.
4964     int Mask[4] = { Idx, -1, -1, -1 };
4965     EVT VVT = Op.getOperand(0).getValueType();
4966     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4967                                        DAG.getUNDEF(VVT), Mask);
4968     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4969                        DAG.getIntPtrConstant(0));
4970   } else if (VT.getSizeInBits() == 64) {
4971     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4972     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4973     //        to match extract_elt for f64.
4974     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4975     if (Idx == 0)
4976       return Op;
4977
4978     // UNPCKHPD the element to the lowest double word, then movsd.
4979     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4980     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4981     int Mask[2] = { 1, -1 };
4982     EVT VVT = Op.getOperand(0).getValueType();
4983     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4984                                        DAG.getUNDEF(VVT), Mask);
4985     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4986                        DAG.getIntPtrConstant(0));
4987   }
4988
4989   return SDValue();
4990 }
4991
4992 SDValue
4993 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4994                                                SelectionDAG &DAG) const {
4995   EVT VT = Op.getValueType();
4996   EVT EltVT = VT.getVectorElementType();
4997   DebugLoc dl = Op.getDebugLoc();
4998
4999   SDValue N0 = Op.getOperand(0);
5000   SDValue N1 = Op.getOperand(1);
5001   SDValue N2 = Op.getOperand(2);
5002
5003   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5004       isa<ConstantSDNode>(N2)) {
5005     unsigned Opc;
5006     if (VT == MVT::v8i16)
5007       Opc = X86ISD::PINSRW;
5008     else if (VT == MVT::v4i16)
5009       Opc = X86ISD::MMX_PINSRW;
5010     else if (VT == MVT::v16i8)
5011       Opc = X86ISD::PINSRB;
5012     else
5013       Opc = X86ISD::PINSRB;
5014
5015     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5016     // argument.
5017     if (N1.getValueType() != MVT::i32)
5018       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5019     if (N2.getValueType() != MVT::i32)
5020       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5021     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5022   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5023     // Bits [7:6] of the constant are the source select.  This will always be
5024     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5025     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5026     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5027     // Bits [5:4] of the constant are the destination select.  This is the
5028     //  value of the incoming immediate.
5029     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5030     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5031     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5032     // Create this as a scalar to vector..
5033     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5034     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5035   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5036     // PINSR* works with constant index.
5037     return Op;
5038   }
5039   return SDValue();
5040 }
5041
5042 SDValue
5043 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5044   EVT VT = Op.getValueType();
5045   EVT EltVT = VT.getVectorElementType();
5046
5047   if (Subtarget->hasSSE41())
5048     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5049
5050   if (EltVT == MVT::i8)
5051     return SDValue();
5052
5053   DebugLoc dl = Op.getDebugLoc();
5054   SDValue N0 = Op.getOperand(0);
5055   SDValue N1 = Op.getOperand(1);
5056   SDValue N2 = Op.getOperand(2);
5057
5058   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5059     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5060     // as its second argument.
5061     if (N1.getValueType() != MVT::i32)
5062       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5063     if (N2.getValueType() != MVT::i32)
5064       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5065     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5066                        dl, VT, N0, N1, N2);
5067   }
5068   return SDValue();
5069 }
5070
5071 SDValue
5072 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5073   DebugLoc dl = Op.getDebugLoc();
5074
5075   if (Op.getValueType() == MVT::v1i64 &&
5076       Op.getOperand(0).getValueType() == MVT::i64)
5077     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5078
5079   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5080   EVT VT = MVT::v2i32;
5081   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5082   default: break;
5083   case MVT::v16i8:
5084   case MVT::v8i16:
5085     VT = MVT::v4i32;
5086     break;
5087   }
5088   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5089                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5090 }
5091
5092 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5093 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5094 // one of the above mentioned nodes. It has to be wrapped because otherwise
5095 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5096 // be used to form addressing mode. These wrapped nodes will be selected
5097 // into MOV32ri.
5098 SDValue
5099 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5100   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5101
5102   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5103   // global base reg.
5104   unsigned char OpFlag = 0;
5105   unsigned WrapperKind = X86ISD::Wrapper;
5106   CodeModel::Model M = getTargetMachine().getCodeModel();
5107
5108   if (Subtarget->isPICStyleRIPRel() &&
5109       (M == CodeModel::Small || M == CodeModel::Kernel))
5110     WrapperKind = X86ISD::WrapperRIP;
5111   else if (Subtarget->isPICStyleGOT())
5112     OpFlag = X86II::MO_GOTOFF;
5113   else if (Subtarget->isPICStyleStubPIC())
5114     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5115
5116   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5117                                              CP->getAlignment(),
5118                                              CP->getOffset(), OpFlag);
5119   DebugLoc DL = CP->getDebugLoc();
5120   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5121   // With PIC, the address is actually $g + Offset.
5122   if (OpFlag) {
5123     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5124                          DAG.getNode(X86ISD::GlobalBaseReg,
5125                                      DebugLoc(), getPointerTy()),
5126                          Result);
5127   }
5128
5129   return Result;
5130 }
5131
5132 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5133   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5134
5135   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5136   // global base reg.
5137   unsigned char OpFlag = 0;
5138   unsigned WrapperKind = X86ISD::Wrapper;
5139   CodeModel::Model M = getTargetMachine().getCodeModel();
5140
5141   if (Subtarget->isPICStyleRIPRel() &&
5142       (M == CodeModel::Small || M == CodeModel::Kernel))
5143     WrapperKind = X86ISD::WrapperRIP;
5144   else if (Subtarget->isPICStyleGOT())
5145     OpFlag = X86II::MO_GOTOFF;
5146   else if (Subtarget->isPICStyleStubPIC())
5147     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5148
5149   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5150                                           OpFlag);
5151   DebugLoc DL = JT->getDebugLoc();
5152   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5153
5154   // With PIC, the address is actually $g + Offset.
5155   if (OpFlag) {
5156     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5157                          DAG.getNode(X86ISD::GlobalBaseReg,
5158                                      DebugLoc(), getPointerTy()),
5159                          Result);
5160   }
5161
5162   return Result;
5163 }
5164
5165 SDValue
5166 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5167   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5168
5169   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5170   // global base reg.
5171   unsigned char OpFlag = 0;
5172   unsigned WrapperKind = X86ISD::Wrapper;
5173   CodeModel::Model M = getTargetMachine().getCodeModel();
5174
5175   if (Subtarget->isPICStyleRIPRel() &&
5176       (M == CodeModel::Small || M == CodeModel::Kernel))
5177     WrapperKind = X86ISD::WrapperRIP;
5178   else if (Subtarget->isPICStyleGOT())
5179     OpFlag = X86II::MO_GOTOFF;
5180   else if (Subtarget->isPICStyleStubPIC())
5181     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5182
5183   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5184
5185   DebugLoc DL = Op.getDebugLoc();
5186   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5187
5188
5189   // With PIC, the address is actually $g + Offset.
5190   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5191       !Subtarget->is64Bit()) {
5192     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5193                          DAG.getNode(X86ISD::GlobalBaseReg,
5194                                      DebugLoc(), getPointerTy()),
5195                          Result);
5196   }
5197
5198   return Result;
5199 }
5200
5201 SDValue
5202 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5203   // Create the TargetBlockAddressAddress node.
5204   unsigned char OpFlags =
5205     Subtarget->ClassifyBlockAddressReference();
5206   CodeModel::Model M = getTargetMachine().getCodeModel();
5207   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5208   DebugLoc dl = Op.getDebugLoc();
5209   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5210                                        /*isTarget=*/true, OpFlags);
5211
5212   if (Subtarget->isPICStyleRIPRel() &&
5213       (M == CodeModel::Small || M == CodeModel::Kernel))
5214     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5215   else
5216     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5217
5218   // With PIC, the address is actually $g + Offset.
5219   if (isGlobalRelativeToPICBase(OpFlags)) {
5220     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5221                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5222                          Result);
5223   }
5224
5225   return Result;
5226 }
5227
5228 SDValue
5229 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5230                                       int64_t Offset,
5231                                       SelectionDAG &DAG) const {
5232   // Create the TargetGlobalAddress node, folding in the constant
5233   // offset if it is legal.
5234   unsigned char OpFlags =
5235     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5236   CodeModel::Model M = getTargetMachine().getCodeModel();
5237   SDValue Result;
5238   if (OpFlags == X86II::MO_NO_FLAG &&
5239       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5240     // A direct static reference to a global.
5241     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5242     Offset = 0;
5243   } else {
5244     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5245   }
5246
5247   if (Subtarget->isPICStyleRIPRel() &&
5248       (M == CodeModel::Small || M == CodeModel::Kernel))
5249     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5250   else
5251     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5252
5253   // With PIC, the address is actually $g + Offset.
5254   if (isGlobalRelativeToPICBase(OpFlags)) {
5255     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5256                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5257                          Result);
5258   }
5259
5260   // For globals that require a load from a stub to get the address, emit the
5261   // load.
5262   if (isGlobalStubReference(OpFlags))
5263     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5264                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5265
5266   // If there was a non-zero offset that we didn't fold, create an explicit
5267   // addition for it.
5268   if (Offset != 0)
5269     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5270                          DAG.getConstant(Offset, getPointerTy()));
5271
5272   return Result;
5273 }
5274
5275 SDValue
5276 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5277   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5278   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5279   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5280 }
5281
5282 static SDValue
5283 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5284            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5285            unsigned char OperandFlags) {
5286   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5287   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5288   DebugLoc dl = GA->getDebugLoc();
5289   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5290                                            GA->getValueType(0),
5291                                            GA->getOffset(),
5292                                            OperandFlags);
5293   if (InFlag) {
5294     SDValue Ops[] = { Chain,  TGA, *InFlag };
5295     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5296   } else {
5297     SDValue Ops[]  = { Chain, TGA };
5298     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5299   }
5300
5301   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5302   MFI->setAdjustsStack(true);
5303
5304   SDValue Flag = Chain.getValue(1);
5305   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5306 }
5307
5308 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5309 static SDValue
5310 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5311                                 const EVT PtrVT) {
5312   SDValue InFlag;
5313   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5314   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5315                                      DAG.getNode(X86ISD::GlobalBaseReg,
5316                                                  DebugLoc(), PtrVT), InFlag);
5317   InFlag = Chain.getValue(1);
5318
5319   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5320 }
5321
5322 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5323 static SDValue
5324 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5325                                 const EVT PtrVT) {
5326   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5327                     X86::RAX, X86II::MO_TLSGD);
5328 }
5329
5330 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5331 // "local exec" model.
5332 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5333                                    const EVT PtrVT, TLSModel::Model model,
5334                                    bool is64Bit) {
5335   DebugLoc dl = GA->getDebugLoc();
5336   // Get the Thread Pointer
5337   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5338                              DebugLoc(), PtrVT,
5339                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5340                                              MVT::i32));
5341
5342   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5343                                       NULL, 0, false, false, 0);
5344
5345   unsigned char OperandFlags = 0;
5346   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5347   // initialexec.
5348   unsigned WrapperKind = X86ISD::Wrapper;
5349   if (model == TLSModel::LocalExec) {
5350     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5351   } else if (is64Bit) {
5352     assert(model == TLSModel::InitialExec);
5353     OperandFlags = X86II::MO_GOTTPOFF;
5354     WrapperKind = X86ISD::WrapperRIP;
5355   } else {
5356     assert(model == TLSModel::InitialExec);
5357     OperandFlags = X86II::MO_INDNTPOFF;
5358   }
5359
5360   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5361   // exec)
5362   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5363                                            GA->getValueType(0),
5364                                            GA->getOffset(), OperandFlags);
5365   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5366
5367   if (model == TLSModel::InitialExec)
5368     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5369                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5370
5371   // The address of the thread local variable is the add of the thread
5372   // pointer with the offset of the variable.
5373   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5374 }
5375
5376 SDValue
5377 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5378
5379   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5380   const GlobalValue *GV = GA->getGlobal();
5381
5382   if (Subtarget->isTargetELF()) {
5383     // TODO: implement the "local dynamic" model
5384     // TODO: implement the "initial exec"model for pic executables
5385
5386     // If GV is an alias then use the aliasee for determining
5387     // thread-localness.
5388     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5389       GV = GA->resolveAliasedGlobal(false);
5390
5391     TLSModel::Model model
5392       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5393
5394     switch (model) {
5395       case TLSModel::GeneralDynamic:
5396       case TLSModel::LocalDynamic: // not implemented
5397         if (Subtarget->is64Bit())
5398           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5399         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5400
5401       case TLSModel::InitialExec:
5402       case TLSModel::LocalExec:
5403         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5404                                    Subtarget->is64Bit());
5405     }
5406   } else if (Subtarget->isTargetDarwin()) {
5407     // Darwin only has one model of TLS.  Lower to that.
5408     unsigned char OpFlag = 0;
5409     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5410                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5411
5412     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5413     // global base reg.
5414     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5415                   !Subtarget->is64Bit();
5416     if (PIC32)
5417       OpFlag = X86II::MO_TLVP_PIC_BASE;
5418     else
5419       OpFlag = X86II::MO_TLVP;
5420     DebugLoc DL = Op.getDebugLoc();
5421     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5422                                                 getPointerTy(),
5423                                                 GA->getOffset(), OpFlag);
5424     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5425
5426     // With PIC32, the address is actually $g + Offset.
5427     if (PIC32)
5428       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5429                            DAG.getNode(X86ISD::GlobalBaseReg,
5430                                        DebugLoc(), getPointerTy()),
5431                            Offset);
5432
5433     // Lowering the machine isd will make sure everything is in the right
5434     // location.
5435     SDValue Args[] = { Offset };
5436     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5437
5438     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5439     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5440     MFI->setAdjustsStack(true);
5441
5442     // And our return value (tls address) is in the standard call return value
5443     // location.
5444     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5445     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5446   }
5447
5448   assert(false &&
5449          "TLS not implemented for this target.");
5450
5451   llvm_unreachable("Unreachable");
5452   return SDValue();
5453 }
5454
5455
5456 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5457 /// take a 2 x i32 value to shift plus a shift amount.
5458 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5459   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5460   EVT VT = Op.getValueType();
5461   unsigned VTBits = VT.getSizeInBits();
5462   DebugLoc dl = Op.getDebugLoc();
5463   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5464   SDValue ShOpLo = Op.getOperand(0);
5465   SDValue ShOpHi = Op.getOperand(1);
5466   SDValue ShAmt  = Op.getOperand(2);
5467   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5468                                      DAG.getConstant(VTBits - 1, MVT::i8))
5469                        : DAG.getConstant(0, VT);
5470
5471   SDValue Tmp2, Tmp3;
5472   if (Op.getOpcode() == ISD::SHL_PARTS) {
5473     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5474     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5475   } else {
5476     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5477     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5478   }
5479
5480   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5481                                 DAG.getConstant(VTBits, MVT::i8));
5482   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5483                              AndNode, DAG.getConstant(0, MVT::i8));
5484
5485   SDValue Hi, Lo;
5486   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5487   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5488   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5489
5490   if (Op.getOpcode() == ISD::SHL_PARTS) {
5491     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5492     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5493   } else {
5494     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5495     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5496   }
5497
5498   SDValue Ops[2] = { Lo, Hi };
5499   return DAG.getMergeValues(Ops, 2, dl);
5500 }
5501
5502 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5503                                            SelectionDAG &DAG) const {
5504   EVT SrcVT = Op.getOperand(0).getValueType();
5505
5506   if (SrcVT.isVector()) {
5507     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5508       return Op;
5509     }
5510     return SDValue();
5511   }
5512
5513   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5514          "Unknown SINT_TO_FP to lower!");
5515
5516   // These are really Legal; return the operand so the caller accepts it as
5517   // Legal.
5518   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5519     return Op;
5520   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5521       Subtarget->is64Bit()) {
5522     return Op;
5523   }
5524
5525   DebugLoc dl = Op.getDebugLoc();
5526   unsigned Size = SrcVT.getSizeInBits()/8;
5527   MachineFunction &MF = DAG.getMachineFunction();
5528   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5529   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5530   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5531                                StackSlot,
5532                                PseudoSourceValue::getFixedStack(SSFI), 0,
5533                                false, false, 0);
5534   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5535 }
5536
5537 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5538                                      SDValue StackSlot,
5539                                      SelectionDAG &DAG) const {
5540   // Build the FILD
5541   DebugLoc dl = Op.getDebugLoc();
5542   SDVTList Tys;
5543   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5544   if (useSSE)
5545     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5546   else
5547     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5548   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5549   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5550                                Tys, Ops, array_lengthof(Ops));
5551
5552   if (useSSE) {
5553     Chain = Result.getValue(1);
5554     SDValue InFlag = Result.getValue(2);
5555
5556     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5557     // shouldn't be necessary except that RFP cannot be live across
5558     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5559     MachineFunction &MF = DAG.getMachineFunction();
5560     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5561     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5562     Tys = DAG.getVTList(MVT::Other);
5563     SDValue Ops[] = {
5564       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5565     };
5566     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5567     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5568                          PseudoSourceValue::getFixedStack(SSFI), 0,
5569                          false, false, 0);
5570   }
5571
5572   return Result;
5573 }
5574
5575 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5576 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5577                                                SelectionDAG &DAG) const {
5578   // This algorithm is not obvious. Here it is in C code, more or less:
5579   /*
5580     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5581       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5582       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5583
5584       // Copy ints to xmm registers.
5585       __m128i xh = _mm_cvtsi32_si128( hi );
5586       __m128i xl = _mm_cvtsi32_si128( lo );
5587
5588       // Combine into low half of a single xmm register.
5589       __m128i x = _mm_unpacklo_epi32( xh, xl );
5590       __m128d d;
5591       double sd;
5592
5593       // Merge in appropriate exponents to give the integer bits the right
5594       // magnitude.
5595       x = _mm_unpacklo_epi32( x, exp );
5596
5597       // Subtract away the biases to deal with the IEEE-754 double precision
5598       // implicit 1.
5599       d = _mm_sub_pd( (__m128d) x, bias );
5600
5601       // All conversions up to here are exact. The correctly rounded result is
5602       // calculated using the current rounding mode using the following
5603       // horizontal add.
5604       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5605       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5606                                 // store doesn't really need to be here (except
5607                                 // maybe to zero the other double)
5608       return sd;
5609     }
5610   */
5611
5612   DebugLoc dl = Op.getDebugLoc();
5613   LLVMContext *Context = DAG.getContext();
5614
5615   // Build some magic constants.
5616   std::vector<Constant*> CV0;
5617   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5618   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5619   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5620   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5621   Constant *C0 = ConstantVector::get(CV0);
5622   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5623
5624   std::vector<Constant*> CV1;
5625   CV1.push_back(
5626     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5627   CV1.push_back(
5628     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5629   Constant *C1 = ConstantVector::get(CV1);
5630   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5631
5632   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5633                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5634                                         Op.getOperand(0),
5635                                         DAG.getIntPtrConstant(1)));
5636   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5637                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5638                                         Op.getOperand(0),
5639                                         DAG.getIntPtrConstant(0)));
5640   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5641   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5642                               PseudoSourceValue::getConstantPool(), 0,
5643                               false, false, 16);
5644   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5645   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5646   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5647                               PseudoSourceValue::getConstantPool(), 0,
5648                               false, false, 16);
5649   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5650
5651   // Add the halves; easiest way is to swap them into another reg first.
5652   int ShufMask[2] = { 1, -1 };
5653   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5654                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5655   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5656   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5657                      DAG.getIntPtrConstant(0));
5658 }
5659
5660 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5661 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5662                                                SelectionDAG &DAG) const {
5663   DebugLoc dl = Op.getDebugLoc();
5664   // FP constant to bias correct the final result.
5665   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5666                                    MVT::f64);
5667
5668   // Load the 32-bit value into an XMM register.
5669   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5670                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5671                                          Op.getOperand(0),
5672                                          DAG.getIntPtrConstant(0)));
5673
5674   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5675                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5676                      DAG.getIntPtrConstant(0));
5677
5678   // Or the load with the bias.
5679   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5680                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5681                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5682                                                    MVT::v2f64, Load)),
5683                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5684                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5685                                                    MVT::v2f64, Bias)));
5686   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5687                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5688                    DAG.getIntPtrConstant(0));
5689
5690   // Subtract the bias.
5691   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5692
5693   // Handle final rounding.
5694   EVT DestVT = Op.getValueType();
5695
5696   if (DestVT.bitsLT(MVT::f64)) {
5697     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5698                        DAG.getIntPtrConstant(0));
5699   } else if (DestVT.bitsGT(MVT::f64)) {
5700     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5701   }
5702
5703   // Handle final rounding.
5704   return Sub;
5705 }
5706
5707 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5708                                            SelectionDAG &DAG) const {
5709   SDValue N0 = Op.getOperand(0);
5710   DebugLoc dl = Op.getDebugLoc();
5711
5712   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5713   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5714   // the optimization here.
5715   if (DAG.SignBitIsZero(N0))
5716     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5717
5718   EVT SrcVT = N0.getValueType();
5719   EVT DstVT = Op.getValueType();
5720   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5721     return LowerUINT_TO_FP_i64(Op, DAG);
5722   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5723     return LowerUINT_TO_FP_i32(Op, DAG);
5724
5725   // Make a 64-bit buffer, and use it to build an FILD.
5726   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5727   if (SrcVT == MVT::i32) {
5728     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5729     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5730                                      getPointerTy(), StackSlot, WordOff);
5731     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5732                                   StackSlot, NULL, 0, false, false, 0);
5733     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5734                                   OffsetSlot, NULL, 0, false, false, 0);
5735     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5736     return Fild;
5737   }
5738
5739   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5740   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5741                                 StackSlot, NULL, 0, false, false, 0);
5742   // For i64 source, we need to add the appropriate power of 2 if the input
5743   // was negative.  This is the same as the optimization in
5744   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5745   // we must be careful to do the computation in x87 extended precision, not
5746   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5747   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5748   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5749   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5750
5751   APInt FF(32, 0x5F800000ULL);
5752
5753   // Check whether the sign bit is set.
5754   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5755                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5756                                  ISD::SETLT);
5757
5758   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5759   SDValue FudgePtr = DAG.getConstantPool(
5760                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5761                                          getPointerTy());
5762
5763   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5764   SDValue Zero = DAG.getIntPtrConstant(0);
5765   SDValue Four = DAG.getIntPtrConstant(4);
5766   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5767                                Zero, Four);
5768   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5769
5770   // Load the value out, extending it from f32 to f80.
5771   // FIXME: Avoid the extend by constructing the right constant pool?
5772   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
5773                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5774                                  0, MVT::f32, false, false, 4);
5775   // Extend everything to 80 bits to force it to be done on x87.
5776   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5777   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5778 }
5779
5780 std::pair<SDValue,SDValue> X86TargetLowering::
5781 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5782   DebugLoc dl = Op.getDebugLoc();
5783
5784   EVT DstTy = Op.getValueType();
5785
5786   if (!IsSigned) {
5787     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5788     DstTy = MVT::i64;
5789   }
5790
5791   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5792          DstTy.getSimpleVT() >= MVT::i16 &&
5793          "Unknown FP_TO_SINT to lower!");
5794
5795   // These are really Legal.
5796   if (DstTy == MVT::i32 &&
5797       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5798     return std::make_pair(SDValue(), SDValue());
5799   if (Subtarget->is64Bit() &&
5800       DstTy == MVT::i64 &&
5801       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5802     return std::make_pair(SDValue(), SDValue());
5803
5804   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5805   // stack slot.
5806   MachineFunction &MF = DAG.getMachineFunction();
5807   unsigned MemSize = DstTy.getSizeInBits()/8;
5808   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5809   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5810
5811   unsigned Opc;
5812   switch (DstTy.getSimpleVT().SimpleTy) {
5813   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5814   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5815   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5816   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5817   }
5818
5819   SDValue Chain = DAG.getEntryNode();
5820   SDValue Value = Op.getOperand(0);
5821   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5822     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5823     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5824                          PseudoSourceValue::getFixedStack(SSFI), 0,
5825                          false, false, 0);
5826     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5827     SDValue Ops[] = {
5828       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5829     };
5830     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5831     Chain = Value.getValue(1);
5832     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5833     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5834   }
5835
5836   // Build the FP_TO_INT*_IN_MEM
5837   SDValue Ops[] = { Chain, Value, StackSlot };
5838   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5839
5840   return std::make_pair(FIST, StackSlot);
5841 }
5842
5843 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5844                                            SelectionDAG &DAG) const {
5845   if (Op.getValueType().isVector()) {
5846     if (Op.getValueType() == MVT::v2i32 &&
5847         Op.getOperand(0).getValueType() == MVT::v2f64) {
5848       return Op;
5849     }
5850     return SDValue();
5851   }
5852
5853   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5854   SDValue FIST = Vals.first, StackSlot = Vals.second;
5855   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5856   if (FIST.getNode() == 0) return Op;
5857
5858   // Load the result.
5859   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5860                      FIST, StackSlot, NULL, 0, false, false, 0);
5861 }
5862
5863 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5864                                            SelectionDAG &DAG) const {
5865   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5866   SDValue FIST = Vals.first, StackSlot = Vals.second;
5867   assert(FIST.getNode() && "Unexpected failure");
5868
5869   // Load the result.
5870   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5871                      FIST, StackSlot, NULL, 0, false, false, 0);
5872 }
5873
5874 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5875                                      SelectionDAG &DAG) const {
5876   LLVMContext *Context = DAG.getContext();
5877   DebugLoc dl = Op.getDebugLoc();
5878   EVT VT = Op.getValueType();
5879   EVT EltVT = VT;
5880   if (VT.isVector())
5881     EltVT = VT.getVectorElementType();
5882   std::vector<Constant*> CV;
5883   if (EltVT == MVT::f64) {
5884     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5885     CV.push_back(C);
5886     CV.push_back(C);
5887   } else {
5888     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5889     CV.push_back(C);
5890     CV.push_back(C);
5891     CV.push_back(C);
5892     CV.push_back(C);
5893   }
5894   Constant *C = ConstantVector::get(CV);
5895   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5896   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5897                              PseudoSourceValue::getConstantPool(), 0,
5898                              false, false, 16);
5899   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5900 }
5901
5902 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5903   LLVMContext *Context = DAG.getContext();
5904   DebugLoc dl = Op.getDebugLoc();
5905   EVT VT = Op.getValueType();
5906   EVT EltVT = VT;
5907   if (VT.isVector())
5908     EltVT = VT.getVectorElementType();
5909   std::vector<Constant*> CV;
5910   if (EltVT == MVT::f64) {
5911     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5912     CV.push_back(C);
5913     CV.push_back(C);
5914   } else {
5915     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5916     CV.push_back(C);
5917     CV.push_back(C);
5918     CV.push_back(C);
5919     CV.push_back(C);
5920   }
5921   Constant *C = ConstantVector::get(CV);
5922   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5923   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5924                              PseudoSourceValue::getConstantPool(), 0,
5925                              false, false, 16);
5926   if (VT.isVector()) {
5927     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5928                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5929                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5930                                 Op.getOperand(0)),
5931                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5932   } else {
5933     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5934   }
5935 }
5936
5937 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5938   LLVMContext *Context = DAG.getContext();
5939   SDValue Op0 = Op.getOperand(0);
5940   SDValue Op1 = Op.getOperand(1);
5941   DebugLoc dl = Op.getDebugLoc();
5942   EVT VT = Op.getValueType();
5943   EVT SrcVT = Op1.getValueType();
5944
5945   // If second operand is smaller, extend it first.
5946   if (SrcVT.bitsLT(VT)) {
5947     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5948     SrcVT = VT;
5949   }
5950   // And if it is bigger, shrink it first.
5951   if (SrcVT.bitsGT(VT)) {
5952     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5953     SrcVT = VT;
5954   }
5955
5956   // At this point the operands and the result should have the same
5957   // type, and that won't be f80 since that is not custom lowered.
5958
5959   // First get the sign bit of second operand.
5960   std::vector<Constant*> CV;
5961   if (SrcVT == MVT::f64) {
5962     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5963     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5964   } else {
5965     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5966     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5967     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5968     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5969   }
5970   Constant *C = ConstantVector::get(CV);
5971   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5972   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5973                               PseudoSourceValue::getConstantPool(), 0,
5974                               false, false, 16);
5975   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5976
5977   // Shift sign bit right or left if the two operands have different types.
5978   if (SrcVT.bitsGT(VT)) {
5979     // Op0 is MVT::f32, Op1 is MVT::f64.
5980     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5981     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5982                           DAG.getConstant(32, MVT::i32));
5983     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5984     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5985                           DAG.getIntPtrConstant(0));
5986   }
5987
5988   // Clear first operand sign bit.
5989   CV.clear();
5990   if (VT == MVT::f64) {
5991     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5992     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5993   } else {
5994     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5995     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5996     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5997     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5998   }
5999   C = ConstantVector::get(CV);
6000   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6001   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6002                               PseudoSourceValue::getConstantPool(), 0,
6003                               false, false, 16);
6004   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6005
6006   // Or the value with the sign bit.
6007   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6008 }
6009
6010 /// Emit nodes that will be selected as "test Op0,Op0", or something
6011 /// equivalent.
6012 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6013                                     SelectionDAG &DAG) const {
6014   DebugLoc dl = Op.getDebugLoc();
6015
6016   // CF and OF aren't always set the way we want. Determine which
6017   // of these we need.
6018   bool NeedCF = false;
6019   bool NeedOF = false;
6020   switch (X86CC) {
6021   default: break;
6022   case X86::COND_A: case X86::COND_AE:
6023   case X86::COND_B: case X86::COND_BE:
6024     NeedCF = true;
6025     break;
6026   case X86::COND_G: case X86::COND_GE:
6027   case X86::COND_L: case X86::COND_LE:
6028   case X86::COND_O: case X86::COND_NO:
6029     NeedOF = true;
6030     break;
6031   }
6032
6033   // See if we can use the EFLAGS value from the operand instead of
6034   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6035   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6036   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6037     // Emit a CMP with 0, which is the TEST pattern.
6038     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6039                        DAG.getConstant(0, Op.getValueType()));
6040
6041   unsigned Opcode = 0;
6042   unsigned NumOperands = 0;
6043   switch (Op.getNode()->getOpcode()) {
6044   case ISD::ADD:
6045     // Due to an isel shortcoming, be conservative if this add is likely to be
6046     // selected as part of a load-modify-store instruction. When the root node
6047     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6048     // uses of other nodes in the match, such as the ADD in this case. This
6049     // leads to the ADD being left around and reselected, with the result being
6050     // two adds in the output.  Alas, even if none our users are stores, that
6051     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6052     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6053     // climbing the DAG back to the root, and it doesn't seem to be worth the
6054     // effort.
6055     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6056            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6057       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6058         goto default_case;
6059
6060     if (ConstantSDNode *C =
6061         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6062       // An add of one will be selected as an INC.
6063       if (C->getAPIntValue() == 1) {
6064         Opcode = X86ISD::INC;
6065         NumOperands = 1;
6066         break;
6067       }
6068
6069       // An add of negative one (subtract of one) will be selected as a DEC.
6070       if (C->getAPIntValue().isAllOnesValue()) {
6071         Opcode = X86ISD::DEC;
6072         NumOperands = 1;
6073         break;
6074       }
6075     }
6076
6077     // Otherwise use a regular EFLAGS-setting add.
6078     Opcode = X86ISD::ADD;
6079     NumOperands = 2;
6080     break;
6081   case ISD::AND: {
6082     // If the primary and result isn't used, don't bother using X86ISD::AND,
6083     // because a TEST instruction will be better.
6084     bool NonFlagUse = false;
6085     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6086            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6087       SDNode *User = *UI;
6088       unsigned UOpNo = UI.getOperandNo();
6089       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6090         // Look pass truncate.
6091         UOpNo = User->use_begin().getOperandNo();
6092         User = *User->use_begin();
6093       }
6094
6095       if (User->getOpcode() != ISD::BRCOND &&
6096           User->getOpcode() != ISD::SETCC &&
6097           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6098         NonFlagUse = true;
6099         break;
6100       }
6101     }
6102
6103     if (!NonFlagUse)
6104       break;
6105   }
6106     // FALL THROUGH
6107   case ISD::SUB:
6108   case ISD::OR:
6109   case ISD::XOR:
6110     // Due to the ISEL shortcoming noted above, be conservative if this op is
6111     // likely to be selected as part of a load-modify-store instruction.
6112     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6113            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6114       if (UI->getOpcode() == ISD::STORE)
6115         goto default_case;
6116
6117     // Otherwise use a regular EFLAGS-setting instruction.
6118     switch (Op.getNode()->getOpcode()) {
6119     default: llvm_unreachable("unexpected operator!");
6120     case ISD::SUB: Opcode = X86ISD::SUB; break;
6121     case ISD::OR:  Opcode = X86ISD::OR;  break;
6122     case ISD::XOR: Opcode = X86ISD::XOR; break;
6123     case ISD::AND: Opcode = X86ISD::AND; break;
6124     }
6125
6126     NumOperands = 2;
6127     break;
6128   case X86ISD::ADD:
6129   case X86ISD::SUB:
6130   case X86ISD::INC:
6131   case X86ISD::DEC:
6132   case X86ISD::OR:
6133   case X86ISD::XOR:
6134   case X86ISD::AND:
6135     return SDValue(Op.getNode(), 1);
6136   default:
6137   default_case:
6138     break;
6139   }
6140
6141   if (Opcode == 0)
6142     // Emit a CMP with 0, which is the TEST pattern.
6143     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6144                        DAG.getConstant(0, Op.getValueType()));
6145
6146   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6147   SmallVector<SDValue, 4> Ops;
6148   for (unsigned i = 0; i != NumOperands; ++i)
6149     Ops.push_back(Op.getOperand(i));
6150
6151   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6152   DAG.ReplaceAllUsesWith(Op, New);
6153   return SDValue(New.getNode(), 1);
6154 }
6155
6156 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6157 /// equivalent.
6158 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6159                                    SelectionDAG &DAG) const {
6160   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6161     if (C->getAPIntValue() == 0)
6162       return EmitTest(Op0, X86CC, DAG);
6163
6164   DebugLoc dl = Op0.getDebugLoc();
6165   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6166 }
6167
6168 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6169 /// if it's possible.
6170 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6171                                      DebugLoc dl, SelectionDAG &DAG) const {
6172   SDValue Op0 = And.getOperand(0);
6173   SDValue Op1 = And.getOperand(1);
6174   if (Op0.getOpcode() == ISD::TRUNCATE)
6175     Op0 = Op0.getOperand(0);
6176   if (Op1.getOpcode() == ISD::TRUNCATE)
6177     Op1 = Op1.getOperand(0);
6178
6179   SDValue LHS, RHS;
6180   if (Op1.getOpcode() == ISD::SHL)
6181     std::swap(Op0, Op1);
6182   if (Op0.getOpcode() == ISD::SHL) {
6183     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6184       if (And00C->getZExtValue() == 1) {
6185         // If we looked past a truncate, check that it's only truncating away
6186         // known zeros.
6187         unsigned BitWidth = Op0.getValueSizeInBits();
6188         unsigned AndBitWidth = And.getValueSizeInBits();
6189         if (BitWidth > AndBitWidth) {
6190           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6191           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6192           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6193             return SDValue();
6194         }
6195         LHS = Op1;
6196         RHS = Op0.getOperand(1);
6197       }
6198   } else if (Op1.getOpcode() == ISD::Constant) {
6199     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6200     SDValue AndLHS = Op0;
6201     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6202       LHS = AndLHS.getOperand(0);
6203       RHS = AndLHS.getOperand(1);
6204     }
6205   }
6206
6207   if (LHS.getNode()) {
6208     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6209     // instruction.  Since the shift amount is in-range-or-undefined, we know
6210     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6211     // the encoding for the i16 version is larger than the i32 version.
6212     // Also promote i16 to i32 for performance / code size reason.
6213     if (LHS.getValueType() == MVT::i8 ||
6214         LHS.getValueType() == MVT::i16)
6215       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6216
6217     // If the operand types disagree, extend the shift amount to match.  Since
6218     // BT ignores high bits (like shifts) we can use anyextend.
6219     if (LHS.getValueType() != RHS.getValueType())
6220       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6221
6222     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6223     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6224     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6225                        DAG.getConstant(Cond, MVT::i8), BT);
6226   }
6227
6228   return SDValue();
6229 }
6230
6231 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6232   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6233   SDValue Op0 = Op.getOperand(0);
6234   SDValue Op1 = Op.getOperand(1);
6235   DebugLoc dl = Op.getDebugLoc();
6236   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6237
6238   // Optimize to BT if possible.
6239   // Lower (X & (1 << N)) == 0 to BT(X, N).
6240   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6241   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6242   if (Op0.getOpcode() == ISD::AND &&
6243       Op0.hasOneUse() &&
6244       Op1.getOpcode() == ISD::Constant &&
6245       cast<ConstantSDNode>(Op1)->isNullValue() &&
6246       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6247     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6248     if (NewSetCC.getNode())
6249       return NewSetCC;
6250   }
6251
6252   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6253   if (Op0.getOpcode() == X86ISD::SETCC &&
6254       Op1.getOpcode() == ISD::Constant &&
6255       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6256        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6257       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6258     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6259     bool Invert = (CC == ISD::SETNE) ^
6260       cast<ConstantSDNode>(Op1)->isNullValue();
6261     if (Invert)
6262       CCode = X86::GetOppositeBranchCondition(CCode);
6263     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6264                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6265   }
6266
6267   bool isFP = Op1.getValueType().isFloatingPoint();
6268   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6269   if (X86CC == X86::COND_INVALID)
6270     return SDValue();
6271
6272   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6273
6274   // Use sbb x, x to materialize carry bit into a GPR.
6275   if (X86CC == X86::COND_B)
6276     return DAG.getNode(ISD::AND, dl, MVT::i8,
6277                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6278                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6279                        DAG.getConstant(1, MVT::i8));
6280
6281   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6282                      DAG.getConstant(X86CC, MVT::i8), Cond);
6283 }
6284
6285 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6286   SDValue Cond;
6287   SDValue Op0 = Op.getOperand(0);
6288   SDValue Op1 = Op.getOperand(1);
6289   SDValue CC = Op.getOperand(2);
6290   EVT VT = Op.getValueType();
6291   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6292   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6293   DebugLoc dl = Op.getDebugLoc();
6294
6295   if (isFP) {
6296     unsigned SSECC = 8;
6297     EVT VT0 = Op0.getValueType();
6298     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6299     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6300     bool Swap = false;
6301
6302     switch (SetCCOpcode) {
6303     default: break;
6304     case ISD::SETOEQ:
6305     case ISD::SETEQ:  SSECC = 0; break;
6306     case ISD::SETOGT:
6307     case ISD::SETGT: Swap = true; // Fallthrough
6308     case ISD::SETLT:
6309     case ISD::SETOLT: SSECC = 1; break;
6310     case ISD::SETOGE:
6311     case ISD::SETGE: Swap = true; // Fallthrough
6312     case ISD::SETLE:
6313     case ISD::SETOLE: SSECC = 2; break;
6314     case ISD::SETUO:  SSECC = 3; break;
6315     case ISD::SETUNE:
6316     case ISD::SETNE:  SSECC = 4; break;
6317     case ISD::SETULE: Swap = true;
6318     case ISD::SETUGE: SSECC = 5; break;
6319     case ISD::SETULT: Swap = true;
6320     case ISD::SETUGT: SSECC = 6; break;
6321     case ISD::SETO:   SSECC = 7; break;
6322     }
6323     if (Swap)
6324       std::swap(Op0, Op1);
6325
6326     // In the two special cases we can't handle, emit two comparisons.
6327     if (SSECC == 8) {
6328       if (SetCCOpcode == ISD::SETUEQ) {
6329         SDValue UNORD, EQ;
6330         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6331         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6332         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6333       }
6334       else if (SetCCOpcode == ISD::SETONE) {
6335         SDValue ORD, NEQ;
6336         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6337         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6338         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6339       }
6340       llvm_unreachable("Illegal FP comparison");
6341     }
6342     // Handle all other FP comparisons here.
6343     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6344   }
6345
6346   // We are handling one of the integer comparisons here.  Since SSE only has
6347   // GT and EQ comparisons for integer, swapping operands and multiple
6348   // operations may be required for some comparisons.
6349   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6350   bool Swap = false, Invert = false, FlipSigns = false;
6351
6352   switch (VT.getSimpleVT().SimpleTy) {
6353   default: break;
6354   case MVT::v8i8:
6355   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6356   case MVT::v4i16:
6357   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6358   case MVT::v2i32:
6359   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6360   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6361   }
6362
6363   switch (SetCCOpcode) {
6364   default: break;
6365   case ISD::SETNE:  Invert = true;
6366   case ISD::SETEQ:  Opc = EQOpc; break;
6367   case ISD::SETLT:  Swap = true;
6368   case ISD::SETGT:  Opc = GTOpc; break;
6369   case ISD::SETGE:  Swap = true;
6370   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6371   case ISD::SETULT: Swap = true;
6372   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6373   case ISD::SETUGE: Swap = true;
6374   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6375   }
6376   if (Swap)
6377     std::swap(Op0, Op1);
6378
6379   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6380   // bits of the inputs before performing those operations.
6381   if (FlipSigns) {
6382     EVT EltVT = VT.getVectorElementType();
6383     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6384                                       EltVT);
6385     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6386     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6387                                     SignBits.size());
6388     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6389     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6390   }
6391
6392   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6393
6394   // If the logical-not of the result is required, perform that now.
6395   if (Invert)
6396     Result = DAG.getNOT(dl, Result, VT);
6397
6398   return Result;
6399 }
6400
6401 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6402 static bool isX86LogicalCmp(SDValue Op) {
6403   unsigned Opc = Op.getNode()->getOpcode();
6404   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6405     return true;
6406   if (Op.getResNo() == 1 &&
6407       (Opc == X86ISD::ADD ||
6408        Opc == X86ISD::SUB ||
6409        Opc == X86ISD::SMUL ||
6410        Opc == X86ISD::UMUL ||
6411        Opc == X86ISD::INC ||
6412        Opc == X86ISD::DEC ||
6413        Opc == X86ISD::OR ||
6414        Opc == X86ISD::XOR ||
6415        Opc == X86ISD::AND))
6416     return true;
6417
6418   return false;
6419 }
6420
6421 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6422   bool addTest = true;
6423   SDValue Cond  = Op.getOperand(0);
6424   DebugLoc dl = Op.getDebugLoc();
6425   SDValue CC;
6426
6427   if (Cond.getOpcode() == ISD::SETCC) {
6428     SDValue NewCond = LowerSETCC(Cond, DAG);
6429     if (NewCond.getNode())
6430       Cond = NewCond;
6431   }
6432
6433   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6434   SDValue Op1 = Op.getOperand(1);
6435   SDValue Op2 = Op.getOperand(2);
6436   if (Cond.getOpcode() == X86ISD::SETCC &&
6437       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6438     SDValue Cmp = Cond.getOperand(1);
6439     if (Cmp.getOpcode() == X86ISD::CMP) {
6440       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6441       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6442       ConstantSDNode *RHSC =
6443         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6444       if (N1C && N1C->isAllOnesValue() &&
6445           N2C && N2C->isNullValue() &&
6446           RHSC && RHSC->isNullValue()) {
6447         SDValue CmpOp0 = Cmp.getOperand(0);
6448         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6449                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6450         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6451                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6452       }
6453     }
6454   }
6455
6456   // Look pass (and (setcc_carry (cmp ...)), 1).
6457   if (Cond.getOpcode() == ISD::AND &&
6458       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6459     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6460     if (C && C->getAPIntValue() == 1)
6461       Cond = Cond.getOperand(0);
6462   }
6463
6464   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6465   // setting operand in place of the X86ISD::SETCC.
6466   if (Cond.getOpcode() == X86ISD::SETCC ||
6467       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6468     CC = Cond.getOperand(0);
6469
6470     SDValue Cmp = Cond.getOperand(1);
6471     unsigned Opc = Cmp.getOpcode();
6472     EVT VT = Op.getValueType();
6473
6474     bool IllegalFPCMov = false;
6475     if (VT.isFloatingPoint() && !VT.isVector() &&
6476         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6477       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6478
6479     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6480         Opc == X86ISD::BT) { // FIXME
6481       Cond = Cmp;
6482       addTest = false;
6483     }
6484   }
6485
6486   if (addTest) {
6487     // Look pass the truncate.
6488     if (Cond.getOpcode() == ISD::TRUNCATE)
6489       Cond = Cond.getOperand(0);
6490
6491     // We know the result of AND is compared against zero. Try to match
6492     // it to BT.
6493     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6494       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6495       if (NewSetCC.getNode()) {
6496         CC = NewSetCC.getOperand(0);
6497         Cond = NewSetCC.getOperand(1);
6498         addTest = false;
6499       }
6500     }
6501   }
6502
6503   if (addTest) {
6504     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6505     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6506   }
6507
6508   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6509   // condition is true.
6510   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6511   SDValue Ops[] = { Op2, Op1, CC, Cond };
6512   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6513 }
6514
6515 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6516 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6517 // from the AND / OR.
6518 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6519   Opc = Op.getOpcode();
6520   if (Opc != ISD::OR && Opc != ISD::AND)
6521     return false;
6522   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6523           Op.getOperand(0).hasOneUse() &&
6524           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6525           Op.getOperand(1).hasOneUse());
6526 }
6527
6528 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6529 // 1 and that the SETCC node has a single use.
6530 static bool isXor1OfSetCC(SDValue Op) {
6531   if (Op.getOpcode() != ISD::XOR)
6532     return false;
6533   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6534   if (N1C && N1C->getAPIntValue() == 1) {
6535     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6536       Op.getOperand(0).hasOneUse();
6537   }
6538   return false;
6539 }
6540
6541 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6542   bool addTest = true;
6543   SDValue Chain = Op.getOperand(0);
6544   SDValue Cond  = Op.getOperand(1);
6545   SDValue Dest  = Op.getOperand(2);
6546   DebugLoc dl = Op.getDebugLoc();
6547   SDValue CC;
6548
6549   if (Cond.getOpcode() == ISD::SETCC) {
6550     SDValue NewCond = LowerSETCC(Cond, DAG);
6551     if (NewCond.getNode())
6552       Cond = NewCond;
6553   }
6554 #if 0
6555   // FIXME: LowerXALUO doesn't handle these!!
6556   else if (Cond.getOpcode() == X86ISD::ADD  ||
6557            Cond.getOpcode() == X86ISD::SUB  ||
6558            Cond.getOpcode() == X86ISD::SMUL ||
6559            Cond.getOpcode() == X86ISD::UMUL)
6560     Cond = LowerXALUO(Cond, DAG);
6561 #endif
6562
6563   // Look pass (and (setcc_carry (cmp ...)), 1).
6564   if (Cond.getOpcode() == ISD::AND &&
6565       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6566     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6567     if (C && C->getAPIntValue() == 1)
6568       Cond = Cond.getOperand(0);
6569   }
6570
6571   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6572   // setting operand in place of the X86ISD::SETCC.
6573   if (Cond.getOpcode() == X86ISD::SETCC ||
6574       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6575     CC = Cond.getOperand(0);
6576
6577     SDValue Cmp = Cond.getOperand(1);
6578     unsigned Opc = Cmp.getOpcode();
6579     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6580     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6581       Cond = Cmp;
6582       addTest = false;
6583     } else {
6584       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6585       default: break;
6586       case X86::COND_O:
6587       case X86::COND_B:
6588         // These can only come from an arithmetic instruction with overflow,
6589         // e.g. SADDO, UADDO.
6590         Cond = Cond.getNode()->getOperand(1);
6591         addTest = false;
6592         break;
6593       }
6594     }
6595   } else {
6596     unsigned CondOpc;
6597     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6598       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6599       if (CondOpc == ISD::OR) {
6600         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6601         // two branches instead of an explicit OR instruction with a
6602         // separate test.
6603         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6604             isX86LogicalCmp(Cmp)) {
6605           CC = Cond.getOperand(0).getOperand(0);
6606           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6607                               Chain, Dest, CC, Cmp);
6608           CC = Cond.getOperand(1).getOperand(0);
6609           Cond = Cmp;
6610           addTest = false;
6611         }
6612       } else { // ISD::AND
6613         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6614         // two branches instead of an explicit AND instruction with a
6615         // separate test. However, we only do this if this block doesn't
6616         // have a fall-through edge, because this requires an explicit
6617         // jmp when the condition is false.
6618         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6619             isX86LogicalCmp(Cmp) &&
6620             Op.getNode()->hasOneUse()) {
6621           X86::CondCode CCode =
6622             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6623           CCode = X86::GetOppositeBranchCondition(CCode);
6624           CC = DAG.getConstant(CCode, MVT::i8);
6625           SDNode *User = *Op.getNode()->use_begin();
6626           // Look for an unconditional branch following this conditional branch.
6627           // We need this because we need to reverse the successors in order
6628           // to implement FCMP_OEQ.
6629           if (User->getOpcode() == ISD::BR) {
6630             SDValue FalseBB = User->getOperand(1);
6631             SDNode *NewBR =
6632               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6633             assert(NewBR == User);
6634             (void)NewBR;
6635             Dest = FalseBB;
6636
6637             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6638                                 Chain, Dest, CC, Cmp);
6639             X86::CondCode CCode =
6640               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6641             CCode = X86::GetOppositeBranchCondition(CCode);
6642             CC = DAG.getConstant(CCode, MVT::i8);
6643             Cond = Cmp;
6644             addTest = false;
6645           }
6646         }
6647       }
6648     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6649       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6650       // It should be transformed during dag combiner except when the condition
6651       // is set by a arithmetics with overflow node.
6652       X86::CondCode CCode =
6653         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6654       CCode = X86::GetOppositeBranchCondition(CCode);
6655       CC = DAG.getConstant(CCode, MVT::i8);
6656       Cond = Cond.getOperand(0).getOperand(1);
6657       addTest = false;
6658     }
6659   }
6660
6661   if (addTest) {
6662     // Look pass the truncate.
6663     if (Cond.getOpcode() == ISD::TRUNCATE)
6664       Cond = Cond.getOperand(0);
6665
6666     // We know the result of AND is compared against zero. Try to match
6667     // it to BT.
6668     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6669       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6670       if (NewSetCC.getNode()) {
6671         CC = NewSetCC.getOperand(0);
6672         Cond = NewSetCC.getOperand(1);
6673         addTest = false;
6674       }
6675     }
6676   }
6677
6678   if (addTest) {
6679     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6680     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6681   }
6682   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6683                      Chain, Dest, CC, Cond);
6684 }
6685
6686
6687 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6688 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6689 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6690 // that the guard pages used by the OS virtual memory manager are allocated in
6691 // correct sequence.
6692 SDValue
6693 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6694                                            SelectionDAG &DAG) const {
6695   assert(Subtarget->isTargetCygMing() &&
6696          "This should be used only on Cygwin/Mingw targets");
6697   DebugLoc dl = Op.getDebugLoc();
6698
6699   // Get the inputs.
6700   SDValue Chain = Op.getOperand(0);
6701   SDValue Size  = Op.getOperand(1);
6702   // FIXME: Ensure alignment here
6703
6704   SDValue Flag;
6705
6706   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6707
6708   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6709   Flag = Chain.getValue(1);
6710
6711   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6712
6713   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6714   Flag = Chain.getValue(1);
6715
6716   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6717
6718   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6719   return DAG.getMergeValues(Ops1, 2, dl);
6720 }
6721
6722 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6723   MachineFunction &MF = DAG.getMachineFunction();
6724   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6725
6726   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6727   DebugLoc dl = Op.getDebugLoc();
6728
6729   if (!Subtarget->is64Bit()) {
6730     // vastart just stores the address of the VarArgsFrameIndex slot into the
6731     // memory location argument.
6732     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6733                                    getPointerTy());
6734     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6735                         false, false, 0);
6736   }
6737
6738   // __va_list_tag:
6739   //   gp_offset         (0 - 6 * 8)
6740   //   fp_offset         (48 - 48 + 8 * 16)
6741   //   overflow_arg_area (point to parameters coming in memory).
6742   //   reg_save_area
6743   SmallVector<SDValue, 8> MemOps;
6744   SDValue FIN = Op.getOperand(1);
6745   // Store gp_offset
6746   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6747                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6748                                                MVT::i32),
6749                                FIN, SV, 0, false, false, 0);
6750   MemOps.push_back(Store);
6751
6752   // Store fp_offset
6753   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6754                     FIN, DAG.getIntPtrConstant(4));
6755   Store = DAG.getStore(Op.getOperand(0), dl,
6756                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6757                                        MVT::i32),
6758                        FIN, SV, 0, false, false, 0);
6759   MemOps.push_back(Store);
6760
6761   // Store ptr to overflow_arg_area
6762   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6763                     FIN, DAG.getIntPtrConstant(4));
6764   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6765                                     getPointerTy());
6766   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6767                        false, false, 0);
6768   MemOps.push_back(Store);
6769
6770   // Store ptr to reg_save_area.
6771   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6772                     FIN, DAG.getIntPtrConstant(8));
6773   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6774                                     getPointerTy());
6775   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6776                        false, false, 0);
6777   MemOps.push_back(Store);
6778   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6779                      &MemOps[0], MemOps.size());
6780 }
6781
6782 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6783   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6784   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6785
6786   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6787   return SDValue();
6788 }
6789
6790 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6791   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6792   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6793   SDValue Chain = Op.getOperand(0);
6794   SDValue DstPtr = Op.getOperand(1);
6795   SDValue SrcPtr = Op.getOperand(2);
6796   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6797   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6798   DebugLoc dl = Op.getDebugLoc();
6799
6800   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6801                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6802                        false, DstSV, 0, SrcSV, 0);
6803 }
6804
6805 SDValue
6806 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6807   DebugLoc dl = Op.getDebugLoc();
6808   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6809   switch (IntNo) {
6810   default: return SDValue();    // Don't custom lower most intrinsics.
6811   // Comparison intrinsics.
6812   case Intrinsic::x86_sse_comieq_ss:
6813   case Intrinsic::x86_sse_comilt_ss:
6814   case Intrinsic::x86_sse_comile_ss:
6815   case Intrinsic::x86_sse_comigt_ss:
6816   case Intrinsic::x86_sse_comige_ss:
6817   case Intrinsic::x86_sse_comineq_ss:
6818   case Intrinsic::x86_sse_ucomieq_ss:
6819   case Intrinsic::x86_sse_ucomilt_ss:
6820   case Intrinsic::x86_sse_ucomile_ss:
6821   case Intrinsic::x86_sse_ucomigt_ss:
6822   case Intrinsic::x86_sse_ucomige_ss:
6823   case Intrinsic::x86_sse_ucomineq_ss:
6824   case Intrinsic::x86_sse2_comieq_sd:
6825   case Intrinsic::x86_sse2_comilt_sd:
6826   case Intrinsic::x86_sse2_comile_sd:
6827   case Intrinsic::x86_sse2_comigt_sd:
6828   case Intrinsic::x86_sse2_comige_sd:
6829   case Intrinsic::x86_sse2_comineq_sd:
6830   case Intrinsic::x86_sse2_ucomieq_sd:
6831   case Intrinsic::x86_sse2_ucomilt_sd:
6832   case Intrinsic::x86_sse2_ucomile_sd:
6833   case Intrinsic::x86_sse2_ucomigt_sd:
6834   case Intrinsic::x86_sse2_ucomige_sd:
6835   case Intrinsic::x86_sse2_ucomineq_sd: {
6836     unsigned Opc = 0;
6837     ISD::CondCode CC = ISD::SETCC_INVALID;
6838     switch (IntNo) {
6839     default: break;
6840     case Intrinsic::x86_sse_comieq_ss:
6841     case Intrinsic::x86_sse2_comieq_sd:
6842       Opc = X86ISD::COMI;
6843       CC = ISD::SETEQ;
6844       break;
6845     case Intrinsic::x86_sse_comilt_ss:
6846     case Intrinsic::x86_sse2_comilt_sd:
6847       Opc = X86ISD::COMI;
6848       CC = ISD::SETLT;
6849       break;
6850     case Intrinsic::x86_sse_comile_ss:
6851     case Intrinsic::x86_sse2_comile_sd:
6852       Opc = X86ISD::COMI;
6853       CC = ISD::SETLE;
6854       break;
6855     case Intrinsic::x86_sse_comigt_ss:
6856     case Intrinsic::x86_sse2_comigt_sd:
6857       Opc = X86ISD::COMI;
6858       CC = ISD::SETGT;
6859       break;
6860     case Intrinsic::x86_sse_comige_ss:
6861     case Intrinsic::x86_sse2_comige_sd:
6862       Opc = X86ISD::COMI;
6863       CC = ISD::SETGE;
6864       break;
6865     case Intrinsic::x86_sse_comineq_ss:
6866     case Intrinsic::x86_sse2_comineq_sd:
6867       Opc = X86ISD::COMI;
6868       CC = ISD::SETNE;
6869       break;
6870     case Intrinsic::x86_sse_ucomieq_ss:
6871     case Intrinsic::x86_sse2_ucomieq_sd:
6872       Opc = X86ISD::UCOMI;
6873       CC = ISD::SETEQ;
6874       break;
6875     case Intrinsic::x86_sse_ucomilt_ss:
6876     case Intrinsic::x86_sse2_ucomilt_sd:
6877       Opc = X86ISD::UCOMI;
6878       CC = ISD::SETLT;
6879       break;
6880     case Intrinsic::x86_sse_ucomile_ss:
6881     case Intrinsic::x86_sse2_ucomile_sd:
6882       Opc = X86ISD::UCOMI;
6883       CC = ISD::SETLE;
6884       break;
6885     case Intrinsic::x86_sse_ucomigt_ss:
6886     case Intrinsic::x86_sse2_ucomigt_sd:
6887       Opc = X86ISD::UCOMI;
6888       CC = ISD::SETGT;
6889       break;
6890     case Intrinsic::x86_sse_ucomige_ss:
6891     case Intrinsic::x86_sse2_ucomige_sd:
6892       Opc = X86ISD::UCOMI;
6893       CC = ISD::SETGE;
6894       break;
6895     case Intrinsic::x86_sse_ucomineq_ss:
6896     case Intrinsic::x86_sse2_ucomineq_sd:
6897       Opc = X86ISD::UCOMI;
6898       CC = ISD::SETNE;
6899       break;
6900     }
6901
6902     SDValue LHS = Op.getOperand(1);
6903     SDValue RHS = Op.getOperand(2);
6904     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6905     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6906     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6907     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6908                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6909     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6910   }
6911   // ptest intrinsics. The intrinsic these come from are designed to return
6912   // an integer value, not just an instruction so lower it to the ptest
6913   // pattern and a setcc for the result.
6914   case Intrinsic::x86_sse41_ptestz:
6915   case Intrinsic::x86_sse41_ptestc:
6916   case Intrinsic::x86_sse41_ptestnzc:{
6917     unsigned X86CC = 0;
6918     switch (IntNo) {
6919     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6920     case Intrinsic::x86_sse41_ptestz:
6921       // ZF = 1
6922       X86CC = X86::COND_E;
6923       break;
6924     case Intrinsic::x86_sse41_ptestc:
6925       // CF = 1
6926       X86CC = X86::COND_B;
6927       break;
6928     case Intrinsic::x86_sse41_ptestnzc:
6929       // ZF and CF = 0
6930       X86CC = X86::COND_A;
6931       break;
6932     }
6933
6934     SDValue LHS = Op.getOperand(1);
6935     SDValue RHS = Op.getOperand(2);
6936     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6937     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6938     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6939     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6940   }
6941
6942   // Fix vector shift instructions where the last operand is a non-immediate
6943   // i32 value.
6944   case Intrinsic::x86_sse2_pslli_w:
6945   case Intrinsic::x86_sse2_pslli_d:
6946   case Intrinsic::x86_sse2_pslli_q:
6947   case Intrinsic::x86_sse2_psrli_w:
6948   case Intrinsic::x86_sse2_psrli_d:
6949   case Intrinsic::x86_sse2_psrli_q:
6950   case Intrinsic::x86_sse2_psrai_w:
6951   case Intrinsic::x86_sse2_psrai_d:
6952   case Intrinsic::x86_mmx_pslli_w:
6953   case Intrinsic::x86_mmx_pslli_d:
6954   case Intrinsic::x86_mmx_pslli_q:
6955   case Intrinsic::x86_mmx_psrli_w:
6956   case Intrinsic::x86_mmx_psrli_d:
6957   case Intrinsic::x86_mmx_psrli_q:
6958   case Intrinsic::x86_mmx_psrai_w:
6959   case Intrinsic::x86_mmx_psrai_d: {
6960     SDValue ShAmt = Op.getOperand(2);
6961     if (isa<ConstantSDNode>(ShAmt))
6962       return SDValue();
6963
6964     unsigned NewIntNo = 0;
6965     EVT ShAmtVT = MVT::v4i32;
6966     switch (IntNo) {
6967     case Intrinsic::x86_sse2_pslli_w:
6968       NewIntNo = Intrinsic::x86_sse2_psll_w;
6969       break;
6970     case Intrinsic::x86_sse2_pslli_d:
6971       NewIntNo = Intrinsic::x86_sse2_psll_d;
6972       break;
6973     case Intrinsic::x86_sse2_pslli_q:
6974       NewIntNo = Intrinsic::x86_sse2_psll_q;
6975       break;
6976     case Intrinsic::x86_sse2_psrli_w:
6977       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6978       break;
6979     case Intrinsic::x86_sse2_psrli_d:
6980       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6981       break;
6982     case Intrinsic::x86_sse2_psrli_q:
6983       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6984       break;
6985     case Intrinsic::x86_sse2_psrai_w:
6986       NewIntNo = Intrinsic::x86_sse2_psra_w;
6987       break;
6988     case Intrinsic::x86_sse2_psrai_d:
6989       NewIntNo = Intrinsic::x86_sse2_psra_d;
6990       break;
6991     default: {
6992       ShAmtVT = MVT::v2i32;
6993       switch (IntNo) {
6994       case Intrinsic::x86_mmx_pslli_w:
6995         NewIntNo = Intrinsic::x86_mmx_psll_w;
6996         break;
6997       case Intrinsic::x86_mmx_pslli_d:
6998         NewIntNo = Intrinsic::x86_mmx_psll_d;
6999         break;
7000       case Intrinsic::x86_mmx_pslli_q:
7001         NewIntNo = Intrinsic::x86_mmx_psll_q;
7002         break;
7003       case Intrinsic::x86_mmx_psrli_w:
7004         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7005         break;
7006       case Intrinsic::x86_mmx_psrli_d:
7007         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7008         break;
7009       case Intrinsic::x86_mmx_psrli_q:
7010         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7011         break;
7012       case Intrinsic::x86_mmx_psrai_w:
7013         NewIntNo = Intrinsic::x86_mmx_psra_w;
7014         break;
7015       case Intrinsic::x86_mmx_psrai_d:
7016         NewIntNo = Intrinsic::x86_mmx_psra_d;
7017         break;
7018       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7019       }
7020       break;
7021     }
7022     }
7023
7024     // The vector shift intrinsics with scalars uses 32b shift amounts but
7025     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7026     // to be zero.
7027     SDValue ShOps[4];
7028     ShOps[0] = ShAmt;
7029     ShOps[1] = DAG.getConstant(0, MVT::i32);
7030     if (ShAmtVT == MVT::v4i32) {
7031       ShOps[2] = DAG.getUNDEF(MVT::i32);
7032       ShOps[3] = DAG.getUNDEF(MVT::i32);
7033       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7034     } else {
7035       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7036     }
7037
7038     EVT VT = Op.getValueType();
7039     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7040     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7041                        DAG.getConstant(NewIntNo, MVT::i32),
7042                        Op.getOperand(1), ShAmt);
7043   }
7044   }
7045 }
7046
7047 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7048                                            SelectionDAG &DAG) const {
7049   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7050   MFI->setReturnAddressIsTaken(true);
7051
7052   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7053   DebugLoc dl = Op.getDebugLoc();
7054
7055   if (Depth > 0) {
7056     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7057     SDValue Offset =
7058       DAG.getConstant(TD->getPointerSize(),
7059                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7060     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7061                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7062                                    FrameAddr, Offset),
7063                        NULL, 0, false, false, 0);
7064   }
7065
7066   // Just load the return address.
7067   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7068   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7069                      RetAddrFI, NULL, 0, false, false, 0);
7070 }
7071
7072 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7073   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7074   MFI->setFrameAddressIsTaken(true);
7075
7076   EVT VT = Op.getValueType();
7077   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7078   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7079   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7080   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7081   while (Depth--)
7082     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7083                             false, false, 0);
7084   return FrameAddr;
7085 }
7086
7087 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7088                                                      SelectionDAG &DAG) const {
7089   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7090 }
7091
7092 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7093   MachineFunction &MF = DAG.getMachineFunction();
7094   SDValue Chain     = Op.getOperand(0);
7095   SDValue Offset    = Op.getOperand(1);
7096   SDValue Handler   = Op.getOperand(2);
7097   DebugLoc dl       = Op.getDebugLoc();
7098
7099   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7100                                   getPointerTy());
7101   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7102
7103   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7104                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7105   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7106   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7107   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7108   MF.getRegInfo().addLiveOut(StoreAddrReg);
7109
7110   return DAG.getNode(X86ISD::EH_RETURN, dl,
7111                      MVT::Other,
7112                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7113 }
7114
7115 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7116                                              SelectionDAG &DAG) const {
7117   SDValue Root = Op.getOperand(0);
7118   SDValue Trmp = Op.getOperand(1); // trampoline
7119   SDValue FPtr = Op.getOperand(2); // nested function
7120   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7121   DebugLoc dl  = Op.getDebugLoc();
7122
7123   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7124
7125   if (Subtarget->is64Bit()) {
7126     SDValue OutChains[6];
7127
7128     // Large code-model.
7129     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7130     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7131
7132     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7133     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7134
7135     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7136
7137     // Load the pointer to the nested function into R11.
7138     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7139     SDValue Addr = Trmp;
7140     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7141                                 Addr, TrmpAddr, 0, false, false, 0);
7142
7143     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7144                        DAG.getConstant(2, MVT::i64));
7145     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7146                                 false, false, 2);
7147
7148     // Load the 'nest' parameter value into R10.
7149     // R10 is specified in X86CallingConv.td
7150     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7151     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7152                        DAG.getConstant(10, MVT::i64));
7153     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7154                                 Addr, TrmpAddr, 10, false, false, 0);
7155
7156     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7157                        DAG.getConstant(12, MVT::i64));
7158     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7159                                 false, false, 2);
7160
7161     // Jump to the nested function.
7162     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7163     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7164                        DAG.getConstant(20, MVT::i64));
7165     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7166                                 Addr, TrmpAddr, 20, false, false, 0);
7167
7168     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7169     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7170                        DAG.getConstant(22, MVT::i64));
7171     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7172                                 TrmpAddr, 22, false, false, 0);
7173
7174     SDValue Ops[] =
7175       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7176     return DAG.getMergeValues(Ops, 2, dl);
7177   } else {
7178     const Function *Func =
7179       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7180     CallingConv::ID CC = Func->getCallingConv();
7181     unsigned NestReg;
7182
7183     switch (CC) {
7184     default:
7185       llvm_unreachable("Unsupported calling convention");
7186     case CallingConv::C:
7187     case CallingConv::X86_StdCall: {
7188       // Pass 'nest' parameter in ECX.
7189       // Must be kept in sync with X86CallingConv.td
7190       NestReg = X86::ECX;
7191
7192       // Check that ECX wasn't needed by an 'inreg' parameter.
7193       const FunctionType *FTy = Func->getFunctionType();
7194       const AttrListPtr &Attrs = Func->getAttributes();
7195
7196       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7197         unsigned InRegCount = 0;
7198         unsigned Idx = 1;
7199
7200         for (FunctionType::param_iterator I = FTy->param_begin(),
7201              E = FTy->param_end(); I != E; ++I, ++Idx)
7202           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7203             // FIXME: should only count parameters that are lowered to integers.
7204             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7205
7206         if (InRegCount > 2) {
7207           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7208         }
7209       }
7210       break;
7211     }
7212     case CallingConv::X86_FastCall:
7213     case CallingConv::X86_ThisCall:
7214     case CallingConv::Fast:
7215       // Pass 'nest' parameter in EAX.
7216       // Must be kept in sync with X86CallingConv.td
7217       NestReg = X86::EAX;
7218       break;
7219     }
7220
7221     SDValue OutChains[4];
7222     SDValue Addr, Disp;
7223
7224     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7225                        DAG.getConstant(10, MVT::i32));
7226     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7227
7228     // This is storing the opcode for MOV32ri.
7229     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7230     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7231     OutChains[0] = DAG.getStore(Root, dl,
7232                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7233                                 Trmp, TrmpAddr, 0, false, false, 0);
7234
7235     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7236                        DAG.getConstant(1, MVT::i32));
7237     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7238                                 false, false, 1);
7239
7240     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7241     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7242                        DAG.getConstant(5, MVT::i32));
7243     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7244                                 TrmpAddr, 5, false, false, 1);
7245
7246     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7247                        DAG.getConstant(6, MVT::i32));
7248     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7249                                 false, false, 1);
7250
7251     SDValue Ops[] =
7252       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7253     return DAG.getMergeValues(Ops, 2, dl);
7254   }
7255 }
7256
7257 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7258                                             SelectionDAG &DAG) const {
7259   /*
7260    The rounding mode is in bits 11:10 of FPSR, and has the following
7261    settings:
7262      00 Round to nearest
7263      01 Round to -inf
7264      10 Round to +inf
7265      11 Round to 0
7266
7267   FLT_ROUNDS, on the other hand, expects the following:
7268     -1 Undefined
7269      0 Round to 0
7270      1 Round to nearest
7271      2 Round to +inf
7272      3 Round to -inf
7273
7274   To perform the conversion, we do:
7275     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7276   */
7277
7278   MachineFunction &MF = DAG.getMachineFunction();
7279   const TargetMachine &TM = MF.getTarget();
7280   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7281   unsigned StackAlignment = TFI.getStackAlignment();
7282   EVT VT = Op.getValueType();
7283   DebugLoc dl = Op.getDebugLoc();
7284
7285   // Save FP Control Word to stack slot
7286   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7287   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7288
7289   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7290                               DAG.getEntryNode(), StackSlot);
7291
7292   // Load FP Control Word from stack slot
7293   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7294                             false, false, 0);
7295
7296   // Transform as necessary
7297   SDValue CWD1 =
7298     DAG.getNode(ISD::SRL, dl, MVT::i16,
7299                 DAG.getNode(ISD::AND, dl, MVT::i16,
7300                             CWD, DAG.getConstant(0x800, MVT::i16)),
7301                 DAG.getConstant(11, MVT::i8));
7302   SDValue CWD2 =
7303     DAG.getNode(ISD::SRL, dl, MVT::i16,
7304                 DAG.getNode(ISD::AND, dl, MVT::i16,
7305                             CWD, DAG.getConstant(0x400, MVT::i16)),
7306                 DAG.getConstant(9, MVT::i8));
7307
7308   SDValue RetVal =
7309     DAG.getNode(ISD::AND, dl, MVT::i16,
7310                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7311                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7312                             DAG.getConstant(1, MVT::i16)),
7313                 DAG.getConstant(3, MVT::i16));
7314
7315
7316   return DAG.getNode((VT.getSizeInBits() < 16 ?
7317                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7318 }
7319
7320 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7321   EVT VT = Op.getValueType();
7322   EVT OpVT = VT;
7323   unsigned NumBits = VT.getSizeInBits();
7324   DebugLoc dl = Op.getDebugLoc();
7325
7326   Op = Op.getOperand(0);
7327   if (VT == MVT::i8) {
7328     // Zero extend to i32 since there is not an i8 bsr.
7329     OpVT = MVT::i32;
7330     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7331   }
7332
7333   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7334   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7335   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7336
7337   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7338   SDValue Ops[] = {
7339     Op,
7340     DAG.getConstant(NumBits+NumBits-1, OpVT),
7341     DAG.getConstant(X86::COND_E, MVT::i8),
7342     Op.getValue(1)
7343   };
7344   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7345
7346   // Finally xor with NumBits-1.
7347   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7348
7349   if (VT == MVT::i8)
7350     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7351   return Op;
7352 }
7353
7354 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7355   EVT VT = Op.getValueType();
7356   EVT OpVT = VT;
7357   unsigned NumBits = VT.getSizeInBits();
7358   DebugLoc dl = Op.getDebugLoc();
7359
7360   Op = Op.getOperand(0);
7361   if (VT == MVT::i8) {
7362     OpVT = MVT::i32;
7363     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7364   }
7365
7366   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7367   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7368   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7369
7370   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7371   SDValue Ops[] = {
7372     Op,
7373     DAG.getConstant(NumBits, OpVT),
7374     DAG.getConstant(X86::COND_E, MVT::i8),
7375     Op.getValue(1)
7376   };
7377   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7378
7379   if (VT == MVT::i8)
7380     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7381   return Op;
7382 }
7383
7384 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7385   EVT VT = Op.getValueType();
7386   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7387   DebugLoc dl = Op.getDebugLoc();
7388
7389   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7390   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7391   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7392   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7393   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7394   //
7395   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7396   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7397   //  return AloBlo + AloBhi + AhiBlo;
7398
7399   SDValue A = Op.getOperand(0);
7400   SDValue B = Op.getOperand(1);
7401
7402   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7403                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7404                        A, DAG.getConstant(32, MVT::i32));
7405   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7406                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7407                        B, DAG.getConstant(32, MVT::i32));
7408   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7409                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7410                        A, B);
7411   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7412                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7413                        A, Bhi);
7414   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7415                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7416                        Ahi, B);
7417   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7418                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7419                        AloBhi, DAG.getConstant(32, MVT::i32));
7420   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7421                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7422                        AhiBlo, DAG.getConstant(32, MVT::i32));
7423   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7424   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7425   return Res;
7426 }
7427
7428
7429 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7430   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7431   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7432   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7433   // has only one use.
7434   SDNode *N = Op.getNode();
7435   SDValue LHS = N->getOperand(0);
7436   SDValue RHS = N->getOperand(1);
7437   unsigned BaseOp = 0;
7438   unsigned Cond = 0;
7439   DebugLoc dl = Op.getDebugLoc();
7440
7441   switch (Op.getOpcode()) {
7442   default: llvm_unreachable("Unknown ovf instruction!");
7443   case ISD::SADDO:
7444     // A subtract of one will be selected as a INC. Note that INC doesn't
7445     // set CF, so we can't do this for UADDO.
7446     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7447       if (C->getAPIntValue() == 1) {
7448         BaseOp = X86ISD::INC;
7449         Cond = X86::COND_O;
7450         break;
7451       }
7452     BaseOp = X86ISD::ADD;
7453     Cond = X86::COND_O;
7454     break;
7455   case ISD::UADDO:
7456     BaseOp = X86ISD::ADD;
7457     Cond = X86::COND_B;
7458     break;
7459   case ISD::SSUBO:
7460     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7461     // set CF, so we can't do this for USUBO.
7462     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7463       if (C->getAPIntValue() == 1) {
7464         BaseOp = X86ISD::DEC;
7465         Cond = X86::COND_O;
7466         break;
7467       }
7468     BaseOp = X86ISD::SUB;
7469     Cond = X86::COND_O;
7470     break;
7471   case ISD::USUBO:
7472     BaseOp = X86ISD::SUB;
7473     Cond = X86::COND_B;
7474     break;
7475   case ISD::SMULO:
7476     BaseOp = X86ISD::SMUL;
7477     Cond = X86::COND_O;
7478     break;
7479   case ISD::UMULO:
7480     BaseOp = X86ISD::UMUL;
7481     Cond = X86::COND_B;
7482     break;
7483   }
7484
7485   // Also sets EFLAGS.
7486   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7487   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7488
7489   SDValue SetCC =
7490     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7491                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7492
7493   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7494   return Sum;
7495 }
7496
7497 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7498   EVT T = Op.getValueType();
7499   DebugLoc dl = Op.getDebugLoc();
7500   unsigned Reg = 0;
7501   unsigned size = 0;
7502   switch(T.getSimpleVT().SimpleTy) {
7503   default:
7504     assert(false && "Invalid value type!");
7505   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7506   case MVT::i16: Reg = X86::AX;  size = 2; break;
7507   case MVT::i32: Reg = X86::EAX; size = 4; break;
7508   case MVT::i64:
7509     assert(Subtarget->is64Bit() && "Node not type legal!");
7510     Reg = X86::RAX; size = 8;
7511     break;
7512   }
7513   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7514                                     Op.getOperand(2), SDValue());
7515   SDValue Ops[] = { cpIn.getValue(0),
7516                     Op.getOperand(1),
7517                     Op.getOperand(3),
7518                     DAG.getTargetConstant(size, MVT::i8),
7519                     cpIn.getValue(1) };
7520   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7521   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7522   SDValue cpOut =
7523     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7524   return cpOut;
7525 }
7526
7527 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7528                                                  SelectionDAG &DAG) const {
7529   assert(Subtarget->is64Bit() && "Result not type legalized?");
7530   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7531   SDValue TheChain = Op.getOperand(0);
7532   DebugLoc dl = Op.getDebugLoc();
7533   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7534   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7535   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7536                                    rax.getValue(2));
7537   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7538                             DAG.getConstant(32, MVT::i8));
7539   SDValue Ops[] = {
7540     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7541     rdx.getValue(1)
7542   };
7543   return DAG.getMergeValues(Ops, 2, dl);
7544 }
7545
7546 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7547                                             SelectionDAG &DAG) const {
7548   EVT SrcVT = Op.getOperand(0).getValueType();
7549   EVT DstVT = Op.getValueType();
7550   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7551           Subtarget->hasMMX() && !DisableMMX) &&
7552          "Unexpected custom BIT_CONVERT");
7553   assert((DstVT == MVT::i64 ||
7554           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7555          "Unexpected custom BIT_CONVERT");
7556   // i64 <=> MMX conversions are Legal.
7557   if (SrcVT==MVT::i64 && DstVT.isVector())
7558     return Op;
7559   if (DstVT==MVT::i64 && SrcVT.isVector())
7560     return Op;
7561   // MMX <=> MMX conversions are Legal.
7562   if (SrcVT.isVector() && DstVT.isVector())
7563     return Op;
7564   // All other conversions need to be expanded.
7565   return SDValue();
7566 }
7567 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7568   SDNode *Node = Op.getNode();
7569   DebugLoc dl = Node->getDebugLoc();
7570   EVT T = Node->getValueType(0);
7571   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7572                               DAG.getConstant(0, T), Node->getOperand(2));
7573   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7574                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7575                        Node->getOperand(0),
7576                        Node->getOperand(1), negOp,
7577                        cast<AtomicSDNode>(Node)->getSrcValue(),
7578                        cast<AtomicSDNode>(Node)->getAlignment());
7579 }
7580
7581 /// LowerOperation - Provide custom lowering hooks for some operations.
7582 ///
7583 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7584   switch (Op.getOpcode()) {
7585   default: llvm_unreachable("Should not custom lower this!");
7586   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7587   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7588   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7589   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7590   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7591   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7592   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7593   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7594   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7595   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7596   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7597   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7598   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7599   case ISD::SHL_PARTS:
7600   case ISD::SRA_PARTS:
7601   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7602   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7603   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7604   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7605   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7606   case ISD::FABS:               return LowerFABS(Op, DAG);
7607   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7608   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7609   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7610   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7611   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7612   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7613   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7614   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7615   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7616   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7617   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7618   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7619   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7620   case ISD::FRAME_TO_ARGS_OFFSET:
7621                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7622   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7623   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7624   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7625   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7626   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7627   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7628   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7629   case ISD::SADDO:
7630   case ISD::UADDO:
7631   case ISD::SSUBO:
7632   case ISD::USUBO:
7633   case ISD::SMULO:
7634   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7635   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7636   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7637   }
7638 }
7639
7640 void X86TargetLowering::
7641 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7642                         SelectionDAG &DAG, unsigned NewOp) const {
7643   EVT T = Node->getValueType(0);
7644   DebugLoc dl = Node->getDebugLoc();
7645   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7646
7647   SDValue Chain = Node->getOperand(0);
7648   SDValue In1 = Node->getOperand(1);
7649   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7650                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7651   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7652                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7653   SDValue Ops[] = { Chain, In1, In2L, In2H };
7654   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7655   SDValue Result =
7656     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7657                             cast<MemSDNode>(Node)->getMemOperand());
7658   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7659   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7660   Results.push_back(Result.getValue(2));
7661 }
7662
7663 /// ReplaceNodeResults - Replace a node with an illegal result type
7664 /// with a new node built out of custom code.
7665 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7666                                            SmallVectorImpl<SDValue>&Results,
7667                                            SelectionDAG &DAG) const {
7668   DebugLoc dl = N->getDebugLoc();
7669   switch (N->getOpcode()) {
7670   default:
7671     assert(false && "Do not know how to custom type legalize this operation!");
7672     return;
7673   case ISD::FP_TO_SINT: {
7674     std::pair<SDValue,SDValue> Vals =
7675         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7676     SDValue FIST = Vals.first, StackSlot = Vals.second;
7677     if (FIST.getNode() != 0) {
7678       EVT VT = N->getValueType(0);
7679       // Return a load from the stack slot.
7680       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7681                                     false, false, 0));
7682     }
7683     return;
7684   }
7685   case ISD::READCYCLECOUNTER: {
7686     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7687     SDValue TheChain = N->getOperand(0);
7688     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7689     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7690                                      rd.getValue(1));
7691     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7692                                      eax.getValue(2));
7693     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7694     SDValue Ops[] = { eax, edx };
7695     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7696     Results.push_back(edx.getValue(1));
7697     return;
7698   }
7699   case ISD::ATOMIC_CMP_SWAP: {
7700     EVT T = N->getValueType(0);
7701     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7702     SDValue cpInL, cpInH;
7703     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7704                         DAG.getConstant(0, MVT::i32));
7705     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7706                         DAG.getConstant(1, MVT::i32));
7707     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7708     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7709                              cpInL.getValue(1));
7710     SDValue swapInL, swapInH;
7711     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7712                           DAG.getConstant(0, MVT::i32));
7713     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7714                           DAG.getConstant(1, MVT::i32));
7715     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7716                                cpInH.getValue(1));
7717     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7718                                swapInL.getValue(1));
7719     SDValue Ops[] = { swapInH.getValue(0),
7720                       N->getOperand(1),
7721                       swapInH.getValue(1) };
7722     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7723     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7724     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7725                                         MVT::i32, Result.getValue(1));
7726     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7727                                         MVT::i32, cpOutL.getValue(2));
7728     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7729     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7730     Results.push_back(cpOutH.getValue(1));
7731     return;
7732   }
7733   case ISD::ATOMIC_LOAD_ADD:
7734     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7735     return;
7736   case ISD::ATOMIC_LOAD_AND:
7737     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7738     return;
7739   case ISD::ATOMIC_LOAD_NAND:
7740     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7741     return;
7742   case ISD::ATOMIC_LOAD_OR:
7743     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7744     return;
7745   case ISD::ATOMIC_LOAD_SUB:
7746     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7747     return;
7748   case ISD::ATOMIC_LOAD_XOR:
7749     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7750     return;
7751   case ISD::ATOMIC_SWAP:
7752     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7753     return;
7754   }
7755 }
7756
7757 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7758   switch (Opcode) {
7759   default: return NULL;
7760   case X86ISD::BSF:                return "X86ISD::BSF";
7761   case X86ISD::BSR:                return "X86ISD::BSR";
7762   case X86ISD::SHLD:               return "X86ISD::SHLD";
7763   case X86ISD::SHRD:               return "X86ISD::SHRD";
7764   case X86ISD::FAND:               return "X86ISD::FAND";
7765   case X86ISD::FOR:                return "X86ISD::FOR";
7766   case X86ISD::FXOR:               return "X86ISD::FXOR";
7767   case X86ISD::FSRL:               return "X86ISD::FSRL";
7768   case X86ISD::FILD:               return "X86ISD::FILD";
7769   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7770   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7771   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7772   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7773   case X86ISD::FLD:                return "X86ISD::FLD";
7774   case X86ISD::FST:                return "X86ISD::FST";
7775   case X86ISD::CALL:               return "X86ISD::CALL";
7776   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7777   case X86ISD::BT:                 return "X86ISD::BT";
7778   case X86ISD::CMP:                return "X86ISD::CMP";
7779   case X86ISD::COMI:               return "X86ISD::COMI";
7780   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7781   case X86ISD::SETCC:              return "X86ISD::SETCC";
7782   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7783   case X86ISD::CMOV:               return "X86ISD::CMOV";
7784   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7785   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7786   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7787   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7788   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7789   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7790   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7791   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7792   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7793   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7794   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7795   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7796   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7797   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7798   case X86ISD::FMAX:               return "X86ISD::FMAX";
7799   case X86ISD::FMIN:               return "X86ISD::FMIN";
7800   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7801   case X86ISD::FRCP:               return "X86ISD::FRCP";
7802   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7803   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7804   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7805   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7806   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7807   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7808   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7809   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7810   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7811   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7812   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7813   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7814   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7815   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7816   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7817   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7818   case X86ISD::VSHL:               return "X86ISD::VSHL";
7819   case X86ISD::VSRL:               return "X86ISD::VSRL";
7820   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7821   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7822   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7823   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7824   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7825   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7826   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7827   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7828   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7829   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7830   case X86ISD::ADD:                return "X86ISD::ADD";
7831   case X86ISD::SUB:                return "X86ISD::SUB";
7832   case X86ISD::SMUL:               return "X86ISD::SMUL";
7833   case X86ISD::UMUL:               return "X86ISD::UMUL";
7834   case X86ISD::INC:                return "X86ISD::INC";
7835   case X86ISD::DEC:                return "X86ISD::DEC";
7836   case X86ISD::OR:                 return "X86ISD::OR";
7837   case X86ISD::XOR:                return "X86ISD::XOR";
7838   case X86ISD::AND:                return "X86ISD::AND";
7839   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7840   case X86ISD::PTEST:              return "X86ISD::PTEST";
7841   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7842   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7843   }
7844 }
7845
7846 // isLegalAddressingMode - Return true if the addressing mode represented
7847 // by AM is legal for this target, for a load/store of the specified type.
7848 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7849                                               const Type *Ty) const {
7850   // X86 supports extremely general addressing modes.
7851   CodeModel::Model M = getTargetMachine().getCodeModel();
7852
7853   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7854   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7855     return false;
7856
7857   if (AM.BaseGV) {
7858     unsigned GVFlags =
7859       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7860
7861     // If a reference to this global requires an extra load, we can't fold it.
7862     if (isGlobalStubReference(GVFlags))
7863       return false;
7864
7865     // If BaseGV requires a register for the PIC base, we cannot also have a
7866     // BaseReg specified.
7867     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7868       return false;
7869
7870     // If lower 4G is not available, then we must use rip-relative addressing.
7871     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7872       return false;
7873   }
7874
7875   switch (AM.Scale) {
7876   case 0:
7877   case 1:
7878   case 2:
7879   case 4:
7880   case 8:
7881     // These scales always work.
7882     break;
7883   case 3:
7884   case 5:
7885   case 9:
7886     // These scales are formed with basereg+scalereg.  Only accept if there is
7887     // no basereg yet.
7888     if (AM.HasBaseReg)
7889       return false;
7890     break;
7891   default:  // Other stuff never works.
7892     return false;
7893   }
7894
7895   return true;
7896 }
7897
7898
7899 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7900   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7901     return false;
7902   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7903   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7904   if (NumBits1 <= NumBits2)
7905     return false;
7906   return true;
7907 }
7908
7909 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7910   if (!VT1.isInteger() || !VT2.isInteger())
7911     return false;
7912   unsigned NumBits1 = VT1.getSizeInBits();
7913   unsigned NumBits2 = VT2.getSizeInBits();
7914   if (NumBits1 <= NumBits2)
7915     return false;
7916   return true;
7917 }
7918
7919 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7920   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7921   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7922 }
7923
7924 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7925   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7926   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7927 }
7928
7929 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7930   // i16 instructions are longer (0x66 prefix) and potentially slower.
7931   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7932 }
7933
7934 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7935 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7936 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7937 /// are assumed to be legal.
7938 bool
7939 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7940                                       EVT VT) const {
7941   // Very little shuffling can be done for 64-bit vectors right now.
7942   if (VT.getSizeInBits() == 64)
7943     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7944
7945   // FIXME: pshufb, blends, shifts.
7946   return (VT.getVectorNumElements() == 2 ||
7947           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7948           isMOVLMask(M, VT) ||
7949           isSHUFPMask(M, VT) ||
7950           isPSHUFDMask(M, VT) ||
7951           isPSHUFHWMask(M, VT) ||
7952           isPSHUFLWMask(M, VT) ||
7953           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7954           isUNPCKLMask(M, VT) ||
7955           isUNPCKHMask(M, VT) ||
7956           isUNPCKL_v_undef_Mask(M, VT) ||
7957           isUNPCKH_v_undef_Mask(M, VT));
7958 }
7959
7960 bool
7961 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7962                                           EVT VT) const {
7963   unsigned NumElts = VT.getVectorNumElements();
7964   // FIXME: This collection of masks seems suspect.
7965   if (NumElts == 2)
7966     return true;
7967   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7968     return (isMOVLMask(Mask, VT)  ||
7969             isCommutedMOVLMask(Mask, VT, true) ||
7970             isSHUFPMask(Mask, VT) ||
7971             isCommutedSHUFPMask(Mask, VT));
7972   }
7973   return false;
7974 }
7975
7976 //===----------------------------------------------------------------------===//
7977 //                           X86 Scheduler Hooks
7978 //===----------------------------------------------------------------------===//
7979
7980 // private utility function
7981 MachineBasicBlock *
7982 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7983                                                        MachineBasicBlock *MBB,
7984                                                        unsigned regOpc,
7985                                                        unsigned immOpc,
7986                                                        unsigned LoadOpc,
7987                                                        unsigned CXchgOpc,
7988                                                        unsigned copyOpc,
7989                                                        unsigned notOpc,
7990                                                        unsigned EAXreg,
7991                                                        TargetRegisterClass *RC,
7992                                                        bool invSrc) const {
7993   // For the atomic bitwise operator, we generate
7994   //   thisMBB:
7995   //   newMBB:
7996   //     ld  t1 = [bitinstr.addr]
7997   //     op  t2 = t1, [bitinstr.val]
7998   //     mov EAX = t1
7999   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8000   //     bz  newMBB
8001   //     fallthrough -->nextMBB
8002   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8003   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8004   MachineFunction::iterator MBBIter = MBB;
8005   ++MBBIter;
8006
8007   /// First build the CFG
8008   MachineFunction *F = MBB->getParent();
8009   MachineBasicBlock *thisMBB = MBB;
8010   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8011   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8012   F->insert(MBBIter, newMBB);
8013   F->insert(MBBIter, nextMBB);
8014
8015   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8016   nextMBB->splice(nextMBB->begin(), thisMBB,
8017                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8018                   thisMBB->end());
8019   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8020
8021   // Update thisMBB to fall through to newMBB
8022   thisMBB->addSuccessor(newMBB);
8023
8024   // newMBB jumps to itself and fall through to nextMBB
8025   newMBB->addSuccessor(nextMBB);
8026   newMBB->addSuccessor(newMBB);
8027
8028   // Insert instructions into newMBB based on incoming instruction
8029   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8030          "unexpected number of operands");
8031   DebugLoc dl = bInstr->getDebugLoc();
8032   MachineOperand& destOper = bInstr->getOperand(0);
8033   MachineOperand* argOpers[2 + X86AddrNumOperands];
8034   int numArgs = bInstr->getNumOperands() - 1;
8035   for (int i=0; i < numArgs; ++i)
8036     argOpers[i] = &bInstr->getOperand(i+1);
8037
8038   // x86 address has 4 operands: base, index, scale, and displacement
8039   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8040   int valArgIndx = lastAddrIndx + 1;
8041
8042   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8043   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8044   for (int i=0; i <= lastAddrIndx; ++i)
8045     (*MIB).addOperand(*argOpers[i]);
8046
8047   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8048   if (invSrc) {
8049     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8050   }
8051   else
8052     tt = t1;
8053
8054   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8055   assert((argOpers[valArgIndx]->isReg() ||
8056           argOpers[valArgIndx]->isImm()) &&
8057          "invalid operand");
8058   if (argOpers[valArgIndx]->isReg())
8059     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8060   else
8061     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8062   MIB.addReg(tt);
8063   (*MIB).addOperand(*argOpers[valArgIndx]);
8064
8065   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8066   MIB.addReg(t1);
8067
8068   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8069   for (int i=0; i <= lastAddrIndx; ++i)
8070     (*MIB).addOperand(*argOpers[i]);
8071   MIB.addReg(t2);
8072   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8073   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8074                     bInstr->memoperands_end());
8075
8076   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8077   MIB.addReg(EAXreg);
8078
8079   // insert branch
8080   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8081
8082   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8083   return nextMBB;
8084 }
8085
8086 // private utility function:  64 bit atomics on 32 bit host.
8087 MachineBasicBlock *
8088 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8089                                                        MachineBasicBlock *MBB,
8090                                                        unsigned regOpcL,
8091                                                        unsigned regOpcH,
8092                                                        unsigned immOpcL,
8093                                                        unsigned immOpcH,
8094                                                        bool invSrc) const {
8095   // For the atomic bitwise operator, we generate
8096   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8097   //     ld t1,t2 = [bitinstr.addr]
8098   //   newMBB:
8099   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8100   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8101   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8102   //     mov ECX, EBX <- t5, t6
8103   //     mov EAX, EDX <- t1, t2
8104   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8105   //     mov t3, t4 <- EAX, EDX
8106   //     bz  newMBB
8107   //     result in out1, out2
8108   //     fallthrough -->nextMBB
8109
8110   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8111   const unsigned LoadOpc = X86::MOV32rm;
8112   const unsigned copyOpc = X86::MOV32rr;
8113   const unsigned NotOpc = X86::NOT32r;
8114   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8115   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8116   MachineFunction::iterator MBBIter = MBB;
8117   ++MBBIter;
8118
8119   /// First build the CFG
8120   MachineFunction *F = MBB->getParent();
8121   MachineBasicBlock *thisMBB = MBB;
8122   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8123   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8124   F->insert(MBBIter, newMBB);
8125   F->insert(MBBIter, nextMBB);
8126
8127   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8128   nextMBB->splice(nextMBB->begin(), thisMBB,
8129                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8130                   thisMBB->end());
8131   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8132
8133   // Update thisMBB to fall through to newMBB
8134   thisMBB->addSuccessor(newMBB);
8135
8136   // newMBB jumps to itself and fall through to nextMBB
8137   newMBB->addSuccessor(nextMBB);
8138   newMBB->addSuccessor(newMBB);
8139
8140   DebugLoc dl = bInstr->getDebugLoc();
8141   // Insert instructions into newMBB based on incoming instruction
8142   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8143   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8144          "unexpected number of operands");
8145   MachineOperand& dest1Oper = bInstr->getOperand(0);
8146   MachineOperand& dest2Oper = bInstr->getOperand(1);
8147   MachineOperand* argOpers[2 + X86AddrNumOperands];
8148   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8149     argOpers[i] = &bInstr->getOperand(i+2);
8150
8151     // We use some of the operands multiple times, so conservatively just
8152     // clear any kill flags that might be present.
8153     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8154       argOpers[i]->setIsKill(false);
8155   }
8156
8157   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8158   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8159
8160   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8161   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8162   for (int i=0; i <= lastAddrIndx; ++i)
8163     (*MIB).addOperand(*argOpers[i]);
8164   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8165   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8166   // add 4 to displacement.
8167   for (int i=0; i <= lastAddrIndx-2; ++i)
8168     (*MIB).addOperand(*argOpers[i]);
8169   MachineOperand newOp3 = *(argOpers[3]);
8170   if (newOp3.isImm())
8171     newOp3.setImm(newOp3.getImm()+4);
8172   else
8173     newOp3.setOffset(newOp3.getOffset()+4);
8174   (*MIB).addOperand(newOp3);
8175   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8176
8177   // t3/4 are defined later, at the bottom of the loop
8178   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8179   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8180   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8181     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8182   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8183     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8184
8185   // The subsequent operations should be using the destination registers of
8186   //the PHI instructions.
8187   if (invSrc) {
8188     t1 = F->getRegInfo().createVirtualRegister(RC);
8189     t2 = F->getRegInfo().createVirtualRegister(RC);
8190     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8191     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8192   } else {
8193     t1 = dest1Oper.getReg();
8194     t2 = dest2Oper.getReg();
8195   }
8196
8197   int valArgIndx = lastAddrIndx + 1;
8198   assert((argOpers[valArgIndx]->isReg() ||
8199           argOpers[valArgIndx]->isImm()) &&
8200          "invalid operand");
8201   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8202   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8203   if (argOpers[valArgIndx]->isReg())
8204     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8205   else
8206     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8207   if (regOpcL != X86::MOV32rr)
8208     MIB.addReg(t1);
8209   (*MIB).addOperand(*argOpers[valArgIndx]);
8210   assert(argOpers[valArgIndx + 1]->isReg() ==
8211          argOpers[valArgIndx]->isReg());
8212   assert(argOpers[valArgIndx + 1]->isImm() ==
8213          argOpers[valArgIndx]->isImm());
8214   if (argOpers[valArgIndx + 1]->isReg())
8215     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8216   else
8217     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8218   if (regOpcH != X86::MOV32rr)
8219     MIB.addReg(t2);
8220   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8221
8222   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8223   MIB.addReg(t1);
8224   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8225   MIB.addReg(t2);
8226
8227   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8228   MIB.addReg(t5);
8229   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8230   MIB.addReg(t6);
8231
8232   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8233   for (int i=0; i <= lastAddrIndx; ++i)
8234     (*MIB).addOperand(*argOpers[i]);
8235
8236   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8237   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8238                     bInstr->memoperands_end());
8239
8240   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8241   MIB.addReg(X86::EAX);
8242   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8243   MIB.addReg(X86::EDX);
8244
8245   // insert branch
8246   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8247
8248   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8249   return nextMBB;
8250 }
8251
8252 // private utility function
8253 MachineBasicBlock *
8254 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8255                                                       MachineBasicBlock *MBB,
8256                                                       unsigned cmovOpc) const {
8257   // For the atomic min/max operator, we generate
8258   //   thisMBB:
8259   //   newMBB:
8260   //     ld t1 = [min/max.addr]
8261   //     mov t2 = [min/max.val]
8262   //     cmp  t1, t2
8263   //     cmov[cond] t2 = t1
8264   //     mov EAX = t1
8265   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8266   //     bz   newMBB
8267   //     fallthrough -->nextMBB
8268   //
8269   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8270   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8271   MachineFunction::iterator MBBIter = MBB;
8272   ++MBBIter;
8273
8274   /// First build the CFG
8275   MachineFunction *F = MBB->getParent();
8276   MachineBasicBlock *thisMBB = MBB;
8277   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8278   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8279   F->insert(MBBIter, newMBB);
8280   F->insert(MBBIter, nextMBB);
8281
8282   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8283   nextMBB->splice(nextMBB->begin(), thisMBB,
8284                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8285                   thisMBB->end());
8286   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8287
8288   // Update thisMBB to fall through to newMBB
8289   thisMBB->addSuccessor(newMBB);
8290
8291   // newMBB jumps to newMBB and fall through to nextMBB
8292   newMBB->addSuccessor(nextMBB);
8293   newMBB->addSuccessor(newMBB);
8294
8295   DebugLoc dl = mInstr->getDebugLoc();
8296   // Insert instructions into newMBB based on incoming instruction
8297   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8298          "unexpected number of operands");
8299   MachineOperand& destOper = mInstr->getOperand(0);
8300   MachineOperand* argOpers[2 + X86AddrNumOperands];
8301   int numArgs = mInstr->getNumOperands() - 1;
8302   for (int i=0; i < numArgs; ++i)
8303     argOpers[i] = &mInstr->getOperand(i+1);
8304
8305   // x86 address has 4 operands: base, index, scale, and displacement
8306   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8307   int valArgIndx = lastAddrIndx + 1;
8308
8309   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8310   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8311   for (int i=0; i <= lastAddrIndx; ++i)
8312     (*MIB).addOperand(*argOpers[i]);
8313
8314   // We only support register and immediate values
8315   assert((argOpers[valArgIndx]->isReg() ||
8316           argOpers[valArgIndx]->isImm()) &&
8317          "invalid operand");
8318
8319   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8320   if (argOpers[valArgIndx]->isReg())
8321     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8322   else
8323     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8324   (*MIB).addOperand(*argOpers[valArgIndx]);
8325
8326   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8327   MIB.addReg(t1);
8328
8329   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8330   MIB.addReg(t1);
8331   MIB.addReg(t2);
8332
8333   // Generate movc
8334   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8335   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8336   MIB.addReg(t2);
8337   MIB.addReg(t1);
8338
8339   // Cmp and exchange if none has modified the memory location
8340   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8341   for (int i=0; i <= lastAddrIndx; ++i)
8342     (*MIB).addOperand(*argOpers[i]);
8343   MIB.addReg(t3);
8344   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8345   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8346                     mInstr->memoperands_end());
8347
8348   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8349   MIB.addReg(X86::EAX);
8350
8351   // insert branch
8352   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8353
8354   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8355   return nextMBB;
8356 }
8357
8358 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8359 // all of this code can be replaced with that in the .td file.
8360 MachineBasicBlock *
8361 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8362                             unsigned numArgs, bool memArg) const {
8363
8364   DebugLoc dl = MI->getDebugLoc();
8365   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8366
8367   unsigned Opc;
8368   if (memArg)
8369     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8370   else
8371     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8372
8373   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8374
8375   for (unsigned i = 0; i < numArgs; ++i) {
8376     MachineOperand &Op = MI->getOperand(i+1);
8377
8378     if (!(Op.isReg() && Op.isImplicit()))
8379       MIB.addOperand(Op);
8380   }
8381
8382   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8383     .addReg(X86::XMM0);
8384
8385   MI->eraseFromParent();
8386
8387   return BB;
8388 }
8389
8390 MachineBasicBlock *
8391 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8392                                                  MachineInstr *MI,
8393                                                  MachineBasicBlock *MBB) const {
8394   // Emit code to save XMM registers to the stack. The ABI says that the
8395   // number of registers to save is given in %al, so it's theoretically
8396   // possible to do an indirect jump trick to avoid saving all of them,
8397   // however this code takes a simpler approach and just executes all
8398   // of the stores if %al is non-zero. It's less code, and it's probably
8399   // easier on the hardware branch predictor, and stores aren't all that
8400   // expensive anyway.
8401
8402   // Create the new basic blocks. One block contains all the XMM stores,
8403   // and one block is the final destination regardless of whether any
8404   // stores were performed.
8405   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8406   MachineFunction *F = MBB->getParent();
8407   MachineFunction::iterator MBBIter = MBB;
8408   ++MBBIter;
8409   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8410   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8411   F->insert(MBBIter, XMMSaveMBB);
8412   F->insert(MBBIter, EndMBB);
8413
8414   // Transfer the remainder of MBB and its successor edges to EndMBB.
8415   EndMBB->splice(EndMBB->begin(), MBB,
8416                  llvm::next(MachineBasicBlock::iterator(MI)),
8417                  MBB->end());
8418   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
8419
8420   // The original block will now fall through to the XMM save block.
8421   MBB->addSuccessor(XMMSaveMBB);
8422   // The XMMSaveMBB will fall through to the end block.
8423   XMMSaveMBB->addSuccessor(EndMBB);
8424
8425   // Now add the instructions.
8426   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8427   DebugLoc DL = MI->getDebugLoc();
8428
8429   unsigned CountReg = MI->getOperand(0).getReg();
8430   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8431   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8432
8433   if (!Subtarget->isTargetWin64()) {
8434     // If %al is 0, branch around the XMM save block.
8435     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8436     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8437     MBB->addSuccessor(EndMBB);
8438   }
8439
8440   // In the XMM save block, save all the XMM argument registers.
8441   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8442     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8443     MachineMemOperand *MMO =
8444       F->getMachineMemOperand(
8445         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8446         MachineMemOperand::MOStore, Offset,
8447         /*Size=*/16, /*Align=*/16);
8448     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8449       .addFrameIndex(RegSaveFrameIndex)
8450       .addImm(/*Scale=*/1)
8451       .addReg(/*IndexReg=*/0)
8452       .addImm(/*Disp=*/Offset)
8453       .addReg(/*Segment=*/0)
8454       .addReg(MI->getOperand(i).getReg())
8455       .addMemOperand(MMO);
8456   }
8457
8458   MI->eraseFromParent();   // The pseudo instruction is gone now.
8459
8460   return EndMBB;
8461 }
8462
8463 MachineBasicBlock *
8464 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8465                                      MachineBasicBlock *BB) const {
8466   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8467   DebugLoc DL = MI->getDebugLoc();
8468
8469   // To "insert" a SELECT_CC instruction, we actually have to insert the
8470   // diamond control-flow pattern.  The incoming instruction knows the
8471   // destination vreg to set, the condition code register to branch on, the
8472   // true/false values to select between, and a branch opcode to use.
8473   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8474   MachineFunction::iterator It = BB;
8475   ++It;
8476
8477   //  thisMBB:
8478   //  ...
8479   //   TrueVal = ...
8480   //   cmpTY ccX, r1, r2
8481   //   bCC copy1MBB
8482   //   fallthrough --> copy0MBB
8483   MachineBasicBlock *thisMBB = BB;
8484   MachineFunction *F = BB->getParent();
8485   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8486   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8487   F->insert(It, copy0MBB);
8488   F->insert(It, sinkMBB);
8489
8490   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8491   // live into the sink and copy blocks.
8492   const MachineFunction *MF = BB->getParent();
8493   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8494   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8495
8496   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
8497     const MachineOperand &MO = MI->getOperand(I);
8498     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
8499     unsigned Reg = MO.getReg();
8500     if (Reg != X86::EFLAGS) continue;
8501     copy0MBB->addLiveIn(Reg);
8502     sinkMBB->addLiveIn(Reg);
8503   }
8504
8505   // Transfer the remainder of BB and its successor edges to sinkMBB.
8506   sinkMBB->splice(sinkMBB->begin(), BB,
8507                   llvm::next(MachineBasicBlock::iterator(MI)),
8508                   BB->end());
8509   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
8510
8511   // Add the true and fallthrough blocks as its successors.
8512   BB->addSuccessor(copy0MBB);
8513   BB->addSuccessor(sinkMBB);
8514
8515   // Create the conditional branch instruction.
8516   unsigned Opc =
8517     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8518   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8519
8520   //  copy0MBB:
8521   //   %FalseValue = ...
8522   //   # fallthrough to sinkMBB
8523   copy0MBB->addSuccessor(sinkMBB);
8524
8525   //  sinkMBB:
8526   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8527   //  ...
8528   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
8529           TII->get(X86::PHI), MI->getOperand(0).getReg())
8530     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8531     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8532
8533   MI->eraseFromParent();   // The pseudo instruction is gone now.
8534   return sinkMBB;
8535 }
8536
8537 MachineBasicBlock *
8538 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8539                                           MachineBasicBlock *BB) const {
8540   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8541   DebugLoc DL = MI->getDebugLoc();
8542
8543   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8544   // non-trivial part is impdef of ESP.
8545   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8546   // mingw-w64.
8547
8548   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
8549     .addExternalSymbol("_alloca")
8550     .addReg(X86::EAX, RegState::Implicit)
8551     .addReg(X86::ESP, RegState::Implicit)
8552     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8553     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8554
8555   MI->eraseFromParent();   // The pseudo instruction is gone now.
8556   return BB;
8557 }
8558
8559 MachineBasicBlock *
8560 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8561                                       MachineBasicBlock *BB) const {
8562   // This is pretty easy.  We're taking the value that we received from
8563   // our load from the relocation, sticking it in either RDI (x86-64)
8564   // or EAX and doing an indirect call.  The return value will then
8565   // be in the normal return register.
8566   const X86InstrInfo *TII
8567     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8568   DebugLoc DL = MI->getDebugLoc();
8569   MachineFunction *F = BB->getParent();
8570
8571   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8572
8573   if (Subtarget->is64Bit()) {
8574     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8575                                       TII->get(X86::MOV64rm), X86::RDI)
8576     .addReg(X86::RIP)
8577     .addImm(0).addReg(0)
8578     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8579                       MI->getOperand(3).getTargetFlags())
8580     .addReg(0);
8581     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
8582     addDirectMem(MIB, X86::RDI).addReg(0);
8583   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8584     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8585                                       TII->get(X86::MOV32rm), X86::EAX)
8586     .addReg(0)
8587     .addImm(0).addReg(0)
8588     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8589                       MI->getOperand(3).getTargetFlags())
8590     .addReg(0);
8591     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8592     addDirectMem(MIB, X86::EAX).addReg(0);
8593   } else {
8594     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8595                                       TII->get(X86::MOV32rm), X86::EAX)
8596     .addReg(TII->getGlobalBaseReg(F))
8597     .addImm(0).addReg(0)
8598     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8599                       MI->getOperand(3).getTargetFlags())
8600     .addReg(0);
8601     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8602     addDirectMem(MIB, X86::EAX).addReg(0);
8603   }
8604
8605   MI->eraseFromParent(); // The pseudo instruction is gone now.
8606   return BB;
8607 }
8608
8609 MachineBasicBlock *
8610 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8611                                                MachineBasicBlock *BB) const {
8612   switch (MI->getOpcode()) {
8613   default: assert(false && "Unexpected instr type to insert");
8614   case X86::MINGW_ALLOCA:
8615     return EmitLoweredMingwAlloca(MI, BB);
8616   case X86::TLSCall_32:
8617   case X86::TLSCall_64:
8618     return EmitLoweredTLSCall(MI, BB);
8619   case X86::CMOV_GR8:
8620   case X86::CMOV_V1I64:
8621   case X86::CMOV_FR32:
8622   case X86::CMOV_FR64:
8623   case X86::CMOV_V4F32:
8624   case X86::CMOV_V2F64:
8625   case X86::CMOV_V2I64:
8626   case X86::CMOV_GR16:
8627   case X86::CMOV_GR32:
8628   case X86::CMOV_RFP32:
8629   case X86::CMOV_RFP64:
8630   case X86::CMOV_RFP80:
8631     return EmitLoweredSelect(MI, BB);
8632
8633   case X86::FP32_TO_INT16_IN_MEM:
8634   case X86::FP32_TO_INT32_IN_MEM:
8635   case X86::FP32_TO_INT64_IN_MEM:
8636   case X86::FP64_TO_INT16_IN_MEM:
8637   case X86::FP64_TO_INT32_IN_MEM:
8638   case X86::FP64_TO_INT64_IN_MEM:
8639   case X86::FP80_TO_INT16_IN_MEM:
8640   case X86::FP80_TO_INT32_IN_MEM:
8641   case X86::FP80_TO_INT64_IN_MEM: {
8642     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8643     DebugLoc DL = MI->getDebugLoc();
8644
8645     // Change the floating point control register to use "round towards zero"
8646     // mode when truncating to an integer value.
8647     MachineFunction *F = BB->getParent();
8648     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8649     addFrameReference(BuildMI(*BB, MI, DL,
8650                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
8651
8652     // Load the old value of the high byte of the control word...
8653     unsigned OldCW =
8654       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8655     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
8656                       CWFrameIdx);
8657
8658     // Set the high part to be round to zero...
8659     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8660       .addImm(0xC7F);
8661
8662     // Reload the modified control word now...
8663     addFrameReference(BuildMI(*BB, MI, DL,
8664                               TII->get(X86::FLDCW16m)), CWFrameIdx);
8665
8666     // Restore the memory image of control word to original value
8667     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8668       .addReg(OldCW);
8669
8670     // Get the X86 opcode to use.
8671     unsigned Opc;
8672     switch (MI->getOpcode()) {
8673     default: llvm_unreachable("illegal opcode!");
8674     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8675     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8676     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8677     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8678     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8679     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8680     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8681     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8682     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8683     }
8684
8685     X86AddressMode AM;
8686     MachineOperand &Op = MI->getOperand(0);
8687     if (Op.isReg()) {
8688       AM.BaseType = X86AddressMode::RegBase;
8689       AM.Base.Reg = Op.getReg();
8690     } else {
8691       AM.BaseType = X86AddressMode::FrameIndexBase;
8692       AM.Base.FrameIndex = Op.getIndex();
8693     }
8694     Op = MI->getOperand(1);
8695     if (Op.isImm())
8696       AM.Scale = Op.getImm();
8697     Op = MI->getOperand(2);
8698     if (Op.isImm())
8699       AM.IndexReg = Op.getImm();
8700     Op = MI->getOperand(3);
8701     if (Op.isGlobal()) {
8702       AM.GV = Op.getGlobal();
8703     } else {
8704       AM.Disp = Op.getImm();
8705     }
8706     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
8707                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8708
8709     // Reload the original control word now.
8710     addFrameReference(BuildMI(*BB, MI, DL,
8711                               TII->get(X86::FLDCW16m)), CWFrameIdx);
8712
8713     MI->eraseFromParent();   // The pseudo instruction is gone now.
8714     return BB;
8715   }
8716     // String/text processing lowering.
8717   case X86::PCMPISTRM128REG:
8718     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8719   case X86::PCMPISTRM128MEM:
8720     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8721   case X86::PCMPESTRM128REG:
8722     return EmitPCMP(MI, BB, 5, false /* in mem */);
8723   case X86::PCMPESTRM128MEM:
8724     return EmitPCMP(MI, BB, 5, true /* in mem */);
8725
8726     // Atomic Lowering.
8727   case X86::ATOMAND32:
8728     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8729                                                X86::AND32ri, X86::MOV32rm,
8730                                                X86::LCMPXCHG32, X86::MOV32rr,
8731                                                X86::NOT32r, X86::EAX,
8732                                                X86::GR32RegisterClass);
8733   case X86::ATOMOR32:
8734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8735                                                X86::OR32ri, X86::MOV32rm,
8736                                                X86::LCMPXCHG32, X86::MOV32rr,
8737                                                X86::NOT32r, X86::EAX,
8738                                                X86::GR32RegisterClass);
8739   case X86::ATOMXOR32:
8740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8741                                                X86::XOR32ri, X86::MOV32rm,
8742                                                X86::LCMPXCHG32, X86::MOV32rr,
8743                                                X86::NOT32r, X86::EAX,
8744                                                X86::GR32RegisterClass);
8745   case X86::ATOMNAND32:
8746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8747                                                X86::AND32ri, X86::MOV32rm,
8748                                                X86::LCMPXCHG32, X86::MOV32rr,
8749                                                X86::NOT32r, X86::EAX,
8750                                                X86::GR32RegisterClass, true);
8751   case X86::ATOMMIN32:
8752     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8753   case X86::ATOMMAX32:
8754     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8755   case X86::ATOMUMIN32:
8756     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8757   case X86::ATOMUMAX32:
8758     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8759
8760   case X86::ATOMAND16:
8761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8762                                                X86::AND16ri, X86::MOV16rm,
8763                                                X86::LCMPXCHG16, X86::MOV16rr,
8764                                                X86::NOT16r, X86::AX,
8765                                                X86::GR16RegisterClass);
8766   case X86::ATOMOR16:
8767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8768                                                X86::OR16ri, X86::MOV16rm,
8769                                                X86::LCMPXCHG16, X86::MOV16rr,
8770                                                X86::NOT16r, X86::AX,
8771                                                X86::GR16RegisterClass);
8772   case X86::ATOMXOR16:
8773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8774                                                X86::XOR16ri, X86::MOV16rm,
8775                                                X86::LCMPXCHG16, X86::MOV16rr,
8776                                                X86::NOT16r, X86::AX,
8777                                                X86::GR16RegisterClass);
8778   case X86::ATOMNAND16:
8779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8780                                                X86::AND16ri, X86::MOV16rm,
8781                                                X86::LCMPXCHG16, X86::MOV16rr,
8782                                                X86::NOT16r, X86::AX,
8783                                                X86::GR16RegisterClass, true);
8784   case X86::ATOMMIN16:
8785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8786   case X86::ATOMMAX16:
8787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8788   case X86::ATOMUMIN16:
8789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8790   case X86::ATOMUMAX16:
8791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8792
8793   case X86::ATOMAND8:
8794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8795                                                X86::AND8ri, X86::MOV8rm,
8796                                                X86::LCMPXCHG8, X86::MOV8rr,
8797                                                X86::NOT8r, X86::AL,
8798                                                X86::GR8RegisterClass);
8799   case X86::ATOMOR8:
8800     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8801                                                X86::OR8ri, X86::MOV8rm,
8802                                                X86::LCMPXCHG8, X86::MOV8rr,
8803                                                X86::NOT8r, X86::AL,
8804                                                X86::GR8RegisterClass);
8805   case X86::ATOMXOR8:
8806     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8807                                                X86::XOR8ri, X86::MOV8rm,
8808                                                X86::LCMPXCHG8, X86::MOV8rr,
8809                                                X86::NOT8r, X86::AL,
8810                                                X86::GR8RegisterClass);
8811   case X86::ATOMNAND8:
8812     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8813                                                X86::AND8ri, X86::MOV8rm,
8814                                                X86::LCMPXCHG8, X86::MOV8rr,
8815                                                X86::NOT8r, X86::AL,
8816                                                X86::GR8RegisterClass, true);
8817   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8818   // This group is for 64-bit host.
8819   case X86::ATOMAND64:
8820     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8821                                                X86::AND64ri32, X86::MOV64rm,
8822                                                X86::LCMPXCHG64, X86::MOV64rr,
8823                                                X86::NOT64r, X86::RAX,
8824                                                X86::GR64RegisterClass);
8825   case X86::ATOMOR64:
8826     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8827                                                X86::OR64ri32, X86::MOV64rm,
8828                                                X86::LCMPXCHG64, X86::MOV64rr,
8829                                                X86::NOT64r, X86::RAX,
8830                                                X86::GR64RegisterClass);
8831   case X86::ATOMXOR64:
8832     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8833                                                X86::XOR64ri32, X86::MOV64rm,
8834                                                X86::LCMPXCHG64, X86::MOV64rr,
8835                                                X86::NOT64r, X86::RAX,
8836                                                X86::GR64RegisterClass);
8837   case X86::ATOMNAND64:
8838     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8839                                                X86::AND64ri32, X86::MOV64rm,
8840                                                X86::LCMPXCHG64, X86::MOV64rr,
8841                                                X86::NOT64r, X86::RAX,
8842                                                X86::GR64RegisterClass, true);
8843   case X86::ATOMMIN64:
8844     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8845   case X86::ATOMMAX64:
8846     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8847   case X86::ATOMUMIN64:
8848     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8849   case X86::ATOMUMAX64:
8850     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8851
8852   // This group does 64-bit operations on a 32-bit host.
8853   case X86::ATOMAND6432:
8854     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8855                                                X86::AND32rr, X86::AND32rr,
8856                                                X86::AND32ri, X86::AND32ri,
8857                                                false);
8858   case X86::ATOMOR6432:
8859     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8860                                                X86::OR32rr, X86::OR32rr,
8861                                                X86::OR32ri, X86::OR32ri,
8862                                                false);
8863   case X86::ATOMXOR6432:
8864     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8865                                                X86::XOR32rr, X86::XOR32rr,
8866                                                X86::XOR32ri, X86::XOR32ri,
8867                                                false);
8868   case X86::ATOMNAND6432:
8869     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8870                                                X86::AND32rr, X86::AND32rr,
8871                                                X86::AND32ri, X86::AND32ri,
8872                                                true);
8873   case X86::ATOMADD6432:
8874     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8875                                                X86::ADD32rr, X86::ADC32rr,
8876                                                X86::ADD32ri, X86::ADC32ri,
8877                                                false);
8878   case X86::ATOMSUB6432:
8879     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8880                                                X86::SUB32rr, X86::SBB32rr,
8881                                                X86::SUB32ri, X86::SBB32ri,
8882                                                false);
8883   case X86::ATOMSWAP6432:
8884     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8885                                                X86::MOV32rr, X86::MOV32rr,
8886                                                X86::MOV32ri, X86::MOV32ri,
8887                                                false);
8888   case X86::VASTART_SAVE_XMM_REGS:
8889     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8890   }
8891 }
8892
8893 //===----------------------------------------------------------------------===//
8894 //                           X86 Optimization Hooks
8895 //===----------------------------------------------------------------------===//
8896
8897 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8898                                                        const APInt &Mask,
8899                                                        APInt &KnownZero,
8900                                                        APInt &KnownOne,
8901                                                        const SelectionDAG &DAG,
8902                                                        unsigned Depth) const {
8903   unsigned Opc = Op.getOpcode();
8904   assert((Opc >= ISD::BUILTIN_OP_END ||
8905           Opc == ISD::INTRINSIC_WO_CHAIN ||
8906           Opc == ISD::INTRINSIC_W_CHAIN ||
8907           Opc == ISD::INTRINSIC_VOID) &&
8908          "Should use MaskedValueIsZero if you don't know whether Op"
8909          " is a target node!");
8910
8911   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8912   switch (Opc) {
8913   default: break;
8914   case X86ISD::ADD:
8915   case X86ISD::SUB:
8916   case X86ISD::SMUL:
8917   case X86ISD::UMUL:
8918   case X86ISD::INC:
8919   case X86ISD::DEC:
8920   case X86ISD::OR:
8921   case X86ISD::XOR:
8922   case X86ISD::AND:
8923     // These nodes' second result is a boolean.
8924     if (Op.getResNo() == 0)
8925       break;
8926     // Fallthrough
8927   case X86ISD::SETCC:
8928     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8929                                        Mask.getBitWidth() - 1);
8930     break;
8931   }
8932 }
8933
8934 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8935 /// node is a GlobalAddress + offset.
8936 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8937                                        const GlobalValue* &GA,
8938                                        int64_t &Offset) const {
8939   if (N->getOpcode() == X86ISD::Wrapper) {
8940     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8941       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8942       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8943       return true;
8944     }
8945   }
8946   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8947 }
8948
8949 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8950 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8951 /// if the load addresses are consecutive, non-overlapping, and in the right
8952 /// order.
8953 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8954                                      const TargetLowering &TLI) {
8955   DebugLoc dl = N->getDebugLoc();
8956   EVT VT = N->getValueType(0);
8957   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8958
8959   if (VT.getSizeInBits() != 128)
8960     return SDValue();
8961
8962   SmallVector<SDValue, 16> Elts;
8963   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8964     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8965
8966   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8967 }
8968
8969 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8970 /// and convert it from being a bunch of shuffles and extracts to a simple
8971 /// store and scalar loads to extract the elements.
8972 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8973                                                 const TargetLowering &TLI) {
8974   SDValue InputVector = N->getOperand(0);
8975
8976   // Only operate on vectors of 4 elements, where the alternative shuffling
8977   // gets to be more expensive.
8978   if (InputVector.getValueType() != MVT::v4i32)
8979     return SDValue();
8980
8981   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8982   // single use which is a sign-extend or zero-extend, and all elements are
8983   // used.
8984   SmallVector<SDNode *, 4> Uses;
8985   unsigned ExtractedElements = 0;
8986   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8987        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8988     if (UI.getUse().getResNo() != InputVector.getResNo())
8989       return SDValue();
8990
8991     SDNode *Extract = *UI;
8992     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8993       return SDValue();
8994
8995     if (Extract->getValueType(0) != MVT::i32)
8996       return SDValue();
8997     if (!Extract->hasOneUse())
8998       return SDValue();
8999     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9000         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9001       return SDValue();
9002     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9003       return SDValue();
9004
9005     // Record which element was extracted.
9006     ExtractedElements |=
9007       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9008
9009     Uses.push_back(Extract);
9010   }
9011
9012   // If not all the elements were used, this may not be worthwhile.
9013   if (ExtractedElements != 15)
9014     return SDValue();
9015
9016   // Ok, we've now decided to do the transformation.
9017   DebugLoc dl = InputVector.getDebugLoc();
9018
9019   // Store the value to a temporary stack slot.
9020   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9021   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9022                             false, false, 0);
9023
9024   // Replace each use (extract) with a load of the appropriate element.
9025   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9026        UE = Uses.end(); UI != UE; ++UI) {
9027     SDNode *Extract = *UI;
9028
9029     // Compute the element's address.
9030     SDValue Idx = Extract->getOperand(1);
9031     unsigned EltSize =
9032         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9033     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9034     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9035
9036     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9037
9038     // Load the scalar.
9039     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9040                           NULL, 0, false, false, 0);
9041
9042     // Replace the exact with the load.
9043     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9044   }
9045
9046   // The replacement was made in place; don't return anything.
9047   return SDValue();
9048 }
9049
9050 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9051 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9052                                     const X86Subtarget *Subtarget) {
9053   DebugLoc DL = N->getDebugLoc();
9054   SDValue Cond = N->getOperand(0);
9055   // Get the LHS/RHS of the select.
9056   SDValue LHS = N->getOperand(1);
9057   SDValue RHS = N->getOperand(2);
9058
9059   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9060   // instructions match the semantics of the common C idiom x<y?x:y but not
9061   // x<=y?x:y, because of how they handle negative zero (which can be
9062   // ignored in unsafe-math mode).
9063   if (Subtarget->hasSSE2() &&
9064       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9065       Cond.getOpcode() == ISD::SETCC) {
9066     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9067
9068     unsigned Opcode = 0;
9069     // Check for x CC y ? x : y.
9070     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9071         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9072       switch (CC) {
9073       default: break;
9074       case ISD::SETULT:
9075         // Converting this to a min would handle NaNs incorrectly, and swapping
9076         // the operands would cause it to handle comparisons between positive
9077         // and negative zero incorrectly.
9078         if (!FiniteOnlyFPMath() &&
9079             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9080           if (!UnsafeFPMath &&
9081               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9082             break;
9083           std::swap(LHS, RHS);
9084         }
9085         Opcode = X86ISD::FMIN;
9086         break;
9087       case ISD::SETOLE:
9088         // Converting this to a min would handle comparisons between positive
9089         // and negative zero incorrectly.
9090         if (!UnsafeFPMath &&
9091             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9092           break;
9093         Opcode = X86ISD::FMIN;
9094         break;
9095       case ISD::SETULE:
9096         // Converting this to a min would handle both negative zeros and NaNs
9097         // incorrectly, but we can swap the operands to fix both.
9098         std::swap(LHS, RHS);
9099       case ISD::SETOLT:
9100       case ISD::SETLT:
9101       case ISD::SETLE:
9102         Opcode = X86ISD::FMIN;
9103         break;
9104
9105       case ISD::SETOGE:
9106         // Converting this to a max would handle comparisons between positive
9107         // and negative zero incorrectly.
9108         if (!UnsafeFPMath &&
9109             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9110           break;
9111         Opcode = X86ISD::FMAX;
9112         break;
9113       case ISD::SETUGT:
9114         // Converting this to a max would handle NaNs incorrectly, and swapping
9115         // the operands would cause it to handle comparisons between positive
9116         // and negative zero incorrectly.
9117         if (!FiniteOnlyFPMath() &&
9118             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9119           if (!UnsafeFPMath &&
9120               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9121             break;
9122           std::swap(LHS, RHS);
9123         }
9124         Opcode = X86ISD::FMAX;
9125         break;
9126       case ISD::SETUGE:
9127         // Converting this to a max would handle both negative zeros and NaNs
9128         // incorrectly, but we can swap the operands to fix both.
9129         std::swap(LHS, RHS);
9130       case ISD::SETOGT:
9131       case ISD::SETGT:
9132       case ISD::SETGE:
9133         Opcode = X86ISD::FMAX;
9134         break;
9135       }
9136     // Check for x CC y ? y : x -- a min/max with reversed arms.
9137     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9138                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9139       switch (CC) {
9140       default: break;
9141       case ISD::SETOGE:
9142         // Converting this to a min would handle comparisons between positive
9143         // and negative zero incorrectly, and swapping the operands would
9144         // cause it to handle NaNs incorrectly.
9145         if (!UnsafeFPMath &&
9146             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9147           if (!FiniteOnlyFPMath() &&
9148               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9149             break;
9150           std::swap(LHS, RHS);
9151         }
9152         Opcode = X86ISD::FMIN;
9153         break;
9154       case ISD::SETUGT:
9155         // Converting this to a min would handle NaNs incorrectly.
9156         if (!UnsafeFPMath &&
9157             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9158           break;
9159         Opcode = X86ISD::FMIN;
9160         break;
9161       case ISD::SETUGE:
9162         // Converting this to a min would handle both negative zeros and NaNs
9163         // incorrectly, but we can swap the operands to fix both.
9164         std::swap(LHS, RHS);
9165       case ISD::SETOGT:
9166       case ISD::SETGT:
9167       case ISD::SETGE:
9168         Opcode = X86ISD::FMIN;
9169         break;
9170
9171       case ISD::SETULT:
9172         // Converting this to a max would handle NaNs incorrectly.
9173         if (!FiniteOnlyFPMath() &&
9174             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9175           break;
9176         Opcode = X86ISD::FMAX;
9177         break;
9178       case ISD::SETOLE:
9179         // Converting this to a max would handle comparisons between positive
9180         // and negative zero incorrectly, and swapping the operands would
9181         // cause it to handle NaNs incorrectly.
9182         if (!UnsafeFPMath &&
9183             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9184           if (!FiniteOnlyFPMath() &&
9185               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9186             break;
9187           std::swap(LHS, RHS);
9188         }
9189         Opcode = X86ISD::FMAX;
9190         break;
9191       case ISD::SETULE:
9192         // Converting this to a max would handle both negative zeros and NaNs
9193         // incorrectly, but we can swap the operands to fix both.
9194         std::swap(LHS, RHS);
9195       case ISD::SETOLT:
9196       case ISD::SETLT:
9197       case ISD::SETLE:
9198         Opcode = X86ISD::FMAX;
9199         break;
9200       }
9201     }
9202
9203     if (Opcode)
9204       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9205   }
9206
9207   // If this is a select between two integer constants, try to do some
9208   // optimizations.
9209   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9210     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9211       // Don't do this for crazy integer types.
9212       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9213         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9214         // so that TrueC (the true value) is larger than FalseC.
9215         bool NeedsCondInvert = false;
9216
9217         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9218             // Efficiently invertible.
9219             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9220              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9221               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9222           NeedsCondInvert = true;
9223           std::swap(TrueC, FalseC);
9224         }
9225
9226         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9227         if (FalseC->getAPIntValue() == 0 &&
9228             TrueC->getAPIntValue().isPowerOf2()) {
9229           if (NeedsCondInvert) // Invert the condition if needed.
9230             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9231                                DAG.getConstant(1, Cond.getValueType()));
9232
9233           // Zero extend the condition if needed.
9234           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9235
9236           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9237           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9238                              DAG.getConstant(ShAmt, MVT::i8));
9239         }
9240
9241         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9242         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9243           if (NeedsCondInvert) // Invert the condition if needed.
9244             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9245                                DAG.getConstant(1, Cond.getValueType()));
9246
9247           // Zero extend the condition if needed.
9248           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9249                              FalseC->getValueType(0), Cond);
9250           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9251                              SDValue(FalseC, 0));
9252         }
9253
9254         // Optimize cases that will turn into an LEA instruction.  This requires
9255         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9256         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9257           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9258           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9259
9260           bool isFastMultiplier = false;
9261           if (Diff < 10) {
9262             switch ((unsigned char)Diff) {
9263               default: break;
9264               case 1:  // result = add base, cond
9265               case 2:  // result = lea base(    , cond*2)
9266               case 3:  // result = lea base(cond, cond*2)
9267               case 4:  // result = lea base(    , cond*4)
9268               case 5:  // result = lea base(cond, cond*4)
9269               case 8:  // result = lea base(    , cond*8)
9270               case 9:  // result = lea base(cond, cond*8)
9271                 isFastMultiplier = true;
9272                 break;
9273             }
9274           }
9275
9276           if (isFastMultiplier) {
9277             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9278             if (NeedsCondInvert) // Invert the condition if needed.
9279               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9280                                  DAG.getConstant(1, Cond.getValueType()));
9281
9282             // Zero extend the condition if needed.
9283             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9284                                Cond);
9285             // Scale the condition by the difference.
9286             if (Diff != 1)
9287               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9288                                  DAG.getConstant(Diff, Cond.getValueType()));
9289
9290             // Add the base if non-zero.
9291             if (FalseC->getAPIntValue() != 0)
9292               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9293                                  SDValue(FalseC, 0));
9294             return Cond;
9295           }
9296         }
9297       }
9298   }
9299
9300   return SDValue();
9301 }
9302
9303 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9304 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9305                                   TargetLowering::DAGCombinerInfo &DCI) {
9306   DebugLoc DL = N->getDebugLoc();
9307
9308   // If the flag operand isn't dead, don't touch this CMOV.
9309   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9310     return SDValue();
9311
9312   // If this is a select between two integer constants, try to do some
9313   // optimizations.  Note that the operands are ordered the opposite of SELECT
9314   // operands.
9315   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9316     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9317       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9318       // larger than FalseC (the false value).
9319       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9320
9321       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9322         CC = X86::GetOppositeBranchCondition(CC);
9323         std::swap(TrueC, FalseC);
9324       }
9325
9326       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9327       // This is efficient for any integer data type (including i8/i16) and
9328       // shift amount.
9329       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9330         SDValue Cond = N->getOperand(3);
9331         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9332                            DAG.getConstant(CC, MVT::i8), Cond);
9333
9334         // Zero extend the condition if needed.
9335         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9336
9337         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9338         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9339                            DAG.getConstant(ShAmt, MVT::i8));
9340         if (N->getNumValues() == 2)  // Dead flag value?
9341           return DCI.CombineTo(N, Cond, SDValue());
9342         return Cond;
9343       }
9344
9345       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9346       // for any integer data type, including i8/i16.
9347       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9348         SDValue Cond = N->getOperand(3);
9349         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9350                            DAG.getConstant(CC, MVT::i8), Cond);
9351
9352         // Zero extend the condition if needed.
9353         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9354                            FalseC->getValueType(0), Cond);
9355         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9356                            SDValue(FalseC, 0));
9357
9358         if (N->getNumValues() == 2)  // Dead flag value?
9359           return DCI.CombineTo(N, Cond, SDValue());
9360         return Cond;
9361       }
9362
9363       // Optimize cases that will turn into an LEA instruction.  This requires
9364       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9365       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9366         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9367         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9368
9369         bool isFastMultiplier = false;
9370         if (Diff < 10) {
9371           switch ((unsigned char)Diff) {
9372           default: break;
9373           case 1:  // result = add base, cond
9374           case 2:  // result = lea base(    , cond*2)
9375           case 3:  // result = lea base(cond, cond*2)
9376           case 4:  // result = lea base(    , cond*4)
9377           case 5:  // result = lea base(cond, cond*4)
9378           case 8:  // result = lea base(    , cond*8)
9379           case 9:  // result = lea base(cond, cond*8)
9380             isFastMultiplier = true;
9381             break;
9382           }
9383         }
9384
9385         if (isFastMultiplier) {
9386           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9387           SDValue Cond = N->getOperand(3);
9388           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9389                              DAG.getConstant(CC, MVT::i8), Cond);
9390           // Zero extend the condition if needed.
9391           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9392                              Cond);
9393           // Scale the condition by the difference.
9394           if (Diff != 1)
9395             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9396                                DAG.getConstant(Diff, Cond.getValueType()));
9397
9398           // Add the base if non-zero.
9399           if (FalseC->getAPIntValue() != 0)
9400             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9401                                SDValue(FalseC, 0));
9402           if (N->getNumValues() == 2)  // Dead flag value?
9403             return DCI.CombineTo(N, Cond, SDValue());
9404           return Cond;
9405         }
9406       }
9407     }
9408   }
9409   return SDValue();
9410 }
9411
9412
9413 /// PerformMulCombine - Optimize a single multiply with constant into two
9414 /// in order to implement it with two cheaper instructions, e.g.
9415 /// LEA + SHL, LEA + LEA.
9416 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9417                                  TargetLowering::DAGCombinerInfo &DCI) {
9418   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9419     return SDValue();
9420
9421   EVT VT = N->getValueType(0);
9422   if (VT != MVT::i64)
9423     return SDValue();
9424
9425   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9426   if (!C)
9427     return SDValue();
9428   uint64_t MulAmt = C->getZExtValue();
9429   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9430     return SDValue();
9431
9432   uint64_t MulAmt1 = 0;
9433   uint64_t MulAmt2 = 0;
9434   if ((MulAmt % 9) == 0) {
9435     MulAmt1 = 9;
9436     MulAmt2 = MulAmt / 9;
9437   } else if ((MulAmt % 5) == 0) {
9438     MulAmt1 = 5;
9439     MulAmt2 = MulAmt / 5;
9440   } else if ((MulAmt % 3) == 0) {
9441     MulAmt1 = 3;
9442     MulAmt2 = MulAmt / 3;
9443   }
9444   if (MulAmt2 &&
9445       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9446     DebugLoc DL = N->getDebugLoc();
9447
9448     if (isPowerOf2_64(MulAmt2) &&
9449         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9450       // If second multiplifer is pow2, issue it first. We want the multiply by
9451       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9452       // is an add.
9453       std::swap(MulAmt1, MulAmt2);
9454
9455     SDValue NewMul;
9456     if (isPowerOf2_64(MulAmt1))
9457       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9458                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9459     else
9460       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9461                            DAG.getConstant(MulAmt1, VT));
9462
9463     if (isPowerOf2_64(MulAmt2))
9464       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9465                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9466     else
9467       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9468                            DAG.getConstant(MulAmt2, VT));
9469
9470     // Do not add new nodes to DAG combiner worklist.
9471     DCI.CombineTo(N, NewMul, false);
9472   }
9473   return SDValue();
9474 }
9475
9476 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9477   SDValue N0 = N->getOperand(0);
9478   SDValue N1 = N->getOperand(1);
9479   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9480   EVT VT = N0.getValueType();
9481
9482   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9483   // since the result of setcc_c is all zero's or all ones.
9484   if (N1C && N0.getOpcode() == ISD::AND &&
9485       N0.getOperand(1).getOpcode() == ISD::Constant) {
9486     SDValue N00 = N0.getOperand(0);
9487     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9488         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9489           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9490          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9491       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9492       APInt ShAmt = N1C->getAPIntValue();
9493       Mask = Mask.shl(ShAmt);
9494       if (Mask != 0)
9495         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9496                            N00, DAG.getConstant(Mask, VT));
9497     }
9498   }
9499
9500   return SDValue();
9501 }
9502
9503 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9504 ///                       when possible.
9505 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9506                                    const X86Subtarget *Subtarget) {
9507   EVT VT = N->getValueType(0);
9508   if (!VT.isVector() && VT.isInteger() &&
9509       N->getOpcode() == ISD::SHL)
9510     return PerformSHLCombine(N, DAG);
9511
9512   // On X86 with SSE2 support, we can transform this to a vector shift if
9513   // all elements are shifted by the same amount.  We can't do this in legalize
9514   // because the a constant vector is typically transformed to a constant pool
9515   // so we have no knowledge of the shift amount.
9516   if (!Subtarget->hasSSE2())
9517     return SDValue();
9518
9519   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9520     return SDValue();
9521
9522   SDValue ShAmtOp = N->getOperand(1);
9523   EVT EltVT = VT.getVectorElementType();
9524   DebugLoc DL = N->getDebugLoc();
9525   SDValue BaseShAmt = SDValue();
9526   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9527     unsigned NumElts = VT.getVectorNumElements();
9528     unsigned i = 0;
9529     for (; i != NumElts; ++i) {
9530       SDValue Arg = ShAmtOp.getOperand(i);
9531       if (Arg.getOpcode() == ISD::UNDEF) continue;
9532       BaseShAmt = Arg;
9533       break;
9534     }
9535     for (; i != NumElts; ++i) {
9536       SDValue Arg = ShAmtOp.getOperand(i);
9537       if (Arg.getOpcode() == ISD::UNDEF) continue;
9538       if (Arg != BaseShAmt) {
9539         return SDValue();
9540       }
9541     }
9542   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9543              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9544     SDValue InVec = ShAmtOp.getOperand(0);
9545     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9546       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9547       unsigned i = 0;
9548       for (; i != NumElts; ++i) {
9549         SDValue Arg = InVec.getOperand(i);
9550         if (Arg.getOpcode() == ISD::UNDEF) continue;
9551         BaseShAmt = Arg;
9552         break;
9553       }
9554     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9555        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9556          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9557          if (C->getZExtValue() == SplatIdx)
9558            BaseShAmt = InVec.getOperand(1);
9559        }
9560     }
9561     if (BaseShAmt.getNode() == 0)
9562       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9563                               DAG.getIntPtrConstant(0));
9564   } else
9565     return SDValue();
9566
9567   // The shift amount is an i32.
9568   if (EltVT.bitsGT(MVT::i32))
9569     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9570   else if (EltVT.bitsLT(MVT::i32))
9571     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9572
9573   // The shift amount is identical so we can do a vector shift.
9574   SDValue  ValOp = N->getOperand(0);
9575   switch (N->getOpcode()) {
9576   default:
9577     llvm_unreachable("Unknown shift opcode!");
9578     break;
9579   case ISD::SHL:
9580     if (VT == MVT::v2i64)
9581       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9582                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9583                          ValOp, BaseShAmt);
9584     if (VT == MVT::v4i32)
9585       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9586                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9587                          ValOp, BaseShAmt);
9588     if (VT == MVT::v8i16)
9589       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9590                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9591                          ValOp, BaseShAmt);
9592     break;
9593   case ISD::SRA:
9594     if (VT == MVT::v4i32)
9595       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9596                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9597                          ValOp, BaseShAmt);
9598     if (VT == MVT::v8i16)
9599       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9600                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9601                          ValOp, BaseShAmt);
9602     break;
9603   case ISD::SRL:
9604     if (VT == MVT::v2i64)
9605       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9606                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9607                          ValOp, BaseShAmt);
9608     if (VT == MVT::v4i32)
9609       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9610                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9611                          ValOp, BaseShAmt);
9612     if (VT ==  MVT::v8i16)
9613       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9614                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9615                          ValOp, BaseShAmt);
9616     break;
9617   }
9618   return SDValue();
9619 }
9620
9621 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9622                                 TargetLowering::DAGCombinerInfo &DCI,
9623                                 const X86Subtarget *Subtarget) {
9624   if (DCI.isBeforeLegalizeOps())
9625     return SDValue();
9626
9627   EVT VT = N->getValueType(0);
9628   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9629     return SDValue();
9630
9631   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9632   SDValue N0 = N->getOperand(0);
9633   SDValue N1 = N->getOperand(1);
9634   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9635     std::swap(N0, N1);
9636   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9637     return SDValue();
9638   if (!N0.hasOneUse() || !N1.hasOneUse())
9639     return SDValue();
9640
9641   SDValue ShAmt0 = N0.getOperand(1);
9642   if (ShAmt0.getValueType() != MVT::i8)
9643     return SDValue();
9644   SDValue ShAmt1 = N1.getOperand(1);
9645   if (ShAmt1.getValueType() != MVT::i8)
9646     return SDValue();
9647   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9648     ShAmt0 = ShAmt0.getOperand(0);
9649   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9650     ShAmt1 = ShAmt1.getOperand(0);
9651
9652   DebugLoc DL = N->getDebugLoc();
9653   unsigned Opc = X86ISD::SHLD;
9654   SDValue Op0 = N0.getOperand(0);
9655   SDValue Op1 = N1.getOperand(0);
9656   if (ShAmt0.getOpcode() == ISD::SUB) {
9657     Opc = X86ISD::SHRD;
9658     std::swap(Op0, Op1);
9659     std::swap(ShAmt0, ShAmt1);
9660   }
9661
9662   unsigned Bits = VT.getSizeInBits();
9663   if (ShAmt1.getOpcode() == ISD::SUB) {
9664     SDValue Sum = ShAmt1.getOperand(0);
9665     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9666       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9667       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9668         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9669       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9670         return DAG.getNode(Opc, DL, VT,
9671                            Op0, Op1,
9672                            DAG.getNode(ISD::TRUNCATE, DL,
9673                                        MVT::i8, ShAmt0));
9674     }
9675   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9676     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9677     if (ShAmt0C &&
9678         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9679       return DAG.getNode(Opc, DL, VT,
9680                          N0.getOperand(0), N1.getOperand(0),
9681                          DAG.getNode(ISD::TRUNCATE, DL,
9682                                        MVT::i8, ShAmt0));
9683   }
9684
9685   return SDValue();
9686 }
9687
9688 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9689 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9690                                    const X86Subtarget *Subtarget) {
9691   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9692   // the FP state in cases where an emms may be missing.
9693   // A preferable solution to the general problem is to figure out the right
9694   // places to insert EMMS.  This qualifies as a quick hack.
9695
9696   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9697   StoreSDNode *St = cast<StoreSDNode>(N);
9698   EVT VT = St->getValue().getValueType();
9699   if (VT.getSizeInBits() != 64)
9700     return SDValue();
9701
9702   const Function *F = DAG.getMachineFunction().getFunction();
9703   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9704   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9705     && Subtarget->hasSSE2();
9706   if ((VT.isVector() ||
9707        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9708       isa<LoadSDNode>(St->getValue()) &&
9709       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9710       St->getChain().hasOneUse() && !St->isVolatile()) {
9711     SDNode* LdVal = St->getValue().getNode();
9712     LoadSDNode *Ld = 0;
9713     int TokenFactorIndex = -1;
9714     SmallVector<SDValue, 8> Ops;
9715     SDNode* ChainVal = St->getChain().getNode();
9716     // Must be a store of a load.  We currently handle two cases:  the load
9717     // is a direct child, and it's under an intervening TokenFactor.  It is
9718     // possible to dig deeper under nested TokenFactors.
9719     if (ChainVal == LdVal)
9720       Ld = cast<LoadSDNode>(St->getChain());
9721     else if (St->getValue().hasOneUse() &&
9722              ChainVal->getOpcode() == ISD::TokenFactor) {
9723       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9724         if (ChainVal->getOperand(i).getNode() == LdVal) {
9725           TokenFactorIndex = i;
9726           Ld = cast<LoadSDNode>(St->getValue());
9727         } else
9728           Ops.push_back(ChainVal->getOperand(i));
9729       }
9730     }
9731
9732     if (!Ld || !ISD::isNormalLoad(Ld))
9733       return SDValue();
9734
9735     // If this is not the MMX case, i.e. we are just turning i64 load/store
9736     // into f64 load/store, avoid the transformation if there are multiple
9737     // uses of the loaded value.
9738     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9739       return SDValue();
9740
9741     DebugLoc LdDL = Ld->getDebugLoc();
9742     DebugLoc StDL = N->getDebugLoc();
9743     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9744     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9745     // pair instead.
9746     if (Subtarget->is64Bit() || F64IsLegal) {
9747       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9748       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9749                                   Ld->getBasePtr(), Ld->getSrcValue(),
9750                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9751                                   Ld->isNonTemporal(), Ld->getAlignment());
9752       SDValue NewChain = NewLd.getValue(1);
9753       if (TokenFactorIndex != -1) {
9754         Ops.push_back(NewChain);
9755         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9756                                Ops.size());
9757       }
9758       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9759                           St->getSrcValue(), St->getSrcValueOffset(),
9760                           St->isVolatile(), St->isNonTemporal(),
9761                           St->getAlignment());
9762     }
9763
9764     // Otherwise, lower to two pairs of 32-bit loads / stores.
9765     SDValue LoAddr = Ld->getBasePtr();
9766     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9767                                  DAG.getConstant(4, MVT::i32));
9768
9769     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9770                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9771                                Ld->isVolatile(), Ld->isNonTemporal(),
9772                                Ld->getAlignment());
9773     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9774                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9775                                Ld->isVolatile(), Ld->isNonTemporal(),
9776                                MinAlign(Ld->getAlignment(), 4));
9777
9778     SDValue NewChain = LoLd.getValue(1);
9779     if (TokenFactorIndex != -1) {
9780       Ops.push_back(LoLd);
9781       Ops.push_back(HiLd);
9782       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9783                              Ops.size());
9784     }
9785
9786     LoAddr = St->getBasePtr();
9787     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9788                          DAG.getConstant(4, MVT::i32));
9789
9790     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9791                                 St->getSrcValue(), St->getSrcValueOffset(),
9792                                 St->isVolatile(), St->isNonTemporal(),
9793                                 St->getAlignment());
9794     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9795                                 St->getSrcValue(),
9796                                 St->getSrcValueOffset() + 4,
9797                                 St->isVolatile(),
9798                                 St->isNonTemporal(),
9799                                 MinAlign(St->getAlignment(), 4));
9800     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9801   }
9802   return SDValue();
9803 }
9804
9805 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9806 /// X86ISD::FXOR nodes.
9807 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9808   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9809   // F[X]OR(0.0, x) -> x
9810   // F[X]OR(x, 0.0) -> x
9811   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9812     if (C->getValueAPF().isPosZero())
9813       return N->getOperand(1);
9814   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9815     if (C->getValueAPF().isPosZero())
9816       return N->getOperand(0);
9817   return SDValue();
9818 }
9819
9820 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9821 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9822   // FAND(0.0, x) -> 0.0
9823   // FAND(x, 0.0) -> 0.0
9824   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9825     if (C->getValueAPF().isPosZero())
9826       return N->getOperand(0);
9827   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9828     if (C->getValueAPF().isPosZero())
9829       return N->getOperand(1);
9830   return SDValue();
9831 }
9832
9833 static SDValue PerformBTCombine(SDNode *N,
9834                                 SelectionDAG &DAG,
9835                                 TargetLowering::DAGCombinerInfo &DCI) {
9836   // BT ignores high bits in the bit index operand.
9837   SDValue Op1 = N->getOperand(1);
9838   if (Op1.hasOneUse()) {
9839     unsigned BitWidth = Op1.getValueSizeInBits();
9840     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9841     APInt KnownZero, KnownOne;
9842     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9843                                           !DCI.isBeforeLegalizeOps());
9844     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9845     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9846         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9847       DCI.CommitTargetLoweringOpt(TLO);
9848   }
9849   return SDValue();
9850 }
9851
9852 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9853   SDValue Op = N->getOperand(0);
9854   if (Op.getOpcode() == ISD::BIT_CONVERT)
9855     Op = Op.getOperand(0);
9856   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9857   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9858       VT.getVectorElementType().getSizeInBits() ==
9859       OpVT.getVectorElementType().getSizeInBits()) {
9860     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9861   }
9862   return SDValue();
9863 }
9864
9865 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9866   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9867   //           (and (i32 x86isd::setcc_carry), 1)
9868   // This eliminates the zext. This transformation is necessary because
9869   // ISD::SETCC is always legalized to i8.
9870   DebugLoc dl = N->getDebugLoc();
9871   SDValue N0 = N->getOperand(0);
9872   EVT VT = N->getValueType(0);
9873   if (N0.getOpcode() == ISD::AND &&
9874       N0.hasOneUse() &&
9875       N0.getOperand(0).hasOneUse()) {
9876     SDValue N00 = N0.getOperand(0);
9877     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9878       return SDValue();
9879     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9880     if (!C || C->getZExtValue() != 1)
9881       return SDValue();
9882     return DAG.getNode(ISD::AND, dl, VT,
9883                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9884                                    N00.getOperand(0), N00.getOperand(1)),
9885                        DAG.getConstant(1, VT));
9886   }
9887
9888   return SDValue();
9889 }
9890
9891 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9892                                              DAGCombinerInfo &DCI) const {
9893   SelectionDAG &DAG = DCI.DAG;
9894   switch (N->getOpcode()) {
9895   default: break;
9896   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9897   case ISD::EXTRACT_VECTOR_ELT:
9898                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9899   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9900   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9901   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9902   case ISD::SHL:
9903   case ISD::SRA:
9904   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9905   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9906   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9907   case X86ISD::FXOR:
9908   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9909   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9910   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9911   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9912   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9913   }
9914
9915   return SDValue();
9916 }
9917
9918 /// isTypeDesirableForOp - Return true if the target has native support for
9919 /// the specified value type and it is 'desirable' to use the type for the
9920 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9921 /// instruction encodings are longer and some i16 instructions are slow.
9922 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9923   if (!isTypeLegal(VT))
9924     return false;
9925   if (VT != MVT::i16)
9926     return true;
9927
9928   switch (Opc) {
9929   default:
9930     return true;
9931   case ISD::LOAD:
9932   case ISD::SIGN_EXTEND:
9933   case ISD::ZERO_EXTEND:
9934   case ISD::ANY_EXTEND:
9935   case ISD::SHL:
9936   case ISD::SRL:
9937   case ISD::SUB:
9938   case ISD::ADD:
9939   case ISD::MUL:
9940   case ISD::AND:
9941   case ISD::OR:
9942   case ISD::XOR:
9943     return false;
9944   }
9945 }
9946
9947 static bool MayFoldLoad(SDValue Op) {
9948   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9949 }
9950
9951 static bool MayFoldIntoStore(SDValue Op) {
9952   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9953 }
9954
9955 /// IsDesirableToPromoteOp - This method query the target whether it is
9956 /// beneficial for dag combiner to promote the specified node. If true, it
9957 /// should return the desired promotion type by reference.
9958 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9959   EVT VT = Op.getValueType();
9960   if (VT != MVT::i16)
9961     return false;
9962
9963   bool Promote = false;
9964   bool Commute = false;
9965   switch (Op.getOpcode()) {
9966   default: break;
9967   case ISD::LOAD: {
9968     LoadSDNode *LD = cast<LoadSDNode>(Op);
9969     // If the non-extending load has a single use and it's not live out, then it
9970     // might be folded.
9971     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9972                                                      Op.hasOneUse()*/) {
9973       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9974              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9975         // The only case where we'd want to promote LOAD (rather then it being
9976         // promoted as an operand is when it's only use is liveout.
9977         if (UI->getOpcode() != ISD::CopyToReg)
9978           return false;
9979       }
9980     }
9981     Promote = true;
9982     break;
9983   }
9984   case ISD::SIGN_EXTEND:
9985   case ISD::ZERO_EXTEND:
9986   case ISD::ANY_EXTEND:
9987     Promote = true;
9988     break;
9989   case ISD::SHL:
9990   case ISD::SRL: {
9991     SDValue N0 = Op.getOperand(0);
9992     // Look out for (store (shl (load), x)).
9993     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9994       return false;
9995     Promote = true;
9996     break;
9997   }
9998   case ISD::ADD:
9999   case ISD::MUL:
10000   case ISD::AND:
10001   case ISD::OR:
10002   case ISD::XOR:
10003     Commute = true;
10004     // fallthrough
10005   case ISD::SUB: {
10006     SDValue N0 = Op.getOperand(0);
10007     SDValue N1 = Op.getOperand(1);
10008     if (!Commute && MayFoldLoad(N1))
10009       return false;
10010     // Avoid disabling potential load folding opportunities.
10011     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10012       return false;
10013     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10014       return false;
10015     Promote = true;
10016   }
10017   }
10018
10019   PVT = MVT::i32;
10020   return Promote;
10021 }
10022
10023 //===----------------------------------------------------------------------===//
10024 //                           X86 Inline Assembly Support
10025 //===----------------------------------------------------------------------===//
10026
10027 static bool LowerToBSwap(CallInst *CI) {
10028   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10029   // we will turn this bswap into something that will be lowered to logical ops
10030   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10031   // so don't worry about this.
10032
10033   // Verify this is a simple bswap.
10034   if (CI->getNumArgOperands() != 1 ||
10035       CI->getType() != CI->getArgOperand(0)->getType() ||
10036       !CI->getType()->isIntegerTy())
10037     return false;
10038
10039   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10040   if (!Ty || Ty->getBitWidth() % 16 != 0)
10041     return false;
10042
10043   // Okay, we can do this xform, do so now.
10044   const Type *Tys[] = { Ty };
10045   Module *M = CI->getParent()->getParent()->getParent();
10046   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10047
10048   Value *Op = CI->getArgOperand(0);
10049   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10050
10051   CI->replaceAllUsesWith(Op);
10052   CI->eraseFromParent();
10053   return true;
10054 }
10055
10056 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10057   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10058   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10059
10060   std::string AsmStr = IA->getAsmString();
10061
10062   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10063   SmallVector<StringRef, 4> AsmPieces;
10064   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10065
10066   switch (AsmPieces.size()) {
10067   default: return false;
10068   case 1:
10069     AsmStr = AsmPieces[0];
10070     AsmPieces.clear();
10071     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10072
10073     // bswap $0
10074     if (AsmPieces.size() == 2 &&
10075         (AsmPieces[0] == "bswap" ||
10076          AsmPieces[0] == "bswapq" ||
10077          AsmPieces[0] == "bswapl") &&
10078         (AsmPieces[1] == "$0" ||
10079          AsmPieces[1] == "${0:q}")) {
10080       // No need to check constraints, nothing other than the equivalent of
10081       // "=r,0" would be valid here.
10082       return LowerToBSwap(CI);
10083     }
10084     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10085     if (CI->getType()->isIntegerTy(16) &&
10086         AsmPieces.size() == 3 &&
10087         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10088         AsmPieces[1] == "$$8," &&
10089         AsmPieces[2] == "${0:w}" &&
10090         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10091       AsmPieces.clear();
10092       const std::string &Constraints = IA->getConstraintString();
10093       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10094       std::sort(AsmPieces.begin(), AsmPieces.end());
10095       if (AsmPieces.size() == 4 &&
10096           AsmPieces[0] == "~{cc}" &&
10097           AsmPieces[1] == "~{dirflag}" &&
10098           AsmPieces[2] == "~{flags}" &&
10099           AsmPieces[3] == "~{fpsr}") {
10100         return LowerToBSwap(CI);
10101       }
10102     }
10103     break;
10104   case 3:
10105     if (CI->getType()->isIntegerTy(64) &&
10106         Constraints.size() >= 2 &&
10107         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10108         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10109       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10110       SmallVector<StringRef, 4> Words;
10111       SplitString(AsmPieces[0], Words, " \t");
10112       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10113         Words.clear();
10114         SplitString(AsmPieces[1], Words, " \t");
10115         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10116           Words.clear();
10117           SplitString(AsmPieces[2], Words, " \t,");
10118           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10119               Words[2] == "%edx") {
10120             return LowerToBSwap(CI);
10121           }
10122         }
10123       }
10124     }
10125     break;
10126   }
10127   return false;
10128 }
10129
10130
10131
10132 /// getConstraintType - Given a constraint letter, return the type of
10133 /// constraint it is for this target.
10134 X86TargetLowering::ConstraintType
10135 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10136   if (Constraint.size() == 1) {
10137     switch (Constraint[0]) {
10138     case 'A':
10139       return C_Register;
10140     case 'f':
10141     case 'r':
10142     case 'R':
10143     case 'l':
10144     case 'q':
10145     case 'Q':
10146     case 'x':
10147     case 'y':
10148     case 'Y':
10149       return C_RegisterClass;
10150     case 'e':
10151     case 'Z':
10152       return C_Other;
10153     default:
10154       break;
10155     }
10156   }
10157   return TargetLowering::getConstraintType(Constraint);
10158 }
10159
10160 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10161 /// with another that has more specific requirements based on the type of the
10162 /// corresponding operand.
10163 const char *X86TargetLowering::
10164 LowerXConstraint(EVT ConstraintVT) const {
10165   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10166   // 'f' like normal targets.
10167   if (ConstraintVT.isFloatingPoint()) {
10168     if (Subtarget->hasSSE2())
10169       return "Y";
10170     if (Subtarget->hasSSE1())
10171       return "x";
10172   }
10173
10174   return TargetLowering::LowerXConstraint(ConstraintVT);
10175 }
10176
10177 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10178 /// vector.  If it is invalid, don't add anything to Ops.
10179 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10180                                                      char Constraint,
10181                                                      std::vector<SDValue>&Ops,
10182                                                      SelectionDAG &DAG) const {
10183   SDValue Result(0, 0);
10184
10185   switch (Constraint) {
10186   default: break;
10187   case 'I':
10188     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10189       if (C->getZExtValue() <= 31) {
10190         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10191         break;
10192       }
10193     }
10194     return;
10195   case 'J':
10196     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10197       if (C->getZExtValue() <= 63) {
10198         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10199         break;
10200       }
10201     }
10202     return;
10203   case 'K':
10204     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10205       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10206         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10207         break;
10208       }
10209     }
10210     return;
10211   case 'N':
10212     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10213       if (C->getZExtValue() <= 255) {
10214         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10215         break;
10216       }
10217     }
10218     return;
10219   case 'e': {
10220     // 32-bit signed value
10221     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10222       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10223                                            C->getSExtValue())) {
10224         // Widen to 64 bits here to get it sign extended.
10225         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10226         break;
10227       }
10228     // FIXME gcc accepts some relocatable values here too, but only in certain
10229     // memory models; it's complicated.
10230     }
10231     return;
10232   }
10233   case 'Z': {
10234     // 32-bit unsigned value
10235     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10236       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10237                                            C->getZExtValue())) {
10238         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10239         break;
10240       }
10241     }
10242     // FIXME gcc accepts some relocatable values here too, but only in certain
10243     // memory models; it's complicated.
10244     return;
10245   }
10246   case 'i': {
10247     // Literal immediates are always ok.
10248     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10249       // Widen to 64 bits here to get it sign extended.
10250       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10251       break;
10252     }
10253
10254     // In any sort of PIC mode addresses need to be computed at runtime by
10255     // adding in a register or some sort of table lookup.  These can't
10256     // be used as immediates.
10257     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10258       return;
10259
10260     // If we are in non-pic codegen mode, we allow the address of a global (with
10261     // an optional displacement) to be used with 'i'.
10262     GlobalAddressSDNode *GA = 0;
10263     int64_t Offset = 0;
10264
10265     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10266     while (1) {
10267       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10268         Offset += GA->getOffset();
10269         break;
10270       } else if (Op.getOpcode() == ISD::ADD) {
10271         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10272           Offset += C->getZExtValue();
10273           Op = Op.getOperand(0);
10274           continue;
10275         }
10276       } else if (Op.getOpcode() == ISD::SUB) {
10277         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10278           Offset += -C->getZExtValue();
10279           Op = Op.getOperand(0);
10280           continue;
10281         }
10282       }
10283
10284       // Otherwise, this isn't something we can handle, reject it.
10285       return;
10286     }
10287
10288     const GlobalValue *GV = GA->getGlobal();
10289     // If we require an extra load to get this address, as in PIC mode, we
10290     // can't accept it.
10291     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10292                                                         getTargetMachine())))
10293       return;
10294
10295     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10296                                         GA->getValueType(0), Offset);
10297     break;
10298   }
10299   }
10300
10301   if (Result.getNode()) {
10302     Ops.push_back(Result);
10303     return;
10304   }
10305   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10306 }
10307
10308 std::vector<unsigned> X86TargetLowering::
10309 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10310                                   EVT VT) const {
10311   if (Constraint.size() == 1) {
10312     // FIXME: not handling fp-stack yet!
10313     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10314     default: break;  // Unknown constraint letter
10315     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10316       if (Subtarget->is64Bit()) {
10317         if (VT == MVT::i32)
10318           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10319                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10320                                        X86::R10D,X86::R11D,X86::R12D,
10321                                        X86::R13D,X86::R14D,X86::R15D,
10322                                        X86::EBP, X86::ESP, 0);
10323         else if (VT == MVT::i16)
10324           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10325                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10326                                        X86::R10W,X86::R11W,X86::R12W,
10327                                        X86::R13W,X86::R14W,X86::R15W,
10328                                        X86::BP,  X86::SP, 0);
10329         else if (VT == MVT::i8)
10330           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10331                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10332                                        X86::R10B,X86::R11B,X86::R12B,
10333                                        X86::R13B,X86::R14B,X86::R15B,
10334                                        X86::BPL, X86::SPL, 0);
10335
10336         else if (VT == MVT::i64)
10337           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10338                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10339                                        X86::R10, X86::R11, X86::R12,
10340                                        X86::R13, X86::R14, X86::R15,
10341                                        X86::RBP, X86::RSP, 0);
10342
10343         break;
10344       }
10345       // 32-bit fallthrough
10346     case 'Q':   // Q_REGS
10347       if (VT == MVT::i32)
10348         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10349       else if (VT == MVT::i16)
10350         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10351       else if (VT == MVT::i8)
10352         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10353       else if (VT == MVT::i64)
10354         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10355       break;
10356     }
10357   }
10358
10359   return std::vector<unsigned>();
10360 }
10361
10362 std::pair<unsigned, const TargetRegisterClass*>
10363 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10364                                                 EVT VT) const {
10365   // First, see if this is a constraint that directly corresponds to an LLVM
10366   // register class.
10367   if (Constraint.size() == 1) {
10368     // GCC Constraint Letters
10369     switch (Constraint[0]) {
10370     default: break;
10371     case 'r':   // GENERAL_REGS
10372     case 'l':   // INDEX_REGS
10373       if (VT == MVT::i8)
10374         return std::make_pair(0U, X86::GR8RegisterClass);
10375       if (VT == MVT::i16)
10376         return std::make_pair(0U, X86::GR16RegisterClass);
10377       if (VT == MVT::i32 || !Subtarget->is64Bit())
10378         return std::make_pair(0U, X86::GR32RegisterClass);
10379       return std::make_pair(0U, X86::GR64RegisterClass);
10380     case 'R':   // LEGACY_REGS
10381       if (VT == MVT::i8)
10382         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10383       if (VT == MVT::i16)
10384         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10385       if (VT == MVT::i32 || !Subtarget->is64Bit())
10386         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10387       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10388     case 'f':  // FP Stack registers.
10389       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10390       // value to the correct fpstack register class.
10391       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10392         return std::make_pair(0U, X86::RFP32RegisterClass);
10393       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10394         return std::make_pair(0U, X86::RFP64RegisterClass);
10395       return std::make_pair(0U, X86::RFP80RegisterClass);
10396     case 'y':   // MMX_REGS if MMX allowed.
10397       if (!Subtarget->hasMMX()) break;
10398       return std::make_pair(0U, X86::VR64RegisterClass);
10399     case 'Y':   // SSE_REGS if SSE2 allowed
10400       if (!Subtarget->hasSSE2()) break;
10401       // FALL THROUGH.
10402     case 'x':   // SSE_REGS if SSE1 allowed
10403       if (!Subtarget->hasSSE1()) break;
10404
10405       switch (VT.getSimpleVT().SimpleTy) {
10406       default: break;
10407       // Scalar SSE types.
10408       case MVT::f32:
10409       case MVT::i32:
10410         return std::make_pair(0U, X86::FR32RegisterClass);
10411       case MVT::f64:
10412       case MVT::i64:
10413         return std::make_pair(0U, X86::FR64RegisterClass);
10414       // Vector types.
10415       case MVT::v16i8:
10416       case MVT::v8i16:
10417       case MVT::v4i32:
10418       case MVT::v2i64:
10419       case MVT::v4f32:
10420       case MVT::v2f64:
10421         return std::make_pair(0U, X86::VR128RegisterClass);
10422       }
10423       break;
10424     }
10425   }
10426
10427   // Use the default implementation in TargetLowering to convert the register
10428   // constraint into a member of a register class.
10429   std::pair<unsigned, const TargetRegisterClass*> Res;
10430   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10431
10432   // Not found as a standard register?
10433   if (Res.second == 0) {
10434     // Map st(0) -> st(7) -> ST0
10435     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10436         tolower(Constraint[1]) == 's' &&
10437         tolower(Constraint[2]) == 't' &&
10438         Constraint[3] == '(' &&
10439         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10440         Constraint[5] == ')' &&
10441         Constraint[6] == '}') {
10442
10443       Res.first = X86::ST0+Constraint[4]-'0';
10444       Res.second = X86::RFP80RegisterClass;
10445       return Res;
10446     }
10447
10448     // GCC allows "st(0)" to be called just plain "st".
10449     if (StringRef("{st}").equals_lower(Constraint)) {
10450       Res.first = X86::ST0;
10451       Res.second = X86::RFP80RegisterClass;
10452       return Res;
10453     }
10454
10455     // flags -> EFLAGS
10456     if (StringRef("{flags}").equals_lower(Constraint)) {
10457       Res.first = X86::EFLAGS;
10458       Res.second = X86::CCRRegisterClass;
10459       return Res;
10460     }
10461
10462     // 'A' means EAX + EDX.
10463     if (Constraint == "A") {
10464       Res.first = X86::EAX;
10465       Res.second = X86::GR32_ADRegisterClass;
10466       return Res;
10467     }
10468     return Res;
10469   }
10470
10471   // Otherwise, check to see if this is a register class of the wrong value
10472   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10473   // turn into {ax},{dx}.
10474   if (Res.second->hasType(VT))
10475     return Res;   // Correct type already, nothing to do.
10476
10477   // All of the single-register GCC register classes map their values onto
10478   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10479   // really want an 8-bit or 32-bit register, map to the appropriate register
10480   // class and return the appropriate register.
10481   if (Res.second == X86::GR16RegisterClass) {
10482     if (VT == MVT::i8) {
10483       unsigned DestReg = 0;
10484       switch (Res.first) {
10485       default: break;
10486       case X86::AX: DestReg = X86::AL; break;
10487       case X86::DX: DestReg = X86::DL; break;
10488       case X86::CX: DestReg = X86::CL; break;
10489       case X86::BX: DestReg = X86::BL; break;
10490       }
10491       if (DestReg) {
10492         Res.first = DestReg;
10493         Res.second = X86::GR8RegisterClass;
10494       }
10495     } else if (VT == MVT::i32) {
10496       unsigned DestReg = 0;
10497       switch (Res.first) {
10498       default: break;
10499       case X86::AX: DestReg = X86::EAX; break;
10500       case X86::DX: DestReg = X86::EDX; break;
10501       case X86::CX: DestReg = X86::ECX; break;
10502       case X86::BX: DestReg = X86::EBX; break;
10503       case X86::SI: DestReg = X86::ESI; break;
10504       case X86::DI: DestReg = X86::EDI; break;
10505       case X86::BP: DestReg = X86::EBP; break;
10506       case X86::SP: DestReg = X86::ESP; break;
10507       }
10508       if (DestReg) {
10509         Res.first = DestReg;
10510         Res.second = X86::GR32RegisterClass;
10511       }
10512     } else if (VT == MVT::i64) {
10513       unsigned DestReg = 0;
10514       switch (Res.first) {
10515       default: break;
10516       case X86::AX: DestReg = X86::RAX; break;
10517       case X86::DX: DestReg = X86::RDX; break;
10518       case X86::CX: DestReg = X86::RCX; break;
10519       case X86::BX: DestReg = X86::RBX; break;
10520       case X86::SI: DestReg = X86::RSI; break;
10521       case X86::DI: DestReg = X86::RDI; break;
10522       case X86::BP: DestReg = X86::RBP; break;
10523       case X86::SP: DestReg = X86::RSP; break;
10524       }
10525       if (DestReg) {
10526         Res.first = DestReg;
10527         Res.second = X86::GR64RegisterClass;
10528       }
10529     }
10530   } else if (Res.second == X86::FR32RegisterClass ||
10531              Res.second == X86::FR64RegisterClass ||
10532              Res.second == X86::VR128RegisterClass) {
10533     // Handle references to XMM physical registers that got mapped into the
10534     // wrong class.  This can happen with constraints like {xmm0} where the
10535     // target independent register mapper will just pick the first match it can
10536     // find, ignoring the required type.
10537     if (VT == MVT::f32)
10538       Res.second = X86::FR32RegisterClass;
10539     else if (VT == MVT::f64)
10540       Res.second = X86::FR64RegisterClass;
10541     else if (X86::VR128RegisterClass->hasType(VT))
10542       Res.second = X86::VR128RegisterClass;
10543   }
10544
10545   return Res;
10546 }