lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 100     // Setup Windows compiler runtime calls.
 101     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 102     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 103     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 104     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 105     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 106     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 107     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 108     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 109   }
 110
 111   if (Subtarget->isTargetDarwin()) {
 112     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 113     setUseUnderscoreSetJmp(false);
 114     setUseUnderscoreLongJmp(false);
 115   } else if (Subtarget->isTargetMingw()) {
 116     // MS runtime is weird: it exports _setjmp, but longjmp!
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(false);
 119   } else {
 120     setUseUnderscoreSetJmp(true);
 121     setUseUnderscoreLongJmp(true);
 122   }
 123
 124   // Set up the register classes.
 125   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 126   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 127   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 128   if (Subtarget->is64Bit())
 129     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 130
 131   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 132
 133   // We don't accept any truncstore of integer registers.
 134   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 135   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 136   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 137   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 140
 141   // SETOEQ and SETUNE require checking two conditions.
 142   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 148
 149   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 150   // operation.
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 152   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 154
 155   if (Subtarget->is64Bit()) {
 156     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 157     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 158   } else if (!UseSoftFloat) {
 159     // We have an algorithm for SSE2->double, and we turn this into a
 160     // 64-bit FILD followed by conditional FADD for other targets.
 161     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 162     // We have an algorithm for SSE2, and we turn this into a 64-bit
 163     // FILD for other targets.
 164     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 165   }
 166
 167   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 168   // this operation.
 169   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 170   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 171
 172   if (!UseSoftFloat) {
 173     // SSE has no i16 to fp conversion, only i32
 174     if (X86ScalarSSEf32) {
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 176       // f32 and f64 cases are Legal, f80 case is not
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 178     } else {
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 180       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 181     }
 182   } else {
 183     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 184     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 185   }
 186
 187   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 188   // are Legal, f80 is custom lowered.
 189   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 190   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 191
 192   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 193   // this operation.
 194   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 195   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 196
 197   if (X86ScalarSSEf32) {
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 199     // f32 and f64 cases are Legal, f80 case is not
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 201   } else {
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 203     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 204   }
 205
 206   // Handle FP_TO_UINT by promoting the destination to a larger signed
 207   // conversion.
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 211
 212   if (Subtarget->is64Bit()) {
 213     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 214     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 215   } else if (!UseSoftFloat) {
 216     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 217       // Expand FP_TO_UINT into a select.
 218       // FIXME: We would like to use a Custom expander here eventually to do
 219       // the optimal thing for SSE vs. the default expansion in the legalizer.
 220       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 221     else
 222       // With SSE3 we can use fisttpll to convert to a signed i64; without
 223       // SSE, we're stuck with a fistpll.
 224       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 225   }
 226
 227   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 228   if (!X86ScalarSSEf64) {
 229     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 230     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 231     if (Subtarget->is64Bit()) {
 232       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 233       // Without SSE, i64->f64 goes through memory.
 234       setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 235     }
 236   }
 237
 238   // Scalar integer divide and remainder are lowered to use operations that
 239   // produce two results, to match the available instructions. This exposes
 240   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 241   // into a single instruction.
 242   //
 243   // Scalar integer multiply-high is also lowered to use two-result
 244   // operations, to match the available instructions. However, plain multiply
 245   // (low) operations are left as Legal, as there are single-result
 246   // instructions for this in x86. Using the two-result multiply instructions
 247   // when both high and low results are needed must be arranged by dagcombine.
 248   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 249   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 250   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 251   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 252   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 253   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 254   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 255   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 256   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 257   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 258   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 259   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 260   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 261   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 262   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 263   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 264   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 265   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 266   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 267   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 268   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 269   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 270   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 271   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 272
 273   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 274   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 275   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 276   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 277   if (Subtarget->is64Bit())
 278     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 279   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 280   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 281   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 282   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 283   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 284   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 285   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 286   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 287
 288   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 289   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 290   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 291   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 292   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 293   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 294   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 295   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 296   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 297   if (Subtarget->is64Bit()) {
 298     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 299     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 300     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 301   }
 302
 303   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 304   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 305
 306   // These should be promoted to a larger select which is supported.
 307   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 308   // X86 wants to expand cmov itself.
 309   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 310   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 311   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 318   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 320   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 321   if (Subtarget->is64Bit()) {
 322     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 323     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 324   }
 325   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 326
 327   // Darwin ABI issue.
 328   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 329   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 330   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 331   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 332   if (Subtarget->is64Bit())
 333     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 334   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 335   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 336   if (Subtarget->is64Bit()) {
 337     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 338     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 339     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 340     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 341     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 342   }
 343   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 344   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 345   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 346   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 347   if (Subtarget->is64Bit()) {
 348     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 349     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 350     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 351   }
 352
 353   if (Subtarget->hasSSE1())
 354     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 355
 356   // We may not have a libcall for MEMBARRIER so we should lower this.
 357   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 358
 359   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 360   // Locked instructions, in turn, have implicit fence semantics (all memory
 361   // operations are flushed before issuing the locked instruction, and they
 362   // are not buffered), so we can fold away the common pattern of
 363   // fence-atomic-fence.
 364   setShouldFoldAtomicFences(true);
 365
 366   // Expand certain atomics
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 369   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 371
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 374   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 376
 377   if (!Subtarget->is64Bit()) {
 378     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 385   }
 386
 387   // FIXME - use subtarget debug flags
 388   if (!Subtarget->isTargetDarwin() &&
 389       !Subtarget->isTargetELF() &&
 390       !Subtarget->isTargetCygMing()) {
 391     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 392   }
 393
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 396   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 397   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 398   if (Subtarget->is64Bit()) {
 399     setExceptionPointerRegister(X86::RAX);
 400     setExceptionSelectorRegister(X86::RDX);
 401   } else {
 402     setExceptionPointerRegister(X86::EAX);
 403     setExceptionSelectorRegister(X86::EDX);
 404   }
 405   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 406   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 407
 408   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 409
 410   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 411
 412   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 413   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 414   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 415   if (Subtarget->is64Bit()) {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 418   } else {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 421   }
 422
 423   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 424   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 425   if (Subtarget->is64Bit())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 427   if (Subtarget->isTargetCygMing() || Subtarget->isTargetWindows())
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 429   else
 430     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 431
 432   if (!UseSoftFloat && X86ScalarSSEf64) {
 433     // f32 and f64 use SSE.
 434     // Set up the FP register classes.
 435     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 436     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 437
 438     // Use ANDPD to simulate FABS.
 439     setOperationAction(ISD::FABS , MVT::f64, Custom);
 440     setOperationAction(ISD::FABS , MVT::f32, Custom);
 441
 442     // Use XORP to simulate FNEG.
 443     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 444     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 445
 446     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 447     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 448     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 449
 450     // We don't support sin/cos/fmod
 451     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 453     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 454     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 455
 456     // Expand FP immediates into loads from the stack, except for the special
 457     // cases we handle.
 458     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 459     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 460   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 461     // Use SSE for f32, x87 for f64.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465
 466     // Use ANDPS to simulate FABS.
 467     setOperationAction(ISD::FABS , MVT::f32, Custom);
 468
 469     // Use XORP to simulate FNEG.
 470     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 471
 472     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 473
 474     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 475     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 477
 478     // We don't support sin/cos/fmod
 479     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 480     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 481
 482     // Special cases we handle for FP constants.
 483     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493   } else if (!UseSoftFloat) {
 494     // f32 and f64 in x87.
 495     // Set up the FP register classes.
 496     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 497     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 498
 499     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 500     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 501     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 502     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 503
 504     if (!UnsafeFPMath) {
 505       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 506       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 507     }
 508     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 509     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 510     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 511     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 512     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 513     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 514     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 515     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 516   }
 517
 518   // Long double always uses X87.
 519   if (!UseSoftFloat) {
 520     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 521     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 522     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 523     {
 524       bool ignored;
 525       APFloat TmpFlt(+0.0);
 526       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                      &ignored);
 528       addLegalFPImmediate(TmpFlt);  // FLD0
 529       TmpFlt.changeSign();
 530       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 531       APFloat TmpFlt2(+1.0);
 532       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                       &ignored);
 534       addLegalFPImmediate(TmpFlt2);  // FLD1
 535       TmpFlt2.changeSign();
 536       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 537     }
 538
 539     if (!UnsafeFPMath) {
 540       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 541       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 542     }
 543   }
 544
 545   // Always use a library call for pow.
 546   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 547   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 548   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 549
 550   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 551   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 552   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 553   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 554   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 555
 556   // First set operation action for all vector types to either promote
 557   // (for widening) or expand (for scalarization). Then we will selectively
 558   // turn on ones that can be effectively codegen'd.
 559   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 560        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 561     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 576     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 577     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 610     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 614     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 615          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 616       setTruncStoreAction((MVT::SimpleValueType)VT,
 617                           (MVT::SimpleValueType)InnerVT, Expand);
 618     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 620     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 621   }
 622
 623   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 624   // with -msoft-float, disable use of MMX as well.
 625   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 626     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 627     // No operations on x86mmx supported, everything uses intrinsics.
 628   }
 629
 630   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 631   // into smaller operations.
 632   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 633   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 634   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 635   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 636   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 637   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 638   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 639   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 640   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 641   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 642   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 643   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 644   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 645   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 646   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 647   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 648   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 649   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 650   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 651   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 652   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 653   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 654   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 655   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 656   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 657   setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Expand);
 658   setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Expand);
 659   setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Expand);
 660   setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Expand);
 661
 662   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 663     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 664
 665     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 667     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 670     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 671     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 674     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 675     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 676     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 677   }
 678
 679   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 680     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 681
 682     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 683     // registers cannot be used even for integer operations.
 684     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 685     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 686     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 688
 689     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 690     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 691     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 693     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 694     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 695     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 696     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 698     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 699     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 700     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 701     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 704     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 705
 706     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 707     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 708     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 710
 711     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 712     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 713     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 714     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 716
 717     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 718     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 719     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 720     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 721     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 722
 723     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 724     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 725       EVT VT = (MVT::SimpleValueType)i;
 726       // Do not attempt to custom lower non-power-of-2 vectors
 727       if (!isPowerOf2_32(VT.getVectorNumElements()))
 728         continue;
 729       // Do not attempt to custom lower non-128-bit vectors
 730       if (!VT.is128BitVector())
 731         continue;
 732       setOperationAction(ISD::BUILD_VECTOR,
 733                          VT.getSimpleVT().SimpleTy, Custom);
 734       setOperationAction(ISD::VECTOR_SHUFFLE,
 735                          VT.getSimpleVT().SimpleTy, Custom);
 736       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 737                          VT.getSimpleVT().SimpleTy, Custom);
 738     }
 739
 740     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 741     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 742     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 743     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 744     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 745     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 746
 747     if (Subtarget->is64Bit()) {
 748       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 749       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 750     }
 751
 752     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 753     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 754       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 755       EVT VT = SVT;
 756
 757       // Do not attempt to promote non-128-bit vectors
 758       if (!VT.is128BitVector())
 759         continue;
 760
 761       setOperationAction(ISD::AND,    SVT, Promote);
 762       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 763       setOperationAction(ISD::OR,     SVT, Promote);
 764       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 765       setOperationAction(ISD::XOR,    SVT, Promote);
 766       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 767       setOperationAction(ISD::LOAD,   SVT, Promote);
 768       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 769       setOperationAction(ISD::SELECT, SVT, Promote);
 770       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 771     }
 772
 773     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 774
 775     // Custom lower v2i64 and v2f64 selects.
 776     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 777     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 778     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 779     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 780
 781     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 782     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 783   }
 784
 785   if (Subtarget->hasSSE41()) {
 786     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 787     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 788     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 789     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 790     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 791     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 792     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 793     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 794     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 795     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 796
 797     // FIXME: Do we need to handle scalar-to-vector here?
 798     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 799
 800     // Can turn SHL into an integer multiply.
 801     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 802     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 803
 804     // i8 and i16 vectors are custom , because the source register and source
 805     // source memory operand types are not the same width.  f32 vectors are
 806     // custom since the immediate controlling the insert encodes additional
 807     // information.
 808     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 809     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 810     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 811     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 812
 813     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 814     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 815     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 816     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 817
 818     if (Subtarget->is64Bit()) {
 819       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 820       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 821     }
 822   }
 823
 824   if (Subtarget->hasSSE42()) {
 825     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 826   }
 827
 828   if (!UseSoftFloat && Subtarget->hasAVX()) {
 829     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 830     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 831     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 832     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 833     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 834
 835     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 836     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 837     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 838     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 839     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 840     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 841     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 842     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 843     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 844     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 845     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 846     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 847     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 848     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 849     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 850
 851     // Operations to consider commented out -v16i16 v32i8
 852     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 853     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 854     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 855     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 856     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 857     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 858     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 859     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 860     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 861     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 862     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 863     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 864     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 865     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 866
 867     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 868     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 869     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 870     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 871
 872     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 873     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 874     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 875     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 876     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 877
 878     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 879     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 880     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 881     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 882     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 883     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 884
 885 #if 0
 886     // Not sure we want to do this since there are no 256-bit integer
 887     // operations in AVX
 888
 889     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 890     // This includes 256-bit vectors
 891     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 892       EVT VT = (MVT::SimpleValueType)i;
 893
 894       // Do not attempt to custom lower non-power-of-2 vectors
 895       if (!isPowerOf2_32(VT.getVectorNumElements()))
 896         continue;
 897
 898       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 899       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 900       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 901     }
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 906     }
 907 #endif
 908
 909 #if 0
 910     // Not sure we want to do this since there are no 256-bit integer
 911     // operations in AVX
 912
 913     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 914     // Including 256-bit vectors
 915     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 916       EVT VT = (MVT::SimpleValueType)i;
 917
 918       if (!VT.is256BitVector()) {
 919         continue;
 920       }
 921       setOperationAction(ISD::AND,    VT, Promote);
 922       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 923       setOperationAction(ISD::OR,     VT, Promote);
 924       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 925       setOperationAction(ISD::XOR,    VT, Promote);
 926       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 927       setOperationAction(ISD::LOAD,   VT, Promote);
 928       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 929       setOperationAction(ISD::SELECT, VT, Promote);
 930       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 931     }
 932
 933     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 934 #endif
 935   }
 936
 937   // We want to custom lower some of our intrinsics.
 938   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 939
 940   // Add/Sub/Mul with overflow operations are custom lowered.
 941   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 942   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 943   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 944   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 945   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 946
 947   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 948   // handle type legalization for these operations here.
 949   //
 950   // FIXME: We really should do custom legalization for addition and
 951   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 952   // than generic legalization for 64-bit multiplication-with-overflow, though.
 953   if (Subtarget->is64Bit()) {
 954     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 955     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 956     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 957     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 958     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 959   }
 960
 961   if (!Subtarget->is64Bit()) {
 962     // These libcalls are not available in 32-bit.
 963     setLibcallName(RTLIB::SHL_I128, 0);
 964     setLibcallName(RTLIB::SRL_I128, 0);
 965     setLibcallName(RTLIB::SRA_I128, 0);
 966   }
 967
 968   // We have target-specific dag combine patterns for the following nodes:
 969   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 970   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 971   setTargetDAGCombine(ISD::BUILD_VECTOR);
 972   setTargetDAGCombine(ISD::SELECT);
 973   setTargetDAGCombine(ISD::SHL);
 974   setTargetDAGCombine(ISD::SRA);
 975   setTargetDAGCombine(ISD::SRL);
 976   setTargetDAGCombine(ISD::OR);
 977   setTargetDAGCombine(ISD::STORE);
 978   setTargetDAGCombine(ISD::ZERO_EXTEND);
 979   if (Subtarget->is64Bit())
 980     setTargetDAGCombine(ISD::MUL);
 981
 982   computeRegisterProperties();
 983
 984   // FIXME: These should be based on subtarget info. Plus, the values should
 985   // be smaller when we are in optimizing for size mode.
 986   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 987   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
 988   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 989   setPrefLoopAlignment(16);
 990   benefitFromCodePlacementOpt = true;
 991 }
 992
 993
 994 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 995   return MVT::i8;
 996 }
 997
 998
 999 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1000 /// the desired ByVal argument alignment.
1001 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1002   if (MaxAlign == 16)
1003     return;
1004   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1005     if (VTy->getBitWidth() == 128)
1006       MaxAlign = 16;
1007   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1008     unsigned EltAlign = 0;
1009     getMaxByValAlign(ATy->getElementType(), EltAlign);
1010     if (EltAlign > MaxAlign)
1011       MaxAlign = EltAlign;
1012   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1013     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1014       unsigned EltAlign = 0;
1015       getMaxByValAlign(STy->getElementType(i), EltAlign);
1016       if (EltAlign > MaxAlign)
1017         MaxAlign = EltAlign;
1018       if (MaxAlign == 16)
1019         break;
1020     }
1021   }
1022   return;
1023 }
1024
1025 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1026 /// function arguments in the caller parameter area. For X86, aggregates
1027 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1028 /// are at 4-byte boundaries.
1029 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1030   if (Subtarget->is64Bit()) {
1031     // Max of 8 and alignment of type.
1032     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1033     if (TyAlign > 8)
1034       return TyAlign;
1035     return 8;
1036   }
1037
1038   unsigned Align = 4;
1039   if (Subtarget->hasSSE1())
1040     getMaxByValAlign(Ty, Align);
1041   return Align;
1042 }
1043
1044 /// getOptimalMemOpType - Returns the target specific optimal type for load
1045 /// and store operations as a result of memset, memcpy, and memmove
1046 /// lowering. If DstAlign is zero that means it's safe to destination
1047 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1048 /// means there isn't a need to check it against alignment requirement,
1049 /// probably because the source does not need to be loaded. If
1050 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1051 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1052 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1053 /// constant so it does not need to be loaded.
1054 /// It returns EVT::Other if the type should be determined using generic
1055 /// target-independent logic.
1056 EVT
1057 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1058                                        unsigned DstAlign, unsigned SrcAlign,
1059                                        bool NonScalarIntSafe,
1060                                        bool MemcpyStrSrc,
1061                                        MachineFunction &MF) const {
1062   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1063   // linux.  This is because the stack realignment code can't handle certain
1064   // cases like PR2962.  This should be removed when PR2962 is fixed.
1065   const Function *F = MF.getFunction();
1066   if (NonScalarIntSafe &&
1067       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1068     if (Size >= 16 &&
1069         (Subtarget->isUnalignedMemAccessFast() ||
1070          ((DstAlign == 0 || DstAlign >= 16) &&
1071           (SrcAlign == 0 || SrcAlign >= 16))) &&
1072         Subtarget->getStackAlignment() >= 16) {
1073       if (Subtarget->hasSSE2())
1074         return MVT::v4i32;
1075       if (Subtarget->hasSSE1())
1076         return MVT::v4f32;
1077     } else if (!MemcpyStrSrc && Size >= 8 &&
1078                !Subtarget->is64Bit() &&
1079                Subtarget->getStackAlignment() >= 8 &&
1080                Subtarget->hasSSE2()) {
1081       // Do not use f64 to lower memcpy if source is string constant. It's
1082       // better to use i32 to avoid the loads.
1083       return MVT::f64;
1084     }
1085   }
1086   if (Subtarget->is64Bit() && Size >= 8)
1087     return MVT::i64;
1088   return MVT::i32;
1089 }
1090
1091 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1092 /// current function.  The returned value is a member of the
1093 /// MachineJumpTableInfo::JTEntryKind enum.
1094 unsigned X86TargetLowering::getJumpTableEncoding() const {
1095   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1096   // symbol.
1097   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1098       Subtarget->isPICStyleGOT())
1099     return MachineJumpTableInfo::EK_Custom32;
1100
1101   // Otherwise, use the normal jump table encoding heuristics.
1102   return TargetLowering::getJumpTableEncoding();
1103 }
1104
1105 /// getPICBaseSymbol - Return the X86-32 PIC base.
1106 MCSymbol *
1107 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1108                                     MCContext &Ctx) const {
1109   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1110   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1111                                Twine(MF->getFunctionNumber())+"$pb");
1112 }
1113
1114
1115 const MCExpr *
1116 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1117                                              const MachineBasicBlock *MBB,
1118                                              unsigned uid,MCContext &Ctx) const{
1119   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1120          Subtarget->isPICStyleGOT());
1121   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1122   // entries.
1123   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1124                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1125 }
1126
1127 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1128 /// jumptable.
1129 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1130                                                     SelectionDAG &DAG) const {
1131   if (!Subtarget->is64Bit())
1132     // This doesn't have DebugLoc associated with it, but is not really the
1133     // same as a Register.
1134     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1135   return Table;
1136 }
1137
1138 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1139 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1140 /// MCExpr.
1141 const MCExpr *X86TargetLowering::
1142 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1143                              MCContext &Ctx) const {
1144   // X86-64 uses RIP relative addressing based on the jump table label.
1145   if (Subtarget->isPICStyleRIPRel())
1146     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1147
1148   // Otherwise, the reference is relative to the PIC base.
1149   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1150 }
1151
1152 /// getFunctionAlignment - Return the Log2 alignment of this function.
1153 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1154   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1155 }
1156
1157 std::pair<const TargetRegisterClass*, uint8_t>
1158 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1159   const TargetRegisterClass *RRC = 0;
1160   uint8_t Cost = 1;
1161   switch (VT.getSimpleVT().SimpleTy) {
1162   default:
1163     return TargetLowering::findRepresentativeClass(VT);
1164   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1165     RRC = (Subtarget->is64Bit()
1166            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1167     break;
1168   case MVT::x86mmx:
1169     RRC = X86::VR64RegisterClass;
1170     break;
1171   case MVT::f32: case MVT::f64:
1172   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1173   case MVT::v4f32: case MVT::v2f64:
1174   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1175   case MVT::v4f64:
1176     RRC = X86::VR128RegisterClass;
1177     break;
1178   }
1179   return std::make_pair(RRC, Cost);
1180 }
1181
1182 unsigned
1183 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1184                                        MachineFunction &MF) const {
1185   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1186   switch (RC->getID()) {
1187   default:
1188     return 0;
1189   case X86::GR32RegClassID:
1190     return 4 - FPDiff;
1191   case X86::GR64RegClassID:
1192     return 8 - FPDiff;
1193   case X86::VR128RegClassID:
1194     return Subtarget->is64Bit() ? 10 : 4;
1195   case X86::VR64RegClassID:
1196     return 4;
1197   }
1198 }
1199
1200 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1201                                                unsigned &Offset) const {
1202   if (!Subtarget->isTargetLinux())
1203     return false;
1204
1205   if (Subtarget->is64Bit()) {
1206     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1207     Offset = 0x28;
1208     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1209       AddressSpace = 256;
1210     else
1211       AddressSpace = 257;
1212   } else {
1213     // %gs:0x14 on i386
1214     Offset = 0x14;
1215     AddressSpace = 256;
1216   }
1217   return true;
1218 }
1219
1220
1221 //===----------------------------------------------------------------------===//
1222 //               Return Value Calling Convention Implementation
1223 //===----------------------------------------------------------------------===//
1224
1225 #include "X86GenCallingConv.inc"
1226
1227 bool
1228 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1229                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1230                         LLVMContext &Context) const {
1231   SmallVector<CCValAssign, 16> RVLocs;
1232   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1233                  RVLocs, Context);
1234   return CCInfo.CheckReturn(Outs, RetCC_X86);
1235 }
1236
1237 SDValue
1238 X86TargetLowering::LowerReturn(SDValue Chain,
1239                                CallingConv::ID CallConv, bool isVarArg,
1240                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1241                                const SmallVectorImpl<SDValue> &OutVals,
1242                                DebugLoc dl, SelectionDAG &DAG) const {
1243   MachineFunction &MF = DAG.getMachineFunction();
1244   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1245
1246   SmallVector<CCValAssign, 16> RVLocs;
1247   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1248                  RVLocs, *DAG.getContext());
1249   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1250
1251   // Add the regs to the liveout set for the function.
1252   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1253   for (unsigned i = 0; i != RVLocs.size(); ++i)
1254     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1255       MRI.addLiveOut(RVLocs[i].getLocReg());
1256
1257   SDValue Flag;
1258
1259   SmallVector<SDValue, 6> RetOps;
1260   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1261   // Operand #1 = Bytes To Pop
1262   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1263                    MVT::i16));
1264
1265   // Copy the result values into the output registers.
1266   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1267     CCValAssign &VA = RVLocs[i];
1268     assert(VA.isRegLoc() && "Can only return in registers!");
1269     SDValue ValToCopy = OutVals[i];
1270     EVT ValVT = ValToCopy.getValueType();
1271
1272     // If this is x86-64, and we disabled SSE, we can't return FP values,
1273     // or SSE or MMX vectors.
1274     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1275          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1276           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1277       report_fatal_error("SSE register return with SSE disabled");
1278     }
1279     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1280     // llvm-gcc has never done it right and no one has noticed, so this
1281     // should be OK for now.
1282     if (ValVT == MVT::f64 &&
1283         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1284       report_fatal_error("SSE2 register return with SSE2 disabled");
1285
1286     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1287     // the RET instruction and handled by the FP Stackifier.
1288     if (VA.getLocReg() == X86::ST0 ||
1289         VA.getLocReg() == X86::ST1) {
1290       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1291       // change the value to the FP stack register class.
1292       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1293         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1294       RetOps.push_back(ValToCopy);
1295       // Don't emit a copytoreg.
1296       continue;
1297     }
1298
1299     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1300     // which is returned in RAX / RDX.
1301     if (Subtarget->is64Bit()) {
1302       if (ValVT == MVT::x86mmx) {
1303         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1304           ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1305           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1306                                   ValToCopy);
1307           // If we don't have SSE2 available, convert to v4f32 so the generated
1308           // register is legal.
1309           if (!Subtarget->hasSSE2())
1310             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1311         }
1312       }
1313     }
1314
1315     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1316     Flag = Chain.getValue(1);
1317   }
1318
1319   // The x86-64 ABI for returning structs by value requires that we copy
1320   // the sret argument into %rax for the return. We saved the argument into
1321   // a virtual register in the entry block, so now we copy the value out
1322   // and into %rax.
1323   if (Subtarget->is64Bit() &&
1324       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1325     MachineFunction &MF = DAG.getMachineFunction();
1326     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1327     unsigned Reg = FuncInfo->getSRetReturnReg();
1328     assert(Reg &&
1329            "SRetReturnReg should have been set in LowerFormalArguments().");
1330     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1331
1332     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1333     Flag = Chain.getValue(1);
1334
1335     // RAX now acts like a return value.
1336     MRI.addLiveOut(X86::RAX);
1337   }
1338
1339   RetOps[0] = Chain;  // Update chain.
1340
1341   // Add the flag if we have it.
1342   if (Flag.getNode())
1343     RetOps.push_back(Flag);
1344
1345   return DAG.getNode(X86ISD::RET_FLAG, dl,
1346                      MVT::Other, &RetOps[0], RetOps.size());
1347 }
1348
1349 /// LowerCallResult - Lower the result values of a call into the
1350 /// appropriate copies out of appropriate physical registers.
1351 ///
1352 SDValue
1353 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1354                                    CallingConv::ID CallConv, bool isVarArg,
1355                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1356                                    DebugLoc dl, SelectionDAG &DAG,
1357                                    SmallVectorImpl<SDValue> &InVals) const {
1358
1359   // Assign locations to each value returned by this call.
1360   SmallVector<CCValAssign, 16> RVLocs;
1361   bool Is64Bit = Subtarget->is64Bit();
1362   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1363                  RVLocs, *DAG.getContext());
1364   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1365
1366   // Copy all of the result registers out of their specified physreg.
1367   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1368     CCValAssign &VA = RVLocs[i];
1369     EVT CopyVT = VA.getValVT();
1370
1371     // If this is x86-64, and we disabled SSE, we can't return FP values
1372     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1373         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1374       report_fatal_error("SSE register return with SSE disabled");
1375     }
1376
1377     SDValue Val;
1378
1379     // If this is a call to a function that returns an fp value on the floating
1380     // point stack, we must guarantee the the value is popped from the stack, so
1381     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1382     // if the return value is not used. We use the FpGET_ST0 instructions
1383     // instead.
1384     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1385       // If we prefer to use the value in xmm registers, copy it out as f80 and
1386       // use a truncate to move it from fp stack reg to xmm reg.
1387       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1388       bool isST0 = VA.getLocReg() == X86::ST0;
1389       unsigned Opc = 0;
1390       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1391       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1392       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1393       SDValue Ops[] = { Chain, InFlag };
1394       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1395                                          Ops, 2), 1);
1396       Val = Chain.getValue(0);
1397
1398       // Round the f80 to the right size, which also moves it to the appropriate
1399       // xmm register.
1400       if (CopyVT != VA.getValVT())
1401         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1402                           // This truncation won't change the value.
1403                           DAG.getIntPtrConstant(1));
1404     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1405       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1406       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1407         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1408                                    MVT::v2i64, InFlag).getValue(1);
1409         Val = Chain.getValue(0);
1410         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1411                           Val, DAG.getConstant(0, MVT::i64));
1412       } else {
1413         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1414                                    MVT::i64, InFlag).getValue(1);
1415         Val = Chain.getValue(0);
1416       }
1417       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1418     } else {
1419       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1420                                  CopyVT, InFlag).getValue(1);
1421       Val = Chain.getValue(0);
1422     }
1423     InFlag = Chain.getValue(2);
1424     InVals.push_back(Val);
1425   }
1426
1427   return Chain;
1428 }
1429
1430
1431 //===----------------------------------------------------------------------===//
1432 //                C & StdCall & Fast Calling Convention implementation
1433 //===----------------------------------------------------------------------===//
1434 //  StdCall calling convention seems to be standard for many Windows' API
1435 //  routines and around. It differs from C calling convention just a little:
1436 //  callee should clean up the stack, not caller. Symbols should be also
1437 //  decorated in some fancy way :) It doesn't support any vector arguments.
1438 //  For info on fast calling convention see Fast Calling Convention (tail call)
1439 //  implementation LowerX86_32FastCCCallTo.
1440
1441 /// CallIsStructReturn - Determines whether a call uses struct return
1442 /// semantics.
1443 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1444   if (Outs.empty())
1445     return false;
1446
1447   return Outs[0].Flags.isSRet();
1448 }
1449
1450 /// ArgsAreStructReturn - Determines whether a function uses struct
1451 /// return semantics.
1452 static bool
1453 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1454   if (Ins.empty())
1455     return false;
1456
1457   return Ins[0].Flags.isSRet();
1458 }
1459
1460 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1461 /// given CallingConvention value.
1462 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1463   if (Subtarget->is64Bit()) {
1464     if (CC == CallingConv::GHC)
1465       return CC_X86_64_GHC;
1466     else if (Subtarget->isTargetWin64())
1467       return CC_X86_Win64_C;
1468     else
1469       return CC_X86_64_C;
1470   }
1471
1472   if (CC == CallingConv::X86_FastCall)
1473     return CC_X86_32_FastCall;
1474   else if (CC == CallingConv::X86_ThisCall)
1475     return CC_X86_32_ThisCall;
1476   else if (CC == CallingConv::Fast)
1477     return CC_X86_32_FastCC;
1478   else if (CC == CallingConv::GHC)
1479     return CC_X86_32_GHC;
1480   else
1481     return CC_X86_32_C;
1482 }
1483
1484 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1485 /// by "Src" to address "Dst" with size and alignment information specified by
1486 /// the specific parameter attribute. The copy will be passed as a byval
1487 /// function parameter.
1488 static SDValue
1489 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1490                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1491                           DebugLoc dl) {
1492   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1493
1494   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1495                        /*isVolatile*/false, /*AlwaysInline=*/true,
1496                        MachinePointerInfo(), MachinePointerInfo());
1497 }
1498
1499 /// IsTailCallConvention - Return true if the calling convention is one that
1500 /// supports tail call optimization.
1501 static bool IsTailCallConvention(CallingConv::ID CC) {
1502   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1503 }
1504
1505 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1506 /// a tailcall target by changing its ABI.
1507 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1508   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1509 }
1510
1511 SDValue
1512 X86TargetLowering::LowerMemArgument(SDValue Chain,
1513                                     CallingConv::ID CallConv,
1514                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1515                                     DebugLoc dl, SelectionDAG &DAG,
1516                                     const CCValAssign &VA,
1517                                     MachineFrameInfo *MFI,
1518                                     unsigned i) const {
1519   // Create the nodes corresponding to a load from this parameter slot.
1520   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1521   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1522   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1523   EVT ValVT;
1524
1525   // If value is passed by pointer we have address passed instead of the value
1526   // itself.
1527   if (VA.getLocInfo() == CCValAssign::Indirect)
1528     ValVT = VA.getLocVT();
1529   else
1530     ValVT = VA.getValVT();
1531
1532   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1533   // changed with more analysis.
1534   // In case of tail call optimization mark all arguments mutable. Since they
1535   // could be overwritten by lowering of arguments in case of a tail call.
1536   if (Flags.isByVal()) {
1537     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1538                                     VA.getLocMemOffset(), isImmutable);
1539     return DAG.getFrameIndex(FI, getPointerTy());
1540   } else {
1541     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1542                                     VA.getLocMemOffset(), isImmutable);
1543     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1544     return DAG.getLoad(ValVT, dl, Chain, FIN,
1545                        MachinePointerInfo::getFixedStack(FI),
1546                        false, false, 0);
1547   }
1548 }
1549
1550 SDValue
1551 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1552                                         CallingConv::ID CallConv,
1553                                         bool isVarArg,
1554                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                         DebugLoc dl,
1556                                         SelectionDAG &DAG,
1557                                         SmallVectorImpl<SDValue> &InVals)
1558                                           const {
1559   MachineFunction &MF = DAG.getMachineFunction();
1560   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1561
1562   const Function* Fn = MF.getFunction();
1563   if (Fn->hasExternalLinkage() &&
1564       Subtarget->isTargetCygMing() &&
1565       Fn->getName() == "main")
1566     FuncInfo->setForceFramePointer(true);
1567
1568   MachineFrameInfo *MFI = MF.getFrameInfo();
1569   bool Is64Bit = Subtarget->is64Bit();
1570   bool IsWin64 = Subtarget->isTargetWin64();
1571
1572   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1573          "Var args not supported with calling convention fastcc or ghc");
1574
1575   // Assign locations to all of the incoming arguments.
1576   SmallVector<CCValAssign, 16> ArgLocs;
1577   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1578                  ArgLocs, *DAG.getContext());
1579   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1580
1581   unsigned LastVal = ~0U;
1582   SDValue ArgValue;
1583   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1584     CCValAssign &VA = ArgLocs[i];
1585     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1586     // places.
1587     assert(VA.getValNo() != LastVal &&
1588            "Don't support value assigned to multiple locs yet");
1589     LastVal = VA.getValNo();
1590
1591     if (VA.isRegLoc()) {
1592       EVT RegVT = VA.getLocVT();
1593       TargetRegisterClass *RC = NULL;
1594       if (RegVT == MVT::i32)
1595         RC = X86::GR32RegisterClass;
1596       else if (Is64Bit && RegVT == MVT::i64)
1597         RC = X86::GR64RegisterClass;
1598       else if (RegVT == MVT::f32)
1599         RC = X86::FR32RegisterClass;
1600       else if (RegVT == MVT::f64)
1601         RC = X86::FR64RegisterClass;
1602       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1603         RC = X86::VR256RegisterClass;
1604       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1605         RC = X86::VR128RegisterClass;
1606       else if (RegVT == MVT::x86mmx)
1607         RC = X86::VR64RegisterClass;
1608       else
1609         llvm_unreachable("Unknown argument type!");
1610
1611       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1612       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1613
1614       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1615       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1616       // right size.
1617       if (VA.getLocInfo() == CCValAssign::SExt)
1618         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1619                                DAG.getValueType(VA.getValVT()));
1620       else if (VA.getLocInfo() == CCValAssign::ZExt)
1621         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1622                                DAG.getValueType(VA.getValVT()));
1623       else if (VA.getLocInfo() == CCValAssign::BCvt)
1624         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1625
1626       if (VA.isExtInLoc()) {
1627         // Handle MMX values passed in XMM regs.
1628         if (RegVT.isVector()) {
1629           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1630                                  ArgValue);
1631         } else
1632           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1633       }
1634     } else {
1635       assert(VA.isMemLoc());
1636       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1637     }
1638
1639     // If value is passed via pointer - do a load.
1640     if (VA.getLocInfo() == CCValAssign::Indirect)
1641       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1642                              MachinePointerInfo(), false, false, 0);
1643
1644     InVals.push_back(ArgValue);
1645   }
1646
1647   // The x86-64 ABI for returning structs by value requires that we copy
1648   // the sret argument into %rax for the return. Save the argument into
1649   // a virtual register so that we can access it from the return points.
1650   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1651     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1652     unsigned Reg = FuncInfo->getSRetReturnReg();
1653     if (!Reg) {
1654       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1655       FuncInfo->setSRetReturnReg(Reg);
1656     }
1657     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1658     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1659   }
1660
1661   unsigned StackSize = CCInfo.getNextStackOffset();
1662   // Align stack specially for tail calls.
1663   if (FuncIsMadeTailCallSafe(CallConv))
1664     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1665
1666   // If the function takes variable number of arguments, make a frame index for
1667   // the start of the first vararg value... for expansion of llvm.va_start.
1668   if (isVarArg) {
1669     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1670                     CallConv != CallingConv::X86_ThisCall))) {
1671       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1672     }
1673     if (Is64Bit) {
1674       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1675
1676       // FIXME: We should really autogenerate these arrays
1677       static const unsigned GPR64ArgRegsWin64[] = {
1678         X86::RCX, X86::RDX, X86::R8,  X86::R9
1679       };
1680       static const unsigned GPR64ArgRegs64Bit[] = {
1681         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1682       };
1683       static const unsigned XMMArgRegs64Bit[] = {
1684         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1685         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1686       };
1687       const unsigned *GPR64ArgRegs;
1688       unsigned NumXMMRegs = 0;
1689
1690       if (IsWin64) {
1691         // The XMM registers which might contain var arg parameters are shadowed
1692         // in their paired GPR.  So we only need to save the GPR to their home
1693         // slots.
1694         TotalNumIntRegs = 4;
1695         GPR64ArgRegs = GPR64ArgRegsWin64;
1696       } else {
1697         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1698         GPR64ArgRegs = GPR64ArgRegs64Bit;
1699
1700         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1701       }
1702       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1703                                                        TotalNumIntRegs);
1704
1705       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1706       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1707              "SSE register cannot be used when SSE is disabled!");
1708       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1709              "SSE register cannot be used when SSE is disabled!");
1710       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1711         // Kernel mode asks for SSE to be disabled, so don't push them
1712         // on the stack.
1713         TotalNumXMMRegs = 0;
1714
1715       if (IsWin64) {
1716         const TargetFrameInfo &TFI = *getTargetMachine().getFrameInfo();
1717         // Get to the caller-allocated home save location.  Add 8 to account
1718         // for the return address.
1719         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1720         FuncInfo->setRegSaveFrameIndex(
1721           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1722         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1723       } else {
1724         // For X86-64, if there are vararg parameters that are passed via
1725         // registers, then we must store them to their spots on the stack so they
1726         // may be loaded by deferencing the result of va_next.
1727         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1728         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1729         FuncInfo->setRegSaveFrameIndex(
1730           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1731                                false));
1732       }
1733
1734       // Store the integer parameter registers.
1735       SmallVector<SDValue, 8> MemOps;
1736       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1737                                         getPointerTy());
1738       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1739       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1740         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1741                                   DAG.getIntPtrConstant(Offset));
1742         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1743                                      X86::GR64RegisterClass);
1744         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1745         SDValue Store =
1746           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1747                        MachinePointerInfo::getFixedStack(
1748                          FuncInfo->getRegSaveFrameIndex(), Offset),
1749                        false, false, 0);
1750         MemOps.push_back(Store);
1751         Offset += 8;
1752       }
1753
1754       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1755         // Now store the XMM (fp + vector) parameter registers.
1756         SmallVector<SDValue, 11> SaveXMMOps;
1757         SaveXMMOps.push_back(Chain);
1758
1759         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1760         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1761         SaveXMMOps.push_back(ALVal);
1762
1763         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1764                                FuncInfo->getRegSaveFrameIndex()));
1765         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1766                                FuncInfo->getVarArgsFPOffset()));
1767
1768         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1769           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1770                                        X86::VR128RegisterClass);
1771           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1772           SaveXMMOps.push_back(Val);
1773         }
1774         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1775                                      MVT::Other,
1776                                      &SaveXMMOps[0], SaveXMMOps.size()));
1777       }
1778
1779       if (!MemOps.empty())
1780         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1781                             &MemOps[0], MemOps.size());
1782     }
1783   }
1784
1785   // Some CCs need callee pop.
1786   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1787     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1788   } else {
1789     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1790     // If this is an sret function, the return should pop the hidden pointer.
1791     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1792       FuncInfo->setBytesToPopOnReturn(4);
1793   }
1794
1795   if (!Is64Bit) {
1796     // RegSaveFrameIndex is X86-64 only.
1797     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1798     if (CallConv == CallingConv::X86_FastCall ||
1799         CallConv == CallingConv::X86_ThisCall)
1800       // fastcc functions can't have varargs.
1801       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1802   }
1803
1804   return Chain;
1805 }
1806
1807 SDValue
1808 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1809                                     SDValue StackPtr, SDValue Arg,
1810                                     DebugLoc dl, SelectionDAG &DAG,
1811                                     const CCValAssign &VA,
1812                                     ISD::ArgFlagsTy Flags) const {
1813   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1814   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1815   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1816   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1817   if (Flags.isByVal())
1818     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1819
1820   return DAG.getStore(Chain, dl, Arg, PtrOff,
1821                       MachinePointerInfo::getStack(LocMemOffset),
1822                       false, false, 0);
1823 }
1824
1825 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1826 /// optimization is performed and it is required.
1827 SDValue
1828 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1829                                            SDValue &OutRetAddr, SDValue Chain,
1830                                            bool IsTailCall, bool Is64Bit,
1831                                            int FPDiff, DebugLoc dl) const {
1832   // Adjust the Return address stack slot.
1833   EVT VT = getPointerTy();
1834   OutRetAddr = getReturnAddressFrameIndex(DAG);
1835
1836   // Load the "old" Return address.
1837   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1838                            false, false, 0);
1839   return SDValue(OutRetAddr.getNode(), 1);
1840 }
1841
1842 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1843 /// optimization is performed and it is required (FPDiff!=0).
1844 static SDValue
1845 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1846                          SDValue Chain, SDValue RetAddrFrIdx,
1847                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1848   // Store the return address to the appropriate stack slot.
1849   if (!FPDiff) return Chain;
1850   // Calculate the new stack slot for the return address.
1851   int SlotSize = Is64Bit ? 8 : 4;
1852   int NewReturnAddrFI =
1853     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1854   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1855   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1856   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1857                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1858                        false, false, 0);
1859   return Chain;
1860 }
1861
1862 SDValue
1863 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1864                              CallingConv::ID CallConv, bool isVarArg,
1865                              bool &isTailCall,
1866                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1867                              const SmallVectorImpl<SDValue> &OutVals,
1868                              const SmallVectorImpl<ISD::InputArg> &Ins,
1869                              DebugLoc dl, SelectionDAG &DAG,
1870                              SmallVectorImpl<SDValue> &InVals) const {
1871   MachineFunction &MF = DAG.getMachineFunction();
1872   bool Is64Bit        = Subtarget->is64Bit();
1873   bool IsStructRet    = CallIsStructReturn(Outs);
1874   bool IsSibcall      = false;
1875
1876   if (isTailCall) {
1877     // Check if it's really possible to do a tail call.
1878     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1879                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1880                                                    Outs, OutVals, Ins, DAG);
1881
1882     // Sibcalls are automatically detected tailcalls which do not require
1883     // ABI changes.
1884     if (!GuaranteedTailCallOpt && isTailCall)
1885       IsSibcall = true;
1886
1887     if (isTailCall)
1888       ++NumTailCalls;
1889   }
1890
1891   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1892          "Var args not supported with calling convention fastcc or ghc");
1893
1894   // Analyze operands of the call, assigning locations to each operand.
1895   SmallVector<CCValAssign, 16> ArgLocs;
1896   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1897                  ArgLocs, *DAG.getContext());
1898   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1899
1900   // Get a count of how many bytes are to be pushed on the stack.
1901   unsigned NumBytes = CCInfo.getNextStackOffset();
1902   if (IsSibcall)
1903     // This is a sibcall. The memory operands are available in caller's
1904     // own caller's stack.
1905     NumBytes = 0;
1906   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1907     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1908
1909   int FPDiff = 0;
1910   if (isTailCall && !IsSibcall) {
1911     // Lower arguments at fp - stackoffset + fpdiff.
1912     unsigned NumBytesCallerPushed =
1913       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1914     FPDiff = NumBytesCallerPushed - NumBytes;
1915
1916     // Set the delta of movement of the returnaddr stackslot.
1917     // But only set if delta is greater than previous delta.
1918     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1919       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1920   }
1921
1922   if (!IsSibcall)
1923     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1924
1925   SDValue RetAddrFrIdx;
1926   // Load return adress for tail calls.
1927   if (isTailCall && FPDiff)
1928     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1929                                     Is64Bit, FPDiff, dl);
1930
1931   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1932   SmallVector<SDValue, 8> MemOpChains;
1933   SDValue StackPtr;
1934
1935   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1936   // of tail call optimization arguments are handle later.
1937   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1938     CCValAssign &VA = ArgLocs[i];
1939     EVT RegVT = VA.getLocVT();
1940     SDValue Arg = OutVals[i];
1941     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1942     bool isByVal = Flags.isByVal();
1943
1944     // Promote the value if needed.
1945     switch (VA.getLocInfo()) {
1946     default: llvm_unreachable("Unknown loc info!");
1947     case CCValAssign::Full: break;
1948     case CCValAssign::SExt:
1949       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1950       break;
1951     case CCValAssign::ZExt:
1952       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1953       break;
1954     case CCValAssign::AExt:
1955       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1956         // Special case: passing MMX values in XMM registers.
1957         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1958         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1959         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1960       } else
1961         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1962       break;
1963     case CCValAssign::BCvt:
1964       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1965       break;
1966     case CCValAssign::Indirect: {
1967       // Store the argument.
1968       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1969       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1970       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1971                            MachinePointerInfo::getFixedStack(FI),
1972                            false, false, 0);
1973       Arg = SpillSlot;
1974       break;
1975     }
1976     }
1977
1978     if (VA.isRegLoc()) {
1979       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1980       if (isVarArg && Subtarget->isTargetWin64()) {
1981         // Win64 ABI requires argument XMM reg to be copied to the corresponding
1982         // shadow reg if callee is a varargs function.
1983         unsigned ShadowReg = 0;
1984         switch (VA.getLocReg()) {
1985         case X86::XMM0: ShadowReg = X86::RCX; break;
1986         case X86::XMM1: ShadowReg = X86::RDX; break;
1987         case X86::XMM2: ShadowReg = X86::R8; break;
1988         case X86::XMM3: ShadowReg = X86::R9; break;
1989         }
1990         if (ShadowReg)
1991           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
1992       }
1993     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1994       assert(VA.isMemLoc());
1995       if (StackPtr.getNode() == 0)
1996         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1997       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1998                                              dl, DAG, VA, Flags));
1999     }
2000   }
2001
2002   if (!MemOpChains.empty())
2003     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2004                         &MemOpChains[0], MemOpChains.size());
2005
2006   // Build a sequence of copy-to-reg nodes chained together with token chain
2007   // and flag operands which copy the outgoing args into registers.
2008   SDValue InFlag;
2009   // Tail call byval lowering might overwrite argument registers so in case of
2010   // tail call optimization the copies to registers are lowered later.
2011   if (!isTailCall)
2012     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2013       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2014                                RegsToPass[i].second, InFlag);
2015       InFlag = Chain.getValue(1);
2016     }
2017
2018   if (Subtarget->isPICStyleGOT()) {
2019     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2020     // GOT pointer.
2021     if (!isTailCall) {
2022       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2023                                DAG.getNode(X86ISD::GlobalBaseReg,
2024                                            DebugLoc(), getPointerTy()),
2025                                InFlag);
2026       InFlag = Chain.getValue(1);
2027     } else {
2028       // If we are tail calling and generating PIC/GOT style code load the
2029       // address of the callee into ECX. The value in ecx is used as target of
2030       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2031       // for tail calls on PIC/GOT architectures. Normally we would just put the
2032       // address of GOT into ebx and then call target@PLT. But for tail calls
2033       // ebx would be restored (since ebx is callee saved) before jumping to the
2034       // target@PLT.
2035
2036       // Note: The actual moving to ECX is done further down.
2037       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2038       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2039           !G->getGlobal()->hasProtectedVisibility())
2040         Callee = LowerGlobalAddress(Callee, DAG);
2041       else if (isa<ExternalSymbolSDNode>(Callee))
2042         Callee = LowerExternalSymbol(Callee, DAG);
2043     }
2044   }
2045
2046   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2047     // From AMD64 ABI document:
2048     // For calls that may call functions that use varargs or stdargs
2049     // (prototype-less calls or calls to functions containing ellipsis (...) in
2050     // the declaration) %al is used as hidden argument to specify the number
2051     // of SSE registers used. The contents of %al do not need to match exactly
2052     // the number of registers, but must be an ubound on the number of SSE
2053     // registers used and is in the range 0 - 8 inclusive.
2054
2055     // Count the number of XMM registers allocated.
2056     static const unsigned XMMArgRegs[] = {
2057       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2058       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2059     };
2060     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2061     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2062            && "SSE registers cannot be used when SSE is disabled");
2063
2064     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2065                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2066     InFlag = Chain.getValue(1);
2067   }
2068
2069
2070   // For tail calls lower the arguments to the 'real' stack slot.
2071   if (isTailCall) {
2072     // Force all the incoming stack arguments to be loaded from the stack
2073     // before any new outgoing arguments are stored to the stack, because the
2074     // outgoing stack slots may alias the incoming argument stack slots, and
2075     // the alias isn't otherwise explicit. This is slightly more conservative
2076     // than necessary, because it means that each store effectively depends
2077     // on every argument instead of just those arguments it would clobber.
2078     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2079
2080     SmallVector<SDValue, 8> MemOpChains2;
2081     SDValue FIN;
2082     int FI = 0;
2083     // Do not flag preceeding copytoreg stuff together with the following stuff.
2084     InFlag = SDValue();
2085     if (GuaranteedTailCallOpt) {
2086       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2087         CCValAssign &VA = ArgLocs[i];
2088         if (VA.isRegLoc())
2089           continue;
2090         assert(VA.isMemLoc());
2091         SDValue Arg = OutVals[i];
2092         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2093         // Create frame index.
2094         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2095         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2096         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2097         FIN = DAG.getFrameIndex(FI, getPointerTy());
2098
2099         if (Flags.isByVal()) {
2100           // Copy relative to framepointer.
2101           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2102           if (StackPtr.getNode() == 0)
2103             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2104                                           getPointerTy());
2105           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2106
2107           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2108                                                            ArgChain,
2109                                                            Flags, DAG, dl));
2110         } else {
2111           // Store relative to framepointer.
2112           MemOpChains2.push_back(
2113             DAG.getStore(ArgChain, dl, Arg, FIN,
2114                          MachinePointerInfo::getFixedStack(FI),
2115                          false, false, 0));
2116         }
2117       }
2118     }
2119
2120     if (!MemOpChains2.empty())
2121       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2122                           &MemOpChains2[0], MemOpChains2.size());
2123
2124     // Copy arguments to their registers.
2125     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2126       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2127                                RegsToPass[i].second, InFlag);
2128       InFlag = Chain.getValue(1);
2129     }
2130     InFlag =SDValue();
2131
2132     // Store the return address to the appropriate stack slot.
2133     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2134                                      FPDiff, dl);
2135   }
2136
2137   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2138     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2139     // In the 64-bit large code model, we have to make all calls
2140     // through a register, since the call instruction's 32-bit
2141     // pc-relative offset may not be large enough to hold the whole
2142     // address.
2143   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2144     // If the callee is a GlobalAddress node (quite common, every direct call
2145     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2146     // it.
2147
2148     // We should use extra load for direct calls to dllimported functions in
2149     // non-JIT mode.
2150     const GlobalValue *GV = G->getGlobal();
2151     if (!GV->hasDLLImportLinkage()) {
2152       unsigned char OpFlags = 0;
2153
2154       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2155       // external symbols most go through the PLT in PIC mode.  If the symbol
2156       // has hidden or protected visibility, or if it is static or local, then
2157       // we don't need to use the PLT - we can directly call it.
2158       if (Subtarget->isTargetELF() &&
2159           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2160           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2161         OpFlags = X86II::MO_PLT;
2162       } else if (Subtarget->isPICStyleStubAny() &&
2163                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2164                  Subtarget->getDarwinVers() < 9) {
2165         // PC-relative references to external symbols should go through $stub,
2166         // unless we're building with the leopard linker or later, which
2167         // automatically synthesizes these stubs.
2168         OpFlags = X86II::MO_DARWIN_STUB;
2169       }
2170
2171       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2172                                           G->getOffset(), OpFlags);
2173     }
2174   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2175     unsigned char OpFlags = 0;
2176
2177     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2178     // symbols should go through the PLT.
2179     if (Subtarget->isTargetELF() &&
2180         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2181       OpFlags = X86II::MO_PLT;
2182     } else if (Subtarget->isPICStyleStubAny() &&
2183                Subtarget->getDarwinVers() < 9) {
2184       // PC-relative references to external symbols should go through $stub,
2185       // unless we're building with the leopard linker or later, which
2186       // automatically synthesizes these stubs.
2187       OpFlags = X86II::MO_DARWIN_STUB;
2188     }
2189
2190     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2191                                          OpFlags);
2192   }
2193
2194   // Returns a chain & a flag for retval copy to use.
2195   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2196   SmallVector<SDValue, 8> Ops;
2197
2198   if (!IsSibcall && isTailCall) {
2199     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2200                            DAG.getIntPtrConstant(0, true), InFlag);
2201     InFlag = Chain.getValue(1);
2202   }
2203
2204   Ops.push_back(Chain);
2205   Ops.push_back(Callee);
2206
2207   if (isTailCall)
2208     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2209
2210   // Add argument registers to the end of the list so that they are known live
2211   // into the call.
2212   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2213     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2214                                   RegsToPass[i].second.getValueType()));
2215
2216   // Add an implicit use GOT pointer in EBX.
2217   if (!isTailCall && Subtarget->isPICStyleGOT())
2218     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2219
2220   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2221   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2222     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2223
2224   if (InFlag.getNode())
2225     Ops.push_back(InFlag);
2226
2227   if (isTailCall) {
2228     // We used to do:
2229     //// If this is the first return lowered for this function, add the regs
2230     //// to the liveout set for the function.
2231     // This isn't right, although it's probably harmless on x86; liveouts
2232     // should be computed from returns not tail calls.  Consider a void
2233     // function making a tail call to a function returning int.
2234     return DAG.getNode(X86ISD::TC_RETURN, dl,
2235                        NodeTys, &Ops[0], Ops.size());
2236   }
2237
2238   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2239   InFlag = Chain.getValue(1);
2240
2241   // Create the CALLSEQ_END node.
2242   unsigned NumBytesForCalleeToPush;
2243   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2244     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2245   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2246     // If this is a call to a struct-return function, the callee
2247     // pops the hidden struct pointer, so we have to push it back.
2248     // This is common for Darwin/X86, Linux & Mingw32 targets.
2249     NumBytesForCalleeToPush = 4;
2250   else
2251     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2252
2253   // Returns a flag for retval copy to use.
2254   if (!IsSibcall) {
2255     Chain = DAG.getCALLSEQ_END(Chain,
2256                                DAG.getIntPtrConstant(NumBytes, true),
2257                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2258                                                      true),
2259                                InFlag);
2260     InFlag = Chain.getValue(1);
2261   }
2262
2263   // Handle result values, copying them out of physregs into vregs that we
2264   // return.
2265   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2266                          Ins, dl, DAG, InVals);
2267 }
2268
2269
2270 //===----------------------------------------------------------------------===//
2271 //                Fast Calling Convention (tail call) implementation
2272 //===----------------------------------------------------------------------===//
2273
2274 //  Like std call, callee cleans arguments, convention except that ECX is
2275 //  reserved for storing the tail called function address. Only 2 registers are
2276 //  free for argument passing (inreg). Tail call optimization is performed
2277 //  provided:
2278 //                * tailcallopt is enabled
2279 //                * caller/callee are fastcc
2280 //  On X86_64 architecture with GOT-style position independent code only local
2281 //  (within module) calls are supported at the moment.
2282 //  To keep the stack aligned according to platform abi the function
2283 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2284 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2285 //  If a tail called function callee has more arguments than the caller the
2286 //  caller needs to make sure that there is room to move the RETADDR to. This is
2287 //  achieved by reserving an area the size of the argument delta right after the
2288 //  original REtADDR, but before the saved framepointer or the spilled registers
2289 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2290 //  stack layout:
2291 //    arg1
2292 //    arg2
2293 //    RETADDR
2294 //    [ new RETADDR
2295 //      move area ]
2296 //    (possible EBP)
2297 //    ESI
2298 //    EDI
2299 //    local1 ..
2300
2301 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2302 /// for a 16 byte align requirement.
2303 unsigned
2304 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2305                                                SelectionDAG& DAG) const {
2306   MachineFunction &MF = DAG.getMachineFunction();
2307   const TargetMachine &TM = MF.getTarget();
2308   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2309   unsigned StackAlignment = TFI.getStackAlignment();
2310   uint64_t AlignMask = StackAlignment - 1;
2311   int64_t Offset = StackSize;
2312   uint64_t SlotSize = TD->getPointerSize();
2313   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2314     // Number smaller than 12 so just add the difference.
2315     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2316   } else {
2317     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2318     Offset = ((~AlignMask) & Offset) + StackAlignment +
2319       (StackAlignment-SlotSize);
2320   }
2321   return Offset;
2322 }
2323
2324 /// MatchingStackOffset - Return true if the given stack call argument is
2325 /// already available in the same position (relatively) of the caller's
2326 /// incoming argument stack.
2327 static
2328 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2329                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2330                          const X86InstrInfo *TII) {
2331   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2332   int FI = INT_MAX;
2333   if (Arg.getOpcode() == ISD::CopyFromReg) {
2334     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2335     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2336       return false;
2337     MachineInstr *Def = MRI->getVRegDef(VR);
2338     if (!Def)
2339       return false;
2340     if (!Flags.isByVal()) {
2341       if (!TII->isLoadFromStackSlot(Def, FI))
2342         return false;
2343     } else {
2344       unsigned Opcode = Def->getOpcode();
2345       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2346           Def->getOperand(1).isFI()) {
2347         FI = Def->getOperand(1).getIndex();
2348         Bytes = Flags.getByValSize();
2349       } else
2350         return false;
2351     }
2352   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2353     if (Flags.isByVal())
2354       // ByVal argument is passed in as a pointer but it's now being
2355       // dereferenced. e.g.
2356       // define @foo(%struct.X* %A) {
2357       //   tail call @bar(%struct.X* byval %A)
2358       // }
2359       return false;
2360     SDValue Ptr = Ld->getBasePtr();
2361     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2362     if (!FINode)
2363       return false;
2364     FI = FINode->getIndex();
2365   } else
2366     return false;
2367
2368   assert(FI != INT_MAX);
2369   if (!MFI->isFixedObjectIndex(FI))
2370     return false;
2371   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2372 }
2373
2374 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2375 /// for tail call optimization. Targets which want to do tail call
2376 /// optimization should implement this function.
2377 bool
2378 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2379                                                      CallingConv::ID CalleeCC,
2380                                                      bool isVarArg,
2381                                                      bool isCalleeStructRet,
2382                                                      bool isCallerStructRet,
2383                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2384                                     const SmallVectorImpl<SDValue> &OutVals,
2385                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2386                                                      SelectionDAG& DAG) const {
2387   if (!IsTailCallConvention(CalleeCC) &&
2388       CalleeCC != CallingConv::C)
2389     return false;
2390
2391   // If -tailcallopt is specified, make fastcc functions tail-callable.
2392   const MachineFunction &MF = DAG.getMachineFunction();
2393   const Function *CallerF = DAG.getMachineFunction().getFunction();
2394   CallingConv::ID CallerCC = CallerF->getCallingConv();
2395   bool CCMatch = CallerCC == CalleeCC;
2396
2397   if (GuaranteedTailCallOpt) {
2398     if (IsTailCallConvention(CalleeCC) && CCMatch)
2399       return true;
2400     return false;
2401   }
2402
2403   // Look for obvious safe cases to perform tail call optimization that do not
2404   // require ABI changes. This is what gcc calls sibcall.
2405
2406   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2407   // emit a special epilogue.
2408   if (RegInfo->needsStackRealignment(MF))
2409     return false;
2410
2411   // Do not sibcall optimize vararg calls unless the call site is not passing
2412   // any arguments.
2413   if (isVarArg && !Outs.empty())
2414     return false;
2415
2416   // Also avoid sibcall optimization if either caller or callee uses struct
2417   // return semantics.
2418   if (isCalleeStructRet || isCallerStructRet)
2419     return false;
2420
2421   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2422   // Therefore if it's not used by the call it is not safe to optimize this into
2423   // a sibcall.
2424   bool Unused = false;
2425   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2426     if (!Ins[i].Used) {
2427       Unused = true;
2428       break;
2429     }
2430   }
2431   if (Unused) {
2432     SmallVector<CCValAssign, 16> RVLocs;
2433     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2434                    RVLocs, *DAG.getContext());
2435     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2436     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2437       CCValAssign &VA = RVLocs[i];
2438       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2439         return false;
2440     }
2441   }
2442
2443   // If the calling conventions do not match, then we'd better make sure the
2444   // results are returned in the same way as what the caller expects.
2445   if (!CCMatch) {
2446     SmallVector<CCValAssign, 16> RVLocs1;
2447     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2448                     RVLocs1, *DAG.getContext());
2449     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2450
2451     SmallVector<CCValAssign, 16> RVLocs2;
2452     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2453                     RVLocs2, *DAG.getContext());
2454     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2455
2456     if (RVLocs1.size() != RVLocs2.size())
2457       return false;
2458     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2459       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2460         return false;
2461       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2462         return false;
2463       if (RVLocs1[i].isRegLoc()) {
2464         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2465           return false;
2466       } else {
2467         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2468           return false;
2469       }
2470     }
2471   }
2472
2473   // If the callee takes no arguments then go on to check the results of the
2474   // call.
2475   if (!Outs.empty()) {
2476     // Check if stack adjustment is needed. For now, do not do this if any
2477     // argument is passed on the stack.
2478     SmallVector<CCValAssign, 16> ArgLocs;
2479     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2480                    ArgLocs, *DAG.getContext());
2481     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2482     if (CCInfo.getNextStackOffset()) {
2483       MachineFunction &MF = DAG.getMachineFunction();
2484       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2485         return false;
2486       if (Subtarget->isTargetWin64())
2487         // Win64 ABI has additional complications.
2488         return false;
2489
2490       // Check if the arguments are already laid out in the right way as
2491       // the caller's fixed stack objects.
2492       MachineFrameInfo *MFI = MF.getFrameInfo();
2493       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2494       const X86InstrInfo *TII =
2495         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2496       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2497         CCValAssign &VA = ArgLocs[i];
2498         SDValue Arg = OutVals[i];
2499         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2500         if (VA.getLocInfo() == CCValAssign::Indirect)
2501           return false;
2502         if (!VA.isRegLoc()) {
2503           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2504                                    MFI, MRI, TII))
2505             return false;
2506         }
2507       }
2508     }
2509
2510     // If the tailcall address may be in a register, then make sure it's
2511     // possible to register allocate for it. In 32-bit, the call address can
2512     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2513     // callee-saved registers are restored. These happen to be the same
2514     // registers used to pass 'inreg' arguments so watch out for those.
2515     if (!Subtarget->is64Bit() &&
2516         !isa<GlobalAddressSDNode>(Callee) &&
2517         !isa<ExternalSymbolSDNode>(Callee)) {
2518       unsigned NumInRegs = 0;
2519       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2520         CCValAssign &VA = ArgLocs[i];
2521         if (!VA.isRegLoc())
2522           continue;
2523         unsigned Reg = VA.getLocReg();
2524         switch (Reg) {
2525         default: break;
2526         case X86::EAX: case X86::EDX: case X86::ECX:
2527           if (++NumInRegs == 3)
2528             return false;
2529           break;
2530         }
2531       }
2532     }
2533   }
2534
2535   // An stdcall caller is expected to clean up its arguments; the callee
2536   // isn't going to do that.   PR 8461.
2537   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2538     return false;
2539
2540   return true;
2541 }
2542
2543 FastISel *
2544 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2545   return X86::createFastISel(funcInfo);
2546 }
2547
2548
2549 //===----------------------------------------------------------------------===//
2550 //                           Other Lowering Hooks
2551 //===----------------------------------------------------------------------===//
2552
2553 static bool MayFoldLoad(SDValue Op) {
2554   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2555 }
2556
2557 static bool MayFoldIntoStore(SDValue Op) {
2558   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2559 }
2560
2561 static bool isTargetShuffle(unsigned Opcode) {
2562   switch(Opcode) {
2563   default: return false;
2564   case X86ISD::PSHUFD:
2565   case X86ISD::PSHUFHW:
2566   case X86ISD::PSHUFLW:
2567   case X86ISD::SHUFPD:
2568   case X86ISD::PALIGN:
2569   case X86ISD::SHUFPS:
2570   case X86ISD::MOVLHPS:
2571   case X86ISD::MOVLHPD:
2572   case X86ISD::MOVHLPS:
2573   case X86ISD::MOVLPS:
2574   case X86ISD::MOVLPD:
2575   case X86ISD::MOVSHDUP:
2576   case X86ISD::MOVSLDUP:
2577   case X86ISD::MOVDDUP:
2578   case X86ISD::MOVSS:
2579   case X86ISD::MOVSD:
2580   case X86ISD::UNPCKLPS:
2581   case X86ISD::UNPCKLPD:
2582   case X86ISD::PUNPCKLWD:
2583   case X86ISD::PUNPCKLBW:
2584   case X86ISD::PUNPCKLDQ:
2585   case X86ISD::PUNPCKLQDQ:
2586   case X86ISD::UNPCKHPS:
2587   case X86ISD::UNPCKHPD:
2588   case X86ISD::PUNPCKHWD:
2589   case X86ISD::PUNPCKHBW:
2590   case X86ISD::PUNPCKHDQ:
2591   case X86ISD::PUNPCKHQDQ:
2592     return true;
2593   }
2594   return false;
2595 }
2596
2597 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2598                                                SDValue V1, SelectionDAG &DAG) {
2599   switch(Opc) {
2600   default: llvm_unreachable("Unknown x86 shuffle node");
2601   case X86ISD::MOVSHDUP:
2602   case X86ISD::MOVSLDUP:
2603   case X86ISD::MOVDDUP:
2604     return DAG.getNode(Opc, dl, VT, V1);
2605   }
2606
2607   return SDValue();
2608 }
2609
2610 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2611                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2612   switch(Opc) {
2613   default: llvm_unreachable("Unknown x86 shuffle node");
2614   case X86ISD::PSHUFD:
2615   case X86ISD::PSHUFHW:
2616   case X86ISD::PSHUFLW:
2617     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2618   }
2619
2620   return SDValue();
2621 }
2622
2623 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2624                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2625   switch(Opc) {
2626   default: llvm_unreachable("Unknown x86 shuffle node");
2627   case X86ISD::PALIGN:
2628   case X86ISD::SHUFPD:
2629   case X86ISD::SHUFPS:
2630     return DAG.getNode(Opc, dl, VT, V1, V2,
2631                        DAG.getConstant(TargetMask, MVT::i8));
2632   }
2633   return SDValue();
2634 }
2635
2636 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2637                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2638   switch(Opc) {
2639   default: llvm_unreachable("Unknown x86 shuffle node");
2640   case X86ISD::MOVLHPS:
2641   case X86ISD::MOVLHPD:
2642   case X86ISD::MOVHLPS:
2643   case X86ISD::MOVLPS:
2644   case X86ISD::MOVLPD:
2645   case X86ISD::MOVSS:
2646   case X86ISD::MOVSD:
2647   case X86ISD::UNPCKLPS:
2648   case X86ISD::UNPCKLPD:
2649   case X86ISD::PUNPCKLWD:
2650   case X86ISD::PUNPCKLBW:
2651   case X86ISD::PUNPCKLDQ:
2652   case X86ISD::PUNPCKLQDQ:
2653   case X86ISD::UNPCKHPS:
2654   case X86ISD::UNPCKHPD:
2655   case X86ISD::PUNPCKHWD:
2656   case X86ISD::PUNPCKHBW:
2657   case X86ISD::PUNPCKHDQ:
2658   case X86ISD::PUNPCKHQDQ:
2659     return DAG.getNode(Opc, dl, VT, V1, V2);
2660   }
2661   return SDValue();
2662 }
2663
2664 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2665   MachineFunction &MF = DAG.getMachineFunction();
2666   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2667   int ReturnAddrIndex = FuncInfo->getRAIndex();
2668
2669   if (ReturnAddrIndex == 0) {
2670     // Set up a frame object for the return address.
2671     uint64_t SlotSize = TD->getPointerSize();
2672     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2673                                                            false);
2674     FuncInfo->setRAIndex(ReturnAddrIndex);
2675   }
2676
2677   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2678 }
2679
2680
2681 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2682                                        bool hasSymbolicDisplacement) {
2683   // Offset should fit into 32 bit immediate field.
2684   if (!isInt<32>(Offset))
2685     return false;
2686
2687   // If we don't have a symbolic displacement - we don't have any extra
2688   // restrictions.
2689   if (!hasSymbolicDisplacement)
2690     return true;
2691
2692   // FIXME: Some tweaks might be needed for medium code model.
2693   if (M != CodeModel::Small && M != CodeModel::Kernel)
2694     return false;
2695
2696   // For small code model we assume that latest object is 16MB before end of 31
2697   // bits boundary. We may also accept pretty large negative constants knowing
2698   // that all objects are in the positive half of address space.
2699   if (M == CodeModel::Small && Offset < 16*1024*1024)
2700     return true;
2701
2702   // For kernel code model we know that all object resist in the negative half
2703   // of 32bits address space. We may not accept negative offsets, since they may
2704   // be just off and we may accept pretty large positive ones.
2705   if (M == CodeModel::Kernel && Offset > 0)
2706     return true;
2707
2708   return false;
2709 }
2710
2711 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2712 /// specific condition code, returning the condition code and the LHS/RHS of the
2713 /// comparison to make.
2714 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2715                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2716   if (!isFP) {
2717     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2718       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2719         // X > -1   -> X == 0, jump !sign.
2720         RHS = DAG.getConstant(0, RHS.getValueType());
2721         return X86::COND_NS;
2722       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2723         // X < 0   -> X == 0, jump on sign.
2724         return X86::COND_S;
2725       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2726         // X < 1   -> X <= 0
2727         RHS = DAG.getConstant(0, RHS.getValueType());
2728         return X86::COND_LE;
2729       }
2730     }
2731
2732     switch (SetCCOpcode) {
2733     default: llvm_unreachable("Invalid integer condition!");
2734     case ISD::SETEQ:  return X86::COND_E;
2735     case ISD::SETGT:  return X86::COND_G;
2736     case ISD::SETGE:  return X86::COND_GE;
2737     case ISD::SETLT:  return X86::COND_L;
2738     case ISD::SETLE:  return X86::COND_LE;
2739     case ISD::SETNE:  return X86::COND_NE;
2740     case ISD::SETULT: return X86::COND_B;
2741     case ISD::SETUGT: return X86::COND_A;
2742     case ISD::SETULE: return X86::COND_BE;
2743     case ISD::SETUGE: return X86::COND_AE;
2744     }
2745   }
2746
2747   // First determine if it is required or is profitable to flip the operands.
2748
2749   // If LHS is a foldable load, but RHS is not, flip the condition.
2750   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2751       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2752     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2753     std::swap(LHS, RHS);
2754   }
2755
2756   switch (SetCCOpcode) {
2757   default: break;
2758   case ISD::SETOLT:
2759   case ISD::SETOLE:
2760   case ISD::SETUGT:
2761   case ISD::SETUGE:
2762     std::swap(LHS, RHS);
2763     break;
2764   }
2765
2766   // On a floating point condition, the flags are set as follows:
2767   // ZF  PF  CF   op
2768   //  0 | 0 | 0 | X > Y
2769   //  0 | 0 | 1 | X < Y
2770   //  1 | 0 | 0 | X == Y
2771   //  1 | 1 | 1 | unordered
2772   switch (SetCCOpcode) {
2773   default: llvm_unreachable("Condcode should be pre-legalized away");
2774   case ISD::SETUEQ:
2775   case ISD::SETEQ:   return X86::COND_E;
2776   case ISD::SETOLT:              // flipped
2777   case ISD::SETOGT:
2778   case ISD::SETGT:   return X86::COND_A;
2779   case ISD::SETOLE:              // flipped
2780   case ISD::SETOGE:
2781   case ISD::SETGE:   return X86::COND_AE;
2782   case ISD::SETUGT:              // flipped
2783   case ISD::SETULT:
2784   case ISD::SETLT:   return X86::COND_B;
2785   case ISD::SETUGE:              // flipped
2786   case ISD::SETULE:
2787   case ISD::SETLE:   return X86::COND_BE;
2788   case ISD::SETONE:
2789   case ISD::SETNE:   return X86::COND_NE;
2790   case ISD::SETUO:   return X86::COND_P;
2791   case ISD::SETO:    return X86::COND_NP;
2792   case ISD::SETOEQ:
2793   case ISD::SETUNE:  return X86::COND_INVALID;
2794   }
2795 }
2796
2797 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2798 /// code. Current x86 isa includes the following FP cmov instructions:
2799 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2800 static bool hasFPCMov(unsigned X86CC) {
2801   switch (X86CC) {
2802   default:
2803     return false;
2804   case X86::COND_B:
2805   case X86::COND_BE:
2806   case X86::COND_E:
2807   case X86::COND_P:
2808   case X86::COND_A:
2809   case X86::COND_AE:
2810   case X86::COND_NE:
2811   case X86::COND_NP:
2812     return true;
2813   }
2814 }
2815
2816 /// isFPImmLegal - Returns true if the target can instruction select the
2817 /// specified FP immediate natively. If false, the legalizer will
2818 /// materialize the FP immediate as a load from a constant pool.
2819 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2820   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2821     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2822       return true;
2823   }
2824   return false;
2825 }
2826
2827 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2828 /// the specified range (L, H].
2829 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2830   return (Val < 0) || (Val >= Low && Val < Hi);
2831 }
2832
2833 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2834 /// specified value.
2835 static bool isUndefOrEqual(int Val, int CmpVal) {
2836   if (Val < 0 || Val == CmpVal)
2837     return true;
2838   return false;
2839 }
2840
2841 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2842 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2843 /// the second operand.
2844 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2845   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2846     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2847   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2848     return (Mask[0] < 2 && Mask[1] < 2);
2849   return false;
2850 }
2851
2852 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2853   SmallVector<int, 8> M;
2854   N->getMask(M);
2855   return ::isPSHUFDMask(M, N->getValueType(0));
2856 }
2857
2858 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2859 /// is suitable for input to PSHUFHW.
2860 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2861   if (VT != MVT::v8i16)
2862     return false;
2863
2864   // Lower quadword copied in order or undef.
2865   for (int i = 0; i != 4; ++i)
2866     if (Mask[i] >= 0 && Mask[i] != i)
2867       return false;
2868
2869   // Upper quadword shuffled.
2870   for (int i = 4; i != 8; ++i)
2871     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2872       return false;
2873
2874   return true;
2875 }
2876
2877 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2878   SmallVector<int, 8> M;
2879   N->getMask(M);
2880   return ::isPSHUFHWMask(M, N->getValueType(0));
2881 }
2882
2883 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2884 /// is suitable for input to PSHUFLW.
2885 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2886   if (VT != MVT::v8i16)
2887     return false;
2888
2889   // Upper quadword copied in order.
2890   for (int i = 4; i != 8; ++i)
2891     if (Mask[i] >= 0 && Mask[i] != i)
2892       return false;
2893
2894   // Lower quadword shuffled.
2895   for (int i = 0; i != 4; ++i)
2896     if (Mask[i] >= 4)
2897       return false;
2898
2899   return true;
2900 }
2901
2902 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2903   SmallVector<int, 8> M;
2904   N->getMask(M);
2905   return ::isPSHUFLWMask(M, N->getValueType(0));
2906 }
2907
2908 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2909 /// is suitable for input to PALIGNR.
2910 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2911                           bool hasSSSE3) {
2912   int i, e = VT.getVectorNumElements();
2913
2914   // Do not handle v2i64 / v2f64 shuffles with palignr.
2915   if (e < 4 || !hasSSSE3)
2916     return false;
2917
2918   for (i = 0; i != e; ++i)
2919     if (Mask[i] >= 0)
2920       break;
2921
2922   // All undef, not a palignr.
2923   if (i == e)
2924     return false;
2925
2926   // Determine if it's ok to perform a palignr with only the LHS, since we
2927   // don't have access to the actual shuffle elements to see if RHS is undef.
2928   bool Unary = Mask[i] < (int)e;
2929   bool NeedsUnary = false;
2930
2931   int s = Mask[i] - i;
2932
2933   // Check the rest of the elements to see if they are consecutive.
2934   for (++i; i != e; ++i) {
2935     int m = Mask[i];
2936     if (m < 0)
2937       continue;
2938
2939     Unary = Unary && (m < (int)e);
2940     NeedsUnary = NeedsUnary || (m < s);
2941
2942     if (NeedsUnary && !Unary)
2943       return false;
2944     if (Unary && m != ((s+i) & (e-1)))
2945       return false;
2946     if (!Unary && m != (s+i))
2947       return false;
2948   }
2949   return true;
2950 }
2951
2952 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2953   SmallVector<int, 8> M;
2954   N->getMask(M);
2955   return ::isPALIGNRMask(M, N->getValueType(0), true);
2956 }
2957
2958 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2959 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2960 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2961   int NumElems = VT.getVectorNumElements();
2962   if (NumElems != 2 && NumElems != 4)
2963     return false;
2964
2965   int Half = NumElems / 2;
2966   for (int i = 0; i < Half; ++i)
2967     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2968       return false;
2969   for (int i = Half; i < NumElems; ++i)
2970     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2971       return false;
2972
2973   return true;
2974 }
2975
2976 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2977   SmallVector<int, 8> M;
2978   N->getMask(M);
2979   return ::isSHUFPMask(M, N->getValueType(0));
2980 }
2981
2982 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2983 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2984 /// half elements to come from vector 1 (which would equal the dest.) and
2985 /// the upper half to come from vector 2.
2986 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2987   int NumElems = VT.getVectorNumElements();
2988
2989   if (NumElems != 2 && NumElems != 4)
2990     return false;
2991
2992   int Half = NumElems / 2;
2993   for (int i = 0; i < Half; ++i)
2994     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2995       return false;
2996   for (int i = Half; i < NumElems; ++i)
2997     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2998       return false;
2999   return true;
3000 }
3001
3002 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3003   SmallVector<int, 8> M;
3004   N->getMask(M);
3005   return isCommutedSHUFPMask(M, N->getValueType(0));
3006 }
3007
3008 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3009 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3010 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3011   if (N->getValueType(0).getVectorNumElements() != 4)
3012     return false;
3013
3014   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3015   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3016          isUndefOrEqual(N->getMaskElt(1), 7) &&
3017          isUndefOrEqual(N->getMaskElt(2), 2) &&
3018          isUndefOrEqual(N->getMaskElt(3), 3);
3019 }
3020
3021 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3022 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3023 /// <2, 3, 2, 3>
3024 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3025   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3026
3027   if (NumElems != 4)
3028     return false;
3029
3030   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3031   isUndefOrEqual(N->getMaskElt(1), 3) &&
3032   isUndefOrEqual(N->getMaskElt(2), 2) &&
3033   isUndefOrEqual(N->getMaskElt(3), 3);
3034 }
3035
3036 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3037 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3038 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3039   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3040
3041   if (NumElems != 2 && NumElems != 4)
3042     return false;
3043
3044   for (unsigned i = 0; i < NumElems/2; ++i)
3045     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3046       return false;
3047
3048   for (unsigned i = NumElems/2; i < NumElems; ++i)
3049     if (!isUndefOrEqual(N->getMaskElt(i), i))
3050       return false;
3051
3052   return true;
3053 }
3054
3055 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3056 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3057 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3058   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3059
3060   if (NumElems != 2 && NumElems != 4)
3061     return false;
3062
3063   for (unsigned i = 0; i < NumElems/2; ++i)
3064     if (!isUndefOrEqual(N->getMaskElt(i), i))
3065       return false;
3066
3067   for (unsigned i = 0; i < NumElems/2; ++i)
3068     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3069       return false;
3070
3071   return true;
3072 }
3073
3074 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3075 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3076 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3077                          bool V2IsSplat = false) {
3078   int NumElts = VT.getVectorNumElements();
3079   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3080     return false;
3081
3082   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3083     int BitI  = Mask[i];
3084     int BitI1 = Mask[i+1];
3085     if (!isUndefOrEqual(BitI, j))
3086       return false;
3087     if (V2IsSplat) {
3088       if (!isUndefOrEqual(BitI1, NumElts))
3089         return false;
3090     } else {
3091       if (!isUndefOrEqual(BitI1, j + NumElts))
3092         return false;
3093     }
3094   }
3095   return true;
3096 }
3097
3098 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3099   SmallVector<int, 8> M;
3100   N->getMask(M);
3101   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3102 }
3103
3104 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3105 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3106 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3107                          bool V2IsSplat = false) {
3108   int NumElts = VT.getVectorNumElements();
3109   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3110     return false;
3111
3112   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3113     int BitI  = Mask[i];
3114     int BitI1 = Mask[i+1];
3115     if (!isUndefOrEqual(BitI, j + NumElts/2))
3116       return false;
3117     if (V2IsSplat) {
3118       if (isUndefOrEqual(BitI1, NumElts))
3119         return false;
3120     } else {
3121       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3122         return false;
3123     }
3124   }
3125   return true;
3126 }
3127
3128 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3129   SmallVector<int, 8> M;
3130   N->getMask(M);
3131   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3132 }
3133
3134 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3135 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3136 /// <0, 0, 1, 1>
3137 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3138   int NumElems = VT.getVectorNumElements();
3139   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3140     return false;
3141
3142   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3143     int BitI  = Mask[i];
3144     int BitI1 = Mask[i+1];
3145     if (!isUndefOrEqual(BitI, j))
3146       return false;
3147     if (!isUndefOrEqual(BitI1, j))
3148       return false;
3149   }
3150   return true;
3151 }
3152
3153 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3154   SmallVector<int, 8> M;
3155   N->getMask(M);
3156   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3157 }
3158
3159 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3160 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3161 /// <2, 2, 3, 3>
3162 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3163   int NumElems = VT.getVectorNumElements();
3164   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3165     return false;
3166
3167   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3168     int BitI  = Mask[i];
3169     int BitI1 = Mask[i+1];
3170     if (!isUndefOrEqual(BitI, j))
3171       return false;
3172     if (!isUndefOrEqual(BitI1, j))
3173       return false;
3174   }
3175   return true;
3176 }
3177
3178 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3179   SmallVector<int, 8> M;
3180   N->getMask(M);
3181   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3182 }
3183
3184 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3185 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3186 /// MOVSD, and MOVD, i.e. setting the lowest element.
3187 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3188   if (VT.getVectorElementType().getSizeInBits() < 32)
3189     return false;
3190
3191   int NumElts = VT.getVectorNumElements();
3192
3193   if (!isUndefOrEqual(Mask[0], NumElts))
3194     return false;
3195
3196   for (int i = 1; i < NumElts; ++i)
3197     if (!isUndefOrEqual(Mask[i], i))
3198       return false;
3199
3200   return true;
3201 }
3202
3203 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3204   SmallVector<int, 8> M;
3205   N->getMask(M);
3206   return ::isMOVLMask(M, N->getValueType(0));
3207 }
3208
3209 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3210 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3211 /// element of vector 2 and the other elements to come from vector 1 in order.
3212 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3213                                bool V2IsSplat = false, bool V2IsUndef = false) {
3214   int NumOps = VT.getVectorNumElements();
3215   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3216     return false;
3217
3218   if (!isUndefOrEqual(Mask[0], 0))
3219     return false;
3220
3221   for (int i = 1; i < NumOps; ++i)
3222     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3223           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3224           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3225       return false;
3226
3227   return true;
3228 }
3229
3230 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3231                            bool V2IsUndef = false) {
3232   SmallVector<int, 8> M;
3233   N->getMask(M);
3234   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3235 }
3236
3237 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3238 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3239 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3240   if (N->getValueType(0).getVectorNumElements() != 4)
3241     return false;
3242
3243   // Expect 1, 1, 3, 3
3244   for (unsigned i = 0; i < 2; ++i) {
3245     int Elt = N->getMaskElt(i);
3246     if (Elt >= 0 && Elt != 1)
3247       return false;
3248   }
3249
3250   bool HasHi = false;
3251   for (unsigned i = 2; i < 4; ++i) {
3252     int Elt = N->getMaskElt(i);
3253     if (Elt >= 0 && Elt != 3)
3254       return false;
3255     if (Elt == 3)
3256       HasHi = true;
3257   }
3258   // Don't use movshdup if it can be done with a shufps.
3259   // FIXME: verify that matching u, u, 3, 3 is what we want.
3260   return HasHi;
3261 }
3262
3263 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3264 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3265 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3266   if (N->getValueType(0).getVectorNumElements() != 4)
3267     return false;
3268
3269   // Expect 0, 0, 2, 2
3270   for (unsigned i = 0; i < 2; ++i)
3271     if (N->getMaskElt(i) > 0)
3272       return false;
3273
3274   bool HasHi = false;
3275   for (unsigned i = 2; i < 4; ++i) {
3276     int Elt = N->getMaskElt(i);
3277     if (Elt >= 0 && Elt != 2)
3278       return false;
3279     if (Elt == 2)
3280       HasHi = true;
3281   }
3282   // Don't use movsldup if it can be done with a shufps.
3283   return HasHi;
3284 }
3285
3286 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3287 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3288 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3289   int e = N->getValueType(0).getVectorNumElements() / 2;
3290
3291   for (int i = 0; i < e; ++i)
3292     if (!isUndefOrEqual(N->getMaskElt(i), i))
3293       return false;
3294   for (int i = 0; i < e; ++i)
3295     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3296       return false;
3297   return true;
3298 }
3299
3300 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3301 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3302 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3303   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3304   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3305
3306   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3307   unsigned Mask = 0;
3308   for (int i = 0; i < NumOperands; ++i) {
3309     int Val = SVOp->getMaskElt(NumOperands-i-1);
3310     if (Val < 0) Val = 0;
3311     if (Val >= NumOperands) Val -= NumOperands;
3312     Mask |= Val;
3313     if (i != NumOperands - 1)
3314       Mask <<= Shift;
3315   }
3316   return Mask;
3317 }
3318
3319 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3320 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3321 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3322   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3323   unsigned Mask = 0;
3324   // 8 nodes, but we only care about the last 4.
3325   for (unsigned i = 7; i >= 4; --i) {
3326     int Val = SVOp->getMaskElt(i);
3327     if (Val >= 0)
3328       Mask |= (Val - 4);
3329     if (i != 4)
3330       Mask <<= 2;
3331   }
3332   return Mask;
3333 }
3334
3335 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3336 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3337 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3338   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3339   unsigned Mask = 0;
3340   // 8 nodes, but we only care about the first 4.
3341   for (int i = 3; i >= 0; --i) {
3342     int Val = SVOp->getMaskElt(i);
3343     if (Val >= 0)
3344       Mask |= Val;
3345     if (i != 0)
3346       Mask <<= 2;
3347   }
3348   return Mask;
3349 }
3350
3351 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3352 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3353 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3354   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3355   EVT VVT = N->getValueType(0);
3356   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3357   int Val = 0;
3358
3359   unsigned i, e;
3360   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3361     Val = SVOp->getMaskElt(i);
3362     if (Val >= 0)
3363       break;
3364   }
3365   return (Val - i) * EltSize;
3366 }
3367
3368 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3369 /// constant +0.0.
3370 bool X86::isZeroNode(SDValue Elt) {
3371   return ((isa<ConstantSDNode>(Elt) &&
3372            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3373           (isa<ConstantFPSDNode>(Elt) &&
3374            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3375 }
3376
3377 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3378 /// their permute mask.
3379 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3380                                     SelectionDAG &DAG) {
3381   EVT VT = SVOp->getValueType(0);
3382   unsigned NumElems = VT.getVectorNumElements();
3383   SmallVector<int, 8> MaskVec;
3384
3385   for (unsigned i = 0; i != NumElems; ++i) {
3386     int idx = SVOp->getMaskElt(i);
3387     if (idx < 0)
3388       MaskVec.push_back(idx);
3389     else if (idx < (int)NumElems)
3390       MaskVec.push_back(idx + NumElems);
3391     else
3392       MaskVec.push_back(idx - NumElems);
3393   }
3394   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3395                               SVOp->getOperand(0), &MaskVec[0]);
3396 }
3397
3398 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3399 /// the two vector operands have swapped position.
3400 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3401   unsigned NumElems = VT.getVectorNumElements();
3402   for (unsigned i = 0; i != NumElems; ++i) {
3403     int idx = Mask[i];
3404     if (idx < 0)
3405       continue;
3406     else if (idx < (int)NumElems)
3407       Mask[i] = idx + NumElems;
3408     else
3409       Mask[i] = idx - NumElems;
3410   }
3411 }
3412
3413 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3414 /// match movhlps. The lower half elements should come from upper half of
3415 /// V1 (and in order), and the upper half elements should come from the upper
3416 /// half of V2 (and in order).
3417 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3418   if (Op->getValueType(0).getVectorNumElements() != 4)
3419     return false;
3420   for (unsigned i = 0, e = 2; i != e; ++i)
3421     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3422       return false;
3423   for (unsigned i = 2; i != 4; ++i)
3424     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3425       return false;
3426   return true;
3427 }
3428
3429 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3430 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3431 /// required.
3432 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3433   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3434     return false;
3435   N = N->getOperand(0).getNode();
3436   if (!ISD::isNON_EXTLoad(N))
3437     return false;
3438   if (LD)
3439     *LD = cast<LoadSDNode>(N);
3440   return true;
3441 }
3442
3443 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3444 /// match movlp{s|d}. The lower half elements should come from lower half of
3445 /// V1 (and in order), and the upper half elements should come from the upper
3446 /// half of V2 (and in order). And since V1 will become the source of the
3447 /// MOVLP, it must be either a vector load or a scalar load to vector.
3448 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3449                                ShuffleVectorSDNode *Op) {
3450   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3451     return false;
3452   // Is V2 is a vector load, don't do this transformation. We will try to use
3453   // load folding shufps op.
3454   if (ISD::isNON_EXTLoad(V2))
3455     return false;
3456
3457   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3458
3459   if (NumElems != 2 && NumElems != 4)
3460     return false;
3461   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3462     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3463       return false;
3464   for (unsigned i = NumElems/2; i != NumElems; ++i)
3465     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3466       return false;
3467   return true;
3468 }
3469
3470 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3471 /// all the same.
3472 static bool isSplatVector(SDNode *N) {
3473   if (N->getOpcode() != ISD::BUILD_VECTOR)
3474     return false;
3475
3476   SDValue SplatValue = N->getOperand(0);
3477   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3478     if (N->getOperand(i) != SplatValue)
3479       return false;
3480   return true;
3481 }
3482
3483 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3484 /// to an zero vector.
3485 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3486 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3487   SDValue V1 = N->getOperand(0);
3488   SDValue V2 = N->getOperand(1);
3489   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3490   for (unsigned i = 0; i != NumElems; ++i) {
3491     int Idx = N->getMaskElt(i);
3492     if (Idx >= (int)NumElems) {
3493       unsigned Opc = V2.getOpcode();
3494       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3495         continue;
3496       if (Opc != ISD::BUILD_VECTOR ||
3497           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3498         return false;
3499     } else if (Idx >= 0) {
3500       unsigned Opc = V1.getOpcode();
3501       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3502         continue;
3503       if (Opc != ISD::BUILD_VECTOR ||
3504           !X86::isZeroNode(V1.getOperand(Idx)))
3505         return false;
3506     }
3507   }
3508   return true;
3509 }
3510
3511 /// getZeroVector - Returns a vector of specified type with all zero elements.
3512 ///
3513 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3514                              DebugLoc dl) {
3515   assert(VT.isVector() && "Expected a vector type");
3516
3517   // Always build SSE zero vectors as <4 x i32> bitcasted
3518   // to their dest type. This ensures they get CSE'd.
3519   SDValue Vec;
3520   if (VT.getSizeInBits() == 128) {  // SSE
3521     if (HasSSE2) {  // SSE2
3522       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3523       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3524     } else { // SSE1
3525       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3526       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3527     }
3528   } else if (VT.getSizeInBits() == 256) { // AVX
3529     // 256-bit logic and arithmetic instructions in AVX are
3530     // all floating-point, no support for integer ops. Default
3531     // to emitting fp zeroed vectors then.
3532     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3533     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3534     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3535   }
3536   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3537 }
3538
3539 /// getOnesVector - Returns a vector of specified type with all bits set.
3540 ///
3541 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3542   assert(VT.isVector() && "Expected a vector type");
3543
3544   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3545   // type.  This ensures they get CSE'd.
3546   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3547   SDValue Vec;
3548   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3549   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3550 }
3551
3552
3553 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3554 /// that point to V2 points to its first element.
3555 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3556   EVT VT = SVOp->getValueType(0);
3557   unsigned NumElems = VT.getVectorNumElements();
3558
3559   bool Changed = false;
3560   SmallVector<int, 8> MaskVec;
3561   SVOp->getMask(MaskVec);
3562
3563   for (unsigned i = 0; i != NumElems; ++i) {
3564     if (MaskVec[i] > (int)NumElems) {
3565       MaskVec[i] = NumElems;
3566       Changed = true;
3567     }
3568   }
3569   if (Changed)
3570     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3571                                 SVOp->getOperand(1), &MaskVec[0]);
3572   return SDValue(SVOp, 0);
3573 }
3574
3575 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3576 /// operation of specified width.
3577 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3578                        SDValue V2) {
3579   unsigned NumElems = VT.getVectorNumElements();
3580   SmallVector<int, 8> Mask;
3581   Mask.push_back(NumElems);
3582   for (unsigned i = 1; i != NumElems; ++i)
3583     Mask.push_back(i);
3584   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3585 }
3586
3587 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3588 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3589                           SDValue V2) {
3590   unsigned NumElems = VT.getVectorNumElements();
3591   SmallVector<int, 8> Mask;
3592   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3593     Mask.push_back(i);
3594     Mask.push_back(i + NumElems);
3595   }
3596   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3597 }
3598
3599 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3600 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3601                           SDValue V2) {
3602   unsigned NumElems = VT.getVectorNumElements();
3603   unsigned Half = NumElems/2;
3604   SmallVector<int, 8> Mask;
3605   for (unsigned i = 0; i != Half; ++i) {
3606     Mask.push_back(i + Half);
3607     Mask.push_back(i + NumElems + Half);
3608   }
3609   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3610 }
3611
3612 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3613 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3614   EVT PVT = MVT::v4f32;
3615   EVT VT = SV->getValueType(0);
3616   DebugLoc dl = SV->getDebugLoc();
3617   SDValue V1 = SV->getOperand(0);
3618   int NumElems = VT.getVectorNumElements();
3619   int EltNo = SV->getSplatIndex();
3620
3621   // unpack elements to the correct location
3622   while (NumElems > 4) {
3623     if (EltNo < NumElems/2) {
3624       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3625     } else {
3626       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3627       EltNo -= NumElems/2;
3628     }
3629     NumElems >>= 1;
3630   }
3631
3632   // Perform the splat.
3633   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3634   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3635   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3636   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3637 }
3638
3639 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3640 /// vector of zero or undef vector.  This produces a shuffle where the low
3641 /// element of V2 is swizzled into the zero/undef vector, landing at element
3642 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3643 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3644                                              bool isZero, bool HasSSE2,
3645                                              SelectionDAG &DAG) {
3646   EVT VT = V2.getValueType();
3647   SDValue V1 = isZero
3648     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3649   unsigned NumElems = VT.getVectorNumElements();
3650   SmallVector<int, 16> MaskVec;
3651   for (unsigned i = 0; i != NumElems; ++i)
3652     // If this is the insertion idx, put the low elt of V2 here.
3653     MaskVec.push_back(i == Idx ? NumElems : i);
3654   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3655 }
3656
3657 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3658 /// element of the result of the vector shuffle.
3659 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3660                             unsigned Depth) {
3661   if (Depth == 6)
3662     return SDValue();  // Limit search depth.
3663
3664   SDValue V = SDValue(N, 0);
3665   EVT VT = V.getValueType();
3666   unsigned Opcode = V.getOpcode();
3667
3668   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3669   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3670     Index = SV->getMaskElt(Index);
3671
3672     if (Index < 0)
3673       return DAG.getUNDEF(VT.getVectorElementType());
3674
3675     int NumElems = VT.getVectorNumElements();
3676     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3677     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3678   }
3679
3680   // Recurse into target specific vector shuffles to find scalars.
3681   if (isTargetShuffle(Opcode)) {
3682     int NumElems = VT.getVectorNumElements();
3683     SmallVector<unsigned, 16> ShuffleMask;
3684     SDValue ImmN;
3685
3686     switch(Opcode) {
3687     case X86ISD::SHUFPS:
3688     case X86ISD::SHUFPD:
3689       ImmN = N->getOperand(N->getNumOperands()-1);
3690       DecodeSHUFPSMask(NumElems,
3691                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3692                        ShuffleMask);
3693       break;
3694     case X86ISD::PUNPCKHBW:
3695     case X86ISD::PUNPCKHWD:
3696     case X86ISD::PUNPCKHDQ:
3697     case X86ISD::PUNPCKHQDQ:
3698       DecodePUNPCKHMask(NumElems, ShuffleMask);
3699       break;
3700     case X86ISD::UNPCKHPS:
3701     case X86ISD::UNPCKHPD:
3702       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3703       break;
3704     case X86ISD::PUNPCKLBW:
3705     case X86ISD::PUNPCKLWD:
3706     case X86ISD::PUNPCKLDQ:
3707     case X86ISD::PUNPCKLQDQ:
3708       DecodePUNPCKLMask(NumElems, ShuffleMask);
3709       break;
3710     case X86ISD::UNPCKLPS:
3711     case X86ISD::UNPCKLPD:
3712       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3713       break;
3714     case X86ISD::MOVHLPS:
3715       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3716       break;
3717     case X86ISD::MOVLHPS:
3718       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3719       break;
3720     case X86ISD::PSHUFD:
3721       ImmN = N->getOperand(N->getNumOperands()-1);
3722       DecodePSHUFMask(NumElems,
3723                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3724                       ShuffleMask);
3725       break;
3726     case X86ISD::PSHUFHW:
3727       ImmN = N->getOperand(N->getNumOperands()-1);
3728       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3729                         ShuffleMask);
3730       break;
3731     case X86ISD::PSHUFLW:
3732       ImmN = N->getOperand(N->getNumOperands()-1);
3733       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3734                         ShuffleMask);
3735       break;
3736     case X86ISD::MOVSS:
3737     case X86ISD::MOVSD: {
3738       // The index 0 always comes from the first element of the second source,
3739       // this is why MOVSS and MOVSD are used in the first place. The other
3740       // elements come from the other positions of the first source vector.
3741       unsigned OpNum = (Index == 0) ? 1 : 0;
3742       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3743                                  Depth+1);
3744     }
3745     default:
3746       assert("not implemented for target shuffle node");
3747       return SDValue();
3748     }
3749
3750     Index = ShuffleMask[Index];
3751     if (Index < 0)
3752       return DAG.getUNDEF(VT.getVectorElementType());
3753
3754     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3755     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3756                                Depth+1);
3757   }
3758
3759   // Actual nodes that may contain scalar elements
3760   if (Opcode == ISD::BIT_CONVERT) {
3761     V = V.getOperand(0);
3762     EVT SrcVT = V.getValueType();
3763     unsigned NumElems = VT.getVectorNumElements();
3764
3765     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3766       return SDValue();
3767   }
3768
3769   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3770     return (Index == 0) ? V.getOperand(0)
3771                           : DAG.getUNDEF(VT.getVectorElementType());
3772
3773   if (V.getOpcode() == ISD::BUILD_VECTOR)
3774     return V.getOperand(Index);
3775
3776   return SDValue();
3777 }
3778
3779 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3780 /// shuffle operation which come from a consecutively from a zero. The
3781 /// search can start in two diferent directions, from left or right.
3782 static
3783 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3784                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3785   int i = 0;
3786
3787   while (i < NumElems) {
3788     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3789     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3790     if (!(Elt.getNode() &&
3791          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3792       break;
3793     ++i;
3794   }
3795
3796   return i;
3797 }
3798
3799 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3800 /// MaskE correspond consecutively to elements from one of the vector operands,
3801 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3802 static
3803 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3804                               int OpIdx, int NumElems, unsigned &OpNum) {
3805   bool SeenV1 = false;
3806   bool SeenV2 = false;
3807
3808   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3809     int Idx = SVOp->getMaskElt(i);
3810     // Ignore undef indicies
3811     if (Idx < 0)
3812       continue;
3813
3814     if (Idx < NumElems)
3815       SeenV1 = true;
3816     else
3817       SeenV2 = true;
3818
3819     // Only accept consecutive elements from the same vector
3820     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3821       return false;
3822   }
3823
3824   OpNum = SeenV1 ? 0 : 1;
3825   return true;
3826 }
3827
3828 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3829 /// logical left shift of a vector.
3830 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3831                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3832   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3833   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3834               false /* check zeros from right */, DAG);
3835   unsigned OpSrc;
3836
3837   if (!NumZeros)
3838     return false;
3839
3840   // Considering the elements in the mask that are not consecutive zeros,
3841   // check if they consecutively come from only one of the source vectors.
3842   //
3843   //               V1 = {X, A, B, C}     0
3844   //                         \  \  \    /
3845   //   vector_shuffle V1, V2 <1, 2, 3, X>
3846   //
3847   if (!isShuffleMaskConsecutive(SVOp,
3848             0,                   // Mask Start Index
3849             NumElems-NumZeros-1, // Mask End Index
3850             NumZeros,            // Where to start looking in the src vector
3851             NumElems,            // Number of elements in vector
3852             OpSrc))              // Which source operand ?
3853     return false;
3854
3855   isLeft = false;
3856   ShAmt = NumZeros;
3857   ShVal = SVOp->getOperand(OpSrc);
3858   return true;
3859 }
3860
3861 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3862 /// logical left shift of a vector.
3863 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3864                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3865   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3866   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3867               true /* check zeros from left */, DAG);
3868   unsigned OpSrc;
3869
3870   if (!NumZeros)
3871     return false;
3872
3873   // Considering the elements in the mask that are not consecutive zeros,
3874   // check if they consecutively come from only one of the source vectors.
3875   //
3876   //                           0    { A, B, X, X } = V2
3877   //                          / \    /  /
3878   //   vector_shuffle V1, V2 <X, X, 4, 5>
3879   //
3880   if (!isShuffleMaskConsecutive(SVOp,
3881             NumZeros,     // Mask Start Index
3882             NumElems-1,   // Mask End Index
3883             0,            // Where to start looking in the src vector
3884             NumElems,     // Number of elements in vector
3885             OpSrc))       // Which source operand ?
3886     return false;
3887
3888   isLeft = true;
3889   ShAmt = NumZeros;
3890   ShVal = SVOp->getOperand(OpSrc);
3891   return true;
3892 }
3893
3894 /// isVectorShift - Returns true if the shuffle can be implemented as a
3895 /// logical left or right shift of a vector.
3896 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3897                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3898   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3899       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3900     return true;
3901
3902   return false;
3903 }
3904
3905 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3906 ///
3907 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3908                                        unsigned NumNonZero, unsigned NumZero,
3909                                        SelectionDAG &DAG,
3910                                        const TargetLowering &TLI) {
3911   if (NumNonZero > 8)
3912     return SDValue();
3913
3914   DebugLoc dl = Op.getDebugLoc();
3915   SDValue V(0, 0);
3916   bool First = true;
3917   for (unsigned i = 0; i < 16; ++i) {
3918     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3919     if (ThisIsNonZero && First) {
3920       if (NumZero)
3921         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3922       else
3923         V = DAG.getUNDEF(MVT::v8i16);
3924       First = false;
3925     }
3926
3927     if ((i & 1) != 0) {
3928       SDValue ThisElt(0, 0), LastElt(0, 0);
3929       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3930       if (LastIsNonZero) {
3931         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3932                               MVT::i16, Op.getOperand(i-1));
3933       }
3934       if (ThisIsNonZero) {
3935         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3936         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3937                               ThisElt, DAG.getConstant(8, MVT::i8));
3938         if (LastIsNonZero)
3939           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3940       } else
3941         ThisElt = LastElt;
3942
3943       if (ThisElt.getNode())
3944         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3945                         DAG.getIntPtrConstant(i/2));
3946     }
3947   }
3948
3949   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3950 }
3951
3952 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3953 ///
3954 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3955                                      unsigned NumNonZero, unsigned NumZero,
3956                                      SelectionDAG &DAG,
3957                                      const TargetLowering &TLI) {
3958   if (NumNonZero > 4)
3959     return SDValue();
3960
3961   DebugLoc dl = Op.getDebugLoc();
3962   SDValue V(0, 0);
3963   bool First = true;
3964   for (unsigned i = 0; i < 8; ++i) {
3965     bool isNonZero = (NonZeros & (1 << i)) != 0;
3966     if (isNonZero) {
3967       if (First) {
3968         if (NumZero)
3969           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3970         else
3971           V = DAG.getUNDEF(MVT::v8i16);
3972         First = false;
3973       }
3974       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3975                       MVT::v8i16, V, Op.getOperand(i),
3976                       DAG.getIntPtrConstant(i));
3977     }
3978   }
3979
3980   return V;
3981 }
3982
3983 /// getVShift - Return a vector logical shift node.
3984 ///
3985 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3986                          unsigned NumBits, SelectionDAG &DAG,
3987                          const TargetLowering &TLI, DebugLoc dl) {
3988   EVT ShVT = MVT::v2i64;
3989   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3990   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3991   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3992                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3993                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3994 }
3995
3996 SDValue
3997 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3998                                           SelectionDAG &DAG) const {
3999
4000   // Check if the scalar load can be widened into a vector load. And if
4001   // the address is "base + cst" see if the cst can be "absorbed" into
4002   // the shuffle mask.
4003   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4004     SDValue Ptr = LD->getBasePtr();
4005     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4006       return SDValue();
4007     EVT PVT = LD->getValueType(0);
4008     if (PVT != MVT::i32 && PVT != MVT::f32)
4009       return SDValue();
4010
4011     int FI = -1;
4012     int64_t Offset = 0;
4013     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4014       FI = FINode->getIndex();
4015       Offset = 0;
4016     } else if (Ptr.getOpcode() == ISD::ADD &&
4017                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4018                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4019       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4020       Offset = Ptr.getConstantOperandVal(1);
4021       Ptr = Ptr.getOperand(0);
4022     } else {
4023       return SDValue();
4024     }
4025
4026     SDValue Chain = LD->getChain();
4027     // Make sure the stack object alignment is at least 16.
4028     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4029     if (DAG.InferPtrAlignment(Ptr) < 16) {
4030       if (MFI->isFixedObjectIndex(FI)) {
4031         // Can't change the alignment. FIXME: It's possible to compute
4032         // the exact stack offset and reference FI + adjust offset instead.
4033         // If someone *really* cares about this. That's the way to implement it.
4034         return SDValue();
4035       } else {
4036         MFI->setObjectAlignment(FI, 16);
4037       }
4038     }
4039
4040     // (Offset % 16) must be multiple of 4. Then address is then
4041     // Ptr + (Offset & ~15).
4042     if (Offset < 0)
4043       return SDValue();
4044     if ((Offset % 16) & 3)
4045       return SDValue();
4046     int64_t StartOffset = Offset & ~15;
4047     if (StartOffset)
4048       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4049                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4050
4051     int EltNo = (Offset - StartOffset) >> 2;
4052     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4053     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4054     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4055                              LD->getPointerInfo().getWithOffset(StartOffset),
4056                              false, false, 0);
4057     // Canonicalize it to a v4i32 shuffle.
4058     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4059     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4060                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4061                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4062   }
4063
4064   return SDValue();
4065 }
4066
4067 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4068 /// vector of type 'VT', see if the elements can be replaced by a single large
4069 /// load which has the same value as a build_vector whose operands are 'elts'.
4070 ///
4071 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4072 ///
4073 /// FIXME: we'd also like to handle the case where the last elements are zero
4074 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4075 /// There's even a handy isZeroNode for that purpose.
4076 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4077                                         DebugLoc &DL, SelectionDAG &DAG) {
4078   EVT EltVT = VT.getVectorElementType();
4079   unsigned NumElems = Elts.size();
4080
4081   LoadSDNode *LDBase = NULL;
4082   unsigned LastLoadedElt = -1U;
4083
4084   // For each element in the initializer, see if we've found a load or an undef.
4085   // If we don't find an initial load element, or later load elements are
4086   // non-consecutive, bail out.
4087   for (unsigned i = 0; i < NumElems; ++i) {
4088     SDValue Elt = Elts[i];
4089
4090     if (!Elt.getNode() ||
4091         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4092       return SDValue();
4093     if (!LDBase) {
4094       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4095         return SDValue();
4096       LDBase = cast<LoadSDNode>(Elt.getNode());
4097       LastLoadedElt = i;
4098       continue;
4099     }
4100     if (Elt.getOpcode() == ISD::UNDEF)
4101       continue;
4102
4103     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4104     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4105       return SDValue();
4106     LastLoadedElt = i;
4107   }
4108
4109   // If we have found an entire vector of loads and undefs, then return a large
4110   // load of the entire vector width starting at the base pointer.  If we found
4111   // consecutive loads for the low half, generate a vzext_load node.
4112   if (LastLoadedElt == NumElems - 1) {
4113     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4114       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4115                          LDBase->getPointerInfo(),
4116                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4117     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4118                        LDBase->getPointerInfo(),
4119                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4120                        LDBase->getAlignment());
4121   } else if (NumElems == 4 && LastLoadedElt == 1) {
4122     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4123     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4124     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4125                                               Ops, 2, MVT::i32,
4126                                               LDBase->getMemOperand());
4127     return DAG.getNode(ISD::BIT_CONVERT, DL, VT, ResNode);
4128   }
4129   return SDValue();
4130 }
4131
4132 SDValue
4133 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4134   DebugLoc dl = Op.getDebugLoc();
4135   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4136   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4137   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4138   // is present, so AllOnes is ignored.
4139   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4140       (Op.getValueType().getSizeInBits() != 256 &&
4141        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4142     // Canonicalize this to <4 x i32> (SSE) to
4143     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4144     // eliminated on x86-32 hosts.
4145     if (Op.getValueType() == MVT::v4i32)
4146       return Op;
4147
4148     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4149       return getOnesVector(Op.getValueType(), DAG, dl);
4150     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4151   }
4152
4153   EVT VT = Op.getValueType();
4154   EVT ExtVT = VT.getVectorElementType();
4155   unsigned EVTBits = ExtVT.getSizeInBits();
4156
4157   unsigned NumElems = Op.getNumOperands();
4158   unsigned NumZero  = 0;
4159   unsigned NumNonZero = 0;
4160   unsigned NonZeros = 0;
4161   bool IsAllConstants = true;
4162   SmallSet<SDValue, 8> Values;
4163   for (unsigned i = 0; i < NumElems; ++i) {
4164     SDValue Elt = Op.getOperand(i);
4165     if (Elt.getOpcode() == ISD::UNDEF)
4166       continue;
4167     Values.insert(Elt);
4168     if (Elt.getOpcode() != ISD::Constant &&
4169         Elt.getOpcode() != ISD::ConstantFP)
4170       IsAllConstants = false;
4171     if (X86::isZeroNode(Elt))
4172       NumZero++;
4173     else {
4174       NonZeros |= (1 << i);
4175       NumNonZero++;
4176     }
4177   }
4178
4179   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4180   if (NumNonZero == 0)
4181     return DAG.getUNDEF(VT);
4182
4183   // Special case for single non-zero, non-undef, element.
4184   if (NumNonZero == 1) {
4185     unsigned Idx = CountTrailingZeros_32(NonZeros);
4186     SDValue Item = Op.getOperand(Idx);
4187
4188     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4189     // the value are obviously zero, truncate the value to i32 and do the
4190     // insertion that way.  Only do this if the value is non-constant or if the
4191     // value is a constant being inserted into element 0.  It is cheaper to do
4192     // a constant pool load than it is to do a movd + shuffle.
4193     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4194         (!IsAllConstants || Idx == 0)) {
4195       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4196         // Handle SSE only.
4197         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4198         EVT VecVT = MVT::v4i32;
4199         unsigned VecElts = 4;
4200
4201         // Truncate the value (which may itself be a constant) to i32, and
4202         // convert it to a vector with movd (S2V+shuffle to zero extend).
4203         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4204         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4205         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4206                                            Subtarget->hasSSE2(), DAG);
4207
4208         // Now we have our 32-bit value zero extended in the low element of
4209         // a vector.  If Idx != 0, swizzle it into place.
4210         if (Idx != 0) {
4211           SmallVector<int, 4> Mask;
4212           Mask.push_back(Idx);
4213           for (unsigned i = 1; i != VecElts; ++i)
4214             Mask.push_back(i);
4215           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4216                                       DAG.getUNDEF(Item.getValueType()),
4217                                       &Mask[0]);
4218         }
4219         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4220       }
4221     }
4222
4223     // If we have a constant or non-constant insertion into the low element of
4224     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4225     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4226     // depending on what the source datatype is.
4227     if (Idx == 0) {
4228       if (NumZero == 0) {
4229         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4230       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4231           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4232         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4233         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4234         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4235                                            DAG);
4236       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4237         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4238         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4239         EVT MiddleVT = MVT::v4i32;
4240         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4241         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4242                                            Subtarget->hasSSE2(), DAG);
4243         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4244       }
4245     }
4246
4247     // Is it a vector logical left shift?
4248     if (NumElems == 2 && Idx == 1 &&
4249         X86::isZeroNode(Op.getOperand(0)) &&
4250         !X86::isZeroNode(Op.getOperand(1))) {
4251       unsigned NumBits = VT.getSizeInBits();
4252       return getVShift(true, VT,
4253                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4254                                    VT, Op.getOperand(1)),
4255                        NumBits/2, DAG, *this, dl);
4256     }
4257
4258     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4259       return SDValue();
4260
4261     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4262     // is a non-constant being inserted into an element other than the low one,
4263     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4264     // movd/movss) to move this into the low element, then shuffle it into
4265     // place.
4266     if (EVTBits == 32) {
4267       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4268
4269       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4270       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4271                                          Subtarget->hasSSE2(), DAG);
4272       SmallVector<int, 8> MaskVec;
4273       for (unsigned i = 0; i < NumElems; i++)
4274         MaskVec.push_back(i == Idx ? 0 : 1);
4275       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4276     }
4277   }
4278
4279   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4280   if (Values.size() == 1) {
4281     if (EVTBits == 32) {
4282       // Instead of a shuffle like this:
4283       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4284       // Check if it's possible to issue this instead.
4285       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4286       unsigned Idx = CountTrailingZeros_32(NonZeros);
4287       SDValue Item = Op.getOperand(Idx);
4288       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4289         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4290     }
4291     return SDValue();
4292   }
4293
4294   // A vector full of immediates; various special cases are already
4295   // handled, so this is best done with a single constant-pool load.
4296   if (IsAllConstants)
4297     return SDValue();
4298
4299   // Let legalizer expand 2-wide build_vectors.
4300   if (EVTBits == 64) {
4301     if (NumNonZero == 1) {
4302       // One half is zero or undef.
4303       unsigned Idx = CountTrailingZeros_32(NonZeros);
4304       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4305                                  Op.getOperand(Idx));
4306       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4307                                          Subtarget->hasSSE2(), DAG);
4308     }
4309     return SDValue();
4310   }
4311
4312   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4313   if (EVTBits == 8 && NumElems == 16) {
4314     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4315                                         *this);
4316     if (V.getNode()) return V;
4317   }
4318
4319   if (EVTBits == 16 && NumElems == 8) {
4320     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4321                                       *this);
4322     if (V.getNode()) return V;
4323   }
4324
4325   // If element VT is == 32 bits, turn it into a number of shuffles.
4326   SmallVector<SDValue, 8> V;
4327   V.resize(NumElems);
4328   if (NumElems == 4 && NumZero > 0) {
4329     for (unsigned i = 0; i < 4; ++i) {
4330       bool isZero = !(NonZeros & (1 << i));
4331       if (isZero)
4332         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4333       else
4334         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4335     }
4336
4337     for (unsigned i = 0; i < 2; ++i) {
4338       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4339         default: break;
4340         case 0:
4341           V[i] = V[i*2];  // Must be a zero vector.
4342           break;
4343         case 1:
4344           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4345           break;
4346         case 2:
4347           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4348           break;
4349         case 3:
4350           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4351           break;
4352       }
4353     }
4354
4355     SmallVector<int, 8> MaskVec;
4356     bool Reverse = (NonZeros & 0x3) == 2;
4357     for (unsigned i = 0; i < 2; ++i)
4358       MaskVec.push_back(Reverse ? 1-i : i);
4359     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4360     for (unsigned i = 0; i < 2; ++i)
4361       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4362     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4363   }
4364
4365   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4366     // Check for a build vector of consecutive loads.
4367     for (unsigned i = 0; i < NumElems; ++i)
4368       V[i] = Op.getOperand(i);
4369
4370     // Check for elements which are consecutive loads.
4371     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4372     if (LD.getNode())
4373       return LD;
4374
4375     // For SSE 4.1, use insertps to put the high elements into the low element.
4376     if (getSubtarget()->hasSSE41()) {
4377       SDValue Result;
4378       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4379         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4380       else
4381         Result = DAG.getUNDEF(VT);
4382
4383       for (unsigned i = 1; i < NumElems; ++i) {
4384         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4385         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4386                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4387       }
4388       return Result;
4389     }
4390
4391     // Otherwise, expand into a number of unpckl*, start by extending each of
4392     // our (non-undef) elements to the full vector width with the element in the
4393     // bottom slot of the vector (which generates no code for SSE).
4394     for (unsigned i = 0; i < NumElems; ++i) {
4395       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4396         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4397       else
4398         V[i] = DAG.getUNDEF(VT);
4399     }
4400
4401     // Next, we iteratively mix elements, e.g. for v4f32:
4402     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4403     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4404     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4405     unsigned EltStride = NumElems >> 1;
4406     while (EltStride != 0) {
4407       for (unsigned i = 0; i < EltStride; ++i) {
4408         // If V[i+EltStride] is undef and this is the first round of mixing,
4409         // then it is safe to just drop this shuffle: V[i] is already in the
4410         // right place, the one element (since it's the first round) being
4411         // inserted as undef can be dropped.  This isn't safe for successive
4412         // rounds because they will permute elements within both vectors.
4413         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4414             EltStride == NumElems/2)
4415           continue;
4416
4417         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4418       }
4419       EltStride >>= 1;
4420     }
4421     return V[0];
4422   }
4423   return SDValue();
4424 }
4425
4426 SDValue
4427 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4428   // We support concatenate two MMX registers and place them in a MMX
4429   // register.  This is better than doing a stack convert.
4430   DebugLoc dl = Op.getDebugLoc();
4431   EVT ResVT = Op.getValueType();
4432   assert(Op.getNumOperands() == 2);
4433   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4434          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4435   int Mask[2];
4436   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4437   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4438   InVec = Op.getOperand(1);
4439   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4440     unsigned NumElts = ResVT.getVectorNumElements();
4441     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4442     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4443                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4444   } else {
4445     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4446     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4447     Mask[0] = 0; Mask[1] = 2;
4448     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4449   }
4450   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4451 }
4452
4453 // v8i16 shuffles - Prefer shuffles in the following order:
4454 // 1. [all]   pshuflw, pshufhw, optional move
4455 // 2. [ssse3] 1 x pshufb
4456 // 3. [ssse3] 2 x pshufb + 1 x por
4457 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4458 SDValue
4459 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4460                                             SelectionDAG &DAG) const {
4461   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4462   SDValue V1 = SVOp->getOperand(0);
4463   SDValue V2 = SVOp->getOperand(1);
4464   DebugLoc dl = SVOp->getDebugLoc();
4465   SmallVector<int, 8> MaskVals;
4466
4467   // Determine if more than 1 of the words in each of the low and high quadwords
4468   // of the result come from the same quadword of one of the two inputs.  Undef
4469   // mask values count as coming from any quadword, for better codegen.
4470   SmallVector<unsigned, 4> LoQuad(4);
4471   SmallVector<unsigned, 4> HiQuad(4);
4472   BitVector InputQuads(4);
4473   for (unsigned i = 0; i < 8; ++i) {
4474     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4475     int EltIdx = SVOp->getMaskElt(i);
4476     MaskVals.push_back(EltIdx);
4477     if (EltIdx < 0) {
4478       ++Quad[0];
4479       ++Quad[1];
4480       ++Quad[2];
4481       ++Quad[3];
4482       continue;
4483     }
4484     ++Quad[EltIdx / 4];
4485     InputQuads.set(EltIdx / 4);
4486   }
4487
4488   int BestLoQuad = -1;
4489   unsigned MaxQuad = 1;
4490   for (unsigned i = 0; i < 4; ++i) {
4491     if (LoQuad[i] > MaxQuad) {
4492       BestLoQuad = i;
4493       MaxQuad = LoQuad[i];
4494     }
4495   }
4496
4497   int BestHiQuad = -1;
4498   MaxQuad = 1;
4499   for (unsigned i = 0; i < 4; ++i) {
4500     if (HiQuad[i] > MaxQuad) {
4501       BestHiQuad = i;
4502       MaxQuad = HiQuad[i];
4503     }
4504   }
4505
4506   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4507   // of the two input vectors, shuffle them into one input vector so only a
4508   // single pshufb instruction is necessary. If There are more than 2 input
4509   // quads, disable the next transformation since it does not help SSSE3.
4510   bool V1Used = InputQuads[0] || InputQuads[1];
4511   bool V2Used = InputQuads[2] || InputQuads[3];
4512   if (Subtarget->hasSSSE3()) {
4513     if (InputQuads.count() == 2 && V1Used && V2Used) {
4514       BestLoQuad = InputQuads.find_first();
4515       BestHiQuad = InputQuads.find_next(BestLoQuad);
4516     }
4517     if (InputQuads.count() > 2) {
4518       BestLoQuad = -1;
4519       BestHiQuad = -1;
4520     }
4521   }
4522
4523   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4524   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4525   // words from all 4 input quadwords.
4526   SDValue NewV;
4527   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4528     SmallVector<int, 8> MaskV;
4529     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4530     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4531     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4532                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4533                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4534     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4535
4536     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4537     // source words for the shuffle, to aid later transformations.
4538     bool AllWordsInNewV = true;
4539     bool InOrder[2] = { true, true };
4540     for (unsigned i = 0; i != 8; ++i) {
4541       int idx = MaskVals[i];
4542       if (idx != (int)i)
4543         InOrder[i/4] = false;
4544       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4545         continue;
4546       AllWordsInNewV = false;
4547       break;
4548     }
4549
4550     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4551     if (AllWordsInNewV) {
4552       for (int i = 0; i != 8; ++i) {
4553         int idx = MaskVals[i];
4554         if (idx < 0)
4555           continue;
4556         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4557         if ((idx != i) && idx < 4)
4558           pshufhw = false;
4559         if ((idx != i) && idx > 3)
4560           pshuflw = false;
4561       }
4562       V1 = NewV;
4563       V2Used = false;
4564       BestLoQuad = 0;
4565       BestHiQuad = 1;
4566     }
4567
4568     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4569     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4570     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4571       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4572       unsigned TargetMask = 0;
4573       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4574                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4575       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4576                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4577       V1 = NewV.getOperand(0);
4578       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4579     }
4580   }
4581
4582   // If we have SSSE3, and all words of the result are from 1 input vector,
4583   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4584   // is present, fall back to case 4.
4585   if (Subtarget->hasSSSE3()) {
4586     SmallVector<SDValue,16> pshufbMask;
4587
4588     // If we have elements from both input vectors, set the high bit of the
4589     // shuffle mask element to zero out elements that come from V2 in the V1
4590     // mask, and elements that come from V1 in the V2 mask, so that the two
4591     // results can be OR'd together.
4592     bool TwoInputs = V1Used && V2Used;
4593     for (unsigned i = 0; i != 8; ++i) {
4594       int EltIdx = MaskVals[i] * 2;
4595       if (TwoInputs && (EltIdx >= 16)) {
4596         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4597         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4598         continue;
4599       }
4600       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4601       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4602     }
4603     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4604     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4605                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4606                                  MVT::v16i8, &pshufbMask[0], 16));
4607     if (!TwoInputs)
4608       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4609
4610     // Calculate the shuffle mask for the second input, shuffle it, and
4611     // OR it with the first shuffled input.
4612     pshufbMask.clear();
4613     for (unsigned i = 0; i != 8; ++i) {
4614       int EltIdx = MaskVals[i] * 2;
4615       if (EltIdx < 16) {
4616         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4617         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4618         continue;
4619       }
4620       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4621       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4622     }
4623     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4624     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4625                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4626                                  MVT::v16i8, &pshufbMask[0], 16));
4627     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4628     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4629   }
4630
4631   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4632   // and update MaskVals with new element order.
4633   BitVector InOrder(8);
4634   if (BestLoQuad >= 0) {
4635     SmallVector<int, 8> MaskV;
4636     for (int i = 0; i != 4; ++i) {
4637       int idx = MaskVals[i];
4638       if (idx < 0) {
4639         MaskV.push_back(-1);
4640         InOrder.set(i);
4641       } else if ((idx / 4) == BestLoQuad) {
4642         MaskV.push_back(idx & 3);
4643         InOrder.set(i);
4644       } else {
4645         MaskV.push_back(-1);
4646       }
4647     }
4648     for (unsigned i = 4; i != 8; ++i)
4649       MaskV.push_back(i);
4650     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4651                                 &MaskV[0]);
4652
4653     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4654       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4655                                NewV.getOperand(0),
4656                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4657                                DAG);
4658   }
4659
4660   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4661   // and update MaskVals with the new element order.
4662   if (BestHiQuad >= 0) {
4663     SmallVector<int, 8> MaskV;
4664     for (unsigned i = 0; i != 4; ++i)
4665       MaskV.push_back(i);
4666     for (unsigned i = 4; i != 8; ++i) {
4667       int idx = MaskVals[i];
4668       if (idx < 0) {
4669         MaskV.push_back(-1);
4670         InOrder.set(i);
4671       } else if ((idx / 4) == BestHiQuad) {
4672         MaskV.push_back((idx & 3) + 4);
4673         InOrder.set(i);
4674       } else {
4675         MaskV.push_back(-1);
4676       }
4677     }
4678     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4679                                 &MaskV[0]);
4680
4681     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4682       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4683                               NewV.getOperand(0),
4684                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4685                               DAG);
4686   }
4687
4688   // In case BestHi & BestLo were both -1, which means each quadword has a word
4689   // from each of the four input quadwords, calculate the InOrder bitvector now
4690   // before falling through to the insert/extract cleanup.
4691   if (BestLoQuad == -1 && BestHiQuad == -1) {
4692     NewV = V1;
4693     for (int i = 0; i != 8; ++i)
4694       if (MaskVals[i] < 0 || MaskVals[i] == i)
4695         InOrder.set(i);
4696   }
4697
4698   // The other elements are put in the right place using pextrw and pinsrw.
4699   for (unsigned i = 0; i != 8; ++i) {
4700     if (InOrder[i])
4701       continue;
4702     int EltIdx = MaskVals[i];
4703     if (EltIdx < 0)
4704       continue;
4705     SDValue ExtOp = (EltIdx < 8)
4706     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4707                   DAG.getIntPtrConstant(EltIdx))
4708     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4709                   DAG.getIntPtrConstant(EltIdx - 8));
4710     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4711                        DAG.getIntPtrConstant(i));
4712   }
4713   return NewV;
4714 }
4715
4716 // v16i8 shuffles - Prefer shuffles in the following order:
4717 // 1. [ssse3] 1 x pshufb
4718 // 2. [ssse3] 2 x pshufb + 1 x por
4719 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4720 static
4721 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4722                                  SelectionDAG &DAG,
4723                                  const X86TargetLowering &TLI) {
4724   SDValue V1 = SVOp->getOperand(0);
4725   SDValue V2 = SVOp->getOperand(1);
4726   DebugLoc dl = SVOp->getDebugLoc();
4727   SmallVector<int, 16> MaskVals;
4728   SVOp->getMask(MaskVals);
4729
4730   // If we have SSSE3, case 1 is generated when all result bytes come from
4731   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4732   // present, fall back to case 3.
4733   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4734   bool V1Only = true;
4735   bool V2Only = true;
4736   for (unsigned i = 0; i < 16; ++i) {
4737     int EltIdx = MaskVals[i];
4738     if (EltIdx < 0)
4739       continue;
4740     if (EltIdx < 16)
4741       V2Only = false;
4742     else
4743       V1Only = false;
4744   }
4745
4746   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4747   if (TLI.getSubtarget()->hasSSSE3()) {
4748     SmallVector<SDValue,16> pshufbMask;
4749
4750     // If all result elements are from one input vector, then only translate
4751     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4752     //
4753     // Otherwise, we have elements from both input vectors, and must zero out
4754     // elements that come from V2 in the first mask, and V1 in the second mask
4755     // so that we can OR them together.
4756     bool TwoInputs = !(V1Only || V2Only);
4757     for (unsigned i = 0; i != 16; ++i) {
4758       int EltIdx = MaskVals[i];
4759       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4760         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4761         continue;
4762       }
4763       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4764     }
4765     // If all the elements are from V2, assign it to V1 and return after
4766     // building the first pshufb.
4767     if (V2Only)
4768       V1 = V2;
4769     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4770                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4771                                  MVT::v16i8, &pshufbMask[0], 16));
4772     if (!TwoInputs)
4773       return V1;
4774
4775     // Calculate the shuffle mask for the second input, shuffle it, and
4776     // OR it with the first shuffled input.
4777     pshufbMask.clear();
4778     for (unsigned i = 0; i != 16; ++i) {
4779       int EltIdx = MaskVals[i];
4780       if (EltIdx < 16) {
4781         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4782         continue;
4783       }
4784       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4785     }
4786     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4787                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4788                                  MVT::v16i8, &pshufbMask[0], 16));
4789     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4790   }
4791
4792   // No SSSE3 - Calculate in place words and then fix all out of place words
4793   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4794   // the 16 different words that comprise the two doublequadword input vectors.
4795   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4796   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4797   SDValue NewV = V2Only ? V2 : V1;
4798   for (int i = 0; i != 8; ++i) {
4799     int Elt0 = MaskVals[i*2];
4800     int Elt1 = MaskVals[i*2+1];
4801
4802     // This word of the result is all undef, skip it.
4803     if (Elt0 < 0 && Elt1 < 0)
4804       continue;
4805
4806     // This word of the result is already in the correct place, skip it.
4807     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4808       continue;
4809     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4810       continue;
4811
4812     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4813     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4814     SDValue InsElt;
4815
4816     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4817     // using a single extract together, load it and store it.
4818     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4819       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4820                            DAG.getIntPtrConstant(Elt1 / 2));
4821       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4822                         DAG.getIntPtrConstant(i));
4823       continue;
4824     }
4825
4826     // If Elt1 is defined, extract it from the appropriate source.  If the
4827     // source byte is not also odd, shift the extracted word left 8 bits
4828     // otherwise clear the bottom 8 bits if we need to do an or.
4829     if (Elt1 >= 0) {
4830       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4831                            DAG.getIntPtrConstant(Elt1 / 2));
4832       if ((Elt1 & 1) == 0)
4833         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4834                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4835       else if (Elt0 >= 0)
4836         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4837                              DAG.getConstant(0xFF00, MVT::i16));
4838     }
4839     // If Elt0 is defined, extract it from the appropriate source.  If the
4840     // source byte is not also even, shift the extracted word right 8 bits. If
4841     // Elt1 was also defined, OR the extracted values together before
4842     // inserting them in the result.
4843     if (Elt0 >= 0) {
4844       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4845                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4846       if ((Elt0 & 1) != 0)
4847         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4848                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4849       else if (Elt1 >= 0)
4850         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4851                              DAG.getConstant(0x00FF, MVT::i16));
4852       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4853                          : InsElt0;
4854     }
4855     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4856                        DAG.getIntPtrConstant(i));
4857   }
4858   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4859 }
4860
4861 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4862 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4863 /// done when every pair / quad of shuffle mask elements point to elements in
4864 /// the right sequence. e.g.
4865 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4866 static
4867 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4868                                  SelectionDAG &DAG, DebugLoc dl) {
4869   EVT VT = SVOp->getValueType(0);
4870   SDValue V1 = SVOp->getOperand(0);
4871   SDValue V2 = SVOp->getOperand(1);
4872   unsigned NumElems = VT.getVectorNumElements();
4873   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4874   EVT NewVT;
4875   switch (VT.getSimpleVT().SimpleTy) {
4876   default: assert(false && "Unexpected!");
4877   case MVT::v4f32: NewVT = MVT::v2f64; break;
4878   case MVT::v4i32: NewVT = MVT::v2i64; break;
4879   case MVT::v8i16: NewVT = MVT::v4i32; break;
4880   case MVT::v16i8: NewVT = MVT::v4i32; break;
4881   }
4882
4883   int Scale = NumElems / NewWidth;
4884   SmallVector<int, 8> MaskVec;
4885   for (unsigned i = 0; i < NumElems; i += Scale) {
4886     int StartIdx = -1;
4887     for (int j = 0; j < Scale; ++j) {
4888       int EltIdx = SVOp->getMaskElt(i+j);
4889       if (EltIdx < 0)
4890         continue;
4891       if (StartIdx == -1)
4892         StartIdx = EltIdx - (EltIdx % Scale);
4893       if (EltIdx != StartIdx + j)
4894         return SDValue();
4895     }
4896     if (StartIdx == -1)
4897       MaskVec.push_back(-1);
4898     else
4899       MaskVec.push_back(StartIdx / Scale);
4900   }
4901
4902   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4903   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4904   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4905 }
4906
4907 /// getVZextMovL - Return a zero-extending vector move low node.
4908 ///
4909 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4910                             SDValue SrcOp, SelectionDAG &DAG,
4911                             const X86Subtarget *Subtarget, DebugLoc dl) {
4912   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4913     LoadSDNode *LD = NULL;
4914     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4915       LD = dyn_cast<LoadSDNode>(SrcOp);
4916     if (!LD) {
4917       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4918       // instead.
4919       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4920       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4921           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4922           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4923           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4924         // PR2108
4925         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4926         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4927                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4928                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4929                                                    OpVT,
4930                                                    SrcOp.getOperand(0)
4931                                                           .getOperand(0))));
4932       }
4933     }
4934   }
4935
4936   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4937                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4938                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4939                                              OpVT, SrcOp)));
4940 }
4941
4942 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4943 /// shuffles.
4944 static SDValue
4945 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4946   SDValue V1 = SVOp->getOperand(0);
4947   SDValue V2 = SVOp->getOperand(1);
4948   DebugLoc dl = SVOp->getDebugLoc();
4949   EVT VT = SVOp->getValueType(0);
4950
4951   SmallVector<std::pair<int, int>, 8> Locs;
4952   Locs.resize(4);
4953   SmallVector<int, 8> Mask1(4U, -1);
4954   SmallVector<int, 8> PermMask;
4955   SVOp->getMask(PermMask);
4956
4957   unsigned NumHi = 0;
4958   unsigned NumLo = 0;
4959   for (unsigned i = 0; i != 4; ++i) {
4960     int Idx = PermMask[i];
4961     if (Idx < 0) {
4962       Locs[i] = std::make_pair(-1, -1);
4963     } else {
4964       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4965       if (Idx < 4) {
4966         Locs[i] = std::make_pair(0, NumLo);
4967         Mask1[NumLo] = Idx;
4968         NumLo++;
4969       } else {
4970         Locs[i] = std::make_pair(1, NumHi);
4971         if (2+NumHi < 4)
4972           Mask1[2+NumHi] = Idx;
4973         NumHi++;
4974       }
4975     }
4976   }
4977
4978   if (NumLo <= 2 && NumHi <= 2) {
4979     // If no more than two elements come from either vector. This can be
4980     // implemented with two shuffles. First shuffle gather the elements.
4981     // The second shuffle, which takes the first shuffle as both of its
4982     // vector operands, put the elements into the right order.
4983     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4984
4985     SmallVector<int, 8> Mask2(4U, -1);
4986
4987     for (unsigned i = 0; i != 4; ++i) {
4988       if (Locs[i].first == -1)
4989         continue;
4990       else {
4991         unsigned Idx = (i < 2) ? 0 : 4;
4992         Idx += Locs[i].first * 2 + Locs[i].second;
4993         Mask2[i] = Idx;
4994       }
4995     }
4996
4997     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4998   } else if (NumLo == 3 || NumHi == 3) {
4999     // Otherwise, we must have three elements from one vector, call it X, and
5000     // one element from the other, call it Y.  First, use a shufps to build an
5001     // intermediate vector with the one element from Y and the element from X
5002     // that will be in the same half in the final destination (the indexes don't
5003     // matter). Then, use a shufps to build the final vector, taking the half
5004     // containing the element from Y from the intermediate, and the other half
5005     // from X.
5006     if (NumHi == 3) {
5007       // Normalize it so the 3 elements come from V1.
5008       CommuteVectorShuffleMask(PermMask, VT);
5009       std::swap(V1, V2);
5010     }
5011
5012     // Find the element from V2.
5013     unsigned HiIndex;
5014     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5015       int Val = PermMask[HiIndex];
5016       if (Val < 0)
5017         continue;
5018       if (Val >= 4)
5019         break;
5020     }
5021
5022     Mask1[0] = PermMask[HiIndex];
5023     Mask1[1] = -1;
5024     Mask1[2] = PermMask[HiIndex^1];
5025     Mask1[3] = -1;
5026     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5027
5028     if (HiIndex >= 2) {
5029       Mask1[0] = PermMask[0];
5030       Mask1[1] = PermMask[1];
5031       Mask1[2] = HiIndex & 1 ? 6 : 4;
5032       Mask1[3] = HiIndex & 1 ? 4 : 6;
5033       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5034     } else {
5035       Mask1[0] = HiIndex & 1 ? 2 : 0;
5036       Mask1[1] = HiIndex & 1 ? 0 : 2;
5037       Mask1[2] = PermMask[2];
5038       Mask1[3] = PermMask[3];
5039       if (Mask1[2] >= 0)
5040         Mask1[2] += 4;
5041       if (Mask1[3] >= 0)
5042         Mask1[3] += 4;
5043       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5044     }
5045   }
5046
5047   // Break it into (shuffle shuffle_hi, shuffle_lo).
5048   Locs.clear();
5049   SmallVector<int,8> LoMask(4U, -1);
5050   SmallVector<int,8> HiMask(4U, -1);
5051
5052   SmallVector<int,8> *MaskPtr = &LoMask;
5053   unsigned MaskIdx = 0;
5054   unsigned LoIdx = 0;
5055   unsigned HiIdx = 2;
5056   for (unsigned i = 0; i != 4; ++i) {
5057     if (i == 2) {
5058       MaskPtr = &HiMask;
5059       MaskIdx = 1;
5060       LoIdx = 0;
5061       HiIdx = 2;
5062     }
5063     int Idx = PermMask[i];
5064     if (Idx < 0) {
5065       Locs[i] = std::make_pair(-1, -1);
5066     } else if (Idx < 4) {
5067       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5068       (*MaskPtr)[LoIdx] = Idx;
5069       LoIdx++;
5070     } else {
5071       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5072       (*MaskPtr)[HiIdx] = Idx;
5073       HiIdx++;
5074     }
5075   }
5076
5077   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5078   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5079   SmallVector<int, 8> MaskOps;
5080   for (unsigned i = 0; i != 4; ++i) {
5081     if (Locs[i].first == -1) {
5082       MaskOps.push_back(-1);
5083     } else {
5084       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5085       MaskOps.push_back(Idx);
5086     }
5087   }
5088   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5089 }
5090
5091 static bool MayFoldVectorLoad(SDValue V) {
5092   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5093     V = V.getOperand(0);
5094   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5095     V = V.getOperand(0);
5096   if (MayFoldLoad(V))
5097     return true;
5098   return false;
5099 }
5100
5101 // FIXME: the version above should always be used. Since there's
5102 // a bug where several vector shuffles can't be folded because the
5103 // DAG is not updated during lowering and a node claims to have two
5104 // uses while it only has one, use this version, and let isel match
5105 // another instruction if the load really happens to have more than
5106 // one use. Remove this version after this bug get fixed.
5107 // rdar://8434668, PR8156
5108 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5109   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5110     V = V.getOperand(0);
5111   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5112     V = V.getOperand(0);
5113   if (ISD::isNormalLoad(V.getNode()))
5114     return true;
5115   return false;
5116 }
5117
5118 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5119 /// a vector extract, and if both can be later optimized into a single load.
5120 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5121 /// here because otherwise a target specific shuffle node is going to be
5122 /// emitted for this shuffle, and the optimization not done.
5123 /// FIXME: This is probably not the best approach, but fix the problem
5124 /// until the right path is decided.
5125 static
5126 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5127                                          const TargetLowering &TLI) {
5128   EVT VT = V.getValueType();
5129   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5130
5131   // Be sure that the vector shuffle is present in a pattern like this:
5132   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5133   if (!V.hasOneUse())
5134     return false;
5135
5136   SDNode *N = *V.getNode()->use_begin();
5137   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5138     return false;
5139
5140   SDValue EltNo = N->getOperand(1);
5141   if (!isa<ConstantSDNode>(EltNo))
5142     return false;
5143
5144   // If the bit convert changed the number of elements, it is unsafe
5145   // to examine the mask.
5146   bool HasShuffleIntoBitcast = false;
5147   if (V.getOpcode() == ISD::BIT_CONVERT) {
5148     EVT SrcVT = V.getOperand(0).getValueType();
5149     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5150       return false;
5151     V = V.getOperand(0);
5152     HasShuffleIntoBitcast = true;
5153   }
5154
5155   // Select the input vector, guarding against out of range extract vector.
5156   unsigned NumElems = VT.getVectorNumElements();
5157   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5158   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5159   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5160
5161   // Skip one more bit_convert if necessary
5162   if (V.getOpcode() == ISD::BIT_CONVERT)
5163     V = V.getOperand(0);
5164
5165   if (ISD::isNormalLoad(V.getNode())) {
5166     // Is the original load suitable?
5167     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5168
5169     // FIXME: avoid the multi-use bug that is preventing lots of
5170     // of foldings to be detected, this is still wrong of course, but
5171     // give the temporary desired behavior, and if it happens that
5172     // the load has real more uses, during isel it will not fold, and
5173     // will generate poor code.
5174     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5175       return false;
5176
5177     if (!HasShuffleIntoBitcast)
5178       return true;
5179
5180     // If there's a bitcast before the shuffle, check if the load type and
5181     // alignment is valid.
5182     unsigned Align = LN0->getAlignment();
5183     unsigned NewAlign =
5184       TLI.getTargetData()->getABITypeAlignment(
5185                                     VT.getTypeForEVT(*DAG.getContext()));
5186
5187     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5188       return false;
5189   }
5190
5191   return true;
5192 }
5193
5194 static
5195 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5196   EVT VT = Op.getValueType();
5197
5198   // Canonizalize to v2f64.
5199   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, V1);
5200   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5201                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5202                                           V1, DAG));
5203 }
5204
5205 static
5206 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5207                         bool HasSSE2) {
5208   SDValue V1 = Op.getOperand(0);
5209   SDValue V2 = Op.getOperand(1);
5210   EVT VT = Op.getValueType();
5211
5212   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5213
5214   if (HasSSE2 && VT == MVT::v2f64)
5215     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5216
5217   // v4f32 or v4i32
5218   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5219 }
5220
5221 static
5222 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5223   SDValue V1 = Op.getOperand(0);
5224   SDValue V2 = Op.getOperand(1);
5225   EVT VT = Op.getValueType();
5226
5227   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5228          "unsupported shuffle type");
5229
5230   if (V2.getOpcode() == ISD::UNDEF)
5231     V2 = V1;
5232
5233   // v4i32 or v4f32
5234   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5235 }
5236
5237 static
5238 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5239   SDValue V1 = Op.getOperand(0);
5240   SDValue V2 = Op.getOperand(1);
5241   EVT VT = Op.getValueType();
5242   unsigned NumElems = VT.getVectorNumElements();
5243
5244   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5245   // operand of these instructions is only memory, so check if there's a
5246   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5247   // same masks.
5248   bool CanFoldLoad = false;
5249
5250   // Trivial case, when V2 comes from a load.
5251   if (MayFoldVectorLoad(V2))
5252     CanFoldLoad = true;
5253
5254   // When V1 is a load, it can be folded later into a store in isel, example:
5255   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5256   //    turns into:
5257   //  (MOVLPSmr addr:$src1, VR128:$src2)
5258   // So, recognize this potential and also use MOVLPS or MOVLPD
5259   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5260     CanFoldLoad = true;
5261
5262   if (CanFoldLoad) {
5263     if (HasSSE2 && NumElems == 2)
5264       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5265
5266     if (NumElems == 4)
5267       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5268   }
5269
5270   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5271   // movl and movlp will both match v2i64, but v2i64 is never matched by
5272   // movl earlier because we make it strict to avoid messing with the movlp load
5273   // folding logic (see the code above getMOVLP call). Match it here then,
5274   // this is horrible, but will stay like this until we move all shuffle
5275   // matching to x86 specific nodes. Note that for the 1st condition all
5276   // types are matched with movsd.
5277   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5278     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5279   else if (HasSSE2)
5280     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5281
5282
5283   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5284
5285   // Invert the operand order and use SHUFPS to match it.
5286   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5287                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5288 }
5289
5290 static inline unsigned getUNPCKLOpcode(EVT VT) {
5291   switch(VT.getSimpleVT().SimpleTy) {
5292   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5293   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5294   case MVT::v4f32: return X86ISD::UNPCKLPS;
5295   case MVT::v2f64: return X86ISD::UNPCKLPD;
5296   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5297   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5298   default:
5299     llvm_unreachable("Unknow type for unpckl");
5300   }
5301   return 0;
5302 }
5303
5304 static inline unsigned getUNPCKHOpcode(EVT VT) {
5305   switch(VT.getSimpleVT().SimpleTy) {
5306   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5307   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5308   case MVT::v4f32: return X86ISD::UNPCKHPS;
5309   case MVT::v2f64: return X86ISD::UNPCKHPD;
5310   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5311   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5312   default:
5313     llvm_unreachable("Unknow type for unpckh");
5314   }
5315   return 0;
5316 }
5317
5318 static
5319 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5320                                const TargetLowering &TLI,
5321                                const X86Subtarget *Subtarget) {
5322   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5323   EVT VT = Op.getValueType();
5324   DebugLoc dl = Op.getDebugLoc();
5325   SDValue V1 = Op.getOperand(0);
5326   SDValue V2 = Op.getOperand(1);
5327
5328   if (isZeroShuffle(SVOp))
5329     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5330
5331   // Handle splat operations
5332   if (SVOp->isSplat()) {
5333     // Special case, this is the only place now where it's
5334     // allowed to return a vector_shuffle operation without
5335     // using a target specific node, because *hopefully* it
5336     // will be optimized away by the dag combiner.
5337     if (VT.getVectorNumElements() <= 4 &&
5338         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5339       return Op;
5340
5341     // Handle splats by matching through known masks
5342     if (VT.getVectorNumElements() <= 4)
5343       return SDValue();
5344
5345     // Canonicalize all of the remaining to v4f32.
5346     return PromoteSplat(SVOp, DAG);
5347   }
5348
5349   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5350   // do it!
5351   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5352     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5353     if (NewOp.getNode())
5354       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5355   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5356     // FIXME: Figure out a cleaner way to do this.
5357     // Try to make use of movq to zero out the top part.
5358     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5359       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5360       if (NewOp.getNode()) {
5361         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5362           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5363                               DAG, Subtarget, dl);
5364       }
5365     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5366       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5367       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5368         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5369                             DAG, Subtarget, dl);
5370     }
5371   }
5372   return SDValue();
5373 }
5374
5375 SDValue
5376 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5377   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5378   SDValue V1 = Op.getOperand(0);
5379   SDValue V2 = Op.getOperand(1);
5380   EVT VT = Op.getValueType();
5381   DebugLoc dl = Op.getDebugLoc();
5382   unsigned NumElems = VT.getVectorNumElements();
5383   bool isMMX = VT.getSizeInBits() == 64;
5384   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5385   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5386   bool V1IsSplat = false;
5387   bool V2IsSplat = false;
5388   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5389   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5390   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5391   MachineFunction &MF = DAG.getMachineFunction();
5392   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5393
5394   // Shuffle operations on MMX not supported.
5395   if (isMMX)
5396     return Op;
5397
5398   // Vector shuffle lowering takes 3 steps:
5399   //
5400   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5401   //    narrowing and commutation of operands should be handled.
5402   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5403   //    shuffle nodes.
5404   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5405   //    so the shuffle can be broken into other shuffles and the legalizer can
5406   //    try the lowering again.
5407   //
5408   // The general ideia is that no vector_shuffle operation should be left to
5409   // be matched during isel, all of them must be converted to a target specific
5410   // node here.
5411
5412   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5413   // narrowing and commutation of operands should be handled. The actual code
5414   // doesn't include all of those, work in progress...
5415   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5416   if (NewOp.getNode())
5417     return NewOp;
5418
5419   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5420   // unpckh_undef). Only use pshufd if speed is more important than size.
5421   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5422     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5423       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5424   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5425     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5426       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5427
5428   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5429       RelaxedMayFoldVectorLoad(V1))
5430     return getMOVDDup(Op, dl, V1, DAG);
5431
5432   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5433     return getMOVHighToLow(Op, dl, DAG);
5434
5435   // Use to match splats
5436   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5437       (VT == MVT::v2f64 || VT == MVT::v2i64))
5438     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5439
5440   if (X86::isPSHUFDMask(SVOp)) {
5441     // The actual implementation will match the mask in the if above and then
5442     // during isel it can match several different instructions, not only pshufd
5443     // as its name says, sad but true, emulate the behavior for now...
5444     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5445         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5446
5447     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5448
5449     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5450       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5451
5452     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5453       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5454                                   TargetMask, DAG);
5455
5456     if (VT == MVT::v4f32)
5457       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5458                                   TargetMask, DAG);
5459   }
5460
5461   // Check if this can be converted into a logical shift.
5462   bool isLeft = false;
5463   unsigned ShAmt = 0;
5464   SDValue ShVal;
5465   bool isShift = getSubtarget()->hasSSE2() &&
5466     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5467   if (isShift && ShVal.hasOneUse()) {
5468     // If the shifted value has multiple uses, it may be cheaper to use
5469     // v_set0 + movlhps or movhlps, etc.
5470     EVT EltVT = VT.getVectorElementType();
5471     ShAmt *= EltVT.getSizeInBits();
5472     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5473   }
5474
5475   if (X86::isMOVLMask(SVOp)) {
5476     if (V1IsUndef)
5477       return V2;
5478     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5479       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5480     if (!X86::isMOVLPMask(SVOp)) {
5481       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5482         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5483
5484       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5485         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5486     }
5487   }
5488
5489   // FIXME: fold these into legal mask.
5490   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5491     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5492
5493   if (X86::isMOVHLPSMask(SVOp))
5494     return getMOVHighToLow(Op, dl, DAG);
5495
5496   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5497     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5498
5499   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5500     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5501
5502   if (X86::isMOVLPMask(SVOp))
5503     return getMOVLP(Op, dl, DAG, HasSSE2);
5504
5505   if (ShouldXformToMOVHLPS(SVOp) ||
5506       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5507     return CommuteVectorShuffle(SVOp, DAG);
5508
5509   if (isShift) {
5510     // No better options. Use a vshl / vsrl.
5511     EVT EltVT = VT.getVectorElementType();
5512     ShAmt *= EltVT.getSizeInBits();
5513     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5514   }
5515
5516   bool Commuted = false;
5517   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5518   // 1,1,1,1 -> v8i16 though.
5519   V1IsSplat = isSplatVector(V1.getNode());
5520   V2IsSplat = isSplatVector(V2.getNode());
5521
5522   // Canonicalize the splat or undef, if present, to be on the RHS.
5523   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5524     Op = CommuteVectorShuffle(SVOp, DAG);
5525     SVOp = cast<ShuffleVectorSDNode>(Op);
5526     V1 = SVOp->getOperand(0);
5527     V2 = SVOp->getOperand(1);
5528     std::swap(V1IsSplat, V2IsSplat);
5529     std::swap(V1IsUndef, V2IsUndef);
5530     Commuted = true;
5531   }
5532
5533   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5534     // Shuffling low element of v1 into undef, just return v1.
5535     if (V2IsUndef)
5536       return V1;
5537     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5538     // the instruction selector will not match, so get a canonical MOVL with
5539     // swapped operands to undo the commute.
5540     return getMOVL(DAG, dl, VT, V2, V1);
5541   }
5542
5543   if (X86::isUNPCKLMask(SVOp))
5544     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5545
5546   if (X86::isUNPCKHMask(SVOp))
5547     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5548
5549   if (V2IsSplat) {
5550     // Normalize mask so all entries that point to V2 points to its first
5551     // element then try to match unpck{h|l} again. If match, return a
5552     // new vector_shuffle with the corrected mask.
5553     SDValue NewMask = NormalizeMask(SVOp, DAG);
5554     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5555     if (NSVOp != SVOp) {
5556       if (X86::isUNPCKLMask(NSVOp, true)) {
5557         return NewMask;
5558       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5559         return NewMask;
5560       }
5561     }
5562   }
5563
5564   if (Commuted) {
5565     // Commute is back and try unpck* again.
5566     // FIXME: this seems wrong.
5567     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5568     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5569
5570     if (X86::isUNPCKLMask(NewSVOp))
5571       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5572
5573     if (X86::isUNPCKHMask(NewSVOp))
5574       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5575   }
5576
5577   // Normalize the node to match x86 shuffle ops if needed
5578   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5579     return CommuteVectorShuffle(SVOp, DAG);
5580
5581   // The checks below are all present in isShuffleMaskLegal, but they are
5582   // inlined here right now to enable us to directly emit target specific
5583   // nodes, and remove one by one until they don't return Op anymore.
5584   SmallVector<int, 16> M;
5585   SVOp->getMask(M);
5586
5587   if (isPALIGNRMask(M, VT, HasSSSE3))
5588     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5589                                 X86::getShufflePALIGNRImmediate(SVOp),
5590                                 DAG);
5591
5592   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5593       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5594     if (VT == MVT::v2f64)
5595       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5596     if (VT == MVT::v2i64)
5597       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5598   }
5599
5600   if (isPSHUFHWMask(M, VT))
5601     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5602                                 X86::getShufflePSHUFHWImmediate(SVOp),
5603                                 DAG);
5604
5605   if (isPSHUFLWMask(M, VT))
5606     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5607                                 X86::getShufflePSHUFLWImmediate(SVOp),
5608                                 DAG);
5609
5610   if (isSHUFPMask(M, VT)) {
5611     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5612     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5613       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5614                                   TargetMask, DAG);
5615     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5616       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5617                                   TargetMask, DAG);
5618   }
5619
5620   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5621     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5622       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5623   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5624     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5625       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5626
5627   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5628   if (VT == MVT::v8i16) {
5629     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5630     if (NewOp.getNode())
5631       return NewOp;
5632   }
5633
5634   if (VT == MVT::v16i8) {
5635     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5636     if (NewOp.getNode())
5637       return NewOp;
5638   }
5639
5640   // Handle all 4 wide cases with a number of shuffles.
5641   if (NumElems == 4)
5642     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5643
5644   return SDValue();
5645 }
5646
5647 SDValue
5648 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5649                                                 SelectionDAG &DAG) const {
5650   EVT VT = Op.getValueType();
5651   DebugLoc dl = Op.getDebugLoc();
5652   if (VT.getSizeInBits() == 8) {
5653     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5654                                     Op.getOperand(0), Op.getOperand(1));
5655     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5656                                     DAG.getValueType(VT));
5657     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5658   } else if (VT.getSizeInBits() == 16) {
5659     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5660     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5661     if (Idx == 0)
5662       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5663                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5664                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5665                                                  MVT::v4i32,
5666                                                  Op.getOperand(0)),
5667                                      Op.getOperand(1)));
5668     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5669                                     Op.getOperand(0), Op.getOperand(1));
5670     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5671                                     DAG.getValueType(VT));
5672     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5673   } else if (VT == MVT::f32) {
5674     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5675     // the result back to FR32 register. It's only worth matching if the
5676     // result has a single use which is a store or a bitcast to i32.  And in
5677     // the case of a store, it's not worth it if the index is a constant 0,
5678     // because a MOVSSmr can be used instead, which is smaller and faster.
5679     if (!Op.hasOneUse())
5680       return SDValue();
5681     SDNode *User = *Op.getNode()->use_begin();
5682     if ((User->getOpcode() != ISD::STORE ||
5683          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5684           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5685         (User->getOpcode() != ISD::BIT_CONVERT ||
5686          User->getValueType(0) != MVT::i32))
5687       return SDValue();
5688     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5689                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5690                                               Op.getOperand(0)),
5691                                               Op.getOperand(1));
5692     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5693   } else if (VT == MVT::i32) {
5694     // ExtractPS works with constant index.
5695     if (isa<ConstantSDNode>(Op.getOperand(1)))
5696       return Op;
5697   }
5698   return SDValue();
5699 }
5700
5701
5702 SDValue
5703 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5704                                            SelectionDAG &DAG) const {
5705   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5706     return SDValue();
5707
5708   if (Subtarget->hasSSE41()) {
5709     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5710     if (Res.getNode())
5711       return Res;
5712   }
5713
5714   EVT VT = Op.getValueType();
5715   DebugLoc dl = Op.getDebugLoc();
5716   // TODO: handle v16i8.
5717   if (VT.getSizeInBits() == 16) {
5718     SDValue Vec = Op.getOperand(0);
5719     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5720     if (Idx == 0)
5721       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5722                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5723                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5724                                                  MVT::v4i32, Vec),
5725                                      Op.getOperand(1)));
5726     // Transform it so it match pextrw which produces a 32-bit result.
5727     EVT EltVT = MVT::i32;
5728     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5729                                     Op.getOperand(0), Op.getOperand(1));
5730     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5731                                     DAG.getValueType(VT));
5732     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5733   } else if (VT.getSizeInBits() == 32) {
5734     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5735     if (Idx == 0)
5736       return Op;
5737
5738     // SHUFPS the element to the lowest double word, then movss.
5739     int Mask[4] = { Idx, -1, -1, -1 };
5740     EVT VVT = Op.getOperand(0).getValueType();
5741     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5742                                        DAG.getUNDEF(VVT), Mask);
5743     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5744                        DAG.getIntPtrConstant(0));
5745   } else if (VT.getSizeInBits() == 64) {
5746     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5747     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5748     //        to match extract_elt for f64.
5749     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5750     if (Idx == 0)
5751       return Op;
5752
5753     // UNPCKHPD the element to the lowest double word, then movsd.
5754     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5755     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5756     int Mask[2] = { 1, -1 };
5757     EVT VVT = Op.getOperand(0).getValueType();
5758     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5759                                        DAG.getUNDEF(VVT), Mask);
5760     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5761                        DAG.getIntPtrConstant(0));
5762   }
5763
5764   return SDValue();
5765 }
5766
5767 SDValue
5768 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5769                                                SelectionDAG &DAG) const {
5770   EVT VT = Op.getValueType();
5771   EVT EltVT = VT.getVectorElementType();
5772   DebugLoc dl = Op.getDebugLoc();
5773
5774   SDValue N0 = Op.getOperand(0);
5775   SDValue N1 = Op.getOperand(1);
5776   SDValue N2 = Op.getOperand(2);
5777
5778   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5779       isa<ConstantSDNode>(N2)) {
5780     unsigned Opc;
5781     if (VT == MVT::v8i16)
5782       Opc = X86ISD::PINSRW;
5783     else if (VT == MVT::v16i8)
5784       Opc = X86ISD::PINSRB;
5785     else
5786       Opc = X86ISD::PINSRB;
5787
5788     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5789     // argument.
5790     if (N1.getValueType() != MVT::i32)
5791       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5792     if (N2.getValueType() != MVT::i32)
5793       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5794     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5795   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5796     // Bits [7:6] of the constant are the source select.  This will always be
5797     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5798     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5799     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5800     // Bits [5:4] of the constant are the destination select.  This is the
5801     //  value of the incoming immediate.
5802     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5803     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5804     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5805     // Create this as a scalar to vector..
5806     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5807     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5808   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5809     // PINSR* works with constant index.
5810     return Op;
5811   }
5812   return SDValue();
5813 }
5814
5815 SDValue
5816 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5817   EVT VT = Op.getValueType();
5818   EVT EltVT = VT.getVectorElementType();
5819
5820   if (Subtarget->hasSSE41())
5821     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5822
5823   if (EltVT == MVT::i8)
5824     return SDValue();
5825
5826   DebugLoc dl = Op.getDebugLoc();
5827   SDValue N0 = Op.getOperand(0);
5828   SDValue N1 = Op.getOperand(1);
5829   SDValue N2 = Op.getOperand(2);
5830
5831   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5832     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5833     // as its second argument.
5834     if (N1.getValueType() != MVT::i32)
5835       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5836     if (N2.getValueType() != MVT::i32)
5837       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5838     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
5839   }
5840   return SDValue();
5841 }
5842
5843 SDValue
5844 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5845   DebugLoc dl = Op.getDebugLoc();
5846
5847   if (Op.getValueType() == MVT::v1i64 &&
5848       Op.getOperand(0).getValueType() == MVT::i64)
5849     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5850
5851   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5852   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
5853          "Expected an SSE type!");
5854   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5855                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
5856 }
5857
5858 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5859 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5860 // one of the above mentioned nodes. It has to be wrapped because otherwise
5861 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5862 // be used to form addressing mode. These wrapped nodes will be selected
5863 // into MOV32ri.
5864 SDValue
5865 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5866   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5867
5868   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5869   // global base reg.
5870   unsigned char OpFlag = 0;
5871   unsigned WrapperKind = X86ISD::Wrapper;
5872   CodeModel::Model M = getTargetMachine().getCodeModel();
5873
5874   if (Subtarget->isPICStyleRIPRel() &&
5875       (M == CodeModel::Small || M == CodeModel::Kernel))
5876     WrapperKind = X86ISD::WrapperRIP;
5877   else if (Subtarget->isPICStyleGOT())
5878     OpFlag = X86II::MO_GOTOFF;
5879   else if (Subtarget->isPICStyleStubPIC())
5880     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5881
5882   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5883                                              CP->getAlignment(),
5884                                              CP->getOffset(), OpFlag);
5885   DebugLoc DL = CP->getDebugLoc();
5886   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5887   // With PIC, the address is actually $g + Offset.
5888   if (OpFlag) {
5889     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5890                          DAG.getNode(X86ISD::GlobalBaseReg,
5891                                      DebugLoc(), getPointerTy()),
5892                          Result);
5893   }
5894
5895   return Result;
5896 }
5897
5898 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5899   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5900
5901   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5902   // global base reg.
5903   unsigned char OpFlag = 0;
5904   unsigned WrapperKind = X86ISD::Wrapper;
5905   CodeModel::Model M = getTargetMachine().getCodeModel();
5906
5907   if (Subtarget->isPICStyleRIPRel() &&
5908       (M == CodeModel::Small || M == CodeModel::Kernel))
5909     WrapperKind = X86ISD::WrapperRIP;
5910   else if (Subtarget->isPICStyleGOT())
5911     OpFlag = X86II::MO_GOTOFF;
5912   else if (Subtarget->isPICStyleStubPIC())
5913     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5914
5915   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5916                                           OpFlag);
5917   DebugLoc DL = JT->getDebugLoc();
5918   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5919
5920   // With PIC, the address is actually $g + Offset.
5921   if (OpFlag) {
5922     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5923                          DAG.getNode(X86ISD::GlobalBaseReg,
5924                                      DebugLoc(), getPointerTy()),
5925                          Result);
5926   }
5927
5928   return Result;
5929 }
5930
5931 SDValue
5932 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5933   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5934
5935   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5936   // global base reg.
5937   unsigned char OpFlag = 0;
5938   unsigned WrapperKind = X86ISD::Wrapper;
5939   CodeModel::Model M = getTargetMachine().getCodeModel();
5940
5941   if (Subtarget->isPICStyleRIPRel() &&
5942       (M == CodeModel::Small || M == CodeModel::Kernel))
5943     WrapperKind = X86ISD::WrapperRIP;
5944   else if (Subtarget->isPICStyleGOT())
5945     OpFlag = X86II::MO_GOTOFF;
5946   else if (Subtarget->isPICStyleStubPIC())
5947     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5948
5949   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5950
5951   DebugLoc DL = Op.getDebugLoc();
5952   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5953
5954
5955   // With PIC, the address is actually $g + Offset.
5956   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5957       !Subtarget->is64Bit()) {
5958     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5959                          DAG.getNode(X86ISD::GlobalBaseReg,
5960                                      DebugLoc(), getPointerTy()),
5961                          Result);
5962   }
5963
5964   return Result;
5965 }
5966
5967 SDValue
5968 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5969   // Create the TargetBlockAddressAddress node.
5970   unsigned char OpFlags =
5971     Subtarget->ClassifyBlockAddressReference();
5972   CodeModel::Model M = getTargetMachine().getCodeModel();
5973   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5974   DebugLoc dl = Op.getDebugLoc();
5975   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5976                                        /*isTarget=*/true, OpFlags);
5977
5978   if (Subtarget->isPICStyleRIPRel() &&
5979       (M == CodeModel::Small || M == CodeModel::Kernel))
5980     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5981   else
5982     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5983
5984   // With PIC, the address is actually $g + Offset.
5985   if (isGlobalRelativeToPICBase(OpFlags)) {
5986     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5987                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5988                          Result);
5989   }
5990
5991   return Result;
5992 }
5993
5994 SDValue
5995 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5996                                       int64_t Offset,
5997                                       SelectionDAG &DAG) const {
5998   // Create the TargetGlobalAddress node, folding in the constant
5999   // offset if it is legal.
6000   unsigned char OpFlags =
6001     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6002   CodeModel::Model M = getTargetMachine().getCodeModel();
6003   SDValue Result;
6004   if (OpFlags == X86II::MO_NO_FLAG &&
6005       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6006     // A direct static reference to a global.
6007     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6008     Offset = 0;
6009   } else {
6010     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6011   }
6012
6013   if (Subtarget->isPICStyleRIPRel() &&
6014       (M == CodeModel::Small || M == CodeModel::Kernel))
6015     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6016   else
6017     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6018
6019   // With PIC, the address is actually $g + Offset.
6020   if (isGlobalRelativeToPICBase(OpFlags)) {
6021     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6022                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6023                          Result);
6024   }
6025
6026   // For globals that require a load from a stub to get the address, emit the
6027   // load.
6028   if (isGlobalStubReference(OpFlags))
6029     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6030                          MachinePointerInfo::getGOT(), false, false, 0);
6031
6032   // If there was a non-zero offset that we didn't fold, create an explicit
6033   // addition for it.
6034   if (Offset != 0)
6035     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6036                          DAG.getConstant(Offset, getPointerTy()));
6037
6038   return Result;
6039 }
6040
6041 SDValue
6042 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6043   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6044   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6045   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6046 }
6047
6048 static SDValue
6049 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6050            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6051            unsigned char OperandFlags) {
6052   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6053   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6054   DebugLoc dl = GA->getDebugLoc();
6055   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6056                                            GA->getValueType(0),
6057                                            GA->getOffset(),
6058                                            OperandFlags);
6059   if (InFlag) {
6060     SDValue Ops[] = { Chain,  TGA, *InFlag };
6061     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6062   } else {
6063     SDValue Ops[]  = { Chain, TGA };
6064     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6065   }
6066
6067   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6068   MFI->setAdjustsStack(true);
6069
6070   SDValue Flag = Chain.getValue(1);
6071   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6072 }
6073
6074 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6075 static SDValue
6076 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6077                                 const EVT PtrVT) {
6078   SDValue InFlag;
6079   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6080   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6081                                      DAG.getNode(X86ISD::GlobalBaseReg,
6082                                                  DebugLoc(), PtrVT), InFlag);
6083   InFlag = Chain.getValue(1);
6084
6085   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6086 }
6087
6088 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6089 static SDValue
6090 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6091                                 const EVT PtrVT) {
6092   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6093                     X86::RAX, X86II::MO_TLSGD);
6094 }
6095
6096 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6097 // "local exec" model.
6098 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6099                                    const EVT PtrVT, TLSModel::Model model,
6100                                    bool is64Bit) {
6101   DebugLoc dl = GA->getDebugLoc();
6102
6103   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6104   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6105                                                          is64Bit ? 257 : 256));
6106
6107   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6108                                       DAG.getIntPtrConstant(0),
6109                                       MachinePointerInfo(Ptr), false, false, 0);
6110
6111   unsigned char OperandFlags = 0;
6112   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6113   // initialexec.
6114   unsigned WrapperKind = X86ISD::Wrapper;
6115   if (model == TLSModel::LocalExec) {
6116     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6117   } else if (is64Bit) {
6118     assert(model == TLSModel::InitialExec);
6119     OperandFlags = X86II::MO_GOTTPOFF;
6120     WrapperKind = X86ISD::WrapperRIP;
6121   } else {
6122     assert(model == TLSModel::InitialExec);
6123     OperandFlags = X86II::MO_INDNTPOFF;
6124   }
6125
6126   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6127   // exec)
6128   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6129                                            GA->getValueType(0),
6130                                            GA->getOffset(), OperandFlags);
6131   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6132
6133   if (model == TLSModel::InitialExec)
6134     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6135                          MachinePointerInfo::getGOT(), false, false, 0);
6136
6137   // The address of the thread local variable is the add of the thread
6138   // pointer with the offset of the variable.
6139   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6140 }
6141
6142 SDValue
6143 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6144
6145   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6146   const GlobalValue *GV = GA->getGlobal();
6147
6148   if (Subtarget->isTargetELF()) {
6149     // TODO: implement the "local dynamic" model
6150     // TODO: implement the "initial exec"model for pic executables
6151
6152     // If GV is an alias then use the aliasee for determining
6153     // thread-localness.
6154     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6155       GV = GA->resolveAliasedGlobal(false);
6156
6157     TLSModel::Model model
6158       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6159
6160     switch (model) {
6161       case TLSModel::GeneralDynamic:
6162       case TLSModel::LocalDynamic: // not implemented
6163         if (Subtarget->is64Bit())
6164           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6165         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6166
6167       case TLSModel::InitialExec:
6168       case TLSModel::LocalExec:
6169         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6170                                    Subtarget->is64Bit());
6171     }
6172   } else if (Subtarget->isTargetDarwin()) {
6173     // Darwin only has one model of TLS.  Lower to that.
6174     unsigned char OpFlag = 0;
6175     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6176                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6177
6178     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6179     // global base reg.
6180     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6181                   !Subtarget->is64Bit();
6182     if (PIC32)
6183       OpFlag = X86II::MO_TLVP_PIC_BASE;
6184     else
6185       OpFlag = X86II::MO_TLVP;
6186     DebugLoc DL = Op.getDebugLoc();
6187     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6188                                                 getPointerTy(),
6189                                                 GA->getOffset(), OpFlag);
6190     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6191
6192     // With PIC32, the address is actually $g + Offset.
6193     if (PIC32)
6194       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6195                            DAG.getNode(X86ISD::GlobalBaseReg,
6196                                        DebugLoc(), getPointerTy()),
6197                            Offset);
6198
6199     // Lowering the machine isd will make sure everything is in the right
6200     // location.
6201     SDValue Args[] = { Offset };
6202     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6203
6204     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6205     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6206     MFI->setAdjustsStack(true);
6207
6208     // And our return value (tls address) is in the standard call return value
6209     // location.
6210     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6211     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6212   }
6213
6214   assert(false &&
6215          "TLS not implemented for this target.");
6216
6217   llvm_unreachable("Unreachable");
6218   return SDValue();
6219 }
6220
6221
6222 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6223 /// take a 2 x i32 value to shift plus a shift amount.
6224 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6225   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6226   EVT VT = Op.getValueType();
6227   unsigned VTBits = VT.getSizeInBits();
6228   DebugLoc dl = Op.getDebugLoc();
6229   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6230   SDValue ShOpLo = Op.getOperand(0);
6231   SDValue ShOpHi = Op.getOperand(1);
6232   SDValue ShAmt  = Op.getOperand(2);
6233   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6234                                      DAG.getConstant(VTBits - 1, MVT::i8))
6235                        : DAG.getConstant(0, VT);
6236
6237   SDValue Tmp2, Tmp3;
6238   if (Op.getOpcode() == ISD::SHL_PARTS) {
6239     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6240     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6241   } else {
6242     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6243     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6244   }
6245
6246   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6247                                 DAG.getConstant(VTBits, MVT::i8));
6248   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6249                              AndNode, DAG.getConstant(0, MVT::i8));
6250
6251   SDValue Hi, Lo;
6252   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6253   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6254   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6255
6256   if (Op.getOpcode() == ISD::SHL_PARTS) {
6257     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6258     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6259   } else {
6260     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6261     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6262   }
6263
6264   SDValue Ops[2] = { Lo, Hi };
6265   return DAG.getMergeValues(Ops, 2, dl);
6266 }
6267
6268 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6269                                            SelectionDAG &DAG) const {
6270   EVT SrcVT = Op.getOperand(0).getValueType();
6271
6272   if (SrcVT.isVector())
6273     return SDValue();
6274
6275   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6276          "Unknown SINT_TO_FP to lower!");
6277
6278   // These are really Legal; return the operand so the caller accepts it as
6279   // Legal.
6280   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6281     return Op;
6282   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6283       Subtarget->is64Bit()) {
6284     return Op;
6285   }
6286
6287   DebugLoc dl = Op.getDebugLoc();
6288   unsigned Size = SrcVT.getSizeInBits()/8;
6289   MachineFunction &MF = DAG.getMachineFunction();
6290   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6291   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6292   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6293                                StackSlot,
6294                                MachinePointerInfo::getFixedStack(SSFI),
6295                                false, false, 0);
6296   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6297 }
6298
6299 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6300                                      SDValue StackSlot,
6301                                      SelectionDAG &DAG) const {
6302   // Build the FILD
6303   DebugLoc DL = Op.getDebugLoc();
6304   SDVTList Tys;
6305   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6306   if (useSSE)
6307     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6308   else
6309     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6310
6311   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6312
6313   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6314   MachineMemOperand *MMO =
6315     DAG.getMachineFunction()
6316     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6317                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6318
6319   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6320   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6321                                            X86ISD::FILD, DL,
6322                                            Tys, Ops, array_lengthof(Ops),
6323                                            SrcVT, MMO);
6324
6325   if (useSSE) {
6326     Chain = Result.getValue(1);
6327     SDValue InFlag = Result.getValue(2);
6328
6329     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6330     // shouldn't be necessary except that RFP cannot be live across
6331     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6332     MachineFunction &MF = DAG.getMachineFunction();
6333     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6334     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6335     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6336     Tys = DAG.getVTList(MVT::Other);
6337     SDValue Ops[] = {
6338       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6339     };
6340     MachineMemOperand *MMO =
6341       DAG.getMachineFunction()
6342       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6343                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6344
6345     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6346                                     Ops, array_lengthof(Ops),
6347                                     Op.getValueType(), MMO);
6348     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6349                          MachinePointerInfo::getFixedStack(SSFI),
6350                          false, false, 0);
6351   }
6352
6353   return Result;
6354 }
6355
6356 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6357 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6358                                                SelectionDAG &DAG) const {
6359   // This algorithm is not obvious. Here it is in C code, more or less:
6360   /*
6361     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6362       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6363       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6364
6365       // Copy ints to xmm registers.
6366       __m128i xh = _mm_cvtsi32_si128( hi );
6367       __m128i xl = _mm_cvtsi32_si128( lo );
6368
6369       // Combine into low half of a single xmm register.
6370       __m128i x = _mm_unpacklo_epi32( xh, xl );
6371       __m128d d;
6372       double sd;
6373
6374       // Merge in appropriate exponents to give the integer bits the right
6375       // magnitude.
6376       x = _mm_unpacklo_epi32( x, exp );
6377
6378       // Subtract away the biases to deal with the IEEE-754 double precision
6379       // implicit 1.
6380       d = _mm_sub_pd( (__m128d) x, bias );
6381
6382       // All conversions up to here are exact. The correctly rounded result is
6383       // calculated using the current rounding mode using the following
6384       // horizontal add.
6385       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6386       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6387                                 // store doesn't really need to be here (except
6388                                 // maybe to zero the other double)
6389       return sd;
6390     }
6391   */
6392
6393   DebugLoc dl = Op.getDebugLoc();
6394   LLVMContext *Context = DAG.getContext();
6395
6396   // Build some magic constants.
6397   std::vector<Constant*> CV0;
6398   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6399   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6400   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6401   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6402   Constant *C0 = ConstantVector::get(CV0);
6403   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6404
6405   std::vector<Constant*> CV1;
6406   CV1.push_back(
6407     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6408   CV1.push_back(
6409     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6410   Constant *C1 = ConstantVector::get(CV1);
6411   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6412
6413   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6414                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6415                                         Op.getOperand(0),
6416                                         DAG.getIntPtrConstant(1)));
6417   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6418                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6419                                         Op.getOperand(0),
6420                                         DAG.getIntPtrConstant(0)));
6421   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6422   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6423                               MachinePointerInfo::getConstantPool(),
6424                               false, false, 16);
6425   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6426   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6427   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6428                               MachinePointerInfo::getConstantPool(),
6429                               false, false, 16);
6430   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6431
6432   // Add the halves; easiest way is to swap them into another reg first.
6433   int ShufMask[2] = { 1, -1 };
6434   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6435                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6436   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6437   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6438                      DAG.getIntPtrConstant(0));
6439 }
6440
6441 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6442 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6443                                                SelectionDAG &DAG) const {
6444   DebugLoc dl = Op.getDebugLoc();
6445   // FP constant to bias correct the final result.
6446   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6447                                    MVT::f64);
6448
6449   // Load the 32-bit value into an XMM register.
6450   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6451                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6452                                          Op.getOperand(0),
6453                                          DAG.getIntPtrConstant(0)));
6454
6455   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6456                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6457                      DAG.getIntPtrConstant(0));
6458
6459   // Or the load with the bias.
6460   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6461                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6462                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6463                                                    MVT::v2f64, Load)),
6464                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6465                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6466                                                    MVT::v2f64, Bias)));
6467   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6468                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6469                    DAG.getIntPtrConstant(0));
6470
6471   // Subtract the bias.
6472   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6473
6474   // Handle final rounding.
6475   EVT DestVT = Op.getValueType();
6476
6477   if (DestVT.bitsLT(MVT::f64)) {
6478     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6479                        DAG.getIntPtrConstant(0));
6480   } else if (DestVT.bitsGT(MVT::f64)) {
6481     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6482   }
6483
6484   // Handle final rounding.
6485   return Sub;
6486 }
6487
6488 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6489                                            SelectionDAG &DAG) const {
6490   SDValue N0 = Op.getOperand(0);
6491   DebugLoc dl = Op.getDebugLoc();
6492
6493   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6494   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6495   // the optimization here.
6496   if (DAG.SignBitIsZero(N0))
6497     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6498
6499   EVT SrcVT = N0.getValueType();
6500   EVT DstVT = Op.getValueType();
6501   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6502     return LowerUINT_TO_FP_i64(Op, DAG);
6503   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6504     return LowerUINT_TO_FP_i32(Op, DAG);
6505
6506   // Make a 64-bit buffer, and use it to build an FILD.
6507   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6508   if (SrcVT == MVT::i32) {
6509     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6510     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6511                                      getPointerTy(), StackSlot, WordOff);
6512     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6513                                   StackSlot, MachinePointerInfo(),
6514                                   false, false, 0);
6515     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6516                                   OffsetSlot, MachinePointerInfo(),
6517                                   false, false, 0);
6518     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6519     return Fild;
6520   }
6521
6522   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6523   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6524                                 StackSlot, MachinePointerInfo(),
6525                                false, false, 0);
6526   // For i64 source, we need to add the appropriate power of 2 if the input
6527   // was negative.  This is the same as the optimization in
6528   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6529   // we must be careful to do the computation in x87 extended precision, not
6530   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6531   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6532   MachineMemOperand *MMO =
6533     DAG.getMachineFunction()
6534     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6535                           MachineMemOperand::MOLoad, 8, 8);
6536
6537   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6538   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6539   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6540                                          MVT::i64, MMO);
6541
6542   APInt FF(32, 0x5F800000ULL);
6543
6544   // Check whether the sign bit is set.
6545   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6546                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6547                                  ISD::SETLT);
6548
6549   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6550   SDValue FudgePtr = DAG.getConstantPool(
6551                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6552                                          getPointerTy());
6553
6554   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6555   SDValue Zero = DAG.getIntPtrConstant(0);
6556   SDValue Four = DAG.getIntPtrConstant(4);
6557   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6558                                Zero, Four);
6559   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6560
6561   // Load the value out, extending it from f32 to f80.
6562   // FIXME: Avoid the extend by constructing the right constant pool?
6563   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6564                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6565                                  MVT::f32, false, false, 4);
6566   // Extend everything to 80 bits to force it to be done on x87.
6567   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6568   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6569 }
6570
6571 std::pair<SDValue,SDValue> X86TargetLowering::
6572 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6573   DebugLoc DL = Op.getDebugLoc();
6574
6575   EVT DstTy = Op.getValueType();
6576
6577   if (!IsSigned) {
6578     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6579     DstTy = MVT::i64;
6580   }
6581
6582   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6583          DstTy.getSimpleVT() >= MVT::i16 &&
6584          "Unknown FP_TO_SINT to lower!");
6585
6586   // These are really Legal.
6587   if (DstTy == MVT::i32 &&
6588       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6589     return std::make_pair(SDValue(), SDValue());
6590   if (Subtarget->is64Bit() &&
6591       DstTy == MVT::i64 &&
6592       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6593     return std::make_pair(SDValue(), SDValue());
6594
6595   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6596   // stack slot.
6597   MachineFunction &MF = DAG.getMachineFunction();
6598   unsigned MemSize = DstTy.getSizeInBits()/8;
6599   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6600   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6601
6602
6603
6604   unsigned Opc;
6605   switch (DstTy.getSimpleVT().SimpleTy) {
6606   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6607   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6608   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6609   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6610   }
6611
6612   SDValue Chain = DAG.getEntryNode();
6613   SDValue Value = Op.getOperand(0);
6614   EVT TheVT = Op.getOperand(0).getValueType();
6615   if (isScalarFPTypeInSSEReg(TheVT)) {
6616     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6617     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6618                          MachinePointerInfo::getFixedStack(SSFI),
6619                          false, false, 0);
6620     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6621     SDValue Ops[] = {
6622       Chain, StackSlot, DAG.getValueType(TheVT)
6623     };
6624
6625     MachineMemOperand *MMO =
6626       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6627                               MachineMemOperand::MOLoad, MemSize, MemSize);
6628     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6629                                     DstTy, MMO);
6630     Chain = Value.getValue(1);
6631     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6632     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6633   }
6634
6635   MachineMemOperand *MMO =
6636     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6637                             MachineMemOperand::MOStore, MemSize, MemSize);
6638
6639   // Build the FP_TO_INT*_IN_MEM
6640   SDValue Ops[] = { Chain, Value, StackSlot };
6641   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6642                                          Ops, 3, DstTy, MMO);
6643
6644   return std::make_pair(FIST, StackSlot);
6645 }
6646
6647 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6648                                            SelectionDAG &DAG) const {
6649   if (Op.getValueType().isVector())
6650     return SDValue();
6651
6652   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6653   SDValue FIST = Vals.first, StackSlot = Vals.second;
6654   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6655   if (FIST.getNode() == 0) return Op;
6656
6657   // Load the result.
6658   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6659                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6660 }
6661
6662 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6663                                            SelectionDAG &DAG) const {
6664   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6665   SDValue FIST = Vals.first, StackSlot = Vals.second;
6666   assert(FIST.getNode() && "Unexpected failure");
6667
6668   // Load the result.
6669   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6670                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6671 }
6672
6673 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6674                                      SelectionDAG &DAG) const {
6675   LLVMContext *Context = DAG.getContext();
6676   DebugLoc dl = Op.getDebugLoc();
6677   EVT VT = Op.getValueType();
6678   EVT EltVT = VT;
6679   if (VT.isVector())
6680     EltVT = VT.getVectorElementType();
6681   std::vector<Constant*> CV;
6682   if (EltVT == MVT::f64) {
6683     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6684     CV.push_back(C);
6685     CV.push_back(C);
6686   } else {
6687     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6688     CV.push_back(C);
6689     CV.push_back(C);
6690     CV.push_back(C);
6691     CV.push_back(C);
6692   }
6693   Constant *C = ConstantVector::get(CV);
6694   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6695   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6696                              MachinePointerInfo::getConstantPool(),
6697                              false, false, 16);
6698   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6699 }
6700
6701 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6702   LLVMContext *Context = DAG.getContext();
6703   DebugLoc dl = Op.getDebugLoc();
6704   EVT VT = Op.getValueType();
6705   EVT EltVT = VT;
6706   if (VT.isVector())
6707     EltVT = VT.getVectorElementType();
6708   std::vector<Constant*> CV;
6709   if (EltVT == MVT::f64) {
6710     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6711     CV.push_back(C);
6712     CV.push_back(C);
6713   } else {
6714     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6715     CV.push_back(C);
6716     CV.push_back(C);
6717     CV.push_back(C);
6718     CV.push_back(C);
6719   }
6720   Constant *C = ConstantVector::get(CV);
6721   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6722   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6723                              MachinePointerInfo::getConstantPool(),
6724                              false, false, 16);
6725   if (VT.isVector()) {
6726     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6727                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6728                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6729                                 Op.getOperand(0)),
6730                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6731   } else {
6732     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6733   }
6734 }
6735
6736 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6737   LLVMContext *Context = DAG.getContext();
6738   SDValue Op0 = Op.getOperand(0);
6739   SDValue Op1 = Op.getOperand(1);
6740   DebugLoc dl = Op.getDebugLoc();
6741   EVT VT = Op.getValueType();
6742   EVT SrcVT = Op1.getValueType();
6743
6744   // If second operand is smaller, extend it first.
6745   if (SrcVT.bitsLT(VT)) {
6746     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6747     SrcVT = VT;
6748   }
6749   // And if it is bigger, shrink it first.
6750   if (SrcVT.bitsGT(VT)) {
6751     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6752     SrcVT = VT;
6753   }
6754
6755   // At this point the operands and the result should have the same
6756   // type, and that won't be f80 since that is not custom lowered.
6757
6758   // First get the sign bit of second operand.
6759   std::vector<Constant*> CV;
6760   if (SrcVT == MVT::f64) {
6761     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6762     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6763   } else {
6764     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6765     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6766     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6767     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6768   }
6769   Constant *C = ConstantVector::get(CV);
6770   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6771   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6772                               MachinePointerInfo::getConstantPool(),
6773                               false, false, 16);
6774   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6775
6776   // Shift sign bit right or left if the two operands have different types.
6777   if (SrcVT.bitsGT(VT)) {
6778     // Op0 is MVT::f32, Op1 is MVT::f64.
6779     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6780     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6781                           DAG.getConstant(32, MVT::i32));
6782     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6783     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6784                           DAG.getIntPtrConstant(0));
6785   }
6786
6787   // Clear first operand sign bit.
6788   CV.clear();
6789   if (VT == MVT::f64) {
6790     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6791     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6792   } else {
6793     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6794     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6795     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6796     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6797   }
6798   C = ConstantVector::get(CV);
6799   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6800   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6801                               MachinePointerInfo::getConstantPool(),
6802                               false, false, 16);
6803   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6804
6805   // Or the value with the sign bit.
6806   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6807 }
6808
6809 /// Emit nodes that will be selected as "test Op0,Op0", or something
6810 /// equivalent.
6811 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6812                                     SelectionDAG &DAG) const {
6813   DebugLoc dl = Op.getDebugLoc();
6814
6815   // CF and OF aren't always set the way we want. Determine which
6816   // of these we need.
6817   bool NeedCF = false;
6818   bool NeedOF = false;
6819   switch (X86CC) {
6820   default: break;
6821   case X86::COND_A: case X86::COND_AE:
6822   case X86::COND_B: case X86::COND_BE:
6823     NeedCF = true;
6824     break;
6825   case X86::COND_G: case X86::COND_GE:
6826   case X86::COND_L: case X86::COND_LE:
6827   case X86::COND_O: case X86::COND_NO:
6828     NeedOF = true;
6829     break;
6830   }
6831
6832   // See if we can use the EFLAGS value from the operand instead of
6833   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6834   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6835   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6836     // Emit a CMP with 0, which is the TEST pattern.
6837     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6838                        DAG.getConstant(0, Op.getValueType()));
6839
6840   unsigned Opcode = 0;
6841   unsigned NumOperands = 0;
6842   switch (Op.getNode()->getOpcode()) {
6843   case ISD::ADD:
6844     // Due to an isel shortcoming, be conservative if this add is likely to be
6845     // selected as part of a load-modify-store instruction. When the root node
6846     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6847     // uses of other nodes in the match, such as the ADD in this case. This
6848     // leads to the ADD being left around and reselected, with the result being
6849     // two adds in the output.  Alas, even if none our users are stores, that
6850     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6851     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6852     // climbing the DAG back to the root, and it doesn't seem to be worth the
6853     // effort.
6854     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6855            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6856       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6857         goto default_case;
6858
6859     if (ConstantSDNode *C =
6860         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6861       // An add of one will be selected as an INC.
6862       if (C->getAPIntValue() == 1) {
6863         Opcode = X86ISD::INC;
6864         NumOperands = 1;
6865         break;
6866       }
6867
6868       // An add of negative one (subtract of one) will be selected as a DEC.
6869       if (C->getAPIntValue().isAllOnesValue()) {
6870         Opcode = X86ISD::DEC;
6871         NumOperands = 1;
6872         break;
6873       }
6874     }
6875
6876     // Otherwise use a regular EFLAGS-setting add.
6877     Opcode = X86ISD::ADD;
6878     NumOperands = 2;
6879     break;
6880   case ISD::AND: {
6881     // If the primary and result isn't used, don't bother using X86ISD::AND,
6882     // because a TEST instruction will be better.
6883     bool NonFlagUse = false;
6884     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6885            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6886       SDNode *User = *UI;
6887       unsigned UOpNo = UI.getOperandNo();
6888       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6889         // Look pass truncate.
6890         UOpNo = User->use_begin().getOperandNo();
6891         User = *User->use_begin();
6892       }
6893
6894       if (User->getOpcode() != ISD::BRCOND &&
6895           User->getOpcode() != ISD::SETCC &&
6896           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6897         NonFlagUse = true;
6898         break;
6899       }
6900     }
6901
6902     if (!NonFlagUse)
6903       break;
6904   }
6905     // FALL THROUGH
6906   case ISD::SUB:
6907   case ISD::OR:
6908   case ISD::XOR:
6909     // Due to the ISEL shortcoming noted above, be conservative if this op is
6910     // likely to be selected as part of a load-modify-store instruction.
6911     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6912            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6913       if (UI->getOpcode() == ISD::STORE)
6914         goto default_case;
6915
6916     // Otherwise use a regular EFLAGS-setting instruction.
6917     switch (Op.getNode()->getOpcode()) {
6918     default: llvm_unreachable("unexpected operator!");
6919     case ISD::SUB: Opcode = X86ISD::SUB; break;
6920     case ISD::OR:  Opcode = X86ISD::OR;  break;
6921     case ISD::XOR: Opcode = X86ISD::XOR; break;
6922     case ISD::AND: Opcode = X86ISD::AND; break;
6923     }
6924
6925     NumOperands = 2;
6926     break;
6927   case X86ISD::ADD:
6928   case X86ISD::SUB:
6929   case X86ISD::INC:
6930   case X86ISD::DEC:
6931   case X86ISD::OR:
6932   case X86ISD::XOR:
6933   case X86ISD::AND:
6934     return SDValue(Op.getNode(), 1);
6935   default:
6936   default_case:
6937     break;
6938   }
6939
6940   if (Opcode == 0)
6941     // Emit a CMP with 0, which is the TEST pattern.
6942     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6943                        DAG.getConstant(0, Op.getValueType()));
6944
6945   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6946   SmallVector<SDValue, 4> Ops;
6947   for (unsigned i = 0; i != NumOperands; ++i)
6948     Ops.push_back(Op.getOperand(i));
6949
6950   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6951   DAG.ReplaceAllUsesWith(Op, New);
6952   return SDValue(New.getNode(), 1);
6953 }
6954
6955 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6956 /// equivalent.
6957 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6958                                    SelectionDAG &DAG) const {
6959   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6960     if (C->getAPIntValue() == 0)
6961       return EmitTest(Op0, X86CC, DAG);
6962
6963   DebugLoc dl = Op0.getDebugLoc();
6964   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6965 }
6966
6967 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6968 /// if it's possible.
6969 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6970                                      DebugLoc dl, SelectionDAG &DAG) const {
6971   SDValue Op0 = And.getOperand(0);
6972   SDValue Op1 = And.getOperand(1);
6973   if (Op0.getOpcode() == ISD::TRUNCATE)
6974     Op0 = Op0.getOperand(0);
6975   if (Op1.getOpcode() == ISD::TRUNCATE)
6976     Op1 = Op1.getOperand(0);
6977
6978   SDValue LHS, RHS;
6979   if (Op1.getOpcode() == ISD::SHL)
6980     std::swap(Op0, Op1);
6981   if (Op0.getOpcode() == ISD::SHL) {
6982     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6983       if (And00C->getZExtValue() == 1) {
6984         // If we looked past a truncate, check that it's only truncating away
6985         // known zeros.
6986         unsigned BitWidth = Op0.getValueSizeInBits();
6987         unsigned AndBitWidth = And.getValueSizeInBits();
6988         if (BitWidth > AndBitWidth) {
6989           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6990           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6991           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6992             return SDValue();
6993         }
6994         LHS = Op1;
6995         RHS = Op0.getOperand(1);
6996       }
6997   } else if (Op1.getOpcode() == ISD::Constant) {
6998     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6999     SDValue AndLHS = Op0;
7000     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7001       LHS = AndLHS.getOperand(0);
7002       RHS = AndLHS.getOperand(1);
7003     }
7004   }
7005
7006   if (LHS.getNode()) {
7007     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7008     // instruction.  Since the shift amount is in-range-or-undefined, we know
7009     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7010     // the encoding for the i16 version is larger than the i32 version.
7011     // Also promote i16 to i32 for performance / code size reason.
7012     if (LHS.getValueType() == MVT::i8 ||
7013         LHS.getValueType() == MVT::i16)
7014       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7015
7016     // If the operand types disagree, extend the shift amount to match.  Since
7017     // BT ignores high bits (like shifts) we can use anyextend.
7018     if (LHS.getValueType() != RHS.getValueType())
7019       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7020
7021     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7022     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7023     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7024                        DAG.getConstant(Cond, MVT::i8), BT);
7025   }
7026
7027   return SDValue();
7028 }
7029
7030 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7031   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7032   SDValue Op0 = Op.getOperand(0);
7033   SDValue Op1 = Op.getOperand(1);
7034   DebugLoc dl = Op.getDebugLoc();
7035   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7036
7037   // Optimize to BT if possible.
7038   // Lower (X & (1 << N)) == 0 to BT(X, N).
7039   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7040   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7041   if (Op0.getOpcode() == ISD::AND &&
7042       Op0.hasOneUse() &&
7043       Op1.getOpcode() == ISD::Constant &&
7044       cast<ConstantSDNode>(Op1)->isNullValue() &&
7045       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7046     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7047     if (NewSetCC.getNode())
7048       return NewSetCC;
7049   }
7050
7051   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7052   if (Op0.getOpcode() == X86ISD::SETCC &&
7053       Op1.getOpcode() == ISD::Constant &&
7054       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7055        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7056       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7057     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7058     bool Invert = (CC == ISD::SETNE) ^
7059       cast<ConstantSDNode>(Op1)->isNullValue();
7060     if (Invert)
7061       CCode = X86::GetOppositeBranchCondition(CCode);
7062     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7063                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7064   }
7065
7066   bool isFP = Op1.getValueType().isFloatingPoint();
7067   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7068   if (X86CC == X86::COND_INVALID)
7069     return SDValue();
7070
7071   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7072
7073   // Use sbb x, x to materialize carry bit into a GPR.
7074   if (X86CC == X86::COND_B)
7075     return DAG.getNode(ISD::AND, dl, MVT::i8,
7076                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7077                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7078                        DAG.getConstant(1, MVT::i8));
7079
7080   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7081                      DAG.getConstant(X86CC, MVT::i8), Cond);
7082 }
7083
7084 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7085   SDValue Cond;
7086   SDValue Op0 = Op.getOperand(0);
7087   SDValue Op1 = Op.getOperand(1);
7088   SDValue CC = Op.getOperand(2);
7089   EVT VT = Op.getValueType();
7090   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7091   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7092   DebugLoc dl = Op.getDebugLoc();
7093
7094   if (isFP) {
7095     unsigned SSECC = 8;
7096     EVT VT0 = Op0.getValueType();
7097     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7098     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7099     bool Swap = false;
7100
7101     switch (SetCCOpcode) {
7102     default: break;
7103     case ISD::SETOEQ:
7104     case ISD::SETEQ:  SSECC = 0; break;
7105     case ISD::SETOGT:
7106     case ISD::SETGT: Swap = true; // Fallthrough
7107     case ISD::SETLT:
7108     case ISD::SETOLT: SSECC = 1; break;
7109     case ISD::SETOGE:
7110     case ISD::SETGE: Swap = true; // Fallthrough
7111     case ISD::SETLE:
7112     case ISD::SETOLE: SSECC = 2; break;
7113     case ISD::SETUO:  SSECC = 3; break;
7114     case ISD::SETUNE:
7115     case ISD::SETNE:  SSECC = 4; break;
7116     case ISD::SETULE: Swap = true;
7117     case ISD::SETUGE: SSECC = 5; break;
7118     case ISD::SETULT: Swap = true;
7119     case ISD::SETUGT: SSECC = 6; break;
7120     case ISD::SETO:   SSECC = 7; break;
7121     }
7122     if (Swap)
7123       std::swap(Op0, Op1);
7124
7125     // In the two special cases we can't handle, emit two comparisons.
7126     if (SSECC == 8) {
7127       if (SetCCOpcode == ISD::SETUEQ) {
7128         SDValue UNORD, EQ;
7129         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7130         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7131         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7132       }
7133       else if (SetCCOpcode == ISD::SETONE) {
7134         SDValue ORD, NEQ;
7135         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7136         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7137         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7138       }
7139       llvm_unreachable("Illegal FP comparison");
7140     }
7141     // Handle all other FP comparisons here.
7142     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7143   }
7144
7145   // We are handling one of the integer comparisons here.  Since SSE only has
7146   // GT and EQ comparisons for integer, swapping operands and multiple
7147   // operations may be required for some comparisons.
7148   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7149   bool Swap = false, Invert = false, FlipSigns = false;
7150
7151   switch (VT.getSimpleVT().SimpleTy) {
7152   default: break;
7153   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7154   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7155   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7156   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7157   }
7158
7159   switch (SetCCOpcode) {
7160   default: break;
7161   case ISD::SETNE:  Invert = true;
7162   case ISD::SETEQ:  Opc = EQOpc; break;
7163   case ISD::SETLT:  Swap = true;
7164   case ISD::SETGT:  Opc = GTOpc; break;
7165   case ISD::SETGE:  Swap = true;
7166   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7167   case ISD::SETULT: Swap = true;
7168   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7169   case ISD::SETUGE: Swap = true;
7170   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7171   }
7172   if (Swap)
7173     std::swap(Op0, Op1);
7174
7175   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7176   // bits of the inputs before performing those operations.
7177   if (FlipSigns) {
7178     EVT EltVT = VT.getVectorElementType();
7179     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7180                                       EltVT);
7181     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7182     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7183                                     SignBits.size());
7184     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7185     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7186   }
7187
7188   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7189
7190   // If the logical-not of the result is required, perform that now.
7191   if (Invert)
7192     Result = DAG.getNOT(dl, Result, VT);
7193
7194   return Result;
7195 }
7196
7197 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7198 static bool isX86LogicalCmp(SDValue Op) {
7199   unsigned Opc = Op.getNode()->getOpcode();
7200   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7201     return true;
7202   if (Op.getResNo() == 1 &&
7203       (Opc == X86ISD::ADD ||
7204        Opc == X86ISD::SUB ||
7205        Opc == X86ISD::SMUL ||
7206        Opc == X86ISD::UMUL ||
7207        Opc == X86ISD::INC ||
7208        Opc == X86ISD::DEC ||
7209        Opc == X86ISD::OR ||
7210        Opc == X86ISD::XOR ||
7211        Opc == X86ISD::AND))
7212     return true;
7213
7214   return false;
7215 }
7216
7217 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7218   bool addTest = true;
7219   SDValue Cond  = Op.getOperand(0);
7220   DebugLoc dl = Op.getDebugLoc();
7221   SDValue CC;
7222
7223   if (Cond.getOpcode() == ISD::SETCC) {
7224     SDValue NewCond = LowerSETCC(Cond, DAG);
7225     if (NewCond.getNode())
7226       Cond = NewCond;
7227   }
7228
7229   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7230   SDValue Op1 = Op.getOperand(1);
7231   SDValue Op2 = Op.getOperand(2);
7232   if (Cond.getOpcode() == X86ISD::SETCC &&
7233       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7234     SDValue Cmp = Cond.getOperand(1);
7235     if (Cmp.getOpcode() == X86ISD::CMP) {
7236       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7237       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7238       ConstantSDNode *RHSC =
7239         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7240       if (N1C && N1C->isAllOnesValue() &&
7241           N2C && N2C->isNullValue() &&
7242           RHSC && RHSC->isNullValue()) {
7243         SDValue CmpOp0 = Cmp.getOperand(0);
7244         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7245                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7246         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7247                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7248       }
7249     }
7250   }
7251
7252   // Look pass (and (setcc_carry (cmp ...)), 1).
7253   if (Cond.getOpcode() == ISD::AND &&
7254       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7255     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7256     if (C && C->getAPIntValue() == 1)
7257       Cond = Cond.getOperand(0);
7258   }
7259
7260   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7261   // setting operand in place of the X86ISD::SETCC.
7262   if (Cond.getOpcode() == X86ISD::SETCC ||
7263       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7264     CC = Cond.getOperand(0);
7265
7266     SDValue Cmp = Cond.getOperand(1);
7267     unsigned Opc = Cmp.getOpcode();
7268     EVT VT = Op.getValueType();
7269
7270     bool IllegalFPCMov = false;
7271     if (VT.isFloatingPoint() && !VT.isVector() &&
7272         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7273       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7274
7275     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7276         Opc == X86ISD::BT) { // FIXME
7277       Cond = Cmp;
7278       addTest = false;
7279     }
7280   }
7281
7282   if (addTest) {
7283     // Look pass the truncate.
7284     if (Cond.getOpcode() == ISD::TRUNCATE)
7285       Cond = Cond.getOperand(0);
7286
7287     // We know the result of AND is compared against zero. Try to match
7288     // it to BT.
7289     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7290       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7291       if (NewSetCC.getNode()) {
7292         CC = NewSetCC.getOperand(0);
7293         Cond = NewSetCC.getOperand(1);
7294         addTest = false;
7295       }
7296     }
7297   }
7298
7299   if (addTest) {
7300     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7301     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7302   }
7303
7304   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7305   // condition is true.
7306   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7307   SDValue Ops[] = { Op2, Op1, CC, Cond };
7308   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7309 }
7310
7311 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7312 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7313 // from the AND / OR.
7314 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7315   Opc = Op.getOpcode();
7316   if (Opc != ISD::OR && Opc != ISD::AND)
7317     return false;
7318   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7319           Op.getOperand(0).hasOneUse() &&
7320           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7321           Op.getOperand(1).hasOneUse());
7322 }
7323
7324 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7325 // 1 and that the SETCC node has a single use.
7326 static bool isXor1OfSetCC(SDValue Op) {
7327   if (Op.getOpcode() != ISD::XOR)
7328     return false;
7329   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7330   if (N1C && N1C->getAPIntValue() == 1) {
7331     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7332       Op.getOperand(0).hasOneUse();
7333   }
7334   return false;
7335 }
7336
7337 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7338   bool addTest = true;
7339   SDValue Chain = Op.getOperand(0);
7340   SDValue Cond  = Op.getOperand(1);
7341   SDValue Dest  = Op.getOperand(2);
7342   DebugLoc dl = Op.getDebugLoc();
7343   SDValue CC;
7344
7345   if (Cond.getOpcode() == ISD::SETCC) {
7346     SDValue NewCond = LowerSETCC(Cond, DAG);
7347     if (NewCond.getNode())
7348       Cond = NewCond;
7349   }
7350 #if 0
7351   // FIXME: LowerXALUO doesn't handle these!!
7352   else if (Cond.getOpcode() == X86ISD::ADD  ||
7353            Cond.getOpcode() == X86ISD::SUB  ||
7354            Cond.getOpcode() == X86ISD::SMUL ||
7355            Cond.getOpcode() == X86ISD::UMUL)
7356     Cond = LowerXALUO(Cond, DAG);
7357 #endif
7358
7359   // Look pass (and (setcc_carry (cmp ...)), 1).
7360   if (Cond.getOpcode() == ISD::AND &&
7361       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7362     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7363     if (C && C->getAPIntValue() == 1)
7364       Cond = Cond.getOperand(0);
7365   }
7366
7367   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7368   // setting operand in place of the X86ISD::SETCC.
7369   if (Cond.getOpcode() == X86ISD::SETCC ||
7370       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7371     CC = Cond.getOperand(0);
7372
7373     SDValue Cmp = Cond.getOperand(1);
7374     unsigned Opc = Cmp.getOpcode();
7375     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7376     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7377       Cond = Cmp;
7378       addTest = false;
7379     } else {
7380       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7381       default: break;
7382       case X86::COND_O:
7383       case X86::COND_B:
7384         // These can only come from an arithmetic instruction with overflow,
7385         // e.g. SADDO, UADDO.
7386         Cond = Cond.getNode()->getOperand(1);
7387         addTest = false;
7388         break;
7389       }
7390     }
7391   } else {
7392     unsigned CondOpc;
7393     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7394       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7395       if (CondOpc == ISD::OR) {
7396         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7397         // two branches instead of an explicit OR instruction with a
7398         // separate test.
7399         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7400             isX86LogicalCmp(Cmp)) {
7401           CC = Cond.getOperand(0).getOperand(0);
7402           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7403                               Chain, Dest, CC, Cmp);
7404           CC = Cond.getOperand(1).getOperand(0);
7405           Cond = Cmp;
7406           addTest = false;
7407         }
7408       } else { // ISD::AND
7409         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7410         // two branches instead of an explicit AND instruction with a
7411         // separate test. However, we only do this if this block doesn't
7412         // have a fall-through edge, because this requires an explicit
7413         // jmp when the condition is false.
7414         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7415             isX86LogicalCmp(Cmp) &&
7416             Op.getNode()->hasOneUse()) {
7417           X86::CondCode CCode =
7418             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7419           CCode = X86::GetOppositeBranchCondition(CCode);
7420           CC = DAG.getConstant(CCode, MVT::i8);
7421           SDNode *User = *Op.getNode()->use_begin();
7422           // Look for an unconditional branch following this conditional branch.
7423           // We need this because we need to reverse the successors in order
7424           // to implement FCMP_OEQ.
7425           if (User->getOpcode() == ISD::BR) {
7426             SDValue FalseBB = User->getOperand(1);
7427             SDNode *NewBR =
7428               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7429             assert(NewBR == User);
7430             (void)NewBR;
7431             Dest = FalseBB;
7432
7433             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7434                                 Chain, Dest, CC, Cmp);
7435             X86::CondCode CCode =
7436               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7437             CCode = X86::GetOppositeBranchCondition(CCode);
7438             CC = DAG.getConstant(CCode, MVT::i8);
7439             Cond = Cmp;
7440             addTest = false;
7441           }
7442         }
7443       }
7444     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7445       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7446       // It should be transformed during dag combiner except when the condition
7447       // is set by a arithmetics with overflow node.
7448       X86::CondCode CCode =
7449         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7450       CCode = X86::GetOppositeBranchCondition(CCode);
7451       CC = DAG.getConstant(CCode, MVT::i8);
7452       Cond = Cond.getOperand(0).getOperand(1);
7453       addTest = false;
7454     }
7455   }
7456
7457   if (addTest) {
7458     // Look pass the truncate.
7459     if (Cond.getOpcode() == ISD::TRUNCATE)
7460       Cond = Cond.getOperand(0);
7461
7462     // We know the result of AND is compared against zero. Try to match
7463     // it to BT.
7464     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7465       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7466       if (NewSetCC.getNode()) {
7467         CC = NewSetCC.getOperand(0);
7468         Cond = NewSetCC.getOperand(1);
7469         addTest = false;
7470       }
7471     }
7472   }
7473
7474   if (addTest) {
7475     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7476     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7477   }
7478   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7479                      Chain, Dest, CC, Cond);
7480 }
7481
7482
7483 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7484 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7485 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7486 // that the guard pages used by the OS virtual memory manager are allocated in
7487 // correct sequence.
7488 SDValue
7489 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7490                                            SelectionDAG &DAG) const {
7491   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7492          "This should be used only on Windows targets");
7493   DebugLoc dl = Op.getDebugLoc();
7494
7495   // Get the inputs.
7496   SDValue Chain = Op.getOperand(0);
7497   SDValue Size  = Op.getOperand(1);
7498   // FIXME: Ensure alignment here
7499
7500   SDValue Flag;
7501
7502   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7503
7504   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7505   Flag = Chain.getValue(1);
7506
7507   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7508
7509   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7510   Flag = Chain.getValue(1);
7511
7512   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7513
7514   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7515   return DAG.getMergeValues(Ops1, 2, dl);
7516 }
7517
7518 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7519   MachineFunction &MF = DAG.getMachineFunction();
7520   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7521
7522   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7523   DebugLoc DL = Op.getDebugLoc();
7524
7525   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7526     // vastart just stores the address of the VarArgsFrameIndex slot into the
7527     // memory location argument.
7528     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7529                                    getPointerTy());
7530     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7531                         MachinePointerInfo(SV), false, false, 0);
7532   }
7533
7534   // __va_list_tag:
7535   //   gp_offset         (0 - 6 * 8)
7536   //   fp_offset         (48 - 48 + 8 * 16)
7537   //   overflow_arg_area (point to parameters coming in memory).
7538   //   reg_save_area
7539   SmallVector<SDValue, 8> MemOps;
7540   SDValue FIN = Op.getOperand(1);
7541   // Store gp_offset
7542   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7543                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7544                                                MVT::i32),
7545                                FIN, MachinePointerInfo(SV), false, false, 0);
7546   MemOps.push_back(Store);
7547
7548   // Store fp_offset
7549   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7550                     FIN, DAG.getIntPtrConstant(4));
7551   Store = DAG.getStore(Op.getOperand(0), DL,
7552                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7553                                        MVT::i32),
7554                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7555   MemOps.push_back(Store);
7556
7557   // Store ptr to overflow_arg_area
7558   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7559                     FIN, DAG.getIntPtrConstant(4));
7560   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7561                                     getPointerTy());
7562   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7563                        MachinePointerInfo(SV, 8),
7564                        false, false, 0);
7565   MemOps.push_back(Store);
7566
7567   // Store ptr to reg_save_area.
7568   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7569                     FIN, DAG.getIntPtrConstant(8));
7570   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7571                                     getPointerTy());
7572   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7573                        MachinePointerInfo(SV, 16), false, false, 0);
7574   MemOps.push_back(Store);
7575   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7576                      &MemOps[0], MemOps.size());
7577 }
7578
7579 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7580   assert(Subtarget->is64Bit() &&
7581          "LowerVAARG only handles 64-bit va_arg!");
7582   assert((Subtarget->isTargetLinux() ||
7583           Subtarget->isTargetDarwin()) &&
7584           "Unhandled target in LowerVAARG");
7585   assert(Op.getNode()->getNumOperands() == 4);
7586   SDValue Chain = Op.getOperand(0);
7587   SDValue SrcPtr = Op.getOperand(1);
7588   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7589   unsigned Align = Op.getConstantOperandVal(3);
7590   DebugLoc dl = Op.getDebugLoc();
7591
7592   EVT ArgVT = Op.getNode()->getValueType(0);
7593   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7594   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7595   uint8_t ArgMode;
7596
7597   // Decide which area this value should be read from.
7598   // TODO: Implement the AMD64 ABI in its entirety. This simple
7599   // selection mechanism works only for the basic types.
7600   if (ArgVT == MVT::f80) {
7601     llvm_unreachable("va_arg for f80 not yet implemented");
7602   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7603     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7604   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7605     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7606   } else {
7607     llvm_unreachable("Unhandled argument type in LowerVAARG");
7608   }
7609
7610   if (ArgMode == 2) {
7611     // Sanity Check: Make sure using fp_offset makes sense.
7612     assert(!UseSoftFloat &&
7613            !(DAG.getMachineFunction()
7614                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
7615            Subtarget->hasSSE1());
7616   }
7617
7618   // Insert VAARG_64 node into the DAG
7619   // VAARG_64 returns two values: Variable Argument Address, Chain
7620   SmallVector<SDValue, 11> InstOps;
7621   InstOps.push_back(Chain);
7622   InstOps.push_back(SrcPtr);
7623   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7624   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7625   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
7626   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
7627   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
7628                                           VTs, &InstOps[0], InstOps.size(),
7629                                           MVT::i64,
7630                                           MachinePointerInfo(SV),
7631                                           /*Align=*/0,
7632                                           /*Volatile=*/false,
7633                                           /*ReadMem=*/true,
7634                                           /*WriteMem=*/true);
7635   Chain = VAARG.getValue(1);
7636
7637   // Load the next argument and return it
7638   return DAG.getLoad(ArgVT, dl,
7639                      Chain,
7640                      VAARG,
7641                      MachinePointerInfo(),
7642                      false, false, 0);
7643 }
7644
7645 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7646   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7647   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7648   SDValue Chain = Op.getOperand(0);
7649   SDValue DstPtr = Op.getOperand(1);
7650   SDValue SrcPtr = Op.getOperand(2);
7651   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7652   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7653   DebugLoc DL = Op.getDebugLoc();
7654
7655   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7656                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7657                        false,
7658                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7659 }
7660
7661 SDValue
7662 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7663   DebugLoc dl = Op.getDebugLoc();
7664   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7665   switch (IntNo) {
7666   default: return SDValue();    // Don't custom lower most intrinsics.
7667   // Comparison intrinsics.
7668   case Intrinsic::x86_sse_comieq_ss:
7669   case Intrinsic::x86_sse_comilt_ss:
7670   case Intrinsic::x86_sse_comile_ss:
7671   case Intrinsic::x86_sse_comigt_ss:
7672   case Intrinsic::x86_sse_comige_ss:
7673   case Intrinsic::x86_sse_comineq_ss:
7674   case Intrinsic::x86_sse_ucomieq_ss:
7675   case Intrinsic::x86_sse_ucomilt_ss:
7676   case Intrinsic::x86_sse_ucomile_ss:
7677   case Intrinsic::x86_sse_ucomigt_ss:
7678   case Intrinsic::x86_sse_ucomige_ss:
7679   case Intrinsic::x86_sse_ucomineq_ss:
7680   case Intrinsic::x86_sse2_comieq_sd:
7681   case Intrinsic::x86_sse2_comilt_sd:
7682   case Intrinsic::x86_sse2_comile_sd:
7683   case Intrinsic::x86_sse2_comigt_sd:
7684   case Intrinsic::x86_sse2_comige_sd:
7685   case Intrinsic::x86_sse2_comineq_sd:
7686   case Intrinsic::x86_sse2_ucomieq_sd:
7687   case Intrinsic::x86_sse2_ucomilt_sd:
7688   case Intrinsic::x86_sse2_ucomile_sd:
7689   case Intrinsic::x86_sse2_ucomigt_sd:
7690   case Intrinsic::x86_sse2_ucomige_sd:
7691   case Intrinsic::x86_sse2_ucomineq_sd: {
7692     unsigned Opc = 0;
7693     ISD::CondCode CC = ISD::SETCC_INVALID;
7694     switch (IntNo) {
7695     default: break;
7696     case Intrinsic::x86_sse_comieq_ss:
7697     case Intrinsic::x86_sse2_comieq_sd:
7698       Opc = X86ISD::COMI;
7699       CC = ISD::SETEQ;
7700       break;
7701     case Intrinsic::x86_sse_comilt_ss:
7702     case Intrinsic::x86_sse2_comilt_sd:
7703       Opc = X86ISD::COMI;
7704       CC = ISD::SETLT;
7705       break;
7706     case Intrinsic::x86_sse_comile_ss:
7707     case Intrinsic::x86_sse2_comile_sd:
7708       Opc = X86ISD::COMI;
7709       CC = ISD::SETLE;
7710       break;
7711     case Intrinsic::x86_sse_comigt_ss:
7712     case Intrinsic::x86_sse2_comigt_sd:
7713       Opc = X86ISD::COMI;
7714       CC = ISD::SETGT;
7715       break;
7716     case Intrinsic::x86_sse_comige_ss:
7717     case Intrinsic::x86_sse2_comige_sd:
7718       Opc = X86ISD::COMI;
7719       CC = ISD::SETGE;
7720       break;
7721     case Intrinsic::x86_sse_comineq_ss:
7722     case Intrinsic::x86_sse2_comineq_sd:
7723       Opc = X86ISD::COMI;
7724       CC = ISD::SETNE;
7725       break;
7726     case Intrinsic::x86_sse_ucomieq_ss:
7727     case Intrinsic::x86_sse2_ucomieq_sd:
7728       Opc = X86ISD::UCOMI;
7729       CC = ISD::SETEQ;
7730       break;
7731     case Intrinsic::x86_sse_ucomilt_ss:
7732     case Intrinsic::x86_sse2_ucomilt_sd:
7733       Opc = X86ISD::UCOMI;
7734       CC = ISD::SETLT;
7735       break;
7736     case Intrinsic::x86_sse_ucomile_ss:
7737     case Intrinsic::x86_sse2_ucomile_sd:
7738       Opc = X86ISD::UCOMI;
7739       CC = ISD::SETLE;
7740       break;
7741     case Intrinsic::x86_sse_ucomigt_ss:
7742     case Intrinsic::x86_sse2_ucomigt_sd:
7743       Opc = X86ISD::UCOMI;
7744       CC = ISD::SETGT;
7745       break;
7746     case Intrinsic::x86_sse_ucomige_ss:
7747     case Intrinsic::x86_sse2_ucomige_sd:
7748       Opc = X86ISD::UCOMI;
7749       CC = ISD::SETGE;
7750       break;
7751     case Intrinsic::x86_sse_ucomineq_ss:
7752     case Intrinsic::x86_sse2_ucomineq_sd:
7753       Opc = X86ISD::UCOMI;
7754       CC = ISD::SETNE;
7755       break;
7756     }
7757
7758     SDValue LHS = Op.getOperand(1);
7759     SDValue RHS = Op.getOperand(2);
7760     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7761     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7762     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7763     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7764                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7765     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7766   }
7767   // ptest and testp intrinsics. The intrinsic these come from are designed to
7768   // return an integer value, not just an instruction so lower it to the ptest
7769   // or testp pattern and a setcc for the result.
7770   case Intrinsic::x86_sse41_ptestz:
7771   case Intrinsic::x86_sse41_ptestc:
7772   case Intrinsic::x86_sse41_ptestnzc:
7773   case Intrinsic::x86_avx_ptestz_256:
7774   case Intrinsic::x86_avx_ptestc_256:
7775   case Intrinsic::x86_avx_ptestnzc_256:
7776   case Intrinsic::x86_avx_vtestz_ps:
7777   case Intrinsic::x86_avx_vtestc_ps:
7778   case Intrinsic::x86_avx_vtestnzc_ps:
7779   case Intrinsic::x86_avx_vtestz_pd:
7780   case Intrinsic::x86_avx_vtestc_pd:
7781   case Intrinsic::x86_avx_vtestnzc_pd:
7782   case Intrinsic::x86_avx_vtestz_ps_256:
7783   case Intrinsic::x86_avx_vtestc_ps_256:
7784   case Intrinsic::x86_avx_vtestnzc_ps_256:
7785   case Intrinsic::x86_avx_vtestz_pd_256:
7786   case Intrinsic::x86_avx_vtestc_pd_256:
7787   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7788     bool IsTestPacked = false;
7789     unsigned X86CC = 0;
7790     switch (IntNo) {
7791     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7792     case Intrinsic::x86_avx_vtestz_ps:
7793     case Intrinsic::x86_avx_vtestz_pd:
7794     case Intrinsic::x86_avx_vtestz_ps_256:
7795     case Intrinsic::x86_avx_vtestz_pd_256:
7796       IsTestPacked = true; // Fallthrough
7797     case Intrinsic::x86_sse41_ptestz:
7798     case Intrinsic::x86_avx_ptestz_256:
7799       // ZF = 1
7800       X86CC = X86::COND_E;
7801       break;
7802     case Intrinsic::x86_avx_vtestc_ps:
7803     case Intrinsic::x86_avx_vtestc_pd:
7804     case Intrinsic::x86_avx_vtestc_ps_256:
7805     case Intrinsic::x86_avx_vtestc_pd_256:
7806       IsTestPacked = true; // Fallthrough
7807     case Intrinsic::x86_sse41_ptestc:
7808     case Intrinsic::x86_avx_ptestc_256:
7809       // CF = 1
7810       X86CC = X86::COND_B;
7811       break;
7812     case Intrinsic::x86_avx_vtestnzc_ps:
7813     case Intrinsic::x86_avx_vtestnzc_pd:
7814     case Intrinsic::x86_avx_vtestnzc_ps_256:
7815     case Intrinsic::x86_avx_vtestnzc_pd_256:
7816       IsTestPacked = true; // Fallthrough
7817     case Intrinsic::x86_sse41_ptestnzc:
7818     case Intrinsic::x86_avx_ptestnzc_256:
7819       // ZF and CF = 0
7820       X86CC = X86::COND_A;
7821       break;
7822     }
7823
7824     SDValue LHS = Op.getOperand(1);
7825     SDValue RHS = Op.getOperand(2);
7826     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7827     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7828     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7829     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7830     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7831   }
7832
7833   // Fix vector shift instructions where the last operand is a non-immediate
7834   // i32 value.
7835   case Intrinsic::x86_sse2_pslli_w:
7836   case Intrinsic::x86_sse2_pslli_d:
7837   case Intrinsic::x86_sse2_pslli_q:
7838   case Intrinsic::x86_sse2_psrli_w:
7839   case Intrinsic::x86_sse2_psrli_d:
7840   case Intrinsic::x86_sse2_psrli_q:
7841   case Intrinsic::x86_sse2_psrai_w:
7842   case Intrinsic::x86_sse2_psrai_d:
7843   case Intrinsic::x86_mmx_pslli_w:
7844   case Intrinsic::x86_mmx_pslli_d:
7845   case Intrinsic::x86_mmx_pslli_q:
7846   case Intrinsic::x86_mmx_psrli_w:
7847   case Intrinsic::x86_mmx_psrli_d:
7848   case Intrinsic::x86_mmx_psrli_q:
7849   case Intrinsic::x86_mmx_psrai_w:
7850   case Intrinsic::x86_mmx_psrai_d: {
7851     SDValue ShAmt = Op.getOperand(2);
7852     if (isa<ConstantSDNode>(ShAmt))
7853       return SDValue();
7854
7855     unsigned NewIntNo = 0;
7856     EVT ShAmtVT = MVT::v4i32;
7857     switch (IntNo) {
7858     case Intrinsic::x86_sse2_pslli_w:
7859       NewIntNo = Intrinsic::x86_sse2_psll_w;
7860       break;
7861     case Intrinsic::x86_sse2_pslli_d:
7862       NewIntNo = Intrinsic::x86_sse2_psll_d;
7863       break;
7864     case Intrinsic::x86_sse2_pslli_q:
7865       NewIntNo = Intrinsic::x86_sse2_psll_q;
7866       break;
7867     case Intrinsic::x86_sse2_psrli_w:
7868       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7869       break;
7870     case Intrinsic::x86_sse2_psrli_d:
7871       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7872       break;
7873     case Intrinsic::x86_sse2_psrli_q:
7874       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7875       break;
7876     case Intrinsic::x86_sse2_psrai_w:
7877       NewIntNo = Intrinsic::x86_sse2_psra_w;
7878       break;
7879     case Intrinsic::x86_sse2_psrai_d:
7880       NewIntNo = Intrinsic::x86_sse2_psra_d;
7881       break;
7882     default: {
7883       ShAmtVT = MVT::v2i32;
7884       switch (IntNo) {
7885       case Intrinsic::x86_mmx_pslli_w:
7886         NewIntNo = Intrinsic::x86_mmx_psll_w;
7887         break;
7888       case Intrinsic::x86_mmx_pslli_d:
7889         NewIntNo = Intrinsic::x86_mmx_psll_d;
7890         break;
7891       case Intrinsic::x86_mmx_pslli_q:
7892         NewIntNo = Intrinsic::x86_mmx_psll_q;
7893         break;
7894       case Intrinsic::x86_mmx_psrli_w:
7895         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7896         break;
7897       case Intrinsic::x86_mmx_psrli_d:
7898         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7899         break;
7900       case Intrinsic::x86_mmx_psrli_q:
7901         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7902         break;
7903       case Intrinsic::x86_mmx_psrai_w:
7904         NewIntNo = Intrinsic::x86_mmx_psra_w;
7905         break;
7906       case Intrinsic::x86_mmx_psrai_d:
7907         NewIntNo = Intrinsic::x86_mmx_psra_d;
7908         break;
7909       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7910       }
7911       break;
7912     }
7913     }
7914
7915     // The vector shift intrinsics with scalars uses 32b shift amounts but
7916     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7917     // to be zero.
7918     SDValue ShOps[4];
7919     ShOps[0] = ShAmt;
7920     ShOps[1] = DAG.getConstant(0, MVT::i32);
7921     if (ShAmtVT == MVT::v4i32) {
7922       ShOps[2] = DAG.getUNDEF(MVT::i32);
7923       ShOps[3] = DAG.getUNDEF(MVT::i32);
7924       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7925     } else {
7926       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7927 // FIXME this must be lowered to get rid of the invalid type.
7928     }
7929
7930     EVT VT = Op.getValueType();
7931     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7932     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7933                        DAG.getConstant(NewIntNo, MVT::i32),
7934                        Op.getOperand(1), ShAmt);
7935   }
7936   }
7937 }
7938
7939 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7940                                            SelectionDAG &DAG) const {
7941   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7942   MFI->setReturnAddressIsTaken(true);
7943
7944   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7945   DebugLoc dl = Op.getDebugLoc();
7946
7947   if (Depth > 0) {
7948     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7949     SDValue Offset =
7950       DAG.getConstant(TD->getPointerSize(),
7951                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7952     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7953                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7954                                    FrameAddr, Offset),
7955                        MachinePointerInfo(), false, false, 0);
7956   }
7957
7958   // Just load the return address.
7959   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7960   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7961                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7962 }
7963
7964 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7965   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7966   MFI->setFrameAddressIsTaken(true);
7967
7968   EVT VT = Op.getValueType();
7969   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7970   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7971   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7972   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7973   while (Depth--)
7974     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7975                             MachinePointerInfo(),
7976                             false, false, 0);
7977   return FrameAddr;
7978 }
7979
7980 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7981                                                      SelectionDAG &DAG) const {
7982   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7983 }
7984
7985 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7986   MachineFunction &MF = DAG.getMachineFunction();
7987   SDValue Chain     = Op.getOperand(0);
7988   SDValue Offset    = Op.getOperand(1);
7989   SDValue Handler   = Op.getOperand(2);
7990   DebugLoc dl       = Op.getDebugLoc();
7991
7992   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7993                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7994                                      getPointerTy());
7995   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7996
7997   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7998                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7999   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8000   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8001                        false, false, 0);
8002   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8003   MF.getRegInfo().addLiveOut(StoreAddrReg);
8004
8005   return DAG.getNode(X86ISD::EH_RETURN, dl,
8006                      MVT::Other,
8007                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8008 }
8009
8010 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8011                                              SelectionDAG &DAG) const {
8012   SDValue Root = Op.getOperand(0);
8013   SDValue Trmp = Op.getOperand(1); // trampoline
8014   SDValue FPtr = Op.getOperand(2); // nested function
8015   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8016   DebugLoc dl  = Op.getDebugLoc();
8017
8018   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8019
8020   if (Subtarget->is64Bit()) {
8021     SDValue OutChains[6];
8022
8023     // Large code-model.
8024     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8025     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8026
8027     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8028     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8029
8030     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8031
8032     // Load the pointer to the nested function into R11.
8033     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8034     SDValue Addr = Trmp;
8035     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8036                                 Addr, MachinePointerInfo(TrmpAddr),
8037                                 false, false, 0);
8038
8039     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8040                        DAG.getConstant(2, MVT::i64));
8041     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8042                                 MachinePointerInfo(TrmpAddr, 2),
8043                                 false, false, 2);
8044
8045     // Load the 'nest' parameter value into R10.
8046     // R10 is specified in X86CallingConv.td
8047     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8048     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8049                        DAG.getConstant(10, MVT::i64));
8050     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8051                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8052                                 false, false, 0);
8053
8054     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8055                        DAG.getConstant(12, MVT::i64));
8056     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8057                                 MachinePointerInfo(TrmpAddr, 12),
8058                                 false, false, 2);
8059
8060     // Jump to the nested function.
8061     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8062     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8063                        DAG.getConstant(20, MVT::i64));
8064     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8065                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8066                                 false, false, 0);
8067
8068     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8069     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8070                        DAG.getConstant(22, MVT::i64));
8071     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8072                                 MachinePointerInfo(TrmpAddr, 22),
8073                                 false, false, 0);
8074
8075     SDValue Ops[] =
8076       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8077     return DAG.getMergeValues(Ops, 2, dl);
8078   } else {
8079     const Function *Func =
8080       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8081     CallingConv::ID CC = Func->getCallingConv();
8082     unsigned NestReg;
8083
8084     switch (CC) {
8085     default:
8086       llvm_unreachable("Unsupported calling convention");
8087     case CallingConv::C:
8088     case CallingConv::X86_StdCall: {
8089       // Pass 'nest' parameter in ECX.
8090       // Must be kept in sync with X86CallingConv.td
8091       NestReg = X86::ECX;
8092
8093       // Check that ECX wasn't needed by an 'inreg' parameter.
8094       const FunctionType *FTy = Func->getFunctionType();
8095       const AttrListPtr &Attrs = Func->getAttributes();
8096
8097       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8098         unsigned InRegCount = 0;
8099         unsigned Idx = 1;
8100
8101         for (FunctionType::param_iterator I = FTy->param_begin(),
8102              E = FTy->param_end(); I != E; ++I, ++Idx)
8103           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8104             // FIXME: should only count parameters that are lowered to integers.
8105             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8106
8107         if (InRegCount > 2) {
8108           report_fatal_error("Nest register in use - reduce number of inreg"
8109                              " parameters!");
8110         }
8111       }
8112       break;
8113     }
8114     case CallingConv::X86_FastCall:
8115     case CallingConv::X86_ThisCall:
8116     case CallingConv::Fast:
8117       // Pass 'nest' parameter in EAX.
8118       // Must be kept in sync with X86CallingConv.td
8119       NestReg = X86::EAX;
8120       break;
8121     }
8122
8123     SDValue OutChains[4];
8124     SDValue Addr, Disp;
8125
8126     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8127                        DAG.getConstant(10, MVT::i32));
8128     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8129
8130     // This is storing the opcode for MOV32ri.
8131     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8132     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8133     OutChains[0] = DAG.getStore(Root, dl,
8134                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8135                                 Trmp, MachinePointerInfo(TrmpAddr),
8136                                 false, false, 0);
8137
8138     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8139                        DAG.getConstant(1, MVT::i32));
8140     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8141                                 MachinePointerInfo(TrmpAddr, 1),
8142                                 false, false, 1);
8143
8144     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8145     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8146                        DAG.getConstant(5, MVT::i32));
8147     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8148                                 MachinePointerInfo(TrmpAddr, 5),
8149                                 false, false, 1);
8150
8151     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8152                        DAG.getConstant(6, MVT::i32));
8153     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8154                                 MachinePointerInfo(TrmpAddr, 6),
8155                                 false, false, 1);
8156
8157     SDValue Ops[] =
8158       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8159     return DAG.getMergeValues(Ops, 2, dl);
8160   }
8161 }
8162
8163 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8164                                             SelectionDAG &DAG) const {
8165   /*
8166    The rounding mode is in bits 11:10 of FPSR, and has the following
8167    settings:
8168      00 Round to nearest
8169      01 Round to -inf
8170      10 Round to +inf
8171      11 Round to 0
8172
8173   FLT_ROUNDS, on the other hand, expects the following:
8174     -1 Undefined
8175      0 Round to 0
8176      1 Round to nearest
8177      2 Round to +inf
8178      3 Round to -inf
8179
8180   To perform the conversion, we do:
8181     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8182   */
8183
8184   MachineFunction &MF = DAG.getMachineFunction();
8185   const TargetMachine &TM = MF.getTarget();
8186   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8187   unsigned StackAlignment = TFI.getStackAlignment();
8188   EVT VT = Op.getValueType();
8189   DebugLoc DL = Op.getDebugLoc();
8190
8191   // Save FP Control Word to stack slot
8192   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8193   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8194
8195
8196   MachineMemOperand *MMO =
8197    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8198                            MachineMemOperand::MOStore, 2, 2);
8199
8200   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8201   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8202                                           DAG.getVTList(MVT::Other),
8203                                           Ops, 2, MVT::i16, MMO);
8204
8205   // Load FP Control Word from stack slot
8206   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8207                             MachinePointerInfo(), false, false, 0);
8208
8209   // Transform as necessary
8210   SDValue CWD1 =
8211     DAG.getNode(ISD::SRL, DL, MVT::i16,
8212                 DAG.getNode(ISD::AND, DL, MVT::i16,
8213                             CWD, DAG.getConstant(0x800, MVT::i16)),
8214                 DAG.getConstant(11, MVT::i8));
8215   SDValue CWD2 =
8216     DAG.getNode(ISD::SRL, DL, MVT::i16,
8217                 DAG.getNode(ISD::AND, DL, MVT::i16,
8218                             CWD, DAG.getConstant(0x400, MVT::i16)),
8219                 DAG.getConstant(9, MVT::i8));
8220
8221   SDValue RetVal =
8222     DAG.getNode(ISD::AND, DL, MVT::i16,
8223                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8224                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8225                             DAG.getConstant(1, MVT::i16)),
8226                 DAG.getConstant(3, MVT::i16));
8227
8228
8229   return DAG.getNode((VT.getSizeInBits() < 16 ?
8230                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8231 }
8232
8233 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8234   EVT VT = Op.getValueType();
8235   EVT OpVT = VT;
8236   unsigned NumBits = VT.getSizeInBits();
8237   DebugLoc dl = Op.getDebugLoc();
8238
8239   Op = Op.getOperand(0);
8240   if (VT == MVT::i8) {
8241     // Zero extend to i32 since there is not an i8 bsr.
8242     OpVT = MVT::i32;
8243     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8244   }
8245
8246   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8247   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8248   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8249
8250   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8251   SDValue Ops[] = {
8252     Op,
8253     DAG.getConstant(NumBits+NumBits-1, OpVT),
8254     DAG.getConstant(X86::COND_E, MVT::i8),
8255     Op.getValue(1)
8256   };
8257   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8258
8259   // Finally xor with NumBits-1.
8260   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8261
8262   if (VT == MVT::i8)
8263     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8264   return Op;
8265 }
8266
8267 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8268   EVT VT = Op.getValueType();
8269   EVT OpVT = VT;
8270   unsigned NumBits = VT.getSizeInBits();
8271   DebugLoc dl = Op.getDebugLoc();
8272
8273   Op = Op.getOperand(0);
8274   if (VT == MVT::i8) {
8275     OpVT = MVT::i32;
8276     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8277   }
8278
8279   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8280   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8281   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8282
8283   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8284   SDValue Ops[] = {
8285     Op,
8286     DAG.getConstant(NumBits, OpVT),
8287     DAG.getConstant(X86::COND_E, MVT::i8),
8288     Op.getValue(1)
8289   };
8290   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8291
8292   if (VT == MVT::i8)
8293     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8294   return Op;
8295 }
8296
8297 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8298   EVT VT = Op.getValueType();
8299   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8300   DebugLoc dl = Op.getDebugLoc();
8301
8302   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8303   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8304   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8305   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8306   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8307   //
8308   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8309   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8310   //  return AloBlo + AloBhi + AhiBlo;
8311
8312   SDValue A = Op.getOperand(0);
8313   SDValue B = Op.getOperand(1);
8314
8315   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8316                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8317                        A, DAG.getConstant(32, MVT::i32));
8318   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8319                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8320                        B, DAG.getConstant(32, MVT::i32));
8321   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8322                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8323                        A, B);
8324   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8325                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8326                        A, Bhi);
8327   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8328                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8329                        Ahi, B);
8330   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8331                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8332                        AloBhi, DAG.getConstant(32, MVT::i32));
8333   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8334                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8335                        AhiBlo, DAG.getConstant(32, MVT::i32));
8336   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8337   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8338   return Res;
8339 }
8340
8341 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8342   EVT VT = Op.getValueType();
8343   DebugLoc dl = Op.getDebugLoc();
8344   SDValue R = Op.getOperand(0);
8345
8346   LLVMContext *Context = DAG.getContext();
8347
8348   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8349
8350   if (VT == MVT::v4i32) {
8351     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8352                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8353                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8354
8355     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8356
8357     std::vector<Constant*> CV(4, CI);
8358     Constant *C = ConstantVector::get(CV);
8359     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8360     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8361                                  MachinePointerInfo::getConstantPool(),
8362                                  false, false, 16);
8363
8364     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8365     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8366     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8367     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8368   }
8369   if (VT == MVT::v16i8) {
8370     // a = a << 5;
8371     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8372                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8373                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8374
8375     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8376     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8377
8378     std::vector<Constant*> CVM1(16, CM1);
8379     std::vector<Constant*> CVM2(16, CM2);
8380     Constant *C = ConstantVector::get(CVM1);
8381     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8382     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8383                             MachinePointerInfo::getConstantPool(),
8384                             false, false, 16);
8385
8386     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8387     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8388     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8389                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8390                     DAG.getConstant(4, MVT::i32));
8391     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8392                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8393                     R, M, Op);
8394     // a += a
8395     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8396
8397     C = ConstantVector::get(CVM2);
8398     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8399     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8400                     MachinePointerInfo::getConstantPool(),
8401                     false, false, 16);
8402
8403     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8404     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8405     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8406                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8407                     DAG.getConstant(2, MVT::i32));
8408     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8409                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8410                     R, M, Op);
8411     // a += a
8412     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8413
8414     // return pblendv(r, r+r, a);
8415     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8416                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8417                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8418     return R;
8419   }
8420   return SDValue();
8421 }
8422
8423 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8424   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8425   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8426   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8427   // has only one use.
8428   SDNode *N = Op.getNode();
8429   SDValue LHS = N->getOperand(0);
8430   SDValue RHS = N->getOperand(1);
8431   unsigned BaseOp = 0;
8432   unsigned Cond = 0;
8433   DebugLoc dl = Op.getDebugLoc();
8434
8435   switch (Op.getOpcode()) {
8436   default: llvm_unreachable("Unknown ovf instruction!");
8437   case ISD::SADDO:
8438     // A subtract of one will be selected as a INC. Note that INC doesn't
8439     // set CF, so we can't do this for UADDO.
8440     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8441       if (C->getAPIntValue() == 1) {
8442         BaseOp = X86ISD::INC;
8443         Cond = X86::COND_O;
8444         break;
8445       }
8446     BaseOp = X86ISD::ADD;
8447     Cond = X86::COND_O;
8448     break;
8449   case ISD::UADDO:
8450     BaseOp = X86ISD::ADD;
8451     Cond = X86::COND_B;
8452     break;
8453   case ISD::SSUBO:
8454     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8455     // set CF, so we can't do this for USUBO.
8456     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8457       if (C->getAPIntValue() == 1) {
8458         BaseOp = X86ISD::DEC;
8459         Cond = X86::COND_O;
8460         break;
8461       }
8462     BaseOp = X86ISD::SUB;
8463     Cond = X86::COND_O;
8464     break;
8465   case ISD::USUBO:
8466     BaseOp = X86ISD::SUB;
8467     Cond = X86::COND_B;
8468     break;
8469   case ISD::SMULO:
8470     BaseOp = X86ISD::SMUL;
8471     Cond = X86::COND_O;
8472     break;
8473   case ISD::UMULO:
8474     BaseOp = X86ISD::UMUL;
8475     Cond = X86::COND_B;
8476     break;
8477   }
8478
8479   // Also sets EFLAGS.
8480   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8481   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8482
8483   SDValue SetCC =
8484     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8485                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8486
8487   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8488   return Sum;
8489 }
8490
8491 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8492   DebugLoc dl = Op.getDebugLoc();
8493
8494   if (!Subtarget->hasSSE2()) {
8495     SDValue Chain = Op.getOperand(0);
8496     SDValue Zero = DAG.getConstant(0,
8497                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8498     SDValue Ops[] = {
8499       DAG.getRegister(X86::ESP, MVT::i32), // Base
8500       DAG.getTargetConstant(1, MVT::i8),   // Scale
8501       DAG.getRegister(0, MVT::i32),        // Index
8502       DAG.getTargetConstant(0, MVT::i32),  // Disp
8503       DAG.getRegister(0, MVT::i32),        // Segment.
8504       Zero,
8505       Chain
8506     };
8507     SDNode *Res =
8508       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8509                           array_lengthof(Ops));
8510     return SDValue(Res, 0);
8511   }
8512
8513   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8514   if (!isDev)
8515     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8516
8517   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8518   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8519   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8520   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8521
8522   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8523   if (!Op1 && !Op2 && !Op3 && Op4)
8524     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8525
8526   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8527   if (Op1 && !Op2 && !Op3 && !Op4)
8528     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8529
8530   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8531   //           (MFENCE)>;
8532   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8533 }
8534
8535 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8536   EVT T = Op.getValueType();
8537   DebugLoc DL = Op.getDebugLoc();
8538   unsigned Reg = 0;
8539   unsigned size = 0;
8540   switch(T.getSimpleVT().SimpleTy) {
8541   default:
8542     assert(false && "Invalid value type!");
8543   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8544   case MVT::i16: Reg = X86::AX;  size = 2; break;
8545   case MVT::i32: Reg = X86::EAX; size = 4; break;
8546   case MVT::i64:
8547     assert(Subtarget->is64Bit() && "Node not type legal!");
8548     Reg = X86::RAX; size = 8;
8549     break;
8550   }
8551   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8552                                     Op.getOperand(2), SDValue());
8553   SDValue Ops[] = { cpIn.getValue(0),
8554                     Op.getOperand(1),
8555                     Op.getOperand(3),
8556                     DAG.getTargetConstant(size, MVT::i8),
8557                     cpIn.getValue(1) };
8558   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8559   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8560   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8561                                            Ops, 5, T, MMO);
8562   SDValue cpOut =
8563     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8564   return cpOut;
8565 }
8566
8567 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8568                                                  SelectionDAG &DAG) const {
8569   assert(Subtarget->is64Bit() && "Result not type legalized?");
8570   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8571   SDValue TheChain = Op.getOperand(0);
8572   DebugLoc dl = Op.getDebugLoc();
8573   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8574   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8575   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8576                                    rax.getValue(2));
8577   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8578                             DAG.getConstant(32, MVT::i8));
8579   SDValue Ops[] = {
8580     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8581     rdx.getValue(1)
8582   };
8583   return DAG.getMergeValues(Ops, 2, dl);
8584 }
8585
8586 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8587                                             SelectionDAG &DAG) const {
8588   EVT SrcVT = Op.getOperand(0).getValueType();
8589   EVT DstVT = Op.getValueType();
8590   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8591           Subtarget->hasMMX() && !DisableMMX) &&
8592          "Unexpected custom BIT_CONVERT");
8593   assert((DstVT == MVT::i64 ||
8594           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8595          "Unexpected custom BIT_CONVERT");
8596   // i64 <=> MMX conversions are Legal.
8597   if (SrcVT==MVT::i64 && DstVT.isVector())
8598     return Op;
8599   if (DstVT==MVT::i64 && SrcVT.isVector())
8600     return Op;
8601   // MMX <=> MMX conversions are Legal.
8602   if (SrcVT.isVector() && DstVT.isVector())
8603     return Op;
8604   // All other conversions need to be expanded.
8605   return SDValue();
8606 }
8607 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8608   SDNode *Node = Op.getNode();
8609   DebugLoc dl = Node->getDebugLoc();
8610   EVT T = Node->getValueType(0);
8611   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8612                               DAG.getConstant(0, T), Node->getOperand(2));
8613   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8614                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8615                        Node->getOperand(0),
8616                        Node->getOperand(1), negOp,
8617                        cast<AtomicSDNode>(Node)->getSrcValue(),
8618                        cast<AtomicSDNode>(Node)->getAlignment());
8619 }
8620
8621 /// LowerOperation - Provide custom lowering hooks for some operations.
8622 ///
8623 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8624   switch (Op.getOpcode()) {
8625   default: llvm_unreachable("Should not custom lower this!");
8626   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8627   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8628   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8629   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8630   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8631   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8632   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8633   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8634   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8635   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8636   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8637   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8638   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8639   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8640   case ISD::SHL_PARTS:
8641   case ISD::SRA_PARTS:
8642   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8643   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8644   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8645   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8646   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8647   case ISD::FABS:               return LowerFABS(Op, DAG);
8648   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8649   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8650   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8651   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8652   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8653   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8654   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8655   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8656   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8657   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8658   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8659   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8660   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8661   case ISD::FRAME_TO_ARGS_OFFSET:
8662                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8663   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8664   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8665   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8666   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8667   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8668   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8669   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8670   case ISD::SHL:                return LowerSHL(Op, DAG);
8671   case ISD::SADDO:
8672   case ISD::UADDO:
8673   case ISD::SSUBO:
8674   case ISD::USUBO:
8675   case ISD::SMULO:
8676   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8677   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8678   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8679   }
8680 }
8681
8682 void X86TargetLowering::
8683 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8684                         SelectionDAG &DAG, unsigned NewOp) const {
8685   EVT T = Node->getValueType(0);
8686   DebugLoc dl = Node->getDebugLoc();
8687   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8688
8689   SDValue Chain = Node->getOperand(0);
8690   SDValue In1 = Node->getOperand(1);
8691   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8692                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8693   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8694                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8695   SDValue Ops[] = { Chain, In1, In2L, In2H };
8696   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8697   SDValue Result =
8698     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8699                             cast<MemSDNode>(Node)->getMemOperand());
8700   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8701   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8702   Results.push_back(Result.getValue(2));
8703 }
8704
8705 /// ReplaceNodeResults - Replace a node with an illegal result type
8706 /// with a new node built out of custom code.
8707 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8708                                            SmallVectorImpl<SDValue>&Results,
8709                                            SelectionDAG &DAG) const {
8710   DebugLoc dl = N->getDebugLoc();
8711   switch (N->getOpcode()) {
8712   default:
8713     assert(false && "Do not know how to custom type legalize this operation!");
8714     return;
8715   case ISD::FP_TO_SINT: {
8716     std::pair<SDValue,SDValue> Vals =
8717         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8718     SDValue FIST = Vals.first, StackSlot = Vals.second;
8719     if (FIST.getNode() != 0) {
8720       EVT VT = N->getValueType(0);
8721       // Return a load from the stack slot.
8722       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8723                                     MachinePointerInfo(), false, false, 0));
8724     }
8725     return;
8726   }
8727   case ISD::READCYCLECOUNTER: {
8728     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8729     SDValue TheChain = N->getOperand(0);
8730     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8731     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8732                                      rd.getValue(1));
8733     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8734                                      eax.getValue(2));
8735     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8736     SDValue Ops[] = { eax, edx };
8737     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8738     Results.push_back(edx.getValue(1));
8739     return;
8740   }
8741   case ISD::ATOMIC_CMP_SWAP: {
8742     EVT T = N->getValueType(0);
8743     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8744     SDValue cpInL, cpInH;
8745     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8746                         DAG.getConstant(0, MVT::i32));
8747     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8748                         DAG.getConstant(1, MVT::i32));
8749     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8750     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8751                              cpInL.getValue(1));
8752     SDValue swapInL, swapInH;
8753     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8754                           DAG.getConstant(0, MVT::i32));
8755     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8756                           DAG.getConstant(1, MVT::i32));
8757     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8758                                cpInH.getValue(1));
8759     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8760                                swapInL.getValue(1));
8761     SDValue Ops[] = { swapInH.getValue(0),
8762                       N->getOperand(1),
8763                       swapInH.getValue(1) };
8764     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8765     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
8766     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
8767                                              Ops, 3, T, MMO);
8768     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8769                                         MVT::i32, Result.getValue(1));
8770     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8771                                         MVT::i32, cpOutL.getValue(2));
8772     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8773     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8774     Results.push_back(cpOutH.getValue(1));
8775     return;
8776   }
8777   case ISD::ATOMIC_LOAD_ADD:
8778     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8779     return;
8780   case ISD::ATOMIC_LOAD_AND:
8781     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8782     return;
8783   case ISD::ATOMIC_LOAD_NAND:
8784     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8785     return;
8786   case ISD::ATOMIC_LOAD_OR:
8787     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8788     return;
8789   case ISD::ATOMIC_LOAD_SUB:
8790     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8791     return;
8792   case ISD::ATOMIC_LOAD_XOR:
8793     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8794     return;
8795   case ISD::ATOMIC_SWAP:
8796     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8797     return;
8798   }
8799 }
8800
8801 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8802   switch (Opcode) {
8803   default: return NULL;
8804   case X86ISD::BSF:                return "X86ISD::BSF";
8805   case X86ISD::BSR:                return "X86ISD::BSR";
8806   case X86ISD::SHLD:               return "X86ISD::SHLD";
8807   case X86ISD::SHRD:               return "X86ISD::SHRD";
8808   case X86ISD::FAND:               return "X86ISD::FAND";
8809   case X86ISD::FOR:                return "X86ISD::FOR";
8810   case X86ISD::FXOR:               return "X86ISD::FXOR";
8811   case X86ISD::FSRL:               return "X86ISD::FSRL";
8812   case X86ISD::FILD:               return "X86ISD::FILD";
8813   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8814   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8815   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8816   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8817   case X86ISD::FLD:                return "X86ISD::FLD";
8818   case X86ISD::FST:                return "X86ISD::FST";
8819   case X86ISD::CALL:               return "X86ISD::CALL";
8820   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8821   case X86ISD::BT:                 return "X86ISD::BT";
8822   case X86ISD::CMP:                return "X86ISD::CMP";
8823   case X86ISD::COMI:               return "X86ISD::COMI";
8824   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8825   case X86ISD::SETCC:              return "X86ISD::SETCC";
8826   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8827   case X86ISD::CMOV:               return "X86ISD::CMOV";
8828   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8829   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8830   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8831   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8832   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8833   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8834   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8835   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8836   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8837   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8838   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8839   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8840   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8841   case X86ISD::FMAX:               return "X86ISD::FMAX";
8842   case X86ISD::FMIN:               return "X86ISD::FMIN";
8843   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8844   case X86ISD::FRCP:               return "X86ISD::FRCP";
8845   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8846   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8847   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8848   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8849   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8850   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8851   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8852   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8853   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8854   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8855   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8856   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8857   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8858   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8859   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8860   case X86ISD::VSHL:               return "X86ISD::VSHL";
8861   case X86ISD::VSRL:               return "X86ISD::VSRL";
8862   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8863   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8864   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8865   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8866   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8867   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8868   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8869   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8870   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8871   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8872   case X86ISD::ADD:                return "X86ISD::ADD";
8873   case X86ISD::SUB:                return "X86ISD::SUB";
8874   case X86ISD::SMUL:               return "X86ISD::SMUL";
8875   case X86ISD::UMUL:               return "X86ISD::UMUL";
8876   case X86ISD::INC:                return "X86ISD::INC";
8877   case X86ISD::DEC:                return "X86ISD::DEC";
8878   case X86ISD::OR:                 return "X86ISD::OR";
8879   case X86ISD::XOR:                return "X86ISD::XOR";
8880   case X86ISD::AND:                return "X86ISD::AND";
8881   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8882   case X86ISD::PTEST:              return "X86ISD::PTEST";
8883   case X86ISD::TESTP:              return "X86ISD::TESTP";
8884   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8885   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8886   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8887   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8888   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8889   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8890   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8891   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8892   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8893   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8894   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8895   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8896   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8897   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8898   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8899   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8900   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8901   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8902   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8903   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8904   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8905   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8906   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8907   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8908   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8909   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8910   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8911   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8912   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8913   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8914   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8915   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8916   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8917   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8918   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
8919   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
8920   }
8921 }
8922
8923 // isLegalAddressingMode - Return true if the addressing mode represented
8924 // by AM is legal for this target, for a load/store of the specified type.
8925 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8926                                               const Type *Ty) const {
8927   // X86 supports extremely general addressing modes.
8928   CodeModel::Model M = getTargetMachine().getCodeModel();
8929   Reloc::Model R = getTargetMachine().getRelocationModel();
8930
8931   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8932   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8933     return false;
8934
8935   if (AM.BaseGV) {
8936     unsigned GVFlags =
8937       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8938
8939     // If a reference to this global requires an extra load, we can't fold it.
8940     if (isGlobalStubReference(GVFlags))
8941       return false;
8942
8943     // If BaseGV requires a register for the PIC base, we cannot also have a
8944     // BaseReg specified.
8945     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8946       return false;
8947
8948     // If lower 4G is not available, then we must use rip-relative addressing.
8949     if ((M != CodeModel::Small || R != Reloc::Static) &&
8950         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8951       return false;
8952   }
8953
8954   switch (AM.Scale) {
8955   case 0:
8956   case 1:
8957   case 2:
8958   case 4:
8959   case 8:
8960     // These scales always work.
8961     break;
8962   case 3:
8963   case 5:
8964   case 9:
8965     // These scales are formed with basereg+scalereg.  Only accept if there is
8966     // no basereg yet.
8967     if (AM.HasBaseReg)
8968       return false;
8969     break;
8970   default:  // Other stuff never works.
8971     return false;
8972   }
8973
8974   return true;
8975 }
8976
8977
8978 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8979   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8980     return false;
8981   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8982   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8983   if (NumBits1 <= NumBits2)
8984     return false;
8985   return true;
8986 }
8987
8988 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8989   if (!VT1.isInteger() || !VT2.isInteger())
8990     return false;
8991   unsigned NumBits1 = VT1.getSizeInBits();
8992   unsigned NumBits2 = VT2.getSizeInBits();
8993   if (NumBits1 <= NumBits2)
8994     return false;
8995   return true;
8996 }
8997
8998 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8999   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9000   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9001 }
9002
9003 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9004   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9005   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9006 }
9007
9008 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9009   // i16 instructions are longer (0x66 prefix) and potentially slower.
9010   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9011 }
9012
9013 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9014 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9015 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9016 /// are assumed to be legal.
9017 bool
9018 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9019                                       EVT VT) const {
9020   // Very little shuffling can be done for 64-bit vectors right now.
9021   if (VT.getSizeInBits() == 64)
9022     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9023
9024   // FIXME: pshufb, blends, shifts.
9025   return (VT.getVectorNumElements() == 2 ||
9026           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9027           isMOVLMask(M, VT) ||
9028           isSHUFPMask(M, VT) ||
9029           isPSHUFDMask(M, VT) ||
9030           isPSHUFHWMask(M, VT) ||
9031           isPSHUFLWMask(M, VT) ||
9032           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9033           isUNPCKLMask(M, VT) ||
9034           isUNPCKHMask(M, VT) ||
9035           isUNPCKL_v_undef_Mask(M, VT) ||
9036           isUNPCKH_v_undef_Mask(M, VT));
9037 }
9038
9039 bool
9040 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9041                                           EVT VT) const {
9042   unsigned NumElts = VT.getVectorNumElements();
9043   // FIXME: This collection of masks seems suspect.
9044   if (NumElts == 2)
9045     return true;
9046   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9047     return (isMOVLMask(Mask, VT)  ||
9048             isCommutedMOVLMask(Mask, VT, true) ||
9049             isSHUFPMask(Mask, VT) ||
9050             isCommutedSHUFPMask(Mask, VT));
9051   }
9052   return false;
9053 }
9054
9055 //===----------------------------------------------------------------------===//
9056 //                           X86 Scheduler Hooks
9057 //===----------------------------------------------------------------------===//
9058
9059 // private utility function
9060 MachineBasicBlock *
9061 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9062                                                        MachineBasicBlock *MBB,
9063                                                        unsigned regOpc,
9064                                                        unsigned immOpc,
9065                                                        unsigned LoadOpc,
9066                                                        unsigned CXchgOpc,
9067                                                        unsigned notOpc,
9068                                                        unsigned EAXreg,
9069                                                        TargetRegisterClass *RC,
9070                                                        bool invSrc) const {
9071   // For the atomic bitwise operator, we generate
9072   //   thisMBB:
9073   //   newMBB:
9074   //     ld  t1 = [bitinstr.addr]
9075   //     op  t2 = t1, [bitinstr.val]
9076   //     mov EAX = t1
9077   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9078   //     bz  newMBB
9079   //     fallthrough -->nextMBB
9080   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9081   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9082   MachineFunction::iterator MBBIter = MBB;
9083   ++MBBIter;
9084
9085   /// First build the CFG
9086   MachineFunction *F = MBB->getParent();
9087   MachineBasicBlock *thisMBB = MBB;
9088   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9089   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9090   F->insert(MBBIter, newMBB);
9091   F->insert(MBBIter, nextMBB);
9092
9093   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9094   nextMBB->splice(nextMBB->begin(), thisMBB,
9095                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9096                   thisMBB->end());
9097   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9098
9099   // Update thisMBB to fall through to newMBB
9100   thisMBB->addSuccessor(newMBB);
9101
9102   // newMBB jumps to itself and fall through to nextMBB
9103   newMBB->addSuccessor(nextMBB);
9104   newMBB->addSuccessor(newMBB);
9105
9106   // Insert instructions into newMBB based on incoming instruction
9107   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9108          "unexpected number of operands");
9109   DebugLoc dl = bInstr->getDebugLoc();
9110   MachineOperand& destOper = bInstr->getOperand(0);
9111   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9112   int numArgs = bInstr->getNumOperands() - 1;
9113   for (int i=0; i < numArgs; ++i)
9114     argOpers[i] = &bInstr->getOperand(i+1);
9115
9116   // x86 address has 4 operands: base, index, scale, and displacement
9117   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9118   int valArgIndx = lastAddrIndx + 1;
9119
9120   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9121   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9122   for (int i=0; i <= lastAddrIndx; ++i)
9123     (*MIB).addOperand(*argOpers[i]);
9124
9125   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9126   if (invSrc) {
9127     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9128   }
9129   else
9130     tt = t1;
9131
9132   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9133   assert((argOpers[valArgIndx]->isReg() ||
9134           argOpers[valArgIndx]->isImm()) &&
9135          "invalid operand");
9136   if (argOpers[valArgIndx]->isReg())
9137     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9138   else
9139     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9140   MIB.addReg(tt);
9141   (*MIB).addOperand(*argOpers[valArgIndx]);
9142
9143   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9144   MIB.addReg(t1);
9145
9146   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9147   for (int i=0; i <= lastAddrIndx; ++i)
9148     (*MIB).addOperand(*argOpers[i]);
9149   MIB.addReg(t2);
9150   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9151   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9152                     bInstr->memoperands_end());
9153
9154   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9155   MIB.addReg(EAXreg);
9156
9157   // insert branch
9158   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9159
9160   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9161   return nextMBB;
9162 }
9163
9164 // private utility function:  64 bit atomics on 32 bit host.
9165 MachineBasicBlock *
9166 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9167                                                        MachineBasicBlock *MBB,
9168                                                        unsigned regOpcL,
9169                                                        unsigned regOpcH,
9170                                                        unsigned immOpcL,
9171                                                        unsigned immOpcH,
9172                                                        bool invSrc) const {
9173   // For the atomic bitwise operator, we generate
9174   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9175   //     ld t1,t2 = [bitinstr.addr]
9176   //   newMBB:
9177   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9178   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9179   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9180   //     mov ECX, EBX <- t5, t6
9181   //     mov EAX, EDX <- t1, t2
9182   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9183   //     mov t3, t4 <- EAX, EDX
9184   //     bz  newMBB
9185   //     result in out1, out2
9186   //     fallthrough -->nextMBB
9187
9188   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9189   const unsigned LoadOpc = X86::MOV32rm;
9190   const unsigned NotOpc = X86::NOT32r;
9191   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9192   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9193   MachineFunction::iterator MBBIter = MBB;
9194   ++MBBIter;
9195
9196   /// First build the CFG
9197   MachineFunction *F = MBB->getParent();
9198   MachineBasicBlock *thisMBB = MBB;
9199   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9200   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9201   F->insert(MBBIter, newMBB);
9202   F->insert(MBBIter, nextMBB);
9203
9204   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9205   nextMBB->splice(nextMBB->begin(), thisMBB,
9206                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9207                   thisMBB->end());
9208   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9209
9210   // Update thisMBB to fall through to newMBB
9211   thisMBB->addSuccessor(newMBB);
9212
9213   // newMBB jumps to itself and fall through to nextMBB
9214   newMBB->addSuccessor(nextMBB);
9215   newMBB->addSuccessor(newMBB);
9216
9217   DebugLoc dl = bInstr->getDebugLoc();
9218   // Insert instructions into newMBB based on incoming instruction
9219   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9220   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9221          "unexpected number of operands");
9222   MachineOperand& dest1Oper = bInstr->getOperand(0);
9223   MachineOperand& dest2Oper = bInstr->getOperand(1);
9224   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9225   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9226     argOpers[i] = &bInstr->getOperand(i+2);
9227
9228     // We use some of the operands multiple times, so conservatively just
9229     // clear any kill flags that might be present.
9230     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9231       argOpers[i]->setIsKill(false);
9232   }
9233
9234   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9235   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9236
9237   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9238   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9239   for (int i=0; i <= lastAddrIndx; ++i)
9240     (*MIB).addOperand(*argOpers[i]);
9241   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9242   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9243   // add 4 to displacement.
9244   for (int i=0; i <= lastAddrIndx-2; ++i)
9245     (*MIB).addOperand(*argOpers[i]);
9246   MachineOperand newOp3 = *(argOpers[3]);
9247   if (newOp3.isImm())
9248     newOp3.setImm(newOp3.getImm()+4);
9249   else
9250     newOp3.setOffset(newOp3.getOffset()+4);
9251   (*MIB).addOperand(newOp3);
9252   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9253
9254   // t3/4 are defined later, at the bottom of the loop
9255   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9256   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9257   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9258     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9259   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9260     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9261
9262   // The subsequent operations should be using the destination registers of
9263   //the PHI instructions.
9264   if (invSrc) {
9265     t1 = F->getRegInfo().createVirtualRegister(RC);
9266     t2 = F->getRegInfo().createVirtualRegister(RC);
9267     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9268     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9269   } else {
9270     t1 = dest1Oper.getReg();
9271     t2 = dest2Oper.getReg();
9272   }
9273
9274   int valArgIndx = lastAddrIndx + 1;
9275   assert((argOpers[valArgIndx]->isReg() ||
9276           argOpers[valArgIndx]->isImm()) &&
9277          "invalid operand");
9278   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9279   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9280   if (argOpers[valArgIndx]->isReg())
9281     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9282   else
9283     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9284   if (regOpcL != X86::MOV32rr)
9285     MIB.addReg(t1);
9286   (*MIB).addOperand(*argOpers[valArgIndx]);
9287   assert(argOpers[valArgIndx + 1]->isReg() ==
9288          argOpers[valArgIndx]->isReg());
9289   assert(argOpers[valArgIndx + 1]->isImm() ==
9290          argOpers[valArgIndx]->isImm());
9291   if (argOpers[valArgIndx + 1]->isReg())
9292     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9293   else
9294     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9295   if (regOpcH != X86::MOV32rr)
9296     MIB.addReg(t2);
9297   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9298
9299   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9300   MIB.addReg(t1);
9301   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9302   MIB.addReg(t2);
9303
9304   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9305   MIB.addReg(t5);
9306   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9307   MIB.addReg(t6);
9308
9309   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9310   for (int i=0; i <= lastAddrIndx; ++i)
9311     (*MIB).addOperand(*argOpers[i]);
9312
9313   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9314   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9315                     bInstr->memoperands_end());
9316
9317   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9318   MIB.addReg(X86::EAX);
9319   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9320   MIB.addReg(X86::EDX);
9321
9322   // insert branch
9323   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9324
9325   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9326   return nextMBB;
9327 }
9328
9329 // private utility function
9330 MachineBasicBlock *
9331 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9332                                                       MachineBasicBlock *MBB,
9333                                                       unsigned cmovOpc) const {
9334   // For the atomic min/max operator, we generate
9335   //   thisMBB:
9336   //   newMBB:
9337   //     ld t1 = [min/max.addr]
9338   //     mov t2 = [min/max.val]
9339   //     cmp  t1, t2
9340   //     cmov[cond] t2 = t1
9341   //     mov EAX = t1
9342   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9343   //     bz   newMBB
9344   //     fallthrough -->nextMBB
9345   //
9346   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9347   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9348   MachineFunction::iterator MBBIter = MBB;
9349   ++MBBIter;
9350
9351   /// First build the CFG
9352   MachineFunction *F = MBB->getParent();
9353   MachineBasicBlock *thisMBB = MBB;
9354   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9355   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9356   F->insert(MBBIter, newMBB);
9357   F->insert(MBBIter, nextMBB);
9358
9359   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9360   nextMBB->splice(nextMBB->begin(), thisMBB,
9361                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9362                   thisMBB->end());
9363   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9364
9365   // Update thisMBB to fall through to newMBB
9366   thisMBB->addSuccessor(newMBB);
9367
9368   // newMBB jumps to newMBB and fall through to nextMBB
9369   newMBB->addSuccessor(nextMBB);
9370   newMBB->addSuccessor(newMBB);
9371
9372   DebugLoc dl = mInstr->getDebugLoc();
9373   // Insert instructions into newMBB based on incoming instruction
9374   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9375          "unexpected number of operands");
9376   MachineOperand& destOper = mInstr->getOperand(0);
9377   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9378   int numArgs = mInstr->getNumOperands() - 1;
9379   for (int i=0; i < numArgs; ++i)
9380     argOpers[i] = &mInstr->getOperand(i+1);
9381
9382   // x86 address has 4 operands: base, index, scale, and displacement
9383   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9384   int valArgIndx = lastAddrIndx + 1;
9385
9386   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9387   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9388   for (int i=0; i <= lastAddrIndx; ++i)
9389     (*MIB).addOperand(*argOpers[i]);
9390
9391   // We only support register and immediate values
9392   assert((argOpers[valArgIndx]->isReg() ||
9393           argOpers[valArgIndx]->isImm()) &&
9394          "invalid operand");
9395
9396   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9397   if (argOpers[valArgIndx]->isReg())
9398     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9399   else
9400     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9401   (*MIB).addOperand(*argOpers[valArgIndx]);
9402
9403   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9404   MIB.addReg(t1);
9405
9406   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9407   MIB.addReg(t1);
9408   MIB.addReg(t2);
9409
9410   // Generate movc
9411   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9412   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9413   MIB.addReg(t2);
9414   MIB.addReg(t1);
9415
9416   // Cmp and exchange if none has modified the memory location
9417   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9418   for (int i=0; i <= lastAddrIndx; ++i)
9419     (*MIB).addOperand(*argOpers[i]);
9420   MIB.addReg(t3);
9421   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9422   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9423                     mInstr->memoperands_end());
9424
9425   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9426   MIB.addReg(X86::EAX);
9427
9428   // insert branch
9429   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9430
9431   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9432   return nextMBB;
9433 }
9434
9435 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9436 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9437 // in the .td file.
9438 MachineBasicBlock *
9439 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9440                             unsigned numArgs, bool memArg) const {
9441
9442   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9443          "Target must have SSE4.2 or AVX features enabled");
9444
9445   DebugLoc dl = MI->getDebugLoc();
9446   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9447
9448   unsigned Opc;
9449
9450   if (!Subtarget->hasAVX()) {
9451     if (memArg)
9452       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9453     else
9454       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9455   } else {
9456     if (memArg)
9457       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9458     else
9459       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9460   }
9461
9462   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9463
9464   for (unsigned i = 0; i < numArgs; ++i) {
9465     MachineOperand &Op = MI->getOperand(i+1);
9466
9467     if (!(Op.isReg() && Op.isImplicit()))
9468       MIB.addOperand(Op);
9469   }
9470
9471   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9472     .addReg(X86::XMM0);
9473
9474   MI->eraseFromParent();
9475
9476   return BB;
9477 }
9478
9479 MachineBasicBlock *
9480 X86TargetLowering::EmitVAARG64WithCustomInserter(
9481                    MachineInstr *MI,
9482                    MachineBasicBlock *MBB) const {
9483   // Emit va_arg instruction on X86-64.
9484
9485   // Operands to this pseudo-instruction:
9486   // 0  ) Output        : destination address (reg)
9487   // 1-5) Input         : va_list address (addr, i64mem)
9488   // 6  ) ArgSize       : Size (in bytes) of vararg type
9489   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9490   // 8  ) Align         : Alignment of type
9491   // 9  ) EFLAGS (implicit-def)
9492
9493   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9494   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9495
9496   unsigned DestReg = MI->getOperand(0).getReg();
9497   MachineOperand &Base = MI->getOperand(1);
9498   MachineOperand &Scale = MI->getOperand(2);
9499   MachineOperand &Index = MI->getOperand(3);
9500   MachineOperand &Disp = MI->getOperand(4);
9501   MachineOperand &Segment = MI->getOperand(5);
9502   unsigned ArgSize = MI->getOperand(6).getImm();
9503   unsigned ArgMode = MI->getOperand(7).getImm();
9504   unsigned Align = MI->getOperand(8).getImm();
9505
9506   // Memory Reference
9507   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9508   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9509   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9510
9511   // Machine Information
9512   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9513   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9514   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9515   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9516   DebugLoc DL = MI->getDebugLoc();
9517
9518   // struct va_list {
9519   //   i32   gp_offset
9520   //   i32   fp_offset
9521   //   i64   overflow_area (address)
9522   //   i64   reg_save_area (address)
9523   // }
9524   // sizeof(va_list) = 24
9525   // alignment(va_list) = 8
9526
9527   unsigned TotalNumIntRegs = 6;
9528   unsigned TotalNumXMMRegs = 8;
9529   bool UseGPOffset = (ArgMode == 1);
9530   bool UseFPOffset = (ArgMode == 2);
9531   unsigned MaxOffset = TotalNumIntRegs * 8 +
9532                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9533
9534   /* Align ArgSize to a multiple of 8 */
9535   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9536   bool NeedsAlign = (Align > 8);
9537
9538   MachineBasicBlock *thisMBB = MBB;
9539   MachineBasicBlock *overflowMBB;
9540   MachineBasicBlock *offsetMBB;
9541   MachineBasicBlock *endMBB;
9542
9543   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
9544   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
9545   unsigned OffsetReg = 0;
9546
9547   if (!UseGPOffset && !UseFPOffset) {
9548     // If we only pull from the overflow region, we don't create a branch.
9549     // We don't need to alter control flow.
9550     OffsetDestReg = 0; // unused
9551     OverflowDestReg = DestReg;
9552
9553     offsetMBB = NULL;
9554     overflowMBB = thisMBB;
9555     endMBB = thisMBB;
9556   } else {
9557     // First emit code to check if gp_offset (or fp_offset) is below the bound.
9558     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
9559     // If not, pull from overflow_area. (branch to overflowMBB)
9560     //
9561     //       thisMBB
9562     //         |     .
9563     //         |        .
9564     //     offsetMBB   overflowMBB
9565     //         |        .
9566     //         |     .
9567     //        endMBB
9568
9569     // Registers for the PHI in endMBB
9570     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
9571     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
9572
9573     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9574     MachineFunction *MF = MBB->getParent();
9575     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9576     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9577     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9578
9579     MachineFunction::iterator MBBIter = MBB;
9580     ++MBBIter;
9581
9582     // Insert the new basic blocks
9583     MF->insert(MBBIter, offsetMBB);
9584     MF->insert(MBBIter, overflowMBB);
9585     MF->insert(MBBIter, endMBB);
9586
9587     // Transfer the remainder of MBB and its successor edges to endMBB.
9588     endMBB->splice(endMBB->begin(), thisMBB,
9589                     llvm::next(MachineBasicBlock::iterator(MI)),
9590                     thisMBB->end());
9591     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9592
9593     // Make offsetMBB and overflowMBB successors of thisMBB
9594     thisMBB->addSuccessor(offsetMBB);
9595     thisMBB->addSuccessor(overflowMBB);
9596
9597     // endMBB is a successor of both offsetMBB and overflowMBB
9598     offsetMBB->addSuccessor(endMBB);
9599     overflowMBB->addSuccessor(endMBB);
9600
9601     // Load the offset value into a register
9602     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9603     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
9604       .addOperand(Base)
9605       .addOperand(Scale)
9606       .addOperand(Index)
9607       .addDisp(Disp, UseFPOffset ? 4 : 0)
9608       .addOperand(Segment)
9609       .setMemRefs(MMOBegin, MMOEnd);
9610
9611     // Check if there is enough room left to pull this argument.
9612     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
9613       .addReg(OffsetReg)
9614       .addImm(MaxOffset + 8 - ArgSizeA8);
9615
9616     // Branch to "overflowMBB" if offset >= max
9617     // Fall through to "offsetMBB" otherwise
9618     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
9619       .addMBB(overflowMBB);
9620   }
9621
9622   // In offsetMBB, emit code to use the reg_save_area.
9623   if (offsetMBB) {
9624     assert(OffsetReg != 0);
9625
9626     // Read the reg_save_area address.
9627     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
9628     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
9629       .addOperand(Base)
9630       .addOperand(Scale)
9631       .addOperand(Index)
9632       .addDisp(Disp, 16)
9633       .addOperand(Segment)
9634       .setMemRefs(MMOBegin, MMOEnd);
9635
9636     // Zero-extend the offset
9637     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
9638       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
9639         .addImm(0)
9640         .addReg(OffsetReg)
9641         .addImm(X86::sub_32bit);
9642
9643     // Add the offset to the reg_save_area to get the final address.
9644     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
9645       .addReg(OffsetReg64)
9646       .addReg(RegSaveReg);
9647
9648     // Compute the offset for the next argument
9649     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9650     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
9651       .addReg(OffsetReg)
9652       .addImm(UseFPOffset ? 16 : 8);
9653
9654     // Store it back into the va_list.
9655     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
9656       .addOperand(Base)
9657       .addOperand(Scale)
9658       .addOperand(Index)
9659       .addDisp(Disp, UseFPOffset ? 4 : 0)
9660       .addOperand(Segment)
9661       .addReg(NextOffsetReg)
9662       .setMemRefs(MMOBegin, MMOEnd);
9663
9664     // Jump to endMBB
9665     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
9666       .addMBB(endMBB);
9667   }
9668
9669   //
9670   // Emit code to use overflow area
9671   //
9672
9673   // Load the overflow_area address into a register.
9674   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
9675   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
9676     .addOperand(Base)
9677     .addOperand(Scale)
9678     .addOperand(Index)
9679     .addDisp(Disp, 8)
9680     .addOperand(Segment)
9681     .setMemRefs(MMOBegin, MMOEnd);
9682
9683   // If we need to align it, do so. Otherwise, just copy the address
9684   // to OverflowDestReg.
9685   if (NeedsAlign) {
9686     // Align the overflow address
9687     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
9688     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
9689
9690     // aligned_addr = (addr + (align-1)) & ~(align-1)
9691     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
9692       .addReg(OverflowAddrReg)
9693       .addImm(Align-1);
9694
9695     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
9696       .addReg(TmpReg)
9697       .addImm(~(uint64_t)(Align-1));
9698   } else {
9699     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
9700       .addReg(OverflowAddrReg);
9701   }
9702
9703   // Compute the next overflow address after this argument.
9704   // (the overflow address should be kept 8-byte aligned)
9705   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
9706   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
9707     .addReg(OverflowDestReg)
9708     .addImm(ArgSizeA8);
9709
9710   // Store the new overflow address.
9711   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
9712     .addOperand(Base)
9713     .addOperand(Scale)
9714     .addOperand(Index)
9715     .addDisp(Disp, 8)
9716     .addOperand(Segment)
9717     .addReg(NextAddrReg)
9718     .setMemRefs(MMOBegin, MMOEnd);
9719
9720   // If we branched, emit the PHI to the front of endMBB.
9721   if (offsetMBB) {
9722     BuildMI(*endMBB, endMBB->begin(), DL,
9723             TII->get(X86::PHI), DestReg)
9724       .addReg(OffsetDestReg).addMBB(offsetMBB)
9725       .addReg(OverflowDestReg).addMBB(overflowMBB);
9726   }
9727
9728   // Erase the pseudo instruction
9729   MI->eraseFromParent();
9730
9731   return endMBB;
9732 }
9733
9734 MachineBasicBlock *
9735 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9736                                                  MachineInstr *MI,
9737                                                  MachineBasicBlock *MBB) const {
9738   // Emit code to save XMM registers to the stack. The ABI says that the
9739   // number of registers to save is given in %al, so it's theoretically
9740   // possible to do an indirect jump trick to avoid saving all of them,
9741   // however this code takes a simpler approach and just executes all
9742   // of the stores if %al is non-zero. It's less code, and it's probably
9743   // easier on the hardware branch predictor, and stores aren't all that
9744   // expensive anyway.
9745
9746   // Create the new basic blocks. One block contains all the XMM stores,
9747   // and one block is the final destination regardless of whether any
9748   // stores were performed.
9749   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9750   MachineFunction *F = MBB->getParent();
9751   MachineFunction::iterator MBBIter = MBB;
9752   ++MBBIter;
9753   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9754   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9755   F->insert(MBBIter, XMMSaveMBB);
9756   F->insert(MBBIter, EndMBB);
9757
9758   // Transfer the remainder of MBB and its successor edges to EndMBB.
9759   EndMBB->splice(EndMBB->begin(), MBB,
9760                  llvm::next(MachineBasicBlock::iterator(MI)),
9761                  MBB->end());
9762   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9763
9764   // The original block will now fall through to the XMM save block.
9765   MBB->addSuccessor(XMMSaveMBB);
9766   // The XMMSaveMBB will fall through to the end block.
9767   XMMSaveMBB->addSuccessor(EndMBB);
9768
9769   // Now add the instructions.
9770   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9771   DebugLoc DL = MI->getDebugLoc();
9772
9773   unsigned CountReg = MI->getOperand(0).getReg();
9774   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9775   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9776
9777   if (!Subtarget->isTargetWin64()) {
9778     // If %al is 0, branch around the XMM save block.
9779     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9780     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9781     MBB->addSuccessor(EndMBB);
9782   }
9783
9784   // In the XMM save block, save all the XMM argument registers.
9785   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9786     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9787     MachineMemOperand *MMO =
9788       F->getMachineMemOperand(
9789           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9790         MachineMemOperand::MOStore,
9791         /*Size=*/16, /*Align=*/16);
9792     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9793       .addFrameIndex(RegSaveFrameIndex)
9794       .addImm(/*Scale=*/1)
9795       .addReg(/*IndexReg=*/0)
9796       .addImm(/*Disp=*/Offset)
9797       .addReg(/*Segment=*/0)
9798       .addReg(MI->getOperand(i).getReg())
9799       .addMemOperand(MMO);
9800   }
9801
9802   MI->eraseFromParent();   // The pseudo instruction is gone now.
9803
9804   return EndMBB;
9805 }
9806
9807 MachineBasicBlock *
9808 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9809                                      MachineBasicBlock *BB) const {
9810   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9811   DebugLoc DL = MI->getDebugLoc();
9812
9813   // To "insert" a SELECT_CC instruction, we actually have to insert the
9814   // diamond control-flow pattern.  The incoming instruction knows the
9815   // destination vreg to set, the condition code register to branch on, the
9816   // true/false values to select between, and a branch opcode to use.
9817   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9818   MachineFunction::iterator It = BB;
9819   ++It;
9820
9821   //  thisMBB:
9822   //  ...
9823   //   TrueVal = ...
9824   //   cmpTY ccX, r1, r2
9825   //   bCC copy1MBB
9826   //   fallthrough --> copy0MBB
9827   MachineBasicBlock *thisMBB = BB;
9828   MachineFunction *F = BB->getParent();
9829   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9830   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9831   F->insert(It, copy0MBB);
9832   F->insert(It, sinkMBB);
9833
9834   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9835   // live into the sink and copy blocks.
9836   const MachineFunction *MF = BB->getParent();
9837   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9838   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9839
9840   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9841     const MachineOperand &MO = MI->getOperand(I);
9842     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9843     unsigned Reg = MO.getReg();
9844     if (Reg != X86::EFLAGS) continue;
9845     copy0MBB->addLiveIn(Reg);
9846     sinkMBB->addLiveIn(Reg);
9847   }
9848
9849   // Transfer the remainder of BB and its successor edges to sinkMBB.
9850   sinkMBB->splice(sinkMBB->begin(), BB,
9851                   llvm::next(MachineBasicBlock::iterator(MI)),
9852                   BB->end());
9853   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9854
9855   // Add the true and fallthrough blocks as its successors.
9856   BB->addSuccessor(copy0MBB);
9857   BB->addSuccessor(sinkMBB);
9858
9859   // Create the conditional branch instruction.
9860   unsigned Opc =
9861     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9862   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9863
9864   //  copy0MBB:
9865   //   %FalseValue = ...
9866   //   # fallthrough to sinkMBB
9867   copy0MBB->addSuccessor(sinkMBB);
9868
9869   //  sinkMBB:
9870   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9871   //  ...
9872   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9873           TII->get(X86::PHI), MI->getOperand(0).getReg())
9874     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9875     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9876
9877   MI->eraseFromParent();   // The pseudo instruction is gone now.
9878   return sinkMBB;
9879 }
9880
9881 MachineBasicBlock *
9882 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
9883                                           MachineBasicBlock *BB) const {
9884   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9885   DebugLoc DL = MI->getDebugLoc();
9886
9887   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9888   // non-trivial part is impdef of ESP.
9889   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9890   // mingw-w64.
9891
9892   const char *StackProbeSymbol =
9893       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
9894
9895   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9896     .addExternalSymbol(StackProbeSymbol)
9897     .addReg(X86::EAX, RegState::Implicit)
9898     .addReg(X86::ESP, RegState::Implicit)
9899     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9900     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9901     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9902
9903   MI->eraseFromParent();   // The pseudo instruction is gone now.
9904   return BB;
9905 }
9906
9907 MachineBasicBlock *
9908 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9909                                       MachineBasicBlock *BB) const {
9910   // This is pretty easy.  We're taking the value that we received from
9911   // our load from the relocation, sticking it in either RDI (x86-64)
9912   // or EAX and doing an indirect call.  The return value will then
9913   // be in the normal return register.
9914   const X86InstrInfo *TII
9915     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9916   DebugLoc DL = MI->getDebugLoc();
9917   MachineFunction *F = BB->getParent();
9918
9919   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
9920   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9921
9922   if (Subtarget->is64Bit()) {
9923     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9924                                       TII->get(X86::MOV64rm), X86::RDI)
9925     .addReg(X86::RIP)
9926     .addImm(0).addReg(0)
9927     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9928                       MI->getOperand(3).getTargetFlags())
9929     .addReg(0);
9930     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
9931     addDirectMem(MIB, X86::RDI);
9932   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9933     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9934                                       TII->get(X86::MOV32rm), X86::EAX)
9935     .addReg(0)
9936     .addImm(0).addReg(0)
9937     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9938                       MI->getOperand(3).getTargetFlags())
9939     .addReg(0);
9940     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9941     addDirectMem(MIB, X86::EAX);
9942   } else {
9943     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9944                                       TII->get(X86::MOV32rm), X86::EAX)
9945     .addReg(TII->getGlobalBaseReg(F))
9946     .addImm(0).addReg(0)
9947     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9948                       MI->getOperand(3).getTargetFlags())
9949     .addReg(0);
9950     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9951     addDirectMem(MIB, X86::EAX);
9952   }
9953
9954   MI->eraseFromParent(); // The pseudo instruction is gone now.
9955   return BB;
9956 }
9957
9958 MachineBasicBlock *
9959 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9960                                                MachineBasicBlock *BB) const {
9961   switch (MI->getOpcode()) {
9962   default: assert(false && "Unexpected instr type to insert");
9963   case X86::WIN_ALLOCA:
9964     return EmitLoweredWinAlloca(MI, BB);
9965   case X86::TLSCall_32:
9966   case X86::TLSCall_64:
9967     return EmitLoweredTLSCall(MI, BB);
9968   case X86::CMOV_GR8:
9969   case X86::CMOV_FR32:
9970   case X86::CMOV_FR64:
9971   case X86::CMOV_V4F32:
9972   case X86::CMOV_V2F64:
9973   case X86::CMOV_V2I64:
9974   case X86::CMOV_GR16:
9975   case X86::CMOV_GR32:
9976   case X86::CMOV_RFP32:
9977   case X86::CMOV_RFP64:
9978   case X86::CMOV_RFP80:
9979     return EmitLoweredSelect(MI, BB);
9980
9981   case X86::FP32_TO_INT16_IN_MEM:
9982   case X86::FP32_TO_INT32_IN_MEM:
9983   case X86::FP32_TO_INT64_IN_MEM:
9984   case X86::FP64_TO_INT16_IN_MEM:
9985   case X86::FP64_TO_INT32_IN_MEM:
9986   case X86::FP64_TO_INT64_IN_MEM:
9987   case X86::FP80_TO_INT16_IN_MEM:
9988   case X86::FP80_TO_INT32_IN_MEM:
9989   case X86::FP80_TO_INT64_IN_MEM: {
9990     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9991     DebugLoc DL = MI->getDebugLoc();
9992
9993     // Change the floating point control register to use "round towards zero"
9994     // mode when truncating to an integer value.
9995     MachineFunction *F = BB->getParent();
9996     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9997     addFrameReference(BuildMI(*BB, MI, DL,
9998                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9999
10000     // Load the old value of the high byte of the control word...
10001     unsigned OldCW =
10002       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10003     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10004                       CWFrameIdx);
10005
10006     // Set the high part to be round to zero...
10007     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10008       .addImm(0xC7F);
10009
10010     // Reload the modified control word now...
10011     addFrameReference(BuildMI(*BB, MI, DL,
10012                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10013
10014     // Restore the memory image of control word to original value
10015     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10016       .addReg(OldCW);
10017
10018     // Get the X86 opcode to use.
10019     unsigned Opc;
10020     switch (MI->getOpcode()) {
10021     default: llvm_unreachable("illegal opcode!");
10022     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10023     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10024     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10025     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10026     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10027     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10028     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10029     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10030     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10031     }
10032
10033     X86AddressMode AM;
10034     MachineOperand &Op = MI->getOperand(0);
10035     if (Op.isReg()) {
10036       AM.BaseType = X86AddressMode::RegBase;
10037       AM.Base.Reg = Op.getReg();
10038     } else {
10039       AM.BaseType = X86AddressMode::FrameIndexBase;
10040       AM.Base.FrameIndex = Op.getIndex();
10041     }
10042     Op = MI->getOperand(1);
10043     if (Op.isImm())
10044       AM.Scale = Op.getImm();
10045     Op = MI->getOperand(2);
10046     if (Op.isImm())
10047       AM.IndexReg = Op.getImm();
10048     Op = MI->getOperand(3);
10049     if (Op.isGlobal()) {
10050       AM.GV = Op.getGlobal();
10051     } else {
10052       AM.Disp = Op.getImm();
10053     }
10054     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10055                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10056
10057     // Reload the original control word now.
10058     addFrameReference(BuildMI(*BB, MI, DL,
10059                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10060
10061     MI->eraseFromParent();   // The pseudo instruction is gone now.
10062     return BB;
10063   }
10064     // String/text processing lowering.
10065   case X86::PCMPISTRM128REG:
10066   case X86::VPCMPISTRM128REG:
10067     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10068   case X86::PCMPISTRM128MEM:
10069   case X86::VPCMPISTRM128MEM:
10070     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10071   case X86::PCMPESTRM128REG:
10072   case X86::VPCMPESTRM128REG:
10073     return EmitPCMP(MI, BB, 5, false /* in mem */);
10074   case X86::PCMPESTRM128MEM:
10075   case X86::VPCMPESTRM128MEM:
10076     return EmitPCMP(MI, BB, 5, true /* in mem */);
10077
10078     // Atomic Lowering.
10079   case X86::ATOMAND32:
10080     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10081                                                X86::AND32ri, X86::MOV32rm,
10082                                                X86::LCMPXCHG32,
10083                                                X86::NOT32r, X86::EAX,
10084                                                X86::GR32RegisterClass);
10085   case X86::ATOMOR32:
10086     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10087                                                X86::OR32ri, X86::MOV32rm,
10088                                                X86::LCMPXCHG32,
10089                                                X86::NOT32r, X86::EAX,
10090                                                X86::GR32RegisterClass);
10091   case X86::ATOMXOR32:
10092     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10093                                                X86::XOR32ri, X86::MOV32rm,
10094                                                X86::LCMPXCHG32,
10095                                                X86::NOT32r, X86::EAX,
10096                                                X86::GR32RegisterClass);
10097   case X86::ATOMNAND32:
10098     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10099                                                X86::AND32ri, X86::MOV32rm,
10100                                                X86::LCMPXCHG32,
10101                                                X86::NOT32r, X86::EAX,
10102                                                X86::GR32RegisterClass, true);
10103   case X86::ATOMMIN32:
10104     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10105   case X86::ATOMMAX32:
10106     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10107   case X86::ATOMUMIN32:
10108     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10109   case X86::ATOMUMAX32:
10110     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10111
10112   case X86::ATOMAND16:
10113     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10114                                                X86::AND16ri, X86::MOV16rm,
10115                                                X86::LCMPXCHG16,
10116                                                X86::NOT16r, X86::AX,
10117                                                X86::GR16RegisterClass);
10118   case X86::ATOMOR16:
10119     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10120                                                X86::OR16ri, X86::MOV16rm,
10121                                                X86::LCMPXCHG16,
10122                                                X86::NOT16r, X86::AX,
10123                                                X86::GR16RegisterClass);
10124   case X86::ATOMXOR16:
10125     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10126                                                X86::XOR16ri, X86::MOV16rm,
10127                                                X86::LCMPXCHG16,
10128                                                X86::NOT16r, X86::AX,
10129                                                X86::GR16RegisterClass);
10130   case X86::ATOMNAND16:
10131     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10132                                                X86::AND16ri, X86::MOV16rm,
10133                                                X86::LCMPXCHG16,
10134                                                X86::NOT16r, X86::AX,
10135                                                X86::GR16RegisterClass, true);
10136   case X86::ATOMMIN16:
10137     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10138   case X86::ATOMMAX16:
10139     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10140   case X86::ATOMUMIN16:
10141     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10142   case X86::ATOMUMAX16:
10143     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10144
10145   case X86::ATOMAND8:
10146     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10147                                                X86::AND8ri, X86::MOV8rm,
10148                                                X86::LCMPXCHG8,
10149                                                X86::NOT8r, X86::AL,
10150                                                X86::GR8RegisterClass);
10151   case X86::ATOMOR8:
10152     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10153                                                X86::OR8ri, X86::MOV8rm,
10154                                                X86::LCMPXCHG8,
10155                                                X86::NOT8r, X86::AL,
10156                                                X86::GR8RegisterClass);
10157   case X86::ATOMXOR8:
10158     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10159                                                X86::XOR8ri, X86::MOV8rm,
10160                                                X86::LCMPXCHG8,
10161                                                X86::NOT8r, X86::AL,
10162                                                X86::GR8RegisterClass);
10163   case X86::ATOMNAND8:
10164     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10165                                                X86::AND8ri, X86::MOV8rm,
10166                                                X86::LCMPXCHG8,
10167                                                X86::NOT8r, X86::AL,
10168                                                X86::GR8RegisterClass, true);
10169   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10170   // This group is for 64-bit host.
10171   case X86::ATOMAND64:
10172     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10173                                                X86::AND64ri32, X86::MOV64rm,
10174                                                X86::LCMPXCHG64,
10175                                                X86::NOT64r, X86::RAX,
10176                                                X86::GR64RegisterClass);
10177   case X86::ATOMOR64:
10178     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10179                                                X86::OR64ri32, X86::MOV64rm,
10180                                                X86::LCMPXCHG64,
10181                                                X86::NOT64r, X86::RAX,
10182                                                X86::GR64RegisterClass);
10183   case X86::ATOMXOR64:
10184     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10185                                                X86::XOR64ri32, X86::MOV64rm,
10186                                                X86::LCMPXCHG64,
10187                                                X86::NOT64r, X86::RAX,
10188                                                X86::GR64RegisterClass);
10189   case X86::ATOMNAND64:
10190     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10191                                                X86::AND64ri32, X86::MOV64rm,
10192                                                X86::LCMPXCHG64,
10193                                                X86::NOT64r, X86::RAX,
10194                                                X86::GR64RegisterClass, true);
10195   case X86::ATOMMIN64:
10196     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10197   case X86::ATOMMAX64:
10198     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10199   case X86::ATOMUMIN64:
10200     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10201   case X86::ATOMUMAX64:
10202     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10203
10204   // This group does 64-bit operations on a 32-bit host.
10205   case X86::ATOMAND6432:
10206     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10207                                                X86::AND32rr, X86::AND32rr,
10208                                                X86::AND32ri, X86::AND32ri,
10209                                                false);
10210   case X86::ATOMOR6432:
10211     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10212                                                X86::OR32rr, X86::OR32rr,
10213                                                X86::OR32ri, X86::OR32ri,
10214                                                false);
10215   case X86::ATOMXOR6432:
10216     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10217                                                X86::XOR32rr, X86::XOR32rr,
10218                                                X86::XOR32ri, X86::XOR32ri,
10219                                                false);
10220   case X86::ATOMNAND6432:
10221     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10222                                                X86::AND32rr, X86::AND32rr,
10223                                                X86::AND32ri, X86::AND32ri,
10224                                                true);
10225   case X86::ATOMADD6432:
10226     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10227                                                X86::ADD32rr, X86::ADC32rr,
10228                                                X86::ADD32ri, X86::ADC32ri,
10229                                                false);
10230   case X86::ATOMSUB6432:
10231     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10232                                                X86::SUB32rr, X86::SBB32rr,
10233                                                X86::SUB32ri, X86::SBB32ri,
10234                                                false);
10235   case X86::ATOMSWAP6432:
10236     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10237                                                X86::MOV32rr, X86::MOV32rr,
10238                                                X86::MOV32ri, X86::MOV32ri,
10239                                                false);
10240   case X86::VASTART_SAVE_XMM_REGS:
10241     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10242
10243   case X86::VAARG_64:
10244     return EmitVAARG64WithCustomInserter(MI, BB);
10245   }
10246 }
10247
10248 //===----------------------------------------------------------------------===//
10249 //                           X86 Optimization Hooks
10250 //===----------------------------------------------------------------------===//
10251
10252 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10253                                                        const APInt &Mask,
10254                                                        APInt &KnownZero,
10255                                                        APInt &KnownOne,
10256                                                        const SelectionDAG &DAG,
10257                                                        unsigned Depth) const {
10258   unsigned Opc = Op.getOpcode();
10259   assert((Opc >= ISD::BUILTIN_OP_END ||
10260           Opc == ISD::INTRINSIC_WO_CHAIN ||
10261           Opc == ISD::INTRINSIC_W_CHAIN ||
10262           Opc == ISD::INTRINSIC_VOID) &&
10263          "Should use MaskedValueIsZero if you don't know whether Op"
10264          " is a target node!");
10265
10266   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10267   switch (Opc) {
10268   default: break;
10269   case X86ISD::ADD:
10270   case X86ISD::SUB:
10271   case X86ISD::SMUL:
10272   case X86ISD::UMUL:
10273   case X86ISD::INC:
10274   case X86ISD::DEC:
10275   case X86ISD::OR:
10276   case X86ISD::XOR:
10277   case X86ISD::AND:
10278     // These nodes' second result is a boolean.
10279     if (Op.getResNo() == 0)
10280       break;
10281     // Fallthrough
10282   case X86ISD::SETCC:
10283     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10284                                        Mask.getBitWidth() - 1);
10285     break;
10286   }
10287 }
10288
10289 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10290                                                          unsigned Depth) const {
10291   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10292   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10293     return Op.getValueType().getScalarType().getSizeInBits();
10294
10295   // Fallback case.
10296   return 1;
10297 }
10298
10299 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10300 /// node is a GlobalAddress + offset.
10301 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10302                                        const GlobalValue* &GA,
10303                                        int64_t &Offset) const {
10304   if (N->getOpcode() == X86ISD::Wrapper) {
10305     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10306       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10307       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10308       return true;
10309     }
10310   }
10311   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10312 }
10313
10314 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10315 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10316 /// if the load addresses are consecutive, non-overlapping, and in the right
10317 /// order.
10318 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10319                                      const TargetLowering &TLI) {
10320   DebugLoc dl = N->getDebugLoc();
10321   EVT VT = N->getValueType(0);
10322
10323   if (VT.getSizeInBits() != 128)
10324     return SDValue();
10325
10326   SmallVector<SDValue, 16> Elts;
10327   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10328     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10329
10330   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10331 }
10332
10333 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10334 /// generation and convert it from being a bunch of shuffles and extracts
10335 /// to a simple store and scalar loads to extract the elements.
10336 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10337                                                 const TargetLowering &TLI) {
10338   SDValue InputVector = N->getOperand(0);
10339
10340   // Only operate on vectors of 4 elements, where the alternative shuffling
10341   // gets to be more expensive.
10342   if (InputVector.getValueType() != MVT::v4i32)
10343     return SDValue();
10344
10345   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10346   // single use which is a sign-extend or zero-extend, and all elements are
10347   // used.
10348   SmallVector<SDNode *, 4> Uses;
10349   unsigned ExtractedElements = 0;
10350   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10351        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10352     if (UI.getUse().getResNo() != InputVector.getResNo())
10353       return SDValue();
10354
10355     SDNode *Extract = *UI;
10356     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10357       return SDValue();
10358
10359     if (Extract->getValueType(0) != MVT::i32)
10360       return SDValue();
10361     if (!Extract->hasOneUse())
10362       return SDValue();
10363     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10364         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10365       return SDValue();
10366     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10367       return SDValue();
10368
10369     // Record which element was extracted.
10370     ExtractedElements |=
10371       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10372
10373     Uses.push_back(Extract);
10374   }
10375
10376   // If not all the elements were used, this may not be worthwhile.
10377   if (ExtractedElements != 15)
10378     return SDValue();
10379
10380   // Ok, we've now decided to do the transformation.
10381   DebugLoc dl = InputVector.getDebugLoc();
10382
10383   // Store the value to a temporary stack slot.
10384   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10385   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10386                             MachinePointerInfo(), false, false, 0);
10387
10388   // Replace each use (extract) with a load of the appropriate element.
10389   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10390        UE = Uses.end(); UI != UE; ++UI) {
10391     SDNode *Extract = *UI;
10392
10393     // Compute the element's address.
10394     SDValue Idx = Extract->getOperand(1);
10395     unsigned EltSize =
10396         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10397     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10398     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10399
10400     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10401                                      StackPtr, OffsetVal);
10402
10403     // Load the scalar.
10404     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10405                                      ScalarAddr, MachinePointerInfo(),
10406                                      false, false, 0);
10407
10408     // Replace the exact with the load.
10409     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10410   }
10411
10412   // The replacement was made in place; don't return anything.
10413   return SDValue();
10414 }
10415
10416 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10417 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10418                                     const X86Subtarget *Subtarget) {
10419   DebugLoc DL = N->getDebugLoc();
10420   SDValue Cond = N->getOperand(0);
10421   // Get the LHS/RHS of the select.
10422   SDValue LHS = N->getOperand(1);
10423   SDValue RHS = N->getOperand(2);
10424
10425   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10426   // instructions match the semantics of the common C idiom x<y?x:y but not
10427   // x<=y?x:y, because of how they handle negative zero (which can be
10428   // ignored in unsafe-math mode).
10429   if (Subtarget->hasSSE2() &&
10430       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10431       Cond.getOpcode() == ISD::SETCC) {
10432     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10433
10434     unsigned Opcode = 0;
10435     // Check for x CC y ? x : y.
10436     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10437         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10438       switch (CC) {
10439       default: break;
10440       case ISD::SETULT:
10441         // Converting this to a min would handle NaNs incorrectly, and swapping
10442         // the operands would cause it to handle comparisons between positive
10443         // and negative zero incorrectly.
10444         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10445           if (!UnsafeFPMath &&
10446               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10447             break;
10448           std::swap(LHS, RHS);
10449         }
10450         Opcode = X86ISD::FMIN;
10451         break;
10452       case ISD::SETOLE:
10453         // Converting this to a min would handle comparisons between positive
10454         // and negative zero incorrectly.
10455         if (!UnsafeFPMath &&
10456             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10457           break;
10458         Opcode = X86ISD::FMIN;
10459         break;
10460       case ISD::SETULE:
10461         // Converting this to a min would handle both negative zeros and NaNs
10462         // incorrectly, but we can swap the operands to fix both.
10463         std::swap(LHS, RHS);
10464       case ISD::SETOLT:
10465       case ISD::SETLT:
10466       case ISD::SETLE:
10467         Opcode = X86ISD::FMIN;
10468         break;
10469
10470       case ISD::SETOGE:
10471         // Converting this to a max would handle comparisons between positive
10472         // and negative zero incorrectly.
10473         if (!UnsafeFPMath &&
10474             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10475           break;
10476         Opcode = X86ISD::FMAX;
10477         break;
10478       case ISD::SETUGT:
10479         // Converting this to a max would handle NaNs incorrectly, and swapping
10480         // the operands would cause it to handle comparisons between positive
10481         // and negative zero incorrectly.
10482         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10483           if (!UnsafeFPMath &&
10484               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10485             break;
10486           std::swap(LHS, RHS);
10487         }
10488         Opcode = X86ISD::FMAX;
10489         break;
10490       case ISD::SETUGE:
10491         // Converting this to a max would handle both negative zeros and NaNs
10492         // incorrectly, but we can swap the operands to fix both.
10493         std::swap(LHS, RHS);
10494       case ISD::SETOGT:
10495       case ISD::SETGT:
10496       case ISD::SETGE:
10497         Opcode = X86ISD::FMAX;
10498         break;
10499       }
10500     // Check for x CC y ? y : x -- a min/max with reversed arms.
10501     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10502                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10503       switch (CC) {
10504       default: break;
10505       case ISD::SETOGE:
10506         // Converting this to a min would handle comparisons between positive
10507         // and negative zero incorrectly, and swapping the operands would
10508         // cause it to handle NaNs incorrectly.
10509         if (!UnsafeFPMath &&
10510             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10511           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10512             break;
10513           std::swap(LHS, RHS);
10514         }
10515         Opcode = X86ISD::FMIN;
10516         break;
10517       case ISD::SETUGT:
10518         // Converting this to a min would handle NaNs incorrectly.
10519         if (!UnsafeFPMath &&
10520             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10521           break;
10522         Opcode = X86ISD::FMIN;
10523         break;
10524       case ISD::SETUGE:
10525         // Converting this to a min would handle both negative zeros and NaNs
10526         // incorrectly, but we can swap the operands to fix both.
10527         std::swap(LHS, RHS);
10528       case ISD::SETOGT:
10529       case ISD::SETGT:
10530       case ISD::SETGE:
10531         Opcode = X86ISD::FMIN;
10532         break;
10533
10534       case ISD::SETULT:
10535         // Converting this to a max would handle NaNs incorrectly.
10536         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10537           break;
10538         Opcode = X86ISD::FMAX;
10539         break;
10540       case ISD::SETOLE:
10541         // Converting this to a max would handle comparisons between positive
10542         // and negative zero incorrectly, and swapping the operands would
10543         // cause it to handle NaNs incorrectly.
10544         if (!UnsafeFPMath &&
10545             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10546           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10547             break;
10548           std::swap(LHS, RHS);
10549         }
10550         Opcode = X86ISD::FMAX;
10551         break;
10552       case ISD::SETULE:
10553         // Converting this to a max would handle both negative zeros and NaNs
10554         // incorrectly, but we can swap the operands to fix both.
10555         std::swap(LHS, RHS);
10556       case ISD::SETOLT:
10557       case ISD::SETLT:
10558       case ISD::SETLE:
10559         Opcode = X86ISD::FMAX;
10560         break;
10561       }
10562     }
10563
10564     if (Opcode)
10565       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10566   }
10567
10568   // If this is a select between two integer constants, try to do some
10569   // optimizations.
10570   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10571     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10572       // Don't do this for crazy integer types.
10573       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10574         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10575         // so that TrueC (the true value) is larger than FalseC.
10576         bool NeedsCondInvert = false;
10577
10578         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10579             // Efficiently invertible.
10580             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10581              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10582               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10583           NeedsCondInvert = true;
10584           std::swap(TrueC, FalseC);
10585         }
10586
10587         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10588         if (FalseC->getAPIntValue() == 0 &&
10589             TrueC->getAPIntValue().isPowerOf2()) {
10590           if (NeedsCondInvert) // Invert the condition if needed.
10591             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10592                                DAG.getConstant(1, Cond.getValueType()));
10593
10594           // Zero extend the condition if needed.
10595           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10596
10597           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10598           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10599                              DAG.getConstant(ShAmt, MVT::i8));
10600         }
10601
10602         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10603         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10604           if (NeedsCondInvert) // Invert the condition if needed.
10605             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10606                                DAG.getConstant(1, Cond.getValueType()));
10607
10608           // Zero extend the condition if needed.
10609           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10610                              FalseC->getValueType(0), Cond);
10611           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10612                              SDValue(FalseC, 0));
10613         }
10614
10615         // Optimize cases that will turn into an LEA instruction.  This requires
10616         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10617         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10618           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10619           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10620
10621           bool isFastMultiplier = false;
10622           if (Diff < 10) {
10623             switch ((unsigned char)Diff) {
10624               default: break;
10625               case 1:  // result = add base, cond
10626               case 2:  // result = lea base(    , cond*2)
10627               case 3:  // result = lea base(cond, cond*2)
10628               case 4:  // result = lea base(    , cond*4)
10629               case 5:  // result = lea base(cond, cond*4)
10630               case 8:  // result = lea base(    , cond*8)
10631               case 9:  // result = lea base(cond, cond*8)
10632                 isFastMultiplier = true;
10633                 break;
10634             }
10635           }
10636
10637           if (isFastMultiplier) {
10638             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10639             if (NeedsCondInvert) // Invert the condition if needed.
10640               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10641                                  DAG.getConstant(1, Cond.getValueType()));
10642
10643             // Zero extend the condition if needed.
10644             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10645                                Cond);
10646             // Scale the condition by the difference.
10647             if (Diff != 1)
10648               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10649                                  DAG.getConstant(Diff, Cond.getValueType()));
10650
10651             // Add the base if non-zero.
10652             if (FalseC->getAPIntValue() != 0)
10653               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10654                                  SDValue(FalseC, 0));
10655             return Cond;
10656           }
10657         }
10658       }
10659   }
10660
10661   return SDValue();
10662 }
10663
10664 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10665 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10666                                   TargetLowering::DAGCombinerInfo &DCI) {
10667   DebugLoc DL = N->getDebugLoc();
10668
10669   // If the flag operand isn't dead, don't touch this CMOV.
10670   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10671     return SDValue();
10672
10673   // If this is a select between two integer constants, try to do some
10674   // optimizations.  Note that the operands are ordered the opposite of SELECT
10675   // operands.
10676   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10677     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10678       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10679       // larger than FalseC (the false value).
10680       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10681
10682       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10683         CC = X86::GetOppositeBranchCondition(CC);
10684         std::swap(TrueC, FalseC);
10685       }
10686
10687       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10688       // This is efficient for any integer data type (including i8/i16) and
10689       // shift amount.
10690       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10691         SDValue Cond = N->getOperand(3);
10692         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10693                            DAG.getConstant(CC, MVT::i8), Cond);
10694
10695         // Zero extend the condition if needed.
10696         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10697
10698         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10699         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10700                            DAG.getConstant(ShAmt, MVT::i8));
10701         if (N->getNumValues() == 2)  // Dead flag value?
10702           return DCI.CombineTo(N, Cond, SDValue());
10703         return Cond;
10704       }
10705
10706       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10707       // for any integer data type, including i8/i16.
10708       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10709         SDValue Cond = N->getOperand(3);
10710         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10711                            DAG.getConstant(CC, MVT::i8), Cond);
10712
10713         // Zero extend the condition if needed.
10714         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10715                            FalseC->getValueType(0), Cond);
10716         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10717                            SDValue(FalseC, 0));
10718
10719         if (N->getNumValues() == 2)  // Dead flag value?
10720           return DCI.CombineTo(N, Cond, SDValue());
10721         return Cond;
10722       }
10723
10724       // Optimize cases that will turn into an LEA instruction.  This requires
10725       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10726       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10727         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10728         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10729
10730         bool isFastMultiplier = false;
10731         if (Diff < 10) {
10732           switch ((unsigned char)Diff) {
10733           default: break;
10734           case 1:  // result = add base, cond
10735           case 2:  // result = lea base(    , cond*2)
10736           case 3:  // result = lea base(cond, cond*2)
10737           case 4:  // result = lea base(    , cond*4)
10738           case 5:  // result = lea base(cond, cond*4)
10739           case 8:  // result = lea base(    , cond*8)
10740           case 9:  // result = lea base(cond, cond*8)
10741             isFastMultiplier = true;
10742             break;
10743           }
10744         }
10745
10746         if (isFastMultiplier) {
10747           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10748           SDValue Cond = N->getOperand(3);
10749           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10750                              DAG.getConstant(CC, MVT::i8), Cond);
10751           // Zero extend the condition if needed.
10752           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10753                              Cond);
10754           // Scale the condition by the difference.
10755           if (Diff != 1)
10756             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10757                                DAG.getConstant(Diff, Cond.getValueType()));
10758
10759           // Add the base if non-zero.
10760           if (FalseC->getAPIntValue() != 0)
10761             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10762                                SDValue(FalseC, 0));
10763           if (N->getNumValues() == 2)  // Dead flag value?
10764             return DCI.CombineTo(N, Cond, SDValue());
10765           return Cond;
10766         }
10767       }
10768     }
10769   }
10770   return SDValue();
10771 }
10772
10773
10774 /// PerformMulCombine - Optimize a single multiply with constant into two
10775 /// in order to implement it with two cheaper instructions, e.g.
10776 /// LEA + SHL, LEA + LEA.
10777 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10778                                  TargetLowering::DAGCombinerInfo &DCI) {
10779   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10780     return SDValue();
10781
10782   EVT VT = N->getValueType(0);
10783   if (VT != MVT::i64)
10784     return SDValue();
10785
10786   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10787   if (!C)
10788     return SDValue();
10789   uint64_t MulAmt = C->getZExtValue();
10790   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10791     return SDValue();
10792
10793   uint64_t MulAmt1 = 0;
10794   uint64_t MulAmt2 = 0;
10795   if ((MulAmt % 9) == 0) {
10796     MulAmt1 = 9;
10797     MulAmt2 = MulAmt / 9;
10798   } else if ((MulAmt % 5) == 0) {
10799     MulAmt1 = 5;
10800     MulAmt2 = MulAmt / 5;
10801   } else if ((MulAmt % 3) == 0) {
10802     MulAmt1 = 3;
10803     MulAmt2 = MulAmt / 3;
10804   }
10805   if (MulAmt2 &&
10806       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10807     DebugLoc DL = N->getDebugLoc();
10808
10809     if (isPowerOf2_64(MulAmt2) &&
10810         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10811       // If second multiplifer is pow2, issue it first. We want the multiply by
10812       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10813       // is an add.
10814       std::swap(MulAmt1, MulAmt2);
10815
10816     SDValue NewMul;
10817     if (isPowerOf2_64(MulAmt1))
10818       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10819                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10820     else
10821       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10822                            DAG.getConstant(MulAmt1, VT));
10823
10824     if (isPowerOf2_64(MulAmt2))
10825       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10826                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10827     else
10828       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10829                            DAG.getConstant(MulAmt2, VT));
10830
10831     // Do not add new nodes to DAG combiner worklist.
10832     DCI.CombineTo(N, NewMul, false);
10833   }
10834   return SDValue();
10835 }
10836
10837 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10838   SDValue N0 = N->getOperand(0);
10839   SDValue N1 = N->getOperand(1);
10840   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10841   EVT VT = N0.getValueType();
10842
10843   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10844   // since the result of setcc_c is all zero's or all ones.
10845   if (N1C && N0.getOpcode() == ISD::AND &&
10846       N0.getOperand(1).getOpcode() == ISD::Constant) {
10847     SDValue N00 = N0.getOperand(0);
10848     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10849         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10850           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10851          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10852       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10853       APInt ShAmt = N1C->getAPIntValue();
10854       Mask = Mask.shl(ShAmt);
10855       if (Mask != 0)
10856         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10857                            N00, DAG.getConstant(Mask, VT));
10858     }
10859   }
10860
10861   return SDValue();
10862 }
10863
10864 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10865 ///                       when possible.
10866 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10867                                    const X86Subtarget *Subtarget) {
10868   EVT VT = N->getValueType(0);
10869   if (!VT.isVector() && VT.isInteger() &&
10870       N->getOpcode() == ISD::SHL)
10871     return PerformSHLCombine(N, DAG);
10872
10873   // On X86 with SSE2 support, we can transform this to a vector shift if
10874   // all elements are shifted by the same amount.  We can't do this in legalize
10875   // because the a constant vector is typically transformed to a constant pool
10876   // so we have no knowledge of the shift amount.
10877   if (!Subtarget->hasSSE2())
10878     return SDValue();
10879
10880   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10881     return SDValue();
10882
10883   SDValue ShAmtOp = N->getOperand(1);
10884   EVT EltVT = VT.getVectorElementType();
10885   DebugLoc DL = N->getDebugLoc();
10886   SDValue BaseShAmt = SDValue();
10887   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10888     unsigned NumElts = VT.getVectorNumElements();
10889     unsigned i = 0;
10890     for (; i != NumElts; ++i) {
10891       SDValue Arg = ShAmtOp.getOperand(i);
10892       if (Arg.getOpcode() == ISD::UNDEF) continue;
10893       BaseShAmt = Arg;
10894       break;
10895     }
10896     for (; i != NumElts; ++i) {
10897       SDValue Arg = ShAmtOp.getOperand(i);
10898       if (Arg.getOpcode() == ISD::UNDEF) continue;
10899       if (Arg != BaseShAmt) {
10900         return SDValue();
10901       }
10902     }
10903   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10904              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10905     SDValue InVec = ShAmtOp.getOperand(0);
10906     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10907       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10908       unsigned i = 0;
10909       for (; i != NumElts; ++i) {
10910         SDValue Arg = InVec.getOperand(i);
10911         if (Arg.getOpcode() == ISD::UNDEF) continue;
10912         BaseShAmt = Arg;
10913         break;
10914       }
10915     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10916        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10917          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10918          if (C->getZExtValue() == SplatIdx)
10919            BaseShAmt = InVec.getOperand(1);
10920        }
10921     }
10922     if (BaseShAmt.getNode() == 0)
10923       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10924                               DAG.getIntPtrConstant(0));
10925   } else
10926     return SDValue();
10927
10928   // The shift amount is an i32.
10929   if (EltVT.bitsGT(MVT::i32))
10930     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10931   else if (EltVT.bitsLT(MVT::i32))
10932     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10933
10934   // The shift amount is identical so we can do a vector shift.
10935   SDValue  ValOp = N->getOperand(0);
10936   switch (N->getOpcode()) {
10937   default:
10938     llvm_unreachable("Unknown shift opcode!");
10939     break;
10940   case ISD::SHL:
10941     if (VT == MVT::v2i64)
10942       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10943                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10944                          ValOp, BaseShAmt);
10945     if (VT == MVT::v4i32)
10946       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10947                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10948                          ValOp, BaseShAmt);
10949     if (VT == MVT::v8i16)
10950       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10951                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10952                          ValOp, BaseShAmt);
10953     break;
10954   case ISD::SRA:
10955     if (VT == MVT::v4i32)
10956       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10957                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10958                          ValOp, BaseShAmt);
10959     if (VT == MVT::v8i16)
10960       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10961                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10962                          ValOp, BaseShAmt);
10963     break;
10964   case ISD::SRL:
10965     if (VT == MVT::v2i64)
10966       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10967                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10968                          ValOp, BaseShAmt);
10969     if (VT == MVT::v4i32)
10970       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10971                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10972                          ValOp, BaseShAmt);
10973     if (VT ==  MVT::v8i16)
10974       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10975                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10976                          ValOp, BaseShAmt);
10977     break;
10978   }
10979   return SDValue();
10980 }
10981
10982 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10983                                 TargetLowering::DAGCombinerInfo &DCI,
10984                                 const X86Subtarget *Subtarget) {
10985   if (DCI.isBeforeLegalizeOps())
10986     return SDValue();
10987
10988   EVT VT = N->getValueType(0);
10989   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10990     return SDValue();
10991
10992   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10993   SDValue N0 = N->getOperand(0);
10994   SDValue N1 = N->getOperand(1);
10995   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10996     std::swap(N0, N1);
10997   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10998     return SDValue();
10999   if (!N0.hasOneUse() || !N1.hasOneUse())
11000     return SDValue();
11001
11002   SDValue ShAmt0 = N0.getOperand(1);
11003   if (ShAmt0.getValueType() != MVT::i8)
11004     return SDValue();
11005   SDValue ShAmt1 = N1.getOperand(1);
11006   if (ShAmt1.getValueType() != MVT::i8)
11007     return SDValue();
11008   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
11009     ShAmt0 = ShAmt0.getOperand(0);
11010   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11011     ShAmt1 = ShAmt1.getOperand(0);
11012
11013   DebugLoc DL = N->getDebugLoc();
11014   unsigned Opc = X86ISD::SHLD;
11015   SDValue Op0 = N0.getOperand(0);
11016   SDValue Op1 = N1.getOperand(0);
11017   if (ShAmt0.getOpcode() == ISD::SUB) {
11018     Opc = X86ISD::SHRD;
11019     std::swap(Op0, Op1);
11020     std::swap(ShAmt0, ShAmt1);
11021   }
11022
11023   unsigned Bits = VT.getSizeInBits();
11024   if (ShAmt1.getOpcode() == ISD::SUB) {
11025     SDValue Sum = ShAmt1.getOperand(0);
11026     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11027       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11028       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11029         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11030       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11031         return DAG.getNode(Opc, DL, VT,
11032                            Op0, Op1,
11033                            DAG.getNode(ISD::TRUNCATE, DL,
11034                                        MVT::i8, ShAmt0));
11035     }
11036   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11037     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11038     if (ShAmt0C &&
11039         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11040       return DAG.getNode(Opc, DL, VT,
11041                          N0.getOperand(0), N1.getOperand(0),
11042                          DAG.getNode(ISD::TRUNCATE, DL,
11043                                        MVT::i8, ShAmt0));
11044   }
11045
11046   return SDValue();
11047 }
11048
11049 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11050 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11051                                    const X86Subtarget *Subtarget) {
11052   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11053   // the FP state in cases where an emms may be missing.
11054   // A preferable solution to the general problem is to figure out the right
11055   // places to insert EMMS.  This qualifies as a quick hack.
11056
11057   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11058   StoreSDNode *St = cast<StoreSDNode>(N);
11059   EVT VT = St->getValue().getValueType();
11060   if (VT.getSizeInBits() != 64)
11061     return SDValue();
11062
11063   const Function *F = DAG.getMachineFunction().getFunction();
11064   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11065   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11066     && Subtarget->hasSSE2();
11067   if ((VT.isVector() ||
11068        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11069       isa<LoadSDNode>(St->getValue()) &&
11070       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11071       St->getChain().hasOneUse() && !St->isVolatile()) {
11072     SDNode* LdVal = St->getValue().getNode();
11073     LoadSDNode *Ld = 0;
11074     int TokenFactorIndex = -1;
11075     SmallVector<SDValue, 8> Ops;
11076     SDNode* ChainVal = St->getChain().getNode();
11077     // Must be a store of a load.  We currently handle two cases:  the load
11078     // is a direct child, and it's under an intervening TokenFactor.  It is
11079     // possible to dig deeper under nested TokenFactors.
11080     if (ChainVal == LdVal)
11081       Ld = cast<LoadSDNode>(St->getChain());
11082     else if (St->getValue().hasOneUse() &&
11083              ChainVal->getOpcode() == ISD::TokenFactor) {
11084       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11085         if (ChainVal->getOperand(i).getNode() == LdVal) {
11086           TokenFactorIndex = i;
11087           Ld = cast<LoadSDNode>(St->getValue());
11088         } else
11089           Ops.push_back(ChainVal->getOperand(i));
11090       }
11091     }
11092
11093     if (!Ld || !ISD::isNormalLoad(Ld))
11094       return SDValue();
11095
11096     // If this is not the MMX case, i.e. we are just turning i64 load/store
11097     // into f64 load/store, avoid the transformation if there are multiple
11098     // uses of the loaded value.
11099     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11100       return SDValue();
11101
11102     DebugLoc LdDL = Ld->getDebugLoc();
11103     DebugLoc StDL = N->getDebugLoc();
11104     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11105     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11106     // pair instead.
11107     if (Subtarget->is64Bit() || F64IsLegal) {
11108       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11109       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11110                                   Ld->getPointerInfo(), Ld->isVolatile(),
11111                                   Ld->isNonTemporal(), Ld->getAlignment());
11112       SDValue NewChain = NewLd.getValue(1);
11113       if (TokenFactorIndex != -1) {
11114         Ops.push_back(NewChain);
11115         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11116                                Ops.size());
11117       }
11118       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11119                           St->getPointerInfo(),
11120                           St->isVolatile(), St->isNonTemporal(),
11121                           St->getAlignment());
11122     }
11123
11124     // Otherwise, lower to two pairs of 32-bit loads / stores.
11125     SDValue LoAddr = Ld->getBasePtr();
11126     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11127                                  DAG.getConstant(4, MVT::i32));
11128
11129     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11130                                Ld->getPointerInfo(),
11131                                Ld->isVolatile(), Ld->isNonTemporal(),
11132                                Ld->getAlignment());
11133     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11134                                Ld->getPointerInfo().getWithOffset(4),
11135                                Ld->isVolatile(), Ld->isNonTemporal(),
11136                                MinAlign(Ld->getAlignment(), 4));
11137
11138     SDValue NewChain = LoLd.getValue(1);
11139     if (TokenFactorIndex != -1) {
11140       Ops.push_back(LoLd);
11141       Ops.push_back(HiLd);
11142       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11143                              Ops.size());
11144     }
11145
11146     LoAddr = St->getBasePtr();
11147     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11148                          DAG.getConstant(4, MVT::i32));
11149
11150     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11151                                 St->getPointerInfo(),
11152                                 St->isVolatile(), St->isNonTemporal(),
11153                                 St->getAlignment());
11154     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11155                                 St->getPointerInfo().getWithOffset(4),
11156                                 St->isVolatile(),
11157                                 St->isNonTemporal(),
11158                                 MinAlign(St->getAlignment(), 4));
11159     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11160   }
11161   return SDValue();
11162 }
11163
11164 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11165 /// X86ISD::FXOR nodes.
11166 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11167   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11168   // F[X]OR(0.0, x) -> x
11169   // F[X]OR(x, 0.0) -> x
11170   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11171     if (C->getValueAPF().isPosZero())
11172       return N->getOperand(1);
11173   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11174     if (C->getValueAPF().isPosZero())
11175       return N->getOperand(0);
11176   return SDValue();
11177 }
11178
11179 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11180 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11181   // FAND(0.0, x) -> 0.0
11182   // FAND(x, 0.0) -> 0.0
11183   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11184     if (C->getValueAPF().isPosZero())
11185       return N->getOperand(0);
11186   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11187     if (C->getValueAPF().isPosZero())
11188       return N->getOperand(1);
11189   return SDValue();
11190 }
11191
11192 static SDValue PerformBTCombine(SDNode *N,
11193                                 SelectionDAG &DAG,
11194                                 TargetLowering::DAGCombinerInfo &DCI) {
11195   // BT ignores high bits in the bit index operand.
11196   SDValue Op1 = N->getOperand(1);
11197   if (Op1.hasOneUse()) {
11198     unsigned BitWidth = Op1.getValueSizeInBits();
11199     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11200     APInt KnownZero, KnownOne;
11201     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11202                                           !DCI.isBeforeLegalizeOps());
11203     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11204     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11205         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11206       DCI.CommitTargetLoweringOpt(TLO);
11207   }
11208   return SDValue();
11209 }
11210
11211 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11212   SDValue Op = N->getOperand(0);
11213   if (Op.getOpcode() == ISD::BIT_CONVERT)
11214     Op = Op.getOperand(0);
11215   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11216   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11217       VT.getVectorElementType().getSizeInBits() ==
11218       OpVT.getVectorElementType().getSizeInBits()) {
11219     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
11220   }
11221   return SDValue();
11222 }
11223
11224 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11225   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11226   //           (and (i32 x86isd::setcc_carry), 1)
11227   // This eliminates the zext. This transformation is necessary because
11228   // ISD::SETCC is always legalized to i8.
11229   DebugLoc dl = N->getDebugLoc();
11230   SDValue N0 = N->getOperand(0);
11231   EVT VT = N->getValueType(0);
11232   if (N0.getOpcode() == ISD::AND &&
11233       N0.hasOneUse() &&
11234       N0.getOperand(0).hasOneUse()) {
11235     SDValue N00 = N0.getOperand(0);
11236     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11237       return SDValue();
11238     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11239     if (!C || C->getZExtValue() != 1)
11240       return SDValue();
11241     return DAG.getNode(ISD::AND, dl, VT,
11242                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11243                                    N00.getOperand(0), N00.getOperand(1)),
11244                        DAG.getConstant(1, VT));
11245   }
11246
11247   return SDValue();
11248 }
11249
11250 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11251                                              DAGCombinerInfo &DCI) const {
11252   SelectionDAG &DAG = DCI.DAG;
11253   switch (N->getOpcode()) {
11254   default: break;
11255   case ISD::EXTRACT_VECTOR_ELT:
11256                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11257   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11258   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11259   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11260   case ISD::SHL:
11261   case ISD::SRA:
11262   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11263   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11264   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11265   case X86ISD::FXOR:
11266   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11267   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11268   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11269   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11270   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11271   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11272   case X86ISD::SHUFPD:
11273   case X86ISD::PALIGN:
11274   case X86ISD::PUNPCKHBW:
11275   case X86ISD::PUNPCKHWD:
11276   case X86ISD::PUNPCKHDQ:
11277   case X86ISD::PUNPCKHQDQ:
11278   case X86ISD::UNPCKHPS:
11279   case X86ISD::UNPCKHPD:
11280   case X86ISD::PUNPCKLBW:
11281   case X86ISD::PUNPCKLWD:
11282   case X86ISD::PUNPCKLDQ:
11283   case X86ISD::PUNPCKLQDQ:
11284   case X86ISD::UNPCKLPS:
11285   case X86ISD::UNPCKLPD:
11286   case X86ISD::MOVHLPS:
11287   case X86ISD::MOVLHPS:
11288   case X86ISD::PSHUFD:
11289   case X86ISD::PSHUFHW:
11290   case X86ISD::PSHUFLW:
11291   case X86ISD::MOVSS:
11292   case X86ISD::MOVSD:
11293   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
11294   }
11295
11296   return SDValue();
11297 }
11298
11299 /// isTypeDesirableForOp - Return true if the target has native support for
11300 /// the specified value type and it is 'desirable' to use the type for the
11301 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11302 /// instruction encodings are longer and some i16 instructions are slow.
11303 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
11304   if (!isTypeLegal(VT))
11305     return false;
11306   if (VT != MVT::i16)
11307     return true;
11308
11309   switch (Opc) {
11310   default:
11311     return true;
11312   case ISD::LOAD:
11313   case ISD::SIGN_EXTEND:
11314   case ISD::ZERO_EXTEND:
11315   case ISD::ANY_EXTEND:
11316   case ISD::SHL:
11317   case ISD::SRL:
11318   case ISD::SUB:
11319   case ISD::ADD:
11320   case ISD::MUL:
11321   case ISD::AND:
11322   case ISD::OR:
11323   case ISD::XOR:
11324     return false;
11325   }
11326 }
11327
11328 /// IsDesirableToPromoteOp - This method query the target whether it is
11329 /// beneficial for dag combiner to promote the specified node. If true, it
11330 /// should return the desired promotion type by reference.
11331 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11332   EVT VT = Op.getValueType();
11333   if (VT != MVT::i16)
11334     return false;
11335
11336   bool Promote = false;
11337   bool Commute = false;
11338   switch (Op.getOpcode()) {
11339   default: break;
11340   case ISD::LOAD: {
11341     LoadSDNode *LD = cast<LoadSDNode>(Op);
11342     // If the non-extending load has a single use and it's not live out, then it
11343     // might be folded.
11344     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11345                                                      Op.hasOneUse()*/) {
11346       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11347              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11348         // The only case where we'd want to promote LOAD (rather then it being
11349         // promoted as an operand is when it's only use is liveout.
11350         if (UI->getOpcode() != ISD::CopyToReg)
11351           return false;
11352       }
11353     }
11354     Promote = true;
11355     break;
11356   }
11357   case ISD::SIGN_EXTEND:
11358   case ISD::ZERO_EXTEND:
11359   case ISD::ANY_EXTEND:
11360     Promote = true;
11361     break;
11362   case ISD::SHL:
11363   case ISD::SRL: {
11364     SDValue N0 = Op.getOperand(0);
11365     // Look out for (store (shl (load), x)).
11366     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11367       return false;
11368     Promote = true;
11369     break;
11370   }
11371   case ISD::ADD:
11372   case ISD::MUL:
11373   case ISD::AND:
11374   case ISD::OR:
11375   case ISD::XOR:
11376     Commute = true;
11377     // fallthrough
11378   case ISD::SUB: {
11379     SDValue N0 = Op.getOperand(0);
11380     SDValue N1 = Op.getOperand(1);
11381     if (!Commute && MayFoldLoad(N1))
11382       return false;
11383     // Avoid disabling potential load folding opportunities.
11384     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11385       return false;
11386     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11387       return false;
11388     Promote = true;
11389   }
11390   }
11391
11392   PVT = MVT::i32;
11393   return Promote;
11394 }
11395
11396 //===----------------------------------------------------------------------===//
11397 //                           X86 Inline Assembly Support
11398 //===----------------------------------------------------------------------===//
11399
11400 static bool LowerToBSwap(CallInst *CI) {
11401   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11402   // we will turn this bswap into something that will be lowered to logical ops
11403   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11404   // so don't worry about this.
11405
11406   // Verify this is a simple bswap.
11407   if (CI->getNumArgOperands() != 1 ||
11408       CI->getType() != CI->getArgOperand(0)->getType() ||
11409       !CI->getType()->isIntegerTy())
11410     return false;
11411
11412   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11413   if (!Ty || Ty->getBitWidth() % 16 != 0)
11414     return false;
11415
11416   // Okay, we can do this xform, do so now.
11417   const Type *Tys[] = { Ty };
11418   Module *M = CI->getParent()->getParent()->getParent();
11419   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11420
11421   Value *Op = CI->getArgOperand(0);
11422   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11423
11424   CI->replaceAllUsesWith(Op);
11425   CI->eraseFromParent();
11426   return true;
11427 }
11428
11429 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11430   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11431   InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
11432
11433   std::string AsmStr = IA->getAsmString();
11434
11435   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11436   SmallVector<StringRef, 4> AsmPieces;
11437   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11438
11439   switch (AsmPieces.size()) {
11440   default: return false;
11441   case 1:
11442     AsmStr = AsmPieces[0];
11443     AsmPieces.clear();
11444     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11445
11446     // bswap $0
11447     if (AsmPieces.size() == 2 &&
11448         (AsmPieces[0] == "bswap" ||
11449          AsmPieces[0] == "bswapq" ||
11450          AsmPieces[0] == "bswapl") &&
11451         (AsmPieces[1] == "$0" ||
11452          AsmPieces[1] == "${0:q}")) {
11453       // No need to check constraints, nothing other than the equivalent of
11454       // "=r,0" would be valid here.
11455       return LowerToBSwap(CI);
11456     }
11457     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11458     if (CI->getType()->isIntegerTy(16) &&
11459         AsmPieces.size() == 3 &&
11460         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11461         AsmPieces[1] == "$$8," &&
11462         AsmPieces[2] == "${0:w}" &&
11463         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11464       AsmPieces.clear();
11465       const std::string &Constraints = IA->getConstraintString();
11466       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11467       std::sort(AsmPieces.begin(), AsmPieces.end());
11468       if (AsmPieces.size() == 4 &&
11469           AsmPieces[0] == "~{cc}" &&
11470           AsmPieces[1] == "~{dirflag}" &&
11471           AsmPieces[2] == "~{flags}" &&
11472           AsmPieces[3] == "~{fpsr}") {
11473         return LowerToBSwap(CI);
11474       }
11475     }
11476     break;
11477   case 3:
11478     if (CI->getType()->isIntegerTy(64) &&
11479         Constraints.size() >= 2 &&
11480         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11481         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11482       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11483       SmallVector<StringRef, 4> Words;
11484       SplitString(AsmPieces[0], Words, " \t");
11485       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11486         Words.clear();
11487         SplitString(AsmPieces[1], Words, " \t");
11488         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11489           Words.clear();
11490           SplitString(AsmPieces[2], Words, " \t,");
11491           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11492               Words[2] == "%edx") {
11493             return LowerToBSwap(CI);
11494           }
11495         }
11496       }
11497     }
11498     break;
11499   }
11500   return false;
11501 }
11502
11503
11504
11505 /// getConstraintType - Given a constraint letter, return the type of
11506 /// constraint it is for this target.
11507 X86TargetLowering::ConstraintType
11508 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11509   if (Constraint.size() == 1) {
11510     switch (Constraint[0]) {
11511     case 'R':
11512     case 'q':
11513     case 'Q':
11514     case 'f':
11515     case 't':
11516     case 'u':
11517     case 'y':
11518     case 'x':
11519     case 'Y':
11520       return C_RegisterClass;
11521     case 'a':
11522     case 'b':
11523     case 'c':
11524     case 'd':
11525     case 'S':
11526     case 'D':
11527     case 'A':
11528       return C_Register;
11529     case 'I':
11530     case 'J':
11531     case 'K':
11532     case 'L':
11533     case 'M':
11534     case 'N':
11535     case 'G':
11536     case 'C':
11537     case 'e':
11538     case 'Z':
11539       return C_Other;
11540     default:
11541       break;
11542     }
11543   }
11544   return TargetLowering::getConstraintType(Constraint);
11545 }
11546
11547 /// Examine constraint type and operand type and determine a weight value.
11548 /// This object must already have been set up with the operand type
11549 /// and the current alternative constraint selected.
11550 TargetLowering::ConstraintWeight
11551   X86TargetLowering::getSingleConstraintMatchWeight(
11552     AsmOperandInfo &info, const char *constraint) const {
11553   ConstraintWeight weight = CW_Invalid;
11554   Value *CallOperandVal = info.CallOperandVal;
11555     // If we don't have a value, we can't do a match,
11556     // but allow it at the lowest weight.
11557   if (CallOperandVal == NULL)
11558     return CW_Default;
11559   const Type *type = CallOperandVal->getType();
11560   // Look at the constraint type.
11561   switch (*constraint) {
11562   default:
11563     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11564   case 'R':
11565   case 'q':
11566   case 'Q':
11567   case 'a':
11568   case 'b':
11569   case 'c':
11570   case 'd':
11571   case 'S':
11572   case 'D':
11573   case 'A':
11574     if (CallOperandVal->getType()->isIntegerTy())
11575       weight = CW_SpecificReg;
11576     break;
11577   case 'f':
11578   case 't':
11579   case 'u':
11580       if (type->isFloatingPointTy())
11581         weight = CW_SpecificReg;
11582       break;
11583   case 'y':
11584       if (type->isX86_MMXTy() && !DisableMMX && Subtarget->hasMMX())
11585         weight = CW_SpecificReg;
11586       break;
11587   case 'x':
11588   case 'Y':
11589     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1())
11590       weight = CW_Register;
11591     break;
11592   case 'I':
11593     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11594       if (C->getZExtValue() <= 31)
11595         weight = CW_Constant;
11596     }
11597     break;
11598   case 'J':
11599     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11600       if (C->getZExtValue() <= 63)
11601         weight = CW_Constant;
11602     }
11603     break;
11604   case 'K':
11605     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11606       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
11607         weight = CW_Constant;
11608     }
11609     break;
11610   case 'L':
11611     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11612       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
11613         weight = CW_Constant;
11614     }
11615     break;
11616   case 'M':
11617     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11618       if (C->getZExtValue() <= 3)
11619         weight = CW_Constant;
11620     }
11621     break;
11622   case 'N':
11623     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11624       if (C->getZExtValue() <= 0xff)
11625         weight = CW_Constant;
11626     }
11627     break;
11628   case 'G':
11629   case 'C':
11630     if (dyn_cast<ConstantFP>(CallOperandVal)) {
11631       weight = CW_Constant;
11632     }
11633     break;
11634   case 'e':
11635     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11636       if ((C->getSExtValue() >= -0x80000000LL) &&
11637           (C->getSExtValue() <= 0x7fffffffLL))
11638         weight = CW_Constant;
11639     }
11640     break;
11641   case 'Z':
11642     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11643       if (C->getZExtValue() <= 0xffffffff)
11644         weight = CW_Constant;
11645     }
11646     break;
11647   }
11648   return weight;
11649 }
11650
11651 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11652 /// with another that has more specific requirements based on the type of the
11653 /// corresponding operand.
11654 const char *X86TargetLowering::
11655 LowerXConstraint(EVT ConstraintVT) const {
11656   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11657   // 'f' like normal targets.
11658   if (ConstraintVT.isFloatingPoint()) {
11659     if (Subtarget->hasSSE2())
11660       return "Y";
11661     if (Subtarget->hasSSE1())
11662       return "x";
11663   }
11664
11665   return TargetLowering::LowerXConstraint(ConstraintVT);
11666 }
11667
11668 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11669 /// vector.  If it is invalid, don't add anything to Ops.
11670 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11671                                                      char Constraint,
11672                                                      std::vector<SDValue>&Ops,
11673                                                      SelectionDAG &DAG) const {
11674   SDValue Result(0, 0);
11675
11676   switch (Constraint) {
11677   default: break;
11678   case 'I':
11679     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11680       if (C->getZExtValue() <= 31) {
11681         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11682         break;
11683       }
11684     }
11685     return;
11686   case 'J':
11687     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11688       if (C->getZExtValue() <= 63) {
11689         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11690         break;
11691       }
11692     }
11693     return;
11694   case 'K':
11695     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11696       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11697         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11698         break;
11699       }
11700     }
11701     return;
11702   case 'N':
11703     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11704       if (C->getZExtValue() <= 255) {
11705         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11706         break;
11707       }
11708     }
11709     return;
11710   case 'e': {
11711     // 32-bit signed value
11712     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11713       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11714                                            C->getSExtValue())) {
11715         // Widen to 64 bits here to get it sign extended.
11716         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11717         break;
11718       }
11719     // FIXME gcc accepts some relocatable values here too, but only in certain
11720     // memory models; it's complicated.
11721     }
11722     return;
11723   }
11724   case 'Z': {
11725     // 32-bit unsigned value
11726     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11727       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11728                                            C->getZExtValue())) {
11729         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11730         break;
11731       }
11732     }
11733     // FIXME gcc accepts some relocatable values here too, but only in certain
11734     // memory models; it's complicated.
11735     return;
11736   }
11737   case 'i': {
11738     // Literal immediates are always ok.
11739     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11740       // Widen to 64 bits here to get it sign extended.
11741       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11742       break;
11743     }
11744
11745     // In any sort of PIC mode addresses need to be computed at runtime by
11746     // adding in a register or some sort of table lookup.  These can't
11747     // be used as immediates.
11748     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11749       return;
11750
11751     // If we are in non-pic codegen mode, we allow the address of a global (with
11752     // an optional displacement) to be used with 'i'.
11753     GlobalAddressSDNode *GA = 0;
11754     int64_t Offset = 0;
11755
11756     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11757     while (1) {
11758       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11759         Offset += GA->getOffset();
11760         break;
11761       } else if (Op.getOpcode() == ISD::ADD) {
11762         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11763           Offset += C->getZExtValue();
11764           Op = Op.getOperand(0);
11765           continue;
11766         }
11767       } else if (Op.getOpcode() == ISD::SUB) {
11768         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11769           Offset += -C->getZExtValue();
11770           Op = Op.getOperand(0);
11771           continue;
11772         }
11773       }
11774
11775       // Otherwise, this isn't something we can handle, reject it.
11776       return;
11777     }
11778
11779     const GlobalValue *GV = GA->getGlobal();
11780     // If we require an extra load to get this address, as in PIC mode, we
11781     // can't accept it.
11782     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11783                                                         getTargetMachine())))
11784       return;
11785
11786     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11787                                         GA->getValueType(0), Offset);
11788     break;
11789   }
11790   }
11791
11792   if (Result.getNode()) {
11793     Ops.push_back(Result);
11794     return;
11795   }
11796   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11797 }
11798
11799 std::vector<unsigned> X86TargetLowering::
11800 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11801                                   EVT VT) const {
11802   if (Constraint.size() == 1) {
11803     // FIXME: not handling fp-stack yet!
11804     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11805     default: break;  // Unknown constraint letter
11806     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11807       if (Subtarget->is64Bit()) {
11808         if (VT == MVT::i32)
11809           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11810                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11811                                        X86::R10D,X86::R11D,X86::R12D,
11812                                        X86::R13D,X86::R14D,X86::R15D,
11813                                        X86::EBP, X86::ESP, 0);
11814         else if (VT == MVT::i16)
11815           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11816                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11817                                        X86::R10W,X86::R11W,X86::R12W,
11818                                        X86::R13W,X86::R14W,X86::R15W,
11819                                        X86::BP,  X86::SP, 0);
11820         else if (VT == MVT::i8)
11821           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11822                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11823                                        X86::R10B,X86::R11B,X86::R12B,
11824                                        X86::R13B,X86::R14B,X86::R15B,
11825                                        X86::BPL, X86::SPL, 0);
11826
11827         else if (VT == MVT::i64)
11828           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11829                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11830                                        X86::R10, X86::R11, X86::R12,
11831                                        X86::R13, X86::R14, X86::R15,
11832                                        X86::RBP, X86::RSP, 0);
11833
11834         break;
11835       }
11836       // 32-bit fallthrough
11837     case 'Q':   // Q_REGS
11838       if (VT == MVT::i32)
11839         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11840       else if (VT == MVT::i16)
11841         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11842       else if (VT == MVT::i8)
11843         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11844       else if (VT == MVT::i64)
11845         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11846       break;
11847     }
11848   }
11849
11850   return std::vector<unsigned>();
11851 }
11852
11853 std::pair<unsigned, const TargetRegisterClass*>
11854 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11855                                                 EVT VT) const {
11856   // First, see if this is a constraint that directly corresponds to an LLVM
11857   // register class.
11858   if (Constraint.size() == 1) {
11859     // GCC Constraint Letters
11860     switch (Constraint[0]) {
11861     default: break;
11862     case 'r':   // GENERAL_REGS
11863     case 'l':   // INDEX_REGS
11864       if (VT == MVT::i8)
11865         return std::make_pair(0U, X86::GR8RegisterClass);
11866       if (VT == MVT::i16)
11867         return std::make_pair(0U, X86::GR16RegisterClass);
11868       if (VT == MVT::i32 || !Subtarget->is64Bit())
11869         return std::make_pair(0U, X86::GR32RegisterClass);
11870       return std::make_pair(0U, X86::GR64RegisterClass);
11871     case 'R':   // LEGACY_REGS
11872       if (VT == MVT::i8)
11873         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11874       if (VT == MVT::i16)
11875         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11876       if (VT == MVT::i32 || !Subtarget->is64Bit())
11877         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11878       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11879     case 'f':  // FP Stack registers.
11880       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11881       // value to the correct fpstack register class.
11882       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11883         return std::make_pair(0U, X86::RFP32RegisterClass);
11884       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11885         return std::make_pair(0U, X86::RFP64RegisterClass);
11886       return std::make_pair(0U, X86::RFP80RegisterClass);
11887     case 'y':   // MMX_REGS if MMX allowed.
11888       if (!Subtarget->hasMMX()) break;
11889       return std::make_pair(0U, X86::VR64RegisterClass);
11890     case 'Y':   // SSE_REGS if SSE2 allowed
11891       if (!Subtarget->hasSSE2()) break;
11892       // FALL THROUGH.
11893     case 'x':   // SSE_REGS if SSE1 allowed
11894       if (!Subtarget->hasSSE1()) break;
11895
11896       switch (VT.getSimpleVT().SimpleTy) {
11897       default: break;
11898       // Scalar SSE types.
11899       case MVT::f32:
11900       case MVT::i32:
11901         return std::make_pair(0U, X86::FR32RegisterClass);
11902       case MVT::f64:
11903       case MVT::i64:
11904         return std::make_pair(0U, X86::FR64RegisterClass);
11905       // Vector types.
11906       case MVT::v16i8:
11907       case MVT::v8i16:
11908       case MVT::v4i32:
11909       case MVT::v2i64:
11910       case MVT::v4f32:
11911       case MVT::v2f64:
11912         return std::make_pair(0U, X86::VR128RegisterClass);
11913       }
11914       break;
11915     }
11916   }
11917
11918   // Use the default implementation in TargetLowering to convert the register
11919   // constraint into a member of a register class.
11920   std::pair<unsigned, const TargetRegisterClass*> Res;
11921   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11922
11923   // Not found as a standard register?
11924   if (Res.second == 0) {
11925     // Map st(0) -> st(7) -> ST0
11926     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11927         tolower(Constraint[1]) == 's' &&
11928         tolower(Constraint[2]) == 't' &&
11929         Constraint[3] == '(' &&
11930         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11931         Constraint[5] == ')' &&
11932         Constraint[6] == '}') {
11933
11934       Res.first = X86::ST0+Constraint[4]-'0';
11935       Res.second = X86::RFP80RegisterClass;
11936       return Res;
11937     }
11938
11939     // GCC allows "st(0)" to be called just plain "st".
11940     if (StringRef("{st}").equals_lower(Constraint)) {
11941       Res.first = X86::ST0;
11942       Res.second = X86::RFP80RegisterClass;
11943       return Res;
11944     }
11945
11946     // flags -> EFLAGS
11947     if (StringRef("{flags}").equals_lower(Constraint)) {
11948       Res.first = X86::EFLAGS;
11949       Res.second = X86::CCRRegisterClass;
11950       return Res;
11951     }
11952
11953     // 'A' means EAX + EDX.
11954     if (Constraint == "A") {
11955       Res.first = X86::EAX;
11956       Res.second = X86::GR32_ADRegisterClass;
11957       return Res;
11958     }
11959     return Res;
11960   }
11961
11962   // Otherwise, check to see if this is a register class of the wrong value
11963   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11964   // turn into {ax},{dx}.
11965   if (Res.second->hasType(VT))
11966     return Res;   // Correct type already, nothing to do.
11967
11968   // All of the single-register GCC register classes map their values onto
11969   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11970   // really want an 8-bit or 32-bit register, map to the appropriate register
11971   // class and return the appropriate register.
11972   if (Res.second == X86::GR16RegisterClass) {
11973     if (VT == MVT::i8) {
11974       unsigned DestReg = 0;
11975       switch (Res.first) {
11976       default: break;
11977       case X86::AX: DestReg = X86::AL; break;
11978       case X86::DX: DestReg = X86::DL; break;
11979       case X86::CX: DestReg = X86::CL; break;
11980       case X86::BX: DestReg = X86::BL; break;
11981       }
11982       if (DestReg) {
11983         Res.first = DestReg;
11984         Res.second = X86::GR8RegisterClass;
11985       }
11986     } else if (VT == MVT::i32) {
11987       unsigned DestReg = 0;
11988       switch (Res.first) {
11989       default: break;
11990       case X86::AX: DestReg = X86::EAX; break;
11991       case X86::DX: DestReg = X86::EDX; break;
11992       case X86::CX: DestReg = X86::ECX; break;
11993       case X86::BX: DestReg = X86::EBX; break;
11994       case X86::SI: DestReg = X86::ESI; break;
11995       case X86::DI: DestReg = X86::EDI; break;
11996       case X86::BP: DestReg = X86::EBP; break;
11997       case X86::SP: DestReg = X86::ESP; break;
11998       }
11999       if (DestReg) {
12000         Res.first = DestReg;
12001         Res.second = X86::GR32RegisterClass;
12002       }
12003     } else if (VT == MVT::i64) {
12004       unsigned DestReg = 0;
12005       switch (Res.first) {
12006       default: break;
12007       case X86::AX: DestReg = X86::RAX; break;
12008       case X86::DX: DestReg = X86::RDX; break;
12009       case X86::CX: DestReg = X86::RCX; break;
12010       case X86::BX: DestReg = X86::RBX; break;
12011       case X86::SI: DestReg = X86::RSI; break;
12012       case X86::DI: DestReg = X86::RDI; break;
12013       case X86::BP: DestReg = X86::RBP; break;
12014       case X86::SP: DestReg = X86::RSP; break;
12015       }
12016       if (DestReg) {
12017         Res.first = DestReg;
12018         Res.second = X86::GR64RegisterClass;
12019       }
12020     }
12021   } else if (Res.second == X86::FR32RegisterClass ||
12022              Res.second == X86::FR64RegisterClass ||
12023              Res.second == X86::VR128RegisterClass) {
12024     // Handle references to XMM physical registers that got mapped into the
12025     // wrong class.  This can happen with constraints like {xmm0} where the
12026     // target independent register mapper will just pick the first match it can
12027     // find, ignoring the required type.
12028     if (VT == MVT::f32)
12029       Res.second = X86::FR32RegisterClass;
12030     else if (VT == MVT::f64)
12031       Res.second = X86::FR64RegisterClass;
12032     else if (X86::VR128RegisterClass->hasType(VT))
12033       Res.second = X86::VR128RegisterClass;
12034   }
12035
12036   return Res;
12037 }