lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 static cl::opt<bool>
  60 Disable256Bit("disable-256bit", cl::Hidden,
  61               cl::desc("Disable use of 256-bit vectors"));
  62
  63 // Forward declarations.
  64 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  65                        SDValue V2);
  66
  67 static SDValue Insert128BitVector(SDValue Result,
  68                                   SDValue Vec,
  69                                   SDValue Idx,
  70                                   SelectionDAG &DAG,
  71                                   DebugLoc dl);
  72
  73 static SDValue Extract128BitVector(SDValue Vec,
  74                                    SDValue Idx,
  75                                    SelectionDAG &DAG,
  76                                    DebugLoc dl);
  77
  78 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG);
  79
  80
  81 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  82 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  83 /// simple subregister reference.  Idx is an index in the 128 bits we
  84 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  85 /// lowering EXTRACT_VECTOR_ELT operations easier.
  86 static SDValue Extract128BitVector(SDValue Vec,
  87                                    SDValue Idx,
  88                                    SelectionDAG &DAG,
  89                                    DebugLoc dl) {
  90   EVT VT = Vec.getValueType();
  91   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  92
  93   EVT ElVT = VT.getVectorElementType();
  94
  95   int Factor = VT.getSizeInBits() / 128;
  96
  97   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(),
  98                                   ElVT,
  99                                   VT.getVectorNumElements() / Factor);
 100
 101   // Extract from UNDEF is UNDEF.
 102   if (Vec.getOpcode() == ISD::UNDEF)
 103     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
 104
 105   if (isa<ConstantSDNode>(Idx)) {
 106     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 107
 108     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
 109     // we can match to VEXTRACTF128.
 110     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 111
 112     // This is the index of the first element of the 128-bit chunk
 113     // we want.
 114     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 115                                  * ElemsPerChunk);
 116
 117     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 118
 119     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 120                                  VecIdx);
 121
 122     return Result;
 123   }
 124
 125   return SDValue();
 126 }
 127
 128 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 129 /// sets things up to match to an AVX VINSERTF128 instruction or a
 130 /// simple superregister reference.  Idx is an index in the 128 bits
 131 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 132 /// lowering INSERT_VECTOR_ELT operations easier.
 133 static SDValue Insert128BitVector(SDValue Result,
 134                                   SDValue Vec,
 135                                   SDValue Idx,
 136                                   SelectionDAG &DAG,
 137                                   DebugLoc dl) {
 138   if (isa<ConstantSDNode>(Idx)) {
 139     EVT VT = Vec.getValueType();
 140     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 141
 142     EVT ElVT = VT.getVectorElementType();
 143
 144     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 145
 146     EVT ResultVT = Result.getValueType();
 147
 148     // Insert the relevant 128 bits.
 149     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 150
 151     // This is the index of the first element of the 128-bit chunk
 152     // we want.
 153     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 154                                  * ElemsPerChunk);
 155
 156     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 157
 158     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 159                          VecIdx);
 160     return Result;
 161   }
 162
 163   return SDValue();
 164 }
 165
 166 /// Given two vectors, concat them.
 167 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG) {
 168   DebugLoc dl = Lower.getDebugLoc();
 169
 170   assert(Lower.getValueType() == Upper.getValueType() && "Mismatched vectors!");
 171
 172   EVT VT = EVT::getVectorVT(*DAG.getContext(),
 173                             Lower.getValueType().getVectorElementType(),
 174                             Lower.getValueType().getVectorNumElements() * 2);
 175
 176   // TODO: Generalize to arbitrary vector length (this assumes 256-bit vectors).
 177   assert(VT.getSizeInBits() == 256 && "Unsupported vector concat!");
 178
 179   // Insert the upper subvector.
 180   SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Upper,
 181                                    DAG.getConstant(
 182                                      // This is half the length of the result
 183                                      // vector.  Start inserting the upper 128
 184                                      // bits here.
 185                                      Lower.getValueType().getVectorNumElements(),
 186                                      MVT::i32),
 187                                    DAG, dl);
 188
 189   // Insert the lower subvector.
 190   Vec = Insert128BitVector(Vec, Lower, DAG.getConstant(0, MVT::i32), DAG, dl);
 191   return Vec;
 192 }
 193
 194 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 195   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 196   bool is64Bit = Subtarget->is64Bit();
 197
 198   if (Subtarget->isTargetEnvMacho()) {
 199     if (is64Bit)
 200       return new X8664_MachoTargetObjectFile();
 201     return new TargetLoweringObjectFileMachO();
 202   }
 203
 204   if (Subtarget->isTargetELF()) {
 205     if (is64Bit)
 206       return new X8664_ELFTargetObjectFile(TM);
 207     return new X8632_ELFTargetObjectFile(TM);
 208   }
 209   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 210     return new TargetLoweringObjectFileCOFF();
 211   llvm_unreachable("unknown subtarget type");
 212 }
 213
 214 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 215   : TargetLowering(TM, createTLOF(TM)) {
 216   Subtarget = &TM.getSubtarget<X86Subtarget>();
 217   X86ScalarSSEf64 = Subtarget->hasXMMInt();
 218   X86ScalarSSEf32 = Subtarget->hasXMM();
 219   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 220
 221   RegInfo = TM.getRegisterInfo();
 222   TD = getTargetData();
 223
 224   // Set up the TargetLowering object.
 225   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 226
 227   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 228   setShiftAmountType(MVT::i8);
 229   setBooleanContents(ZeroOrOneBooleanContent);
 230   setSchedulingPreference(Sched::RegPressure);
 231   setStackPointerRegisterToSaveRestore(X86StackPtr);
 232
 233   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 234     // Setup Windows compiler runtime calls.
 235     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 236     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 237     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 238     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 239     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 240     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 241     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 242     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 243   }
 244
 245   if (Subtarget->isTargetDarwin()) {
 246     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 247     setUseUnderscoreSetJmp(false);
 248     setUseUnderscoreLongJmp(false);
 249   } else if (Subtarget->isTargetMingw()) {
 250     // MS runtime is weird: it exports _setjmp, but longjmp!
 251     setUseUnderscoreSetJmp(true);
 252     setUseUnderscoreLongJmp(false);
 253   } else {
 254     setUseUnderscoreSetJmp(true);
 255     setUseUnderscoreLongJmp(true);
 256   }
 257
 258   // Set up the register classes.
 259   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 260   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 261   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 262   if (Subtarget->is64Bit())
 263     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 264
 265   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 266
 267   // We don't accept any truncstore of integer registers.
 268   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 269   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 270   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 271   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 272   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 273   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 274
 275   // SETOEQ and SETUNE require checking two conditions.
 276   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 277   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 278   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 279   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 280   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 281   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 282
 283   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 284   // operation.
 285   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 286   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 287   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 288
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 291     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 292   } else if (!UseSoftFloat) {
 293     // We have an algorithm for SSE2->double, and we turn this into a
 294     // 64-bit FILD followed by conditional FADD for other targets.
 295     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 296     // We have an algorithm for SSE2, and we turn this into a 64-bit
 297     // FILD for other targets.
 298     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 299   }
 300
 301   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 302   // this operation.
 303   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 304   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 305
 306   if (!UseSoftFloat) {
 307     // SSE has no i16 to fp conversion, only i32
 308     if (X86ScalarSSEf32) {
 309       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 310       // f32 and f64 cases are Legal, f80 case is not
 311       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 312     } else {
 313       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 314       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 315     }
 316   } else {
 317     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 318     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 319   }
 320
 321   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 322   // are Legal, f80 is custom lowered.
 323   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 324   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 325
 326   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 327   // this operation.
 328   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 329   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 330
 331   if (X86ScalarSSEf32) {
 332     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 333     // f32 and f64 cases are Legal, f80 case is not
 334     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 335   } else {
 336     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 337     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 338   }
 339
 340   // Handle FP_TO_UINT by promoting the destination to a larger signed
 341   // conversion.
 342   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 343   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 344   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 345
 346   if (Subtarget->is64Bit()) {
 347     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 348     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 349   } else if (!UseSoftFloat) {
 350     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 351       // Expand FP_TO_UINT into a select.
 352       // FIXME: We would like to use a Custom expander here eventually to do
 353       // the optimal thing for SSE vs. the default expansion in the legalizer.
 354       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 355     else
 356       // With SSE3 we can use fisttpll to convert to a signed i64; without
 357       // SSE, we're stuck with a fistpll.
 358       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 359   }
 360
 361   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 362   if (!X86ScalarSSEf64) {
 363     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 364     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 365     if (Subtarget->is64Bit()) {
 366       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 367       // Without SSE, i64->f64 goes through memory.
 368       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 369     }
 370   }
 371
 372   // Scalar integer divide and remainder are lowered to use operations that
 373   // produce two results, to match the available instructions. This exposes
 374   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 375   // into a single instruction.
 376   //
 377   // Scalar integer multiply-high is also lowered to use two-result
 378   // operations, to match the available instructions. However, plain multiply
 379   // (low) operations are left as Legal, as there are single-result
 380   // instructions for this in x86. Using the two-result multiply instructions
 381   // when both high and low results are needed must be arranged by dagcombine.
 382   for (unsigned i = 0, e = 4; i != e; ++i) {
 383     MVT VT = IntVTs[i];
 384     setOperationAction(ISD::MULHS, VT, Expand);
 385     setOperationAction(ISD::MULHU, VT, Expand);
 386     setOperationAction(ISD::SDIV, VT, Expand);
 387     setOperationAction(ISD::UDIV, VT, Expand);
 388     setOperationAction(ISD::SREM, VT, Expand);
 389     setOperationAction(ISD::UREM, VT, Expand);
 390
 391     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 392     setOperationAction(ISD::ADDC, VT, Custom);
 393     setOperationAction(ISD::ADDE, VT, Custom);
 394     setOperationAction(ISD::SUBC, VT, Custom);
 395     setOperationAction(ISD::SUBE, VT, Custom);
 396   }
 397
 398   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 399   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 400   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 401   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 402   if (Subtarget->is64Bit())
 403     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 404   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 405   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 406   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 407   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 408   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 409   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 410   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 411   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 412
 413   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 414   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 415   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 416   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 417   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 418   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 421     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 422   }
 423
 424   if (Subtarget->hasPOPCNT()) {
 425     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 426   } else {
 427     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 428     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 429     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 430     if (Subtarget->is64Bit())
 431       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 432   }
 433
 434   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 435   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 436
 437   // These should be promoted to a larger select which is supported.
 438   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 439   // X86 wants to expand cmov itself.
 440   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 441   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 442   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 443   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 444   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 445   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 446   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 447   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 448   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 449   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 450   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 451   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 452   if (Subtarget->is64Bit()) {
 453     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 454     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 455   }
 456   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 457
 458   // Darwin ABI issue.
 459   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 460   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 461   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 462   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 463   if (Subtarget->is64Bit())
 464     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 465   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 466   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 467   if (Subtarget->is64Bit()) {
 468     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 469     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 470     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 471     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 472     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 473   }
 474   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 475   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 476   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 477   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 478   if (Subtarget->is64Bit()) {
 479     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 480     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 481     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 482   }
 483
 484   if (Subtarget->hasXMM())
 485     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 486
 487   // We may not have a libcall for MEMBARRIER so we should lower this.
 488   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 489
 490   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 491   // Locked instructions, in turn, have implicit fence semantics (all memory
 492   // operations are flushed before issuing the locked instruction, and they
 493   // are not buffered), so we can fold away the common pattern of
 494   // fence-atomic-fence.
 495   setShouldFoldAtomicFences(true);
 496
 497   // Expand certain atomics
 498   for (unsigned i = 0, e = 4; i != e; ++i) {
 499     MVT VT = IntVTs[i];
 500     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 501     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 502   }
 503
 504   if (!Subtarget->is64Bit()) {
 505     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 506     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 507     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 508     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 509     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 510     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 511     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 512   }
 513
 514   // FIXME - use subtarget debug flags
 515   if (!Subtarget->isTargetDarwin() &&
 516       !Subtarget->isTargetELF() &&
 517       !Subtarget->isTargetCygMing()) {
 518     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 519   }
 520
 521   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 522   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 523   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 524   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 525   if (Subtarget->is64Bit()) {
 526     setExceptionPointerRegister(X86::RAX);
 527     setExceptionSelectorRegister(X86::RDX);
 528   } else {
 529     setExceptionPointerRegister(X86::EAX);
 530     setExceptionSelectorRegister(X86::EDX);
 531   }
 532   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 533   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 534
 535   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 536
 537   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 538
 539   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 540   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 541   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 542   if (Subtarget->is64Bit()) {
 543     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 544     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 545   } else {
 546     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 547     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 548   }
 549
 550   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 551   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 552   if (Subtarget->is64Bit())
 553     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 554   if (Subtarget->isTargetCygMing() || Subtarget->isTargetWindows())
 555     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 556   else
 557     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 558
 559   if (!UseSoftFloat && X86ScalarSSEf64) {
 560     // f32 and f64 use SSE.
 561     // Set up the FP register classes.
 562     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 563     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 564
 565     // Use ANDPD to simulate FABS.
 566     setOperationAction(ISD::FABS , MVT::f64, Custom);
 567     setOperationAction(ISD::FABS , MVT::f32, Custom);
 568
 569     // Use XORP to simulate FNEG.
 570     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 571     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 572
 573     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 575     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 576
 577     // We don't support sin/cos/fmod
 578     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 579     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 580     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 581     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 582
 583     // Expand FP immediates into loads from the stack, except for the special
 584     // cases we handle.
 585     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 586     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 587   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 588     // Use SSE for f32, x87 for f64.
 589     // Set up the FP register classes.
 590     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592
 593     // Use ANDPS to simulate FABS.
 594     setOperationAction(ISD::FABS , MVT::f32, Custom);
 595
 596     // Use XORP to simulate FNEG.
 597     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600
 601     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 603     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 604
 605     // We don't support sin/cos/fmod
 606     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 607     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 608
 609     // Special cases we handle for FP constants.
 610     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 611     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 615
 616     if (!UnsafeFPMath) {
 617       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 618       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 619     }
 620   } else if (!UseSoftFloat) {
 621     // f32 and f64 in x87.
 622     // Set up the FP register classes.
 623     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 624     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 625
 626     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 627     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 628     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 629     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 630
 631     if (!UnsafeFPMath) {
 632       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 633       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 634     }
 635     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 636     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 637     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 638     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 639     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 640     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 641     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 642     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 643   }
 644
 645   // Long double always uses X87.
 646   if (!UseSoftFloat) {
 647     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 648     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 649     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 650     {
 651       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 652       addLegalFPImmediate(TmpFlt);  // FLD0
 653       TmpFlt.changeSign();
 654       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 655
 656       bool ignored;
 657       APFloat TmpFlt2(+1.0);
 658       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 659                       &ignored);
 660       addLegalFPImmediate(TmpFlt2);  // FLD1
 661       TmpFlt2.changeSign();
 662       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 663     }
 664
 665     if (!UnsafeFPMath) {
 666       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 667       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 668     }
 669   }
 670
 671   // Always use a library call for pow.
 672   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 673   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 674   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 675
 676   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 677   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 678   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 679   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 680   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 681
 682   // First set operation action for all vector types to either promote
 683   // (for widening) or expand (for scalarization). Then we will selectively
 684   // turn on ones that can be effectively codegen'd.
 685   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 686        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 687     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 702     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 704     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 705     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 711     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 715     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 716     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 717     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 718     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 719     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 720     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 721     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 722     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 723     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 724     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 725     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 726     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 727     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 728     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 729     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 730     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 731     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 732     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 733     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 734     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 735     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 737     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 738     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 739     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 740     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 741     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 742          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 743       setTruncStoreAction((MVT::SimpleValueType)VT,
 744                           (MVT::SimpleValueType)InnerVT, Expand);
 745     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 746     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 747     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 748   }
 749
 750   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 751   // with -msoft-float, disable use of MMX as well.
 752   if (!UseSoftFloat && Subtarget->hasMMX()) {
 753     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 754     // No operations on x86mmx supported, everything uses intrinsics.
 755   }
 756
 757   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 758   // into smaller operations.
 759   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 760   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 761   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 762   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 763   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 764   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 765   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 766   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 767   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 768   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 769   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 770   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 771   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 772   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 773   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 774   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 775   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 776   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 777   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 778   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 781   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 782   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 783   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 784   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 785   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 786   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 787   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 788
 789   if (!UseSoftFloat && Subtarget->hasXMM()) {
 790     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 791
 792     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 793     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 794     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 795     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 796     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 797     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 798     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 800     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 801     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 802     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 803     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 804   }
 805
 806   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 807     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 808
 809     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 810     // registers cannot be used even for integer operations.
 811     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 812     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 813     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 814     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 815
 816     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 817     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 818     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 819     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 820     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 834     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 835     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 836     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 837
 838     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 843
 844     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 845     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 846     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 847     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 848     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 852       EVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,
 860                          VT.getSimpleVT().SimpleTy, Custom);
 861       setOperationAction(ISD::VECTOR_SHUFFLE,
 862                          VT.getSimpleVT().SimpleTy, Custom);
 863       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 864                          VT.getSimpleVT().SimpleTy, Custom);
 865     }
 866
 867     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 868     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 869     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 870     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 871     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 872     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 873
 874     if (Subtarget->is64Bit()) {
 875       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 876       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 877     }
 878
 879     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 880     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 881       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 882       EVT VT = SVT;
 883
 884       // Do not attempt to promote non-128-bit vectors
 885       if (!VT.is128BitVector())
 886         continue;
 887
 888       setOperationAction(ISD::AND,    SVT, Promote);
 889       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 890       setOperationAction(ISD::OR,     SVT, Promote);
 891       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 892       setOperationAction(ISD::XOR,    SVT, Promote);
 893       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 894       setOperationAction(ISD::LOAD,   SVT, Promote);
 895       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 896       setOperationAction(ISD::SELECT, SVT, Promote);
 897       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 898     }
 899
 900     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 901
 902     // Custom lower v2i64 and v2f64 selects.
 903     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 904     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 905     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 906     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 907
 908     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 909     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 910   }
 911
 912   if (Subtarget->hasSSE41()) {
 913     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 914     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 915     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 916     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 917     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 918     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 919     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 920     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 921     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 922     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 923
 924     // FIXME: Do we need to handle scalar-to-vector here?
 925     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 926
 927     // Can turn SHL into an integer multiply.
 928     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 929     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 930
 931     // i8 and i16 vectors are custom , because the source register and source
 932     // source memory operand types are not the same width.  f32 vectors are
 933     // custom since the immediate controlling the insert encodes additional
 934     // information.
 935     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 936     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 937     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 938     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 939
 940     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 941     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 942     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 943     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 944
 945     if (Subtarget->is64Bit()) {
 946       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 947       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 948     }
 949   }
 950
 951   if (Subtarget->hasSSE42())
 952     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 953
 954   if (!UseSoftFloat && Subtarget->hasAVX()) {
 955     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 956     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 957     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 958     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 959     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 960
 961     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 962     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 963     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 965
 966     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 967     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 968     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 969     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 970     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 971     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 972
 973     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 974     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 975     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 976     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 977     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 978     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 979
 980     // Custom lower build_vector, vector_shuffle, scalar_to_vector,
 981     // insert_vector_elt extract_subvector and extract_vector_elt for
 982     // 256-bit types.
 983     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 984          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
 985          ++i) {
 986       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 987       // Do not attempt to custom lower non-256-bit vectors
 988       if (!isPowerOf2_32(MVT(VT).getVectorNumElements())
 989           || (MVT(VT).getSizeInBits() < 256))
 990         continue;
 991       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 992       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 993       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
 994       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 995       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
 996     }
 997     // Custom-lower insert_subvector and extract_subvector based on
 998     // the result type.
 999     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1000          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1001          ++i) {
1002       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
1003       // Do not attempt to custom lower non-256-bit vectors
1004       if (!isPowerOf2_32(MVT(VT).getVectorNumElements()))
1005         continue;
1006
1007       if (MVT(VT).getSizeInBits() == 128) {
1008         setOperationAction(ISD::EXTRACT_SUBVECTOR,  VT, Custom);
1009       }
1010       else if (MVT(VT).getSizeInBits() == 256) {
1011         setOperationAction(ISD::INSERT_SUBVECTOR,  VT, Custom);
1012       }
1013     }
1014
1015     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1016     // Don't promote loads because we need them for VPERM vector index versions.
1017
1018     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1019          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1020          VT++) {
1021       if (!isPowerOf2_32(MVT((MVT::SimpleValueType)VT).getVectorNumElements())
1022           || (MVT((MVT::SimpleValueType)VT).getSizeInBits() < 256))
1023         continue;
1024       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
1025       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v4i64);
1026       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
1027       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v4i64);
1028       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
1029       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v4i64);
1030       //setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
1031       //AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v4i64);
1032       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
1033       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v4i64);
1034     }
1035   }
1036
1037   // We want to custom lower some of our intrinsics.
1038   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1039
1040
1041   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1042   // handle type legalization for these operations here.
1043   //
1044   // FIXME: We really should do custom legalization for addition and
1045   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1046   // than generic legalization for 64-bit multiplication-with-overflow, though.
1047   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1048     // Add/Sub/Mul with overflow operations are custom lowered.
1049     MVT VT = IntVTs[i];
1050     setOperationAction(ISD::SADDO, VT, Custom);
1051     setOperationAction(ISD::UADDO, VT, Custom);
1052     setOperationAction(ISD::SSUBO, VT, Custom);
1053     setOperationAction(ISD::USUBO, VT, Custom);
1054     setOperationAction(ISD::SMULO, VT, Custom);
1055     setOperationAction(ISD::UMULO, VT, Custom);
1056   }
1057
1058   // There are no 8-bit 3-address imul/mul instructions
1059   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1060   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1061
1062   if (!Subtarget->is64Bit()) {
1063     // These libcalls are not available in 32-bit.
1064     setLibcallName(RTLIB::SHL_I128, 0);
1065     setLibcallName(RTLIB::SRL_I128, 0);
1066     setLibcallName(RTLIB::SRA_I128, 0);
1067   }
1068
1069   // We have target-specific dag combine patterns for the following nodes:
1070   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1071   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1072   setTargetDAGCombine(ISD::BUILD_VECTOR);
1073   setTargetDAGCombine(ISD::SELECT);
1074   setTargetDAGCombine(ISD::SHL);
1075   setTargetDAGCombine(ISD::SRA);
1076   setTargetDAGCombine(ISD::SRL);
1077   setTargetDAGCombine(ISD::OR);
1078   setTargetDAGCombine(ISD::AND);
1079   setTargetDAGCombine(ISD::ADD);
1080   setTargetDAGCombine(ISD::SUB);
1081   setTargetDAGCombine(ISD::STORE);
1082   setTargetDAGCombine(ISD::ZERO_EXTEND);
1083   if (Subtarget->is64Bit())
1084     setTargetDAGCombine(ISD::MUL);
1085
1086   computeRegisterProperties();
1087
1088   // On Darwin, -Os means optimize for size without hurting performance,
1089   // do not reduce the limit.
1090   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1091   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1092   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1093   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1094   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1095   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1096   setPrefLoopAlignment(16);
1097   benefitFromCodePlacementOpt = true;
1098 }
1099
1100
1101 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1102   return MVT::i8;
1103 }
1104
1105
1106 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1107 /// the desired ByVal argument alignment.
1108 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1109   if (MaxAlign == 16)
1110     return;
1111   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1112     if (VTy->getBitWidth() == 128)
1113       MaxAlign = 16;
1114   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1115     unsigned EltAlign = 0;
1116     getMaxByValAlign(ATy->getElementType(), EltAlign);
1117     if (EltAlign > MaxAlign)
1118       MaxAlign = EltAlign;
1119   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1120     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1121       unsigned EltAlign = 0;
1122       getMaxByValAlign(STy->getElementType(i), EltAlign);
1123       if (EltAlign > MaxAlign)
1124         MaxAlign = EltAlign;
1125       if (MaxAlign == 16)
1126         break;
1127     }
1128   }
1129   return;
1130 }
1131
1132 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1133 /// function arguments in the caller parameter area. For X86, aggregates
1134 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1135 /// are at 4-byte boundaries.
1136 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1137   if (Subtarget->is64Bit()) {
1138     // Max of 8 and alignment of type.
1139     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1140     if (TyAlign > 8)
1141       return TyAlign;
1142     return 8;
1143   }
1144
1145   unsigned Align = 4;
1146   if (Subtarget->hasXMM())
1147     getMaxByValAlign(Ty, Align);
1148   return Align;
1149 }
1150
1151 /// getOptimalMemOpType - Returns the target specific optimal type for load
1152 /// and store operations as a result of memset, memcpy, and memmove
1153 /// lowering. If DstAlign is zero that means it's safe to destination
1154 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1155 /// means there isn't a need to check it against alignment requirement,
1156 /// probably because the source does not need to be loaded. If
1157 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1158 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1159 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1160 /// constant so it does not need to be loaded.
1161 /// It returns EVT::Other if the type should be determined using generic
1162 /// target-independent logic.
1163 EVT
1164 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1165                                        unsigned DstAlign, unsigned SrcAlign,
1166                                        bool NonScalarIntSafe,
1167                                        bool MemcpyStrSrc,
1168                                        MachineFunction &MF) const {
1169   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1170   // linux.  This is because the stack realignment code can't handle certain
1171   // cases like PR2962.  This should be removed when PR2962 is fixed.
1172   const Function *F = MF.getFunction();
1173   if (NonScalarIntSafe &&
1174       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1175     if (Size >= 16 &&
1176         (Subtarget->isUnalignedMemAccessFast() ||
1177          ((DstAlign == 0 || DstAlign >= 16) &&
1178           (SrcAlign == 0 || SrcAlign >= 16))) &&
1179         Subtarget->getStackAlignment() >= 16) {
1180       if (Subtarget->hasSSE2())
1181         return MVT::v4i32;
1182       if (Subtarget->hasSSE1())
1183         return MVT::v4f32;
1184     } else if (!MemcpyStrSrc && Size >= 8 &&
1185                !Subtarget->is64Bit() &&
1186                Subtarget->getStackAlignment() >= 8 &&
1187                Subtarget->hasXMMInt()) {
1188       // Do not use f64 to lower memcpy if source is string constant. It's
1189       // better to use i32 to avoid the loads.
1190       return MVT::f64;
1191     }
1192   }
1193   if (Subtarget->is64Bit() && Size >= 8)
1194     return MVT::i64;
1195   return MVT::i32;
1196 }
1197
1198 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1199 /// current function.  The returned value is a member of the
1200 /// MachineJumpTableInfo::JTEntryKind enum.
1201 unsigned X86TargetLowering::getJumpTableEncoding() const {
1202   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1203   // symbol.
1204   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1205       Subtarget->isPICStyleGOT())
1206     return MachineJumpTableInfo::EK_Custom32;
1207
1208   // Otherwise, use the normal jump table encoding heuristics.
1209   return TargetLowering::getJumpTableEncoding();
1210 }
1211
1212 const MCExpr *
1213 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1214                                              const MachineBasicBlock *MBB,
1215                                              unsigned uid,MCContext &Ctx) const{
1216   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1217          Subtarget->isPICStyleGOT());
1218   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1219   // entries.
1220   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1221                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1222 }
1223
1224 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1225 /// jumptable.
1226 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1227                                                     SelectionDAG &DAG) const {
1228   if (!Subtarget->is64Bit())
1229     // This doesn't have DebugLoc associated with it, but is not really the
1230     // same as a Register.
1231     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1232   return Table;
1233 }
1234
1235 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1236 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1237 /// MCExpr.
1238 const MCExpr *X86TargetLowering::
1239 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1240                              MCContext &Ctx) const {
1241   // X86-64 uses RIP relative addressing based on the jump table label.
1242   if (Subtarget->isPICStyleRIPRel())
1243     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1244
1245   // Otherwise, the reference is relative to the PIC base.
1246   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1247 }
1248
1249 /// getFunctionAlignment - Return the Log2 alignment of this function.
1250 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1251   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1252 }
1253
1254 // FIXME: Why this routine is here? Move to RegInfo!
1255 std::pair<const TargetRegisterClass*, uint8_t>
1256 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1257   const TargetRegisterClass *RRC = 0;
1258   uint8_t Cost = 1;
1259   switch (VT.getSimpleVT().SimpleTy) {
1260   default:
1261     return TargetLowering::findRepresentativeClass(VT);
1262   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1263     RRC = (Subtarget->is64Bit()
1264            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1265     break;
1266   case MVT::x86mmx:
1267     RRC = X86::VR64RegisterClass;
1268     break;
1269   case MVT::f32: case MVT::f64:
1270   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1271   case MVT::v4f32: case MVT::v2f64:
1272   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1273   case MVT::v4f64:
1274     RRC = X86::VR128RegisterClass;
1275     break;
1276   }
1277   return std::make_pair(RRC, Cost);
1278 }
1279
1280 // FIXME: Why this routine is here? Move to RegInfo!
1281 unsigned
1282 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1283                                        MachineFunction &MF) const {
1284   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
1285
1286   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
1287   switch (RC->getID()) {
1288   default:
1289     return 0;
1290   case X86::GR32RegClassID:
1291     return 4 - FPDiff;
1292   case X86::GR64RegClassID:
1293     return 8 - FPDiff;
1294   case X86::VR128RegClassID:
1295     return Subtarget->is64Bit() ? 10 : 4;
1296   case X86::VR64RegClassID:
1297     return 4;
1298   }
1299 }
1300
1301 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1302                                                unsigned &Offset) const {
1303   if (!Subtarget->isTargetLinux())
1304     return false;
1305
1306   if (Subtarget->is64Bit()) {
1307     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1308     Offset = 0x28;
1309     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1310       AddressSpace = 256;
1311     else
1312       AddressSpace = 257;
1313   } else {
1314     // %gs:0x14 on i386
1315     Offset = 0x14;
1316     AddressSpace = 256;
1317   }
1318   return true;
1319 }
1320
1321
1322 //===----------------------------------------------------------------------===//
1323 //               Return Value Calling Convention Implementation
1324 //===----------------------------------------------------------------------===//
1325
1326 #include "X86GenCallingConv.inc"
1327
1328 bool
1329 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1330                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1331                         LLVMContext &Context) const {
1332   SmallVector<CCValAssign, 16> RVLocs;
1333   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1334                  RVLocs, Context);
1335   return CCInfo.CheckReturn(Outs, RetCC_X86);
1336 }
1337
1338 SDValue
1339 X86TargetLowering::LowerReturn(SDValue Chain,
1340                                CallingConv::ID CallConv, bool isVarArg,
1341                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1342                                const SmallVectorImpl<SDValue> &OutVals,
1343                                DebugLoc dl, SelectionDAG &DAG) const {
1344   MachineFunction &MF = DAG.getMachineFunction();
1345   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1346
1347   SmallVector<CCValAssign, 16> RVLocs;
1348   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1349                  RVLocs, *DAG.getContext());
1350   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1351
1352   // Add the regs to the liveout set for the function.
1353   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1354   for (unsigned i = 0; i != RVLocs.size(); ++i)
1355     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1356       MRI.addLiveOut(RVLocs[i].getLocReg());
1357
1358   SDValue Flag;
1359
1360   SmallVector<SDValue, 6> RetOps;
1361   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1362   // Operand #1 = Bytes To Pop
1363   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1364                    MVT::i16));
1365
1366   // Copy the result values into the output registers.
1367   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1368     CCValAssign &VA = RVLocs[i];
1369     assert(VA.isRegLoc() && "Can only return in registers!");
1370     SDValue ValToCopy = OutVals[i];
1371     EVT ValVT = ValToCopy.getValueType();
1372
1373     // If this is x86-64, and we disabled SSE, we can't return FP values,
1374     // or SSE or MMX vectors.
1375     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1376          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1377           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1378       report_fatal_error("SSE register return with SSE disabled");
1379     }
1380     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1381     // llvm-gcc has never done it right and no one has noticed, so this
1382     // should be OK for now.
1383     if (ValVT == MVT::f64 &&
1384         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1385       report_fatal_error("SSE2 register return with SSE2 disabled");
1386
1387     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1388     // the RET instruction and handled by the FP Stackifier.
1389     if (VA.getLocReg() == X86::ST0 ||
1390         VA.getLocReg() == X86::ST1) {
1391       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1392       // change the value to the FP stack register class.
1393       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1394         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1395       RetOps.push_back(ValToCopy);
1396       // Don't emit a copytoreg.
1397       continue;
1398     }
1399
1400     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1401     // which is returned in RAX / RDX.
1402     if (Subtarget->is64Bit()) {
1403       if (ValVT == MVT::x86mmx) {
1404         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1405           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1406           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1407                                   ValToCopy);
1408           // If we don't have SSE2 available, convert to v4f32 so the generated
1409           // register is legal.
1410           if (!Subtarget->hasSSE2())
1411             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1412         }
1413       }
1414     }
1415
1416     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1417     Flag = Chain.getValue(1);
1418   }
1419
1420   // The x86-64 ABI for returning structs by value requires that we copy
1421   // the sret argument into %rax for the return. We saved the argument into
1422   // a virtual register in the entry block, so now we copy the value out
1423   // and into %rax.
1424   if (Subtarget->is64Bit() &&
1425       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1426     MachineFunction &MF = DAG.getMachineFunction();
1427     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1428     unsigned Reg = FuncInfo->getSRetReturnReg();
1429     assert(Reg &&
1430            "SRetReturnReg should have been set in LowerFormalArguments().");
1431     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1432
1433     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1434     Flag = Chain.getValue(1);
1435
1436     // RAX now acts like a return value.
1437     MRI.addLiveOut(X86::RAX);
1438   }
1439
1440   RetOps[0] = Chain;  // Update chain.
1441
1442   // Add the flag if we have it.
1443   if (Flag.getNode())
1444     RetOps.push_back(Flag);
1445
1446   return DAG.getNode(X86ISD::RET_FLAG, dl,
1447                      MVT::Other, &RetOps[0], RetOps.size());
1448 }
1449
1450 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1451   if (N->getNumValues() != 1)
1452     return false;
1453   if (!N->hasNUsesOfValue(1, 0))
1454     return false;
1455
1456   SDNode *Copy = *N->use_begin();
1457   if (Copy->getOpcode() != ISD::CopyToReg &&
1458       Copy->getOpcode() != ISD::FP_EXTEND)
1459     return false;
1460
1461   bool HasRet = false;
1462   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1463        UI != UE; ++UI) {
1464     if (UI->getOpcode() != X86ISD::RET_FLAG)
1465       return false;
1466     HasRet = true;
1467   }
1468
1469   return HasRet;
1470 }
1471
1472 /// LowerCallResult - Lower the result values of a call into the
1473 /// appropriate copies out of appropriate physical registers.
1474 ///
1475 SDValue
1476 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1477                                    CallingConv::ID CallConv, bool isVarArg,
1478                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1479                                    DebugLoc dl, SelectionDAG &DAG,
1480                                    SmallVectorImpl<SDValue> &InVals) const {
1481
1482   // Assign locations to each value returned by this call.
1483   SmallVector<CCValAssign, 16> RVLocs;
1484   bool Is64Bit = Subtarget->is64Bit();
1485   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1486                  RVLocs, *DAG.getContext());
1487   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1488
1489   // Copy all of the result registers out of their specified physreg.
1490   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1491     CCValAssign &VA = RVLocs[i];
1492     EVT CopyVT = VA.getValVT();
1493
1494     // If this is x86-64, and we disabled SSE, we can't return FP values
1495     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1496         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1497       report_fatal_error("SSE register return with SSE disabled");
1498     }
1499
1500     SDValue Val;
1501
1502     // If this is a call to a function that returns an fp value on the floating
1503     // point stack, we must guarantee the the value is popped from the stack, so
1504     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1505     // if the return value is not used. We use the FpGET_ST0 instructions
1506     // instead.
1507     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1508       // If we prefer to use the value in xmm registers, copy it out as f80 and
1509       // use a truncate to move it from fp stack reg to xmm reg.
1510       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1511       bool isST0 = VA.getLocReg() == X86::ST0;
1512       unsigned Opc = 0;
1513       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1514       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1515       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1516       SDValue Ops[] = { Chain, InFlag };
1517       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Glue,
1518                                          Ops, 2), 1);
1519       Val = Chain.getValue(0);
1520
1521       // Round the f80 to the right size, which also moves it to the appropriate
1522       // xmm register.
1523       if (CopyVT != VA.getValVT())
1524         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1525                           // This truncation won't change the value.
1526                           DAG.getIntPtrConstant(1));
1527     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1528       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1529       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1530         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1531                                    MVT::v2i64, InFlag).getValue(1);
1532         Val = Chain.getValue(0);
1533         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1534                           Val, DAG.getConstant(0, MVT::i64));
1535       } else {
1536         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1537                                    MVT::i64, InFlag).getValue(1);
1538         Val = Chain.getValue(0);
1539       }
1540       Val = DAG.getNode(ISD::BITCAST, dl, CopyVT, Val);
1541     } else {
1542       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1543                                  CopyVT, InFlag).getValue(1);
1544       Val = Chain.getValue(0);
1545     }
1546     InFlag = Chain.getValue(2);
1547     InVals.push_back(Val);
1548   }
1549
1550   return Chain;
1551 }
1552
1553
1554 //===----------------------------------------------------------------------===//
1555 //                C & StdCall & Fast Calling Convention implementation
1556 //===----------------------------------------------------------------------===//
1557 //  StdCall calling convention seems to be standard for many Windows' API
1558 //  routines and around. It differs from C calling convention just a little:
1559 //  callee should clean up the stack, not caller. Symbols should be also
1560 //  decorated in some fancy way :) It doesn't support any vector arguments.
1561 //  For info on fast calling convention see Fast Calling Convention (tail call)
1562 //  implementation LowerX86_32FastCCCallTo.
1563
1564 /// CallIsStructReturn - Determines whether a call uses struct return
1565 /// semantics.
1566 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1567   if (Outs.empty())
1568     return false;
1569
1570   return Outs[0].Flags.isSRet();
1571 }
1572
1573 /// ArgsAreStructReturn - Determines whether a function uses struct
1574 /// return semantics.
1575 static bool
1576 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1577   if (Ins.empty())
1578     return false;
1579
1580   return Ins[0].Flags.isSRet();
1581 }
1582
1583 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1584 /// by "Src" to address "Dst" with size and alignment information specified by
1585 /// the specific parameter attribute. The copy will be passed as a byval
1586 /// function parameter.
1587 static SDValue
1588 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1589                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1590                           DebugLoc dl) {
1591   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1592
1593   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1594                        /*isVolatile*/false, /*AlwaysInline=*/true,
1595                        MachinePointerInfo(), MachinePointerInfo());
1596 }
1597
1598 /// IsTailCallConvention - Return true if the calling convention is one that
1599 /// supports tail call optimization.
1600 static bool IsTailCallConvention(CallingConv::ID CC) {
1601   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1602 }
1603
1604 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1605 /// a tailcall target by changing its ABI.
1606 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1607   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1608 }
1609
1610 SDValue
1611 X86TargetLowering::LowerMemArgument(SDValue Chain,
1612                                     CallingConv::ID CallConv,
1613                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1614                                     DebugLoc dl, SelectionDAG &DAG,
1615                                     const CCValAssign &VA,
1616                                     MachineFrameInfo *MFI,
1617                                     unsigned i) const {
1618   // Create the nodes corresponding to a load from this parameter slot.
1619   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1620   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1621   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1622   EVT ValVT;
1623
1624   // If value is passed by pointer we have address passed instead of the value
1625   // itself.
1626   if (VA.getLocInfo() == CCValAssign::Indirect)
1627     ValVT = VA.getLocVT();
1628   else
1629     ValVT = VA.getValVT();
1630
1631   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1632   // changed with more analysis.
1633   // In case of tail call optimization mark all arguments mutable. Since they
1634   // could be overwritten by lowering of arguments in case of a tail call.
1635   if (Flags.isByVal()) {
1636     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1637                                     VA.getLocMemOffset(), isImmutable);
1638     return DAG.getFrameIndex(FI, getPointerTy());
1639   } else {
1640     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1641                                     VA.getLocMemOffset(), isImmutable);
1642     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1643     return DAG.getLoad(ValVT, dl, Chain, FIN,
1644                        MachinePointerInfo::getFixedStack(FI),
1645                        false, false, 0);
1646   }
1647 }
1648
1649 SDValue
1650 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1651                                         CallingConv::ID CallConv,
1652                                         bool isVarArg,
1653                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1654                                         DebugLoc dl,
1655                                         SelectionDAG &DAG,
1656                                         SmallVectorImpl<SDValue> &InVals)
1657                                           const {
1658   MachineFunction &MF = DAG.getMachineFunction();
1659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1660
1661   const Function* Fn = MF.getFunction();
1662   if (Fn->hasExternalLinkage() &&
1663       Subtarget->isTargetCygMing() &&
1664       Fn->getName() == "main")
1665     FuncInfo->setForceFramePointer(true);
1666
1667   MachineFrameInfo *MFI = MF.getFrameInfo();
1668   bool Is64Bit = Subtarget->is64Bit();
1669   bool IsWin64 = Subtarget->isTargetWin64();
1670
1671   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1672          "Var args not supported with calling convention fastcc or ghc");
1673
1674   // Assign locations to all of the incoming arguments.
1675   SmallVector<CCValAssign, 16> ArgLocs;
1676   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1677                  ArgLocs, *DAG.getContext());
1678
1679   // Allocate shadow area for Win64
1680   if (IsWin64) {
1681     CCInfo.AllocateStack(32, 8);
1682   }
1683
1684   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1685
1686   unsigned LastVal = ~0U;
1687   SDValue ArgValue;
1688   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1689     CCValAssign &VA = ArgLocs[i];
1690     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1691     // places.
1692     assert(VA.getValNo() != LastVal &&
1693            "Don't support value assigned to multiple locs yet");
1694     LastVal = VA.getValNo();
1695
1696     if (VA.isRegLoc()) {
1697       EVT RegVT = VA.getLocVT();
1698       TargetRegisterClass *RC = NULL;
1699       if (RegVT == MVT::i32)
1700         RC = X86::GR32RegisterClass;
1701       else if (Is64Bit && RegVT == MVT::i64)
1702         RC = X86::GR64RegisterClass;
1703       else if (RegVT == MVT::f32)
1704         RC = X86::FR32RegisterClass;
1705       else if (RegVT == MVT::f64)
1706         RC = X86::FR64RegisterClass;
1707       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1708         RC = X86::VR256RegisterClass;
1709       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1710         RC = X86::VR128RegisterClass;
1711       else if (RegVT == MVT::x86mmx)
1712         RC = X86::VR64RegisterClass;
1713       else
1714         llvm_unreachable("Unknown argument type!");
1715
1716       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1717       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1718
1719       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1720       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1721       // right size.
1722       if (VA.getLocInfo() == CCValAssign::SExt)
1723         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1724                                DAG.getValueType(VA.getValVT()));
1725       else if (VA.getLocInfo() == CCValAssign::ZExt)
1726         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1727                                DAG.getValueType(VA.getValVT()));
1728       else if (VA.getLocInfo() == CCValAssign::BCvt)
1729         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1730
1731       if (VA.isExtInLoc()) {
1732         // Handle MMX values passed in XMM regs.
1733         if (RegVT.isVector()) {
1734           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1735                                  ArgValue);
1736         } else
1737           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1738       }
1739     } else {
1740       assert(VA.isMemLoc());
1741       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1742     }
1743
1744     // If value is passed via pointer - do a load.
1745     if (VA.getLocInfo() == CCValAssign::Indirect)
1746       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1747                              MachinePointerInfo(), false, false, 0);
1748
1749     InVals.push_back(ArgValue);
1750   }
1751
1752   // The x86-64 ABI for returning structs by value requires that we copy
1753   // the sret argument into %rax for the return. Save the argument into
1754   // a virtual register so that we can access it from the return points.
1755   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1756     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1757     unsigned Reg = FuncInfo->getSRetReturnReg();
1758     if (!Reg) {
1759       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1760       FuncInfo->setSRetReturnReg(Reg);
1761     }
1762     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1763     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1764   }
1765
1766   unsigned StackSize = CCInfo.getNextStackOffset();
1767   // Align stack specially for tail calls.
1768   if (FuncIsMadeTailCallSafe(CallConv))
1769     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1770
1771   // If the function takes variable number of arguments, make a frame index for
1772   // the start of the first vararg value... for expansion of llvm.va_start.
1773   if (isVarArg) {
1774     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1775                     CallConv != CallingConv::X86_ThisCall))) {
1776       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1777     }
1778     if (Is64Bit) {
1779       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1780
1781       // FIXME: We should really autogenerate these arrays
1782       static const unsigned GPR64ArgRegsWin64[] = {
1783         X86::RCX, X86::RDX, X86::R8,  X86::R9
1784       };
1785       static const unsigned GPR64ArgRegs64Bit[] = {
1786         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1787       };
1788       static const unsigned XMMArgRegs64Bit[] = {
1789         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1790         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1791       };
1792       const unsigned *GPR64ArgRegs;
1793       unsigned NumXMMRegs = 0;
1794
1795       if (IsWin64) {
1796         // The XMM registers which might contain var arg parameters are shadowed
1797         // in their paired GPR.  So we only need to save the GPR to their home
1798         // slots.
1799         TotalNumIntRegs = 4;
1800         GPR64ArgRegs = GPR64ArgRegsWin64;
1801       } else {
1802         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1803         GPR64ArgRegs = GPR64ArgRegs64Bit;
1804
1805         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1806       }
1807       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1808                                                        TotalNumIntRegs);
1809
1810       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1811       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1812              "SSE register cannot be used when SSE is disabled!");
1813       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1814              "SSE register cannot be used when SSE is disabled!");
1815       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1816         // Kernel mode asks for SSE to be disabled, so don't push them
1817         // on the stack.
1818         TotalNumXMMRegs = 0;
1819
1820       if (IsWin64) {
1821         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1822         // Get to the caller-allocated home save location.  Add 8 to account
1823         // for the return address.
1824         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1825         FuncInfo->setRegSaveFrameIndex(
1826           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1827         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1828       } else {
1829         // For X86-64, if there are vararg parameters that are passed via
1830         // registers, then we must store them to their spots on the stack so they
1831         // may be loaded by deferencing the result of va_next.
1832         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1833         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1834         FuncInfo->setRegSaveFrameIndex(
1835           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1836                                false));
1837       }
1838
1839       // Store the integer parameter registers.
1840       SmallVector<SDValue, 8> MemOps;
1841       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1842                                         getPointerTy());
1843       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1844       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1845         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1846                                   DAG.getIntPtrConstant(Offset));
1847         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1848                                      X86::GR64RegisterClass);
1849         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1850         SDValue Store =
1851           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1852                        MachinePointerInfo::getFixedStack(
1853                          FuncInfo->getRegSaveFrameIndex(), Offset),
1854                        false, false, 0);
1855         MemOps.push_back(Store);
1856         Offset += 8;
1857       }
1858
1859       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1860         // Now store the XMM (fp + vector) parameter registers.
1861         SmallVector<SDValue, 11> SaveXMMOps;
1862         SaveXMMOps.push_back(Chain);
1863
1864         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1865         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1866         SaveXMMOps.push_back(ALVal);
1867
1868         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1869                                FuncInfo->getRegSaveFrameIndex()));
1870         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1871                                FuncInfo->getVarArgsFPOffset()));
1872
1873         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1874           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1875                                        X86::VR128RegisterClass);
1876           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1877           SaveXMMOps.push_back(Val);
1878         }
1879         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1880                                      MVT::Other,
1881                                      &SaveXMMOps[0], SaveXMMOps.size()));
1882       }
1883
1884       if (!MemOps.empty())
1885         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1886                             &MemOps[0], MemOps.size());
1887     }
1888   }
1889
1890   // Some CCs need callee pop.
1891   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1892     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1893   } else {
1894     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1895     // If this is an sret function, the return should pop the hidden pointer.
1896     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1897       FuncInfo->setBytesToPopOnReturn(4);
1898   }
1899
1900   if (!Is64Bit) {
1901     // RegSaveFrameIndex is X86-64 only.
1902     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1903     if (CallConv == CallingConv::X86_FastCall ||
1904         CallConv == CallingConv::X86_ThisCall)
1905       // fastcc functions can't have varargs.
1906       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1907   }
1908
1909   return Chain;
1910 }
1911
1912 SDValue
1913 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1914                                     SDValue StackPtr, SDValue Arg,
1915                                     DebugLoc dl, SelectionDAG &DAG,
1916                                     const CCValAssign &VA,
1917                                     ISD::ArgFlagsTy Flags) const {
1918   unsigned LocMemOffset = VA.getLocMemOffset();
1919   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1920   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1921   if (Flags.isByVal())
1922     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1923
1924   return DAG.getStore(Chain, dl, Arg, PtrOff,
1925                       MachinePointerInfo::getStack(LocMemOffset),
1926                       false, false, 0);
1927 }
1928
1929 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1930 /// optimization is performed and it is required.
1931 SDValue
1932 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1933                                            SDValue &OutRetAddr, SDValue Chain,
1934                                            bool IsTailCall, bool Is64Bit,
1935                                            int FPDiff, DebugLoc dl) const {
1936   // Adjust the Return address stack slot.
1937   EVT VT = getPointerTy();
1938   OutRetAddr = getReturnAddressFrameIndex(DAG);
1939
1940   // Load the "old" Return address.
1941   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1942                            false, false, 0);
1943   return SDValue(OutRetAddr.getNode(), 1);
1944 }
1945
1946 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1947 /// optimization is performed and it is required (FPDiff!=0).
1948 static SDValue
1949 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1950                          SDValue Chain, SDValue RetAddrFrIdx,
1951                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1952   // Store the return address to the appropriate stack slot.
1953   if (!FPDiff) return Chain;
1954   // Calculate the new stack slot for the return address.
1955   int SlotSize = Is64Bit ? 8 : 4;
1956   int NewReturnAddrFI =
1957     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1958   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1959   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1960   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1961                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1962                        false, false, 0);
1963   return Chain;
1964 }
1965
1966 SDValue
1967 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1968                              CallingConv::ID CallConv, bool isVarArg,
1969                              bool &isTailCall,
1970                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1971                              const SmallVectorImpl<SDValue> &OutVals,
1972                              const SmallVectorImpl<ISD::InputArg> &Ins,
1973                              DebugLoc dl, SelectionDAG &DAG,
1974                              SmallVectorImpl<SDValue> &InVals) const {
1975   MachineFunction &MF = DAG.getMachineFunction();
1976   bool Is64Bit        = Subtarget->is64Bit();
1977   bool IsWin64        = Subtarget->isTargetWin64();
1978   bool IsStructRet    = CallIsStructReturn(Outs);
1979   bool IsSibcall      = false;
1980
1981   if (isTailCall) {
1982     // Check if it's really possible to do a tail call.
1983     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1984                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1985                                                    Outs, OutVals, Ins, DAG);
1986
1987     // Sibcalls are automatically detected tailcalls which do not require
1988     // ABI changes.
1989     if (!GuaranteedTailCallOpt && isTailCall)
1990       IsSibcall = true;
1991
1992     if (isTailCall)
1993       ++NumTailCalls;
1994   }
1995
1996   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1997          "Var args not supported with calling convention fastcc or ghc");
1998
1999   // Analyze operands of the call, assigning locations to each operand.
2000   SmallVector<CCValAssign, 16> ArgLocs;
2001   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2002                  ArgLocs, *DAG.getContext());
2003
2004   // Allocate shadow area for Win64
2005   if (IsWin64) {
2006     CCInfo.AllocateStack(32, 8);
2007   }
2008
2009   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2010
2011   // Get a count of how many bytes are to be pushed on the stack.
2012   unsigned NumBytes = CCInfo.getNextStackOffset();
2013   if (IsSibcall)
2014     // This is a sibcall. The memory operands are available in caller's
2015     // own caller's stack.
2016     NumBytes = 0;
2017   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2018     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2019
2020   int FPDiff = 0;
2021   if (isTailCall && !IsSibcall) {
2022     // Lower arguments at fp - stackoffset + fpdiff.
2023     unsigned NumBytesCallerPushed =
2024       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2025     FPDiff = NumBytesCallerPushed - NumBytes;
2026
2027     // Set the delta of movement of the returnaddr stackslot.
2028     // But only set if delta is greater than previous delta.
2029     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2030       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2031   }
2032
2033   if (!IsSibcall)
2034     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2035
2036   SDValue RetAddrFrIdx;
2037   // Load return adress for tail calls.
2038   if (isTailCall && FPDiff)
2039     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2040                                     Is64Bit, FPDiff, dl);
2041
2042   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2043   SmallVector<SDValue, 8> MemOpChains;
2044   SDValue StackPtr;
2045
2046   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2047   // of tail call optimization arguments are handle later.
2048   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2049     CCValAssign &VA = ArgLocs[i];
2050     EVT RegVT = VA.getLocVT();
2051     SDValue Arg = OutVals[i];
2052     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2053     bool isByVal = Flags.isByVal();
2054
2055     // Promote the value if needed.
2056     switch (VA.getLocInfo()) {
2057     default: llvm_unreachable("Unknown loc info!");
2058     case CCValAssign::Full: break;
2059     case CCValAssign::SExt:
2060       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2061       break;
2062     case CCValAssign::ZExt:
2063       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2064       break;
2065     case CCValAssign::AExt:
2066       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2067         // Special case: passing MMX values in XMM registers.
2068         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2069         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2070         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2071       } else
2072         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2073       break;
2074     case CCValAssign::BCvt:
2075       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2076       break;
2077     case CCValAssign::Indirect: {
2078       // Store the argument.
2079       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2080       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2081       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2082                            MachinePointerInfo::getFixedStack(FI),
2083                            false, false, 0);
2084       Arg = SpillSlot;
2085       break;
2086     }
2087     }
2088
2089     if (VA.isRegLoc()) {
2090       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2091       if (isVarArg && IsWin64) {
2092         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2093         // shadow reg if callee is a varargs function.
2094         unsigned ShadowReg = 0;
2095         switch (VA.getLocReg()) {
2096         case X86::XMM0: ShadowReg = X86::RCX; break;
2097         case X86::XMM1: ShadowReg = X86::RDX; break;
2098         case X86::XMM2: ShadowReg = X86::R8; break;
2099         case X86::XMM3: ShadowReg = X86::R9; break;
2100         }
2101         if (ShadowReg)
2102           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2103       }
2104     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2105       assert(VA.isMemLoc());
2106       if (StackPtr.getNode() == 0)
2107         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2108       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2109                                              dl, DAG, VA, Flags));
2110     }
2111   }
2112
2113   if (!MemOpChains.empty())
2114     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2115                         &MemOpChains[0], MemOpChains.size());
2116
2117   // Build a sequence of copy-to-reg nodes chained together with token chain
2118   // and flag operands which copy the outgoing args into registers.
2119   SDValue InFlag;
2120   // Tail call byval lowering might overwrite argument registers so in case of
2121   // tail call optimization the copies to registers are lowered later.
2122   if (!isTailCall)
2123     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2124       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2125                                RegsToPass[i].second, InFlag);
2126       InFlag = Chain.getValue(1);
2127     }
2128
2129   if (Subtarget->isPICStyleGOT()) {
2130     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2131     // GOT pointer.
2132     if (!isTailCall) {
2133       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2134                                DAG.getNode(X86ISD::GlobalBaseReg,
2135                                            DebugLoc(), getPointerTy()),
2136                                InFlag);
2137       InFlag = Chain.getValue(1);
2138     } else {
2139       // If we are tail calling and generating PIC/GOT style code load the
2140       // address of the callee into ECX. The value in ecx is used as target of
2141       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2142       // for tail calls on PIC/GOT architectures. Normally we would just put the
2143       // address of GOT into ebx and then call target@PLT. But for tail calls
2144       // ebx would be restored (since ebx is callee saved) before jumping to the
2145       // target@PLT.
2146
2147       // Note: The actual moving to ECX is done further down.
2148       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2149       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2150           !G->getGlobal()->hasProtectedVisibility())
2151         Callee = LowerGlobalAddress(Callee, DAG);
2152       else if (isa<ExternalSymbolSDNode>(Callee))
2153         Callee = LowerExternalSymbol(Callee, DAG);
2154     }
2155   }
2156
2157   if (Is64Bit && isVarArg && !IsWin64) {
2158     // From AMD64 ABI document:
2159     // For calls that may call functions that use varargs or stdargs
2160     // (prototype-less calls or calls to functions containing ellipsis (...) in
2161     // the declaration) %al is used as hidden argument to specify the number
2162     // of SSE registers used. The contents of %al do not need to match exactly
2163     // the number of registers, but must be an ubound on the number of SSE
2164     // registers used and is in the range 0 - 8 inclusive.
2165
2166     // Count the number of XMM registers allocated.
2167     static const unsigned XMMArgRegs[] = {
2168       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2169       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2170     };
2171     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2172     assert((Subtarget->hasXMM() || !NumXMMRegs)
2173            && "SSE registers cannot be used when SSE is disabled");
2174
2175     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2176                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2177     InFlag = Chain.getValue(1);
2178   }
2179
2180
2181   // For tail calls lower the arguments to the 'real' stack slot.
2182   if (isTailCall) {
2183     // Force all the incoming stack arguments to be loaded from the stack
2184     // before any new outgoing arguments are stored to the stack, because the
2185     // outgoing stack slots may alias the incoming argument stack slots, and
2186     // the alias isn't otherwise explicit. This is slightly more conservative
2187     // than necessary, because it means that each store effectively depends
2188     // on every argument instead of just those arguments it would clobber.
2189     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2190
2191     SmallVector<SDValue, 8> MemOpChains2;
2192     SDValue FIN;
2193     int FI = 0;
2194     // Do not flag preceeding copytoreg stuff together with the following stuff.
2195     InFlag = SDValue();
2196     if (GuaranteedTailCallOpt) {
2197       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2198         CCValAssign &VA = ArgLocs[i];
2199         if (VA.isRegLoc())
2200           continue;
2201         assert(VA.isMemLoc());
2202         SDValue Arg = OutVals[i];
2203         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2204         // Create frame index.
2205         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2206         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2207         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2208         FIN = DAG.getFrameIndex(FI, getPointerTy());
2209
2210         if (Flags.isByVal()) {
2211           // Copy relative to framepointer.
2212           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2213           if (StackPtr.getNode() == 0)
2214             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2215                                           getPointerTy());
2216           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2217
2218           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2219                                                            ArgChain,
2220                                                            Flags, DAG, dl));
2221         } else {
2222           // Store relative to framepointer.
2223           MemOpChains2.push_back(
2224             DAG.getStore(ArgChain, dl, Arg, FIN,
2225                          MachinePointerInfo::getFixedStack(FI),
2226                          false, false, 0));
2227         }
2228       }
2229     }
2230
2231     if (!MemOpChains2.empty())
2232       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2233                           &MemOpChains2[0], MemOpChains2.size());
2234
2235     // Copy arguments to their registers.
2236     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2237       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2238                                RegsToPass[i].second, InFlag);
2239       InFlag = Chain.getValue(1);
2240     }
2241     InFlag =SDValue();
2242
2243     // Store the return address to the appropriate stack slot.
2244     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2245                                      FPDiff, dl);
2246   }
2247
2248   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2249     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2250     // In the 64-bit large code model, we have to make all calls
2251     // through a register, since the call instruction's 32-bit
2252     // pc-relative offset may not be large enough to hold the whole
2253     // address.
2254   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2255     // If the callee is a GlobalAddress node (quite common, every direct call
2256     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2257     // it.
2258
2259     // We should use extra load for direct calls to dllimported functions in
2260     // non-JIT mode.
2261     const GlobalValue *GV = G->getGlobal();
2262     if (!GV->hasDLLImportLinkage()) {
2263       unsigned char OpFlags = 0;
2264
2265       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2266       // external symbols most go through the PLT in PIC mode.  If the symbol
2267       // has hidden or protected visibility, or if it is static or local, then
2268       // we don't need to use the PLT - we can directly call it.
2269       if (Subtarget->isTargetELF() &&
2270           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2271           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2272         OpFlags = X86II::MO_PLT;
2273       } else if (Subtarget->isPICStyleStubAny() &&
2274                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2275                  Subtarget->getDarwinVers() < 9) {
2276         // PC-relative references to external symbols should go through $stub,
2277         // unless we're building with the leopard linker or later, which
2278         // automatically synthesizes these stubs.
2279         OpFlags = X86II::MO_DARWIN_STUB;
2280       }
2281
2282       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2283                                           G->getOffset(), OpFlags);
2284     }
2285   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2286     unsigned char OpFlags = 0;
2287
2288     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2289     // external symbols should go through the PLT.
2290     if (Subtarget->isTargetELF() &&
2291         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2292       OpFlags = X86II::MO_PLT;
2293     } else if (Subtarget->isPICStyleStubAny() &&
2294                Subtarget->getDarwinVers() < 9) {
2295       // PC-relative references to external symbols should go through $stub,
2296       // unless we're building with the leopard linker or later, which
2297       // automatically synthesizes these stubs.
2298       OpFlags = X86II::MO_DARWIN_STUB;
2299     }
2300
2301     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2302                                          OpFlags);
2303   }
2304
2305   // Returns a chain & a flag for retval copy to use.
2306   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2307   SmallVector<SDValue, 8> Ops;
2308
2309   if (!IsSibcall && isTailCall) {
2310     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2311                            DAG.getIntPtrConstant(0, true), InFlag);
2312     InFlag = Chain.getValue(1);
2313   }
2314
2315   Ops.push_back(Chain);
2316   Ops.push_back(Callee);
2317
2318   if (isTailCall)
2319     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2320
2321   // Add argument registers to the end of the list so that they are known live
2322   // into the call.
2323   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2324     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2325                                   RegsToPass[i].second.getValueType()));
2326
2327   // Add an implicit use GOT pointer in EBX.
2328   if (!isTailCall && Subtarget->isPICStyleGOT())
2329     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2330
2331   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2332   if (Is64Bit && isVarArg && !IsWin64)
2333     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2334
2335   if (InFlag.getNode())
2336     Ops.push_back(InFlag);
2337
2338   if (isTailCall) {
2339     // We used to do:
2340     //// If this is the first return lowered for this function, add the regs
2341     //// to the liveout set for the function.
2342     // This isn't right, although it's probably harmless on x86; liveouts
2343     // should be computed from returns not tail calls.  Consider a void
2344     // function making a tail call to a function returning int.
2345     return DAG.getNode(X86ISD::TC_RETURN, dl,
2346                        NodeTys, &Ops[0], Ops.size());
2347   }
2348
2349   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2350   InFlag = Chain.getValue(1);
2351
2352   // Create the CALLSEQ_END node.
2353   unsigned NumBytesForCalleeToPush;
2354   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2355     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2356   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2357     // If this is a call to a struct-return function, the callee
2358     // pops the hidden struct pointer, so we have to push it back.
2359     // This is common for Darwin/X86, Linux & Mingw32 targets.
2360     NumBytesForCalleeToPush = 4;
2361   else
2362     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2363
2364   // Returns a flag for retval copy to use.
2365   if (!IsSibcall) {
2366     Chain = DAG.getCALLSEQ_END(Chain,
2367                                DAG.getIntPtrConstant(NumBytes, true),
2368                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2369                                                      true),
2370                                InFlag);
2371     InFlag = Chain.getValue(1);
2372   }
2373
2374   // Handle result values, copying them out of physregs into vregs that we
2375   // return.
2376   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2377                          Ins, dl, DAG, InVals);
2378 }
2379
2380
2381 //===----------------------------------------------------------------------===//
2382 //                Fast Calling Convention (tail call) implementation
2383 //===----------------------------------------------------------------------===//
2384
2385 //  Like std call, callee cleans arguments, convention except that ECX is
2386 //  reserved for storing the tail called function address. Only 2 registers are
2387 //  free for argument passing (inreg). Tail call optimization is performed
2388 //  provided:
2389 //                * tailcallopt is enabled
2390 //                * caller/callee are fastcc
2391 //  On X86_64 architecture with GOT-style position independent code only local
2392 //  (within module) calls are supported at the moment.
2393 //  To keep the stack aligned according to platform abi the function
2394 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2395 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2396 //  If a tail called function callee has more arguments than the caller the
2397 //  caller needs to make sure that there is room to move the RETADDR to. This is
2398 //  achieved by reserving an area the size of the argument delta right after the
2399 //  original REtADDR, but before the saved framepointer or the spilled registers
2400 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2401 //  stack layout:
2402 //    arg1
2403 //    arg2
2404 //    RETADDR
2405 //    [ new RETADDR
2406 //      move area ]
2407 //    (possible EBP)
2408 //    ESI
2409 //    EDI
2410 //    local1 ..
2411
2412 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2413 /// for a 16 byte align requirement.
2414 unsigned
2415 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2416                                                SelectionDAG& DAG) const {
2417   MachineFunction &MF = DAG.getMachineFunction();
2418   const TargetMachine &TM = MF.getTarget();
2419   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2420   unsigned StackAlignment = TFI.getStackAlignment();
2421   uint64_t AlignMask = StackAlignment - 1;
2422   int64_t Offset = StackSize;
2423   uint64_t SlotSize = TD->getPointerSize();
2424   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2425     // Number smaller than 12 so just add the difference.
2426     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2427   } else {
2428     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2429     Offset = ((~AlignMask) & Offset) + StackAlignment +
2430       (StackAlignment-SlotSize);
2431   }
2432   return Offset;
2433 }
2434
2435 /// MatchingStackOffset - Return true if the given stack call argument is
2436 /// already available in the same position (relatively) of the caller's
2437 /// incoming argument stack.
2438 static
2439 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2440                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2441                          const X86InstrInfo *TII) {
2442   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2443   int FI = INT_MAX;
2444   if (Arg.getOpcode() == ISD::CopyFromReg) {
2445     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2446     if (!TargetRegisterInfo::isVirtualRegister(VR))
2447       return false;
2448     MachineInstr *Def = MRI->getVRegDef(VR);
2449     if (!Def)
2450       return false;
2451     if (!Flags.isByVal()) {
2452       if (!TII->isLoadFromStackSlot(Def, FI))
2453         return false;
2454     } else {
2455       unsigned Opcode = Def->getOpcode();
2456       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2457           Def->getOperand(1).isFI()) {
2458         FI = Def->getOperand(1).getIndex();
2459         Bytes = Flags.getByValSize();
2460       } else
2461         return false;
2462     }
2463   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2464     if (Flags.isByVal())
2465       // ByVal argument is passed in as a pointer but it's now being
2466       // dereferenced. e.g.
2467       // define @foo(%struct.X* %A) {
2468       //   tail call @bar(%struct.X* byval %A)
2469       // }
2470       return false;
2471     SDValue Ptr = Ld->getBasePtr();
2472     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2473     if (!FINode)
2474       return false;
2475     FI = FINode->getIndex();
2476   } else
2477     return false;
2478
2479   assert(FI != INT_MAX);
2480   if (!MFI->isFixedObjectIndex(FI))
2481     return false;
2482   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2483 }
2484
2485 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2486 /// for tail call optimization. Targets which want to do tail call
2487 /// optimization should implement this function.
2488 bool
2489 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2490                                                      CallingConv::ID CalleeCC,
2491                                                      bool isVarArg,
2492                                                      bool isCalleeStructRet,
2493                                                      bool isCallerStructRet,
2494                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2495                                     const SmallVectorImpl<SDValue> &OutVals,
2496                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2497                                                      SelectionDAG& DAG) const {
2498   if (!IsTailCallConvention(CalleeCC) &&
2499       CalleeCC != CallingConv::C)
2500     return false;
2501
2502   // If -tailcallopt is specified, make fastcc functions tail-callable.
2503   const MachineFunction &MF = DAG.getMachineFunction();
2504   const Function *CallerF = DAG.getMachineFunction().getFunction();
2505   CallingConv::ID CallerCC = CallerF->getCallingConv();
2506   bool CCMatch = CallerCC == CalleeCC;
2507
2508   if (GuaranteedTailCallOpt) {
2509     if (IsTailCallConvention(CalleeCC) && CCMatch)
2510       return true;
2511     return false;
2512   }
2513
2514   // Look for obvious safe cases to perform tail call optimization that do not
2515   // require ABI changes. This is what gcc calls sibcall.
2516
2517   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2518   // emit a special epilogue.
2519   if (RegInfo->needsStackRealignment(MF))
2520     return false;
2521
2522   // Do not sibcall optimize vararg calls unless the call site is not passing
2523   // any arguments.
2524   if (isVarArg && !Outs.empty())
2525     return false;
2526
2527   // Also avoid sibcall optimization if either caller or callee uses struct
2528   // return semantics.
2529   if (isCalleeStructRet || isCallerStructRet)
2530     return false;
2531
2532   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2533   // Therefore if it's not used by the call it is not safe to optimize this into
2534   // a sibcall.
2535   bool Unused = false;
2536   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2537     if (!Ins[i].Used) {
2538       Unused = true;
2539       break;
2540     }
2541   }
2542   if (Unused) {
2543     SmallVector<CCValAssign, 16> RVLocs;
2544     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2545                    RVLocs, *DAG.getContext());
2546     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2547     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2548       CCValAssign &VA = RVLocs[i];
2549       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2550         return false;
2551     }
2552   }
2553
2554   // If the calling conventions do not match, then we'd better make sure the
2555   // results are returned in the same way as what the caller expects.
2556   if (!CCMatch) {
2557     SmallVector<CCValAssign, 16> RVLocs1;
2558     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2559                     RVLocs1, *DAG.getContext());
2560     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2561
2562     SmallVector<CCValAssign, 16> RVLocs2;
2563     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2564                     RVLocs2, *DAG.getContext());
2565     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2566
2567     if (RVLocs1.size() != RVLocs2.size())
2568       return false;
2569     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2570       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2571         return false;
2572       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2573         return false;
2574       if (RVLocs1[i].isRegLoc()) {
2575         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2576           return false;
2577       } else {
2578         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2579           return false;
2580       }
2581     }
2582   }
2583
2584   // If the callee takes no arguments then go on to check the results of the
2585   // call.
2586   if (!Outs.empty()) {
2587     // Check if stack adjustment is needed. For now, do not do this if any
2588     // argument is passed on the stack.
2589     SmallVector<CCValAssign, 16> ArgLocs;
2590     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2591                    ArgLocs, *DAG.getContext());
2592
2593     // Allocate shadow area for Win64
2594     if (Subtarget->isTargetWin64()) {
2595       CCInfo.AllocateStack(32, 8);
2596     }
2597
2598     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2599     if (CCInfo.getNextStackOffset()) {
2600       MachineFunction &MF = DAG.getMachineFunction();
2601       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2602         return false;
2603
2604       // Check if the arguments are already laid out in the right way as
2605       // the caller's fixed stack objects.
2606       MachineFrameInfo *MFI = MF.getFrameInfo();
2607       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2608       const X86InstrInfo *TII =
2609         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2610       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2611         CCValAssign &VA = ArgLocs[i];
2612         SDValue Arg = OutVals[i];
2613         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2614         if (VA.getLocInfo() == CCValAssign::Indirect)
2615           return false;
2616         if (!VA.isRegLoc()) {
2617           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2618                                    MFI, MRI, TII))
2619             return false;
2620         }
2621       }
2622     }
2623
2624     // If the tailcall address may be in a register, then make sure it's
2625     // possible to register allocate for it. In 32-bit, the call address can
2626     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2627     // callee-saved registers are restored. These happen to be the same
2628     // registers used to pass 'inreg' arguments so watch out for those.
2629     if (!Subtarget->is64Bit() &&
2630         !isa<GlobalAddressSDNode>(Callee) &&
2631         !isa<ExternalSymbolSDNode>(Callee)) {
2632       unsigned NumInRegs = 0;
2633       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2634         CCValAssign &VA = ArgLocs[i];
2635         if (!VA.isRegLoc())
2636           continue;
2637         unsigned Reg = VA.getLocReg();
2638         switch (Reg) {
2639         default: break;
2640         case X86::EAX: case X86::EDX: case X86::ECX:
2641           if (++NumInRegs == 3)
2642             return false;
2643           break;
2644         }
2645       }
2646     }
2647   }
2648
2649   // An stdcall caller is expected to clean up its arguments; the callee
2650   // isn't going to do that.
2651   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2652     return false;
2653
2654   return true;
2655 }
2656
2657 FastISel *
2658 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2659   return X86::createFastISel(funcInfo);
2660 }
2661
2662
2663 //===----------------------------------------------------------------------===//
2664 //                           Other Lowering Hooks
2665 //===----------------------------------------------------------------------===//
2666
2667 static bool MayFoldLoad(SDValue Op) {
2668   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2669 }
2670
2671 static bool MayFoldIntoStore(SDValue Op) {
2672   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2673 }
2674
2675 static bool isTargetShuffle(unsigned Opcode) {
2676   switch(Opcode) {
2677   default: return false;
2678   case X86ISD::PSHUFD:
2679   case X86ISD::PSHUFHW:
2680   case X86ISD::PSHUFLW:
2681   case X86ISD::SHUFPD:
2682   case X86ISD::PALIGN:
2683   case X86ISD::SHUFPS:
2684   case X86ISD::MOVLHPS:
2685   case X86ISD::MOVLHPD:
2686   case X86ISD::MOVHLPS:
2687   case X86ISD::MOVLPS:
2688   case X86ISD::MOVLPD:
2689   case X86ISD::MOVSHDUP:
2690   case X86ISD::MOVSLDUP:
2691   case X86ISD::MOVDDUP:
2692   case X86ISD::MOVSS:
2693   case X86ISD::MOVSD:
2694   case X86ISD::UNPCKLPS:
2695   case X86ISD::UNPCKLPD:
2696   case X86ISD::PUNPCKLWD:
2697   case X86ISD::PUNPCKLBW:
2698   case X86ISD::PUNPCKLDQ:
2699   case X86ISD::PUNPCKLQDQ:
2700   case X86ISD::UNPCKHPS:
2701   case X86ISD::UNPCKHPD:
2702   case X86ISD::PUNPCKHWD:
2703   case X86ISD::PUNPCKHBW:
2704   case X86ISD::PUNPCKHDQ:
2705   case X86ISD::PUNPCKHQDQ:
2706     return true;
2707   }
2708   return false;
2709 }
2710
2711 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2712                                                SDValue V1, SelectionDAG &DAG) {
2713   switch(Opc) {
2714   default: llvm_unreachable("Unknown x86 shuffle node");
2715   case X86ISD::MOVSHDUP:
2716   case X86ISD::MOVSLDUP:
2717   case X86ISD::MOVDDUP:
2718     return DAG.getNode(Opc, dl, VT, V1);
2719   }
2720
2721   return SDValue();
2722 }
2723
2724 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2725                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2726   switch(Opc) {
2727   default: llvm_unreachable("Unknown x86 shuffle node");
2728   case X86ISD::PSHUFD:
2729   case X86ISD::PSHUFHW:
2730   case X86ISD::PSHUFLW:
2731     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2732   }
2733
2734   return SDValue();
2735 }
2736
2737 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2738                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2739   switch(Opc) {
2740   default: llvm_unreachable("Unknown x86 shuffle node");
2741   case X86ISD::PALIGN:
2742   case X86ISD::SHUFPD:
2743   case X86ISD::SHUFPS:
2744     return DAG.getNode(Opc, dl, VT, V1, V2,
2745                        DAG.getConstant(TargetMask, MVT::i8));
2746   }
2747   return SDValue();
2748 }
2749
2750 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2751                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2752   switch(Opc) {
2753   default: llvm_unreachable("Unknown x86 shuffle node");
2754   case X86ISD::MOVLHPS:
2755   case X86ISD::MOVLHPD:
2756   case X86ISD::MOVHLPS:
2757   case X86ISD::MOVLPS:
2758   case X86ISD::MOVLPD:
2759   case X86ISD::MOVSS:
2760   case X86ISD::MOVSD:
2761   case X86ISD::UNPCKLPS:
2762   case X86ISD::UNPCKLPD:
2763   case X86ISD::PUNPCKLWD:
2764   case X86ISD::PUNPCKLBW:
2765   case X86ISD::PUNPCKLDQ:
2766   case X86ISD::PUNPCKLQDQ:
2767   case X86ISD::UNPCKHPS:
2768   case X86ISD::UNPCKHPD:
2769   case X86ISD::PUNPCKHWD:
2770   case X86ISD::PUNPCKHBW:
2771   case X86ISD::PUNPCKHDQ:
2772   case X86ISD::PUNPCKHQDQ:
2773     return DAG.getNode(Opc, dl, VT, V1, V2);
2774   }
2775   return SDValue();
2776 }
2777
2778 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2779   MachineFunction &MF = DAG.getMachineFunction();
2780   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2781   int ReturnAddrIndex = FuncInfo->getRAIndex();
2782
2783   if (ReturnAddrIndex == 0) {
2784     // Set up a frame object for the return address.
2785     uint64_t SlotSize = TD->getPointerSize();
2786     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2787                                                            false);
2788     FuncInfo->setRAIndex(ReturnAddrIndex);
2789   }
2790
2791   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2792 }
2793
2794
2795 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2796                                        bool hasSymbolicDisplacement) {
2797   // Offset should fit into 32 bit immediate field.
2798   if (!isInt<32>(Offset))
2799     return false;
2800
2801   // If we don't have a symbolic displacement - we don't have any extra
2802   // restrictions.
2803   if (!hasSymbolicDisplacement)
2804     return true;
2805
2806   // FIXME: Some tweaks might be needed for medium code model.
2807   if (M != CodeModel::Small && M != CodeModel::Kernel)
2808     return false;
2809
2810   // For small code model we assume that latest object is 16MB before end of 31
2811   // bits boundary. We may also accept pretty large negative constants knowing
2812   // that all objects are in the positive half of address space.
2813   if (M == CodeModel::Small && Offset < 16*1024*1024)
2814     return true;
2815
2816   // For kernel code model we know that all object resist in the negative half
2817   // of 32bits address space. We may not accept negative offsets, since they may
2818   // be just off and we may accept pretty large positive ones.
2819   if (M == CodeModel::Kernel && Offset > 0)
2820     return true;
2821
2822   return false;
2823 }
2824
2825 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2826 /// specific condition code, returning the condition code and the LHS/RHS of the
2827 /// comparison to make.
2828 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2829                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2830   if (!isFP) {
2831     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2832       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2833         // X > -1   -> X == 0, jump !sign.
2834         RHS = DAG.getConstant(0, RHS.getValueType());
2835         return X86::COND_NS;
2836       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2837         // X < 0   -> X == 0, jump on sign.
2838         return X86::COND_S;
2839       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2840         // X < 1   -> X <= 0
2841         RHS = DAG.getConstant(0, RHS.getValueType());
2842         return X86::COND_LE;
2843       }
2844     }
2845
2846     switch (SetCCOpcode) {
2847     default: llvm_unreachable("Invalid integer condition!");
2848     case ISD::SETEQ:  return X86::COND_E;
2849     case ISD::SETGT:  return X86::COND_G;
2850     case ISD::SETGE:  return X86::COND_GE;
2851     case ISD::SETLT:  return X86::COND_L;
2852     case ISD::SETLE:  return X86::COND_LE;
2853     case ISD::SETNE:  return X86::COND_NE;
2854     case ISD::SETULT: return X86::COND_B;
2855     case ISD::SETUGT: return X86::COND_A;
2856     case ISD::SETULE: return X86::COND_BE;
2857     case ISD::SETUGE: return X86::COND_AE;
2858     }
2859   }
2860
2861   // First determine if it is required or is profitable to flip the operands.
2862
2863   // If LHS is a foldable load, but RHS is not, flip the condition.
2864   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2865       !ISD::isNON_EXTLoad(RHS.getNode())) {
2866     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2867     std::swap(LHS, RHS);
2868   }
2869
2870   switch (SetCCOpcode) {
2871   default: break;
2872   case ISD::SETOLT:
2873   case ISD::SETOLE:
2874   case ISD::SETUGT:
2875   case ISD::SETUGE:
2876     std::swap(LHS, RHS);
2877     break;
2878   }
2879
2880   // On a floating point condition, the flags are set as follows:
2881   // ZF  PF  CF   op
2882   //  0 | 0 | 0 | X > Y
2883   //  0 | 0 | 1 | X < Y
2884   //  1 | 0 | 0 | X == Y
2885   //  1 | 1 | 1 | unordered
2886   switch (SetCCOpcode) {
2887   default: llvm_unreachable("Condcode should be pre-legalized away");
2888   case ISD::SETUEQ:
2889   case ISD::SETEQ:   return X86::COND_E;
2890   case ISD::SETOLT:              // flipped
2891   case ISD::SETOGT:
2892   case ISD::SETGT:   return X86::COND_A;
2893   case ISD::SETOLE:              // flipped
2894   case ISD::SETOGE:
2895   case ISD::SETGE:   return X86::COND_AE;
2896   case ISD::SETUGT:              // flipped
2897   case ISD::SETULT:
2898   case ISD::SETLT:   return X86::COND_B;
2899   case ISD::SETUGE:              // flipped
2900   case ISD::SETULE:
2901   case ISD::SETLE:   return X86::COND_BE;
2902   case ISD::SETONE:
2903   case ISD::SETNE:   return X86::COND_NE;
2904   case ISD::SETUO:   return X86::COND_P;
2905   case ISD::SETO:    return X86::COND_NP;
2906   case ISD::SETOEQ:
2907   case ISD::SETUNE:  return X86::COND_INVALID;
2908   }
2909 }
2910
2911 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2912 /// code. Current x86 isa includes the following FP cmov instructions:
2913 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2914 static bool hasFPCMov(unsigned X86CC) {
2915   switch (X86CC) {
2916   default:
2917     return false;
2918   case X86::COND_B:
2919   case X86::COND_BE:
2920   case X86::COND_E:
2921   case X86::COND_P:
2922   case X86::COND_A:
2923   case X86::COND_AE:
2924   case X86::COND_NE:
2925   case X86::COND_NP:
2926     return true;
2927   }
2928 }
2929
2930 /// isFPImmLegal - Returns true if the target can instruction select the
2931 /// specified FP immediate natively. If false, the legalizer will
2932 /// materialize the FP immediate as a load from a constant pool.
2933 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2934   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2935     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2936       return true;
2937   }
2938   return false;
2939 }
2940
2941 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2942 /// the specified range (L, H].
2943 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2944   return (Val < 0) || (Val >= Low && Val < Hi);
2945 }
2946
2947 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2948 /// specified value.
2949 static bool isUndefOrEqual(int Val, int CmpVal) {
2950   if (Val < 0 || Val == CmpVal)
2951     return true;
2952   return false;
2953 }
2954
2955 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2956 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2957 /// the second operand.
2958 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2959   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2960     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2961   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2962     return (Mask[0] < 2 && Mask[1] < 2);
2963   return false;
2964 }
2965
2966 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2967   SmallVector<int, 8> M;
2968   N->getMask(M);
2969   return ::isPSHUFDMask(M, N->getValueType(0));
2970 }
2971
2972 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2973 /// is suitable for input to PSHUFHW.
2974 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2975   if (VT != MVT::v8i16)
2976     return false;
2977
2978   // Lower quadword copied in order or undef.
2979   for (int i = 0; i != 4; ++i)
2980     if (Mask[i] >= 0 && Mask[i] != i)
2981       return false;
2982
2983   // Upper quadword shuffled.
2984   for (int i = 4; i != 8; ++i)
2985     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2986       return false;
2987
2988   return true;
2989 }
2990
2991 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2992   SmallVector<int, 8> M;
2993   N->getMask(M);
2994   return ::isPSHUFHWMask(M, N->getValueType(0));
2995 }
2996
2997 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2998 /// is suitable for input to PSHUFLW.
2999 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3000   if (VT != MVT::v8i16)
3001     return false;
3002
3003   // Upper quadword copied in order.
3004   for (int i = 4; i != 8; ++i)
3005     if (Mask[i] >= 0 && Mask[i] != i)
3006       return false;
3007
3008   // Lower quadword shuffled.
3009   for (int i = 0; i != 4; ++i)
3010     if (Mask[i] >= 4)
3011       return false;
3012
3013   return true;
3014 }
3015
3016 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3017   SmallVector<int, 8> M;
3018   N->getMask(M);
3019   return ::isPSHUFLWMask(M, N->getValueType(0));
3020 }
3021
3022 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3023 /// is suitable for input to PALIGNR.
3024 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3025                           bool hasSSSE3) {
3026   int i, e = VT.getVectorNumElements();
3027
3028   // Do not handle v2i64 / v2f64 shuffles with palignr.
3029   if (e < 4 || !hasSSSE3)
3030     return false;
3031
3032   for (i = 0; i != e; ++i)
3033     if (Mask[i] >= 0)
3034       break;
3035
3036   // All undef, not a palignr.
3037   if (i == e)
3038     return false;
3039
3040   // Determine if it's ok to perform a palignr with only the LHS, since we
3041   // don't have access to the actual shuffle elements to see if RHS is undef.
3042   bool Unary = Mask[i] < (int)e;
3043   bool NeedsUnary = false;
3044
3045   int s = Mask[i] - i;
3046
3047   // Check the rest of the elements to see if they are consecutive.
3048   for (++i; i != e; ++i) {
3049     int m = Mask[i];
3050     if (m < 0)
3051       continue;
3052
3053     Unary = Unary && (m < (int)e);
3054     NeedsUnary = NeedsUnary || (m < s);
3055
3056     if (NeedsUnary && !Unary)
3057       return false;
3058     if (Unary && m != ((s+i) & (e-1)))
3059       return false;
3060     if (!Unary && m != (s+i))
3061       return false;
3062   }
3063   return true;
3064 }
3065
3066 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
3067   SmallVector<int, 8> M;
3068   N->getMask(M);
3069   return ::isPALIGNRMask(M, N->getValueType(0), true);
3070 }
3071
3072 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3073 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3074 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3075   int NumElems = VT.getVectorNumElements();
3076   if (NumElems != 2 && NumElems != 4)
3077     return false;
3078
3079   int Half = NumElems / 2;
3080   for (int i = 0; i < Half; ++i)
3081     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3082       return false;
3083   for (int i = Half; i < NumElems; ++i)
3084     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3085       return false;
3086
3087   return true;
3088 }
3089
3090 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3091   SmallVector<int, 8> M;
3092   N->getMask(M);
3093   return ::isSHUFPMask(M, N->getValueType(0));
3094 }
3095
3096 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3097 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3098 /// half elements to come from vector 1 (which would equal the dest.) and
3099 /// the upper half to come from vector 2.
3100 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3101   int NumElems = VT.getVectorNumElements();
3102
3103   if (NumElems != 2 && NumElems != 4)
3104     return false;
3105
3106   int Half = NumElems / 2;
3107   for (int i = 0; i < Half; ++i)
3108     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3109       return false;
3110   for (int i = Half; i < NumElems; ++i)
3111     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3112       return false;
3113   return true;
3114 }
3115
3116 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3117   SmallVector<int, 8> M;
3118   N->getMask(M);
3119   return isCommutedSHUFPMask(M, N->getValueType(0));
3120 }
3121
3122 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3123 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3124 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3125   if (N->getValueType(0).getVectorNumElements() != 4)
3126     return false;
3127
3128   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3129   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3130          isUndefOrEqual(N->getMaskElt(1), 7) &&
3131          isUndefOrEqual(N->getMaskElt(2), 2) &&
3132          isUndefOrEqual(N->getMaskElt(3), 3);
3133 }
3134
3135 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3136 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3137 /// <2, 3, 2, 3>
3138 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3139   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3140
3141   if (NumElems != 4)
3142     return false;
3143
3144   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3145   isUndefOrEqual(N->getMaskElt(1), 3) &&
3146   isUndefOrEqual(N->getMaskElt(2), 2) &&
3147   isUndefOrEqual(N->getMaskElt(3), 3);
3148 }
3149
3150 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3151 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3152 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3153   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3154
3155   if (NumElems != 2 && NumElems != 4)
3156     return false;
3157
3158   for (unsigned i = 0; i < NumElems/2; ++i)
3159     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3160       return false;
3161
3162   for (unsigned i = NumElems/2; i < NumElems; ++i)
3163     if (!isUndefOrEqual(N->getMaskElt(i), i))
3164       return false;
3165
3166   return true;
3167 }
3168
3169 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3170 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3171 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3172   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3173
3174   if (NumElems != 2 && NumElems != 4)
3175     return false;
3176
3177   for (unsigned i = 0; i < NumElems/2; ++i)
3178     if (!isUndefOrEqual(N->getMaskElt(i), i))
3179       return false;
3180
3181   for (unsigned i = 0; i < NumElems/2; ++i)
3182     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3183       return false;
3184
3185   return true;
3186 }
3187
3188 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3189 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3190 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3191                          bool V2IsSplat = false) {
3192   int NumElts = VT.getVectorNumElements();
3193   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3194     return false;
3195
3196   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3197     int BitI  = Mask[i];
3198     int BitI1 = Mask[i+1];
3199     if (!isUndefOrEqual(BitI, j))
3200       return false;
3201     if (V2IsSplat) {
3202       if (!isUndefOrEqual(BitI1, NumElts))
3203         return false;
3204     } else {
3205       if (!isUndefOrEqual(BitI1, j + NumElts))
3206         return false;
3207     }
3208   }
3209   return true;
3210 }
3211
3212 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3213   SmallVector<int, 8> M;
3214   N->getMask(M);
3215   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3216 }
3217
3218 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3219 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3220 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3221                          bool V2IsSplat = false) {
3222   int NumElts = VT.getVectorNumElements();
3223   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3224     return false;
3225
3226   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3227     int BitI  = Mask[i];
3228     int BitI1 = Mask[i+1];
3229     if (!isUndefOrEqual(BitI, j + NumElts/2))
3230       return false;
3231     if (V2IsSplat) {
3232       if (isUndefOrEqual(BitI1, NumElts))
3233         return false;
3234     } else {
3235       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3236         return false;
3237     }
3238   }
3239   return true;
3240 }
3241
3242 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3243   SmallVector<int, 8> M;
3244   N->getMask(M);
3245   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3246 }
3247
3248 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3249 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3250 /// <0, 0, 1, 1>
3251 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3252   int NumElems = VT.getVectorNumElements();
3253   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3254     return false;
3255
3256   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3257     int BitI  = Mask[i];
3258     int BitI1 = Mask[i+1];
3259     if (!isUndefOrEqual(BitI, j))
3260       return false;
3261     if (!isUndefOrEqual(BitI1, j))
3262       return false;
3263   }
3264   return true;
3265 }
3266
3267 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3268   SmallVector<int, 8> M;
3269   N->getMask(M);
3270   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3271 }
3272
3273 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3274 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3275 /// <2, 2, 3, 3>
3276 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3277   int NumElems = VT.getVectorNumElements();
3278   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3279     return false;
3280
3281   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3282     int BitI  = Mask[i];
3283     int BitI1 = Mask[i+1];
3284     if (!isUndefOrEqual(BitI, j))
3285       return false;
3286     if (!isUndefOrEqual(BitI1, j))
3287       return false;
3288   }
3289   return true;
3290 }
3291
3292 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3293   SmallVector<int, 8> M;
3294   N->getMask(M);
3295   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3296 }
3297
3298 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3299 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3300 /// MOVSD, and MOVD, i.e. setting the lowest element.
3301 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3302   if (VT.getVectorElementType().getSizeInBits() < 32)
3303     return false;
3304
3305   int NumElts = VT.getVectorNumElements();
3306
3307   if (!isUndefOrEqual(Mask[0], NumElts))
3308     return false;
3309
3310   for (int i = 1; i < NumElts; ++i)
3311     if (!isUndefOrEqual(Mask[i], i))
3312       return false;
3313
3314   return true;
3315 }
3316
3317 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3318   SmallVector<int, 8> M;
3319   N->getMask(M);
3320   return ::isMOVLMask(M, N->getValueType(0));
3321 }
3322
3323 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3324 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3325 /// element of vector 2 and the other elements to come from vector 1 in order.
3326 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3327                                bool V2IsSplat = false, bool V2IsUndef = false) {
3328   int NumOps = VT.getVectorNumElements();
3329   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3330     return false;
3331
3332   if (!isUndefOrEqual(Mask[0], 0))
3333     return false;
3334
3335   for (int i = 1; i < NumOps; ++i)
3336     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3337           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3338           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3339       return false;
3340
3341   return true;
3342 }
3343
3344 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3345                            bool V2IsUndef = false) {
3346   SmallVector<int, 8> M;
3347   N->getMask(M);
3348   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3349 }
3350
3351 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3352 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3353 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3354   if (N->getValueType(0).getVectorNumElements() != 4)
3355     return false;
3356
3357   // Expect 1, 1, 3, 3
3358   for (unsigned i = 0; i < 2; ++i) {
3359     int Elt = N->getMaskElt(i);
3360     if (Elt >= 0 && Elt != 1)
3361       return false;
3362   }
3363
3364   bool HasHi = false;
3365   for (unsigned i = 2; i < 4; ++i) {
3366     int Elt = N->getMaskElt(i);
3367     if (Elt >= 0 && Elt != 3)
3368       return false;
3369     if (Elt == 3)
3370       HasHi = true;
3371   }
3372   // Don't use movshdup if it can be done with a shufps.
3373   // FIXME: verify that matching u, u, 3, 3 is what we want.
3374   return HasHi;
3375 }
3376
3377 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3378 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3379 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3380   if (N->getValueType(0).getVectorNumElements() != 4)
3381     return false;
3382
3383   // Expect 0, 0, 2, 2
3384   for (unsigned i = 0; i < 2; ++i)
3385     if (N->getMaskElt(i) > 0)
3386       return false;
3387
3388   bool HasHi = false;
3389   for (unsigned i = 2; i < 4; ++i) {
3390     int Elt = N->getMaskElt(i);
3391     if (Elt >= 0 && Elt != 2)
3392       return false;
3393     if (Elt == 2)
3394       HasHi = true;
3395   }
3396   // Don't use movsldup if it can be done with a shufps.
3397   return HasHi;
3398 }
3399
3400 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3401 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3402 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3403   int e = N->getValueType(0).getVectorNumElements() / 2;
3404
3405   for (int i = 0; i < e; ++i)
3406     if (!isUndefOrEqual(N->getMaskElt(i), i))
3407       return false;
3408   for (int i = 0; i < e; ++i)
3409     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3410       return false;
3411   return true;
3412 }
3413
3414 /// isVEXTRACTF128Index - Return true if the specified
3415 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3416 /// suitable for input to VEXTRACTF128.
3417 bool X86::isVEXTRACTF128Index(SDNode *N) {
3418   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3419     return false;
3420
3421   // The index should be aligned on a 128-bit boundary.
3422   uint64_t Index =
3423     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3424
3425   unsigned VL = N->getValueType(0).getVectorNumElements();
3426   unsigned VBits = N->getValueType(0).getSizeInBits();
3427   unsigned ElSize = VBits / VL;
3428   bool Result = (Index * ElSize) % 128 == 0;
3429
3430   return Result;
3431 }
3432
3433 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3434 /// operand specifies a subvector insert that is suitable for input to
3435 /// VINSERTF128.
3436 bool X86::isVINSERTF128Index(SDNode *N) {
3437   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3438     return false;
3439
3440   // The index should be aligned on a 128-bit boundary.
3441   uint64_t Index =
3442     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3443
3444   unsigned VL = N->getValueType(0).getVectorNumElements();
3445   unsigned VBits = N->getValueType(0).getSizeInBits();
3446   unsigned ElSize = VBits / VL;
3447   bool Result = (Index * ElSize) % 128 == 0;
3448
3449   return Result;
3450 }
3451
3452 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3453 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3454 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3455   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3456   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3457
3458   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3459   unsigned Mask = 0;
3460   for (int i = 0; i < NumOperands; ++i) {
3461     int Val = SVOp->getMaskElt(NumOperands-i-1);
3462     if (Val < 0) Val = 0;
3463     if (Val >= NumOperands) Val -= NumOperands;
3464     Mask |= Val;
3465     if (i != NumOperands - 1)
3466       Mask <<= Shift;
3467   }
3468   return Mask;
3469 }
3470
3471 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3472 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3473 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3474   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3475   unsigned Mask = 0;
3476   // 8 nodes, but we only care about the last 4.
3477   for (unsigned i = 7; i >= 4; --i) {
3478     int Val = SVOp->getMaskElt(i);
3479     if (Val >= 0)
3480       Mask |= (Val - 4);
3481     if (i != 4)
3482       Mask <<= 2;
3483   }
3484   return Mask;
3485 }
3486
3487 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3488 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3489 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3490   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3491   unsigned Mask = 0;
3492   // 8 nodes, but we only care about the first 4.
3493   for (int i = 3; i >= 0; --i) {
3494     int Val = SVOp->getMaskElt(i);
3495     if (Val >= 0)
3496       Mask |= Val;
3497     if (i != 0)
3498       Mask <<= 2;
3499   }
3500   return Mask;
3501 }
3502
3503 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3504 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3505 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3506   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3507   EVT VVT = N->getValueType(0);
3508   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3509   int Val = 0;
3510
3511   unsigned i, e;
3512   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3513     Val = SVOp->getMaskElt(i);
3514     if (Val >= 0)
3515       break;
3516   }
3517   return (Val - i) * EltSize;
3518 }
3519
3520 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3521 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3522 /// instructions.
3523 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3524   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3525     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3526
3527   uint64_t Index =
3528     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3529
3530   EVT VecVT = N->getOperand(0).getValueType();
3531   EVT ElVT = VecVT.getVectorElementType();
3532
3533   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3534
3535   return Index / NumElemsPerChunk;
3536 }
3537
3538 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3539 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3540 /// instructions.
3541 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3542   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3543     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3544
3545   uint64_t Index =
3546     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3547
3548   EVT VecVT = N->getValueType(0);
3549   EVT ElVT = VecVT.getVectorElementType();
3550
3551   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3552
3553   return Index / NumElemsPerChunk;
3554 }
3555
3556 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3557 /// constant +0.0.
3558 bool X86::isZeroNode(SDValue Elt) {
3559   return ((isa<ConstantSDNode>(Elt) &&
3560            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3561           (isa<ConstantFPSDNode>(Elt) &&
3562            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3563 }
3564
3565 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3566 /// their permute mask.
3567 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3568                                     SelectionDAG &DAG) {
3569   EVT VT = SVOp->getValueType(0);
3570   unsigned NumElems = VT.getVectorNumElements();
3571   SmallVector<int, 8> MaskVec;
3572
3573   for (unsigned i = 0; i != NumElems; ++i) {
3574     int idx = SVOp->getMaskElt(i);
3575     if (idx < 0)
3576       MaskVec.push_back(idx);
3577     else if (idx < (int)NumElems)
3578       MaskVec.push_back(idx + NumElems);
3579     else
3580       MaskVec.push_back(idx - NumElems);
3581   }
3582   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3583                               SVOp->getOperand(0), &MaskVec[0]);
3584 }
3585
3586 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3587 /// the two vector operands have swapped position.
3588 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3589   unsigned NumElems = VT.getVectorNumElements();
3590   for (unsigned i = 0; i != NumElems; ++i) {
3591     int idx = Mask[i];
3592     if (idx < 0)
3593       continue;
3594     else if (idx < (int)NumElems)
3595       Mask[i] = idx + NumElems;
3596     else
3597       Mask[i] = idx - NumElems;
3598   }
3599 }
3600
3601 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3602 /// match movhlps. The lower half elements should come from upper half of
3603 /// V1 (and in order), and the upper half elements should come from the upper
3604 /// half of V2 (and in order).
3605 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3606   if (Op->getValueType(0).getVectorNumElements() != 4)
3607     return false;
3608   for (unsigned i = 0, e = 2; i != e; ++i)
3609     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3610       return false;
3611   for (unsigned i = 2; i != 4; ++i)
3612     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3613       return false;
3614   return true;
3615 }
3616
3617 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3618 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3619 /// required.
3620 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3621   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3622     return false;
3623   N = N->getOperand(0).getNode();
3624   if (!ISD::isNON_EXTLoad(N))
3625     return false;
3626   if (LD)
3627     *LD = cast<LoadSDNode>(N);
3628   return true;
3629 }
3630
3631 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3632 /// match movlp{s|d}. The lower half elements should come from lower half of
3633 /// V1 (and in order), and the upper half elements should come from the upper
3634 /// half of V2 (and in order). And since V1 will become the source of the
3635 /// MOVLP, it must be either a vector load or a scalar load to vector.
3636 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3637                                ShuffleVectorSDNode *Op) {
3638   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3639     return false;
3640   // Is V2 is a vector load, don't do this transformation. We will try to use
3641   // load folding shufps op.
3642   if (ISD::isNON_EXTLoad(V2))
3643     return false;
3644
3645   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3646
3647   if (NumElems != 2 && NumElems != 4)
3648     return false;
3649   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3650     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3651       return false;
3652   for (unsigned i = NumElems/2; i != NumElems; ++i)
3653     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3654       return false;
3655   return true;
3656 }
3657
3658 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3659 /// all the same.
3660 static bool isSplatVector(SDNode *N) {
3661   if (N->getOpcode() != ISD::BUILD_VECTOR)
3662     return false;
3663
3664   SDValue SplatValue = N->getOperand(0);
3665   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3666     if (N->getOperand(i) != SplatValue)
3667       return false;
3668   return true;
3669 }
3670
3671 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3672 /// to an zero vector.
3673 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3674 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3675   SDValue V1 = N->getOperand(0);
3676   SDValue V2 = N->getOperand(1);
3677   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3678   for (unsigned i = 0; i != NumElems; ++i) {
3679     int Idx = N->getMaskElt(i);
3680     if (Idx >= (int)NumElems) {
3681       unsigned Opc = V2.getOpcode();
3682       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3683         continue;
3684       if (Opc != ISD::BUILD_VECTOR ||
3685           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3686         return false;
3687     } else if (Idx >= 0) {
3688       unsigned Opc = V1.getOpcode();
3689       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3690         continue;
3691       if (Opc != ISD::BUILD_VECTOR ||
3692           !X86::isZeroNode(V1.getOperand(Idx)))
3693         return false;
3694     }
3695   }
3696   return true;
3697 }
3698
3699 /// getZeroVector - Returns a vector of specified type with all zero elements.
3700 ///
3701 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3702                              DebugLoc dl) {
3703   assert(VT.isVector() && "Expected a vector type");
3704
3705   // Always build SSE zero vectors as <4 x i32> bitcasted
3706   // to their dest type. This ensures they get CSE'd.
3707   SDValue Vec;
3708   if (VT.getSizeInBits() == 128) {  // SSE
3709     if (HasSSE2) {  // SSE2
3710       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3711       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3712     } else { // SSE1
3713       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3714       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3715     }
3716   } else if (VT.getSizeInBits() == 256) { // AVX
3717     // 256-bit logic and arithmetic instructions in AVX are
3718     // all floating-point, no support for integer ops. Default
3719     // to emitting fp zeroed vectors then.
3720     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3721     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3722     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3723   }
3724   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3725 }
3726
3727 /// getOnesVector - Returns a vector of specified type with all bits set.
3728 ///
3729 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3730   assert(VT.isVector() && "Expected a vector type");
3731
3732   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3733   // type.  This ensures they get CSE'd.
3734   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3735   SDValue Vec;
3736   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3737   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3738 }
3739
3740
3741 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3742 /// that point to V2 points to its first element.
3743 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3744   EVT VT = SVOp->getValueType(0);
3745   unsigned NumElems = VT.getVectorNumElements();
3746
3747   bool Changed = false;
3748   SmallVector<int, 8> MaskVec;
3749   SVOp->getMask(MaskVec);
3750
3751   for (unsigned i = 0; i != NumElems; ++i) {
3752     if (MaskVec[i] > (int)NumElems) {
3753       MaskVec[i] = NumElems;
3754       Changed = true;
3755     }
3756   }
3757   if (Changed)
3758     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3759                                 SVOp->getOperand(1), &MaskVec[0]);
3760   return SDValue(SVOp, 0);
3761 }
3762
3763 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3764 /// operation of specified width.
3765 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3766                        SDValue V2) {
3767   unsigned NumElems = VT.getVectorNumElements();
3768   SmallVector<int, 8> Mask;
3769   Mask.push_back(NumElems);
3770   for (unsigned i = 1; i != NumElems; ++i)
3771     Mask.push_back(i);
3772   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3773 }
3774
3775 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3776 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3777                           SDValue V2) {
3778   unsigned NumElems = VT.getVectorNumElements();
3779   SmallVector<int, 8> Mask;
3780   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3781     Mask.push_back(i);
3782     Mask.push_back(i + NumElems);
3783   }
3784   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3785 }
3786
3787 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3788 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3789                           SDValue V2) {
3790   unsigned NumElems = VT.getVectorNumElements();
3791   unsigned Half = NumElems/2;
3792   SmallVector<int, 8> Mask;
3793   for (unsigned i = 0; i != Half; ++i) {
3794     Mask.push_back(i + Half);
3795     Mask.push_back(i + NumElems + Half);
3796   }
3797   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3798 }
3799
3800 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3801 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3802   EVT PVT = MVT::v4f32;
3803   EVT VT = SV->getValueType(0);
3804   DebugLoc dl = SV->getDebugLoc();
3805   SDValue V1 = SV->getOperand(0);
3806   int NumElems = VT.getVectorNumElements();
3807   int EltNo = SV->getSplatIndex();
3808
3809   // unpack elements to the correct location
3810   while (NumElems > 4) {
3811     if (EltNo < NumElems/2) {
3812       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3813     } else {
3814       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3815       EltNo -= NumElems/2;
3816     }
3817     NumElems >>= 1;
3818   }
3819
3820   // Perform the splat.
3821   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3822   V1 = DAG.getNode(ISD::BITCAST, dl, PVT, V1);
3823   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3824   return DAG.getNode(ISD::BITCAST, dl, VT, V1);
3825 }
3826
3827 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3828 /// vector of zero or undef vector.  This produces a shuffle where the low
3829 /// element of V2 is swizzled into the zero/undef vector, landing at element
3830 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3831 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3832                                              bool isZero, bool HasSSE2,
3833                                              SelectionDAG &DAG) {
3834   EVT VT = V2.getValueType();
3835   SDValue V1 = isZero
3836     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3837   unsigned NumElems = VT.getVectorNumElements();
3838   SmallVector<int, 16> MaskVec;
3839   for (unsigned i = 0; i != NumElems; ++i)
3840     // If this is the insertion idx, put the low elt of V2 here.
3841     MaskVec.push_back(i == Idx ? NumElems : i);
3842   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3843 }
3844
3845 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3846 /// element of the result of the vector shuffle.
3847 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3848                             unsigned Depth) {
3849   if (Depth == 6)
3850     return SDValue();  // Limit search depth.
3851
3852   SDValue V = SDValue(N, 0);
3853   EVT VT = V.getValueType();
3854   unsigned Opcode = V.getOpcode();
3855
3856   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3857   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3858     Index = SV->getMaskElt(Index);
3859
3860     if (Index < 0)
3861       return DAG.getUNDEF(VT.getVectorElementType());
3862
3863     int NumElems = VT.getVectorNumElements();
3864     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3865     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3866   }
3867
3868   // Recurse into target specific vector shuffles to find scalars.
3869   if (isTargetShuffle(Opcode)) {
3870     int NumElems = VT.getVectorNumElements();
3871     SmallVector<unsigned, 16> ShuffleMask;
3872     SDValue ImmN;
3873
3874     switch(Opcode) {
3875     case X86ISD::SHUFPS:
3876     case X86ISD::SHUFPD:
3877       ImmN = N->getOperand(N->getNumOperands()-1);
3878       DecodeSHUFPSMask(NumElems,
3879                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3880                        ShuffleMask);
3881       break;
3882     case X86ISD::PUNPCKHBW:
3883     case X86ISD::PUNPCKHWD:
3884     case X86ISD::PUNPCKHDQ:
3885     case X86ISD::PUNPCKHQDQ:
3886       DecodePUNPCKHMask(NumElems, ShuffleMask);
3887       break;
3888     case X86ISD::UNPCKHPS:
3889     case X86ISD::UNPCKHPD:
3890       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3891       break;
3892     case X86ISD::PUNPCKLBW:
3893     case X86ISD::PUNPCKLWD:
3894     case X86ISD::PUNPCKLDQ:
3895     case X86ISD::PUNPCKLQDQ:
3896       DecodePUNPCKLMask(NumElems, ShuffleMask);
3897       break;
3898     case X86ISD::UNPCKLPS:
3899     case X86ISD::UNPCKLPD:
3900       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3901       break;
3902     case X86ISD::MOVHLPS:
3903       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3904       break;
3905     case X86ISD::MOVLHPS:
3906       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3907       break;
3908     case X86ISD::PSHUFD:
3909       ImmN = N->getOperand(N->getNumOperands()-1);
3910       DecodePSHUFMask(NumElems,
3911                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3912                       ShuffleMask);
3913       break;
3914     case X86ISD::PSHUFHW:
3915       ImmN = N->getOperand(N->getNumOperands()-1);
3916       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3917                         ShuffleMask);
3918       break;
3919     case X86ISD::PSHUFLW:
3920       ImmN = N->getOperand(N->getNumOperands()-1);
3921       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3922                         ShuffleMask);
3923       break;
3924     case X86ISD::MOVSS:
3925     case X86ISD::MOVSD: {
3926       // The index 0 always comes from the first element of the second source,
3927       // this is why MOVSS and MOVSD are used in the first place. The other
3928       // elements come from the other positions of the first source vector.
3929       unsigned OpNum = (Index == 0) ? 1 : 0;
3930       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3931                                  Depth+1);
3932     }
3933     default:
3934       assert("not implemented for target shuffle node");
3935       return SDValue();
3936     }
3937
3938     Index = ShuffleMask[Index];
3939     if (Index < 0)
3940       return DAG.getUNDEF(VT.getVectorElementType());
3941
3942     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3943     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3944                                Depth+1);
3945   }
3946
3947   // Actual nodes that may contain scalar elements
3948   if (Opcode == ISD::BITCAST) {
3949     V = V.getOperand(0);
3950     EVT SrcVT = V.getValueType();
3951     unsigned NumElems = VT.getVectorNumElements();
3952
3953     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3954       return SDValue();
3955   }
3956
3957   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3958     return (Index == 0) ? V.getOperand(0)
3959                           : DAG.getUNDEF(VT.getVectorElementType());
3960
3961   if (V.getOpcode() == ISD::BUILD_VECTOR)
3962     return V.getOperand(Index);
3963
3964   return SDValue();
3965 }
3966
3967 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3968 /// shuffle operation which come from a consecutively from a zero. The
3969 /// search can start in two diferent directions, from left or right.
3970 static
3971 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3972                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3973   int i = 0;
3974
3975   while (i < NumElems) {
3976     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3977     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3978     if (!(Elt.getNode() &&
3979          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3980       break;
3981     ++i;
3982   }
3983
3984   return i;
3985 }
3986
3987 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3988 /// MaskE correspond consecutively to elements from one of the vector operands,
3989 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3990 static
3991 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3992                               int OpIdx, int NumElems, unsigned &OpNum) {
3993   bool SeenV1 = false;
3994   bool SeenV2 = false;
3995
3996   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3997     int Idx = SVOp->getMaskElt(i);
3998     // Ignore undef indicies
3999     if (Idx < 0)
4000       continue;
4001
4002     if (Idx < NumElems)
4003       SeenV1 = true;
4004     else
4005       SeenV2 = true;
4006
4007     // Only accept consecutive elements from the same vector
4008     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4009       return false;
4010   }
4011
4012   OpNum = SeenV1 ? 0 : 1;
4013   return true;
4014 }
4015
4016 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4017 /// logical left shift of a vector.
4018 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4019                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4020   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4021   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4022               false /* check zeros from right */, DAG);
4023   unsigned OpSrc;
4024
4025   if (!NumZeros)
4026     return false;
4027
4028   // Considering the elements in the mask that are not consecutive zeros,
4029   // check if they consecutively come from only one of the source vectors.
4030   //
4031   //               V1 = {X, A, B, C}     0
4032   //                         \  \  \    /
4033   //   vector_shuffle V1, V2 <1, 2, 3, X>
4034   //
4035   if (!isShuffleMaskConsecutive(SVOp,
4036             0,                   // Mask Start Index
4037             NumElems-NumZeros-1, // Mask End Index
4038             NumZeros,            // Where to start looking in the src vector
4039             NumElems,            // Number of elements in vector
4040             OpSrc))              // Which source operand ?
4041     return false;
4042
4043   isLeft = false;
4044   ShAmt = NumZeros;
4045   ShVal = SVOp->getOperand(OpSrc);
4046   return true;
4047 }
4048
4049 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4050 /// logical left shift of a vector.
4051 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4052                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4053   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4054   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4055               true /* check zeros from left */, DAG);
4056   unsigned OpSrc;
4057
4058   if (!NumZeros)
4059     return false;
4060
4061   // Considering the elements in the mask that are not consecutive zeros,
4062   // check if they consecutively come from only one of the source vectors.
4063   //
4064   //                           0    { A, B, X, X } = V2
4065   //                          / \    /  /
4066   //   vector_shuffle V1, V2 <X, X, 4, 5>
4067   //
4068   if (!isShuffleMaskConsecutive(SVOp,
4069             NumZeros,     // Mask Start Index
4070             NumElems-1,   // Mask End Index
4071             0,            // Where to start looking in the src vector
4072             NumElems,     // Number of elements in vector
4073             OpSrc))       // Which source operand ?
4074     return false;
4075
4076   isLeft = true;
4077   ShAmt = NumZeros;
4078   ShVal = SVOp->getOperand(OpSrc);
4079   return true;
4080 }
4081
4082 /// isVectorShift - Returns true if the shuffle can be implemented as a
4083 /// logical left or right shift of a vector.
4084 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4085                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4086   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4087       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4088     return true;
4089
4090   return false;
4091 }
4092
4093 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4094 ///
4095 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4096                                        unsigned NumNonZero, unsigned NumZero,
4097                                        SelectionDAG &DAG,
4098                                        const TargetLowering &TLI) {
4099   if (NumNonZero > 8)
4100     return SDValue();
4101
4102   DebugLoc dl = Op.getDebugLoc();
4103   SDValue V(0, 0);
4104   bool First = true;
4105   for (unsigned i = 0; i < 16; ++i) {
4106     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4107     if (ThisIsNonZero && First) {
4108       if (NumZero)
4109         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4110       else
4111         V = DAG.getUNDEF(MVT::v8i16);
4112       First = false;
4113     }
4114
4115     if ((i & 1) != 0) {
4116       SDValue ThisElt(0, 0), LastElt(0, 0);
4117       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4118       if (LastIsNonZero) {
4119         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4120                               MVT::i16, Op.getOperand(i-1));
4121       }
4122       if (ThisIsNonZero) {
4123         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4124         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4125                               ThisElt, DAG.getConstant(8, MVT::i8));
4126         if (LastIsNonZero)
4127           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4128       } else
4129         ThisElt = LastElt;
4130
4131       if (ThisElt.getNode())
4132         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4133                         DAG.getIntPtrConstant(i/2));
4134     }
4135   }
4136
4137   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4138 }
4139
4140 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4141 ///
4142 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4143                                      unsigned NumNonZero, unsigned NumZero,
4144                                      SelectionDAG &DAG,
4145                                      const TargetLowering &TLI) {
4146   if (NumNonZero > 4)
4147     return SDValue();
4148
4149   DebugLoc dl = Op.getDebugLoc();
4150   SDValue V(0, 0);
4151   bool First = true;
4152   for (unsigned i = 0; i < 8; ++i) {
4153     bool isNonZero = (NonZeros & (1 << i)) != 0;
4154     if (isNonZero) {
4155       if (First) {
4156         if (NumZero)
4157           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4158         else
4159           V = DAG.getUNDEF(MVT::v8i16);
4160         First = false;
4161       }
4162       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4163                       MVT::v8i16, V, Op.getOperand(i),
4164                       DAG.getIntPtrConstant(i));
4165     }
4166   }
4167
4168   return V;
4169 }
4170
4171 /// getVShift - Return a vector logical shift node.
4172 ///
4173 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4174                          unsigned NumBits, SelectionDAG &DAG,
4175                          const TargetLowering &TLI, DebugLoc dl) {
4176   EVT ShVT = MVT::v2i64;
4177   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4178   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4179   return DAG.getNode(ISD::BITCAST, dl, VT,
4180                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4181                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4182 }
4183
4184 SDValue
4185 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4186                                           SelectionDAG &DAG) const {
4187
4188   // Check if the scalar load can be widened into a vector load. And if
4189   // the address is "base + cst" see if the cst can be "absorbed" into
4190   // the shuffle mask.
4191   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4192     SDValue Ptr = LD->getBasePtr();
4193     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4194       return SDValue();
4195     EVT PVT = LD->getValueType(0);
4196     if (PVT != MVT::i32 && PVT != MVT::f32)
4197       return SDValue();
4198
4199     int FI = -1;
4200     int64_t Offset = 0;
4201     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4202       FI = FINode->getIndex();
4203       Offset = 0;
4204     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4205                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4206       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4207       Offset = Ptr.getConstantOperandVal(1);
4208       Ptr = Ptr.getOperand(0);
4209     } else {
4210       return SDValue();
4211     }
4212
4213     SDValue Chain = LD->getChain();
4214     // Make sure the stack object alignment is at least 16.
4215     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4216     if (DAG.InferPtrAlignment(Ptr) < 16) {
4217       if (MFI->isFixedObjectIndex(FI)) {
4218         // Can't change the alignment. FIXME: It's possible to compute
4219         // the exact stack offset and reference FI + adjust offset instead.
4220         // If someone *really* cares about this. That's the way to implement it.
4221         return SDValue();
4222       } else {
4223         MFI->setObjectAlignment(FI, 16);
4224       }
4225     }
4226
4227     // (Offset % 16) must be multiple of 4. Then address is then
4228     // Ptr + (Offset & ~15).
4229     if (Offset < 0)
4230       return SDValue();
4231     if ((Offset % 16) & 3)
4232       return SDValue();
4233     int64_t StartOffset = Offset & ~15;
4234     if (StartOffset)
4235       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4236                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4237
4238     int EltNo = (Offset - StartOffset) >> 2;
4239     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4240     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4241     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4242                              LD->getPointerInfo().getWithOffset(StartOffset),
4243                              false, false, 0);
4244     // Canonicalize it to a v4i32 shuffle.
4245     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4246     return DAG.getNode(ISD::BITCAST, dl, VT,
4247                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4248                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4249   }
4250
4251   return SDValue();
4252 }
4253
4254 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4255 /// vector of type 'VT', see if the elements can be replaced by a single large
4256 /// load which has the same value as a build_vector whose operands are 'elts'.
4257 ///
4258 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4259 ///
4260 /// FIXME: we'd also like to handle the case where the last elements are zero
4261 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4262 /// There's even a handy isZeroNode for that purpose.
4263 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4264                                         DebugLoc &DL, SelectionDAG &DAG) {
4265   EVT EltVT = VT.getVectorElementType();
4266   unsigned NumElems = Elts.size();
4267
4268   LoadSDNode *LDBase = NULL;
4269   unsigned LastLoadedElt = -1U;
4270
4271   // For each element in the initializer, see if we've found a load or an undef.
4272   // If we don't find an initial load element, or later load elements are
4273   // non-consecutive, bail out.
4274   for (unsigned i = 0; i < NumElems; ++i) {
4275     SDValue Elt = Elts[i];
4276
4277     if (!Elt.getNode() ||
4278         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4279       return SDValue();
4280     if (!LDBase) {
4281       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4282         return SDValue();
4283       LDBase = cast<LoadSDNode>(Elt.getNode());
4284       LastLoadedElt = i;
4285       continue;
4286     }
4287     if (Elt.getOpcode() == ISD::UNDEF)
4288       continue;
4289
4290     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4291     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4292       return SDValue();
4293     LastLoadedElt = i;
4294   }
4295
4296   // If we have found an entire vector of loads and undefs, then return a large
4297   // load of the entire vector width starting at the base pointer.  If we found
4298   // consecutive loads for the low half, generate a vzext_load node.
4299   if (LastLoadedElt == NumElems - 1) {
4300     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4301       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4302                          LDBase->getPointerInfo(),
4303                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4304     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4305                        LDBase->getPointerInfo(),
4306                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4307                        LDBase->getAlignment());
4308   } else if (NumElems == 4 && LastLoadedElt == 1) {
4309     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4310     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4311     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4312                                               Ops, 2, MVT::i32,
4313                                               LDBase->getMemOperand());
4314     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4315   }
4316   return SDValue();
4317 }
4318
4319 SDValue
4320 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4321   DebugLoc dl = Op.getDebugLoc();
4322
4323   EVT VT = Op.getValueType();
4324   EVT ExtVT = VT.getVectorElementType();
4325
4326   unsigned NumElems = Op.getNumOperands();
4327
4328   // For AVX-length vectors, build the individual 128-bit pieces and
4329   // use shuffles to put them in place.
4330   if (VT.getSizeInBits() > 256 &&
4331       Subtarget->hasAVX() &&
4332       !Disable256Bit &&
4333       !ISD::isBuildVectorAllZeros(Op.getNode())) {
4334     SmallVector<SDValue, 8> V;
4335     V.resize(NumElems);
4336     for (unsigned i = 0; i < NumElems; ++i) {
4337       V[i] = Op.getOperand(i);
4338     }
4339
4340     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4341
4342     // Build the lower subvector.
4343     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4344     // Build the upper subvector.
4345     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4346                                 NumElems/2);
4347
4348     return ConcatVectors(Lower, Upper, DAG);
4349   }
4350
4351   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4352   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4353   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4354   // is present, so AllOnes is ignored.
4355   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4356       (Op.getValueType().getSizeInBits() != 256 &&
4357        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4358     // Canonicalize this to <4 x i32> (SSE) to
4359     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4360     // eliminated on x86-32 hosts.
4361     if (Op.getValueType() == MVT::v4i32)
4362       return Op;
4363
4364     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4365       return getOnesVector(Op.getValueType(), DAG, dl);
4366     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4367   }
4368
4369   unsigned EVTBits = ExtVT.getSizeInBits();
4370
4371   unsigned NumZero  = 0;
4372   unsigned NumNonZero = 0;
4373   unsigned NonZeros = 0;
4374   bool IsAllConstants = true;
4375   SmallSet<SDValue, 8> Values;
4376   for (unsigned i = 0; i < NumElems; ++i) {
4377     SDValue Elt = Op.getOperand(i);
4378     if (Elt.getOpcode() == ISD::UNDEF)
4379       continue;
4380     Values.insert(Elt);
4381     if (Elt.getOpcode() != ISD::Constant &&
4382         Elt.getOpcode() != ISD::ConstantFP)
4383       IsAllConstants = false;
4384     if (X86::isZeroNode(Elt))
4385       NumZero++;
4386     else {
4387       NonZeros |= (1 << i);
4388       NumNonZero++;
4389     }
4390   }
4391
4392   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4393   if (NumNonZero == 0)
4394     return DAG.getUNDEF(VT);
4395
4396   // Special case for single non-zero, non-undef, element.
4397   if (NumNonZero == 1) {
4398     unsigned Idx = CountTrailingZeros_32(NonZeros);
4399     SDValue Item = Op.getOperand(Idx);
4400
4401     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4402     // the value are obviously zero, truncate the value to i32 and do the
4403     // insertion that way.  Only do this if the value is non-constant or if the
4404     // value is a constant being inserted into element 0.  It is cheaper to do
4405     // a constant pool load than it is to do a movd + shuffle.
4406     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4407         (!IsAllConstants || Idx == 0)) {
4408       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4409         // Handle SSE only.
4410         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4411         EVT VecVT = MVT::v4i32;
4412         unsigned VecElts = 4;
4413
4414         // Truncate the value (which may itself be a constant) to i32, and
4415         // convert it to a vector with movd (S2V+shuffle to zero extend).
4416         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4417         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4418         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4419                                            Subtarget->hasSSE2(), DAG);
4420
4421         // Now we have our 32-bit value zero extended in the low element of
4422         // a vector.  If Idx != 0, swizzle it into place.
4423         if (Idx != 0) {
4424           SmallVector<int, 4> Mask;
4425           Mask.push_back(Idx);
4426           for (unsigned i = 1; i != VecElts; ++i)
4427             Mask.push_back(i);
4428           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4429                                       DAG.getUNDEF(Item.getValueType()),
4430                                       &Mask[0]);
4431         }
4432         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4433       }
4434     }
4435
4436     // If we have a constant or non-constant insertion into the low element of
4437     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4438     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4439     // depending on what the source datatype is.
4440     if (Idx == 0) {
4441       if (NumZero == 0) {
4442         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4443       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4444           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4445         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4446         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4447         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4448                                            DAG);
4449       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4450         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4451         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4452         EVT MiddleVT = MVT::v4i32;
4453         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4454         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4455                                            Subtarget->hasSSE2(), DAG);
4456         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4457       }
4458     }
4459
4460     // Is it a vector logical left shift?
4461     if (NumElems == 2 && Idx == 1 &&
4462         X86::isZeroNode(Op.getOperand(0)) &&
4463         !X86::isZeroNode(Op.getOperand(1))) {
4464       unsigned NumBits = VT.getSizeInBits();
4465       return getVShift(true, VT,
4466                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4467                                    VT, Op.getOperand(1)),
4468                        NumBits/2, DAG, *this, dl);
4469     }
4470
4471     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4472       return SDValue();
4473
4474     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4475     // is a non-constant being inserted into an element other than the low one,
4476     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4477     // movd/movss) to move this into the low element, then shuffle it into
4478     // place.
4479     if (EVTBits == 32) {
4480       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4481
4482       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4483       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4484                                          Subtarget->hasSSE2(), DAG);
4485       SmallVector<int, 8> MaskVec;
4486       for (unsigned i = 0; i < NumElems; i++)
4487         MaskVec.push_back(i == Idx ? 0 : 1);
4488       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4489     }
4490   }
4491
4492   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4493   if (Values.size() == 1) {
4494     if (EVTBits == 32) {
4495       // Instead of a shuffle like this:
4496       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4497       // Check if it's possible to issue this instead.
4498       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4499       unsigned Idx = CountTrailingZeros_32(NonZeros);
4500       SDValue Item = Op.getOperand(Idx);
4501       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4502         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4503     }
4504     return SDValue();
4505   }
4506
4507   // A vector full of immediates; various special cases are already
4508   // handled, so this is best done with a single constant-pool load.
4509   if (IsAllConstants)
4510     return SDValue();
4511
4512   // Let legalizer expand 2-wide build_vectors.
4513   if (EVTBits == 64) {
4514     if (NumNonZero == 1) {
4515       // One half is zero or undef.
4516       unsigned Idx = CountTrailingZeros_32(NonZeros);
4517       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4518                                  Op.getOperand(Idx));
4519       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4520                                          Subtarget->hasSSE2(), DAG);
4521     }
4522     return SDValue();
4523   }
4524
4525   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4526   if (EVTBits == 8 && NumElems == 16) {
4527     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4528                                         *this);
4529     if (V.getNode()) return V;
4530   }
4531
4532   if (EVTBits == 16 && NumElems == 8) {
4533     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4534                                       *this);
4535     if (V.getNode()) return V;
4536   }
4537
4538   // If element VT is == 32 bits, turn it into a number of shuffles.
4539   SmallVector<SDValue, 8> V;
4540   V.resize(NumElems);
4541   if (NumElems == 4 && NumZero > 0) {
4542     for (unsigned i = 0; i < 4; ++i) {
4543       bool isZero = !(NonZeros & (1 << i));
4544       if (isZero)
4545         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4546       else
4547         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4548     }
4549
4550     for (unsigned i = 0; i < 2; ++i) {
4551       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4552         default: break;
4553         case 0:
4554           V[i] = V[i*2];  // Must be a zero vector.
4555           break;
4556         case 1:
4557           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4558           break;
4559         case 2:
4560           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4561           break;
4562         case 3:
4563           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4564           break;
4565       }
4566     }
4567
4568     SmallVector<int, 8> MaskVec;
4569     bool Reverse = (NonZeros & 0x3) == 2;
4570     for (unsigned i = 0; i < 2; ++i)
4571       MaskVec.push_back(Reverse ? 1-i : i);
4572     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4573     for (unsigned i = 0; i < 2; ++i)
4574       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4575     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4576   }
4577
4578   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4579     // Check for a build vector of consecutive loads.
4580     for (unsigned i = 0; i < NumElems; ++i)
4581       V[i] = Op.getOperand(i);
4582
4583     // Check for elements which are consecutive loads.
4584     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4585     if (LD.getNode())
4586       return LD;
4587
4588     // For SSE 4.1, use insertps to put the high elements into the low element.
4589     if (getSubtarget()->hasSSE41()) {
4590       SDValue Result;
4591       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4592         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4593       else
4594         Result = DAG.getUNDEF(VT);
4595
4596       for (unsigned i = 1; i < NumElems; ++i) {
4597         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4598         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4599                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4600       }
4601       return Result;
4602     }
4603
4604     // Otherwise, expand into a number of unpckl*, start by extending each of
4605     // our (non-undef) elements to the full vector width with the element in the
4606     // bottom slot of the vector (which generates no code for SSE).
4607     for (unsigned i = 0; i < NumElems; ++i) {
4608       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4609         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4610       else
4611         V[i] = DAG.getUNDEF(VT);
4612     }
4613
4614     // Next, we iteratively mix elements, e.g. for v4f32:
4615     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4616     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4617     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4618     unsigned EltStride = NumElems >> 1;
4619     while (EltStride != 0) {
4620       for (unsigned i = 0; i < EltStride; ++i) {
4621         // If V[i+EltStride] is undef and this is the first round of mixing,
4622         // then it is safe to just drop this shuffle: V[i] is already in the
4623         // right place, the one element (since it's the first round) being
4624         // inserted as undef can be dropped.  This isn't safe for successive
4625         // rounds because they will permute elements within both vectors.
4626         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4627             EltStride == NumElems/2)
4628           continue;
4629
4630         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4631       }
4632       EltStride >>= 1;
4633     }
4634     return V[0];
4635   }
4636   return SDValue();
4637 }
4638
4639 SDValue
4640 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4641   // We support concatenate two MMX registers and place them in a MMX
4642   // register.  This is better than doing a stack convert.
4643   DebugLoc dl = Op.getDebugLoc();
4644   EVT ResVT = Op.getValueType();
4645   assert(Op.getNumOperands() == 2);
4646   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4647          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4648   int Mask[2];
4649   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4650   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4651   InVec = Op.getOperand(1);
4652   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4653     unsigned NumElts = ResVT.getVectorNumElements();
4654     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4655     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4656                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4657   } else {
4658     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4659     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4660     Mask[0] = 0; Mask[1] = 2;
4661     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4662   }
4663   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4664 }
4665
4666 // v8i16 shuffles - Prefer shuffles in the following order:
4667 // 1. [all]   pshuflw, pshufhw, optional move
4668 // 2. [ssse3] 1 x pshufb
4669 // 3. [ssse3] 2 x pshufb + 1 x por
4670 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4671 SDValue
4672 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4673                                             SelectionDAG &DAG) const {
4674   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4675   SDValue V1 = SVOp->getOperand(0);
4676   SDValue V2 = SVOp->getOperand(1);
4677   DebugLoc dl = SVOp->getDebugLoc();
4678   SmallVector<int, 8> MaskVals;
4679
4680   // Determine if more than 1 of the words in each of the low and high quadwords
4681   // of the result come from the same quadword of one of the two inputs.  Undef
4682   // mask values count as coming from any quadword, for better codegen.
4683   SmallVector<unsigned, 4> LoQuad(4);
4684   SmallVector<unsigned, 4> HiQuad(4);
4685   BitVector InputQuads(4);
4686   for (unsigned i = 0; i < 8; ++i) {
4687     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4688     int EltIdx = SVOp->getMaskElt(i);
4689     MaskVals.push_back(EltIdx);
4690     if (EltIdx < 0) {
4691       ++Quad[0];
4692       ++Quad[1];
4693       ++Quad[2];
4694       ++Quad[3];
4695       continue;
4696     }
4697     ++Quad[EltIdx / 4];
4698     InputQuads.set(EltIdx / 4);
4699   }
4700
4701   int BestLoQuad = -1;
4702   unsigned MaxQuad = 1;
4703   for (unsigned i = 0; i < 4; ++i) {
4704     if (LoQuad[i] > MaxQuad) {
4705       BestLoQuad = i;
4706       MaxQuad = LoQuad[i];
4707     }
4708   }
4709
4710   int BestHiQuad = -1;
4711   MaxQuad = 1;
4712   for (unsigned i = 0; i < 4; ++i) {
4713     if (HiQuad[i] > MaxQuad) {
4714       BestHiQuad = i;
4715       MaxQuad = HiQuad[i];
4716     }
4717   }
4718
4719   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4720   // of the two input vectors, shuffle them into one input vector so only a
4721   // single pshufb instruction is necessary. If There are more than 2 input
4722   // quads, disable the next transformation since it does not help SSSE3.
4723   bool V1Used = InputQuads[0] || InputQuads[1];
4724   bool V2Used = InputQuads[2] || InputQuads[3];
4725   if (Subtarget->hasSSSE3()) {
4726     if (InputQuads.count() == 2 && V1Used && V2Used) {
4727       BestLoQuad = InputQuads.find_first();
4728       BestHiQuad = InputQuads.find_next(BestLoQuad);
4729     }
4730     if (InputQuads.count() > 2) {
4731       BestLoQuad = -1;
4732       BestHiQuad = -1;
4733     }
4734   }
4735
4736   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4737   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4738   // words from all 4 input quadwords.
4739   SDValue NewV;
4740   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4741     SmallVector<int, 8> MaskV;
4742     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4743     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4744     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4745                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
4746                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
4747     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
4748
4749     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4750     // source words for the shuffle, to aid later transformations.
4751     bool AllWordsInNewV = true;
4752     bool InOrder[2] = { true, true };
4753     for (unsigned i = 0; i != 8; ++i) {
4754       int idx = MaskVals[i];
4755       if (idx != (int)i)
4756         InOrder[i/4] = false;
4757       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4758         continue;
4759       AllWordsInNewV = false;
4760       break;
4761     }
4762
4763     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4764     if (AllWordsInNewV) {
4765       for (int i = 0; i != 8; ++i) {
4766         int idx = MaskVals[i];
4767         if (idx < 0)
4768           continue;
4769         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4770         if ((idx != i) && idx < 4)
4771           pshufhw = false;
4772         if ((idx != i) && idx > 3)
4773           pshuflw = false;
4774       }
4775       V1 = NewV;
4776       V2Used = false;
4777       BestLoQuad = 0;
4778       BestHiQuad = 1;
4779     }
4780
4781     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4782     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4783     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4784       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4785       unsigned TargetMask = 0;
4786       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4787                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4788       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4789                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4790       V1 = NewV.getOperand(0);
4791       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4792     }
4793   }
4794
4795   // If we have SSSE3, and all words of the result are from 1 input vector,
4796   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4797   // is present, fall back to case 4.
4798   if (Subtarget->hasSSSE3()) {
4799     SmallVector<SDValue,16> pshufbMask;
4800
4801     // If we have elements from both input vectors, set the high bit of the
4802     // shuffle mask element to zero out elements that come from V2 in the V1
4803     // mask, and elements that come from V1 in the V2 mask, so that the two
4804     // results can be OR'd together.
4805     bool TwoInputs = V1Used && V2Used;
4806     for (unsigned i = 0; i != 8; ++i) {
4807       int EltIdx = MaskVals[i] * 2;
4808       if (TwoInputs && (EltIdx >= 16)) {
4809         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4810         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4811         continue;
4812       }
4813       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4814       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4815     }
4816     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
4817     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4818                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4819                                  MVT::v16i8, &pshufbMask[0], 16));
4820     if (!TwoInputs)
4821       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4822
4823     // Calculate the shuffle mask for the second input, shuffle it, and
4824     // OR it with the first shuffled input.
4825     pshufbMask.clear();
4826     for (unsigned i = 0; i != 8; ++i) {
4827       int EltIdx = MaskVals[i] * 2;
4828       if (EltIdx < 16) {
4829         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4830         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4831         continue;
4832       }
4833       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4834       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4835     }
4836     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
4837     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4838                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4839                                  MVT::v16i8, &pshufbMask[0], 16));
4840     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4841     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4842   }
4843
4844   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4845   // and update MaskVals with new element order.
4846   BitVector InOrder(8);
4847   if (BestLoQuad >= 0) {
4848     SmallVector<int, 8> MaskV;
4849     for (int i = 0; i != 4; ++i) {
4850       int idx = MaskVals[i];
4851       if (idx < 0) {
4852         MaskV.push_back(-1);
4853         InOrder.set(i);
4854       } else if ((idx / 4) == BestLoQuad) {
4855         MaskV.push_back(idx & 3);
4856         InOrder.set(i);
4857       } else {
4858         MaskV.push_back(-1);
4859       }
4860     }
4861     for (unsigned i = 4; i != 8; ++i)
4862       MaskV.push_back(i);
4863     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4864                                 &MaskV[0]);
4865
4866     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4867       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4868                                NewV.getOperand(0),
4869                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4870                                DAG);
4871   }
4872
4873   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4874   // and update MaskVals with the new element order.
4875   if (BestHiQuad >= 0) {
4876     SmallVector<int, 8> MaskV;
4877     for (unsigned i = 0; i != 4; ++i)
4878       MaskV.push_back(i);
4879     for (unsigned i = 4; i != 8; ++i) {
4880       int idx = MaskVals[i];
4881       if (idx < 0) {
4882         MaskV.push_back(-1);
4883         InOrder.set(i);
4884       } else if ((idx / 4) == BestHiQuad) {
4885         MaskV.push_back((idx & 3) + 4);
4886         InOrder.set(i);
4887       } else {
4888         MaskV.push_back(-1);
4889       }
4890     }
4891     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4892                                 &MaskV[0]);
4893
4894     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4895       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4896                               NewV.getOperand(0),
4897                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4898                               DAG);
4899   }
4900
4901   // In case BestHi & BestLo were both -1, which means each quadword has a word
4902   // from each of the four input quadwords, calculate the InOrder bitvector now
4903   // before falling through to the insert/extract cleanup.
4904   if (BestLoQuad == -1 && BestHiQuad == -1) {
4905     NewV = V1;
4906     for (int i = 0; i != 8; ++i)
4907       if (MaskVals[i] < 0 || MaskVals[i] == i)
4908         InOrder.set(i);
4909   }
4910
4911   // The other elements are put in the right place using pextrw and pinsrw.
4912   for (unsigned i = 0; i != 8; ++i) {
4913     if (InOrder[i])
4914       continue;
4915     int EltIdx = MaskVals[i];
4916     if (EltIdx < 0)
4917       continue;
4918     SDValue ExtOp = (EltIdx < 8)
4919     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4920                   DAG.getIntPtrConstant(EltIdx))
4921     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4922                   DAG.getIntPtrConstant(EltIdx - 8));
4923     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4924                        DAG.getIntPtrConstant(i));
4925   }
4926   return NewV;
4927 }
4928
4929 // v16i8 shuffles - Prefer shuffles in the following order:
4930 // 1. [ssse3] 1 x pshufb
4931 // 2. [ssse3] 2 x pshufb + 1 x por
4932 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4933 static
4934 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4935                                  SelectionDAG &DAG,
4936                                  const X86TargetLowering &TLI) {
4937   SDValue V1 = SVOp->getOperand(0);
4938   SDValue V2 = SVOp->getOperand(1);
4939   DebugLoc dl = SVOp->getDebugLoc();
4940   SmallVector<int, 16> MaskVals;
4941   SVOp->getMask(MaskVals);
4942
4943   // If we have SSSE3, case 1 is generated when all result bytes come from
4944   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4945   // present, fall back to case 3.
4946   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4947   bool V1Only = true;
4948   bool V2Only = true;
4949   for (unsigned i = 0; i < 16; ++i) {
4950     int EltIdx = MaskVals[i];
4951     if (EltIdx < 0)
4952       continue;
4953     if (EltIdx < 16)
4954       V2Only = false;
4955     else
4956       V1Only = false;
4957   }
4958
4959   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4960   if (TLI.getSubtarget()->hasSSSE3()) {
4961     SmallVector<SDValue,16> pshufbMask;
4962
4963     // If all result elements are from one input vector, then only translate
4964     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4965     //
4966     // Otherwise, we have elements from both input vectors, and must zero out
4967     // elements that come from V2 in the first mask, and V1 in the second mask
4968     // so that we can OR them together.
4969     bool TwoInputs = !(V1Only || V2Only);
4970     for (unsigned i = 0; i != 16; ++i) {
4971       int EltIdx = MaskVals[i];
4972       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4973         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4974         continue;
4975       }
4976       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4977     }
4978     // If all the elements are from V2, assign it to V1 and return after
4979     // building the first pshufb.
4980     if (V2Only)
4981       V1 = V2;
4982     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4983                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4984                                  MVT::v16i8, &pshufbMask[0], 16));
4985     if (!TwoInputs)
4986       return V1;
4987
4988     // Calculate the shuffle mask for the second input, shuffle it, and
4989     // OR it with the first shuffled input.
4990     pshufbMask.clear();
4991     for (unsigned i = 0; i != 16; ++i) {
4992       int EltIdx = MaskVals[i];
4993       if (EltIdx < 16) {
4994         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4995         continue;
4996       }
4997       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4998     }
4999     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5000                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5001                                  MVT::v16i8, &pshufbMask[0], 16));
5002     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5003   }
5004
5005   // No SSSE3 - Calculate in place words and then fix all out of place words
5006   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5007   // the 16 different words that comprise the two doublequadword input vectors.
5008   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5009   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5010   SDValue NewV = V2Only ? V2 : V1;
5011   for (int i = 0; i != 8; ++i) {
5012     int Elt0 = MaskVals[i*2];
5013     int Elt1 = MaskVals[i*2+1];
5014
5015     // This word of the result is all undef, skip it.
5016     if (Elt0 < 0 && Elt1 < 0)
5017       continue;
5018
5019     // This word of the result is already in the correct place, skip it.
5020     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5021       continue;
5022     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5023       continue;
5024
5025     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5026     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5027     SDValue InsElt;
5028
5029     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5030     // using a single extract together, load it and store it.
5031     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5032       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5033                            DAG.getIntPtrConstant(Elt1 / 2));
5034       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5035                         DAG.getIntPtrConstant(i));
5036       continue;
5037     }
5038
5039     // If Elt1 is defined, extract it from the appropriate source.  If the
5040     // source byte is not also odd, shift the extracted word left 8 bits
5041     // otherwise clear the bottom 8 bits if we need to do an or.
5042     if (Elt1 >= 0) {
5043       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5044                            DAG.getIntPtrConstant(Elt1 / 2));
5045       if ((Elt1 & 1) == 0)
5046         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5047                              DAG.getConstant(8, TLI.getShiftAmountTy()));
5048       else if (Elt0 >= 0)
5049         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5050                              DAG.getConstant(0xFF00, MVT::i16));
5051     }
5052     // If Elt0 is defined, extract it from the appropriate source.  If the
5053     // source byte is not also even, shift the extracted word right 8 bits. If
5054     // Elt1 was also defined, OR the extracted values together before
5055     // inserting them in the result.
5056     if (Elt0 >= 0) {
5057       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5058                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5059       if ((Elt0 & 1) != 0)
5060         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5061                               DAG.getConstant(8, TLI.getShiftAmountTy()));
5062       else if (Elt1 >= 0)
5063         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5064                              DAG.getConstant(0x00FF, MVT::i16));
5065       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5066                          : InsElt0;
5067     }
5068     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5069                        DAG.getIntPtrConstant(i));
5070   }
5071   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5072 }
5073
5074 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5075 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5076 /// done when every pair / quad of shuffle mask elements point to elements in
5077 /// the right sequence. e.g.
5078 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5079 static
5080 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5081                                  SelectionDAG &DAG, DebugLoc dl) {
5082   EVT VT = SVOp->getValueType(0);
5083   SDValue V1 = SVOp->getOperand(0);
5084   SDValue V2 = SVOp->getOperand(1);
5085   unsigned NumElems = VT.getVectorNumElements();
5086   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5087   EVT NewVT;
5088   switch (VT.getSimpleVT().SimpleTy) {
5089   default: assert(false && "Unexpected!");
5090   case MVT::v4f32: NewVT = MVT::v2f64; break;
5091   case MVT::v4i32: NewVT = MVT::v2i64; break;
5092   case MVT::v8i16: NewVT = MVT::v4i32; break;
5093   case MVT::v16i8: NewVT = MVT::v4i32; break;
5094   }
5095
5096   int Scale = NumElems / NewWidth;
5097   SmallVector<int, 8> MaskVec;
5098   for (unsigned i = 0; i < NumElems; i += Scale) {
5099     int StartIdx = -1;
5100     for (int j = 0; j < Scale; ++j) {
5101       int EltIdx = SVOp->getMaskElt(i+j);
5102       if (EltIdx < 0)
5103         continue;
5104       if (StartIdx == -1)
5105         StartIdx = EltIdx - (EltIdx % Scale);
5106       if (EltIdx != StartIdx + j)
5107         return SDValue();
5108     }
5109     if (StartIdx == -1)
5110       MaskVec.push_back(-1);
5111     else
5112       MaskVec.push_back(StartIdx / Scale);
5113   }
5114
5115   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5116   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5117   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5118 }
5119
5120 /// getVZextMovL - Return a zero-extending vector move low node.
5121 ///
5122 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5123                             SDValue SrcOp, SelectionDAG &DAG,
5124                             const X86Subtarget *Subtarget, DebugLoc dl) {
5125   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5126     LoadSDNode *LD = NULL;
5127     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5128       LD = dyn_cast<LoadSDNode>(SrcOp);
5129     if (!LD) {
5130       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5131       // instead.
5132       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5133       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5134           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5135           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5136           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5137         // PR2108
5138         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5139         return DAG.getNode(ISD::BITCAST, dl, VT,
5140                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5141                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5142                                                    OpVT,
5143                                                    SrcOp.getOperand(0)
5144                                                           .getOperand(0))));
5145       }
5146     }
5147   }
5148
5149   return DAG.getNode(ISD::BITCAST, dl, VT,
5150                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5151                                  DAG.getNode(ISD::BITCAST, dl,
5152                                              OpVT, SrcOp)));
5153 }
5154
5155 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
5156 /// shuffles.
5157 static SDValue
5158 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5159   SDValue V1 = SVOp->getOperand(0);
5160   SDValue V2 = SVOp->getOperand(1);
5161   DebugLoc dl = SVOp->getDebugLoc();
5162   EVT VT = SVOp->getValueType(0);
5163
5164   SmallVector<std::pair<int, int>, 8> Locs;
5165   Locs.resize(4);
5166   SmallVector<int, 8> Mask1(4U, -1);
5167   SmallVector<int, 8> PermMask;
5168   SVOp->getMask(PermMask);
5169
5170   unsigned NumHi = 0;
5171   unsigned NumLo = 0;
5172   for (unsigned i = 0; i != 4; ++i) {
5173     int Idx = PermMask[i];
5174     if (Idx < 0) {
5175       Locs[i] = std::make_pair(-1, -1);
5176     } else {
5177       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5178       if (Idx < 4) {
5179         Locs[i] = std::make_pair(0, NumLo);
5180         Mask1[NumLo] = Idx;
5181         NumLo++;
5182       } else {
5183         Locs[i] = std::make_pair(1, NumHi);
5184         if (2+NumHi < 4)
5185           Mask1[2+NumHi] = Idx;
5186         NumHi++;
5187       }
5188     }
5189   }
5190
5191   if (NumLo <= 2 && NumHi <= 2) {
5192     // If no more than two elements come from either vector. This can be
5193     // implemented with two shuffles. First shuffle gather the elements.
5194     // The second shuffle, which takes the first shuffle as both of its
5195     // vector operands, put the elements into the right order.
5196     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5197
5198     SmallVector<int, 8> Mask2(4U, -1);
5199
5200     for (unsigned i = 0; i != 4; ++i) {
5201       if (Locs[i].first == -1)
5202         continue;
5203       else {
5204         unsigned Idx = (i < 2) ? 0 : 4;
5205         Idx += Locs[i].first * 2 + Locs[i].second;
5206         Mask2[i] = Idx;
5207       }
5208     }
5209
5210     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5211   } else if (NumLo == 3 || NumHi == 3) {
5212     // Otherwise, we must have three elements from one vector, call it X, and
5213     // one element from the other, call it Y.  First, use a shufps to build an
5214     // intermediate vector with the one element from Y and the element from X
5215     // that will be in the same half in the final destination (the indexes don't
5216     // matter). Then, use a shufps to build the final vector, taking the half
5217     // containing the element from Y from the intermediate, and the other half
5218     // from X.
5219     if (NumHi == 3) {
5220       // Normalize it so the 3 elements come from V1.
5221       CommuteVectorShuffleMask(PermMask, VT);
5222       std::swap(V1, V2);
5223     }
5224
5225     // Find the element from V2.
5226     unsigned HiIndex;
5227     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5228       int Val = PermMask[HiIndex];
5229       if (Val < 0)
5230         continue;
5231       if (Val >= 4)
5232         break;
5233     }
5234
5235     Mask1[0] = PermMask[HiIndex];
5236     Mask1[1] = -1;
5237     Mask1[2] = PermMask[HiIndex^1];
5238     Mask1[3] = -1;
5239     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5240
5241     if (HiIndex >= 2) {
5242       Mask1[0] = PermMask[0];
5243       Mask1[1] = PermMask[1];
5244       Mask1[2] = HiIndex & 1 ? 6 : 4;
5245       Mask1[3] = HiIndex & 1 ? 4 : 6;
5246       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5247     } else {
5248       Mask1[0] = HiIndex & 1 ? 2 : 0;
5249       Mask1[1] = HiIndex & 1 ? 0 : 2;
5250       Mask1[2] = PermMask[2];
5251       Mask1[3] = PermMask[3];
5252       if (Mask1[2] >= 0)
5253         Mask1[2] += 4;
5254       if (Mask1[3] >= 0)
5255         Mask1[3] += 4;
5256       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5257     }
5258   }
5259
5260   // Break it into (shuffle shuffle_hi, shuffle_lo).
5261   Locs.clear();
5262   SmallVector<int,8> LoMask(4U, -1);
5263   SmallVector<int,8> HiMask(4U, -1);
5264
5265   SmallVector<int,8> *MaskPtr = &LoMask;
5266   unsigned MaskIdx = 0;
5267   unsigned LoIdx = 0;
5268   unsigned HiIdx = 2;
5269   for (unsigned i = 0; i != 4; ++i) {
5270     if (i == 2) {
5271       MaskPtr = &HiMask;
5272       MaskIdx = 1;
5273       LoIdx = 0;
5274       HiIdx = 2;
5275     }
5276     int Idx = PermMask[i];
5277     if (Idx < 0) {
5278       Locs[i] = std::make_pair(-1, -1);
5279     } else if (Idx < 4) {
5280       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5281       (*MaskPtr)[LoIdx] = Idx;
5282       LoIdx++;
5283     } else {
5284       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5285       (*MaskPtr)[HiIdx] = Idx;
5286       HiIdx++;
5287     }
5288   }
5289
5290   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5291   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5292   SmallVector<int, 8> MaskOps;
5293   for (unsigned i = 0; i != 4; ++i) {
5294     if (Locs[i].first == -1) {
5295       MaskOps.push_back(-1);
5296     } else {
5297       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5298       MaskOps.push_back(Idx);
5299     }
5300   }
5301   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5302 }
5303
5304 static bool MayFoldVectorLoad(SDValue V) {
5305   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5306     V = V.getOperand(0);
5307   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5308     V = V.getOperand(0);
5309   if (MayFoldLoad(V))
5310     return true;
5311   return false;
5312 }
5313
5314 // FIXME: the version above should always be used. Since there's
5315 // a bug where several vector shuffles can't be folded because the
5316 // DAG is not updated during lowering and a node claims to have two
5317 // uses while it only has one, use this version, and let isel match
5318 // another instruction if the load really happens to have more than
5319 // one use. Remove this version after this bug get fixed.
5320 // rdar://8434668, PR8156
5321 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5322   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5323     V = V.getOperand(0);
5324   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5325     V = V.getOperand(0);
5326   if (ISD::isNormalLoad(V.getNode()))
5327     return true;
5328   return false;
5329 }
5330
5331 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5332 /// a vector extract, and if both can be later optimized into a single load.
5333 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5334 /// here because otherwise a target specific shuffle node is going to be
5335 /// emitted for this shuffle, and the optimization not done.
5336 /// FIXME: This is probably not the best approach, but fix the problem
5337 /// until the right path is decided.
5338 static
5339 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5340                                          const TargetLowering &TLI) {
5341   EVT VT = V.getValueType();
5342   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5343
5344   // Be sure that the vector shuffle is present in a pattern like this:
5345   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5346   if (!V.hasOneUse())
5347     return false;
5348
5349   SDNode *N = *V.getNode()->use_begin();
5350   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5351     return false;
5352
5353   SDValue EltNo = N->getOperand(1);
5354   if (!isa<ConstantSDNode>(EltNo))
5355     return false;
5356
5357   // If the bit convert changed the number of elements, it is unsafe
5358   // to examine the mask.
5359   bool HasShuffleIntoBitcast = false;
5360   if (V.getOpcode() == ISD::BITCAST) {
5361     EVT SrcVT = V.getOperand(0).getValueType();
5362     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5363       return false;
5364     V = V.getOperand(0);
5365     HasShuffleIntoBitcast = true;
5366   }
5367
5368   // Select the input vector, guarding against out of range extract vector.
5369   unsigned NumElems = VT.getVectorNumElements();
5370   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5371   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5372   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5373
5374   // Skip one more bit_convert if necessary
5375   if (V.getOpcode() == ISD::BITCAST)
5376     V = V.getOperand(0);
5377
5378   if (ISD::isNormalLoad(V.getNode())) {
5379     // Is the original load suitable?
5380     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5381
5382     // FIXME: avoid the multi-use bug that is preventing lots of
5383     // of foldings to be detected, this is still wrong of course, but
5384     // give the temporary desired behavior, and if it happens that
5385     // the load has real more uses, during isel it will not fold, and
5386     // will generate poor code.
5387     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5388       return false;
5389
5390     if (!HasShuffleIntoBitcast)
5391       return true;
5392
5393     // If there's a bitcast before the shuffle, check if the load type and
5394     // alignment is valid.
5395     unsigned Align = LN0->getAlignment();
5396     unsigned NewAlign =
5397       TLI.getTargetData()->getABITypeAlignment(
5398                                     VT.getTypeForEVT(*DAG.getContext()));
5399
5400     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5401       return false;
5402   }
5403
5404   return true;
5405 }
5406
5407 static
5408 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5409   EVT VT = Op.getValueType();
5410
5411   // Canonizalize to v2f64.
5412   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5413   return DAG.getNode(ISD::BITCAST, dl, VT,
5414                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5415                                           V1, DAG));
5416 }
5417
5418 static
5419 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5420                         bool HasSSE2) {
5421   SDValue V1 = Op.getOperand(0);
5422   SDValue V2 = Op.getOperand(1);
5423   EVT VT = Op.getValueType();
5424
5425   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5426
5427   if (HasSSE2 && VT == MVT::v2f64)
5428     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5429
5430   // v4f32 or v4i32
5431   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5432 }
5433
5434 static
5435 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5436   SDValue V1 = Op.getOperand(0);
5437   SDValue V2 = Op.getOperand(1);
5438   EVT VT = Op.getValueType();
5439
5440   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5441          "unsupported shuffle type");
5442
5443   if (V2.getOpcode() == ISD::UNDEF)
5444     V2 = V1;
5445
5446   // v4i32 or v4f32
5447   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5448 }
5449
5450 static
5451 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5452   SDValue V1 = Op.getOperand(0);
5453   SDValue V2 = Op.getOperand(1);
5454   EVT VT = Op.getValueType();
5455   unsigned NumElems = VT.getVectorNumElements();
5456
5457   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5458   // operand of these instructions is only memory, so check if there's a
5459   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5460   // same masks.
5461   bool CanFoldLoad = false;
5462
5463   // Trivial case, when V2 comes from a load.
5464   if (MayFoldVectorLoad(V2))
5465     CanFoldLoad = true;
5466
5467   // When V1 is a load, it can be folded later into a store in isel, example:
5468   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5469   //    turns into:
5470   //  (MOVLPSmr addr:$src1, VR128:$src2)
5471   // So, recognize this potential and also use MOVLPS or MOVLPD
5472   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5473     CanFoldLoad = true;
5474
5475   // Both of them can't be memory operations though.
5476   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5477     CanFoldLoad = false;
5478
5479   if (CanFoldLoad) {
5480     if (HasSSE2 && NumElems == 2)
5481       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5482
5483     if (NumElems == 4)
5484       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5485   }
5486
5487   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5488   // movl and movlp will both match v2i64, but v2i64 is never matched by
5489   // movl earlier because we make it strict to avoid messing with the movlp load
5490   // folding logic (see the code above getMOVLP call). Match it here then,
5491   // this is horrible, but will stay like this until we move all shuffle
5492   // matching to x86 specific nodes. Note that for the 1st condition all
5493   // types are matched with movsd.
5494   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5495     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5496   else if (HasSSE2)
5497     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5498
5499
5500   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5501
5502   // Invert the operand order and use SHUFPS to match it.
5503   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5504                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5505 }
5506
5507 static inline unsigned getUNPCKLOpcode(EVT VT) {
5508   switch(VT.getSimpleVT().SimpleTy) {
5509   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5510   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5511   case MVT::v4f32: return X86ISD::UNPCKLPS;
5512   case MVT::v2f64: return X86ISD::UNPCKLPD;
5513   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5514   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5515   default:
5516     llvm_unreachable("Unknown type for unpckl");
5517   }
5518   return 0;
5519 }
5520
5521 static inline unsigned getUNPCKHOpcode(EVT VT) {
5522   switch(VT.getSimpleVT().SimpleTy) {
5523   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5524   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5525   case MVT::v4f32: return X86ISD::UNPCKHPS;
5526   case MVT::v2f64: return X86ISD::UNPCKHPD;
5527   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5528   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5529   default:
5530     llvm_unreachable("Unknown type for unpckh");
5531   }
5532   return 0;
5533 }
5534
5535 static
5536 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5537                                const TargetLowering &TLI,
5538                                const X86Subtarget *Subtarget) {
5539   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5540   EVT VT = Op.getValueType();
5541   DebugLoc dl = Op.getDebugLoc();
5542   SDValue V1 = Op.getOperand(0);
5543   SDValue V2 = Op.getOperand(1);
5544
5545   if (isZeroShuffle(SVOp))
5546     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5547
5548   // Handle splat operations
5549   if (SVOp->isSplat()) {
5550     // Special case, this is the only place now where it's
5551     // allowed to return a vector_shuffle operation without
5552     // using a target specific node, because *hopefully* it
5553     // will be optimized away by the dag combiner.
5554     if (VT.getVectorNumElements() <= 4 &&
5555         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5556       return Op;
5557
5558     // Handle splats by matching through known masks
5559     if (VT.getVectorNumElements() <= 4)
5560       return SDValue();
5561
5562     // Canonicalize all of the remaining to v4f32.
5563     return PromoteSplat(SVOp, DAG);
5564   }
5565
5566   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5567   // do it!
5568   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5569     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5570     if (NewOp.getNode())
5571       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5572   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5573     // FIXME: Figure out a cleaner way to do this.
5574     // Try to make use of movq to zero out the top part.
5575     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5576       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5577       if (NewOp.getNode()) {
5578         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5579           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5580                               DAG, Subtarget, dl);
5581       }
5582     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5583       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5584       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5585         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5586                             DAG, Subtarget, dl);
5587     }
5588   }
5589   return SDValue();
5590 }
5591
5592 SDValue
5593 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5594   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5595   SDValue V1 = Op.getOperand(0);
5596   SDValue V2 = Op.getOperand(1);
5597   EVT VT = Op.getValueType();
5598   DebugLoc dl = Op.getDebugLoc();
5599   unsigned NumElems = VT.getVectorNumElements();
5600   bool isMMX = VT.getSizeInBits() == 64;
5601   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5602   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5603   bool V1IsSplat = false;
5604   bool V2IsSplat = false;
5605   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5606   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5607   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5608   MachineFunction &MF = DAG.getMachineFunction();
5609   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5610
5611   // Shuffle operations on MMX not supported.
5612   if (isMMX)
5613     return Op;
5614
5615   // Vector shuffle lowering takes 3 steps:
5616   //
5617   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5618   //    narrowing and commutation of operands should be handled.
5619   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5620   //    shuffle nodes.
5621   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5622   //    so the shuffle can be broken into other shuffles and the legalizer can
5623   //    try the lowering again.
5624   //
5625   // The general ideia is that no vector_shuffle operation should be left to
5626   // be matched during isel, all of them must be converted to a target specific
5627   // node here.
5628
5629   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5630   // narrowing and commutation of operands should be handled. The actual code
5631   // doesn't include all of those, work in progress...
5632   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5633   if (NewOp.getNode())
5634     return NewOp;
5635
5636   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5637   // unpckh_undef). Only use pshufd if speed is more important than size.
5638   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5639     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5640       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5641   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5642     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5643       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5644
5645   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5646       RelaxedMayFoldVectorLoad(V1))
5647     return getMOVDDup(Op, dl, V1, DAG);
5648
5649   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5650     return getMOVHighToLow(Op, dl, DAG);
5651
5652   // Use to match splats
5653   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5654       (VT == MVT::v2f64 || VT == MVT::v2i64))
5655     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5656
5657   if (X86::isPSHUFDMask(SVOp)) {
5658     // The actual implementation will match the mask in the if above and then
5659     // during isel it can match several different instructions, not only pshufd
5660     // as its name says, sad but true, emulate the behavior for now...
5661     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5662         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5663
5664     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5665
5666     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5667       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5668
5669     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5670       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5671                                   TargetMask, DAG);
5672
5673     if (VT == MVT::v4f32)
5674       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5675                                   TargetMask, DAG);
5676   }
5677
5678   // Check if this can be converted into a logical shift.
5679   bool isLeft = false;
5680   unsigned ShAmt = 0;
5681   SDValue ShVal;
5682   bool isShift = getSubtarget()->hasSSE2() &&
5683     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5684   if (isShift && ShVal.hasOneUse()) {
5685     // If the shifted value has multiple uses, it may be cheaper to use
5686     // v_set0 + movlhps or movhlps, etc.
5687     EVT EltVT = VT.getVectorElementType();
5688     ShAmt *= EltVT.getSizeInBits();
5689     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5690   }
5691
5692   if (X86::isMOVLMask(SVOp)) {
5693     if (V1IsUndef)
5694       return V2;
5695     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5696       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5697     if (!X86::isMOVLPMask(SVOp)) {
5698       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5699         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5700
5701       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5702         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5703     }
5704   }
5705
5706   // FIXME: fold these into legal mask.
5707   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5708     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5709
5710   if (X86::isMOVHLPSMask(SVOp))
5711     return getMOVHighToLow(Op, dl, DAG);
5712
5713   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5714     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5715
5716   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5717     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5718
5719   if (X86::isMOVLPMask(SVOp))
5720     return getMOVLP(Op, dl, DAG, HasSSE2);
5721
5722   if (ShouldXformToMOVHLPS(SVOp) ||
5723       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5724     return CommuteVectorShuffle(SVOp, DAG);
5725
5726   if (isShift) {
5727     // No better options. Use a vshl / vsrl.
5728     EVT EltVT = VT.getVectorElementType();
5729     ShAmt *= EltVT.getSizeInBits();
5730     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5731   }
5732
5733   bool Commuted = false;
5734   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5735   // 1,1,1,1 -> v8i16 though.
5736   V1IsSplat = isSplatVector(V1.getNode());
5737   V2IsSplat = isSplatVector(V2.getNode());
5738
5739   // Canonicalize the splat or undef, if present, to be on the RHS.
5740   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5741     Op = CommuteVectorShuffle(SVOp, DAG);
5742     SVOp = cast<ShuffleVectorSDNode>(Op);
5743     V1 = SVOp->getOperand(0);
5744     V2 = SVOp->getOperand(1);
5745     std::swap(V1IsSplat, V2IsSplat);
5746     std::swap(V1IsUndef, V2IsUndef);
5747     Commuted = true;
5748   }
5749
5750   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5751     // Shuffling low element of v1 into undef, just return v1.
5752     if (V2IsUndef)
5753       return V1;
5754     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5755     // the instruction selector will not match, so get a canonical MOVL with
5756     // swapped operands to undo the commute.
5757     return getMOVL(DAG, dl, VT, V2, V1);
5758   }
5759
5760   if (X86::isUNPCKLMask(SVOp))
5761     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5762
5763   if (X86::isUNPCKHMask(SVOp))
5764     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5765
5766   if (V2IsSplat) {
5767     // Normalize mask so all entries that point to V2 points to its first
5768     // element then try to match unpck{h|l} again. If match, return a
5769     // new vector_shuffle with the corrected mask.
5770     SDValue NewMask = NormalizeMask(SVOp, DAG);
5771     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5772     if (NSVOp != SVOp) {
5773       if (X86::isUNPCKLMask(NSVOp, true)) {
5774         return NewMask;
5775       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5776         return NewMask;
5777       }
5778     }
5779   }
5780
5781   if (Commuted) {
5782     // Commute is back and try unpck* again.
5783     // FIXME: this seems wrong.
5784     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5785     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5786
5787     if (X86::isUNPCKLMask(NewSVOp))
5788       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5789
5790     if (X86::isUNPCKHMask(NewSVOp))
5791       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5792   }
5793
5794   // Normalize the node to match x86 shuffle ops if needed
5795   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5796     return CommuteVectorShuffle(SVOp, DAG);
5797
5798   // The checks below are all present in isShuffleMaskLegal, but they are
5799   // inlined here right now to enable us to directly emit target specific
5800   // nodes, and remove one by one until they don't return Op anymore.
5801   SmallVector<int, 16> M;
5802   SVOp->getMask(M);
5803
5804   if (isPALIGNRMask(M, VT, HasSSSE3))
5805     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5806                                 X86::getShufflePALIGNRImmediate(SVOp),
5807                                 DAG);
5808
5809   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5810       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5811     if (VT == MVT::v2f64)
5812       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5813     if (VT == MVT::v2i64)
5814       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5815   }
5816
5817   if (isPSHUFHWMask(M, VT))
5818     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5819                                 X86::getShufflePSHUFHWImmediate(SVOp),
5820                                 DAG);
5821
5822   if (isPSHUFLWMask(M, VT))
5823     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5824                                 X86::getShufflePSHUFLWImmediate(SVOp),
5825                                 DAG);
5826
5827   if (isSHUFPMask(M, VT)) {
5828     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5829     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5830       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5831                                   TargetMask, DAG);
5832     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5833       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5834                                   TargetMask, DAG);
5835   }
5836
5837   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5838     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5839       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5840   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5841     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5842       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5843
5844   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5845   if (VT == MVT::v8i16) {
5846     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5847     if (NewOp.getNode())
5848       return NewOp;
5849   }
5850
5851   if (VT == MVT::v16i8) {
5852     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5853     if (NewOp.getNode())
5854       return NewOp;
5855   }
5856
5857   // Handle all 4 wide cases with a number of shuffles.
5858   if (NumElems == 4)
5859     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5860
5861   return SDValue();
5862 }
5863
5864 SDValue
5865 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5866                                                 SelectionDAG &DAG) const {
5867   EVT VT = Op.getValueType();
5868   DebugLoc dl = Op.getDebugLoc();
5869   if (VT.getSizeInBits() == 8) {
5870     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5871                                     Op.getOperand(0), Op.getOperand(1));
5872     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5873                                     DAG.getValueType(VT));
5874     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5875   } else if (VT.getSizeInBits() == 16) {
5876     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5877     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5878     if (Idx == 0)
5879       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5880                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5881                                      DAG.getNode(ISD::BITCAST, dl,
5882                                                  MVT::v4i32,
5883                                                  Op.getOperand(0)),
5884                                      Op.getOperand(1)));
5885     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5886                                     Op.getOperand(0), Op.getOperand(1));
5887     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5888                                     DAG.getValueType(VT));
5889     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5890   } else if (VT == MVT::f32) {
5891     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5892     // the result back to FR32 register. It's only worth matching if the
5893     // result has a single use which is a store or a bitcast to i32.  And in
5894     // the case of a store, it's not worth it if the index is a constant 0,
5895     // because a MOVSSmr can be used instead, which is smaller and faster.
5896     if (!Op.hasOneUse())
5897       return SDValue();
5898     SDNode *User = *Op.getNode()->use_begin();
5899     if ((User->getOpcode() != ISD::STORE ||
5900          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5901           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5902         (User->getOpcode() != ISD::BITCAST ||
5903          User->getValueType(0) != MVT::i32))
5904       return SDValue();
5905     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5906                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
5907                                               Op.getOperand(0)),
5908                                               Op.getOperand(1));
5909     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
5910   } else if (VT == MVT::i32) {
5911     // ExtractPS works with constant index.
5912     if (isa<ConstantSDNode>(Op.getOperand(1)))
5913       return Op;
5914   }
5915   return SDValue();
5916 }
5917
5918
5919 SDValue
5920 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5921                                            SelectionDAG &DAG) const {
5922   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5923     return SDValue();
5924
5925   SDValue Vec = Op.getOperand(0);
5926   EVT VecVT = Vec.getValueType();
5927
5928   // If this is a 256-bit vector result, first extract the 128-bit
5929   // vector and then extract from the 128-bit vector.
5930   if (VecVT.getSizeInBits() > 128) {
5931     DebugLoc dl = Op.getNode()->getDebugLoc();
5932     unsigned NumElems = VecVT.getVectorNumElements();
5933     SDValue Idx = Op.getOperand(1);
5934
5935     if (!isa<ConstantSDNode>(Idx))
5936       return SDValue();
5937
5938     unsigned ExtractNumElems = NumElems / (VecVT.getSizeInBits() / 128);
5939     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
5940
5941     // Get the 128-bit vector.
5942     bool Upper = IdxVal >= ExtractNumElems;
5943     Vec = Extract128BitVector(Vec, Idx, DAG, dl);
5944
5945     // Extract from it.
5946     SDValue ScaledIdx = Idx;
5947     if (Upper)
5948       ScaledIdx = DAG.getNode(ISD::SUB, dl, Idx.getValueType(), Idx,
5949                               DAG.getConstant(ExtractNumElems,
5950                                               Idx.getValueType()));
5951     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
5952                        ScaledIdx);
5953   }
5954
5955   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
5956
5957   if (Subtarget->hasSSE41()) {
5958     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5959     if (Res.getNode())
5960       return Res;
5961   }
5962
5963   EVT VT = Op.getValueType();
5964   DebugLoc dl = Op.getDebugLoc();
5965   // TODO: handle v16i8.
5966   if (VT.getSizeInBits() == 16) {
5967     SDValue Vec = Op.getOperand(0);
5968     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5969     if (Idx == 0)
5970       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5971                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5972                                      DAG.getNode(ISD::BITCAST, dl,
5973                                                  MVT::v4i32, Vec),
5974                                      Op.getOperand(1)));
5975     // Transform it so it match pextrw which produces a 32-bit result.
5976     EVT EltVT = MVT::i32;
5977     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5978                                     Op.getOperand(0), Op.getOperand(1));
5979     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5980                                     DAG.getValueType(VT));
5981     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5982   } else if (VT.getSizeInBits() == 32) {
5983     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5984     if (Idx == 0)
5985       return Op;
5986
5987     // SHUFPS the element to the lowest double word, then movss.
5988     int Mask[4] = { Idx, -1, -1, -1 };
5989     EVT VVT = Op.getOperand(0).getValueType();
5990     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5991                                        DAG.getUNDEF(VVT), Mask);
5992     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5993                        DAG.getIntPtrConstant(0));
5994   } else if (VT.getSizeInBits() == 64) {
5995     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5996     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5997     //        to match extract_elt for f64.
5998     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5999     if (Idx == 0)
6000       return Op;
6001
6002     // UNPCKHPD the element to the lowest double word, then movsd.
6003     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6004     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6005     int Mask[2] = { 1, -1 };
6006     EVT VVT = Op.getOperand(0).getValueType();
6007     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6008                                        DAG.getUNDEF(VVT), Mask);
6009     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6010                        DAG.getIntPtrConstant(0));
6011   }
6012
6013   return SDValue();
6014 }
6015
6016 SDValue
6017 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6018                                                SelectionDAG &DAG) const {
6019   EVT VT = Op.getValueType();
6020   EVT EltVT = VT.getVectorElementType();
6021   DebugLoc dl = Op.getDebugLoc();
6022
6023   SDValue N0 = Op.getOperand(0);
6024   SDValue N1 = Op.getOperand(1);
6025   SDValue N2 = Op.getOperand(2);
6026
6027   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6028       isa<ConstantSDNode>(N2)) {
6029     unsigned Opc;
6030     if (VT == MVT::v8i16)
6031       Opc = X86ISD::PINSRW;
6032     else if (VT == MVT::v16i8)
6033       Opc = X86ISD::PINSRB;
6034     else
6035       Opc = X86ISD::PINSRB;
6036
6037     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6038     // argument.
6039     if (N1.getValueType() != MVT::i32)
6040       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6041     if (N2.getValueType() != MVT::i32)
6042       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6043     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6044   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6045     // Bits [7:6] of the constant are the source select.  This will always be
6046     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6047     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6048     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6049     // Bits [5:4] of the constant are the destination select.  This is the
6050     //  value of the incoming immediate.
6051     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6052     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6053     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6054     // Create this as a scalar to vector..
6055     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6056     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6057   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6058     // PINSR* works with constant index.
6059     return Op;
6060   }
6061   return SDValue();
6062 }
6063
6064 SDValue
6065 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6066   EVT VT = Op.getValueType();
6067   EVT EltVT = VT.getVectorElementType();
6068
6069   DebugLoc dl = Op.getDebugLoc();
6070   SDValue N0 = Op.getOperand(0);
6071   SDValue N1 = Op.getOperand(1);
6072   SDValue N2 = Op.getOperand(2);
6073
6074   // If this is a 256-bit vector result, first insert into a 128-bit
6075   // vector and then insert into the 256-bit vector.
6076   if (VT.getSizeInBits() > 128) {
6077     if (!isa<ConstantSDNode>(N2))
6078       return SDValue();
6079
6080     // Get the 128-bit vector.
6081     unsigned NumElems = VT.getVectorNumElements();
6082     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6083     bool Upper = IdxVal >= NumElems / 2;
6084
6085     SDValue SubN0 = Extract128BitVector(N0, N2, DAG, dl);
6086
6087     // Insert into it.
6088     SDValue ScaledN2 = N2;
6089     if (Upper)
6090       ScaledN2 = DAG.getNode(ISD::SUB, dl, N2.getValueType(), N2,
6091                              DAG.getConstant(NumElems /
6092                                              (VT.getSizeInBits() / 128),
6093                                              N2.getValueType()));
6094     Op = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, SubN0.getValueType(), SubN0,
6095                      N1, ScaledN2);
6096
6097     // Insert the 128-bit vector
6098     // FIXME: Why UNDEF?
6099     return Insert128BitVector(N0, Op, N2, DAG, dl);
6100   }
6101
6102   if (Subtarget->hasSSE41())
6103     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6104
6105   if (EltVT == MVT::i8)
6106     return SDValue();
6107
6108   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6109     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6110     // as its second argument.
6111     if (N1.getValueType() != MVT::i32)
6112       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6113     if (N2.getValueType() != MVT::i32)
6114       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6115     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6116   }
6117   return SDValue();
6118 }
6119
6120 SDValue
6121 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6122   LLVMContext *Context = DAG.getContext();
6123   DebugLoc dl = Op.getDebugLoc();
6124   EVT OpVT = Op.getValueType();
6125
6126   // If this is a 256-bit vector result, first insert into a 128-bit
6127   // vector and then insert into the 256-bit vector.
6128   if (OpVT.getSizeInBits() > 128) {
6129     // Insert into a 128-bit vector.
6130     EVT VT128 = EVT::getVectorVT(*Context,
6131                                  OpVT.getVectorElementType(),
6132                                  OpVT.getVectorNumElements() / 2);
6133
6134     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6135
6136     // Insert the 128-bit vector.
6137     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6138                               DAG.getConstant(0, MVT::i32),
6139                               DAG, dl);
6140   }
6141
6142   if (Op.getValueType() == MVT::v1i64 &&
6143       Op.getOperand(0).getValueType() == MVT::i64)
6144     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6145
6146   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6147   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6148          "Expected an SSE type!");
6149   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6150                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6151 }
6152
6153 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6154 // a simple subregister reference or explicit instructions to grab
6155 // upper bits of a vector.
6156 SDValue
6157 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6158   if (Subtarget->hasAVX()) {
6159     DebugLoc dl = Op.getNode()->getDebugLoc();
6160     SDValue Vec = Op.getNode()->getOperand(0);
6161     SDValue Idx = Op.getNode()->getOperand(1);
6162
6163     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6164         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6165         return Extract128BitVector(Vec, Idx, DAG, dl);
6166     }
6167   }
6168   return SDValue();
6169 }
6170
6171 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6172 // simple superregister reference or explicit instructions to insert
6173 // the upper bits of a vector.
6174 SDValue
6175 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6176   if (Subtarget->hasAVX()) {
6177     DebugLoc dl = Op.getNode()->getDebugLoc();
6178     SDValue Vec = Op.getNode()->getOperand(0);
6179     SDValue SubVec = Op.getNode()->getOperand(1);
6180     SDValue Idx = Op.getNode()->getOperand(2);
6181
6182     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6183         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6184       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6185     }
6186   }
6187   return SDValue();
6188 }
6189
6190 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6191 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6192 // one of the above mentioned nodes. It has to be wrapped because otherwise
6193 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6194 // be used to form addressing mode. These wrapped nodes will be selected
6195 // into MOV32ri.
6196 SDValue
6197 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6198   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6199
6200   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6201   // global base reg.
6202   unsigned char OpFlag = 0;
6203   unsigned WrapperKind = X86ISD::Wrapper;
6204   CodeModel::Model M = getTargetMachine().getCodeModel();
6205
6206   if (Subtarget->isPICStyleRIPRel() &&
6207       (M == CodeModel::Small || M == CodeModel::Kernel))
6208     WrapperKind = X86ISD::WrapperRIP;
6209   else if (Subtarget->isPICStyleGOT())
6210     OpFlag = X86II::MO_GOTOFF;
6211   else if (Subtarget->isPICStyleStubPIC())
6212     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6213
6214   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6215                                              CP->getAlignment(),
6216                                              CP->getOffset(), OpFlag);
6217   DebugLoc DL = CP->getDebugLoc();
6218   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6219   // With PIC, the address is actually $g + Offset.
6220   if (OpFlag) {
6221     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6222                          DAG.getNode(X86ISD::GlobalBaseReg,
6223                                      DebugLoc(), getPointerTy()),
6224                          Result);
6225   }
6226
6227   return Result;
6228 }
6229
6230 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6231   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6232
6233   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6234   // global base reg.
6235   unsigned char OpFlag = 0;
6236   unsigned WrapperKind = X86ISD::Wrapper;
6237   CodeModel::Model M = getTargetMachine().getCodeModel();
6238
6239   if (Subtarget->isPICStyleRIPRel() &&
6240       (M == CodeModel::Small || M == CodeModel::Kernel))
6241     WrapperKind = X86ISD::WrapperRIP;
6242   else if (Subtarget->isPICStyleGOT())
6243     OpFlag = X86II::MO_GOTOFF;
6244   else if (Subtarget->isPICStyleStubPIC())
6245     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6246
6247   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6248                                           OpFlag);
6249   DebugLoc DL = JT->getDebugLoc();
6250   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6251
6252   // With PIC, the address is actually $g + Offset.
6253   if (OpFlag)
6254     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6255                          DAG.getNode(X86ISD::GlobalBaseReg,
6256                                      DebugLoc(), getPointerTy()),
6257                          Result);
6258
6259   return Result;
6260 }
6261
6262 SDValue
6263 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6264   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6265
6266   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6267   // global base reg.
6268   unsigned char OpFlag = 0;
6269   unsigned WrapperKind = X86ISD::Wrapper;
6270   CodeModel::Model M = getTargetMachine().getCodeModel();
6271
6272   if (Subtarget->isPICStyleRIPRel() &&
6273       (M == CodeModel::Small || M == CodeModel::Kernel))
6274     WrapperKind = X86ISD::WrapperRIP;
6275   else if (Subtarget->isPICStyleGOT())
6276     OpFlag = X86II::MO_GOTOFF;
6277   else if (Subtarget->isPICStyleStubPIC())
6278     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6279
6280   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6281
6282   DebugLoc DL = Op.getDebugLoc();
6283   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6284
6285
6286   // With PIC, the address is actually $g + Offset.
6287   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6288       !Subtarget->is64Bit()) {
6289     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6290                          DAG.getNode(X86ISD::GlobalBaseReg,
6291                                      DebugLoc(), getPointerTy()),
6292                          Result);
6293   }
6294
6295   return Result;
6296 }
6297
6298 SDValue
6299 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6300   // Create the TargetBlockAddressAddress node.
6301   unsigned char OpFlags =
6302     Subtarget->ClassifyBlockAddressReference();
6303   CodeModel::Model M = getTargetMachine().getCodeModel();
6304   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6305   DebugLoc dl = Op.getDebugLoc();
6306   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6307                                        /*isTarget=*/true, OpFlags);
6308
6309   if (Subtarget->isPICStyleRIPRel() &&
6310       (M == CodeModel::Small || M == CodeModel::Kernel))
6311     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6312   else
6313     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6314
6315   // With PIC, the address is actually $g + Offset.
6316   if (isGlobalRelativeToPICBase(OpFlags)) {
6317     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6318                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6319                          Result);
6320   }
6321
6322   return Result;
6323 }
6324
6325 SDValue
6326 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6327                                       int64_t Offset,
6328                                       SelectionDAG &DAG) const {
6329   // Create the TargetGlobalAddress node, folding in the constant
6330   // offset if it is legal.
6331   unsigned char OpFlags =
6332     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6333   CodeModel::Model M = getTargetMachine().getCodeModel();
6334   SDValue Result;
6335   if (OpFlags == X86II::MO_NO_FLAG &&
6336       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6337     // A direct static reference to a global.
6338     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6339     Offset = 0;
6340   } else {
6341     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6342   }
6343
6344   if (Subtarget->isPICStyleRIPRel() &&
6345       (M == CodeModel::Small || M == CodeModel::Kernel))
6346     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6347   else
6348     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6349
6350   // With PIC, the address is actually $g + Offset.
6351   if (isGlobalRelativeToPICBase(OpFlags)) {
6352     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6353                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6354                          Result);
6355   }
6356
6357   // For globals that require a load from a stub to get the address, emit the
6358   // load.
6359   if (isGlobalStubReference(OpFlags))
6360     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6361                          MachinePointerInfo::getGOT(), false, false, 0);
6362
6363   // If there was a non-zero offset that we didn't fold, create an explicit
6364   // addition for it.
6365   if (Offset != 0)
6366     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6367                          DAG.getConstant(Offset, getPointerTy()));
6368
6369   return Result;
6370 }
6371
6372 SDValue
6373 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6374   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6375   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6376   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6377 }
6378
6379 static SDValue
6380 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6381            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6382            unsigned char OperandFlags) {
6383   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6384   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6385   DebugLoc dl = GA->getDebugLoc();
6386   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6387                                            GA->getValueType(0),
6388                                            GA->getOffset(),
6389                                            OperandFlags);
6390   if (InFlag) {
6391     SDValue Ops[] = { Chain,  TGA, *InFlag };
6392     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6393   } else {
6394     SDValue Ops[]  = { Chain, TGA };
6395     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6396   }
6397
6398   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6399   MFI->setAdjustsStack(true);
6400
6401   SDValue Flag = Chain.getValue(1);
6402   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6403 }
6404
6405 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6406 static SDValue
6407 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6408                                 const EVT PtrVT) {
6409   SDValue InFlag;
6410   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6411   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6412                                      DAG.getNode(X86ISD::GlobalBaseReg,
6413                                                  DebugLoc(), PtrVT), InFlag);
6414   InFlag = Chain.getValue(1);
6415
6416   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6417 }
6418
6419 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6420 static SDValue
6421 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6422                                 const EVT PtrVT) {
6423   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6424                     X86::RAX, X86II::MO_TLSGD);
6425 }
6426
6427 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6428 // "local exec" model.
6429 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6430                                    const EVT PtrVT, TLSModel::Model model,
6431                                    bool is64Bit) {
6432   DebugLoc dl = GA->getDebugLoc();
6433
6434   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6435   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6436                                                          is64Bit ? 257 : 256));
6437
6438   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6439                                       DAG.getIntPtrConstant(0),
6440                                       MachinePointerInfo(Ptr), false, false, 0);
6441
6442   unsigned char OperandFlags = 0;
6443   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6444   // initialexec.
6445   unsigned WrapperKind = X86ISD::Wrapper;
6446   if (model == TLSModel::LocalExec) {
6447     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6448   } else if (is64Bit) {
6449     assert(model == TLSModel::InitialExec);
6450     OperandFlags = X86II::MO_GOTTPOFF;
6451     WrapperKind = X86ISD::WrapperRIP;
6452   } else {
6453     assert(model == TLSModel::InitialExec);
6454     OperandFlags = X86II::MO_INDNTPOFF;
6455   }
6456
6457   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6458   // exec)
6459   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6460                                            GA->getValueType(0),
6461                                            GA->getOffset(), OperandFlags);
6462   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6463
6464   if (model == TLSModel::InitialExec)
6465     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6466                          MachinePointerInfo::getGOT(), false, false, 0);
6467
6468   // The address of the thread local variable is the add of the thread
6469   // pointer with the offset of the variable.
6470   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6471 }
6472
6473 SDValue
6474 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6475
6476   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6477   const GlobalValue *GV = GA->getGlobal();
6478
6479   if (Subtarget->isTargetELF()) {
6480     // TODO: implement the "local dynamic" model
6481     // TODO: implement the "initial exec"model for pic executables
6482
6483     // If GV is an alias then use the aliasee for determining
6484     // thread-localness.
6485     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6486       GV = GA->resolveAliasedGlobal(false);
6487
6488     TLSModel::Model model
6489       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6490
6491     switch (model) {
6492       case TLSModel::GeneralDynamic:
6493       case TLSModel::LocalDynamic: // not implemented
6494         if (Subtarget->is64Bit())
6495           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6496         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6497
6498       case TLSModel::InitialExec:
6499       case TLSModel::LocalExec:
6500         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6501                                    Subtarget->is64Bit());
6502     }
6503   } else if (Subtarget->isTargetDarwin()) {
6504     // Darwin only has one model of TLS.  Lower to that.
6505     unsigned char OpFlag = 0;
6506     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6507                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6508
6509     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6510     // global base reg.
6511     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6512                   !Subtarget->is64Bit();
6513     if (PIC32)
6514       OpFlag = X86II::MO_TLVP_PIC_BASE;
6515     else
6516       OpFlag = X86II::MO_TLVP;
6517     DebugLoc DL = Op.getDebugLoc();
6518     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6519                                                 GA->getValueType(0),
6520                                                 GA->getOffset(), OpFlag);
6521     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6522
6523     // With PIC32, the address is actually $g + Offset.
6524     if (PIC32)
6525       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6526                            DAG.getNode(X86ISD::GlobalBaseReg,
6527                                        DebugLoc(), getPointerTy()),
6528                            Offset);
6529
6530     // Lowering the machine isd will make sure everything is in the right
6531     // location.
6532     SDValue Chain = DAG.getEntryNode();
6533     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6534     SDValue Args[] = { Chain, Offset };
6535     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6536
6537     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6538     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6539     MFI->setAdjustsStack(true);
6540
6541     // And our return value (tls address) is in the standard call return value
6542     // location.
6543     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6544     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6545   }
6546
6547   assert(false &&
6548          "TLS not implemented for this target.");
6549
6550   llvm_unreachable("Unreachable");
6551   return SDValue();
6552 }
6553
6554
6555 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6556 /// take a 2 x i32 value to shift plus a shift amount.
6557 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6558   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6559   EVT VT = Op.getValueType();
6560   unsigned VTBits = VT.getSizeInBits();
6561   DebugLoc dl = Op.getDebugLoc();
6562   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6563   SDValue ShOpLo = Op.getOperand(0);
6564   SDValue ShOpHi = Op.getOperand(1);
6565   SDValue ShAmt  = Op.getOperand(2);
6566   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6567                                      DAG.getConstant(VTBits - 1, MVT::i8))
6568                        : DAG.getConstant(0, VT);
6569
6570   SDValue Tmp2, Tmp3;
6571   if (Op.getOpcode() == ISD::SHL_PARTS) {
6572     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6573     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6574   } else {
6575     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6576     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6577   }
6578
6579   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6580                                 DAG.getConstant(VTBits, MVT::i8));
6581   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6582                              AndNode, DAG.getConstant(0, MVT::i8));
6583
6584   SDValue Hi, Lo;
6585   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6586   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6587   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6588
6589   if (Op.getOpcode() == ISD::SHL_PARTS) {
6590     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6591     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6592   } else {
6593     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6594     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6595   }
6596
6597   SDValue Ops[2] = { Lo, Hi };
6598   return DAG.getMergeValues(Ops, 2, dl);
6599 }
6600
6601 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6602                                            SelectionDAG &DAG) const {
6603   EVT SrcVT = Op.getOperand(0).getValueType();
6604
6605   if (SrcVT.isVector())
6606     return SDValue();
6607
6608   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6609          "Unknown SINT_TO_FP to lower!");
6610
6611   // These are really Legal; return the operand so the caller accepts it as
6612   // Legal.
6613   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6614     return Op;
6615   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6616       Subtarget->is64Bit()) {
6617     return Op;
6618   }
6619
6620   DebugLoc dl = Op.getDebugLoc();
6621   unsigned Size = SrcVT.getSizeInBits()/8;
6622   MachineFunction &MF = DAG.getMachineFunction();
6623   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6624   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6625   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6626                                StackSlot,
6627                                MachinePointerInfo::getFixedStack(SSFI),
6628                                false, false, 0);
6629   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6630 }
6631
6632 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6633                                      SDValue StackSlot,
6634                                      SelectionDAG &DAG) const {
6635   // Build the FILD
6636   DebugLoc DL = Op.getDebugLoc();
6637   SDVTList Tys;
6638   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6639   if (useSSE)
6640     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
6641   else
6642     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6643
6644   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6645
6646   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6647   MachineMemOperand *MMO =
6648     DAG.getMachineFunction()
6649     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6650                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6651
6652   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6653   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6654                                            X86ISD::FILD, DL,
6655                                            Tys, Ops, array_lengthof(Ops),
6656                                            SrcVT, MMO);
6657
6658   if (useSSE) {
6659     Chain = Result.getValue(1);
6660     SDValue InFlag = Result.getValue(2);
6661
6662     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6663     // shouldn't be necessary except that RFP cannot be live across
6664     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6665     MachineFunction &MF = DAG.getMachineFunction();
6666     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6667     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6668     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6669     Tys = DAG.getVTList(MVT::Other);
6670     SDValue Ops[] = {
6671       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6672     };
6673     MachineMemOperand *MMO =
6674       DAG.getMachineFunction()
6675       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6676                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6677
6678     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6679                                     Ops, array_lengthof(Ops),
6680                                     Op.getValueType(), MMO);
6681     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6682                          MachinePointerInfo::getFixedStack(SSFI),
6683                          false, false, 0);
6684   }
6685
6686   return Result;
6687 }
6688
6689 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6690 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6691                                                SelectionDAG &DAG) const {
6692   // This algorithm is not obvious. Here it is in C code, more or less:
6693   /*
6694     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6695       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6696       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6697
6698       // Copy ints to xmm registers.
6699       __m128i xh = _mm_cvtsi32_si128( hi );
6700       __m128i xl = _mm_cvtsi32_si128( lo );
6701
6702       // Combine into low half of a single xmm register.
6703       __m128i x = _mm_unpacklo_epi32( xh, xl );
6704       __m128d d;
6705       double sd;
6706
6707       // Merge in appropriate exponents to give the integer bits the right
6708       // magnitude.
6709       x = _mm_unpacklo_epi32( x, exp );
6710
6711       // Subtract away the biases to deal with the IEEE-754 double precision
6712       // implicit 1.
6713       d = _mm_sub_pd( (__m128d) x, bias );
6714
6715       // All conversions up to here are exact. The correctly rounded result is
6716       // calculated using the current rounding mode using the following
6717       // horizontal add.
6718       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6719       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6720                                 // store doesn't really need to be here (except
6721                                 // maybe to zero the other double)
6722       return sd;
6723     }
6724   */
6725
6726   DebugLoc dl = Op.getDebugLoc();
6727   LLVMContext *Context = DAG.getContext();
6728
6729   // Build some magic constants.
6730   std::vector<Constant*> CV0;
6731   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6732   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6733   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6734   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6735   Constant *C0 = ConstantVector::get(CV0);
6736   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6737
6738   std::vector<Constant*> CV1;
6739   CV1.push_back(
6740     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6741   CV1.push_back(
6742     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6743   Constant *C1 = ConstantVector::get(CV1);
6744   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6745
6746   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6747                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6748                                         Op.getOperand(0),
6749                                         DAG.getIntPtrConstant(1)));
6750   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6751                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6752                                         Op.getOperand(0),
6753                                         DAG.getIntPtrConstant(0)));
6754   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6755   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6756                               MachinePointerInfo::getConstantPool(),
6757                               false, false, 16);
6758   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6759   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
6760   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6761                               MachinePointerInfo::getConstantPool(),
6762                               false, false, 16);
6763   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6764
6765   // Add the halves; easiest way is to swap them into another reg first.
6766   int ShufMask[2] = { 1, -1 };
6767   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6768                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6769   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6770   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6771                      DAG.getIntPtrConstant(0));
6772 }
6773
6774 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6775 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6776                                                SelectionDAG &DAG) const {
6777   DebugLoc dl = Op.getDebugLoc();
6778   // FP constant to bias correct the final result.
6779   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6780                                    MVT::f64);
6781
6782   // Load the 32-bit value into an XMM register.
6783   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6784                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6785                                          Op.getOperand(0),
6786                                          DAG.getIntPtrConstant(0)));
6787
6788   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6789                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
6790                      DAG.getIntPtrConstant(0));
6791
6792   // Or the load with the bias.
6793   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6794                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6795                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6796                                                    MVT::v2f64, Load)),
6797                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6798                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6799                                                    MVT::v2f64, Bias)));
6800   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6801                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
6802                    DAG.getIntPtrConstant(0));
6803
6804   // Subtract the bias.
6805   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6806
6807   // Handle final rounding.
6808   EVT DestVT = Op.getValueType();
6809
6810   if (DestVT.bitsLT(MVT::f64)) {
6811     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6812                        DAG.getIntPtrConstant(0));
6813   } else if (DestVT.bitsGT(MVT::f64)) {
6814     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6815   }
6816
6817   // Handle final rounding.
6818   return Sub;
6819 }
6820
6821 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6822                                            SelectionDAG &DAG) const {
6823   SDValue N0 = Op.getOperand(0);
6824   DebugLoc dl = Op.getDebugLoc();
6825
6826   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6827   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6828   // the optimization here.
6829   if (DAG.SignBitIsZero(N0))
6830     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6831
6832   EVT SrcVT = N0.getValueType();
6833   EVT DstVT = Op.getValueType();
6834   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6835     return LowerUINT_TO_FP_i64(Op, DAG);
6836   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6837     return LowerUINT_TO_FP_i32(Op, DAG);
6838
6839   // Make a 64-bit buffer, and use it to build an FILD.
6840   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6841   if (SrcVT == MVT::i32) {
6842     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6843     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6844                                      getPointerTy(), StackSlot, WordOff);
6845     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6846                                   StackSlot, MachinePointerInfo(),
6847                                   false, false, 0);
6848     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6849                                   OffsetSlot, MachinePointerInfo(),
6850                                   false, false, 0);
6851     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6852     return Fild;
6853   }
6854
6855   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6856   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6857                                 StackSlot, MachinePointerInfo(),
6858                                false, false, 0);
6859   // For i64 source, we need to add the appropriate power of 2 if the input
6860   // was negative.  This is the same as the optimization in
6861   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6862   // we must be careful to do the computation in x87 extended precision, not
6863   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6864   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6865   MachineMemOperand *MMO =
6866     DAG.getMachineFunction()
6867     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6868                           MachineMemOperand::MOLoad, 8, 8);
6869
6870   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6871   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6872   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6873                                          MVT::i64, MMO);
6874
6875   APInt FF(32, 0x5F800000ULL);
6876
6877   // Check whether the sign bit is set.
6878   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6879                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6880                                  ISD::SETLT);
6881
6882   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6883   SDValue FudgePtr = DAG.getConstantPool(
6884                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6885                                          getPointerTy());
6886
6887   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6888   SDValue Zero = DAG.getIntPtrConstant(0);
6889   SDValue Four = DAG.getIntPtrConstant(4);
6890   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6891                                Zero, Four);
6892   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6893
6894   // Load the value out, extending it from f32 to f80.
6895   // FIXME: Avoid the extend by constructing the right constant pool?
6896   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
6897                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6898                                  MVT::f32, false, false, 4);
6899   // Extend everything to 80 bits to force it to be done on x87.
6900   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6901   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6902 }
6903
6904 std::pair<SDValue,SDValue> X86TargetLowering::
6905 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6906   DebugLoc DL = Op.getDebugLoc();
6907
6908   EVT DstTy = Op.getValueType();
6909
6910   if (!IsSigned) {
6911     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6912     DstTy = MVT::i64;
6913   }
6914
6915   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6916          DstTy.getSimpleVT() >= MVT::i16 &&
6917          "Unknown FP_TO_SINT to lower!");
6918
6919   // These are really Legal.
6920   if (DstTy == MVT::i32 &&
6921       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6922     return std::make_pair(SDValue(), SDValue());
6923   if (Subtarget->is64Bit() &&
6924       DstTy == MVT::i64 &&
6925       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6926     return std::make_pair(SDValue(), SDValue());
6927
6928   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6929   // stack slot.
6930   MachineFunction &MF = DAG.getMachineFunction();
6931   unsigned MemSize = DstTy.getSizeInBits()/8;
6932   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6933   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6934
6935
6936
6937   unsigned Opc;
6938   switch (DstTy.getSimpleVT().SimpleTy) {
6939   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6940   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6941   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6942   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6943   }
6944
6945   SDValue Chain = DAG.getEntryNode();
6946   SDValue Value = Op.getOperand(0);
6947   EVT TheVT = Op.getOperand(0).getValueType();
6948   if (isScalarFPTypeInSSEReg(TheVT)) {
6949     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6950     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6951                          MachinePointerInfo::getFixedStack(SSFI),
6952                          false, false, 0);
6953     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6954     SDValue Ops[] = {
6955       Chain, StackSlot, DAG.getValueType(TheVT)
6956     };
6957
6958     MachineMemOperand *MMO =
6959       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6960                               MachineMemOperand::MOLoad, MemSize, MemSize);
6961     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6962                                     DstTy, MMO);
6963     Chain = Value.getValue(1);
6964     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6965     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6966   }
6967
6968   MachineMemOperand *MMO =
6969     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6970                             MachineMemOperand::MOStore, MemSize, MemSize);
6971
6972   // Build the FP_TO_INT*_IN_MEM
6973   SDValue Ops[] = { Chain, Value, StackSlot };
6974   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6975                                          Ops, 3, DstTy, MMO);
6976
6977   return std::make_pair(FIST, StackSlot);
6978 }
6979
6980 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6981                                            SelectionDAG &DAG) const {
6982   if (Op.getValueType().isVector())
6983     return SDValue();
6984
6985   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6986   SDValue FIST = Vals.first, StackSlot = Vals.second;
6987   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6988   if (FIST.getNode() == 0) return Op;
6989
6990   // Load the result.
6991   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6992                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6993 }
6994
6995 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6996                                            SelectionDAG &DAG) const {
6997   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6998   SDValue FIST = Vals.first, StackSlot = Vals.second;
6999   assert(FIST.getNode() && "Unexpected failure");
7000
7001   // Load the result.
7002   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7003                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7004 }
7005
7006 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7007                                      SelectionDAG &DAG) const {
7008   LLVMContext *Context = DAG.getContext();
7009   DebugLoc dl = Op.getDebugLoc();
7010   EVT VT = Op.getValueType();
7011   EVT EltVT = VT;
7012   if (VT.isVector())
7013     EltVT = VT.getVectorElementType();
7014   std::vector<Constant*> CV;
7015   if (EltVT == MVT::f64) {
7016     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7017     CV.push_back(C);
7018     CV.push_back(C);
7019   } else {
7020     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7021     CV.push_back(C);
7022     CV.push_back(C);
7023     CV.push_back(C);
7024     CV.push_back(C);
7025   }
7026   Constant *C = ConstantVector::get(CV);
7027   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7028   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7029                              MachinePointerInfo::getConstantPool(),
7030                              false, false, 16);
7031   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7032 }
7033
7034 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7035   LLVMContext *Context = DAG.getContext();
7036   DebugLoc dl = Op.getDebugLoc();
7037   EVT VT = Op.getValueType();
7038   EVT EltVT = VT;
7039   if (VT.isVector())
7040     EltVT = VT.getVectorElementType();
7041   std::vector<Constant*> CV;
7042   if (EltVT == MVT::f64) {
7043     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7044     CV.push_back(C);
7045     CV.push_back(C);
7046   } else {
7047     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7048     CV.push_back(C);
7049     CV.push_back(C);
7050     CV.push_back(C);
7051     CV.push_back(C);
7052   }
7053   Constant *C = ConstantVector::get(CV);
7054   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7055   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7056                              MachinePointerInfo::getConstantPool(),
7057                              false, false, 16);
7058   if (VT.isVector()) {
7059     return DAG.getNode(ISD::BITCAST, dl, VT,
7060                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7061                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7062                                 Op.getOperand(0)),
7063                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7064   } else {
7065     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7066   }
7067 }
7068
7069 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7070   LLVMContext *Context = DAG.getContext();
7071   SDValue Op0 = Op.getOperand(0);
7072   SDValue Op1 = Op.getOperand(1);
7073   DebugLoc dl = Op.getDebugLoc();
7074   EVT VT = Op.getValueType();
7075   EVT SrcVT = Op1.getValueType();
7076
7077   // If second operand is smaller, extend it first.
7078   if (SrcVT.bitsLT(VT)) {
7079     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7080     SrcVT = VT;
7081   }
7082   // And if it is bigger, shrink it first.
7083   if (SrcVT.bitsGT(VT)) {
7084     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7085     SrcVT = VT;
7086   }
7087
7088   // At this point the operands and the result should have the same
7089   // type, and that won't be f80 since that is not custom lowered.
7090
7091   // First get the sign bit of second operand.
7092   std::vector<Constant*> CV;
7093   if (SrcVT == MVT::f64) {
7094     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7095     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7096   } else {
7097     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7098     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7099     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7100     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7101   }
7102   Constant *C = ConstantVector::get(CV);
7103   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7104   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7105                               MachinePointerInfo::getConstantPool(),
7106                               false, false, 16);
7107   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7108
7109   // Shift sign bit right or left if the two operands have different types.
7110   if (SrcVT.bitsGT(VT)) {
7111     // Op0 is MVT::f32, Op1 is MVT::f64.
7112     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7113     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7114                           DAG.getConstant(32, MVT::i32));
7115     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7116     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7117                           DAG.getIntPtrConstant(0));
7118   }
7119
7120   // Clear first operand sign bit.
7121   CV.clear();
7122   if (VT == MVT::f64) {
7123     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7124     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7125   } else {
7126     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7127     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7128     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7129     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7130   }
7131   C = ConstantVector::get(CV);
7132   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7133   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7134                               MachinePointerInfo::getConstantPool(),
7135                               false, false, 16);
7136   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7137
7138   // Or the value with the sign bit.
7139   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7140 }
7141
7142 /// Emit nodes that will be selected as "test Op0,Op0", or something
7143 /// equivalent.
7144 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7145                                     SelectionDAG &DAG) const {
7146   DebugLoc dl = Op.getDebugLoc();
7147
7148   // CF and OF aren't always set the way we want. Determine which
7149   // of these we need.
7150   bool NeedCF = false;
7151   bool NeedOF = false;
7152   switch (X86CC) {
7153   default: break;
7154   case X86::COND_A: case X86::COND_AE:
7155   case X86::COND_B: case X86::COND_BE:
7156     NeedCF = true;
7157     break;
7158   case X86::COND_G: case X86::COND_GE:
7159   case X86::COND_L: case X86::COND_LE:
7160   case X86::COND_O: case X86::COND_NO:
7161     NeedOF = true;
7162     break;
7163   }
7164
7165   // See if we can use the EFLAGS value from the operand instead of
7166   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7167   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7168   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7169     // Emit a CMP with 0, which is the TEST pattern.
7170     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7171                        DAG.getConstant(0, Op.getValueType()));
7172
7173   unsigned Opcode = 0;
7174   unsigned NumOperands = 0;
7175   switch (Op.getNode()->getOpcode()) {
7176   case ISD::ADD:
7177     // Due to an isel shortcoming, be conservative if this add is likely to be
7178     // selected as part of a load-modify-store instruction. When the root node
7179     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7180     // uses of other nodes in the match, such as the ADD in this case. This
7181     // leads to the ADD being left around and reselected, with the result being
7182     // two adds in the output.  Alas, even if none our users are stores, that
7183     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7184     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7185     // climbing the DAG back to the root, and it doesn't seem to be worth the
7186     // effort.
7187     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7188            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7189       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7190         goto default_case;
7191
7192     if (ConstantSDNode *C =
7193         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7194       // An add of one will be selected as an INC.
7195       if (C->getAPIntValue() == 1) {
7196         Opcode = X86ISD::INC;
7197         NumOperands = 1;
7198         break;
7199       }
7200
7201       // An add of negative one (subtract of one) will be selected as a DEC.
7202       if (C->getAPIntValue().isAllOnesValue()) {
7203         Opcode = X86ISD::DEC;
7204         NumOperands = 1;
7205         break;
7206       }
7207     }
7208
7209     // Otherwise use a regular EFLAGS-setting add.
7210     Opcode = X86ISD::ADD;
7211     NumOperands = 2;
7212     break;
7213   case ISD::AND: {
7214     // If the primary and result isn't used, don't bother using X86ISD::AND,
7215     // because a TEST instruction will be better.
7216     bool NonFlagUse = false;
7217     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7218            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7219       SDNode *User = *UI;
7220       unsigned UOpNo = UI.getOperandNo();
7221       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7222         // Look pass truncate.
7223         UOpNo = User->use_begin().getOperandNo();
7224         User = *User->use_begin();
7225       }
7226
7227       if (User->getOpcode() != ISD::BRCOND &&
7228           User->getOpcode() != ISD::SETCC &&
7229           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7230         NonFlagUse = true;
7231         break;
7232       }
7233     }
7234
7235     if (!NonFlagUse)
7236       break;
7237   }
7238     // FALL THROUGH
7239   case ISD::SUB:
7240   case ISD::OR:
7241   case ISD::XOR:
7242     // Due to the ISEL shortcoming noted above, be conservative if this op is
7243     // likely to be selected as part of a load-modify-store instruction.
7244     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7245            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7246       if (UI->getOpcode() == ISD::STORE)
7247         goto default_case;
7248
7249     // Otherwise use a regular EFLAGS-setting instruction.
7250     switch (Op.getNode()->getOpcode()) {
7251     default: llvm_unreachable("unexpected operator!");
7252     case ISD::SUB: Opcode = X86ISD::SUB; break;
7253     case ISD::OR:  Opcode = X86ISD::OR;  break;
7254     case ISD::XOR: Opcode = X86ISD::XOR; break;
7255     case ISD::AND: Opcode = X86ISD::AND; break;
7256     }
7257
7258     NumOperands = 2;
7259     break;
7260   case X86ISD::ADD:
7261   case X86ISD::SUB:
7262   case X86ISD::INC:
7263   case X86ISD::DEC:
7264   case X86ISD::OR:
7265   case X86ISD::XOR:
7266   case X86ISD::AND:
7267     return SDValue(Op.getNode(), 1);
7268   default:
7269   default_case:
7270     break;
7271   }
7272
7273   if (Opcode == 0)
7274     // Emit a CMP with 0, which is the TEST pattern.
7275     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7276                        DAG.getConstant(0, Op.getValueType()));
7277
7278   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7279   SmallVector<SDValue, 4> Ops;
7280   for (unsigned i = 0; i != NumOperands; ++i)
7281     Ops.push_back(Op.getOperand(i));
7282
7283   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7284   DAG.ReplaceAllUsesWith(Op, New);
7285   return SDValue(New.getNode(), 1);
7286 }
7287
7288 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7289 /// equivalent.
7290 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7291                                    SelectionDAG &DAG) const {
7292   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7293     if (C->getAPIntValue() == 0)
7294       return EmitTest(Op0, X86CC, DAG);
7295
7296   DebugLoc dl = Op0.getDebugLoc();
7297   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7298 }
7299
7300 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7301 /// if it's possible.
7302 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7303                                      DebugLoc dl, SelectionDAG &DAG) const {
7304   SDValue Op0 = And.getOperand(0);
7305   SDValue Op1 = And.getOperand(1);
7306   if (Op0.getOpcode() == ISD::TRUNCATE)
7307     Op0 = Op0.getOperand(0);
7308   if (Op1.getOpcode() == ISD::TRUNCATE)
7309     Op1 = Op1.getOperand(0);
7310
7311   SDValue LHS, RHS;
7312   if (Op1.getOpcode() == ISD::SHL)
7313     std::swap(Op0, Op1);
7314   if (Op0.getOpcode() == ISD::SHL) {
7315     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7316       if (And00C->getZExtValue() == 1) {
7317         // If we looked past a truncate, check that it's only truncating away
7318         // known zeros.
7319         unsigned BitWidth = Op0.getValueSizeInBits();
7320         unsigned AndBitWidth = And.getValueSizeInBits();
7321         if (BitWidth > AndBitWidth) {
7322           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7323           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7324           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7325             return SDValue();
7326         }
7327         LHS = Op1;
7328         RHS = Op0.getOperand(1);
7329       }
7330   } else if (Op1.getOpcode() == ISD::Constant) {
7331     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7332     SDValue AndLHS = Op0;
7333     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7334       LHS = AndLHS.getOperand(0);
7335       RHS = AndLHS.getOperand(1);
7336     }
7337   }
7338
7339   if (LHS.getNode()) {
7340     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7341     // instruction.  Since the shift amount is in-range-or-undefined, we know
7342     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7343     // the encoding for the i16 version is larger than the i32 version.
7344     // Also promote i16 to i32 for performance / code size reason.
7345     if (LHS.getValueType() == MVT::i8 ||
7346         LHS.getValueType() == MVT::i16)
7347       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7348
7349     // If the operand types disagree, extend the shift amount to match.  Since
7350     // BT ignores high bits (like shifts) we can use anyextend.
7351     if (LHS.getValueType() != RHS.getValueType())
7352       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7353
7354     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7355     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7356     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7357                        DAG.getConstant(Cond, MVT::i8), BT);
7358   }
7359
7360   return SDValue();
7361 }
7362
7363 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7364   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7365   SDValue Op0 = Op.getOperand(0);
7366   SDValue Op1 = Op.getOperand(1);
7367   DebugLoc dl = Op.getDebugLoc();
7368   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7369
7370   // Optimize to BT if possible.
7371   // Lower (X & (1 << N)) == 0 to BT(X, N).
7372   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7373   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7374   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7375       Op1.getOpcode() == ISD::Constant &&
7376       cast<ConstantSDNode>(Op1)->isNullValue() &&
7377       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7378     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7379     if (NewSetCC.getNode())
7380       return NewSetCC;
7381   }
7382
7383   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7384   // these.
7385   if (Op1.getOpcode() == ISD::Constant &&
7386       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7387        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7388       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7389
7390     // If the input is a setcc, then reuse the input setcc or use a new one with
7391     // the inverted condition.
7392     if (Op0.getOpcode() == X86ISD::SETCC) {
7393       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7394       bool Invert = (CC == ISD::SETNE) ^
7395         cast<ConstantSDNode>(Op1)->isNullValue();
7396       if (!Invert) return Op0;
7397
7398       CCode = X86::GetOppositeBranchCondition(CCode);
7399       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7400                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7401     }
7402   }
7403
7404   bool isFP = Op1.getValueType().isFloatingPoint();
7405   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7406   if (X86CC == X86::COND_INVALID)
7407     return SDValue();
7408
7409   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7410   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7411                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7412 }
7413
7414 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7415   SDValue Cond;
7416   SDValue Op0 = Op.getOperand(0);
7417   SDValue Op1 = Op.getOperand(1);
7418   SDValue CC = Op.getOperand(2);
7419   EVT VT = Op.getValueType();
7420   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7421   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7422   DebugLoc dl = Op.getDebugLoc();
7423
7424   if (isFP) {
7425     unsigned SSECC = 8;
7426     EVT VT0 = Op0.getValueType();
7427     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7428     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7429     bool Swap = false;
7430
7431     switch (SetCCOpcode) {
7432     default: break;
7433     case ISD::SETOEQ:
7434     case ISD::SETEQ:  SSECC = 0; break;
7435     case ISD::SETOGT:
7436     case ISD::SETGT: Swap = true; // Fallthrough
7437     case ISD::SETLT:
7438     case ISD::SETOLT: SSECC = 1; break;
7439     case ISD::SETOGE:
7440     case ISD::SETGE: Swap = true; // Fallthrough
7441     case ISD::SETLE:
7442     case ISD::SETOLE: SSECC = 2; break;
7443     case ISD::SETUO:  SSECC = 3; break;
7444     case ISD::SETUNE:
7445     case ISD::SETNE:  SSECC = 4; break;
7446     case ISD::SETULE: Swap = true;
7447     case ISD::SETUGE: SSECC = 5; break;
7448     case ISD::SETULT: Swap = true;
7449     case ISD::SETUGT: SSECC = 6; break;
7450     case ISD::SETO:   SSECC = 7; break;
7451     }
7452     if (Swap)
7453       std::swap(Op0, Op1);
7454
7455     // In the two special cases we can't handle, emit two comparisons.
7456     if (SSECC == 8) {
7457       if (SetCCOpcode == ISD::SETUEQ) {
7458         SDValue UNORD, EQ;
7459         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7460         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7461         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7462       }
7463       else if (SetCCOpcode == ISD::SETONE) {
7464         SDValue ORD, NEQ;
7465         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7466         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7467         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7468       }
7469       llvm_unreachable("Illegal FP comparison");
7470     }
7471     // Handle all other FP comparisons here.
7472     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7473   }
7474
7475   // We are handling one of the integer comparisons here.  Since SSE only has
7476   // GT and EQ comparisons for integer, swapping operands and multiple
7477   // operations may be required for some comparisons.
7478   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7479   bool Swap = false, Invert = false, FlipSigns = false;
7480
7481   switch (VT.getSimpleVT().SimpleTy) {
7482   default: break;
7483   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7484   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7485   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7486   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7487   }
7488
7489   switch (SetCCOpcode) {
7490   default: break;
7491   case ISD::SETNE:  Invert = true;
7492   case ISD::SETEQ:  Opc = EQOpc; break;
7493   case ISD::SETLT:  Swap = true;
7494   case ISD::SETGT:  Opc = GTOpc; break;
7495   case ISD::SETGE:  Swap = true;
7496   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7497   case ISD::SETULT: Swap = true;
7498   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7499   case ISD::SETUGE: Swap = true;
7500   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7501   }
7502   if (Swap)
7503     std::swap(Op0, Op1);
7504
7505   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7506   // bits of the inputs before performing those operations.
7507   if (FlipSigns) {
7508     EVT EltVT = VT.getVectorElementType();
7509     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7510                                       EltVT);
7511     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7512     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7513                                     SignBits.size());
7514     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7515     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7516   }
7517
7518   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7519
7520   // If the logical-not of the result is required, perform that now.
7521   if (Invert)
7522     Result = DAG.getNOT(dl, Result, VT);
7523
7524   return Result;
7525 }
7526
7527 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7528 static bool isX86LogicalCmp(SDValue Op) {
7529   unsigned Opc = Op.getNode()->getOpcode();
7530   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7531     return true;
7532   if (Op.getResNo() == 1 &&
7533       (Opc == X86ISD::ADD ||
7534        Opc == X86ISD::SUB ||
7535        Opc == X86ISD::ADC ||
7536        Opc == X86ISD::SBB ||
7537        Opc == X86ISD::SMUL ||
7538        Opc == X86ISD::UMUL ||
7539        Opc == X86ISD::INC ||
7540        Opc == X86ISD::DEC ||
7541        Opc == X86ISD::OR ||
7542        Opc == X86ISD::XOR ||
7543        Opc == X86ISD::AND))
7544     return true;
7545
7546   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7547     return true;
7548
7549   return false;
7550 }
7551
7552 static bool isZero(SDValue V) {
7553   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7554   return C && C->isNullValue();
7555 }
7556
7557 static bool isAllOnes(SDValue V) {
7558   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7559   return C && C->isAllOnesValue();
7560 }
7561
7562 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7563   bool addTest = true;
7564   SDValue Cond  = Op.getOperand(0);
7565   SDValue Op1 = Op.getOperand(1);
7566   SDValue Op2 = Op.getOperand(2);
7567   DebugLoc DL = Op.getDebugLoc();
7568   SDValue CC;
7569
7570   if (Cond.getOpcode() == ISD::SETCC) {
7571     SDValue NewCond = LowerSETCC(Cond, DAG);
7572     if (NewCond.getNode())
7573       Cond = NewCond;
7574   }
7575
7576   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7577   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7578   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7579   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7580   if (Cond.getOpcode() == X86ISD::SETCC &&
7581       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7582       isZero(Cond.getOperand(1).getOperand(1))) {
7583     SDValue Cmp = Cond.getOperand(1);
7584
7585     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7586
7587     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7588         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7589       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7590
7591       SDValue CmpOp0 = Cmp.getOperand(0);
7592       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7593                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7594
7595       SDValue Res =   // Res = 0 or -1.
7596         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7597                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7598
7599       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7600         Res = DAG.getNOT(DL, Res, Res.getValueType());
7601
7602       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7603       if (N2C == 0 || !N2C->isNullValue())
7604         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7605       return Res;
7606     }
7607   }
7608
7609   // Look past (and (setcc_carry (cmp ...)), 1).
7610   if (Cond.getOpcode() == ISD::AND &&
7611       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7612     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7613     if (C && C->getAPIntValue() == 1)
7614       Cond = Cond.getOperand(0);
7615   }
7616
7617   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7618   // setting operand in place of the X86ISD::SETCC.
7619   if (Cond.getOpcode() == X86ISD::SETCC ||
7620       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7621     CC = Cond.getOperand(0);
7622
7623     SDValue Cmp = Cond.getOperand(1);
7624     unsigned Opc = Cmp.getOpcode();
7625     EVT VT = Op.getValueType();
7626
7627     bool IllegalFPCMov = false;
7628     if (VT.isFloatingPoint() && !VT.isVector() &&
7629         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7630       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7631
7632     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7633         Opc == X86ISD::BT) { // FIXME
7634       Cond = Cmp;
7635       addTest = false;
7636     }
7637   }
7638
7639   if (addTest) {
7640     // Look pass the truncate.
7641     if (Cond.getOpcode() == ISD::TRUNCATE)
7642       Cond = Cond.getOperand(0);
7643
7644     // We know the result of AND is compared against zero. Try to match
7645     // it to BT.
7646     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7647       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
7648       if (NewSetCC.getNode()) {
7649         CC = NewSetCC.getOperand(0);
7650         Cond = NewSetCC.getOperand(1);
7651         addTest = false;
7652       }
7653     }
7654   }
7655
7656   if (addTest) {
7657     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7658     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7659   }
7660
7661   // a <  b ? -1 :  0 -> RES = ~setcc_carry
7662   // a <  b ?  0 : -1 -> RES = setcc_carry
7663   // a >= b ? -1 :  0 -> RES = setcc_carry
7664   // a >= b ?  0 : -1 -> RES = ~setcc_carry
7665   if (Cond.getOpcode() == X86ISD::CMP) {
7666     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
7667
7668     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
7669         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
7670       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7671                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
7672       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
7673         return DAG.getNOT(DL, Res, Res.getValueType());
7674       return Res;
7675     }
7676   }
7677
7678   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7679   // condition is true.
7680   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
7681   SDValue Ops[] = { Op2, Op1, CC, Cond };
7682   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
7683 }
7684
7685 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7686 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7687 // from the AND / OR.
7688 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7689   Opc = Op.getOpcode();
7690   if (Opc != ISD::OR && Opc != ISD::AND)
7691     return false;
7692   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7693           Op.getOperand(0).hasOneUse() &&
7694           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7695           Op.getOperand(1).hasOneUse());
7696 }
7697
7698 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7699 // 1 and that the SETCC node has a single use.
7700 static bool isXor1OfSetCC(SDValue Op) {
7701   if (Op.getOpcode() != ISD::XOR)
7702     return false;
7703   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7704   if (N1C && N1C->getAPIntValue() == 1) {
7705     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7706       Op.getOperand(0).hasOneUse();
7707   }
7708   return false;
7709 }
7710
7711 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7712   bool addTest = true;
7713   SDValue Chain = Op.getOperand(0);
7714   SDValue Cond  = Op.getOperand(1);
7715   SDValue Dest  = Op.getOperand(2);
7716   DebugLoc dl = Op.getDebugLoc();
7717   SDValue CC;
7718
7719   if (Cond.getOpcode() == ISD::SETCC) {
7720     SDValue NewCond = LowerSETCC(Cond, DAG);
7721     if (NewCond.getNode())
7722       Cond = NewCond;
7723   }
7724 #if 0
7725   // FIXME: LowerXALUO doesn't handle these!!
7726   else if (Cond.getOpcode() == X86ISD::ADD  ||
7727            Cond.getOpcode() == X86ISD::SUB  ||
7728            Cond.getOpcode() == X86ISD::SMUL ||
7729            Cond.getOpcode() == X86ISD::UMUL)
7730     Cond = LowerXALUO(Cond, DAG);
7731 #endif
7732
7733   // Look pass (and (setcc_carry (cmp ...)), 1).
7734   if (Cond.getOpcode() == ISD::AND &&
7735       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7736     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7737     if (C && C->getAPIntValue() == 1)
7738       Cond = Cond.getOperand(0);
7739   }
7740
7741   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7742   // setting operand in place of the X86ISD::SETCC.
7743   if (Cond.getOpcode() == X86ISD::SETCC ||
7744       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7745     CC = Cond.getOperand(0);
7746
7747     SDValue Cmp = Cond.getOperand(1);
7748     unsigned Opc = Cmp.getOpcode();
7749     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7750     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7751       Cond = Cmp;
7752       addTest = false;
7753     } else {
7754       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7755       default: break;
7756       case X86::COND_O:
7757       case X86::COND_B:
7758         // These can only come from an arithmetic instruction with overflow,
7759         // e.g. SADDO, UADDO.
7760         Cond = Cond.getNode()->getOperand(1);
7761         addTest = false;
7762         break;
7763       }
7764     }
7765   } else {
7766     unsigned CondOpc;
7767     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7768       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7769       if (CondOpc == ISD::OR) {
7770         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7771         // two branches instead of an explicit OR instruction with a
7772         // separate test.
7773         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7774             isX86LogicalCmp(Cmp)) {
7775           CC = Cond.getOperand(0).getOperand(0);
7776           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7777                               Chain, Dest, CC, Cmp);
7778           CC = Cond.getOperand(1).getOperand(0);
7779           Cond = Cmp;
7780           addTest = false;
7781         }
7782       } else { // ISD::AND
7783         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7784         // two branches instead of an explicit AND instruction with a
7785         // separate test. However, we only do this if this block doesn't
7786         // have a fall-through edge, because this requires an explicit
7787         // jmp when the condition is false.
7788         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7789             isX86LogicalCmp(Cmp) &&
7790             Op.getNode()->hasOneUse()) {
7791           X86::CondCode CCode =
7792             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7793           CCode = X86::GetOppositeBranchCondition(CCode);
7794           CC = DAG.getConstant(CCode, MVT::i8);
7795           SDNode *User = *Op.getNode()->use_begin();
7796           // Look for an unconditional branch following this conditional branch.
7797           // We need this because we need to reverse the successors in order
7798           // to implement FCMP_OEQ.
7799           if (User->getOpcode() == ISD::BR) {
7800             SDValue FalseBB = User->getOperand(1);
7801             SDNode *NewBR =
7802               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7803             assert(NewBR == User);
7804             (void)NewBR;
7805             Dest = FalseBB;
7806
7807             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7808                                 Chain, Dest, CC, Cmp);
7809             X86::CondCode CCode =
7810               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7811             CCode = X86::GetOppositeBranchCondition(CCode);
7812             CC = DAG.getConstant(CCode, MVT::i8);
7813             Cond = Cmp;
7814             addTest = false;
7815           }
7816         }
7817       }
7818     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7819       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7820       // It should be transformed during dag combiner except when the condition
7821       // is set by a arithmetics with overflow node.
7822       X86::CondCode CCode =
7823         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7824       CCode = X86::GetOppositeBranchCondition(CCode);
7825       CC = DAG.getConstant(CCode, MVT::i8);
7826       Cond = Cond.getOperand(0).getOperand(1);
7827       addTest = false;
7828     }
7829   }
7830
7831   if (addTest) {
7832     // Look pass the truncate.
7833     if (Cond.getOpcode() == ISD::TRUNCATE)
7834       Cond = Cond.getOperand(0);
7835
7836     // We know the result of AND is compared against zero. Try to match
7837     // it to BT.
7838     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7839       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7840       if (NewSetCC.getNode()) {
7841         CC = NewSetCC.getOperand(0);
7842         Cond = NewSetCC.getOperand(1);
7843         addTest = false;
7844       }
7845     }
7846   }
7847
7848   if (addTest) {
7849     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7850     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7851   }
7852   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7853                      Chain, Dest, CC, Cond);
7854 }
7855
7856
7857 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7858 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7859 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7860 // that the guard pages used by the OS virtual memory manager are allocated in
7861 // correct sequence.
7862 SDValue
7863 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7864                                            SelectionDAG &DAG) const {
7865   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7866          "This should be used only on Windows targets");
7867   DebugLoc dl = Op.getDebugLoc();
7868
7869   // Get the inputs.
7870   SDValue Chain = Op.getOperand(0);
7871   SDValue Size  = Op.getOperand(1);
7872   // FIXME: Ensure alignment here
7873
7874   SDValue Flag;
7875
7876   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7877
7878   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7879   Flag = Chain.getValue(1);
7880
7881   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7882
7883   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7884   Flag = Chain.getValue(1);
7885
7886   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7887
7888   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7889   return DAG.getMergeValues(Ops1, 2, dl);
7890 }
7891
7892 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7893   MachineFunction &MF = DAG.getMachineFunction();
7894   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7895
7896   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7897   DebugLoc DL = Op.getDebugLoc();
7898
7899   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7900     // vastart just stores the address of the VarArgsFrameIndex slot into the
7901     // memory location argument.
7902     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7903                                    getPointerTy());
7904     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7905                         MachinePointerInfo(SV), false, false, 0);
7906   }
7907
7908   // __va_list_tag:
7909   //   gp_offset         (0 - 6 * 8)
7910   //   fp_offset         (48 - 48 + 8 * 16)
7911   //   overflow_arg_area (point to parameters coming in memory).
7912   //   reg_save_area
7913   SmallVector<SDValue, 8> MemOps;
7914   SDValue FIN = Op.getOperand(1);
7915   // Store gp_offset
7916   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7917                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7918                                                MVT::i32),
7919                                FIN, MachinePointerInfo(SV), false, false, 0);
7920   MemOps.push_back(Store);
7921
7922   // Store fp_offset
7923   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7924                     FIN, DAG.getIntPtrConstant(4));
7925   Store = DAG.getStore(Op.getOperand(0), DL,
7926                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7927                                        MVT::i32),
7928                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7929   MemOps.push_back(Store);
7930
7931   // Store ptr to overflow_arg_area
7932   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7933                     FIN, DAG.getIntPtrConstant(4));
7934   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7935                                     getPointerTy());
7936   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7937                        MachinePointerInfo(SV, 8),
7938                        false, false, 0);
7939   MemOps.push_back(Store);
7940
7941   // Store ptr to reg_save_area.
7942   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7943                     FIN, DAG.getIntPtrConstant(8));
7944   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7945                                     getPointerTy());
7946   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7947                        MachinePointerInfo(SV, 16), false, false, 0);
7948   MemOps.push_back(Store);
7949   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7950                      &MemOps[0], MemOps.size());
7951 }
7952
7953 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7954   assert(Subtarget->is64Bit() &&
7955          "LowerVAARG only handles 64-bit va_arg!");
7956   assert((Subtarget->isTargetLinux() ||
7957           Subtarget->isTargetDarwin()) &&
7958           "Unhandled target in LowerVAARG");
7959   assert(Op.getNode()->getNumOperands() == 4);
7960   SDValue Chain = Op.getOperand(0);
7961   SDValue SrcPtr = Op.getOperand(1);
7962   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7963   unsigned Align = Op.getConstantOperandVal(3);
7964   DebugLoc dl = Op.getDebugLoc();
7965
7966   EVT ArgVT = Op.getNode()->getValueType(0);
7967   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7968   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7969   uint8_t ArgMode;
7970
7971   // Decide which area this value should be read from.
7972   // TODO: Implement the AMD64 ABI in its entirety. This simple
7973   // selection mechanism works only for the basic types.
7974   if (ArgVT == MVT::f80) {
7975     llvm_unreachable("va_arg for f80 not yet implemented");
7976   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7977     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7978   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7979     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7980   } else {
7981     llvm_unreachable("Unhandled argument type in LowerVAARG");
7982   }
7983
7984   if (ArgMode == 2) {
7985     // Sanity Check: Make sure using fp_offset makes sense.
7986     assert(!UseSoftFloat &&
7987            !(DAG.getMachineFunction()
7988                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
7989            Subtarget->hasXMM());
7990   }
7991
7992   // Insert VAARG_64 node into the DAG
7993   // VAARG_64 returns two values: Variable Argument Address, Chain
7994   SmallVector<SDValue, 11> InstOps;
7995   InstOps.push_back(Chain);
7996   InstOps.push_back(SrcPtr);
7997   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7998   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7999   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8000   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8001   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8002                                           VTs, &InstOps[0], InstOps.size(),
8003                                           MVT::i64,
8004                                           MachinePointerInfo(SV),
8005                                           /*Align=*/0,
8006                                           /*Volatile=*/false,
8007                                           /*ReadMem=*/true,
8008                                           /*WriteMem=*/true);
8009   Chain = VAARG.getValue(1);
8010
8011   // Load the next argument and return it
8012   return DAG.getLoad(ArgVT, dl,
8013                      Chain,
8014                      VAARG,
8015                      MachinePointerInfo(),
8016                      false, false, 0);
8017 }
8018
8019 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8020   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8021   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8022   SDValue Chain = Op.getOperand(0);
8023   SDValue DstPtr = Op.getOperand(1);
8024   SDValue SrcPtr = Op.getOperand(2);
8025   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8026   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8027   DebugLoc DL = Op.getDebugLoc();
8028
8029   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8030                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8031                        false,
8032                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8033 }
8034
8035 SDValue
8036 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8037   DebugLoc dl = Op.getDebugLoc();
8038   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8039   switch (IntNo) {
8040   default: return SDValue();    // Don't custom lower most intrinsics.
8041   // Comparison intrinsics.
8042   case Intrinsic::x86_sse_comieq_ss:
8043   case Intrinsic::x86_sse_comilt_ss:
8044   case Intrinsic::x86_sse_comile_ss:
8045   case Intrinsic::x86_sse_comigt_ss:
8046   case Intrinsic::x86_sse_comige_ss:
8047   case Intrinsic::x86_sse_comineq_ss:
8048   case Intrinsic::x86_sse_ucomieq_ss:
8049   case Intrinsic::x86_sse_ucomilt_ss:
8050   case Intrinsic::x86_sse_ucomile_ss:
8051   case Intrinsic::x86_sse_ucomigt_ss:
8052   case Intrinsic::x86_sse_ucomige_ss:
8053   case Intrinsic::x86_sse_ucomineq_ss:
8054   case Intrinsic::x86_sse2_comieq_sd:
8055   case Intrinsic::x86_sse2_comilt_sd:
8056   case Intrinsic::x86_sse2_comile_sd:
8057   case Intrinsic::x86_sse2_comigt_sd:
8058   case Intrinsic::x86_sse2_comige_sd:
8059   case Intrinsic::x86_sse2_comineq_sd:
8060   case Intrinsic::x86_sse2_ucomieq_sd:
8061   case Intrinsic::x86_sse2_ucomilt_sd:
8062   case Intrinsic::x86_sse2_ucomile_sd:
8063   case Intrinsic::x86_sse2_ucomigt_sd:
8064   case Intrinsic::x86_sse2_ucomige_sd:
8065   case Intrinsic::x86_sse2_ucomineq_sd: {
8066     unsigned Opc = 0;
8067     ISD::CondCode CC = ISD::SETCC_INVALID;
8068     switch (IntNo) {
8069     default: break;
8070     case Intrinsic::x86_sse_comieq_ss:
8071     case Intrinsic::x86_sse2_comieq_sd:
8072       Opc = X86ISD::COMI;
8073       CC = ISD::SETEQ;
8074       break;
8075     case Intrinsic::x86_sse_comilt_ss:
8076     case Intrinsic::x86_sse2_comilt_sd:
8077       Opc = X86ISD::COMI;
8078       CC = ISD::SETLT;
8079       break;
8080     case Intrinsic::x86_sse_comile_ss:
8081     case Intrinsic::x86_sse2_comile_sd:
8082       Opc = X86ISD::COMI;
8083       CC = ISD::SETLE;
8084       break;
8085     case Intrinsic::x86_sse_comigt_ss:
8086     case Intrinsic::x86_sse2_comigt_sd:
8087       Opc = X86ISD::COMI;
8088       CC = ISD::SETGT;
8089       break;
8090     case Intrinsic::x86_sse_comige_ss:
8091     case Intrinsic::x86_sse2_comige_sd:
8092       Opc = X86ISD::COMI;
8093       CC = ISD::SETGE;
8094       break;
8095     case Intrinsic::x86_sse_comineq_ss:
8096     case Intrinsic::x86_sse2_comineq_sd:
8097       Opc = X86ISD::COMI;
8098       CC = ISD::SETNE;
8099       break;
8100     case Intrinsic::x86_sse_ucomieq_ss:
8101     case Intrinsic::x86_sse2_ucomieq_sd:
8102       Opc = X86ISD::UCOMI;
8103       CC = ISD::SETEQ;
8104       break;
8105     case Intrinsic::x86_sse_ucomilt_ss:
8106     case Intrinsic::x86_sse2_ucomilt_sd:
8107       Opc = X86ISD::UCOMI;
8108       CC = ISD::SETLT;
8109       break;
8110     case Intrinsic::x86_sse_ucomile_ss:
8111     case Intrinsic::x86_sse2_ucomile_sd:
8112       Opc = X86ISD::UCOMI;
8113       CC = ISD::SETLE;
8114       break;
8115     case Intrinsic::x86_sse_ucomigt_ss:
8116     case Intrinsic::x86_sse2_ucomigt_sd:
8117       Opc = X86ISD::UCOMI;
8118       CC = ISD::SETGT;
8119       break;
8120     case Intrinsic::x86_sse_ucomige_ss:
8121     case Intrinsic::x86_sse2_ucomige_sd:
8122       Opc = X86ISD::UCOMI;
8123       CC = ISD::SETGE;
8124       break;
8125     case Intrinsic::x86_sse_ucomineq_ss:
8126     case Intrinsic::x86_sse2_ucomineq_sd:
8127       Opc = X86ISD::UCOMI;
8128       CC = ISD::SETNE;
8129       break;
8130     }
8131
8132     SDValue LHS = Op.getOperand(1);
8133     SDValue RHS = Op.getOperand(2);
8134     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8135     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8136     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8137     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8138                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8139     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8140   }
8141   // ptest and testp intrinsics. The intrinsic these come from are designed to
8142   // return an integer value, not just an instruction so lower it to the ptest
8143   // or testp pattern and a setcc for the result.
8144   case Intrinsic::x86_sse41_ptestz:
8145   case Intrinsic::x86_sse41_ptestc:
8146   case Intrinsic::x86_sse41_ptestnzc:
8147   case Intrinsic::x86_avx_ptestz_256:
8148   case Intrinsic::x86_avx_ptestc_256:
8149   case Intrinsic::x86_avx_ptestnzc_256:
8150   case Intrinsic::x86_avx_vtestz_ps:
8151   case Intrinsic::x86_avx_vtestc_ps:
8152   case Intrinsic::x86_avx_vtestnzc_ps:
8153   case Intrinsic::x86_avx_vtestz_pd:
8154   case Intrinsic::x86_avx_vtestc_pd:
8155   case Intrinsic::x86_avx_vtestnzc_pd:
8156   case Intrinsic::x86_avx_vtestz_ps_256:
8157   case Intrinsic::x86_avx_vtestc_ps_256:
8158   case Intrinsic::x86_avx_vtestnzc_ps_256:
8159   case Intrinsic::x86_avx_vtestz_pd_256:
8160   case Intrinsic::x86_avx_vtestc_pd_256:
8161   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8162     bool IsTestPacked = false;
8163     unsigned X86CC = 0;
8164     switch (IntNo) {
8165     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8166     case Intrinsic::x86_avx_vtestz_ps:
8167     case Intrinsic::x86_avx_vtestz_pd:
8168     case Intrinsic::x86_avx_vtestz_ps_256:
8169     case Intrinsic::x86_avx_vtestz_pd_256:
8170       IsTestPacked = true; // Fallthrough
8171     case Intrinsic::x86_sse41_ptestz:
8172     case Intrinsic::x86_avx_ptestz_256:
8173       // ZF = 1
8174       X86CC = X86::COND_E;
8175       break;
8176     case Intrinsic::x86_avx_vtestc_ps:
8177     case Intrinsic::x86_avx_vtestc_pd:
8178     case Intrinsic::x86_avx_vtestc_ps_256:
8179     case Intrinsic::x86_avx_vtestc_pd_256:
8180       IsTestPacked = true; // Fallthrough
8181     case Intrinsic::x86_sse41_ptestc:
8182     case Intrinsic::x86_avx_ptestc_256:
8183       // CF = 1
8184       X86CC = X86::COND_B;
8185       break;
8186     case Intrinsic::x86_avx_vtestnzc_ps:
8187     case Intrinsic::x86_avx_vtestnzc_pd:
8188     case Intrinsic::x86_avx_vtestnzc_ps_256:
8189     case Intrinsic::x86_avx_vtestnzc_pd_256:
8190       IsTestPacked = true; // Fallthrough
8191     case Intrinsic::x86_sse41_ptestnzc:
8192     case Intrinsic::x86_avx_ptestnzc_256:
8193       // ZF and CF = 0
8194       X86CC = X86::COND_A;
8195       break;
8196     }
8197
8198     SDValue LHS = Op.getOperand(1);
8199     SDValue RHS = Op.getOperand(2);
8200     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8201     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8202     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8203     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8204     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8205   }
8206
8207   // Fix vector shift instructions where the last operand is a non-immediate
8208   // i32 value.
8209   case Intrinsic::x86_sse2_pslli_w:
8210   case Intrinsic::x86_sse2_pslli_d:
8211   case Intrinsic::x86_sse2_pslli_q:
8212   case Intrinsic::x86_sse2_psrli_w:
8213   case Intrinsic::x86_sse2_psrli_d:
8214   case Intrinsic::x86_sse2_psrli_q:
8215   case Intrinsic::x86_sse2_psrai_w:
8216   case Intrinsic::x86_sse2_psrai_d:
8217   case Intrinsic::x86_mmx_pslli_w:
8218   case Intrinsic::x86_mmx_pslli_d:
8219   case Intrinsic::x86_mmx_pslli_q:
8220   case Intrinsic::x86_mmx_psrli_w:
8221   case Intrinsic::x86_mmx_psrli_d:
8222   case Intrinsic::x86_mmx_psrli_q:
8223   case Intrinsic::x86_mmx_psrai_w:
8224   case Intrinsic::x86_mmx_psrai_d: {
8225     SDValue ShAmt = Op.getOperand(2);
8226     if (isa<ConstantSDNode>(ShAmt))
8227       return SDValue();
8228
8229     unsigned NewIntNo = 0;
8230     EVT ShAmtVT = MVT::v4i32;
8231     switch (IntNo) {
8232     case Intrinsic::x86_sse2_pslli_w:
8233       NewIntNo = Intrinsic::x86_sse2_psll_w;
8234       break;
8235     case Intrinsic::x86_sse2_pslli_d:
8236       NewIntNo = Intrinsic::x86_sse2_psll_d;
8237       break;
8238     case Intrinsic::x86_sse2_pslli_q:
8239       NewIntNo = Intrinsic::x86_sse2_psll_q;
8240       break;
8241     case Intrinsic::x86_sse2_psrli_w:
8242       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8243       break;
8244     case Intrinsic::x86_sse2_psrli_d:
8245       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8246       break;
8247     case Intrinsic::x86_sse2_psrli_q:
8248       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8249       break;
8250     case Intrinsic::x86_sse2_psrai_w:
8251       NewIntNo = Intrinsic::x86_sse2_psra_w;
8252       break;
8253     case Intrinsic::x86_sse2_psrai_d:
8254       NewIntNo = Intrinsic::x86_sse2_psra_d;
8255       break;
8256     default: {
8257       ShAmtVT = MVT::v2i32;
8258       switch (IntNo) {
8259       case Intrinsic::x86_mmx_pslli_w:
8260         NewIntNo = Intrinsic::x86_mmx_psll_w;
8261         break;
8262       case Intrinsic::x86_mmx_pslli_d:
8263         NewIntNo = Intrinsic::x86_mmx_psll_d;
8264         break;
8265       case Intrinsic::x86_mmx_pslli_q:
8266         NewIntNo = Intrinsic::x86_mmx_psll_q;
8267         break;
8268       case Intrinsic::x86_mmx_psrli_w:
8269         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8270         break;
8271       case Intrinsic::x86_mmx_psrli_d:
8272         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8273         break;
8274       case Intrinsic::x86_mmx_psrli_q:
8275         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8276         break;
8277       case Intrinsic::x86_mmx_psrai_w:
8278         NewIntNo = Intrinsic::x86_mmx_psra_w;
8279         break;
8280       case Intrinsic::x86_mmx_psrai_d:
8281         NewIntNo = Intrinsic::x86_mmx_psra_d;
8282         break;
8283       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8284       }
8285       break;
8286     }
8287     }
8288
8289     // The vector shift intrinsics with scalars uses 32b shift amounts but
8290     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8291     // to be zero.
8292     SDValue ShOps[4];
8293     ShOps[0] = ShAmt;
8294     ShOps[1] = DAG.getConstant(0, MVT::i32);
8295     if (ShAmtVT == MVT::v4i32) {
8296       ShOps[2] = DAG.getUNDEF(MVT::i32);
8297       ShOps[3] = DAG.getUNDEF(MVT::i32);
8298       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8299     } else {
8300       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8301 // FIXME this must be lowered to get rid of the invalid type.
8302     }
8303
8304     EVT VT = Op.getValueType();
8305     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8306     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8307                        DAG.getConstant(NewIntNo, MVT::i32),
8308                        Op.getOperand(1), ShAmt);
8309   }
8310   }
8311 }
8312
8313 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8314                                            SelectionDAG &DAG) const {
8315   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8316   MFI->setReturnAddressIsTaken(true);
8317
8318   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8319   DebugLoc dl = Op.getDebugLoc();
8320
8321   if (Depth > 0) {
8322     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8323     SDValue Offset =
8324       DAG.getConstant(TD->getPointerSize(),
8325                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8326     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8327                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8328                                    FrameAddr, Offset),
8329                        MachinePointerInfo(), false, false, 0);
8330   }
8331
8332   // Just load the return address.
8333   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8334   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8335                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8336 }
8337
8338 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8339   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8340   MFI->setFrameAddressIsTaken(true);
8341
8342   EVT VT = Op.getValueType();
8343   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8344   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8345   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8346   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8347   while (Depth--)
8348     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8349                             MachinePointerInfo(),
8350                             false, false, 0);
8351   return FrameAddr;
8352 }
8353
8354 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8355                                                      SelectionDAG &DAG) const {
8356   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8357 }
8358
8359 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8360   MachineFunction &MF = DAG.getMachineFunction();
8361   SDValue Chain     = Op.getOperand(0);
8362   SDValue Offset    = Op.getOperand(1);
8363   SDValue Handler   = Op.getOperand(2);
8364   DebugLoc dl       = Op.getDebugLoc();
8365
8366   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8367                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8368                                      getPointerTy());
8369   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8370
8371   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8372                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8373   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8374   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8375                        false, false, 0);
8376   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8377   MF.getRegInfo().addLiveOut(StoreAddrReg);
8378
8379   return DAG.getNode(X86ISD::EH_RETURN, dl,
8380                      MVT::Other,
8381                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8382 }
8383
8384 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8385                                              SelectionDAG &DAG) const {
8386   SDValue Root = Op.getOperand(0);
8387   SDValue Trmp = Op.getOperand(1); // trampoline
8388   SDValue FPtr = Op.getOperand(2); // nested function
8389   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8390   DebugLoc dl  = Op.getDebugLoc();
8391
8392   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8393
8394   if (Subtarget->is64Bit()) {
8395     SDValue OutChains[6];
8396
8397     // Large code-model.
8398     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8399     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8400
8401     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8402     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8403
8404     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8405
8406     // Load the pointer to the nested function into R11.
8407     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8408     SDValue Addr = Trmp;
8409     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8410                                 Addr, MachinePointerInfo(TrmpAddr),
8411                                 false, false, 0);
8412
8413     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8414                        DAG.getConstant(2, MVT::i64));
8415     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8416                                 MachinePointerInfo(TrmpAddr, 2),
8417                                 false, false, 2);
8418
8419     // Load the 'nest' parameter value into R10.
8420     // R10 is specified in X86CallingConv.td
8421     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8422     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8423                        DAG.getConstant(10, MVT::i64));
8424     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8425                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8426                                 false, false, 0);
8427
8428     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8429                        DAG.getConstant(12, MVT::i64));
8430     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8431                                 MachinePointerInfo(TrmpAddr, 12),
8432                                 false, false, 2);
8433
8434     // Jump to the nested function.
8435     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8436     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8437                        DAG.getConstant(20, MVT::i64));
8438     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8439                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8440                                 false, false, 0);
8441
8442     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8443     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8444                        DAG.getConstant(22, MVT::i64));
8445     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8446                                 MachinePointerInfo(TrmpAddr, 22),
8447                                 false, false, 0);
8448
8449     SDValue Ops[] =
8450       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8451     return DAG.getMergeValues(Ops, 2, dl);
8452   } else {
8453     const Function *Func =
8454       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8455     CallingConv::ID CC = Func->getCallingConv();
8456     unsigned NestReg;
8457
8458     switch (CC) {
8459     default:
8460       llvm_unreachable("Unsupported calling convention");
8461     case CallingConv::C:
8462     case CallingConv::X86_StdCall: {
8463       // Pass 'nest' parameter in ECX.
8464       // Must be kept in sync with X86CallingConv.td
8465       NestReg = X86::ECX;
8466
8467       // Check that ECX wasn't needed by an 'inreg' parameter.
8468       const FunctionType *FTy = Func->getFunctionType();
8469       const AttrListPtr &Attrs = Func->getAttributes();
8470
8471       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8472         unsigned InRegCount = 0;
8473         unsigned Idx = 1;
8474
8475         for (FunctionType::param_iterator I = FTy->param_begin(),
8476              E = FTy->param_end(); I != E; ++I, ++Idx)
8477           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8478             // FIXME: should only count parameters that are lowered to integers.
8479             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8480
8481         if (InRegCount > 2) {
8482           report_fatal_error("Nest register in use - reduce number of inreg"
8483                              " parameters!");
8484         }
8485       }
8486       break;
8487     }
8488     case CallingConv::X86_FastCall:
8489     case CallingConv::X86_ThisCall:
8490     case CallingConv::Fast:
8491       // Pass 'nest' parameter in EAX.
8492       // Must be kept in sync with X86CallingConv.td
8493       NestReg = X86::EAX;
8494       break;
8495     }
8496
8497     SDValue OutChains[4];
8498     SDValue Addr, Disp;
8499
8500     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8501                        DAG.getConstant(10, MVT::i32));
8502     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8503
8504     // This is storing the opcode for MOV32ri.
8505     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8506     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8507     OutChains[0] = DAG.getStore(Root, dl,
8508                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8509                                 Trmp, MachinePointerInfo(TrmpAddr),
8510                                 false, false, 0);
8511
8512     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8513                        DAG.getConstant(1, MVT::i32));
8514     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8515                                 MachinePointerInfo(TrmpAddr, 1),
8516                                 false, false, 1);
8517
8518     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8519     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8520                        DAG.getConstant(5, MVT::i32));
8521     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8522                                 MachinePointerInfo(TrmpAddr, 5),
8523                                 false, false, 1);
8524
8525     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8526                        DAG.getConstant(6, MVT::i32));
8527     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8528                                 MachinePointerInfo(TrmpAddr, 6),
8529                                 false, false, 1);
8530
8531     SDValue Ops[] =
8532       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8533     return DAG.getMergeValues(Ops, 2, dl);
8534   }
8535 }
8536
8537 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8538                                             SelectionDAG &DAG) const {
8539   /*
8540    The rounding mode is in bits 11:10 of FPSR, and has the following
8541    settings:
8542      00 Round to nearest
8543      01 Round to -inf
8544      10 Round to +inf
8545      11 Round to 0
8546
8547   FLT_ROUNDS, on the other hand, expects the following:
8548     -1 Undefined
8549      0 Round to 0
8550      1 Round to nearest
8551      2 Round to +inf
8552      3 Round to -inf
8553
8554   To perform the conversion, we do:
8555     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8556   */
8557
8558   MachineFunction &MF = DAG.getMachineFunction();
8559   const TargetMachine &TM = MF.getTarget();
8560   const TargetFrameLowering &TFI = *TM.getFrameLowering();
8561   unsigned StackAlignment = TFI.getStackAlignment();
8562   EVT VT = Op.getValueType();
8563   DebugLoc DL = Op.getDebugLoc();
8564
8565   // Save FP Control Word to stack slot
8566   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8567   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8568
8569
8570   MachineMemOperand *MMO =
8571    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8572                            MachineMemOperand::MOStore, 2, 2);
8573
8574   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8575   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8576                                           DAG.getVTList(MVT::Other),
8577                                           Ops, 2, MVT::i16, MMO);
8578
8579   // Load FP Control Word from stack slot
8580   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8581                             MachinePointerInfo(), false, false, 0);
8582
8583   // Transform as necessary
8584   SDValue CWD1 =
8585     DAG.getNode(ISD::SRL, DL, MVT::i16,
8586                 DAG.getNode(ISD::AND, DL, MVT::i16,
8587                             CWD, DAG.getConstant(0x800, MVT::i16)),
8588                 DAG.getConstant(11, MVT::i8));
8589   SDValue CWD2 =
8590     DAG.getNode(ISD::SRL, DL, MVT::i16,
8591                 DAG.getNode(ISD::AND, DL, MVT::i16,
8592                             CWD, DAG.getConstant(0x400, MVT::i16)),
8593                 DAG.getConstant(9, MVT::i8));
8594
8595   SDValue RetVal =
8596     DAG.getNode(ISD::AND, DL, MVT::i16,
8597                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8598                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8599                             DAG.getConstant(1, MVT::i16)),
8600                 DAG.getConstant(3, MVT::i16));
8601
8602
8603   return DAG.getNode((VT.getSizeInBits() < 16 ?
8604                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8605 }
8606
8607 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8608   EVT VT = Op.getValueType();
8609   EVT OpVT = VT;
8610   unsigned NumBits = VT.getSizeInBits();
8611   DebugLoc dl = Op.getDebugLoc();
8612
8613   Op = Op.getOperand(0);
8614   if (VT == MVT::i8) {
8615     // Zero extend to i32 since there is not an i8 bsr.
8616     OpVT = MVT::i32;
8617     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8618   }
8619
8620   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8621   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8622   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8623
8624   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8625   SDValue Ops[] = {
8626     Op,
8627     DAG.getConstant(NumBits+NumBits-1, OpVT),
8628     DAG.getConstant(X86::COND_E, MVT::i8),
8629     Op.getValue(1)
8630   };
8631   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8632
8633   // Finally xor with NumBits-1.
8634   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8635
8636   if (VT == MVT::i8)
8637     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8638   return Op;
8639 }
8640
8641 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8642   EVT VT = Op.getValueType();
8643   EVT OpVT = VT;
8644   unsigned NumBits = VT.getSizeInBits();
8645   DebugLoc dl = Op.getDebugLoc();
8646
8647   Op = Op.getOperand(0);
8648   if (VT == MVT::i8) {
8649     OpVT = MVT::i32;
8650     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8651   }
8652
8653   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8654   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8655   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8656
8657   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8658   SDValue Ops[] = {
8659     Op,
8660     DAG.getConstant(NumBits, OpVT),
8661     DAG.getConstant(X86::COND_E, MVT::i8),
8662     Op.getValue(1)
8663   };
8664   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8665
8666   if (VT == MVT::i8)
8667     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8668   return Op;
8669 }
8670
8671 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8672   EVT VT = Op.getValueType();
8673   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8674   DebugLoc dl = Op.getDebugLoc();
8675
8676   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8677   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8678   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8679   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8680   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8681   //
8682   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8683   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8684   //  return AloBlo + AloBhi + AhiBlo;
8685
8686   SDValue A = Op.getOperand(0);
8687   SDValue B = Op.getOperand(1);
8688
8689   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8690                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8691                        A, DAG.getConstant(32, MVT::i32));
8692   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8693                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8694                        B, DAG.getConstant(32, MVT::i32));
8695   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8696                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8697                        A, B);
8698   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8699                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8700                        A, Bhi);
8701   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8702                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8703                        Ahi, B);
8704   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8705                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8706                        AloBhi, DAG.getConstant(32, MVT::i32));
8707   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8708                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8709                        AhiBlo, DAG.getConstant(32, MVT::i32));
8710   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8711   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8712   return Res;
8713 }
8714
8715 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8716   EVT VT = Op.getValueType();
8717   DebugLoc dl = Op.getDebugLoc();
8718   SDValue R = Op.getOperand(0);
8719
8720   LLVMContext *Context = DAG.getContext();
8721
8722   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8723
8724   if (VT == MVT::v4i32) {
8725     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8726                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8727                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8728
8729     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8730
8731     std::vector<Constant*> CV(4, CI);
8732     Constant *C = ConstantVector::get(CV);
8733     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8734     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8735                                  MachinePointerInfo::getConstantPool(),
8736                                  false, false, 16);
8737
8738     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8739     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
8740     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8741     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8742   }
8743   if (VT == MVT::v16i8) {
8744     // a = a << 5;
8745     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8746                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8747                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8748
8749     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8750     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8751
8752     std::vector<Constant*> CVM1(16, CM1);
8753     std::vector<Constant*> CVM2(16, CM2);
8754     Constant *C = ConstantVector::get(CVM1);
8755     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8756     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8757                             MachinePointerInfo::getConstantPool(),
8758                             false, false, 16);
8759
8760     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8761     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8762     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8763                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8764                     DAG.getConstant(4, MVT::i32));
8765     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8766     // a += a
8767     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8768
8769     C = ConstantVector::get(CVM2);
8770     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8771     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8772                     MachinePointerInfo::getConstantPool(),
8773                     false, false, 16);
8774
8775     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8776     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8777     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8778                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8779                     DAG.getConstant(2, MVT::i32));
8780     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8781     // a += a
8782     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8783
8784     // return pblendv(r, r+r, a);
8785     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
8786                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8787     return R;
8788   }
8789   return SDValue();
8790 }
8791
8792 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8793   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8794   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8795   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8796   // has only one use.
8797   SDNode *N = Op.getNode();
8798   SDValue LHS = N->getOperand(0);
8799   SDValue RHS = N->getOperand(1);
8800   unsigned BaseOp = 0;
8801   unsigned Cond = 0;
8802   DebugLoc DL = Op.getDebugLoc();
8803   switch (Op.getOpcode()) {
8804   default: llvm_unreachable("Unknown ovf instruction!");
8805   case ISD::SADDO:
8806     // A subtract of one will be selected as a INC. Note that INC doesn't
8807     // set CF, so we can't do this for UADDO.
8808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8809       if (C->getAPIntValue() == 1) {
8810         BaseOp = X86ISD::INC;
8811         Cond = X86::COND_O;
8812         break;
8813       }
8814     BaseOp = X86ISD::ADD;
8815     Cond = X86::COND_O;
8816     break;
8817   case ISD::UADDO:
8818     BaseOp = X86ISD::ADD;
8819     Cond = X86::COND_B;
8820     break;
8821   case ISD::SSUBO:
8822     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8823     // set CF, so we can't do this for USUBO.
8824     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8825       if (C->getAPIntValue() == 1) {
8826         BaseOp = X86ISD::DEC;
8827         Cond = X86::COND_O;
8828         break;
8829       }
8830     BaseOp = X86ISD::SUB;
8831     Cond = X86::COND_O;
8832     break;
8833   case ISD::USUBO:
8834     BaseOp = X86ISD::SUB;
8835     Cond = X86::COND_B;
8836     break;
8837   case ISD::SMULO:
8838     BaseOp = X86ISD::SMUL;
8839     Cond = X86::COND_O;
8840     break;
8841   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
8842     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
8843                                  MVT::i32);
8844     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
8845
8846     SDValue SetCC =
8847       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8848                   DAG.getConstant(X86::COND_O, MVT::i32),
8849                   SDValue(Sum.getNode(), 2));
8850
8851     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8852     return Sum;
8853   }
8854   }
8855
8856   // Also sets EFLAGS.
8857   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8858   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
8859
8860   SDValue SetCC =
8861     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
8862                 DAG.getConstant(Cond, MVT::i32),
8863                 SDValue(Sum.getNode(), 1));
8864
8865   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8866   return Sum;
8867 }
8868
8869 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8870   DebugLoc dl = Op.getDebugLoc();
8871
8872   if (!Subtarget->hasSSE2()) {
8873     SDValue Chain = Op.getOperand(0);
8874     SDValue Zero = DAG.getConstant(0,
8875                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8876     SDValue Ops[] = {
8877       DAG.getRegister(X86::ESP, MVT::i32), // Base
8878       DAG.getTargetConstant(1, MVT::i8),   // Scale
8879       DAG.getRegister(0, MVT::i32),        // Index
8880       DAG.getTargetConstant(0, MVT::i32),  // Disp
8881       DAG.getRegister(0, MVT::i32),        // Segment.
8882       Zero,
8883       Chain
8884     };
8885     SDNode *Res =
8886       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8887                           array_lengthof(Ops));
8888     return SDValue(Res, 0);
8889   }
8890
8891   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8892   if (!isDev)
8893     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8894
8895   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8896   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8897   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8898   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8899
8900   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8901   if (!Op1 && !Op2 && !Op3 && Op4)
8902     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8903
8904   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8905   if (Op1 && !Op2 && !Op3 && !Op4)
8906     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8907
8908   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8909   //           (MFENCE)>;
8910   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8911 }
8912
8913 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8914   EVT T = Op.getValueType();
8915   DebugLoc DL = Op.getDebugLoc();
8916   unsigned Reg = 0;
8917   unsigned size = 0;
8918   switch(T.getSimpleVT().SimpleTy) {
8919   default:
8920     assert(false && "Invalid value type!");
8921   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8922   case MVT::i16: Reg = X86::AX;  size = 2; break;
8923   case MVT::i32: Reg = X86::EAX; size = 4; break;
8924   case MVT::i64:
8925     assert(Subtarget->is64Bit() && "Node not type legal!");
8926     Reg = X86::RAX; size = 8;
8927     break;
8928   }
8929   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8930                                     Op.getOperand(2), SDValue());
8931   SDValue Ops[] = { cpIn.getValue(0),
8932                     Op.getOperand(1),
8933                     Op.getOperand(3),
8934                     DAG.getTargetConstant(size, MVT::i8),
8935                     cpIn.getValue(1) };
8936   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8937   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8938   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8939                                            Ops, 5, T, MMO);
8940   SDValue cpOut =
8941     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8942   return cpOut;
8943 }
8944
8945 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8946                                                  SelectionDAG &DAG) const {
8947   assert(Subtarget->is64Bit() && "Result not type legalized?");
8948   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8949   SDValue TheChain = Op.getOperand(0);
8950   DebugLoc dl = Op.getDebugLoc();
8951   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8952   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8953   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8954                                    rax.getValue(2));
8955   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8956                             DAG.getConstant(32, MVT::i8));
8957   SDValue Ops[] = {
8958     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8959     rdx.getValue(1)
8960   };
8961   return DAG.getMergeValues(Ops, 2, dl);
8962 }
8963
8964 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
8965                                             SelectionDAG &DAG) const {
8966   EVT SrcVT = Op.getOperand(0).getValueType();
8967   EVT DstVT = Op.getValueType();
8968   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8969          Subtarget->hasMMX() && "Unexpected custom BITCAST");
8970   assert((DstVT == MVT::i64 ||
8971           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8972          "Unexpected custom BITCAST");
8973   // i64 <=> MMX conversions are Legal.
8974   if (SrcVT==MVT::i64 && DstVT.isVector())
8975     return Op;
8976   if (DstVT==MVT::i64 && SrcVT.isVector())
8977     return Op;
8978   // MMX <=> MMX conversions are Legal.
8979   if (SrcVT.isVector() && DstVT.isVector())
8980     return Op;
8981   // All other conversions need to be expanded.
8982   return SDValue();
8983 }
8984
8985 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8986   SDNode *Node = Op.getNode();
8987   DebugLoc dl = Node->getDebugLoc();
8988   EVT T = Node->getValueType(0);
8989   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8990                               DAG.getConstant(0, T), Node->getOperand(2));
8991   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8992                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8993                        Node->getOperand(0),
8994                        Node->getOperand(1), negOp,
8995                        cast<AtomicSDNode>(Node)->getSrcValue(),
8996                        cast<AtomicSDNode>(Node)->getAlignment());
8997 }
8998
8999 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9000   EVT VT = Op.getNode()->getValueType(0);
9001
9002   // Let legalize expand this if it isn't a legal type yet.
9003   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9004     return SDValue();
9005
9006   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9007
9008   unsigned Opc;
9009   bool ExtraOp = false;
9010   switch (Op.getOpcode()) {
9011   default: assert(0 && "Invalid code");
9012   case ISD::ADDC: Opc = X86ISD::ADD; break;
9013   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9014   case ISD::SUBC: Opc = X86ISD::SUB; break;
9015   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9016   }
9017
9018   if (!ExtraOp)
9019     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9020                        Op.getOperand(1));
9021   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9022                      Op.getOperand(1), Op.getOperand(2));
9023 }
9024
9025 /// LowerOperation - Provide custom lowering hooks for some operations.
9026 ///
9027 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9028   switch (Op.getOpcode()) {
9029   default: llvm_unreachable("Should not custom lower this!");
9030   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9031   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9032   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9033   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9034   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9035   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9036   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9037   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9038   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9039   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9040   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9041   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9042   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9043   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9044   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9045   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9046   case ISD::SHL_PARTS:
9047   case ISD::SRA_PARTS:
9048   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
9049   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9050   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9051   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9052   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9053   case ISD::FABS:               return LowerFABS(Op, DAG);
9054   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9055   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9056   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9057   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9058   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9059   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9060   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9061   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9062   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9063   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9064   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9065   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9066   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9067   case ISD::FRAME_TO_ARGS_OFFSET:
9068                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9069   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9070   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9071   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9072   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9073   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9074   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9075   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9076   case ISD::SHL:                return LowerSHL(Op, DAG);
9077   case ISD::SADDO:
9078   case ISD::UADDO:
9079   case ISD::SSUBO:
9080   case ISD::USUBO:
9081   case ISD::SMULO:
9082   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9083   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9084   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9085   case ISD::ADDC:
9086   case ISD::ADDE:
9087   case ISD::SUBC:
9088   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9089   }
9090 }
9091
9092 void X86TargetLowering::
9093 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9094                         SelectionDAG &DAG, unsigned NewOp) const {
9095   EVT T = Node->getValueType(0);
9096   DebugLoc dl = Node->getDebugLoc();
9097   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9098
9099   SDValue Chain = Node->getOperand(0);
9100   SDValue In1 = Node->getOperand(1);
9101   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9102                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9103   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9104                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9105   SDValue Ops[] = { Chain, In1, In2L, In2H };
9106   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9107   SDValue Result =
9108     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9109                             cast<MemSDNode>(Node)->getMemOperand());
9110   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9111   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9112   Results.push_back(Result.getValue(2));
9113 }
9114
9115 /// ReplaceNodeResults - Replace a node with an illegal result type
9116 /// with a new node built out of custom code.
9117 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9118                                            SmallVectorImpl<SDValue>&Results,
9119                                            SelectionDAG &DAG) const {
9120   DebugLoc dl = N->getDebugLoc();
9121   switch (N->getOpcode()) {
9122   default:
9123     assert(false && "Do not know how to custom type legalize this operation!");
9124     return;
9125   case ISD::ADDC:
9126   case ISD::ADDE:
9127   case ISD::SUBC:
9128   case ISD::SUBE:
9129     // We don't want to expand or promote these.
9130     return;
9131   case ISD::FP_TO_SINT: {
9132     std::pair<SDValue,SDValue> Vals =
9133         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9134     SDValue FIST = Vals.first, StackSlot = Vals.second;
9135     if (FIST.getNode() != 0) {
9136       EVT VT = N->getValueType(0);
9137       // Return a load from the stack slot.
9138       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9139                                     MachinePointerInfo(), false, false, 0));
9140     }
9141     return;
9142   }
9143   case ISD::READCYCLECOUNTER: {
9144     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9145     SDValue TheChain = N->getOperand(0);
9146     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9147     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9148                                      rd.getValue(1));
9149     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9150                                      eax.getValue(2));
9151     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9152     SDValue Ops[] = { eax, edx };
9153     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9154     Results.push_back(edx.getValue(1));
9155     return;
9156   }
9157   case ISD::ATOMIC_CMP_SWAP: {
9158     EVT T = N->getValueType(0);
9159     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9160     SDValue cpInL, cpInH;
9161     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9162                         DAG.getConstant(0, MVT::i32));
9163     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9164                         DAG.getConstant(1, MVT::i32));
9165     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9166     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9167                              cpInL.getValue(1));
9168     SDValue swapInL, swapInH;
9169     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9170                           DAG.getConstant(0, MVT::i32));
9171     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9172                           DAG.getConstant(1, MVT::i32));
9173     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9174                                cpInH.getValue(1));
9175     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9176                                swapInL.getValue(1));
9177     SDValue Ops[] = { swapInH.getValue(0),
9178                       N->getOperand(1),
9179                       swapInH.getValue(1) };
9180     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9181     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9182     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9183                                              Ops, 3, T, MMO);
9184     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9185                                         MVT::i32, Result.getValue(1));
9186     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9187                                         MVT::i32, cpOutL.getValue(2));
9188     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9189     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9190     Results.push_back(cpOutH.getValue(1));
9191     return;
9192   }
9193   case ISD::ATOMIC_LOAD_ADD:
9194     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9195     return;
9196   case ISD::ATOMIC_LOAD_AND:
9197     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9198     return;
9199   case ISD::ATOMIC_LOAD_NAND:
9200     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9201     return;
9202   case ISD::ATOMIC_LOAD_OR:
9203     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9204     return;
9205   case ISD::ATOMIC_LOAD_SUB:
9206     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9207     return;
9208   case ISD::ATOMIC_LOAD_XOR:
9209     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9210     return;
9211   case ISD::ATOMIC_SWAP:
9212     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9213     return;
9214   }
9215 }
9216
9217 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9218   switch (Opcode) {
9219   default: return NULL;
9220   case X86ISD::BSF:                return "X86ISD::BSF";
9221   case X86ISD::BSR:                return "X86ISD::BSR";
9222   case X86ISD::SHLD:               return "X86ISD::SHLD";
9223   case X86ISD::SHRD:               return "X86ISD::SHRD";
9224   case X86ISD::FAND:               return "X86ISD::FAND";
9225   case X86ISD::FOR:                return "X86ISD::FOR";
9226   case X86ISD::FXOR:               return "X86ISD::FXOR";
9227   case X86ISD::FSRL:               return "X86ISD::FSRL";
9228   case X86ISD::FILD:               return "X86ISD::FILD";
9229   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9230   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9231   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9232   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9233   case X86ISD::FLD:                return "X86ISD::FLD";
9234   case X86ISD::FST:                return "X86ISD::FST";
9235   case X86ISD::CALL:               return "X86ISD::CALL";
9236   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9237   case X86ISD::BT:                 return "X86ISD::BT";
9238   case X86ISD::CMP:                return "X86ISD::CMP";
9239   case X86ISD::COMI:               return "X86ISD::COMI";
9240   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9241   case X86ISD::SETCC:              return "X86ISD::SETCC";
9242   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9243   case X86ISD::CMOV:               return "X86ISD::CMOV";
9244   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9245   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9246   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9247   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9248   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9249   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9250   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9251   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9252   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9253   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9254   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9255   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9256   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9257   case X86ISD::PANDN:              return "X86ISD::PANDN";
9258   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9259   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9260   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9261   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9262   case X86ISD::FMAX:               return "X86ISD::FMAX";
9263   case X86ISD::FMIN:               return "X86ISD::FMIN";
9264   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9265   case X86ISD::FRCP:               return "X86ISD::FRCP";
9266   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9267   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9268   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9269   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9270   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9271   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9272   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9273   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9274   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9275   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9276   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9277   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9278   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9279   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9280   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9281   case X86ISD::VSHL:               return "X86ISD::VSHL";
9282   case X86ISD::VSRL:               return "X86ISD::VSRL";
9283   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9284   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9285   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9286   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9287   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9288   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9289   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9290   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9291   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9292   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9293   case X86ISD::ADD:                return "X86ISD::ADD";
9294   case X86ISD::SUB:                return "X86ISD::SUB";
9295   case X86ISD::ADC:                return "X86ISD::ADC";
9296   case X86ISD::SBB:                return "X86ISD::SBB";
9297   case X86ISD::SMUL:               return "X86ISD::SMUL";
9298   case X86ISD::UMUL:               return "X86ISD::UMUL";
9299   case X86ISD::INC:                return "X86ISD::INC";
9300   case X86ISD::DEC:                return "X86ISD::DEC";
9301   case X86ISD::OR:                 return "X86ISD::OR";
9302   case X86ISD::XOR:                return "X86ISD::XOR";
9303   case X86ISD::AND:                return "X86ISD::AND";
9304   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9305   case X86ISD::PTEST:              return "X86ISD::PTEST";
9306   case X86ISD::TESTP:              return "X86ISD::TESTP";
9307   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9308   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9309   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9310   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9311   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9312   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9313   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9314   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9315   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9316   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9317   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9318   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9319   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9320   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9321   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9322   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9323   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9324   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9325   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9326   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9327   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9328   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9329   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9330   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9331   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9332   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9333   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9334   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9335   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9336   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9337   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9338   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9339   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9340   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9341   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9342   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9343   }
9344 }
9345
9346 // isLegalAddressingMode - Return true if the addressing mode represented
9347 // by AM is legal for this target, for a load/store of the specified type.
9348 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9349                                               const Type *Ty) const {
9350   // X86 supports extremely general addressing modes.
9351   CodeModel::Model M = getTargetMachine().getCodeModel();
9352   Reloc::Model R = getTargetMachine().getRelocationModel();
9353
9354   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9355   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9356     return false;
9357
9358   if (AM.BaseGV) {
9359     unsigned GVFlags =
9360       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9361
9362     // If a reference to this global requires an extra load, we can't fold it.
9363     if (isGlobalStubReference(GVFlags))
9364       return false;
9365
9366     // If BaseGV requires a register for the PIC base, we cannot also have a
9367     // BaseReg specified.
9368     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9369       return false;
9370
9371     // If lower 4G is not available, then we must use rip-relative addressing.
9372     if ((M != CodeModel::Small || R != Reloc::Static) &&
9373         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9374       return false;
9375   }
9376
9377   switch (AM.Scale) {
9378   case 0:
9379   case 1:
9380   case 2:
9381   case 4:
9382   case 8:
9383     // These scales always work.
9384     break;
9385   case 3:
9386   case 5:
9387   case 9:
9388     // These scales are formed with basereg+scalereg.  Only accept if there is
9389     // no basereg yet.
9390     if (AM.HasBaseReg)
9391       return false;
9392     break;
9393   default:  // Other stuff never works.
9394     return false;
9395   }
9396
9397   return true;
9398 }
9399
9400
9401 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
9402   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9403     return false;
9404   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9405   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9406   if (NumBits1 <= NumBits2)
9407     return false;
9408   return true;
9409 }
9410
9411 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9412   if (!VT1.isInteger() || !VT2.isInteger())
9413     return false;
9414   unsigned NumBits1 = VT1.getSizeInBits();
9415   unsigned NumBits2 = VT2.getSizeInBits();
9416   if (NumBits1 <= NumBits2)
9417     return false;
9418   return true;
9419 }
9420
9421 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
9422   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9423   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9424 }
9425
9426 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9427   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9428   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9429 }
9430
9431 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9432   // i16 instructions are longer (0x66 prefix) and potentially slower.
9433   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9434 }
9435
9436 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9437 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9438 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9439 /// are assumed to be legal.
9440 bool
9441 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9442                                       EVT VT) const {
9443   // Very little shuffling can be done for 64-bit vectors right now.
9444   if (VT.getSizeInBits() == 64)
9445     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9446
9447   // FIXME: pshufb, blends, shifts.
9448   return (VT.getVectorNumElements() == 2 ||
9449           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9450           isMOVLMask(M, VT) ||
9451           isSHUFPMask(M, VT) ||
9452           isPSHUFDMask(M, VT) ||
9453           isPSHUFHWMask(M, VT) ||
9454           isPSHUFLWMask(M, VT) ||
9455           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9456           isUNPCKLMask(M, VT) ||
9457           isUNPCKHMask(M, VT) ||
9458           isUNPCKL_v_undef_Mask(M, VT) ||
9459           isUNPCKH_v_undef_Mask(M, VT));
9460 }
9461
9462 bool
9463 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9464                                           EVT VT) const {
9465   unsigned NumElts = VT.getVectorNumElements();
9466   // FIXME: This collection of masks seems suspect.
9467   if (NumElts == 2)
9468     return true;
9469   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9470     return (isMOVLMask(Mask, VT)  ||
9471             isCommutedMOVLMask(Mask, VT, true) ||
9472             isSHUFPMask(Mask, VT) ||
9473             isCommutedSHUFPMask(Mask, VT));
9474   }
9475   return false;
9476 }
9477
9478 //===----------------------------------------------------------------------===//
9479 //                           X86 Scheduler Hooks
9480 //===----------------------------------------------------------------------===//
9481
9482 // private utility function
9483 MachineBasicBlock *
9484 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9485                                                        MachineBasicBlock *MBB,
9486                                                        unsigned regOpc,
9487                                                        unsigned immOpc,
9488                                                        unsigned LoadOpc,
9489                                                        unsigned CXchgOpc,
9490                                                        unsigned notOpc,
9491                                                        unsigned EAXreg,
9492                                                        TargetRegisterClass *RC,
9493                                                        bool invSrc) const {
9494   // For the atomic bitwise operator, we generate
9495   //   thisMBB:
9496   //   newMBB:
9497   //     ld  t1 = [bitinstr.addr]
9498   //     op  t2 = t1, [bitinstr.val]
9499   //     mov EAX = t1
9500   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9501   //     bz  newMBB
9502   //     fallthrough -->nextMBB
9503   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9504   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9505   MachineFunction::iterator MBBIter = MBB;
9506   ++MBBIter;
9507
9508   /// First build the CFG
9509   MachineFunction *F = MBB->getParent();
9510   MachineBasicBlock *thisMBB = MBB;
9511   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9512   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9513   F->insert(MBBIter, newMBB);
9514   F->insert(MBBIter, nextMBB);
9515
9516   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9517   nextMBB->splice(nextMBB->begin(), thisMBB,
9518                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9519                   thisMBB->end());
9520   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9521
9522   // Update thisMBB to fall through to newMBB
9523   thisMBB->addSuccessor(newMBB);
9524
9525   // newMBB jumps to itself and fall through to nextMBB
9526   newMBB->addSuccessor(nextMBB);
9527   newMBB->addSuccessor(newMBB);
9528
9529   // Insert instructions into newMBB based on incoming instruction
9530   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9531          "unexpected number of operands");
9532   DebugLoc dl = bInstr->getDebugLoc();
9533   MachineOperand& destOper = bInstr->getOperand(0);
9534   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9535   int numArgs = bInstr->getNumOperands() - 1;
9536   for (int i=0; i < numArgs; ++i)
9537     argOpers[i] = &bInstr->getOperand(i+1);
9538
9539   // x86 address has 4 operands: base, index, scale, and displacement
9540   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9541   int valArgIndx = lastAddrIndx + 1;
9542
9543   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9544   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9545   for (int i=0; i <= lastAddrIndx; ++i)
9546     (*MIB).addOperand(*argOpers[i]);
9547
9548   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9549   if (invSrc) {
9550     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9551   }
9552   else
9553     tt = t1;
9554
9555   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9556   assert((argOpers[valArgIndx]->isReg() ||
9557           argOpers[valArgIndx]->isImm()) &&
9558          "invalid operand");
9559   if (argOpers[valArgIndx]->isReg())
9560     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9561   else
9562     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9563   MIB.addReg(tt);
9564   (*MIB).addOperand(*argOpers[valArgIndx]);
9565
9566   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9567   MIB.addReg(t1);
9568
9569   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9570   for (int i=0; i <= lastAddrIndx; ++i)
9571     (*MIB).addOperand(*argOpers[i]);
9572   MIB.addReg(t2);
9573   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9574   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9575                     bInstr->memoperands_end());
9576
9577   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9578   MIB.addReg(EAXreg);
9579
9580   // insert branch
9581   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9582
9583   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9584   return nextMBB;
9585 }
9586
9587 // private utility function:  64 bit atomics on 32 bit host.
9588 MachineBasicBlock *
9589 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9590                                                        MachineBasicBlock *MBB,
9591                                                        unsigned regOpcL,
9592                                                        unsigned regOpcH,
9593                                                        unsigned immOpcL,
9594                                                        unsigned immOpcH,
9595                                                        bool invSrc) const {
9596   // For the atomic bitwise operator, we generate
9597   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9598   //     ld t1,t2 = [bitinstr.addr]
9599   //   newMBB:
9600   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9601   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9602   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9603   //     mov ECX, EBX <- t5, t6
9604   //     mov EAX, EDX <- t1, t2
9605   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9606   //     mov t3, t4 <- EAX, EDX
9607   //     bz  newMBB
9608   //     result in out1, out2
9609   //     fallthrough -->nextMBB
9610
9611   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9612   const unsigned LoadOpc = X86::MOV32rm;
9613   const unsigned NotOpc = X86::NOT32r;
9614   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9615   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9616   MachineFunction::iterator MBBIter = MBB;
9617   ++MBBIter;
9618
9619   /// First build the CFG
9620   MachineFunction *F = MBB->getParent();
9621   MachineBasicBlock *thisMBB = MBB;
9622   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9623   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9624   F->insert(MBBIter, newMBB);
9625   F->insert(MBBIter, nextMBB);
9626
9627   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9628   nextMBB->splice(nextMBB->begin(), thisMBB,
9629                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9630                   thisMBB->end());
9631   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9632
9633   // Update thisMBB to fall through to newMBB
9634   thisMBB->addSuccessor(newMBB);
9635
9636   // newMBB jumps to itself and fall through to nextMBB
9637   newMBB->addSuccessor(nextMBB);
9638   newMBB->addSuccessor(newMBB);
9639
9640   DebugLoc dl = bInstr->getDebugLoc();
9641   // Insert instructions into newMBB based on incoming instruction
9642   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9643   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9644          "unexpected number of operands");
9645   MachineOperand& dest1Oper = bInstr->getOperand(0);
9646   MachineOperand& dest2Oper = bInstr->getOperand(1);
9647   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9648   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9649     argOpers[i] = &bInstr->getOperand(i+2);
9650
9651     // We use some of the operands multiple times, so conservatively just
9652     // clear any kill flags that might be present.
9653     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9654       argOpers[i]->setIsKill(false);
9655   }
9656
9657   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9658   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9659
9660   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9661   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9662   for (int i=0; i <= lastAddrIndx; ++i)
9663     (*MIB).addOperand(*argOpers[i]);
9664   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9665   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9666   // add 4 to displacement.
9667   for (int i=0; i <= lastAddrIndx-2; ++i)
9668     (*MIB).addOperand(*argOpers[i]);
9669   MachineOperand newOp3 = *(argOpers[3]);
9670   if (newOp3.isImm())
9671     newOp3.setImm(newOp3.getImm()+4);
9672   else
9673     newOp3.setOffset(newOp3.getOffset()+4);
9674   (*MIB).addOperand(newOp3);
9675   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9676
9677   // t3/4 are defined later, at the bottom of the loop
9678   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9679   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9680   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9681     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9682   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9683     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9684
9685   // The subsequent operations should be using the destination registers of
9686   //the PHI instructions.
9687   if (invSrc) {
9688     t1 = F->getRegInfo().createVirtualRegister(RC);
9689     t2 = F->getRegInfo().createVirtualRegister(RC);
9690     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9691     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9692   } else {
9693     t1 = dest1Oper.getReg();
9694     t2 = dest2Oper.getReg();
9695   }
9696
9697   int valArgIndx = lastAddrIndx + 1;
9698   assert((argOpers[valArgIndx]->isReg() ||
9699           argOpers[valArgIndx]->isImm()) &&
9700          "invalid operand");
9701   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9702   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9703   if (argOpers[valArgIndx]->isReg())
9704     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9705   else
9706     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9707   if (regOpcL != X86::MOV32rr)
9708     MIB.addReg(t1);
9709   (*MIB).addOperand(*argOpers[valArgIndx]);
9710   assert(argOpers[valArgIndx + 1]->isReg() ==
9711          argOpers[valArgIndx]->isReg());
9712   assert(argOpers[valArgIndx + 1]->isImm() ==
9713          argOpers[valArgIndx]->isImm());
9714   if (argOpers[valArgIndx + 1]->isReg())
9715     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9716   else
9717     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9718   if (regOpcH != X86::MOV32rr)
9719     MIB.addReg(t2);
9720   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9721
9722   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9723   MIB.addReg(t1);
9724   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9725   MIB.addReg(t2);
9726
9727   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9728   MIB.addReg(t5);
9729   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9730   MIB.addReg(t6);
9731
9732   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9733   for (int i=0; i <= lastAddrIndx; ++i)
9734     (*MIB).addOperand(*argOpers[i]);
9735
9736   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9737   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9738                     bInstr->memoperands_end());
9739
9740   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9741   MIB.addReg(X86::EAX);
9742   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9743   MIB.addReg(X86::EDX);
9744
9745   // insert branch
9746   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9747
9748   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9749   return nextMBB;
9750 }
9751
9752 // private utility function
9753 MachineBasicBlock *
9754 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9755                                                       MachineBasicBlock *MBB,
9756                                                       unsigned cmovOpc) const {
9757   // For the atomic min/max operator, we generate
9758   //   thisMBB:
9759   //   newMBB:
9760   //     ld t1 = [min/max.addr]
9761   //     mov t2 = [min/max.val]
9762   //     cmp  t1, t2
9763   //     cmov[cond] t2 = t1
9764   //     mov EAX = t1
9765   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9766   //     bz   newMBB
9767   //     fallthrough -->nextMBB
9768   //
9769   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9770   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9771   MachineFunction::iterator MBBIter = MBB;
9772   ++MBBIter;
9773
9774   /// First build the CFG
9775   MachineFunction *F = MBB->getParent();
9776   MachineBasicBlock *thisMBB = MBB;
9777   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9778   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9779   F->insert(MBBIter, newMBB);
9780   F->insert(MBBIter, nextMBB);
9781
9782   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9783   nextMBB->splice(nextMBB->begin(), thisMBB,
9784                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9785                   thisMBB->end());
9786   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9787
9788   // Update thisMBB to fall through to newMBB
9789   thisMBB->addSuccessor(newMBB);
9790
9791   // newMBB jumps to newMBB and fall through to nextMBB
9792   newMBB->addSuccessor(nextMBB);
9793   newMBB->addSuccessor(newMBB);
9794
9795   DebugLoc dl = mInstr->getDebugLoc();
9796   // Insert instructions into newMBB based on incoming instruction
9797   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9798          "unexpected number of operands");
9799   MachineOperand& destOper = mInstr->getOperand(0);
9800   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9801   int numArgs = mInstr->getNumOperands() - 1;
9802   for (int i=0; i < numArgs; ++i)
9803     argOpers[i] = &mInstr->getOperand(i+1);
9804
9805   // x86 address has 4 operands: base, index, scale, and displacement
9806   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9807   int valArgIndx = lastAddrIndx + 1;
9808
9809   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9810   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9811   for (int i=0; i <= lastAddrIndx; ++i)
9812     (*MIB).addOperand(*argOpers[i]);
9813
9814   // We only support register and immediate values
9815   assert((argOpers[valArgIndx]->isReg() ||
9816           argOpers[valArgIndx]->isImm()) &&
9817          "invalid operand");
9818
9819   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9820   if (argOpers[valArgIndx]->isReg())
9821     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9822   else
9823     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9824   (*MIB).addOperand(*argOpers[valArgIndx]);
9825
9826   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9827   MIB.addReg(t1);
9828
9829   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9830   MIB.addReg(t1);
9831   MIB.addReg(t2);
9832
9833   // Generate movc
9834   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9835   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9836   MIB.addReg(t2);
9837   MIB.addReg(t1);
9838
9839   // Cmp and exchange if none has modified the memory location
9840   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9841   for (int i=0; i <= lastAddrIndx; ++i)
9842     (*MIB).addOperand(*argOpers[i]);
9843   MIB.addReg(t3);
9844   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9845   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9846                     mInstr->memoperands_end());
9847
9848   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9849   MIB.addReg(X86::EAX);
9850
9851   // insert branch
9852   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9853
9854   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9855   return nextMBB;
9856 }
9857
9858 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9859 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9860 // in the .td file.
9861 MachineBasicBlock *
9862 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9863                             unsigned numArgs, bool memArg) const {
9864   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9865          "Target must have SSE4.2 or AVX features enabled");
9866
9867   DebugLoc dl = MI->getDebugLoc();
9868   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9869   unsigned Opc;
9870   if (!Subtarget->hasAVX()) {
9871     if (memArg)
9872       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9873     else
9874       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9875   } else {
9876     if (memArg)
9877       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9878     else
9879       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9880   }
9881
9882   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
9883   for (unsigned i = 0; i < numArgs; ++i) {
9884     MachineOperand &Op = MI->getOperand(i+1);
9885     if (!(Op.isReg() && Op.isImplicit()))
9886       MIB.addOperand(Op);
9887   }
9888   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9889     .addReg(X86::XMM0);
9890
9891   MI->eraseFromParent();
9892   return BB;
9893 }
9894
9895 MachineBasicBlock *
9896 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
9897   DebugLoc dl = MI->getDebugLoc();
9898   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9899
9900   // Address into RAX/EAX, other two args into ECX, EDX.
9901   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
9902   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
9903   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
9904   for (int i = 0; i < X86::AddrNumOperands; ++i)
9905     MIB.addOperand(MI->getOperand(i));
9906
9907   unsigned ValOps = X86::AddrNumOperands;
9908   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9909     .addReg(MI->getOperand(ValOps).getReg());
9910   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
9911     .addReg(MI->getOperand(ValOps+1).getReg());
9912
9913   // The instruction doesn't actually take any operands though.
9914   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
9915
9916   MI->eraseFromParent(); // The pseudo is gone now.
9917   return BB;
9918 }
9919
9920 MachineBasicBlock *
9921 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
9922   DebugLoc dl = MI->getDebugLoc();
9923   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9924
9925   // First arg in ECX, the second in EAX.
9926   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9927     .addReg(MI->getOperand(0).getReg());
9928   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
9929     .addReg(MI->getOperand(1).getReg());
9930
9931   // The instruction doesn't actually take any operands though.
9932   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
9933
9934   MI->eraseFromParent(); // The pseudo is gone now.
9935   return BB;
9936 }
9937
9938 MachineBasicBlock *
9939 X86TargetLowering::EmitVAARG64WithCustomInserter(
9940                    MachineInstr *MI,
9941                    MachineBasicBlock *MBB) const {
9942   // Emit va_arg instruction on X86-64.
9943
9944   // Operands to this pseudo-instruction:
9945   // 0  ) Output        : destination address (reg)
9946   // 1-5) Input         : va_list address (addr, i64mem)
9947   // 6  ) ArgSize       : Size (in bytes) of vararg type
9948   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9949   // 8  ) Align         : Alignment of type
9950   // 9  ) EFLAGS (implicit-def)
9951
9952   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9953   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9954
9955   unsigned DestReg = MI->getOperand(0).getReg();
9956   MachineOperand &Base = MI->getOperand(1);
9957   MachineOperand &Scale = MI->getOperand(2);
9958   MachineOperand &Index = MI->getOperand(3);
9959   MachineOperand &Disp = MI->getOperand(4);
9960   MachineOperand &Segment = MI->getOperand(5);
9961   unsigned ArgSize = MI->getOperand(6).getImm();
9962   unsigned ArgMode = MI->getOperand(7).getImm();
9963   unsigned Align = MI->getOperand(8).getImm();
9964
9965   // Memory Reference
9966   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9967   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9968   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9969
9970   // Machine Information
9971   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9972   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9973   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9974   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9975   DebugLoc DL = MI->getDebugLoc();
9976
9977   // struct va_list {
9978   //   i32   gp_offset
9979   //   i32   fp_offset
9980   //   i64   overflow_area (address)
9981   //   i64   reg_save_area (address)
9982   // }
9983   // sizeof(va_list) = 24
9984   // alignment(va_list) = 8
9985
9986   unsigned TotalNumIntRegs = 6;
9987   unsigned TotalNumXMMRegs = 8;
9988   bool UseGPOffset = (ArgMode == 1);
9989   bool UseFPOffset = (ArgMode == 2);
9990   unsigned MaxOffset = TotalNumIntRegs * 8 +
9991                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9992
9993   /* Align ArgSize to a multiple of 8 */
9994   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9995   bool NeedsAlign = (Align > 8);
9996
9997   MachineBasicBlock *thisMBB = MBB;
9998   MachineBasicBlock *overflowMBB;
9999   MachineBasicBlock *offsetMBB;
10000   MachineBasicBlock *endMBB;
10001
10002   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10003   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10004   unsigned OffsetReg = 0;
10005
10006   if (!UseGPOffset && !UseFPOffset) {
10007     // If we only pull from the overflow region, we don't create a branch.
10008     // We don't need to alter control flow.
10009     OffsetDestReg = 0; // unused
10010     OverflowDestReg = DestReg;
10011
10012     offsetMBB = NULL;
10013     overflowMBB = thisMBB;
10014     endMBB = thisMBB;
10015   } else {
10016     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10017     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10018     // If not, pull from overflow_area. (branch to overflowMBB)
10019     //
10020     //       thisMBB
10021     //         |     .
10022     //         |        .
10023     //     offsetMBB   overflowMBB
10024     //         |        .
10025     //         |     .
10026     //        endMBB
10027
10028     // Registers for the PHI in endMBB
10029     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10030     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10031
10032     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10033     MachineFunction *MF = MBB->getParent();
10034     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10035     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10036     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10037
10038     MachineFunction::iterator MBBIter = MBB;
10039     ++MBBIter;
10040
10041     // Insert the new basic blocks
10042     MF->insert(MBBIter, offsetMBB);
10043     MF->insert(MBBIter, overflowMBB);
10044     MF->insert(MBBIter, endMBB);
10045
10046     // Transfer the remainder of MBB and its successor edges to endMBB.
10047     endMBB->splice(endMBB->begin(), thisMBB,
10048                     llvm::next(MachineBasicBlock::iterator(MI)),
10049                     thisMBB->end());
10050     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10051
10052     // Make offsetMBB and overflowMBB successors of thisMBB
10053     thisMBB->addSuccessor(offsetMBB);
10054     thisMBB->addSuccessor(overflowMBB);
10055
10056     // endMBB is a successor of both offsetMBB and overflowMBB
10057     offsetMBB->addSuccessor(endMBB);
10058     overflowMBB->addSuccessor(endMBB);
10059
10060     // Load the offset value into a register
10061     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10062     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10063       .addOperand(Base)
10064       .addOperand(Scale)
10065       .addOperand(Index)
10066       .addDisp(Disp, UseFPOffset ? 4 : 0)
10067       .addOperand(Segment)
10068       .setMemRefs(MMOBegin, MMOEnd);
10069
10070     // Check if there is enough room left to pull this argument.
10071     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10072       .addReg(OffsetReg)
10073       .addImm(MaxOffset + 8 - ArgSizeA8);
10074
10075     // Branch to "overflowMBB" if offset >= max
10076     // Fall through to "offsetMBB" otherwise
10077     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10078       .addMBB(overflowMBB);
10079   }
10080
10081   // In offsetMBB, emit code to use the reg_save_area.
10082   if (offsetMBB) {
10083     assert(OffsetReg != 0);
10084
10085     // Read the reg_save_area address.
10086     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10087     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10088       .addOperand(Base)
10089       .addOperand(Scale)
10090       .addOperand(Index)
10091       .addDisp(Disp, 16)
10092       .addOperand(Segment)
10093       .setMemRefs(MMOBegin, MMOEnd);
10094
10095     // Zero-extend the offset
10096     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10097       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10098         .addImm(0)
10099         .addReg(OffsetReg)
10100         .addImm(X86::sub_32bit);
10101
10102     // Add the offset to the reg_save_area to get the final address.
10103     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10104       .addReg(OffsetReg64)
10105       .addReg(RegSaveReg);
10106
10107     // Compute the offset for the next argument
10108     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10109     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10110       .addReg(OffsetReg)
10111       .addImm(UseFPOffset ? 16 : 8);
10112
10113     // Store it back into the va_list.
10114     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10115       .addOperand(Base)
10116       .addOperand(Scale)
10117       .addOperand(Index)
10118       .addDisp(Disp, UseFPOffset ? 4 : 0)
10119       .addOperand(Segment)
10120       .addReg(NextOffsetReg)
10121       .setMemRefs(MMOBegin, MMOEnd);
10122
10123     // Jump to endMBB
10124     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10125       .addMBB(endMBB);
10126   }
10127
10128   //
10129   // Emit code to use overflow area
10130   //
10131
10132   // Load the overflow_area address into a register.
10133   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10134   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10135     .addOperand(Base)
10136     .addOperand(Scale)
10137     .addOperand(Index)
10138     .addDisp(Disp, 8)
10139     .addOperand(Segment)
10140     .setMemRefs(MMOBegin, MMOEnd);
10141
10142   // If we need to align it, do so. Otherwise, just copy the address
10143   // to OverflowDestReg.
10144   if (NeedsAlign) {
10145     // Align the overflow address
10146     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10147     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10148
10149     // aligned_addr = (addr + (align-1)) & ~(align-1)
10150     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10151       .addReg(OverflowAddrReg)
10152       .addImm(Align-1);
10153
10154     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10155       .addReg(TmpReg)
10156       .addImm(~(uint64_t)(Align-1));
10157   } else {
10158     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10159       .addReg(OverflowAddrReg);
10160   }
10161
10162   // Compute the next overflow address after this argument.
10163   // (the overflow address should be kept 8-byte aligned)
10164   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10165   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10166     .addReg(OverflowDestReg)
10167     .addImm(ArgSizeA8);
10168
10169   // Store the new overflow address.
10170   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10171     .addOperand(Base)
10172     .addOperand(Scale)
10173     .addOperand(Index)
10174     .addDisp(Disp, 8)
10175     .addOperand(Segment)
10176     .addReg(NextAddrReg)
10177     .setMemRefs(MMOBegin, MMOEnd);
10178
10179   // If we branched, emit the PHI to the front of endMBB.
10180   if (offsetMBB) {
10181     BuildMI(*endMBB, endMBB->begin(), DL,
10182             TII->get(X86::PHI), DestReg)
10183       .addReg(OffsetDestReg).addMBB(offsetMBB)
10184       .addReg(OverflowDestReg).addMBB(overflowMBB);
10185   }
10186
10187   // Erase the pseudo instruction
10188   MI->eraseFromParent();
10189
10190   return endMBB;
10191 }
10192
10193 MachineBasicBlock *
10194 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10195                                                  MachineInstr *MI,
10196                                                  MachineBasicBlock *MBB) const {
10197   // Emit code to save XMM registers to the stack. The ABI says that the
10198   // number of registers to save is given in %al, so it's theoretically
10199   // possible to do an indirect jump trick to avoid saving all of them,
10200   // however this code takes a simpler approach and just executes all
10201   // of the stores if %al is non-zero. It's less code, and it's probably
10202   // easier on the hardware branch predictor, and stores aren't all that
10203   // expensive anyway.
10204
10205   // Create the new basic blocks. One block contains all the XMM stores,
10206   // and one block is the final destination regardless of whether any
10207   // stores were performed.
10208   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10209   MachineFunction *F = MBB->getParent();
10210   MachineFunction::iterator MBBIter = MBB;
10211   ++MBBIter;
10212   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10213   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10214   F->insert(MBBIter, XMMSaveMBB);
10215   F->insert(MBBIter, EndMBB);
10216
10217   // Transfer the remainder of MBB and its successor edges to EndMBB.
10218   EndMBB->splice(EndMBB->begin(), MBB,
10219                  llvm::next(MachineBasicBlock::iterator(MI)),
10220                  MBB->end());
10221   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10222
10223   // The original block will now fall through to the XMM save block.
10224   MBB->addSuccessor(XMMSaveMBB);
10225   // The XMMSaveMBB will fall through to the end block.
10226   XMMSaveMBB->addSuccessor(EndMBB);
10227
10228   // Now add the instructions.
10229   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10230   DebugLoc DL = MI->getDebugLoc();
10231
10232   unsigned CountReg = MI->getOperand(0).getReg();
10233   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10234   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10235
10236   if (!Subtarget->isTargetWin64()) {
10237     // If %al is 0, branch around the XMM save block.
10238     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10239     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10240     MBB->addSuccessor(EndMBB);
10241   }
10242
10243   // In the XMM save block, save all the XMM argument registers.
10244   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10245     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10246     MachineMemOperand *MMO =
10247       F->getMachineMemOperand(
10248           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10249         MachineMemOperand::MOStore,
10250         /*Size=*/16, /*Align=*/16);
10251     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10252       .addFrameIndex(RegSaveFrameIndex)
10253       .addImm(/*Scale=*/1)
10254       .addReg(/*IndexReg=*/0)
10255       .addImm(/*Disp=*/Offset)
10256       .addReg(/*Segment=*/0)
10257       .addReg(MI->getOperand(i).getReg())
10258       .addMemOperand(MMO);
10259   }
10260
10261   MI->eraseFromParent();   // The pseudo instruction is gone now.
10262
10263   return EndMBB;
10264 }
10265
10266 MachineBasicBlock *
10267 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10268                                      MachineBasicBlock *BB) const {
10269   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10270   DebugLoc DL = MI->getDebugLoc();
10271
10272   // To "insert" a SELECT_CC instruction, we actually have to insert the
10273   // diamond control-flow pattern.  The incoming instruction knows the
10274   // destination vreg to set, the condition code register to branch on, the
10275   // true/false values to select between, and a branch opcode to use.
10276   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10277   MachineFunction::iterator It = BB;
10278   ++It;
10279
10280   //  thisMBB:
10281   //  ...
10282   //   TrueVal = ...
10283   //   cmpTY ccX, r1, r2
10284   //   bCC copy1MBB
10285   //   fallthrough --> copy0MBB
10286   MachineBasicBlock *thisMBB = BB;
10287   MachineFunction *F = BB->getParent();
10288   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10289   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10290   F->insert(It, copy0MBB);
10291   F->insert(It, sinkMBB);
10292
10293   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10294   // live into the sink and copy blocks.
10295   const MachineFunction *MF = BB->getParent();
10296   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10297   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10298
10299   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10300     const MachineOperand &MO = MI->getOperand(I);
10301     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10302     unsigned Reg = MO.getReg();
10303     if (Reg != X86::EFLAGS) continue;
10304     copy0MBB->addLiveIn(Reg);
10305     sinkMBB->addLiveIn(Reg);
10306   }
10307
10308   // Transfer the remainder of BB and its successor edges to sinkMBB.
10309   sinkMBB->splice(sinkMBB->begin(), BB,
10310                   llvm::next(MachineBasicBlock::iterator(MI)),
10311                   BB->end());
10312   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10313
10314   // Add the true and fallthrough blocks as its successors.
10315   BB->addSuccessor(copy0MBB);
10316   BB->addSuccessor(sinkMBB);
10317
10318   // Create the conditional branch instruction.
10319   unsigned Opc =
10320     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10321   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10322
10323   //  copy0MBB:
10324   //   %FalseValue = ...
10325   //   # fallthrough to sinkMBB
10326   copy0MBB->addSuccessor(sinkMBB);
10327
10328   //  sinkMBB:
10329   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10330   //  ...
10331   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10332           TII->get(X86::PHI), MI->getOperand(0).getReg())
10333     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10334     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10335
10336   MI->eraseFromParent();   // The pseudo instruction is gone now.
10337   return sinkMBB;
10338 }
10339
10340 MachineBasicBlock *
10341 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10342                                           MachineBasicBlock *BB) const {
10343   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10344   DebugLoc DL = MI->getDebugLoc();
10345
10346   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10347   // non-trivial part is impdef of ESP.
10348   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
10349   // mingw-w64.
10350
10351   const char *StackProbeSymbol =
10352       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
10353
10354   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
10355     .addExternalSymbol(StackProbeSymbol)
10356     .addReg(X86::EAX, RegState::Implicit)
10357     .addReg(X86::ESP, RegState::Implicit)
10358     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
10359     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
10360     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10361
10362   MI->eraseFromParent();   // The pseudo instruction is gone now.
10363   return BB;
10364 }
10365
10366 MachineBasicBlock *
10367 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10368                                       MachineBasicBlock *BB) const {
10369   // This is pretty easy.  We're taking the value that we received from
10370   // our load from the relocation, sticking it in either RDI (x86-64)
10371   // or EAX and doing an indirect call.  The return value will then
10372   // be in the normal return register.
10373   const X86InstrInfo *TII
10374     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10375   DebugLoc DL = MI->getDebugLoc();
10376   MachineFunction *F = BB->getParent();
10377
10378   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10379   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10380
10381   if (Subtarget->is64Bit()) {
10382     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10383                                       TII->get(X86::MOV64rm), X86::RDI)
10384     .addReg(X86::RIP)
10385     .addImm(0).addReg(0)
10386     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10387                       MI->getOperand(3).getTargetFlags())
10388     .addReg(0);
10389     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10390     addDirectMem(MIB, X86::RDI);
10391   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10392     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10393                                       TII->get(X86::MOV32rm), X86::EAX)
10394     .addReg(0)
10395     .addImm(0).addReg(0)
10396     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10397                       MI->getOperand(3).getTargetFlags())
10398     .addReg(0);
10399     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10400     addDirectMem(MIB, X86::EAX);
10401   } else {
10402     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10403                                       TII->get(X86::MOV32rm), X86::EAX)
10404     .addReg(TII->getGlobalBaseReg(F))
10405     .addImm(0).addReg(0)
10406     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10407                       MI->getOperand(3).getTargetFlags())
10408     .addReg(0);
10409     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10410     addDirectMem(MIB, X86::EAX);
10411   }
10412
10413   MI->eraseFromParent(); // The pseudo instruction is gone now.
10414   return BB;
10415 }
10416
10417 MachineBasicBlock *
10418 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10419                                                MachineBasicBlock *BB) const {
10420   switch (MI->getOpcode()) {
10421   default: assert(false && "Unexpected instr type to insert");
10422   case X86::TAILJMPd64:
10423   case X86::TAILJMPr64:
10424   case X86::TAILJMPm64:
10425     assert(!"TAILJMP64 would not be touched here.");
10426   case X86::TCRETURNdi64:
10427   case X86::TCRETURNri64:
10428   case X86::TCRETURNmi64:
10429     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
10430     // On AMD64, additional defs should be added before register allocation.
10431     if (!Subtarget->isTargetWin64()) {
10432       MI->addRegisterDefined(X86::RSI);
10433       MI->addRegisterDefined(X86::RDI);
10434       MI->addRegisterDefined(X86::XMM6);
10435       MI->addRegisterDefined(X86::XMM7);
10436       MI->addRegisterDefined(X86::XMM8);
10437       MI->addRegisterDefined(X86::XMM9);
10438       MI->addRegisterDefined(X86::XMM10);
10439       MI->addRegisterDefined(X86::XMM11);
10440       MI->addRegisterDefined(X86::XMM12);
10441       MI->addRegisterDefined(X86::XMM13);
10442       MI->addRegisterDefined(X86::XMM14);
10443       MI->addRegisterDefined(X86::XMM15);
10444     }
10445     return BB;
10446   case X86::WIN_ALLOCA:
10447     return EmitLoweredWinAlloca(MI, BB);
10448   case X86::TLSCall_32:
10449   case X86::TLSCall_64:
10450     return EmitLoweredTLSCall(MI, BB);
10451   case X86::CMOV_GR8:
10452   case X86::CMOV_FR32:
10453   case X86::CMOV_FR64:
10454   case X86::CMOV_V4F32:
10455   case X86::CMOV_V2F64:
10456   case X86::CMOV_V2I64:
10457   case X86::CMOV_GR16:
10458   case X86::CMOV_GR32:
10459   case X86::CMOV_RFP32:
10460   case X86::CMOV_RFP64:
10461   case X86::CMOV_RFP80:
10462     return EmitLoweredSelect(MI, BB);
10463
10464   case X86::FP32_TO_INT16_IN_MEM:
10465   case X86::FP32_TO_INT32_IN_MEM:
10466   case X86::FP32_TO_INT64_IN_MEM:
10467   case X86::FP64_TO_INT16_IN_MEM:
10468   case X86::FP64_TO_INT32_IN_MEM:
10469   case X86::FP64_TO_INT64_IN_MEM:
10470   case X86::FP80_TO_INT16_IN_MEM:
10471   case X86::FP80_TO_INT32_IN_MEM:
10472   case X86::FP80_TO_INT64_IN_MEM: {
10473     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10474     DebugLoc DL = MI->getDebugLoc();
10475
10476     // Change the floating point control register to use "round towards zero"
10477     // mode when truncating to an integer value.
10478     MachineFunction *F = BB->getParent();
10479     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
10480     addFrameReference(BuildMI(*BB, MI, DL,
10481                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
10482
10483     // Load the old value of the high byte of the control word...
10484     unsigned OldCW =
10485       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10486     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10487                       CWFrameIdx);
10488
10489     // Set the high part to be round to zero...
10490     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10491       .addImm(0xC7F);
10492
10493     // Reload the modified control word now...
10494     addFrameReference(BuildMI(*BB, MI, DL,
10495                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10496
10497     // Restore the memory image of control word to original value
10498     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10499       .addReg(OldCW);
10500
10501     // Get the X86 opcode to use.
10502     unsigned Opc;
10503     switch (MI->getOpcode()) {
10504     default: llvm_unreachable("illegal opcode!");
10505     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10506     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10507     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10508     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10509     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10510     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10511     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10512     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10513     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10514     }
10515
10516     X86AddressMode AM;
10517     MachineOperand &Op = MI->getOperand(0);
10518     if (Op.isReg()) {
10519       AM.BaseType = X86AddressMode::RegBase;
10520       AM.Base.Reg = Op.getReg();
10521     } else {
10522       AM.BaseType = X86AddressMode::FrameIndexBase;
10523       AM.Base.FrameIndex = Op.getIndex();
10524     }
10525     Op = MI->getOperand(1);
10526     if (Op.isImm())
10527       AM.Scale = Op.getImm();
10528     Op = MI->getOperand(2);
10529     if (Op.isImm())
10530       AM.IndexReg = Op.getImm();
10531     Op = MI->getOperand(3);
10532     if (Op.isGlobal()) {
10533       AM.GV = Op.getGlobal();
10534     } else {
10535       AM.Disp = Op.getImm();
10536     }
10537     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10538                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10539
10540     // Reload the original control word now.
10541     addFrameReference(BuildMI(*BB, MI, DL,
10542                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10543
10544     MI->eraseFromParent();   // The pseudo instruction is gone now.
10545     return BB;
10546   }
10547     // String/text processing lowering.
10548   case X86::PCMPISTRM128REG:
10549   case X86::VPCMPISTRM128REG:
10550     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10551   case X86::PCMPISTRM128MEM:
10552   case X86::VPCMPISTRM128MEM:
10553     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10554   case X86::PCMPESTRM128REG:
10555   case X86::VPCMPESTRM128REG:
10556     return EmitPCMP(MI, BB, 5, false /* in mem */);
10557   case X86::PCMPESTRM128MEM:
10558   case X86::VPCMPESTRM128MEM:
10559     return EmitPCMP(MI, BB, 5, true /* in mem */);
10560
10561     // Thread synchronization.
10562   case X86::MONITOR:
10563     return EmitMonitor(MI, BB);
10564   case X86::MWAIT:
10565     return EmitMwait(MI, BB);
10566
10567     // Atomic Lowering.
10568   case X86::ATOMAND32:
10569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10570                                                X86::AND32ri, X86::MOV32rm,
10571                                                X86::LCMPXCHG32,
10572                                                X86::NOT32r, X86::EAX,
10573                                                X86::GR32RegisterClass);
10574   case X86::ATOMOR32:
10575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10576                                                X86::OR32ri, X86::MOV32rm,
10577                                                X86::LCMPXCHG32,
10578                                                X86::NOT32r, X86::EAX,
10579                                                X86::GR32RegisterClass);
10580   case X86::ATOMXOR32:
10581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10582                                                X86::XOR32ri, X86::MOV32rm,
10583                                                X86::LCMPXCHG32,
10584                                                X86::NOT32r, X86::EAX,
10585                                                X86::GR32RegisterClass);
10586   case X86::ATOMNAND32:
10587     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10588                                                X86::AND32ri, X86::MOV32rm,
10589                                                X86::LCMPXCHG32,
10590                                                X86::NOT32r, X86::EAX,
10591                                                X86::GR32RegisterClass, true);
10592   case X86::ATOMMIN32:
10593     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10594   case X86::ATOMMAX32:
10595     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10596   case X86::ATOMUMIN32:
10597     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10598   case X86::ATOMUMAX32:
10599     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10600
10601   case X86::ATOMAND16:
10602     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10603                                                X86::AND16ri, X86::MOV16rm,
10604                                                X86::LCMPXCHG16,
10605                                                X86::NOT16r, X86::AX,
10606                                                X86::GR16RegisterClass);
10607   case X86::ATOMOR16:
10608     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10609                                                X86::OR16ri, X86::MOV16rm,
10610                                                X86::LCMPXCHG16,
10611                                                X86::NOT16r, X86::AX,
10612                                                X86::GR16RegisterClass);
10613   case X86::ATOMXOR16:
10614     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10615                                                X86::XOR16ri, X86::MOV16rm,
10616                                                X86::LCMPXCHG16,
10617                                                X86::NOT16r, X86::AX,
10618                                                X86::GR16RegisterClass);
10619   case X86::ATOMNAND16:
10620     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10621                                                X86::AND16ri, X86::MOV16rm,
10622                                                X86::LCMPXCHG16,
10623                                                X86::NOT16r, X86::AX,
10624                                                X86::GR16RegisterClass, true);
10625   case X86::ATOMMIN16:
10626     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10627   case X86::ATOMMAX16:
10628     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10629   case X86::ATOMUMIN16:
10630     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10631   case X86::ATOMUMAX16:
10632     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10633
10634   case X86::ATOMAND8:
10635     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10636                                                X86::AND8ri, X86::MOV8rm,
10637                                                X86::LCMPXCHG8,
10638                                                X86::NOT8r, X86::AL,
10639                                                X86::GR8RegisterClass);
10640   case X86::ATOMOR8:
10641     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10642                                                X86::OR8ri, X86::MOV8rm,
10643                                                X86::LCMPXCHG8,
10644                                                X86::NOT8r, X86::AL,
10645                                                X86::GR8RegisterClass);
10646   case X86::ATOMXOR8:
10647     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10648                                                X86::XOR8ri, X86::MOV8rm,
10649                                                X86::LCMPXCHG8,
10650                                                X86::NOT8r, X86::AL,
10651                                                X86::GR8RegisterClass);
10652   case X86::ATOMNAND8:
10653     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10654                                                X86::AND8ri, X86::MOV8rm,
10655                                                X86::LCMPXCHG8,
10656                                                X86::NOT8r, X86::AL,
10657                                                X86::GR8RegisterClass, true);
10658   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10659   // This group is for 64-bit host.
10660   case X86::ATOMAND64:
10661     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10662                                                X86::AND64ri32, X86::MOV64rm,
10663                                                X86::LCMPXCHG64,
10664                                                X86::NOT64r, X86::RAX,
10665                                                X86::GR64RegisterClass);
10666   case X86::ATOMOR64:
10667     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10668                                                X86::OR64ri32, X86::MOV64rm,
10669                                                X86::LCMPXCHG64,
10670                                                X86::NOT64r, X86::RAX,
10671                                                X86::GR64RegisterClass);
10672   case X86::ATOMXOR64:
10673     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10674                                                X86::XOR64ri32, X86::MOV64rm,
10675                                                X86::LCMPXCHG64,
10676                                                X86::NOT64r, X86::RAX,
10677                                                X86::GR64RegisterClass);
10678   case X86::ATOMNAND64:
10679     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10680                                                X86::AND64ri32, X86::MOV64rm,
10681                                                X86::LCMPXCHG64,
10682                                                X86::NOT64r, X86::RAX,
10683                                                X86::GR64RegisterClass, true);
10684   case X86::ATOMMIN64:
10685     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10686   case X86::ATOMMAX64:
10687     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10688   case X86::ATOMUMIN64:
10689     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10690   case X86::ATOMUMAX64:
10691     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10692
10693   // This group does 64-bit operations on a 32-bit host.
10694   case X86::ATOMAND6432:
10695     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10696                                                X86::AND32rr, X86::AND32rr,
10697                                                X86::AND32ri, X86::AND32ri,
10698                                                false);
10699   case X86::ATOMOR6432:
10700     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10701                                                X86::OR32rr, X86::OR32rr,
10702                                                X86::OR32ri, X86::OR32ri,
10703                                                false);
10704   case X86::ATOMXOR6432:
10705     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10706                                                X86::XOR32rr, X86::XOR32rr,
10707                                                X86::XOR32ri, X86::XOR32ri,
10708                                                false);
10709   case X86::ATOMNAND6432:
10710     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10711                                                X86::AND32rr, X86::AND32rr,
10712                                                X86::AND32ri, X86::AND32ri,
10713                                                true);
10714   case X86::ATOMADD6432:
10715     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10716                                                X86::ADD32rr, X86::ADC32rr,
10717                                                X86::ADD32ri, X86::ADC32ri,
10718                                                false);
10719   case X86::ATOMSUB6432:
10720     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10721                                                X86::SUB32rr, X86::SBB32rr,
10722                                                X86::SUB32ri, X86::SBB32ri,
10723                                                false);
10724   case X86::ATOMSWAP6432:
10725     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10726                                                X86::MOV32rr, X86::MOV32rr,
10727                                                X86::MOV32ri, X86::MOV32ri,
10728                                                false);
10729   case X86::VASTART_SAVE_XMM_REGS:
10730     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10731
10732   case X86::VAARG_64:
10733     return EmitVAARG64WithCustomInserter(MI, BB);
10734   }
10735 }
10736
10737 //===----------------------------------------------------------------------===//
10738 //                           X86 Optimization Hooks
10739 //===----------------------------------------------------------------------===//
10740
10741 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10742                                                        const APInt &Mask,
10743                                                        APInt &KnownZero,
10744                                                        APInt &KnownOne,
10745                                                        const SelectionDAG &DAG,
10746                                                        unsigned Depth) const {
10747   unsigned Opc = Op.getOpcode();
10748   assert((Opc >= ISD::BUILTIN_OP_END ||
10749           Opc == ISD::INTRINSIC_WO_CHAIN ||
10750           Opc == ISD::INTRINSIC_W_CHAIN ||
10751           Opc == ISD::INTRINSIC_VOID) &&
10752          "Should use MaskedValueIsZero if you don't know whether Op"
10753          " is a target node!");
10754
10755   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10756   switch (Opc) {
10757   default: break;
10758   case X86ISD::ADD:
10759   case X86ISD::SUB:
10760   case X86ISD::ADC:
10761   case X86ISD::SBB:
10762   case X86ISD::SMUL:
10763   case X86ISD::UMUL:
10764   case X86ISD::INC:
10765   case X86ISD::DEC:
10766   case X86ISD::OR:
10767   case X86ISD::XOR:
10768   case X86ISD::AND:
10769     // These nodes' second result is a boolean.
10770     if (Op.getResNo() == 0)
10771       break;
10772     // Fallthrough
10773   case X86ISD::SETCC:
10774     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10775                                        Mask.getBitWidth() - 1);
10776     break;
10777   }
10778 }
10779
10780 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10781                                                          unsigned Depth) const {
10782   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10783   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10784     return Op.getValueType().getScalarType().getSizeInBits();
10785
10786   // Fallback case.
10787   return 1;
10788 }
10789
10790 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10791 /// node is a GlobalAddress + offset.
10792 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10793                                        const GlobalValue* &GA,
10794                                        int64_t &Offset) const {
10795   if (N->getOpcode() == X86ISD::Wrapper) {
10796     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10797       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10798       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10799       return true;
10800     }
10801   }
10802   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10803 }
10804
10805 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10806 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10807 /// if the load addresses are consecutive, non-overlapping, and in the right
10808 /// order.
10809 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10810                                      TargetLowering::DAGCombinerInfo &DCI) {
10811   DebugLoc dl = N->getDebugLoc();
10812   EVT VT = N->getValueType(0);
10813
10814   if (VT.getSizeInBits() != 128)
10815     return SDValue();
10816
10817   // Don't create instructions with illegal types after legalize types has run.
10818   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10819   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
10820     return SDValue();
10821
10822   SmallVector<SDValue, 16> Elts;
10823   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10824     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10825
10826   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10827 }
10828
10829 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10830 /// generation and convert it from being a bunch of shuffles and extracts
10831 /// to a simple store and scalar loads to extract the elements.
10832 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10833                                                 const TargetLowering &TLI) {
10834   SDValue InputVector = N->getOperand(0);
10835
10836   // Only operate on vectors of 4 elements, where the alternative shuffling
10837   // gets to be more expensive.
10838   if (InputVector.getValueType() != MVT::v4i32)
10839     return SDValue();
10840
10841   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10842   // single use which is a sign-extend or zero-extend, and all elements are
10843   // used.
10844   SmallVector<SDNode *, 4> Uses;
10845   unsigned ExtractedElements = 0;
10846   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10847        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10848     if (UI.getUse().getResNo() != InputVector.getResNo())
10849       return SDValue();
10850
10851     SDNode *Extract = *UI;
10852     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10853       return SDValue();
10854
10855     if (Extract->getValueType(0) != MVT::i32)
10856       return SDValue();
10857     if (!Extract->hasOneUse())
10858       return SDValue();
10859     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10860         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10861       return SDValue();
10862     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10863       return SDValue();
10864
10865     // Record which element was extracted.
10866     ExtractedElements |=
10867       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10868
10869     Uses.push_back(Extract);
10870   }
10871
10872   // If not all the elements were used, this may not be worthwhile.
10873   if (ExtractedElements != 15)
10874     return SDValue();
10875
10876   // Ok, we've now decided to do the transformation.
10877   DebugLoc dl = InputVector.getDebugLoc();
10878
10879   // Store the value to a temporary stack slot.
10880   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10881   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10882                             MachinePointerInfo(), false, false, 0);
10883
10884   // Replace each use (extract) with a load of the appropriate element.
10885   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10886        UE = Uses.end(); UI != UE; ++UI) {
10887     SDNode *Extract = *UI;
10888
10889     // Compute the element's address.
10890     SDValue Idx = Extract->getOperand(1);
10891     unsigned EltSize =
10892         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10893     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10894     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10895
10896     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10897                                      StackPtr, OffsetVal);
10898
10899     // Load the scalar.
10900     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10901                                      ScalarAddr, MachinePointerInfo(),
10902                                      false, false, 0);
10903
10904     // Replace the exact with the load.
10905     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10906   }
10907
10908   // The replacement was made in place; don't return anything.
10909   return SDValue();
10910 }
10911
10912 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10913 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10914                                     const X86Subtarget *Subtarget) {
10915   DebugLoc DL = N->getDebugLoc();
10916   SDValue Cond = N->getOperand(0);
10917   // Get the LHS/RHS of the select.
10918   SDValue LHS = N->getOperand(1);
10919   SDValue RHS = N->getOperand(2);
10920
10921   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10922   // instructions match the semantics of the common C idiom x<y?x:y but not
10923   // x<=y?x:y, because of how they handle negative zero (which can be
10924   // ignored in unsafe-math mode).
10925   if (Subtarget->hasSSE2() &&
10926       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10927       Cond.getOpcode() == ISD::SETCC) {
10928     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10929
10930     unsigned Opcode = 0;
10931     // Check for x CC y ? x : y.
10932     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10933         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10934       switch (CC) {
10935       default: break;
10936       case ISD::SETULT:
10937         // Converting this to a min would handle NaNs incorrectly, and swapping
10938         // the operands would cause it to handle comparisons between positive
10939         // and negative zero incorrectly.
10940         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10941           if (!UnsafeFPMath &&
10942               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10943             break;
10944           std::swap(LHS, RHS);
10945         }
10946         Opcode = X86ISD::FMIN;
10947         break;
10948       case ISD::SETOLE:
10949         // Converting this to a min would handle comparisons between positive
10950         // and negative zero incorrectly.
10951         if (!UnsafeFPMath &&
10952             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10953           break;
10954         Opcode = X86ISD::FMIN;
10955         break;
10956       case ISD::SETULE:
10957         // Converting this to a min would handle both negative zeros and NaNs
10958         // incorrectly, but we can swap the operands to fix both.
10959         std::swap(LHS, RHS);
10960       case ISD::SETOLT:
10961       case ISD::SETLT:
10962       case ISD::SETLE:
10963         Opcode = X86ISD::FMIN;
10964         break;
10965
10966       case ISD::SETOGE:
10967         // Converting this to a max would handle comparisons between positive
10968         // and negative zero incorrectly.
10969         if (!UnsafeFPMath &&
10970             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10971           break;
10972         Opcode = X86ISD::FMAX;
10973         break;
10974       case ISD::SETUGT:
10975         // Converting this to a max would handle NaNs incorrectly, and swapping
10976         // the operands would cause it to handle comparisons between positive
10977         // and negative zero incorrectly.
10978         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10979           if (!UnsafeFPMath &&
10980               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10981             break;
10982           std::swap(LHS, RHS);
10983         }
10984         Opcode = X86ISD::FMAX;
10985         break;
10986       case ISD::SETUGE:
10987         // Converting this to a max would handle both negative zeros and NaNs
10988         // incorrectly, but we can swap the operands to fix both.
10989         std::swap(LHS, RHS);
10990       case ISD::SETOGT:
10991       case ISD::SETGT:
10992       case ISD::SETGE:
10993         Opcode = X86ISD::FMAX;
10994         break;
10995       }
10996     // Check for x CC y ? y : x -- a min/max with reversed arms.
10997     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10998                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10999       switch (CC) {
11000       default: break;
11001       case ISD::SETOGE:
11002         // Converting this to a min would handle comparisons between positive
11003         // and negative zero incorrectly, and swapping the operands would
11004         // cause it to handle NaNs incorrectly.
11005         if (!UnsafeFPMath &&
11006             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11007           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11008             break;
11009           std::swap(LHS, RHS);
11010         }
11011         Opcode = X86ISD::FMIN;
11012         break;
11013       case ISD::SETUGT:
11014         // Converting this to a min would handle NaNs incorrectly.
11015         if (!UnsafeFPMath &&
11016             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11017           break;
11018         Opcode = X86ISD::FMIN;
11019         break;
11020       case ISD::SETUGE:
11021         // Converting this to a min would handle both negative zeros and NaNs
11022         // incorrectly, but we can swap the operands to fix both.
11023         std::swap(LHS, RHS);
11024       case ISD::SETOGT:
11025       case ISD::SETGT:
11026       case ISD::SETGE:
11027         Opcode = X86ISD::FMIN;
11028         break;
11029
11030       case ISD::SETULT:
11031         // Converting this to a max would handle NaNs incorrectly.
11032         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11033           break;
11034         Opcode = X86ISD::FMAX;
11035         break;
11036       case ISD::SETOLE:
11037         // Converting this to a max would handle comparisons between positive
11038         // and negative zero incorrectly, and swapping the operands would
11039         // cause it to handle NaNs incorrectly.
11040         if (!UnsafeFPMath &&
11041             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11042           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11043             break;
11044           std::swap(LHS, RHS);
11045         }
11046         Opcode = X86ISD::FMAX;
11047         break;
11048       case ISD::SETULE:
11049         // Converting this to a max would handle both negative zeros and NaNs
11050         // incorrectly, but we can swap the operands to fix both.
11051         std::swap(LHS, RHS);
11052       case ISD::SETOLT:
11053       case ISD::SETLT:
11054       case ISD::SETLE:
11055         Opcode = X86ISD::FMAX;
11056         break;
11057       }
11058     }
11059
11060     if (Opcode)
11061       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11062   }
11063
11064   // If this is a select between two integer constants, try to do some
11065   // optimizations.
11066   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11067     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11068       // Don't do this for crazy integer types.
11069       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11070         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11071         // so that TrueC (the true value) is larger than FalseC.
11072         bool NeedsCondInvert = false;
11073
11074         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11075             // Efficiently invertible.
11076             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11077              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11078               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11079           NeedsCondInvert = true;
11080           std::swap(TrueC, FalseC);
11081         }
11082
11083         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11084         if (FalseC->getAPIntValue() == 0 &&
11085             TrueC->getAPIntValue().isPowerOf2()) {
11086           if (NeedsCondInvert) // Invert the condition if needed.
11087             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11088                                DAG.getConstant(1, Cond.getValueType()));
11089
11090           // Zero extend the condition if needed.
11091           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11092
11093           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11094           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11095                              DAG.getConstant(ShAmt, MVT::i8));
11096         }
11097
11098         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11099         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11100           if (NeedsCondInvert) // Invert the condition if needed.
11101             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11102                                DAG.getConstant(1, Cond.getValueType()));
11103
11104           // Zero extend the condition if needed.
11105           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11106                              FalseC->getValueType(0), Cond);
11107           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11108                              SDValue(FalseC, 0));
11109         }
11110
11111         // Optimize cases that will turn into an LEA instruction.  This requires
11112         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11113         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11114           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11115           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11116
11117           bool isFastMultiplier = false;
11118           if (Diff < 10) {
11119             switch ((unsigned char)Diff) {
11120               default: break;
11121               case 1:  // result = add base, cond
11122               case 2:  // result = lea base(    , cond*2)
11123               case 3:  // result = lea base(cond, cond*2)
11124               case 4:  // result = lea base(    , cond*4)
11125               case 5:  // result = lea base(cond, cond*4)
11126               case 8:  // result = lea base(    , cond*8)
11127               case 9:  // result = lea base(cond, cond*8)
11128                 isFastMultiplier = true;
11129                 break;
11130             }
11131           }
11132
11133           if (isFastMultiplier) {
11134             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11135             if (NeedsCondInvert) // Invert the condition if needed.
11136               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11137                                  DAG.getConstant(1, Cond.getValueType()));
11138
11139             // Zero extend the condition if needed.
11140             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11141                                Cond);
11142             // Scale the condition by the difference.
11143             if (Diff != 1)
11144               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11145                                  DAG.getConstant(Diff, Cond.getValueType()));
11146
11147             // Add the base if non-zero.
11148             if (FalseC->getAPIntValue() != 0)
11149               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11150                                  SDValue(FalseC, 0));
11151             return Cond;
11152           }
11153         }
11154       }
11155   }
11156
11157   return SDValue();
11158 }
11159
11160 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11161 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11162                                   TargetLowering::DAGCombinerInfo &DCI) {
11163   DebugLoc DL = N->getDebugLoc();
11164
11165   // If the flag operand isn't dead, don't touch this CMOV.
11166   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11167     return SDValue();
11168
11169   // If this is a select between two integer constants, try to do some
11170   // optimizations.  Note that the operands are ordered the opposite of SELECT
11171   // operands.
11172   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
11173     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
11174       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11175       // larger than FalseC (the false value).
11176       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11177
11178       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11179         CC = X86::GetOppositeBranchCondition(CC);
11180         std::swap(TrueC, FalseC);
11181       }
11182
11183       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11184       // This is efficient for any integer data type (including i8/i16) and
11185       // shift amount.
11186       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11187         SDValue Cond = N->getOperand(3);
11188         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11189                            DAG.getConstant(CC, MVT::i8), Cond);
11190
11191         // Zero extend the condition if needed.
11192         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11193
11194         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11195         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11196                            DAG.getConstant(ShAmt, MVT::i8));
11197         if (N->getNumValues() == 2)  // Dead flag value?
11198           return DCI.CombineTo(N, Cond, SDValue());
11199         return Cond;
11200       }
11201
11202       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11203       // for any integer data type, including i8/i16.
11204       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11205         SDValue Cond = N->getOperand(3);
11206         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11207                            DAG.getConstant(CC, MVT::i8), Cond);
11208
11209         // Zero extend the condition if needed.
11210         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11211                            FalseC->getValueType(0), Cond);
11212         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11213                            SDValue(FalseC, 0));
11214
11215         if (N->getNumValues() == 2)  // Dead flag value?
11216           return DCI.CombineTo(N, Cond, SDValue());
11217         return Cond;
11218       }
11219
11220       // Optimize cases that will turn into an LEA instruction.  This requires
11221       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11222       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11223         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11224         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11225
11226         bool isFastMultiplier = false;
11227         if (Diff < 10) {
11228           switch ((unsigned char)Diff) {
11229           default: break;
11230           case 1:  // result = add base, cond
11231           case 2:  // result = lea base(    , cond*2)
11232           case 3:  // result = lea base(cond, cond*2)
11233           case 4:  // result = lea base(    , cond*4)
11234           case 5:  // result = lea base(cond, cond*4)
11235           case 8:  // result = lea base(    , cond*8)
11236           case 9:  // result = lea base(cond, cond*8)
11237             isFastMultiplier = true;
11238             break;
11239           }
11240         }
11241
11242         if (isFastMultiplier) {
11243           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11244           SDValue Cond = N->getOperand(3);
11245           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11246                              DAG.getConstant(CC, MVT::i8), Cond);
11247           // Zero extend the condition if needed.
11248           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11249                              Cond);
11250           // Scale the condition by the difference.
11251           if (Diff != 1)
11252             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11253                                DAG.getConstant(Diff, Cond.getValueType()));
11254
11255           // Add the base if non-zero.
11256           if (FalseC->getAPIntValue() != 0)
11257             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11258                                SDValue(FalseC, 0));
11259           if (N->getNumValues() == 2)  // Dead flag value?
11260             return DCI.CombineTo(N, Cond, SDValue());
11261           return Cond;
11262         }
11263       }
11264     }
11265   }
11266   return SDValue();
11267 }
11268
11269
11270 /// PerformMulCombine - Optimize a single multiply with constant into two
11271 /// in order to implement it with two cheaper instructions, e.g.
11272 /// LEA + SHL, LEA + LEA.
11273 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11274                                  TargetLowering::DAGCombinerInfo &DCI) {
11275   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11276     return SDValue();
11277
11278   EVT VT = N->getValueType(0);
11279   if (VT != MVT::i64)
11280     return SDValue();
11281
11282   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
11283   if (!C)
11284     return SDValue();
11285   uint64_t MulAmt = C->getZExtValue();
11286   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
11287     return SDValue();
11288
11289   uint64_t MulAmt1 = 0;
11290   uint64_t MulAmt2 = 0;
11291   if ((MulAmt % 9) == 0) {
11292     MulAmt1 = 9;
11293     MulAmt2 = MulAmt / 9;
11294   } else if ((MulAmt % 5) == 0) {
11295     MulAmt1 = 5;
11296     MulAmt2 = MulAmt / 5;
11297   } else if ((MulAmt % 3) == 0) {
11298     MulAmt1 = 3;
11299     MulAmt2 = MulAmt / 3;
11300   }
11301   if (MulAmt2 &&
11302       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
11303     DebugLoc DL = N->getDebugLoc();
11304
11305     if (isPowerOf2_64(MulAmt2) &&
11306         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
11307       // If second multiplifer is pow2, issue it first. We want the multiply by
11308       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
11309       // is an add.
11310       std::swap(MulAmt1, MulAmt2);
11311
11312     SDValue NewMul;
11313     if (isPowerOf2_64(MulAmt1))
11314       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
11315                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
11316     else
11317       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
11318                            DAG.getConstant(MulAmt1, VT));
11319
11320     if (isPowerOf2_64(MulAmt2))
11321       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
11322                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
11323     else
11324       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
11325                            DAG.getConstant(MulAmt2, VT));
11326
11327     // Do not add new nodes to DAG combiner worklist.
11328     DCI.CombineTo(N, NewMul, false);
11329   }
11330   return SDValue();
11331 }
11332
11333 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
11334   SDValue N0 = N->getOperand(0);
11335   SDValue N1 = N->getOperand(1);
11336   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
11337   EVT VT = N0.getValueType();
11338
11339   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
11340   // since the result of setcc_c is all zero's or all ones.
11341   if (N1C && N0.getOpcode() == ISD::AND &&
11342       N0.getOperand(1).getOpcode() == ISD::Constant) {
11343     SDValue N00 = N0.getOperand(0);
11344     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
11345         ((N00.getOpcode() == ISD::ANY_EXTEND ||
11346           N00.getOpcode() == ISD::ZERO_EXTEND) &&
11347          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
11348       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
11349       APInt ShAmt = N1C->getAPIntValue();
11350       Mask = Mask.shl(ShAmt);
11351       if (Mask != 0)
11352         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
11353                            N00, DAG.getConstant(Mask, VT));
11354     }
11355   }
11356
11357   return SDValue();
11358 }
11359
11360 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
11361 ///                       when possible.
11362 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
11363                                    const X86Subtarget *Subtarget) {
11364   EVT VT = N->getValueType(0);
11365   if (!VT.isVector() && VT.isInteger() &&
11366       N->getOpcode() == ISD::SHL)
11367     return PerformSHLCombine(N, DAG);
11368
11369   // On X86 with SSE2 support, we can transform this to a vector shift if
11370   // all elements are shifted by the same amount.  We can't do this in legalize
11371   // because the a constant vector is typically transformed to a constant pool
11372   // so we have no knowledge of the shift amount.
11373   if (!Subtarget->hasSSE2())
11374     return SDValue();
11375
11376   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
11377     return SDValue();
11378
11379   SDValue ShAmtOp = N->getOperand(1);
11380   EVT EltVT = VT.getVectorElementType();
11381   DebugLoc DL = N->getDebugLoc();
11382   SDValue BaseShAmt = SDValue();
11383   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
11384     unsigned NumElts = VT.getVectorNumElements();
11385     unsigned i = 0;
11386     for (; i != NumElts; ++i) {
11387       SDValue Arg = ShAmtOp.getOperand(i);
11388       if (Arg.getOpcode() == ISD::UNDEF) continue;
11389       BaseShAmt = Arg;
11390       break;
11391     }
11392     for (; i != NumElts; ++i) {
11393       SDValue Arg = ShAmtOp.getOperand(i);
11394       if (Arg.getOpcode() == ISD::UNDEF) continue;
11395       if (Arg != BaseShAmt) {
11396         return SDValue();
11397       }
11398     }
11399   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
11400              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
11401     SDValue InVec = ShAmtOp.getOperand(0);
11402     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
11403       unsigned NumElts = InVec.getValueType().getVectorNumElements();
11404       unsigned i = 0;
11405       for (; i != NumElts; ++i) {
11406         SDValue Arg = InVec.getOperand(i);
11407         if (Arg.getOpcode() == ISD::UNDEF) continue;
11408         BaseShAmt = Arg;
11409         break;
11410       }
11411     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
11412        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
11413          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
11414          if (C->getZExtValue() == SplatIdx)
11415            BaseShAmt = InVec.getOperand(1);
11416        }
11417     }
11418     if (BaseShAmt.getNode() == 0)
11419       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
11420                               DAG.getIntPtrConstant(0));
11421   } else
11422     return SDValue();
11423
11424   // The shift amount is an i32.
11425   if (EltVT.bitsGT(MVT::i32))
11426     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
11427   else if (EltVT.bitsLT(MVT::i32))
11428     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
11429
11430   // The shift amount is identical so we can do a vector shift.
11431   SDValue  ValOp = N->getOperand(0);
11432   switch (N->getOpcode()) {
11433   default:
11434     llvm_unreachable("Unknown shift opcode!");
11435     break;
11436   case ISD::SHL:
11437     if (VT == MVT::v2i64)
11438       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11439                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
11440                          ValOp, BaseShAmt);
11441     if (VT == MVT::v4i32)
11442       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11443                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
11444                          ValOp, BaseShAmt);
11445     if (VT == MVT::v8i16)
11446       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11447                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
11448                          ValOp, BaseShAmt);
11449     break;
11450   case ISD::SRA:
11451     if (VT == MVT::v4i32)
11452       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11453                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
11454                          ValOp, BaseShAmt);
11455     if (VT == MVT::v8i16)
11456       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11457                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
11458                          ValOp, BaseShAmt);
11459     break;
11460   case ISD::SRL:
11461     if (VT == MVT::v2i64)
11462       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11463                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
11464                          ValOp, BaseShAmt);
11465     if (VT == MVT::v4i32)
11466       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11467                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
11468                          ValOp, BaseShAmt);
11469     if (VT ==  MVT::v8i16)
11470       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11471                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
11472                          ValOp, BaseShAmt);
11473     break;
11474   }
11475   return SDValue();
11476 }
11477
11478
11479 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
11480                                  TargetLowering::DAGCombinerInfo &DCI,
11481                                  const X86Subtarget *Subtarget) {
11482   if (DCI.isBeforeLegalizeOps())
11483     return SDValue();
11484
11485   // Want to form PANDN nodes, in the hopes of then easily combining them with
11486   // OR and AND nodes to form PBLEND/PSIGN.
11487   EVT VT = N->getValueType(0);
11488   if (VT != MVT::v2i64)
11489     return SDValue();
11490
11491   SDValue N0 = N->getOperand(0);
11492   SDValue N1 = N->getOperand(1);
11493   DebugLoc DL = N->getDebugLoc();
11494
11495   // Check LHS for vnot
11496   if (N0.getOpcode() == ISD::XOR &&
11497       ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
11498     return DAG.getNode(X86ISD::PANDN, DL, VT, N0.getOperand(0), N1);
11499
11500   // Check RHS for vnot
11501   if (N1.getOpcode() == ISD::XOR &&
11502       ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
11503     return DAG.getNode(X86ISD::PANDN, DL, VT, N1.getOperand(0), N0);
11504
11505   return SDValue();
11506 }
11507
11508 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
11509                                 TargetLowering::DAGCombinerInfo &DCI,
11510                                 const X86Subtarget *Subtarget) {
11511   if (DCI.isBeforeLegalizeOps())
11512     return SDValue();
11513
11514   EVT VT = N->getValueType(0);
11515   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
11516     return SDValue();
11517
11518   SDValue N0 = N->getOperand(0);
11519   SDValue N1 = N->getOperand(1);
11520
11521   // look for psign/blend
11522   if (Subtarget->hasSSSE3()) {
11523     if (VT == MVT::v2i64) {
11524       // Canonicalize pandn to RHS
11525       if (N0.getOpcode() == X86ISD::PANDN)
11526         std::swap(N0, N1);
11527       // or (and (m, x), (pandn m, y))
11528       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::PANDN) {
11529         SDValue Mask = N1.getOperand(0);
11530         SDValue X    = N1.getOperand(1);
11531         SDValue Y;
11532         if (N0.getOperand(0) == Mask)
11533           Y = N0.getOperand(1);
11534         if (N0.getOperand(1) == Mask)
11535           Y = N0.getOperand(0);
11536
11537         // Check to see if the mask appeared in both the AND and PANDN and
11538         if (!Y.getNode())
11539           return SDValue();
11540
11541         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
11542         if (Mask.getOpcode() != ISD::BITCAST ||
11543             X.getOpcode() != ISD::BITCAST ||
11544             Y.getOpcode() != ISD::BITCAST)
11545           return SDValue();
11546
11547         // Look through mask bitcast.
11548         Mask = Mask.getOperand(0);
11549         EVT MaskVT = Mask.getValueType();
11550
11551         // Validate that the Mask operand is a vector sra node.  The sra node
11552         // will be an intrinsic.
11553         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
11554           return SDValue();
11555
11556         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
11557         // there is no psrai.b
11558         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
11559         case Intrinsic::x86_sse2_psrai_w:
11560         case Intrinsic::x86_sse2_psrai_d:
11561           break;
11562         default: return SDValue();
11563         }
11564
11565         // Check that the SRA is all signbits.
11566         SDValue SraC = Mask.getOperand(2);
11567         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
11568         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
11569         if ((SraAmt + 1) != EltBits)
11570           return SDValue();
11571
11572         DebugLoc DL = N->getDebugLoc();
11573
11574         // Now we know we at least have a plendvb with the mask val.  See if
11575         // we can form a psignb/w/d.
11576         // psign = x.type == y.type == mask.type && y = sub(0, x);
11577         X = X.getOperand(0);
11578         Y = Y.getOperand(0);
11579         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
11580             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
11581             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
11582           unsigned Opc = 0;
11583           switch (EltBits) {
11584           case 8: Opc = X86ISD::PSIGNB; break;
11585           case 16: Opc = X86ISD::PSIGNW; break;
11586           case 32: Opc = X86ISD::PSIGND; break;
11587           default: break;
11588           }
11589           if (Opc) {
11590             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
11591             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
11592           }
11593         }
11594         // PBLENDVB only available on SSE 4.1
11595         if (!Subtarget->hasSSE41())
11596           return SDValue();
11597
11598         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
11599         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
11600         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
11601         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
11602         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
11603       }
11604     }
11605   }
11606
11607   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
11608   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
11609     std::swap(N0, N1);
11610   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
11611     return SDValue();
11612   if (!N0.hasOneUse() || !N1.hasOneUse())
11613     return SDValue();
11614
11615   SDValue ShAmt0 = N0.getOperand(1);
11616   if (ShAmt0.getValueType() != MVT::i8)
11617     return SDValue();
11618   SDValue ShAmt1 = N1.getOperand(1);
11619   if (ShAmt1.getValueType() != MVT::i8)
11620     return SDValue();
11621   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
11622     ShAmt0 = ShAmt0.getOperand(0);
11623   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11624     ShAmt1 = ShAmt1.getOperand(0);
11625
11626   DebugLoc DL = N->getDebugLoc();
11627   unsigned Opc = X86ISD::SHLD;
11628   SDValue Op0 = N0.getOperand(0);
11629   SDValue Op1 = N1.getOperand(0);
11630   if (ShAmt0.getOpcode() == ISD::SUB) {
11631     Opc = X86ISD::SHRD;
11632     std::swap(Op0, Op1);
11633     std::swap(ShAmt0, ShAmt1);
11634   }
11635
11636   unsigned Bits = VT.getSizeInBits();
11637   if (ShAmt1.getOpcode() == ISD::SUB) {
11638     SDValue Sum = ShAmt1.getOperand(0);
11639     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11640       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11641       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11642         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11643       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11644         return DAG.getNode(Opc, DL, VT,
11645                            Op0, Op1,
11646                            DAG.getNode(ISD::TRUNCATE, DL,
11647                                        MVT::i8, ShAmt0));
11648     }
11649   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11650     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11651     if (ShAmt0C &&
11652         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11653       return DAG.getNode(Opc, DL, VT,
11654                          N0.getOperand(0), N1.getOperand(0),
11655                          DAG.getNode(ISD::TRUNCATE, DL,
11656                                        MVT::i8, ShAmt0));
11657   }
11658
11659   return SDValue();
11660 }
11661
11662 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11663 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11664                                    const X86Subtarget *Subtarget) {
11665   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11666   // the FP state in cases where an emms may be missing.
11667   // A preferable solution to the general problem is to figure out the right
11668   // places to insert EMMS.  This qualifies as a quick hack.
11669
11670   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11671   StoreSDNode *St = cast<StoreSDNode>(N);
11672   EVT VT = St->getValue().getValueType();
11673   if (VT.getSizeInBits() != 64)
11674     return SDValue();
11675
11676   const Function *F = DAG.getMachineFunction().getFunction();
11677   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11678   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11679     && Subtarget->hasSSE2();
11680   if ((VT.isVector() ||
11681        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11682       isa<LoadSDNode>(St->getValue()) &&
11683       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11684       St->getChain().hasOneUse() && !St->isVolatile()) {
11685     SDNode* LdVal = St->getValue().getNode();
11686     LoadSDNode *Ld = 0;
11687     int TokenFactorIndex = -1;
11688     SmallVector<SDValue, 8> Ops;
11689     SDNode* ChainVal = St->getChain().getNode();
11690     // Must be a store of a load.  We currently handle two cases:  the load
11691     // is a direct child, and it's under an intervening TokenFactor.  It is
11692     // possible to dig deeper under nested TokenFactors.
11693     if (ChainVal == LdVal)
11694       Ld = cast<LoadSDNode>(St->getChain());
11695     else if (St->getValue().hasOneUse() &&
11696              ChainVal->getOpcode() == ISD::TokenFactor) {
11697       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11698         if (ChainVal->getOperand(i).getNode() == LdVal) {
11699           TokenFactorIndex = i;
11700           Ld = cast<LoadSDNode>(St->getValue());
11701         } else
11702           Ops.push_back(ChainVal->getOperand(i));
11703       }
11704     }
11705
11706     if (!Ld || !ISD::isNormalLoad(Ld))
11707       return SDValue();
11708
11709     // If this is not the MMX case, i.e. we are just turning i64 load/store
11710     // into f64 load/store, avoid the transformation if there are multiple
11711     // uses of the loaded value.
11712     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11713       return SDValue();
11714
11715     DebugLoc LdDL = Ld->getDebugLoc();
11716     DebugLoc StDL = N->getDebugLoc();
11717     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11718     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11719     // pair instead.
11720     if (Subtarget->is64Bit() || F64IsLegal) {
11721       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11722       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11723                                   Ld->getPointerInfo(), Ld->isVolatile(),
11724                                   Ld->isNonTemporal(), Ld->getAlignment());
11725       SDValue NewChain = NewLd.getValue(1);
11726       if (TokenFactorIndex != -1) {
11727         Ops.push_back(NewChain);
11728         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11729                                Ops.size());
11730       }
11731       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11732                           St->getPointerInfo(),
11733                           St->isVolatile(), St->isNonTemporal(),
11734                           St->getAlignment());
11735     }
11736
11737     // Otherwise, lower to two pairs of 32-bit loads / stores.
11738     SDValue LoAddr = Ld->getBasePtr();
11739     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11740                                  DAG.getConstant(4, MVT::i32));
11741
11742     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11743                                Ld->getPointerInfo(),
11744                                Ld->isVolatile(), Ld->isNonTemporal(),
11745                                Ld->getAlignment());
11746     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11747                                Ld->getPointerInfo().getWithOffset(4),
11748                                Ld->isVolatile(), Ld->isNonTemporal(),
11749                                MinAlign(Ld->getAlignment(), 4));
11750
11751     SDValue NewChain = LoLd.getValue(1);
11752     if (TokenFactorIndex != -1) {
11753       Ops.push_back(LoLd);
11754       Ops.push_back(HiLd);
11755       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11756                              Ops.size());
11757     }
11758
11759     LoAddr = St->getBasePtr();
11760     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11761                          DAG.getConstant(4, MVT::i32));
11762
11763     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11764                                 St->getPointerInfo(),
11765                                 St->isVolatile(), St->isNonTemporal(),
11766                                 St->getAlignment());
11767     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11768                                 St->getPointerInfo().getWithOffset(4),
11769                                 St->isVolatile(),
11770                                 St->isNonTemporal(),
11771                                 MinAlign(St->getAlignment(), 4));
11772     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11773   }
11774   return SDValue();
11775 }
11776
11777 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11778 /// X86ISD::FXOR nodes.
11779 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11780   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11781   // F[X]OR(0.0, x) -> x
11782   // F[X]OR(x, 0.0) -> x
11783   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11784     if (C->getValueAPF().isPosZero())
11785       return N->getOperand(1);
11786   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11787     if (C->getValueAPF().isPosZero())
11788       return N->getOperand(0);
11789   return SDValue();
11790 }
11791
11792 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11793 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11794   // FAND(0.0, x) -> 0.0
11795   // FAND(x, 0.0) -> 0.0
11796   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11797     if (C->getValueAPF().isPosZero())
11798       return N->getOperand(0);
11799   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11800     if (C->getValueAPF().isPosZero())
11801       return N->getOperand(1);
11802   return SDValue();
11803 }
11804
11805 static SDValue PerformBTCombine(SDNode *N,
11806                                 SelectionDAG &DAG,
11807                                 TargetLowering::DAGCombinerInfo &DCI) {
11808   // BT ignores high bits in the bit index operand.
11809   SDValue Op1 = N->getOperand(1);
11810   if (Op1.hasOneUse()) {
11811     unsigned BitWidth = Op1.getValueSizeInBits();
11812     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11813     APInt KnownZero, KnownOne;
11814     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11815                                           !DCI.isBeforeLegalizeOps());
11816     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11817     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11818         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11819       DCI.CommitTargetLoweringOpt(TLO);
11820   }
11821   return SDValue();
11822 }
11823
11824 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11825   SDValue Op = N->getOperand(0);
11826   if (Op.getOpcode() == ISD::BITCAST)
11827     Op = Op.getOperand(0);
11828   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11829   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11830       VT.getVectorElementType().getSizeInBits() ==
11831       OpVT.getVectorElementType().getSizeInBits()) {
11832     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
11833   }
11834   return SDValue();
11835 }
11836
11837 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11838   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11839   //           (and (i32 x86isd::setcc_carry), 1)
11840   // This eliminates the zext. This transformation is necessary because
11841   // ISD::SETCC is always legalized to i8.
11842   DebugLoc dl = N->getDebugLoc();
11843   SDValue N0 = N->getOperand(0);
11844   EVT VT = N->getValueType(0);
11845   if (N0.getOpcode() == ISD::AND &&
11846       N0.hasOneUse() &&
11847       N0.getOperand(0).hasOneUse()) {
11848     SDValue N00 = N0.getOperand(0);
11849     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11850       return SDValue();
11851     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11852     if (!C || C->getZExtValue() != 1)
11853       return SDValue();
11854     return DAG.getNode(ISD::AND, dl, VT,
11855                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11856                                    N00.getOperand(0), N00.getOperand(1)),
11857                        DAG.getConstant(1, VT));
11858   }
11859
11860   return SDValue();
11861 }
11862
11863 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
11864 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
11865   unsigned X86CC = N->getConstantOperandVal(0);
11866   SDValue EFLAG = N->getOperand(1);
11867   DebugLoc DL = N->getDebugLoc();
11868
11869   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
11870   // a zext and produces an all-ones bit which is more useful than 0/1 in some
11871   // cases.
11872   if (X86CC == X86::COND_B)
11873     return DAG.getNode(ISD::AND, DL, MVT::i8,
11874                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
11875                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
11876                        DAG.getConstant(1, MVT::i8));
11877
11878   return SDValue();
11879 }
11880
11881 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
11882 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
11883                                  X86TargetLowering::DAGCombinerInfo &DCI) {
11884   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
11885   // the result is either zero or one (depending on the input carry bit).
11886   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
11887   if (X86::isZeroNode(N->getOperand(0)) &&
11888       X86::isZeroNode(N->getOperand(1)) &&
11889       // We don't have a good way to replace an EFLAGS use, so only do this when
11890       // dead right now.
11891       SDValue(N, 1).use_empty()) {
11892     DebugLoc DL = N->getDebugLoc();
11893     EVT VT = N->getValueType(0);
11894     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
11895     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
11896                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
11897                                            DAG.getConstant(X86::COND_B,MVT::i8),
11898                                            N->getOperand(2)),
11899                                DAG.getConstant(1, VT));
11900     return DCI.CombineTo(N, Res1, CarryOut);
11901   }
11902
11903   return SDValue();
11904 }
11905
11906 // fold (add Y, (sete  X, 0)) -> adc  0, Y
11907 //      (add Y, (setne X, 0)) -> sbb -1, Y
11908 //      (sub (sete  X, 0), Y) -> sbb  0, Y
11909 //      (sub (setne X, 0), Y) -> adc -1, Y
11910 static SDValue OptimizeConditonalInDecrement(SDNode *N, SelectionDAG &DAG) {
11911   DebugLoc DL = N->getDebugLoc();
11912
11913   // Look through ZExts.
11914   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
11915   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
11916     return SDValue();
11917
11918   SDValue SetCC = Ext.getOperand(0);
11919   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
11920     return SDValue();
11921
11922   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
11923   if (CC != X86::COND_E && CC != X86::COND_NE)
11924     return SDValue();
11925
11926   SDValue Cmp = SetCC.getOperand(1);
11927   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
11928       !X86::isZeroNode(Cmp.getOperand(1)) ||
11929       !Cmp.getOperand(0).getValueType().isInteger())
11930     return SDValue();
11931
11932   SDValue CmpOp0 = Cmp.getOperand(0);
11933   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
11934                                DAG.getConstant(1, CmpOp0.getValueType()));
11935
11936   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
11937   if (CC == X86::COND_NE)
11938     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
11939                        DL, OtherVal.getValueType(), OtherVal,
11940                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
11941   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
11942                      DL, OtherVal.getValueType(), OtherVal,
11943                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
11944 }
11945
11946 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11947                                              DAGCombinerInfo &DCI) const {
11948   SelectionDAG &DAG = DCI.DAG;
11949   switch (N->getOpcode()) {
11950   default: break;
11951   case ISD::EXTRACT_VECTOR_ELT:
11952     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11953   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11954   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11955   case ISD::ADD:
11956   case ISD::SUB:            return OptimizeConditonalInDecrement(N, DAG);
11957   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
11958   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11959   case ISD::SHL:
11960   case ISD::SRA:
11961   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11962   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
11963   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11964   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11965   case X86ISD::FXOR:
11966   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11967   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11968   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11969   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11970   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11971   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
11972   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11973   case X86ISD::SHUFPD:
11974   case X86ISD::PALIGN:
11975   case X86ISD::PUNPCKHBW:
11976   case X86ISD::PUNPCKHWD:
11977   case X86ISD::PUNPCKHDQ:
11978   case X86ISD::PUNPCKHQDQ:
11979   case X86ISD::UNPCKHPS:
11980   case X86ISD::UNPCKHPD:
11981   case X86ISD::PUNPCKLBW:
11982   case X86ISD::PUNPCKLWD:
11983   case X86ISD::PUNPCKLDQ:
11984   case X86ISD::PUNPCKLQDQ:
11985   case X86ISD::UNPCKLPS:
11986   case X86ISD::UNPCKLPD:
11987   case X86ISD::MOVHLPS:
11988   case X86ISD::MOVLHPS:
11989   case X86ISD::PSHUFD:
11990   case X86ISD::PSHUFHW:
11991   case X86ISD::PSHUFLW:
11992   case X86ISD::MOVSS:
11993   case X86ISD::MOVSD:
11994   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
11995   }
11996
11997   return SDValue();
11998 }
11999
12000 /// isTypeDesirableForOp - Return true if the target has native support for
12001 /// the specified value type and it is 'desirable' to use the type for the
12002 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12003 /// instruction encodings are longer and some i16 instructions are slow.
12004 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12005   if (!isTypeLegal(VT))
12006     return false;
12007   if (VT != MVT::i16)
12008     return true;
12009
12010   switch (Opc) {
12011   default:
12012     return true;
12013   case ISD::LOAD:
12014   case ISD::SIGN_EXTEND:
12015   case ISD::ZERO_EXTEND:
12016   case ISD::ANY_EXTEND:
12017   case ISD::SHL:
12018   case ISD::SRL:
12019   case ISD::SUB:
12020   case ISD::ADD:
12021   case ISD::MUL:
12022   case ISD::AND:
12023   case ISD::OR:
12024   case ISD::XOR:
12025     return false;
12026   }
12027 }
12028
12029 /// IsDesirableToPromoteOp - This method query the target whether it is
12030 /// beneficial for dag combiner to promote the specified node. If true, it
12031 /// should return the desired promotion type by reference.
12032 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12033   EVT VT = Op.getValueType();
12034   if (VT != MVT::i16)
12035     return false;
12036
12037   bool Promote = false;
12038   bool Commute = false;
12039   switch (Op.getOpcode()) {
12040   default: break;
12041   case ISD::LOAD: {
12042     LoadSDNode *LD = cast<LoadSDNode>(Op);
12043     // If the non-extending load has a single use and it's not live out, then it
12044     // might be folded.
12045     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12046                                                      Op.hasOneUse()*/) {
12047       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12048              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12049         // The only case where we'd want to promote LOAD (rather then it being
12050         // promoted as an operand is when it's only use is liveout.
12051         if (UI->getOpcode() != ISD::CopyToReg)
12052           return false;
12053       }
12054     }
12055     Promote = true;
12056     break;
12057   }
12058   case ISD::SIGN_EXTEND:
12059   case ISD::ZERO_EXTEND:
12060   case ISD::ANY_EXTEND:
12061     Promote = true;
12062     break;
12063   case ISD::SHL:
12064   case ISD::SRL: {
12065     SDValue N0 = Op.getOperand(0);
12066     // Look out for (store (shl (load), x)).
12067     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12068       return false;
12069     Promote = true;
12070     break;
12071   }
12072   case ISD::ADD:
12073   case ISD::MUL:
12074   case ISD::AND:
12075   case ISD::OR:
12076   case ISD::XOR:
12077     Commute = true;
12078     // fallthrough
12079   case ISD::SUB: {
12080     SDValue N0 = Op.getOperand(0);
12081     SDValue N1 = Op.getOperand(1);
12082     if (!Commute && MayFoldLoad(N1))
12083       return false;
12084     // Avoid disabling potential load folding opportunities.
12085     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12086       return false;
12087     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12088       return false;
12089     Promote = true;
12090   }
12091   }
12092
12093   PVT = MVT::i32;
12094   return Promote;
12095 }
12096
12097 //===----------------------------------------------------------------------===//
12098 //                           X86 Inline Assembly Support
12099 //===----------------------------------------------------------------------===//
12100
12101 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
12102   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
12103
12104   std::string AsmStr = IA->getAsmString();
12105
12106   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
12107   SmallVector<StringRef, 4> AsmPieces;
12108   SplitString(AsmStr, AsmPieces, ";\n");
12109
12110   switch (AsmPieces.size()) {
12111   default: return false;
12112   case 1:
12113     AsmStr = AsmPieces[0];
12114     AsmPieces.clear();
12115     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
12116
12117     // FIXME: this should verify that we are targetting a 486 or better.  If not,
12118     // we will turn this bswap into something that will be lowered to logical ops
12119     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
12120     // so don't worry about this.
12121     // bswap $0
12122     if (AsmPieces.size() == 2 &&
12123         (AsmPieces[0] == "bswap" ||
12124          AsmPieces[0] == "bswapq" ||
12125          AsmPieces[0] == "bswapl") &&
12126         (AsmPieces[1] == "$0" ||
12127          AsmPieces[1] == "${0:q}")) {
12128       // No need to check constraints, nothing other than the equivalent of
12129       // "=r,0" would be valid here.
12130       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12131       if (!Ty || Ty->getBitWidth() % 16 != 0)
12132         return false;
12133       return IntrinsicLowering::LowerToByteSwap(CI);
12134     }
12135     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
12136     if (CI->getType()->isIntegerTy(16) &&
12137         AsmPieces.size() == 3 &&
12138         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
12139         AsmPieces[1] == "$$8," &&
12140         AsmPieces[2] == "${0:w}" &&
12141         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12142       AsmPieces.clear();
12143       const std::string &ConstraintsStr = IA->getConstraintString();
12144       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12145       std::sort(AsmPieces.begin(), AsmPieces.end());
12146       if (AsmPieces.size() == 4 &&
12147           AsmPieces[0] == "~{cc}" &&
12148           AsmPieces[1] == "~{dirflag}" &&
12149           AsmPieces[2] == "~{flags}" &&
12150           AsmPieces[3] == "~{fpsr}") {
12151         const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12152         if (!Ty || Ty->getBitWidth() % 16 != 0)
12153           return false;
12154         return IntrinsicLowering::LowerToByteSwap(CI);
12155       }
12156     }
12157     break;
12158   case 3:
12159     if (CI->getType()->isIntegerTy(32) &&
12160         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12161       SmallVector<StringRef, 4> Words;
12162       SplitString(AsmPieces[0], Words, " \t,");
12163       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12164           Words[2] == "${0:w}") {
12165         Words.clear();
12166         SplitString(AsmPieces[1], Words, " \t,");
12167         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
12168             Words[2] == "$0") {
12169           Words.clear();
12170           SplitString(AsmPieces[2], Words, " \t,");
12171           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12172               Words[2] == "${0:w}") {
12173             AsmPieces.clear();
12174             const std::string &ConstraintsStr = IA->getConstraintString();
12175             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12176             std::sort(AsmPieces.begin(), AsmPieces.end());
12177             if (AsmPieces.size() == 4 &&
12178                 AsmPieces[0] == "~{cc}" &&
12179                 AsmPieces[1] == "~{dirflag}" &&
12180                 AsmPieces[2] == "~{flags}" &&
12181                 AsmPieces[3] == "~{fpsr}") {
12182               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12183               if (!Ty || Ty->getBitWidth() % 16 != 0)
12184                 return false;
12185               return IntrinsicLowering::LowerToByteSwap(CI);
12186             }
12187           }
12188         }
12189       }
12190     }
12191
12192     if (CI->getType()->isIntegerTy(64)) {
12193       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
12194       if (Constraints.size() >= 2 &&
12195           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
12196           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
12197         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
12198         SmallVector<StringRef, 4> Words;
12199         SplitString(AsmPieces[0], Words, " \t");
12200         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
12201           Words.clear();
12202           SplitString(AsmPieces[1], Words, " \t");
12203           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
12204             Words.clear();
12205             SplitString(AsmPieces[2], Words, " \t,");
12206             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
12207                 Words[2] == "%edx") {
12208               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12209               if (!Ty || Ty->getBitWidth() % 16 != 0)
12210                 return false;
12211               return IntrinsicLowering::LowerToByteSwap(CI);
12212             }
12213           }
12214         }
12215       }
12216     }
12217     break;
12218   }
12219   return false;
12220 }
12221
12222
12223
12224 /// getConstraintType - Given a constraint letter, return the type of
12225 /// constraint it is for this target.
12226 X86TargetLowering::ConstraintType
12227 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
12228   if (Constraint.size() == 1) {
12229     switch (Constraint[0]) {
12230     case 'R':
12231     case 'q':
12232     case 'Q':
12233     case 'f':
12234     case 't':
12235     case 'u':
12236     case 'y':
12237     case 'x':
12238     case 'Y':
12239       return C_RegisterClass;
12240     case 'a':
12241     case 'b':
12242     case 'c':
12243     case 'd':
12244     case 'S':
12245     case 'D':
12246     case 'A':
12247       return C_Register;
12248     case 'I':
12249     case 'J':
12250     case 'K':
12251     case 'L':
12252     case 'M':
12253     case 'N':
12254     case 'G':
12255     case 'C':
12256     case 'e':
12257     case 'Z':
12258       return C_Other;
12259     default:
12260       break;
12261     }
12262   }
12263   return TargetLowering::getConstraintType(Constraint);
12264 }
12265
12266 /// Examine constraint type and operand type and determine a weight value.
12267 /// This object must already have been set up with the operand type
12268 /// and the current alternative constraint selected.
12269 TargetLowering::ConstraintWeight
12270   X86TargetLowering::getSingleConstraintMatchWeight(
12271     AsmOperandInfo &info, const char *constraint) const {
12272   ConstraintWeight weight = CW_Invalid;
12273   Value *CallOperandVal = info.CallOperandVal;
12274     // If we don't have a value, we can't do a match,
12275     // but allow it at the lowest weight.
12276   if (CallOperandVal == NULL)
12277     return CW_Default;
12278   const Type *type = CallOperandVal->getType();
12279   // Look at the constraint type.
12280   switch (*constraint) {
12281   default:
12282     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
12283   case 'R':
12284   case 'q':
12285   case 'Q':
12286   case 'a':
12287   case 'b':
12288   case 'c':
12289   case 'd':
12290   case 'S':
12291   case 'D':
12292   case 'A':
12293     if (CallOperandVal->getType()->isIntegerTy())
12294       weight = CW_SpecificReg;
12295     break;
12296   case 'f':
12297   case 't':
12298   case 'u':
12299       if (type->isFloatingPointTy())
12300         weight = CW_SpecificReg;
12301       break;
12302   case 'y':
12303       if (type->isX86_MMXTy() && Subtarget->hasMMX())
12304         weight = CW_SpecificReg;
12305       break;
12306   case 'x':
12307   case 'Y':
12308     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
12309       weight = CW_Register;
12310     break;
12311   case 'I':
12312     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
12313       if (C->getZExtValue() <= 31)
12314         weight = CW_Constant;
12315     }
12316     break;
12317   case 'J':
12318     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12319       if (C->getZExtValue() <= 63)
12320         weight = CW_Constant;
12321     }
12322     break;
12323   case 'K':
12324     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12325       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
12326         weight = CW_Constant;
12327     }
12328     break;
12329   case 'L':
12330     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12331       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
12332         weight = CW_Constant;
12333     }
12334     break;
12335   case 'M':
12336     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12337       if (C->getZExtValue() <= 3)
12338         weight = CW_Constant;
12339     }
12340     break;
12341   case 'N':
12342     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12343       if (C->getZExtValue() <= 0xff)
12344         weight = CW_Constant;
12345     }
12346     break;
12347   case 'G':
12348   case 'C':
12349     if (dyn_cast<ConstantFP>(CallOperandVal)) {
12350       weight = CW_Constant;
12351     }
12352     break;
12353   case 'e':
12354     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12355       if ((C->getSExtValue() >= -0x80000000LL) &&
12356           (C->getSExtValue() <= 0x7fffffffLL))
12357         weight = CW_Constant;
12358     }
12359     break;
12360   case 'Z':
12361     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12362       if (C->getZExtValue() <= 0xffffffff)
12363         weight = CW_Constant;
12364     }
12365     break;
12366   }
12367   return weight;
12368 }
12369
12370 /// LowerXConstraint - try to replace an X constraint, which matches anything,
12371 /// with another that has more specific requirements based on the type of the
12372 /// corresponding operand.
12373 const char *X86TargetLowering::
12374 LowerXConstraint(EVT ConstraintVT) const {
12375   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
12376   // 'f' like normal targets.
12377   if (ConstraintVT.isFloatingPoint()) {
12378     if (Subtarget->hasXMMInt())
12379       return "Y";
12380     if (Subtarget->hasXMM())
12381       return "x";
12382   }
12383
12384   return TargetLowering::LowerXConstraint(ConstraintVT);
12385 }
12386
12387 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
12388 /// vector.  If it is invalid, don't add anything to Ops.
12389 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
12390                                                      char Constraint,
12391                                                      std::vector<SDValue>&Ops,
12392                                                      SelectionDAG &DAG) const {
12393   SDValue Result(0, 0);
12394
12395   switch (Constraint) {
12396   default: break;
12397   case 'I':
12398     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12399       if (C->getZExtValue() <= 31) {
12400         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12401         break;
12402       }
12403     }
12404     return;
12405   case 'J':
12406     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12407       if (C->getZExtValue() <= 63) {
12408         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12409         break;
12410       }
12411     }
12412     return;
12413   case 'K':
12414     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12415       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
12416         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12417         break;
12418       }
12419     }
12420     return;
12421   case 'N':
12422     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12423       if (C->getZExtValue() <= 255) {
12424         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12425         break;
12426       }
12427     }
12428     return;
12429   case 'e': {
12430     // 32-bit signed value
12431     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12432       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12433                                            C->getSExtValue())) {
12434         // Widen to 64 bits here to get it sign extended.
12435         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
12436         break;
12437       }
12438     // FIXME gcc accepts some relocatable values here too, but only in certain
12439     // memory models; it's complicated.
12440     }
12441     return;
12442   }
12443   case 'Z': {
12444     // 32-bit unsigned value
12445     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12446       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12447                                            C->getZExtValue())) {
12448         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12449         break;
12450       }
12451     }
12452     // FIXME gcc accepts some relocatable values here too, but only in certain
12453     // memory models; it's complicated.
12454     return;
12455   }
12456   case 'i': {
12457     // Literal immediates are always ok.
12458     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
12459       // Widen to 64 bits here to get it sign extended.
12460       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
12461       break;
12462     }
12463
12464     // In any sort of PIC mode addresses need to be computed at runtime by
12465     // adding in a register or some sort of table lookup.  These can't
12466     // be used as immediates.
12467     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
12468       return;
12469
12470     // If we are in non-pic codegen mode, we allow the address of a global (with
12471     // an optional displacement) to be used with 'i'.
12472     GlobalAddressSDNode *GA = 0;
12473     int64_t Offset = 0;
12474
12475     // Match either (GA), (GA+C), (GA+C1+C2), etc.
12476     while (1) {
12477       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
12478         Offset += GA->getOffset();
12479         break;
12480       } else if (Op.getOpcode() == ISD::ADD) {
12481         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12482           Offset += C->getZExtValue();
12483           Op = Op.getOperand(0);
12484           continue;
12485         }
12486       } else if (Op.getOpcode() == ISD::SUB) {
12487         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12488           Offset += -C->getZExtValue();
12489           Op = Op.getOperand(0);
12490           continue;
12491         }
12492       }
12493
12494       // Otherwise, this isn't something we can handle, reject it.
12495       return;
12496     }
12497
12498     const GlobalValue *GV = GA->getGlobal();
12499     // If we require an extra load to get this address, as in PIC mode, we
12500     // can't accept it.
12501     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
12502                                                         getTargetMachine())))
12503       return;
12504
12505     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
12506                                         GA->getValueType(0), Offset);
12507     break;
12508   }
12509   }
12510
12511   if (Result.getNode()) {
12512     Ops.push_back(Result);
12513     return;
12514   }
12515   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
12516 }
12517
12518 std::vector<unsigned> X86TargetLowering::
12519 getRegClassForInlineAsmConstraint(const std::string &Constraint,
12520                                   EVT VT) const {
12521   if (Constraint.size() == 1) {
12522     // FIXME: not handling fp-stack yet!
12523     switch (Constraint[0]) {      // GCC X86 Constraint Letters
12524     default: break;  // Unknown constraint letter
12525     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
12526       if (Subtarget->is64Bit()) {
12527         if (VT == MVT::i32)
12528           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
12529                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
12530                                        X86::R10D,X86::R11D,X86::R12D,
12531                                        X86::R13D,X86::R14D,X86::R15D,
12532                                        X86::EBP, X86::ESP, 0);
12533         else if (VT == MVT::i16)
12534           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
12535                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
12536                                        X86::R10W,X86::R11W,X86::R12W,
12537                                        X86::R13W,X86::R14W,X86::R15W,
12538                                        X86::BP,  X86::SP, 0);
12539         else if (VT == MVT::i8)
12540           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
12541                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
12542                                        X86::R10B,X86::R11B,X86::R12B,
12543                                        X86::R13B,X86::R14B,X86::R15B,
12544                                        X86::BPL, X86::SPL, 0);
12545
12546         else if (VT == MVT::i64)
12547           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
12548                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
12549                                        X86::R10, X86::R11, X86::R12,
12550                                        X86::R13, X86::R14, X86::R15,
12551                                        X86::RBP, X86::RSP, 0);
12552
12553         break;
12554       }
12555       // 32-bit fallthrough
12556     case 'Q':   // Q_REGS
12557       if (VT == MVT::i32)
12558         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
12559       else if (VT == MVT::i16)
12560         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
12561       else if (VT == MVT::i8)
12562         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
12563       else if (VT == MVT::i64)
12564         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
12565       break;
12566     }
12567   }
12568
12569   return std::vector<unsigned>();
12570 }
12571
12572 std::pair<unsigned, const TargetRegisterClass*>
12573 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
12574                                                 EVT VT) const {
12575   // First, see if this is a constraint that directly corresponds to an LLVM
12576   // register class.
12577   if (Constraint.size() == 1) {
12578     // GCC Constraint Letters
12579     switch (Constraint[0]) {
12580     default: break;
12581     case 'r':   // GENERAL_REGS
12582     case 'l':   // INDEX_REGS
12583       if (VT == MVT::i8)
12584         return std::make_pair(0U, X86::GR8RegisterClass);
12585       if (VT == MVT::i16)
12586         return std::make_pair(0U, X86::GR16RegisterClass);
12587       if (VT == MVT::i32 || !Subtarget->is64Bit())
12588         return std::make_pair(0U, X86::GR32RegisterClass);
12589       return std::make_pair(0U, X86::GR64RegisterClass);
12590     case 'R':   // LEGACY_REGS
12591       if (VT == MVT::i8)
12592         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
12593       if (VT == MVT::i16)
12594         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
12595       if (VT == MVT::i32 || !Subtarget->is64Bit())
12596         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
12597       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
12598     case 'f':  // FP Stack registers.
12599       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
12600       // value to the correct fpstack register class.
12601       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
12602         return std::make_pair(0U, X86::RFP32RegisterClass);
12603       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
12604         return std::make_pair(0U, X86::RFP64RegisterClass);
12605       return std::make_pair(0U, X86::RFP80RegisterClass);
12606     case 'y':   // MMX_REGS if MMX allowed.
12607       if (!Subtarget->hasMMX()) break;
12608       return std::make_pair(0U, X86::VR64RegisterClass);
12609     case 'Y':   // SSE_REGS if SSE2 allowed
12610       if (!Subtarget->hasXMMInt()) break;
12611       // FALL THROUGH.
12612     case 'x':   // SSE_REGS if SSE1 allowed
12613       if (!Subtarget->hasXMM()) break;
12614
12615       switch (VT.getSimpleVT().SimpleTy) {
12616       default: break;
12617       // Scalar SSE types.
12618       case MVT::f32:
12619       case MVT::i32:
12620         return std::make_pair(0U, X86::FR32RegisterClass);
12621       case MVT::f64:
12622       case MVT::i64:
12623         return std::make_pair(0U, X86::FR64RegisterClass);
12624       // Vector types.
12625       case MVT::v16i8:
12626       case MVT::v8i16:
12627       case MVT::v4i32:
12628       case MVT::v2i64:
12629       case MVT::v4f32:
12630       case MVT::v2f64:
12631         return std::make_pair(0U, X86::VR128RegisterClass);
12632       }
12633       break;
12634     }
12635   }
12636
12637   // Use the default implementation in TargetLowering to convert the register
12638   // constraint into a member of a register class.
12639   std::pair<unsigned, const TargetRegisterClass*> Res;
12640   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
12641
12642   // Not found as a standard register?
12643   if (Res.second == 0) {
12644     // Map st(0) -> st(7) -> ST0
12645     if (Constraint.size() == 7 && Constraint[0] == '{' &&
12646         tolower(Constraint[1]) == 's' &&
12647         tolower(Constraint[2]) == 't' &&
12648         Constraint[3] == '(' &&
12649         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
12650         Constraint[5] == ')' &&
12651         Constraint[6] == '}') {
12652
12653       Res.first = X86::ST0+Constraint[4]-'0';
12654       Res.second = X86::RFP80RegisterClass;
12655       return Res;
12656     }
12657
12658     // GCC allows "st(0)" to be called just plain "st".
12659     if (StringRef("{st}").equals_lower(Constraint)) {
12660       Res.first = X86::ST0;
12661       Res.second = X86::RFP80RegisterClass;
12662       return Res;
12663     }
12664
12665     // flags -> EFLAGS
12666     if (StringRef("{flags}").equals_lower(Constraint)) {
12667       Res.first = X86::EFLAGS;
12668       Res.second = X86::CCRRegisterClass;
12669       return Res;
12670     }
12671
12672     // 'A' means EAX + EDX.
12673     if (Constraint == "A") {
12674       Res.first = X86::EAX;
12675       Res.second = X86::GR32_ADRegisterClass;
12676       return Res;
12677     }
12678     return Res;
12679   }
12680
12681   // Otherwise, check to see if this is a register class of the wrong value
12682   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
12683   // turn into {ax},{dx}.
12684   if (Res.second->hasType(VT))
12685     return Res;   // Correct type already, nothing to do.
12686
12687   // All of the single-register GCC register classes map their values onto
12688   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
12689   // really want an 8-bit or 32-bit register, map to the appropriate register
12690   // class and return the appropriate register.
12691   if (Res.second == X86::GR16RegisterClass) {
12692     if (VT == MVT::i8) {
12693       unsigned DestReg = 0;
12694       switch (Res.first) {
12695       default: break;
12696       case X86::AX: DestReg = X86::AL; break;
12697       case X86::DX: DestReg = X86::DL; break;
12698       case X86::CX: DestReg = X86::CL; break;
12699       case X86::BX: DestReg = X86::BL; break;
12700       }
12701       if (DestReg) {
12702         Res.first = DestReg;
12703         Res.second = X86::GR8RegisterClass;
12704       }
12705     } else if (VT == MVT::i32) {
12706       unsigned DestReg = 0;
12707       switch (Res.first) {
12708       default: break;
12709       case X86::AX: DestReg = X86::EAX; break;
12710       case X86::DX: DestReg = X86::EDX; break;
12711       case X86::CX: DestReg = X86::ECX; break;
12712       case X86::BX: DestReg = X86::EBX; break;
12713       case X86::SI: DestReg = X86::ESI; break;
12714       case X86::DI: DestReg = X86::EDI; break;
12715       case X86::BP: DestReg = X86::EBP; break;
12716       case X86::SP: DestReg = X86::ESP; break;
12717       }
12718       if (DestReg) {
12719         Res.first = DestReg;
12720         Res.second = X86::GR32RegisterClass;
12721       }
12722     } else if (VT == MVT::i64) {
12723       unsigned DestReg = 0;
12724       switch (Res.first) {
12725       default: break;
12726       case X86::AX: DestReg = X86::RAX; break;
12727       case X86::DX: DestReg = X86::RDX; break;
12728       case X86::CX: DestReg = X86::RCX; break;
12729       case X86::BX: DestReg = X86::RBX; break;
12730       case X86::SI: DestReg = X86::RSI; break;
12731       case X86::DI: DestReg = X86::RDI; break;
12732       case X86::BP: DestReg = X86::RBP; break;
12733       case X86::SP: DestReg = X86::RSP; break;
12734       }
12735       if (DestReg) {
12736         Res.first = DestReg;
12737         Res.second = X86::GR64RegisterClass;
12738       }
12739     }
12740   } else if (Res.second == X86::FR32RegisterClass ||
12741              Res.second == X86::FR64RegisterClass ||
12742              Res.second == X86::VR128RegisterClass) {
12743     // Handle references to XMM physical registers that got mapped into the
12744     // wrong class.  This can happen with constraints like {xmm0} where the
12745     // target independent register mapper will just pick the first match it can
12746     // find, ignoring the required type.
12747     if (VT == MVT::f32)
12748       Res.second = X86::FR32RegisterClass;
12749     else if (VT == MVT::f64)
12750       Res.second = X86::FR64RegisterClass;
12751     else if (X86::VR128RegisterClass->hasType(VT))
12752       Res.second = X86::VR128RegisterClass;
12753   }
12754
12755   return Res;
12756 }