lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117
 118     // The _ftol2 runtime function has an unusual calling conv, which
 119     // is modeled by a special pseudo-instruction.
 120     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 121     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 122     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 123     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 124   }
 125
 126   if (Subtarget->isTargetDarwin()) {
 127     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 128     setUseUnderscoreSetJmp(false);
 129     setUseUnderscoreLongJmp(false);
 130   } else if (Subtarget->isTargetWindowsGNU()) {
 131     // MS runtime is weird: it exports _setjmp, but longjmp!
 132     setUseUnderscoreSetJmp(true);
 133     setUseUnderscoreLongJmp(false);
 134   } else {
 135     setUseUnderscoreSetJmp(true);
 136     setUseUnderscoreLongJmp(true);
 137   }
 138
 139   // Set up the register classes.
 140   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 141   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 142   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 143   if (Subtarget->is64Bit())
 144     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 145
 146   for (MVT VT : MVT::integer_valuetypes())
 147     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 148
 149   // We don't accept any truncstore of integer registers.
 150   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 151   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 152   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 153   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 154   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 155   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 156
 157   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 158
 159   // SETOEQ and SETUNE require checking two conditions.
 160   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 161   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 162   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 163   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 164   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 165   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 166
 167   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 168   // operation.
 169   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 170   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 171   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 172
 173   if (Subtarget->is64Bit()) {
 174     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176   } else if (!Subtarget->useSoftFloat()) {
 177     // We have an algorithm for SSE2->double, and we turn this into a
 178     // 64-bit FILD followed by conditional FADD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 180     // We have an algorithm for SSE2, and we turn this into a 64-bit
 181     // FILD for other targets.
 182     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 183   }
 184
 185   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 186   // this operation.
 187   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 188   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 189
 190   if (!Subtarget->useSoftFloat()) {
 191     // SSE has no i16 to fp conversion, only i32
 192     if (X86ScalarSSEf32) {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 194       // f32 and f64 cases are Legal, f80 case is not
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     } else {
 197       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 198       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 199     }
 200   } else {
 201     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 202     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 203   }
 204
 205   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 206   // are Legal, f80 is custom lowered.
 207   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 208   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 209
 210   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 211   // this operation.
 212   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 213   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 214
 215   if (X86ScalarSSEf32) {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 217     // f32 and f64 cases are Legal, f80 case is not
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   } else {
 220     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 221     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 222   }
 223
 224   // Handle FP_TO_UINT by promoting the destination to a larger signed
 225   // conversion.
 226   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 227   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 228   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 229
 230   if (Subtarget->is64Bit()) {
 231     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 232     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 233   } else if (!Subtarget->useSoftFloat()) {
 234     // Since AVX is a superset of SSE3, only check for SSE here.
 235     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 236       // Expand FP_TO_UINT into a select.
 237       // FIXME: We would like to use a Custom expander here eventually to do
 238       // the optimal thing for SSE vs. the default expansion in the legalizer.
 239       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 240     else
 241       // With SSE3 we can use fisttpll to convert to a signed i64; without
 242       // SSE, we're stuck with a fistpll.
 243       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 244   }
 245
 246   if (isTargetFTOL()) {
 247     // Use the _ftol2 runtime function, which has a pseudo-instruction
 248     // to handle its weird calling convention.
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 312   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 313   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 314   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 315
 316   // Promote the i8 variants and force them on up to i32 which has a shorter
 317   // encoding.
 318   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 319   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 320   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 321   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 322   if (Subtarget->hasBMI()) {
 323     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 324     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 325     if (Subtarget->is64Bit())
 326       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 327   } else {
 328     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 329     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 330     if (Subtarget->is64Bit())
 331       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 332   }
 333
 334   if (Subtarget->hasLZCNT()) {
 335     // When promoting the i8 variants, force them to i32 for a shorter
 336     // encoding.
 337     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 338     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 339     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 340     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 341     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 342     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 343     if (Subtarget->is64Bit())
 344       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 345   } else {
 346     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 347     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 348     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 352     if (Subtarget->is64Bit()) {
 353       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 355     }
 356   }
 357
 358   // Special handling for half-precision floating point conversions.
 359   // If we don't have F16C support, then lower half float conversions
 360   // into library calls.
 361   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 362     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 363     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 364   }
 365
 366   // There's never any support for operations beyond MVT::f32.
 367   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 368   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 369   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 370   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 371
 372   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 373   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 374   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 375   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 376   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 377   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 378
 379   if (Subtarget->hasPOPCNT()) {
 380     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 381   } else {
 382     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 383     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 384     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 385     if (Subtarget->is64Bit())
 386       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 387   }
 388
 389   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 390
 391   if (!Subtarget->hasMOVBE())
 392     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 393
 394   // These should be promoted to a larger select which is supported.
 395   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 396   // X86 wants to expand cmov itself.
 397   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 398   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 399   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 400   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 401   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 402   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 403   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 404   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 405   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 406   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 407   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 408   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 409   if (Subtarget->is64Bit()) {
 410     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 411     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 412   }
 413   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 414   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 415   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 416   // support continuation, user-level threading, and etc.. As a result, no
 417   // other SjLj exception interfaces are implemented and please don't build
 418   // your own exception handling based on them.
 419   // LLVM/Clang supports zero-cost DWARF exception handling.
 420   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 421   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasSSE1())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 453
 454   // Expand certain atomics
 455   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 456     MVT VT = IntVTs[i];
 457     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 458     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 459     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 460   }
 461
 462   if (Subtarget->hasCmpxchg16b()) {
 463     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 464   }
 465
 466   // FIXME - use subtarget debug flags
 467   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 468       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 469     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 470   }
 471
 472   if (Subtarget->is64Bit()) {
 473     setExceptionPointerRegister(X86::RAX);
 474     setExceptionSelectorRegister(X86::RDX);
 475   } else {
 476     setExceptionPointerRegister(X86::EAX);
 477     setExceptionSelectorRegister(X86::EDX);
 478   }
 479   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 480   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 481
 482   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 483   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 484
 485   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 486   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 487
 488   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 489   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 490   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 491   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 492     // TargetInfo::X86_64ABIBuiltinVaList
 493     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 494     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 495   } else {
 496     // TargetInfo::CharPtrBuiltinVaList
 497     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 498     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 499   }
 500
 501   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 502   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 503
 504   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 505
 506   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 507   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 508   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 509
 510   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 511     // f32 and f64 use SSE.
 512     // Set up the FP register classes.
 513     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 514     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 515
 516     // Use ANDPD to simulate FABS.
 517     setOperationAction(ISD::FABS , MVT::f64, Custom);
 518     setOperationAction(ISD::FABS , MVT::f32, Custom);
 519
 520     // Use XORP to simulate FNEG.
 521     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 522     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 523
 524     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 525     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 526     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 527
 528     // Lower this to FGETSIGNx86 plus an AND.
 529     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 530     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 531
 532     // We don't support sin/cos/fmod
 533     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 534     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 535     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 536     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 537     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 538     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 539
 540     // Expand FP immediates into loads from the stack, except for the special
 541     // cases we handle.
 542     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 543     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 544   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 545     // Use SSE for f32, x87 for f64.
 546     // Set up the FP register classes.
 547     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 548     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 549
 550     // Use ANDPS to simulate FABS.
 551     setOperationAction(ISD::FABS , MVT::f32, Custom);
 552
 553     // Use XORP to simulate FNEG.
 554     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 555
 556     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 557
 558     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 559     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 560     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 561
 562     // We don't support sin/cos/fmod
 563     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 564     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 565     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 566
 567     // Special cases we handle for FP constants.
 568     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 569     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 570     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 571     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 572     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 573
 574     if (!TM.Options.UnsafeFPMath) {
 575       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 576       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 577       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 578     }
 579   } else if (!Subtarget->useSoftFloat()) {
 580     // f32 and f64 in x87.
 581     // Set up the FP register classes.
 582     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 583     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 584
 585     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 586     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 587     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 588     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 589
 590     if (!TM.Options.UnsafeFPMath) {
 591       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 592       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 593       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 594       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 595       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 596       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 597     }
 598     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 599     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 600     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 601     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 602     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 603     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 604     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 605     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 606   }
 607
 608   // We don't support FMA.
 609   setOperationAction(ISD::FMA, MVT::f64, Expand);
 610   setOperationAction(ISD::FMA, MVT::f32, Expand);
 611
 612   // Long double always uses X87.
 613   if (!Subtarget->useSoftFloat()) {
 614     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 615     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 616     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 617     {
 618       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 619       addLegalFPImmediate(TmpFlt);  // FLD0
 620       TmpFlt.changeSign();
 621       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 622
 623       bool ignored;
 624       APFloat TmpFlt2(+1.0);
 625       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 626                       &ignored);
 627       addLegalFPImmediate(TmpFlt2);  // FLD1
 628       TmpFlt2.changeSign();
 629       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 630     }
 631
 632     if (!TM.Options.UnsafeFPMath) {
 633       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 634       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 635       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 636     }
 637
 638     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 639     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 640     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 641     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 642     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 643     setOperationAction(ISD::FMA, MVT::f80, Expand);
 644   }
 645
 646   // Always use a library call for pow.
 647   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 649   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 650
 651   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 653   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 655   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 656   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 657   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 658
 659   // First set operation action for all vector types to either promote
 660   // (for widening) or expand (for scalarization). Then we will selectively
 661   // turn on ones that can be effectively codegen'd.
 662   for (MVT VT : MVT::vector_valuetypes()) {
 663     setOperationAction(ISD::ADD , VT, Expand);
 664     setOperationAction(ISD::SUB , VT, Expand);
 665     setOperationAction(ISD::FADD, VT, Expand);
 666     setOperationAction(ISD::FNEG, VT, Expand);
 667     setOperationAction(ISD::FSUB, VT, Expand);
 668     setOperationAction(ISD::MUL , VT, Expand);
 669     setOperationAction(ISD::FMUL, VT, Expand);
 670     setOperationAction(ISD::SDIV, VT, Expand);
 671     setOperationAction(ISD::UDIV, VT, Expand);
 672     setOperationAction(ISD::FDIV, VT, Expand);
 673     setOperationAction(ISD::SREM, VT, Expand);
 674     setOperationAction(ISD::UREM, VT, Expand);
 675     setOperationAction(ISD::LOAD, VT, Expand);
 676     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 677     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 678     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 679     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 680     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 681     setOperationAction(ISD::FABS, VT, Expand);
 682     setOperationAction(ISD::FSIN, VT, Expand);
 683     setOperationAction(ISD::FSINCOS, VT, Expand);
 684     setOperationAction(ISD::FCOS, VT, Expand);
 685     setOperationAction(ISD::FSINCOS, VT, Expand);
 686     setOperationAction(ISD::FREM, VT, Expand);
 687     setOperationAction(ISD::FMA,  VT, Expand);
 688     setOperationAction(ISD::FPOWI, VT, Expand);
 689     setOperationAction(ISD::FSQRT, VT, Expand);
 690     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 691     setOperationAction(ISD::FFLOOR, VT, Expand);
 692     setOperationAction(ISD::FCEIL, VT, Expand);
 693     setOperationAction(ISD::FTRUNC, VT, Expand);
 694     setOperationAction(ISD::FRINT, VT, Expand);
 695     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 696     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 697     setOperationAction(ISD::MULHS, VT, Expand);
 698     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 699     setOperationAction(ISD::MULHU, VT, Expand);
 700     setOperationAction(ISD::SDIVREM, VT, Expand);
 701     setOperationAction(ISD::UDIVREM, VT, Expand);
 702     setOperationAction(ISD::FPOW, VT, Expand);
 703     setOperationAction(ISD::CTPOP, VT, Expand);
 704     setOperationAction(ISD::CTTZ, VT, Expand);
 705     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 706     setOperationAction(ISD::CTLZ, VT, Expand);
 707     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 708     setOperationAction(ISD::SHL, VT, Expand);
 709     setOperationAction(ISD::SRA, VT, Expand);
 710     setOperationAction(ISD::SRL, VT, Expand);
 711     setOperationAction(ISD::ROTL, VT, Expand);
 712     setOperationAction(ISD::ROTR, VT, Expand);
 713     setOperationAction(ISD::BSWAP, VT, Expand);
 714     setOperationAction(ISD::SETCC, VT, Expand);
 715     setOperationAction(ISD::FLOG, VT, Expand);
 716     setOperationAction(ISD::FLOG2, VT, Expand);
 717     setOperationAction(ISD::FLOG10, VT, Expand);
 718     setOperationAction(ISD::FEXP, VT, Expand);
 719     setOperationAction(ISD::FEXP2, VT, Expand);
 720     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 721     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 722     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 723     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 724     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 725     setOperationAction(ISD::TRUNCATE, VT, Expand);
 726     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 727     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 728     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 729     setOperationAction(ISD::VSELECT, VT, Expand);
 730     setOperationAction(ISD::SELECT_CC, VT, Expand);
 731     for (MVT InnerVT : MVT::vector_valuetypes()) {
 732       setTruncStoreAction(InnerVT, VT, Expand);
 733
 734       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 735       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 736
 737       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 738       // types, we have to deal with them whether we ask for Expansion or not.
 739       // Setting Expand causes its own optimisation problems though, so leave
 740       // them legal.
 741       if (VT.getVectorElementType() == MVT::i1)
 742         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 743
 744       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 745       // split/scalarized right now.
 746       if (VT.getVectorElementType() == MVT::f16)
 747         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 748     }
 749   }
 750
 751   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 752   // with -msoft-float, disable use of MMX as well.
 753   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 754     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 755     // No operations on x86mmx supported, everything uses intrinsics.
 756   }
 757
 758   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 759   // into smaller operations.
 760   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 761     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 762     setOperationAction(ISD::AND,                MMXTy,      Expand);
 763     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 764     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 765     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 766     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 767     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 768   }
 769   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 770
 771   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 772     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 773
 774     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 775     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 776     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 777     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 778     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 779     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 780     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 781     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 784     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 785     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 786     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 787     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 788   }
 789
 790   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 791     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 792
 793     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 794     // registers cannot be used even for integer operations.
 795     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 796     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 797     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 798     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 799
 800     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 801     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 802     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 803     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 804     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 805     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 806     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 807     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 808     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 809     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 810     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 811     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 812     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 813     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 814     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 815     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 816     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 817     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 819     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 820     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 821     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 822     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 823
 824     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 825     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 826     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 827     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 828
 829     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 830     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 831     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 832     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 833
 834     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 835     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 837     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 839
 840     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 841     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 842     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 843     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 844
 845     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 846     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 847       MVT VT = (MVT::SimpleValueType)i;
 848       // Do not attempt to custom lower non-power-of-2 vectors
 849       if (!isPowerOf2_32(VT.getVectorNumElements()))
 850         continue;
 851       // Do not attempt to custom lower non-128-bit vectors
 852       if (!VT.is128BitVector())
 853         continue;
 854       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 855       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 856       setOperationAction(ISD::VSELECT,            VT, Custom);
 857       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 858     }
 859
 860     // We support custom legalizing of sext and anyext loads for specific
 861     // memory vector types which we can load as a scalar (or sequence of
 862     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 863     // loads these must work with a single scalar load.
 864     for (MVT VT : MVT::integer_vector_valuetypes()) {
 865       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 866       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 867       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 868       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 869       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 870       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 871       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 872       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 873       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 874     }
 875
 876     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 877     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 878     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 879     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 880     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 881     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 882     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 883     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 884
 885     if (Subtarget->is64Bit()) {
 886       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 887       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 888     }
 889
 890     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 891     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 892       MVT VT = (MVT::SimpleValueType)i;
 893
 894       // Do not attempt to promote non-128-bit vectors
 895       if (!VT.is128BitVector())
 896         continue;
 897
 898       setOperationAction(ISD::AND,    VT, Promote);
 899       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 900       setOperationAction(ISD::OR,     VT, Promote);
 901       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 902       setOperationAction(ISD::XOR,    VT, Promote);
 903       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 904       setOperationAction(ISD::LOAD,   VT, Promote);
 905       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 906       setOperationAction(ISD::SELECT, VT, Promote);
 907       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 908     }
 909
 910     // Custom lower v2i64 and v2f64 selects.
 911     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 912     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 913     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 914     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 915
 916     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 917     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 918
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 920
 921     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 922     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 923     // As there is no 64-bit GPR available, we need build a special custom
 924     // sequence to convert from v2i32 to v2f32.
 925     if (!Subtarget->is64Bit())
 926       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 927
 928     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 929     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 930
 931     for (MVT VT : MVT::fp_vector_valuetypes())
 932       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 933
 934     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 935     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 936     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 937   }
 938
 939   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 940     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 941       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 942       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 943       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 946     }
 947
 948     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 949     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 950     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 951     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 953     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 955     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 956
 957     // FIXME: Do we need to handle scalar-to-vector here?
 958     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 959
 960     // We directly match byte blends in the backend as they match the VSELECT
 961     // condition form.
 962     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 963
 964     // SSE41 brings specific instructions for doing vector sign extend even in
 965     // cases where we don't have SRA.
 966     for (MVT VT : MVT::integer_vector_valuetypes()) {
 967       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 968       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 970     }
 971
 972     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 973     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 974     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 979
 980     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 981     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 986
 987     // i8 and i16 vectors are custom because the source register and source
 988     // source memory operand types are not the same width.  f32 vectors are
 989     // custom since the immediate controlling the insert encodes additional
 990     // information.
 991     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 992     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 995
 996     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 997     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1000
1001     // FIXME: these should be Legal, but that's only for the case where
1002     // the index is constant.  For now custom expand to deal with that.
1003     if (Subtarget->is64Bit()) {
1004       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1005       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1006     }
1007   }
1008
1009   if (Subtarget->hasSSE2()) {
1010     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1011     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1013
1014     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1015     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1016
1017     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1018     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1019
1020     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1021     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1022
1023     // In the customized shift lowering, the legal cases in AVX2 will be
1024     // recognized.
1025     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1026     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1027
1028     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1029     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1030
1031     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1032     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1033   }
1034
1035   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1036     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1037     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1038     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1039     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1040     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1041     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1042
1043     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1044     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1045     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1046
1047     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1048     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1049     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1050     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1051     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1052     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1053     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1054     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1055     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1056     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1057     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1058     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1059
1060     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1072
1073     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1074     // even though v8i16 is a legal type.
1075     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1076     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1077     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1078
1079     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1080     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1081     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1082
1083     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1084     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1085
1086     for (MVT VT : MVT::fp_vector_valuetypes())
1087       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1088
1089     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1090     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1091
1092     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1093     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1094
1095     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1096     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1097
1098     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1099     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1100     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1101     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1102
1103     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1104     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1105     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1106
1107     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1108     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1109     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1110     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1111     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1112     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1113     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1114     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1115     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1116     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1117     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1118     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1119
1120     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1121     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1122     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1123     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1124
1125     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1126       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1127       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1128       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1129       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1130       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1131       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1132     }
1133
1134     if (Subtarget->hasInt256()) {
1135       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1136       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1137       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1138       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1139
1140       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1141       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1142       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1143       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1144
1145       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1146       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1147       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1148       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1149
1150       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1151       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1152       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1153       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1154
1155       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1156       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1157       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1158       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1159       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1160       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1161       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1162       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1163       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1164       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1165       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1166       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1167
1168       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1169       // when we have a 256bit-wide blend with immediate.
1170       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1171
1172       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1173       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1174       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1175       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1176       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1177       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1178       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1179
1180       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1181       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1182       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1183       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1184       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1185       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1186     } else {
1187       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1188       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1189       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1190       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1191
1192       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1193       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1194       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1195       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1196
1197       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1198       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1199       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1200       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1201     }
1202
1203     // In the customized shift lowering, the legal cases in AVX2 will be
1204     // recognized.
1205     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1206     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1207
1208     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1209     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1210
1211     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1212     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1213
1214     // Custom lower several nodes for 256-bit types.
1215     for (MVT VT : MVT::vector_valuetypes()) {
1216       if (VT.getScalarSizeInBits() >= 32) {
1217         setOperationAction(ISD::MLOAD,  VT, Legal);
1218         setOperationAction(ISD::MSTORE, VT, Legal);
1219       }
1220       // Extract subvector is special because the value type
1221       // (result) is 128-bit but the source is 256-bit wide.
1222       if (VT.is128BitVector()) {
1223         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1224       }
1225       // Do not attempt to custom lower other non-256-bit vectors
1226       if (!VT.is256BitVector())
1227         continue;
1228
1229       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1230       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1231       setOperationAction(ISD::VSELECT,            VT, Custom);
1232       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1233       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1234       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1235       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1236       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1237     }
1238
1239     if (Subtarget->hasInt256())
1240       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1241
1242
1243     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1244     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1245       MVT VT = (MVT::SimpleValueType)i;
1246
1247       // Do not attempt to promote non-256-bit vectors
1248       if (!VT.is256BitVector())
1249         continue;
1250
1251       setOperationAction(ISD::AND,    VT, Promote);
1252       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1253       setOperationAction(ISD::OR,     VT, Promote);
1254       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1255       setOperationAction(ISD::XOR,    VT, Promote);
1256       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1257       setOperationAction(ISD::LOAD,   VT, Promote);
1258       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1259       setOperationAction(ISD::SELECT, VT, Promote);
1260       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1261     }
1262   }
1263
1264   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1265     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1266     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1267     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1268     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1269
1270     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1271     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1272     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1273
1274     for (MVT VT : MVT::fp_vector_valuetypes())
1275       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1276
1277     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1278     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1279     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1280     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1281     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1282     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1283     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1284     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1285     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1286     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1287     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1288     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1289
1290     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1291     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1292     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1293     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1294     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1295     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1296     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1297     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1298     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1299     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1300     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1301     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1302     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1303
1304     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1305     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1306     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1307     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1308     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1309     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1310
1311     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1312     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1313     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1314     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1315     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1316     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1317     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1318     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1319
1320     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1321     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1322     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1323     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1324     if (Subtarget->is64Bit()) {
1325       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1326       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1327       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1328       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1329     }
1330     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1331     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1332     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1333     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1334     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1335     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1336     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1337     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1338     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1339     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1340     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1341     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1342     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1343     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1344     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1345     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1346
1347     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1348     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1349     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1350     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1351     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1352     if (Subtarget->hasVLX()){
1353       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1354       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1355       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1356       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1357       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1358
1359       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1360       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1361       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1362       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1363       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1364     }
1365     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1366     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1367     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1368     if (Subtarget->hasDQI()) {
1369       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1370       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1371
1372       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1373       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1374       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1375       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1376       if (Subtarget->hasVLX()) {
1377         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1378         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1379         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1380         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1381         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1382         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1383         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1384         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1385       }
1386     }
1387     if (Subtarget->hasVLX()) {
1388       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1389       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1390       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1391       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1392       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1393       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1394       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1395       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1396     }
1397     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1398     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1399     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1400     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1401     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1402     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1403     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1404     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1405     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1406     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1407     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1408     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1409     if (Subtarget->hasDQI()) {
1410       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1411       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1412     }
1413     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1414     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1415     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1416     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1417     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1418     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1419     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1420     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1421     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1422     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1423
1424     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1425     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1426     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1427     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1428     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1429
1430     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1431     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1432
1433     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1434
1435     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1436     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1437     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1438     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1439     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1440     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1441     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1442     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1443     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1444     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1445     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1446
1447     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1448     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1449     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1450     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1451     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1452     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1453     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1454     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1455
1456     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1457     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1458
1459     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1460     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1461
1462     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1463
1464     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1465     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1466
1467     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1468     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1469
1470     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1471     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1472
1473     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1474     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1475     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1476     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1477     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1478     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1479
1480     if (Subtarget->hasCDI()) {
1481       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1482       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1483     }
1484     if (Subtarget->hasDQI()) {
1485       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1486       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1487       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1488     }
1489     // Custom lower several nodes.
1490     for (MVT VT : MVT::vector_valuetypes()) {
1491       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1492       if (EltSize == 1) {
1493         setOperationAction(ISD::AND, VT, Legal);
1494         setOperationAction(ISD::OR,  VT, Legal);
1495         setOperationAction(ISD::XOR,  VT, Legal);
1496       }
1497       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1498         setOperationAction(ISD::MGATHER,  VT, Custom);
1499         setOperationAction(ISD::MSCATTER, VT, Custom);
1500       }
1501       // Extract subvector is special because the value type
1502       // (result) is 256/128-bit but the source is 512-bit wide.
1503       if (VT.is128BitVector() || VT.is256BitVector()) {
1504         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1505       }
1506       if (VT.getVectorElementType() == MVT::i1)
1507         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1508
1509       // Do not attempt to custom lower other non-512-bit vectors
1510       if (!VT.is512BitVector())
1511         continue;
1512
1513       if (EltSize >= 32) {
1514         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1515         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1516         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1517         setOperationAction(ISD::VSELECT,             VT, Legal);
1518         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1519         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1520         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1521         setOperationAction(ISD::MLOAD,               VT, Legal);
1522         setOperationAction(ISD::MSTORE,              VT, Legal);
1523       }
1524     }
1525     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1526       MVT VT = (MVT::SimpleValueType)i;
1527
1528       // Do not attempt to promote non-512-bit vectors.
1529       if (!VT.is512BitVector())
1530         continue;
1531
1532       setOperationAction(ISD::SELECT, VT, Promote);
1533       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1534     }
1535   }// has  AVX-512
1536
1537   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1538     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1539     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1540
1541     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1542     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1543
1544     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1545     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1546     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1547     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1548     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1549     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1550     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1551     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1552     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1553     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1554     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1555     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Custom);
1556     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Custom);
1557     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1558     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1559     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1560     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1561     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1562     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1563     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1564     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1565     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1566     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1567     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1568     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1569     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1570     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1571     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1572     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1573     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1574
1575     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1576     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1577     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1578     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1579     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1580     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1581     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1582     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1583
1584     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1585     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1586     if (Subtarget->hasVLX())
1587       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1588
1589     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1590       const MVT VT = (MVT::SimpleValueType)i;
1591
1592       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1593
1594       // Do not attempt to promote non-512-bit vectors.
1595       if (!VT.is512BitVector())
1596         continue;
1597
1598       if (EltSize < 32) {
1599         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1600         setOperationAction(ISD::VSELECT,             VT, Legal);
1601       }
1602     }
1603   }
1604
1605   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1606     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1607     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1608
1609     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1610     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1613     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1615     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1616     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1617     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1619
1620     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1621     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1622     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1623     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1624     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1625     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1626     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1627     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1628
1629     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1630     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1631     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1632     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1633     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1634     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1635     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1636     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1637   }
1638
1639   // We want to custom lower some of our intrinsics.
1640   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1641   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1642   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1643   if (!Subtarget->is64Bit())
1644     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1645
1646   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1647   // handle type legalization for these operations here.
1648   //
1649   // FIXME: We really should do custom legalization for addition and
1650   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1651   // than generic legalization for 64-bit multiplication-with-overflow, though.
1652   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1653     // Add/Sub/Mul with overflow operations are custom lowered.
1654     MVT VT = IntVTs[i];
1655     setOperationAction(ISD::SADDO, VT, Custom);
1656     setOperationAction(ISD::UADDO, VT, Custom);
1657     setOperationAction(ISD::SSUBO, VT, Custom);
1658     setOperationAction(ISD::USUBO, VT, Custom);
1659     setOperationAction(ISD::SMULO, VT, Custom);
1660     setOperationAction(ISD::UMULO, VT, Custom);
1661   }
1662
1663
1664   if (!Subtarget->is64Bit()) {
1665     // These libcalls are not available in 32-bit.
1666     setLibcallName(RTLIB::SHL_I128, nullptr);
1667     setLibcallName(RTLIB::SRL_I128, nullptr);
1668     setLibcallName(RTLIB::SRA_I128, nullptr);
1669   }
1670
1671   // Combine sin / cos into one node or libcall if possible.
1672   if (Subtarget->hasSinCos()) {
1673     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1674     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1675     if (Subtarget->isTargetDarwin()) {
1676       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1677       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1678       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1679       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1680     }
1681   }
1682
1683   if (Subtarget->isTargetWin64()) {
1684     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1685     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1686     setOperationAction(ISD::SREM, MVT::i128, Custom);
1687     setOperationAction(ISD::UREM, MVT::i128, Custom);
1688     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1689     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1690   }
1691
1692   // We have target-specific dag combine patterns for the following nodes:
1693   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1694   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1695   setTargetDAGCombine(ISD::BITCAST);
1696   setTargetDAGCombine(ISD::VSELECT);
1697   setTargetDAGCombine(ISD::SELECT);
1698   setTargetDAGCombine(ISD::SHL);
1699   setTargetDAGCombine(ISD::SRA);
1700   setTargetDAGCombine(ISD::SRL);
1701   setTargetDAGCombine(ISD::OR);
1702   setTargetDAGCombine(ISD::AND);
1703   setTargetDAGCombine(ISD::ADD);
1704   setTargetDAGCombine(ISD::FADD);
1705   setTargetDAGCombine(ISD::FSUB);
1706   setTargetDAGCombine(ISD::FMA);
1707   setTargetDAGCombine(ISD::SUB);
1708   setTargetDAGCombine(ISD::LOAD);
1709   setTargetDAGCombine(ISD::MLOAD);
1710   setTargetDAGCombine(ISD::STORE);
1711   setTargetDAGCombine(ISD::MSTORE);
1712   setTargetDAGCombine(ISD::ZERO_EXTEND);
1713   setTargetDAGCombine(ISD::ANY_EXTEND);
1714   setTargetDAGCombine(ISD::SIGN_EXTEND);
1715   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1716   setTargetDAGCombine(ISD::SINT_TO_FP);
1717   setTargetDAGCombine(ISD::UINT_TO_FP);
1718   setTargetDAGCombine(ISD::SETCC);
1719   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1720   setTargetDAGCombine(ISD::BUILD_VECTOR);
1721   setTargetDAGCombine(ISD::MUL);
1722   setTargetDAGCombine(ISD::XOR);
1723
1724   computeRegisterProperties(Subtarget->getRegisterInfo());
1725
1726   // On Darwin, -Os means optimize for size without hurting performance,
1727   // do not reduce the limit.
1728   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1729   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1730   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1731   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1732   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1733   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1734   setPrefLoopAlignment(4); // 2^4 bytes.
1735
1736   // Predictable cmov don't hurt on atom because it's in-order.
1737   PredictableSelectIsExpensive = !Subtarget->isAtom();
1738   EnableExtLdPromotion = true;
1739   setPrefFunctionAlignment(4); // 2^4 bytes.
1740
1741   verifyIntrinsicTables();
1742 }
1743
1744 // This has so far only been implemented for 64-bit MachO.
1745 bool X86TargetLowering::useLoadStackGuardNode() const {
1746   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1747 }
1748
1749 TargetLoweringBase::LegalizeTypeAction
1750 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1751   if (ExperimentalVectorWideningLegalization &&
1752       VT.getVectorNumElements() != 1 &&
1753       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1754     return TypeWidenVector;
1755
1756   return TargetLoweringBase::getPreferredVectorAction(VT);
1757 }
1758
1759 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1760                                           EVT VT) const {
1761   if (!VT.isVector())
1762     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1763
1764   const unsigned NumElts = VT.getVectorNumElements();
1765   const EVT EltVT = VT.getVectorElementType();
1766   if (VT.is512BitVector()) {
1767     if (Subtarget->hasAVX512())
1768       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1769           EltVT == MVT::f32 || EltVT == MVT::f64)
1770         switch(NumElts) {
1771         case  8: return MVT::v8i1;
1772         case 16: return MVT::v16i1;
1773       }
1774     if (Subtarget->hasBWI())
1775       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1776         switch(NumElts) {
1777         case 32: return MVT::v32i1;
1778         case 64: return MVT::v64i1;
1779       }
1780   }
1781
1782   if (VT.is256BitVector() || VT.is128BitVector()) {
1783     if (Subtarget->hasVLX())
1784       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1785           EltVT == MVT::f32 || EltVT == MVT::f64)
1786         switch(NumElts) {
1787         case 2: return MVT::v2i1;
1788         case 4: return MVT::v4i1;
1789         case 8: return MVT::v8i1;
1790       }
1791     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1792       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1793         switch(NumElts) {
1794         case  8: return MVT::v8i1;
1795         case 16: return MVT::v16i1;
1796         case 32: return MVT::v32i1;
1797       }
1798   }
1799
1800   return VT.changeVectorElementTypeToInteger();
1801 }
1802
1803 /// Helper for getByValTypeAlignment to determine
1804 /// the desired ByVal argument alignment.
1805 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1806   if (MaxAlign == 16)
1807     return;
1808   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1809     if (VTy->getBitWidth() == 128)
1810       MaxAlign = 16;
1811   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1812     unsigned EltAlign = 0;
1813     getMaxByValAlign(ATy->getElementType(), EltAlign);
1814     if (EltAlign > MaxAlign)
1815       MaxAlign = EltAlign;
1816   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1817     for (auto *EltTy : STy->elements()) {
1818       unsigned EltAlign = 0;
1819       getMaxByValAlign(EltTy, EltAlign);
1820       if (EltAlign > MaxAlign)
1821         MaxAlign = EltAlign;
1822       if (MaxAlign == 16)
1823         break;
1824     }
1825   }
1826 }
1827
1828 /// Return the desired alignment for ByVal aggregate
1829 /// function arguments in the caller parameter area. For X86, aggregates
1830 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1831 /// are at 4-byte boundaries.
1832 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1833                                                   const DataLayout &DL) const {
1834   if (Subtarget->is64Bit()) {
1835     // Max of 8 and alignment of type.
1836     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1837     if (TyAlign > 8)
1838       return TyAlign;
1839     return 8;
1840   }
1841
1842   unsigned Align = 4;
1843   if (Subtarget->hasSSE1())
1844     getMaxByValAlign(Ty, Align);
1845   return Align;
1846 }
1847
1848 /// Returns the target specific optimal type for load
1849 /// and store operations as a result of memset, memcpy, and memmove
1850 /// lowering. If DstAlign is zero that means it's safe to destination
1851 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1852 /// means there isn't a need to check it against alignment requirement,
1853 /// probably because the source does not need to be loaded. If 'IsMemset' is
1854 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1855 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1856 /// source is constant so it does not need to be loaded.
1857 /// It returns EVT::Other if the type should be determined using generic
1858 /// target-independent logic.
1859 EVT
1860 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1861                                        unsigned DstAlign, unsigned SrcAlign,
1862                                        bool IsMemset, bool ZeroMemset,
1863                                        bool MemcpyStrSrc,
1864                                        MachineFunction &MF) const {
1865   const Function *F = MF.getFunction();
1866   if ((!IsMemset || ZeroMemset) &&
1867       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1868     if (Size >= 16 &&
1869         (Subtarget->isUnalignedMemAccessFast() ||
1870          ((DstAlign == 0 || DstAlign >= 16) &&
1871           (SrcAlign == 0 || SrcAlign >= 16)))) {
1872       if (Size >= 32) {
1873         if (Subtarget->hasInt256())
1874           return MVT::v8i32;
1875         if (Subtarget->hasFp256())
1876           return MVT::v8f32;
1877       }
1878       if (Subtarget->hasSSE2())
1879         return MVT::v4i32;
1880       if (Subtarget->hasSSE1())
1881         return MVT::v4f32;
1882     } else if (!MemcpyStrSrc && Size >= 8 &&
1883                !Subtarget->is64Bit() &&
1884                Subtarget->hasSSE2()) {
1885       // Do not use f64 to lower memcpy if source is string constant. It's
1886       // better to use i32 to avoid the loads.
1887       return MVT::f64;
1888     }
1889   }
1890   if (Subtarget->is64Bit() && Size >= 8)
1891     return MVT::i64;
1892   return MVT::i32;
1893 }
1894
1895 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1896   if (VT == MVT::f32)
1897     return X86ScalarSSEf32;
1898   else if (VT == MVT::f64)
1899     return X86ScalarSSEf64;
1900   return true;
1901 }
1902
1903 bool
1904 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1905                                                   unsigned,
1906                                                   unsigned,
1907                                                   bool *Fast) const {
1908   if (Fast)
1909     *Fast = Subtarget->isUnalignedMemAccessFast();
1910   return true;
1911 }
1912
1913 /// Return the entry encoding for a jump table in the
1914 /// current function.  The returned value is a member of the
1915 /// MachineJumpTableInfo::JTEntryKind enum.
1916 unsigned X86TargetLowering::getJumpTableEncoding() const {
1917   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1918   // symbol.
1919   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1920       Subtarget->isPICStyleGOT())
1921     return MachineJumpTableInfo::EK_Custom32;
1922
1923   // Otherwise, use the normal jump table encoding heuristics.
1924   return TargetLowering::getJumpTableEncoding();
1925 }
1926
1927 bool X86TargetLowering::useSoftFloat() const {
1928   return Subtarget->useSoftFloat();
1929 }
1930
1931 const MCExpr *
1932 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1933                                              const MachineBasicBlock *MBB,
1934                                              unsigned uid,MCContext &Ctx) const{
1935   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1936          Subtarget->isPICStyleGOT());
1937   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1938   // entries.
1939   return MCSymbolRefExpr::create(MBB->getSymbol(),
1940                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1941 }
1942
1943 /// Returns relocation base for the given PIC jumptable.
1944 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1945                                                     SelectionDAG &DAG) const {
1946   if (!Subtarget->is64Bit())
1947     // This doesn't have SDLoc associated with it, but is not really the
1948     // same as a Register.
1949     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
1950                        getPointerTy(DAG.getDataLayout()));
1951   return Table;
1952 }
1953
1954 /// This returns the relocation base for the given PIC jumptable,
1955 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1956 const MCExpr *X86TargetLowering::
1957 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1958                              MCContext &Ctx) const {
1959   // X86-64 uses RIP relative addressing based on the jump table label.
1960   if (Subtarget->isPICStyleRIPRel())
1961     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1962
1963   // Otherwise, the reference is relative to the PIC base.
1964   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
1965 }
1966
1967 std::pair<const TargetRegisterClass *, uint8_t>
1968 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1969                                            MVT VT) const {
1970   const TargetRegisterClass *RRC = nullptr;
1971   uint8_t Cost = 1;
1972   switch (VT.SimpleTy) {
1973   default:
1974     return TargetLowering::findRepresentativeClass(TRI, VT);
1975   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1976     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1977     break;
1978   case MVT::x86mmx:
1979     RRC = &X86::VR64RegClass;
1980     break;
1981   case MVT::f32: case MVT::f64:
1982   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1983   case MVT::v4f32: case MVT::v2f64:
1984   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1985   case MVT::v4f64:
1986     RRC = &X86::VR128RegClass;
1987     break;
1988   }
1989   return std::make_pair(RRC, Cost);
1990 }
1991
1992 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1993                                                unsigned &Offset) const {
1994   if (!Subtarget->isTargetLinux())
1995     return false;
1996
1997   if (Subtarget->is64Bit()) {
1998     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1999     Offset = 0x28;
2000     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2001       AddressSpace = 256;
2002     else
2003       AddressSpace = 257;
2004   } else {
2005     // %gs:0x14 on i386
2006     Offset = 0x14;
2007     AddressSpace = 256;
2008   }
2009   return true;
2010 }
2011
2012 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2013                                             unsigned DestAS) const {
2014   assert(SrcAS != DestAS && "Expected different address spaces!");
2015
2016   return SrcAS < 256 && DestAS < 256;
2017 }
2018
2019 //===----------------------------------------------------------------------===//
2020 //               Return Value Calling Convention Implementation
2021 //===----------------------------------------------------------------------===//
2022
2023 #include "X86GenCallingConv.inc"
2024
2025 bool
2026 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2027                                   MachineFunction &MF, bool isVarArg,
2028                         const SmallVectorImpl<ISD::OutputArg> &Outs,
2029                         LLVMContext &Context) const {
2030   SmallVector<CCValAssign, 16> RVLocs;
2031   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2032   return CCInfo.CheckReturn(Outs, RetCC_X86);
2033 }
2034
2035 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2036   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2037   return ScratchRegs;
2038 }
2039
2040 SDValue
2041 X86TargetLowering::LowerReturn(SDValue Chain,
2042                                CallingConv::ID CallConv, bool isVarArg,
2043                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2044                                const SmallVectorImpl<SDValue> &OutVals,
2045                                SDLoc dl, SelectionDAG &DAG) const {
2046   MachineFunction &MF = DAG.getMachineFunction();
2047   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2048
2049   SmallVector<CCValAssign, 16> RVLocs;
2050   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2051   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2052
2053   SDValue Flag;
2054   SmallVector<SDValue, 6> RetOps;
2055   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2056   // Operand #1 = Bytes To Pop
2057   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2058                    MVT::i16));
2059
2060   // Copy the result values into the output registers.
2061   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2062     CCValAssign &VA = RVLocs[i];
2063     assert(VA.isRegLoc() && "Can only return in registers!");
2064     SDValue ValToCopy = OutVals[i];
2065     EVT ValVT = ValToCopy.getValueType();
2066
2067     // Promote values to the appropriate types.
2068     if (VA.getLocInfo() == CCValAssign::SExt)
2069       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2070     else if (VA.getLocInfo() == CCValAssign::ZExt)
2071       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2072     else if (VA.getLocInfo() == CCValAssign::AExt) {
2073       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2074         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2075       else
2076         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2077     }
2078     else if (VA.getLocInfo() == CCValAssign::BCvt)
2079       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2080
2081     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2082            "Unexpected FP-extend for return value.");
2083
2084     // If this is x86-64, and we disabled SSE, we can't return FP values,
2085     // or SSE or MMX vectors.
2086     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2087          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2088           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2089       report_fatal_error("SSE register return with SSE disabled");
2090     }
2091     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2092     // llvm-gcc has never done it right and no one has noticed, so this
2093     // should be OK for now.
2094     if (ValVT == MVT::f64 &&
2095         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2096       report_fatal_error("SSE2 register return with SSE2 disabled");
2097
2098     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2099     // the RET instruction and handled by the FP Stackifier.
2100     if (VA.getLocReg() == X86::FP0 ||
2101         VA.getLocReg() == X86::FP1) {
2102       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2103       // change the value to the FP stack register class.
2104       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2105         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2106       RetOps.push_back(ValToCopy);
2107       // Don't emit a copytoreg.
2108       continue;
2109     }
2110
2111     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2112     // which is returned in RAX / RDX.
2113     if (Subtarget->is64Bit()) {
2114       if (ValVT == MVT::x86mmx) {
2115         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2116           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2117           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2118                                   ValToCopy);
2119           // If we don't have SSE2 available, convert to v4f32 so the generated
2120           // register is legal.
2121           if (!Subtarget->hasSSE2())
2122             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2123         }
2124       }
2125     }
2126
2127     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2128     Flag = Chain.getValue(1);
2129     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2130   }
2131
2132   // All x86 ABIs require that for returning structs by value we copy
2133   // the sret argument into %rax/%eax (depending on ABI) for the return.
2134   // We saved the argument into a virtual register in the entry block,
2135   // so now we copy the value out and into %rax/%eax.
2136   //
2137   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2138   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2139   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2140   // either case FuncInfo->setSRetReturnReg() will have been called.
2141   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2142     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2143                                      getPointerTy(MF.getDataLayout()));
2144
2145     unsigned RetValReg
2146         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2147           X86::RAX : X86::EAX;
2148     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2149     Flag = Chain.getValue(1);
2150
2151     // RAX/EAX now acts like a return value.
2152     RetOps.push_back(
2153         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2154   }
2155
2156   RetOps[0] = Chain;  // Update chain.
2157
2158   // Add the flag if we have it.
2159   if (Flag.getNode())
2160     RetOps.push_back(Flag);
2161
2162   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2163 }
2164
2165 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2166   if (N->getNumValues() != 1)
2167     return false;
2168   if (!N->hasNUsesOfValue(1, 0))
2169     return false;
2170
2171   SDValue TCChain = Chain;
2172   SDNode *Copy = *N->use_begin();
2173   if (Copy->getOpcode() == ISD::CopyToReg) {
2174     // If the copy has a glue operand, we conservatively assume it isn't safe to
2175     // perform a tail call.
2176     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2177       return false;
2178     TCChain = Copy->getOperand(0);
2179   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2180     return false;
2181
2182   bool HasRet = false;
2183   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2184        UI != UE; ++UI) {
2185     if (UI->getOpcode() != X86ISD::RET_FLAG)
2186       return false;
2187     // If we are returning more than one value, we can definitely
2188     // not make a tail call see PR19530
2189     if (UI->getNumOperands() > 4)
2190       return false;
2191     if (UI->getNumOperands() == 4 &&
2192         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2193       return false;
2194     HasRet = true;
2195   }
2196
2197   if (!HasRet)
2198     return false;
2199
2200   Chain = TCChain;
2201   return true;
2202 }
2203
2204 EVT
2205 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2206                                             ISD::NodeType ExtendKind) const {
2207   MVT ReturnMVT;
2208   // TODO: Is this also valid on 32-bit?
2209   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2210     ReturnMVT = MVT::i8;
2211   else
2212     ReturnMVT = MVT::i32;
2213
2214   EVT MinVT = getRegisterType(Context, ReturnMVT);
2215   return VT.bitsLT(MinVT) ? MinVT : VT;
2216 }
2217
2218 /// Lower the result values of a call into the
2219 /// appropriate copies out of appropriate physical registers.
2220 ///
2221 SDValue
2222 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2223                                    CallingConv::ID CallConv, bool isVarArg,
2224                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2225                                    SDLoc dl, SelectionDAG &DAG,
2226                                    SmallVectorImpl<SDValue> &InVals) const {
2227
2228   // Assign locations to each value returned by this call.
2229   SmallVector<CCValAssign, 16> RVLocs;
2230   bool Is64Bit = Subtarget->is64Bit();
2231   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2232                  *DAG.getContext());
2233   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2234
2235   // Copy all of the result registers out of their specified physreg.
2236   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2237     CCValAssign &VA = RVLocs[i];
2238     EVT CopyVT = VA.getLocVT();
2239
2240     // If this is x86-64, and we disabled SSE, we can't return FP values
2241     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2242         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2243       report_fatal_error("SSE register return with SSE disabled");
2244     }
2245
2246     // If we prefer to use the value in xmm registers, copy it out as f80 and
2247     // use a truncate to move it from fp stack reg to xmm reg.
2248     bool RoundAfterCopy = false;
2249     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2250         isScalarFPTypeInSSEReg(VA.getValVT())) {
2251       CopyVT = MVT::f80;
2252       RoundAfterCopy = (CopyVT != VA.getLocVT());
2253     }
2254
2255     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2256                                CopyVT, InFlag).getValue(1);
2257     SDValue Val = Chain.getValue(0);
2258
2259     if (RoundAfterCopy)
2260       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2261                         // This truncation won't change the value.
2262                         DAG.getIntPtrConstant(1, dl));
2263
2264     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2265       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2266
2267     InFlag = Chain.getValue(2);
2268     InVals.push_back(Val);
2269   }
2270
2271   return Chain;
2272 }
2273
2274 //===----------------------------------------------------------------------===//
2275 //                C & StdCall & Fast Calling Convention implementation
2276 //===----------------------------------------------------------------------===//
2277 //  StdCall calling convention seems to be standard for many Windows' API
2278 //  routines and around. It differs from C calling convention just a little:
2279 //  callee should clean up the stack, not caller. Symbols should be also
2280 //  decorated in some fancy way :) It doesn't support any vector arguments.
2281 //  For info on fast calling convention see Fast Calling Convention (tail call)
2282 //  implementation LowerX86_32FastCCCallTo.
2283
2284 /// CallIsStructReturn - Determines whether a call uses struct return
2285 /// semantics.
2286 enum StructReturnType {
2287   NotStructReturn,
2288   RegStructReturn,
2289   StackStructReturn
2290 };
2291 static StructReturnType
2292 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2293   if (Outs.empty())
2294     return NotStructReturn;
2295
2296   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2297   if (!Flags.isSRet())
2298     return NotStructReturn;
2299   if (Flags.isInReg())
2300     return RegStructReturn;
2301   return StackStructReturn;
2302 }
2303
2304 /// Determines whether a function uses struct return semantics.
2305 static StructReturnType
2306 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2307   if (Ins.empty())
2308     return NotStructReturn;
2309
2310   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2311   if (!Flags.isSRet())
2312     return NotStructReturn;
2313   if (Flags.isInReg())
2314     return RegStructReturn;
2315   return StackStructReturn;
2316 }
2317
2318 /// Make a copy of an aggregate at address specified by "Src" to address
2319 /// "Dst" with size and alignment information specified by the specific
2320 /// parameter attribute. The copy will be passed as a byval function parameter.
2321 static SDValue
2322 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2323                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2324                           SDLoc dl) {
2325   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2326
2327   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2328                        /*isVolatile*/false, /*AlwaysInline=*/true,
2329                        /*isTailCall*/false,
2330                        MachinePointerInfo(), MachinePointerInfo());
2331 }
2332
2333 /// Return true if the calling convention is one that
2334 /// supports tail call optimization.
2335 static bool IsTailCallConvention(CallingConv::ID CC) {
2336   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2337           CC == CallingConv::HiPE);
2338 }
2339
2340 /// \brief Return true if the calling convention is a C calling convention.
2341 static bool IsCCallConvention(CallingConv::ID CC) {
2342   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2343           CC == CallingConv::X86_64_SysV);
2344 }
2345
2346 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2347   auto Attr =
2348       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2349   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2350     return false;
2351
2352   CallSite CS(CI);
2353   CallingConv::ID CalleeCC = CS.getCallingConv();
2354   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2355     return false;
2356
2357   return true;
2358 }
2359
2360 /// Return true if the function is being made into
2361 /// a tailcall target by changing its ABI.
2362 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2363                                    bool GuaranteedTailCallOpt) {
2364   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2365 }
2366
2367 SDValue
2368 X86TargetLowering::LowerMemArgument(SDValue Chain,
2369                                     CallingConv::ID CallConv,
2370                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2371                                     SDLoc dl, SelectionDAG &DAG,
2372                                     const CCValAssign &VA,
2373                                     MachineFrameInfo *MFI,
2374                                     unsigned i) const {
2375   // Create the nodes corresponding to a load from this parameter slot.
2376   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2377   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2378       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2379   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2380   EVT ValVT;
2381
2382   // If value is passed by pointer we have address passed instead of the value
2383   // itself.
2384   bool ExtendedInMem = VA.isExtInLoc() &&
2385     VA.getValVT().getScalarType() == MVT::i1;
2386
2387   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2388     ValVT = VA.getLocVT();
2389   else
2390     ValVT = VA.getValVT();
2391
2392   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2393   // changed with more analysis.
2394   // In case of tail call optimization mark all arguments mutable. Since they
2395   // could be overwritten by lowering of arguments in case of a tail call.
2396   if (Flags.isByVal()) {
2397     unsigned Bytes = Flags.getByValSize();
2398     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2399     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2400     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2401   } else {
2402     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2403                                     VA.getLocMemOffset(), isImmutable);
2404     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2405     SDValue Val =  DAG.getLoad(ValVT, dl, Chain, FIN,
2406                                MachinePointerInfo::getFixedStack(FI),
2407                                false, false, false, 0);
2408     return ExtendedInMem ?
2409       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2410   }
2411 }
2412
2413 // FIXME: Get this from tablegen.
2414 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2415                                                 const X86Subtarget *Subtarget) {
2416   assert(Subtarget->is64Bit());
2417
2418   if (Subtarget->isCallingConvWin64(CallConv)) {
2419     static const MCPhysReg GPR64ArgRegsWin64[] = {
2420       X86::RCX, X86::RDX, X86::R8,  X86::R9
2421     };
2422     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2423   }
2424
2425   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2426     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2427   };
2428   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2429 }
2430
2431 // FIXME: Get this from tablegen.
2432 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2433                                                 CallingConv::ID CallConv,
2434                                                 const X86Subtarget *Subtarget) {
2435   assert(Subtarget->is64Bit());
2436   if (Subtarget->isCallingConvWin64(CallConv)) {
2437     // The XMM registers which might contain var arg parameters are shadowed
2438     // in their paired GPR.  So we only need to save the GPR to their home
2439     // slots.
2440     // TODO: __vectorcall will change this.
2441     return None;
2442   }
2443
2444   const Function *Fn = MF.getFunction();
2445   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2446   bool isSoftFloat = Subtarget->useSoftFloat();
2447   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2448          "SSE register cannot be used when SSE is disabled!");
2449   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2450     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2451     // registers.
2452     return None;
2453
2454   static const MCPhysReg XMMArgRegs64Bit[] = {
2455     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2456     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2457   };
2458   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2459 }
2460
2461 SDValue
2462 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2463                                         CallingConv::ID CallConv,
2464                                         bool isVarArg,
2465                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2466                                         SDLoc dl,
2467                                         SelectionDAG &DAG,
2468                                         SmallVectorImpl<SDValue> &InVals)
2469                                           const {
2470   MachineFunction &MF = DAG.getMachineFunction();
2471   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2472   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2473
2474   const Function* Fn = MF.getFunction();
2475   if (Fn->hasExternalLinkage() &&
2476       Subtarget->isTargetCygMing() &&
2477       Fn->getName() == "main")
2478     FuncInfo->setForceFramePointer(true);
2479
2480   MachineFrameInfo *MFI = MF.getFrameInfo();
2481   bool Is64Bit = Subtarget->is64Bit();
2482   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2483
2484   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2485          "Var args not supported with calling convention fastcc, ghc or hipe");
2486
2487   // Assign locations to all of the incoming arguments.
2488   SmallVector<CCValAssign, 16> ArgLocs;
2489   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2490
2491   // Allocate shadow area for Win64
2492   if (IsWin64)
2493     CCInfo.AllocateStack(32, 8);
2494
2495   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2496
2497   unsigned LastVal = ~0U;
2498   SDValue ArgValue;
2499   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2500     CCValAssign &VA = ArgLocs[i];
2501     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2502     // places.
2503     assert(VA.getValNo() != LastVal &&
2504            "Don't support value assigned to multiple locs yet");
2505     (void)LastVal;
2506     LastVal = VA.getValNo();
2507
2508     if (VA.isRegLoc()) {
2509       EVT RegVT = VA.getLocVT();
2510       const TargetRegisterClass *RC;
2511       if (RegVT == MVT::i32)
2512         RC = &X86::GR32RegClass;
2513       else if (Is64Bit && RegVT == MVT::i64)
2514         RC = &X86::GR64RegClass;
2515       else if (RegVT == MVT::f32)
2516         RC = &X86::FR32RegClass;
2517       else if (RegVT == MVT::f64)
2518         RC = &X86::FR64RegClass;
2519       else if (RegVT.is512BitVector())
2520         RC = &X86::VR512RegClass;
2521       else if (RegVT.is256BitVector())
2522         RC = &X86::VR256RegClass;
2523       else if (RegVT.is128BitVector())
2524         RC = &X86::VR128RegClass;
2525       else if (RegVT == MVT::x86mmx)
2526         RC = &X86::VR64RegClass;
2527       else if (RegVT == MVT::i1)
2528         RC = &X86::VK1RegClass;
2529       else if (RegVT == MVT::v8i1)
2530         RC = &X86::VK8RegClass;
2531       else if (RegVT == MVT::v16i1)
2532         RC = &X86::VK16RegClass;
2533       else if (RegVT == MVT::v32i1)
2534         RC = &X86::VK32RegClass;
2535       else if (RegVT == MVT::v64i1)
2536         RC = &X86::VK64RegClass;
2537       else
2538         llvm_unreachable("Unknown argument type!");
2539
2540       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2541       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2542
2543       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2544       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2545       // right size.
2546       if (VA.getLocInfo() == CCValAssign::SExt)
2547         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2548                                DAG.getValueType(VA.getValVT()));
2549       else if (VA.getLocInfo() == CCValAssign::ZExt)
2550         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2551                                DAG.getValueType(VA.getValVT()));
2552       else if (VA.getLocInfo() == CCValAssign::BCvt)
2553         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2554
2555       if (VA.isExtInLoc()) {
2556         // Handle MMX values passed in XMM regs.
2557         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2558           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2559         else
2560           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2561       }
2562     } else {
2563       assert(VA.isMemLoc());
2564       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2565     }
2566
2567     // If value is passed via pointer - do a load.
2568     if (VA.getLocInfo() == CCValAssign::Indirect)
2569       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2570                              MachinePointerInfo(), false, false, false, 0);
2571
2572     InVals.push_back(ArgValue);
2573   }
2574
2575   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2576     // All x86 ABIs require that for returning structs by value we copy the
2577     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2578     // the argument into a virtual register so that we can access it from the
2579     // return points.
2580     if (Ins[i].Flags.isSRet()) {
2581       unsigned Reg = FuncInfo->getSRetReturnReg();
2582       if (!Reg) {
2583         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2584         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2585         FuncInfo->setSRetReturnReg(Reg);
2586       }
2587       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2588       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2589       break;
2590     }
2591   }
2592
2593   unsigned StackSize = CCInfo.getNextStackOffset();
2594   // Align stack specially for tail calls.
2595   if (FuncIsMadeTailCallSafe(CallConv,
2596                              MF.getTarget().Options.GuaranteedTailCallOpt))
2597     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2598
2599   // If the function takes variable number of arguments, make a frame index for
2600   // the start of the first vararg value... for expansion of llvm.va_start. We
2601   // can skip this if there are no va_start calls.
2602   if (MFI->hasVAStart() &&
2603       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2604                    CallConv != CallingConv::X86_ThisCall))) {
2605     FuncInfo->setVarArgsFrameIndex(
2606         MFI->CreateFixedObject(1, StackSize, true));
2607   }
2608
2609   MachineModuleInfo &MMI = MF.getMMI();
2610   const Function *WinEHParent = nullptr;
2611   if (MMI.hasWinEHFuncInfo(Fn))
2612     WinEHParent = MMI.getWinEHParent(Fn);
2613   bool IsWinEHOutlined = WinEHParent && WinEHParent != Fn;
2614   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2615
2616   // Figure out if XMM registers are in use.
2617   assert(!(Subtarget->useSoftFloat() &&
2618            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2619          "SSE register cannot be used when SSE is disabled!");
2620
2621   // 64-bit calling conventions support varargs and register parameters, so we
2622   // have to do extra work to spill them in the prologue.
2623   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2624     // Find the first unallocated argument registers.
2625     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2626     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2627     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2628     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2629     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2630            "SSE register cannot be used when SSE is disabled!");
2631
2632     // Gather all the live in physical registers.
2633     SmallVector<SDValue, 6> LiveGPRs;
2634     SmallVector<SDValue, 8> LiveXMMRegs;
2635     SDValue ALVal;
2636     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2637       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2638       LiveGPRs.push_back(
2639           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2640     }
2641     if (!ArgXMMs.empty()) {
2642       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2643       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2644       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2645         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2646         LiveXMMRegs.push_back(
2647             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2648       }
2649     }
2650
2651     if (IsWin64) {
2652       // Get to the caller-allocated home save location.  Add 8 to account
2653       // for the return address.
2654       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2655       FuncInfo->setRegSaveFrameIndex(
2656           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2657       // Fixup to set vararg frame on shadow area (4 x i64).
2658       if (NumIntRegs < 4)
2659         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2660     } else {
2661       // For X86-64, if there are vararg parameters that are passed via
2662       // registers, then we must store them to their spots on the stack so
2663       // they may be loaded by deferencing the result of va_next.
2664       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2665       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2666       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2667           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2668     }
2669
2670     // Store the integer parameter registers.
2671     SmallVector<SDValue, 8> MemOps;
2672     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2673                                       getPointerTy(DAG.getDataLayout()));
2674     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2675     for (SDValue Val : LiveGPRs) {
2676       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2677                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2678       SDValue Store =
2679         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2680                      MachinePointerInfo::getFixedStack(
2681                        FuncInfo->getRegSaveFrameIndex(), Offset),
2682                      false, false, 0);
2683       MemOps.push_back(Store);
2684       Offset += 8;
2685     }
2686
2687     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2688       // Now store the XMM (fp + vector) parameter registers.
2689       SmallVector<SDValue, 12> SaveXMMOps;
2690       SaveXMMOps.push_back(Chain);
2691       SaveXMMOps.push_back(ALVal);
2692       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2693                              FuncInfo->getRegSaveFrameIndex(), dl));
2694       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2695                              FuncInfo->getVarArgsFPOffset(), dl));
2696       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2697                         LiveXMMRegs.end());
2698       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2699                                    MVT::Other, SaveXMMOps));
2700     }
2701
2702     if (!MemOps.empty())
2703       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2704   } else if (IsWin64 && IsWinEHOutlined) {
2705     // Get to the caller-allocated home save location.  Add 8 to account
2706     // for the return address.
2707     int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2708     FuncInfo->setRegSaveFrameIndex(MFI->CreateFixedObject(
2709         /*Size=*/1, /*SPOffset=*/HomeOffset + 8, /*Immutable=*/false));
2710
2711     MMI.getWinEHFuncInfo(Fn)
2712         .CatchHandlerParentFrameObjIdx[const_cast<Function *>(Fn)] =
2713         FuncInfo->getRegSaveFrameIndex();
2714
2715     // Store the second integer parameter (rdx) into rsp+16 relative to the
2716     // stack pointer at the entry of the function.
2717     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2718                                       getPointerTy(DAG.getDataLayout()));
2719     unsigned GPR = MF.addLiveIn(X86::RDX, &X86::GR64RegClass);
2720     SDValue Val = DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64);
2721     Chain = DAG.getStore(
2722         Val.getValue(1), dl, Val, RSFIN,
2723         MachinePointerInfo::getFixedStack(FuncInfo->getRegSaveFrameIndex()),
2724         /*isVolatile=*/true, /*isNonTemporal=*/false, /*Alignment=*/0);
2725   }
2726
2727   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2728     // Find the largest legal vector type.
2729     MVT VecVT = MVT::Other;
2730     // FIXME: Only some x86_32 calling conventions support AVX512.
2731     if (Subtarget->hasAVX512() &&
2732         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2733                      CallConv == CallingConv::Intel_OCL_BI)))
2734       VecVT = MVT::v16f32;
2735     else if (Subtarget->hasAVX())
2736       VecVT = MVT::v8f32;
2737     else if (Subtarget->hasSSE2())
2738       VecVT = MVT::v4f32;
2739
2740     // We forward some GPRs and some vector types.
2741     SmallVector<MVT, 2> RegParmTypes;
2742     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2743     RegParmTypes.push_back(IntVT);
2744     if (VecVT != MVT::Other)
2745       RegParmTypes.push_back(VecVT);
2746
2747     // Compute the set of forwarded registers. The rest are scratch.
2748     SmallVectorImpl<ForwardedRegister> &Forwards =
2749         FuncInfo->getForwardedMustTailRegParms();
2750     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2751
2752     // Conservatively forward AL on x86_64, since it might be used for varargs.
2753     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2754       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2755       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2756     }
2757
2758     // Copy all forwards from physical to virtual registers.
2759     for (ForwardedRegister &F : Forwards) {
2760       // FIXME: Can we use a less constrained schedule?
2761       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2762       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2763       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2764     }
2765   }
2766
2767   // Some CCs need callee pop.
2768   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2769                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2770     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2771   } else {
2772     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2773     // If this is an sret function, the return should pop the hidden pointer.
2774     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2775         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2776         argsAreStructReturn(Ins) == StackStructReturn)
2777       FuncInfo->setBytesToPopOnReturn(4);
2778   }
2779
2780   if (!Is64Bit) {
2781     // RegSaveFrameIndex is X86-64 only.
2782     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2783     if (CallConv == CallingConv::X86_FastCall ||
2784         CallConv == CallingConv::X86_ThisCall)
2785       // fastcc functions can't have varargs.
2786       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2787   }
2788
2789   FuncInfo->setArgumentStackSize(StackSize);
2790
2791   if (IsWinEHParent) {
2792     if (Is64Bit) {
2793       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2794       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2795       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2796       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2797       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2798                            MachinePointerInfo::getFixedStack(UnwindHelpFI),
2799                            /*isVolatile=*/true,
2800                            /*isNonTemporal=*/false, /*Alignment=*/0);
2801     } else {
2802       // Functions using Win32 EH are considered to have opaque SP adjustments
2803       // to force local variables to be addressed from the frame or base
2804       // pointers.
2805       MFI->setHasOpaqueSPAdjustment(true);
2806     }
2807   }
2808
2809   return Chain;
2810 }
2811
2812 SDValue
2813 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2814                                     SDValue StackPtr, SDValue Arg,
2815                                     SDLoc dl, SelectionDAG &DAG,
2816                                     const CCValAssign &VA,
2817                                     ISD::ArgFlagsTy Flags) const {
2818   unsigned LocMemOffset = VA.getLocMemOffset();
2819   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2820   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2821                        StackPtr, PtrOff);
2822   if (Flags.isByVal())
2823     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2824
2825   return DAG.getStore(Chain, dl, Arg, PtrOff,
2826                       MachinePointerInfo::getStack(LocMemOffset),
2827                       false, false, 0);
2828 }
2829
2830 /// Emit a load of return address if tail call
2831 /// optimization is performed and it is required.
2832 SDValue
2833 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2834                                            SDValue &OutRetAddr, SDValue Chain,
2835                                            bool IsTailCall, bool Is64Bit,
2836                                            int FPDiff, SDLoc dl) const {
2837   // Adjust the Return address stack slot.
2838   EVT VT = getPointerTy(DAG.getDataLayout());
2839   OutRetAddr = getReturnAddressFrameIndex(DAG);
2840
2841   // Load the "old" Return address.
2842   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2843                            false, false, false, 0);
2844   return SDValue(OutRetAddr.getNode(), 1);
2845 }
2846
2847 /// Emit a store of the return address if tail call
2848 /// optimization is performed and it is required (FPDiff!=0).
2849 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2850                                         SDValue Chain, SDValue RetAddrFrIdx,
2851                                         EVT PtrVT, unsigned SlotSize,
2852                                         int FPDiff, SDLoc dl) {
2853   // Store the return address to the appropriate stack slot.
2854   if (!FPDiff) return Chain;
2855   // Calculate the new stack slot for the return address.
2856   int NewReturnAddrFI =
2857     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2858                                          false);
2859   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2860   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2861                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2862                        false, false, 0);
2863   return Chain;
2864 }
2865
2866 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2867 /// operation of specified width.
2868 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2869                        SDValue V2) {
2870   unsigned NumElems = VT.getVectorNumElements();
2871   SmallVector<int, 8> Mask;
2872   Mask.push_back(NumElems);
2873   for (unsigned i = 1; i != NumElems; ++i)
2874     Mask.push_back(i);
2875   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2876 }
2877
2878 SDValue
2879 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2880                              SmallVectorImpl<SDValue> &InVals) const {
2881   SelectionDAG &DAG                     = CLI.DAG;
2882   SDLoc &dl                             = CLI.DL;
2883   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2884   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2885   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2886   SDValue Chain                         = CLI.Chain;
2887   SDValue Callee                        = CLI.Callee;
2888   CallingConv::ID CallConv              = CLI.CallConv;
2889   bool &isTailCall                      = CLI.IsTailCall;
2890   bool isVarArg                         = CLI.IsVarArg;
2891
2892   MachineFunction &MF = DAG.getMachineFunction();
2893   bool Is64Bit        = Subtarget->is64Bit();
2894   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2895   StructReturnType SR = callIsStructReturn(Outs);
2896   bool IsSibcall      = false;
2897   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2898   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2899
2900   if (Attr.getValueAsString() == "true")
2901     isTailCall = false;
2902
2903   if (Subtarget->isPICStyleGOT() &&
2904       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2905     // If we are using a GOT, disable tail calls to external symbols with
2906     // default visibility. Tail calling such a symbol requires using a GOT
2907     // relocation, which forces early binding of the symbol. This breaks code
2908     // that require lazy function symbol resolution. Using musttail or
2909     // GuaranteedTailCallOpt will override this.
2910     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2911     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2912                G->getGlobal()->hasDefaultVisibility()))
2913       isTailCall = false;
2914   }
2915
2916   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2917   if (IsMustTail) {
2918     // Force this to be a tail call.  The verifier rules are enough to ensure
2919     // that we can lower this successfully without moving the return address
2920     // around.
2921     isTailCall = true;
2922   } else if (isTailCall) {
2923     // Check if it's really possible to do a tail call.
2924     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2925                     isVarArg, SR != NotStructReturn,
2926                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2927                     Outs, OutVals, Ins, DAG);
2928
2929     // Sibcalls are automatically detected tailcalls which do not require
2930     // ABI changes.
2931     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2932       IsSibcall = true;
2933
2934     if (isTailCall)
2935       ++NumTailCalls;
2936   }
2937
2938   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2939          "Var args not supported with calling convention fastcc, ghc or hipe");
2940
2941   // Analyze operands of the call, assigning locations to each operand.
2942   SmallVector<CCValAssign, 16> ArgLocs;
2943   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2944
2945   // Allocate shadow area for Win64
2946   if (IsWin64)
2947     CCInfo.AllocateStack(32, 8);
2948
2949   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2950
2951   // Get a count of how many bytes are to be pushed on the stack.
2952   unsigned NumBytes = CCInfo.getNextStackOffset();
2953   if (IsSibcall)
2954     // This is a sibcall. The memory operands are available in caller's
2955     // own caller's stack.
2956     NumBytes = 0;
2957   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2958            IsTailCallConvention(CallConv))
2959     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2960
2961   int FPDiff = 0;
2962   if (isTailCall && !IsSibcall && !IsMustTail) {
2963     // Lower arguments at fp - stackoffset + fpdiff.
2964     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2965
2966     FPDiff = NumBytesCallerPushed - NumBytes;
2967
2968     // Set the delta of movement of the returnaddr stackslot.
2969     // But only set if delta is greater than previous delta.
2970     if (FPDiff < X86Info->getTCReturnAddrDelta())
2971       X86Info->setTCReturnAddrDelta(FPDiff);
2972   }
2973
2974   unsigned NumBytesToPush = NumBytes;
2975   unsigned NumBytesToPop = NumBytes;
2976
2977   // If we have an inalloca argument, all stack space has already been allocated
2978   // for us and be right at the top of the stack.  We don't support multiple
2979   // arguments passed in memory when using inalloca.
2980   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2981     NumBytesToPush = 0;
2982     if (!ArgLocs.back().isMemLoc())
2983       report_fatal_error("cannot use inalloca attribute on a register "
2984                          "parameter");
2985     if (ArgLocs.back().getLocMemOffset() != 0)
2986       report_fatal_error("any parameter with the inalloca attribute must be "
2987                          "the only memory argument");
2988   }
2989
2990   if (!IsSibcall)
2991     Chain = DAG.getCALLSEQ_START(
2992         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
2993
2994   SDValue RetAddrFrIdx;
2995   // Load return address for tail calls.
2996   if (isTailCall && FPDiff)
2997     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2998                                     Is64Bit, FPDiff, dl);
2999
3000   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3001   SmallVector<SDValue, 8> MemOpChains;
3002   SDValue StackPtr;
3003
3004   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3005   // of tail call optimization arguments are handle later.
3006   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3007   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3008     // Skip inalloca arguments, they have already been written.
3009     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3010     if (Flags.isInAlloca())
3011       continue;
3012
3013     CCValAssign &VA = ArgLocs[i];
3014     EVT RegVT = VA.getLocVT();
3015     SDValue Arg = OutVals[i];
3016     bool isByVal = Flags.isByVal();
3017
3018     // Promote the value if needed.
3019     switch (VA.getLocInfo()) {
3020     default: llvm_unreachable("Unknown loc info!");
3021     case CCValAssign::Full: break;
3022     case CCValAssign::SExt:
3023       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3024       break;
3025     case CCValAssign::ZExt:
3026       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3027       break;
3028     case CCValAssign::AExt:
3029       if (Arg.getValueType().isVector() &&
3030           Arg.getValueType().getScalarType() == MVT::i1)
3031         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3032       else if (RegVT.is128BitVector()) {
3033         // Special case: passing MMX values in XMM registers.
3034         Arg = DAG.getBitcast(MVT::i64, Arg);
3035         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3036         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3037       } else
3038         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3039       break;
3040     case CCValAssign::BCvt:
3041       Arg = DAG.getBitcast(RegVT, Arg);
3042       break;
3043     case CCValAssign::Indirect: {
3044       // Store the argument.
3045       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3046       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3047       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
3048                            MachinePointerInfo::getFixedStack(FI),
3049                            false, false, 0);
3050       Arg = SpillSlot;
3051       break;
3052     }
3053     }
3054
3055     if (VA.isRegLoc()) {
3056       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3057       if (isVarArg && IsWin64) {
3058         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3059         // shadow reg if callee is a varargs function.
3060         unsigned ShadowReg = 0;
3061         switch (VA.getLocReg()) {
3062         case X86::XMM0: ShadowReg = X86::RCX; break;
3063         case X86::XMM1: ShadowReg = X86::RDX; break;
3064         case X86::XMM2: ShadowReg = X86::R8; break;
3065         case X86::XMM3: ShadowReg = X86::R9; break;
3066         }
3067         if (ShadowReg)
3068           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3069       }
3070     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3071       assert(VA.isMemLoc());
3072       if (!StackPtr.getNode())
3073         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3074                                       getPointerTy(DAG.getDataLayout()));
3075       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3076                                              dl, DAG, VA, Flags));
3077     }
3078   }
3079
3080   if (!MemOpChains.empty())
3081     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3082
3083   if (Subtarget->isPICStyleGOT()) {
3084     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3085     // GOT pointer.
3086     if (!isTailCall) {
3087       RegsToPass.push_back(std::make_pair(
3088           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3089                                           getPointerTy(DAG.getDataLayout()))));
3090     } else {
3091       // If we are tail calling and generating PIC/GOT style code load the
3092       // address of the callee into ECX. The value in ecx is used as target of
3093       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3094       // for tail calls on PIC/GOT architectures. Normally we would just put the
3095       // address of GOT into ebx and then call target@PLT. But for tail calls
3096       // ebx would be restored (since ebx is callee saved) before jumping to the
3097       // target@PLT.
3098
3099       // Note: The actual moving to ECX is done further down.
3100       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3101       if (G && !G->getGlobal()->hasLocalLinkage() &&
3102           G->getGlobal()->hasDefaultVisibility())
3103         Callee = LowerGlobalAddress(Callee, DAG);
3104       else if (isa<ExternalSymbolSDNode>(Callee))
3105         Callee = LowerExternalSymbol(Callee, DAG);
3106     }
3107   }
3108
3109   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3110     // From AMD64 ABI document:
3111     // For calls that may call functions that use varargs or stdargs
3112     // (prototype-less calls or calls to functions containing ellipsis (...) in
3113     // the declaration) %al is used as hidden argument to specify the number
3114     // of SSE registers used. The contents of %al do not need to match exactly
3115     // the number of registers, but must be an ubound on the number of SSE
3116     // registers used and is in the range 0 - 8 inclusive.
3117
3118     // Count the number of XMM registers allocated.
3119     static const MCPhysReg XMMArgRegs[] = {
3120       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3121       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3122     };
3123     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3124     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3125            && "SSE registers cannot be used when SSE is disabled");
3126
3127     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3128                                         DAG.getConstant(NumXMMRegs, dl,
3129                                                         MVT::i8)));
3130   }
3131
3132   if (isVarArg && IsMustTail) {
3133     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3134     for (const auto &F : Forwards) {
3135       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3136       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3137     }
3138   }
3139
3140   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3141   // don't need this because the eligibility check rejects calls that require
3142   // shuffling arguments passed in memory.
3143   if (!IsSibcall && isTailCall) {
3144     // Force all the incoming stack arguments to be loaded from the stack
3145     // before any new outgoing arguments are stored to the stack, because the
3146     // outgoing stack slots may alias the incoming argument stack slots, and
3147     // the alias isn't otherwise explicit. This is slightly more conservative
3148     // than necessary, because it means that each store effectively depends
3149     // on every argument instead of just those arguments it would clobber.
3150     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3151
3152     SmallVector<SDValue, 8> MemOpChains2;
3153     SDValue FIN;
3154     int FI = 0;
3155     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3156       CCValAssign &VA = ArgLocs[i];
3157       if (VA.isRegLoc())
3158         continue;
3159       assert(VA.isMemLoc());
3160       SDValue Arg = OutVals[i];
3161       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3162       // Skip inalloca arguments.  They don't require any work.
3163       if (Flags.isInAlloca())
3164         continue;
3165       // Create frame index.
3166       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3167       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3168       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3169       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3170
3171       if (Flags.isByVal()) {
3172         // Copy relative to framepointer.
3173         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3174         if (!StackPtr.getNode())
3175           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3176                                         getPointerTy(DAG.getDataLayout()));
3177         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3178                              StackPtr, Source);
3179
3180         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3181                                                          ArgChain,
3182                                                          Flags, DAG, dl));
3183       } else {
3184         // Store relative to framepointer.
3185         MemOpChains2.push_back(
3186           DAG.getStore(ArgChain, dl, Arg, FIN,
3187                        MachinePointerInfo::getFixedStack(FI),
3188                        false, false, 0));
3189       }
3190     }
3191
3192     if (!MemOpChains2.empty())
3193       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3194
3195     // Store the return address to the appropriate stack slot.
3196     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3197                                      getPointerTy(DAG.getDataLayout()),
3198                                      RegInfo->getSlotSize(), FPDiff, dl);
3199   }
3200
3201   // Build a sequence of copy-to-reg nodes chained together with token chain
3202   // and flag operands which copy the outgoing args into registers.
3203   SDValue InFlag;
3204   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3205     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3206                              RegsToPass[i].second, InFlag);
3207     InFlag = Chain.getValue(1);
3208   }
3209
3210   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3211     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3212     // In the 64-bit large code model, we have to make all calls
3213     // through a register, since the call instruction's 32-bit
3214     // pc-relative offset may not be large enough to hold the whole
3215     // address.
3216   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3217     // If the callee is a GlobalAddress node (quite common, every direct call
3218     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3219     // it.
3220     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3221
3222     // We should use extra load for direct calls to dllimported functions in
3223     // non-JIT mode.
3224     const GlobalValue *GV = G->getGlobal();
3225     if (!GV->hasDLLImportStorageClass()) {
3226       unsigned char OpFlags = 0;
3227       bool ExtraLoad = false;
3228       unsigned WrapperKind = ISD::DELETED_NODE;
3229
3230       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3231       // external symbols most go through the PLT in PIC mode.  If the symbol
3232       // has hidden or protected visibility, or if it is static or local, then
3233       // we don't need to use the PLT - we can directly call it.
3234       if (Subtarget->isTargetELF() &&
3235           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3236           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3237         OpFlags = X86II::MO_PLT;
3238       } else if (Subtarget->isPICStyleStubAny() &&
3239                  !GV->isStrongDefinitionForLinker() &&
3240                  (!Subtarget->getTargetTriple().isMacOSX() ||
3241                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3242         // PC-relative references to external symbols should go through $stub,
3243         // unless we're building with the leopard linker or later, which
3244         // automatically synthesizes these stubs.
3245         OpFlags = X86II::MO_DARWIN_STUB;
3246       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3247                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3248         // If the function is marked as non-lazy, generate an indirect call
3249         // which loads from the GOT directly. This avoids runtime overhead
3250         // at the cost of eager binding (and one extra byte of encoding).
3251         OpFlags = X86II::MO_GOTPCREL;
3252         WrapperKind = X86ISD::WrapperRIP;
3253         ExtraLoad = true;
3254       }
3255
3256       Callee = DAG.getTargetGlobalAddress(
3257           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3258
3259       // Add a wrapper if needed.
3260       if (WrapperKind != ISD::DELETED_NODE)
3261         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3262                              getPointerTy(DAG.getDataLayout()), Callee);
3263       // Add extra indirection if needed.
3264       if (ExtraLoad)
3265         Callee = DAG.getLoad(
3266             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3267             MachinePointerInfo::getGOT(), false, false, false, 0);
3268     }
3269   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3270     unsigned char OpFlags = 0;
3271
3272     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3273     // external symbols should go through the PLT.
3274     if (Subtarget->isTargetELF() &&
3275         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3276       OpFlags = X86II::MO_PLT;
3277     } else if (Subtarget->isPICStyleStubAny() &&
3278                (!Subtarget->getTargetTriple().isMacOSX() ||
3279                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3280       // PC-relative references to external symbols should go through $stub,
3281       // unless we're building with the leopard linker or later, which
3282       // automatically synthesizes these stubs.
3283       OpFlags = X86II::MO_DARWIN_STUB;
3284     }
3285
3286     Callee = DAG.getTargetExternalSymbol(
3287         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3288   } else if (Subtarget->isTarget64BitILP32() &&
3289              Callee->getValueType(0) == MVT::i32) {
3290     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3291     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3292   }
3293
3294   // Returns a chain & a flag for retval copy to use.
3295   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3296   SmallVector<SDValue, 8> Ops;
3297
3298   if (!IsSibcall && isTailCall) {
3299     Chain = DAG.getCALLSEQ_END(Chain,
3300                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3301                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3302     InFlag = Chain.getValue(1);
3303   }
3304
3305   Ops.push_back(Chain);
3306   Ops.push_back(Callee);
3307
3308   if (isTailCall)
3309     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3310
3311   // Add argument registers to the end of the list so that they are known live
3312   // into the call.
3313   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3314     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3315                                   RegsToPass[i].second.getValueType()));
3316
3317   // Add a register mask operand representing the call-preserved registers.
3318   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3319   assert(Mask && "Missing call preserved mask for calling convention");
3320
3321   // If this is an invoke in a 32-bit function using an MSVC personality, assume
3322   // the function clobbers all registers. If an exception is thrown, the runtime
3323   // will not restore CSRs.
3324   // FIXME: Model this more precisely so that we can register allocate across
3325   // the normal edge and spill and fill across the exceptional edge.
3326   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3327     const Function *CallerFn = MF.getFunction();
3328     EHPersonality Pers =
3329         CallerFn->hasPersonalityFn()
3330             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3331             : EHPersonality::Unknown;
3332     if (isMSVCEHPersonality(Pers))
3333       Mask = RegInfo->getNoPreservedMask();
3334   }
3335
3336   Ops.push_back(DAG.getRegisterMask(Mask));
3337
3338   if (InFlag.getNode())
3339     Ops.push_back(InFlag);
3340
3341   if (isTailCall) {
3342     // We used to do:
3343     //// If this is the first return lowered for this function, add the regs
3344     //// to the liveout set for the function.
3345     // This isn't right, although it's probably harmless on x86; liveouts
3346     // should be computed from returns not tail calls.  Consider a void
3347     // function making a tail call to a function returning int.
3348     MF.getFrameInfo()->setHasTailCall();
3349     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3350   }
3351
3352   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3353   InFlag = Chain.getValue(1);
3354
3355   // Create the CALLSEQ_END node.
3356   unsigned NumBytesForCalleeToPop;
3357   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3358                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3359     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3360   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3361            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3362            SR == StackStructReturn)
3363     // If this is a call to a struct-return function, the callee
3364     // pops the hidden struct pointer, so we have to push it back.
3365     // This is common for Darwin/X86, Linux & Mingw32 targets.
3366     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3367     NumBytesForCalleeToPop = 4;
3368   else
3369     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3370
3371   // Returns a flag for retval copy to use.
3372   if (!IsSibcall) {
3373     Chain = DAG.getCALLSEQ_END(Chain,
3374                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3375                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3376                                                      true),
3377                                InFlag, dl);
3378     InFlag = Chain.getValue(1);
3379   }
3380
3381   // Handle result values, copying them out of physregs into vregs that we
3382   // return.
3383   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3384                          Ins, dl, DAG, InVals);
3385 }
3386
3387 //===----------------------------------------------------------------------===//
3388 //                Fast Calling Convention (tail call) implementation
3389 //===----------------------------------------------------------------------===//
3390
3391 //  Like std call, callee cleans arguments, convention except that ECX is
3392 //  reserved for storing the tail called function address. Only 2 registers are
3393 //  free for argument passing (inreg). Tail call optimization is performed
3394 //  provided:
3395 //                * tailcallopt is enabled
3396 //                * caller/callee are fastcc
3397 //  On X86_64 architecture with GOT-style position independent code only local
3398 //  (within module) calls are supported at the moment.
3399 //  To keep the stack aligned according to platform abi the function
3400 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3401 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3402 //  If a tail called function callee has more arguments than the caller the
3403 //  caller needs to make sure that there is room to move the RETADDR to. This is
3404 //  achieved by reserving an area the size of the argument delta right after the
3405 //  original RETADDR, but before the saved framepointer or the spilled registers
3406 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3407 //  stack layout:
3408 //    arg1
3409 //    arg2
3410 //    RETADDR
3411 //    [ new RETADDR
3412 //      move area ]
3413 //    (possible EBP)
3414 //    ESI
3415 //    EDI
3416 //    local1 ..
3417
3418 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3419 /// requirement.
3420 unsigned
3421 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3422                                                SelectionDAG& DAG) const {
3423   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3424   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3425   unsigned StackAlignment = TFI.getStackAlignment();
3426   uint64_t AlignMask = StackAlignment - 1;
3427   int64_t Offset = StackSize;
3428   unsigned SlotSize = RegInfo->getSlotSize();
3429   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3430     // Number smaller than 12 so just add the difference.
3431     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3432   } else {
3433     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3434     Offset = ((~AlignMask) & Offset) + StackAlignment +
3435       (StackAlignment-SlotSize);
3436   }
3437   return Offset;
3438 }
3439
3440 /// Return true if the given stack call argument is already available in the
3441 /// same position (relatively) of the caller's incoming argument stack.
3442 static
3443 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3444                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3445                          const X86InstrInfo *TII) {
3446   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3447   int FI = INT_MAX;
3448   if (Arg.getOpcode() == ISD::CopyFromReg) {
3449     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3450     if (!TargetRegisterInfo::isVirtualRegister(VR))
3451       return false;
3452     MachineInstr *Def = MRI->getVRegDef(VR);
3453     if (!Def)
3454       return false;
3455     if (!Flags.isByVal()) {
3456       if (!TII->isLoadFromStackSlot(Def, FI))
3457         return false;
3458     } else {
3459       unsigned Opcode = Def->getOpcode();
3460       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3461            Opcode == X86::LEA64_32r) &&
3462           Def->getOperand(1).isFI()) {
3463         FI = Def->getOperand(1).getIndex();
3464         Bytes = Flags.getByValSize();
3465       } else
3466         return false;
3467     }
3468   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3469     if (Flags.isByVal())
3470       // ByVal argument is passed in as a pointer but it's now being
3471       // dereferenced. e.g.
3472       // define @foo(%struct.X* %A) {
3473       //   tail call @bar(%struct.X* byval %A)
3474       // }
3475       return false;
3476     SDValue Ptr = Ld->getBasePtr();
3477     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3478     if (!FINode)
3479       return false;
3480     FI = FINode->getIndex();
3481   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3482     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3483     FI = FINode->getIndex();
3484     Bytes = Flags.getByValSize();
3485   } else
3486     return false;
3487
3488   assert(FI != INT_MAX);
3489   if (!MFI->isFixedObjectIndex(FI))
3490     return false;
3491   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3492 }
3493
3494 /// Check whether the call is eligible for tail call optimization. Targets
3495 /// that want to do tail call optimization should implement this function.
3496 bool
3497 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3498                                                      CallingConv::ID CalleeCC,
3499                                                      bool isVarArg,
3500                                                      bool isCalleeStructRet,
3501                                                      bool isCallerStructRet,
3502                                                      Type *RetTy,
3503                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3504                                     const SmallVectorImpl<SDValue> &OutVals,
3505                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3506                                                      SelectionDAG &DAG) const {
3507   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3508     return false;
3509
3510   // If -tailcallopt is specified, make fastcc functions tail-callable.
3511   const MachineFunction &MF = DAG.getMachineFunction();
3512   const Function *CallerF = MF.getFunction();
3513
3514   // If the function return type is x86_fp80 and the callee return type is not,
3515   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3516   // perform a tailcall optimization here.
3517   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3518     return false;
3519
3520   CallingConv::ID CallerCC = CallerF->getCallingConv();
3521   bool CCMatch = CallerCC == CalleeCC;
3522   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3523   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3524
3525   // Win64 functions have extra shadow space for argument homing. Don't do the
3526   // sibcall if the caller and callee have mismatched expectations for this
3527   // space.
3528   if (IsCalleeWin64 != IsCallerWin64)
3529     return false;
3530
3531   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3532     if (IsTailCallConvention(CalleeCC) && CCMatch)
3533       return true;
3534     return false;
3535   }
3536
3537   // Look for obvious safe cases to perform tail call optimization that do not
3538   // require ABI changes. This is what gcc calls sibcall.
3539
3540   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3541   // emit a special epilogue.
3542   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3543   if (RegInfo->needsStackRealignment(MF))
3544     return false;
3545
3546   // Also avoid sibcall optimization if either caller or callee uses struct
3547   // return semantics.
3548   if (isCalleeStructRet || isCallerStructRet)
3549     return false;
3550
3551   // An stdcall/thiscall caller is expected to clean up its arguments; the
3552   // callee isn't going to do that.
3553   // FIXME: this is more restrictive than needed. We could produce a tailcall
3554   // when the stack adjustment matches. For example, with a thiscall that takes
3555   // only one argument.
3556   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3557                    CallerCC == CallingConv::X86_ThisCall))
3558     return false;
3559
3560   // Do not sibcall optimize vararg calls unless all arguments are passed via
3561   // registers.
3562   if (isVarArg && !Outs.empty()) {
3563
3564     // Optimizing for varargs on Win64 is unlikely to be safe without
3565     // additional testing.
3566     if (IsCalleeWin64 || IsCallerWin64)
3567       return false;
3568
3569     SmallVector<CCValAssign, 16> ArgLocs;
3570     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3571                    *DAG.getContext());
3572
3573     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3574     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3575       if (!ArgLocs[i].isRegLoc())
3576         return false;
3577   }
3578
3579   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3580   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3581   // this into a sibcall.
3582   bool Unused = false;
3583   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3584     if (!Ins[i].Used) {
3585       Unused = true;
3586       break;
3587     }
3588   }
3589   if (Unused) {
3590     SmallVector<CCValAssign, 16> RVLocs;
3591     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3592                    *DAG.getContext());
3593     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3594     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3595       CCValAssign &VA = RVLocs[i];
3596       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3597         return false;
3598     }
3599   }
3600
3601   // If the calling conventions do not match, then we'd better make sure the
3602   // results are returned in the same way as what the caller expects.
3603   if (!CCMatch) {
3604     SmallVector<CCValAssign, 16> RVLocs1;
3605     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3606                     *DAG.getContext());
3607     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3608
3609     SmallVector<CCValAssign, 16> RVLocs2;
3610     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3611                     *DAG.getContext());
3612     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3613
3614     if (RVLocs1.size() != RVLocs2.size())
3615       return false;
3616     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3617       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3618         return false;
3619       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3620         return false;
3621       if (RVLocs1[i].isRegLoc()) {
3622         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3623           return false;
3624       } else {
3625         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3626           return false;
3627       }
3628     }
3629   }
3630
3631   // If the callee takes no arguments then go on to check the results of the
3632   // call.
3633   if (!Outs.empty()) {
3634     // Check if stack adjustment is needed. For now, do not do this if any
3635     // argument is passed on the stack.
3636     SmallVector<CCValAssign, 16> ArgLocs;
3637     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3638                    *DAG.getContext());
3639
3640     // Allocate shadow area for Win64
3641     if (IsCalleeWin64)
3642       CCInfo.AllocateStack(32, 8);
3643
3644     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3645     if (CCInfo.getNextStackOffset()) {
3646       MachineFunction &MF = DAG.getMachineFunction();
3647       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3648         return false;
3649
3650       // Check if the arguments are already laid out in the right way as
3651       // the caller's fixed stack objects.
3652       MachineFrameInfo *MFI = MF.getFrameInfo();
3653       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3654       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3655       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3656         CCValAssign &VA = ArgLocs[i];
3657         SDValue Arg = OutVals[i];
3658         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3659         if (VA.getLocInfo() == CCValAssign::Indirect)
3660           return false;
3661         if (!VA.isRegLoc()) {
3662           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3663                                    MFI, MRI, TII))
3664             return false;
3665         }
3666       }
3667     }
3668
3669     // If the tailcall address may be in a register, then make sure it's
3670     // possible to register allocate for it. In 32-bit, the call address can
3671     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3672     // callee-saved registers are restored. These happen to be the same
3673     // registers used to pass 'inreg' arguments so watch out for those.
3674     if (!Subtarget->is64Bit() &&
3675         ((!isa<GlobalAddressSDNode>(Callee) &&
3676           !isa<ExternalSymbolSDNode>(Callee)) ||
3677          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3678       unsigned NumInRegs = 0;
3679       // In PIC we need an extra register to formulate the address computation
3680       // for the callee.
3681       unsigned MaxInRegs =
3682         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3683
3684       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3685         CCValAssign &VA = ArgLocs[i];
3686         if (!VA.isRegLoc())
3687           continue;
3688         unsigned Reg = VA.getLocReg();
3689         switch (Reg) {
3690         default: break;
3691         case X86::EAX: case X86::EDX: case X86::ECX:
3692           if (++NumInRegs == MaxInRegs)
3693             return false;
3694           break;
3695         }
3696       }
3697     }
3698   }
3699
3700   return true;
3701 }
3702
3703 FastISel *
3704 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3705                                   const TargetLibraryInfo *libInfo) const {
3706   return X86::createFastISel(funcInfo, libInfo);
3707 }
3708
3709 //===----------------------------------------------------------------------===//
3710 //                           Other Lowering Hooks
3711 //===----------------------------------------------------------------------===//
3712
3713 static bool MayFoldLoad(SDValue Op) {
3714   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3715 }
3716
3717 static bool MayFoldIntoStore(SDValue Op) {
3718   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3719 }
3720
3721 static bool isTargetShuffle(unsigned Opcode) {
3722   switch(Opcode) {
3723   default: return false;
3724   case X86ISD::BLENDI:
3725   case X86ISD::PSHUFB:
3726   case X86ISD::PSHUFD:
3727   case X86ISD::PSHUFHW:
3728   case X86ISD::PSHUFLW:
3729   case X86ISD::SHUFP:
3730   case X86ISD::PALIGNR:
3731   case X86ISD::MOVLHPS:
3732   case X86ISD::MOVLHPD:
3733   case X86ISD::MOVHLPS:
3734   case X86ISD::MOVLPS:
3735   case X86ISD::MOVLPD:
3736   case X86ISD::MOVSHDUP:
3737   case X86ISD::MOVSLDUP:
3738   case X86ISD::MOVDDUP:
3739   case X86ISD::MOVSS:
3740   case X86ISD::MOVSD:
3741   case X86ISD::UNPCKL:
3742   case X86ISD::UNPCKH:
3743   case X86ISD::VPERMILPI:
3744   case X86ISD::VPERM2X128:
3745   case X86ISD::VPERMI:
3746     return true;
3747   }
3748 }
3749
3750 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3751                                     SDValue V1, unsigned TargetMask,
3752                                     SelectionDAG &DAG) {
3753   switch(Opc) {
3754   default: llvm_unreachable("Unknown x86 shuffle node");
3755   case X86ISD::PSHUFD:
3756   case X86ISD::PSHUFHW:
3757   case X86ISD::PSHUFLW:
3758   case X86ISD::VPERMILPI:
3759   case X86ISD::VPERMI:
3760     return DAG.getNode(Opc, dl, VT, V1,
3761                        DAG.getConstant(TargetMask, dl, MVT::i8));
3762   }
3763 }
3764
3765 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3766                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3767   switch(Opc) {
3768   default: llvm_unreachable("Unknown x86 shuffle node");
3769   case X86ISD::MOVLHPS:
3770   case X86ISD::MOVLHPD:
3771   case X86ISD::MOVHLPS:
3772   case X86ISD::MOVLPS:
3773   case X86ISD::MOVLPD:
3774   case X86ISD::MOVSS:
3775   case X86ISD::MOVSD:
3776   case X86ISD::UNPCKL:
3777   case X86ISD::UNPCKH:
3778     return DAG.getNode(Opc, dl, VT, V1, V2);
3779   }
3780 }
3781
3782 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3783   MachineFunction &MF = DAG.getMachineFunction();
3784   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3785   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3786   int ReturnAddrIndex = FuncInfo->getRAIndex();
3787
3788   if (ReturnAddrIndex == 0) {
3789     // Set up a frame object for the return address.
3790     unsigned SlotSize = RegInfo->getSlotSize();
3791     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3792                                                            -(int64_t)SlotSize,
3793                                                            false);
3794     FuncInfo->setRAIndex(ReturnAddrIndex);
3795   }
3796
3797   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3798 }
3799
3800 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3801                                        bool hasSymbolicDisplacement) {
3802   // Offset should fit into 32 bit immediate field.
3803   if (!isInt<32>(Offset))
3804     return false;
3805
3806   // If we don't have a symbolic displacement - we don't have any extra
3807   // restrictions.
3808   if (!hasSymbolicDisplacement)
3809     return true;
3810
3811   // FIXME: Some tweaks might be needed for medium code model.
3812   if (M != CodeModel::Small && M != CodeModel::Kernel)
3813     return false;
3814
3815   // For small code model we assume that latest object is 16MB before end of 31
3816   // bits boundary. We may also accept pretty large negative constants knowing
3817   // that all objects are in the positive half of address space.
3818   if (M == CodeModel::Small && Offset < 16*1024*1024)
3819     return true;
3820
3821   // For kernel code model we know that all object resist in the negative half
3822   // of 32bits address space. We may not accept negative offsets, since they may
3823   // be just off and we may accept pretty large positive ones.
3824   if (M == CodeModel::Kernel && Offset >= 0)
3825     return true;
3826
3827   return false;
3828 }
3829
3830 /// Determines whether the callee is required to pop its own arguments.
3831 /// Callee pop is necessary to support tail calls.
3832 bool X86::isCalleePop(CallingConv::ID CallingConv,
3833                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3834   switch (CallingConv) {
3835   default:
3836     return false;
3837   case CallingConv::X86_StdCall:
3838   case CallingConv::X86_FastCall:
3839   case CallingConv::X86_ThisCall:
3840     return !is64Bit;
3841   case CallingConv::Fast:
3842   case CallingConv::GHC:
3843   case CallingConv::HiPE:
3844     if (IsVarArg)
3845       return false;
3846     return TailCallOpt;
3847   }
3848 }
3849
3850 /// \brief Return true if the condition is an unsigned comparison operation.
3851 static bool isX86CCUnsigned(unsigned X86CC) {
3852   switch (X86CC) {
3853   default: llvm_unreachable("Invalid integer condition!");
3854   case X86::COND_E:     return true;
3855   case X86::COND_G:     return false;
3856   case X86::COND_GE:    return false;
3857   case X86::COND_L:     return false;
3858   case X86::COND_LE:    return false;
3859   case X86::COND_NE:    return true;
3860   case X86::COND_B:     return true;
3861   case X86::COND_A:     return true;
3862   case X86::COND_BE:    return true;
3863   case X86::COND_AE:    return true;
3864   }
3865   llvm_unreachable("covered switch fell through?!");
3866 }
3867
3868 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3869 /// condition code, returning the condition code and the LHS/RHS of the
3870 /// comparison to make.
3871 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3872                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3873   if (!isFP) {
3874     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3875       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3876         // X > -1   -> X == 0, jump !sign.
3877         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3878         return X86::COND_NS;
3879       }
3880       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3881         // X < 0   -> X == 0, jump on sign.
3882         return X86::COND_S;
3883       }
3884       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3885         // X < 1   -> X <= 0
3886         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3887         return X86::COND_LE;
3888       }
3889     }
3890
3891     switch (SetCCOpcode) {
3892     default: llvm_unreachable("Invalid integer condition!");
3893     case ISD::SETEQ:  return X86::COND_E;
3894     case ISD::SETGT:  return X86::COND_G;
3895     case ISD::SETGE:  return X86::COND_GE;
3896     case ISD::SETLT:  return X86::COND_L;
3897     case ISD::SETLE:  return X86::COND_LE;
3898     case ISD::SETNE:  return X86::COND_NE;
3899     case ISD::SETULT: return X86::COND_B;
3900     case ISD::SETUGT: return X86::COND_A;
3901     case ISD::SETULE: return X86::COND_BE;
3902     case ISD::SETUGE: return X86::COND_AE;
3903     }
3904   }
3905
3906   // First determine if it is required or is profitable to flip the operands.
3907
3908   // If LHS is a foldable load, but RHS is not, flip the condition.
3909   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3910       !ISD::isNON_EXTLoad(RHS.getNode())) {
3911     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3912     std::swap(LHS, RHS);
3913   }
3914
3915   switch (SetCCOpcode) {
3916   default: break;
3917   case ISD::SETOLT:
3918   case ISD::SETOLE:
3919   case ISD::SETUGT:
3920   case ISD::SETUGE:
3921     std::swap(LHS, RHS);
3922     break;
3923   }
3924
3925   // On a floating point condition, the flags are set as follows:
3926   // ZF  PF  CF   op
3927   //  0 | 0 | 0 | X > Y
3928   //  0 | 0 | 1 | X < Y
3929   //  1 | 0 | 0 | X == Y
3930   //  1 | 1 | 1 | unordered
3931   switch (SetCCOpcode) {
3932   default: llvm_unreachable("Condcode should be pre-legalized away");
3933   case ISD::SETUEQ:
3934   case ISD::SETEQ:   return X86::COND_E;
3935   case ISD::SETOLT:              // flipped
3936   case ISD::SETOGT:
3937   case ISD::SETGT:   return X86::COND_A;
3938   case ISD::SETOLE:              // flipped
3939   case ISD::SETOGE:
3940   case ISD::SETGE:   return X86::COND_AE;
3941   case ISD::SETUGT:              // flipped
3942   case ISD::SETULT:
3943   case ISD::SETLT:   return X86::COND_B;
3944   case ISD::SETUGE:              // flipped
3945   case ISD::SETULE:
3946   case ISD::SETLE:   return X86::COND_BE;
3947   case ISD::SETONE:
3948   case ISD::SETNE:   return X86::COND_NE;
3949   case ISD::SETUO:   return X86::COND_P;
3950   case ISD::SETO:    return X86::COND_NP;
3951   case ISD::SETOEQ:
3952   case ISD::SETUNE:  return X86::COND_INVALID;
3953   }
3954 }
3955
3956 /// Is there a floating point cmov for the specific X86 condition code?
3957 /// Current x86 isa includes the following FP cmov instructions:
3958 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3959 static bool hasFPCMov(unsigned X86CC) {
3960   switch (X86CC) {
3961   default:
3962     return false;
3963   case X86::COND_B:
3964   case X86::COND_BE:
3965   case X86::COND_E:
3966   case X86::COND_P:
3967   case X86::COND_A:
3968   case X86::COND_AE:
3969   case X86::COND_NE:
3970   case X86::COND_NP:
3971     return true;
3972   }
3973 }
3974
3975 /// Returns true if the target can instruction select the
3976 /// specified FP immediate natively. If false, the legalizer will
3977 /// materialize the FP immediate as a load from a constant pool.
3978 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3979   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3980     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3981       return true;
3982   }
3983   return false;
3984 }
3985
3986 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3987                                               ISD::LoadExtType ExtTy,
3988                                               EVT NewVT) const {
3989   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3990   // relocation target a movq or addq instruction: don't let the load shrink.
3991   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3992   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3993     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3994       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3995   return true;
3996 }
3997
3998 /// \brief Returns true if it is beneficial to convert a load of a constant
3999 /// to just the constant itself.
4000 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4001                                                           Type *Ty) const {
4002   assert(Ty->isIntegerTy());
4003
4004   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4005   if (BitSize == 0 || BitSize > 64)
4006     return false;
4007   return true;
4008 }
4009
4010 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4011                                                 unsigned Index) const {
4012   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4013     return false;
4014
4015   return (Index == 0 || Index == ResVT.getVectorNumElements());
4016 }
4017
4018 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4019   // Speculate cttz only if we can directly use TZCNT.
4020   return Subtarget->hasBMI();
4021 }
4022
4023 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4024   // Speculate ctlz only if we can directly use LZCNT.
4025   return Subtarget->hasLZCNT();
4026 }
4027
4028 /// Return true if every element in Mask, beginning
4029 /// from position Pos and ending in Pos+Size is undef.
4030 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4031   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4032     if (0 <= Mask[i])
4033       return false;
4034   return true;
4035 }
4036
4037 /// Return true if Val is undef or if its value falls within the
4038 /// specified range (L, H].
4039 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4040   return (Val < 0) || (Val >= Low && Val < Hi);
4041 }
4042
4043 /// Val is either less than zero (undef) or equal to the specified value.
4044 static bool isUndefOrEqual(int Val, int CmpVal) {
4045   return (Val < 0 || Val == CmpVal);
4046 }
4047
4048 /// Return true if every element in Mask, beginning
4049 /// from position Pos and ending in Pos+Size, falls within the specified
4050 /// sequential range (Low, Low+Size]. or is undef.
4051 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4052                                        unsigned Pos, unsigned Size, int Low) {
4053   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4054     if (!isUndefOrEqual(Mask[i], Low))
4055       return false;
4056   return true;
4057 }
4058
4059 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4060 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4061 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4062   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4063   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4064     return false;
4065
4066   // The index should be aligned on a vecWidth-bit boundary.
4067   uint64_t Index =
4068     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4069
4070   MVT VT = N->getSimpleValueType(0);
4071   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4072   bool Result = (Index * ElSize) % vecWidth == 0;
4073
4074   return Result;
4075 }
4076
4077 /// Return true if the specified INSERT_SUBVECTOR
4078 /// operand specifies a subvector insert that is suitable for input to
4079 /// insertion of 128 or 256-bit subvectors
4080 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4081   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4082   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4083     return false;
4084   // The index should be aligned on a vecWidth-bit boundary.
4085   uint64_t Index =
4086     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4087
4088   MVT VT = N->getSimpleValueType(0);
4089   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4090   bool Result = (Index * ElSize) % vecWidth == 0;
4091
4092   return Result;
4093 }
4094
4095 bool X86::isVINSERT128Index(SDNode *N) {
4096   return isVINSERTIndex(N, 128);
4097 }
4098
4099 bool X86::isVINSERT256Index(SDNode *N) {
4100   return isVINSERTIndex(N, 256);
4101 }
4102
4103 bool X86::isVEXTRACT128Index(SDNode *N) {
4104   return isVEXTRACTIndex(N, 128);
4105 }
4106
4107 bool X86::isVEXTRACT256Index(SDNode *N) {
4108   return isVEXTRACTIndex(N, 256);
4109 }
4110
4111 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4112   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4113   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4114     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4115
4116   uint64_t Index =
4117     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4118
4119   MVT VecVT = N->getOperand(0).getSimpleValueType();
4120   MVT ElVT = VecVT.getVectorElementType();
4121
4122   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4123   return Index / NumElemsPerChunk;
4124 }
4125
4126 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4127   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4128   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4129     llvm_unreachable("Illegal insert subvector for VINSERT");
4130
4131   uint64_t Index =
4132     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4133
4134   MVT VecVT = N->getSimpleValueType(0);
4135   MVT ElVT = VecVT.getVectorElementType();
4136
4137   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4138   return Index / NumElemsPerChunk;
4139 }
4140
4141 /// Return the appropriate immediate to extract the specified
4142 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4143 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4144   return getExtractVEXTRACTImmediate(N, 128);
4145 }
4146
4147 /// Return the appropriate immediate to extract the specified
4148 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4149 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4150   return getExtractVEXTRACTImmediate(N, 256);
4151 }
4152
4153 /// Return the appropriate immediate to insert at the specified
4154 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4155 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4156   return getInsertVINSERTImmediate(N, 128);
4157 }
4158
4159 /// Return the appropriate immediate to insert at the specified
4160 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4161 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4162   return getInsertVINSERTImmediate(N, 256);
4163 }
4164
4165 /// Returns true if Elt is a constant integer zero
4166 static bool isZero(SDValue V) {
4167   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4168   return C && C->isNullValue();
4169 }
4170
4171 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4172 bool X86::isZeroNode(SDValue Elt) {
4173   if (isZero(Elt))
4174     return true;
4175   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4176     return CFP->getValueAPF().isPosZero();
4177   return false;
4178 }
4179
4180 /// Returns a vector of specified type with all zero elements.
4181 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4182                              SelectionDAG &DAG, SDLoc dl) {
4183   assert(VT.isVector() && "Expected a vector type");
4184
4185   // Always build SSE zero vectors as <4 x i32> bitcasted
4186   // to their dest type. This ensures they get CSE'd.
4187   SDValue Vec;
4188   if (VT.is128BitVector()) {  // SSE
4189     if (Subtarget->hasSSE2()) {  // SSE2
4190       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4191       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4192     } else { // SSE1
4193       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4194       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4195     }
4196   } else if (VT.is256BitVector()) { // AVX
4197     if (Subtarget->hasInt256()) { // AVX2
4198       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4199       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4200       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4201     } else {
4202       // 256-bit logic and arithmetic instructions in AVX are all
4203       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4204       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4205       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4206       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4207     }
4208   } else if (VT.is512BitVector()) { // AVX-512
4209       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4210       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4211                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4212       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4213   } else if (VT.getScalarType() == MVT::i1) {
4214
4215     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4216             && "Unexpected vector type");
4217     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4218             && "Unexpected vector type");
4219     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4220     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4221     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4222   } else
4223     llvm_unreachable("Unexpected vector type");
4224
4225   return DAG.getBitcast(VT, Vec);
4226 }
4227
4228 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4229                                 SelectionDAG &DAG, SDLoc dl,
4230                                 unsigned vectorWidth) {
4231   assert((vectorWidth == 128 || vectorWidth == 256) &&
4232          "Unsupported vector width");
4233   EVT VT = Vec.getValueType();
4234   EVT ElVT = VT.getVectorElementType();
4235   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4236   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4237                                   VT.getVectorNumElements()/Factor);
4238
4239   // Extract from UNDEF is UNDEF.
4240   if (Vec.getOpcode() == ISD::UNDEF)
4241     return DAG.getUNDEF(ResultVT);
4242
4243   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4244   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4245
4246   // This is the index of the first element of the vectorWidth-bit chunk
4247   // we want.
4248   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4249                                * ElemsPerChunk);
4250
4251   // If the input is a buildvector just emit a smaller one.
4252   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4253     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4254                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4255                                     ElemsPerChunk));
4256
4257   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4258   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4259 }
4260
4261 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4262 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4263 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4264 /// instructions or a simple subregister reference. Idx is an index in the
4265 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4266 /// lowering EXTRACT_VECTOR_ELT operations easier.
4267 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4268                                    SelectionDAG &DAG, SDLoc dl) {
4269   assert((Vec.getValueType().is256BitVector() ||
4270           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4271   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4272 }
4273
4274 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4275 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4276                                    SelectionDAG &DAG, SDLoc dl) {
4277   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4278   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4279 }
4280
4281 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4282                                unsigned IdxVal, SelectionDAG &DAG,
4283                                SDLoc dl, unsigned vectorWidth) {
4284   assert((vectorWidth == 128 || vectorWidth == 256) &&
4285          "Unsupported vector width");
4286   // Inserting UNDEF is Result
4287   if (Vec.getOpcode() == ISD::UNDEF)
4288     return Result;
4289   EVT VT = Vec.getValueType();
4290   EVT ElVT = VT.getVectorElementType();
4291   EVT ResultVT = Result.getValueType();
4292
4293   // Insert the relevant vectorWidth bits.
4294   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4295
4296   // This is the index of the first element of the vectorWidth-bit chunk
4297   // we want.
4298   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4299                                * ElemsPerChunk);
4300
4301   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4302   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4303 }
4304
4305 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4306 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4307 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4308 /// simple superregister reference.  Idx is an index in the 128 bits
4309 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4310 /// lowering INSERT_VECTOR_ELT operations easier.
4311 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4312                                   SelectionDAG &DAG, SDLoc dl) {
4313   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4314
4315   // For insertion into the zero index (low half) of a 256-bit vector, it is
4316   // more efficient to generate a blend with immediate instead of an insert*128.
4317   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4318   // extend the subvector to the size of the result vector. Make sure that
4319   // we are not recursing on that node by checking for undef here.
4320   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4321       Result.getOpcode() != ISD::UNDEF) {
4322     EVT ResultVT = Result.getValueType();
4323     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4324     SDValue Undef = DAG.getUNDEF(ResultVT);
4325     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4326                                  Vec, ZeroIndex);
4327
4328     // The blend instruction, and therefore its mask, depend on the data type.
4329     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4330     if (ScalarType.isFloatingPoint()) {
4331       // Choose either vblendps (float) or vblendpd (double).
4332       unsigned ScalarSize = ScalarType.getSizeInBits();
4333       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4334       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4335       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4336       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4337     }
4338
4339     const X86Subtarget &Subtarget =
4340     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4341
4342     // AVX2 is needed for 256-bit integer blend support.
4343     // Integers must be cast to 32-bit because there is only vpblendd;
4344     // vpblendw can't be used for this because it has a handicapped mask.
4345
4346     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4347     // is still more efficient than using the wrong domain vinsertf128 that
4348     // will be created by InsertSubVector().
4349     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4350
4351     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4352     Vec256 = DAG.getBitcast(CastVT, Vec256);
4353     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4354     return DAG.getBitcast(ResultVT, Vec256);
4355   }
4356
4357   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4358 }
4359
4360 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4361                                   SelectionDAG &DAG, SDLoc dl) {
4362   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4363   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4364 }
4365
4366 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4367 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4368 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4369 /// large BUILD_VECTORS.
4370 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4371                                    unsigned NumElems, SelectionDAG &DAG,
4372                                    SDLoc dl) {
4373   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4374   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4375 }
4376
4377 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4378                                    unsigned NumElems, SelectionDAG &DAG,
4379                                    SDLoc dl) {
4380   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4381   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4382 }
4383
4384 /// Returns a vector of specified type with all bits set.
4385 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4386 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4387 /// Then bitcast to their original type, ensuring they get CSE'd.
4388 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4389                              SDLoc dl) {
4390   assert(VT.isVector() && "Expected a vector type");
4391
4392   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4393   SDValue Vec;
4394   if (VT.is256BitVector()) {
4395     if (HasInt256) { // AVX2
4396       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4397       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4398     } else { // AVX
4399       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4400       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4401     }
4402   } else if (VT.is128BitVector()) {
4403     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4404   } else
4405     llvm_unreachable("Unexpected vector type");
4406
4407   return DAG.getBitcast(VT, Vec);
4408 }
4409
4410 /// Returns a vector_shuffle node for an unpackl operation.
4411 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4412                           SDValue V2) {
4413   unsigned NumElems = VT.getVectorNumElements();
4414   SmallVector<int, 8> Mask;
4415   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4416     Mask.push_back(i);
4417     Mask.push_back(i + NumElems);
4418   }
4419   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4420 }
4421
4422 /// Returns a vector_shuffle node for an unpackh operation.
4423 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4424                           SDValue V2) {
4425   unsigned NumElems = VT.getVectorNumElements();
4426   SmallVector<int, 8> Mask;
4427   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4428     Mask.push_back(i + Half);
4429     Mask.push_back(i + NumElems + Half);
4430   }
4431   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4432 }
4433
4434 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4435 /// This produces a shuffle where the low element of V2 is swizzled into the
4436 /// zero/undef vector, landing at element Idx.
4437 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4438 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4439                                            bool IsZero,
4440                                            const X86Subtarget *Subtarget,
4441                                            SelectionDAG &DAG) {
4442   MVT VT = V2.getSimpleValueType();
4443   SDValue V1 = IsZero
4444     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4445   unsigned NumElems = VT.getVectorNumElements();
4446   SmallVector<int, 16> MaskVec;
4447   for (unsigned i = 0; i != NumElems; ++i)
4448     // If this is the insertion idx, put the low elt of V2 here.
4449     MaskVec.push_back(i == Idx ? NumElems : i);
4450   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4451 }
4452
4453 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4454 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4455 /// uses one source. Note that this will set IsUnary for shuffles which use a
4456 /// single input multiple times, and in those cases it will
4457 /// adjust the mask to only have indices within that single input.
4458 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4459 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4460                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4461   unsigned NumElems = VT.getVectorNumElements();
4462   SDValue ImmN;
4463
4464   IsUnary = false;
4465   bool IsFakeUnary = false;
4466   switch(N->getOpcode()) {
4467   case X86ISD::BLENDI:
4468     ImmN = N->getOperand(N->getNumOperands()-1);
4469     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4470     break;
4471   case X86ISD::SHUFP:
4472     ImmN = N->getOperand(N->getNumOperands()-1);
4473     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4474     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4475     break;
4476   case X86ISD::UNPCKH:
4477     DecodeUNPCKHMask(VT, Mask);
4478     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4479     break;
4480   case X86ISD::UNPCKL:
4481     DecodeUNPCKLMask(VT, Mask);
4482     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4483     break;
4484   case X86ISD::MOVHLPS:
4485     DecodeMOVHLPSMask(NumElems, Mask);
4486     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4487     break;
4488   case X86ISD::MOVLHPS:
4489     DecodeMOVLHPSMask(NumElems, Mask);
4490     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4491     break;
4492   case X86ISD::PALIGNR:
4493     ImmN = N->getOperand(N->getNumOperands()-1);
4494     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4495     break;
4496   case X86ISD::PSHUFD:
4497   case X86ISD::VPERMILPI:
4498     ImmN = N->getOperand(N->getNumOperands()-1);
4499     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4500     IsUnary = true;
4501     break;
4502   case X86ISD::PSHUFHW:
4503     ImmN = N->getOperand(N->getNumOperands()-1);
4504     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4505     IsUnary = true;
4506     break;
4507   case X86ISD::PSHUFLW:
4508     ImmN = N->getOperand(N->getNumOperands()-1);
4509     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4510     IsUnary = true;
4511     break;
4512   case X86ISD::PSHUFB: {
4513     IsUnary = true;
4514     SDValue MaskNode = N->getOperand(1);
4515     while (MaskNode->getOpcode() == ISD::BITCAST)
4516       MaskNode = MaskNode->getOperand(0);
4517
4518     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4519       // If we have a build-vector, then things are easy.
4520       EVT VT = MaskNode.getValueType();
4521       assert(VT.isVector() &&
4522              "Can't produce a non-vector with a build_vector!");
4523       if (!VT.isInteger())
4524         return false;
4525
4526       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4527
4528       SmallVector<uint64_t, 32> RawMask;
4529       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4530         SDValue Op = MaskNode->getOperand(i);
4531         if (Op->getOpcode() == ISD::UNDEF) {
4532           RawMask.push_back((uint64_t)SM_SentinelUndef);
4533           continue;
4534         }
4535         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4536         if (!CN)
4537           return false;
4538         APInt MaskElement = CN->getAPIntValue();
4539
4540         // We now have to decode the element which could be any integer size and
4541         // extract each byte of it.
4542         for (int j = 0; j < NumBytesPerElement; ++j) {
4543           // Note that this is x86 and so always little endian: the low byte is
4544           // the first byte of the mask.
4545           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4546           MaskElement = MaskElement.lshr(8);
4547         }
4548       }
4549       DecodePSHUFBMask(RawMask, Mask);
4550       break;
4551     }
4552
4553     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4554     if (!MaskLoad)
4555       return false;
4556
4557     SDValue Ptr = MaskLoad->getBasePtr();
4558     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4559         Ptr->getOpcode() == X86ISD::WrapperRIP)
4560       Ptr = Ptr->getOperand(0);
4561
4562     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4563     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4564       return false;
4565
4566     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4567       DecodePSHUFBMask(C, Mask);
4568       if (Mask.empty())
4569         return false;
4570       break;
4571     }
4572
4573     return false;
4574   }
4575   case X86ISD::VPERMI:
4576     ImmN = N->getOperand(N->getNumOperands()-1);
4577     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4578     IsUnary = true;
4579     break;
4580   case X86ISD::MOVSS:
4581   case X86ISD::MOVSD:
4582     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4583     break;
4584   case X86ISD::VPERM2X128:
4585     ImmN = N->getOperand(N->getNumOperands()-1);
4586     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4587     if (Mask.empty()) return false;
4588     // Mask only contains negative index if an element is zero.
4589     if (std::any_of(Mask.begin(), Mask.end(),
4590                     [](int M){ return M == SM_SentinelZero; }))
4591       return false;
4592     break;
4593   case X86ISD::MOVSLDUP:
4594     DecodeMOVSLDUPMask(VT, Mask);
4595     IsUnary = true;
4596     break;
4597   case X86ISD::MOVSHDUP:
4598     DecodeMOVSHDUPMask(VT, Mask);
4599     IsUnary = true;
4600     break;
4601   case X86ISD::MOVDDUP:
4602     DecodeMOVDDUPMask(VT, Mask);
4603     IsUnary = true;
4604     break;
4605   case X86ISD::MOVLHPD:
4606   case X86ISD::MOVLPD:
4607   case X86ISD::MOVLPS:
4608     // Not yet implemented
4609     return false;
4610   default: llvm_unreachable("unknown target shuffle node");
4611   }
4612
4613   // If we have a fake unary shuffle, the shuffle mask is spread across two
4614   // inputs that are actually the same node. Re-map the mask to always point
4615   // into the first input.
4616   if (IsFakeUnary)
4617     for (int &M : Mask)
4618       if (M >= (int)Mask.size())
4619         M -= Mask.size();
4620
4621   return true;
4622 }
4623
4624 /// Returns the scalar element that will make up the ith
4625 /// element of the result of the vector shuffle.
4626 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4627                                    unsigned Depth) {
4628   if (Depth == 6)
4629     return SDValue();  // Limit search depth.
4630
4631   SDValue V = SDValue(N, 0);
4632   EVT VT = V.getValueType();
4633   unsigned Opcode = V.getOpcode();
4634
4635   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4636   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4637     int Elt = SV->getMaskElt(Index);
4638
4639     if (Elt < 0)
4640       return DAG.getUNDEF(VT.getVectorElementType());
4641
4642     unsigned NumElems = VT.getVectorNumElements();
4643     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4644                                          : SV->getOperand(1);
4645     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4646   }
4647
4648   // Recurse into target specific vector shuffles to find scalars.
4649   if (isTargetShuffle(Opcode)) {
4650     MVT ShufVT = V.getSimpleValueType();
4651     unsigned NumElems = ShufVT.getVectorNumElements();
4652     SmallVector<int, 16> ShuffleMask;
4653     bool IsUnary;
4654
4655     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4656       return SDValue();
4657
4658     int Elt = ShuffleMask[Index];
4659     if (Elt < 0)
4660       return DAG.getUNDEF(ShufVT.getVectorElementType());
4661
4662     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4663                                          : N->getOperand(1);
4664     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4665                                Depth+1);
4666   }
4667
4668   // Actual nodes that may contain scalar elements
4669   if (Opcode == ISD::BITCAST) {
4670     V = V.getOperand(0);
4671     EVT SrcVT = V.getValueType();
4672     unsigned NumElems = VT.getVectorNumElements();
4673
4674     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4675       return SDValue();
4676   }
4677
4678   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4679     return (Index == 0) ? V.getOperand(0)
4680                         : DAG.getUNDEF(VT.getVectorElementType());
4681
4682   if (V.getOpcode() == ISD::BUILD_VECTOR)
4683     return V.getOperand(Index);
4684
4685   return SDValue();
4686 }
4687
4688 /// Custom lower build_vector of v16i8.
4689 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4690                                        unsigned NumNonZero, unsigned NumZero,
4691                                        SelectionDAG &DAG,
4692                                        const X86Subtarget* Subtarget,
4693                                        const TargetLowering &TLI) {
4694   if (NumNonZero > 8)
4695     return SDValue();
4696
4697   SDLoc dl(Op);
4698   SDValue V;
4699   bool First = true;
4700
4701   // SSE4.1 - use PINSRB to insert each byte directly.
4702   if (Subtarget->hasSSE41()) {
4703     for (unsigned i = 0; i < 16; ++i) {
4704       bool isNonZero = (NonZeros & (1 << i)) != 0;
4705       if (isNonZero) {
4706         if (First) {
4707           if (NumZero)
4708             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4709           else
4710             V = DAG.getUNDEF(MVT::v16i8);
4711           First = false;
4712         }
4713         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4714                         MVT::v16i8, V, Op.getOperand(i),
4715                         DAG.getIntPtrConstant(i, dl));
4716       }
4717     }
4718
4719     return V;
4720   }
4721
4722   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4723   for (unsigned i = 0; i < 16; ++i) {
4724     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4725     if (ThisIsNonZero && First) {
4726       if (NumZero)
4727         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4728       else
4729         V = DAG.getUNDEF(MVT::v8i16);
4730       First = false;
4731     }
4732
4733     if ((i & 1) != 0) {
4734       SDValue ThisElt, LastElt;
4735       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4736       if (LastIsNonZero) {
4737         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4738                               MVT::i16, Op.getOperand(i-1));
4739       }
4740       if (ThisIsNonZero) {
4741         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4742         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4743                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4744         if (LastIsNonZero)
4745           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4746       } else
4747         ThisElt = LastElt;
4748
4749       if (ThisElt.getNode())
4750         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4751                         DAG.getIntPtrConstant(i/2, dl));
4752     }
4753   }
4754
4755   return DAG.getBitcast(MVT::v16i8, V);
4756 }
4757
4758 /// Custom lower build_vector of v8i16.
4759 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4760                                      unsigned NumNonZero, unsigned NumZero,
4761                                      SelectionDAG &DAG,
4762                                      const X86Subtarget* Subtarget,
4763                                      const TargetLowering &TLI) {
4764   if (NumNonZero > 4)
4765     return SDValue();
4766
4767   SDLoc dl(Op);
4768   SDValue V;
4769   bool First = true;
4770   for (unsigned i = 0; i < 8; ++i) {
4771     bool isNonZero = (NonZeros & (1 << i)) != 0;
4772     if (isNonZero) {
4773       if (First) {
4774         if (NumZero)
4775           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4776         else
4777           V = DAG.getUNDEF(MVT::v8i16);
4778         First = false;
4779       }
4780       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4781                       MVT::v8i16, V, Op.getOperand(i),
4782                       DAG.getIntPtrConstant(i, dl));
4783     }
4784   }
4785
4786   return V;
4787 }
4788
4789 /// Custom lower build_vector of v4i32 or v4f32.
4790 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4791                                      const X86Subtarget *Subtarget,
4792                                      const TargetLowering &TLI) {
4793   // Find all zeroable elements.
4794   std::bitset<4> Zeroable;
4795   for (int i=0; i < 4; ++i) {
4796     SDValue Elt = Op->getOperand(i);
4797     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4798   }
4799   assert(Zeroable.size() - Zeroable.count() > 1 &&
4800          "We expect at least two non-zero elements!");
4801
4802   // We only know how to deal with build_vector nodes where elements are either
4803   // zeroable or extract_vector_elt with constant index.
4804   SDValue FirstNonZero;
4805   unsigned FirstNonZeroIdx;
4806   for (unsigned i=0; i < 4; ++i) {
4807     if (Zeroable[i])
4808       continue;
4809     SDValue Elt = Op->getOperand(i);
4810     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4811         !isa<ConstantSDNode>(Elt.getOperand(1)))
4812       return SDValue();
4813     // Make sure that this node is extracting from a 128-bit vector.
4814     MVT VT = Elt.getOperand(0).getSimpleValueType();
4815     if (!VT.is128BitVector())
4816       return SDValue();
4817     if (!FirstNonZero.getNode()) {
4818       FirstNonZero = Elt;
4819       FirstNonZeroIdx = i;
4820     }
4821   }
4822
4823   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4824   SDValue V1 = FirstNonZero.getOperand(0);
4825   MVT VT = V1.getSimpleValueType();
4826
4827   // See if this build_vector can be lowered as a blend with zero.
4828   SDValue Elt;
4829   unsigned EltMaskIdx, EltIdx;
4830   int Mask[4];
4831   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4832     if (Zeroable[EltIdx]) {
4833       // The zero vector will be on the right hand side.
4834       Mask[EltIdx] = EltIdx+4;
4835       continue;
4836     }
4837
4838     Elt = Op->getOperand(EltIdx);
4839     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4840     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4841     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4842       break;
4843     Mask[EltIdx] = EltIdx;
4844   }
4845
4846   if (EltIdx == 4) {
4847     // Let the shuffle legalizer deal with blend operations.
4848     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4849     if (V1.getSimpleValueType() != VT)
4850       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4851     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4852   }
4853
4854   // See if we can lower this build_vector to a INSERTPS.
4855   if (!Subtarget->hasSSE41())
4856     return SDValue();
4857
4858   SDValue V2 = Elt.getOperand(0);
4859   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4860     V1 = SDValue();
4861
4862   bool CanFold = true;
4863   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4864     if (Zeroable[i])
4865       continue;
4866
4867     SDValue Current = Op->getOperand(i);
4868     SDValue SrcVector = Current->getOperand(0);
4869     if (!V1.getNode())
4870       V1 = SrcVector;
4871     CanFold = SrcVector == V1 &&
4872       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4873   }
4874
4875   if (!CanFold)
4876     return SDValue();
4877
4878   assert(V1.getNode() && "Expected at least two non-zero elements!");
4879   if (V1.getSimpleValueType() != MVT::v4f32)
4880     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4881   if (V2.getSimpleValueType() != MVT::v4f32)
4882     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4883
4884   // Ok, we can emit an INSERTPS instruction.
4885   unsigned ZMask = Zeroable.to_ulong();
4886
4887   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4888   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4889   SDLoc DL(Op);
4890   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
4891                                DAG.getIntPtrConstant(InsertPSMask, DL));
4892   return DAG.getBitcast(VT, Result);
4893 }
4894
4895 /// Return a vector logical shift node.
4896 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4897                          unsigned NumBits, SelectionDAG &DAG,
4898                          const TargetLowering &TLI, SDLoc dl) {
4899   assert(VT.is128BitVector() && "Unknown type for VShift");
4900   MVT ShVT = MVT::v2i64;
4901   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4902   SrcOp = DAG.getBitcast(ShVT, SrcOp);
4903   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
4904   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4905   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
4906   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4907 }
4908
4909 static SDValue
4910 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4911
4912   // Check if the scalar load can be widened into a vector load. And if
4913   // the address is "base + cst" see if the cst can be "absorbed" into
4914   // the shuffle mask.
4915   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4916     SDValue Ptr = LD->getBasePtr();
4917     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4918       return SDValue();
4919     EVT PVT = LD->getValueType(0);
4920     if (PVT != MVT::i32 && PVT != MVT::f32)
4921       return SDValue();
4922
4923     int FI = -1;
4924     int64_t Offset = 0;
4925     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4926       FI = FINode->getIndex();
4927       Offset = 0;
4928     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4929                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4930       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4931       Offset = Ptr.getConstantOperandVal(1);
4932       Ptr = Ptr.getOperand(0);
4933     } else {
4934       return SDValue();
4935     }
4936
4937     // FIXME: 256-bit vector instructions don't require a strict alignment,
4938     // improve this code to support it better.
4939     unsigned RequiredAlign = VT.getSizeInBits()/8;
4940     SDValue Chain = LD->getChain();
4941     // Make sure the stack object alignment is at least 16 or 32.
4942     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4943     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4944       if (MFI->isFixedObjectIndex(FI)) {
4945         // Can't change the alignment. FIXME: It's possible to compute
4946         // the exact stack offset and reference FI + adjust offset instead.
4947         // If someone *really* cares about this. That's the way to implement it.
4948         return SDValue();
4949       } else {
4950         MFI->setObjectAlignment(FI, RequiredAlign);
4951       }
4952     }
4953
4954     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4955     // Ptr + (Offset & ~15).
4956     if (Offset < 0)
4957       return SDValue();
4958     if ((Offset % RequiredAlign) & 3)
4959       return SDValue();
4960     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4961     if (StartOffset) {
4962       SDLoc DL(Ptr);
4963       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4964                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
4965     }
4966
4967     int EltNo = (Offset - StartOffset) >> 2;
4968     unsigned NumElems = VT.getVectorNumElements();
4969
4970     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4971     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4972                              LD->getPointerInfo().getWithOffset(StartOffset),
4973                              false, false, false, 0);
4974
4975     SmallVector<int, 8> Mask(NumElems, EltNo);
4976
4977     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4978   }
4979
4980   return SDValue();
4981 }
4982
4983 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4984 /// elements can be replaced by a single large load which has the same value as
4985 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4986 ///
4987 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4988 ///
4989 /// FIXME: we'd also like to handle the case where the last elements are zero
4990 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4991 /// There's even a handy isZeroNode for that purpose.
4992 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4993                                         SDLoc &DL, SelectionDAG &DAG,
4994                                         bool isAfterLegalize) {
4995   unsigned NumElems = Elts.size();
4996
4997   LoadSDNode *LDBase = nullptr;
4998   unsigned LastLoadedElt = -1U;
4999
5000   // For each element in the initializer, see if we've found a load or an undef.
5001   // If we don't find an initial load element, or later load elements are
5002   // non-consecutive, bail out.
5003   for (unsigned i = 0; i < NumElems; ++i) {
5004     SDValue Elt = Elts[i];
5005     // Look through a bitcast.
5006     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5007       Elt = Elt.getOperand(0);
5008     if (!Elt.getNode() ||
5009         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5010       return SDValue();
5011     if (!LDBase) {
5012       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5013         return SDValue();
5014       LDBase = cast<LoadSDNode>(Elt.getNode());
5015       LastLoadedElt = i;
5016       continue;
5017     }
5018     if (Elt.getOpcode() == ISD::UNDEF)
5019       continue;
5020
5021     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5022     EVT LdVT = Elt.getValueType();
5023     // Each loaded element must be the correct fractional portion of the
5024     // requested vector load.
5025     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5026       return SDValue();
5027     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5028       return SDValue();
5029     LastLoadedElt = i;
5030   }
5031
5032   // If we have found an entire vector of loads and undefs, then return a large
5033   // load of the entire vector width starting at the base pointer.  If we found
5034   // consecutive loads for the low half, generate a vzext_load node.
5035   if (LastLoadedElt == NumElems - 1) {
5036     assert(LDBase && "Did not find base load for merging consecutive loads");
5037     EVT EltVT = LDBase->getValueType(0);
5038     // Ensure that the input vector size for the merged loads matches the
5039     // cumulative size of the input elements.
5040     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5041       return SDValue();
5042
5043     if (isAfterLegalize &&
5044         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5045       return SDValue();
5046
5047     SDValue NewLd = SDValue();
5048
5049     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5050                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5051                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5052                         LDBase->getAlignment());
5053
5054     if (LDBase->hasAnyUseOfValue(1)) {
5055       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5056                                      SDValue(LDBase, 1),
5057                                      SDValue(NewLd.getNode(), 1));
5058       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5059       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5060                              SDValue(NewLd.getNode(), 1));
5061     }
5062
5063     return NewLd;
5064   }
5065
5066   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5067   //of a v4i32 / v4f32. It's probably worth generalizing.
5068   EVT EltVT = VT.getVectorElementType();
5069   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5070       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5071     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5072     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5073     SDValue ResNode =
5074         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5075                                 LDBase->getPointerInfo(),
5076                                 LDBase->getAlignment(),
5077                                 false/*isVolatile*/, true/*ReadMem*/,
5078                                 false/*WriteMem*/);
5079
5080     // Make sure the newly-created LOAD is in the same position as LDBase in
5081     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5082     // update uses of LDBase's output chain to use the TokenFactor.
5083     if (LDBase->hasAnyUseOfValue(1)) {
5084       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5085                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5086       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5087       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5088                              SDValue(ResNode.getNode(), 1));
5089     }
5090
5091     return DAG.getBitcast(VT, ResNode);
5092   }
5093   return SDValue();
5094 }
5095
5096 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5097 /// to generate a splat value for the following cases:
5098 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5099 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5100 /// a scalar load, or a constant.
5101 /// The VBROADCAST node is returned when a pattern is found,
5102 /// or SDValue() otherwise.
5103 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5104                                     SelectionDAG &DAG) {
5105   // VBROADCAST requires AVX.
5106   // TODO: Splats could be generated for non-AVX CPUs using SSE
5107   // instructions, but there's less potential gain for only 128-bit vectors.
5108   if (!Subtarget->hasAVX())
5109     return SDValue();
5110
5111   MVT VT = Op.getSimpleValueType();
5112   SDLoc dl(Op);
5113
5114   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5115          "Unsupported vector type for broadcast.");
5116
5117   SDValue Ld;
5118   bool ConstSplatVal;
5119
5120   switch (Op.getOpcode()) {
5121     default:
5122       // Unknown pattern found.
5123       return SDValue();
5124
5125     case ISD::BUILD_VECTOR: {
5126       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5127       BitVector UndefElements;
5128       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5129
5130       // We need a splat of a single value to use broadcast, and it doesn't
5131       // make any sense if the value is only in one element of the vector.
5132       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5133         return SDValue();
5134
5135       Ld = Splat;
5136       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5137                        Ld.getOpcode() == ISD::ConstantFP);
5138
5139       // Make sure that all of the users of a non-constant load are from the
5140       // BUILD_VECTOR node.
5141       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5142         return SDValue();
5143       break;
5144     }
5145
5146     case ISD::VECTOR_SHUFFLE: {
5147       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5148
5149       // Shuffles must have a splat mask where the first element is
5150       // broadcasted.
5151       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5152         return SDValue();
5153
5154       SDValue Sc = Op.getOperand(0);
5155       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5156           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5157
5158         if (!Subtarget->hasInt256())
5159           return SDValue();
5160
5161         // Use the register form of the broadcast instruction available on AVX2.
5162         if (VT.getSizeInBits() >= 256)
5163           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5164         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5165       }
5166
5167       Ld = Sc.getOperand(0);
5168       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5169                        Ld.getOpcode() == ISD::ConstantFP);
5170
5171       // The scalar_to_vector node and the suspected
5172       // load node must have exactly one user.
5173       // Constants may have multiple users.
5174
5175       // AVX-512 has register version of the broadcast
5176       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5177         Ld.getValueType().getSizeInBits() >= 32;
5178       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5179           !hasRegVer))
5180         return SDValue();
5181       break;
5182     }
5183   }
5184
5185   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5186   bool IsGE256 = (VT.getSizeInBits() >= 256);
5187
5188   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5189   // instruction to save 8 or more bytes of constant pool data.
5190   // TODO: If multiple splats are generated to load the same constant,
5191   // it may be detrimental to overall size. There needs to be a way to detect
5192   // that condition to know if this is truly a size win.
5193   const Function *F = DAG.getMachineFunction().getFunction();
5194   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
5195
5196   // Handle broadcasting a single constant scalar from the constant pool
5197   // into a vector.
5198   // On Sandybridge (no AVX2), it is still better to load a constant vector
5199   // from the constant pool and not to broadcast it from a scalar.
5200   // But override that restriction when optimizing for size.
5201   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5202   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5203     EVT CVT = Ld.getValueType();
5204     assert(!CVT.isVector() && "Must not broadcast a vector type");
5205
5206     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5207     // For size optimization, also splat v2f64 and v2i64, and for size opt
5208     // with AVX2, also splat i8 and i16.
5209     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5210     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5211         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5212       const Constant *C = nullptr;
5213       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5214         C = CI->getConstantIntValue();
5215       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5216         C = CF->getConstantFPValue();
5217
5218       assert(C && "Invalid constant type");
5219
5220       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5221       SDValue CP =
5222           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5223       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5224       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
5225                        MachinePointerInfo::getConstantPool(),
5226                        false, false, false, Alignment);
5227
5228       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5229     }
5230   }
5231
5232   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5233
5234   // Handle AVX2 in-register broadcasts.
5235   if (!IsLoad && Subtarget->hasInt256() &&
5236       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5237     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5238
5239   // The scalar source must be a normal load.
5240   if (!IsLoad)
5241     return SDValue();
5242
5243   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5244       (Subtarget->hasVLX() && ScalarSize == 64))
5245     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5246
5247   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5248   // double since there is no vbroadcastsd xmm
5249   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5250     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5251       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5252   }
5253
5254   // Unsupported broadcast.
5255   return SDValue();
5256 }
5257
5258 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5259 /// underlying vector and index.
5260 ///
5261 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5262 /// index.
5263 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5264                                          SDValue ExtIdx) {
5265   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5266   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5267     return Idx;
5268
5269   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5270   // lowered this:
5271   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5272   // to:
5273   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5274   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5275   //                           undef)
5276   //                       Constant<0>)
5277   // In this case the vector is the extract_subvector expression and the index
5278   // is 2, as specified by the shuffle.
5279   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5280   SDValue ShuffleVec = SVOp->getOperand(0);
5281   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5282   assert(ShuffleVecVT.getVectorElementType() ==
5283          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5284
5285   int ShuffleIdx = SVOp->getMaskElt(Idx);
5286   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5287     ExtractedFromVec = ShuffleVec;
5288     return ShuffleIdx;
5289   }
5290   return Idx;
5291 }
5292
5293 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5294   MVT VT = Op.getSimpleValueType();
5295
5296   // Skip if insert_vec_elt is not supported.
5297   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5298   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5299     return SDValue();
5300
5301   SDLoc DL(Op);
5302   unsigned NumElems = Op.getNumOperands();
5303
5304   SDValue VecIn1;
5305   SDValue VecIn2;
5306   SmallVector<unsigned, 4> InsertIndices;
5307   SmallVector<int, 8> Mask(NumElems, -1);
5308
5309   for (unsigned i = 0; i != NumElems; ++i) {
5310     unsigned Opc = Op.getOperand(i).getOpcode();
5311
5312     if (Opc == ISD::UNDEF)
5313       continue;
5314
5315     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5316       // Quit if more than 1 elements need inserting.
5317       if (InsertIndices.size() > 1)
5318         return SDValue();
5319
5320       InsertIndices.push_back(i);
5321       continue;
5322     }
5323
5324     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5325     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5326     // Quit if non-constant index.
5327     if (!isa<ConstantSDNode>(ExtIdx))
5328       return SDValue();
5329     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5330
5331     // Quit if extracted from vector of different type.
5332     if (ExtractedFromVec.getValueType() != VT)
5333       return SDValue();
5334
5335     if (!VecIn1.getNode())
5336       VecIn1 = ExtractedFromVec;
5337     else if (VecIn1 != ExtractedFromVec) {
5338       if (!VecIn2.getNode())
5339         VecIn2 = ExtractedFromVec;
5340       else if (VecIn2 != ExtractedFromVec)
5341         // Quit if more than 2 vectors to shuffle
5342         return SDValue();
5343     }
5344
5345     if (ExtractedFromVec == VecIn1)
5346       Mask[i] = Idx;
5347     else if (ExtractedFromVec == VecIn2)
5348       Mask[i] = Idx + NumElems;
5349   }
5350
5351   if (!VecIn1.getNode())
5352     return SDValue();
5353
5354   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5355   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5356   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5357     unsigned Idx = InsertIndices[i];
5358     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5359                      DAG.getIntPtrConstant(Idx, DL));
5360   }
5361
5362   return NV;
5363 }
5364
5365 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5366   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5367          Op.getScalarValueSizeInBits() == 1 &&
5368          "Can not convert non-constant vector");
5369   uint64_t Immediate = 0;
5370   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5371     SDValue In = Op.getOperand(idx);
5372     if (In.getOpcode() != ISD::UNDEF)
5373       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5374   }
5375   SDLoc dl(Op);
5376   MVT VT =
5377    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5378   return DAG.getConstant(Immediate, dl, VT);
5379 }
5380 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5381 SDValue
5382 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5383
5384   MVT VT = Op.getSimpleValueType();
5385   assert((VT.getVectorElementType() == MVT::i1) &&
5386          "Unexpected type in LowerBUILD_VECTORvXi1!");
5387
5388   SDLoc dl(Op);
5389   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5390     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5391     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5392     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5393   }
5394
5395   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5396     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5397     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5398     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5399   }
5400
5401   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5402     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5403     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5404       return DAG.getBitcast(VT, Imm);
5405     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5406     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5407                         DAG.getIntPtrConstant(0, dl));
5408   }
5409
5410   // Vector has one or more non-const elements
5411   uint64_t Immediate = 0;
5412   SmallVector<unsigned, 16> NonConstIdx;
5413   bool IsSplat = true;
5414   bool HasConstElts = false;
5415   int SplatIdx = -1;
5416   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5417     SDValue In = Op.getOperand(idx);
5418     if (In.getOpcode() == ISD::UNDEF)
5419       continue;
5420     if (!isa<ConstantSDNode>(In))
5421       NonConstIdx.push_back(idx);
5422     else {
5423       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5424       HasConstElts = true;
5425     }
5426     if (SplatIdx == -1)
5427       SplatIdx = idx;
5428     else if (In != Op.getOperand(SplatIdx))
5429       IsSplat = false;
5430   }
5431
5432   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5433   if (IsSplat)
5434     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5435                        DAG.getConstant(1, dl, VT),
5436                        DAG.getConstant(0, dl, VT));
5437
5438   // insert elements one by one
5439   SDValue DstVec;
5440   SDValue Imm;
5441   if (Immediate) {
5442     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5443     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5444   }
5445   else if (HasConstElts)
5446     Imm = DAG.getConstant(0, dl, VT);
5447   else
5448     Imm = DAG.getUNDEF(VT);
5449   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5450     DstVec = DAG.getBitcast(VT, Imm);
5451   else {
5452     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5453     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5454                          DAG.getIntPtrConstant(0, dl));
5455   }
5456
5457   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5458     unsigned InsertIdx = NonConstIdx[i];
5459     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5460                          Op.getOperand(InsertIdx),
5461                          DAG.getIntPtrConstant(InsertIdx, dl));
5462   }
5463   return DstVec;
5464 }
5465
5466 /// \brief Return true if \p N implements a horizontal binop and return the
5467 /// operands for the horizontal binop into V0 and V1.
5468 ///
5469 /// This is a helper function of LowerToHorizontalOp().
5470 /// This function checks that the build_vector \p N in input implements a
5471 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5472 /// operation to match.
5473 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5474 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5475 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5476 /// arithmetic sub.
5477 ///
5478 /// This function only analyzes elements of \p N whose indices are
5479 /// in range [BaseIdx, LastIdx).
5480 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5481                               SelectionDAG &DAG,
5482                               unsigned BaseIdx, unsigned LastIdx,
5483                               SDValue &V0, SDValue &V1) {
5484   EVT VT = N->getValueType(0);
5485
5486   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5487   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5488          "Invalid Vector in input!");
5489
5490   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5491   bool CanFold = true;
5492   unsigned ExpectedVExtractIdx = BaseIdx;
5493   unsigned NumElts = LastIdx - BaseIdx;
5494   V0 = DAG.getUNDEF(VT);
5495   V1 = DAG.getUNDEF(VT);
5496
5497   // Check if N implements a horizontal binop.
5498   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5499     SDValue Op = N->getOperand(i + BaseIdx);
5500
5501     // Skip UNDEFs.
5502     if (Op->getOpcode() == ISD::UNDEF) {
5503       // Update the expected vector extract index.
5504       if (i * 2 == NumElts)
5505         ExpectedVExtractIdx = BaseIdx;
5506       ExpectedVExtractIdx += 2;
5507       continue;
5508     }
5509
5510     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5511
5512     if (!CanFold)
5513       break;
5514
5515     SDValue Op0 = Op.getOperand(0);
5516     SDValue Op1 = Op.getOperand(1);
5517
5518     // Try to match the following pattern:
5519     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5520     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5521         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5522         Op0.getOperand(0) == Op1.getOperand(0) &&
5523         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5524         isa<ConstantSDNode>(Op1.getOperand(1)));
5525     if (!CanFold)
5526       break;
5527
5528     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5529     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5530
5531     if (i * 2 < NumElts) {
5532       if (V0.getOpcode() == ISD::UNDEF) {
5533         V0 = Op0.getOperand(0);
5534         if (V0.getValueType() != VT)
5535           return false;
5536       }
5537     } else {
5538       if (V1.getOpcode() == ISD::UNDEF) {
5539         V1 = Op0.getOperand(0);
5540         if (V1.getValueType() != VT)
5541           return false;
5542       }
5543       if (i * 2 == NumElts)
5544         ExpectedVExtractIdx = BaseIdx;
5545     }
5546
5547     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5548     if (I0 == ExpectedVExtractIdx)
5549       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5550     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5551       // Try to match the following dag sequence:
5552       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5553       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5554     } else
5555       CanFold = false;
5556
5557     ExpectedVExtractIdx += 2;
5558   }
5559
5560   return CanFold;
5561 }
5562
5563 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5564 /// a concat_vector.
5565 ///
5566 /// This is a helper function of LowerToHorizontalOp().
5567 /// This function expects two 256-bit vectors called V0 and V1.
5568 /// At first, each vector is split into two separate 128-bit vectors.
5569 /// Then, the resulting 128-bit vectors are used to implement two
5570 /// horizontal binary operations.
5571 ///
5572 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5573 ///
5574 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5575 /// the two new horizontal binop.
5576 /// When Mode is set, the first horizontal binop dag node would take as input
5577 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5578 /// horizontal binop dag node would take as input the lower 128-bit of V1
5579 /// and the upper 128-bit of V1.
5580 ///   Example:
5581 ///     HADD V0_LO, V0_HI
5582 ///     HADD V1_LO, V1_HI
5583 ///
5584 /// Otherwise, the first horizontal binop dag node takes as input the lower
5585 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5586 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5587 ///   Example:
5588 ///     HADD V0_LO, V1_LO
5589 ///     HADD V0_HI, V1_HI
5590 ///
5591 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5592 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5593 /// the upper 128-bits of the result.
5594 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5595                                      SDLoc DL, SelectionDAG &DAG,
5596                                      unsigned X86Opcode, bool Mode,
5597                                      bool isUndefLO, bool isUndefHI) {
5598   EVT VT = V0.getValueType();
5599   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5600          "Invalid nodes in input!");
5601
5602   unsigned NumElts = VT.getVectorNumElements();
5603   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5604   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5605   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5606   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5607   EVT NewVT = V0_LO.getValueType();
5608
5609   SDValue LO = DAG.getUNDEF(NewVT);
5610   SDValue HI = DAG.getUNDEF(NewVT);
5611
5612   if (Mode) {
5613     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5614     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5615       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5616     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5617       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5618   } else {
5619     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5620     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5621                        V1_LO->getOpcode() != ISD::UNDEF))
5622       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5623
5624     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5625                        V1_HI->getOpcode() != ISD::UNDEF))
5626       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5627   }
5628
5629   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5630 }
5631
5632 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5633 /// node.
5634 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5635                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5636   EVT VT = BV->getValueType(0);
5637   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5638       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5639     return SDValue();
5640
5641   SDLoc DL(BV);
5642   unsigned NumElts = VT.getVectorNumElements();
5643   SDValue InVec0 = DAG.getUNDEF(VT);
5644   SDValue InVec1 = DAG.getUNDEF(VT);
5645
5646   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5647           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5648
5649   // Odd-numbered elements in the input build vector are obtained from
5650   // adding two integer/float elements.
5651   // Even-numbered elements in the input build vector are obtained from
5652   // subtracting two integer/float elements.
5653   unsigned ExpectedOpcode = ISD::FSUB;
5654   unsigned NextExpectedOpcode = ISD::FADD;
5655   bool AddFound = false;
5656   bool SubFound = false;
5657
5658   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5659     SDValue Op = BV->getOperand(i);
5660
5661     // Skip 'undef' values.
5662     unsigned Opcode = Op.getOpcode();
5663     if (Opcode == ISD::UNDEF) {
5664       std::swap(ExpectedOpcode, NextExpectedOpcode);
5665       continue;
5666     }
5667
5668     // Early exit if we found an unexpected opcode.
5669     if (Opcode != ExpectedOpcode)
5670       return SDValue();
5671
5672     SDValue Op0 = Op.getOperand(0);
5673     SDValue Op1 = Op.getOperand(1);
5674
5675     // Try to match the following pattern:
5676     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5677     // Early exit if we cannot match that sequence.
5678     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5679         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5680         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5681         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5682         Op0.getOperand(1) != Op1.getOperand(1))
5683       return SDValue();
5684
5685     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5686     if (I0 != i)
5687       return SDValue();
5688
5689     // We found a valid add/sub node. Update the information accordingly.
5690     if (i & 1)
5691       AddFound = true;
5692     else
5693       SubFound = true;
5694
5695     // Update InVec0 and InVec1.
5696     if (InVec0.getOpcode() == ISD::UNDEF) {
5697       InVec0 = Op0.getOperand(0);
5698       if (InVec0.getValueType() != VT)
5699         return SDValue();
5700     }
5701     if (InVec1.getOpcode() == ISD::UNDEF) {
5702       InVec1 = Op1.getOperand(0);
5703       if (InVec1.getValueType() != VT)
5704         return SDValue();
5705     }
5706
5707     // Make sure that operands in input to each add/sub node always
5708     // come from a same pair of vectors.
5709     if (InVec0 != Op0.getOperand(0)) {
5710       if (ExpectedOpcode == ISD::FSUB)
5711         return SDValue();
5712
5713       // FADD is commutable. Try to commute the operands
5714       // and then test again.
5715       std::swap(Op0, Op1);
5716       if (InVec0 != Op0.getOperand(0))
5717         return SDValue();
5718     }
5719
5720     if (InVec1 != Op1.getOperand(0))
5721       return SDValue();
5722
5723     // Update the pair of expected opcodes.
5724     std::swap(ExpectedOpcode, NextExpectedOpcode);
5725   }
5726
5727   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5728   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5729       InVec1.getOpcode() != ISD::UNDEF)
5730     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5731
5732   return SDValue();
5733 }
5734
5735 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5736 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5737                                    const X86Subtarget *Subtarget,
5738                                    SelectionDAG &DAG) {
5739   EVT VT = BV->getValueType(0);
5740   unsigned NumElts = VT.getVectorNumElements();
5741   unsigned NumUndefsLO = 0;
5742   unsigned NumUndefsHI = 0;
5743   unsigned Half = NumElts/2;
5744
5745   // Count the number of UNDEF operands in the build_vector in input.
5746   for (unsigned i = 0, e = Half; i != e; ++i)
5747     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5748       NumUndefsLO++;
5749
5750   for (unsigned i = Half, e = NumElts; i != e; ++i)
5751     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5752       NumUndefsHI++;
5753
5754   // Early exit if this is either a build_vector of all UNDEFs or all the
5755   // operands but one are UNDEF.
5756   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5757     return SDValue();
5758
5759   SDLoc DL(BV);
5760   SDValue InVec0, InVec1;
5761   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5762     // Try to match an SSE3 float HADD/HSUB.
5763     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5764       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5765
5766     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5767       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5768   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5769     // Try to match an SSSE3 integer HADD/HSUB.
5770     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5771       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5772
5773     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5774       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5775   }
5776
5777   if (!Subtarget->hasAVX())
5778     return SDValue();
5779
5780   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5781     // Try to match an AVX horizontal add/sub of packed single/double
5782     // precision floating point values from 256-bit vectors.
5783     SDValue InVec2, InVec3;
5784     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5785         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5786         ((InVec0.getOpcode() == ISD::UNDEF ||
5787           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5788         ((InVec1.getOpcode() == ISD::UNDEF ||
5789           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5790       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5791
5792     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5793         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5794         ((InVec0.getOpcode() == ISD::UNDEF ||
5795           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5796         ((InVec1.getOpcode() == ISD::UNDEF ||
5797           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5798       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5799   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5800     // Try to match an AVX2 horizontal add/sub of signed integers.
5801     SDValue InVec2, InVec3;
5802     unsigned X86Opcode;
5803     bool CanFold = true;
5804
5805     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5806         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5807         ((InVec0.getOpcode() == ISD::UNDEF ||
5808           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5809         ((InVec1.getOpcode() == ISD::UNDEF ||
5810           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5811       X86Opcode = X86ISD::HADD;
5812     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5813         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5814         ((InVec0.getOpcode() == ISD::UNDEF ||
5815           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5816         ((InVec1.getOpcode() == ISD::UNDEF ||
5817           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5818       X86Opcode = X86ISD::HSUB;
5819     else
5820       CanFold = false;
5821
5822     if (CanFold) {
5823       // Fold this build_vector into a single horizontal add/sub.
5824       // Do this only if the target has AVX2.
5825       if (Subtarget->hasAVX2())
5826         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5827
5828       // Do not try to expand this build_vector into a pair of horizontal
5829       // add/sub if we can emit a pair of scalar add/sub.
5830       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5831         return SDValue();
5832
5833       // Convert this build_vector into a pair of horizontal binop followed by
5834       // a concat vector.
5835       bool isUndefLO = NumUndefsLO == Half;
5836       bool isUndefHI = NumUndefsHI == Half;
5837       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5838                                    isUndefLO, isUndefHI);
5839     }
5840   }
5841
5842   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5843        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5844     unsigned X86Opcode;
5845     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5846       X86Opcode = X86ISD::HADD;
5847     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5848       X86Opcode = X86ISD::HSUB;
5849     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5850       X86Opcode = X86ISD::FHADD;
5851     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5852       X86Opcode = X86ISD::FHSUB;
5853     else
5854       return SDValue();
5855
5856     // Don't try to expand this build_vector into a pair of horizontal add/sub
5857     // if we can simply emit a pair of scalar add/sub.
5858     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5859       return SDValue();
5860
5861     // Convert this build_vector into two horizontal add/sub followed by
5862     // a concat vector.
5863     bool isUndefLO = NumUndefsLO == Half;
5864     bool isUndefHI = NumUndefsHI == Half;
5865     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5866                                  isUndefLO, isUndefHI);
5867   }
5868
5869   return SDValue();
5870 }
5871
5872 SDValue
5873 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5874   SDLoc dl(Op);
5875
5876   MVT VT = Op.getSimpleValueType();
5877   MVT ExtVT = VT.getVectorElementType();
5878   unsigned NumElems = Op.getNumOperands();
5879
5880   // Generate vectors for predicate vectors.
5881   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5882     return LowerBUILD_VECTORvXi1(Op, DAG);
5883
5884   // Vectors containing all zeros can be matched by pxor and xorps later
5885   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5886     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5887     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5888     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5889       return Op;
5890
5891     return getZeroVector(VT, Subtarget, DAG, dl);
5892   }
5893
5894   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5895   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5896   // vpcmpeqd on 256-bit vectors.
5897   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5898     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5899       return Op;
5900
5901     if (!VT.is512BitVector())
5902       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5903   }
5904
5905   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
5906   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
5907     return AddSub;
5908   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
5909     return HorizontalOp;
5910   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
5911     return Broadcast;
5912
5913   unsigned EVTBits = ExtVT.getSizeInBits();
5914
5915   unsigned NumZero  = 0;
5916   unsigned NumNonZero = 0;
5917   unsigned NonZeros = 0;
5918   bool IsAllConstants = true;
5919   SmallSet<SDValue, 8> Values;
5920   for (unsigned i = 0; i < NumElems; ++i) {
5921     SDValue Elt = Op.getOperand(i);
5922     if (Elt.getOpcode() == ISD::UNDEF)
5923       continue;
5924     Values.insert(Elt);
5925     if (Elt.getOpcode() != ISD::Constant &&
5926         Elt.getOpcode() != ISD::ConstantFP)
5927       IsAllConstants = false;
5928     if (X86::isZeroNode(Elt))
5929       NumZero++;
5930     else {
5931       NonZeros |= (1 << i);
5932       NumNonZero++;
5933     }
5934   }
5935
5936   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5937   if (NumNonZero == 0)
5938     return DAG.getUNDEF(VT);
5939
5940   // Special case for single non-zero, non-undef, element.
5941   if (NumNonZero == 1) {
5942     unsigned Idx = countTrailingZeros(NonZeros);
5943     SDValue Item = Op.getOperand(Idx);
5944
5945     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5946     // the value are obviously zero, truncate the value to i32 and do the
5947     // insertion that way.  Only do this if the value is non-constant or if the
5948     // value is a constant being inserted into element 0.  It is cheaper to do
5949     // a constant pool load than it is to do a movd + shuffle.
5950     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5951         (!IsAllConstants || Idx == 0)) {
5952       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5953         // Handle SSE only.
5954         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5955         EVT VecVT = MVT::v4i32;
5956
5957         // Truncate the value (which may itself be a constant) to i32, and
5958         // convert it to a vector with movd (S2V+shuffle to zero extend).
5959         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5960         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5961         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
5962                                       Item, Idx * 2, true, Subtarget, DAG));
5963       }
5964     }
5965
5966     // If we have a constant or non-constant insertion into the low element of
5967     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5968     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5969     // depending on what the source datatype is.
5970     if (Idx == 0) {
5971       if (NumZero == 0)
5972         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5973
5974       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5975           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5976         if (VT.is512BitVector()) {
5977           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5978           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5979                              Item, DAG.getIntPtrConstant(0, dl));
5980         }
5981         assert((VT.is128BitVector() || VT.is256BitVector()) &&
5982                "Expected an SSE value type!");
5983         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5984         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5985         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5986       }
5987
5988       // We can't directly insert an i8 or i16 into a vector, so zero extend
5989       // it to i32 first.
5990       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5991         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5992         if (VT.is256BitVector()) {
5993           if (Subtarget->hasAVX()) {
5994             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
5995             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5996           } else {
5997             // Without AVX, we need to extend to a 128-bit vector and then
5998             // insert into the 256-bit vector.
5999             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6000             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6001             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6002           }
6003         } else {
6004           assert(VT.is128BitVector() && "Expected an SSE value type!");
6005           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6006           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6007         }
6008         return DAG.getBitcast(VT, Item);
6009       }
6010     }
6011
6012     // Is it a vector logical left shift?
6013     if (NumElems == 2 && Idx == 1 &&
6014         X86::isZeroNode(Op.getOperand(0)) &&
6015         !X86::isZeroNode(Op.getOperand(1))) {
6016       unsigned NumBits = VT.getSizeInBits();
6017       return getVShift(true, VT,
6018                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6019                                    VT, Op.getOperand(1)),
6020                        NumBits/2, DAG, *this, dl);
6021     }
6022
6023     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6024       return SDValue();
6025
6026     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6027     // is a non-constant being inserted into an element other than the low one,
6028     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6029     // movd/movss) to move this into the low element, then shuffle it into
6030     // place.
6031     if (EVTBits == 32) {
6032       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6033       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6034     }
6035   }
6036
6037   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6038   if (Values.size() == 1) {
6039     if (EVTBits == 32) {
6040       // Instead of a shuffle like this:
6041       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6042       // Check if it's possible to issue this instead.
6043       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6044       unsigned Idx = countTrailingZeros(NonZeros);
6045       SDValue Item = Op.getOperand(Idx);
6046       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6047         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6048     }
6049     return SDValue();
6050   }
6051
6052   // A vector full of immediates; various special cases are already
6053   // handled, so this is best done with a single constant-pool load.
6054   if (IsAllConstants)
6055     return SDValue();
6056
6057   // For AVX-length vectors, see if we can use a vector load to get all of the
6058   // elements, otherwise build the individual 128-bit pieces and use
6059   // shuffles to put them in place.
6060   if (VT.is256BitVector() || VT.is512BitVector()) {
6061     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6062
6063     // Check for a build vector of consecutive loads.
6064     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6065       return LD;
6066
6067     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6068
6069     // Build both the lower and upper subvector.
6070     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6071                                 makeArrayRef(&V[0], NumElems/2));
6072     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6073                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6074
6075     // Recreate the wider vector with the lower and upper part.
6076     if (VT.is256BitVector())
6077       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6078     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6079   }
6080
6081   // Let legalizer expand 2-wide build_vectors.
6082   if (EVTBits == 64) {
6083     if (NumNonZero == 1) {
6084       // One half is zero or undef.
6085       unsigned Idx = countTrailingZeros(NonZeros);
6086       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6087                                  Op.getOperand(Idx));
6088       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6089     }
6090     return SDValue();
6091   }
6092
6093   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6094   if (EVTBits == 8 && NumElems == 16)
6095     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6096                                         Subtarget, *this))
6097       return V;
6098
6099   if (EVTBits == 16 && NumElems == 8)
6100     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6101                                       Subtarget, *this))
6102       return V;
6103
6104   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6105   if (EVTBits == 32 && NumElems == 4)
6106     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6107       return V;
6108
6109   // If element VT is == 32 bits, turn it into a number of shuffles.
6110   SmallVector<SDValue, 8> V(NumElems);
6111   if (NumElems == 4 && NumZero > 0) {
6112     for (unsigned i = 0; i < 4; ++i) {
6113       bool isZero = !(NonZeros & (1 << i));
6114       if (isZero)
6115         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6116       else
6117         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6118     }
6119
6120     for (unsigned i = 0; i < 2; ++i) {
6121       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6122         default: break;
6123         case 0:
6124           V[i] = V[i*2];  // Must be a zero vector.
6125           break;
6126         case 1:
6127           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6128           break;
6129         case 2:
6130           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6131           break;
6132         case 3:
6133           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6134           break;
6135       }
6136     }
6137
6138     bool Reverse1 = (NonZeros & 0x3) == 2;
6139     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6140     int MaskVec[] = {
6141       Reverse1 ? 1 : 0,
6142       Reverse1 ? 0 : 1,
6143       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6144       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6145     };
6146     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6147   }
6148
6149   if (Values.size() > 1 && VT.is128BitVector()) {
6150     // Check for a build vector of consecutive loads.
6151     for (unsigned i = 0; i < NumElems; ++i)
6152       V[i] = Op.getOperand(i);
6153
6154     // Check for elements which are consecutive loads.
6155     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6156       return LD;
6157
6158     // Check for a build vector from mostly shuffle plus few inserting.
6159     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6160       return Sh;
6161
6162     // For SSE 4.1, use insertps to put the high elements into the low element.
6163     if (Subtarget->hasSSE41()) {
6164       SDValue Result;
6165       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6166         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6167       else
6168         Result = DAG.getUNDEF(VT);
6169
6170       for (unsigned i = 1; i < NumElems; ++i) {
6171         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6172         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6173                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6174       }
6175       return Result;
6176     }
6177
6178     // Otherwise, expand into a number of unpckl*, start by extending each of
6179     // our (non-undef) elements to the full vector width with the element in the
6180     // bottom slot of the vector (which generates no code for SSE).
6181     for (unsigned i = 0; i < NumElems; ++i) {
6182       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6183         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6184       else
6185         V[i] = DAG.getUNDEF(VT);
6186     }
6187
6188     // Next, we iteratively mix elements, e.g. for v4f32:
6189     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6190     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6191     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6192     unsigned EltStride = NumElems >> 1;
6193     while (EltStride != 0) {
6194       for (unsigned i = 0; i < EltStride; ++i) {
6195         // If V[i+EltStride] is undef and this is the first round of mixing,
6196         // then it is safe to just drop this shuffle: V[i] is already in the
6197         // right place, the one element (since it's the first round) being
6198         // inserted as undef can be dropped.  This isn't safe for successive
6199         // rounds because they will permute elements within both vectors.
6200         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6201             EltStride == NumElems/2)
6202           continue;
6203
6204         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6205       }
6206       EltStride >>= 1;
6207     }
6208     return V[0];
6209   }
6210   return SDValue();
6211 }
6212
6213 // 256-bit AVX can use the vinsertf128 instruction
6214 // to create 256-bit vectors from two other 128-bit ones.
6215 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6216   SDLoc dl(Op);
6217   MVT ResVT = Op.getSimpleValueType();
6218
6219   assert((ResVT.is256BitVector() ||
6220           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6221
6222   SDValue V1 = Op.getOperand(0);
6223   SDValue V2 = Op.getOperand(1);
6224   unsigned NumElems = ResVT.getVectorNumElements();
6225   if (ResVT.is256BitVector())
6226     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6227
6228   if (Op.getNumOperands() == 4) {
6229     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6230                                 ResVT.getVectorNumElements()/2);
6231     SDValue V3 = Op.getOperand(2);
6232     SDValue V4 = Op.getOperand(3);
6233     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6234       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6235   }
6236   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6237 }
6238
6239 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6240                                        const X86Subtarget *Subtarget,
6241                                        SelectionDAG & DAG) {
6242   SDLoc dl(Op);
6243   MVT ResVT = Op.getSimpleValueType();
6244   unsigned NumOfOperands = Op.getNumOperands();
6245
6246   assert(isPowerOf2_32(NumOfOperands) &&
6247          "Unexpected number of operands in CONCAT_VECTORS");
6248
6249   if (NumOfOperands > 2) {
6250     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6251                                   ResVT.getVectorNumElements()/2);
6252     SmallVector<SDValue, 2> Ops;
6253     for (unsigned i = 0; i < NumOfOperands/2; i++)
6254       Ops.push_back(Op.getOperand(i));
6255     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6256     Ops.clear();
6257     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6258       Ops.push_back(Op.getOperand(i));
6259     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6260     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6261   }
6262
6263   SDValue V1 = Op.getOperand(0);
6264   SDValue V2 = Op.getOperand(1);
6265   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6266   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6267
6268   if (IsZeroV1 && IsZeroV2)
6269     return getZeroVector(ResVT, Subtarget, DAG, dl);
6270
6271   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6272   SDValue Undef = DAG.getUNDEF(ResVT);
6273   unsigned NumElems = ResVT.getVectorNumElements();
6274   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6275
6276   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6277   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6278   if (IsZeroV1)
6279     return V2;
6280
6281   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6282   // Zero the upper bits of V1
6283   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6284   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6285   if (IsZeroV2)
6286     return V1;
6287   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6288 }
6289
6290 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6291                                    const X86Subtarget *Subtarget,
6292                                    SelectionDAG &DAG) {
6293   MVT VT = Op.getSimpleValueType();
6294   if (VT.getVectorElementType() == MVT::i1)
6295     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6296
6297   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6298          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6299           Op.getNumOperands() == 4)));
6300
6301   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6302   // from two other 128-bit ones.
6303
6304   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6305   return LowerAVXCONCAT_VECTORS(Op, DAG);
6306 }
6307
6308
6309 //===----------------------------------------------------------------------===//
6310 // Vector shuffle lowering
6311 //
6312 // This is an experimental code path for lowering vector shuffles on x86. It is
6313 // designed to handle arbitrary vector shuffles and blends, gracefully
6314 // degrading performance as necessary. It works hard to recognize idiomatic
6315 // shuffles and lower them to optimal instruction patterns without leaving
6316 // a framework that allows reasonably efficient handling of all vector shuffle
6317 // patterns.
6318 //===----------------------------------------------------------------------===//
6319
6320 /// \brief Tiny helper function to identify a no-op mask.
6321 ///
6322 /// This is a somewhat boring predicate function. It checks whether the mask
6323 /// array input, which is assumed to be a single-input shuffle mask of the kind
6324 /// used by the X86 shuffle instructions (not a fully general
6325 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6326 /// in-place shuffle are 'no-op's.
6327 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6328   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6329     if (Mask[i] != -1 && Mask[i] != i)
6330       return false;
6331   return true;
6332 }
6333
6334 /// \brief Helper function to classify a mask as a single-input mask.
6335 ///
6336 /// This isn't a generic single-input test because in the vector shuffle
6337 /// lowering we canonicalize single inputs to be the first input operand. This
6338 /// means we can more quickly test for a single input by only checking whether
6339 /// an input from the second operand exists. We also assume that the size of
6340 /// mask corresponds to the size of the input vectors which isn't true in the
6341 /// fully general case.
6342 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6343   for (int M : Mask)
6344     if (M >= (int)Mask.size())
6345       return false;
6346   return true;
6347 }
6348
6349 /// \brief Test whether there are elements crossing 128-bit lanes in this
6350 /// shuffle mask.
6351 ///
6352 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6353 /// and we routinely test for these.
6354 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6355   int LaneSize = 128 / VT.getScalarSizeInBits();
6356   int Size = Mask.size();
6357   for (int i = 0; i < Size; ++i)
6358     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6359       return true;
6360   return false;
6361 }
6362
6363 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6364 ///
6365 /// This checks a shuffle mask to see if it is performing the same
6366 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6367 /// that it is also not lane-crossing. It may however involve a blend from the
6368 /// same lane of a second vector.
6369 ///
6370 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6371 /// non-trivial to compute in the face of undef lanes. The representation is
6372 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6373 /// entries from both V1 and V2 inputs to the wider mask.
6374 static bool
6375 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6376                                 SmallVectorImpl<int> &RepeatedMask) {
6377   int LaneSize = 128 / VT.getScalarSizeInBits();
6378   RepeatedMask.resize(LaneSize, -1);
6379   int Size = Mask.size();
6380   for (int i = 0; i < Size; ++i) {
6381     if (Mask[i] < 0)
6382       continue;
6383     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6384       // This entry crosses lanes, so there is no way to model this shuffle.
6385       return false;
6386
6387     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6388     if (RepeatedMask[i % LaneSize] == -1)
6389       // This is the first non-undef entry in this slot of a 128-bit lane.
6390       RepeatedMask[i % LaneSize] =
6391           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6392     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6393       // Found a mismatch with the repeated mask.
6394       return false;
6395   }
6396   return true;
6397 }
6398
6399 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6400 /// arguments.
6401 ///
6402 /// This is a fast way to test a shuffle mask against a fixed pattern:
6403 ///
6404 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6405 ///
6406 /// It returns true if the mask is exactly as wide as the argument list, and
6407 /// each element of the mask is either -1 (signifying undef) or the value given
6408 /// in the argument.
6409 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6410                                 ArrayRef<int> ExpectedMask) {
6411   if (Mask.size() != ExpectedMask.size())
6412     return false;
6413
6414   int Size = Mask.size();
6415
6416   // If the values are build vectors, we can look through them to find
6417   // equivalent inputs that make the shuffles equivalent.
6418   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6419   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6420
6421   for (int i = 0; i < Size; ++i)
6422     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6423       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6424       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6425       if (!MaskBV || !ExpectedBV ||
6426           MaskBV->getOperand(Mask[i] % Size) !=
6427               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6428         return false;
6429     }
6430
6431   return true;
6432 }
6433
6434 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6435 ///
6436 /// This helper function produces an 8-bit shuffle immediate corresponding to
6437 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6438 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6439 /// example.
6440 ///
6441 /// NB: We rely heavily on "undef" masks preserving the input lane.
6442 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6443                                           SelectionDAG &DAG) {
6444   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6445   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6446   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6447   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6448   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6449
6450   unsigned Imm = 0;
6451   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6452   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6453   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6454   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6455   return DAG.getConstant(Imm, DL, MVT::i8);
6456 }
6457
6458 /// \brief Compute whether each element of a shuffle is zeroable.
6459 ///
6460 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6461 /// Either it is an undef element in the shuffle mask, the element of the input
6462 /// referenced is undef, or the element of the input referenced is known to be
6463 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6464 /// as many lanes with this technique as possible to simplify the remaining
6465 /// shuffle.
6466 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6467                                                      SDValue V1, SDValue V2) {
6468   SmallBitVector Zeroable(Mask.size(), false);
6469
6470   while (V1.getOpcode() == ISD::BITCAST)
6471     V1 = V1->getOperand(0);
6472   while (V2.getOpcode() == ISD::BITCAST)
6473     V2 = V2->getOperand(0);
6474
6475   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6476   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6477
6478   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6479     int M = Mask[i];
6480     // Handle the easy cases.
6481     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6482       Zeroable[i] = true;
6483       continue;
6484     }
6485
6486     // If this is an index into a build_vector node (which has the same number
6487     // of elements), dig out the input value and use it.
6488     SDValue V = M < Size ? V1 : V2;
6489     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6490       continue;
6491
6492     SDValue Input = V.getOperand(M % Size);
6493     // The UNDEF opcode check really should be dead code here, but not quite
6494     // worth asserting on (it isn't invalid, just unexpected).
6495     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6496       Zeroable[i] = true;
6497   }
6498
6499   return Zeroable;
6500 }
6501
6502 /// \brief Try to emit a bitmask instruction for a shuffle.
6503 ///
6504 /// This handles cases where we can model a blend exactly as a bitmask due to
6505 /// one of the inputs being zeroable.
6506 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6507                                            SDValue V2, ArrayRef<int> Mask,
6508                                            SelectionDAG &DAG) {
6509   MVT EltVT = VT.getScalarType();
6510   int NumEltBits = EltVT.getSizeInBits();
6511   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6512   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6513   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6514                                     IntEltVT);
6515   if (EltVT.isFloatingPoint()) {
6516     Zero = DAG.getBitcast(EltVT, Zero);
6517     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6518   }
6519   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6520   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6521   SDValue V;
6522   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6523     if (Zeroable[i])
6524       continue;
6525     if (Mask[i] % Size != i)
6526       return SDValue(); // Not a blend.
6527     if (!V)
6528       V = Mask[i] < Size ? V1 : V2;
6529     else if (V != (Mask[i] < Size ? V1 : V2))
6530       return SDValue(); // Can only let one input through the mask.
6531
6532     VMaskOps[i] = AllOnes;
6533   }
6534   if (!V)
6535     return SDValue(); // No non-zeroable elements!
6536
6537   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6538   V = DAG.getNode(VT.isFloatingPoint()
6539                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6540                   DL, VT, V, VMask);
6541   return V;
6542 }
6543
6544 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6545 ///
6546 /// This is used as a fallback approach when first class blend instructions are
6547 /// unavailable. Currently it is only suitable for integer vectors, but could
6548 /// be generalized for floating point vectors if desirable.
6549 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6550                                             SDValue V2, ArrayRef<int> Mask,
6551                                             SelectionDAG &DAG) {
6552   assert(VT.isInteger() && "Only supports integer vector types!");
6553   MVT EltVT = VT.getScalarType();
6554   int NumEltBits = EltVT.getSizeInBits();
6555   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6556   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6557                                     EltVT);
6558   SmallVector<SDValue, 16> MaskOps;
6559   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6560     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6561       return SDValue(); // Shuffled input!
6562     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6563   }
6564
6565   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6566   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6567   // We have to cast V2 around.
6568   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6569   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6570                                       DAG.getBitcast(MaskVT, V1Mask),
6571                                       DAG.getBitcast(MaskVT, V2)));
6572   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6573 }
6574
6575 /// \brief Try to emit a blend instruction for a shuffle.
6576 ///
6577 /// This doesn't do any checks for the availability of instructions for blending
6578 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6579 /// be matched in the backend with the type given. What it does check for is
6580 /// that the shuffle mask is in fact a blend.
6581 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6582                                          SDValue V2, ArrayRef<int> Mask,
6583                                          const X86Subtarget *Subtarget,
6584                                          SelectionDAG &DAG) {
6585   unsigned BlendMask = 0;
6586   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6587     if (Mask[i] >= Size) {
6588       if (Mask[i] != i + Size)
6589         return SDValue(); // Shuffled V2 input!
6590       BlendMask |= 1u << i;
6591       continue;
6592     }
6593     if (Mask[i] >= 0 && Mask[i] != i)
6594       return SDValue(); // Shuffled V1 input!
6595   }
6596   switch (VT.SimpleTy) {
6597   case MVT::v2f64:
6598   case MVT::v4f32:
6599   case MVT::v4f64:
6600   case MVT::v8f32:
6601     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6602                        DAG.getConstant(BlendMask, DL, MVT::i8));
6603
6604   case MVT::v4i64:
6605   case MVT::v8i32:
6606     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6607     // FALLTHROUGH
6608   case MVT::v2i64:
6609   case MVT::v4i32:
6610     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6611     // that instruction.
6612     if (Subtarget->hasAVX2()) {
6613       // Scale the blend by the number of 32-bit dwords per element.
6614       int Scale =  VT.getScalarSizeInBits() / 32;
6615       BlendMask = 0;
6616       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6617         if (Mask[i] >= Size)
6618           for (int j = 0; j < Scale; ++j)
6619             BlendMask |= 1u << (i * Scale + j);
6620
6621       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6622       V1 = DAG.getBitcast(BlendVT, V1);
6623       V2 = DAG.getBitcast(BlendVT, V2);
6624       return DAG.getBitcast(
6625           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6626                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6627     }
6628     // FALLTHROUGH
6629   case MVT::v8i16: {
6630     // For integer shuffles we need to expand the mask and cast the inputs to
6631     // v8i16s prior to blending.
6632     int Scale = 8 / VT.getVectorNumElements();
6633     BlendMask = 0;
6634     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6635       if (Mask[i] >= Size)
6636         for (int j = 0; j < Scale; ++j)
6637           BlendMask |= 1u << (i * Scale + j);
6638
6639     V1 = DAG.getBitcast(MVT::v8i16, V1);
6640     V2 = DAG.getBitcast(MVT::v8i16, V2);
6641     return DAG.getBitcast(VT,
6642                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6643                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6644   }
6645
6646   case MVT::v16i16: {
6647     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6648     SmallVector<int, 8> RepeatedMask;
6649     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6650       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6651       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6652       BlendMask = 0;
6653       for (int i = 0; i < 8; ++i)
6654         if (RepeatedMask[i] >= 16)
6655           BlendMask |= 1u << i;
6656       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6657                          DAG.getConstant(BlendMask, DL, MVT::i8));
6658     }
6659   }
6660     // FALLTHROUGH
6661   case MVT::v16i8:
6662   case MVT::v32i8: {
6663     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6664            "256-bit byte-blends require AVX2 support!");
6665
6666     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6667     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6668       return Masked;
6669
6670     // Scale the blend by the number of bytes per element.
6671     int Scale = VT.getScalarSizeInBits() / 8;
6672
6673     // This form of blend is always done on bytes. Compute the byte vector
6674     // type.
6675     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6676
6677     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6678     // mix of LLVM's code generator and the x86 backend. We tell the code
6679     // generator that boolean values in the elements of an x86 vector register
6680     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6681     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6682     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6683     // of the element (the remaining are ignored) and 0 in that high bit would
6684     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6685     // the LLVM model for boolean values in vector elements gets the relevant
6686     // bit set, it is set backwards and over constrained relative to x86's
6687     // actual model.
6688     SmallVector<SDValue, 32> VSELECTMask;
6689     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6690       for (int j = 0; j < Scale; ++j)
6691         VSELECTMask.push_back(
6692             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6693                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6694                                           MVT::i8));
6695
6696     V1 = DAG.getBitcast(BlendVT, V1);
6697     V2 = DAG.getBitcast(BlendVT, V2);
6698     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6699                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6700                                                       BlendVT, VSELECTMask),
6701                                           V1, V2));
6702   }
6703
6704   default:
6705     llvm_unreachable("Not a supported integer vector type!");
6706   }
6707 }
6708
6709 /// \brief Try to lower as a blend of elements from two inputs followed by
6710 /// a single-input permutation.
6711 ///
6712 /// This matches the pattern where we can blend elements from two inputs and
6713 /// then reduce the shuffle to a single-input permutation.
6714 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6715                                                    SDValue V2,
6716                                                    ArrayRef<int> Mask,
6717                                                    SelectionDAG &DAG) {
6718   // We build up the blend mask while checking whether a blend is a viable way
6719   // to reduce the shuffle.
6720   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6721   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6722
6723   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6724     if (Mask[i] < 0)
6725       continue;
6726
6727     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6728
6729     if (BlendMask[Mask[i] % Size] == -1)
6730       BlendMask[Mask[i] % Size] = Mask[i];
6731     else if (BlendMask[Mask[i] % Size] != Mask[i])
6732       return SDValue(); // Can't blend in the needed input!
6733
6734     PermuteMask[i] = Mask[i] % Size;
6735   }
6736
6737   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6738   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6739 }
6740
6741 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6742 /// blends and permutes.
6743 ///
6744 /// This matches the extremely common pattern for handling combined
6745 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6746 /// operations. It will try to pick the best arrangement of shuffles and
6747 /// blends.
6748 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6749                                                           SDValue V1,
6750                                                           SDValue V2,
6751                                                           ArrayRef<int> Mask,
6752                                                           SelectionDAG &DAG) {
6753   // Shuffle the input elements into the desired positions in V1 and V2 and
6754   // blend them together.
6755   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6756   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6757   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6758   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6759     if (Mask[i] >= 0 && Mask[i] < Size) {
6760       V1Mask[i] = Mask[i];
6761       BlendMask[i] = i;
6762     } else if (Mask[i] >= Size) {
6763       V2Mask[i] = Mask[i] - Size;
6764       BlendMask[i] = i + Size;
6765     }
6766
6767   // Try to lower with the simpler initial blend strategy unless one of the
6768   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6769   // shuffle may be able to fold with a load or other benefit. However, when
6770   // we'll have to do 2x as many shuffles in order to achieve this, blending
6771   // first is a better strategy.
6772   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6773     if (SDValue BlendPerm =
6774             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6775       return BlendPerm;
6776
6777   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6778   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6779   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6780 }
6781
6782 /// \brief Try to lower a vector shuffle as a byte rotation.
6783 ///
6784 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6785 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6786 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6787 /// try to generically lower a vector shuffle through such an pattern. It
6788 /// does not check for the profitability of lowering either as PALIGNR or
6789 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6790 /// This matches shuffle vectors that look like:
6791 ///
6792 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6793 ///
6794 /// Essentially it concatenates V1 and V2, shifts right by some number of
6795 /// elements, and takes the low elements as the result. Note that while this is
6796 /// specified as a *right shift* because x86 is little-endian, it is a *left
6797 /// rotate* of the vector lanes.
6798 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6799                                               SDValue V2,
6800                                               ArrayRef<int> Mask,
6801                                               const X86Subtarget *Subtarget,
6802                                               SelectionDAG &DAG) {
6803   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6804
6805   int NumElts = Mask.size();
6806   int NumLanes = VT.getSizeInBits() / 128;
6807   int NumLaneElts = NumElts / NumLanes;
6808
6809   // We need to detect various ways of spelling a rotation:
6810   //   [11, 12, 13, 14, 15,  0,  1,  2]
6811   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6812   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6813   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6814   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6815   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6816   int Rotation = 0;
6817   SDValue Lo, Hi;
6818   for (int l = 0; l < NumElts; l += NumLaneElts) {
6819     for (int i = 0; i < NumLaneElts; ++i) {
6820       if (Mask[l + i] == -1)
6821         continue;
6822       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6823
6824       // Get the mod-Size index and lane correct it.
6825       int LaneIdx = (Mask[l + i] % NumElts) - l;
6826       // Make sure it was in this lane.
6827       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6828         return SDValue();
6829
6830       // Determine where a rotated vector would have started.
6831       int StartIdx = i - LaneIdx;
6832       if (StartIdx == 0)
6833         // The identity rotation isn't interesting, stop.
6834         return SDValue();
6835
6836       // If we found the tail of a vector the rotation must be the missing
6837       // front. If we found the head of a vector, it must be how much of the
6838       // head.
6839       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6840
6841       if (Rotation == 0)
6842         Rotation = CandidateRotation;
6843       else if (Rotation != CandidateRotation)
6844         // The rotations don't match, so we can't match this mask.
6845         return SDValue();
6846
6847       // Compute which value this mask is pointing at.
6848       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6849
6850       // Compute which of the two target values this index should be assigned
6851       // to. This reflects whether the high elements are remaining or the low
6852       // elements are remaining.
6853       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6854
6855       // Either set up this value if we've not encountered it before, or check
6856       // that it remains consistent.
6857       if (!TargetV)
6858         TargetV = MaskV;
6859       else if (TargetV != MaskV)
6860         // This may be a rotation, but it pulls from the inputs in some
6861         // unsupported interleaving.
6862         return SDValue();
6863     }
6864   }
6865
6866   // Check that we successfully analyzed the mask, and normalize the results.
6867   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6868   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6869   if (!Lo)
6870     Lo = Hi;
6871   else if (!Hi)
6872     Hi = Lo;
6873
6874   // The actual rotate instruction rotates bytes, so we need to scale the
6875   // rotation based on how many bytes are in the vector lane.
6876   int Scale = 16 / NumLaneElts;
6877
6878   // SSSE3 targets can use the palignr instruction.
6879   if (Subtarget->hasSSSE3()) {
6880     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6881     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6882     Lo = DAG.getBitcast(AlignVT, Lo);
6883     Hi = DAG.getBitcast(AlignVT, Hi);
6884
6885     return DAG.getBitcast(
6886         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6887                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
6888   }
6889
6890   assert(VT.getSizeInBits() == 128 &&
6891          "Rotate-based lowering only supports 128-bit lowering!");
6892   assert(Mask.size() <= 16 &&
6893          "Can shuffle at most 16 bytes in a 128-bit vector!");
6894
6895   // Default SSE2 implementation
6896   int LoByteShift = 16 - Rotation * Scale;
6897   int HiByteShift = Rotation * Scale;
6898
6899   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6900   Lo = DAG.getBitcast(MVT::v2i64, Lo);
6901   Hi = DAG.getBitcast(MVT::v2i64, Hi);
6902
6903   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6904                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
6905   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6906                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
6907   return DAG.getBitcast(VT,
6908                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6909 }
6910
6911 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6912 ///
6913 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6914 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6915 /// matches elements from one of the input vectors shuffled to the left or
6916 /// right with zeroable elements 'shifted in'. It handles both the strictly
6917 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6918 /// quad word lane.
6919 ///
6920 /// PSHL : (little-endian) left bit shift.
6921 /// [ zz, 0, zz,  2 ]
6922 /// [ -1, 4, zz, -1 ]
6923 /// PSRL : (little-endian) right bit shift.
6924 /// [  1, zz,  3, zz]
6925 /// [ -1, -1,  7, zz]
6926 /// PSLLDQ : (little-endian) left byte shift
6927 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6928 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6929 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6930 /// PSRLDQ : (little-endian) right byte shift
6931 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6932 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6933 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6934 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6935                                          SDValue V2, ArrayRef<int> Mask,
6936                                          SelectionDAG &DAG) {
6937   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6938
6939   int Size = Mask.size();
6940   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6941
6942   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6943     for (int i = 0; i < Size; i += Scale)
6944       for (int j = 0; j < Shift; ++j)
6945         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6946           return false;
6947
6948     return true;
6949   };
6950
6951   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6952     for (int i = 0; i != Size; i += Scale) {
6953       unsigned Pos = Left ? i + Shift : i;
6954       unsigned Low = Left ? i : i + Shift;
6955       unsigned Len = Scale - Shift;
6956       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6957                                       Low + (V == V1 ? 0 : Size)))
6958         return SDValue();
6959     }
6960
6961     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6962     bool ByteShift = ShiftEltBits > 64;
6963     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6964                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6965     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6966
6967     // Normalize the scale for byte shifts to still produce an i64 element
6968     // type.
6969     Scale = ByteShift ? Scale / 2 : Scale;
6970
6971     // We need to round trip through the appropriate type for the shift.
6972     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6973     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6974     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6975            "Illegal integer vector type");
6976     V = DAG.getBitcast(ShiftVT, V);
6977
6978     V = DAG.getNode(OpCode, DL, ShiftVT, V,
6979                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
6980     return DAG.getBitcast(VT, V);
6981   };
6982
6983   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6984   // keep doubling the size of the integer elements up to that. We can
6985   // then shift the elements of the integer vector by whole multiples of
6986   // their width within the elements of the larger integer vector. Test each
6987   // multiple to see if we can find a match with the moved element indices
6988   // and that the shifted in elements are all zeroable.
6989   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6990     for (int Shift = 1; Shift != Scale; ++Shift)
6991       for (bool Left : {true, false})
6992         if (CheckZeros(Shift, Scale, Left))
6993           for (SDValue V : {V1, V2})
6994             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6995               return Match;
6996
6997   // no match
6998   return SDValue();
6999 }
7000
7001 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7002 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7003                                            SDValue V2, ArrayRef<int> Mask,
7004                                            SelectionDAG &DAG) {
7005   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7006   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7007
7008   int Size = Mask.size();
7009   int HalfSize = Size / 2;
7010   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7011
7012   // Upper half must be undefined.
7013   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7014     return SDValue();
7015
7016   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7017   // Remainder of lower half result is zero and upper half is all undef.
7018   auto LowerAsEXTRQ = [&]() {
7019     // Determine the extraction length from the part of the
7020     // lower half that isn't zeroable.
7021     int Len = HalfSize;
7022     for (; Len >= 0; --Len)
7023       if (!Zeroable[Len - 1])
7024         break;
7025     assert(Len > 0 && "Zeroable shuffle mask");
7026
7027     // Attempt to match first Len sequential elements from the lower half.
7028     SDValue Src;
7029     int Idx = -1;
7030     for (int i = 0; i != Len; ++i) {
7031       int M = Mask[i];
7032       if (M < 0)
7033         continue;
7034       SDValue &V = (M < Size ? V1 : V2);
7035       M = M % Size;
7036
7037       // All mask elements must be in the lower half.
7038       if (M > HalfSize)
7039         return SDValue();
7040
7041       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7042         Src = V;
7043         Idx = M - i;
7044         continue;
7045       }
7046       return SDValue();
7047     }
7048
7049     if (Idx < 0)
7050       return SDValue();
7051
7052     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7053     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7054     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7055     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7056                        DAG.getConstant(BitLen, DL, MVT::i8),
7057                        DAG.getConstant(BitIdx, DL, MVT::i8));
7058   };
7059
7060   if (SDValue ExtrQ = LowerAsEXTRQ())
7061     return ExtrQ;
7062
7063   // INSERTQ: Extract lowest Len elements from lower half of second source and
7064   // insert over first source, starting at Idx.
7065   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7066   auto LowerAsInsertQ = [&]() {
7067     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7068       SDValue Base;
7069
7070       // Attempt to match first source from mask before insertion point.
7071       if (isUndefInRange(Mask, 0, Idx)) {
7072         /* EMPTY */
7073       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7074         Base = V1;
7075       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7076         Base = V2;
7077       } else {
7078         continue;
7079       }
7080
7081       // Extend the extraction length looking to match both the insertion of
7082       // the second source and the remaining elements of the first.
7083       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7084         SDValue Insert;
7085         int Len = Hi - Idx;
7086
7087         // Match insertion.
7088         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7089           Insert = V1;
7090         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7091           Insert = V2;
7092         } else {
7093           continue;
7094         }
7095
7096         // Match the remaining elements of the lower half.
7097         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7098           /* EMPTY */
7099         } else if ((!Base || (Base == V1)) &&
7100                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7101           Base = V1;
7102         } else if ((!Base || (Base == V2)) &&
7103                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7104                                               Size + Hi)) {
7105           Base = V2;
7106         } else {
7107           continue;
7108         }
7109
7110         // We may not have a base (first source) - this can safely be undefined.
7111         if (!Base)
7112           Base = DAG.getUNDEF(VT);
7113
7114         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7115         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7116         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7117                            DAG.getConstant(BitLen, DL, MVT::i8),
7118                            DAG.getConstant(BitIdx, DL, MVT::i8));
7119       }
7120     }
7121
7122     return SDValue();
7123   };
7124
7125   if (SDValue InsertQ = LowerAsInsertQ())
7126     return InsertQ;
7127
7128   return SDValue();
7129 }
7130
7131 /// \brief Lower a vector shuffle as a zero or any extension.
7132 ///
7133 /// Given a specific number of elements, element bit width, and extension
7134 /// stride, produce either a zero or any extension based on the available
7135 /// features of the subtarget.
7136 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7137     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
7138     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7139   assert(Scale > 1 && "Need a scale to extend.");
7140   int NumElements = VT.getVectorNumElements();
7141   int EltBits = VT.getScalarSizeInBits();
7142   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7143          "Only 8, 16, and 32 bit elements can be extended.");
7144   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7145
7146   // Found a valid zext mask! Try various lowering strategies based on the
7147   // input type and available ISA extensions.
7148   if (Subtarget->hasSSE41()) {
7149     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7150                                  NumElements / Scale);
7151     return DAG.getBitcast(VT, DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
7152   }
7153
7154   // For any extends we can cheat for larger element sizes and use shuffle
7155   // instructions that can fold with a load and/or copy.
7156   if (AnyExt && EltBits == 32) {
7157     int PSHUFDMask[4] = {0, -1, 1, -1};
7158     return DAG.getBitcast(
7159         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7160                         DAG.getBitcast(MVT::v4i32, InputV),
7161                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7162   }
7163   if (AnyExt && EltBits == 16 && Scale > 2) {
7164     int PSHUFDMask[4] = {0, -1, 0, -1};
7165     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7166                          DAG.getBitcast(MVT::v4i32, InputV),
7167                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7168     int PSHUFHWMask[4] = {1, -1, -1, -1};
7169     return DAG.getBitcast(
7170         VT, DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
7171                         DAG.getBitcast(MVT::v8i16, InputV),
7172                         getV4X86ShuffleImm8ForMask(PSHUFHWMask, DL, DAG)));
7173   }
7174
7175   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7176   // to 64-bits.
7177   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7178     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7179     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7180
7181     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7182                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7183                                          DAG.getConstant(EltBits, DL, MVT::i8),
7184                                          DAG.getConstant(0, DL, MVT::i8)));
7185     if (isUndefInRange(Mask, NumElements/2, NumElements/2))
7186       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7187
7188     SDValue Hi =
7189         DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7190                     DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7191                                 DAG.getConstant(EltBits, DL, MVT::i8),
7192                                 DAG.getConstant(EltBits, DL, MVT::i8)));
7193     return DAG.getNode(ISD::BITCAST, DL, VT,
7194                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7195   }
7196
7197   // If this would require more than 2 unpack instructions to expand, use
7198   // pshufb when available. We can only use more than 2 unpack instructions
7199   // when zero extending i8 elements which also makes it easier to use pshufb.
7200   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7201     assert(NumElements == 16 && "Unexpected byte vector width!");
7202     SDValue PSHUFBMask[16];
7203     for (int i = 0; i < 16; ++i)
7204       PSHUFBMask[i] =
7205           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, DL, MVT::i8);
7206     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7207     return DAG.getBitcast(VT,
7208                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7209                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7210                                                   MVT::v16i8, PSHUFBMask)));
7211   }
7212
7213   // Otherwise emit a sequence of unpacks.
7214   do {
7215     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7216     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7217                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7218     InputV = DAG.getBitcast(InputVT, InputV);
7219     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
7220     Scale /= 2;
7221     EltBits *= 2;
7222     NumElements /= 2;
7223   } while (Scale > 1);
7224   return DAG.getBitcast(VT, InputV);
7225 }
7226
7227 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7228 ///
7229 /// This routine will try to do everything in its power to cleverly lower
7230 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7231 /// check for the profitability of this lowering,  it tries to aggressively
7232 /// match this pattern. It will use all of the micro-architectural details it
7233 /// can to emit an efficient lowering. It handles both blends with all-zero
7234 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7235 /// masking out later).
7236 ///
7237 /// The reason we have dedicated lowering for zext-style shuffles is that they
7238 /// are both incredibly common and often quite performance sensitive.
7239 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7240     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7241     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7242   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7243
7244   int Bits = VT.getSizeInBits();
7245   int NumElements = VT.getVectorNumElements();
7246   assert(VT.getScalarSizeInBits() <= 32 &&
7247          "Exceeds 32-bit integer zero extension limit");
7248   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7249
7250   // Define a helper function to check a particular ext-scale and lower to it if
7251   // valid.
7252   auto Lower = [&](int Scale) -> SDValue {
7253     SDValue InputV;
7254     bool AnyExt = true;
7255     for (int i = 0; i < NumElements; ++i) {
7256       if (Mask[i] == -1)
7257         continue; // Valid anywhere but doesn't tell us anything.
7258       if (i % Scale != 0) {
7259         // Each of the extended elements need to be zeroable.
7260         if (!Zeroable[i])
7261           return SDValue();
7262
7263         // We no longer are in the anyext case.
7264         AnyExt = false;
7265         continue;
7266       }
7267
7268       // Each of the base elements needs to be consecutive indices into the
7269       // same input vector.
7270       SDValue V = Mask[i] < NumElements ? V1 : V2;
7271       if (!InputV)
7272         InputV = V;
7273       else if (InputV != V)
7274         return SDValue(); // Flip-flopping inputs.
7275
7276       if (Mask[i] % NumElements != i / Scale)
7277         return SDValue(); // Non-consecutive strided elements.
7278     }
7279
7280     // If we fail to find an input, we have a zero-shuffle which should always
7281     // have already been handled.
7282     // FIXME: Maybe handle this here in case during blending we end up with one?
7283     if (!InputV)
7284       return SDValue();
7285
7286     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7287         DL, VT, Scale, AnyExt, InputV, Mask, Subtarget, DAG);
7288   };
7289
7290   // The widest scale possible for extending is to a 64-bit integer.
7291   assert(Bits % 64 == 0 &&
7292          "The number of bits in a vector must be divisible by 64 on x86!");
7293   int NumExtElements = Bits / 64;
7294
7295   // Each iteration, try extending the elements half as much, but into twice as
7296   // many elements.
7297   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7298     assert(NumElements % NumExtElements == 0 &&
7299            "The input vector size must be divisible by the extended size.");
7300     if (SDValue V = Lower(NumElements / NumExtElements))
7301       return V;
7302   }
7303
7304   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7305   if (Bits != 128)
7306     return SDValue();
7307
7308   // Returns one of the source operands if the shuffle can be reduced to a
7309   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7310   auto CanZExtLowHalf = [&]() {
7311     for (int i = NumElements / 2; i != NumElements; ++i)
7312       if (!Zeroable[i])
7313         return SDValue();
7314     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7315       return V1;
7316     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7317       return V2;
7318     return SDValue();
7319   };
7320
7321   if (SDValue V = CanZExtLowHalf()) {
7322     V = DAG.getBitcast(MVT::v2i64, V);
7323     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7324     return DAG.getBitcast(VT, V);
7325   }
7326
7327   // No viable ext lowering found.
7328   return SDValue();
7329 }
7330
7331 /// \brief Try to get a scalar value for a specific element of a vector.
7332 ///
7333 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7334 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7335                                               SelectionDAG &DAG) {
7336   MVT VT = V.getSimpleValueType();
7337   MVT EltVT = VT.getVectorElementType();
7338   while (V.getOpcode() == ISD::BITCAST)
7339     V = V.getOperand(0);
7340   // If the bitcasts shift the element size, we can't extract an equivalent
7341   // element from it.
7342   MVT NewVT = V.getSimpleValueType();
7343   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7344     return SDValue();
7345
7346   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7347       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7348     // Ensure the scalar operand is the same size as the destination.
7349     // FIXME: Add support for scalar truncation where possible.
7350     SDValue S = V.getOperand(Idx);
7351     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7352       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7353   }
7354
7355   return SDValue();
7356 }
7357
7358 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7359 ///
7360 /// This is particularly important because the set of instructions varies
7361 /// significantly based on whether the operand is a load or not.
7362 static bool isShuffleFoldableLoad(SDValue V) {
7363   while (V.getOpcode() == ISD::BITCAST)
7364     V = V.getOperand(0);
7365
7366   return ISD::isNON_EXTLoad(V.getNode());
7367 }
7368
7369 /// \brief Try to lower insertion of a single element into a zero vector.
7370 ///
7371 /// This is a common pattern that we have especially efficient patterns to lower
7372 /// across all subtarget feature sets.
7373 static SDValue lowerVectorShuffleAsElementInsertion(
7374     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7375     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7376   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7377   MVT ExtVT = VT;
7378   MVT EltVT = VT.getVectorElementType();
7379
7380   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7381                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7382                 Mask.begin();
7383   bool IsV1Zeroable = true;
7384   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7385     if (i != V2Index && !Zeroable[i]) {
7386       IsV1Zeroable = false;
7387       break;
7388     }
7389
7390   // Check for a single input from a SCALAR_TO_VECTOR node.
7391   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7392   // all the smarts here sunk into that routine. However, the current
7393   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7394   // vector shuffle lowering is dead.
7395   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7396                                                DAG);
7397   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7398     // We need to zext the scalar if it is smaller than an i32.
7399     V2S = DAG.getBitcast(EltVT, V2S);
7400     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7401       // Using zext to expand a narrow element won't work for non-zero
7402       // insertions.
7403       if (!IsV1Zeroable)
7404         return SDValue();
7405
7406       // Zero-extend directly to i32.
7407       ExtVT = MVT::v4i32;
7408       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7409     }
7410     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7411   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7412              EltVT == MVT::i16) {
7413     // Either not inserting from the low element of the input or the input
7414     // element size is too small to use VZEXT_MOVL to clear the high bits.
7415     return SDValue();
7416   }
7417
7418   if (!IsV1Zeroable) {
7419     // If V1 can't be treated as a zero vector we have fewer options to lower
7420     // this. We can't support integer vectors or non-zero targets cheaply, and
7421     // the V1 elements can't be permuted in any way.
7422     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7423     if (!VT.isFloatingPoint() || V2Index != 0)
7424       return SDValue();
7425     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7426     V1Mask[V2Index] = -1;
7427     if (!isNoopShuffleMask(V1Mask))
7428       return SDValue();
7429     // This is essentially a special case blend operation, but if we have
7430     // general purpose blend operations, they are always faster. Bail and let
7431     // the rest of the lowering handle these as blends.
7432     if (Subtarget->hasSSE41())
7433       return SDValue();
7434
7435     // Otherwise, use MOVSD or MOVSS.
7436     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7437            "Only two types of floating point element types to handle!");
7438     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7439                        ExtVT, V1, V2);
7440   }
7441
7442   // This lowering only works for the low element with floating point vectors.
7443   if (VT.isFloatingPoint() && V2Index != 0)
7444     return SDValue();
7445
7446   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7447   if (ExtVT != VT)
7448     V2 = DAG.getBitcast(VT, V2);
7449
7450   if (V2Index != 0) {
7451     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7452     // the desired position. Otherwise it is more efficient to do a vector
7453     // shift left. We know that we can do a vector shift left because all
7454     // the inputs are zero.
7455     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7456       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7457       V2Shuffle[V2Index] = 0;
7458       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7459     } else {
7460       V2 = DAG.getBitcast(MVT::v2i64, V2);
7461       V2 = DAG.getNode(
7462           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7463           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7464                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7465                               DAG.getDataLayout(), VT)));
7466       V2 = DAG.getBitcast(VT, V2);
7467     }
7468   }
7469   return V2;
7470 }
7471
7472 /// \brief Try to lower broadcast of a single element.
7473 ///
7474 /// For convenience, this code also bundles all of the subtarget feature set
7475 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7476 /// a convenient way to factor it out.
7477 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7478                                              ArrayRef<int> Mask,
7479                                              const X86Subtarget *Subtarget,
7480                                              SelectionDAG &DAG) {
7481   if (!Subtarget->hasAVX())
7482     return SDValue();
7483   if (VT.isInteger() && !Subtarget->hasAVX2())
7484     return SDValue();
7485
7486   // Check that the mask is a broadcast.
7487   int BroadcastIdx = -1;
7488   for (int M : Mask)
7489     if (M >= 0 && BroadcastIdx == -1)
7490       BroadcastIdx = M;
7491     else if (M >= 0 && M != BroadcastIdx)
7492       return SDValue();
7493
7494   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7495                                             "a sorted mask where the broadcast "
7496                                             "comes from V1.");
7497
7498   // Go up the chain of (vector) values to find a scalar load that we can
7499   // combine with the broadcast.
7500   for (;;) {
7501     switch (V.getOpcode()) {
7502     case ISD::CONCAT_VECTORS: {
7503       int OperandSize = Mask.size() / V.getNumOperands();
7504       V = V.getOperand(BroadcastIdx / OperandSize);
7505       BroadcastIdx %= OperandSize;
7506       continue;
7507     }
7508
7509     case ISD::INSERT_SUBVECTOR: {
7510       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7511       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7512       if (!ConstantIdx)
7513         break;
7514
7515       int BeginIdx = (int)ConstantIdx->getZExtValue();
7516       int EndIdx =
7517           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7518       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7519         BroadcastIdx -= BeginIdx;
7520         V = VInner;
7521       } else {
7522         V = VOuter;
7523       }
7524       continue;
7525     }
7526     }
7527     break;
7528   }
7529
7530   // Check if this is a broadcast of a scalar. We special case lowering
7531   // for scalars so that we can more effectively fold with loads.
7532   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7533       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7534     V = V.getOperand(BroadcastIdx);
7535
7536     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7537     // Only AVX2 has register broadcasts.
7538     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7539       return SDValue();
7540   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7541     // We can't broadcast from a vector register without AVX2, and we can only
7542     // broadcast from the zero-element of a vector register.
7543     return SDValue();
7544   }
7545
7546   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7547 }
7548
7549 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7550 // INSERTPS when the V1 elements are already in the correct locations
7551 // because otherwise we can just always use two SHUFPS instructions which
7552 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7553 // perform INSERTPS if a single V1 element is out of place and all V2
7554 // elements are zeroable.
7555 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7556                                             ArrayRef<int> Mask,
7557                                             SelectionDAG &DAG) {
7558   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7559   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7560   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7561   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7562
7563   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7564
7565   unsigned ZMask = 0;
7566   int V1DstIndex = -1;
7567   int V2DstIndex = -1;
7568   bool V1UsedInPlace = false;
7569
7570   for (int i = 0; i < 4; ++i) {
7571     // Synthesize a zero mask from the zeroable elements (includes undefs).
7572     if (Zeroable[i]) {
7573       ZMask |= 1 << i;
7574       continue;
7575     }
7576
7577     // Flag if we use any V1 inputs in place.
7578     if (i == Mask[i]) {
7579       V1UsedInPlace = true;
7580       continue;
7581     }
7582
7583     // We can only insert a single non-zeroable element.
7584     if (V1DstIndex != -1 || V2DstIndex != -1)
7585       return SDValue();
7586
7587     if (Mask[i] < 4) {
7588       // V1 input out of place for insertion.
7589       V1DstIndex = i;
7590     } else {
7591       // V2 input for insertion.
7592       V2DstIndex = i;
7593     }
7594   }
7595
7596   // Don't bother if we have no (non-zeroable) element for insertion.
7597   if (V1DstIndex == -1 && V2DstIndex == -1)
7598     return SDValue();
7599
7600   // Determine element insertion src/dst indices. The src index is from the
7601   // start of the inserted vector, not the start of the concatenated vector.
7602   unsigned V2SrcIndex = 0;
7603   if (V1DstIndex != -1) {
7604     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7605     // and don't use the original V2 at all.
7606     V2SrcIndex = Mask[V1DstIndex];
7607     V2DstIndex = V1DstIndex;
7608     V2 = V1;
7609   } else {
7610     V2SrcIndex = Mask[V2DstIndex] - 4;
7611   }
7612
7613   // If no V1 inputs are used in place, then the result is created only from
7614   // the zero mask and the V2 insertion - so remove V1 dependency.
7615   if (!V1UsedInPlace)
7616     V1 = DAG.getUNDEF(MVT::v4f32);
7617
7618   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7619   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7620
7621   // Insert the V2 element into the desired position.
7622   SDLoc DL(Op);
7623   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7624                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7625 }
7626
7627 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7628 /// UNPCK instruction.
7629 ///
7630 /// This specifically targets cases where we end up with alternating between
7631 /// the two inputs, and so can permute them into something that feeds a single
7632 /// UNPCK instruction. Note that this routine only targets integer vectors
7633 /// because for floating point vectors we have a generalized SHUFPS lowering
7634 /// strategy that handles everything that doesn't *exactly* match an unpack,
7635 /// making this clever lowering unnecessary.
7636 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7637                                           SDValue V2, ArrayRef<int> Mask,
7638                                           SelectionDAG &DAG) {
7639   assert(!VT.isFloatingPoint() &&
7640          "This routine only supports integer vectors.");
7641   assert(!isSingleInputShuffleMask(Mask) &&
7642          "This routine should only be used when blending two inputs.");
7643   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7644
7645   int Size = Mask.size();
7646
7647   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7648     return M >= 0 && M % Size < Size / 2;
7649   });
7650   int NumHiInputs = std::count_if(
7651       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7652
7653   bool UnpackLo = NumLoInputs >= NumHiInputs;
7654
7655   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7656     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7657     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7658
7659     for (int i = 0; i < Size; ++i) {
7660       if (Mask[i] < 0)
7661         continue;
7662
7663       // Each element of the unpack contains Scale elements from this mask.
7664       int UnpackIdx = i / Scale;
7665
7666       // We only handle the case where V1 feeds the first slots of the unpack.
7667       // We rely on canonicalization to ensure this is the case.
7668       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7669         return SDValue();
7670
7671       // Setup the mask for this input. The indexing is tricky as we have to
7672       // handle the unpack stride.
7673       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7674       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7675           Mask[i] % Size;
7676     }
7677
7678     // If we will have to shuffle both inputs to use the unpack, check whether
7679     // we can just unpack first and shuffle the result. If so, skip this unpack.
7680     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7681         !isNoopShuffleMask(V2Mask))
7682       return SDValue();
7683
7684     // Shuffle the inputs into place.
7685     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7686     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7687
7688     // Cast the inputs to the type we will use to unpack them.
7689     V1 = DAG.getBitcast(UnpackVT, V1);
7690     V2 = DAG.getBitcast(UnpackVT, V2);
7691
7692     // Unpack the inputs and cast the result back to the desired type.
7693     return DAG.getBitcast(
7694         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
7695                         UnpackVT, V1, V2));
7696   };
7697
7698   // We try each unpack from the largest to the smallest to try and find one
7699   // that fits this mask.
7700   int OrigNumElements = VT.getVectorNumElements();
7701   int OrigScalarSize = VT.getScalarSizeInBits();
7702   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7703     int Scale = ScalarSize / OrigScalarSize;
7704     int NumElements = OrigNumElements / Scale;
7705     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7706     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7707       return Unpack;
7708   }
7709
7710   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7711   // initial unpack.
7712   if (NumLoInputs == 0 || NumHiInputs == 0) {
7713     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7714            "We have to have *some* inputs!");
7715     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7716
7717     // FIXME: We could consider the total complexity of the permute of each
7718     // possible unpacking. Or at the least we should consider how many
7719     // half-crossings are created.
7720     // FIXME: We could consider commuting the unpacks.
7721
7722     SmallVector<int, 32> PermMask;
7723     PermMask.assign(Size, -1);
7724     for (int i = 0; i < Size; ++i) {
7725       if (Mask[i] < 0)
7726         continue;
7727
7728       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7729
7730       PermMask[i] =
7731           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7732     }
7733     return DAG.getVectorShuffle(
7734         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7735                             DL, VT, V1, V2),
7736         DAG.getUNDEF(VT), PermMask);
7737   }
7738
7739   return SDValue();
7740 }
7741
7742 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7743 ///
7744 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7745 /// support for floating point shuffles but not integer shuffles. These
7746 /// instructions will incur a domain crossing penalty on some chips though so
7747 /// it is better to avoid lowering through this for integer vectors where
7748 /// possible.
7749 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7750                                        const X86Subtarget *Subtarget,
7751                                        SelectionDAG &DAG) {
7752   SDLoc DL(Op);
7753   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7754   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7755   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7756   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7757   ArrayRef<int> Mask = SVOp->getMask();
7758   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7759
7760   if (isSingleInputShuffleMask(Mask)) {
7761     // Use low duplicate instructions for masks that match their pattern.
7762     if (Subtarget->hasSSE3())
7763       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7764         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7765
7766     // Straight shuffle of a single input vector. Simulate this by using the
7767     // single input as both of the "inputs" to this instruction..
7768     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7769
7770     if (Subtarget->hasAVX()) {
7771       // If we have AVX, we can use VPERMILPS which will allow folding a load
7772       // into the shuffle.
7773       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7774                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7775     }
7776
7777     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
7778                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7779   }
7780   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7781   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7782
7783   // If we have a single input, insert that into V1 if we can do so cheaply.
7784   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7785     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7786             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7787       return Insertion;
7788     // Try inverting the insertion since for v2 masks it is easy to do and we
7789     // can't reliably sort the mask one way or the other.
7790     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7791                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7792     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7793             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7794       return Insertion;
7795   }
7796
7797   // Try to use one of the special instruction patterns to handle two common
7798   // blend patterns if a zero-blend above didn't work.
7799   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7800       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7801     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7802       // We can either use a special instruction to load over the low double or
7803       // to move just the low double.
7804       return DAG.getNode(
7805           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7806           DL, MVT::v2f64, V2,
7807           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7808
7809   if (Subtarget->hasSSE41())
7810     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7811                                                   Subtarget, DAG))
7812       return Blend;
7813
7814   // Use dedicated unpack instructions for masks that match their pattern.
7815   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7816     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7817   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7818     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7819
7820   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7821   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
7822                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
7823 }
7824
7825 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7826 ///
7827 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7828 /// the integer unit to minimize domain crossing penalties. However, for blends
7829 /// it falls back to the floating point shuffle operation with appropriate bit
7830 /// casting.
7831 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7832                                        const X86Subtarget *Subtarget,
7833                                        SelectionDAG &DAG) {
7834   SDLoc DL(Op);
7835   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7836   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7837   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7838   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7839   ArrayRef<int> Mask = SVOp->getMask();
7840   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7841
7842   if (isSingleInputShuffleMask(Mask)) {
7843     // Check for being able to broadcast a single element.
7844     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7845                                                           Mask, Subtarget, DAG))
7846       return Broadcast;
7847
7848     // Straight shuffle of a single input vector. For everything from SSE2
7849     // onward this has a single fast instruction with no scary immediates.
7850     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7851     V1 = DAG.getBitcast(MVT::v4i32, V1);
7852     int WidenedMask[4] = {
7853         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7854         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7855     return DAG.getBitcast(
7856         MVT::v2i64,
7857         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7858                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
7859   }
7860   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7861   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7862   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7863   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7864
7865   // If we have a blend of two PACKUS operations an the blend aligns with the
7866   // low and half halves, we can just merge the PACKUS operations. This is
7867   // particularly important as it lets us merge shuffles that this routine itself
7868   // creates.
7869   auto GetPackNode = [](SDValue V) {
7870     while (V.getOpcode() == ISD::BITCAST)
7871       V = V.getOperand(0);
7872
7873     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7874   };
7875   if (SDValue V1Pack = GetPackNode(V1))
7876     if (SDValue V2Pack = GetPackNode(V2))
7877       return DAG.getBitcast(MVT::v2i64,
7878                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7879                                         Mask[0] == 0 ? V1Pack.getOperand(0)
7880                                                      : V1Pack.getOperand(1),
7881                                         Mask[1] == 2 ? V2Pack.getOperand(0)
7882                                                      : V2Pack.getOperand(1)));
7883
7884   // Try to use shift instructions.
7885   if (SDValue Shift =
7886           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7887     return Shift;
7888
7889   // When loading a scalar and then shuffling it into a vector we can often do
7890   // the insertion cheaply.
7891   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7892           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7893     return Insertion;
7894   // Try inverting the insertion since for v2 masks it is easy to do and we
7895   // can't reliably sort the mask one way or the other.
7896   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7897   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7898           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7899     return Insertion;
7900
7901   // We have different paths for blend lowering, but they all must use the
7902   // *exact* same predicate.
7903   bool IsBlendSupported = Subtarget->hasSSE41();
7904   if (IsBlendSupported)
7905     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7906                                                   Subtarget, DAG))
7907       return Blend;
7908
7909   // Use dedicated unpack instructions for masks that match their pattern.
7910   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7911     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7912   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7913     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7914
7915   // Try to use byte rotation instructions.
7916   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7917   if (Subtarget->hasSSSE3())
7918     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7919             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7920       return Rotate;
7921
7922   // If we have direct support for blends, we should lower by decomposing into
7923   // a permute. That will be faster than the domain cross.
7924   if (IsBlendSupported)
7925     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7926                                                       Mask, DAG);
7927
7928   // We implement this with SHUFPD which is pretty lame because it will likely
7929   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7930   // However, all the alternatives are still more cycles and newer chips don't
7931   // have this problem. It would be really nice if x86 had better shuffles here.
7932   V1 = DAG.getBitcast(MVT::v2f64, V1);
7933   V2 = DAG.getBitcast(MVT::v2f64, V2);
7934   return DAG.getBitcast(MVT::v2i64,
7935                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7936 }
7937
7938 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7939 ///
7940 /// This is used to disable more specialized lowerings when the shufps lowering
7941 /// will happen to be efficient.
7942 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7943   // This routine only handles 128-bit shufps.
7944   assert(Mask.size() == 4 && "Unsupported mask size!");
7945
7946   // To lower with a single SHUFPS we need to have the low half and high half
7947   // each requiring a single input.
7948   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7949     return false;
7950   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7951     return false;
7952
7953   return true;
7954 }
7955
7956 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7957 ///
7958 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7959 /// It makes no assumptions about whether this is the *best* lowering, it simply
7960 /// uses it.
7961 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7962                                             ArrayRef<int> Mask, SDValue V1,
7963                                             SDValue V2, SelectionDAG &DAG) {
7964   SDValue LowV = V1, HighV = V2;
7965   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7966
7967   int NumV2Elements =
7968       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7969
7970   if (NumV2Elements == 1) {
7971     int V2Index =
7972         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7973         Mask.begin();
7974
7975     // Compute the index adjacent to V2Index and in the same half by toggling
7976     // the low bit.
7977     int V2AdjIndex = V2Index ^ 1;
7978
7979     if (Mask[V2AdjIndex] == -1) {
7980       // Handles all the cases where we have a single V2 element and an undef.
7981       // This will only ever happen in the high lanes because we commute the
7982       // vector otherwise.
7983       if (V2Index < 2)
7984         std::swap(LowV, HighV);
7985       NewMask[V2Index] -= 4;
7986     } else {
7987       // Handle the case where the V2 element ends up adjacent to a V1 element.
7988       // To make this work, blend them together as the first step.
7989       int V1Index = V2AdjIndex;
7990       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7991       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7992                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
7993
7994       // Now proceed to reconstruct the final blend as we have the necessary
7995       // high or low half formed.
7996       if (V2Index < 2) {
7997         LowV = V2;
7998         HighV = V1;
7999       } else {
8000         HighV = V2;
8001       }
8002       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8003       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8004     }
8005   } else if (NumV2Elements == 2) {
8006     if (Mask[0] < 4 && Mask[1] < 4) {
8007       // Handle the easy case where we have V1 in the low lanes and V2 in the
8008       // high lanes.
8009       NewMask[2] -= 4;
8010       NewMask[3] -= 4;
8011     } else if (Mask[2] < 4 && Mask[3] < 4) {
8012       // We also handle the reversed case because this utility may get called
8013       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8014       // arrange things in the right direction.
8015       NewMask[0] -= 4;
8016       NewMask[1] -= 4;
8017       HighV = V1;
8018       LowV = V2;
8019     } else {
8020       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8021       // trying to place elements directly, just blend them and set up the final
8022       // shuffle to place them.
8023
8024       // The first two blend mask elements are for V1, the second two are for
8025       // V2.
8026       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8027                           Mask[2] < 4 ? Mask[2] : Mask[3],
8028                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8029                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8030       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8031                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8032
8033       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8034       // a blend.
8035       LowV = HighV = V1;
8036       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8037       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8038       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8039       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8040     }
8041   }
8042   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8043                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8044 }
8045
8046 /// \brief Lower 4-lane 32-bit floating point shuffles.
8047 ///
8048 /// Uses instructions exclusively from the floating point unit to minimize
8049 /// domain crossing penalties, as these are sufficient to implement all v4f32
8050 /// shuffles.
8051 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8052                                        const X86Subtarget *Subtarget,
8053                                        SelectionDAG &DAG) {
8054   SDLoc DL(Op);
8055   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8056   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8057   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8058   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8059   ArrayRef<int> Mask = SVOp->getMask();
8060   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8061
8062   int NumV2Elements =
8063       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8064
8065   if (NumV2Elements == 0) {
8066     // Check for being able to broadcast a single element.
8067     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8068                                                           Mask, Subtarget, DAG))
8069       return Broadcast;
8070
8071     // Use even/odd duplicate instructions for masks that match their pattern.
8072     if (Subtarget->hasSSE3()) {
8073       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8074         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8075       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8076         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8077     }
8078
8079     if (Subtarget->hasAVX()) {
8080       // If we have AVX, we can use VPERMILPS which will allow folding a load
8081       // into the shuffle.
8082       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8083                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8084     }
8085
8086     // Otherwise, use a straight shuffle of a single input vector. We pass the
8087     // input vector to both operands to simulate this with a SHUFPS.
8088     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8089                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8090   }
8091
8092   // There are special ways we can lower some single-element blends. However, we
8093   // have custom ways we can lower more complex single-element blends below that
8094   // we defer to if both this and BLENDPS fail to match, so restrict this to
8095   // when the V2 input is targeting element 0 of the mask -- that is the fast
8096   // case here.
8097   if (NumV2Elements == 1 && Mask[0] >= 4)
8098     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8099                                                          Mask, Subtarget, DAG))
8100       return V;
8101
8102   if (Subtarget->hasSSE41()) {
8103     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8104                                                   Subtarget, DAG))
8105       return Blend;
8106
8107     // Use INSERTPS if we can complete the shuffle efficiently.
8108     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8109       return V;
8110
8111     if (!isSingleSHUFPSMask(Mask))
8112       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8113               DL, MVT::v4f32, V1, V2, Mask, DAG))
8114         return BlendPerm;
8115   }
8116
8117   // Use dedicated unpack instructions for masks that match their pattern.
8118   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8119     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8120   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8121     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8122   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8123     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8124   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8125     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8126
8127   // Otherwise fall back to a SHUFPS lowering strategy.
8128   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8129 }
8130
8131 /// \brief Lower 4-lane i32 vector shuffles.
8132 ///
8133 /// We try to handle these with integer-domain shuffles where we can, but for
8134 /// blends we use the floating point domain blend instructions.
8135 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8136                                        const X86Subtarget *Subtarget,
8137                                        SelectionDAG &DAG) {
8138   SDLoc DL(Op);
8139   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8140   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8141   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8142   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8143   ArrayRef<int> Mask = SVOp->getMask();
8144   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8145
8146   // Whenever we can lower this as a zext, that instruction is strictly faster
8147   // than any alternative. It also allows us to fold memory operands into the
8148   // shuffle in many cases.
8149   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8150                                                          Mask, Subtarget, DAG))
8151     return ZExt;
8152
8153   int NumV2Elements =
8154       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8155
8156   if (NumV2Elements == 0) {
8157     // Check for being able to broadcast a single element.
8158     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8159                                                           Mask, Subtarget, DAG))
8160       return Broadcast;
8161
8162     // Straight shuffle of a single input vector. For everything from SSE2
8163     // onward this has a single fast instruction with no scary immediates.
8164     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8165     // but we aren't actually going to use the UNPCK instruction because doing
8166     // so prevents folding a load into this instruction or making a copy.
8167     const int UnpackLoMask[] = {0, 0, 1, 1};
8168     const int UnpackHiMask[] = {2, 2, 3, 3};
8169     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8170       Mask = UnpackLoMask;
8171     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8172       Mask = UnpackHiMask;
8173
8174     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8175                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8176   }
8177
8178   // Try to use shift instructions.
8179   if (SDValue Shift =
8180           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8181     return Shift;
8182
8183   // There are special ways we can lower some single-element blends.
8184   if (NumV2Elements == 1)
8185     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8186                                                          Mask, Subtarget, DAG))
8187       return V;
8188
8189   // We have different paths for blend lowering, but they all must use the
8190   // *exact* same predicate.
8191   bool IsBlendSupported = Subtarget->hasSSE41();
8192   if (IsBlendSupported)
8193     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8194                                                   Subtarget, DAG))
8195       return Blend;
8196
8197   if (SDValue Masked =
8198           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8199     return Masked;
8200
8201   // Use dedicated unpack instructions for masks that match their pattern.
8202   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8203     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8204   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8205     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8206   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8207     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8208   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8209     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8210
8211   // Try to use byte rotation instructions.
8212   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8213   if (Subtarget->hasSSSE3())
8214     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8215             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8216       return Rotate;
8217
8218   // If we have direct support for blends, we should lower by decomposing into
8219   // a permute. That will be faster than the domain cross.
8220   if (IsBlendSupported)
8221     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8222                                                       Mask, DAG);
8223
8224   // Try to lower by permuting the inputs into an unpack instruction.
8225   if (SDValue Unpack =
8226           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
8227     return Unpack;
8228
8229   // We implement this with SHUFPS because it can blend from two vectors.
8230   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8231   // up the inputs, bypassing domain shift penalties that we would encur if we
8232   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8233   // relevant.
8234   return DAG.getBitcast(
8235       MVT::v4i32,
8236       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8237                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8238 }
8239
8240 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8241 /// shuffle lowering, and the most complex part.
8242 ///
8243 /// The lowering strategy is to try to form pairs of input lanes which are
8244 /// targeted at the same half of the final vector, and then use a dword shuffle
8245 /// to place them onto the right half, and finally unpack the paired lanes into
8246 /// their final position.
8247 ///
8248 /// The exact breakdown of how to form these dword pairs and align them on the
8249 /// correct sides is really tricky. See the comments within the function for
8250 /// more of the details.
8251 ///
8252 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8253 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8254 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8255 /// vector, form the analogous 128-bit 8-element Mask.
8256 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8257     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8258     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8259   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8260   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8261
8262   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8263   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8264   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8265
8266   SmallVector<int, 4> LoInputs;
8267   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8268                [](int M) { return M >= 0; });
8269   std::sort(LoInputs.begin(), LoInputs.end());
8270   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8271   SmallVector<int, 4> HiInputs;
8272   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8273                [](int M) { return M >= 0; });
8274   std::sort(HiInputs.begin(), HiInputs.end());
8275   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8276   int NumLToL =
8277       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8278   int NumHToL = LoInputs.size() - NumLToL;
8279   int NumLToH =
8280       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8281   int NumHToH = HiInputs.size() - NumLToH;
8282   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8283   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8284   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8285   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8286
8287   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8288   // such inputs we can swap two of the dwords across the half mark and end up
8289   // with <=2 inputs to each half in each half. Once there, we can fall through
8290   // to the generic code below. For example:
8291   //
8292   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8293   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8294   //
8295   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8296   // and an existing 2-into-2 on the other half. In this case we may have to
8297   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8298   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8299   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8300   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8301   // half than the one we target for fixing) will be fixed when we re-enter this
8302   // path. We will also combine away any sequence of PSHUFD instructions that
8303   // result into a single instruction. Here is an example of the tricky case:
8304   //
8305   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8306   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8307   //
8308   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8309   //
8310   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8311   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8312   //
8313   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8314   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8315   //
8316   // The result is fine to be handled by the generic logic.
8317   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8318                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8319                           int AOffset, int BOffset) {
8320     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8321            "Must call this with A having 3 or 1 inputs from the A half.");
8322     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8323            "Must call this with B having 1 or 3 inputs from the B half.");
8324     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8325            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8326
8327     // Compute the index of dword with only one word among the three inputs in
8328     // a half by taking the sum of the half with three inputs and subtracting
8329     // the sum of the actual three inputs. The difference is the remaining
8330     // slot.
8331     int ADWord, BDWord;
8332     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8333     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8334     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8335     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8336     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8337     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8338     int TripleNonInputIdx =
8339         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8340     TripleDWord = TripleNonInputIdx / 2;
8341
8342     // We use xor with one to compute the adjacent DWord to whichever one the
8343     // OneInput is in.
8344     OneInputDWord = (OneInput / 2) ^ 1;
8345
8346     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8347     // and BToA inputs. If there is also such a problem with the BToB and AToB
8348     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8349     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8350     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8351     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8352       // Compute how many inputs will be flipped by swapping these DWords. We
8353       // need
8354       // to balance this to ensure we don't form a 3-1 shuffle in the other
8355       // half.
8356       int NumFlippedAToBInputs =
8357           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8358           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8359       int NumFlippedBToBInputs =
8360           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8361           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8362       if ((NumFlippedAToBInputs == 1 &&
8363            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8364           (NumFlippedBToBInputs == 1 &&
8365            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8366         // We choose whether to fix the A half or B half based on whether that
8367         // half has zero flipped inputs. At zero, we may not be able to fix it
8368         // with that half. We also bias towards fixing the B half because that
8369         // will more commonly be the high half, and we have to bias one way.
8370         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8371                                                        ArrayRef<int> Inputs) {
8372           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8373           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8374                                          PinnedIdx ^ 1) != Inputs.end();
8375           // Determine whether the free index is in the flipped dword or the
8376           // unflipped dword based on where the pinned index is. We use this bit
8377           // in an xor to conditionally select the adjacent dword.
8378           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8379           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8380                                              FixFreeIdx) != Inputs.end();
8381           if (IsFixIdxInput == IsFixFreeIdxInput)
8382             FixFreeIdx += 1;
8383           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8384                                         FixFreeIdx) != Inputs.end();
8385           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8386                  "We need to be changing the number of flipped inputs!");
8387           int PSHUFHalfMask[] = {0, 1, 2, 3};
8388           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8389           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8390                           MVT::v8i16, V,
8391                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8392
8393           for (int &M : Mask)
8394             if (M != -1 && M == FixIdx)
8395               M = FixFreeIdx;
8396             else if (M != -1 && M == FixFreeIdx)
8397               M = FixIdx;
8398         };
8399         if (NumFlippedBToBInputs != 0) {
8400           int BPinnedIdx =
8401               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8402           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8403         } else {
8404           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8405           int APinnedIdx =
8406               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8407           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8408         }
8409       }
8410     }
8411
8412     int PSHUFDMask[] = {0, 1, 2, 3};
8413     PSHUFDMask[ADWord] = BDWord;
8414     PSHUFDMask[BDWord] = ADWord;
8415     V = DAG.getBitcast(
8416         VT,
8417         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8418                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8419
8420     // Adjust the mask to match the new locations of A and B.
8421     for (int &M : Mask)
8422       if (M != -1 && M/2 == ADWord)
8423         M = 2 * BDWord + M % 2;
8424       else if (M != -1 && M/2 == BDWord)
8425         M = 2 * ADWord + M % 2;
8426
8427     // Recurse back into this routine to re-compute state now that this isn't
8428     // a 3 and 1 problem.
8429     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8430                                                      DAG);
8431   };
8432   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8433     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8434   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8435     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8436
8437   // At this point there are at most two inputs to the low and high halves from
8438   // each half. That means the inputs can always be grouped into dwords and
8439   // those dwords can then be moved to the correct half with a dword shuffle.
8440   // We use at most one low and one high word shuffle to collect these paired
8441   // inputs into dwords, and finally a dword shuffle to place them.
8442   int PSHUFLMask[4] = {-1, -1, -1, -1};
8443   int PSHUFHMask[4] = {-1, -1, -1, -1};
8444   int PSHUFDMask[4] = {-1, -1, -1, -1};
8445
8446   // First fix the masks for all the inputs that are staying in their
8447   // original halves. This will then dictate the targets of the cross-half
8448   // shuffles.
8449   auto fixInPlaceInputs =
8450       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8451                     MutableArrayRef<int> SourceHalfMask,
8452                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8453     if (InPlaceInputs.empty())
8454       return;
8455     if (InPlaceInputs.size() == 1) {
8456       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8457           InPlaceInputs[0] - HalfOffset;
8458       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8459       return;
8460     }
8461     if (IncomingInputs.empty()) {
8462       // Just fix all of the in place inputs.
8463       for (int Input : InPlaceInputs) {
8464         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8465         PSHUFDMask[Input / 2] = Input / 2;
8466       }
8467       return;
8468     }
8469
8470     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8471     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8472         InPlaceInputs[0] - HalfOffset;
8473     // Put the second input next to the first so that they are packed into
8474     // a dword. We find the adjacent index by toggling the low bit.
8475     int AdjIndex = InPlaceInputs[0] ^ 1;
8476     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8477     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8478     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8479   };
8480   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8481   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8482
8483   // Now gather the cross-half inputs and place them into a free dword of
8484   // their target half.
8485   // FIXME: This operation could almost certainly be simplified dramatically to
8486   // look more like the 3-1 fixing operation.
8487   auto moveInputsToRightHalf = [&PSHUFDMask](
8488       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8489       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8490       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8491       int DestOffset) {
8492     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8493       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8494     };
8495     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8496                                                int Word) {
8497       int LowWord = Word & ~1;
8498       int HighWord = Word | 1;
8499       return isWordClobbered(SourceHalfMask, LowWord) ||
8500              isWordClobbered(SourceHalfMask, HighWord);
8501     };
8502
8503     if (IncomingInputs.empty())
8504       return;
8505
8506     if (ExistingInputs.empty()) {
8507       // Map any dwords with inputs from them into the right half.
8508       for (int Input : IncomingInputs) {
8509         // If the source half mask maps over the inputs, turn those into
8510         // swaps and use the swapped lane.
8511         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8512           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8513             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8514                 Input - SourceOffset;
8515             // We have to swap the uses in our half mask in one sweep.
8516             for (int &M : HalfMask)
8517               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8518                 M = Input;
8519               else if (M == Input)
8520                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8521           } else {
8522             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8523                        Input - SourceOffset &&
8524                    "Previous placement doesn't match!");
8525           }
8526           // Note that this correctly re-maps both when we do a swap and when
8527           // we observe the other side of the swap above. We rely on that to
8528           // avoid swapping the members of the input list directly.
8529           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8530         }
8531
8532         // Map the input's dword into the correct half.
8533         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8534           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8535         else
8536           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8537                      Input / 2 &&
8538                  "Previous placement doesn't match!");
8539       }
8540
8541       // And just directly shift any other-half mask elements to be same-half
8542       // as we will have mirrored the dword containing the element into the
8543       // same position within that half.
8544       for (int &M : HalfMask)
8545         if (M >= SourceOffset && M < SourceOffset + 4) {
8546           M = M - SourceOffset + DestOffset;
8547           assert(M >= 0 && "This should never wrap below zero!");
8548         }
8549       return;
8550     }
8551
8552     // Ensure we have the input in a viable dword of its current half. This
8553     // is particularly tricky because the original position may be clobbered
8554     // by inputs being moved and *staying* in that half.
8555     if (IncomingInputs.size() == 1) {
8556       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8557         int InputFixed = std::find(std::begin(SourceHalfMask),
8558                                    std::end(SourceHalfMask), -1) -
8559                          std::begin(SourceHalfMask) + SourceOffset;
8560         SourceHalfMask[InputFixed - SourceOffset] =
8561             IncomingInputs[0] - SourceOffset;
8562         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8563                      InputFixed);
8564         IncomingInputs[0] = InputFixed;
8565       }
8566     } else if (IncomingInputs.size() == 2) {
8567       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8568           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8569         // We have two non-adjacent or clobbered inputs we need to extract from
8570         // the source half. To do this, we need to map them into some adjacent
8571         // dword slot in the source mask.
8572         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8573                               IncomingInputs[1] - SourceOffset};
8574
8575         // If there is a free slot in the source half mask adjacent to one of
8576         // the inputs, place the other input in it. We use (Index XOR 1) to
8577         // compute an adjacent index.
8578         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8579             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8580           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8581           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8582           InputsFixed[1] = InputsFixed[0] ^ 1;
8583         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8584                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8585           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8586           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8587           InputsFixed[0] = InputsFixed[1] ^ 1;
8588         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8589                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8590           // The two inputs are in the same DWord but it is clobbered and the
8591           // adjacent DWord isn't used at all. Move both inputs to the free
8592           // slot.
8593           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8594           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8595           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8596           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8597         } else {
8598           // The only way we hit this point is if there is no clobbering
8599           // (because there are no off-half inputs to this half) and there is no
8600           // free slot adjacent to one of the inputs. In this case, we have to
8601           // swap an input with a non-input.
8602           for (int i = 0; i < 4; ++i)
8603             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8604                    "We can't handle any clobbers here!");
8605           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8606                  "Cannot have adjacent inputs here!");
8607
8608           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8609           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8610
8611           // We also have to update the final source mask in this case because
8612           // it may need to undo the above swap.
8613           for (int &M : FinalSourceHalfMask)
8614             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8615               M = InputsFixed[1] + SourceOffset;
8616             else if (M == InputsFixed[1] + SourceOffset)
8617               M = (InputsFixed[0] ^ 1) + SourceOffset;
8618
8619           InputsFixed[1] = InputsFixed[0] ^ 1;
8620         }
8621
8622         // Point everything at the fixed inputs.
8623         for (int &M : HalfMask)
8624           if (M == IncomingInputs[0])
8625             M = InputsFixed[0] + SourceOffset;
8626           else if (M == IncomingInputs[1])
8627             M = InputsFixed[1] + SourceOffset;
8628
8629         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8630         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8631       }
8632     } else {
8633       llvm_unreachable("Unhandled input size!");
8634     }
8635
8636     // Now hoist the DWord down to the right half.
8637     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8638     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8639     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8640     for (int &M : HalfMask)
8641       for (int Input : IncomingInputs)
8642         if (M == Input)
8643           M = FreeDWord * 2 + Input % 2;
8644   };
8645   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8646                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8647   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8648                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8649
8650   // Now enact all the shuffles we've computed to move the inputs into their
8651   // target half.
8652   if (!isNoopShuffleMask(PSHUFLMask))
8653     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8654                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8655   if (!isNoopShuffleMask(PSHUFHMask))
8656     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8657                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8658   if (!isNoopShuffleMask(PSHUFDMask))
8659     V = DAG.getBitcast(
8660         VT,
8661         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8662                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8663
8664   // At this point, each half should contain all its inputs, and we can then
8665   // just shuffle them into their final position.
8666   assert(std::count_if(LoMask.begin(), LoMask.end(),
8667                        [](int M) { return M >= 4; }) == 0 &&
8668          "Failed to lift all the high half inputs to the low mask!");
8669   assert(std::count_if(HiMask.begin(), HiMask.end(),
8670                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8671          "Failed to lift all the low half inputs to the high mask!");
8672
8673   // Do a half shuffle for the low mask.
8674   if (!isNoopShuffleMask(LoMask))
8675     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8676                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
8677
8678   // Do a half shuffle with the high mask after shifting its values down.
8679   for (int &M : HiMask)
8680     if (M >= 0)
8681       M -= 4;
8682   if (!isNoopShuffleMask(HiMask))
8683     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8684                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
8685
8686   return V;
8687 }
8688
8689 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8690 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8691                                           SDValue V2, ArrayRef<int> Mask,
8692                                           SelectionDAG &DAG, bool &V1InUse,
8693                                           bool &V2InUse) {
8694   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8695   SDValue V1Mask[16];
8696   SDValue V2Mask[16];
8697   V1InUse = false;
8698   V2InUse = false;
8699
8700   int Size = Mask.size();
8701   int Scale = 16 / Size;
8702   for (int i = 0; i < 16; ++i) {
8703     if (Mask[i / Scale] == -1) {
8704       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8705     } else {
8706       const int ZeroMask = 0x80;
8707       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8708                                           : ZeroMask;
8709       int V2Idx = Mask[i / Scale] < Size
8710                       ? ZeroMask
8711                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8712       if (Zeroable[i / Scale])
8713         V1Idx = V2Idx = ZeroMask;
8714       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
8715       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
8716       V1InUse |= (ZeroMask != V1Idx);
8717       V2InUse |= (ZeroMask != V2Idx);
8718     }
8719   }
8720
8721   if (V1InUse)
8722     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8723                      DAG.getBitcast(MVT::v16i8, V1),
8724                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8725   if (V2InUse)
8726     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8727                      DAG.getBitcast(MVT::v16i8, V2),
8728                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8729
8730   // If we need shuffled inputs from both, blend the two.
8731   SDValue V;
8732   if (V1InUse && V2InUse)
8733     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8734   else
8735     V = V1InUse ? V1 : V2;
8736
8737   // Cast the result back to the correct type.
8738   return DAG.getBitcast(VT, V);
8739 }
8740
8741 /// \brief Generic lowering of 8-lane i16 shuffles.
8742 ///
8743 /// This handles both single-input shuffles and combined shuffle/blends with
8744 /// two inputs. The single input shuffles are immediately delegated to
8745 /// a dedicated lowering routine.
8746 ///
8747 /// The blends are lowered in one of three fundamental ways. If there are few
8748 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8749 /// of the input is significantly cheaper when lowered as an interleaving of
8750 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8751 /// halves of the inputs separately (making them have relatively few inputs)
8752 /// and then concatenate them.
8753 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8754                                        const X86Subtarget *Subtarget,
8755                                        SelectionDAG &DAG) {
8756   SDLoc DL(Op);
8757   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8758   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8759   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8760   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8761   ArrayRef<int> OrigMask = SVOp->getMask();
8762   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8763                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8764   MutableArrayRef<int> Mask(MaskStorage);
8765
8766   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8767
8768   // Whenever we can lower this as a zext, that instruction is strictly faster
8769   // than any alternative.
8770   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8771           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8772     return ZExt;
8773
8774   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8775   (void)isV1;
8776   auto isV2 = [](int M) { return M >= 8; };
8777
8778   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8779
8780   if (NumV2Inputs == 0) {
8781     // Check for being able to broadcast a single element.
8782     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8783                                                           Mask, Subtarget, DAG))
8784       return Broadcast;
8785
8786     // Try to use shift instructions.
8787     if (SDValue Shift =
8788             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8789       return Shift;
8790
8791     // Use dedicated unpack instructions for masks that match their pattern.
8792     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8793       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8794     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8795       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8796
8797     // Try to use byte rotation instructions.
8798     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8799                                                         Mask, Subtarget, DAG))
8800       return Rotate;
8801
8802     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
8803                                                      Subtarget, DAG);
8804   }
8805
8806   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8807          "All single-input shuffles should be canonicalized to be V1-input "
8808          "shuffles.");
8809
8810   // Try to use shift instructions.
8811   if (SDValue Shift =
8812           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8813     return Shift;
8814
8815   // See if we can use SSE4A Extraction / Insertion.
8816   if (Subtarget->hasSSE4A())
8817     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
8818       return V;
8819
8820   // There are special ways we can lower some single-element blends.
8821   if (NumV2Inputs == 1)
8822     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8823                                                          Mask, Subtarget, DAG))
8824       return V;
8825
8826   // We have different paths for blend lowering, but they all must use the
8827   // *exact* same predicate.
8828   bool IsBlendSupported = Subtarget->hasSSE41();
8829   if (IsBlendSupported)
8830     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8831                                                   Subtarget, DAG))
8832       return Blend;
8833
8834   if (SDValue Masked =
8835           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8836     return Masked;
8837
8838   // Use dedicated unpack instructions for masks that match their pattern.
8839   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8840     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8841   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8842     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8843
8844   // Try to use byte rotation instructions.
8845   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8846           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8847     return Rotate;
8848
8849   if (SDValue BitBlend =
8850           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8851     return BitBlend;
8852
8853   if (SDValue Unpack =
8854           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8855     return Unpack;
8856
8857   // If we can't directly blend but can use PSHUFB, that will be better as it
8858   // can both shuffle and set up the inefficient blend.
8859   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8860     bool V1InUse, V2InUse;
8861     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8862                                       V1InUse, V2InUse);
8863   }
8864
8865   // We can always bit-blend if we have to so the fallback strategy is to
8866   // decompose into single-input permutes and blends.
8867   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8868                                                       Mask, DAG);
8869 }
8870
8871 /// \brief Check whether a compaction lowering can be done by dropping even
8872 /// elements and compute how many times even elements must be dropped.
8873 ///
8874 /// This handles shuffles which take every Nth element where N is a power of
8875 /// two. Example shuffle masks:
8876 ///
8877 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8878 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8879 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8880 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8881 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8882 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8883 ///
8884 /// Any of these lanes can of course be undef.
8885 ///
8886 /// This routine only supports N <= 3.
8887 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8888 /// for larger N.
8889 ///
8890 /// \returns N above, or the number of times even elements must be dropped if
8891 /// there is such a number. Otherwise returns zero.
8892 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8893   // Figure out whether we're looping over two inputs or just one.
8894   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8895
8896   // The modulus for the shuffle vector entries is based on whether this is
8897   // a single input or not.
8898   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8899   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8900          "We should only be called with masks with a power-of-2 size!");
8901
8902   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8903
8904   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8905   // and 2^3 simultaneously. This is because we may have ambiguity with
8906   // partially undef inputs.
8907   bool ViableForN[3] = {true, true, true};
8908
8909   for (int i = 0, e = Mask.size(); i < e; ++i) {
8910     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8911     // want.
8912     if (Mask[i] == -1)
8913       continue;
8914
8915     bool IsAnyViable = false;
8916     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8917       if (ViableForN[j]) {
8918         uint64_t N = j + 1;
8919
8920         // The shuffle mask must be equal to (i * 2^N) % M.
8921         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8922           IsAnyViable = true;
8923         else
8924           ViableForN[j] = false;
8925       }
8926     // Early exit if we exhaust the possible powers of two.
8927     if (!IsAnyViable)
8928       break;
8929   }
8930
8931   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8932     if (ViableForN[j])
8933       return j + 1;
8934
8935   // Return 0 as there is no viable power of two.
8936   return 0;
8937 }
8938
8939 /// \brief Generic lowering of v16i8 shuffles.
8940 ///
8941 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8942 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8943 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8944 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8945 /// back together.
8946 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8947                                        const X86Subtarget *Subtarget,
8948                                        SelectionDAG &DAG) {
8949   SDLoc DL(Op);
8950   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8951   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8952   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8953   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8954   ArrayRef<int> Mask = SVOp->getMask();
8955   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8956
8957   // Try to use shift instructions.
8958   if (SDValue Shift =
8959           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8960     return Shift;
8961
8962   // Try to use byte rotation instructions.
8963   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8964           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8965     return Rotate;
8966
8967   // Try to use a zext lowering.
8968   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8969           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8970     return ZExt;
8971
8972   // See if we can use SSE4A Extraction / Insertion.
8973   if (Subtarget->hasSSE4A())
8974     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
8975       return V;
8976
8977   int NumV2Elements =
8978       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8979
8980   // For single-input shuffles, there are some nicer lowering tricks we can use.
8981   if (NumV2Elements == 0) {
8982     // Check for being able to broadcast a single element.
8983     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8984                                                           Mask, Subtarget, DAG))
8985       return Broadcast;
8986
8987     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8988     // Notably, this handles splat and partial-splat shuffles more efficiently.
8989     // However, it only makes sense if the pre-duplication shuffle simplifies
8990     // things significantly. Currently, this means we need to be able to
8991     // express the pre-duplication shuffle as an i16 shuffle.
8992     //
8993     // FIXME: We should check for other patterns which can be widened into an
8994     // i16 shuffle as well.
8995     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8996       for (int i = 0; i < 16; i += 2)
8997         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8998           return false;
8999
9000       return true;
9001     };
9002     auto tryToWidenViaDuplication = [&]() -> SDValue {
9003       if (!canWidenViaDuplication(Mask))
9004         return SDValue();
9005       SmallVector<int, 4> LoInputs;
9006       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9007                    [](int M) { return M >= 0 && M < 8; });
9008       std::sort(LoInputs.begin(), LoInputs.end());
9009       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9010                      LoInputs.end());
9011       SmallVector<int, 4> HiInputs;
9012       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9013                    [](int M) { return M >= 8; });
9014       std::sort(HiInputs.begin(), HiInputs.end());
9015       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9016                      HiInputs.end());
9017
9018       bool TargetLo = LoInputs.size() >= HiInputs.size();
9019       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9020       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9021
9022       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9023       SmallDenseMap<int, int, 8> LaneMap;
9024       for (int I : InPlaceInputs) {
9025         PreDupI16Shuffle[I/2] = I/2;
9026         LaneMap[I] = I;
9027       }
9028       int j = TargetLo ? 0 : 4, je = j + 4;
9029       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9030         // Check if j is already a shuffle of this input. This happens when
9031         // there are two adjacent bytes after we move the low one.
9032         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9033           // If we haven't yet mapped the input, search for a slot into which
9034           // we can map it.
9035           while (j < je && PreDupI16Shuffle[j] != -1)
9036             ++j;
9037
9038           if (j == je)
9039             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9040             return SDValue();
9041
9042           // Map this input with the i16 shuffle.
9043           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9044         }
9045
9046         // Update the lane map based on the mapping we ended up with.
9047         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9048       }
9049       V1 = DAG.getBitcast(
9050           MVT::v16i8,
9051           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9052                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9053
9054       // Unpack the bytes to form the i16s that will be shuffled into place.
9055       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9056                        MVT::v16i8, V1, V1);
9057
9058       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9059       for (int i = 0; i < 16; ++i)
9060         if (Mask[i] != -1) {
9061           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9062           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9063           if (PostDupI16Shuffle[i / 2] == -1)
9064             PostDupI16Shuffle[i / 2] = MappedMask;
9065           else
9066             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9067                    "Conflicting entrties in the original shuffle!");
9068         }
9069       return DAG.getBitcast(
9070           MVT::v16i8,
9071           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9072                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9073     };
9074     if (SDValue V = tryToWidenViaDuplication())
9075       return V;
9076   }
9077
9078   if (SDValue Masked =
9079           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9080     return Masked;
9081
9082   // Use dedicated unpack instructions for masks that match their pattern.
9083   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9084                                          0, 16, 1, 17, 2, 18, 3, 19,
9085                                          // High half.
9086                                          4, 20, 5, 21, 6, 22, 7, 23}))
9087     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9088   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9089                                          8, 24, 9, 25, 10, 26, 11, 27,
9090                                          // High half.
9091                                          12, 28, 13, 29, 14, 30, 15, 31}))
9092     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9093
9094   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9095   // with PSHUFB. It is important to do this before we attempt to generate any
9096   // blends but after all of the single-input lowerings. If the single input
9097   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9098   // want to preserve that and we can DAG combine any longer sequences into
9099   // a PSHUFB in the end. But once we start blending from multiple inputs,
9100   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9101   // and there are *very* few patterns that would actually be faster than the
9102   // PSHUFB approach because of its ability to zero lanes.
9103   //
9104   // FIXME: The only exceptions to the above are blends which are exact
9105   // interleavings with direct instructions supporting them. We currently don't
9106   // handle those well here.
9107   if (Subtarget->hasSSSE3()) {
9108     bool V1InUse = false;
9109     bool V2InUse = false;
9110
9111     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9112                                                 DAG, V1InUse, V2InUse);
9113
9114     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9115     // do so. This avoids using them to handle blends-with-zero which is
9116     // important as a single pshufb is significantly faster for that.
9117     if (V1InUse && V2InUse) {
9118       if (Subtarget->hasSSE41())
9119         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9120                                                       Mask, Subtarget, DAG))
9121           return Blend;
9122
9123       // We can use an unpack to do the blending rather than an or in some
9124       // cases. Even though the or may be (very minorly) more efficient, we
9125       // preference this lowering because there are common cases where part of
9126       // the complexity of the shuffles goes away when we do the final blend as
9127       // an unpack.
9128       // FIXME: It might be worth trying to detect if the unpack-feeding
9129       // shuffles will both be pshufb, in which case we shouldn't bother with
9130       // this.
9131       if (SDValue Unpack =
9132               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
9133         return Unpack;
9134     }
9135
9136     return PSHUFB;
9137   }
9138
9139   // There are special ways we can lower some single-element blends.
9140   if (NumV2Elements == 1)
9141     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9142                                                          Mask, Subtarget, DAG))
9143       return V;
9144
9145   if (SDValue BitBlend =
9146           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9147     return BitBlend;
9148
9149   // Check whether a compaction lowering can be done. This handles shuffles
9150   // which take every Nth element for some even N. See the helper function for
9151   // details.
9152   //
9153   // We special case these as they can be particularly efficiently handled with
9154   // the PACKUSB instruction on x86 and they show up in common patterns of
9155   // rearranging bytes to truncate wide elements.
9156   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9157     // NumEvenDrops is the power of two stride of the elements. Another way of
9158     // thinking about it is that we need to drop the even elements this many
9159     // times to get the original input.
9160     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9161
9162     // First we need to zero all the dropped bytes.
9163     assert(NumEvenDrops <= 3 &&
9164            "No support for dropping even elements more than 3 times.");
9165     // We use the mask type to pick which bytes are preserved based on how many
9166     // elements are dropped.
9167     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9168     SDValue ByteClearMask = DAG.getBitcast(
9169         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9170     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9171     if (!IsSingleInput)
9172       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9173
9174     // Now pack things back together.
9175     V1 = DAG.getBitcast(MVT::v8i16, V1);
9176     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9177     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9178     for (int i = 1; i < NumEvenDrops; ++i) {
9179       Result = DAG.getBitcast(MVT::v8i16, Result);
9180       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9181     }
9182
9183     return Result;
9184   }
9185
9186   // Handle multi-input cases by blending single-input shuffles.
9187   if (NumV2Elements > 0)
9188     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9189                                                       Mask, DAG);
9190
9191   // The fallback path for single-input shuffles widens this into two v8i16
9192   // vectors with unpacks, shuffles those, and then pulls them back together
9193   // with a pack.
9194   SDValue V = V1;
9195
9196   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9197   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9198   for (int i = 0; i < 16; ++i)
9199     if (Mask[i] >= 0)
9200       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9201
9202   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9203
9204   SDValue VLoHalf, VHiHalf;
9205   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9206   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9207   // i16s.
9208   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9209                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9210       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9211                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9212     // Use a mask to drop the high bytes.
9213     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9214     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9215                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9216
9217     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9218     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9219
9220     // Squash the masks to point directly into VLoHalf.
9221     for (int &M : LoBlendMask)
9222       if (M >= 0)
9223         M /= 2;
9224     for (int &M : HiBlendMask)
9225       if (M >= 0)
9226         M /= 2;
9227   } else {
9228     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9229     // VHiHalf so that we can blend them as i16s.
9230     VLoHalf = DAG.getBitcast(
9231         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9232     VHiHalf = DAG.getBitcast(
9233         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9234   }
9235
9236   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9237   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9238
9239   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9240 }
9241
9242 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9243 ///
9244 /// This routine breaks down the specific type of 128-bit shuffle and
9245 /// dispatches to the lowering routines accordingly.
9246 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9247                                         MVT VT, const X86Subtarget *Subtarget,
9248                                         SelectionDAG &DAG) {
9249   switch (VT.SimpleTy) {
9250   case MVT::v2i64:
9251     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9252   case MVT::v2f64:
9253     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9254   case MVT::v4i32:
9255     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9256   case MVT::v4f32:
9257     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9258   case MVT::v8i16:
9259     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9260   case MVT::v16i8:
9261     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9262
9263   default:
9264     llvm_unreachable("Unimplemented!");
9265   }
9266 }
9267
9268 /// \brief Helper function to test whether a shuffle mask could be
9269 /// simplified by widening the elements being shuffled.
9270 ///
9271 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9272 /// leaves it in an unspecified state.
9273 ///
9274 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9275 /// shuffle masks. The latter have the special property of a '-2' representing
9276 /// a zero-ed lane of a vector.
9277 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9278                                     SmallVectorImpl<int> &WidenedMask) {
9279   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9280     // If both elements are undef, its trivial.
9281     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9282       WidenedMask.push_back(SM_SentinelUndef);
9283       continue;
9284     }
9285
9286     // Check for an undef mask and a mask value properly aligned to fit with
9287     // a pair of values. If we find such a case, use the non-undef mask's value.
9288     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9289       WidenedMask.push_back(Mask[i + 1] / 2);
9290       continue;
9291     }
9292     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9293       WidenedMask.push_back(Mask[i] / 2);
9294       continue;
9295     }
9296
9297     // When zeroing, we need to spread the zeroing across both lanes to widen.
9298     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9299       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9300           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9301         WidenedMask.push_back(SM_SentinelZero);
9302         continue;
9303       }
9304       return false;
9305     }
9306
9307     // Finally check if the two mask values are adjacent and aligned with
9308     // a pair.
9309     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9310       WidenedMask.push_back(Mask[i] / 2);
9311       continue;
9312     }
9313
9314     // Otherwise we can't safely widen the elements used in this shuffle.
9315     return false;
9316   }
9317   assert(WidenedMask.size() == Mask.size() / 2 &&
9318          "Incorrect size of mask after widening the elements!");
9319
9320   return true;
9321 }
9322
9323 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9324 ///
9325 /// This routine just extracts two subvectors, shuffles them independently, and
9326 /// then concatenates them back together. This should work effectively with all
9327 /// AVX vector shuffle types.
9328 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9329                                           SDValue V2, ArrayRef<int> Mask,
9330                                           SelectionDAG &DAG) {
9331   assert(VT.getSizeInBits() >= 256 &&
9332          "Only for 256-bit or wider vector shuffles!");
9333   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9334   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9335
9336   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9337   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9338
9339   int NumElements = VT.getVectorNumElements();
9340   int SplitNumElements = NumElements / 2;
9341   MVT ScalarVT = VT.getScalarType();
9342   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9343
9344   // Rather than splitting build-vectors, just build two narrower build
9345   // vectors. This helps shuffling with splats and zeros.
9346   auto SplitVector = [&](SDValue V) {
9347     while (V.getOpcode() == ISD::BITCAST)
9348       V = V->getOperand(0);
9349
9350     MVT OrigVT = V.getSimpleValueType();
9351     int OrigNumElements = OrigVT.getVectorNumElements();
9352     int OrigSplitNumElements = OrigNumElements / 2;
9353     MVT OrigScalarVT = OrigVT.getScalarType();
9354     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9355
9356     SDValue LoV, HiV;
9357
9358     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9359     if (!BV) {
9360       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9361                         DAG.getIntPtrConstant(0, DL));
9362       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9363                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9364     } else {
9365
9366       SmallVector<SDValue, 16> LoOps, HiOps;
9367       for (int i = 0; i < OrigSplitNumElements; ++i) {
9368         LoOps.push_back(BV->getOperand(i));
9369         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9370       }
9371       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9372       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9373     }
9374     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9375                           DAG.getBitcast(SplitVT, HiV));
9376   };
9377
9378   SDValue LoV1, HiV1, LoV2, HiV2;
9379   std::tie(LoV1, HiV1) = SplitVector(V1);
9380   std::tie(LoV2, HiV2) = SplitVector(V2);
9381
9382   // Now create two 4-way blends of these half-width vectors.
9383   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9384     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9385     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9386     for (int i = 0; i < SplitNumElements; ++i) {
9387       int M = HalfMask[i];
9388       if (M >= NumElements) {
9389         if (M >= NumElements + SplitNumElements)
9390           UseHiV2 = true;
9391         else
9392           UseLoV2 = true;
9393         V2BlendMask.push_back(M - NumElements);
9394         V1BlendMask.push_back(-1);
9395         BlendMask.push_back(SplitNumElements + i);
9396       } else if (M >= 0) {
9397         if (M >= SplitNumElements)
9398           UseHiV1 = true;
9399         else
9400           UseLoV1 = true;
9401         V2BlendMask.push_back(-1);
9402         V1BlendMask.push_back(M);
9403         BlendMask.push_back(i);
9404       } else {
9405         V2BlendMask.push_back(-1);
9406         V1BlendMask.push_back(-1);
9407         BlendMask.push_back(-1);
9408       }
9409     }
9410
9411     // Because the lowering happens after all combining takes place, we need to
9412     // manually combine these blend masks as much as possible so that we create
9413     // a minimal number of high-level vector shuffle nodes.
9414
9415     // First try just blending the halves of V1 or V2.
9416     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9417       return DAG.getUNDEF(SplitVT);
9418     if (!UseLoV2 && !UseHiV2)
9419       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9420     if (!UseLoV1 && !UseHiV1)
9421       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9422
9423     SDValue V1Blend, V2Blend;
9424     if (UseLoV1 && UseHiV1) {
9425       V1Blend =
9426         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9427     } else {
9428       // We only use half of V1 so map the usage down into the final blend mask.
9429       V1Blend = UseLoV1 ? LoV1 : HiV1;
9430       for (int i = 0; i < SplitNumElements; ++i)
9431         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9432           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9433     }
9434     if (UseLoV2 && UseHiV2) {
9435       V2Blend =
9436         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9437     } else {
9438       // We only use half of V2 so map the usage down into the final blend mask.
9439       V2Blend = UseLoV2 ? LoV2 : HiV2;
9440       for (int i = 0; i < SplitNumElements; ++i)
9441         if (BlendMask[i] >= SplitNumElements)
9442           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9443     }
9444     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9445   };
9446   SDValue Lo = HalfBlend(LoMask);
9447   SDValue Hi = HalfBlend(HiMask);
9448   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9449 }
9450
9451 /// \brief Either split a vector in halves or decompose the shuffles and the
9452 /// blend.
9453 ///
9454 /// This is provided as a good fallback for many lowerings of non-single-input
9455 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9456 /// between splitting the shuffle into 128-bit components and stitching those
9457 /// back together vs. extracting the single-input shuffles and blending those
9458 /// results.
9459 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9460                                                 SDValue V2, ArrayRef<int> Mask,
9461                                                 SelectionDAG &DAG) {
9462   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9463                                             "lower single-input shuffles as it "
9464                                             "could then recurse on itself.");
9465   int Size = Mask.size();
9466
9467   // If this can be modeled as a broadcast of two elements followed by a blend,
9468   // prefer that lowering. This is especially important because broadcasts can
9469   // often fold with memory operands.
9470   auto DoBothBroadcast = [&] {
9471     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9472     for (int M : Mask)
9473       if (M >= Size) {
9474         if (V2BroadcastIdx == -1)
9475           V2BroadcastIdx = M - Size;
9476         else if (M - Size != V2BroadcastIdx)
9477           return false;
9478       } else if (M >= 0) {
9479         if (V1BroadcastIdx == -1)
9480           V1BroadcastIdx = M;
9481         else if (M != V1BroadcastIdx)
9482           return false;
9483       }
9484     return true;
9485   };
9486   if (DoBothBroadcast())
9487     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9488                                                       DAG);
9489
9490   // If the inputs all stem from a single 128-bit lane of each input, then we
9491   // split them rather than blending because the split will decompose to
9492   // unusually few instructions.
9493   int LaneCount = VT.getSizeInBits() / 128;
9494   int LaneSize = Size / LaneCount;
9495   SmallBitVector LaneInputs[2];
9496   LaneInputs[0].resize(LaneCount, false);
9497   LaneInputs[1].resize(LaneCount, false);
9498   for (int i = 0; i < Size; ++i)
9499     if (Mask[i] >= 0)
9500       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9501   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9502     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9503
9504   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9505   // that the decomposed single-input shuffles don't end up here.
9506   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9507 }
9508
9509 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9510 /// a permutation and blend of those lanes.
9511 ///
9512 /// This essentially blends the out-of-lane inputs to each lane into the lane
9513 /// from a permuted copy of the vector. This lowering strategy results in four
9514 /// instructions in the worst case for a single-input cross lane shuffle which
9515 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9516 /// of. Special cases for each particular shuffle pattern should be handled
9517 /// prior to trying this lowering.
9518 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9519                                                        SDValue V1, SDValue V2,
9520                                                        ArrayRef<int> Mask,
9521                                                        SelectionDAG &DAG) {
9522   // FIXME: This should probably be generalized for 512-bit vectors as well.
9523   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9524   int LaneSize = Mask.size() / 2;
9525
9526   // If there are only inputs from one 128-bit lane, splitting will in fact be
9527   // less expensive. The flags track whether the given lane contains an element
9528   // that crosses to another lane.
9529   bool LaneCrossing[2] = {false, false};
9530   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9531     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9532       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9533   if (!LaneCrossing[0] || !LaneCrossing[1])
9534     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9535
9536   if (isSingleInputShuffleMask(Mask)) {
9537     SmallVector<int, 32> FlippedBlendMask;
9538     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9539       FlippedBlendMask.push_back(
9540           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9541                                   ? Mask[i]
9542                                   : Mask[i] % LaneSize +
9543                                         (i / LaneSize) * LaneSize + Size));
9544
9545     // Flip the vector, and blend the results which should now be in-lane. The
9546     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9547     // 5 for the high source. The value 3 selects the high half of source 2 and
9548     // the value 2 selects the low half of source 2. We only use source 2 to
9549     // allow folding it into a memory operand.
9550     unsigned PERMMask = 3 | 2 << 4;
9551     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9552                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9553     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9554   }
9555
9556   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9557   // will be handled by the above logic and a blend of the results, much like
9558   // other patterns in AVX.
9559   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9560 }
9561
9562 /// \brief Handle lowering 2-lane 128-bit shuffles.
9563 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9564                                         SDValue V2, ArrayRef<int> Mask,
9565                                         const X86Subtarget *Subtarget,
9566                                         SelectionDAG &DAG) {
9567   // TODO: If minimizing size and one of the inputs is a zero vector and the
9568   // the zero vector has only one use, we could use a VPERM2X128 to save the
9569   // instruction bytes needed to explicitly generate the zero vector.
9570
9571   // Blends are faster and handle all the non-lane-crossing cases.
9572   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9573                                                 Subtarget, DAG))
9574     return Blend;
9575
9576   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9577   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9578
9579   // If either input operand is a zero vector, use VPERM2X128 because its mask
9580   // allows us to replace the zero input with an implicit zero.
9581   if (!IsV1Zero && !IsV2Zero) {
9582     // Check for patterns which can be matched with a single insert of a 128-bit
9583     // subvector.
9584     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9585     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9586       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9587                                    VT.getVectorNumElements() / 2);
9588       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9589                                 DAG.getIntPtrConstant(0, DL));
9590       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9591                                 OnlyUsesV1 ? V1 : V2,
9592                                 DAG.getIntPtrConstant(0, DL));
9593       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9594     }
9595   }
9596
9597   // Otherwise form a 128-bit permutation. After accounting for undefs,
9598   // convert the 64-bit shuffle mask selection values into 128-bit
9599   // selection bits by dividing the indexes by 2 and shifting into positions
9600   // defined by a vperm2*128 instruction's immediate control byte.
9601
9602   // The immediate permute control byte looks like this:
9603   //    [1:0] - select 128 bits from sources for low half of destination
9604   //    [2]   - ignore
9605   //    [3]   - zero low half of destination
9606   //    [5:4] - select 128 bits from sources for high half of destination
9607   //    [6]   - ignore
9608   //    [7]   - zero high half of destination
9609
9610   int MaskLO = Mask[0];
9611   if (MaskLO == SM_SentinelUndef)
9612     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9613
9614   int MaskHI = Mask[2];
9615   if (MaskHI == SM_SentinelUndef)
9616     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9617
9618   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9619
9620   // If either input is a zero vector, replace it with an undef input.
9621   // Shuffle mask values <  4 are selecting elements of V1.
9622   // Shuffle mask values >= 4 are selecting elements of V2.
9623   // Adjust each half of the permute mask by clearing the half that was
9624   // selecting the zero vector and setting the zero mask bit.
9625   if (IsV1Zero) {
9626     V1 = DAG.getUNDEF(VT);
9627     if (MaskLO < 4)
9628       PermMask = (PermMask & 0xf0) | 0x08;
9629     if (MaskHI < 4)
9630       PermMask = (PermMask & 0x0f) | 0x80;
9631   }
9632   if (IsV2Zero) {
9633     V2 = DAG.getUNDEF(VT);
9634     if (MaskLO >= 4)
9635       PermMask = (PermMask & 0xf0) | 0x08;
9636     if (MaskHI >= 4)
9637       PermMask = (PermMask & 0x0f) | 0x80;
9638   }
9639
9640   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9641                      DAG.getConstant(PermMask, DL, MVT::i8));
9642 }
9643
9644 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9645 /// shuffling each lane.
9646 ///
9647 /// This will only succeed when the result of fixing the 128-bit lanes results
9648 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9649 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9650 /// the lane crosses early and then use simpler shuffles within each lane.
9651 ///
9652 /// FIXME: It might be worthwhile at some point to support this without
9653 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9654 /// in x86 only floating point has interesting non-repeating shuffles, and even
9655 /// those are still *marginally* more expensive.
9656 static SDValue lowerVectorShuffleByMerging128BitLanes(
9657     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9658     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9659   assert(!isSingleInputShuffleMask(Mask) &&
9660          "This is only useful with multiple inputs.");
9661
9662   int Size = Mask.size();
9663   int LaneSize = 128 / VT.getScalarSizeInBits();
9664   int NumLanes = Size / LaneSize;
9665   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9666
9667   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9668   // check whether the in-128-bit lane shuffles share a repeating pattern.
9669   SmallVector<int, 4> Lanes;
9670   Lanes.resize(NumLanes, -1);
9671   SmallVector<int, 4> InLaneMask;
9672   InLaneMask.resize(LaneSize, -1);
9673   for (int i = 0; i < Size; ++i) {
9674     if (Mask[i] < 0)
9675       continue;
9676
9677     int j = i / LaneSize;
9678
9679     if (Lanes[j] < 0) {
9680       // First entry we've seen for this lane.
9681       Lanes[j] = Mask[i] / LaneSize;
9682     } else if (Lanes[j] != Mask[i] / LaneSize) {
9683       // This doesn't match the lane selected previously!
9684       return SDValue();
9685     }
9686
9687     // Check that within each lane we have a consistent shuffle mask.
9688     int k = i % LaneSize;
9689     if (InLaneMask[k] < 0) {
9690       InLaneMask[k] = Mask[i] % LaneSize;
9691     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9692       // This doesn't fit a repeating in-lane mask.
9693       return SDValue();
9694     }
9695   }
9696
9697   // First shuffle the lanes into place.
9698   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9699                                 VT.getSizeInBits() / 64);
9700   SmallVector<int, 8> LaneMask;
9701   LaneMask.resize(NumLanes * 2, -1);
9702   for (int i = 0; i < NumLanes; ++i)
9703     if (Lanes[i] >= 0) {
9704       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9705       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9706     }
9707
9708   V1 = DAG.getBitcast(LaneVT, V1);
9709   V2 = DAG.getBitcast(LaneVT, V2);
9710   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9711
9712   // Cast it back to the type we actually want.
9713   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
9714
9715   // Now do a simple shuffle that isn't lane crossing.
9716   SmallVector<int, 8> NewMask;
9717   NewMask.resize(Size, -1);
9718   for (int i = 0; i < Size; ++i)
9719     if (Mask[i] >= 0)
9720       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9721   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9722          "Must not introduce lane crosses at this point!");
9723
9724   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9725 }
9726
9727 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9728 /// given mask.
9729 ///
9730 /// This returns true if the elements from a particular input are already in the
9731 /// slot required by the given mask and require no permutation.
9732 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9733   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9734   int Size = Mask.size();
9735   for (int i = 0; i < Size; ++i)
9736     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9737       return false;
9738
9739   return true;
9740 }
9741
9742 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
9743                                             ArrayRef<int> Mask, SDValue V1,
9744                                             SDValue V2, SelectionDAG &DAG) {
9745
9746   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
9747   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
9748   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
9749   int NumElts = VT.getVectorNumElements();
9750   bool ShufpdMask = true;
9751   bool CommutableMask = true;
9752   unsigned Immediate = 0;
9753   for (int i = 0; i < NumElts; ++i) {
9754     if (Mask[i] < 0)
9755       continue;
9756     int Val = (i & 6) + NumElts * (i & 1);
9757     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
9758     if (Mask[i] < Val ||  Mask[i] > Val + 1)
9759       ShufpdMask = false;
9760     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
9761       CommutableMask = false;
9762     Immediate |= (Mask[i] % 2) << i;
9763   }
9764   if (ShufpdMask)
9765     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
9766                        DAG.getConstant(Immediate, DL, MVT::i8));
9767   if (CommutableMask)
9768     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
9769                        DAG.getConstant(Immediate, DL, MVT::i8));
9770   return SDValue();
9771 }
9772
9773 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9774 ///
9775 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9776 /// isn't available.
9777 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9778                                        const X86Subtarget *Subtarget,
9779                                        SelectionDAG &DAG) {
9780   SDLoc DL(Op);
9781   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9782   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9783   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9784   ArrayRef<int> Mask = SVOp->getMask();
9785   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9786
9787   SmallVector<int, 4> WidenedMask;
9788   if (canWidenShuffleElements(Mask, WidenedMask))
9789     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9790                                     DAG);
9791
9792   if (isSingleInputShuffleMask(Mask)) {
9793     // Check for being able to broadcast a single element.
9794     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9795                                                           Mask, Subtarget, DAG))
9796       return Broadcast;
9797
9798     // Use low duplicate instructions for masks that match their pattern.
9799     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9800       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9801
9802     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9803       // Non-half-crossing single input shuffles can be lowerid with an
9804       // interleaved permutation.
9805       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9806                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9807       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9808                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
9809     }
9810
9811     // With AVX2 we have direct support for this permutation.
9812     if (Subtarget->hasAVX2())
9813       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9814                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9815
9816     // Otherwise, fall back.
9817     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9818                                                    DAG);
9819   }
9820
9821   // X86 has dedicated unpack instructions that can handle specific blend
9822   // operations: UNPCKH and UNPCKL.
9823   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9824     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9825   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9826     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9827   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9828     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9829   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9830     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9831
9832   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9833                                                 Subtarget, DAG))
9834     return Blend;
9835
9836   // Check if the blend happens to exactly fit that of SHUFPD.
9837   if (SDValue Op =
9838       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
9839     return Op;
9840
9841   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9842   // shuffle. However, if we have AVX2 and either inputs are already in place,
9843   // we will be able to shuffle even across lanes the other input in a single
9844   // instruction so skip this pattern.
9845   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9846                                  isShuffleMaskInputInPlace(1, Mask))))
9847     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9848             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9849       return Result;
9850
9851   // If we have AVX2 then we always want to lower with a blend because an v4 we
9852   // can fully permute the elements.
9853   if (Subtarget->hasAVX2())
9854     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9855                                                       Mask, DAG);
9856
9857   // Otherwise fall back on generic lowering.
9858   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9859 }
9860
9861 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9862 ///
9863 /// This routine is only called when we have AVX2 and thus a reasonable
9864 /// instruction set for v4i64 shuffling..
9865 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9866                                        const X86Subtarget *Subtarget,
9867                                        SelectionDAG &DAG) {
9868   SDLoc DL(Op);
9869   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9870   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9871   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9872   ArrayRef<int> Mask = SVOp->getMask();
9873   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9874   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9875
9876   SmallVector<int, 4> WidenedMask;
9877   if (canWidenShuffleElements(Mask, WidenedMask))
9878     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9879                                     DAG);
9880
9881   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9882                                                 Subtarget, DAG))
9883     return Blend;
9884
9885   // Check for being able to broadcast a single element.
9886   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9887                                                         Mask, Subtarget, DAG))
9888     return Broadcast;
9889
9890   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9891   // use lower latency instructions that will operate on both 128-bit lanes.
9892   SmallVector<int, 2> RepeatedMask;
9893   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9894     if (isSingleInputShuffleMask(Mask)) {
9895       int PSHUFDMask[] = {-1, -1, -1, -1};
9896       for (int i = 0; i < 2; ++i)
9897         if (RepeatedMask[i] >= 0) {
9898           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9899           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9900         }
9901       return DAG.getBitcast(
9902           MVT::v4i64,
9903           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9904                       DAG.getBitcast(MVT::v8i32, V1),
9905                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9906     }
9907   }
9908
9909   // AVX2 provides a direct instruction for permuting a single input across
9910   // lanes.
9911   if (isSingleInputShuffleMask(Mask))
9912     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9913                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
9914
9915   // Try to use shift instructions.
9916   if (SDValue Shift =
9917           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9918     return Shift;
9919
9920   // Use dedicated unpack instructions for masks that match their pattern.
9921   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9922     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9923   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9924     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9925   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9926     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9927   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9928     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9929
9930   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9931   // shuffle. However, if we have AVX2 and either inputs are already in place,
9932   // we will be able to shuffle even across lanes the other input in a single
9933   // instruction so skip this pattern.
9934   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9935                                  isShuffleMaskInputInPlace(1, Mask))))
9936     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9937             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9938       return Result;
9939
9940   // Otherwise fall back on generic blend lowering.
9941   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9942                                                     Mask, DAG);
9943 }
9944
9945 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9946 ///
9947 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9948 /// isn't available.
9949 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9950                                        const X86Subtarget *Subtarget,
9951                                        SelectionDAG &DAG) {
9952   SDLoc DL(Op);
9953   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9954   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9955   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9956   ArrayRef<int> Mask = SVOp->getMask();
9957   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9958
9959   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9960                                                 Subtarget, DAG))
9961     return Blend;
9962
9963   // Check for being able to broadcast a single element.
9964   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9965                                                         Mask, Subtarget, DAG))
9966     return Broadcast;
9967
9968   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9969   // options to efficiently lower the shuffle.
9970   SmallVector<int, 4> RepeatedMask;
9971   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9972     assert(RepeatedMask.size() == 4 &&
9973            "Repeated masks must be half the mask width!");
9974
9975     // Use even/odd duplicate instructions for masks that match their pattern.
9976     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9977       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9978     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9979       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9980
9981     if (isSingleInputShuffleMask(Mask))
9982       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9983                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
9984
9985     // Use dedicated unpack instructions for masks that match their pattern.
9986     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9987       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9988     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9989       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9990     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9991       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9992     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9993       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9994
9995     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9996     // have already handled any direct blends. We also need to squash the
9997     // repeated mask into a simulated v4f32 mask.
9998     for (int i = 0; i < 4; ++i)
9999       if (RepeatedMask[i] >= 8)
10000         RepeatedMask[i] -= 4;
10001     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10002   }
10003
10004   // If we have a single input shuffle with different shuffle patterns in the
10005   // two 128-bit lanes use the variable mask to VPERMILPS.
10006   if (isSingleInputShuffleMask(Mask)) {
10007     SDValue VPermMask[8];
10008     for (int i = 0; i < 8; ++i)
10009       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10010                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10011     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10012       return DAG.getNode(
10013           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10014           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10015
10016     if (Subtarget->hasAVX2())
10017       return DAG.getNode(
10018           X86ISD::VPERMV, DL, MVT::v8f32,
10019           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10020                                                  MVT::v8i32, VPermMask)),
10021           V1);
10022
10023     // Otherwise, fall back.
10024     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10025                                                    DAG);
10026   }
10027
10028   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10029   // shuffle.
10030   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10031           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10032     return Result;
10033
10034   // If we have AVX2 then we always want to lower with a blend because at v8 we
10035   // can fully permute the elements.
10036   if (Subtarget->hasAVX2())
10037     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10038                                                       Mask, DAG);
10039
10040   // Otherwise fall back on generic lowering.
10041   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10042 }
10043
10044 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10045 ///
10046 /// This routine is only called when we have AVX2 and thus a reasonable
10047 /// instruction set for v8i32 shuffling..
10048 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10049                                        const X86Subtarget *Subtarget,
10050                                        SelectionDAG &DAG) {
10051   SDLoc DL(Op);
10052   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10053   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10054   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10055   ArrayRef<int> Mask = SVOp->getMask();
10056   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10057   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10058
10059   // Whenever we can lower this as a zext, that instruction is strictly faster
10060   // than any alternative. It also allows us to fold memory operands into the
10061   // shuffle in many cases.
10062   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10063                                                          Mask, Subtarget, DAG))
10064     return ZExt;
10065
10066   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10067                                                 Subtarget, DAG))
10068     return Blend;
10069
10070   // Check for being able to broadcast a single element.
10071   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10072                                                         Mask, Subtarget, DAG))
10073     return Broadcast;
10074
10075   // If the shuffle mask is repeated in each 128-bit lane we can use more
10076   // efficient instructions that mirror the shuffles across the two 128-bit
10077   // lanes.
10078   SmallVector<int, 4> RepeatedMask;
10079   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10080     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10081     if (isSingleInputShuffleMask(Mask))
10082       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10083                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10084
10085     // Use dedicated unpack instructions for masks that match their pattern.
10086     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10087       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10088     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10089       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10090     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10091       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10092     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10093       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10094   }
10095
10096   // Try to use shift instructions.
10097   if (SDValue Shift =
10098           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10099     return Shift;
10100
10101   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10102           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10103     return Rotate;
10104
10105   // If the shuffle patterns aren't repeated but it is a single input, directly
10106   // generate a cross-lane VPERMD instruction.
10107   if (isSingleInputShuffleMask(Mask)) {
10108     SDValue VPermMask[8];
10109     for (int i = 0; i < 8; ++i)
10110       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10111                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10112     return DAG.getNode(
10113         X86ISD::VPERMV, DL, MVT::v8i32,
10114         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10115   }
10116
10117   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10118   // shuffle.
10119   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10120           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10121     return Result;
10122
10123   // Otherwise fall back on generic blend lowering.
10124   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10125                                                     Mask, DAG);
10126 }
10127
10128 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10129 ///
10130 /// This routine is only called when we have AVX2 and thus a reasonable
10131 /// instruction set for v16i16 shuffling..
10132 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10133                                         const X86Subtarget *Subtarget,
10134                                         SelectionDAG &DAG) {
10135   SDLoc DL(Op);
10136   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10137   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10138   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10139   ArrayRef<int> Mask = SVOp->getMask();
10140   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10141   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10142
10143   // Whenever we can lower this as a zext, that instruction is strictly faster
10144   // than any alternative. It also allows us to fold memory operands into the
10145   // shuffle in many cases.
10146   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10147                                                          Mask, Subtarget, DAG))
10148     return ZExt;
10149
10150   // Check for being able to broadcast a single element.
10151   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10152                                                         Mask, Subtarget, DAG))
10153     return Broadcast;
10154
10155   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10156                                                 Subtarget, DAG))
10157     return Blend;
10158
10159   // Use dedicated unpack instructions for masks that match their pattern.
10160   if (isShuffleEquivalent(V1, V2, Mask,
10161                           {// First 128-bit lane:
10162                            0, 16, 1, 17, 2, 18, 3, 19,
10163                            // Second 128-bit lane:
10164                            8, 24, 9, 25, 10, 26, 11, 27}))
10165     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10166   if (isShuffleEquivalent(V1, V2, Mask,
10167                           {// First 128-bit lane:
10168                            4, 20, 5, 21, 6, 22, 7, 23,
10169                            // Second 128-bit lane:
10170                            12, 28, 13, 29, 14, 30, 15, 31}))
10171     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10172
10173   // Try to use shift instructions.
10174   if (SDValue Shift =
10175           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10176     return Shift;
10177
10178   // Try to use byte rotation instructions.
10179   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10180           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10181     return Rotate;
10182
10183   if (isSingleInputShuffleMask(Mask)) {
10184     // There are no generalized cross-lane shuffle operations available on i16
10185     // element types.
10186     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10187       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10188                                                      Mask, DAG);
10189
10190     SmallVector<int, 8> RepeatedMask;
10191     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10192       // As this is a single-input shuffle, the repeated mask should be
10193       // a strictly valid v8i16 mask that we can pass through to the v8i16
10194       // lowering to handle even the v16 case.
10195       return lowerV8I16GeneralSingleInputVectorShuffle(
10196           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10197     }
10198
10199     SDValue PSHUFBMask[32];
10200     for (int i = 0; i < 16; ++i) {
10201       if (Mask[i] == -1) {
10202         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10203         continue;
10204       }
10205
10206       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10207       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10208       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10209       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10210     }
10211     return DAG.getBitcast(MVT::v16i16,
10212                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10213                                       DAG.getBitcast(MVT::v32i8, V1),
10214                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10215                                                   MVT::v32i8, PSHUFBMask)));
10216   }
10217
10218   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10219   // shuffle.
10220   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10221           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10222     return Result;
10223
10224   // Otherwise fall back on generic lowering.
10225   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10226 }
10227
10228 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10229 ///
10230 /// This routine is only called when we have AVX2 and thus a reasonable
10231 /// instruction set for v32i8 shuffling..
10232 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10233                                        const X86Subtarget *Subtarget,
10234                                        SelectionDAG &DAG) {
10235   SDLoc DL(Op);
10236   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10237   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10238   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10239   ArrayRef<int> Mask = SVOp->getMask();
10240   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10241   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10242
10243   // Whenever we can lower this as a zext, that instruction is strictly faster
10244   // than any alternative. It also allows us to fold memory operands into the
10245   // shuffle in many cases.
10246   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10247                                                          Mask, Subtarget, DAG))
10248     return ZExt;
10249
10250   // Check for being able to broadcast a single element.
10251   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10252                                                         Mask, Subtarget, DAG))
10253     return Broadcast;
10254
10255   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10256                                                 Subtarget, DAG))
10257     return Blend;
10258
10259   // Use dedicated unpack instructions for masks that match their pattern.
10260   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10261   // 256-bit lanes.
10262   if (isShuffleEquivalent(
10263           V1, V2, Mask,
10264           {// First 128-bit lane:
10265            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10266            // Second 128-bit lane:
10267            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10268     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10269   if (isShuffleEquivalent(
10270           V1, V2, Mask,
10271           {// First 128-bit lane:
10272            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10273            // Second 128-bit lane:
10274            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10275     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10276
10277   // Try to use shift instructions.
10278   if (SDValue Shift =
10279           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10280     return Shift;
10281
10282   // Try to use byte rotation instructions.
10283   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10284           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10285     return Rotate;
10286
10287   if (isSingleInputShuffleMask(Mask)) {
10288     // There are no generalized cross-lane shuffle operations available on i8
10289     // element types.
10290     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10291       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10292                                                      Mask, DAG);
10293
10294     SDValue PSHUFBMask[32];
10295     for (int i = 0; i < 32; ++i)
10296       PSHUFBMask[i] =
10297           Mask[i] < 0
10298               ? DAG.getUNDEF(MVT::i8)
10299               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10300                                 MVT::i8);
10301
10302     return DAG.getNode(
10303         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10304         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10305   }
10306
10307   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10308   // shuffle.
10309   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10310           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10311     return Result;
10312
10313   // Otherwise fall back on generic lowering.
10314   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10315 }
10316
10317 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10318 ///
10319 /// This routine either breaks down the specific type of a 256-bit x86 vector
10320 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10321 /// together based on the available instructions.
10322 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10323                                         MVT VT, const X86Subtarget *Subtarget,
10324                                         SelectionDAG &DAG) {
10325   SDLoc DL(Op);
10326   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10327   ArrayRef<int> Mask = SVOp->getMask();
10328
10329   // If we have a single input to the zero element, insert that into V1 if we
10330   // can do so cheaply.
10331   int NumElts = VT.getVectorNumElements();
10332   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10333     return M >= NumElts;
10334   });
10335
10336   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10337     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10338                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10339       return Insertion;
10340
10341   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10342   // check for those subtargets here and avoid much of the subtarget querying in
10343   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10344   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10345   // floating point types there eventually, just immediately cast everything to
10346   // a float and operate entirely in that domain.
10347   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10348     int ElementBits = VT.getScalarSizeInBits();
10349     if (ElementBits < 32)
10350       // No floating point type available, decompose into 128-bit vectors.
10351       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10352
10353     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10354                                 VT.getVectorNumElements());
10355     V1 = DAG.getBitcast(FpVT, V1);
10356     V2 = DAG.getBitcast(FpVT, V2);
10357     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10358   }
10359
10360   switch (VT.SimpleTy) {
10361   case MVT::v4f64:
10362     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10363   case MVT::v4i64:
10364     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10365   case MVT::v8f32:
10366     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10367   case MVT::v8i32:
10368     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10369   case MVT::v16i16:
10370     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10371   case MVT::v32i8:
10372     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10373
10374   default:
10375     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10376   }
10377 }
10378
10379 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10380 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10381                                        const X86Subtarget *Subtarget,
10382                                        SelectionDAG &DAG) {
10383   SDLoc DL(Op);
10384   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10385   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10387   ArrayRef<int> Mask = SVOp->getMask();
10388   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10389
10390   // X86 has dedicated unpack instructions that can handle specific blend
10391   // operations: UNPCKH and UNPCKL.
10392   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10393     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
10394   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10395     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
10396
10397   // FIXME: Implement direct support for this type!
10398   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
10399 }
10400
10401 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10402 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10403                                        const X86Subtarget *Subtarget,
10404                                        SelectionDAG &DAG) {
10405   SDLoc DL(Op);
10406   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10407   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10408   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10409   ArrayRef<int> Mask = SVOp->getMask();
10410   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10411
10412   // Use dedicated unpack instructions for masks that match their pattern.
10413   if (isShuffleEquivalent(V1, V2, Mask,
10414                           {// First 128-bit lane.
10415                            0, 16, 1, 17, 4, 20, 5, 21,
10416                            // Second 128-bit lane.
10417                            8, 24, 9, 25, 12, 28, 13, 29}))
10418     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
10419   if (isShuffleEquivalent(V1, V2, Mask,
10420                           {// First 128-bit lane.
10421                            2, 18, 3, 19, 6, 22, 7, 23,
10422                            // Second 128-bit lane.
10423                            10, 26, 11, 27, 14, 30, 15, 31}))
10424     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
10425
10426   // FIXME: Implement direct support for this type!
10427   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10428 }
10429
10430 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10431 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10432                                        const X86Subtarget *Subtarget,
10433                                        SelectionDAG &DAG) {
10434   SDLoc DL(Op);
10435   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10436   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10437   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10438   ArrayRef<int> Mask = SVOp->getMask();
10439   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10440
10441   // X86 has dedicated unpack instructions that can handle specific blend
10442   // operations: UNPCKH and UNPCKL.
10443   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
10444     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
10445   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
10446     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
10447
10448   // FIXME: Implement direct support for this type!
10449   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10450 }
10451
10452 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10453 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10454                                        const X86Subtarget *Subtarget,
10455                                        SelectionDAG &DAG) {
10456   SDLoc DL(Op);
10457   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10458   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10459   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10460   ArrayRef<int> Mask = SVOp->getMask();
10461   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10462
10463   // Use dedicated unpack instructions for masks that match their pattern.
10464   if (isShuffleEquivalent(V1, V2, Mask,
10465                           {// First 128-bit lane.
10466                            0, 16, 1, 17, 4, 20, 5, 21,
10467                            // Second 128-bit lane.
10468                            8, 24, 9, 25, 12, 28, 13, 29}))
10469     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
10470   if (isShuffleEquivalent(V1, V2, Mask,
10471                           {// First 128-bit lane.
10472                            2, 18, 3, 19, 6, 22, 7, 23,
10473                            // Second 128-bit lane.
10474                            10, 26, 11, 27, 14, 30, 15, 31}))
10475     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
10476
10477   // FIXME: Implement direct support for this type!
10478   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10479 }
10480
10481 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10482 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10483                                         const X86Subtarget *Subtarget,
10484                                         SelectionDAG &DAG) {
10485   SDLoc DL(Op);
10486   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10487   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10488   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10489   ArrayRef<int> Mask = SVOp->getMask();
10490   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10491   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10492
10493   // FIXME: Implement direct support for this type!
10494   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10495 }
10496
10497 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10498 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10499                                        const X86Subtarget *Subtarget,
10500                                        SelectionDAG &DAG) {
10501   SDLoc DL(Op);
10502   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10503   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10504   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10505   ArrayRef<int> Mask = SVOp->getMask();
10506   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10507   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10508
10509   // FIXME: Implement direct support for this type!
10510   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10511 }
10512
10513 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10514 ///
10515 /// This routine either breaks down the specific type of a 512-bit x86 vector
10516 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10517 /// together based on the available instructions.
10518 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10519                                         MVT VT, const X86Subtarget *Subtarget,
10520                                         SelectionDAG &DAG) {
10521   SDLoc DL(Op);
10522   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10523   ArrayRef<int> Mask = SVOp->getMask();
10524   assert(Subtarget->hasAVX512() &&
10525          "Cannot lower 512-bit vectors w/ basic ISA!");
10526
10527   // Check for being able to broadcast a single element.
10528   if (SDValue Broadcast =
10529           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10530     return Broadcast;
10531
10532   // Dispatch to each element type for lowering. If we don't have supprot for
10533   // specific element type shuffles at 512 bits, immediately split them and
10534   // lower them. Each lowering routine of a given type is allowed to assume that
10535   // the requisite ISA extensions for that element type are available.
10536   switch (VT.SimpleTy) {
10537   case MVT::v8f64:
10538     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10539   case MVT::v16f32:
10540     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10541   case MVT::v8i64:
10542     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10543   case MVT::v16i32:
10544     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10545   case MVT::v32i16:
10546     if (Subtarget->hasBWI())
10547       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10548     break;
10549   case MVT::v64i8:
10550     if (Subtarget->hasBWI())
10551       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10552     break;
10553
10554   default:
10555     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10556   }
10557
10558   // Otherwise fall back on splitting.
10559   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10560 }
10561
10562 /// \brief Top-level lowering for x86 vector shuffles.
10563 ///
10564 /// This handles decomposition, canonicalization, and lowering of all x86
10565 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10566 /// above in helper routines. The canonicalization attempts to widen shuffles
10567 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10568 /// s.t. only one of the two inputs needs to be tested, etc.
10569 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10570                                   SelectionDAG &DAG) {
10571   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10572   ArrayRef<int> Mask = SVOp->getMask();
10573   SDValue V1 = Op.getOperand(0);
10574   SDValue V2 = Op.getOperand(1);
10575   MVT VT = Op.getSimpleValueType();
10576   int NumElements = VT.getVectorNumElements();
10577   SDLoc dl(Op);
10578
10579   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10580
10581   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10582   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10583   if (V1IsUndef && V2IsUndef)
10584     return DAG.getUNDEF(VT);
10585
10586   // When we create a shuffle node we put the UNDEF node to second operand,
10587   // but in some cases the first operand may be transformed to UNDEF.
10588   // In this case we should just commute the node.
10589   if (V1IsUndef)
10590     return DAG.getCommutedVectorShuffle(*SVOp);
10591
10592   // Check for non-undef masks pointing at an undef vector and make the masks
10593   // undef as well. This makes it easier to match the shuffle based solely on
10594   // the mask.
10595   if (V2IsUndef)
10596     for (int M : Mask)
10597       if (M >= NumElements) {
10598         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10599         for (int &M : NewMask)
10600           if (M >= NumElements)
10601             M = -1;
10602         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10603       }
10604
10605   // We actually see shuffles that are entirely re-arrangements of a set of
10606   // zero inputs. This mostly happens while decomposing complex shuffles into
10607   // simple ones. Directly lower these as a buildvector of zeros.
10608   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10609   if (Zeroable.all())
10610     return getZeroVector(VT, Subtarget, DAG, dl);
10611
10612   // Try to collapse shuffles into using a vector type with fewer elements but
10613   // wider element types. We cap this to not form integers or floating point
10614   // elements wider than 64 bits, but it might be interesting to form i128
10615   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10616   SmallVector<int, 16> WidenedMask;
10617   if (VT.getScalarSizeInBits() < 64 &&
10618       canWidenShuffleElements(Mask, WidenedMask)) {
10619     MVT NewEltVT = VT.isFloatingPoint()
10620                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10621                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10622     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10623     // Make sure that the new vector type is legal. For example, v2f64 isn't
10624     // legal on SSE1.
10625     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10626       V1 = DAG.getBitcast(NewVT, V1);
10627       V2 = DAG.getBitcast(NewVT, V2);
10628       return DAG.getBitcast(
10629           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10630     }
10631   }
10632
10633   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10634   for (int M : SVOp->getMask())
10635     if (M < 0)
10636       ++NumUndefElements;
10637     else if (M < NumElements)
10638       ++NumV1Elements;
10639     else
10640       ++NumV2Elements;
10641
10642   // Commute the shuffle as needed such that more elements come from V1 than
10643   // V2. This allows us to match the shuffle pattern strictly on how many
10644   // elements come from V1 without handling the symmetric cases.
10645   if (NumV2Elements > NumV1Elements)
10646     return DAG.getCommutedVectorShuffle(*SVOp);
10647
10648   // When the number of V1 and V2 elements are the same, try to minimize the
10649   // number of uses of V2 in the low half of the vector. When that is tied,
10650   // ensure that the sum of indices for V1 is equal to or lower than the sum
10651   // indices for V2. When those are equal, try to ensure that the number of odd
10652   // indices for V1 is lower than the number of odd indices for V2.
10653   if (NumV1Elements == NumV2Elements) {
10654     int LowV1Elements = 0, LowV2Elements = 0;
10655     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10656       if (M >= NumElements)
10657         ++LowV2Elements;
10658       else if (M >= 0)
10659         ++LowV1Elements;
10660     if (LowV2Elements > LowV1Elements) {
10661       return DAG.getCommutedVectorShuffle(*SVOp);
10662     } else if (LowV2Elements == LowV1Elements) {
10663       int SumV1Indices = 0, SumV2Indices = 0;
10664       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10665         if (SVOp->getMask()[i] >= NumElements)
10666           SumV2Indices += i;
10667         else if (SVOp->getMask()[i] >= 0)
10668           SumV1Indices += i;
10669       if (SumV2Indices < SumV1Indices) {
10670         return DAG.getCommutedVectorShuffle(*SVOp);
10671       } else if (SumV2Indices == SumV1Indices) {
10672         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10673         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10674           if (SVOp->getMask()[i] >= NumElements)
10675             NumV2OddIndices += i % 2;
10676           else if (SVOp->getMask()[i] >= 0)
10677             NumV1OddIndices += i % 2;
10678         if (NumV2OddIndices < NumV1OddIndices)
10679           return DAG.getCommutedVectorShuffle(*SVOp);
10680       }
10681     }
10682   }
10683
10684   // For each vector width, delegate to a specialized lowering routine.
10685   if (VT.getSizeInBits() == 128)
10686     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10687
10688   if (VT.getSizeInBits() == 256)
10689     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10690
10691   // Force AVX-512 vectors to be scalarized for now.
10692   // FIXME: Implement AVX-512 support!
10693   if (VT.getSizeInBits() == 512)
10694     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10695
10696   llvm_unreachable("Unimplemented!");
10697 }
10698
10699 // This function assumes its argument is a BUILD_VECTOR of constants or
10700 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10701 // true.
10702 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10703                                     unsigned &MaskValue) {
10704   MaskValue = 0;
10705   unsigned NumElems = BuildVector->getNumOperands();
10706   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10707   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10708   unsigned NumElemsInLane = NumElems / NumLanes;
10709
10710   // Blend for v16i16 should be symetric for the both lanes.
10711   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10712     SDValue EltCond = BuildVector->getOperand(i);
10713     SDValue SndLaneEltCond =
10714         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10715
10716     int Lane1Cond = -1, Lane2Cond = -1;
10717     if (isa<ConstantSDNode>(EltCond))
10718       Lane1Cond = !isZero(EltCond);
10719     if (isa<ConstantSDNode>(SndLaneEltCond))
10720       Lane2Cond = !isZero(SndLaneEltCond);
10721
10722     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10723       // Lane1Cond != 0, means we want the first argument.
10724       // Lane1Cond == 0, means we want the second argument.
10725       // The encoding of this argument is 0 for the first argument, 1
10726       // for the second. Therefore, invert the condition.
10727       MaskValue |= !Lane1Cond << i;
10728     else if (Lane1Cond < 0)
10729       MaskValue |= !Lane2Cond << i;
10730     else
10731       return false;
10732   }
10733   return true;
10734 }
10735
10736 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10737 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10738                                            const X86Subtarget *Subtarget,
10739                                            SelectionDAG &DAG) {
10740   SDValue Cond = Op.getOperand(0);
10741   SDValue LHS = Op.getOperand(1);
10742   SDValue RHS = Op.getOperand(2);
10743   SDLoc dl(Op);
10744   MVT VT = Op.getSimpleValueType();
10745
10746   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10747     return SDValue();
10748   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10749
10750   // Only non-legal VSELECTs reach this lowering, convert those into generic
10751   // shuffles and re-use the shuffle lowering path for blends.
10752   SmallVector<int, 32> Mask;
10753   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10754     SDValue CondElt = CondBV->getOperand(i);
10755     Mask.push_back(
10756         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10757   }
10758   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10759 }
10760
10761 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10762   // A vselect where all conditions and data are constants can be optimized into
10763   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10764   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10765       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10766       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10767     return SDValue();
10768
10769   // Try to lower this to a blend-style vector shuffle. This can handle all
10770   // constant condition cases.
10771   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
10772     return BlendOp;
10773
10774   // Variable blends are only legal from SSE4.1 onward.
10775   if (!Subtarget->hasSSE41())
10776     return SDValue();
10777
10778   // Only some types will be legal on some subtargets. If we can emit a legal
10779   // VSELECT-matching blend, return Op, and but if we need to expand, return
10780   // a null value.
10781   switch (Op.getSimpleValueType().SimpleTy) {
10782   default:
10783     // Most of the vector types have blends past SSE4.1.
10784     return Op;
10785
10786   case MVT::v32i8:
10787     // The byte blends for AVX vectors were introduced only in AVX2.
10788     if (Subtarget->hasAVX2())
10789       return Op;
10790
10791     return SDValue();
10792
10793   case MVT::v8i16:
10794   case MVT::v16i16:
10795     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
10796     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10797       return Op;
10798
10799     // FIXME: We should custom lower this by fixing the condition and using i8
10800     // blends.
10801     return SDValue();
10802   }
10803 }
10804
10805 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10806   MVT VT = Op.getSimpleValueType();
10807   SDLoc dl(Op);
10808
10809   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10810     return SDValue();
10811
10812   if (VT.getSizeInBits() == 8) {
10813     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10814                                   Op.getOperand(0), Op.getOperand(1));
10815     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10816                                   DAG.getValueType(VT));
10817     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10818   }
10819
10820   if (VT.getSizeInBits() == 16) {
10821     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10822     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10823     if (Idx == 0)
10824       return DAG.getNode(
10825           ISD::TRUNCATE, dl, MVT::i16,
10826           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10827                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10828                       Op.getOperand(1)));
10829     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10830                                   Op.getOperand(0), Op.getOperand(1));
10831     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10832                                   DAG.getValueType(VT));
10833     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10834   }
10835
10836   if (VT == MVT::f32) {
10837     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10838     // the result back to FR32 register. It's only worth matching if the
10839     // result has a single use which is a store or a bitcast to i32.  And in
10840     // the case of a store, it's not worth it if the index is a constant 0,
10841     // because a MOVSSmr can be used instead, which is smaller and faster.
10842     if (!Op.hasOneUse())
10843       return SDValue();
10844     SDNode *User = *Op.getNode()->use_begin();
10845     if ((User->getOpcode() != ISD::STORE ||
10846          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10847           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10848         (User->getOpcode() != ISD::BITCAST ||
10849          User->getValueType(0) != MVT::i32))
10850       return SDValue();
10851     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10852                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
10853                                   Op.getOperand(1));
10854     return DAG.getBitcast(MVT::f32, Extract);
10855   }
10856
10857   if (VT == MVT::i32 || VT == MVT::i64) {
10858     // ExtractPS/pextrq works with constant index.
10859     if (isa<ConstantSDNode>(Op.getOperand(1)))
10860       return Op;
10861   }
10862   return SDValue();
10863 }
10864
10865 /// Extract one bit from mask vector, like v16i1 or v8i1.
10866 /// AVX-512 feature.
10867 SDValue
10868 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10869   SDValue Vec = Op.getOperand(0);
10870   SDLoc dl(Vec);
10871   MVT VecVT = Vec.getSimpleValueType();
10872   SDValue Idx = Op.getOperand(1);
10873   MVT EltVT = Op.getSimpleValueType();
10874
10875   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10876   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10877          "Unexpected vector type in ExtractBitFromMaskVector");
10878
10879   // variable index can't be handled in mask registers,
10880   // extend vector to VR512
10881   if (!isa<ConstantSDNode>(Idx)) {
10882     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10883     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10884     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10885                               ExtVT.getVectorElementType(), Ext, Idx);
10886     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10887   }
10888
10889   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10890   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10891   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10892     rc = getRegClassFor(MVT::v16i1);
10893   unsigned MaxSift = rc->getSize()*8 - 1;
10894   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10895                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
10896   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10897                     DAG.getConstant(MaxSift, dl, MVT::i8));
10898   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10899                        DAG.getIntPtrConstant(0, dl));
10900 }
10901
10902 SDValue
10903 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10904                                            SelectionDAG &DAG) const {
10905   SDLoc dl(Op);
10906   SDValue Vec = Op.getOperand(0);
10907   MVT VecVT = Vec.getSimpleValueType();
10908   SDValue Idx = Op.getOperand(1);
10909
10910   if (Op.getSimpleValueType() == MVT::i1)
10911     return ExtractBitFromMaskVector(Op, DAG);
10912
10913   if (!isa<ConstantSDNode>(Idx)) {
10914     if (VecVT.is512BitVector() ||
10915         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10916          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10917
10918       MVT MaskEltVT =
10919         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10920       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10921                                     MaskEltVT.getSizeInBits());
10922
10923       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10924       auto PtrVT = getPointerTy(DAG.getDataLayout());
10925       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10926                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
10927                                  DAG.getConstant(0, dl, PtrVT));
10928       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10929       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
10930                          DAG.getConstant(0, dl, PtrVT));
10931     }
10932     return SDValue();
10933   }
10934
10935   // If this is a 256-bit vector result, first extract the 128-bit vector and
10936   // then extract the element from the 128-bit vector.
10937   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10938
10939     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10940     // Get the 128-bit vector.
10941     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10942     MVT EltVT = VecVT.getVectorElementType();
10943
10944     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10945
10946     //if (IdxVal >= NumElems/2)
10947     //  IdxVal -= NumElems/2;
10948     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10949     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10950                        DAG.getConstant(IdxVal, dl, MVT::i32));
10951   }
10952
10953   assert(VecVT.is128BitVector() && "Unexpected vector length");
10954
10955   if (Subtarget->hasSSE41())
10956     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
10957       return Res;
10958
10959   MVT VT = Op.getSimpleValueType();
10960   // TODO: handle v16i8.
10961   if (VT.getSizeInBits() == 16) {
10962     SDValue Vec = Op.getOperand(0);
10963     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10964     if (Idx == 0)
10965       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10966                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10967                                      DAG.getBitcast(MVT::v4i32, Vec),
10968                                      Op.getOperand(1)));
10969     // Transform it so it match pextrw which produces a 32-bit result.
10970     MVT EltVT = MVT::i32;
10971     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10972                                   Op.getOperand(0), Op.getOperand(1));
10973     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10974                                   DAG.getValueType(VT));
10975     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10976   }
10977
10978   if (VT.getSizeInBits() == 32) {
10979     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10980     if (Idx == 0)
10981       return Op;
10982
10983     // SHUFPS the element to the lowest double word, then movss.
10984     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10985     MVT VVT = Op.getOperand(0).getSimpleValueType();
10986     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10987                                        DAG.getUNDEF(VVT), Mask);
10988     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10989                        DAG.getIntPtrConstant(0, dl));
10990   }
10991
10992   if (VT.getSizeInBits() == 64) {
10993     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10994     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10995     //        to match extract_elt for f64.
10996     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10997     if (Idx == 0)
10998       return Op;
10999
11000     // UNPCKHPD the element to the lowest double word, then movsd.
11001     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11002     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11003     int Mask[2] = { 1, -1 };
11004     MVT VVT = Op.getOperand(0).getSimpleValueType();
11005     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11006                                        DAG.getUNDEF(VVT), Mask);
11007     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11008                        DAG.getIntPtrConstant(0, dl));
11009   }
11010
11011   return SDValue();
11012 }
11013
11014 /// Insert one bit to mask vector, like v16i1 or v8i1.
11015 /// AVX-512 feature.
11016 SDValue
11017 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11018   SDLoc dl(Op);
11019   SDValue Vec = Op.getOperand(0);
11020   SDValue Elt = Op.getOperand(1);
11021   SDValue Idx = Op.getOperand(2);
11022   MVT VecVT = Vec.getSimpleValueType();
11023
11024   if (!isa<ConstantSDNode>(Idx)) {
11025     // Non constant index. Extend source and destination,
11026     // insert element and then truncate the result.
11027     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11028     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11029     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11030       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11031       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11032     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11033   }
11034
11035   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11036   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11037   if (IdxVal)
11038     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11039                            DAG.getConstant(IdxVal, dl, MVT::i8));
11040   if (Vec.getOpcode() == ISD::UNDEF)
11041     return EltInVec;
11042   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11043 }
11044
11045 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11046                                                   SelectionDAG &DAG) const {
11047   MVT VT = Op.getSimpleValueType();
11048   MVT EltVT = VT.getVectorElementType();
11049
11050   if (EltVT == MVT::i1)
11051     return InsertBitToMaskVector(Op, DAG);
11052
11053   SDLoc dl(Op);
11054   SDValue N0 = Op.getOperand(0);
11055   SDValue N1 = Op.getOperand(1);
11056   SDValue N2 = Op.getOperand(2);
11057   if (!isa<ConstantSDNode>(N2))
11058     return SDValue();
11059   auto *N2C = cast<ConstantSDNode>(N2);
11060   unsigned IdxVal = N2C->getZExtValue();
11061
11062   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11063   // into that, and then insert the subvector back into the result.
11064   if (VT.is256BitVector() || VT.is512BitVector()) {
11065     // With a 256-bit vector, we can insert into the zero element efficiently
11066     // using a blend if we have AVX or AVX2 and the right data type.
11067     if (VT.is256BitVector() && IdxVal == 0) {
11068       // TODO: It is worthwhile to cast integer to floating point and back
11069       // and incur a domain crossing penalty if that's what we'll end up
11070       // doing anyway after extracting to a 128-bit vector.
11071       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11072           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11073         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11074         N2 = DAG.getIntPtrConstant(1, dl);
11075         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11076       }
11077     }
11078
11079     // Get the desired 128-bit vector chunk.
11080     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11081
11082     // Insert the element into the desired chunk.
11083     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11084     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11085
11086     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11087                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11088
11089     // Insert the changed part back into the bigger vector
11090     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11091   }
11092   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11093
11094   if (Subtarget->hasSSE41()) {
11095     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11096       unsigned Opc;
11097       if (VT == MVT::v8i16) {
11098         Opc = X86ISD::PINSRW;
11099       } else {
11100         assert(VT == MVT::v16i8);
11101         Opc = X86ISD::PINSRB;
11102       }
11103
11104       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11105       // argument.
11106       if (N1.getValueType() != MVT::i32)
11107         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11108       if (N2.getValueType() != MVT::i32)
11109         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11110       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11111     }
11112
11113     if (EltVT == MVT::f32) {
11114       // Bits [7:6] of the constant are the source select. This will always be
11115       //   zero here. The DAG Combiner may combine an extract_elt index into
11116       //   these bits. For example (insert (extract, 3), 2) could be matched by
11117       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11118       // Bits [5:4] of the constant are the destination select. This is the
11119       //   value of the incoming immediate.
11120       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11121       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11122
11123       const Function *F = DAG.getMachineFunction().getFunction();
11124       bool MinSize = F->hasFnAttribute(Attribute::MinSize);
11125       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11126         // If this is an insertion of 32-bits into the low 32-bits of
11127         // a vector, we prefer to generate a blend with immediate rather
11128         // than an insertps. Blends are simpler operations in hardware and so
11129         // will always have equal or better performance than insertps.
11130         // But if optimizing for size and there's a load folding opportunity,
11131         // generate insertps because blendps does not have a 32-bit memory
11132         // operand form.
11133         N2 = DAG.getIntPtrConstant(1, dl);
11134         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11135         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11136       }
11137       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11138       // Create this as a scalar to vector..
11139       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11140       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11141     }
11142
11143     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11144       // PINSR* works with constant index.
11145       return Op;
11146     }
11147   }
11148
11149   if (EltVT == MVT::i8)
11150     return SDValue();
11151
11152   if (EltVT.getSizeInBits() == 16) {
11153     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11154     // as its second argument.
11155     if (N1.getValueType() != MVT::i32)
11156       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11157     if (N2.getValueType() != MVT::i32)
11158       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11159     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11160   }
11161   return SDValue();
11162 }
11163
11164 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11165   SDLoc dl(Op);
11166   MVT OpVT = Op.getSimpleValueType();
11167
11168   // If this is a 256-bit vector result, first insert into a 128-bit
11169   // vector and then insert into the 256-bit vector.
11170   if (!OpVT.is128BitVector()) {
11171     // Insert into a 128-bit vector.
11172     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11173     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11174                                  OpVT.getVectorNumElements() / SizeFactor);
11175
11176     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11177
11178     // Insert the 128-bit vector.
11179     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11180   }
11181
11182   if (OpVT == MVT::v1i64 &&
11183       Op.getOperand(0).getValueType() == MVT::i64)
11184     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11185
11186   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11187   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11188   return DAG.getBitcast(
11189       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11190 }
11191
11192 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11193 // a simple subregister reference or explicit instructions to grab
11194 // upper bits of a vector.
11195 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11196                                       SelectionDAG &DAG) {
11197   SDLoc dl(Op);
11198   SDValue In =  Op.getOperand(0);
11199   SDValue Idx = Op.getOperand(1);
11200   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11201   MVT ResVT   = Op.getSimpleValueType();
11202   MVT InVT    = In.getSimpleValueType();
11203
11204   if (Subtarget->hasFp256()) {
11205     if (ResVT.is128BitVector() &&
11206         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11207         isa<ConstantSDNode>(Idx)) {
11208       return Extract128BitVector(In, IdxVal, DAG, dl);
11209     }
11210     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11211         isa<ConstantSDNode>(Idx)) {
11212       return Extract256BitVector(In, IdxVal, DAG, dl);
11213     }
11214   }
11215   return SDValue();
11216 }
11217
11218 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11219 // simple superregister reference or explicit instructions to insert
11220 // the upper bits of a vector.
11221 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11222                                      SelectionDAG &DAG) {
11223   if (!Subtarget->hasAVX())
11224     return SDValue();
11225
11226   SDLoc dl(Op);
11227   SDValue Vec = Op.getOperand(0);
11228   SDValue SubVec = Op.getOperand(1);
11229   SDValue Idx = Op.getOperand(2);
11230
11231   if (!isa<ConstantSDNode>(Idx))
11232     return SDValue();
11233
11234   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11235   MVT OpVT = Op.getSimpleValueType();
11236   MVT SubVecVT = SubVec.getSimpleValueType();
11237
11238   // Fold two 16-byte subvector loads into one 32-byte load:
11239   // (insert_subvector (insert_subvector undef, (load addr), 0),
11240   //                   (load addr + 16), Elts/2)
11241   // --> load32 addr
11242   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11243       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11244       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
11245       !Subtarget->isUnalignedMem32Slow()) {
11246     SDValue SubVec2 = Vec.getOperand(1);
11247     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
11248       if (Idx2->getZExtValue() == 0) {
11249         SDValue Ops[] = { SubVec2, SubVec };
11250         if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11251           return Ld;
11252       }
11253     }
11254   }
11255
11256   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11257       SubVecVT.is128BitVector())
11258     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11259
11260   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11261     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11262
11263   if (OpVT.getVectorElementType() == MVT::i1) {
11264     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11265       return Op;
11266     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11267     SDValue Undef = DAG.getUNDEF(OpVT);
11268     unsigned NumElems = OpVT.getVectorNumElements();
11269     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11270
11271     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11272       // Zero upper bits of the Vec
11273       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11274       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11275
11276       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11277                                  SubVec, ZeroIdx);
11278       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11279       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11280     }
11281     if (IdxVal == 0) {
11282       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11283                                  SubVec, ZeroIdx);
11284       // Zero upper bits of the Vec2
11285       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11286       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11287       // Zero lower bits of the Vec
11288       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11289       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11290       // Merge them together
11291       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11292     }
11293   }
11294   return SDValue();
11295 }
11296
11297 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11298 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11299 // one of the above mentioned nodes. It has to be wrapped because otherwise
11300 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11301 // be used to form addressing mode. These wrapped nodes will be selected
11302 // into MOV32ri.
11303 SDValue
11304 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11305   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11306
11307   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11308   // global base reg.
11309   unsigned char OpFlag = 0;
11310   unsigned WrapperKind = X86ISD::Wrapper;
11311   CodeModel::Model M = DAG.getTarget().getCodeModel();
11312
11313   if (Subtarget->isPICStyleRIPRel() &&
11314       (M == CodeModel::Small || M == CodeModel::Kernel))
11315     WrapperKind = X86ISD::WrapperRIP;
11316   else if (Subtarget->isPICStyleGOT())
11317     OpFlag = X86II::MO_GOTOFF;
11318   else if (Subtarget->isPICStyleStubPIC())
11319     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11320
11321   auto PtrVT = getPointerTy(DAG.getDataLayout());
11322   SDValue Result = DAG.getTargetConstantPool(
11323       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11324   SDLoc DL(CP);
11325   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11326   // With PIC, the address is actually $g + Offset.
11327   if (OpFlag) {
11328     Result =
11329         DAG.getNode(ISD::ADD, DL, PtrVT,
11330                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11331   }
11332
11333   return Result;
11334 }
11335
11336 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11337   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11338
11339   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11340   // global base reg.
11341   unsigned char OpFlag = 0;
11342   unsigned WrapperKind = X86ISD::Wrapper;
11343   CodeModel::Model M = DAG.getTarget().getCodeModel();
11344
11345   if (Subtarget->isPICStyleRIPRel() &&
11346       (M == CodeModel::Small || M == CodeModel::Kernel))
11347     WrapperKind = X86ISD::WrapperRIP;
11348   else if (Subtarget->isPICStyleGOT())
11349     OpFlag = X86II::MO_GOTOFF;
11350   else if (Subtarget->isPICStyleStubPIC())
11351     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11352
11353   auto PtrVT = getPointerTy(DAG.getDataLayout());
11354   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11355   SDLoc DL(JT);
11356   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11357
11358   // With PIC, the address is actually $g + Offset.
11359   if (OpFlag)
11360     Result =
11361         DAG.getNode(ISD::ADD, DL, PtrVT,
11362                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11363
11364   return Result;
11365 }
11366
11367 SDValue
11368 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11369   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11370
11371   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11372   // global base reg.
11373   unsigned char OpFlag = 0;
11374   unsigned WrapperKind = X86ISD::Wrapper;
11375   CodeModel::Model M = DAG.getTarget().getCodeModel();
11376
11377   if (Subtarget->isPICStyleRIPRel() &&
11378       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11379     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11380       OpFlag = X86II::MO_GOTPCREL;
11381     WrapperKind = X86ISD::WrapperRIP;
11382   } else if (Subtarget->isPICStyleGOT()) {
11383     OpFlag = X86II::MO_GOT;
11384   } else if (Subtarget->isPICStyleStubPIC()) {
11385     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11386   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11387     OpFlag = X86II::MO_DARWIN_NONLAZY;
11388   }
11389
11390   auto PtrVT = getPointerTy(DAG.getDataLayout());
11391   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11392
11393   SDLoc DL(Op);
11394   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11395
11396   // With PIC, the address is actually $g + Offset.
11397   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11398       !Subtarget->is64Bit()) {
11399     Result =
11400         DAG.getNode(ISD::ADD, DL, PtrVT,
11401                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11402   }
11403
11404   // For symbols that require a load from a stub to get the address, emit the
11405   // load.
11406   if (isGlobalStubReference(OpFlag))
11407     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11408                          MachinePointerInfo::getGOT(), false, false, false, 0);
11409
11410   return Result;
11411 }
11412
11413 SDValue
11414 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11415   // Create the TargetBlockAddressAddress node.
11416   unsigned char OpFlags =
11417     Subtarget->ClassifyBlockAddressReference();
11418   CodeModel::Model M = DAG.getTarget().getCodeModel();
11419   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11420   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11421   SDLoc dl(Op);
11422   auto PtrVT = getPointerTy(DAG.getDataLayout());
11423   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11424
11425   if (Subtarget->isPICStyleRIPRel() &&
11426       (M == CodeModel::Small || M == CodeModel::Kernel))
11427     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11428   else
11429     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11430
11431   // With PIC, the address is actually $g + Offset.
11432   if (isGlobalRelativeToPICBase(OpFlags)) {
11433     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11434                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11435   }
11436
11437   return Result;
11438 }
11439
11440 SDValue
11441 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11442                                       int64_t Offset, SelectionDAG &DAG) const {
11443   // Create the TargetGlobalAddress node, folding in the constant
11444   // offset if it is legal.
11445   unsigned char OpFlags =
11446       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11447   CodeModel::Model M = DAG.getTarget().getCodeModel();
11448   auto PtrVT = getPointerTy(DAG.getDataLayout());
11449   SDValue Result;
11450   if (OpFlags == X86II::MO_NO_FLAG &&
11451       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11452     // A direct static reference to a global.
11453     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11454     Offset = 0;
11455   } else {
11456     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11457   }
11458
11459   if (Subtarget->isPICStyleRIPRel() &&
11460       (M == CodeModel::Small || M == CodeModel::Kernel))
11461     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11462   else
11463     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11464
11465   // With PIC, the address is actually $g + Offset.
11466   if (isGlobalRelativeToPICBase(OpFlags)) {
11467     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11468                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11469   }
11470
11471   // For globals that require a load from a stub to get the address, emit the
11472   // load.
11473   if (isGlobalStubReference(OpFlags))
11474     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11475                          MachinePointerInfo::getGOT(), false, false, false, 0);
11476
11477   // If there was a non-zero offset that we didn't fold, create an explicit
11478   // addition for it.
11479   if (Offset != 0)
11480     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11481                          DAG.getConstant(Offset, dl, PtrVT));
11482
11483   return Result;
11484 }
11485
11486 SDValue
11487 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11488   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11489   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11490   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11491 }
11492
11493 static SDValue
11494 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11495            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11496            unsigned char OperandFlags, bool LocalDynamic = false) {
11497   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11498   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11499   SDLoc dl(GA);
11500   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11501                                            GA->getValueType(0),
11502                                            GA->getOffset(),
11503                                            OperandFlags);
11504
11505   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11506                                            : X86ISD::TLSADDR;
11507
11508   if (InFlag) {
11509     SDValue Ops[] = { Chain,  TGA, *InFlag };
11510     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11511   } else {
11512     SDValue Ops[]  = { Chain, TGA };
11513     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11514   }
11515
11516   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11517   MFI->setAdjustsStack(true);
11518   MFI->setHasCalls(true);
11519
11520   SDValue Flag = Chain.getValue(1);
11521   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11522 }
11523
11524 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11525 static SDValue
11526 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11527                                 const EVT PtrVT) {
11528   SDValue InFlag;
11529   SDLoc dl(GA);  // ? function entry point might be better
11530   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11531                                    DAG.getNode(X86ISD::GlobalBaseReg,
11532                                                SDLoc(), PtrVT), InFlag);
11533   InFlag = Chain.getValue(1);
11534
11535   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11536 }
11537
11538 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11539 static SDValue
11540 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11541                                 const EVT PtrVT) {
11542   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11543                     X86::RAX, X86II::MO_TLSGD);
11544 }
11545
11546 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11547                                            SelectionDAG &DAG,
11548                                            const EVT PtrVT,
11549                                            bool is64Bit) {
11550   SDLoc dl(GA);
11551
11552   // Get the start address of the TLS block for this module.
11553   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11554       .getInfo<X86MachineFunctionInfo>();
11555   MFI->incNumLocalDynamicTLSAccesses();
11556
11557   SDValue Base;
11558   if (is64Bit) {
11559     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11560                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11561   } else {
11562     SDValue InFlag;
11563     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11564         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11565     InFlag = Chain.getValue(1);
11566     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11567                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11568   }
11569
11570   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11571   // of Base.
11572
11573   // Build x@dtpoff.
11574   unsigned char OperandFlags = X86II::MO_DTPOFF;
11575   unsigned WrapperKind = X86ISD::Wrapper;
11576   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11577                                            GA->getValueType(0),
11578                                            GA->getOffset(), OperandFlags);
11579   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11580
11581   // Add x@dtpoff with the base.
11582   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11583 }
11584
11585 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11586 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11587                                    const EVT PtrVT, TLSModel::Model model,
11588                                    bool is64Bit, bool isPIC) {
11589   SDLoc dl(GA);
11590
11591   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11592   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11593                                                          is64Bit ? 257 : 256));
11594
11595   SDValue ThreadPointer =
11596       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11597                   MachinePointerInfo(Ptr), false, false, false, 0);
11598
11599   unsigned char OperandFlags = 0;
11600   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11601   // initialexec.
11602   unsigned WrapperKind = X86ISD::Wrapper;
11603   if (model == TLSModel::LocalExec) {
11604     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11605   } else if (model == TLSModel::InitialExec) {
11606     if (is64Bit) {
11607       OperandFlags = X86II::MO_GOTTPOFF;
11608       WrapperKind = X86ISD::WrapperRIP;
11609     } else {
11610       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
11611     }
11612   } else {
11613     llvm_unreachable("Unexpected model");
11614   }
11615
11616   // emit "addl x@ntpoff,%eax" (local exec)
11617   // or "addl x@indntpoff,%eax" (initial exec)
11618   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
11619   SDValue TGA =
11620       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
11621                                  GA->getOffset(), OperandFlags);
11622   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11623
11624   if (model == TLSModel::InitialExec) {
11625     if (isPIC && !is64Bit) {
11626       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
11627                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11628                            Offset);
11629     }
11630
11631     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
11632                          MachinePointerInfo::getGOT(), false, false, false, 0);
11633   }
11634
11635   // The address of the thread local variable is the add of the thread
11636   // pointer with the offset of the variable.
11637   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
11638 }
11639
11640 SDValue
11641 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
11642
11643   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
11644   const GlobalValue *GV = GA->getGlobal();
11645   auto PtrVT = getPointerTy(DAG.getDataLayout());
11646
11647   if (Subtarget->isTargetELF()) {
11648     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
11649     switch (model) {
11650       case TLSModel::GeneralDynamic:
11651         if (Subtarget->is64Bit())
11652           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
11653         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
11654       case TLSModel::LocalDynamic:
11655         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
11656                                            Subtarget->is64Bit());
11657       case TLSModel::InitialExec:
11658       case TLSModel::LocalExec:
11659         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
11660                                    DAG.getTarget().getRelocationModel() ==
11661                                        Reloc::PIC_);
11662     }
11663     llvm_unreachable("Unknown TLS model.");
11664   }
11665
11666   if (Subtarget->isTargetDarwin()) {
11667     // Darwin only has one model of TLS.  Lower to that.
11668     unsigned char OpFlag = 0;
11669     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
11670                            X86ISD::WrapperRIP : X86ISD::Wrapper;
11671
11672     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11673     // global base reg.
11674     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
11675                  !Subtarget->is64Bit();
11676     if (PIC32)
11677       OpFlag = X86II::MO_TLVP_PIC_BASE;
11678     else
11679       OpFlag = X86II::MO_TLVP;
11680     SDLoc DL(Op);
11681     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
11682                                                 GA->getValueType(0),
11683                                                 GA->getOffset(), OpFlag);
11684     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11685
11686     // With PIC32, the address is actually $g + Offset.
11687     if (PIC32)
11688       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
11689                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
11690                            Offset);
11691
11692     // Lowering the machine isd will make sure everything is in the right
11693     // location.
11694     SDValue Chain = DAG.getEntryNode();
11695     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11696     SDValue Args[] = { Chain, Offset };
11697     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
11698
11699     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
11700     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11701     MFI->setAdjustsStack(true);
11702
11703     // And our return value (tls address) is in the standard call return value
11704     // location.
11705     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11706     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
11707   }
11708
11709   if (Subtarget->isTargetKnownWindowsMSVC() ||
11710       Subtarget->isTargetWindowsGNU()) {
11711     // Just use the implicit TLS architecture
11712     // Need to generate someting similar to:
11713     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11714     //                                  ; from TEB
11715     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11716     //   mov     rcx, qword [rdx+rcx*8]
11717     //   mov     eax, .tls$:tlsvar
11718     //   [rax+rcx] contains the address
11719     // Windows 64bit: gs:0x58
11720     // Windows 32bit: fs:__tls_array
11721
11722     SDLoc dl(GA);
11723     SDValue Chain = DAG.getEntryNode();
11724
11725     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11726     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11727     // use its literal value of 0x2C.
11728     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11729                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11730                                                              256)
11731                                         : Type::getInt32PtrTy(*DAG.getContext(),
11732                                                               257));
11733
11734     SDValue TlsArray = Subtarget->is64Bit()
11735                            ? DAG.getIntPtrConstant(0x58, dl)
11736                            : (Subtarget->isTargetWindowsGNU()
11737                                   ? DAG.getIntPtrConstant(0x2C, dl)
11738                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
11739
11740     SDValue ThreadPointer =
11741         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
11742                     false, false, 0);
11743
11744     SDValue res;
11745     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
11746       res = ThreadPointer;
11747     } else {
11748       // Load the _tls_index variable
11749       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
11750       if (Subtarget->is64Bit())
11751         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
11752                              MachinePointerInfo(), MVT::i32, false, false,
11753                              false, 0);
11754       else
11755         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
11756                           false, false, 0);
11757
11758       auto &DL = DAG.getDataLayout();
11759       SDValue Scale =
11760           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
11761       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
11762
11763       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
11764     }
11765
11766     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
11767                       false, 0);
11768
11769     // Get the offset of start of .tls section
11770     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11771                                              GA->getValueType(0),
11772                                              GA->getOffset(), X86II::MO_SECREL);
11773     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
11774
11775     // The address of the thread local variable is the add of the thread
11776     // pointer with the offset of the variable.
11777     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
11778   }
11779
11780   llvm_unreachable("TLS not implemented for this target.");
11781 }
11782
11783 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11784 /// and take a 2 x i32 value to shift plus a shift amount.
11785 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11786   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11787   MVT VT = Op.getSimpleValueType();
11788   unsigned VTBits = VT.getSizeInBits();
11789   SDLoc dl(Op);
11790   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11791   SDValue ShOpLo = Op.getOperand(0);
11792   SDValue ShOpHi = Op.getOperand(1);
11793   SDValue ShAmt  = Op.getOperand(2);
11794   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11795   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11796   // during isel.
11797   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11798                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
11799   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11800                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
11801                        : DAG.getConstant(0, dl, VT);
11802
11803   SDValue Tmp2, Tmp3;
11804   if (Op.getOpcode() == ISD::SHL_PARTS) {
11805     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11806     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11807   } else {
11808     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11809     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11810   }
11811
11812   // If the shift amount is larger or equal than the width of a part we can't
11813   // rely on the results of shld/shrd. Insert a test and select the appropriate
11814   // values for large shift amounts.
11815   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11816                                 DAG.getConstant(VTBits, dl, MVT::i8));
11817   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11818                              AndNode, DAG.getConstant(0, dl, MVT::i8));
11819
11820   SDValue Hi, Lo;
11821   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
11822   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11823   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11824
11825   if (Op.getOpcode() == ISD::SHL_PARTS) {
11826     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11827     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11828   } else {
11829     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11830     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11831   }
11832
11833   SDValue Ops[2] = { Lo, Hi };
11834   return DAG.getMergeValues(Ops, dl);
11835 }
11836
11837 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11838                                            SelectionDAG &DAG) const {
11839   SDValue Src = Op.getOperand(0);
11840   MVT SrcVT = Src.getSimpleValueType();
11841   MVT VT = Op.getSimpleValueType();
11842   SDLoc dl(Op);
11843
11844   if (SrcVT.isVector()) {
11845     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
11846       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
11847                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
11848                          DAG.getUNDEF(SrcVT)));
11849     }
11850     if (SrcVT.getVectorElementType() == MVT::i1) {
11851       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11852       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11853                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
11854     }
11855     return SDValue();
11856   }
11857
11858   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11859          "Unknown SINT_TO_FP to lower!");
11860
11861   // These are really Legal; return the operand so the caller accepts it as
11862   // Legal.
11863   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11864     return Op;
11865   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11866       Subtarget->is64Bit()) {
11867     return Op;
11868   }
11869
11870   unsigned Size = SrcVT.getSizeInBits()/8;
11871   MachineFunction &MF = DAG.getMachineFunction();
11872   auto PtrVT = getPointerTy(MF.getDataLayout());
11873   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11874   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
11875   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11876                                StackSlot,
11877                                MachinePointerInfo::getFixedStack(SSFI),
11878                                false, false, 0);
11879   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11880 }
11881
11882 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11883                                      SDValue StackSlot,
11884                                      SelectionDAG &DAG) const {
11885   // Build the FILD
11886   SDLoc DL(Op);
11887   SDVTList Tys;
11888   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11889   if (useSSE)
11890     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11891   else
11892     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11893
11894   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11895
11896   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11897   MachineMemOperand *MMO;
11898   if (FI) {
11899     int SSFI = FI->getIndex();
11900     MMO =
11901       DAG.getMachineFunction()
11902       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11903                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11904   } else {
11905     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11906     StackSlot = StackSlot.getOperand(1);
11907   }
11908   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11909   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11910                                            X86ISD::FILD, DL,
11911                                            Tys, Ops, SrcVT, MMO);
11912
11913   if (useSSE) {
11914     Chain = Result.getValue(1);
11915     SDValue InFlag = Result.getValue(2);
11916
11917     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11918     // shouldn't be necessary except that RFP cannot be live across
11919     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11920     MachineFunction &MF = DAG.getMachineFunction();
11921     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11922     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11923     auto PtrVT = getPointerTy(MF.getDataLayout());
11924     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
11925     Tys = DAG.getVTList(MVT::Other);
11926     SDValue Ops[] = {
11927       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11928     };
11929     MachineMemOperand *MMO =
11930       DAG.getMachineFunction()
11931       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11932                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11933
11934     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11935                                     Ops, Op.getValueType(), MMO);
11936     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11937                          MachinePointerInfo::getFixedStack(SSFI),
11938                          false, false, false, 0);
11939   }
11940
11941   return Result;
11942 }
11943
11944 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11945 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11946                                                SelectionDAG &DAG) const {
11947   // This algorithm is not obvious. Here it is what we're trying to output:
11948   /*
11949      movq       %rax,  %xmm0
11950      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11951      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11952      #ifdef __SSE3__
11953        haddpd   %xmm0, %xmm0
11954      #else
11955        pshufd   $0x4e, %xmm0, %xmm1
11956        addpd    %xmm1, %xmm0
11957      #endif
11958   */
11959
11960   SDLoc dl(Op);
11961   LLVMContext *Context = DAG.getContext();
11962
11963   // Build some magic constants.
11964   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11965   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11966   auto PtrVT = getPointerTy(DAG.getDataLayout());
11967   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
11968
11969   SmallVector<Constant*,2> CV1;
11970   CV1.push_back(
11971     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11972                                       APInt(64, 0x4330000000000000ULL))));
11973   CV1.push_back(
11974     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11975                                       APInt(64, 0x4530000000000000ULL))));
11976   Constant *C1 = ConstantVector::get(CV1);
11977   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
11978
11979   // Load the 64-bit value into an XMM register.
11980   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11981                             Op.getOperand(0));
11982   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11983                               MachinePointerInfo::getConstantPool(),
11984                               false, false, false, 16);
11985   SDValue Unpck1 =
11986       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
11987
11988   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11989                               MachinePointerInfo::getConstantPool(),
11990                               false, false, false, 16);
11991   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
11992   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11993   SDValue Result;
11994
11995   if (Subtarget->hasSSE3()) {
11996     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11997     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11998   } else {
11999     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12000     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12001                                            S2F, 0x4E, DAG);
12002     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12003                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12004   }
12005
12006   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12007                      DAG.getIntPtrConstant(0, dl));
12008 }
12009
12010 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12011 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12012                                                SelectionDAG &DAG) const {
12013   SDLoc dl(Op);
12014   // FP constant to bias correct the final result.
12015   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12016                                    MVT::f64);
12017
12018   // Load the 32-bit value into an XMM register.
12019   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12020                              Op.getOperand(0));
12021
12022   // Zero out the upper parts of the register.
12023   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12024
12025   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12026                      DAG.getBitcast(MVT::v2f64, Load),
12027                      DAG.getIntPtrConstant(0, dl));
12028
12029   // Or the load with the bias.
12030   SDValue Or = DAG.getNode(
12031       ISD::OR, dl, MVT::v2i64,
12032       DAG.getBitcast(MVT::v2i64,
12033                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12034       DAG.getBitcast(MVT::v2i64,
12035                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12036   Or =
12037       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12038                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12039
12040   // Subtract the bias.
12041   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12042
12043   // Handle final rounding.
12044   EVT DestVT = Op.getValueType();
12045
12046   if (DestVT.bitsLT(MVT::f64))
12047     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12048                        DAG.getIntPtrConstant(0, dl));
12049   if (DestVT.bitsGT(MVT::f64))
12050     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12051
12052   // Handle final rounding.
12053   return Sub;
12054 }
12055
12056 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12057                                      const X86Subtarget &Subtarget) {
12058   // The algorithm is the following:
12059   // #ifdef __SSE4_1__
12060   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12061   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12062   //                                 (uint4) 0x53000000, 0xaa);
12063   // #else
12064   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12065   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12066   // #endif
12067   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12068   //     return (float4) lo + fhi;
12069
12070   SDLoc DL(Op);
12071   SDValue V = Op->getOperand(0);
12072   EVT VecIntVT = V.getValueType();
12073   bool Is128 = VecIntVT == MVT::v4i32;
12074   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12075   // If we convert to something else than the supported type, e.g., to v4f64,
12076   // abort early.
12077   if (VecFloatVT != Op->getValueType(0))
12078     return SDValue();
12079
12080   unsigned NumElts = VecIntVT.getVectorNumElements();
12081   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12082          "Unsupported custom type");
12083   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12084
12085   // In the #idef/#else code, we have in common:
12086   // - The vector of constants:
12087   // -- 0x4b000000
12088   // -- 0x53000000
12089   // - A shift:
12090   // -- v >> 16
12091
12092   // Create the splat vector for 0x4b000000.
12093   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12094   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12095                            CstLow, CstLow, CstLow, CstLow};
12096   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12097                                   makeArrayRef(&CstLowArray[0], NumElts));
12098   // Create the splat vector for 0x53000000.
12099   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12100   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12101                             CstHigh, CstHigh, CstHigh, CstHigh};
12102   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12103                                    makeArrayRef(&CstHighArray[0], NumElts));
12104
12105   // Create the right shift.
12106   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12107   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12108                              CstShift, CstShift, CstShift, CstShift};
12109   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12110                                     makeArrayRef(&CstShiftArray[0], NumElts));
12111   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12112
12113   SDValue Low, High;
12114   if (Subtarget.hasSSE41()) {
12115     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12116     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12117     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12118     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12119     // Low will be bitcasted right away, so do not bother bitcasting back to its
12120     // original type.
12121     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12122                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12123     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12124     //                                 (uint4) 0x53000000, 0xaa);
12125     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12126     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12127     // High will be bitcasted right away, so do not bother bitcasting back to
12128     // its original type.
12129     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12130                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12131   } else {
12132     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12133     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12134                                      CstMask, CstMask, CstMask);
12135     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12136     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12137     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12138
12139     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12140     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12141   }
12142
12143   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12144   SDValue CstFAdd = DAG.getConstantFP(
12145       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12146   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12147                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12148   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12149                                    makeArrayRef(&CstFAddArray[0], NumElts));
12150
12151   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12152   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12153   SDValue FHigh =
12154       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12155   //     return (float4) lo + fhi;
12156   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12157   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12158 }
12159
12160 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12161                                                SelectionDAG &DAG) const {
12162   SDValue N0 = Op.getOperand(0);
12163   MVT SVT = N0.getSimpleValueType();
12164   SDLoc dl(Op);
12165
12166   switch (SVT.SimpleTy) {
12167   default:
12168     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12169   case MVT::v4i8:
12170   case MVT::v4i16:
12171   case MVT::v8i8:
12172   case MVT::v8i16: {
12173     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12174     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12175                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12176   }
12177   case MVT::v4i32:
12178   case MVT::v8i32:
12179     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12180   case MVT::v16i8:
12181   case MVT::v16i16:
12182     if (Subtarget->hasAVX512())
12183       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12184                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12185   }
12186   llvm_unreachable(nullptr);
12187 }
12188
12189 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12190                                            SelectionDAG &DAG) const {
12191   SDValue N0 = Op.getOperand(0);
12192   SDLoc dl(Op);
12193   auto PtrVT = getPointerTy(DAG.getDataLayout());
12194
12195   if (Op.getValueType().isVector())
12196     return lowerUINT_TO_FP_vec(Op, DAG);
12197
12198   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12199   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12200   // the optimization here.
12201   if (DAG.SignBitIsZero(N0))
12202     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12203
12204   MVT SrcVT = N0.getSimpleValueType();
12205   MVT DstVT = Op.getSimpleValueType();
12206   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12207     return LowerUINT_TO_FP_i64(Op, DAG);
12208   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12209     return LowerUINT_TO_FP_i32(Op, DAG);
12210   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12211     return SDValue();
12212
12213   // Make a 64-bit buffer, and use it to build an FILD.
12214   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12215   if (SrcVT == MVT::i32) {
12216     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12217     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12218     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12219                                   StackSlot, MachinePointerInfo(),
12220                                   false, false, 0);
12221     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12222                                   OffsetSlot, MachinePointerInfo(),
12223                                   false, false, 0);
12224     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12225     return Fild;
12226   }
12227
12228   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12229   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12230                                StackSlot, MachinePointerInfo(),
12231                                false, false, 0);
12232   // For i64 source, we need to add the appropriate power of 2 if the input
12233   // was negative.  This is the same as the optimization in
12234   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12235   // we must be careful to do the computation in x87 extended precision, not
12236   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12237   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12238   MachineMemOperand *MMO =
12239     DAG.getMachineFunction()
12240     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12241                           MachineMemOperand::MOLoad, 8, 8);
12242
12243   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12244   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12245   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12246                                          MVT::i64, MMO);
12247
12248   APInt FF(32, 0x5F800000ULL);
12249
12250   // Check whether the sign bit is set.
12251   SDValue SignSet = DAG.getSetCC(
12252       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12253       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12254
12255   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12256   SDValue FudgePtr = DAG.getConstantPool(
12257       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12258
12259   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12260   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12261   SDValue Four = DAG.getIntPtrConstant(4, dl);
12262   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12263                                Zero, Four);
12264   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12265
12266   // Load the value out, extending it from f32 to f80.
12267   // FIXME: Avoid the extend by constructing the right constant pool?
12268   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
12269                                  FudgePtr, MachinePointerInfo::getConstantPool(),
12270                                  MVT::f32, false, false, false, 4);
12271   // Extend everything to 80 bits to force it to be done on x87.
12272   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12273   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12274                      DAG.getIntPtrConstant(0, dl));
12275 }
12276
12277 std::pair<SDValue,SDValue>
12278 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12279                                     bool IsSigned, bool IsReplace) const {
12280   SDLoc DL(Op);
12281
12282   EVT DstTy = Op.getValueType();
12283   auto PtrVT = getPointerTy(DAG.getDataLayout());
12284
12285   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
12286     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12287     DstTy = MVT::i64;
12288   }
12289
12290   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12291          DstTy.getSimpleVT() >= MVT::i16 &&
12292          "Unknown FP_TO_INT to lower!");
12293
12294   // These are really Legal.
12295   if (DstTy == MVT::i32 &&
12296       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12297     return std::make_pair(SDValue(), SDValue());
12298   if (Subtarget->is64Bit() &&
12299       DstTy == MVT::i64 &&
12300       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12301     return std::make_pair(SDValue(), SDValue());
12302
12303   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
12304   // stack slot, or into the FTOL runtime function.
12305   MachineFunction &MF = DAG.getMachineFunction();
12306   unsigned MemSize = DstTy.getSizeInBits()/8;
12307   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12308   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12309
12310   unsigned Opc;
12311   if (!IsSigned && isIntegerTypeFTOL(DstTy))
12312     Opc = X86ISD::WIN_FTOL;
12313   else
12314     switch (DstTy.getSimpleVT().SimpleTy) {
12315     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12316     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12317     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12318     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12319     }
12320
12321   SDValue Chain = DAG.getEntryNode();
12322   SDValue Value = Op.getOperand(0);
12323   EVT TheVT = Op.getOperand(0).getValueType();
12324   // FIXME This causes a redundant load/store if the SSE-class value is already
12325   // in memory, such as if it is on the callstack.
12326   if (isScalarFPTypeInSSEReg(TheVT)) {
12327     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12328     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12329                          MachinePointerInfo::getFixedStack(SSFI),
12330                          false, false, 0);
12331     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12332     SDValue Ops[] = {
12333       Chain, StackSlot, DAG.getValueType(TheVT)
12334     };
12335
12336     MachineMemOperand *MMO =
12337       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12338                               MachineMemOperand::MOLoad, MemSize, MemSize);
12339     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12340     Chain = Value.getValue(1);
12341     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12342     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12343   }
12344
12345   MachineMemOperand *MMO =
12346     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
12347                             MachineMemOperand::MOStore, MemSize, MemSize);
12348
12349   if (Opc != X86ISD::WIN_FTOL) {
12350     // Build the FP_TO_INT*_IN_MEM
12351     SDValue Ops[] = { Chain, Value, StackSlot };
12352     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12353                                            Ops, DstTy, MMO);
12354     return std::make_pair(FIST, StackSlot);
12355   } else {
12356     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
12357       DAG.getVTList(MVT::Other, MVT::Glue),
12358       Chain, Value);
12359     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
12360       MVT::i32, ftol.getValue(1));
12361     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
12362       MVT::i32, eax.getValue(2));
12363     SDValue Ops[] = { eax, edx };
12364     SDValue pair = IsReplace
12365       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
12366       : DAG.getMergeValues(Ops, DL);
12367     return std::make_pair(pair, SDValue());
12368   }
12369 }
12370
12371 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12372                               const X86Subtarget *Subtarget) {
12373   MVT VT = Op->getSimpleValueType(0);
12374   SDValue In = Op->getOperand(0);
12375   MVT InVT = In.getSimpleValueType();
12376   SDLoc dl(Op);
12377
12378   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12379     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12380
12381   // Optimize vectors in AVX mode:
12382   //
12383   //   v8i16 -> v8i32
12384   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12385   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12386   //   Concat upper and lower parts.
12387   //
12388   //   v4i32 -> v4i64
12389   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12390   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12391   //   Concat upper and lower parts.
12392   //
12393
12394   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12395       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12396       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12397     return SDValue();
12398
12399   if (Subtarget->hasInt256())
12400     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12401
12402   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12403   SDValue Undef = DAG.getUNDEF(InVT);
12404   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12405   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12406   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12407
12408   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12409                              VT.getVectorNumElements()/2);
12410
12411   OpLo = DAG.getBitcast(HVT, OpLo);
12412   OpHi = DAG.getBitcast(HVT, OpHi);
12413
12414   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12415 }
12416
12417 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12418                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12419   MVT VT = Op->getSimpleValueType(0);
12420   SDValue In = Op->getOperand(0);
12421   MVT InVT = In.getSimpleValueType();
12422   SDLoc DL(Op);
12423   unsigned int NumElts = VT.getVectorNumElements();
12424   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12425     return SDValue();
12426
12427   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12428     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12429
12430   assert(InVT.getVectorElementType() == MVT::i1);
12431   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12432   SDValue One =
12433    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12434   SDValue Zero =
12435    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12436
12437   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12438   if (VT.is512BitVector())
12439     return V;
12440   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12441 }
12442
12443 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12444                                SelectionDAG &DAG) {
12445   if (Subtarget->hasFp256())
12446     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12447       return Res;
12448
12449   return SDValue();
12450 }
12451
12452 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12453                                 SelectionDAG &DAG) {
12454   SDLoc DL(Op);
12455   MVT VT = Op.getSimpleValueType();
12456   SDValue In = Op.getOperand(0);
12457   MVT SVT = In.getSimpleValueType();
12458
12459   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12460     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12461
12462   if (Subtarget->hasFp256())
12463     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12464       return Res;
12465
12466   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12467          VT.getVectorNumElements() != SVT.getVectorNumElements());
12468   return SDValue();
12469 }
12470
12471 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12472   SDLoc DL(Op);
12473   MVT VT = Op.getSimpleValueType();
12474   SDValue In = Op.getOperand(0);
12475   MVT InVT = In.getSimpleValueType();
12476
12477   if (VT == MVT::i1) {
12478     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12479            "Invalid scalar TRUNCATE operation");
12480     if (InVT.getSizeInBits() >= 32)
12481       return SDValue();
12482     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12483     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12484   }
12485   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12486          "Invalid TRUNCATE operation");
12487
12488   // move vector to mask - truncate solution for SKX
12489   if (VT.getVectorElementType() == MVT::i1) {
12490     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
12491         Subtarget->hasBWI())
12492       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12493     if ((InVT.is256BitVector() || InVT.is128BitVector())
12494         && InVT.getScalarSizeInBits() <= 16 &&
12495         Subtarget->hasBWI() && Subtarget->hasVLX())
12496       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
12497     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
12498         Subtarget->hasDQI())
12499       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
12500     if ((InVT.is256BitVector() || InVT.is128BitVector())
12501         && InVT.getScalarSizeInBits() >= 32 &&
12502         Subtarget->hasDQI() && Subtarget->hasVLX())
12503       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
12504   }
12505
12506   if (VT.getVectorElementType() == MVT::i1) {
12507     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
12508     unsigned NumElts = InVT.getVectorNumElements();
12509     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
12510     if (InVT.getSizeInBits() < 512) {
12511       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
12512       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
12513       InVT = ExtVT;
12514     }
12515
12516     SDValue OneV =
12517      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
12518     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
12519     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
12520   }
12521
12522   // vpmovqb/w/d, vpmovdb/w, vpmovwb
12523   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
12524       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
12525     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
12526
12527   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
12528     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
12529     if (Subtarget->hasInt256()) {
12530       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
12531       In = DAG.getBitcast(MVT::v8i32, In);
12532       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
12533                                 ShufMask);
12534       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
12535                          DAG.getIntPtrConstant(0, DL));
12536     }
12537
12538     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12539                                DAG.getIntPtrConstant(0, DL));
12540     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12541                                DAG.getIntPtrConstant(2, DL));
12542     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12543     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12544     static const int ShufMask[] = {0, 2, 4, 6};
12545     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
12546   }
12547
12548   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
12549     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
12550     if (Subtarget->hasInt256()) {
12551       In = DAG.getBitcast(MVT::v32i8, In);
12552
12553       SmallVector<SDValue,32> pshufbMask;
12554       for (unsigned i = 0; i < 2; ++i) {
12555         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
12556         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
12557         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
12558         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
12559         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
12560         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
12561         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
12562         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
12563         for (unsigned j = 0; j < 8; ++j)
12564           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
12565       }
12566       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
12567       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
12568       In = DAG.getBitcast(MVT::v4i64, In);
12569
12570       static const int ShufMask[] = {0,  2,  -1,  -1};
12571       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
12572                                 &ShufMask[0]);
12573       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
12574                        DAG.getIntPtrConstant(0, DL));
12575       return DAG.getBitcast(VT, In);
12576     }
12577
12578     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12579                                DAG.getIntPtrConstant(0, DL));
12580
12581     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
12582                                DAG.getIntPtrConstant(4, DL));
12583
12584     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
12585     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
12586
12587     // The PSHUFB mask:
12588     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
12589                                    -1, -1, -1, -1, -1, -1, -1, -1};
12590
12591     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
12592     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
12593     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
12594
12595     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
12596     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
12597
12598     // The MOVLHPS Mask:
12599     static const int ShufMask2[] = {0, 1, 4, 5};
12600     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
12601     return DAG.getBitcast(MVT::v8i16, res);
12602   }
12603
12604   // Handle truncation of V256 to V128 using shuffles.
12605   if (!VT.is128BitVector() || !InVT.is256BitVector())
12606     return SDValue();
12607
12608   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
12609
12610   unsigned NumElems = VT.getVectorNumElements();
12611   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
12612
12613   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
12614   // Prepare truncation shuffle mask
12615   for (unsigned i = 0; i != NumElems; ++i)
12616     MaskVec[i] = i * 2;
12617   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
12618                                    DAG.getUNDEF(NVT), &MaskVec[0]);
12619   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
12620                      DAG.getIntPtrConstant(0, DL));
12621 }
12622
12623 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
12624                                            SelectionDAG &DAG) const {
12625   assert(!Op.getSimpleValueType().isVector());
12626
12627   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12628     /*IsSigned=*/ true, /*IsReplace=*/ false);
12629   SDValue FIST = Vals.first, StackSlot = Vals.second;
12630   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
12631   if (!FIST.getNode()) return Op;
12632
12633   if (StackSlot.getNode())
12634     // Load the result.
12635     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12636                        FIST, StackSlot, MachinePointerInfo(),
12637                        false, false, false, 0);
12638
12639   // The node is the result.
12640   return FIST;
12641 }
12642
12643 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
12644                                            SelectionDAG &DAG) const {
12645   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
12646     /*IsSigned=*/ false, /*IsReplace=*/ false);
12647   SDValue FIST = Vals.first, StackSlot = Vals.second;
12648   assert(FIST.getNode() && "Unexpected failure");
12649
12650   if (StackSlot.getNode())
12651     // Load the result.
12652     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
12653                        FIST, StackSlot, MachinePointerInfo(),
12654                        false, false, false, 0);
12655
12656   // The node is the result.
12657   return FIST;
12658 }
12659
12660 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
12661   SDLoc DL(Op);
12662   MVT VT = Op.getSimpleValueType();
12663   SDValue In = Op.getOperand(0);
12664   MVT SVT = In.getSimpleValueType();
12665
12666   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
12667
12668   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
12669                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
12670                                  In, DAG.getUNDEF(SVT)));
12671 }
12672
12673 /// The only differences between FABS and FNEG are the mask and the logic op.
12674 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
12675 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
12676   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
12677          "Wrong opcode for lowering FABS or FNEG.");
12678
12679   bool IsFABS = (Op.getOpcode() == ISD::FABS);
12680
12681   // If this is a FABS and it has an FNEG user, bail out to fold the combination
12682   // into an FNABS. We'll lower the FABS after that if it is still in use.
12683   if (IsFABS)
12684     for (SDNode *User : Op->uses())
12685       if (User->getOpcode() == ISD::FNEG)
12686         return Op;
12687
12688   SDLoc dl(Op);
12689   MVT VT = Op.getSimpleValueType();
12690
12691   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
12692   // decide if we should generate a 16-byte constant mask when we only need 4 or
12693   // 8 bytes for the scalar case.
12694
12695   MVT LogicVT;
12696   MVT EltVT;
12697   unsigned NumElts;
12698
12699   if (VT.isVector()) {
12700     LogicVT = VT;
12701     EltVT = VT.getVectorElementType();
12702     NumElts = VT.getVectorNumElements();
12703   } else {
12704     // There are no scalar bitwise logical SSE/AVX instructions, so we
12705     // generate a 16-byte vector constant and logic op even for the scalar case.
12706     // Using a 16-byte mask allows folding the load of the mask with
12707     // the logic op, so it can save (~4 bytes) on code size.
12708     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
12709     EltVT = VT;
12710     NumElts = (VT == MVT::f64) ? 2 : 4;
12711   }
12712
12713   unsigned EltBits = EltVT.getSizeInBits();
12714   LLVMContext *Context = DAG.getContext();
12715   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
12716   APInt MaskElt =
12717     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
12718   Constant *C = ConstantInt::get(*Context, MaskElt);
12719   C = ConstantVector::getSplat(NumElts, C);
12720   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12721   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
12722   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
12723   SDValue Mask = DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
12724                              MachinePointerInfo::getConstantPool(),
12725                              false, false, false, Alignment);
12726
12727   SDValue Op0 = Op.getOperand(0);
12728   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
12729   unsigned LogicOp =
12730     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12731   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12732
12733   if (VT.isVector())
12734     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
12735
12736   // For the scalar case extend to a 128-bit vector, perform the logic op,
12737   // and extract the scalar result back out.
12738   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
12739   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
12740   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
12741                      DAG.getIntPtrConstant(0, dl));
12742 }
12743
12744 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12745   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12746   LLVMContext *Context = DAG.getContext();
12747   SDValue Op0 = Op.getOperand(0);
12748   SDValue Op1 = Op.getOperand(1);
12749   SDLoc dl(Op);
12750   MVT VT = Op.getSimpleValueType();
12751   MVT SrcVT = Op1.getSimpleValueType();
12752
12753   // If second operand is smaller, extend it first.
12754   if (SrcVT.bitsLT(VT)) {
12755     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12756     SrcVT = VT;
12757   }
12758   // And if it is bigger, shrink it first.
12759   if (SrcVT.bitsGT(VT)) {
12760     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
12761     SrcVT = VT;
12762   }
12763
12764   // At this point the operands and the result should have the same
12765   // type, and that won't be f80 since that is not custom lowered.
12766
12767   const fltSemantics &Sem =
12768       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12769   const unsigned SizeInBits = VT.getSizeInBits();
12770
12771   SmallVector<Constant *, 4> CV(
12772       VT == MVT::f64 ? 2 : 4,
12773       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12774
12775   // First, clear all bits but the sign bit from the second operand (sign).
12776   CV[0] = ConstantFP::get(*Context,
12777                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12778   Constant *C = ConstantVector::get(CV);
12779   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
12780   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
12781
12782   // Perform all logic operations as 16-byte vectors because there are no
12783   // scalar FP logic instructions in SSE. This allows load folding of the
12784   // constants into the logic instructions.
12785   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
12786   SDValue Mask1 = DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
12787                               MachinePointerInfo::getConstantPool(),
12788                               false, false, false, 16);
12789   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
12790   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
12791
12792   // Next, clear the sign bit from the first operand (magnitude).
12793   // If it's a constant, we can clear it here.
12794   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12795     APFloat APF = Op0CN->getValueAPF();
12796     // If the magnitude is a positive zero, the sign bit alone is enough.
12797     if (APF.isPosZero())
12798       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
12799                          DAG.getIntPtrConstant(0, dl));
12800     APF.clearSign();
12801     CV[0] = ConstantFP::get(*Context, APF);
12802   } else {
12803     CV[0] = ConstantFP::get(
12804         *Context,
12805         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12806   }
12807   C = ConstantVector::get(CV);
12808   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
12809   SDValue Val = DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
12810                             MachinePointerInfo::getConstantPool(),
12811                             false, false, false, 16);
12812   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12813   if (!isa<ConstantFPSDNode>(Op0)) {
12814     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
12815     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
12816   }
12817   // OR the magnitude value with the sign bit.
12818   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
12819   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
12820                      DAG.getIntPtrConstant(0, dl));
12821 }
12822
12823 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12824   SDValue N0 = Op.getOperand(0);
12825   SDLoc dl(Op);
12826   MVT VT = Op.getSimpleValueType();
12827
12828   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12829   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12830                                   DAG.getConstant(1, dl, VT));
12831   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
12832 }
12833
12834 // Check whether an OR'd tree is PTEST-able.
12835 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12836                                       SelectionDAG &DAG) {
12837   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12838
12839   if (!Subtarget->hasSSE41())
12840     return SDValue();
12841
12842   if (!Op->hasOneUse())
12843     return SDValue();
12844
12845   SDNode *N = Op.getNode();
12846   SDLoc DL(N);
12847
12848   SmallVector<SDValue, 8> Opnds;
12849   DenseMap<SDValue, unsigned> VecInMap;
12850   SmallVector<SDValue, 8> VecIns;
12851   EVT VT = MVT::Other;
12852
12853   // Recognize a special case where a vector is casted into wide integer to
12854   // test all 0s.
12855   Opnds.push_back(N->getOperand(0));
12856   Opnds.push_back(N->getOperand(1));
12857
12858   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12859     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12860     // BFS traverse all OR'd operands.
12861     if (I->getOpcode() == ISD::OR) {
12862       Opnds.push_back(I->getOperand(0));
12863       Opnds.push_back(I->getOperand(1));
12864       // Re-evaluate the number of nodes to be traversed.
12865       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12866       continue;
12867     }
12868
12869     // Quit if a non-EXTRACT_VECTOR_ELT
12870     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12871       return SDValue();
12872
12873     // Quit if without a constant index.
12874     SDValue Idx = I->getOperand(1);
12875     if (!isa<ConstantSDNode>(Idx))
12876       return SDValue();
12877
12878     SDValue ExtractedFromVec = I->getOperand(0);
12879     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12880     if (M == VecInMap.end()) {
12881       VT = ExtractedFromVec.getValueType();
12882       // Quit if not 128/256-bit vector.
12883       if (!VT.is128BitVector() && !VT.is256BitVector())
12884         return SDValue();
12885       // Quit if not the same type.
12886       if (VecInMap.begin() != VecInMap.end() &&
12887           VT != VecInMap.begin()->first.getValueType())
12888         return SDValue();
12889       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12890       VecIns.push_back(ExtractedFromVec);
12891     }
12892     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12893   }
12894
12895   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12896          "Not extracted from 128-/256-bit vector.");
12897
12898   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12899
12900   for (DenseMap<SDValue, unsigned>::const_iterator
12901         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12902     // Quit if not all elements are used.
12903     if (I->second != FullMask)
12904       return SDValue();
12905   }
12906
12907   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12908
12909   // Cast all vectors into TestVT for PTEST.
12910   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12911     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
12912
12913   // If more than one full vectors are evaluated, OR them first before PTEST.
12914   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12915     // Each iteration will OR 2 nodes and append the result until there is only
12916     // 1 node left, i.e. the final OR'd value of all vectors.
12917     SDValue LHS = VecIns[Slot];
12918     SDValue RHS = VecIns[Slot + 1];
12919     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12920   }
12921
12922   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12923                      VecIns.back(), VecIns.back());
12924 }
12925
12926 /// \brief return true if \c Op has a use that doesn't just read flags.
12927 static bool hasNonFlagsUse(SDValue Op) {
12928   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12929        ++UI) {
12930     SDNode *User = *UI;
12931     unsigned UOpNo = UI.getOperandNo();
12932     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12933       // Look pass truncate.
12934       UOpNo = User->use_begin().getOperandNo();
12935       User = *User->use_begin();
12936     }
12937
12938     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12939         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12940       return true;
12941   }
12942   return false;
12943 }
12944
12945 /// Emit nodes that will be selected as "test Op0,Op0", or something
12946 /// equivalent.
12947 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12948                                     SelectionDAG &DAG) const {
12949   if (Op.getValueType() == MVT::i1) {
12950     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12951     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12952                        DAG.getConstant(0, dl, MVT::i8));
12953   }
12954   // CF and OF aren't always set the way we want. Determine which
12955   // of these we need.
12956   bool NeedCF = false;
12957   bool NeedOF = false;
12958   switch (X86CC) {
12959   default: break;
12960   case X86::COND_A: case X86::COND_AE:
12961   case X86::COND_B: case X86::COND_BE:
12962     NeedCF = true;
12963     break;
12964   case X86::COND_G: case X86::COND_GE:
12965   case X86::COND_L: case X86::COND_LE:
12966   case X86::COND_O: case X86::COND_NO: {
12967     // Check if we really need to set the
12968     // Overflow flag. If NoSignedWrap is present
12969     // that is not actually needed.
12970     switch (Op->getOpcode()) {
12971     case ISD::ADD:
12972     case ISD::SUB:
12973     case ISD::MUL:
12974     case ISD::SHL: {
12975       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
12976       if (BinNode->Flags.hasNoSignedWrap())
12977         break;
12978     }
12979     default:
12980       NeedOF = true;
12981       break;
12982     }
12983     break;
12984   }
12985   }
12986   // See if we can use the EFLAGS value from the operand instead of
12987   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12988   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12989   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12990     // Emit a CMP with 0, which is the TEST pattern.
12991     //if (Op.getValueType() == MVT::i1)
12992     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12993     //                     DAG.getConstant(0, MVT::i1));
12994     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12995                        DAG.getConstant(0, dl, Op.getValueType()));
12996   }
12997   unsigned Opcode = 0;
12998   unsigned NumOperands = 0;
12999
13000   // Truncate operations may prevent the merge of the SETCC instruction
13001   // and the arithmetic instruction before it. Attempt to truncate the operands
13002   // of the arithmetic instruction and use a reduced bit-width instruction.
13003   bool NeedTruncation = false;
13004   SDValue ArithOp = Op;
13005   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13006     SDValue Arith = Op->getOperand(0);
13007     // Both the trunc and the arithmetic op need to have one user each.
13008     if (Arith->hasOneUse())
13009       switch (Arith.getOpcode()) {
13010         default: break;
13011         case ISD::ADD:
13012         case ISD::SUB:
13013         case ISD::AND:
13014         case ISD::OR:
13015         case ISD::XOR: {
13016           NeedTruncation = true;
13017           ArithOp = Arith;
13018         }
13019       }
13020   }
13021
13022   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13023   // which may be the result of a CAST.  We use the variable 'Op', which is the
13024   // non-casted variable when we check for possible users.
13025   switch (ArithOp.getOpcode()) {
13026   case ISD::ADD:
13027     // Due to an isel shortcoming, be conservative if this add is likely to be
13028     // selected as part of a load-modify-store instruction. When the root node
13029     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13030     // uses of other nodes in the match, such as the ADD in this case. This
13031     // leads to the ADD being left around and reselected, with the result being
13032     // two adds in the output.  Alas, even if none our users are stores, that
13033     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13034     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13035     // climbing the DAG back to the root, and it doesn't seem to be worth the
13036     // effort.
13037     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13038          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13039       if (UI->getOpcode() != ISD::CopyToReg &&
13040           UI->getOpcode() != ISD::SETCC &&
13041           UI->getOpcode() != ISD::STORE)
13042         goto default_case;
13043
13044     if (ConstantSDNode *C =
13045         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13046       // An add of one will be selected as an INC.
13047       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13048         Opcode = X86ISD::INC;
13049         NumOperands = 1;
13050         break;
13051       }
13052
13053       // An add of negative one (subtract of one) will be selected as a DEC.
13054       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13055         Opcode = X86ISD::DEC;
13056         NumOperands = 1;
13057         break;
13058       }
13059     }
13060
13061     // Otherwise use a regular EFLAGS-setting add.
13062     Opcode = X86ISD::ADD;
13063     NumOperands = 2;
13064     break;
13065   case ISD::SHL:
13066   case ISD::SRL:
13067     // If we have a constant logical shift that's only used in a comparison
13068     // against zero turn it into an equivalent AND. This allows turning it into
13069     // a TEST instruction later.
13070     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13071         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13072       EVT VT = Op.getValueType();
13073       unsigned BitWidth = VT.getSizeInBits();
13074       unsigned ShAmt = Op->getConstantOperandVal(1);
13075       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13076         break;
13077       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13078                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13079                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13080       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13081         break;
13082       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13083                                 DAG.getConstant(Mask, dl, VT));
13084       DAG.ReplaceAllUsesWith(Op, New);
13085       Op = New;
13086     }
13087     break;
13088
13089   case ISD::AND:
13090     // If the primary and result isn't used, don't bother using X86ISD::AND,
13091     // because a TEST instruction will be better.
13092     if (!hasNonFlagsUse(Op))
13093       break;
13094     // FALL THROUGH
13095   case ISD::SUB:
13096   case ISD::OR:
13097   case ISD::XOR:
13098     // Due to the ISEL shortcoming noted above, be conservative if this op is
13099     // likely to be selected as part of a load-modify-store instruction.
13100     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13101            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13102       if (UI->getOpcode() == ISD::STORE)
13103         goto default_case;
13104
13105     // Otherwise use a regular EFLAGS-setting instruction.
13106     switch (ArithOp.getOpcode()) {
13107     default: llvm_unreachable("unexpected operator!");
13108     case ISD::SUB: Opcode = X86ISD::SUB; break;
13109     case ISD::XOR: Opcode = X86ISD::XOR; break;
13110     case ISD::AND: Opcode = X86ISD::AND; break;
13111     case ISD::OR: {
13112       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13113         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13114         if (EFLAGS.getNode())
13115           return EFLAGS;
13116       }
13117       Opcode = X86ISD::OR;
13118       break;
13119     }
13120     }
13121
13122     NumOperands = 2;
13123     break;
13124   case X86ISD::ADD:
13125   case X86ISD::SUB:
13126   case X86ISD::INC:
13127   case X86ISD::DEC:
13128   case X86ISD::OR:
13129   case X86ISD::XOR:
13130   case X86ISD::AND:
13131     return SDValue(Op.getNode(), 1);
13132   default:
13133   default_case:
13134     break;
13135   }
13136
13137   // If we found that truncation is beneficial, perform the truncation and
13138   // update 'Op'.
13139   if (NeedTruncation) {
13140     EVT VT = Op.getValueType();
13141     SDValue WideVal = Op->getOperand(0);
13142     EVT WideVT = WideVal.getValueType();
13143     unsigned ConvertedOp = 0;
13144     // Use a target machine opcode to prevent further DAGCombine
13145     // optimizations that may separate the arithmetic operations
13146     // from the setcc node.
13147     switch (WideVal.getOpcode()) {
13148       default: break;
13149       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13150       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13151       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13152       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13153       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13154     }
13155
13156     if (ConvertedOp) {
13157       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13158       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13159         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13160         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13161         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13162       }
13163     }
13164   }
13165
13166   if (Opcode == 0)
13167     // Emit a CMP with 0, which is the TEST pattern.
13168     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13169                        DAG.getConstant(0, dl, Op.getValueType()));
13170
13171   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13172   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13173
13174   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13175   DAG.ReplaceAllUsesWith(Op, New);
13176   return SDValue(New.getNode(), 1);
13177 }
13178
13179 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13180 /// equivalent.
13181 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13182                                    SDLoc dl, SelectionDAG &DAG) const {
13183   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13184     if (C->getAPIntValue() == 0)
13185       return EmitTest(Op0, X86CC, dl, DAG);
13186
13187      if (Op0.getValueType() == MVT::i1)
13188        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13189   }
13190
13191   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13192        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13193     // Do the comparison at i32 if it's smaller, besides the Atom case.
13194     // This avoids subregister aliasing issues. Keep the smaller reference
13195     // if we're optimizing for size, however, as that'll allow better folding
13196     // of memory operations.
13197     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13198         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
13199             Attribute::MinSize) &&
13200         !Subtarget->isAtom()) {
13201       unsigned ExtendOp =
13202           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13203       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13204       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13205     }
13206     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13207     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13208     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13209                               Op0, Op1);
13210     return SDValue(Sub.getNode(), 1);
13211   }
13212   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13213 }
13214
13215 /// Convert a comparison if required by the subtarget.
13216 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13217                                                  SelectionDAG &DAG) const {
13218   // If the subtarget does not support the FUCOMI instruction, floating-point
13219   // comparisons have to be converted.
13220   if (Subtarget->hasCMov() ||
13221       Cmp.getOpcode() != X86ISD::CMP ||
13222       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13223       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13224     return Cmp;
13225
13226   // The instruction selector will select an FUCOM instruction instead of
13227   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13228   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13229   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13230   SDLoc dl(Cmp);
13231   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13232   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13233   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13234                             DAG.getConstant(8, dl, MVT::i8));
13235   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13236   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13237 }
13238
13239 /// The minimum architected relative accuracy is 2^-12. We need one
13240 /// Newton-Raphson step to have a good float result (24 bits of precision).
13241 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13242                                             DAGCombinerInfo &DCI,
13243                                             unsigned &RefinementSteps,
13244                                             bool &UseOneConstNR) const {
13245   EVT VT = Op.getValueType();
13246   const char *RecipOp;
13247
13248   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13249   // TODO: Add support for AVX512 (v16f32).
13250   // It is likely not profitable to do this for f64 because a double-precision
13251   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13252   // instructions: convert to single, rsqrtss, convert back to double, refine
13253   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13254   // along with FMA, this could be a throughput win.
13255   if (VT == MVT::f32 && Subtarget->hasSSE1())
13256     RecipOp = "sqrtf";
13257   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13258            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13259     RecipOp = "vec-sqrtf";
13260   else
13261     return SDValue();
13262
13263   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13264   if (!Recips.isEnabled(RecipOp))
13265     return SDValue();
13266
13267   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13268   UseOneConstNR = false;
13269   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13270 }
13271
13272 /// The minimum architected relative accuracy is 2^-12. We need one
13273 /// Newton-Raphson step to have a good float result (24 bits of precision).
13274 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13275                                             DAGCombinerInfo &DCI,
13276                                             unsigned &RefinementSteps) const {
13277   EVT VT = Op.getValueType();
13278   const char *RecipOp;
13279
13280   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13281   // TODO: Add support for AVX512 (v16f32).
13282   // It is likely not profitable to do this for f64 because a double-precision
13283   // reciprocal estimate with refinement on x86 prior to FMA requires
13284   // 15 instructions: convert to single, rcpss, convert back to double, refine
13285   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13286   // along with FMA, this could be a throughput win.
13287   if (VT == MVT::f32 && Subtarget->hasSSE1())
13288     RecipOp = "divf";
13289   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13290            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13291     RecipOp = "vec-divf";
13292   else
13293     return SDValue();
13294
13295   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13296   if (!Recips.isEnabled(RecipOp))
13297     return SDValue();
13298
13299   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13300   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13301 }
13302
13303 /// If we have at least two divisions that use the same divisor, convert to
13304 /// multplication by a reciprocal. This may need to be adjusted for a given
13305 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13306 /// This is because we still need one division to calculate the reciprocal and
13307 /// then we need two multiplies by that reciprocal as replacements for the
13308 /// original divisions.
13309 bool X86TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
13310   return NumUsers > 1;
13311 }
13312
13313 static bool isAllOnes(SDValue V) {
13314   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13315   return C && C->isAllOnesValue();
13316 }
13317
13318 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13319 /// if it's possible.
13320 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13321                                      SDLoc dl, SelectionDAG &DAG) const {
13322   SDValue Op0 = And.getOperand(0);
13323   SDValue Op1 = And.getOperand(1);
13324   if (Op0.getOpcode() == ISD::TRUNCATE)
13325     Op0 = Op0.getOperand(0);
13326   if (Op1.getOpcode() == ISD::TRUNCATE)
13327     Op1 = Op1.getOperand(0);
13328
13329   SDValue LHS, RHS;
13330   if (Op1.getOpcode() == ISD::SHL)
13331     std::swap(Op0, Op1);
13332   if (Op0.getOpcode() == ISD::SHL) {
13333     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13334       if (And00C->getZExtValue() == 1) {
13335         // If we looked past a truncate, check that it's only truncating away
13336         // known zeros.
13337         unsigned BitWidth = Op0.getValueSizeInBits();
13338         unsigned AndBitWidth = And.getValueSizeInBits();
13339         if (BitWidth > AndBitWidth) {
13340           APInt Zeros, Ones;
13341           DAG.computeKnownBits(Op0, Zeros, Ones);
13342           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13343             return SDValue();
13344         }
13345         LHS = Op1;
13346         RHS = Op0.getOperand(1);
13347       }
13348   } else if (Op1.getOpcode() == ISD::Constant) {
13349     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13350     uint64_t AndRHSVal = AndRHS->getZExtValue();
13351     SDValue AndLHS = Op0;
13352
13353     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13354       LHS = AndLHS.getOperand(0);
13355       RHS = AndLHS.getOperand(1);
13356     }
13357
13358     // Use BT if the immediate can't be encoded in a TEST instruction.
13359     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13360       LHS = AndLHS;
13361       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13362     }
13363   }
13364
13365   if (LHS.getNode()) {
13366     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13367     // instruction.  Since the shift amount is in-range-or-undefined, we know
13368     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13369     // the encoding for the i16 version is larger than the i32 version.
13370     // Also promote i16 to i32 for performance / code size reason.
13371     if (LHS.getValueType() == MVT::i8 ||
13372         LHS.getValueType() == MVT::i16)
13373       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13374
13375     // If the operand types disagree, extend the shift amount to match.  Since
13376     // BT ignores high bits (like shifts) we can use anyextend.
13377     if (LHS.getValueType() != RHS.getValueType())
13378       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13379
13380     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13381     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13382     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13383                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13384   }
13385
13386   return SDValue();
13387 }
13388
13389 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13390 /// mask CMPs.
13391 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13392                               SDValue &Op1) {
13393   unsigned SSECC;
13394   bool Swap = false;
13395
13396   // SSE Condition code mapping:
13397   //  0 - EQ
13398   //  1 - LT
13399   //  2 - LE
13400   //  3 - UNORD
13401   //  4 - NEQ
13402   //  5 - NLT
13403   //  6 - NLE
13404   //  7 - ORD
13405   switch (SetCCOpcode) {
13406   default: llvm_unreachable("Unexpected SETCC condition");
13407   case ISD::SETOEQ:
13408   case ISD::SETEQ:  SSECC = 0; break;
13409   case ISD::SETOGT:
13410   case ISD::SETGT:  Swap = true; // Fallthrough
13411   case ISD::SETLT:
13412   case ISD::SETOLT: SSECC = 1; break;
13413   case ISD::SETOGE:
13414   case ISD::SETGE:  Swap = true; // Fallthrough
13415   case ISD::SETLE:
13416   case ISD::SETOLE: SSECC = 2; break;
13417   case ISD::SETUO:  SSECC = 3; break;
13418   case ISD::SETUNE:
13419   case ISD::SETNE:  SSECC = 4; break;
13420   case ISD::SETULE: Swap = true; // Fallthrough
13421   case ISD::SETUGE: SSECC = 5; break;
13422   case ISD::SETULT: Swap = true; // Fallthrough
13423   case ISD::SETUGT: SSECC = 6; break;
13424   case ISD::SETO:   SSECC = 7; break;
13425   case ISD::SETUEQ:
13426   case ISD::SETONE: SSECC = 8; break;
13427   }
13428   if (Swap)
13429     std::swap(Op0, Op1);
13430
13431   return SSECC;
13432 }
13433
13434 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13435 // ones, and then concatenate the result back.
13436 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13437   MVT VT = Op.getSimpleValueType();
13438
13439   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13440          "Unsupported value type for operation");
13441
13442   unsigned NumElems = VT.getVectorNumElements();
13443   SDLoc dl(Op);
13444   SDValue CC = Op.getOperand(2);
13445
13446   // Extract the LHS vectors
13447   SDValue LHS = Op.getOperand(0);
13448   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13449   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13450
13451   // Extract the RHS vectors
13452   SDValue RHS = Op.getOperand(1);
13453   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13454   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13455
13456   // Issue the operation on the smaller types and concatenate the result back
13457   MVT EltVT = VT.getVectorElementType();
13458   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13459   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13460                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13461                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13462 }
13463
13464 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13465   SDValue Op0 = Op.getOperand(0);
13466   SDValue Op1 = Op.getOperand(1);
13467   SDValue CC = Op.getOperand(2);
13468   MVT VT = Op.getSimpleValueType();
13469   SDLoc dl(Op);
13470
13471   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13472          "Unexpected type for boolean compare operation");
13473   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13474   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13475                                DAG.getConstant(-1, dl, VT));
13476   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13477                                DAG.getConstant(-1, dl, VT));
13478   switch (SetCCOpcode) {
13479   default: llvm_unreachable("Unexpected SETCC condition");
13480   case ISD::SETEQ:
13481     // (x == y) -> ~(x ^ y)
13482     return DAG.getNode(ISD::XOR, dl, VT,
13483                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13484                        DAG.getConstant(-1, dl, VT));
13485   case ISD::SETNE:
13486     // (x != y) -> (x ^ y)
13487     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
13488   case ISD::SETUGT:
13489   case ISD::SETGT:
13490     // (x > y) -> (x & ~y)
13491     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
13492   case ISD::SETULT:
13493   case ISD::SETLT:
13494     // (x < y) -> (~x & y)
13495     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
13496   case ISD::SETULE:
13497   case ISD::SETLE:
13498     // (x <= y) -> (~x | y)
13499     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
13500   case ISD::SETUGE:
13501   case ISD::SETGE:
13502     // (x >=y) -> (x | ~y)
13503     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
13504   }
13505 }
13506
13507 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
13508                                      const X86Subtarget *Subtarget) {
13509   SDValue Op0 = Op.getOperand(0);
13510   SDValue Op1 = Op.getOperand(1);
13511   SDValue CC = Op.getOperand(2);
13512   MVT VT = Op.getSimpleValueType();
13513   SDLoc dl(Op);
13514
13515   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
13516          Op.getValueType().getScalarType() == MVT::i1 &&
13517          "Cannot set masked compare for this operation");
13518
13519   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13520   unsigned  Opc = 0;
13521   bool Unsigned = false;
13522   bool Swap = false;
13523   unsigned SSECC;
13524   switch (SetCCOpcode) {
13525   default: llvm_unreachable("Unexpected SETCC condition");
13526   case ISD::SETNE:  SSECC = 4; break;
13527   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
13528   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
13529   case ISD::SETLT:  Swap = true; //fall-through
13530   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
13531   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
13532   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
13533   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
13534   case ISD::SETULE: Unsigned = true; //fall-through
13535   case ISD::SETLE:  SSECC = 2; break;
13536   }
13537
13538   if (Swap)
13539     std::swap(Op0, Op1);
13540   if (Opc)
13541     return DAG.getNode(Opc, dl, VT, Op0, Op1);
13542   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
13543   return DAG.getNode(Opc, dl, VT, Op0, Op1,
13544                      DAG.getConstant(SSECC, dl, MVT::i8));
13545 }
13546
13547 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
13548 /// operand \p Op1.  If non-trivial (for example because it's not constant)
13549 /// return an empty value.
13550 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
13551 {
13552   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
13553   if (!BV)
13554     return SDValue();
13555
13556   MVT VT = Op1.getSimpleValueType();
13557   MVT EVT = VT.getVectorElementType();
13558   unsigned n = VT.getVectorNumElements();
13559   SmallVector<SDValue, 8> ULTOp1;
13560
13561   for (unsigned i = 0; i < n; ++i) {
13562     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
13563     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
13564       return SDValue();
13565
13566     // Avoid underflow.
13567     APInt Val = Elt->getAPIntValue();
13568     if (Val == 0)
13569       return SDValue();
13570
13571     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
13572   }
13573
13574   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
13575 }
13576
13577 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
13578                            SelectionDAG &DAG) {
13579   SDValue Op0 = Op.getOperand(0);
13580   SDValue Op1 = Op.getOperand(1);
13581   SDValue CC = Op.getOperand(2);
13582   MVT VT = Op.getSimpleValueType();
13583   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13584   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
13585   SDLoc dl(Op);
13586
13587   if (isFP) {
13588 #ifndef NDEBUG
13589     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
13590     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
13591 #endif
13592
13593     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
13594     unsigned Opc = X86ISD::CMPP;
13595     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
13596       assert(VT.getVectorNumElements() <= 16);
13597       Opc = X86ISD::CMPM;
13598     }
13599     // In the two special cases we can't handle, emit two comparisons.
13600     if (SSECC == 8) {
13601       unsigned CC0, CC1;
13602       unsigned CombineOpc;
13603       if (SetCCOpcode == ISD::SETUEQ) {
13604         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
13605       } else {
13606         assert(SetCCOpcode == ISD::SETONE);
13607         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
13608       }
13609
13610       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13611                                  DAG.getConstant(CC0, dl, MVT::i8));
13612       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
13613                                  DAG.getConstant(CC1, dl, MVT::i8));
13614       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
13615     }
13616     // Handle all other FP comparisons here.
13617     return DAG.getNode(Opc, dl, VT, Op0, Op1,
13618                        DAG.getConstant(SSECC, dl, MVT::i8));
13619   }
13620
13621   // Break 256-bit integer vector compare into smaller ones.
13622   if (VT.is256BitVector() && !Subtarget->hasInt256())
13623     return Lower256IntVSETCC(Op, DAG);
13624
13625   EVT OpVT = Op1.getValueType();
13626   if (OpVT.getVectorElementType() == MVT::i1)
13627     return LowerBoolVSETCC_AVX512(Op, DAG);
13628
13629   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
13630   if (Subtarget->hasAVX512()) {
13631     if (Op1.getValueType().is512BitVector() ||
13632         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
13633         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
13634       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
13635
13636     // In AVX-512 architecture setcc returns mask with i1 elements,
13637     // But there is no compare instruction for i8 and i16 elements in KNL.
13638     // We are not talking about 512-bit operands in this case, these
13639     // types are illegal.
13640     if (MaskResult &&
13641         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
13642          OpVT.getVectorElementType().getSizeInBits() >= 8))
13643       return DAG.getNode(ISD::TRUNCATE, dl, VT,
13644                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
13645   }
13646
13647   // We are handling one of the integer comparisons here.  Since SSE only has
13648   // GT and EQ comparisons for integer, swapping operands and multiple
13649   // operations may be required for some comparisons.
13650   unsigned Opc;
13651   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
13652   bool Subus = false;
13653
13654   switch (SetCCOpcode) {
13655   default: llvm_unreachable("Unexpected SETCC condition");
13656   case ISD::SETNE:  Invert = true;
13657   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
13658   case ISD::SETLT:  Swap = true;
13659   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
13660   case ISD::SETGE:  Swap = true;
13661   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
13662                     Invert = true; break;
13663   case ISD::SETULT: Swap = true;
13664   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
13665                     FlipSigns = true; break;
13666   case ISD::SETUGE: Swap = true;
13667   case ISD::SETULE: Opc = X86ISD::PCMPGT;
13668                     FlipSigns = true; Invert = true; break;
13669   }
13670
13671   // Special case: Use min/max operations for SETULE/SETUGE
13672   MVT VET = VT.getVectorElementType();
13673   bool hasMinMax =
13674        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
13675     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
13676
13677   if (hasMinMax) {
13678     switch (SetCCOpcode) {
13679     default: break;
13680     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
13681     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
13682     }
13683
13684     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
13685   }
13686
13687   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
13688   if (!MinMax && hasSubus) {
13689     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
13690     // Op0 u<= Op1:
13691     //   t = psubus Op0, Op1
13692     //   pcmpeq t, <0..0>
13693     switch (SetCCOpcode) {
13694     default: break;
13695     case ISD::SETULT: {
13696       // If the comparison is against a constant we can turn this into a
13697       // setule.  With psubus, setule does not require a swap.  This is
13698       // beneficial because the constant in the register is no longer
13699       // destructed as the destination so it can be hoisted out of a loop.
13700       // Only do this pre-AVX since vpcmp* is no longer destructive.
13701       if (Subtarget->hasAVX())
13702         break;
13703       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
13704       if (ULEOp1.getNode()) {
13705         Op1 = ULEOp1;
13706         Subus = true; Invert = false; Swap = false;
13707       }
13708       break;
13709     }
13710     // Psubus is better than flip-sign because it requires no inversion.
13711     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
13712     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
13713     }
13714
13715     if (Subus) {
13716       Opc = X86ISD::SUBUS;
13717       FlipSigns = false;
13718     }
13719   }
13720
13721   if (Swap)
13722     std::swap(Op0, Op1);
13723
13724   // Check that the operation in question is available (most are plain SSE2,
13725   // but PCMPGTQ and PCMPEQQ have different requirements).
13726   if (VT == MVT::v2i64) {
13727     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
13728       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
13729
13730       // First cast everything to the right type.
13731       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13732       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13733
13734       // Since SSE has no unsigned integer comparisons, we need to flip the sign
13735       // bits of the inputs before performing those operations. The lower
13736       // compare is always unsigned.
13737       SDValue SB;
13738       if (FlipSigns) {
13739         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
13740       } else {
13741         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
13742         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
13743         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
13744                          Sign, Zero, Sign, Zero);
13745       }
13746       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
13747       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
13748
13749       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
13750       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
13751       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
13752
13753       // Create masks for only the low parts/high parts of the 64 bit integers.
13754       static const int MaskHi[] = { 1, 1, 3, 3 };
13755       static const int MaskLo[] = { 0, 0, 2, 2 };
13756       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
13757       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
13758       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
13759
13760       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
13761       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
13762
13763       if (Invert)
13764         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13765
13766       return DAG.getBitcast(VT, Result);
13767     }
13768
13769     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
13770       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
13771       // pcmpeqd + pshufd + pand.
13772       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
13773
13774       // First cast everything to the right type.
13775       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
13776       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
13777
13778       // Do the compare.
13779       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
13780
13781       // Make sure the lower and upper halves are both all-ones.
13782       static const int Mask[] = { 1, 0, 3, 2 };
13783       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
13784       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
13785
13786       if (Invert)
13787         Result = DAG.getNOT(dl, Result, MVT::v4i32);
13788
13789       return DAG.getBitcast(VT, Result);
13790     }
13791   }
13792
13793   // Since SSE has no unsigned integer comparisons, we need to flip the sign
13794   // bits of the inputs before performing those operations.
13795   if (FlipSigns) {
13796     EVT EltVT = VT.getVectorElementType();
13797     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
13798                                  VT);
13799     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
13800     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
13801   }
13802
13803   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13804
13805   // If the logical-not of the result is required, perform that now.
13806   if (Invert)
13807     Result = DAG.getNOT(dl, Result, VT);
13808
13809   if (MinMax)
13810     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13811
13812   if (Subus)
13813     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13814                          getZeroVector(VT, Subtarget, DAG, dl));
13815
13816   return Result;
13817 }
13818
13819 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13820
13821   MVT VT = Op.getSimpleValueType();
13822
13823   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13824
13825   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13826          && "SetCC type must be 8-bit or 1-bit integer");
13827   SDValue Op0 = Op.getOperand(0);
13828   SDValue Op1 = Op.getOperand(1);
13829   SDLoc dl(Op);
13830   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13831
13832   // Optimize to BT if possible.
13833   // Lower (X & (1 << N)) == 0 to BT(X, N).
13834   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13835   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13836   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13837       Op1.getOpcode() == ISD::Constant &&
13838       cast<ConstantSDNode>(Op1)->isNullValue() &&
13839       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13840     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13841     if (NewSetCC.getNode()) {
13842       if (VT == MVT::i1)
13843         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13844       return NewSetCC;
13845     }
13846   }
13847
13848   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13849   // these.
13850   if (Op1.getOpcode() == ISD::Constant &&
13851       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13852        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13853       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13854
13855     // If the input is a setcc, then reuse the input setcc or use a new one with
13856     // the inverted condition.
13857     if (Op0.getOpcode() == X86ISD::SETCC) {
13858       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13859       bool Invert = (CC == ISD::SETNE) ^
13860         cast<ConstantSDNode>(Op1)->isNullValue();
13861       if (!Invert)
13862         return Op0;
13863
13864       CCode = X86::GetOppositeBranchCondition(CCode);
13865       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13866                                   DAG.getConstant(CCode, dl, MVT::i8),
13867                                   Op0.getOperand(1));
13868       if (VT == MVT::i1)
13869         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13870       return SetCC;
13871     }
13872   }
13873   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13874       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13875       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13876
13877     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13878     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
13879   }
13880
13881   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13882   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
13883   if (X86CC == X86::COND_INVALID)
13884     return SDValue();
13885
13886   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13887   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13888   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13889                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
13890   if (VT == MVT::i1)
13891     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13892   return SetCC;
13893 }
13894
13895 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13896 static bool isX86LogicalCmp(SDValue Op) {
13897   unsigned Opc = Op.getNode()->getOpcode();
13898   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13899       Opc == X86ISD::SAHF)
13900     return true;
13901   if (Op.getResNo() == 1 &&
13902       (Opc == X86ISD::ADD ||
13903        Opc == X86ISD::SUB ||
13904        Opc == X86ISD::ADC ||
13905        Opc == X86ISD::SBB ||
13906        Opc == X86ISD::SMUL ||
13907        Opc == X86ISD::UMUL ||
13908        Opc == X86ISD::INC ||
13909        Opc == X86ISD::DEC ||
13910        Opc == X86ISD::OR ||
13911        Opc == X86ISD::XOR ||
13912        Opc == X86ISD::AND))
13913     return true;
13914
13915   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13916     return true;
13917
13918   return false;
13919 }
13920
13921 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13922   if (V.getOpcode() != ISD::TRUNCATE)
13923     return false;
13924
13925   SDValue VOp0 = V.getOperand(0);
13926   unsigned InBits = VOp0.getValueSizeInBits();
13927   unsigned Bits = V.getValueSizeInBits();
13928   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13929 }
13930
13931 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13932   bool addTest = true;
13933   SDValue Cond  = Op.getOperand(0);
13934   SDValue Op1 = Op.getOperand(1);
13935   SDValue Op2 = Op.getOperand(2);
13936   SDLoc DL(Op);
13937   EVT VT = Op1.getValueType();
13938   SDValue CC;
13939
13940   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13941   // are available or VBLENDV if AVX is available.
13942   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
13943   if (Cond.getOpcode() == ISD::SETCC &&
13944       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13945        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13946       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13947     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13948     int SSECC = translateX86FSETCC(
13949         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13950
13951     if (SSECC != 8) {
13952       if (Subtarget->hasAVX512()) {
13953         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13954                                   DAG.getConstant(SSECC, DL, MVT::i8));
13955         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13956       }
13957
13958       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13959                                 DAG.getConstant(SSECC, DL, MVT::i8));
13960
13961       // If we have AVX, we can use a variable vector select (VBLENDV) instead
13962       // of 3 logic instructions for size savings and potentially speed.
13963       // Unfortunately, there is no scalar form of VBLENDV.
13964
13965       // If either operand is a constant, don't try this. We can expect to
13966       // optimize away at least one of the logic instructions later in that
13967       // case, so that sequence would be faster than a variable blend.
13968
13969       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
13970       // uses XMM0 as the selection register. That may need just as many
13971       // instructions as the AND/ANDN/OR sequence due to register moves, so
13972       // don't bother.
13973
13974       if (Subtarget->hasAVX() &&
13975           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
13976
13977         // Convert to vectors, do a VSELECT, and convert back to scalar.
13978         // All of the conversions should be optimized away.
13979
13980         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
13981         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
13982         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
13983         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
13984
13985         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
13986         VCmp = DAG.getBitcast(VCmpVT, VCmp);
13987
13988         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
13989
13990         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
13991                            VSel, DAG.getIntPtrConstant(0, DL));
13992       }
13993       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13994       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13995       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13996     }
13997   }
13998
13999   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14000     SDValue Op1Scalar;
14001     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14002       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14003     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14004       Op1Scalar = Op1.getOperand(0);
14005     SDValue Op2Scalar;
14006     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14007       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14008     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14009       Op2Scalar = Op2.getOperand(0);
14010     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14011       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14012                                       Op1Scalar.getValueType(),
14013                                       Cond, Op1Scalar, Op2Scalar);
14014       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14015         return DAG.getBitcast(VT, newSelect);
14016       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14017       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14018                          DAG.getIntPtrConstant(0, DL));
14019     }
14020   }
14021
14022   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14023     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14024     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14025                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14026     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14027                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14028     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14029                                     Cond, Op1, Op2);
14030     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14031   }
14032
14033   if (Cond.getOpcode() == ISD::SETCC) {
14034     SDValue NewCond = LowerSETCC(Cond, DAG);
14035     if (NewCond.getNode())
14036       Cond = NewCond;
14037   }
14038
14039   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14040   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14041   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14042   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14043   if (Cond.getOpcode() == X86ISD::SETCC &&
14044       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14045       isZero(Cond.getOperand(1).getOperand(1))) {
14046     SDValue Cmp = Cond.getOperand(1);
14047
14048     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14049
14050     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14051         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14052       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14053
14054       SDValue CmpOp0 = Cmp.getOperand(0);
14055       // Apply further optimizations for special cases
14056       // (select (x != 0), -1, 0) -> neg & sbb
14057       // (select (x == 0), 0, -1) -> neg & sbb
14058       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14059         if (YC->isNullValue() &&
14060             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14061           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14062           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14063                                     DAG.getConstant(0, DL,
14064                                                     CmpOp0.getValueType()),
14065                                     CmpOp0);
14066           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14067                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14068                                     SDValue(Neg.getNode(), 1));
14069           return Res;
14070         }
14071
14072       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14073                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14074       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14075
14076       SDValue Res =   // Res = 0 or -1.
14077         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14078                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14079
14080       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14081         Res = DAG.getNOT(DL, Res, Res.getValueType());
14082
14083       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14084       if (!N2C || !N2C->isNullValue())
14085         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14086       return Res;
14087     }
14088   }
14089
14090   // Look past (and (setcc_carry (cmp ...)), 1).
14091   if (Cond.getOpcode() == ISD::AND &&
14092       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14093     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14094     if (C && C->getAPIntValue() == 1)
14095       Cond = Cond.getOperand(0);
14096   }
14097
14098   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14099   // setting operand in place of the X86ISD::SETCC.
14100   unsigned CondOpcode = Cond.getOpcode();
14101   if (CondOpcode == X86ISD::SETCC ||
14102       CondOpcode == X86ISD::SETCC_CARRY) {
14103     CC = Cond.getOperand(0);
14104
14105     SDValue Cmp = Cond.getOperand(1);
14106     unsigned Opc = Cmp.getOpcode();
14107     MVT VT = Op.getSimpleValueType();
14108
14109     bool IllegalFPCMov = false;
14110     if (VT.isFloatingPoint() && !VT.isVector() &&
14111         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14112       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14113
14114     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14115         Opc == X86ISD::BT) { // FIXME
14116       Cond = Cmp;
14117       addTest = false;
14118     }
14119   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14120              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14121              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14122               Cond.getOperand(0).getValueType() != MVT::i8)) {
14123     SDValue LHS = Cond.getOperand(0);
14124     SDValue RHS = Cond.getOperand(1);
14125     unsigned X86Opcode;
14126     unsigned X86Cond;
14127     SDVTList VTs;
14128     switch (CondOpcode) {
14129     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14130     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14131     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14132     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14133     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14134     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14135     default: llvm_unreachable("unexpected overflowing operator");
14136     }
14137     if (CondOpcode == ISD::UMULO)
14138       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14139                           MVT::i32);
14140     else
14141       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14142
14143     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14144
14145     if (CondOpcode == ISD::UMULO)
14146       Cond = X86Op.getValue(2);
14147     else
14148       Cond = X86Op.getValue(1);
14149
14150     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14151     addTest = false;
14152   }
14153
14154   if (addTest) {
14155     // Look past the truncate if the high bits are known zero.
14156     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14157       Cond = Cond.getOperand(0);
14158
14159     // We know the result of AND is compared against zero. Try to match
14160     // it to BT.
14161     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14162       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14163       if (NewSetCC.getNode()) {
14164         CC = NewSetCC.getOperand(0);
14165         Cond = NewSetCC.getOperand(1);
14166         addTest = false;
14167       }
14168     }
14169   }
14170
14171   if (addTest) {
14172     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14173     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14174   }
14175
14176   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14177   // a <  b ?  0 : -1 -> RES = setcc_carry
14178   // a >= b ? -1 :  0 -> RES = setcc_carry
14179   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14180   if (Cond.getOpcode() == X86ISD::SUB) {
14181     Cond = ConvertCmpIfNecessary(Cond, DAG);
14182     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14183
14184     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14185         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14186       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14187                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14188                                 Cond);
14189       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14190         return DAG.getNOT(DL, Res, Res.getValueType());
14191       return Res;
14192     }
14193   }
14194
14195   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14196   // widen the cmov and push the truncate through. This avoids introducing a new
14197   // branch during isel and doesn't add any extensions.
14198   if (Op.getValueType() == MVT::i8 &&
14199       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14200     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14201     if (T1.getValueType() == T2.getValueType() &&
14202         // Blacklist CopyFromReg to avoid partial register stalls.
14203         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14204       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14205       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14206       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14207     }
14208   }
14209
14210   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14211   // condition is true.
14212   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14213   SDValue Ops[] = { Op2, Op1, CC, Cond };
14214   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14215 }
14216
14217 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14218                                        const X86Subtarget *Subtarget,
14219                                        SelectionDAG &DAG) {
14220   MVT VT = Op->getSimpleValueType(0);
14221   SDValue In = Op->getOperand(0);
14222   MVT InVT = In.getSimpleValueType();
14223   MVT VTElt = VT.getVectorElementType();
14224   MVT InVTElt = InVT.getVectorElementType();
14225   SDLoc dl(Op);
14226
14227   // SKX processor
14228   if ((InVTElt == MVT::i1) &&
14229       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14230         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14231
14232        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14233         VTElt.getSizeInBits() <= 16)) ||
14234
14235        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14236         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14237
14238        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14239         VTElt.getSizeInBits() >= 32))))
14240     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14241
14242   unsigned int NumElts = VT.getVectorNumElements();
14243
14244   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14245     return SDValue();
14246
14247   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14248     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14249       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14250     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14251   }
14252
14253   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14254   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14255   SDValue NegOne =
14256    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14257                    ExtVT);
14258   SDValue Zero =
14259    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14260
14261   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14262   if (VT.is512BitVector())
14263     return V;
14264   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14265 }
14266
14267 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14268                                              const X86Subtarget *Subtarget,
14269                                              SelectionDAG &DAG) {
14270   SDValue In = Op->getOperand(0);
14271   MVT VT = Op->getSimpleValueType(0);
14272   MVT InVT = In.getSimpleValueType();
14273   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14274
14275   MVT InSVT = InVT.getScalarType();
14276   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14277
14278   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14279     return SDValue();
14280   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14281     return SDValue();
14282
14283   SDLoc dl(Op);
14284
14285   // SSE41 targets can use the pmovsx* instructions directly.
14286   if (Subtarget->hasSSE41())
14287     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14288
14289   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14290   SDValue Curr = In;
14291   MVT CurrVT = InVT;
14292
14293   // As SRAI is only available on i16/i32 types, we expand only up to i32
14294   // and handle i64 separately.
14295   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14296     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14297     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14298     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14299     Curr = DAG.getBitcast(CurrVT, Curr);
14300   }
14301
14302   SDValue SignExt = Curr;
14303   if (CurrVT != InVT) {
14304     unsigned SignExtShift =
14305         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14306     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14307                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14308   }
14309
14310   if (CurrVT == VT)
14311     return SignExt;
14312
14313   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14314     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14315                                DAG.getConstant(31, dl, MVT::i8));
14316     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14317     return DAG.getBitcast(VT, Ext);
14318   }
14319
14320   return SDValue();
14321 }
14322
14323 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14324                                 SelectionDAG &DAG) {
14325   MVT VT = Op->getSimpleValueType(0);
14326   SDValue In = Op->getOperand(0);
14327   MVT InVT = In.getSimpleValueType();
14328   SDLoc dl(Op);
14329
14330   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14331     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14332
14333   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14334       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14335       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14336     return SDValue();
14337
14338   if (Subtarget->hasInt256())
14339     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14340
14341   // Optimize vectors in AVX mode
14342   // Sign extend  v8i16 to v8i32 and
14343   //              v4i32 to v4i64
14344   //
14345   // Divide input vector into two parts
14346   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14347   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14348   // concat the vectors to original VT
14349
14350   unsigned NumElems = InVT.getVectorNumElements();
14351   SDValue Undef = DAG.getUNDEF(InVT);
14352
14353   SmallVector<int,8> ShufMask1(NumElems, -1);
14354   for (unsigned i = 0; i != NumElems/2; ++i)
14355     ShufMask1[i] = i;
14356
14357   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14358
14359   SmallVector<int,8> ShufMask2(NumElems, -1);
14360   for (unsigned i = 0; i != NumElems/2; ++i)
14361     ShufMask2[i] = i + NumElems/2;
14362
14363   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14364
14365   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14366                                 VT.getVectorNumElements()/2);
14367
14368   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14369   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14370
14371   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14372 }
14373
14374 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14375 // may emit an illegal shuffle but the expansion is still better than scalar
14376 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14377 // we'll emit a shuffle and a arithmetic shift.
14378 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14379 // TODO: It is possible to support ZExt by zeroing the undef values during
14380 // the shuffle phase or after the shuffle.
14381 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14382                                  SelectionDAG &DAG) {
14383   MVT RegVT = Op.getSimpleValueType();
14384   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14385   assert(RegVT.isInteger() &&
14386          "We only custom lower integer vector sext loads.");
14387
14388   // Nothing useful we can do without SSE2 shuffles.
14389   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14390
14391   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14392   SDLoc dl(Ld);
14393   EVT MemVT = Ld->getMemoryVT();
14394   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14395   unsigned RegSz = RegVT.getSizeInBits();
14396
14397   ISD::LoadExtType Ext = Ld->getExtensionType();
14398
14399   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14400          && "Only anyext and sext are currently implemented.");
14401   assert(MemVT != RegVT && "Cannot extend to the same type");
14402   assert(MemVT.isVector() && "Must load a vector from memory");
14403
14404   unsigned NumElems = RegVT.getVectorNumElements();
14405   unsigned MemSz = MemVT.getSizeInBits();
14406   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14407
14408   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14409     // The only way in which we have a legal 256-bit vector result but not the
14410     // integer 256-bit operations needed to directly lower a sextload is if we
14411     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14412     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14413     // correctly legalized. We do this late to allow the canonical form of
14414     // sextload to persist throughout the rest of the DAG combiner -- it wants
14415     // to fold together any extensions it can, and so will fuse a sign_extend
14416     // of an sextload into a sextload targeting a wider value.
14417     SDValue Load;
14418     if (MemSz == 128) {
14419       // Just switch this to a normal load.
14420       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14421                                        "it must be a legal 128-bit vector "
14422                                        "type!");
14423       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14424                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14425                   Ld->isInvariant(), Ld->getAlignment());
14426     } else {
14427       assert(MemSz < 128 &&
14428              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14429       // Do an sext load to a 128-bit vector type. We want to use the same
14430       // number of elements, but elements half as wide. This will end up being
14431       // recursively lowered by this routine, but will succeed as we definitely
14432       // have all the necessary features if we're using AVX1.
14433       EVT HalfEltVT =
14434           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14435       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14436       Load =
14437           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14438                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14439                          Ld->isNonTemporal(), Ld->isInvariant(),
14440                          Ld->getAlignment());
14441     }
14442
14443     // Replace chain users with the new chain.
14444     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14445     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14446
14447     // Finally, do a normal sign-extend to the desired register.
14448     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14449   }
14450
14451   // All sizes must be a power of two.
14452   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14453          "Non-power-of-two elements are not custom lowered!");
14454
14455   // Attempt to load the original value using scalar loads.
14456   // Find the largest scalar type that divides the total loaded size.
14457   MVT SclrLoadTy = MVT::i8;
14458   for (MVT Tp : MVT::integer_valuetypes()) {
14459     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14460       SclrLoadTy = Tp;
14461     }
14462   }
14463
14464   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14465   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14466       (64 <= MemSz))
14467     SclrLoadTy = MVT::f64;
14468
14469   // Calculate the number of scalar loads that we need to perform
14470   // in order to load our vector from memory.
14471   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14472
14473   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14474          "Can only lower sext loads with a single scalar load!");
14475
14476   unsigned loadRegZize = RegSz;
14477   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14478     loadRegZize = 128;
14479
14480   // Represent our vector as a sequence of elements which are the
14481   // largest scalar that we can load.
14482   EVT LoadUnitVecVT = EVT::getVectorVT(
14483       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14484
14485   // Represent the data using the same element type that is stored in
14486   // memory. In practice, we ''widen'' MemVT.
14487   EVT WideVecVT =
14488       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
14489                        loadRegZize / MemVT.getScalarType().getSizeInBits());
14490
14491   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
14492          "Invalid vector type");
14493
14494   // We can't shuffle using an illegal type.
14495   assert(TLI.isTypeLegal(WideVecVT) &&
14496          "We only lower types that form legal widened vector types");
14497
14498   SmallVector<SDValue, 8> Chains;
14499   SDValue Ptr = Ld->getBasePtr();
14500   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
14501                                       TLI.getPointerTy(DAG.getDataLayout()));
14502   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
14503
14504   for (unsigned i = 0; i < NumLoads; ++i) {
14505     // Perform a single load.
14506     SDValue ScalarLoad =
14507         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
14508                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
14509                     Ld->getAlignment());
14510     Chains.push_back(ScalarLoad.getValue(1));
14511     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
14512     // another round of DAGCombining.
14513     if (i == 0)
14514       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
14515     else
14516       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
14517                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
14518
14519     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
14520   }
14521
14522   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
14523
14524   // Bitcast the loaded value to a vector of the original element type, in
14525   // the size of the target vector type.
14526   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
14527   unsigned SizeRatio = RegSz / MemSz;
14528
14529   if (Ext == ISD::SEXTLOAD) {
14530     // If we have SSE4.1, we can directly emit a VSEXT node.
14531     if (Subtarget->hasSSE41()) {
14532       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
14533       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14534       return Sext;
14535     }
14536
14537     // Otherwise we'll shuffle the small elements in the high bits of the
14538     // larger type and perform an arithmetic shift. If the shift is not legal
14539     // it's better to scalarize.
14540     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
14541            "We can't implement a sext load without an arithmetic right shift!");
14542
14543     // Redistribute the loaded elements into the different locations.
14544     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14545     for (unsigned i = 0; i != NumElems; ++i)
14546       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
14547
14548     SDValue Shuff = DAG.getVectorShuffle(
14549         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14550
14551     Shuff = DAG.getBitcast(RegVT, Shuff);
14552
14553     // Build the arithmetic shift.
14554     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
14555                    MemVT.getVectorElementType().getSizeInBits();
14556     Shuff =
14557         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
14558                     DAG.getConstant(Amt, dl, RegVT));
14559
14560     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14561     return Shuff;
14562   }
14563
14564   // Redistribute the loaded elements into the different locations.
14565   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
14566   for (unsigned i = 0; i != NumElems; ++i)
14567     ShuffleVec[i * SizeRatio] = i;
14568
14569   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
14570                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
14571
14572   // Bitcast to the requested type.
14573   Shuff = DAG.getBitcast(RegVT, Shuff);
14574   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
14575   return Shuff;
14576 }
14577
14578 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
14579 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
14580 // from the AND / OR.
14581 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
14582   Opc = Op.getOpcode();
14583   if (Opc != ISD::OR && Opc != ISD::AND)
14584     return false;
14585   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14586           Op.getOperand(0).hasOneUse() &&
14587           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
14588           Op.getOperand(1).hasOneUse());
14589 }
14590
14591 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
14592 // 1 and that the SETCC node has a single use.
14593 static bool isXor1OfSetCC(SDValue Op) {
14594   if (Op.getOpcode() != ISD::XOR)
14595     return false;
14596   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
14597   if (N1C && N1C->getAPIntValue() == 1) {
14598     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
14599       Op.getOperand(0).hasOneUse();
14600   }
14601   return false;
14602 }
14603
14604 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
14605   bool addTest = true;
14606   SDValue Chain = Op.getOperand(0);
14607   SDValue Cond  = Op.getOperand(1);
14608   SDValue Dest  = Op.getOperand(2);
14609   SDLoc dl(Op);
14610   SDValue CC;
14611   bool Inverted = false;
14612
14613   if (Cond.getOpcode() == ISD::SETCC) {
14614     // Check for setcc([su]{add,sub,mul}o == 0).
14615     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
14616         isa<ConstantSDNode>(Cond.getOperand(1)) &&
14617         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
14618         Cond.getOperand(0).getResNo() == 1 &&
14619         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
14620          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
14621          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
14622          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
14623          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
14624          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
14625       Inverted = true;
14626       Cond = Cond.getOperand(0);
14627     } else {
14628       SDValue NewCond = LowerSETCC(Cond, DAG);
14629       if (NewCond.getNode())
14630         Cond = NewCond;
14631     }
14632   }
14633 #if 0
14634   // FIXME: LowerXALUO doesn't handle these!!
14635   else if (Cond.getOpcode() == X86ISD::ADD  ||
14636            Cond.getOpcode() == X86ISD::SUB  ||
14637            Cond.getOpcode() == X86ISD::SMUL ||
14638            Cond.getOpcode() == X86ISD::UMUL)
14639     Cond = LowerXALUO(Cond, DAG);
14640 #endif
14641
14642   // Look pass (and (setcc_carry (cmp ...)), 1).
14643   if (Cond.getOpcode() == ISD::AND &&
14644       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14645     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14646     if (C && C->getAPIntValue() == 1)
14647       Cond = Cond.getOperand(0);
14648   }
14649
14650   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14651   // setting operand in place of the X86ISD::SETCC.
14652   unsigned CondOpcode = Cond.getOpcode();
14653   if (CondOpcode == X86ISD::SETCC ||
14654       CondOpcode == X86ISD::SETCC_CARRY) {
14655     CC = Cond.getOperand(0);
14656
14657     SDValue Cmp = Cond.getOperand(1);
14658     unsigned Opc = Cmp.getOpcode();
14659     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
14660     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
14661       Cond = Cmp;
14662       addTest = false;
14663     } else {
14664       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
14665       default: break;
14666       case X86::COND_O:
14667       case X86::COND_B:
14668         // These can only come from an arithmetic instruction with overflow,
14669         // e.g. SADDO, UADDO.
14670         Cond = Cond.getNode()->getOperand(1);
14671         addTest = false;
14672         break;
14673       }
14674     }
14675   }
14676   CondOpcode = Cond.getOpcode();
14677   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14678       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14679       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14680        Cond.getOperand(0).getValueType() != MVT::i8)) {
14681     SDValue LHS = Cond.getOperand(0);
14682     SDValue RHS = Cond.getOperand(1);
14683     unsigned X86Opcode;
14684     unsigned X86Cond;
14685     SDVTList VTs;
14686     // Keep this in sync with LowerXALUO, otherwise we might create redundant
14687     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
14688     // X86ISD::INC).
14689     switch (CondOpcode) {
14690     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14691     case ISD::SADDO:
14692       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14693         if (C->isOne()) {
14694           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
14695           break;
14696         }
14697       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14698     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14699     case ISD::SSUBO:
14700       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
14701         if (C->isOne()) {
14702           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
14703           break;
14704         }
14705       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14706     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14707     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14708     default: llvm_unreachable("unexpected overflowing operator");
14709     }
14710     if (Inverted)
14711       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
14712     if (CondOpcode == ISD::UMULO)
14713       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14714                           MVT::i32);
14715     else
14716       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14717
14718     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
14719
14720     if (CondOpcode == ISD::UMULO)
14721       Cond = X86Op.getValue(2);
14722     else
14723       Cond = X86Op.getValue(1);
14724
14725     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14726     addTest = false;
14727   } else {
14728     unsigned CondOpc;
14729     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
14730       SDValue Cmp = Cond.getOperand(0).getOperand(1);
14731       if (CondOpc == ISD::OR) {
14732         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
14733         // two branches instead of an explicit OR instruction with a
14734         // separate test.
14735         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14736             isX86LogicalCmp(Cmp)) {
14737           CC = Cond.getOperand(0).getOperand(0);
14738           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14739                               Chain, Dest, CC, Cmp);
14740           CC = Cond.getOperand(1).getOperand(0);
14741           Cond = Cmp;
14742           addTest = false;
14743         }
14744       } else { // ISD::AND
14745         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
14746         // two branches instead of an explicit AND instruction with a
14747         // separate test. However, we only do this if this block doesn't
14748         // have a fall-through edge, because this requires an explicit
14749         // jmp when the condition is false.
14750         if (Cmp == Cond.getOperand(1).getOperand(1) &&
14751             isX86LogicalCmp(Cmp) &&
14752             Op.getNode()->hasOneUse()) {
14753           X86::CondCode CCode =
14754             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14755           CCode = X86::GetOppositeBranchCondition(CCode);
14756           CC = DAG.getConstant(CCode, dl, MVT::i8);
14757           SDNode *User = *Op.getNode()->use_begin();
14758           // Look for an unconditional branch following this conditional branch.
14759           // We need this because we need to reverse the successors in order
14760           // to implement FCMP_OEQ.
14761           if (User->getOpcode() == ISD::BR) {
14762             SDValue FalseBB = User->getOperand(1);
14763             SDNode *NewBR =
14764               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14765             assert(NewBR == User);
14766             (void)NewBR;
14767             Dest = FalseBB;
14768
14769             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14770                                 Chain, Dest, CC, Cmp);
14771             X86::CondCode CCode =
14772               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
14773             CCode = X86::GetOppositeBranchCondition(CCode);
14774             CC = DAG.getConstant(CCode, dl, MVT::i8);
14775             Cond = Cmp;
14776             addTest = false;
14777           }
14778         }
14779       }
14780     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
14781       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
14782       // It should be transformed during dag combiner except when the condition
14783       // is set by a arithmetics with overflow node.
14784       X86::CondCode CCode =
14785         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
14786       CCode = X86::GetOppositeBranchCondition(CCode);
14787       CC = DAG.getConstant(CCode, dl, MVT::i8);
14788       Cond = Cond.getOperand(0).getOperand(1);
14789       addTest = false;
14790     } else if (Cond.getOpcode() == ISD::SETCC &&
14791                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
14792       // For FCMP_OEQ, we can emit
14793       // two branches instead of an explicit AND instruction with a
14794       // separate test. However, we only do this if this block doesn't
14795       // have a fall-through edge, because this requires an explicit
14796       // jmp when the condition is false.
14797       if (Op.getNode()->hasOneUse()) {
14798         SDNode *User = *Op.getNode()->use_begin();
14799         // Look for an unconditional branch following this conditional branch.
14800         // We need this because we need to reverse the successors in order
14801         // to implement FCMP_OEQ.
14802         if (User->getOpcode() == ISD::BR) {
14803           SDValue FalseBB = User->getOperand(1);
14804           SDNode *NewBR =
14805             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14806           assert(NewBR == User);
14807           (void)NewBR;
14808           Dest = FalseBB;
14809
14810           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14811                                     Cond.getOperand(0), Cond.getOperand(1));
14812           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14813           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14814           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14815                               Chain, Dest, CC, Cmp);
14816           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
14817           Cond = Cmp;
14818           addTest = false;
14819         }
14820       }
14821     } else if (Cond.getOpcode() == ISD::SETCC &&
14822                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
14823       // For FCMP_UNE, we can emit
14824       // two branches instead of an explicit AND instruction with a
14825       // separate test. However, we only do this if this block doesn't
14826       // have a fall-through edge, because this requires an explicit
14827       // jmp when the condition is false.
14828       if (Op.getNode()->hasOneUse()) {
14829         SDNode *User = *Op.getNode()->use_begin();
14830         // Look for an unconditional branch following this conditional branch.
14831         // We need this because we need to reverse the successors in order
14832         // to implement FCMP_UNE.
14833         if (User->getOpcode() == ISD::BR) {
14834           SDValue FalseBB = User->getOperand(1);
14835           SDNode *NewBR =
14836             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
14837           assert(NewBR == User);
14838           (void)NewBR;
14839
14840           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
14841                                     Cond.getOperand(0), Cond.getOperand(1));
14842           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14843           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
14844           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14845                               Chain, Dest, CC, Cmp);
14846           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
14847           Cond = Cmp;
14848           addTest = false;
14849           Dest = FalseBB;
14850         }
14851       }
14852     }
14853   }
14854
14855   if (addTest) {
14856     // Look pass the truncate if the high bits are known zero.
14857     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14858         Cond = Cond.getOperand(0);
14859
14860     // We know the result of AND is compared against zero. Try to match
14861     // it to BT.
14862     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14863       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
14864       if (NewSetCC.getNode()) {
14865         CC = NewSetCC.getOperand(0);
14866         Cond = NewSetCC.getOperand(1);
14867         addTest = false;
14868       }
14869     }
14870   }
14871
14872   if (addTest) {
14873     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
14874     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
14875     Cond = EmitTest(Cond, X86Cond, dl, DAG);
14876   }
14877   Cond = ConvertCmpIfNecessary(Cond, DAG);
14878   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
14879                      Chain, Dest, CC, Cond);
14880 }
14881
14882 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
14883 // Calls to _alloca are needed to probe the stack when allocating more than 4k
14884 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
14885 // that the guard pages used by the OS virtual memory manager are allocated in
14886 // correct sequence.
14887 SDValue
14888 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
14889                                            SelectionDAG &DAG) const {
14890   MachineFunction &MF = DAG.getMachineFunction();
14891   bool SplitStack = MF.shouldSplitStack();
14892   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
14893                SplitStack;
14894   SDLoc dl(Op);
14895
14896   if (!Lower) {
14897     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14898     SDNode* Node = Op.getNode();
14899
14900     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
14901     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
14902         " not tell us which reg is the stack pointer!");
14903     EVT VT = Node->getValueType(0);
14904     SDValue Tmp1 = SDValue(Node, 0);
14905     SDValue Tmp2 = SDValue(Node, 1);
14906     SDValue Tmp3 = Node->getOperand(2);
14907     SDValue Chain = Tmp1.getOperand(0);
14908
14909     // Chain the dynamic stack allocation so that it doesn't modify the stack
14910     // pointer when other instructions are using the stack.
14911     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
14912         SDLoc(Node));
14913
14914     SDValue Size = Tmp2.getOperand(1);
14915     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
14916     Chain = SP.getValue(1);
14917     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
14918     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
14919     unsigned StackAlign = TFI.getStackAlignment();
14920     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
14921     if (Align > StackAlign)
14922       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
14923           DAG.getConstant(-(uint64_t)Align, dl, VT));
14924     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
14925
14926     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
14927         DAG.getIntPtrConstant(0, dl, true), SDValue(),
14928         SDLoc(Node));
14929
14930     SDValue Ops[2] = { Tmp1, Tmp2 };
14931     return DAG.getMergeValues(Ops, dl);
14932   }
14933
14934   // Get the inputs.
14935   SDValue Chain = Op.getOperand(0);
14936   SDValue Size  = Op.getOperand(1);
14937   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14938   EVT VT = Op.getNode()->getValueType(0);
14939
14940   bool Is64Bit = Subtarget->is64Bit();
14941   MVT SPTy = getPointerTy(DAG.getDataLayout());
14942
14943   if (SplitStack) {
14944     MachineRegisterInfo &MRI = MF.getRegInfo();
14945
14946     if (Is64Bit) {
14947       // The 64 bit implementation of segmented stacks needs to clobber both r10
14948       // r11. This makes it impossible to use it along with nested parameters.
14949       const Function *F = MF.getFunction();
14950
14951       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14952            I != E; ++I)
14953         if (I->hasNestAttr())
14954           report_fatal_error("Cannot use segmented stacks with functions that "
14955                              "have nested arguments.");
14956     }
14957
14958     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
14959     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14960     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14961     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14962                                 DAG.getRegister(Vreg, SPTy));
14963     SDValue Ops1[2] = { Value, Chain };
14964     return DAG.getMergeValues(Ops1, dl);
14965   } else {
14966     SDValue Flag;
14967     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14968
14969     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14970     Flag = Chain.getValue(1);
14971     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14972
14973     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14974
14975     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14976     unsigned SPReg = RegInfo->getStackRegister();
14977     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14978     Chain = SP.getValue(1);
14979
14980     if (Align) {
14981       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14982                        DAG.getConstant(-(uint64_t)Align, dl, VT));
14983       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14984     }
14985
14986     SDValue Ops1[2] = { SP, Chain };
14987     return DAG.getMergeValues(Ops1, dl);
14988   }
14989 }
14990
14991 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14992   MachineFunction &MF = DAG.getMachineFunction();
14993   auto PtrVT = getPointerTy(MF.getDataLayout());
14994   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14995
14996   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14997   SDLoc DL(Op);
14998
14999   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
15000     // vastart just stores the address of the VarArgsFrameIndex slot into the
15001     // memory location argument.
15002     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15003     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15004                         MachinePointerInfo(SV), false, false, 0);
15005   }
15006
15007   // __va_list_tag:
15008   //   gp_offset         (0 - 6 * 8)
15009   //   fp_offset         (48 - 48 + 8 * 16)
15010   //   overflow_arg_area (point to parameters coming in memory).
15011   //   reg_save_area
15012   SmallVector<SDValue, 8> MemOps;
15013   SDValue FIN = Op.getOperand(1);
15014   // Store gp_offset
15015   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15016                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15017                                                DL, MVT::i32),
15018                                FIN, MachinePointerInfo(SV), false, false, 0);
15019   MemOps.push_back(Store);
15020
15021   // Store fp_offset
15022   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15023   Store = DAG.getStore(Op.getOperand(0), DL,
15024                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15025                                        MVT::i32),
15026                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15027   MemOps.push_back(Store);
15028
15029   // Store ptr to overflow_arg_area
15030   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15031   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15032   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15033                        MachinePointerInfo(SV, 8),
15034                        false, false, 0);
15035   MemOps.push_back(Store);
15036
15037   // Store ptr to reg_save_area.
15038   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(8, DL));
15039   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15040   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
15041                        MachinePointerInfo(SV, 16), false, false, 0);
15042   MemOps.push_back(Store);
15043   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15044 }
15045
15046 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15047   assert(Subtarget->is64Bit() &&
15048          "LowerVAARG only handles 64-bit va_arg!");
15049   assert((Subtarget->isTargetLinux() ||
15050           Subtarget->isTargetDarwin()) &&
15051           "Unhandled target in LowerVAARG");
15052   assert(Op.getNode()->getNumOperands() == 4);
15053   SDValue Chain = Op.getOperand(0);
15054   SDValue SrcPtr = Op.getOperand(1);
15055   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15056   unsigned Align = Op.getConstantOperandVal(3);
15057   SDLoc dl(Op);
15058
15059   EVT ArgVT = Op.getNode()->getValueType(0);
15060   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15061   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15062   uint8_t ArgMode;
15063
15064   // Decide which area this value should be read from.
15065   // TODO: Implement the AMD64 ABI in its entirety. This simple
15066   // selection mechanism works only for the basic types.
15067   if (ArgVT == MVT::f80) {
15068     llvm_unreachable("va_arg for f80 not yet implemented");
15069   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15070     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15071   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15072     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15073   } else {
15074     llvm_unreachable("Unhandled argument type in LowerVAARG");
15075   }
15076
15077   if (ArgMode == 2) {
15078     // Sanity Check: Make sure using fp_offset makes sense.
15079     assert(!Subtarget->useSoftFloat() &&
15080            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
15081                Attribute::NoImplicitFloat)) &&
15082            Subtarget->hasSSE1());
15083   }
15084
15085   // Insert VAARG_64 node into the DAG
15086   // VAARG_64 returns two values: Variable Argument Address, Chain
15087   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15088                        DAG.getConstant(ArgMode, dl, MVT::i8),
15089                        DAG.getConstant(Align, dl, MVT::i32)};
15090   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15091   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15092                                           VTs, InstOps, MVT::i64,
15093                                           MachinePointerInfo(SV),
15094                                           /*Align=*/0,
15095                                           /*Volatile=*/false,
15096                                           /*ReadMem=*/true,
15097                                           /*WriteMem=*/true);
15098   Chain = VAARG.getValue(1);
15099
15100   // Load the next argument and return it
15101   return DAG.getLoad(ArgVT, dl,
15102                      Chain,
15103                      VAARG,
15104                      MachinePointerInfo(),
15105                      false, false, false, 0);
15106 }
15107
15108 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15109                            SelectionDAG &DAG) {
15110   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
15111   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15112   SDValue Chain = Op.getOperand(0);
15113   SDValue DstPtr = Op.getOperand(1);
15114   SDValue SrcPtr = Op.getOperand(2);
15115   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15116   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15117   SDLoc DL(Op);
15118
15119   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15120                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15121                        false, false,
15122                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15123 }
15124
15125 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15126 // amount is a constant. Takes immediate version of shift as input.
15127 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15128                                           SDValue SrcOp, uint64_t ShiftAmt,
15129                                           SelectionDAG &DAG) {
15130   MVT ElementType = VT.getVectorElementType();
15131
15132   // Fold this packed shift into its first operand if ShiftAmt is 0.
15133   if (ShiftAmt == 0)
15134     return SrcOp;
15135
15136   // Check for ShiftAmt >= element width
15137   if (ShiftAmt >= ElementType.getSizeInBits()) {
15138     if (Opc == X86ISD::VSRAI)
15139       ShiftAmt = ElementType.getSizeInBits() - 1;
15140     else
15141       return DAG.getConstant(0, dl, VT);
15142   }
15143
15144   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15145          && "Unknown target vector shift-by-constant node");
15146
15147   // Fold this packed vector shift into a build vector if SrcOp is a
15148   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15149   if (VT == SrcOp.getSimpleValueType() &&
15150       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15151     SmallVector<SDValue, 8> Elts;
15152     unsigned NumElts = SrcOp->getNumOperands();
15153     ConstantSDNode *ND;
15154
15155     switch(Opc) {
15156     default: llvm_unreachable(nullptr);
15157     case X86ISD::VSHLI:
15158       for (unsigned i=0; i!=NumElts; ++i) {
15159         SDValue CurrentOp = SrcOp->getOperand(i);
15160         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15161           Elts.push_back(CurrentOp);
15162           continue;
15163         }
15164         ND = cast<ConstantSDNode>(CurrentOp);
15165         const APInt &C = ND->getAPIntValue();
15166         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15167       }
15168       break;
15169     case X86ISD::VSRLI:
15170       for (unsigned i=0; i!=NumElts; ++i) {
15171         SDValue CurrentOp = SrcOp->getOperand(i);
15172         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15173           Elts.push_back(CurrentOp);
15174           continue;
15175         }
15176         ND = cast<ConstantSDNode>(CurrentOp);
15177         const APInt &C = ND->getAPIntValue();
15178         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15179       }
15180       break;
15181     case X86ISD::VSRAI:
15182       for (unsigned i=0; i!=NumElts; ++i) {
15183         SDValue CurrentOp = SrcOp->getOperand(i);
15184         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15185           Elts.push_back(CurrentOp);
15186           continue;
15187         }
15188         ND = cast<ConstantSDNode>(CurrentOp);
15189         const APInt &C = ND->getAPIntValue();
15190         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15191       }
15192       break;
15193     }
15194
15195     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15196   }
15197
15198   return DAG.getNode(Opc, dl, VT, SrcOp,
15199                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15200 }
15201
15202 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15203 // may or may not be a constant. Takes immediate version of shift as input.
15204 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15205                                    SDValue SrcOp, SDValue ShAmt,
15206                                    SelectionDAG &DAG) {
15207   MVT SVT = ShAmt.getSimpleValueType();
15208   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15209
15210   // Catch shift-by-constant.
15211   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15212     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15213                                       CShAmt->getZExtValue(), DAG);
15214
15215   // Change opcode to non-immediate version
15216   switch (Opc) {
15217     default: llvm_unreachable("Unknown target vector shift node");
15218     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15219     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15220     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15221   }
15222
15223   const X86Subtarget &Subtarget =
15224       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15225   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15226       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15227     // Let the shuffle legalizer expand this shift amount node.
15228     SDValue Op0 = ShAmt.getOperand(0);
15229     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15230     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15231   } else {
15232     // Need to build a vector containing shift amount.
15233     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15234     SmallVector<SDValue, 4> ShOps;
15235     ShOps.push_back(ShAmt);
15236     if (SVT == MVT::i32) {
15237       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15238       ShOps.push_back(DAG.getUNDEF(SVT));
15239     }
15240     ShOps.push_back(DAG.getUNDEF(SVT));
15241
15242     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15243     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15244   }
15245
15246   // The return type has to be a 128-bit type with the same element
15247   // type as the input type.
15248   MVT EltVT = VT.getVectorElementType();
15249   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15250
15251   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15252   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15253 }
15254
15255 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15256 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15257 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15258 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15259                                     SDValue PreservedSrc,
15260                                     const X86Subtarget *Subtarget,
15261                                     SelectionDAG &DAG) {
15262     EVT VT = Op.getValueType();
15263     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15264                                   MVT::i1, VT.getVectorNumElements());
15265     SDValue VMask = SDValue();
15266     unsigned OpcodeSelect = ISD::VSELECT;
15267     SDLoc dl(Op);
15268
15269     assert(MaskVT.isSimple() && "invalid mask type");
15270
15271     if (isAllOnes(Mask))
15272       return Op;
15273
15274     if (MaskVT.bitsGT(Mask.getValueType())) {
15275       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15276                                          MaskVT.getSizeInBits());
15277       VMask = DAG.getBitcast(MaskVT,
15278                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15279     } else {
15280       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15281                                        Mask.getValueType().getSizeInBits());
15282       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15283       // are extracted by EXTRACT_SUBVECTOR.
15284       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15285                           DAG.getBitcast(BitcastVT, Mask),
15286                           DAG.getIntPtrConstant(0, dl));
15287     }
15288
15289     switch (Op.getOpcode()) {
15290       default: break;
15291       case X86ISD::PCMPEQM:
15292       case X86ISD::PCMPGTM:
15293       case X86ISD::CMPM:
15294       case X86ISD::CMPMU:
15295         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15296       case X86ISD::VTRUNC:
15297       case X86ISD::VTRUNCS:
15298       case X86ISD::VTRUNCUS:
15299         // We can't use ISD::VSELECT here because it is not always "Legal"
15300         // for the destination type. For example vpmovqb require only AVX512
15301         // and vselect that can operate on byte element type require BWI
15302         OpcodeSelect = X86ISD::SELECT;
15303         break;
15304     }
15305     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15306       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15307     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15308 }
15309
15310 /// \brief Creates an SDNode for a predicated scalar operation.
15311 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15312 /// The mask is comming as MVT::i8 and it should be truncated
15313 /// to MVT::i1 while lowering masking intrinsics.
15314 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15315 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
15316 /// a scalar instruction.
15317 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15318                                     SDValue PreservedSrc,
15319                                     const X86Subtarget *Subtarget,
15320                                     SelectionDAG &DAG) {
15321     if (isAllOnes(Mask))
15322       return Op;
15323
15324     EVT VT = Op.getValueType();
15325     SDLoc dl(Op);
15326     // The mask should be of type MVT::i1
15327     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15328
15329     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15330       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15331     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15332 }
15333
15334 static int getSEHRegistrationNodeSize(const Function *Fn) {
15335   if (!Fn->hasPersonalityFn())
15336     report_fatal_error(
15337         "querying registration node size for function without personality");
15338   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15339   // WinEHStatePass for the full struct definition.
15340   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15341   case EHPersonality::MSVC_X86SEH: return 24;
15342   case EHPersonality::MSVC_CXX: return 16;
15343   default: break;
15344   }
15345   report_fatal_error("can only recover FP for MSVC EH personality functions");
15346 }
15347
15348 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15349 /// function or when returning to a parent frame after catching an exception, we
15350 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15351 /// Here's the math:
15352 ///   RegNodeBase = EntryEBP - RegNodeSize
15353 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15354 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15355 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15356 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15357                                    SDValue EntryEBP) {
15358   MachineFunction &MF = DAG.getMachineFunction();
15359   SDLoc dl;
15360
15361   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15362   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15363
15364   // It's possible that the parent function no longer has a personality function
15365   // if the exceptional code was optimized away, in which case we just return
15366   // the incoming EBP.
15367   if (!Fn->hasPersonalityFn())
15368     return EntryEBP;
15369
15370   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
15371
15372   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
15373   // registration.
15374   MCSymbol *OffsetSym =
15375       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
15376           GlobalValue::getRealLinkageName(Fn->getName()));
15377   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
15378   SDValue RegNodeFrameOffset =
15379       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
15380
15381   // RegNodeBase = EntryEBP - RegNodeSize
15382   // ParentFP = RegNodeBase - RegNodeFrameOffset
15383   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
15384                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
15385   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
15386 }
15387
15388 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15389                                        SelectionDAG &DAG) {
15390   SDLoc dl(Op);
15391   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15392   EVT VT = Op.getValueType();
15393   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15394   if (IntrData) {
15395     switch(IntrData->Type) {
15396     case INTR_TYPE_1OP:
15397       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15398     case INTR_TYPE_2OP:
15399       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15400         Op.getOperand(2));
15401     case INTR_TYPE_3OP:
15402       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15403         Op.getOperand(2), Op.getOperand(3));
15404     case INTR_TYPE_4OP:
15405       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15406         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
15407     case INTR_TYPE_1OP_MASK_RM: {
15408       SDValue Src = Op.getOperand(1);
15409       SDValue PassThru = Op.getOperand(2);
15410       SDValue Mask = Op.getOperand(3);
15411       SDValue RoundingMode;
15412       // We allways add rounding mode to the Node.
15413       // If the rounding mode is not specified, we add the
15414       // "current direction" mode.
15415       if (Op.getNumOperands() == 4)
15416         RoundingMode =
15417           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15418       else
15419         RoundingMode = Op.getOperand(4);
15420       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15421       if (IntrWithRoundingModeOpcode != 0)
15422         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
15423             X86::STATIC_ROUNDING::CUR_DIRECTION)
15424           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15425                                       dl, Op.getValueType(), Src, RoundingMode),
15426                                       Mask, PassThru, Subtarget, DAG);
15427       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15428                                               RoundingMode),
15429                                   Mask, PassThru, Subtarget, DAG);
15430     }
15431     case INTR_TYPE_1OP_MASK: {
15432       SDValue Src = Op.getOperand(1);
15433       SDValue PassThru = Op.getOperand(2);
15434       SDValue Mask = Op.getOperand(3);
15435       // We add rounding mode to the Node when
15436       //   - RM Opcode is specified and
15437       //   - RM is not "current direction".
15438       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15439       if (IntrWithRoundingModeOpcode != 0) {
15440         SDValue Rnd = Op.getOperand(4);
15441         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15442         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15443           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15444                                       dl, Op.getValueType(),
15445                                       Src, Rnd),
15446                                       Mask, PassThru, Subtarget, DAG);
15447         }
15448       }
15449       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
15450                                   Mask, PassThru, Subtarget, DAG);
15451     }
15452     case INTR_TYPE_SCALAR_MASK_RM: {
15453       SDValue Src1 = Op.getOperand(1);
15454       SDValue Src2 = Op.getOperand(2);
15455       SDValue Src0 = Op.getOperand(3);
15456       SDValue Mask = Op.getOperand(4);
15457       // There are 2 kinds of intrinsics in this group:
15458       // (1) With supress-all-exceptions (sae) or rounding mode- 6 operands
15459       // (2) With rounding mode and sae - 7 operands.
15460       if (Op.getNumOperands() == 6) {
15461         SDValue Sae  = Op.getOperand(5);
15462         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
15463         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
15464                                                 Sae),
15465                                     Mask, Src0, Subtarget, DAG);
15466       }
15467       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
15468       SDValue RoundingMode  = Op.getOperand(5);
15469       SDValue Sae  = Op.getOperand(6);
15470       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
15471                                               RoundingMode, Sae),
15472                                   Mask, Src0, Subtarget, DAG);
15473     }
15474     case INTR_TYPE_2OP_MASK: {
15475       SDValue Src1 = Op.getOperand(1);
15476       SDValue Src2 = Op.getOperand(2);
15477       SDValue PassThru = Op.getOperand(3);
15478       SDValue Mask = Op.getOperand(4);
15479       // We specify 2 possible opcodes for intrinsics with rounding modes.
15480       // First, we check if the intrinsic may have non-default rounding mode,
15481       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15482       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15483       if (IntrWithRoundingModeOpcode != 0) {
15484         SDValue Rnd = Op.getOperand(5);
15485         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15486         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15487           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15488                                       dl, Op.getValueType(),
15489                                       Src1, Src2, Rnd),
15490                                       Mask, PassThru, Subtarget, DAG);
15491         }
15492       }
15493       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15494                                               Src1,Src2),
15495                                   Mask, PassThru, Subtarget, DAG);
15496     }
15497     case INTR_TYPE_2OP_MASK_RM: {
15498       SDValue Src1 = Op.getOperand(1);
15499       SDValue Src2 = Op.getOperand(2);
15500       SDValue PassThru = Op.getOperand(3);
15501       SDValue Mask = Op.getOperand(4);
15502       // We specify 2 possible modes for intrinsics, with/without rounding modes.
15503       // First, we check if the intrinsic have rounding mode (6 operands),
15504       // if not, we set rounding mode to "current".
15505       SDValue Rnd;
15506       if (Op.getNumOperands() == 6)
15507         Rnd = Op.getOperand(5);
15508       else
15509         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15510       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15511                                               Src1, Src2, Rnd),
15512                                   Mask, PassThru, Subtarget, DAG);
15513     }
15514     case INTR_TYPE_3OP_MASK_RM: {
15515       SDValue Src1 = Op.getOperand(1);
15516       SDValue Src2 = Op.getOperand(2);
15517       SDValue Imm = Op.getOperand(3);
15518       SDValue PassThru = Op.getOperand(4);
15519       SDValue Mask = Op.getOperand(5);
15520       // We specify 2 possible modes for intrinsics, with/without rounding modes.
15521       // First, we check if the intrinsic have rounding mode (7 operands),
15522       // if not, we set rounding mode to "current".
15523       SDValue Rnd;
15524       if (Op.getNumOperands() == 7)
15525         Rnd = Op.getOperand(6);
15526       else
15527         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15528       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15529         Src1, Src2, Imm, Rnd),
15530         Mask, PassThru, Subtarget, DAG);
15531     }
15532     case INTR_TYPE_3OP_MASK: {
15533       SDValue Src1 = Op.getOperand(1);
15534       SDValue Src2 = Op.getOperand(2);
15535       SDValue Src3 = Op.getOperand(3);
15536       SDValue PassThru = Op.getOperand(4);
15537       SDValue Mask = Op.getOperand(5);
15538       // We specify 2 possible opcodes for intrinsics with rounding modes.
15539       // First, we check if the intrinsic may have non-default rounding mode,
15540       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15541       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15542       if (IntrWithRoundingModeOpcode != 0) {
15543         SDValue Rnd = Op.getOperand(6);
15544         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15545         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15546           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15547                                       dl, Op.getValueType(),
15548                                       Src1, Src2, Src3, Rnd),
15549                                       Mask, PassThru, Subtarget, DAG);
15550         }
15551       }
15552       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15553                                               Src1, Src2, Src3),
15554                                   Mask, PassThru, Subtarget, DAG);
15555     }
15556     case VPERM_3OP_MASKZ:
15557     case VPERM_3OP_MASK:
15558     case FMA_OP_MASK3:
15559     case FMA_OP_MASKZ:
15560     case FMA_OP_MASK: {
15561       SDValue Src1 = Op.getOperand(1);
15562       SDValue Src2 = Op.getOperand(2);
15563       SDValue Src3 = Op.getOperand(3);
15564       SDValue Mask = Op.getOperand(4);
15565       EVT VT = Op.getValueType();
15566       SDValue PassThru = SDValue();
15567
15568       // set PassThru element
15569       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
15570         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
15571       else if (IntrData->Type == FMA_OP_MASK3)
15572         PassThru = Src3;
15573       else
15574         PassThru = Src1;
15575
15576       // We specify 2 possible opcodes for intrinsics with rounding modes.
15577       // First, we check if the intrinsic may have non-default rounding mode,
15578       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15579       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15580       if (IntrWithRoundingModeOpcode != 0) {
15581         SDValue Rnd = Op.getOperand(5);
15582         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15583             X86::STATIC_ROUNDING::CUR_DIRECTION)
15584           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15585                                                   dl, Op.getValueType(),
15586                                                   Src1, Src2, Src3, Rnd),
15587                                       Mask, PassThru, Subtarget, DAG);
15588       }
15589       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
15590                                               dl, Op.getValueType(),
15591                                               Src1, Src2, Src3),
15592                                   Mask, PassThru, Subtarget, DAG);
15593     }
15594     case CMP_MASK:
15595     case CMP_MASK_CC: {
15596       // Comparison intrinsics with masks.
15597       // Example of transformation:
15598       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
15599       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
15600       // (i8 (bitcast
15601       //   (v8i1 (insert_subvector undef,
15602       //           (v2i1 (and (PCMPEQM %a, %b),
15603       //                      (extract_subvector
15604       //                         (v8i1 (bitcast %mask)), 0))), 0))))
15605       EVT VT = Op.getOperand(1).getValueType();
15606       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15607                                     VT.getVectorNumElements());
15608       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
15609       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15610                                        Mask.getValueType().getSizeInBits());
15611       SDValue Cmp;
15612       if (IntrData->Type == CMP_MASK_CC) {
15613         SDValue CC = Op.getOperand(3);
15614         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
15615         // We specify 2 possible opcodes for intrinsics with rounding modes.
15616         // First, we check if the intrinsic may have non-default rounding mode,
15617         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
15618         if (IntrData->Opc1 != 0) {
15619           SDValue Rnd = Op.getOperand(5);
15620           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
15621               X86::STATIC_ROUNDING::CUR_DIRECTION)
15622             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
15623                               Op.getOperand(2), CC, Rnd);
15624         }
15625         //default rounding mode
15626         if(!Cmp.getNode())
15627             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15628                               Op.getOperand(2), CC);
15629
15630       } else {
15631         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
15632         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
15633                           Op.getOperand(2));
15634       }
15635       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
15636                                              DAG.getTargetConstant(0, dl,
15637                                                                    MaskVT),
15638                                              Subtarget, DAG);
15639       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
15640                                 DAG.getUNDEF(BitcastVT), CmpMask,
15641                                 DAG.getIntPtrConstant(0, dl));
15642       return DAG.getBitcast(Op.getValueType(), Res);
15643     }
15644     case COMI: { // Comparison intrinsics
15645       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
15646       SDValue LHS = Op.getOperand(1);
15647       SDValue RHS = Op.getOperand(2);
15648       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
15649       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
15650       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
15651       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15652                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
15653       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15654     }
15655     case VSHIFT:
15656       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
15657                                  Op.getOperand(1), Op.getOperand(2), DAG);
15658     case VSHIFT_MASK:
15659       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
15660                                                       Op.getSimpleValueType(),
15661                                                       Op.getOperand(1),
15662                                                       Op.getOperand(2), DAG),
15663                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
15664                                   DAG);
15665     case COMPRESS_EXPAND_IN_REG: {
15666       SDValue Mask = Op.getOperand(3);
15667       SDValue DataToCompress = Op.getOperand(1);
15668       SDValue PassThru = Op.getOperand(2);
15669       if (isAllOnes(Mask)) // return data as is
15670         return Op.getOperand(1);
15671
15672       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
15673                                               DataToCompress),
15674                                   Mask, PassThru, Subtarget, DAG);
15675     }
15676     case BLEND: {
15677       SDValue Mask = Op.getOperand(3);
15678       EVT VT = Op.getValueType();
15679       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15680                                     VT.getVectorNumElements());
15681       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15682                                        Mask.getValueType().getSizeInBits());
15683       SDLoc dl(Op);
15684       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15685                                   DAG.getBitcast(BitcastVT, Mask),
15686                                   DAG.getIntPtrConstant(0, dl));
15687       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
15688                          Op.getOperand(2));
15689     }
15690     default:
15691       break;
15692     }
15693   }
15694
15695   switch (IntNo) {
15696   default: return SDValue();    // Don't custom lower most intrinsics.
15697
15698   case Intrinsic::x86_avx2_permd:
15699   case Intrinsic::x86_avx2_permps:
15700     // Operands intentionally swapped. Mask is last operand to intrinsic,
15701     // but second operand for node/instruction.
15702     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
15703                        Op.getOperand(2), Op.getOperand(1));
15704
15705   // ptest and testp intrinsics. The intrinsic these come from are designed to
15706   // return an integer value, not just an instruction so lower it to the ptest
15707   // or testp pattern and a setcc for the result.
15708   case Intrinsic::x86_sse41_ptestz:
15709   case Intrinsic::x86_sse41_ptestc:
15710   case Intrinsic::x86_sse41_ptestnzc:
15711   case Intrinsic::x86_avx_ptestz_256:
15712   case Intrinsic::x86_avx_ptestc_256:
15713   case Intrinsic::x86_avx_ptestnzc_256:
15714   case Intrinsic::x86_avx_vtestz_ps:
15715   case Intrinsic::x86_avx_vtestc_ps:
15716   case Intrinsic::x86_avx_vtestnzc_ps:
15717   case Intrinsic::x86_avx_vtestz_pd:
15718   case Intrinsic::x86_avx_vtestc_pd:
15719   case Intrinsic::x86_avx_vtestnzc_pd:
15720   case Intrinsic::x86_avx_vtestz_ps_256:
15721   case Intrinsic::x86_avx_vtestc_ps_256:
15722   case Intrinsic::x86_avx_vtestnzc_ps_256:
15723   case Intrinsic::x86_avx_vtestz_pd_256:
15724   case Intrinsic::x86_avx_vtestc_pd_256:
15725   case Intrinsic::x86_avx_vtestnzc_pd_256: {
15726     bool IsTestPacked = false;
15727     unsigned X86CC;
15728     switch (IntNo) {
15729     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
15730     case Intrinsic::x86_avx_vtestz_ps:
15731     case Intrinsic::x86_avx_vtestz_pd:
15732     case Intrinsic::x86_avx_vtestz_ps_256:
15733     case Intrinsic::x86_avx_vtestz_pd_256:
15734       IsTestPacked = true; // Fallthrough
15735     case Intrinsic::x86_sse41_ptestz:
15736     case Intrinsic::x86_avx_ptestz_256:
15737       // ZF = 1
15738       X86CC = X86::COND_E;
15739       break;
15740     case Intrinsic::x86_avx_vtestc_ps:
15741     case Intrinsic::x86_avx_vtestc_pd:
15742     case Intrinsic::x86_avx_vtestc_ps_256:
15743     case Intrinsic::x86_avx_vtestc_pd_256:
15744       IsTestPacked = true; // Fallthrough
15745     case Intrinsic::x86_sse41_ptestc:
15746     case Intrinsic::x86_avx_ptestc_256:
15747       // CF = 1
15748       X86CC = X86::COND_B;
15749       break;
15750     case Intrinsic::x86_avx_vtestnzc_ps:
15751     case Intrinsic::x86_avx_vtestnzc_pd:
15752     case Intrinsic::x86_avx_vtestnzc_ps_256:
15753     case Intrinsic::x86_avx_vtestnzc_pd_256:
15754       IsTestPacked = true; // Fallthrough
15755     case Intrinsic::x86_sse41_ptestnzc:
15756     case Intrinsic::x86_avx_ptestnzc_256:
15757       // ZF and CF = 0
15758       X86CC = X86::COND_A;
15759       break;
15760     }
15761
15762     SDValue LHS = Op.getOperand(1);
15763     SDValue RHS = Op.getOperand(2);
15764     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
15765     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
15766     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15767     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
15768     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15769   }
15770   case Intrinsic::x86_avx512_kortestz_w:
15771   case Intrinsic::x86_avx512_kortestc_w: {
15772     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
15773     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
15774     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
15775     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
15776     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
15777     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
15778     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15779   }
15780
15781   case Intrinsic::x86_sse42_pcmpistria128:
15782   case Intrinsic::x86_sse42_pcmpestria128:
15783   case Intrinsic::x86_sse42_pcmpistric128:
15784   case Intrinsic::x86_sse42_pcmpestric128:
15785   case Intrinsic::x86_sse42_pcmpistrio128:
15786   case Intrinsic::x86_sse42_pcmpestrio128:
15787   case Intrinsic::x86_sse42_pcmpistris128:
15788   case Intrinsic::x86_sse42_pcmpestris128:
15789   case Intrinsic::x86_sse42_pcmpistriz128:
15790   case Intrinsic::x86_sse42_pcmpestriz128: {
15791     unsigned Opcode;
15792     unsigned X86CC;
15793     switch (IntNo) {
15794     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
15795     case Intrinsic::x86_sse42_pcmpistria128:
15796       Opcode = X86ISD::PCMPISTRI;
15797       X86CC = X86::COND_A;
15798       break;
15799     case Intrinsic::x86_sse42_pcmpestria128:
15800       Opcode = X86ISD::PCMPESTRI;
15801       X86CC = X86::COND_A;
15802       break;
15803     case Intrinsic::x86_sse42_pcmpistric128:
15804       Opcode = X86ISD::PCMPISTRI;
15805       X86CC = X86::COND_B;
15806       break;
15807     case Intrinsic::x86_sse42_pcmpestric128:
15808       Opcode = X86ISD::PCMPESTRI;
15809       X86CC = X86::COND_B;
15810       break;
15811     case Intrinsic::x86_sse42_pcmpistrio128:
15812       Opcode = X86ISD::PCMPISTRI;
15813       X86CC = X86::COND_O;
15814       break;
15815     case Intrinsic::x86_sse42_pcmpestrio128:
15816       Opcode = X86ISD::PCMPESTRI;
15817       X86CC = X86::COND_O;
15818       break;
15819     case Intrinsic::x86_sse42_pcmpistris128:
15820       Opcode = X86ISD::PCMPISTRI;
15821       X86CC = X86::COND_S;
15822       break;
15823     case Intrinsic::x86_sse42_pcmpestris128:
15824       Opcode = X86ISD::PCMPESTRI;
15825       X86CC = X86::COND_S;
15826       break;
15827     case Intrinsic::x86_sse42_pcmpistriz128:
15828       Opcode = X86ISD::PCMPISTRI;
15829       X86CC = X86::COND_E;
15830       break;
15831     case Intrinsic::x86_sse42_pcmpestriz128:
15832       Opcode = X86ISD::PCMPESTRI;
15833       X86CC = X86::COND_E;
15834       break;
15835     }
15836     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15837     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15838     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
15839     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15840                                 DAG.getConstant(X86CC, dl, MVT::i8),
15841                                 SDValue(PCMP.getNode(), 1));
15842     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
15843   }
15844
15845   case Intrinsic::x86_sse42_pcmpistri128:
15846   case Intrinsic::x86_sse42_pcmpestri128: {
15847     unsigned Opcode;
15848     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
15849       Opcode = X86ISD::PCMPISTRI;
15850     else
15851       Opcode = X86ISD::PCMPESTRI;
15852
15853     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
15854     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
15855     return DAG.getNode(Opcode, dl, VTs, NewOps);
15856   }
15857
15858   case Intrinsic::x86_seh_lsda: {
15859     // Compute the symbol for the LSDA. We know it'll get emitted later.
15860     MachineFunction &MF = DAG.getMachineFunction();
15861     SDValue Op1 = Op.getOperand(1);
15862     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
15863     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
15864         GlobalValue::getRealLinkageName(Fn->getName()));
15865
15866     // Generate a simple absolute symbol reference. This intrinsic is only
15867     // supported on 32-bit Windows, which isn't PIC.
15868     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
15869     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
15870   }
15871
15872   case Intrinsic::x86_seh_recoverfp: {
15873     SDValue FnOp = Op.getOperand(1);
15874     SDValue IncomingFPOp = Op.getOperand(2);
15875     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
15876     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
15877     if (!Fn)
15878       report_fatal_error(
15879           "llvm.x86.seh.recoverfp must take a function as the first argument");
15880     return recoverFramePointer(DAG, Fn, IncomingFPOp);
15881   }
15882
15883   case Intrinsic::localaddress: {
15884     // Returns one of the stack, base, or frame pointer registers, depending on
15885     // which is used to reference local variables.
15886     MachineFunction &MF = DAG.getMachineFunction();
15887     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15888     unsigned Reg;
15889     if (RegInfo->hasBasePointer(MF))
15890       Reg = RegInfo->getBaseRegister();
15891     else // This function handles the SP or FP case.
15892       Reg = RegInfo->getPtrSizedFrameRegister(MF);
15893     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
15894   }
15895   }
15896 }
15897
15898 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15899                               SDValue Src, SDValue Mask, SDValue Base,
15900                               SDValue Index, SDValue ScaleOp, SDValue Chain,
15901                               const X86Subtarget * Subtarget) {
15902   SDLoc dl(Op);
15903   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15904   if (!C)
15905     llvm_unreachable("Invalid scale type");
15906   unsigned ScaleVal = C->getZExtValue();
15907   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
15908     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
15909
15910   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15911   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15912                              Index.getSimpleValueType().getVectorNumElements());
15913   SDValue MaskInReg;
15914   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15915   if (MaskC)
15916     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15917   else {
15918     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15919                                      Mask.getValueType().getSizeInBits());
15920
15921     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15922     // are extracted by EXTRACT_SUBVECTOR.
15923     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15924                             DAG.getBitcast(BitcastVT, Mask),
15925                             DAG.getIntPtrConstant(0, dl));
15926   }
15927   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
15928   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15929   SDValue Segment = DAG.getRegister(0, MVT::i32);
15930   if (Src.getOpcode() == ISD::UNDEF)
15931     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
15932   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15933   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15934   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
15935   return DAG.getMergeValues(RetOps, dl);
15936 }
15937
15938 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15939                                SDValue Src, SDValue Mask, SDValue Base,
15940                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
15941   SDLoc dl(Op);
15942   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15943   if (!C)
15944     llvm_unreachable("Invalid scale type");
15945   unsigned ScaleVal = C->getZExtValue();
15946   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
15947     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
15948
15949   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15950   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15951   SDValue Segment = DAG.getRegister(0, MVT::i32);
15952   EVT MaskVT = MVT::getVectorVT(MVT::i1,
15953                              Index.getSimpleValueType().getVectorNumElements());
15954   SDValue MaskInReg;
15955   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15956   if (MaskC)
15957     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15958   else {
15959     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15960                                      Mask.getValueType().getSizeInBits());
15961
15962     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15963     // are extracted by EXTRACT_SUBVECTOR.
15964     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15965                             DAG.getBitcast(BitcastVT, Mask),
15966                             DAG.getIntPtrConstant(0, dl));
15967   }
15968   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
15969   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
15970   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
15971   return SDValue(Res, 1);
15972 }
15973
15974 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
15975                                SDValue Mask, SDValue Base, SDValue Index,
15976                                SDValue ScaleOp, SDValue Chain) {
15977   SDLoc dl(Op);
15978   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
15979   assert(C && "Invalid scale type");
15980   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
15981   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
15982   SDValue Segment = DAG.getRegister(0, MVT::i32);
15983   EVT MaskVT =
15984     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
15985   SDValue MaskInReg;
15986   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
15987   if (MaskC)
15988     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
15989   else
15990     MaskInReg = DAG.getBitcast(MaskVT, Mask);
15991   //SDVTList VTs = DAG.getVTList(MVT::Other);
15992   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
15993   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
15994   return SDValue(Res, 0);
15995 }
15996
15997 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
15998 // read performance monitor counters (x86_rdpmc).
15999 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16000                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16001                               SmallVectorImpl<SDValue> &Results) {
16002   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16003   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16004   SDValue LO, HI;
16005
16006   // The ECX register is used to select the index of the performance counter
16007   // to read.
16008   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16009                                    N->getOperand(2));
16010   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16011
16012   // Reads the content of a 64-bit performance counter and returns it in the
16013   // registers EDX:EAX.
16014   if (Subtarget->is64Bit()) {
16015     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16016     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16017                             LO.getValue(2));
16018   } else {
16019     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16020     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16021                             LO.getValue(2));
16022   }
16023   Chain = HI.getValue(1);
16024
16025   if (Subtarget->is64Bit()) {
16026     // The EAX register is loaded with the low-order 32 bits. The EDX register
16027     // is loaded with the supported high-order bits of the counter.
16028     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16029                               DAG.getConstant(32, DL, MVT::i8));
16030     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16031     Results.push_back(Chain);
16032     return;
16033   }
16034
16035   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16036   SDValue Ops[] = { LO, HI };
16037   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16038   Results.push_back(Pair);
16039   Results.push_back(Chain);
16040 }
16041
16042 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16043 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16044 // also used to custom lower READCYCLECOUNTER nodes.
16045 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16046                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16047                               SmallVectorImpl<SDValue> &Results) {
16048   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16049   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16050   SDValue LO, HI;
16051
16052   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16053   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16054   // and the EAX register is loaded with the low-order 32 bits.
16055   if (Subtarget->is64Bit()) {
16056     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16057     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16058                             LO.getValue(2));
16059   } else {
16060     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16061     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16062                             LO.getValue(2));
16063   }
16064   SDValue Chain = HI.getValue(1);
16065
16066   if (Opcode == X86ISD::RDTSCP_DAG) {
16067     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16068
16069     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16070     // the ECX register. Add 'ecx' explicitly to the chain.
16071     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16072                                      HI.getValue(2));
16073     // Explicitly store the content of ECX at the location passed in input
16074     // to the 'rdtscp' intrinsic.
16075     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16076                          MachinePointerInfo(), false, false, 0);
16077   }
16078
16079   if (Subtarget->is64Bit()) {
16080     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16081     // the EAX register is loaded with the low-order 32 bits.
16082     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16083                               DAG.getConstant(32, DL, MVT::i8));
16084     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16085     Results.push_back(Chain);
16086     return;
16087   }
16088
16089   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16090   SDValue Ops[] = { LO, HI };
16091   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16092   Results.push_back(Pair);
16093   Results.push_back(Chain);
16094 }
16095
16096 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16097                                      SelectionDAG &DAG) {
16098   SmallVector<SDValue, 2> Results;
16099   SDLoc DL(Op);
16100   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16101                           Results);
16102   return DAG.getMergeValues(Results, DL);
16103 }
16104
16105 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16106                                     SelectionDAG &DAG) {
16107   MachineFunction &MF = DAG.getMachineFunction();
16108   const Function *Fn = MF.getFunction();
16109   SDLoc dl(Op);
16110   SDValue Chain = Op.getOperand(0);
16111
16112   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16113          "using llvm.x86.seh.restoreframe requires a frame pointer");
16114
16115   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16116   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16117
16118   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16119   unsigned FrameReg =
16120       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16121   unsigned SPReg = RegInfo->getStackRegister();
16122   unsigned SlotSize = RegInfo->getSlotSize();
16123
16124   // Get incoming EBP.
16125   SDValue IncomingEBP =
16126       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16127
16128   // SP is saved in the first field of every registration node, so load
16129   // [EBP-RegNodeSize] into SP.
16130   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16131   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16132                                DAG.getConstant(-RegNodeSize, dl, VT));
16133   SDValue NewSP =
16134       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16135                   false, VT.getScalarSizeInBits() / 8);
16136   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16137
16138   if (!RegInfo->needsStackRealignment(MF)) {
16139     // Adjust EBP to point back to the original frame position.
16140     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16141     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16142   } else {
16143     assert(RegInfo->hasBasePointer(MF) &&
16144            "functions with Win32 EH must use frame or base pointer register");
16145
16146     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16147     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16148     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16149
16150     // Reload the spilled EBP value, now that the stack and base pointers are
16151     // set up.
16152     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16153     X86FI->setHasSEHFramePtrSave(true);
16154     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16155     X86FI->setSEHFramePtrSaveIndex(FI);
16156     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16157                                 MachinePointerInfo(), false, false, false,
16158                                 VT.getScalarSizeInBits() / 8);
16159     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16160   }
16161
16162   return Chain;
16163 }
16164
16165 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16166 /// return truncate Store/MaskedStore Node
16167 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16168                                                SelectionDAG &DAG,
16169                                                MVT ElementType) {
16170   SDLoc dl(Op);
16171   SDValue Mask = Op.getOperand(4);
16172   SDValue DataToTruncate = Op.getOperand(3);
16173   SDValue Addr = Op.getOperand(2);
16174   SDValue Chain = Op.getOperand(0);
16175
16176   EVT VT  = DataToTruncate.getValueType();
16177   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16178                              ElementType, VT.getVectorNumElements());
16179
16180   if (isAllOnes(Mask)) // return just a truncate store
16181     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16182                              MachinePointerInfo(), SVT, false, false,
16183                              SVT.getScalarSizeInBits()/8);
16184
16185   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16186                                 MVT::i1, VT.getVectorNumElements());
16187   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16188                                    Mask.getValueType().getSizeInBits());
16189   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16190   // are extracted by EXTRACT_SUBVECTOR.
16191   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16192                               DAG.getBitcast(BitcastVT, Mask),
16193                               DAG.getIntPtrConstant(0, dl));
16194
16195   MachineMemOperand *MMO = DAG.getMachineFunction().
16196     getMachineMemOperand(MachinePointerInfo(),
16197                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16198                          SVT.getScalarSizeInBits()/8);
16199
16200   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16201                             VMask, SVT, MMO, true);
16202 }
16203
16204 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16205                                       SelectionDAG &DAG) {
16206   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16207
16208   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16209   if (!IntrData) {
16210     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16211       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16212     return SDValue();
16213   }
16214
16215   SDLoc dl(Op);
16216   switch(IntrData->Type) {
16217   default:
16218     llvm_unreachable("Unknown Intrinsic Type");
16219     break;
16220   case RDSEED:
16221   case RDRAND: {
16222     // Emit the node with the right value type.
16223     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16224     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16225
16226     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16227     // Otherwise return the value from Rand, which is always 0, casted to i32.
16228     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16229                       DAG.getConstant(1, dl, Op->getValueType(1)),
16230                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16231                       SDValue(Result.getNode(), 1) };
16232     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16233                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16234                                   Ops);
16235
16236     // Return { result, isValid, chain }.
16237     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16238                        SDValue(Result.getNode(), 2));
16239   }
16240   case GATHER: {
16241   //gather(v1, mask, index, base, scale);
16242     SDValue Chain = Op.getOperand(0);
16243     SDValue Src   = Op.getOperand(2);
16244     SDValue Base  = Op.getOperand(3);
16245     SDValue Index = Op.getOperand(4);
16246     SDValue Mask  = Op.getOperand(5);
16247     SDValue Scale = Op.getOperand(6);
16248     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16249                          Chain, Subtarget);
16250   }
16251   case SCATTER: {
16252   //scatter(base, mask, index, v1, scale);
16253     SDValue Chain = Op.getOperand(0);
16254     SDValue Base  = Op.getOperand(2);
16255     SDValue Mask  = Op.getOperand(3);
16256     SDValue Index = Op.getOperand(4);
16257     SDValue Src   = Op.getOperand(5);
16258     SDValue Scale = Op.getOperand(6);
16259     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16260                           Scale, Chain);
16261   }
16262   case PREFETCH: {
16263     SDValue Hint = Op.getOperand(6);
16264     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16265     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16266     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16267     SDValue Chain = Op.getOperand(0);
16268     SDValue Mask  = Op.getOperand(2);
16269     SDValue Index = Op.getOperand(3);
16270     SDValue Base  = Op.getOperand(4);
16271     SDValue Scale = Op.getOperand(5);
16272     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
16273   }
16274   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
16275   case RDTSC: {
16276     SmallVector<SDValue, 2> Results;
16277     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
16278                             Results);
16279     return DAG.getMergeValues(Results, dl);
16280   }
16281   // Read Performance Monitoring Counters.
16282   case RDPMC: {
16283     SmallVector<SDValue, 2> Results;
16284     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
16285     return DAG.getMergeValues(Results, dl);
16286   }
16287   // XTEST intrinsics.
16288   case XTEST: {
16289     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16290     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16291     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16292                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
16293                                 InTrans);
16294     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
16295     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
16296                        Ret, SDValue(InTrans.getNode(), 1));
16297   }
16298   // ADC/ADCX/SBB
16299   case ADX: {
16300     SmallVector<SDValue, 2> Results;
16301     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16302     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
16303     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
16304                                 DAG.getConstant(-1, dl, MVT::i8));
16305     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
16306                               Op.getOperand(4), GenCF.getValue(1));
16307     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
16308                                  Op.getOperand(5), MachinePointerInfo(),
16309                                  false, false, 0);
16310     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16311                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
16312                                 Res.getValue(1));
16313     Results.push_back(SetCC);
16314     Results.push_back(Store);
16315     return DAG.getMergeValues(Results, dl);
16316   }
16317   case COMPRESS_TO_MEM: {
16318     SDLoc dl(Op);
16319     SDValue Mask = Op.getOperand(4);
16320     SDValue DataToCompress = Op.getOperand(3);
16321     SDValue Addr = Op.getOperand(2);
16322     SDValue Chain = Op.getOperand(0);
16323
16324     EVT VT = DataToCompress.getValueType();
16325     if (isAllOnes(Mask)) // return just a store
16326       return DAG.getStore(Chain, dl, DataToCompress, Addr,
16327                           MachinePointerInfo(), false, false,
16328                           VT.getScalarSizeInBits()/8);
16329
16330     SDValue Compressed =
16331       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
16332                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
16333     return DAG.getStore(Chain, dl, Compressed, Addr,
16334                         MachinePointerInfo(), false, false,
16335                         VT.getScalarSizeInBits()/8);
16336   }
16337   case TRUNCATE_TO_MEM_VI8:
16338     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
16339   case TRUNCATE_TO_MEM_VI16:
16340     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
16341   case TRUNCATE_TO_MEM_VI32:
16342     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
16343   case EXPAND_FROM_MEM: {
16344     SDLoc dl(Op);
16345     SDValue Mask = Op.getOperand(4);
16346     SDValue PassThru = Op.getOperand(3);
16347     SDValue Addr = Op.getOperand(2);
16348     SDValue Chain = Op.getOperand(0);
16349     EVT VT = Op.getValueType();
16350
16351     if (isAllOnes(Mask)) // return just a load
16352       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
16353                          false, VT.getScalarSizeInBits()/8);
16354
16355     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
16356                                        false, false, false,
16357                                        VT.getScalarSizeInBits()/8);
16358
16359     SDValue Results[] = {
16360       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
16361                            Mask, PassThru, Subtarget, DAG), Chain};
16362     return DAG.getMergeValues(Results, dl);
16363   }
16364   }
16365 }
16366
16367 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
16368                                            SelectionDAG &DAG) const {
16369   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
16370   MFI->setReturnAddressIsTaken(true);
16371
16372   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
16373     return SDValue();
16374
16375   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16376   SDLoc dl(Op);
16377   EVT PtrVT = getPointerTy(DAG.getDataLayout());
16378
16379   if (Depth > 0) {
16380     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
16381     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16382     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
16383     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
16384                        DAG.getNode(ISD::ADD, dl, PtrVT,
16385                                    FrameAddr, Offset),
16386                        MachinePointerInfo(), false, false, false, 0);
16387   }
16388
16389   // Just load the return address.
16390   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
16391   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
16392                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
16393 }
16394
16395 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
16396   MachineFunction &MF = DAG.getMachineFunction();
16397   MachineFrameInfo *MFI = MF.getFrameInfo();
16398   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
16399   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16400   EVT VT = Op.getValueType();
16401
16402   MFI->setFrameAddressIsTaken(true);
16403
16404   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
16405     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
16406     // is not possible to crawl up the stack without looking at the unwind codes
16407     // simultaneously.
16408     int FrameAddrIndex = FuncInfo->getFAIndex();
16409     if (!FrameAddrIndex) {
16410       // Set up a frame object for the return address.
16411       unsigned SlotSize = RegInfo->getSlotSize();
16412       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
16413           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
16414       FuncInfo->setFAIndex(FrameAddrIndex);
16415     }
16416     return DAG.getFrameIndex(FrameAddrIndex, VT);
16417   }
16418
16419   unsigned FrameReg =
16420       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16421   SDLoc dl(Op);  // FIXME probably not meaningful
16422   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16423   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
16424           (FrameReg == X86::EBP && VT == MVT::i32)) &&
16425          "Invalid Frame Register!");
16426   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
16427   while (Depth--)
16428     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
16429                             MachinePointerInfo(),
16430                             false, false, false, 0);
16431   return FrameAddr;
16432 }
16433
16434 // FIXME? Maybe this could be a TableGen attribute on some registers and
16435 // this table could be generated automatically from RegInfo.
16436 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
16437                                               SelectionDAG &DAG) const {
16438   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16439   const MachineFunction &MF = DAG.getMachineFunction();
16440
16441   unsigned Reg = StringSwitch<unsigned>(RegName)
16442                        .Case("esp", X86::ESP)
16443                        .Case("rsp", X86::RSP)
16444                        .Case("ebp", X86::EBP)
16445                        .Case("rbp", X86::RBP)
16446                        .Default(0);
16447
16448   if (Reg == X86::EBP || Reg == X86::RBP) {
16449     if (!TFI.hasFP(MF))
16450       report_fatal_error("register " + StringRef(RegName) +
16451                          " is allocatable: function has no frame pointer");
16452 #ifndef NDEBUG
16453     else {
16454       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16455       unsigned FrameReg =
16456           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16457       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
16458              "Invalid Frame Register!");
16459     }
16460 #endif
16461   }
16462
16463   if (Reg)
16464     return Reg;
16465
16466   report_fatal_error("Invalid register name global variable");
16467 }
16468
16469 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
16470                                                      SelectionDAG &DAG) const {
16471   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16472   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
16473 }
16474
16475 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
16476   SDValue Chain     = Op.getOperand(0);
16477   SDValue Offset    = Op.getOperand(1);
16478   SDValue Handler   = Op.getOperand(2);
16479   SDLoc dl      (Op);
16480
16481   EVT PtrVT = getPointerTy(DAG.getDataLayout());
16482   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16483   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
16484   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
16485           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
16486          "Invalid Frame Register!");
16487   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
16488   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
16489
16490   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
16491                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
16492                                                        dl));
16493   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
16494   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
16495                        false, false, 0);
16496   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
16497
16498   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
16499                      DAG.getRegister(StoreAddrReg, PtrVT));
16500 }
16501
16502 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
16503                                                SelectionDAG &DAG) const {
16504   SDLoc DL(Op);
16505   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
16506                      DAG.getVTList(MVT::i32, MVT::Other),
16507                      Op.getOperand(0), Op.getOperand(1));
16508 }
16509
16510 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
16511                                                 SelectionDAG &DAG) const {
16512   SDLoc DL(Op);
16513   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
16514                      Op.getOperand(0), Op.getOperand(1));
16515 }
16516
16517 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
16518   return Op.getOperand(0);
16519 }
16520
16521 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
16522                                                 SelectionDAG &DAG) const {
16523   SDValue Root = Op.getOperand(0);
16524   SDValue Trmp = Op.getOperand(1); // trampoline
16525   SDValue FPtr = Op.getOperand(2); // nested function
16526   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
16527   SDLoc dl (Op);
16528
16529   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
16530   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
16531
16532   if (Subtarget->is64Bit()) {
16533     SDValue OutChains[6];
16534
16535     // Large code-model.
16536     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
16537     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
16538
16539     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
16540     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
16541
16542     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
16543
16544     // Load the pointer to the nested function into R11.
16545     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
16546     SDValue Addr = Trmp;
16547     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16548                                 Addr, MachinePointerInfo(TrmpAddr),
16549                                 false, false, 0);
16550
16551     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16552                        DAG.getConstant(2, dl, MVT::i64));
16553     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
16554                                 MachinePointerInfo(TrmpAddr, 2),
16555                                 false, false, 2);
16556
16557     // Load the 'nest' parameter value into R10.
16558     // R10 is specified in X86CallingConv.td
16559     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
16560     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16561                        DAG.getConstant(10, dl, MVT::i64));
16562     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16563                                 Addr, MachinePointerInfo(TrmpAddr, 10),
16564                                 false, false, 0);
16565
16566     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16567                        DAG.getConstant(12, dl, MVT::i64));
16568     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
16569                                 MachinePointerInfo(TrmpAddr, 12),
16570                                 false, false, 2);
16571
16572     // Jump to the nested function.
16573     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
16574     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16575                        DAG.getConstant(20, dl, MVT::i64));
16576     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
16577                                 Addr, MachinePointerInfo(TrmpAddr, 20),
16578                                 false, false, 0);
16579
16580     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
16581     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
16582                        DAG.getConstant(22, dl, MVT::i64));
16583     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
16584                                 Addr, MachinePointerInfo(TrmpAddr, 22),
16585                                 false, false, 0);
16586
16587     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16588   } else {
16589     const Function *Func =
16590       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
16591     CallingConv::ID CC = Func->getCallingConv();
16592     unsigned NestReg;
16593
16594     switch (CC) {
16595     default:
16596       llvm_unreachable("Unsupported calling convention");
16597     case CallingConv::C:
16598     case CallingConv::X86_StdCall: {
16599       // Pass 'nest' parameter in ECX.
16600       // Must be kept in sync with X86CallingConv.td
16601       NestReg = X86::ECX;
16602
16603       // Check that ECX wasn't needed by an 'inreg' parameter.
16604       FunctionType *FTy = Func->getFunctionType();
16605       const AttributeSet &Attrs = Func->getAttributes();
16606
16607       if (!Attrs.isEmpty() && !Func->isVarArg()) {
16608         unsigned InRegCount = 0;
16609         unsigned Idx = 1;
16610
16611         for (FunctionType::param_iterator I = FTy->param_begin(),
16612              E = FTy->param_end(); I != E; ++I, ++Idx)
16613           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
16614             auto &DL = DAG.getDataLayout();
16615             // FIXME: should only count parameters that are lowered to integers.
16616             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
16617           }
16618
16619         if (InRegCount > 2) {
16620           report_fatal_error("Nest register in use - reduce number of inreg"
16621                              " parameters!");
16622         }
16623       }
16624       break;
16625     }
16626     case CallingConv::X86_FastCall:
16627     case CallingConv::X86_ThisCall:
16628     case CallingConv::Fast:
16629       // Pass 'nest' parameter in EAX.
16630       // Must be kept in sync with X86CallingConv.td
16631       NestReg = X86::EAX;
16632       break;
16633     }
16634
16635     SDValue OutChains[4];
16636     SDValue Addr, Disp;
16637
16638     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16639                        DAG.getConstant(10, dl, MVT::i32));
16640     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
16641
16642     // This is storing the opcode for MOV32ri.
16643     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
16644     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
16645     OutChains[0] = DAG.getStore(Root, dl,
16646                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
16647                                 Trmp, MachinePointerInfo(TrmpAddr),
16648                                 false, false, 0);
16649
16650     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16651                        DAG.getConstant(1, dl, MVT::i32));
16652     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
16653                                 MachinePointerInfo(TrmpAddr, 1),
16654                                 false, false, 1);
16655
16656     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
16657     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16658                        DAG.getConstant(5, dl, MVT::i32));
16659     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
16660                                 Addr, MachinePointerInfo(TrmpAddr, 5),
16661                                 false, false, 1);
16662
16663     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
16664                        DAG.getConstant(6, dl, MVT::i32));
16665     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
16666                                 MachinePointerInfo(TrmpAddr, 6),
16667                                 false, false, 1);
16668
16669     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
16670   }
16671 }
16672
16673 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
16674                                             SelectionDAG &DAG) const {
16675   /*
16676    The rounding mode is in bits 11:10 of FPSR, and has the following
16677    settings:
16678      00 Round to nearest
16679      01 Round to -inf
16680      10 Round to +inf
16681      11 Round to 0
16682
16683   FLT_ROUNDS, on the other hand, expects the following:
16684     -1 Undefined
16685      0 Round to 0
16686      1 Round to nearest
16687      2 Round to +inf
16688      3 Round to -inf
16689
16690   To perform the conversion, we do:
16691     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
16692   */
16693
16694   MachineFunction &MF = DAG.getMachineFunction();
16695   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
16696   unsigned StackAlignment = TFI.getStackAlignment();
16697   MVT VT = Op.getSimpleValueType();
16698   SDLoc DL(Op);
16699
16700   // Save FP Control Word to stack slot
16701   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
16702   SDValue StackSlot =
16703       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
16704
16705   MachineMemOperand *MMO =
16706    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
16707                            MachineMemOperand::MOStore, 2, 2);
16708
16709   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
16710   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
16711                                           DAG.getVTList(MVT::Other),
16712                                           Ops, MVT::i16, MMO);
16713
16714   // Load FP Control Word from stack slot
16715   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
16716                             MachinePointerInfo(), false, false, false, 0);
16717
16718   // Transform as necessary
16719   SDValue CWD1 =
16720     DAG.getNode(ISD::SRL, DL, MVT::i16,
16721                 DAG.getNode(ISD::AND, DL, MVT::i16,
16722                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
16723                 DAG.getConstant(11, DL, MVT::i8));
16724   SDValue CWD2 =
16725     DAG.getNode(ISD::SRL, DL, MVT::i16,
16726                 DAG.getNode(ISD::AND, DL, MVT::i16,
16727                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
16728                 DAG.getConstant(9, DL, MVT::i8));
16729
16730   SDValue RetVal =
16731     DAG.getNode(ISD::AND, DL, MVT::i16,
16732                 DAG.getNode(ISD::ADD, DL, MVT::i16,
16733                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
16734                             DAG.getConstant(1, DL, MVT::i16)),
16735                 DAG.getConstant(3, DL, MVT::i16));
16736
16737   return DAG.getNode((VT.getSizeInBits() < 16 ?
16738                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
16739 }
16740
16741 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
16742   MVT VT = Op.getSimpleValueType();
16743   EVT OpVT = VT;
16744   unsigned NumBits = VT.getSizeInBits();
16745   SDLoc dl(Op);
16746
16747   Op = Op.getOperand(0);
16748   if (VT == MVT::i8) {
16749     // Zero extend to i32 since there is not an i8 bsr.
16750     OpVT = MVT::i32;
16751     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16752   }
16753
16754   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
16755   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16756   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16757
16758   // If src is zero (i.e. bsr sets ZF), returns NumBits.
16759   SDValue Ops[] = {
16760     Op,
16761     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
16762     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16763     Op.getValue(1)
16764   };
16765   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
16766
16767   // Finally xor with NumBits-1.
16768   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16769                    DAG.getConstant(NumBits - 1, dl, OpVT));
16770
16771   if (VT == MVT::i8)
16772     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16773   return Op;
16774 }
16775
16776 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
16777   MVT VT = Op.getSimpleValueType();
16778   EVT OpVT = VT;
16779   unsigned NumBits = VT.getSizeInBits();
16780   SDLoc dl(Op);
16781
16782   Op = Op.getOperand(0);
16783   if (VT == MVT::i8) {
16784     // Zero extend to i32 since there is not an i8 bsr.
16785     OpVT = MVT::i32;
16786     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
16787   }
16788
16789   // Issue a bsr (scan bits in reverse).
16790   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
16791   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
16792
16793   // And xor with NumBits-1.
16794   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
16795                    DAG.getConstant(NumBits - 1, dl, OpVT));
16796
16797   if (VT == MVT::i8)
16798     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
16799   return Op;
16800 }
16801
16802 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
16803   MVT VT = Op.getSimpleValueType();
16804   unsigned NumBits = VT.getSizeInBits();
16805   SDLoc dl(Op);
16806   Op = Op.getOperand(0);
16807
16808   // Issue a bsf (scan bits forward) which also sets EFLAGS.
16809   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16810   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
16811
16812   // If src is zero (i.e. bsf sets ZF), returns NumBits.
16813   SDValue Ops[] = {
16814     Op,
16815     DAG.getConstant(NumBits, dl, VT),
16816     DAG.getConstant(X86::COND_E, dl, MVT::i8),
16817     Op.getValue(1)
16818   };
16819   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
16820 }
16821
16822 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
16823 // ones, and then concatenate the result back.
16824 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
16825   MVT VT = Op.getSimpleValueType();
16826
16827   assert(VT.is256BitVector() && VT.isInteger() &&
16828          "Unsupported value type for operation");
16829
16830   unsigned NumElems = VT.getVectorNumElements();
16831   SDLoc dl(Op);
16832
16833   // Extract the LHS vectors
16834   SDValue LHS = Op.getOperand(0);
16835   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
16836   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
16837
16838   // Extract the RHS vectors
16839   SDValue RHS = Op.getOperand(1);
16840   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
16841   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
16842
16843   MVT EltVT = VT.getVectorElementType();
16844   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16845
16846   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16847                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
16848                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
16849 }
16850
16851 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
16852   if (Op.getValueType() == MVT::i1)
16853     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16854                        Op.getOperand(0), Op.getOperand(1));
16855   assert(Op.getSimpleValueType().is256BitVector() &&
16856          Op.getSimpleValueType().isInteger() &&
16857          "Only handle AVX 256-bit vector integer operation");
16858   return Lower256IntArith(Op, DAG);
16859 }
16860
16861 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
16862   if (Op.getValueType() == MVT::i1)
16863     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
16864                        Op.getOperand(0), Op.getOperand(1));
16865   assert(Op.getSimpleValueType().is256BitVector() &&
16866          Op.getSimpleValueType().isInteger() &&
16867          "Only handle AVX 256-bit vector integer operation");
16868   return Lower256IntArith(Op, DAG);
16869 }
16870
16871 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
16872                         SelectionDAG &DAG) {
16873   SDLoc dl(Op);
16874   MVT VT = Op.getSimpleValueType();
16875
16876   if (VT == MVT::i1)
16877     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
16878
16879   // Decompose 256-bit ops into smaller 128-bit ops.
16880   if (VT.is256BitVector() && !Subtarget->hasInt256())
16881     return Lower256IntArith(Op, DAG);
16882
16883   SDValue A = Op.getOperand(0);
16884   SDValue B = Op.getOperand(1);
16885
16886   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
16887   // pairs, multiply and truncate.
16888   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
16889     if (Subtarget->hasInt256()) {
16890       if (VT == MVT::v32i8) {
16891         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
16892         SDValue Lo = DAG.getIntPtrConstant(0, dl);
16893         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
16894         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
16895         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
16896         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
16897         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
16898         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
16899                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
16900                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
16901       }
16902
16903       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
16904       return DAG.getNode(
16905           ISD::TRUNCATE, dl, VT,
16906           DAG.getNode(ISD::MUL, dl, ExVT,
16907                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
16908                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
16909     }
16910
16911     assert(VT == MVT::v16i8 &&
16912            "Pre-AVX2 support only supports v16i8 multiplication");
16913     MVT ExVT = MVT::v8i16;
16914
16915     // Extract the lo parts and sign extend to i16
16916     SDValue ALo, BLo;
16917     if (Subtarget->hasSSE41()) {
16918       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
16919       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
16920     } else {
16921       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
16922                               -1, 4, -1, 5, -1, 6, -1, 7};
16923       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16924       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16925       ALo = DAG.getBitcast(ExVT, ALo);
16926       BLo = DAG.getBitcast(ExVT, BLo);
16927       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
16928       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
16929     }
16930
16931     // Extract the hi parts and sign extend to i16
16932     SDValue AHi, BHi;
16933     if (Subtarget->hasSSE41()) {
16934       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
16935                               -1, -1, -1, -1, -1, -1, -1, -1};
16936       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16937       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16938       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
16939       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
16940     } else {
16941       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
16942                               -1, 12, -1, 13, -1, 14, -1, 15};
16943       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
16944       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
16945       AHi = DAG.getBitcast(ExVT, AHi);
16946       BHi = DAG.getBitcast(ExVT, BHi);
16947       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
16948       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
16949     }
16950
16951     // Multiply, mask the lower 8bits of the lo/hi results and pack
16952     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
16953     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
16954     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
16955     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
16956     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
16957   }
16958
16959   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
16960   if (VT == MVT::v4i32) {
16961     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
16962            "Should not custom lower when pmuldq is available!");
16963
16964     // Extract the odd parts.
16965     static const int UnpackMask[] = { 1, -1, 3, -1 };
16966     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
16967     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
16968
16969     // Multiply the even parts.
16970     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
16971     // Now multiply odd parts.
16972     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
16973
16974     Evens = DAG.getBitcast(VT, Evens);
16975     Odds = DAG.getBitcast(VT, Odds);
16976
16977     // Merge the two vectors back together with a shuffle. This expands into 2
16978     // shuffles.
16979     static const int ShufMask[] = { 0, 4, 2, 6 };
16980     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
16981   }
16982
16983   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
16984          "Only know how to lower V2I64/V4I64/V8I64 multiply");
16985
16986   //  Ahi = psrlqi(a, 32);
16987   //  Bhi = psrlqi(b, 32);
16988   //
16989   //  AloBlo = pmuludq(a, b);
16990   //  AloBhi = pmuludq(a, Bhi);
16991   //  AhiBlo = pmuludq(Ahi, b);
16992
16993   //  AloBhi = psllqi(AloBhi, 32);
16994   //  AhiBlo = psllqi(AhiBlo, 32);
16995   //  return AloBlo + AloBhi + AhiBlo;
16996
16997   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
16998   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
16999
17000   SDValue AhiBlo = Ahi;
17001   SDValue AloBhi = Bhi;
17002   // Bit cast to 32-bit vectors for MULUDQ
17003   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17004                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17005   A = DAG.getBitcast(MulVT, A);
17006   B = DAG.getBitcast(MulVT, B);
17007   Ahi = DAG.getBitcast(MulVT, Ahi);
17008   Bhi = DAG.getBitcast(MulVT, Bhi);
17009
17010   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17011   // After shifting right const values the result may be all-zero.
17012   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17013     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17014     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17015   }
17016   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17017     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17018     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17019   }
17020
17021   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17022   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17023 }
17024
17025 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17026   assert(Subtarget->isTargetWin64() && "Unexpected target");
17027   EVT VT = Op.getValueType();
17028   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17029          "Unexpected return type for lowering");
17030
17031   RTLIB::Libcall LC;
17032   bool isSigned;
17033   switch (Op->getOpcode()) {
17034   default: llvm_unreachable("Unexpected request for libcall!");
17035   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17036   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17037   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17038   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17039   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17040   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17041   }
17042
17043   SDLoc dl(Op);
17044   SDValue InChain = DAG.getEntryNode();
17045
17046   TargetLowering::ArgListTy Args;
17047   TargetLowering::ArgListEntry Entry;
17048   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17049     EVT ArgVT = Op->getOperand(i).getValueType();
17050     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17051            "Unexpected argument type for lowering");
17052     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17053     Entry.Node = StackPtr;
17054     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17055                            false, false, 16);
17056     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17057     Entry.Ty = PointerType::get(ArgTy,0);
17058     Entry.isSExt = false;
17059     Entry.isZExt = false;
17060     Args.push_back(Entry);
17061   }
17062
17063   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17064                                          getPointerTy(DAG.getDataLayout()));
17065
17066   TargetLowering::CallLoweringInfo CLI(DAG);
17067   CLI.setDebugLoc(dl).setChain(InChain)
17068     .setCallee(getLibcallCallingConv(LC),
17069                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17070                Callee, std::move(Args), 0)
17071     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17072
17073   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17074   return DAG.getBitcast(VT, CallInfo.first);
17075 }
17076
17077 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17078                              SelectionDAG &DAG) {
17079   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17080   EVT VT = Op0.getValueType();
17081   SDLoc dl(Op);
17082
17083   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17084          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17085
17086   // PMULxD operations multiply each even value (starting at 0) of LHS with
17087   // the related value of RHS and produce a widen result.
17088   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17089   // => <2 x i64> <ae|cg>
17090   //
17091   // In other word, to have all the results, we need to perform two PMULxD:
17092   // 1. one with the even values.
17093   // 2. one with the odd values.
17094   // To achieve #2, with need to place the odd values at an even position.
17095   //
17096   // Place the odd value at an even position (basically, shift all values 1
17097   // step to the left):
17098   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17099   // <a|b|c|d> => <b|undef|d|undef>
17100   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17101   // <e|f|g|h> => <f|undef|h|undef>
17102   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17103
17104   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17105   // ints.
17106   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17107   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17108   unsigned Opcode =
17109       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17110   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17111   // => <2 x i64> <ae|cg>
17112   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17113   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17114   // => <2 x i64> <bf|dh>
17115   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17116
17117   // Shuffle it back into the right order.
17118   SDValue Highs, Lows;
17119   if (VT == MVT::v8i32) {
17120     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17121     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17122     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17123     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17124   } else {
17125     const int HighMask[] = {1, 5, 3, 7};
17126     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17127     const int LowMask[] = {0, 4, 2, 6};
17128     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17129   }
17130
17131   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17132   // unsigned multiply.
17133   if (IsSigned && !Subtarget->hasSSE41()) {
17134     SDValue ShAmt = DAG.getConstant(
17135         31, dl,
17136         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17137     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17138                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17139     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17140                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17141
17142     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17143     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17144   }
17145
17146   // The first result of MUL_LOHI is actually the low value, followed by the
17147   // high value.
17148   SDValue Ops[] = {Lows, Highs};
17149   return DAG.getMergeValues(Ops, dl);
17150 }
17151
17152 // Return true if the required (according to Opcode) shift-imm form is natively
17153 // supported by the Subtarget
17154 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17155                                         unsigned Opcode) {
17156   if (VT.getScalarSizeInBits() < 16)
17157     return false;
17158
17159   if (VT.is512BitVector() &&
17160       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17161     return true;
17162
17163   bool LShift = VT.is128BitVector() ||
17164     (VT.is256BitVector() && Subtarget->hasInt256());
17165
17166   bool AShift = LShift && (Subtarget->hasVLX() ||
17167     (VT != MVT::v2i64 && VT != MVT::v4i64));
17168   return (Opcode == ISD::SRA) ? AShift : LShift;
17169 }
17170
17171 // The shift amount is a variable, but it is the same for all vector lanes.
17172 // These instructions are defined together with shift-immediate.
17173 static
17174 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
17175                                       unsigned Opcode) {
17176   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
17177 }
17178
17179 // Return true if the required (according to Opcode) variable-shift form is
17180 // natively supported by the Subtarget
17181 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
17182                                     unsigned Opcode) {
17183
17184   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
17185     return false;
17186
17187   // vXi16 supported only on AVX-512, BWI
17188   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
17189     return false;
17190
17191   if (VT.is512BitVector() || Subtarget->hasVLX())
17192     return true;
17193
17194   bool LShift = VT.is128BitVector() || VT.is256BitVector();
17195   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
17196   return (Opcode == ISD::SRA) ? AShift : LShift;
17197 }
17198
17199 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
17200                                          const X86Subtarget *Subtarget) {
17201   MVT VT = Op.getSimpleValueType();
17202   SDLoc dl(Op);
17203   SDValue R = Op.getOperand(0);
17204   SDValue Amt = Op.getOperand(1);
17205
17206   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
17207     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
17208
17209   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
17210     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
17211     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
17212     SDValue Ex = DAG.getBitcast(ExVT, R);
17213
17214     if (ShiftAmt >= 32) {
17215       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
17216       SDValue Upper =
17217           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
17218       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17219                                                  ShiftAmt - 32, DAG);
17220       if (VT == MVT::v2i64)
17221         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
17222       if (VT == MVT::v4i64)
17223         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17224                                   {9, 1, 11, 3, 13, 5, 15, 7});
17225     } else {
17226       // SRA upper i32, SHL whole i64 and select lower i32.
17227       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17228                                                  ShiftAmt, DAG);
17229       SDValue Lower =
17230           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
17231       Lower = DAG.getBitcast(ExVT, Lower);
17232       if (VT == MVT::v2i64)
17233         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
17234       if (VT == MVT::v4i64)
17235         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17236                                   {8, 1, 10, 3, 12, 5, 14, 7});
17237     }
17238     return DAG.getBitcast(VT, Ex);
17239   };
17240
17241   // Optimize shl/srl/sra with constant shift amount.
17242   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
17243     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
17244       uint64_t ShiftAmt = ShiftConst->getZExtValue();
17245
17246       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
17247         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
17248
17249       // i64 SRA needs to be performed as partial shifts.
17250       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
17251           Op.getOpcode() == ISD::SRA)
17252         return ArithmeticShiftRight64(ShiftAmt);
17253
17254       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
17255         unsigned NumElts = VT.getVectorNumElements();
17256         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
17257
17258         if (Op.getOpcode() == ISD::SHL) {
17259           // Simple i8 add case
17260           if (ShiftAmt == 1)
17261             return DAG.getNode(ISD::ADD, dl, VT, R, R);
17262
17263           // Make a large shift.
17264           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
17265                                                    R, ShiftAmt, DAG);
17266           SHL = DAG.getBitcast(VT, SHL);
17267           // Zero out the rightmost bits.
17268           SmallVector<SDValue, 32> V(
17269               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
17270           return DAG.getNode(ISD::AND, dl, VT, SHL,
17271                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17272         }
17273         if (Op.getOpcode() == ISD::SRL) {
17274           // Make a large shift.
17275           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
17276                                                    R, ShiftAmt, DAG);
17277           SRL = DAG.getBitcast(VT, SRL);
17278           // Zero out the leftmost bits.
17279           SmallVector<SDValue, 32> V(
17280               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
17281           return DAG.getNode(ISD::AND, dl, VT, SRL,
17282                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17283         }
17284         if (Op.getOpcode() == ISD::SRA) {
17285           if (ShiftAmt == 7) {
17286             // R s>> 7  ===  R s< 0
17287             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
17288             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
17289           }
17290
17291           // R s>> a === ((R u>> a) ^ m) - m
17292           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
17293           SmallVector<SDValue, 32> V(NumElts,
17294                                      DAG.getConstant(128 >> ShiftAmt, dl,
17295                                                      MVT::i8));
17296           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
17297           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
17298           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
17299           return Res;
17300         }
17301         llvm_unreachable("Unknown shift opcode.");
17302       }
17303     }
17304   }
17305
17306   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
17307   if (!Subtarget->is64Bit() &&
17308       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
17309       Amt.getOpcode() == ISD::BITCAST &&
17310       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
17311     Amt = Amt.getOperand(0);
17312     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
17313                      VT.getVectorNumElements();
17314     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
17315     uint64_t ShiftAmt = 0;
17316     for (unsigned i = 0; i != Ratio; ++i) {
17317       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
17318       if (!C)
17319         return SDValue();
17320       // 6 == Log2(64)
17321       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
17322     }
17323     // Check remaining shift amounts.
17324     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
17325       uint64_t ShAmt = 0;
17326       for (unsigned j = 0; j != Ratio; ++j) {
17327         ConstantSDNode *C =
17328           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
17329         if (!C)
17330           return SDValue();
17331         // 6 == Log2(64)
17332         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
17333       }
17334       if (ShAmt != ShiftAmt)
17335         return SDValue();
17336     }
17337
17338     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
17339       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
17340
17341     if (Op.getOpcode() == ISD::SRA)
17342       return ArithmeticShiftRight64(ShiftAmt);
17343   }
17344
17345   return SDValue();
17346 }
17347
17348 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
17349                                         const X86Subtarget* Subtarget) {
17350   MVT VT = Op.getSimpleValueType();
17351   SDLoc dl(Op);
17352   SDValue R = Op.getOperand(0);
17353   SDValue Amt = Op.getOperand(1);
17354
17355   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
17356     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
17357
17358   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
17359     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
17360
17361   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
17362     SDValue BaseShAmt;
17363     EVT EltVT = VT.getVectorElementType();
17364
17365     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
17366       // Check if this build_vector node is doing a splat.
17367       // If so, then set BaseShAmt equal to the splat value.
17368       BaseShAmt = BV->getSplatValue();
17369       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
17370         BaseShAmt = SDValue();
17371     } else {
17372       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
17373         Amt = Amt.getOperand(0);
17374
17375       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
17376       if (SVN && SVN->isSplat()) {
17377         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
17378         SDValue InVec = Amt.getOperand(0);
17379         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
17380           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
17381                  "Unexpected shuffle index found!");
17382           BaseShAmt = InVec.getOperand(SplatIdx);
17383         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
17384            if (ConstantSDNode *C =
17385                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
17386              if (C->getZExtValue() == SplatIdx)
17387                BaseShAmt = InVec.getOperand(1);
17388            }
17389         }
17390
17391         if (!BaseShAmt)
17392           // Avoid introducing an extract element from a shuffle.
17393           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
17394                                   DAG.getIntPtrConstant(SplatIdx, dl));
17395       }
17396     }
17397
17398     if (BaseShAmt.getNode()) {
17399       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
17400       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
17401         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
17402       else if (EltVT.bitsLT(MVT::i32))
17403         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
17404
17405       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
17406     }
17407   }
17408
17409   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
17410   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
17411       Amt.getOpcode() == ISD::BITCAST &&
17412       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
17413     Amt = Amt.getOperand(0);
17414     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
17415                      VT.getVectorNumElements();
17416     std::vector<SDValue> Vals(Ratio);
17417     for (unsigned i = 0; i != Ratio; ++i)
17418       Vals[i] = Amt.getOperand(i);
17419     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
17420       for (unsigned j = 0; j != Ratio; ++j)
17421         if (Vals[j] != Amt.getOperand(i + j))
17422           return SDValue();
17423     }
17424
17425     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
17426       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
17427   }
17428   return SDValue();
17429 }
17430
17431 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
17432                           SelectionDAG &DAG) {
17433   MVT VT = Op.getSimpleValueType();
17434   SDLoc dl(Op);
17435   SDValue R = Op.getOperand(0);
17436   SDValue Amt = Op.getOperand(1);
17437
17438   assert(VT.isVector() && "Custom lowering only for vector shifts!");
17439   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
17440
17441   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
17442     return V;
17443
17444   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
17445       return V;
17446
17447   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
17448     return Op;
17449
17450   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
17451   // shifts per-lane and then shuffle the partial results back together.
17452   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
17453     // Splat the shift amounts so the scalar shifts above will catch it.
17454     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
17455     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
17456     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
17457     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
17458     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
17459   }
17460
17461   // If possible, lower this packed shift into a vector multiply instead of
17462   // expanding it into a sequence of scalar shifts.
17463   // Do this only if the vector shift count is a constant build_vector.
17464   if (Op.getOpcode() == ISD::SHL &&
17465       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
17466        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
17467       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
17468     SmallVector<SDValue, 8> Elts;
17469     EVT SVT = VT.getScalarType();
17470     unsigned SVTBits = SVT.getSizeInBits();
17471     const APInt &One = APInt(SVTBits, 1);
17472     unsigned NumElems = VT.getVectorNumElements();
17473
17474     for (unsigned i=0; i !=NumElems; ++i) {
17475       SDValue Op = Amt->getOperand(i);
17476       if (Op->getOpcode() == ISD::UNDEF) {
17477         Elts.push_back(Op);
17478         continue;
17479       }
17480
17481       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
17482       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
17483       uint64_t ShAmt = C.getZExtValue();
17484       if (ShAmt >= SVTBits) {
17485         Elts.push_back(DAG.getUNDEF(SVT));
17486         continue;
17487       }
17488       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
17489     }
17490     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
17491     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
17492   }
17493
17494   // Lower SHL with variable shift amount.
17495   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
17496     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
17497
17498     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
17499                      DAG.getConstant(0x3f800000U, dl, VT));
17500     Op = DAG.getBitcast(MVT::v4f32, Op);
17501     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
17502     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
17503   }
17504
17505   // If possible, lower this shift as a sequence of two shifts by
17506   // constant plus a MOVSS/MOVSD instead of scalarizing it.
17507   // Example:
17508   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
17509   //
17510   // Could be rewritten as:
17511   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
17512   //
17513   // The advantage is that the two shifts from the example would be
17514   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
17515   // the vector shift into four scalar shifts plus four pairs of vector
17516   // insert/extract.
17517   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
17518       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
17519     unsigned TargetOpcode = X86ISD::MOVSS;
17520     bool CanBeSimplified;
17521     // The splat value for the first packed shift (the 'X' from the example).
17522     SDValue Amt1 = Amt->getOperand(0);
17523     // The splat value for the second packed shift (the 'Y' from the example).
17524     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
17525                                         Amt->getOperand(2);
17526
17527     // See if it is possible to replace this node with a sequence of
17528     // two shifts followed by a MOVSS/MOVSD
17529     if (VT == MVT::v4i32) {
17530       // Check if it is legal to use a MOVSS.
17531       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
17532                         Amt2 == Amt->getOperand(3);
17533       if (!CanBeSimplified) {
17534         // Otherwise, check if we can still simplify this node using a MOVSD.
17535         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
17536                           Amt->getOperand(2) == Amt->getOperand(3);
17537         TargetOpcode = X86ISD::MOVSD;
17538         Amt2 = Amt->getOperand(2);
17539       }
17540     } else {
17541       // Do similar checks for the case where the machine value type
17542       // is MVT::v8i16.
17543       CanBeSimplified = Amt1 == Amt->getOperand(1);
17544       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
17545         CanBeSimplified = Amt2 == Amt->getOperand(i);
17546
17547       if (!CanBeSimplified) {
17548         TargetOpcode = X86ISD::MOVSD;
17549         CanBeSimplified = true;
17550         Amt2 = Amt->getOperand(4);
17551         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
17552           CanBeSimplified = Amt1 == Amt->getOperand(i);
17553         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
17554           CanBeSimplified = Amt2 == Amt->getOperand(j);
17555       }
17556     }
17557
17558     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
17559         isa<ConstantSDNode>(Amt2)) {
17560       // Replace this node with two shifts followed by a MOVSS/MOVSD.
17561       EVT CastVT = MVT::v4i32;
17562       SDValue Splat1 =
17563         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
17564       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
17565       SDValue Splat2 =
17566         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
17567       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
17568       if (TargetOpcode == X86ISD::MOVSD)
17569         CastVT = MVT::v2i64;
17570       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
17571       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
17572       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
17573                                             BitCast1, DAG);
17574       return DAG.getBitcast(VT, Result);
17575     }
17576   }
17577
17578   // v4i32 Non Uniform Shifts.
17579   // If the shift amount is constant we can shift each lane using the SSE2
17580   // immediate shifts, else we need to zero-extend each lane to the lower i64
17581   // and shift using the SSE2 variable shifts.
17582   // The separate results can then be blended together.
17583   if (VT == MVT::v4i32) {
17584     unsigned Opc = Op.getOpcode();
17585     SDValue Amt0, Amt1, Amt2, Amt3;
17586     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
17587       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
17588       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
17589       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
17590       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
17591     } else {
17592       // ISD::SHL is handled above but we include it here for completeness.
17593       switch (Opc) {
17594       default:
17595         llvm_unreachable("Unknown target vector shift node");
17596       case ISD::SHL:
17597         Opc = X86ISD::VSHL;
17598         break;
17599       case ISD::SRL:
17600         Opc = X86ISD::VSRL;
17601         break;
17602       case ISD::SRA:
17603         Opc = X86ISD::VSRA;
17604         break;
17605       }
17606       // The SSE2 shifts use the lower i64 as the same shift amount for
17607       // all lanes and the upper i64 is ignored. These shuffle masks
17608       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
17609       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
17610       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
17611       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
17612       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
17613       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
17614     }
17615
17616     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
17617     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
17618     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
17619     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
17620     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
17621     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
17622     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
17623   }
17624
17625   if (VT == MVT::v16i8 || (VT == MVT::v32i8 && Subtarget->hasInt256())) {
17626     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
17627     unsigned ShiftOpcode = Op->getOpcode();
17628
17629     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
17630       // On SSE41 targets we make use of the fact that VSELECT lowers
17631       // to PBLENDVB which selects bytes based just on the sign bit.
17632       if (Subtarget->hasSSE41()) {
17633         V0 = DAG.getBitcast(VT, V0);
17634         V1 = DAG.getBitcast(VT, V1);
17635         Sel = DAG.getBitcast(VT, Sel);
17636         return DAG.getBitcast(SelVT,
17637                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
17638       }
17639       // On pre-SSE41 targets we test for the sign bit by comparing to
17640       // zero - a negative value will set all bits of the lanes to true
17641       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
17642       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
17643       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
17644       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
17645     };
17646
17647     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
17648     // We can safely do this using i16 shifts as we're only interested in
17649     // the 3 lower bits of each byte.
17650     Amt = DAG.getBitcast(ExtVT, Amt);
17651     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
17652     Amt = DAG.getBitcast(VT, Amt);
17653
17654     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
17655       // r = VSELECT(r, shift(r, 4), a);
17656       SDValue M =
17657           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
17658       R = SignBitSelect(VT, Amt, M, R);
17659
17660       // a += a
17661       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
17662
17663       // r = VSELECT(r, shift(r, 2), a);
17664       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
17665       R = SignBitSelect(VT, Amt, M, R);
17666
17667       // a += a
17668       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
17669
17670       // return VSELECT(r, shift(r, 1), a);
17671       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
17672       R = SignBitSelect(VT, Amt, M, R);
17673       return R;
17674     }
17675
17676     if (Op->getOpcode() == ISD::SRA) {
17677       // For SRA we need to unpack each byte to the higher byte of a i16 vector
17678       // so we can correctly sign extend. We don't care what happens to the
17679       // lower byte.
17680       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
17681       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
17682       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
17683       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
17684       ALo = DAG.getBitcast(ExtVT, ALo);
17685       AHi = DAG.getBitcast(ExtVT, AHi);
17686       RLo = DAG.getBitcast(ExtVT, RLo);
17687       RHi = DAG.getBitcast(ExtVT, RHi);
17688
17689       // r = VSELECT(r, shift(r, 4), a);
17690       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
17691                                 DAG.getConstant(4, dl, ExtVT));
17692       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
17693                                 DAG.getConstant(4, dl, ExtVT));
17694       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
17695       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
17696
17697       // a += a
17698       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
17699       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
17700
17701       // r = VSELECT(r, shift(r, 2), a);
17702       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
17703                         DAG.getConstant(2, dl, ExtVT));
17704       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
17705                         DAG.getConstant(2, dl, ExtVT));
17706       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
17707       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
17708
17709       // a += a
17710       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
17711       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
17712
17713       // r = VSELECT(r, shift(r, 1), a);
17714       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
17715                         DAG.getConstant(1, dl, ExtVT));
17716       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
17717                         DAG.getConstant(1, dl, ExtVT));
17718       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
17719       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
17720
17721       // Logical shift the result back to the lower byte, leaving a zero upper
17722       // byte
17723       // meaning that we can safely pack with PACKUSWB.
17724       RLo =
17725           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
17726       RHi =
17727           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
17728       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17729     }
17730   }
17731
17732   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
17733   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
17734   // solution better.
17735   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
17736     MVT ExtVT = MVT::v8i32;
17737     unsigned ExtOpc =
17738         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
17739     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
17740     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
17741     return DAG.getNode(ISD::TRUNCATE, dl, VT,
17742                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
17743   }
17744
17745   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
17746     MVT ExtVT = MVT::v8i32;
17747     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
17748     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
17749     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
17750     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
17751     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
17752     ALo = DAG.getBitcast(ExtVT, ALo);
17753     AHi = DAG.getBitcast(ExtVT, AHi);
17754     RLo = DAG.getBitcast(ExtVT, RLo);
17755     RHi = DAG.getBitcast(ExtVT, RHi);
17756     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
17757     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
17758     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
17759     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
17760     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
17761   }
17762
17763   if (VT == MVT::v8i16) {
17764     unsigned ShiftOpcode = Op->getOpcode();
17765
17766     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
17767       // On SSE41 targets we make use of the fact that VSELECT lowers
17768       // to PBLENDVB which selects bytes based just on the sign bit.
17769       if (Subtarget->hasSSE41()) {
17770         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
17771         V0 = DAG.getBitcast(ExtVT, V0);
17772         V1 = DAG.getBitcast(ExtVT, V1);
17773         Sel = DAG.getBitcast(ExtVT, Sel);
17774         return DAG.getBitcast(
17775             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
17776       }
17777       // On pre-SSE41 targets we splat the sign bit - a negative value will
17778       // set all bits of the lanes to true and VSELECT uses that in
17779       // its OR(AND(V0,C),AND(V1,~C)) lowering.
17780       SDValue C =
17781           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
17782       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
17783     };
17784
17785     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
17786     if (Subtarget->hasSSE41()) {
17787       // On SSE41 targets we need to replicate the shift mask in both
17788       // bytes for PBLENDVB.
17789       Amt = DAG.getNode(
17790           ISD::OR, dl, VT,
17791           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
17792           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
17793     } else {
17794       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
17795     }
17796
17797     // r = VSELECT(r, shift(r, 8), a);
17798     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
17799     R = SignBitSelect(Amt, M, R);
17800
17801     // a += a
17802     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
17803
17804     // r = VSELECT(r, shift(r, 4), a);
17805     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
17806     R = SignBitSelect(Amt, M, R);
17807
17808     // a += a
17809     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
17810
17811     // r = VSELECT(r, shift(r, 2), a);
17812     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
17813     R = SignBitSelect(Amt, M, R);
17814
17815     // a += a
17816     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
17817
17818     // return VSELECT(r, shift(r, 1), a);
17819     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
17820     R = SignBitSelect(Amt, M, R);
17821     return R;
17822   }
17823
17824   // Decompose 256-bit shifts into smaller 128-bit shifts.
17825   if (VT.is256BitVector()) {
17826     unsigned NumElems = VT.getVectorNumElements();
17827     MVT EltVT = VT.getVectorElementType();
17828     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17829
17830     // Extract the two vectors
17831     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
17832     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
17833
17834     // Recreate the shift amount vectors
17835     SDValue Amt1, Amt2;
17836     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
17837       // Constant shift amount
17838       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
17839       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
17840       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
17841
17842       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
17843       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
17844     } else {
17845       // Variable shift amount
17846       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
17847       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
17848     }
17849
17850     // Issue new vector shifts for the smaller types
17851     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
17852     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
17853
17854     // Concatenate the result back
17855     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
17856   }
17857
17858   return SDValue();
17859 }
17860
17861 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
17862   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
17863   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
17864   // looks for this combo and may remove the "setcc" instruction if the "setcc"
17865   // has only one use.
17866   SDNode *N = Op.getNode();
17867   SDValue LHS = N->getOperand(0);
17868   SDValue RHS = N->getOperand(1);
17869   unsigned BaseOp = 0;
17870   unsigned Cond = 0;
17871   SDLoc DL(Op);
17872   switch (Op.getOpcode()) {
17873   default: llvm_unreachable("Unknown ovf instruction!");
17874   case ISD::SADDO:
17875     // A subtract of one will be selected as a INC. Note that INC doesn't
17876     // set CF, so we can't do this for UADDO.
17877     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17878       if (C->isOne()) {
17879         BaseOp = X86ISD::INC;
17880         Cond = X86::COND_O;
17881         break;
17882       }
17883     BaseOp = X86ISD::ADD;
17884     Cond = X86::COND_O;
17885     break;
17886   case ISD::UADDO:
17887     BaseOp = X86ISD::ADD;
17888     Cond = X86::COND_B;
17889     break;
17890   case ISD::SSUBO:
17891     // A subtract of one will be selected as a DEC. Note that DEC doesn't
17892     // set CF, so we can't do this for USUBO.
17893     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
17894       if (C->isOne()) {
17895         BaseOp = X86ISD::DEC;
17896         Cond = X86::COND_O;
17897         break;
17898       }
17899     BaseOp = X86ISD::SUB;
17900     Cond = X86::COND_O;
17901     break;
17902   case ISD::USUBO:
17903     BaseOp = X86ISD::SUB;
17904     Cond = X86::COND_B;
17905     break;
17906   case ISD::SMULO:
17907     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
17908     Cond = X86::COND_O;
17909     break;
17910   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
17911     if (N->getValueType(0) == MVT::i8) {
17912       BaseOp = X86ISD::UMUL8;
17913       Cond = X86::COND_O;
17914       break;
17915     }
17916     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
17917                                  MVT::i32);
17918     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
17919
17920     SDValue SetCC =
17921       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
17922                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
17923                   SDValue(Sum.getNode(), 2));
17924
17925     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17926   }
17927   }
17928
17929   // Also sets EFLAGS.
17930   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
17931   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
17932
17933   SDValue SetCC =
17934     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
17935                 DAG.getConstant(Cond, DL, MVT::i32),
17936                 SDValue(Sum.getNode(), 1));
17937
17938   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
17939 }
17940
17941 /// Returns true if the operand type is exactly twice the native width, and
17942 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
17943 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
17944 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
17945 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
17946   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
17947
17948   if (OpWidth == 64)
17949     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
17950   else if (OpWidth == 128)
17951     return Subtarget->hasCmpxchg16b();
17952   else
17953     return false;
17954 }
17955
17956 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
17957   return needsCmpXchgNb(SI->getValueOperand()->getType());
17958 }
17959
17960 // Note: this turns large loads into lock cmpxchg8b/16b.
17961 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
17962 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
17963   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
17964   return needsCmpXchgNb(PTy->getElementType());
17965 }
17966
17967 TargetLoweringBase::AtomicRMWExpansionKind
17968 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
17969   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
17970   const Type *MemType = AI->getType();
17971
17972   // If the operand is too big, we must see if cmpxchg8/16b is available
17973   // and default to library calls otherwise.
17974   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
17975     return needsCmpXchgNb(MemType) ? AtomicRMWExpansionKind::CmpXChg
17976                                    : AtomicRMWExpansionKind::None;
17977   }
17978
17979   AtomicRMWInst::BinOp Op = AI->getOperation();
17980   switch (Op) {
17981   default:
17982     llvm_unreachable("Unknown atomic operation");
17983   case AtomicRMWInst::Xchg:
17984   case AtomicRMWInst::Add:
17985   case AtomicRMWInst::Sub:
17986     // It's better to use xadd, xsub or xchg for these in all cases.
17987     return AtomicRMWExpansionKind::None;
17988   case AtomicRMWInst::Or:
17989   case AtomicRMWInst::And:
17990   case AtomicRMWInst::Xor:
17991     // If the atomicrmw's result isn't actually used, we can just add a "lock"
17992     // prefix to a normal instruction for these operations.
17993     return !AI->use_empty() ? AtomicRMWExpansionKind::CmpXChg
17994                             : AtomicRMWExpansionKind::None;
17995   case AtomicRMWInst::Nand:
17996   case AtomicRMWInst::Max:
17997   case AtomicRMWInst::Min:
17998   case AtomicRMWInst::UMax:
17999   case AtomicRMWInst::UMin:
18000     // These always require a non-trivial set of data operations on x86. We must
18001     // use a cmpxchg loop.
18002     return AtomicRMWExpansionKind::CmpXChg;
18003   }
18004 }
18005
18006 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18007   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18008   // no-sse2). There isn't any reason to disable it if the target processor
18009   // supports it.
18010   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18011 }
18012
18013 LoadInst *
18014 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18015   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18016   const Type *MemType = AI->getType();
18017   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18018   // there is no benefit in turning such RMWs into loads, and it is actually
18019   // harmful as it introduces a mfence.
18020   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18021     return nullptr;
18022
18023   auto Builder = IRBuilder<>(AI);
18024   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18025   auto SynchScope = AI->getSynchScope();
18026   // We must restrict the ordering to avoid generating loads with Release or
18027   // ReleaseAcquire orderings.
18028   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18029   auto Ptr = AI->getPointerOperand();
18030
18031   // Before the load we need a fence. Here is an example lifted from
18032   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18033   // is required:
18034   // Thread 0:
18035   //   x.store(1, relaxed);
18036   //   r1 = y.fetch_add(0, release);
18037   // Thread 1:
18038   //   y.fetch_add(42, acquire);
18039   //   r2 = x.load(relaxed);
18040   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18041   // lowered to just a load without a fence. A mfence flushes the store buffer,
18042   // making the optimization clearly correct.
18043   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18044   // otherwise, we might be able to be more agressive on relaxed idempotent
18045   // rmw. In practice, they do not look useful, so we don't try to be
18046   // especially clever.
18047   if (SynchScope == SingleThread)
18048     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18049     // the IR level, so we must wrap it in an intrinsic.
18050     return nullptr;
18051
18052   if (!hasMFENCE(*Subtarget))
18053     // FIXME: it might make sense to use a locked operation here but on a
18054     // different cache-line to prevent cache-line bouncing. In practice it
18055     // is probably a small win, and x86 processors without mfence are rare
18056     // enough that we do not bother.
18057     return nullptr;
18058
18059   Function *MFence =
18060       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18061   Builder.CreateCall(MFence, {});
18062
18063   // Finally we can emit the atomic load.
18064   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18065           AI->getType()->getPrimitiveSizeInBits());
18066   Loaded->setAtomic(Order, SynchScope);
18067   AI->replaceAllUsesWith(Loaded);
18068   AI->eraseFromParent();
18069   return Loaded;
18070 }
18071
18072 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18073                                  SelectionDAG &DAG) {
18074   SDLoc dl(Op);
18075   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18076     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18077   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18078     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18079
18080   // The only fence that needs an instruction is a sequentially-consistent
18081   // cross-thread fence.
18082   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18083     if (hasMFENCE(*Subtarget))
18084       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18085
18086     SDValue Chain = Op.getOperand(0);
18087     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
18088     SDValue Ops[] = {
18089       DAG.getRegister(X86::ESP, MVT::i32),     // Base
18090       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
18091       DAG.getRegister(0, MVT::i32),            // Index
18092       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
18093       DAG.getRegister(0, MVT::i32),            // Segment.
18094       Zero,
18095       Chain
18096     };
18097     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
18098     return SDValue(Res, 0);
18099   }
18100
18101   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
18102   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
18103 }
18104
18105 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
18106                              SelectionDAG &DAG) {
18107   MVT T = Op.getSimpleValueType();
18108   SDLoc DL(Op);
18109   unsigned Reg = 0;
18110   unsigned size = 0;
18111   switch(T.SimpleTy) {
18112   default: llvm_unreachable("Invalid value type!");
18113   case MVT::i8:  Reg = X86::AL;  size = 1; break;
18114   case MVT::i16: Reg = X86::AX;  size = 2; break;
18115   case MVT::i32: Reg = X86::EAX; size = 4; break;
18116   case MVT::i64:
18117     assert(Subtarget->is64Bit() && "Node not type legal!");
18118     Reg = X86::RAX; size = 8;
18119     break;
18120   }
18121   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
18122                                   Op.getOperand(2), SDValue());
18123   SDValue Ops[] = { cpIn.getValue(0),
18124                     Op.getOperand(1),
18125                     Op.getOperand(3),
18126                     DAG.getTargetConstant(size, DL, MVT::i8),
18127                     cpIn.getValue(1) };
18128   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18129   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
18130   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
18131                                            Ops, T, MMO);
18132
18133   SDValue cpOut =
18134     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
18135   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
18136                                       MVT::i32, cpOut.getValue(2));
18137   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
18138                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
18139                                 EFLAGS);
18140
18141   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
18142   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
18143   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
18144   return SDValue();
18145 }
18146
18147 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
18148                             SelectionDAG &DAG) {
18149   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
18150   MVT DstVT = Op.getSimpleValueType();
18151
18152   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
18153     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18154     if (DstVT != MVT::f64)
18155       // This conversion needs to be expanded.
18156       return SDValue();
18157
18158     SDValue InVec = Op->getOperand(0);
18159     SDLoc dl(Op);
18160     unsigned NumElts = SrcVT.getVectorNumElements();
18161     EVT SVT = SrcVT.getVectorElementType();
18162
18163     // Widen the vector in input in the case of MVT::v2i32.
18164     // Example: from MVT::v2i32 to MVT::v4i32.
18165     SmallVector<SDValue, 16> Elts;
18166     for (unsigned i = 0, e = NumElts; i != e; ++i)
18167       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
18168                                  DAG.getIntPtrConstant(i, dl)));
18169
18170     // Explicitly mark the extra elements as Undef.
18171     Elts.append(NumElts, DAG.getUNDEF(SVT));
18172
18173     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18174     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
18175     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
18176     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
18177                        DAG.getIntPtrConstant(0, dl));
18178   }
18179
18180   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
18181          Subtarget->hasMMX() && "Unexpected custom BITCAST");
18182   assert((DstVT == MVT::i64 ||
18183           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
18184          "Unexpected custom BITCAST");
18185   // i64 <=> MMX conversions are Legal.
18186   if (SrcVT==MVT::i64 && DstVT.isVector())
18187     return Op;
18188   if (DstVT==MVT::i64 && SrcVT.isVector())
18189     return Op;
18190   // MMX <=> MMX conversions are Legal.
18191   if (SrcVT.isVector() && DstVT.isVector())
18192     return Op;
18193   // All other conversions need to be expanded.
18194   return SDValue();
18195 }
18196
18197 /// Compute the horizontal sum of bytes in V for the elements of VT.
18198 ///
18199 /// Requires V to be a byte vector and VT to be an integer vector type with
18200 /// wider elements than V's type. The width of the elements of VT determines
18201 /// how many bytes of V are summed horizontally to produce each element of the
18202 /// result.
18203 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
18204                                       const X86Subtarget *Subtarget,
18205                                       SelectionDAG &DAG) {
18206   SDLoc DL(V);
18207   MVT ByteVecVT = V.getSimpleValueType();
18208   MVT EltVT = VT.getVectorElementType();
18209   int NumElts = VT.getVectorNumElements();
18210   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
18211          "Expected value to have byte element type.");
18212   assert(EltVT != MVT::i8 &&
18213          "Horizontal byte sum only makes sense for wider elements!");
18214   unsigned VecSize = VT.getSizeInBits();
18215   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
18216
18217   // PSADBW instruction horizontally add all bytes and leave the result in i64
18218   // chunks, thus directly computes the pop count for v2i64 and v4i64.
18219   if (EltVT == MVT::i64) {
18220     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18221     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
18222     return DAG.getBitcast(VT, V);
18223   }
18224
18225   if (EltVT == MVT::i32) {
18226     // We unpack the low half and high half into i32s interleaved with zeros so
18227     // that we can use PSADBW to horizontally sum them. The most useful part of
18228     // this is that it lines up the results of two PSADBW instructions to be
18229     // two v2i64 vectors which concatenated are the 4 population counts. We can
18230     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
18231     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
18232     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
18233     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
18234
18235     // Do the horizontal sums into two v2i64s.
18236     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18237     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18238                       DAG.getBitcast(ByteVecVT, Low), Zeros);
18239     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18240                        DAG.getBitcast(ByteVecVT, High), Zeros);
18241
18242     // Merge them together.
18243     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
18244     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
18245                     DAG.getBitcast(ShortVecVT, Low),
18246                     DAG.getBitcast(ShortVecVT, High));
18247
18248     return DAG.getBitcast(VT, V);
18249   }
18250
18251   // The only element type left is i16.
18252   assert(EltVT == MVT::i16 && "Unknown how to handle type");
18253
18254   // To obtain pop count for each i16 element starting from the pop count for
18255   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
18256   // right by 8. It is important to shift as i16s as i8 vector shift isn't
18257   // directly supported.
18258   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
18259   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
18260   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18261   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
18262                   DAG.getBitcast(ByteVecVT, V));
18263   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18264 }
18265
18266 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
18267                                         const X86Subtarget *Subtarget,
18268                                         SelectionDAG &DAG) {
18269   MVT VT = Op.getSimpleValueType();
18270   MVT EltVT = VT.getVectorElementType();
18271   unsigned VecSize = VT.getSizeInBits();
18272
18273   // Implement a lookup table in register by using an algorithm based on:
18274   // http://wm.ite.pl/articles/sse-popcount.html
18275   //
18276   // The general idea is that every lower byte nibble in the input vector is an
18277   // index into a in-register pre-computed pop count table. We then split up the
18278   // input vector in two new ones: (1) a vector with only the shifted-right
18279   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
18280   // masked out higher ones) for each byte. PSHUB is used separately with both
18281   // to index the in-register table. Next, both are added and the result is a
18282   // i8 vector where each element contains the pop count for input byte.
18283   //
18284   // To obtain the pop count for elements != i8, we follow up with the same
18285   // approach and use additional tricks as described below.
18286   //
18287   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
18288                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
18289                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
18290                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
18291
18292   int NumByteElts = VecSize / 8;
18293   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
18294   SDValue In = DAG.getBitcast(ByteVecVT, Op);
18295   SmallVector<SDValue, 16> LUTVec;
18296   for (int i = 0; i < NumByteElts; ++i)
18297     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
18298   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
18299   SmallVector<SDValue, 16> Mask0F(NumByteElts,
18300                                   DAG.getConstant(0x0F, DL, MVT::i8));
18301   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
18302
18303   // High nibbles
18304   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
18305   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
18306   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
18307
18308   // Low nibbles
18309   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
18310
18311   // The input vector is used as the shuffle mask that index elements into the
18312   // LUT. After counting low and high nibbles, add the vector to obtain the
18313   // final pop count per i8 element.
18314   SDValue HighPopCnt =
18315       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
18316   SDValue LowPopCnt =
18317       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
18318   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
18319
18320   if (EltVT == MVT::i8)
18321     return PopCnt;
18322
18323   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
18324 }
18325
18326 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
18327                                        const X86Subtarget *Subtarget,
18328                                        SelectionDAG &DAG) {
18329   MVT VT = Op.getSimpleValueType();
18330   assert(VT.is128BitVector() &&
18331          "Only 128-bit vector bitmath lowering supported.");
18332
18333   int VecSize = VT.getSizeInBits();
18334   MVT EltVT = VT.getVectorElementType();
18335   int Len = EltVT.getSizeInBits();
18336
18337   // This is the vectorized version of the "best" algorithm from
18338   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
18339   // with a minor tweak to use a series of adds + shifts instead of vector
18340   // multiplications. Implemented for all integer vector types. We only use
18341   // this when we don't have SSSE3 which allows a LUT-based lowering that is
18342   // much faster, even faster than using native popcnt instructions.
18343
18344   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
18345     MVT VT = V.getSimpleValueType();
18346     SmallVector<SDValue, 32> Shifters(
18347         VT.getVectorNumElements(),
18348         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
18349     return DAG.getNode(OpCode, DL, VT, V,
18350                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
18351   };
18352   auto GetMask = [&](SDValue V, APInt Mask) {
18353     MVT VT = V.getSimpleValueType();
18354     SmallVector<SDValue, 32> Masks(
18355         VT.getVectorNumElements(),
18356         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
18357     return DAG.getNode(ISD::AND, DL, VT, V,
18358                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
18359   };
18360
18361   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
18362   // x86, so set the SRL type to have elements at least i16 wide. This is
18363   // correct because all of our SRLs are followed immediately by a mask anyways
18364   // that handles any bits that sneak into the high bits of the byte elements.
18365   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
18366
18367   SDValue V = Op;
18368
18369   // v = v - ((v >> 1) & 0x55555555...)
18370   SDValue Srl =
18371       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
18372   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
18373   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
18374
18375   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
18376   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
18377   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
18378   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
18379   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
18380
18381   // v = (v + (v >> 4)) & 0x0F0F0F0F...
18382   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
18383   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
18384   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
18385
18386   // At this point, V contains the byte-wise population count, and we are
18387   // merely doing a horizontal sum if necessary to get the wider element
18388   // counts.
18389   if (EltVT == MVT::i8)
18390     return V;
18391
18392   return LowerHorizontalByteSum(
18393       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
18394       DAG);
18395 }
18396
18397 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
18398                                 SelectionDAG &DAG) {
18399   MVT VT = Op.getSimpleValueType();
18400   // FIXME: Need to add AVX-512 support here!
18401   assert((VT.is256BitVector() || VT.is128BitVector()) &&
18402          "Unknown CTPOP type to handle");
18403   SDLoc DL(Op.getNode());
18404   SDValue Op0 = Op.getOperand(0);
18405
18406   if (!Subtarget->hasSSSE3()) {
18407     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
18408     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
18409     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
18410   }
18411
18412   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
18413     unsigned NumElems = VT.getVectorNumElements();
18414
18415     // Extract each 128-bit vector, compute pop count and concat the result.
18416     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
18417     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
18418
18419     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
18420                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
18421                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
18422   }
18423
18424   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
18425 }
18426
18427 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
18428                           SelectionDAG &DAG) {
18429   assert(Op.getValueType().isVector() &&
18430          "We only do custom lowering for vector population count.");
18431   return LowerVectorCTPOP(Op, Subtarget, DAG);
18432 }
18433
18434 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
18435   SDNode *Node = Op.getNode();
18436   SDLoc dl(Node);
18437   EVT T = Node->getValueType(0);
18438   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
18439                               DAG.getConstant(0, dl, T), Node->getOperand(2));
18440   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
18441                        cast<AtomicSDNode>(Node)->getMemoryVT(),
18442                        Node->getOperand(0),
18443                        Node->getOperand(1), negOp,
18444                        cast<AtomicSDNode>(Node)->getMemOperand(),
18445                        cast<AtomicSDNode>(Node)->getOrdering(),
18446                        cast<AtomicSDNode>(Node)->getSynchScope());
18447 }
18448
18449 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
18450   SDNode *Node = Op.getNode();
18451   SDLoc dl(Node);
18452   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
18453
18454   // Convert seq_cst store -> xchg
18455   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
18456   // FIXME: On 32-bit, store -> fist or movq would be more efficient
18457   //        (The only way to get a 16-byte store is cmpxchg16b)
18458   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
18459   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
18460       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
18461     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
18462                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
18463                                  Node->getOperand(0),
18464                                  Node->getOperand(1), Node->getOperand(2),
18465                                  cast<AtomicSDNode>(Node)->getMemOperand(),
18466                                  cast<AtomicSDNode>(Node)->getOrdering(),
18467                                  cast<AtomicSDNode>(Node)->getSynchScope());
18468     return Swap.getValue(1);
18469   }
18470   // Other atomic stores have a simple pattern.
18471   return Op;
18472 }
18473
18474 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
18475   EVT VT = Op.getNode()->getSimpleValueType(0);
18476
18477   // Let legalize expand this if it isn't a legal type yet.
18478   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
18479     return SDValue();
18480
18481   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
18482
18483   unsigned Opc;
18484   bool ExtraOp = false;
18485   switch (Op.getOpcode()) {
18486   default: llvm_unreachable("Invalid code");
18487   case ISD::ADDC: Opc = X86ISD::ADD; break;
18488   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
18489   case ISD::SUBC: Opc = X86ISD::SUB; break;
18490   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
18491   }
18492
18493   if (!ExtraOp)
18494     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
18495                        Op.getOperand(1));
18496   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
18497                      Op.getOperand(1), Op.getOperand(2));
18498 }
18499
18500 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
18501                             SelectionDAG &DAG) {
18502   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
18503
18504   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
18505   // which returns the values as { float, float } (in XMM0) or
18506   // { double, double } (which is returned in XMM0, XMM1).
18507   SDLoc dl(Op);
18508   SDValue Arg = Op.getOperand(0);
18509   EVT ArgVT = Arg.getValueType();
18510   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18511
18512   TargetLowering::ArgListTy Args;
18513   TargetLowering::ArgListEntry Entry;
18514
18515   Entry.Node = Arg;
18516   Entry.Ty = ArgTy;
18517   Entry.isSExt = false;
18518   Entry.isZExt = false;
18519   Args.push_back(Entry);
18520
18521   bool isF64 = ArgVT == MVT::f64;
18522   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
18523   // the small struct {f32, f32} is returned in (eax, edx). For f64,
18524   // the results are returned via SRet in memory.
18525   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
18526   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
18527   SDValue Callee =
18528       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
18529
18530   Type *RetTy = isF64
18531     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
18532     : (Type*)VectorType::get(ArgTy, 4);
18533
18534   TargetLowering::CallLoweringInfo CLI(DAG);
18535   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
18536     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
18537
18538   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
18539
18540   if (isF64)
18541     // Returned in xmm0 and xmm1.
18542     return CallResult.first;
18543
18544   // Returned in bits 0:31 and 32:64 xmm0.
18545   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
18546                                CallResult.first, DAG.getIntPtrConstant(0, dl));
18547   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
18548                                CallResult.first, DAG.getIntPtrConstant(1, dl));
18549   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
18550   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
18551 }
18552
18553 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
18554                              SelectionDAG &DAG) {
18555   assert(Subtarget->hasAVX512() &&
18556          "MGATHER/MSCATTER are supported on AVX-512 arch only");
18557
18558   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
18559   EVT VT = N->getValue().getValueType();
18560   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
18561   SDLoc dl(Op);
18562
18563   // X86 scatter kills mask register, so its type should be added to
18564   // the list of return values
18565   if (N->getNumValues() == 1) {
18566     SDValue Index = N->getIndex();
18567     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
18568         !Index.getValueType().is512BitVector())
18569       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
18570
18571     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
18572     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
18573                       N->getOperand(3), Index };
18574
18575     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
18576     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
18577     return SDValue(NewScatter.getNode(), 0);
18578   }
18579   return Op;
18580 }
18581
18582 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
18583                             SelectionDAG &DAG) {
18584   assert(Subtarget->hasAVX512() &&
18585          "MGATHER/MSCATTER are supported on AVX-512 arch only");
18586
18587   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
18588   EVT VT = Op.getValueType();
18589   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
18590   SDLoc dl(Op);
18591
18592   SDValue Index = N->getIndex();
18593   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
18594       !Index.getValueType().is512BitVector()) {
18595     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
18596     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
18597                       N->getOperand(3), Index };
18598     DAG.UpdateNodeOperands(N, Ops);
18599   }
18600   return Op;
18601 }
18602
18603 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
18604                                                     SelectionDAG &DAG) const {
18605   // TODO: Eventually, the lowering of these nodes should be informed by or
18606   // deferred to the GC strategy for the function in which they appear. For
18607   // now, however, they must be lowered to something. Since they are logically
18608   // no-ops in the case of a null GC strategy (or a GC strategy which does not
18609   // require special handling for these nodes), lower them as literal NOOPs for
18610   // the time being.
18611   SmallVector<SDValue, 2> Ops;
18612
18613   Ops.push_back(Op.getOperand(0));
18614   if (Op->getGluedNode())
18615     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
18616
18617   SDLoc OpDL(Op);
18618   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
18619   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
18620
18621   return NOOP;
18622 }
18623
18624 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
18625                                                   SelectionDAG &DAG) const {
18626   // TODO: Eventually, the lowering of these nodes should be informed by or
18627   // deferred to the GC strategy for the function in which they appear. For
18628   // now, however, they must be lowered to something. Since they are logically
18629   // no-ops in the case of a null GC strategy (or a GC strategy which does not
18630   // require special handling for these nodes), lower them as literal NOOPs for
18631   // the time being.
18632   SmallVector<SDValue, 2> Ops;
18633
18634   Ops.push_back(Op.getOperand(0));
18635   if (Op->getGluedNode())
18636     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
18637
18638   SDLoc OpDL(Op);
18639   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
18640   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
18641
18642   return NOOP;
18643 }
18644
18645 /// LowerOperation - Provide custom lowering hooks for some operations.
18646 ///
18647 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
18648   switch (Op.getOpcode()) {
18649   default: llvm_unreachable("Should not custom lower this!");
18650   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
18651   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
18652     return LowerCMP_SWAP(Op, Subtarget, DAG);
18653   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
18654   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
18655   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
18656   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
18657   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
18658   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
18659   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
18660   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
18661   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
18662   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
18663   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
18664   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
18665   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
18666   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
18667   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
18668   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
18669   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
18670   case ISD::SHL_PARTS:
18671   case ISD::SRA_PARTS:
18672   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
18673   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
18674   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
18675   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
18676   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
18677   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
18678   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
18679   case ISD::SIGN_EXTEND_VECTOR_INREG:
18680     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
18681   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
18682   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
18683   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
18684   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
18685   case ISD::FABS:
18686   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
18687   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
18688   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
18689   case ISD::SETCC:              return LowerSETCC(Op, DAG);
18690   case ISD::SELECT:             return LowerSELECT(Op, DAG);
18691   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
18692   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
18693   case ISD::VASTART:            return LowerVASTART(Op, DAG);
18694   case ISD::VAARG:              return LowerVAARG(Op, DAG);
18695   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
18696   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
18697   case ISD::INTRINSIC_VOID:
18698   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
18699   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
18700   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
18701   case ISD::FRAME_TO_ARGS_OFFSET:
18702                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
18703   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
18704   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
18705   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
18706   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
18707   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
18708   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
18709   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
18710   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
18711   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
18712   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
18713   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
18714   case ISD::UMUL_LOHI:
18715   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
18716   case ISD::SRA:
18717   case ISD::SRL:
18718   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
18719   case ISD::SADDO:
18720   case ISD::UADDO:
18721   case ISD::SSUBO:
18722   case ISD::USUBO:
18723   case ISD::SMULO:
18724   case ISD::UMULO:              return LowerXALUO(Op, DAG);
18725   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
18726   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
18727   case ISD::ADDC:
18728   case ISD::ADDE:
18729   case ISD::SUBC:
18730   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
18731   case ISD::ADD:                return LowerADD(Op, DAG);
18732   case ISD::SUB:                return LowerSUB(Op, DAG);
18733   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
18734   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
18735   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
18736   case ISD::GC_TRANSITION_START:
18737                                 return LowerGC_TRANSITION_START(Op, DAG);
18738   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
18739   }
18740 }
18741
18742 /// ReplaceNodeResults - Replace a node with an illegal result type
18743 /// with a new node built out of custom code.
18744 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
18745                                            SmallVectorImpl<SDValue>&Results,
18746                                            SelectionDAG &DAG) const {
18747   SDLoc dl(N);
18748   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
18749   switch (N->getOpcode()) {
18750   default:
18751     llvm_unreachable("Do not know how to custom type legalize this operation!");
18752   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
18753   case X86ISD::FMINC:
18754   case X86ISD::FMIN:
18755   case X86ISD::FMAXC:
18756   case X86ISD::FMAX: {
18757     EVT VT = N->getValueType(0);
18758     if (VT != MVT::v2f32)
18759       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
18760     SDValue UNDEF = DAG.getUNDEF(VT);
18761     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
18762                               N->getOperand(0), UNDEF);
18763     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
18764                               N->getOperand(1), UNDEF);
18765     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
18766     return;
18767   }
18768   case ISD::SIGN_EXTEND_INREG:
18769   case ISD::ADDC:
18770   case ISD::ADDE:
18771   case ISD::SUBC:
18772   case ISD::SUBE:
18773     // We don't want to expand or promote these.
18774     return;
18775   case ISD::SDIV:
18776   case ISD::UDIV:
18777   case ISD::SREM:
18778   case ISD::UREM:
18779   case ISD::SDIVREM:
18780   case ISD::UDIVREM: {
18781     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
18782     Results.push_back(V);
18783     return;
18784   }
18785   case ISD::FP_TO_SINT:
18786     // FP_TO_INT*_IN_MEM is not legal for f16 inputs.  Do not convert
18787     // (FP_TO_SINT (load f16)) to FP_TO_INT*.
18788     if (N->getOperand(0).getValueType() == MVT::f16)
18789       break;
18790     // fallthrough
18791   case ISD::FP_TO_UINT: {
18792     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
18793
18794     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
18795       return;
18796
18797     std::pair<SDValue,SDValue> Vals =
18798         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
18799     SDValue FIST = Vals.first, StackSlot = Vals.second;
18800     if (FIST.getNode()) {
18801       EVT VT = N->getValueType(0);
18802       // Return a load from the stack slot.
18803       if (StackSlot.getNode())
18804         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
18805                                       MachinePointerInfo(),
18806                                       false, false, false, 0));
18807       else
18808         Results.push_back(FIST);
18809     }
18810     return;
18811   }
18812   case ISD::UINT_TO_FP: {
18813     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18814     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
18815         N->getValueType(0) != MVT::v2f32)
18816       return;
18817     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
18818                                  N->getOperand(0));
18819     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
18820                                      MVT::f64);
18821     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
18822     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
18823                              DAG.getBitcast(MVT::v2i64, VBias));
18824     Or = DAG.getBitcast(MVT::v2f64, Or);
18825     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
18826     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
18827     return;
18828   }
18829   case ISD::FP_ROUND: {
18830     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
18831         return;
18832     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
18833     Results.push_back(V);
18834     return;
18835   }
18836   case ISD::FP_EXTEND: {
18837     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
18838     // No other ValueType for FP_EXTEND should reach this point.
18839     assert(N->getValueType(0) == MVT::v2f32 &&
18840            "Do not know how to legalize this Node");
18841     return;
18842   }
18843   case ISD::INTRINSIC_W_CHAIN: {
18844     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
18845     switch (IntNo) {
18846     default : llvm_unreachable("Do not know how to custom type "
18847                                "legalize this intrinsic operation!");
18848     case Intrinsic::x86_rdtsc:
18849       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18850                                      Results);
18851     case Intrinsic::x86_rdtscp:
18852       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
18853                                      Results);
18854     case Intrinsic::x86_rdpmc:
18855       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
18856     }
18857   }
18858   case ISD::READCYCLECOUNTER: {
18859     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
18860                                    Results);
18861   }
18862   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
18863     EVT T = N->getValueType(0);
18864     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
18865     bool Regs64bit = T == MVT::i128;
18866     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
18867     SDValue cpInL, cpInH;
18868     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18869                         DAG.getConstant(0, dl, HalfT));
18870     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
18871                         DAG.getConstant(1, dl, HalfT));
18872     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
18873                              Regs64bit ? X86::RAX : X86::EAX,
18874                              cpInL, SDValue());
18875     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
18876                              Regs64bit ? X86::RDX : X86::EDX,
18877                              cpInH, cpInL.getValue(1));
18878     SDValue swapInL, swapInH;
18879     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18880                           DAG.getConstant(0, dl, HalfT));
18881     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
18882                           DAG.getConstant(1, dl, HalfT));
18883     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
18884                                Regs64bit ? X86::RBX : X86::EBX,
18885                                swapInL, cpInH.getValue(1));
18886     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
18887                                Regs64bit ? X86::RCX : X86::ECX,
18888                                swapInH, swapInL.getValue(1));
18889     SDValue Ops[] = { swapInH.getValue(0),
18890                       N->getOperand(1),
18891                       swapInH.getValue(1) };
18892     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18893     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
18894     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
18895                                   X86ISD::LCMPXCHG8_DAG;
18896     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
18897     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
18898                                         Regs64bit ? X86::RAX : X86::EAX,
18899                                         HalfT, Result.getValue(1));
18900     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
18901                                         Regs64bit ? X86::RDX : X86::EDX,
18902                                         HalfT, cpOutL.getValue(2));
18903     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
18904
18905     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
18906                                         MVT::i32, cpOutH.getValue(2));
18907     SDValue Success =
18908         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
18909                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
18910     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
18911
18912     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
18913     Results.push_back(Success);
18914     Results.push_back(EFLAGS.getValue(1));
18915     return;
18916   }
18917   case ISD::ATOMIC_SWAP:
18918   case ISD::ATOMIC_LOAD_ADD:
18919   case ISD::ATOMIC_LOAD_SUB:
18920   case ISD::ATOMIC_LOAD_AND:
18921   case ISD::ATOMIC_LOAD_OR:
18922   case ISD::ATOMIC_LOAD_XOR:
18923   case ISD::ATOMIC_LOAD_NAND:
18924   case ISD::ATOMIC_LOAD_MIN:
18925   case ISD::ATOMIC_LOAD_MAX:
18926   case ISD::ATOMIC_LOAD_UMIN:
18927   case ISD::ATOMIC_LOAD_UMAX:
18928   case ISD::ATOMIC_LOAD: {
18929     // Delegate to generic TypeLegalization. Situations we can really handle
18930     // should have already been dealt with by AtomicExpandPass.cpp.
18931     break;
18932   }
18933   case ISD::BITCAST: {
18934     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18935     EVT DstVT = N->getValueType(0);
18936     EVT SrcVT = N->getOperand(0)->getValueType(0);
18937
18938     if (SrcVT != MVT::f64 ||
18939         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
18940       return;
18941
18942     unsigned NumElts = DstVT.getVectorNumElements();
18943     EVT SVT = DstVT.getVectorElementType();
18944     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18945     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
18946                                    MVT::v2f64, N->getOperand(0));
18947     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
18948
18949     if (ExperimentalVectorWideningLegalization) {
18950       // If we are legalizing vectors by widening, we already have the desired
18951       // legal vector type, just return it.
18952       Results.push_back(ToVecInt);
18953       return;
18954     }
18955
18956     SmallVector<SDValue, 8> Elts;
18957     for (unsigned i = 0, e = NumElts; i != e; ++i)
18958       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
18959                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
18960
18961     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
18962   }
18963   }
18964 }
18965
18966 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
18967   switch ((X86ISD::NodeType)Opcode) {
18968   case X86ISD::FIRST_NUMBER:       break;
18969   case X86ISD::BSF:                return "X86ISD::BSF";
18970   case X86ISD::BSR:                return "X86ISD::BSR";
18971   case X86ISD::SHLD:               return "X86ISD::SHLD";
18972   case X86ISD::SHRD:               return "X86ISD::SHRD";
18973   case X86ISD::FAND:               return "X86ISD::FAND";
18974   case X86ISD::FANDN:              return "X86ISD::FANDN";
18975   case X86ISD::FOR:                return "X86ISD::FOR";
18976   case X86ISD::FXOR:               return "X86ISD::FXOR";
18977   case X86ISD::FILD:               return "X86ISD::FILD";
18978   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
18979   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
18980   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
18981   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
18982   case X86ISD::FLD:                return "X86ISD::FLD";
18983   case X86ISD::FST:                return "X86ISD::FST";
18984   case X86ISD::CALL:               return "X86ISD::CALL";
18985   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
18986   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
18987   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
18988   case X86ISD::BT:                 return "X86ISD::BT";
18989   case X86ISD::CMP:                return "X86ISD::CMP";
18990   case X86ISD::COMI:               return "X86ISD::COMI";
18991   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
18992   case X86ISD::CMPM:               return "X86ISD::CMPM";
18993   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
18994   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
18995   case X86ISD::SETCC:              return "X86ISD::SETCC";
18996   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
18997   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
18998   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
18999   case X86ISD::CMOV:               return "X86ISD::CMOV";
19000   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19001   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19002   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19003   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19004   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19005   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19006   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19007   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19008   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19009   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19010   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19011   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19012   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19013   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19014   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19015   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19016   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19017   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19018   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19019   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19020   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19021   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19022   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19023   case X86ISD::HADD:               return "X86ISD::HADD";
19024   case X86ISD::HSUB:               return "X86ISD::HSUB";
19025   case X86ISD::FHADD:              return "X86ISD::FHADD";
19026   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19027   case X86ISD::ABS:                return "X86ISD::ABS";
19028   case X86ISD::FMAX:               return "X86ISD::FMAX";
19029   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19030   case X86ISD::FMIN:               return "X86ISD::FMIN";
19031   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19032   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19033   case X86ISD::FMINC:              return "X86ISD::FMINC";
19034   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19035   case X86ISD::FRCP:               return "X86ISD::FRCP";
19036   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19037   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19038   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19039   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19040   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19041   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19042   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19043   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19044   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19045   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19046   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19047   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19048   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19049   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19050   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19051   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19052   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19053   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19054   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19055   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19056   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19057   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19058   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19059   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19060   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19061   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19062   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19063   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19064   case X86ISD::VSHL:               return "X86ISD::VSHL";
19065   case X86ISD::VSRL:               return "X86ISD::VSRL";
19066   case X86ISD::VSRA:               return "X86ISD::VSRA";
19067   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19068   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19069   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19070   case X86ISD::CMPP:               return "X86ISD::CMPP";
19071   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19072   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19073   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19074   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19075   case X86ISD::ADD:                return "X86ISD::ADD";
19076   case X86ISD::SUB:                return "X86ISD::SUB";
19077   case X86ISD::ADC:                return "X86ISD::ADC";
19078   case X86ISD::SBB:                return "X86ISD::SBB";
19079   case X86ISD::SMUL:               return "X86ISD::SMUL";
19080   case X86ISD::UMUL:               return "X86ISD::UMUL";
19081   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19082   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19083   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19084   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19085   case X86ISD::INC:                return "X86ISD::INC";
19086   case X86ISD::DEC:                return "X86ISD::DEC";
19087   case X86ISD::OR:                 return "X86ISD::OR";
19088   case X86ISD::XOR:                return "X86ISD::XOR";
19089   case X86ISD::AND:                return "X86ISD::AND";
19090   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19091   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
19092   case X86ISD::PTEST:              return "X86ISD::PTEST";
19093   case X86ISD::TESTP:              return "X86ISD::TESTP";
19094   case X86ISD::TESTM:              return "X86ISD::TESTM";
19095   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
19096   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
19097   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
19098   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
19099   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
19100   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
19101   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
19102   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
19103   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
19104   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
19105   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
19106   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
19107   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
19108   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
19109   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
19110   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
19111   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
19112   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
19113   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
19114   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
19115   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
19116   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
19117   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
19118   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
19119   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
19120   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
19121   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
19122   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
19123   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
19124   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
19125   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
19126   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
19127   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
19128   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
19129   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
19130   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
19131   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
19132   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
19133   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
19134   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
19135   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
19136   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
19137   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
19138   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
19139   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
19140   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
19141   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
19142   case X86ISD::SAHF:               return "X86ISD::SAHF";
19143   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
19144   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
19145   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
19146   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
19147   case X86ISD::FMADD:              return "X86ISD::FMADD";
19148   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
19149   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
19150   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
19151   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
19152   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
19153   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
19154   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
19155   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
19156   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
19157   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
19158   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
19159   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
19160   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
19161   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
19162   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
19163   case X86ISD::XTEST:              return "X86ISD::XTEST";
19164   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
19165   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
19166   case X86ISD::SELECT:             return "X86ISD::SELECT";
19167   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
19168   case X86ISD::RCP28:              return "X86ISD::RCP28";
19169   case X86ISD::EXP2:               return "X86ISD::EXP2";
19170   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
19171   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
19172   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
19173   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
19174   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
19175   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
19176   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
19177   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
19178   case X86ISD::ADDS:               return "X86ISD::ADDS";
19179   case X86ISD::SUBS:               return "X86ISD::SUBS";
19180   case X86ISD::AVG:                return "X86ISD::AVG";
19181   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
19182   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
19183   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
19184   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
19185   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
19186   }
19187   return nullptr;
19188 }
19189
19190 // isLegalAddressingMode - Return true if the addressing mode represented
19191 // by AM is legal for this target, for a load/store of the specified type.
19192 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
19193                                               const AddrMode &AM, Type *Ty,
19194                                               unsigned AS) const {
19195   // X86 supports extremely general addressing modes.
19196   CodeModel::Model M = getTargetMachine().getCodeModel();
19197   Reloc::Model R = getTargetMachine().getRelocationModel();
19198
19199   // X86 allows a sign-extended 32-bit immediate field as a displacement.
19200   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
19201     return false;
19202
19203   if (AM.BaseGV) {
19204     unsigned GVFlags =
19205       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
19206
19207     // If a reference to this global requires an extra load, we can't fold it.
19208     if (isGlobalStubReference(GVFlags))
19209       return false;
19210
19211     // If BaseGV requires a register for the PIC base, we cannot also have a
19212     // BaseReg specified.
19213     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
19214       return false;
19215
19216     // If lower 4G is not available, then we must use rip-relative addressing.
19217     if ((M != CodeModel::Small || R != Reloc::Static) &&
19218         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
19219       return false;
19220   }
19221
19222   switch (AM.Scale) {
19223   case 0:
19224   case 1:
19225   case 2:
19226   case 4:
19227   case 8:
19228     // These scales always work.
19229     break;
19230   case 3:
19231   case 5:
19232   case 9:
19233     // These scales are formed with basereg+scalereg.  Only accept if there is
19234     // no basereg yet.
19235     if (AM.HasBaseReg)
19236       return false;
19237     break;
19238   default:  // Other stuff never works.
19239     return false;
19240   }
19241
19242   return true;
19243 }
19244
19245 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
19246   unsigned Bits = Ty->getScalarSizeInBits();
19247
19248   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
19249   // particularly cheaper than those without.
19250   if (Bits == 8)
19251     return false;
19252
19253   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
19254   // variable shifts just as cheap as scalar ones.
19255   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
19256     return false;
19257
19258   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
19259   // fully general vector.
19260   return true;
19261 }
19262
19263 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
19264   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
19265     return false;
19266   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
19267   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
19268   return NumBits1 > NumBits2;
19269 }
19270
19271 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
19272   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
19273     return false;
19274
19275   if (!isTypeLegal(EVT::getEVT(Ty1)))
19276     return false;
19277
19278   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
19279
19280   // Assuming the caller doesn't have a zeroext or signext return parameter,
19281   // truncation all the way down to i1 is valid.
19282   return true;
19283 }
19284
19285 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
19286   return isInt<32>(Imm);
19287 }
19288
19289 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
19290   // Can also use sub to handle negated immediates.
19291   return isInt<32>(Imm);
19292 }
19293
19294 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
19295   if (!VT1.isInteger() || !VT2.isInteger())
19296     return false;
19297   unsigned NumBits1 = VT1.getSizeInBits();
19298   unsigned NumBits2 = VT2.getSizeInBits();
19299   return NumBits1 > NumBits2;
19300 }
19301
19302 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
19303   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
19304   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
19305 }
19306
19307 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
19308   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
19309   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
19310 }
19311
19312 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
19313   EVT VT1 = Val.getValueType();
19314   if (isZExtFree(VT1, VT2))
19315     return true;
19316
19317   if (Val.getOpcode() != ISD::LOAD)
19318     return false;
19319
19320   if (!VT1.isSimple() || !VT1.isInteger() ||
19321       !VT2.isSimple() || !VT2.isInteger())
19322     return false;
19323
19324   switch (VT1.getSimpleVT().SimpleTy) {
19325   default: break;
19326   case MVT::i8:
19327   case MVT::i16:
19328   case MVT::i32:
19329     // X86 has 8, 16, and 32-bit zero-extending loads.
19330     return true;
19331   }
19332
19333   return false;
19334 }
19335
19336 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
19337
19338 bool
19339 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
19340   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
19341     return false;
19342
19343   VT = VT.getScalarType();
19344
19345   if (!VT.isSimple())
19346     return false;
19347
19348   switch (VT.getSimpleVT().SimpleTy) {
19349   case MVT::f32:
19350   case MVT::f64:
19351     return true;
19352   default:
19353     break;
19354   }
19355
19356   return false;
19357 }
19358
19359 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
19360   // i16 instructions are longer (0x66 prefix) and potentially slower.
19361   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
19362 }
19363
19364 /// isShuffleMaskLegal - Targets can use this to indicate that they only
19365 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
19366 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
19367 /// are assumed to be legal.
19368 bool
19369 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
19370                                       EVT VT) const {
19371   if (!VT.isSimple())
19372     return false;
19373
19374   // Not for i1 vectors
19375   if (VT.getScalarType() == MVT::i1)
19376     return false;
19377
19378   // Very little shuffling can be done for 64-bit vectors right now.
19379   if (VT.getSizeInBits() == 64)
19380     return false;
19381
19382   // We only care that the types being shuffled are legal. The lowering can
19383   // handle any possible shuffle mask that results.
19384   return isTypeLegal(VT.getSimpleVT());
19385 }
19386
19387 bool
19388 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
19389                                           EVT VT) const {
19390   // Just delegate to the generic legality, clear masks aren't special.
19391   return isShuffleMaskLegal(Mask, VT);
19392 }
19393
19394 //===----------------------------------------------------------------------===//
19395 //                           X86 Scheduler Hooks
19396 //===----------------------------------------------------------------------===//
19397
19398 /// Utility function to emit xbegin specifying the start of an RTM region.
19399 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
19400                                      const TargetInstrInfo *TII) {
19401   DebugLoc DL = MI->getDebugLoc();
19402
19403   const BasicBlock *BB = MBB->getBasicBlock();
19404   MachineFunction::iterator I = MBB;
19405   ++I;
19406
19407   // For the v = xbegin(), we generate
19408   //
19409   // thisMBB:
19410   //  xbegin sinkMBB
19411   //
19412   // mainMBB:
19413   //  eax = -1
19414   //
19415   // sinkMBB:
19416   //  v = eax
19417
19418   MachineBasicBlock *thisMBB = MBB;
19419   MachineFunction *MF = MBB->getParent();
19420   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
19421   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
19422   MF->insert(I, mainMBB);
19423   MF->insert(I, sinkMBB);
19424
19425   // Transfer the remainder of BB and its successor edges to sinkMBB.
19426   sinkMBB->splice(sinkMBB->begin(), MBB,
19427                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19428   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
19429
19430   // thisMBB:
19431   //  xbegin sinkMBB
19432   //  # fallthrough to mainMBB
19433   //  # abortion to sinkMBB
19434   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
19435   thisMBB->addSuccessor(mainMBB);
19436   thisMBB->addSuccessor(sinkMBB);
19437
19438   // mainMBB:
19439   //  EAX = -1
19440   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
19441   mainMBB->addSuccessor(sinkMBB);
19442
19443   // sinkMBB:
19444   // EAX is live into the sinkMBB
19445   sinkMBB->addLiveIn(X86::EAX);
19446   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
19447           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
19448     .addReg(X86::EAX);
19449
19450   MI->eraseFromParent();
19451   return sinkMBB;
19452 }
19453
19454 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
19455 // or XMM0_V32I8 in AVX all of this code can be replaced with that
19456 // in the .td file.
19457 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
19458                                        const TargetInstrInfo *TII) {
19459   unsigned Opc;
19460   switch (MI->getOpcode()) {
19461   default: llvm_unreachable("illegal opcode!");
19462   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
19463   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
19464   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
19465   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
19466   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
19467   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
19468   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
19469   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
19470   }
19471
19472   DebugLoc dl = MI->getDebugLoc();
19473   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
19474
19475   unsigned NumArgs = MI->getNumOperands();
19476   for (unsigned i = 1; i < NumArgs; ++i) {
19477     MachineOperand &Op = MI->getOperand(i);
19478     if (!(Op.isReg() && Op.isImplicit()))
19479       MIB.addOperand(Op);
19480   }
19481   if (MI->hasOneMemOperand())
19482     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
19483
19484   BuildMI(*BB, MI, dl,
19485     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
19486     .addReg(X86::XMM0);
19487
19488   MI->eraseFromParent();
19489   return BB;
19490 }
19491
19492 // FIXME: Custom handling because TableGen doesn't support multiple implicit
19493 // defs in an instruction pattern
19494 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
19495                                        const TargetInstrInfo *TII) {
19496   unsigned Opc;
19497   switch (MI->getOpcode()) {
19498   default: llvm_unreachable("illegal opcode!");
19499   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
19500   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
19501   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
19502   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
19503   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
19504   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
19505   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
19506   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
19507   }
19508
19509   DebugLoc dl = MI->getDebugLoc();
19510   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
19511
19512   unsigned NumArgs = MI->getNumOperands(); // remove the results
19513   for (unsigned i = 1; i < NumArgs; ++i) {
19514     MachineOperand &Op = MI->getOperand(i);
19515     if (!(Op.isReg() && Op.isImplicit()))
19516       MIB.addOperand(Op);
19517   }
19518   if (MI->hasOneMemOperand())
19519     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
19520
19521   BuildMI(*BB, MI, dl,
19522     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
19523     .addReg(X86::ECX);
19524
19525   MI->eraseFromParent();
19526   return BB;
19527 }
19528
19529 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
19530                                       const X86Subtarget *Subtarget) {
19531   DebugLoc dl = MI->getDebugLoc();
19532   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19533   // Address into RAX/EAX, other two args into ECX, EDX.
19534   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
19535   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
19536   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
19537   for (int i = 0; i < X86::AddrNumOperands; ++i)
19538     MIB.addOperand(MI->getOperand(i));
19539
19540   unsigned ValOps = X86::AddrNumOperands;
19541   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
19542     .addReg(MI->getOperand(ValOps).getReg());
19543   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
19544     .addReg(MI->getOperand(ValOps+1).getReg());
19545
19546   // The instruction doesn't actually take any operands though.
19547   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
19548
19549   MI->eraseFromParent(); // The pseudo is gone now.
19550   return BB;
19551 }
19552
19553 MachineBasicBlock *
19554 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
19555                                                  MachineBasicBlock *MBB) const {
19556   // Emit va_arg instruction on X86-64.
19557
19558   // Operands to this pseudo-instruction:
19559   // 0  ) Output        : destination address (reg)
19560   // 1-5) Input         : va_list address (addr, i64mem)
19561   // 6  ) ArgSize       : Size (in bytes) of vararg type
19562   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
19563   // 8  ) Align         : Alignment of type
19564   // 9  ) EFLAGS (implicit-def)
19565
19566   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
19567   static_assert(X86::AddrNumOperands == 5,
19568                 "VAARG_64 assumes 5 address operands");
19569
19570   unsigned DestReg = MI->getOperand(0).getReg();
19571   MachineOperand &Base = MI->getOperand(1);
19572   MachineOperand &Scale = MI->getOperand(2);
19573   MachineOperand &Index = MI->getOperand(3);
19574   MachineOperand &Disp = MI->getOperand(4);
19575   MachineOperand &Segment = MI->getOperand(5);
19576   unsigned ArgSize = MI->getOperand(6).getImm();
19577   unsigned ArgMode = MI->getOperand(7).getImm();
19578   unsigned Align = MI->getOperand(8).getImm();
19579
19580   // Memory Reference
19581   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
19582   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
19583   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
19584
19585   // Machine Information
19586   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19587   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
19588   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
19589   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
19590   DebugLoc DL = MI->getDebugLoc();
19591
19592   // struct va_list {
19593   //   i32   gp_offset
19594   //   i32   fp_offset
19595   //   i64   overflow_area (address)
19596   //   i64   reg_save_area (address)
19597   // }
19598   // sizeof(va_list) = 24
19599   // alignment(va_list) = 8
19600
19601   unsigned TotalNumIntRegs = 6;
19602   unsigned TotalNumXMMRegs = 8;
19603   bool UseGPOffset = (ArgMode == 1);
19604   bool UseFPOffset = (ArgMode == 2);
19605   unsigned MaxOffset = TotalNumIntRegs * 8 +
19606                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
19607
19608   /* Align ArgSize to a multiple of 8 */
19609   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
19610   bool NeedsAlign = (Align > 8);
19611
19612   MachineBasicBlock *thisMBB = MBB;
19613   MachineBasicBlock *overflowMBB;
19614   MachineBasicBlock *offsetMBB;
19615   MachineBasicBlock *endMBB;
19616
19617   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
19618   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
19619   unsigned OffsetReg = 0;
19620
19621   if (!UseGPOffset && !UseFPOffset) {
19622     // If we only pull from the overflow region, we don't create a branch.
19623     // We don't need to alter control flow.
19624     OffsetDestReg = 0; // unused
19625     OverflowDestReg = DestReg;
19626
19627     offsetMBB = nullptr;
19628     overflowMBB = thisMBB;
19629     endMBB = thisMBB;
19630   } else {
19631     // First emit code to check if gp_offset (or fp_offset) is below the bound.
19632     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
19633     // If not, pull from overflow_area. (branch to overflowMBB)
19634     //
19635     //       thisMBB
19636     //         |     .
19637     //         |        .
19638     //     offsetMBB   overflowMBB
19639     //         |        .
19640     //         |     .
19641     //        endMBB
19642
19643     // Registers for the PHI in endMBB
19644     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
19645     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
19646
19647     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
19648     MachineFunction *MF = MBB->getParent();
19649     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19650     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19651     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
19652
19653     MachineFunction::iterator MBBIter = MBB;
19654     ++MBBIter;
19655
19656     // Insert the new basic blocks
19657     MF->insert(MBBIter, offsetMBB);
19658     MF->insert(MBBIter, overflowMBB);
19659     MF->insert(MBBIter, endMBB);
19660
19661     // Transfer the remainder of MBB and its successor edges to endMBB.
19662     endMBB->splice(endMBB->begin(), thisMBB,
19663                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
19664     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
19665
19666     // Make offsetMBB and overflowMBB successors of thisMBB
19667     thisMBB->addSuccessor(offsetMBB);
19668     thisMBB->addSuccessor(overflowMBB);
19669
19670     // endMBB is a successor of both offsetMBB and overflowMBB
19671     offsetMBB->addSuccessor(endMBB);
19672     overflowMBB->addSuccessor(endMBB);
19673
19674     // Load the offset value into a register
19675     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
19676     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
19677       .addOperand(Base)
19678       .addOperand(Scale)
19679       .addOperand(Index)
19680       .addDisp(Disp, UseFPOffset ? 4 : 0)
19681       .addOperand(Segment)
19682       .setMemRefs(MMOBegin, MMOEnd);
19683
19684     // Check if there is enough room left to pull this argument.
19685     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
19686       .addReg(OffsetReg)
19687       .addImm(MaxOffset + 8 - ArgSizeA8);
19688
19689     // Branch to "overflowMBB" if offset >= max
19690     // Fall through to "offsetMBB" otherwise
19691     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
19692       .addMBB(overflowMBB);
19693   }
19694
19695   // In offsetMBB, emit code to use the reg_save_area.
19696   if (offsetMBB) {
19697     assert(OffsetReg != 0);
19698
19699     // Read the reg_save_area address.
19700     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
19701     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
19702       .addOperand(Base)
19703       .addOperand(Scale)
19704       .addOperand(Index)
19705       .addDisp(Disp, 16)
19706       .addOperand(Segment)
19707       .setMemRefs(MMOBegin, MMOEnd);
19708
19709     // Zero-extend the offset
19710     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
19711       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
19712         .addImm(0)
19713         .addReg(OffsetReg)
19714         .addImm(X86::sub_32bit);
19715
19716     // Add the offset to the reg_save_area to get the final address.
19717     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
19718       .addReg(OffsetReg64)
19719       .addReg(RegSaveReg);
19720
19721     // Compute the offset for the next argument
19722     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
19723     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
19724       .addReg(OffsetReg)
19725       .addImm(UseFPOffset ? 16 : 8);
19726
19727     // Store it back into the va_list.
19728     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
19729       .addOperand(Base)
19730       .addOperand(Scale)
19731       .addOperand(Index)
19732       .addDisp(Disp, UseFPOffset ? 4 : 0)
19733       .addOperand(Segment)
19734       .addReg(NextOffsetReg)
19735       .setMemRefs(MMOBegin, MMOEnd);
19736
19737     // Jump to endMBB
19738     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
19739       .addMBB(endMBB);
19740   }
19741
19742   //
19743   // Emit code to use overflow area
19744   //
19745
19746   // Load the overflow_area address into a register.
19747   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
19748   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
19749     .addOperand(Base)
19750     .addOperand(Scale)
19751     .addOperand(Index)
19752     .addDisp(Disp, 8)
19753     .addOperand(Segment)
19754     .setMemRefs(MMOBegin, MMOEnd);
19755
19756   // If we need to align it, do so. Otherwise, just copy the address
19757   // to OverflowDestReg.
19758   if (NeedsAlign) {
19759     // Align the overflow address
19760     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
19761     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
19762
19763     // aligned_addr = (addr + (align-1)) & ~(align-1)
19764     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
19765       .addReg(OverflowAddrReg)
19766       .addImm(Align-1);
19767
19768     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
19769       .addReg(TmpReg)
19770       .addImm(~(uint64_t)(Align-1));
19771   } else {
19772     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
19773       .addReg(OverflowAddrReg);
19774   }
19775
19776   // Compute the next overflow address after this argument.
19777   // (the overflow address should be kept 8-byte aligned)
19778   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
19779   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
19780     .addReg(OverflowDestReg)
19781     .addImm(ArgSizeA8);
19782
19783   // Store the new overflow address.
19784   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
19785     .addOperand(Base)
19786     .addOperand(Scale)
19787     .addOperand(Index)
19788     .addDisp(Disp, 8)
19789     .addOperand(Segment)
19790     .addReg(NextAddrReg)
19791     .setMemRefs(MMOBegin, MMOEnd);
19792
19793   // If we branched, emit the PHI to the front of endMBB.
19794   if (offsetMBB) {
19795     BuildMI(*endMBB, endMBB->begin(), DL,
19796             TII->get(X86::PHI), DestReg)
19797       .addReg(OffsetDestReg).addMBB(offsetMBB)
19798       .addReg(OverflowDestReg).addMBB(overflowMBB);
19799   }
19800
19801   // Erase the pseudo instruction
19802   MI->eraseFromParent();
19803
19804   return endMBB;
19805 }
19806
19807 MachineBasicBlock *
19808 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
19809                                                  MachineInstr *MI,
19810                                                  MachineBasicBlock *MBB) const {
19811   // Emit code to save XMM registers to the stack. The ABI says that the
19812   // number of registers to save is given in %al, so it's theoretically
19813   // possible to do an indirect jump trick to avoid saving all of them,
19814   // however this code takes a simpler approach and just executes all
19815   // of the stores if %al is non-zero. It's less code, and it's probably
19816   // easier on the hardware branch predictor, and stores aren't all that
19817   // expensive anyway.
19818
19819   // Create the new basic blocks. One block contains all the XMM stores,
19820   // and one block is the final destination regardless of whether any
19821   // stores were performed.
19822   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
19823   MachineFunction *F = MBB->getParent();
19824   MachineFunction::iterator MBBIter = MBB;
19825   ++MBBIter;
19826   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
19827   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
19828   F->insert(MBBIter, XMMSaveMBB);
19829   F->insert(MBBIter, EndMBB);
19830
19831   // Transfer the remainder of MBB and its successor edges to EndMBB.
19832   EndMBB->splice(EndMBB->begin(), MBB,
19833                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
19834   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
19835
19836   // The original block will now fall through to the XMM save block.
19837   MBB->addSuccessor(XMMSaveMBB);
19838   // The XMMSaveMBB will fall through to the end block.
19839   XMMSaveMBB->addSuccessor(EndMBB);
19840
19841   // Now add the instructions.
19842   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19843   DebugLoc DL = MI->getDebugLoc();
19844
19845   unsigned CountReg = MI->getOperand(0).getReg();
19846   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
19847   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
19848
19849   if (!Subtarget->isTargetWin64()) {
19850     // If %al is 0, branch around the XMM save block.
19851     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
19852     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
19853     MBB->addSuccessor(EndMBB);
19854   }
19855
19856   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
19857   // that was just emitted, but clearly shouldn't be "saved".
19858   assert((MI->getNumOperands() <= 3 ||
19859           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
19860           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
19861          && "Expected last argument to be EFLAGS");
19862   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
19863   // In the XMM save block, save all the XMM argument registers.
19864   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
19865     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
19866     MachineMemOperand *MMO =
19867       F->getMachineMemOperand(
19868           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
19869         MachineMemOperand::MOStore,
19870         /*Size=*/16, /*Align=*/16);
19871     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
19872       .addFrameIndex(RegSaveFrameIndex)
19873       .addImm(/*Scale=*/1)
19874       .addReg(/*IndexReg=*/0)
19875       .addImm(/*Disp=*/Offset)
19876       .addReg(/*Segment=*/0)
19877       .addReg(MI->getOperand(i).getReg())
19878       .addMemOperand(MMO);
19879   }
19880
19881   MI->eraseFromParent();   // The pseudo instruction is gone now.
19882
19883   return EndMBB;
19884 }
19885
19886 // The EFLAGS operand of SelectItr might be missing a kill marker
19887 // because there were multiple uses of EFLAGS, and ISel didn't know
19888 // which to mark. Figure out whether SelectItr should have had a
19889 // kill marker, and set it if it should. Returns the correct kill
19890 // marker value.
19891 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
19892                                      MachineBasicBlock* BB,
19893                                      const TargetRegisterInfo* TRI) {
19894   // Scan forward through BB for a use/def of EFLAGS.
19895   MachineBasicBlock::iterator miI(std::next(SelectItr));
19896   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
19897     const MachineInstr& mi = *miI;
19898     if (mi.readsRegister(X86::EFLAGS))
19899       return false;
19900     if (mi.definesRegister(X86::EFLAGS))
19901       break; // Should have kill-flag - update below.
19902   }
19903
19904   // If we hit the end of the block, check whether EFLAGS is live into a
19905   // successor.
19906   if (miI == BB->end()) {
19907     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
19908                                           sEnd = BB->succ_end();
19909          sItr != sEnd; ++sItr) {
19910       MachineBasicBlock* succ = *sItr;
19911       if (succ->isLiveIn(X86::EFLAGS))
19912         return false;
19913     }
19914   }
19915
19916   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
19917   // out. SelectMI should have a kill flag on EFLAGS.
19918   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
19919   return true;
19920 }
19921
19922 MachineBasicBlock *
19923 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
19924                                      MachineBasicBlock *BB) const {
19925   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
19926   DebugLoc DL = MI->getDebugLoc();
19927
19928   // To "insert" a SELECT_CC instruction, we actually have to insert the
19929   // diamond control-flow pattern.  The incoming instruction knows the
19930   // destination vreg to set, the condition code register to branch on, the
19931   // true/false values to select between, and a branch opcode to use.
19932   const BasicBlock *LLVM_BB = BB->getBasicBlock();
19933   MachineFunction::iterator It = BB;
19934   ++It;
19935
19936   //  thisMBB:
19937   //  ...
19938   //   TrueVal = ...
19939   //   cmpTY ccX, r1, r2
19940   //   bCC copy1MBB
19941   //   fallthrough --> copy0MBB
19942   MachineBasicBlock *thisMBB = BB;
19943   MachineFunction *F = BB->getParent();
19944
19945   // We also lower double CMOVs:
19946   //   (CMOV (CMOV F, T, cc1), T, cc2)
19947   // to two successives branches.  For that, we look for another CMOV as the
19948   // following instruction.
19949   //
19950   // Without this, we would add a PHI between the two jumps, which ends up
19951   // creating a few copies all around. For instance, for
19952   //
19953   //    (sitofp (zext (fcmp une)))
19954   //
19955   // we would generate:
19956   //
19957   //         ucomiss %xmm1, %xmm0
19958   //         movss  <1.0f>, %xmm0
19959   //         movaps  %xmm0, %xmm1
19960   //         jne     .LBB5_2
19961   //         xorps   %xmm1, %xmm1
19962   // .LBB5_2:
19963   //         jp      .LBB5_4
19964   //         movaps  %xmm1, %xmm0
19965   // .LBB5_4:
19966   //         retq
19967   //
19968   // because this custom-inserter would have generated:
19969   //
19970   //   A
19971   //   | \
19972   //   |  B
19973   //   | /
19974   //   C
19975   //   | \
19976   //   |  D
19977   //   | /
19978   //   E
19979   //
19980   // A: X = ...; Y = ...
19981   // B: empty
19982   // C: Z = PHI [X, A], [Y, B]
19983   // D: empty
19984   // E: PHI [X, C], [Z, D]
19985   //
19986   // If we lower both CMOVs in a single step, we can instead generate:
19987   //
19988   //   A
19989   //   | \
19990   //   |  C
19991   //   | /|
19992   //   |/ |
19993   //   |  |
19994   //   |  D
19995   //   | /
19996   //   E
19997   //
19998   // A: X = ...; Y = ...
19999   // D: empty
20000   // E: PHI [X, A], [X, C], [Y, D]
20001   //
20002   // Which, in our sitofp/fcmp example, gives us something like:
20003   //
20004   //         ucomiss %xmm1, %xmm0
20005   //         movss  <1.0f>, %xmm0
20006   //         jne     .LBB5_4
20007   //         jp      .LBB5_4
20008   //         xorps   %xmm0, %xmm0
20009   // .LBB5_4:
20010   //         retq
20011   //
20012   MachineInstr *NextCMOV = nullptr;
20013   MachineBasicBlock::iterator NextMIIt =
20014       std::next(MachineBasicBlock::iterator(MI));
20015   if (NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
20016       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
20017       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg())
20018     NextCMOV = &*NextMIIt;
20019
20020   MachineBasicBlock *jcc1MBB = nullptr;
20021
20022   // If we have a double CMOV, we lower it to two successive branches to
20023   // the same block.  EFLAGS is used by both, so mark it as live in the second.
20024   if (NextCMOV) {
20025     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
20026     F->insert(It, jcc1MBB);
20027     jcc1MBB->addLiveIn(X86::EFLAGS);
20028   }
20029
20030   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
20031   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
20032   F->insert(It, copy0MBB);
20033   F->insert(It, sinkMBB);
20034
20035   // If the EFLAGS register isn't dead in the terminator, then claim that it's
20036   // live into the sink and copy blocks.
20037   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
20038
20039   MachineInstr *LastEFLAGSUser = NextCMOV ? NextCMOV : MI;
20040   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
20041       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
20042     copy0MBB->addLiveIn(X86::EFLAGS);
20043     sinkMBB->addLiveIn(X86::EFLAGS);
20044   }
20045
20046   // Transfer the remainder of BB and its successor edges to sinkMBB.
20047   sinkMBB->splice(sinkMBB->begin(), BB,
20048                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
20049   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
20050
20051   // Add the true and fallthrough blocks as its successors.
20052   if (NextCMOV) {
20053     // The fallthrough block may be jcc1MBB, if we have a double CMOV.
20054     BB->addSuccessor(jcc1MBB);
20055
20056     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
20057     // jump to the sinkMBB.
20058     jcc1MBB->addSuccessor(copy0MBB);
20059     jcc1MBB->addSuccessor(sinkMBB);
20060   } else {
20061     BB->addSuccessor(copy0MBB);
20062   }
20063
20064   // The true block target of the first (or only) branch is always sinkMBB.
20065   BB->addSuccessor(sinkMBB);
20066
20067   // Create the conditional branch instruction.
20068   unsigned Opc =
20069     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
20070   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
20071
20072   if (NextCMOV) {
20073     unsigned Opc2 = X86::GetCondBranchFromCond(
20074         (X86::CondCode)NextCMOV->getOperand(3).getImm());
20075     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
20076   }
20077
20078   //  copy0MBB:
20079   //   %FalseValue = ...
20080   //   # fallthrough to sinkMBB
20081   copy0MBB->addSuccessor(sinkMBB);
20082
20083   //  sinkMBB:
20084   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
20085   //  ...
20086   MachineInstrBuilder MIB =
20087       BuildMI(*sinkMBB, sinkMBB->begin(), DL, TII->get(X86::PHI),
20088               MI->getOperand(0).getReg())
20089           .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
20090           .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
20091
20092   // If we have a double CMOV, the second Jcc provides the same incoming
20093   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
20094   if (NextCMOV) {
20095     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
20096     // Copy the PHI result to the register defined by the second CMOV.
20097     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
20098             DL, TII->get(TargetOpcode::COPY), NextCMOV->getOperand(0).getReg())
20099         .addReg(MI->getOperand(0).getReg());
20100     NextCMOV->eraseFromParent();
20101   }
20102
20103   MI->eraseFromParent();   // The pseudo instruction is gone now.
20104   return sinkMBB;
20105 }
20106
20107 MachineBasicBlock *
20108 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
20109                                         MachineBasicBlock *BB) const {
20110   MachineFunction *MF = BB->getParent();
20111   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20112   DebugLoc DL = MI->getDebugLoc();
20113   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20114
20115   assert(MF->shouldSplitStack());
20116
20117   const bool Is64Bit = Subtarget->is64Bit();
20118   const bool IsLP64 = Subtarget->isTarget64BitLP64();
20119
20120   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
20121   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
20122
20123   // BB:
20124   //  ... [Till the alloca]
20125   // If stacklet is not large enough, jump to mallocMBB
20126   //
20127   // bumpMBB:
20128   //  Allocate by subtracting from RSP
20129   //  Jump to continueMBB
20130   //
20131   // mallocMBB:
20132   //  Allocate by call to runtime
20133   //
20134   // continueMBB:
20135   //  ...
20136   //  [rest of original BB]
20137   //
20138
20139   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20140   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20141   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20142
20143   MachineRegisterInfo &MRI = MF->getRegInfo();
20144   const TargetRegisterClass *AddrRegClass =
20145       getRegClassFor(getPointerTy(MF->getDataLayout()));
20146
20147   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20148     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20149     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
20150     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
20151     sizeVReg = MI->getOperand(1).getReg(),
20152     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
20153
20154   MachineFunction::iterator MBBIter = BB;
20155   ++MBBIter;
20156
20157   MF->insert(MBBIter, bumpMBB);
20158   MF->insert(MBBIter, mallocMBB);
20159   MF->insert(MBBIter, continueMBB);
20160
20161   continueMBB->splice(continueMBB->begin(), BB,
20162                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
20163   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
20164
20165   // Add code to the main basic block to check if the stack limit has been hit,
20166   // and if so, jump to mallocMBB otherwise to bumpMBB.
20167   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
20168   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
20169     .addReg(tmpSPVReg).addReg(sizeVReg);
20170   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
20171     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
20172     .addReg(SPLimitVReg);
20173   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
20174
20175   // bumpMBB simply decreases the stack pointer, since we know the current
20176   // stacklet has enough space.
20177   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
20178     .addReg(SPLimitVReg);
20179   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
20180     .addReg(SPLimitVReg);
20181   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
20182
20183   // Calls into a routine in libgcc to allocate more space from the heap.
20184   const uint32_t *RegMask =
20185       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
20186   if (IsLP64) {
20187     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
20188       .addReg(sizeVReg);
20189     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
20190       .addExternalSymbol("__morestack_allocate_stack_space")
20191       .addRegMask(RegMask)
20192       .addReg(X86::RDI, RegState::Implicit)
20193       .addReg(X86::RAX, RegState::ImplicitDefine);
20194   } else if (Is64Bit) {
20195     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
20196       .addReg(sizeVReg);
20197     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
20198       .addExternalSymbol("__morestack_allocate_stack_space")
20199       .addRegMask(RegMask)
20200       .addReg(X86::EDI, RegState::Implicit)
20201       .addReg(X86::EAX, RegState::ImplicitDefine);
20202   } else {
20203     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
20204       .addImm(12);
20205     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
20206     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
20207       .addExternalSymbol("__morestack_allocate_stack_space")
20208       .addRegMask(RegMask)
20209       .addReg(X86::EAX, RegState::ImplicitDefine);
20210   }
20211
20212   if (!Is64Bit)
20213     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
20214       .addImm(16);
20215
20216   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
20217     .addReg(IsLP64 ? X86::RAX : X86::EAX);
20218   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
20219
20220   // Set up the CFG correctly.
20221   BB->addSuccessor(bumpMBB);
20222   BB->addSuccessor(mallocMBB);
20223   mallocMBB->addSuccessor(continueMBB);
20224   bumpMBB->addSuccessor(continueMBB);
20225
20226   // Take care of the PHI nodes.
20227   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
20228           MI->getOperand(0).getReg())
20229     .addReg(mallocPtrVReg).addMBB(mallocMBB)
20230     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
20231
20232   // Delete the original pseudo instruction.
20233   MI->eraseFromParent();
20234
20235   // And we're done.
20236   return continueMBB;
20237 }
20238
20239 MachineBasicBlock *
20240 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
20241                                         MachineBasicBlock *BB) const {
20242   DebugLoc DL = MI->getDebugLoc();
20243
20244   assert(!Subtarget->isTargetMachO());
20245
20246   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
20247                                                     DL);
20248
20249   MI->eraseFromParent();   // The pseudo instruction is gone now.
20250   return BB;
20251 }
20252
20253 MachineBasicBlock *
20254 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
20255                                       MachineBasicBlock *BB) const {
20256   // This is pretty easy.  We're taking the value that we received from
20257   // our load from the relocation, sticking it in either RDI (x86-64)
20258   // or EAX and doing an indirect call.  The return value will then
20259   // be in the normal return register.
20260   MachineFunction *F = BB->getParent();
20261   const X86InstrInfo *TII = Subtarget->getInstrInfo();
20262   DebugLoc DL = MI->getDebugLoc();
20263
20264   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
20265   assert(MI->getOperand(3).isGlobal() && "This should be a global");
20266
20267   // Get a register mask for the lowered call.
20268   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
20269   // proper register mask.
20270   const uint32_t *RegMask =
20271       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
20272   if (Subtarget->is64Bit()) {
20273     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
20274                                       TII->get(X86::MOV64rm), X86::RDI)
20275     .addReg(X86::RIP)
20276     .addImm(0).addReg(0)
20277     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
20278                       MI->getOperand(3).getTargetFlags())
20279     .addReg(0);
20280     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
20281     addDirectMem(MIB, X86::RDI);
20282     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
20283   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
20284     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
20285                                       TII->get(X86::MOV32rm), X86::EAX)
20286     .addReg(0)
20287     .addImm(0).addReg(0)
20288     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
20289                       MI->getOperand(3).getTargetFlags())
20290     .addReg(0);
20291     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
20292     addDirectMem(MIB, X86::EAX);
20293     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
20294   } else {
20295     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
20296                                       TII->get(X86::MOV32rm), X86::EAX)
20297     .addReg(TII->getGlobalBaseReg(F))
20298     .addImm(0).addReg(0)
20299     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
20300                       MI->getOperand(3).getTargetFlags())
20301     .addReg(0);
20302     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
20303     addDirectMem(MIB, X86::EAX);
20304     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
20305   }
20306
20307   MI->eraseFromParent(); // The pseudo instruction is gone now.
20308   return BB;
20309 }
20310
20311 MachineBasicBlock *
20312 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
20313                                     MachineBasicBlock *MBB) const {
20314   DebugLoc DL = MI->getDebugLoc();
20315   MachineFunction *MF = MBB->getParent();
20316   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20317   MachineRegisterInfo &MRI = MF->getRegInfo();
20318
20319   const BasicBlock *BB = MBB->getBasicBlock();
20320   MachineFunction::iterator I = MBB;
20321   ++I;
20322
20323   // Memory Reference
20324   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20325   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20326
20327   unsigned DstReg;
20328   unsigned MemOpndSlot = 0;
20329
20330   unsigned CurOp = 0;
20331
20332   DstReg = MI->getOperand(CurOp++).getReg();
20333   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
20334   assert(RC->hasType(MVT::i32) && "Invalid destination!");
20335   unsigned mainDstReg = MRI.createVirtualRegister(RC);
20336   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
20337
20338   MemOpndSlot = CurOp;
20339
20340   MVT PVT = getPointerTy(MF->getDataLayout());
20341   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
20342          "Invalid Pointer Size!");
20343
20344   // For v = setjmp(buf), we generate
20345   //
20346   // thisMBB:
20347   //  buf[LabelOffset] = restoreMBB
20348   //  SjLjSetup restoreMBB
20349   //
20350   // mainMBB:
20351   //  v_main = 0
20352   //
20353   // sinkMBB:
20354   //  v = phi(main, restore)
20355   //
20356   // restoreMBB:
20357   //  if base pointer being used, load it from frame
20358   //  v_restore = 1
20359
20360   MachineBasicBlock *thisMBB = MBB;
20361   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20362   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20363   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
20364   MF->insert(I, mainMBB);
20365   MF->insert(I, sinkMBB);
20366   MF->push_back(restoreMBB);
20367
20368   MachineInstrBuilder MIB;
20369
20370   // Transfer the remainder of BB and its successor edges to sinkMBB.
20371   sinkMBB->splice(sinkMBB->begin(), MBB,
20372                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20373   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20374
20375   // thisMBB:
20376   unsigned PtrStoreOpc = 0;
20377   unsigned LabelReg = 0;
20378   const int64_t LabelOffset = 1 * PVT.getStoreSize();
20379   Reloc::Model RM = MF->getTarget().getRelocationModel();
20380   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
20381                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
20382
20383   // Prepare IP either in reg or imm.
20384   if (!UseImmLabel) {
20385     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
20386     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
20387     LabelReg = MRI.createVirtualRegister(PtrRC);
20388     if (Subtarget->is64Bit()) {
20389       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
20390               .addReg(X86::RIP)
20391               .addImm(0)
20392               .addReg(0)
20393               .addMBB(restoreMBB)
20394               .addReg(0);
20395     } else {
20396       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
20397       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
20398               .addReg(XII->getGlobalBaseReg(MF))
20399               .addImm(0)
20400               .addReg(0)
20401               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
20402               .addReg(0);
20403     }
20404   } else
20405     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
20406   // Store IP
20407   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
20408   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
20409     if (i == X86::AddrDisp)
20410       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
20411     else
20412       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
20413   }
20414   if (!UseImmLabel)
20415     MIB.addReg(LabelReg);
20416   else
20417     MIB.addMBB(restoreMBB);
20418   MIB.setMemRefs(MMOBegin, MMOEnd);
20419   // Setup
20420   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
20421           .addMBB(restoreMBB);
20422
20423   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
20424   MIB.addRegMask(RegInfo->getNoPreservedMask());
20425   thisMBB->addSuccessor(mainMBB);
20426   thisMBB->addSuccessor(restoreMBB);
20427
20428   // mainMBB:
20429   //  EAX = 0
20430   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
20431   mainMBB->addSuccessor(sinkMBB);
20432
20433   // sinkMBB:
20434   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20435           TII->get(X86::PHI), DstReg)
20436     .addReg(mainDstReg).addMBB(mainMBB)
20437     .addReg(restoreDstReg).addMBB(restoreMBB);
20438
20439   // restoreMBB:
20440   if (RegInfo->hasBasePointer(*MF)) {
20441     const bool Uses64BitFramePtr =
20442         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
20443     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
20444     X86FI->setRestoreBasePointer(MF);
20445     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
20446     unsigned BasePtr = RegInfo->getBaseRegister();
20447     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
20448     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
20449                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
20450       .setMIFlag(MachineInstr::FrameSetup);
20451   }
20452   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
20453   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
20454   restoreMBB->addSuccessor(sinkMBB);
20455
20456   MI->eraseFromParent();
20457   return sinkMBB;
20458 }
20459
20460 MachineBasicBlock *
20461 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
20462                                      MachineBasicBlock *MBB) const {
20463   DebugLoc DL = MI->getDebugLoc();
20464   MachineFunction *MF = MBB->getParent();
20465   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20466   MachineRegisterInfo &MRI = MF->getRegInfo();
20467
20468   // Memory Reference
20469   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20470   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20471
20472   MVT PVT = getPointerTy(MF->getDataLayout());
20473   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
20474          "Invalid Pointer Size!");
20475
20476   const TargetRegisterClass *RC =
20477     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
20478   unsigned Tmp = MRI.createVirtualRegister(RC);
20479   // Since FP is only updated here but NOT referenced, it's treated as GPR.
20480   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
20481   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
20482   unsigned SP = RegInfo->getStackRegister();
20483
20484   MachineInstrBuilder MIB;
20485
20486   const int64_t LabelOffset = 1 * PVT.getStoreSize();
20487   const int64_t SPOffset = 2 * PVT.getStoreSize();
20488
20489   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
20490   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
20491
20492   // Reload FP
20493   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
20494   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
20495     MIB.addOperand(MI->getOperand(i));
20496   MIB.setMemRefs(MMOBegin, MMOEnd);
20497   // Reload IP
20498   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
20499   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
20500     if (i == X86::AddrDisp)
20501       MIB.addDisp(MI->getOperand(i), LabelOffset);
20502     else
20503       MIB.addOperand(MI->getOperand(i));
20504   }
20505   MIB.setMemRefs(MMOBegin, MMOEnd);
20506   // Reload SP
20507   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
20508   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
20509     if (i == X86::AddrDisp)
20510       MIB.addDisp(MI->getOperand(i), SPOffset);
20511     else
20512       MIB.addOperand(MI->getOperand(i));
20513   }
20514   MIB.setMemRefs(MMOBegin, MMOEnd);
20515   // Jump
20516   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
20517
20518   MI->eraseFromParent();
20519   return MBB;
20520 }
20521
20522 // Replace 213-type (isel default) FMA3 instructions with 231-type for
20523 // accumulator loops. Writing back to the accumulator allows the coalescer
20524 // to remove extra copies in the loop.
20525 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
20526 MachineBasicBlock *
20527 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
20528                                  MachineBasicBlock *MBB) const {
20529   MachineOperand &AddendOp = MI->getOperand(3);
20530
20531   // Bail out early if the addend isn't a register - we can't switch these.
20532   if (!AddendOp.isReg())
20533     return MBB;
20534
20535   MachineFunction &MF = *MBB->getParent();
20536   MachineRegisterInfo &MRI = MF.getRegInfo();
20537
20538   // Check whether the addend is defined by a PHI:
20539   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
20540   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
20541   if (!AddendDef.isPHI())
20542     return MBB;
20543
20544   // Look for the following pattern:
20545   // loop:
20546   //   %addend = phi [%entry, 0], [%loop, %result]
20547   //   ...
20548   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
20549
20550   // Replace with:
20551   //   loop:
20552   //   %addend = phi [%entry, 0], [%loop, %result]
20553   //   ...
20554   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
20555
20556   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
20557     assert(AddendDef.getOperand(i).isReg());
20558     MachineOperand PHISrcOp = AddendDef.getOperand(i);
20559     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
20560     if (&PHISrcInst == MI) {
20561       // Found a matching instruction.
20562       unsigned NewFMAOpc = 0;
20563       switch (MI->getOpcode()) {
20564         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
20565         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
20566         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
20567         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
20568         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
20569         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
20570         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
20571         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
20572         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
20573         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
20574         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
20575         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
20576         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
20577         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
20578         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
20579         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
20580         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
20581         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
20582         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
20583         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
20584
20585         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
20586         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
20587         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
20588         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
20589         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
20590         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
20591         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
20592         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
20593         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
20594         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
20595         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
20596         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
20597         default: llvm_unreachable("Unrecognized FMA variant.");
20598       }
20599
20600       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
20601       MachineInstrBuilder MIB =
20602         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
20603         .addOperand(MI->getOperand(0))
20604         .addOperand(MI->getOperand(3))
20605         .addOperand(MI->getOperand(2))
20606         .addOperand(MI->getOperand(1));
20607       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
20608       MI->eraseFromParent();
20609     }
20610   }
20611
20612   return MBB;
20613 }
20614
20615 MachineBasicBlock *
20616 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
20617                                                MachineBasicBlock *BB) const {
20618   switch (MI->getOpcode()) {
20619   default: llvm_unreachable("Unexpected instr type to insert");
20620   case X86::TAILJMPd64:
20621   case X86::TAILJMPr64:
20622   case X86::TAILJMPm64:
20623   case X86::TAILJMPd64_REX:
20624   case X86::TAILJMPr64_REX:
20625   case X86::TAILJMPm64_REX:
20626     llvm_unreachable("TAILJMP64 would not be touched here.");
20627   case X86::TCRETURNdi64:
20628   case X86::TCRETURNri64:
20629   case X86::TCRETURNmi64:
20630     return BB;
20631   case X86::WIN_ALLOCA:
20632     return EmitLoweredWinAlloca(MI, BB);
20633   case X86::SEG_ALLOCA_32:
20634   case X86::SEG_ALLOCA_64:
20635     return EmitLoweredSegAlloca(MI, BB);
20636   case X86::TLSCall_32:
20637   case X86::TLSCall_64:
20638     return EmitLoweredTLSCall(MI, BB);
20639   case X86::CMOV_GR8:
20640   case X86::CMOV_FR32:
20641   case X86::CMOV_FR64:
20642   case X86::CMOV_V4F32:
20643   case X86::CMOV_V2F64:
20644   case X86::CMOV_V2I64:
20645   case X86::CMOV_V8F32:
20646   case X86::CMOV_V4F64:
20647   case X86::CMOV_V4I64:
20648   case X86::CMOV_V16F32:
20649   case X86::CMOV_V8F64:
20650   case X86::CMOV_V8I64:
20651   case X86::CMOV_GR16:
20652   case X86::CMOV_GR32:
20653   case X86::CMOV_RFP32:
20654   case X86::CMOV_RFP64:
20655   case X86::CMOV_RFP80:
20656   case X86::CMOV_V8I1:
20657   case X86::CMOV_V16I1:
20658   case X86::CMOV_V32I1:
20659   case X86::CMOV_V64I1:
20660     return EmitLoweredSelect(MI, BB);
20661
20662   case X86::FP32_TO_INT16_IN_MEM:
20663   case X86::FP32_TO_INT32_IN_MEM:
20664   case X86::FP32_TO_INT64_IN_MEM:
20665   case X86::FP64_TO_INT16_IN_MEM:
20666   case X86::FP64_TO_INT32_IN_MEM:
20667   case X86::FP64_TO_INT64_IN_MEM:
20668   case X86::FP80_TO_INT16_IN_MEM:
20669   case X86::FP80_TO_INT32_IN_MEM:
20670   case X86::FP80_TO_INT64_IN_MEM: {
20671     MachineFunction *F = BB->getParent();
20672     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20673     DebugLoc DL = MI->getDebugLoc();
20674
20675     // Change the floating point control register to use "round towards zero"
20676     // mode when truncating to an integer value.
20677     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
20678     addFrameReference(BuildMI(*BB, MI, DL,
20679                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
20680
20681     // Load the old value of the high byte of the control word...
20682     unsigned OldCW =
20683       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
20684     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
20685                       CWFrameIdx);
20686
20687     // Set the high part to be round to zero...
20688     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
20689       .addImm(0xC7F);
20690
20691     // Reload the modified control word now...
20692     addFrameReference(BuildMI(*BB, MI, DL,
20693                               TII->get(X86::FLDCW16m)), CWFrameIdx);
20694
20695     // Restore the memory image of control word to original value
20696     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
20697       .addReg(OldCW);
20698
20699     // Get the X86 opcode to use.
20700     unsigned Opc;
20701     switch (MI->getOpcode()) {
20702     default: llvm_unreachable("illegal opcode!");
20703     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
20704     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
20705     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
20706     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
20707     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
20708     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
20709     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
20710     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
20711     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
20712     }
20713
20714     X86AddressMode AM;
20715     MachineOperand &Op = MI->getOperand(0);
20716     if (Op.isReg()) {
20717       AM.BaseType = X86AddressMode::RegBase;
20718       AM.Base.Reg = Op.getReg();
20719     } else {
20720       AM.BaseType = X86AddressMode::FrameIndexBase;
20721       AM.Base.FrameIndex = Op.getIndex();
20722     }
20723     Op = MI->getOperand(1);
20724     if (Op.isImm())
20725       AM.Scale = Op.getImm();
20726     Op = MI->getOperand(2);
20727     if (Op.isImm())
20728       AM.IndexReg = Op.getImm();
20729     Op = MI->getOperand(3);
20730     if (Op.isGlobal()) {
20731       AM.GV = Op.getGlobal();
20732     } else {
20733       AM.Disp = Op.getImm();
20734     }
20735     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
20736                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
20737
20738     // Reload the original control word now.
20739     addFrameReference(BuildMI(*BB, MI, DL,
20740                               TII->get(X86::FLDCW16m)), CWFrameIdx);
20741
20742     MI->eraseFromParent();   // The pseudo instruction is gone now.
20743     return BB;
20744   }
20745     // String/text processing lowering.
20746   case X86::PCMPISTRM128REG:
20747   case X86::VPCMPISTRM128REG:
20748   case X86::PCMPISTRM128MEM:
20749   case X86::VPCMPISTRM128MEM:
20750   case X86::PCMPESTRM128REG:
20751   case X86::VPCMPESTRM128REG:
20752   case X86::PCMPESTRM128MEM:
20753   case X86::VPCMPESTRM128MEM:
20754     assert(Subtarget->hasSSE42() &&
20755            "Target must have SSE4.2 or AVX features enabled");
20756     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
20757
20758   // String/text processing lowering.
20759   case X86::PCMPISTRIREG:
20760   case X86::VPCMPISTRIREG:
20761   case X86::PCMPISTRIMEM:
20762   case X86::VPCMPISTRIMEM:
20763   case X86::PCMPESTRIREG:
20764   case X86::VPCMPESTRIREG:
20765   case X86::PCMPESTRIMEM:
20766   case X86::VPCMPESTRIMEM:
20767     assert(Subtarget->hasSSE42() &&
20768            "Target must have SSE4.2 or AVX features enabled");
20769     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
20770
20771   // Thread synchronization.
20772   case X86::MONITOR:
20773     return EmitMonitor(MI, BB, Subtarget);
20774
20775   // xbegin
20776   case X86::XBEGIN:
20777     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
20778
20779   case X86::VASTART_SAVE_XMM_REGS:
20780     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
20781
20782   case X86::VAARG_64:
20783     return EmitVAARG64WithCustomInserter(MI, BB);
20784
20785   case X86::EH_SjLj_SetJmp32:
20786   case X86::EH_SjLj_SetJmp64:
20787     return emitEHSjLjSetJmp(MI, BB);
20788
20789   case X86::EH_SjLj_LongJmp32:
20790   case X86::EH_SjLj_LongJmp64:
20791     return emitEHSjLjLongJmp(MI, BB);
20792
20793   case TargetOpcode::STATEPOINT:
20794     // As an implementation detail, STATEPOINT shares the STACKMAP format at
20795     // this point in the process.  We diverge later.
20796     return emitPatchPoint(MI, BB);
20797
20798   case TargetOpcode::STACKMAP:
20799   case TargetOpcode::PATCHPOINT:
20800     return emitPatchPoint(MI, BB);
20801
20802   case X86::VFMADDPDr213r:
20803   case X86::VFMADDPSr213r:
20804   case X86::VFMADDSDr213r:
20805   case X86::VFMADDSSr213r:
20806   case X86::VFMSUBPDr213r:
20807   case X86::VFMSUBPSr213r:
20808   case X86::VFMSUBSDr213r:
20809   case X86::VFMSUBSSr213r:
20810   case X86::VFNMADDPDr213r:
20811   case X86::VFNMADDPSr213r:
20812   case X86::VFNMADDSDr213r:
20813   case X86::VFNMADDSSr213r:
20814   case X86::VFNMSUBPDr213r:
20815   case X86::VFNMSUBPSr213r:
20816   case X86::VFNMSUBSDr213r:
20817   case X86::VFNMSUBSSr213r:
20818   case X86::VFMADDSUBPDr213r:
20819   case X86::VFMADDSUBPSr213r:
20820   case X86::VFMSUBADDPDr213r:
20821   case X86::VFMSUBADDPSr213r:
20822   case X86::VFMADDPDr213rY:
20823   case X86::VFMADDPSr213rY:
20824   case X86::VFMSUBPDr213rY:
20825   case X86::VFMSUBPSr213rY:
20826   case X86::VFNMADDPDr213rY:
20827   case X86::VFNMADDPSr213rY:
20828   case X86::VFNMSUBPDr213rY:
20829   case X86::VFNMSUBPSr213rY:
20830   case X86::VFMADDSUBPDr213rY:
20831   case X86::VFMADDSUBPSr213rY:
20832   case X86::VFMSUBADDPDr213rY:
20833   case X86::VFMSUBADDPSr213rY:
20834     return emitFMA3Instr(MI, BB);
20835   }
20836 }
20837
20838 //===----------------------------------------------------------------------===//
20839 //                           X86 Optimization Hooks
20840 //===----------------------------------------------------------------------===//
20841
20842 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
20843                                                       APInt &KnownZero,
20844                                                       APInt &KnownOne,
20845                                                       const SelectionDAG &DAG,
20846                                                       unsigned Depth) const {
20847   unsigned BitWidth = KnownZero.getBitWidth();
20848   unsigned Opc = Op.getOpcode();
20849   assert((Opc >= ISD::BUILTIN_OP_END ||
20850           Opc == ISD::INTRINSIC_WO_CHAIN ||
20851           Opc == ISD::INTRINSIC_W_CHAIN ||
20852           Opc == ISD::INTRINSIC_VOID) &&
20853          "Should use MaskedValueIsZero if you don't know whether Op"
20854          " is a target node!");
20855
20856   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
20857   switch (Opc) {
20858   default: break;
20859   case X86ISD::ADD:
20860   case X86ISD::SUB:
20861   case X86ISD::ADC:
20862   case X86ISD::SBB:
20863   case X86ISD::SMUL:
20864   case X86ISD::UMUL:
20865   case X86ISD::INC:
20866   case X86ISD::DEC:
20867   case X86ISD::OR:
20868   case X86ISD::XOR:
20869   case X86ISD::AND:
20870     // These nodes' second result is a boolean.
20871     if (Op.getResNo() == 0)
20872       break;
20873     // Fallthrough
20874   case X86ISD::SETCC:
20875     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
20876     break;
20877   case ISD::INTRINSIC_WO_CHAIN: {
20878     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
20879     unsigned NumLoBits = 0;
20880     switch (IntId) {
20881     default: break;
20882     case Intrinsic::x86_sse_movmsk_ps:
20883     case Intrinsic::x86_avx_movmsk_ps_256:
20884     case Intrinsic::x86_sse2_movmsk_pd:
20885     case Intrinsic::x86_avx_movmsk_pd_256:
20886     case Intrinsic::x86_mmx_pmovmskb:
20887     case Intrinsic::x86_sse2_pmovmskb_128:
20888     case Intrinsic::x86_avx2_pmovmskb: {
20889       // High bits of movmskp{s|d}, pmovmskb are known zero.
20890       switch (IntId) {
20891         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
20892         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
20893         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
20894         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
20895         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
20896         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
20897         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
20898         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
20899       }
20900       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
20901       break;
20902     }
20903     }
20904     break;
20905   }
20906   }
20907 }
20908
20909 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
20910   SDValue Op,
20911   const SelectionDAG &,
20912   unsigned Depth) const {
20913   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
20914   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
20915     return Op.getValueType().getScalarType().getSizeInBits();
20916
20917   // Fallback case.
20918   return 1;
20919 }
20920
20921 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
20922 /// node is a GlobalAddress + offset.
20923 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
20924                                        const GlobalValue* &GA,
20925                                        int64_t &Offset) const {
20926   if (N->getOpcode() == X86ISD::Wrapper) {
20927     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
20928       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
20929       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
20930       return true;
20931     }
20932   }
20933   return TargetLowering::isGAPlusOffset(N, GA, Offset);
20934 }
20935
20936 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
20937 /// same as extracting the high 128-bit part of 256-bit vector and then
20938 /// inserting the result into the low part of a new 256-bit vector
20939 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
20940   EVT VT = SVOp->getValueType(0);
20941   unsigned NumElems = VT.getVectorNumElements();
20942
20943   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
20944   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
20945     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20946         SVOp->getMaskElt(j) >= 0)
20947       return false;
20948
20949   return true;
20950 }
20951
20952 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
20953 /// same as extracting the low 128-bit part of 256-bit vector and then
20954 /// inserting the result into the high part of a new 256-bit vector
20955 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
20956   EVT VT = SVOp->getValueType(0);
20957   unsigned NumElems = VT.getVectorNumElements();
20958
20959   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
20960   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
20961     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
20962         SVOp->getMaskElt(j) >= 0)
20963       return false;
20964
20965   return true;
20966 }
20967
20968 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
20969 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
20970                                         TargetLowering::DAGCombinerInfo &DCI,
20971                                         const X86Subtarget* Subtarget) {
20972   SDLoc dl(N);
20973   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
20974   SDValue V1 = SVOp->getOperand(0);
20975   SDValue V2 = SVOp->getOperand(1);
20976   EVT VT = SVOp->getValueType(0);
20977   unsigned NumElems = VT.getVectorNumElements();
20978
20979   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
20980       V2.getOpcode() == ISD::CONCAT_VECTORS) {
20981     //
20982     //                   0,0,0,...
20983     //                      |
20984     //    V      UNDEF    BUILD_VECTOR    UNDEF
20985     //     \      /           \           /
20986     //  CONCAT_VECTOR         CONCAT_VECTOR
20987     //         \                  /
20988     //          \                /
20989     //          RESULT: V + zero extended
20990     //
20991     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
20992         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
20993         V1.getOperand(1).getOpcode() != ISD::UNDEF)
20994       return SDValue();
20995
20996     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
20997       return SDValue();
20998
20999     // To match the shuffle mask, the first half of the mask should
21000     // be exactly the first vector, and all the rest a splat with the
21001     // first element of the second one.
21002     for (unsigned i = 0; i != NumElems/2; ++i)
21003       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
21004           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
21005         return SDValue();
21006
21007     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
21008     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
21009       if (Ld->hasNUsesOfValue(1, 0)) {
21010         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
21011         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
21012         SDValue ResNode =
21013           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
21014                                   Ld->getMemoryVT(),
21015                                   Ld->getPointerInfo(),
21016                                   Ld->getAlignment(),
21017                                   false/*isVolatile*/, true/*ReadMem*/,
21018                                   false/*WriteMem*/);
21019
21020         // Make sure the newly-created LOAD is in the same position as Ld in
21021         // terms of dependency. We create a TokenFactor for Ld and ResNode,
21022         // and update uses of Ld's output chain to use the TokenFactor.
21023         if (Ld->hasAnyUseOfValue(1)) {
21024           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21025                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
21026           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
21027           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
21028                                  SDValue(ResNode.getNode(), 1));
21029         }
21030
21031         return DAG.getBitcast(VT, ResNode);
21032       }
21033     }
21034
21035     // Emit a zeroed vector and insert the desired subvector on its
21036     // first half.
21037     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
21038     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
21039     return DCI.CombineTo(N, InsV);
21040   }
21041
21042   //===--------------------------------------------------------------------===//
21043   // Combine some shuffles into subvector extracts and inserts:
21044   //
21045
21046   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21047   if (isShuffleHigh128VectorInsertLow(SVOp)) {
21048     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
21049     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
21050     return DCI.CombineTo(N, InsV);
21051   }
21052
21053   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21054   if (isShuffleLow128VectorInsertHigh(SVOp)) {
21055     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
21056     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
21057     return DCI.CombineTo(N, InsV);
21058   }
21059
21060   return SDValue();
21061 }
21062
21063 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
21064 /// possible.
21065 ///
21066 /// This is the leaf of the recursive combinine below. When we have found some
21067 /// chain of single-use x86 shuffle instructions and accumulated the combined
21068 /// shuffle mask represented by them, this will try to pattern match that mask
21069 /// into either a single instruction if there is a special purpose instruction
21070 /// for this operation, or into a PSHUFB instruction which is a fully general
21071 /// instruction but should only be used to replace chains over a certain depth.
21072 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
21073                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
21074                                    TargetLowering::DAGCombinerInfo &DCI,
21075                                    const X86Subtarget *Subtarget) {
21076   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
21077
21078   // Find the operand that enters the chain. Note that multiple uses are OK
21079   // here, we're not going to remove the operand we find.
21080   SDValue Input = Op.getOperand(0);
21081   while (Input.getOpcode() == ISD::BITCAST)
21082     Input = Input.getOperand(0);
21083
21084   MVT VT = Input.getSimpleValueType();
21085   MVT RootVT = Root.getSimpleValueType();
21086   SDLoc DL(Root);
21087
21088   // Just remove no-op shuffle masks.
21089   if (Mask.size() == 1) {
21090     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
21091                   /*AddTo*/ true);
21092     return true;
21093   }
21094
21095   // Use the float domain if the operand type is a floating point type.
21096   bool FloatDomain = VT.isFloatingPoint();
21097
21098   // For floating point shuffles, we don't have free copies in the shuffle
21099   // instructions or the ability to load as part of the instruction, so
21100   // canonicalize their shuffles to UNPCK or MOV variants.
21101   //
21102   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
21103   // vectors because it can have a load folded into it that UNPCK cannot. This
21104   // doesn't preclude something switching to the shorter encoding post-RA.
21105   //
21106   // FIXME: Should teach these routines about AVX vector widths.
21107   if (FloatDomain && VT.getSizeInBits() == 128) {
21108     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
21109       bool Lo = Mask.equals({0, 0});
21110       unsigned Shuffle;
21111       MVT ShuffleVT;
21112       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
21113       // is no slower than UNPCKLPD but has the option to fold the input operand
21114       // into even an unaligned memory load.
21115       if (Lo && Subtarget->hasSSE3()) {
21116         Shuffle = X86ISD::MOVDDUP;
21117         ShuffleVT = MVT::v2f64;
21118       } else {
21119         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
21120         // than the UNPCK variants.
21121         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
21122         ShuffleVT = MVT::v4f32;
21123       }
21124       if (Depth == 1 && Root->getOpcode() == Shuffle)
21125         return false; // Nothing to do!
21126       Op = DAG.getBitcast(ShuffleVT, Input);
21127       DCI.AddToWorklist(Op.getNode());
21128       if (Shuffle == X86ISD::MOVDDUP)
21129         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21130       else
21131         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21132       DCI.AddToWorklist(Op.getNode());
21133       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21134                     /*AddTo*/ true);
21135       return true;
21136     }
21137     if (Subtarget->hasSSE3() &&
21138         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
21139       bool Lo = Mask.equals({0, 0, 2, 2});
21140       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
21141       MVT ShuffleVT = MVT::v4f32;
21142       if (Depth == 1 && Root->getOpcode() == Shuffle)
21143         return false; // Nothing to do!
21144       Op = DAG.getBitcast(ShuffleVT, Input);
21145       DCI.AddToWorklist(Op.getNode());
21146       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21147       DCI.AddToWorklist(Op.getNode());
21148       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21149                     /*AddTo*/ true);
21150       return true;
21151     }
21152     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
21153       bool Lo = Mask.equals({0, 0, 1, 1});
21154       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
21155       MVT ShuffleVT = MVT::v4f32;
21156       if (Depth == 1 && Root->getOpcode() == Shuffle)
21157         return false; // Nothing to do!
21158       Op = DAG.getBitcast(ShuffleVT, Input);
21159       DCI.AddToWorklist(Op.getNode());
21160       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21161       DCI.AddToWorklist(Op.getNode());
21162       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21163                     /*AddTo*/ true);
21164       return true;
21165     }
21166   }
21167
21168   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
21169   // variants as none of these have single-instruction variants that are
21170   // superior to the UNPCK formulation.
21171   if (!FloatDomain && VT.getSizeInBits() == 128 &&
21172       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
21173        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
21174        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
21175        Mask.equals(
21176            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
21177     bool Lo = Mask[0] == 0;
21178     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
21179     if (Depth == 1 && Root->getOpcode() == Shuffle)
21180       return false; // Nothing to do!
21181     MVT ShuffleVT;
21182     switch (Mask.size()) {
21183     case 8:
21184       ShuffleVT = MVT::v8i16;
21185       break;
21186     case 16:
21187       ShuffleVT = MVT::v16i8;
21188       break;
21189     default:
21190       llvm_unreachable("Impossible mask size!");
21191     };
21192     Op = DAG.getBitcast(ShuffleVT, Input);
21193     DCI.AddToWorklist(Op.getNode());
21194     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21195     DCI.AddToWorklist(Op.getNode());
21196     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21197                   /*AddTo*/ true);
21198     return true;
21199   }
21200
21201   // Don't try to re-form single instruction chains under any circumstances now
21202   // that we've done encoding canonicalization for them.
21203   if (Depth < 2)
21204     return false;
21205
21206   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
21207   // can replace them with a single PSHUFB instruction profitably. Intel's
21208   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
21209   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
21210   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
21211     SmallVector<SDValue, 16> PSHUFBMask;
21212     int NumBytes = VT.getSizeInBits() / 8;
21213     int Ratio = NumBytes / Mask.size();
21214     for (int i = 0; i < NumBytes; ++i) {
21215       if (Mask[i / Ratio] == SM_SentinelUndef) {
21216         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
21217         continue;
21218       }
21219       int M = Mask[i / Ratio] != SM_SentinelZero
21220                   ? Ratio * Mask[i / Ratio] + i % Ratio
21221                   : 255;
21222       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
21223     }
21224     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
21225     Op = DAG.getBitcast(ByteVT, Input);
21226     DCI.AddToWorklist(Op.getNode());
21227     SDValue PSHUFBMaskOp =
21228         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
21229     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
21230     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
21231     DCI.AddToWorklist(Op.getNode());
21232     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21233                   /*AddTo*/ true);
21234     return true;
21235   }
21236
21237   // Failed to find any combines.
21238   return false;
21239 }
21240
21241 /// \brief Fully generic combining of x86 shuffle instructions.
21242 ///
21243 /// This should be the last combine run over the x86 shuffle instructions. Once
21244 /// they have been fully optimized, this will recursively consider all chains
21245 /// of single-use shuffle instructions, build a generic model of the cumulative
21246 /// shuffle operation, and check for simpler instructions which implement this
21247 /// operation. We use this primarily for two purposes:
21248 ///
21249 /// 1) Collapse generic shuffles to specialized single instructions when
21250 ///    equivalent. In most cases, this is just an encoding size win, but
21251 ///    sometimes we will collapse multiple generic shuffles into a single
21252 ///    special-purpose shuffle.
21253 /// 2) Look for sequences of shuffle instructions with 3 or more total
21254 ///    instructions, and replace them with the slightly more expensive SSSE3
21255 ///    PSHUFB instruction if available. We do this as the last combining step
21256 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
21257 ///    a suitable short sequence of other instructions. The PHUFB will either
21258 ///    use a register or have to read from memory and so is slightly (but only
21259 ///    slightly) more expensive than the other shuffle instructions.
21260 ///
21261 /// Because this is inherently a quadratic operation (for each shuffle in
21262 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
21263 /// This should never be an issue in practice as the shuffle lowering doesn't
21264 /// produce sequences of more than 8 instructions.
21265 ///
21266 /// FIXME: We will currently miss some cases where the redundant shuffling
21267 /// would simplify under the threshold for PSHUFB formation because of
21268 /// combine-ordering. To fix this, we should do the redundant instruction
21269 /// combining in this recursive walk.
21270 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
21271                                           ArrayRef<int> RootMask,
21272                                           int Depth, bool HasPSHUFB,
21273                                           SelectionDAG &DAG,
21274                                           TargetLowering::DAGCombinerInfo &DCI,
21275                                           const X86Subtarget *Subtarget) {
21276   // Bound the depth of our recursive combine because this is ultimately
21277   // quadratic in nature.
21278   if (Depth > 8)
21279     return false;
21280
21281   // Directly rip through bitcasts to find the underlying operand.
21282   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
21283     Op = Op.getOperand(0);
21284
21285   MVT VT = Op.getSimpleValueType();
21286   if (!VT.isVector())
21287     return false; // Bail if we hit a non-vector.
21288
21289   assert(Root.getSimpleValueType().isVector() &&
21290          "Shuffles operate on vector types!");
21291   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
21292          "Can only combine shuffles of the same vector register size.");
21293
21294   if (!isTargetShuffle(Op.getOpcode()))
21295     return false;
21296   SmallVector<int, 16> OpMask;
21297   bool IsUnary;
21298   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
21299   // We only can combine unary shuffles which we can decode the mask for.
21300   if (!HaveMask || !IsUnary)
21301     return false;
21302
21303   assert(VT.getVectorNumElements() == OpMask.size() &&
21304          "Different mask size from vector size!");
21305   assert(((RootMask.size() > OpMask.size() &&
21306            RootMask.size() % OpMask.size() == 0) ||
21307           (OpMask.size() > RootMask.size() &&
21308            OpMask.size() % RootMask.size() == 0) ||
21309           OpMask.size() == RootMask.size()) &&
21310          "The smaller number of elements must divide the larger.");
21311   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
21312   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
21313   assert(((RootRatio == 1 && OpRatio == 1) ||
21314           (RootRatio == 1) != (OpRatio == 1)) &&
21315          "Must not have a ratio for both incoming and op masks!");
21316
21317   SmallVector<int, 16> Mask;
21318   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
21319
21320   // Merge this shuffle operation's mask into our accumulated mask. Note that
21321   // this shuffle's mask will be the first applied to the input, followed by the
21322   // root mask to get us all the way to the root value arrangement. The reason
21323   // for this order is that we are recursing up the operation chain.
21324   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
21325     int RootIdx = i / RootRatio;
21326     if (RootMask[RootIdx] < 0) {
21327       // This is a zero or undef lane, we're done.
21328       Mask.push_back(RootMask[RootIdx]);
21329       continue;
21330     }
21331
21332     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
21333     int OpIdx = RootMaskedIdx / OpRatio;
21334     if (OpMask[OpIdx] < 0) {
21335       // The incoming lanes are zero or undef, it doesn't matter which ones we
21336       // are using.
21337       Mask.push_back(OpMask[OpIdx]);
21338       continue;
21339     }
21340
21341     // Ok, we have non-zero lanes, map them through.
21342     Mask.push_back(OpMask[OpIdx] * OpRatio +
21343                    RootMaskedIdx % OpRatio);
21344   }
21345
21346   // See if we can recurse into the operand to combine more things.
21347   switch (Op.getOpcode()) {
21348     case X86ISD::PSHUFB:
21349       HasPSHUFB = true;
21350     case X86ISD::PSHUFD:
21351     case X86ISD::PSHUFHW:
21352     case X86ISD::PSHUFLW:
21353       if (Op.getOperand(0).hasOneUse() &&
21354           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
21355                                         HasPSHUFB, DAG, DCI, Subtarget))
21356         return true;
21357       break;
21358
21359     case X86ISD::UNPCKL:
21360     case X86ISD::UNPCKH:
21361       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
21362       // We can't check for single use, we have to check that this shuffle is the only user.
21363       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
21364           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
21365                                         HasPSHUFB, DAG, DCI, Subtarget))
21366           return true;
21367       break;
21368   }
21369
21370   // Minor canonicalization of the accumulated shuffle mask to make it easier
21371   // to match below. All this does is detect masks with squential pairs of
21372   // elements, and shrink them to the half-width mask. It does this in a loop
21373   // so it will reduce the size of the mask to the minimal width mask which
21374   // performs an equivalent shuffle.
21375   SmallVector<int, 16> WidenedMask;
21376   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
21377     Mask = std::move(WidenedMask);
21378     WidenedMask.clear();
21379   }
21380
21381   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
21382                                 Subtarget);
21383 }
21384
21385 /// \brief Get the PSHUF-style mask from PSHUF node.
21386 ///
21387 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
21388 /// PSHUF-style masks that can be reused with such instructions.
21389 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
21390   MVT VT = N.getSimpleValueType();
21391   SmallVector<int, 4> Mask;
21392   bool IsUnary;
21393   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
21394   (void)HaveMask;
21395   assert(HaveMask);
21396
21397   // If we have more than 128-bits, only the low 128-bits of shuffle mask
21398   // matter. Check that the upper masks are repeats and remove them.
21399   if (VT.getSizeInBits() > 128) {
21400     int LaneElts = 128 / VT.getScalarSizeInBits();
21401 #ifndef NDEBUG
21402     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
21403       for (int j = 0; j < LaneElts; ++j)
21404         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
21405                "Mask doesn't repeat in high 128-bit lanes!");
21406 #endif
21407     Mask.resize(LaneElts);
21408   }
21409
21410   switch (N.getOpcode()) {
21411   case X86ISD::PSHUFD:
21412     return Mask;
21413   case X86ISD::PSHUFLW:
21414     Mask.resize(4);
21415     return Mask;
21416   case X86ISD::PSHUFHW:
21417     Mask.erase(Mask.begin(), Mask.begin() + 4);
21418     for (int &M : Mask)
21419       M -= 4;
21420     return Mask;
21421   default:
21422     llvm_unreachable("No valid shuffle instruction found!");
21423   }
21424 }
21425
21426 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
21427 ///
21428 /// We walk up the chain and look for a combinable shuffle, skipping over
21429 /// shuffles that we could hoist this shuffle's transformation past without
21430 /// altering anything.
21431 static SDValue
21432 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
21433                              SelectionDAG &DAG,
21434                              TargetLowering::DAGCombinerInfo &DCI) {
21435   assert(N.getOpcode() == X86ISD::PSHUFD &&
21436          "Called with something other than an x86 128-bit half shuffle!");
21437   SDLoc DL(N);
21438
21439   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
21440   // of the shuffles in the chain so that we can form a fresh chain to replace
21441   // this one.
21442   SmallVector<SDValue, 8> Chain;
21443   SDValue V = N.getOperand(0);
21444   for (; V.hasOneUse(); V = V.getOperand(0)) {
21445     switch (V.getOpcode()) {
21446     default:
21447       return SDValue(); // Nothing combined!
21448
21449     case ISD::BITCAST:
21450       // Skip bitcasts as we always know the type for the target specific
21451       // instructions.
21452       continue;
21453
21454     case X86ISD::PSHUFD:
21455       // Found another dword shuffle.
21456       break;
21457
21458     case X86ISD::PSHUFLW:
21459       // Check that the low words (being shuffled) are the identity in the
21460       // dword shuffle, and the high words are self-contained.
21461       if (Mask[0] != 0 || Mask[1] != 1 ||
21462           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
21463         return SDValue();
21464
21465       Chain.push_back(V);
21466       continue;
21467
21468     case X86ISD::PSHUFHW:
21469       // Check that the high words (being shuffled) are the identity in the
21470       // dword shuffle, and the low words are self-contained.
21471       if (Mask[2] != 2 || Mask[3] != 3 ||
21472           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
21473         return SDValue();
21474
21475       Chain.push_back(V);
21476       continue;
21477
21478     case X86ISD::UNPCKL:
21479     case X86ISD::UNPCKH:
21480       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
21481       // shuffle into a preceding word shuffle.
21482       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
21483           V.getSimpleValueType().getScalarType() != MVT::i16)
21484         return SDValue();
21485
21486       // Search for a half-shuffle which we can combine with.
21487       unsigned CombineOp =
21488           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
21489       if (V.getOperand(0) != V.getOperand(1) ||
21490           !V->isOnlyUserOf(V.getOperand(0).getNode()))
21491         return SDValue();
21492       Chain.push_back(V);
21493       V = V.getOperand(0);
21494       do {
21495         switch (V.getOpcode()) {
21496         default:
21497           return SDValue(); // Nothing to combine.
21498
21499         case X86ISD::PSHUFLW:
21500         case X86ISD::PSHUFHW:
21501           if (V.getOpcode() == CombineOp)
21502             break;
21503
21504           Chain.push_back(V);
21505
21506           // Fallthrough!
21507         case ISD::BITCAST:
21508           V = V.getOperand(0);
21509           continue;
21510         }
21511         break;
21512       } while (V.hasOneUse());
21513       break;
21514     }
21515     // Break out of the loop if we break out of the switch.
21516     break;
21517   }
21518
21519   if (!V.hasOneUse())
21520     // We fell out of the loop without finding a viable combining instruction.
21521     return SDValue();
21522
21523   // Merge this node's mask and our incoming mask.
21524   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
21525   for (int &M : Mask)
21526     M = VMask[M];
21527   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
21528                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
21529
21530   // Rebuild the chain around this new shuffle.
21531   while (!Chain.empty()) {
21532     SDValue W = Chain.pop_back_val();
21533
21534     if (V.getValueType() != W.getOperand(0).getValueType())
21535       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
21536
21537     switch (W.getOpcode()) {
21538     default:
21539       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
21540
21541     case X86ISD::UNPCKL:
21542     case X86ISD::UNPCKH:
21543       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
21544       break;
21545
21546     case X86ISD::PSHUFD:
21547     case X86ISD::PSHUFLW:
21548     case X86ISD::PSHUFHW:
21549       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
21550       break;
21551     }
21552   }
21553   if (V.getValueType() != N.getValueType())
21554     V = DAG.getBitcast(N.getValueType(), V);
21555
21556   // Return the new chain to replace N.
21557   return V;
21558 }
21559
21560 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
21561 ///
21562 /// We walk up the chain, skipping shuffles of the other half and looking
21563 /// through shuffles which switch halves trying to find a shuffle of the same
21564 /// pair of dwords.
21565 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
21566                                         SelectionDAG &DAG,
21567                                         TargetLowering::DAGCombinerInfo &DCI) {
21568   assert(
21569       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
21570       "Called with something other than an x86 128-bit half shuffle!");
21571   SDLoc DL(N);
21572   unsigned CombineOpcode = N.getOpcode();
21573
21574   // Walk up a single-use chain looking for a combinable shuffle.
21575   SDValue V = N.getOperand(0);
21576   for (; V.hasOneUse(); V = V.getOperand(0)) {
21577     switch (V.getOpcode()) {
21578     default:
21579       return false; // Nothing combined!
21580
21581     case ISD::BITCAST:
21582       // Skip bitcasts as we always know the type for the target specific
21583       // instructions.
21584       continue;
21585
21586     case X86ISD::PSHUFLW:
21587     case X86ISD::PSHUFHW:
21588       if (V.getOpcode() == CombineOpcode)
21589         break;
21590
21591       // Other-half shuffles are no-ops.
21592       continue;
21593     }
21594     // Break out of the loop if we break out of the switch.
21595     break;
21596   }
21597
21598   if (!V.hasOneUse())
21599     // We fell out of the loop without finding a viable combining instruction.
21600     return false;
21601
21602   // Combine away the bottom node as its shuffle will be accumulated into
21603   // a preceding shuffle.
21604   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
21605
21606   // Record the old value.
21607   SDValue Old = V;
21608
21609   // Merge this node's mask and our incoming mask (adjusted to account for all
21610   // the pshufd instructions encountered).
21611   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
21612   for (int &M : Mask)
21613     M = VMask[M];
21614   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
21615                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
21616
21617   // Check that the shuffles didn't cancel each other out. If not, we need to
21618   // combine to the new one.
21619   if (Old != V)
21620     // Replace the combinable shuffle with the combined one, updating all users
21621     // so that we re-evaluate the chain here.
21622     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
21623
21624   return true;
21625 }
21626
21627 /// \brief Try to combine x86 target specific shuffles.
21628 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
21629                                            TargetLowering::DAGCombinerInfo &DCI,
21630                                            const X86Subtarget *Subtarget) {
21631   SDLoc DL(N);
21632   MVT VT = N.getSimpleValueType();
21633   SmallVector<int, 4> Mask;
21634
21635   switch (N.getOpcode()) {
21636   case X86ISD::PSHUFD:
21637   case X86ISD::PSHUFLW:
21638   case X86ISD::PSHUFHW:
21639     Mask = getPSHUFShuffleMask(N);
21640     assert(Mask.size() == 4);
21641     break;
21642   default:
21643     return SDValue();
21644   }
21645
21646   // Nuke no-op shuffles that show up after combining.
21647   if (isNoopShuffleMask(Mask))
21648     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
21649
21650   // Look for simplifications involving one or two shuffle instructions.
21651   SDValue V = N.getOperand(0);
21652   switch (N.getOpcode()) {
21653   default:
21654     break;
21655   case X86ISD::PSHUFLW:
21656   case X86ISD::PSHUFHW:
21657     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
21658
21659     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
21660       return SDValue(); // We combined away this shuffle, so we're done.
21661
21662     // See if this reduces to a PSHUFD which is no more expensive and can
21663     // combine with more operations. Note that it has to at least flip the
21664     // dwords as otherwise it would have been removed as a no-op.
21665     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
21666       int DMask[] = {0, 1, 2, 3};
21667       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
21668       DMask[DOffset + 0] = DOffset + 1;
21669       DMask[DOffset + 1] = DOffset + 0;
21670       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
21671       V = DAG.getBitcast(DVT, V);
21672       DCI.AddToWorklist(V.getNode());
21673       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
21674                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
21675       DCI.AddToWorklist(V.getNode());
21676       return DAG.getBitcast(VT, V);
21677     }
21678
21679     // Look for shuffle patterns which can be implemented as a single unpack.
21680     // FIXME: This doesn't handle the location of the PSHUFD generically, and
21681     // only works when we have a PSHUFD followed by two half-shuffles.
21682     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
21683         (V.getOpcode() == X86ISD::PSHUFLW ||
21684          V.getOpcode() == X86ISD::PSHUFHW) &&
21685         V.getOpcode() != N.getOpcode() &&
21686         V.hasOneUse()) {
21687       SDValue D = V.getOperand(0);
21688       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
21689         D = D.getOperand(0);
21690       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
21691         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
21692         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
21693         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
21694         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
21695         int WordMask[8];
21696         for (int i = 0; i < 4; ++i) {
21697           WordMask[i + NOffset] = Mask[i] + NOffset;
21698           WordMask[i + VOffset] = VMask[i] + VOffset;
21699         }
21700         // Map the word mask through the DWord mask.
21701         int MappedMask[8];
21702         for (int i = 0; i < 8; ++i)
21703           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
21704         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
21705             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
21706           // We can replace all three shuffles with an unpack.
21707           V = DAG.getBitcast(VT, D.getOperand(0));
21708           DCI.AddToWorklist(V.getNode());
21709           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
21710                                                 : X86ISD::UNPCKH,
21711                              DL, VT, V, V);
21712         }
21713       }
21714     }
21715
21716     break;
21717
21718   case X86ISD::PSHUFD:
21719     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
21720       return NewN;
21721
21722     break;
21723   }
21724
21725   return SDValue();
21726 }
21727
21728 /// \brief Try to combine a shuffle into a target-specific add-sub node.
21729 ///
21730 /// We combine this directly on the abstract vector shuffle nodes so it is
21731 /// easier to generically match. We also insert dummy vector shuffle nodes for
21732 /// the operands which explicitly discard the lanes which are unused by this
21733 /// operation to try to flow through the rest of the combiner the fact that
21734 /// they're unused.
21735 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
21736   SDLoc DL(N);
21737   EVT VT = N->getValueType(0);
21738
21739   // We only handle target-independent shuffles.
21740   // FIXME: It would be easy and harmless to use the target shuffle mask
21741   // extraction tool to support more.
21742   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
21743     return SDValue();
21744
21745   auto *SVN = cast<ShuffleVectorSDNode>(N);
21746   ArrayRef<int> Mask = SVN->getMask();
21747   SDValue V1 = N->getOperand(0);
21748   SDValue V2 = N->getOperand(1);
21749
21750   // We require the first shuffle operand to be the SUB node, and the second to
21751   // be the ADD node.
21752   // FIXME: We should support the commuted patterns.
21753   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
21754     return SDValue();
21755
21756   // If there are other uses of these operations we can't fold them.
21757   if (!V1->hasOneUse() || !V2->hasOneUse())
21758     return SDValue();
21759
21760   // Ensure that both operations have the same operands. Note that we can
21761   // commute the FADD operands.
21762   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
21763   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
21764       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
21765     return SDValue();
21766
21767   // We're looking for blends between FADD and FSUB nodes. We insist on these
21768   // nodes being lined up in a specific expected pattern.
21769   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
21770         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
21771         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
21772     return SDValue();
21773
21774   // Only specific types are legal at this point, assert so we notice if and
21775   // when these change.
21776   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
21777           VT == MVT::v4f64) &&
21778          "Unknown vector type encountered!");
21779
21780   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
21781 }
21782
21783 /// PerformShuffleCombine - Performs several different shuffle combines.
21784 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
21785                                      TargetLowering::DAGCombinerInfo &DCI,
21786                                      const X86Subtarget *Subtarget) {
21787   SDLoc dl(N);
21788   SDValue N0 = N->getOperand(0);
21789   SDValue N1 = N->getOperand(1);
21790   EVT VT = N->getValueType(0);
21791
21792   // Don't create instructions with illegal types after legalize types has run.
21793   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21794   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
21795     return SDValue();
21796
21797   // If we have legalized the vector types, look for blends of FADD and FSUB
21798   // nodes that we can fuse into an ADDSUB node.
21799   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
21800     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
21801       return AddSub;
21802
21803   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
21804   if (Subtarget->hasFp256() && VT.is256BitVector() &&
21805       N->getOpcode() == ISD::VECTOR_SHUFFLE)
21806     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
21807
21808   // During Type Legalization, when promoting illegal vector types,
21809   // the backend might introduce new shuffle dag nodes and bitcasts.
21810   //
21811   // This code performs the following transformation:
21812   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
21813   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
21814   //
21815   // We do this only if both the bitcast and the BINOP dag nodes have
21816   // one use. Also, perform this transformation only if the new binary
21817   // operation is legal. This is to avoid introducing dag nodes that
21818   // potentially need to be further expanded (or custom lowered) into a
21819   // less optimal sequence of dag nodes.
21820   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
21821       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
21822       N0.getOpcode() == ISD::BITCAST) {
21823     SDValue BC0 = N0.getOperand(0);
21824     EVT SVT = BC0.getValueType();
21825     unsigned Opcode = BC0.getOpcode();
21826     unsigned NumElts = VT.getVectorNumElements();
21827
21828     if (BC0.hasOneUse() && SVT.isVector() &&
21829         SVT.getVectorNumElements() * 2 == NumElts &&
21830         TLI.isOperationLegal(Opcode, VT)) {
21831       bool CanFold = false;
21832       switch (Opcode) {
21833       default : break;
21834       case ISD::ADD :
21835       case ISD::FADD :
21836       case ISD::SUB :
21837       case ISD::FSUB :
21838       case ISD::MUL :
21839       case ISD::FMUL :
21840         CanFold = true;
21841       }
21842
21843       unsigned SVTNumElts = SVT.getVectorNumElements();
21844       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21845       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
21846         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
21847       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
21848         CanFold = SVOp->getMaskElt(i) < 0;
21849
21850       if (CanFold) {
21851         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
21852         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
21853         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
21854         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
21855       }
21856     }
21857   }
21858
21859   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
21860   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
21861   // consecutive, non-overlapping, and in the right order.
21862   SmallVector<SDValue, 16> Elts;
21863   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
21864     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
21865
21866   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
21867     return LD;
21868
21869   if (isTargetShuffle(N->getOpcode())) {
21870     SDValue Shuffle =
21871         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
21872     if (Shuffle.getNode())
21873       return Shuffle;
21874
21875     // Try recursively combining arbitrary sequences of x86 shuffle
21876     // instructions into higher-order shuffles. We do this after combining
21877     // specific PSHUF instruction sequences into their minimal form so that we
21878     // can evaluate how many specialized shuffle instructions are involved in
21879     // a particular chain.
21880     SmallVector<int, 1> NonceMask; // Just a placeholder.
21881     NonceMask.push_back(0);
21882     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
21883                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
21884                                       DCI, Subtarget))
21885       return SDValue(); // This routine will use CombineTo to replace N.
21886   }
21887
21888   return SDValue();
21889 }
21890
21891 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
21892 /// specific shuffle of a load can be folded into a single element load.
21893 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
21894 /// shuffles have been custom lowered so we need to handle those here.
21895 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
21896                                          TargetLowering::DAGCombinerInfo &DCI) {
21897   if (DCI.isBeforeLegalizeOps())
21898     return SDValue();
21899
21900   SDValue InVec = N->getOperand(0);
21901   SDValue EltNo = N->getOperand(1);
21902
21903   if (!isa<ConstantSDNode>(EltNo))
21904     return SDValue();
21905
21906   EVT OriginalVT = InVec.getValueType();
21907
21908   if (InVec.getOpcode() == ISD::BITCAST) {
21909     // Don't duplicate a load with other uses.
21910     if (!InVec.hasOneUse())
21911       return SDValue();
21912     EVT BCVT = InVec.getOperand(0).getValueType();
21913     if (!BCVT.isVector() ||
21914         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
21915       return SDValue();
21916     InVec = InVec.getOperand(0);
21917   }
21918
21919   EVT CurrentVT = InVec.getValueType();
21920
21921   if (!isTargetShuffle(InVec.getOpcode()))
21922     return SDValue();
21923
21924   // Don't duplicate a load with other uses.
21925   if (!InVec.hasOneUse())
21926     return SDValue();
21927
21928   SmallVector<int, 16> ShuffleMask;
21929   bool UnaryShuffle;
21930   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
21931                             ShuffleMask, UnaryShuffle))
21932     return SDValue();
21933
21934   // Select the input vector, guarding against out of range extract vector.
21935   unsigned NumElems = CurrentVT.getVectorNumElements();
21936   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
21937   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
21938   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
21939                                          : InVec.getOperand(1);
21940
21941   // If inputs to shuffle are the same for both ops, then allow 2 uses
21942   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
21943                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
21944
21945   if (LdNode.getOpcode() == ISD::BITCAST) {
21946     // Don't duplicate a load with other uses.
21947     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
21948       return SDValue();
21949
21950     AllowedUses = 1; // only allow 1 load use if we have a bitcast
21951     LdNode = LdNode.getOperand(0);
21952   }
21953
21954   if (!ISD::isNormalLoad(LdNode.getNode()))
21955     return SDValue();
21956
21957   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
21958
21959   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
21960     return SDValue();
21961
21962   EVT EltVT = N->getValueType(0);
21963   // If there's a bitcast before the shuffle, check if the load type and
21964   // alignment is valid.
21965   unsigned Align = LN0->getAlignment();
21966   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21967   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
21968       EltVT.getTypeForEVT(*DAG.getContext()));
21969
21970   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
21971     return SDValue();
21972
21973   // All checks match so transform back to vector_shuffle so that DAG combiner
21974   // can finish the job
21975   SDLoc dl(N);
21976
21977   // Create shuffle node taking into account the case that its a unary shuffle
21978   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
21979                                    : InVec.getOperand(1);
21980   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
21981                                  InVec.getOperand(0), Shuffle,
21982                                  &ShuffleMask[0]);
21983   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
21984   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
21985                      EltNo);
21986 }
21987
21988 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
21989 /// special and don't usually play with other vector types, it's better to
21990 /// handle them early to be sure we emit efficient code by avoiding
21991 /// store-load conversions.
21992 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
21993   if (N->getValueType(0) != MVT::x86mmx ||
21994       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
21995       N->getOperand(0)->getValueType(0) != MVT::v2i32)
21996     return SDValue();
21997
21998   SDValue V = N->getOperand(0);
21999   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
22000   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
22001     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
22002                        N->getValueType(0), V.getOperand(0));
22003
22004   return SDValue();
22005 }
22006
22007 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
22008 /// generation and convert it from being a bunch of shuffles and extracts
22009 /// into a somewhat faster sequence. For i686, the best sequence is apparently
22010 /// storing the value and loading scalars back, while for x64 we should
22011 /// use 64-bit extracts and shifts.
22012 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
22013                                          TargetLowering::DAGCombinerInfo &DCI) {
22014   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
22015     return NewOp;
22016
22017   SDValue InputVector = N->getOperand(0);
22018   SDLoc dl(InputVector);
22019   // Detect mmx to i32 conversion through a v2i32 elt extract.
22020   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
22021       N->getValueType(0) == MVT::i32 &&
22022       InputVector.getValueType() == MVT::v2i32) {
22023
22024     // The bitcast source is a direct mmx result.
22025     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
22026     if (MMXSrc.getValueType() == MVT::x86mmx)
22027       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22028                          N->getValueType(0),
22029                          InputVector.getNode()->getOperand(0));
22030
22031     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
22032     SDValue MMXSrcOp = MMXSrc.getOperand(0);
22033     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
22034         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
22035         MMXSrcOp.getOpcode() == ISD::BITCAST &&
22036         MMXSrcOp.getValueType() == MVT::v1i64 &&
22037         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
22038       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22039                          N->getValueType(0),
22040                          MMXSrcOp.getOperand(0));
22041   }
22042
22043   EVT VT = N->getValueType(0);
22044
22045   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
22046       InputVector.getOpcode() == ISD::BITCAST &&
22047       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
22048     uint64_t ExtractedElt =
22049           cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
22050     uint64_t InputValue =
22051           cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
22052     uint64_t Res = (InputValue >> ExtractedElt) & 1;
22053     return DAG.getConstant(Res, dl, MVT::i1);
22054   }
22055   // Only operate on vectors of 4 elements, where the alternative shuffling
22056   // gets to be more expensive.
22057   if (InputVector.getValueType() != MVT::v4i32)
22058     return SDValue();
22059
22060   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
22061   // single use which is a sign-extend or zero-extend, and all elements are
22062   // used.
22063   SmallVector<SDNode *, 4> Uses;
22064   unsigned ExtractedElements = 0;
22065   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
22066        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
22067     if (UI.getUse().getResNo() != InputVector.getResNo())
22068       return SDValue();
22069
22070     SDNode *Extract = *UI;
22071     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
22072       return SDValue();
22073
22074     if (Extract->getValueType(0) != MVT::i32)
22075       return SDValue();
22076     if (!Extract->hasOneUse())
22077       return SDValue();
22078     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
22079         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
22080       return SDValue();
22081     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
22082       return SDValue();
22083
22084     // Record which element was extracted.
22085     ExtractedElements |=
22086       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
22087
22088     Uses.push_back(Extract);
22089   }
22090
22091   // If not all the elements were used, this may not be worthwhile.
22092   if (ExtractedElements != 15)
22093     return SDValue();
22094
22095   // Ok, we've now decided to do the transformation.
22096   // If 64-bit shifts are legal, use the extract-shift sequence,
22097   // otherwise bounce the vector off the cache.
22098   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22099   SDValue Vals[4];
22100
22101   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
22102     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
22103     auto &DL = DAG.getDataLayout();
22104     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
22105     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22106       DAG.getConstant(0, dl, VecIdxTy));
22107     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22108       DAG.getConstant(1, dl, VecIdxTy));
22109
22110     SDValue ShAmt = DAG.getConstant(
22111         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
22112     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
22113     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22114       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
22115     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
22116     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22117       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
22118   } else {
22119     // Store the value to a temporary stack slot.
22120     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
22121     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
22122       MachinePointerInfo(), false, false, 0);
22123
22124     EVT ElementType = InputVector.getValueType().getVectorElementType();
22125     unsigned EltSize = ElementType.getSizeInBits() / 8;
22126
22127     // Replace each use (extract) with a load of the appropriate element.
22128     for (unsigned i = 0; i < 4; ++i) {
22129       uint64_t Offset = EltSize * i;
22130       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
22131       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
22132
22133       SDValue ScalarAddr =
22134           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
22135
22136       // Load the scalar.
22137       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
22138                             ScalarAddr, MachinePointerInfo(),
22139                             false, false, false, 0);
22140
22141     }
22142   }
22143
22144   // Replace the extracts
22145   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
22146     UE = Uses.end(); UI != UE; ++UI) {
22147     SDNode *Extract = *UI;
22148
22149     SDValue Idx = Extract->getOperand(1);
22150     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
22151     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
22152   }
22153
22154   // The replacement was made in place; don't return anything.
22155   return SDValue();
22156 }
22157
22158 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
22159 static std::pair<unsigned, bool>
22160 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
22161                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
22162   if (!VT.isVector())
22163     return std::make_pair(0, false);
22164
22165   bool NeedSplit = false;
22166   switch (VT.getSimpleVT().SimpleTy) {
22167   default: return std::make_pair(0, false);
22168   case MVT::v4i64:
22169   case MVT::v2i64:
22170     if (!Subtarget->hasVLX())
22171       return std::make_pair(0, false);
22172     break;
22173   case MVT::v64i8:
22174   case MVT::v32i16:
22175     if (!Subtarget->hasBWI())
22176       return std::make_pair(0, false);
22177     break;
22178   case MVT::v16i32:
22179   case MVT::v8i64:
22180     if (!Subtarget->hasAVX512())
22181       return std::make_pair(0, false);
22182     break;
22183   case MVT::v32i8:
22184   case MVT::v16i16:
22185   case MVT::v8i32:
22186     if (!Subtarget->hasAVX2())
22187       NeedSplit = true;
22188     if (!Subtarget->hasAVX())
22189       return std::make_pair(0, false);
22190     break;
22191   case MVT::v16i8:
22192   case MVT::v8i16:
22193   case MVT::v4i32:
22194     if (!Subtarget->hasSSE2())
22195       return std::make_pair(0, false);
22196   }
22197
22198   // SSE2 has only a small subset of the operations.
22199   bool hasUnsigned = Subtarget->hasSSE41() ||
22200                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
22201   bool hasSigned = Subtarget->hasSSE41() ||
22202                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
22203
22204   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
22205
22206   unsigned Opc = 0;
22207   // Check for x CC y ? x : y.
22208   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
22209       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
22210     switch (CC) {
22211     default: break;
22212     case ISD::SETULT:
22213     case ISD::SETULE:
22214       Opc = hasUnsigned ? ISD::UMIN : 0; break;
22215     case ISD::SETUGT:
22216     case ISD::SETUGE:
22217       Opc = hasUnsigned ? ISD::UMAX : 0; break;
22218     case ISD::SETLT:
22219     case ISD::SETLE:
22220       Opc = hasSigned ? ISD::SMIN : 0; break;
22221     case ISD::SETGT:
22222     case ISD::SETGE:
22223       Opc = hasSigned ? ISD::SMAX : 0; break;
22224     }
22225   // Check for x CC y ? y : x -- a min/max with reversed arms.
22226   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
22227              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
22228     switch (CC) {
22229     default: break;
22230     case ISD::SETULT:
22231     case ISD::SETULE:
22232       Opc = hasUnsigned ? ISD::UMAX : 0; break;
22233     case ISD::SETUGT:
22234     case ISD::SETUGE:
22235       Opc = hasUnsigned ? ISD::UMIN : 0; break;
22236     case ISD::SETLT:
22237     case ISD::SETLE:
22238       Opc = hasSigned ? ISD::SMAX : 0; break;
22239     case ISD::SETGT:
22240     case ISD::SETGE:
22241       Opc = hasSigned ? ISD::SMIN : 0; break;
22242     }
22243   }
22244
22245   return std::make_pair(Opc, NeedSplit);
22246 }
22247
22248 static SDValue
22249 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
22250                                       const X86Subtarget *Subtarget) {
22251   SDLoc dl(N);
22252   SDValue Cond = N->getOperand(0);
22253   SDValue LHS = N->getOperand(1);
22254   SDValue RHS = N->getOperand(2);
22255
22256   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
22257     SDValue CondSrc = Cond->getOperand(0);
22258     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
22259       Cond = CondSrc->getOperand(0);
22260   }
22261
22262   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
22263     return SDValue();
22264
22265   // A vselect where all conditions and data are constants can be optimized into
22266   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
22267   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
22268       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
22269     return SDValue();
22270
22271   unsigned MaskValue = 0;
22272   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
22273     return SDValue();
22274
22275   MVT VT = N->getSimpleValueType(0);
22276   unsigned NumElems = VT.getVectorNumElements();
22277   SmallVector<int, 8> ShuffleMask(NumElems, -1);
22278   for (unsigned i = 0; i < NumElems; ++i) {
22279     // Be sure we emit undef where we can.
22280     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
22281       ShuffleMask[i] = -1;
22282     else
22283       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
22284   }
22285
22286   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22287   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
22288     return SDValue();
22289   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
22290 }
22291
22292 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
22293 /// nodes.
22294 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
22295                                     TargetLowering::DAGCombinerInfo &DCI,
22296                                     const X86Subtarget *Subtarget) {
22297   SDLoc DL(N);
22298   SDValue Cond = N->getOperand(0);
22299   // Get the LHS/RHS of the select.
22300   SDValue LHS = N->getOperand(1);
22301   SDValue RHS = N->getOperand(2);
22302   EVT VT = LHS.getValueType();
22303   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22304
22305   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
22306   // instructions match the semantics of the common C idiom x<y?x:y but not
22307   // x<=y?x:y, because of how they handle negative zero (which can be
22308   // ignored in unsafe-math mode).
22309   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
22310   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
22311       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
22312       (Subtarget->hasSSE2() ||
22313        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
22314     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
22315
22316     unsigned Opcode = 0;
22317     // Check for x CC y ? x : y.
22318     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
22319         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
22320       switch (CC) {
22321       default: break;
22322       case ISD::SETULT:
22323         // Converting this to a min would handle NaNs incorrectly, and swapping
22324         // the operands would cause it to handle comparisons between positive
22325         // and negative zero incorrectly.
22326         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
22327           if (!DAG.getTarget().Options.UnsafeFPMath &&
22328               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
22329             break;
22330           std::swap(LHS, RHS);
22331         }
22332         Opcode = X86ISD::FMIN;
22333         break;
22334       case ISD::SETOLE:
22335         // Converting this to a min would handle comparisons between positive
22336         // and negative zero incorrectly.
22337         if (!DAG.getTarget().Options.UnsafeFPMath &&
22338             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
22339           break;
22340         Opcode = X86ISD::FMIN;
22341         break;
22342       case ISD::SETULE:
22343         // Converting this to a min would handle both negative zeros and NaNs
22344         // incorrectly, but we can swap the operands to fix both.
22345         std::swap(LHS, RHS);
22346       case ISD::SETOLT:
22347       case ISD::SETLT:
22348       case ISD::SETLE:
22349         Opcode = X86ISD::FMIN;
22350         break;
22351
22352       case ISD::SETOGE:
22353         // Converting this to a max would handle comparisons between positive
22354         // and negative zero incorrectly.
22355         if (!DAG.getTarget().Options.UnsafeFPMath &&
22356             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
22357           break;
22358         Opcode = X86ISD::FMAX;
22359         break;
22360       case ISD::SETUGT:
22361         // Converting this to a max would handle NaNs incorrectly, and swapping
22362         // the operands would cause it to handle comparisons between positive
22363         // and negative zero incorrectly.
22364         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
22365           if (!DAG.getTarget().Options.UnsafeFPMath &&
22366               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
22367             break;
22368           std::swap(LHS, RHS);
22369         }
22370         Opcode = X86ISD::FMAX;
22371         break;
22372       case ISD::SETUGE:
22373         // Converting this to a max would handle both negative zeros and NaNs
22374         // incorrectly, but we can swap the operands to fix both.
22375         std::swap(LHS, RHS);
22376       case ISD::SETOGT:
22377       case ISD::SETGT:
22378       case ISD::SETGE:
22379         Opcode = X86ISD::FMAX;
22380         break;
22381       }
22382     // Check for x CC y ? y : x -- a min/max with reversed arms.
22383     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
22384                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
22385       switch (CC) {
22386       default: break;
22387       case ISD::SETOGE:
22388         // Converting this to a min would handle comparisons between positive
22389         // and negative zero incorrectly, and swapping the operands would
22390         // cause it to handle NaNs incorrectly.
22391         if (!DAG.getTarget().Options.UnsafeFPMath &&
22392             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
22393           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
22394             break;
22395           std::swap(LHS, RHS);
22396         }
22397         Opcode = X86ISD::FMIN;
22398         break;
22399       case ISD::SETUGT:
22400         // Converting this to a min would handle NaNs incorrectly.
22401         if (!DAG.getTarget().Options.UnsafeFPMath &&
22402             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
22403           break;
22404         Opcode = X86ISD::FMIN;
22405         break;
22406       case ISD::SETUGE:
22407         // Converting this to a min would handle both negative zeros and NaNs
22408         // incorrectly, but we can swap the operands to fix both.
22409         std::swap(LHS, RHS);
22410       case ISD::SETOGT:
22411       case ISD::SETGT:
22412       case ISD::SETGE:
22413         Opcode = X86ISD::FMIN;
22414         break;
22415
22416       case ISD::SETULT:
22417         // Converting this to a max would handle NaNs incorrectly.
22418         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
22419           break;
22420         Opcode = X86ISD::FMAX;
22421         break;
22422       case ISD::SETOLE:
22423         // Converting this to a max would handle comparisons between positive
22424         // and negative zero incorrectly, and swapping the operands would
22425         // cause it to handle NaNs incorrectly.
22426         if (!DAG.getTarget().Options.UnsafeFPMath &&
22427             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
22428           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
22429             break;
22430           std::swap(LHS, RHS);
22431         }
22432         Opcode = X86ISD::FMAX;
22433         break;
22434       case ISD::SETULE:
22435         // Converting this to a max would handle both negative zeros and NaNs
22436         // incorrectly, but we can swap the operands to fix both.
22437         std::swap(LHS, RHS);
22438       case ISD::SETOLT:
22439       case ISD::SETLT:
22440       case ISD::SETLE:
22441         Opcode = X86ISD::FMAX;
22442         break;
22443       }
22444     }
22445
22446     if (Opcode)
22447       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
22448   }
22449
22450   EVT CondVT = Cond.getValueType();
22451   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
22452       CondVT.getVectorElementType() == MVT::i1) {
22453     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
22454     // lowering on KNL. In this case we convert it to
22455     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
22456     // The same situation for all 128 and 256-bit vectors of i8 and i16.
22457     // Since SKX these selects have a proper lowering.
22458     EVT OpVT = LHS.getValueType();
22459     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
22460         (OpVT.getVectorElementType() == MVT::i8 ||
22461          OpVT.getVectorElementType() == MVT::i16) &&
22462         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
22463       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
22464       DCI.AddToWorklist(Cond.getNode());
22465       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
22466     }
22467   }
22468   // If this is a select between two integer constants, try to do some
22469   // optimizations.
22470   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
22471     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
22472       // Don't do this for crazy integer types.
22473       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
22474         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
22475         // so that TrueC (the true value) is larger than FalseC.
22476         bool NeedsCondInvert = false;
22477
22478         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
22479             // Efficiently invertible.
22480             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
22481              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
22482               isa<ConstantSDNode>(Cond.getOperand(1))))) {
22483           NeedsCondInvert = true;
22484           std::swap(TrueC, FalseC);
22485         }
22486
22487         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
22488         if (FalseC->getAPIntValue() == 0 &&
22489             TrueC->getAPIntValue().isPowerOf2()) {
22490           if (NeedsCondInvert) // Invert the condition if needed.
22491             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
22492                                DAG.getConstant(1, DL, Cond.getValueType()));
22493
22494           // Zero extend the condition if needed.
22495           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
22496
22497           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
22498           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
22499                              DAG.getConstant(ShAmt, DL, MVT::i8));
22500         }
22501
22502         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
22503         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
22504           if (NeedsCondInvert) // Invert the condition if needed.
22505             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
22506                                DAG.getConstant(1, DL, Cond.getValueType()));
22507
22508           // Zero extend the condition if needed.
22509           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
22510                              FalseC->getValueType(0), Cond);
22511           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22512                              SDValue(FalseC, 0));
22513         }
22514
22515         // Optimize cases that will turn into an LEA instruction.  This requires
22516         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
22517         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
22518           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
22519           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
22520
22521           bool isFastMultiplier = false;
22522           if (Diff < 10) {
22523             switch ((unsigned char)Diff) {
22524               default: break;
22525               case 1:  // result = add base, cond
22526               case 2:  // result = lea base(    , cond*2)
22527               case 3:  // result = lea base(cond, cond*2)
22528               case 4:  // result = lea base(    , cond*4)
22529               case 5:  // result = lea base(cond, cond*4)
22530               case 8:  // result = lea base(    , cond*8)
22531               case 9:  // result = lea base(cond, cond*8)
22532                 isFastMultiplier = true;
22533                 break;
22534             }
22535           }
22536
22537           if (isFastMultiplier) {
22538             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
22539             if (NeedsCondInvert) // Invert the condition if needed.
22540               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
22541                                  DAG.getConstant(1, DL, Cond.getValueType()));
22542
22543             // Zero extend the condition if needed.
22544             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
22545                                Cond);
22546             // Scale the condition by the difference.
22547             if (Diff != 1)
22548               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
22549                                  DAG.getConstant(Diff, DL,
22550                                                  Cond.getValueType()));
22551
22552             // Add the base if non-zero.
22553             if (FalseC->getAPIntValue() != 0)
22554               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
22555                                  SDValue(FalseC, 0));
22556             return Cond;
22557           }
22558         }
22559       }
22560   }
22561
22562   // Canonicalize max and min:
22563   // (x > y) ? x : y -> (x >= y) ? x : y
22564   // (x < y) ? x : y -> (x <= y) ? x : y
22565   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
22566   // the need for an extra compare
22567   // against zero. e.g.
22568   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
22569   // subl   %esi, %edi
22570   // testl  %edi, %edi
22571   // movl   $0, %eax
22572   // cmovgl %edi, %eax
22573   // =>
22574   // xorl   %eax, %eax
22575   // subl   %esi, $edi
22576   // cmovsl %eax, %edi
22577   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
22578       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
22579       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
22580     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
22581     switch (CC) {
22582     default: break;
22583     case ISD::SETLT:
22584     case ISD::SETGT: {
22585       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
22586       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
22587                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
22588       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
22589     }
22590     }
22591   }
22592
22593   // Early exit check
22594   if (!TLI.isTypeLegal(VT))
22595     return SDValue();
22596
22597   // Match VSELECTs into subs with unsigned saturation.
22598   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
22599       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
22600       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
22601        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
22602     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
22603
22604     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
22605     // left side invert the predicate to simplify logic below.
22606     SDValue Other;
22607     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
22608       Other = RHS;
22609       CC = ISD::getSetCCInverse(CC, true);
22610     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
22611       Other = LHS;
22612     }
22613
22614     if (Other.getNode() && Other->getNumOperands() == 2 &&
22615         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
22616       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
22617       SDValue CondRHS = Cond->getOperand(1);
22618
22619       // Look for a general sub with unsigned saturation first.
22620       // x >= y ? x-y : 0 --> subus x, y
22621       // x >  y ? x-y : 0 --> subus x, y
22622       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
22623           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
22624         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
22625
22626       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
22627         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
22628           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
22629             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
22630               // If the RHS is a constant we have to reverse the const
22631               // canonicalization.
22632               // x > C-1 ? x+-C : 0 --> subus x, C
22633               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
22634                   CondRHSConst->getAPIntValue() ==
22635                       (-OpRHSConst->getAPIntValue() - 1))
22636                 return DAG.getNode(
22637                     X86ISD::SUBUS, DL, VT, OpLHS,
22638                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
22639
22640           // Another special case: If C was a sign bit, the sub has been
22641           // canonicalized into a xor.
22642           // FIXME: Would it be better to use computeKnownBits to determine
22643           //        whether it's safe to decanonicalize the xor?
22644           // x s< 0 ? x^C : 0 --> subus x, C
22645           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
22646               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
22647               OpRHSConst->getAPIntValue().isSignBit())
22648             // Note that we have to rebuild the RHS constant here to ensure we
22649             // don't rely on particular values of undef lanes.
22650             return DAG.getNode(
22651                 X86ISD::SUBUS, DL, VT, OpLHS,
22652                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
22653         }
22654     }
22655   }
22656
22657   // Try to match a min/max vector operation.
22658   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
22659     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
22660     unsigned Opc = ret.first;
22661     bool NeedSplit = ret.second;
22662
22663     if (Opc && NeedSplit) {
22664       unsigned NumElems = VT.getVectorNumElements();
22665       // Extract the LHS vectors
22666       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
22667       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
22668
22669       // Extract the RHS vectors
22670       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
22671       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
22672
22673       // Create min/max for each subvector
22674       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
22675       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
22676
22677       // Merge the result
22678       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
22679     } else if (Opc)
22680       return DAG.getNode(Opc, DL, VT, LHS, RHS);
22681   }
22682
22683   // Simplify vector selection if condition value type matches vselect
22684   // operand type
22685   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
22686     assert(Cond.getValueType().isVector() &&
22687            "vector select expects a vector selector!");
22688
22689     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
22690     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
22691
22692     // Try invert the condition if true value is not all 1s and false value
22693     // is not all 0s.
22694     if (!TValIsAllOnes && !FValIsAllZeros &&
22695         // Check if the selector will be produced by CMPP*/PCMP*
22696         Cond.getOpcode() == ISD::SETCC &&
22697         // Check if SETCC has already been promoted
22698         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
22699             CondVT) {
22700       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
22701       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
22702
22703       if (TValIsAllZeros || FValIsAllOnes) {
22704         SDValue CC = Cond.getOperand(2);
22705         ISD::CondCode NewCC =
22706           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
22707                                Cond.getOperand(0).getValueType().isInteger());
22708         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
22709         std::swap(LHS, RHS);
22710         TValIsAllOnes = FValIsAllOnes;
22711         FValIsAllZeros = TValIsAllZeros;
22712       }
22713     }
22714
22715     if (TValIsAllOnes || FValIsAllZeros) {
22716       SDValue Ret;
22717
22718       if (TValIsAllOnes && FValIsAllZeros)
22719         Ret = Cond;
22720       else if (TValIsAllOnes)
22721         Ret =
22722             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
22723       else if (FValIsAllZeros)
22724         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
22725                           DAG.getBitcast(CondVT, LHS));
22726
22727       return DAG.getBitcast(VT, Ret);
22728     }
22729   }
22730
22731   // We should generate an X86ISD::BLENDI from a vselect if its argument
22732   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
22733   // constants. This specific pattern gets generated when we split a
22734   // selector for a 512 bit vector in a machine without AVX512 (but with
22735   // 256-bit vectors), during legalization:
22736   //
22737   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
22738   //
22739   // Iff we find this pattern and the build_vectors are built from
22740   // constants, we translate the vselect into a shuffle_vector that we
22741   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
22742   if ((N->getOpcode() == ISD::VSELECT ||
22743        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
22744       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
22745     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
22746     if (Shuffle.getNode())
22747       return Shuffle;
22748   }
22749
22750   // If this is a *dynamic* select (non-constant condition) and we can match
22751   // this node with one of the variable blend instructions, restructure the
22752   // condition so that the blends can use the high bit of each element and use
22753   // SimplifyDemandedBits to simplify the condition operand.
22754   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
22755       !DCI.isBeforeLegalize() &&
22756       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
22757     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
22758
22759     // Don't optimize vector selects that map to mask-registers.
22760     if (BitWidth == 1)
22761       return SDValue();
22762
22763     // We can only handle the cases where VSELECT is directly legal on the
22764     // subtarget. We custom lower VSELECT nodes with constant conditions and
22765     // this makes it hard to see whether a dynamic VSELECT will correctly
22766     // lower, so we both check the operation's status and explicitly handle the
22767     // cases where a *dynamic* blend will fail even though a constant-condition
22768     // blend could be custom lowered.
22769     // FIXME: We should find a better way to handle this class of problems.
22770     // Potentially, we should combine constant-condition vselect nodes
22771     // pre-legalization into shuffles and not mark as many types as custom
22772     // lowered.
22773     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
22774       return SDValue();
22775     // FIXME: We don't support i16-element blends currently. We could and
22776     // should support them by making *all* the bits in the condition be set
22777     // rather than just the high bit and using an i8-element blend.
22778     if (VT.getScalarType() == MVT::i16)
22779       return SDValue();
22780     // Dynamic blending was only available from SSE4.1 onward.
22781     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
22782       return SDValue();
22783     // Byte blends are only available in AVX2
22784     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
22785         !Subtarget->hasAVX2())
22786       return SDValue();
22787
22788     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
22789     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
22790
22791     APInt KnownZero, KnownOne;
22792     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
22793                                           DCI.isBeforeLegalizeOps());
22794     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
22795         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
22796                                  TLO)) {
22797       // If we changed the computation somewhere in the DAG, this change
22798       // will affect all users of Cond.
22799       // Make sure it is fine and update all the nodes so that we do not
22800       // use the generic VSELECT anymore. Otherwise, we may perform
22801       // wrong optimizations as we messed up with the actual expectation
22802       // for the vector boolean values.
22803       if (Cond != TLO.Old) {
22804         // Check all uses of that condition operand to check whether it will be
22805         // consumed by non-BLEND instructions, which may depend on all bits are
22806         // set properly.
22807         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
22808              I != E; ++I)
22809           if (I->getOpcode() != ISD::VSELECT)
22810             // TODO: Add other opcodes eventually lowered into BLEND.
22811             return SDValue();
22812
22813         // Update all the users of the condition, before committing the change,
22814         // so that the VSELECT optimizations that expect the correct vector
22815         // boolean value will not be triggered.
22816         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
22817              I != E; ++I)
22818           DAG.ReplaceAllUsesOfValueWith(
22819               SDValue(*I, 0),
22820               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
22821                           Cond, I->getOperand(1), I->getOperand(2)));
22822         DCI.CommitTargetLoweringOpt(TLO);
22823         return SDValue();
22824       }
22825       // At this point, only Cond is changed. Change the condition
22826       // just for N to keep the opportunity to optimize all other
22827       // users their own way.
22828       DAG.ReplaceAllUsesOfValueWith(
22829           SDValue(N, 0),
22830           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
22831                       TLO.New, N->getOperand(1), N->getOperand(2)));
22832       return SDValue();
22833     }
22834   }
22835
22836   return SDValue();
22837 }
22838
22839 // Check whether a boolean test is testing a boolean value generated by
22840 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
22841 // code.
22842 //
22843 // Simplify the following patterns:
22844 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
22845 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
22846 // to (Op EFLAGS Cond)
22847 //
22848 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
22849 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
22850 // to (Op EFLAGS !Cond)
22851 //
22852 // where Op could be BRCOND or CMOV.
22853 //
22854 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
22855   // Quit if not CMP and SUB with its value result used.
22856   if (Cmp.getOpcode() != X86ISD::CMP &&
22857       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
22858       return SDValue();
22859
22860   // Quit if not used as a boolean value.
22861   if (CC != X86::COND_E && CC != X86::COND_NE)
22862     return SDValue();
22863
22864   // Check CMP operands. One of them should be 0 or 1 and the other should be
22865   // an SetCC or extended from it.
22866   SDValue Op1 = Cmp.getOperand(0);
22867   SDValue Op2 = Cmp.getOperand(1);
22868
22869   SDValue SetCC;
22870   const ConstantSDNode* C = nullptr;
22871   bool needOppositeCond = (CC == X86::COND_E);
22872   bool checkAgainstTrue = false; // Is it a comparison against 1?
22873
22874   if ((C = dyn_cast<ConstantSDNode>(Op1)))
22875     SetCC = Op2;
22876   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
22877     SetCC = Op1;
22878   else // Quit if all operands are not constants.
22879     return SDValue();
22880
22881   if (C->getZExtValue() == 1) {
22882     needOppositeCond = !needOppositeCond;
22883     checkAgainstTrue = true;
22884   } else if (C->getZExtValue() != 0)
22885     // Quit if the constant is neither 0 or 1.
22886     return SDValue();
22887
22888   bool truncatedToBoolWithAnd = false;
22889   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
22890   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
22891          SetCC.getOpcode() == ISD::TRUNCATE ||
22892          SetCC.getOpcode() == ISD::AND) {
22893     if (SetCC.getOpcode() == ISD::AND) {
22894       int OpIdx = -1;
22895       ConstantSDNode *CS;
22896       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
22897           CS->getZExtValue() == 1)
22898         OpIdx = 1;
22899       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
22900           CS->getZExtValue() == 1)
22901         OpIdx = 0;
22902       if (OpIdx == -1)
22903         break;
22904       SetCC = SetCC.getOperand(OpIdx);
22905       truncatedToBoolWithAnd = true;
22906     } else
22907       SetCC = SetCC.getOperand(0);
22908   }
22909
22910   switch (SetCC.getOpcode()) {
22911   case X86ISD::SETCC_CARRY:
22912     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
22913     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
22914     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
22915     // truncated to i1 using 'and'.
22916     if (checkAgainstTrue && !truncatedToBoolWithAnd)
22917       break;
22918     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
22919            "Invalid use of SETCC_CARRY!");
22920     // FALL THROUGH
22921   case X86ISD::SETCC:
22922     // Set the condition code or opposite one if necessary.
22923     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
22924     if (needOppositeCond)
22925       CC = X86::GetOppositeBranchCondition(CC);
22926     return SetCC.getOperand(1);
22927   case X86ISD::CMOV: {
22928     // Check whether false/true value has canonical one, i.e. 0 or 1.
22929     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
22930     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
22931     // Quit if true value is not a constant.
22932     if (!TVal)
22933       return SDValue();
22934     // Quit if false value is not a constant.
22935     if (!FVal) {
22936       SDValue Op = SetCC.getOperand(0);
22937       // Skip 'zext' or 'trunc' node.
22938       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
22939           Op.getOpcode() == ISD::TRUNCATE)
22940         Op = Op.getOperand(0);
22941       // A special case for rdrand/rdseed, where 0 is set if false cond is
22942       // found.
22943       if ((Op.getOpcode() != X86ISD::RDRAND &&
22944            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
22945         return SDValue();
22946     }
22947     // Quit if false value is not the constant 0 or 1.
22948     bool FValIsFalse = true;
22949     if (FVal && FVal->getZExtValue() != 0) {
22950       if (FVal->getZExtValue() != 1)
22951         return SDValue();
22952       // If FVal is 1, opposite cond is needed.
22953       needOppositeCond = !needOppositeCond;
22954       FValIsFalse = false;
22955     }
22956     // Quit if TVal is not the constant opposite of FVal.
22957     if (FValIsFalse && TVal->getZExtValue() != 1)
22958       return SDValue();
22959     if (!FValIsFalse && TVal->getZExtValue() != 0)
22960       return SDValue();
22961     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
22962     if (needOppositeCond)
22963       CC = X86::GetOppositeBranchCondition(CC);
22964     return SetCC.getOperand(3);
22965   }
22966   }
22967
22968   return SDValue();
22969 }
22970
22971 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
22972 /// Match:
22973 ///   (X86or (X86setcc) (X86setcc))
22974 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
22975 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
22976                                            X86::CondCode &CC1, SDValue &Flags,
22977                                            bool &isAnd) {
22978   if (Cond->getOpcode() == X86ISD::CMP) {
22979     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
22980     if (!CondOp1C || !CondOp1C->isNullValue())
22981       return false;
22982
22983     Cond = Cond->getOperand(0);
22984   }
22985
22986   isAnd = false;
22987
22988   SDValue SetCC0, SetCC1;
22989   switch (Cond->getOpcode()) {
22990   default: return false;
22991   case ISD::AND:
22992   case X86ISD::AND:
22993     isAnd = true;
22994     // fallthru
22995   case ISD::OR:
22996   case X86ISD::OR:
22997     SetCC0 = Cond->getOperand(0);
22998     SetCC1 = Cond->getOperand(1);
22999     break;
23000   };
23001
23002   // Make sure we have SETCC nodes, using the same flags value.
23003   if (SetCC0.getOpcode() != X86ISD::SETCC ||
23004       SetCC1.getOpcode() != X86ISD::SETCC ||
23005       SetCC0->getOperand(1) != SetCC1->getOperand(1))
23006     return false;
23007
23008   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
23009   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
23010   Flags = SetCC0->getOperand(1);
23011   return true;
23012 }
23013
23014 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
23015 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
23016                                   TargetLowering::DAGCombinerInfo &DCI,
23017                                   const X86Subtarget *Subtarget) {
23018   SDLoc DL(N);
23019
23020   // If the flag operand isn't dead, don't touch this CMOV.
23021   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
23022     return SDValue();
23023
23024   SDValue FalseOp = N->getOperand(0);
23025   SDValue TrueOp = N->getOperand(1);
23026   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
23027   SDValue Cond = N->getOperand(3);
23028
23029   if (CC == X86::COND_E || CC == X86::COND_NE) {
23030     switch (Cond.getOpcode()) {
23031     default: break;
23032     case X86ISD::BSR:
23033     case X86ISD::BSF:
23034       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
23035       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
23036         return (CC == X86::COND_E) ? FalseOp : TrueOp;
23037     }
23038   }
23039
23040   SDValue Flags;
23041
23042   Flags = checkBoolTestSetCCCombine(Cond, CC);
23043   if (Flags.getNode() &&
23044       // Extra check as FCMOV only supports a subset of X86 cond.
23045       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
23046     SDValue Ops[] = { FalseOp, TrueOp,
23047                       DAG.getConstant(CC, DL, MVT::i8), Flags };
23048     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23049   }
23050
23051   // If this is a select between two integer constants, try to do some
23052   // optimizations.  Note that the operands are ordered the opposite of SELECT
23053   // operands.
23054   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
23055     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
23056       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
23057       // larger than FalseC (the false value).
23058       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
23059         CC = X86::GetOppositeBranchCondition(CC);
23060         std::swap(TrueC, FalseC);
23061         std::swap(TrueOp, FalseOp);
23062       }
23063
23064       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
23065       // This is efficient for any integer data type (including i8/i16) and
23066       // shift amount.
23067       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
23068         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23069                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23070
23071         // Zero extend the condition if needed.
23072         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
23073
23074         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23075         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
23076                            DAG.getConstant(ShAmt, DL, MVT::i8));
23077         if (N->getNumValues() == 2)  // Dead flag value?
23078           return DCI.CombineTo(N, Cond, SDValue());
23079         return Cond;
23080       }
23081
23082       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
23083       // for any integer data type, including i8/i16.
23084       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23085         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23086                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23087
23088         // Zero extend the condition if needed.
23089         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23090                            FalseC->getValueType(0), Cond);
23091         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23092                            SDValue(FalseC, 0));
23093
23094         if (N->getNumValues() == 2)  // Dead flag value?
23095           return DCI.CombineTo(N, Cond, SDValue());
23096         return Cond;
23097       }
23098
23099       // Optimize cases that will turn into an LEA instruction.  This requires
23100       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23101       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23102         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23103         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23104
23105         bool isFastMultiplier = false;
23106         if (Diff < 10) {
23107           switch ((unsigned char)Diff) {
23108           default: break;
23109           case 1:  // result = add base, cond
23110           case 2:  // result = lea base(    , cond*2)
23111           case 3:  // result = lea base(cond, cond*2)
23112           case 4:  // result = lea base(    , cond*4)
23113           case 5:  // result = lea base(cond, cond*4)
23114           case 8:  // result = lea base(    , cond*8)
23115           case 9:  // result = lea base(cond, cond*8)
23116             isFastMultiplier = true;
23117             break;
23118           }
23119         }
23120
23121         if (isFastMultiplier) {
23122           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23123           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23124                              DAG.getConstant(CC, DL, MVT::i8), Cond);
23125           // Zero extend the condition if needed.
23126           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23127                              Cond);
23128           // Scale the condition by the difference.
23129           if (Diff != 1)
23130             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23131                                DAG.getConstant(Diff, DL, Cond.getValueType()));
23132
23133           // Add the base if non-zero.
23134           if (FalseC->getAPIntValue() != 0)
23135             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23136                                SDValue(FalseC, 0));
23137           if (N->getNumValues() == 2)  // Dead flag value?
23138             return DCI.CombineTo(N, Cond, SDValue());
23139           return Cond;
23140         }
23141       }
23142     }
23143   }
23144
23145   // Handle these cases:
23146   //   (select (x != c), e, c) -> select (x != c), e, x),
23147   //   (select (x == c), c, e) -> select (x == c), x, e)
23148   // where the c is an integer constant, and the "select" is the combination
23149   // of CMOV and CMP.
23150   //
23151   // The rationale for this change is that the conditional-move from a constant
23152   // needs two instructions, however, conditional-move from a register needs
23153   // only one instruction.
23154   //
23155   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
23156   //  some instruction-combining opportunities. This opt needs to be
23157   //  postponed as late as possible.
23158   //
23159   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
23160     // the DCI.xxxx conditions are provided to postpone the optimization as
23161     // late as possible.
23162
23163     ConstantSDNode *CmpAgainst = nullptr;
23164     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
23165         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
23166         !isa<ConstantSDNode>(Cond.getOperand(0))) {
23167
23168       if (CC == X86::COND_NE &&
23169           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
23170         CC = X86::GetOppositeBranchCondition(CC);
23171         std::swap(TrueOp, FalseOp);
23172       }
23173
23174       if (CC == X86::COND_E &&
23175           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
23176         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
23177                           DAG.getConstant(CC, DL, MVT::i8), Cond };
23178         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
23179       }
23180     }
23181   }
23182
23183   // Fold and/or of setcc's to double CMOV:
23184   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
23185   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
23186   //
23187   // This combine lets us generate:
23188   //   cmovcc1 (jcc1 if we don't have CMOV)
23189   //   cmovcc2 (same)
23190   // instead of:
23191   //   setcc1
23192   //   setcc2
23193   //   and/or
23194   //   cmovne (jne if we don't have CMOV)
23195   // When we can't use the CMOV instruction, it might increase branch
23196   // mispredicts.
23197   // When we can use CMOV, or when there is no mispredict, this improves
23198   // throughput and reduces register pressure.
23199   //
23200   if (CC == X86::COND_NE) {
23201     SDValue Flags;
23202     X86::CondCode CC0, CC1;
23203     bool isAndSetCC;
23204     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
23205       if (isAndSetCC) {
23206         std::swap(FalseOp, TrueOp);
23207         CC0 = X86::GetOppositeBranchCondition(CC0);
23208         CC1 = X86::GetOppositeBranchCondition(CC1);
23209       }
23210
23211       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
23212         Flags};
23213       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
23214       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
23215       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23216       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
23217       return CMOV;
23218     }
23219   }
23220
23221   return SDValue();
23222 }
23223
23224 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
23225                                                 const X86Subtarget *Subtarget) {
23226   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
23227   switch (IntNo) {
23228   default: return SDValue();
23229   // SSE/AVX/AVX2 blend intrinsics.
23230   case Intrinsic::x86_avx2_pblendvb:
23231     // Don't try to simplify this intrinsic if we don't have AVX2.
23232     if (!Subtarget->hasAVX2())
23233       return SDValue();
23234     // FALL-THROUGH
23235   case Intrinsic::x86_avx_blendv_pd_256:
23236   case Intrinsic::x86_avx_blendv_ps_256:
23237     // Don't try to simplify this intrinsic if we don't have AVX.
23238     if (!Subtarget->hasAVX())
23239       return SDValue();
23240     // FALL-THROUGH
23241   case Intrinsic::x86_sse41_blendvps:
23242   case Intrinsic::x86_sse41_blendvpd:
23243   case Intrinsic::x86_sse41_pblendvb: {
23244     SDValue Op0 = N->getOperand(1);
23245     SDValue Op1 = N->getOperand(2);
23246     SDValue Mask = N->getOperand(3);
23247
23248     // Don't try to simplify this intrinsic if we don't have SSE4.1.
23249     if (!Subtarget->hasSSE41())
23250       return SDValue();
23251
23252     // fold (blend A, A, Mask) -> A
23253     if (Op0 == Op1)
23254       return Op0;
23255     // fold (blend A, B, allZeros) -> A
23256     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
23257       return Op0;
23258     // fold (blend A, B, allOnes) -> B
23259     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
23260       return Op1;
23261
23262     // Simplify the case where the mask is a constant i32 value.
23263     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
23264       if (C->isNullValue())
23265         return Op0;
23266       if (C->isAllOnesValue())
23267         return Op1;
23268     }
23269
23270     return SDValue();
23271   }
23272
23273   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
23274   case Intrinsic::x86_sse2_psrai_w:
23275   case Intrinsic::x86_sse2_psrai_d:
23276   case Intrinsic::x86_avx2_psrai_w:
23277   case Intrinsic::x86_avx2_psrai_d:
23278   case Intrinsic::x86_sse2_psra_w:
23279   case Intrinsic::x86_sse2_psra_d:
23280   case Intrinsic::x86_avx2_psra_w:
23281   case Intrinsic::x86_avx2_psra_d: {
23282     SDValue Op0 = N->getOperand(1);
23283     SDValue Op1 = N->getOperand(2);
23284     EVT VT = Op0.getValueType();
23285     assert(VT.isVector() && "Expected a vector type!");
23286
23287     if (isa<BuildVectorSDNode>(Op1))
23288       Op1 = Op1.getOperand(0);
23289
23290     if (!isa<ConstantSDNode>(Op1))
23291       return SDValue();
23292
23293     EVT SVT = VT.getVectorElementType();
23294     unsigned SVTBits = SVT.getSizeInBits();
23295
23296     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
23297     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
23298     uint64_t ShAmt = C.getZExtValue();
23299
23300     // Don't try to convert this shift into a ISD::SRA if the shift
23301     // count is bigger than or equal to the element size.
23302     if (ShAmt >= SVTBits)
23303       return SDValue();
23304
23305     // Trivial case: if the shift count is zero, then fold this
23306     // into the first operand.
23307     if (ShAmt == 0)
23308       return Op0;
23309
23310     // Replace this packed shift intrinsic with a target independent
23311     // shift dag node.
23312     SDLoc DL(N);
23313     SDValue Splat = DAG.getConstant(C, DL, VT);
23314     return DAG.getNode(ISD::SRA, DL, VT, Op0, Splat);
23315   }
23316   }
23317 }
23318
23319 /// PerformMulCombine - Optimize a single multiply with constant into two
23320 /// in order to implement it with two cheaper instructions, e.g.
23321 /// LEA + SHL, LEA + LEA.
23322 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
23323                                  TargetLowering::DAGCombinerInfo &DCI) {
23324   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
23325     return SDValue();
23326
23327   EVT VT = N->getValueType(0);
23328   if (VT != MVT::i64 && VT != MVT::i32)
23329     return SDValue();
23330
23331   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
23332   if (!C)
23333     return SDValue();
23334   uint64_t MulAmt = C->getZExtValue();
23335   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
23336     return SDValue();
23337
23338   uint64_t MulAmt1 = 0;
23339   uint64_t MulAmt2 = 0;
23340   if ((MulAmt % 9) == 0) {
23341     MulAmt1 = 9;
23342     MulAmt2 = MulAmt / 9;
23343   } else if ((MulAmt % 5) == 0) {
23344     MulAmt1 = 5;
23345     MulAmt2 = MulAmt / 5;
23346   } else if ((MulAmt % 3) == 0) {
23347     MulAmt1 = 3;
23348     MulAmt2 = MulAmt / 3;
23349   }
23350   if (MulAmt2 &&
23351       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
23352     SDLoc DL(N);
23353
23354     if (isPowerOf2_64(MulAmt2) &&
23355         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
23356       // If second multiplifer is pow2, issue it first. We want the multiply by
23357       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
23358       // is an add.
23359       std::swap(MulAmt1, MulAmt2);
23360
23361     SDValue NewMul;
23362     if (isPowerOf2_64(MulAmt1))
23363       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
23364                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
23365     else
23366       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
23367                            DAG.getConstant(MulAmt1, DL, VT));
23368
23369     if (isPowerOf2_64(MulAmt2))
23370       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
23371                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
23372     else
23373       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
23374                            DAG.getConstant(MulAmt2, DL, VT));
23375
23376     // Do not add new nodes to DAG combiner worklist.
23377     DCI.CombineTo(N, NewMul, false);
23378   }
23379   return SDValue();
23380 }
23381
23382 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
23383   SDValue N0 = N->getOperand(0);
23384   SDValue N1 = N->getOperand(1);
23385   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
23386   EVT VT = N0.getValueType();
23387
23388   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
23389   // since the result of setcc_c is all zero's or all ones.
23390   if (VT.isInteger() && !VT.isVector() &&
23391       N1C && N0.getOpcode() == ISD::AND &&
23392       N0.getOperand(1).getOpcode() == ISD::Constant) {
23393     SDValue N00 = N0.getOperand(0);
23394     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
23395         ((N00.getOpcode() == ISD::ANY_EXTEND ||
23396           N00.getOpcode() == ISD::ZERO_EXTEND) &&
23397          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
23398       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
23399       APInt ShAmt = N1C->getAPIntValue();
23400       Mask = Mask.shl(ShAmt);
23401       if (Mask != 0) {
23402         SDLoc DL(N);
23403         return DAG.getNode(ISD::AND, DL, VT,
23404                            N00, DAG.getConstant(Mask, DL, VT));
23405       }
23406     }
23407   }
23408
23409   // Hardware support for vector shifts is sparse which makes us scalarize the
23410   // vector operations in many cases. Also, on sandybridge ADD is faster than
23411   // shl.
23412   // (shl V, 1) -> add V,V
23413   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
23414     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
23415       assert(N0.getValueType().isVector() && "Invalid vector shift type");
23416       // We shift all of the values by one. In many cases we do not have
23417       // hardware support for this operation. This is better expressed as an ADD
23418       // of two values.
23419       if (N1SplatC->getAPIntValue() == 1)
23420         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
23421     }
23422
23423   return SDValue();
23424 }
23425
23426 /// \brief Returns a vector of 0s if the node in input is a vector logical
23427 /// shift by a constant amount which is known to be bigger than or equal
23428 /// to the vector element size in bits.
23429 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
23430                                       const X86Subtarget *Subtarget) {
23431   EVT VT = N->getValueType(0);
23432
23433   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
23434       (!Subtarget->hasInt256() ||
23435        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
23436     return SDValue();
23437
23438   SDValue Amt = N->getOperand(1);
23439   SDLoc DL(N);
23440   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
23441     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
23442       APInt ShiftAmt = AmtSplat->getAPIntValue();
23443       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
23444
23445       // SSE2/AVX2 logical shifts always return a vector of 0s
23446       // if the shift amount is bigger than or equal to
23447       // the element size. The constant shift amount will be
23448       // encoded as a 8-bit immediate.
23449       if (ShiftAmt.trunc(8).uge(MaxAmount))
23450         return getZeroVector(VT, Subtarget, DAG, DL);
23451     }
23452
23453   return SDValue();
23454 }
23455
23456 /// PerformShiftCombine - Combine shifts.
23457 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
23458                                    TargetLowering::DAGCombinerInfo &DCI,
23459                                    const X86Subtarget *Subtarget) {
23460   if (N->getOpcode() == ISD::SHL)
23461     if (SDValue V = PerformSHLCombine(N, DAG))
23462       return V;
23463
23464   // Try to fold this logical shift into a zero vector.
23465   if (N->getOpcode() != ISD::SRA)
23466     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
23467       return V;
23468
23469   return SDValue();
23470 }
23471
23472 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
23473 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
23474 // and friends.  Likewise for OR -> CMPNEQSS.
23475 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
23476                             TargetLowering::DAGCombinerInfo &DCI,
23477                             const X86Subtarget *Subtarget) {
23478   unsigned opcode;
23479
23480   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
23481   // we're requiring SSE2 for both.
23482   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
23483     SDValue N0 = N->getOperand(0);
23484     SDValue N1 = N->getOperand(1);
23485     SDValue CMP0 = N0->getOperand(1);
23486     SDValue CMP1 = N1->getOperand(1);
23487     SDLoc DL(N);
23488
23489     // The SETCCs should both refer to the same CMP.
23490     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
23491       return SDValue();
23492
23493     SDValue CMP00 = CMP0->getOperand(0);
23494     SDValue CMP01 = CMP0->getOperand(1);
23495     EVT     VT    = CMP00.getValueType();
23496
23497     if (VT == MVT::f32 || VT == MVT::f64) {
23498       bool ExpectingFlags = false;
23499       // Check for any users that want flags:
23500       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
23501            !ExpectingFlags && UI != UE; ++UI)
23502         switch (UI->getOpcode()) {
23503         default:
23504         case ISD::BR_CC:
23505         case ISD::BRCOND:
23506         case ISD::SELECT:
23507           ExpectingFlags = true;
23508           break;
23509         case ISD::CopyToReg:
23510         case ISD::SIGN_EXTEND:
23511         case ISD::ZERO_EXTEND:
23512         case ISD::ANY_EXTEND:
23513           break;
23514         }
23515
23516       if (!ExpectingFlags) {
23517         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
23518         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
23519
23520         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
23521           X86::CondCode tmp = cc0;
23522           cc0 = cc1;
23523           cc1 = tmp;
23524         }
23525
23526         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
23527             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
23528           // FIXME: need symbolic constants for these magic numbers.
23529           // See X86ATTInstPrinter.cpp:printSSECC().
23530           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
23531           if (Subtarget->hasAVX512()) {
23532             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
23533                                          CMP01,
23534                                          DAG.getConstant(x86cc, DL, MVT::i8));
23535             if (N->getValueType(0) != MVT::i1)
23536               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
23537                                  FSetCC);
23538             return FSetCC;
23539           }
23540           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
23541                                               CMP00.getValueType(), CMP00, CMP01,
23542                                               DAG.getConstant(x86cc, DL,
23543                                                               MVT::i8));
23544
23545           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
23546           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
23547
23548           if (is64BitFP && !Subtarget->is64Bit()) {
23549             // On a 32-bit target, we cannot bitcast the 64-bit float to a
23550             // 64-bit integer, since that's not a legal type. Since
23551             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
23552             // bits, but can do this little dance to extract the lowest 32 bits
23553             // and work with those going forward.
23554             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
23555                                            OnesOrZeroesF);
23556             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
23557             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
23558                                         Vector32, DAG.getIntPtrConstant(0, DL));
23559             IntVT = MVT::i32;
23560           }
23561
23562           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
23563           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
23564                                       DAG.getConstant(1, DL, IntVT));
23565           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
23566                                               ANDed);
23567           return OneBitOfTruth;
23568         }
23569       }
23570     }
23571   }
23572   return SDValue();
23573 }
23574
23575 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
23576 /// so it can be folded inside ANDNP.
23577 static bool CanFoldXORWithAllOnes(const SDNode *N) {
23578   EVT VT = N->getValueType(0);
23579
23580   // Match direct AllOnes for 128 and 256-bit vectors
23581   if (ISD::isBuildVectorAllOnes(N))
23582     return true;
23583
23584   // Look through a bit convert.
23585   if (N->getOpcode() == ISD::BITCAST)
23586     N = N->getOperand(0).getNode();
23587
23588   // Sometimes the operand may come from a insert_subvector building a 256-bit
23589   // allones vector
23590   if (VT.is256BitVector() &&
23591       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
23592     SDValue V1 = N->getOperand(0);
23593     SDValue V2 = N->getOperand(1);
23594
23595     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
23596         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
23597         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
23598         ISD::isBuildVectorAllOnes(V2.getNode()))
23599       return true;
23600   }
23601
23602   return false;
23603 }
23604
23605 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
23606 // register. In most cases we actually compare or select YMM-sized registers
23607 // and mixing the two types creates horrible code. This method optimizes
23608 // some of the transition sequences.
23609 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
23610                                  TargetLowering::DAGCombinerInfo &DCI,
23611                                  const X86Subtarget *Subtarget) {
23612   EVT VT = N->getValueType(0);
23613   if (!VT.is256BitVector())
23614     return SDValue();
23615
23616   assert((N->getOpcode() == ISD::ANY_EXTEND ||
23617           N->getOpcode() == ISD::ZERO_EXTEND ||
23618           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
23619
23620   SDValue Narrow = N->getOperand(0);
23621   EVT NarrowVT = Narrow->getValueType(0);
23622   if (!NarrowVT.is128BitVector())
23623     return SDValue();
23624
23625   if (Narrow->getOpcode() != ISD::XOR &&
23626       Narrow->getOpcode() != ISD::AND &&
23627       Narrow->getOpcode() != ISD::OR)
23628     return SDValue();
23629
23630   SDValue N0  = Narrow->getOperand(0);
23631   SDValue N1  = Narrow->getOperand(1);
23632   SDLoc DL(Narrow);
23633
23634   // The Left side has to be a trunc.
23635   if (N0.getOpcode() != ISD::TRUNCATE)
23636     return SDValue();
23637
23638   // The type of the truncated inputs.
23639   EVT WideVT = N0->getOperand(0)->getValueType(0);
23640   if (WideVT != VT)
23641     return SDValue();
23642
23643   // The right side has to be a 'trunc' or a constant vector.
23644   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
23645   ConstantSDNode *RHSConstSplat = nullptr;
23646   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
23647     RHSConstSplat = RHSBV->getConstantSplatNode();
23648   if (!RHSTrunc && !RHSConstSplat)
23649     return SDValue();
23650
23651   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23652
23653   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
23654     return SDValue();
23655
23656   // Set N0 and N1 to hold the inputs to the new wide operation.
23657   N0 = N0->getOperand(0);
23658   if (RHSConstSplat) {
23659     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
23660                      SDValue(RHSConstSplat, 0));
23661     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
23662     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
23663   } else if (RHSTrunc) {
23664     N1 = N1->getOperand(0);
23665   }
23666
23667   // Generate the wide operation.
23668   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
23669   unsigned Opcode = N->getOpcode();
23670   switch (Opcode) {
23671   case ISD::ANY_EXTEND:
23672     return Op;
23673   case ISD::ZERO_EXTEND: {
23674     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
23675     APInt Mask = APInt::getAllOnesValue(InBits);
23676     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
23677     return DAG.getNode(ISD::AND, DL, VT,
23678                        Op, DAG.getConstant(Mask, DL, VT));
23679   }
23680   case ISD::SIGN_EXTEND:
23681     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
23682                        Op, DAG.getValueType(NarrowVT));
23683   default:
23684     llvm_unreachable("Unexpected opcode");
23685   }
23686 }
23687
23688 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
23689                                  TargetLowering::DAGCombinerInfo &DCI,
23690                                  const X86Subtarget *Subtarget) {
23691   SDValue N0 = N->getOperand(0);
23692   SDValue N1 = N->getOperand(1);
23693   SDLoc DL(N);
23694
23695   // A vector zext_in_reg may be represented as a shuffle,
23696   // feeding into a bitcast (this represents anyext) feeding into
23697   // an and with a mask.
23698   // We'd like to try to combine that into a shuffle with zero
23699   // plus a bitcast, removing the and.
23700   if (N0.getOpcode() != ISD::BITCAST ||
23701       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
23702     return SDValue();
23703
23704   // The other side of the AND should be a splat of 2^C, where C
23705   // is the number of bits in the source type.
23706   if (N1.getOpcode() == ISD::BITCAST)
23707     N1 = N1.getOperand(0);
23708   if (N1.getOpcode() != ISD::BUILD_VECTOR)
23709     return SDValue();
23710   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
23711
23712   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
23713   EVT SrcType = Shuffle->getValueType(0);
23714
23715   // We expect a single-source shuffle
23716   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
23717     return SDValue();
23718
23719   unsigned SrcSize = SrcType.getScalarSizeInBits();
23720
23721   APInt SplatValue, SplatUndef;
23722   unsigned SplatBitSize;
23723   bool HasAnyUndefs;
23724   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
23725                                 SplatBitSize, HasAnyUndefs))
23726     return SDValue();
23727
23728   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
23729   // Make sure the splat matches the mask we expect
23730   if (SplatBitSize > ResSize ||
23731       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
23732     return SDValue();
23733
23734   // Make sure the input and output size make sense
23735   if (SrcSize >= ResSize || ResSize % SrcSize)
23736     return SDValue();
23737
23738   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
23739   // The number of u's between each two values depends on the ratio between
23740   // the source and dest type.
23741   unsigned ZextRatio = ResSize / SrcSize;
23742   bool IsZext = true;
23743   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
23744     if (i % ZextRatio) {
23745       if (Shuffle->getMaskElt(i) > 0) {
23746         // Expected undef
23747         IsZext = false;
23748         break;
23749       }
23750     } else {
23751       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
23752         // Expected element number
23753         IsZext = false;
23754         break;
23755       }
23756     }
23757   }
23758
23759   if (!IsZext)
23760     return SDValue();
23761
23762   // Ok, perform the transformation - replace the shuffle with
23763   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
23764   // (instead of undef) where the k elements come from the zero vector.
23765   SmallVector<int, 8> Mask;
23766   unsigned NumElems = SrcType.getVectorNumElements();
23767   for (unsigned i = 0; i < NumElems; ++i)
23768     if (i % ZextRatio)
23769       Mask.push_back(NumElems);
23770     else
23771       Mask.push_back(i / ZextRatio);
23772
23773   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
23774     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
23775   return DAG.getBitcast(N0.getValueType(), NewShuffle);
23776 }
23777
23778 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
23779                                  TargetLowering::DAGCombinerInfo &DCI,
23780                                  const X86Subtarget *Subtarget) {
23781   if (DCI.isBeforeLegalizeOps())
23782     return SDValue();
23783
23784   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
23785     return Zext;
23786
23787   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
23788     return R;
23789
23790   EVT VT = N->getValueType(0);
23791   SDValue N0 = N->getOperand(0);
23792   SDValue N1 = N->getOperand(1);
23793   SDLoc DL(N);
23794
23795   // Create BEXTR instructions
23796   // BEXTR is ((X >> imm) & (2**size-1))
23797   if (VT == MVT::i32 || VT == MVT::i64) {
23798     // Check for BEXTR.
23799     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
23800         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
23801       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
23802       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
23803       if (MaskNode && ShiftNode) {
23804         uint64_t Mask = MaskNode->getZExtValue();
23805         uint64_t Shift = ShiftNode->getZExtValue();
23806         if (isMask_64(Mask)) {
23807           uint64_t MaskSize = countPopulation(Mask);
23808           if (Shift + MaskSize <= VT.getSizeInBits())
23809             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
23810                                DAG.getConstant(Shift | (MaskSize << 8), DL,
23811                                                VT));
23812         }
23813       }
23814     } // BEXTR
23815
23816     return SDValue();
23817   }
23818
23819   // Want to form ANDNP nodes:
23820   // 1) In the hopes of then easily combining them with OR and AND nodes
23821   //    to form PBLEND/PSIGN.
23822   // 2) To match ANDN packed intrinsics
23823   if (VT != MVT::v2i64 && VT != MVT::v4i64)
23824     return SDValue();
23825
23826   // Check LHS for vnot
23827   if (N0.getOpcode() == ISD::XOR &&
23828       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
23829       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
23830     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
23831
23832   // Check RHS for vnot
23833   if (N1.getOpcode() == ISD::XOR &&
23834       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
23835       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
23836     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
23837
23838   return SDValue();
23839 }
23840
23841 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
23842                                 TargetLowering::DAGCombinerInfo &DCI,
23843                                 const X86Subtarget *Subtarget) {
23844   if (DCI.isBeforeLegalizeOps())
23845     return SDValue();
23846
23847   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
23848     return R;
23849
23850   SDValue N0 = N->getOperand(0);
23851   SDValue N1 = N->getOperand(1);
23852   EVT VT = N->getValueType(0);
23853
23854   // look for psign/blend
23855   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
23856     if (!Subtarget->hasSSSE3() ||
23857         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
23858       return SDValue();
23859
23860     // Canonicalize pandn to RHS
23861     if (N0.getOpcode() == X86ISD::ANDNP)
23862       std::swap(N0, N1);
23863     // or (and (m, y), (pandn m, x))
23864     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
23865       SDValue Mask = N1.getOperand(0);
23866       SDValue X    = N1.getOperand(1);
23867       SDValue Y;
23868       if (N0.getOperand(0) == Mask)
23869         Y = N0.getOperand(1);
23870       if (N0.getOperand(1) == Mask)
23871         Y = N0.getOperand(0);
23872
23873       // Check to see if the mask appeared in both the AND and ANDNP and
23874       if (!Y.getNode())
23875         return SDValue();
23876
23877       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
23878       // Look through mask bitcast.
23879       if (Mask.getOpcode() == ISD::BITCAST)
23880         Mask = Mask.getOperand(0);
23881       if (X.getOpcode() == ISD::BITCAST)
23882         X = X.getOperand(0);
23883       if (Y.getOpcode() == ISD::BITCAST)
23884         Y = Y.getOperand(0);
23885
23886       EVT MaskVT = Mask.getValueType();
23887
23888       // Validate that the Mask operand is a vector sra node.
23889       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
23890       // there is no psrai.b
23891       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
23892       unsigned SraAmt = ~0;
23893       if (Mask.getOpcode() == ISD::SRA) {
23894         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
23895           if (auto *AmtConst = AmtBV->getConstantSplatNode())
23896             SraAmt = AmtConst->getZExtValue();
23897       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
23898         SDValue SraC = Mask.getOperand(1);
23899         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
23900       }
23901       if ((SraAmt + 1) != EltBits)
23902         return SDValue();
23903
23904       SDLoc DL(N);
23905
23906       // Now we know we at least have a plendvb with the mask val.  See if
23907       // we can form a psignb/w/d.
23908       // psign = x.type == y.type == mask.type && y = sub(0, x);
23909       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
23910           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
23911           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
23912         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
23913                "Unsupported VT for PSIGN");
23914         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
23915         return DAG.getBitcast(VT, Mask);
23916       }
23917       // PBLENDVB only available on SSE 4.1
23918       if (!Subtarget->hasSSE41())
23919         return SDValue();
23920
23921       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
23922
23923       X = DAG.getBitcast(BlendVT, X);
23924       Y = DAG.getBitcast(BlendVT, Y);
23925       Mask = DAG.getBitcast(BlendVT, Mask);
23926       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
23927       return DAG.getBitcast(VT, Mask);
23928     }
23929   }
23930
23931   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
23932     return SDValue();
23933
23934   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
23935   MachineFunction &MF = DAG.getMachineFunction();
23936   bool OptForSize =
23937       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
23938
23939   // SHLD/SHRD instructions have lower register pressure, but on some
23940   // platforms they have higher latency than the equivalent
23941   // series of shifts/or that would otherwise be generated.
23942   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
23943   // have higher latencies and we are not optimizing for size.
23944   if (!OptForSize && Subtarget->isSHLDSlow())
23945     return SDValue();
23946
23947   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
23948     std::swap(N0, N1);
23949   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
23950     return SDValue();
23951   if (!N0.hasOneUse() || !N1.hasOneUse())
23952     return SDValue();
23953
23954   SDValue ShAmt0 = N0.getOperand(1);
23955   if (ShAmt0.getValueType() != MVT::i8)
23956     return SDValue();
23957   SDValue ShAmt1 = N1.getOperand(1);
23958   if (ShAmt1.getValueType() != MVT::i8)
23959     return SDValue();
23960   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
23961     ShAmt0 = ShAmt0.getOperand(0);
23962   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
23963     ShAmt1 = ShAmt1.getOperand(0);
23964
23965   SDLoc DL(N);
23966   unsigned Opc = X86ISD::SHLD;
23967   SDValue Op0 = N0.getOperand(0);
23968   SDValue Op1 = N1.getOperand(0);
23969   if (ShAmt0.getOpcode() == ISD::SUB) {
23970     Opc = X86ISD::SHRD;
23971     std::swap(Op0, Op1);
23972     std::swap(ShAmt0, ShAmt1);
23973   }
23974
23975   unsigned Bits = VT.getSizeInBits();
23976   if (ShAmt1.getOpcode() == ISD::SUB) {
23977     SDValue Sum = ShAmt1.getOperand(0);
23978     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
23979       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
23980       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
23981         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
23982       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
23983         return DAG.getNode(Opc, DL, VT,
23984                            Op0, Op1,
23985                            DAG.getNode(ISD::TRUNCATE, DL,
23986                                        MVT::i8, ShAmt0));
23987     }
23988   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
23989     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
23990     if (ShAmt0C &&
23991         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
23992       return DAG.getNode(Opc, DL, VT,
23993                          N0.getOperand(0), N1.getOperand(0),
23994                          DAG.getNode(ISD::TRUNCATE, DL,
23995                                        MVT::i8, ShAmt0));
23996   }
23997
23998   return SDValue();
23999 }
24000
24001 // Generate NEG and CMOV for integer abs.
24002 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24003   EVT VT = N->getValueType(0);
24004
24005   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24006   // 8-bit integer abs to NEG and CMOV.
24007   if (VT.isInteger() && VT.getSizeInBits() == 8)
24008     return SDValue();
24009
24010   SDValue N0 = N->getOperand(0);
24011   SDValue N1 = N->getOperand(1);
24012   SDLoc DL(N);
24013
24014   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24015   // and change it to SUB and CMOV.
24016   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24017       N0.getOpcode() == ISD::ADD &&
24018       N0.getOperand(1) == N1 &&
24019       N1.getOpcode() == ISD::SRA &&
24020       N1.getOperand(0) == N0.getOperand(0))
24021     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24022       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24023         // Generate SUB & CMOV.
24024         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24025                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
24026
24027         SDValue Ops[] = { N0.getOperand(0), Neg,
24028                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
24029                           SDValue(Neg.getNode(), 1) };
24030         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
24031       }
24032   return SDValue();
24033 }
24034
24035 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
24036 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
24037                                  TargetLowering::DAGCombinerInfo &DCI,
24038                                  const X86Subtarget *Subtarget) {
24039   if (DCI.isBeforeLegalizeOps())
24040     return SDValue();
24041
24042   if (Subtarget->hasCMov())
24043     if (SDValue RV = performIntegerAbsCombine(N, DAG))
24044       return RV;
24045
24046   return SDValue();
24047 }
24048
24049 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
24050 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
24051                                   TargetLowering::DAGCombinerInfo &DCI,
24052                                   const X86Subtarget *Subtarget) {
24053   LoadSDNode *Ld = cast<LoadSDNode>(N);
24054   EVT RegVT = Ld->getValueType(0);
24055   EVT MemVT = Ld->getMemoryVT();
24056   SDLoc dl(Ld);
24057   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24058
24059   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
24060   // into two 16-byte operations.
24061   ISD::LoadExtType Ext = Ld->getExtensionType();
24062   unsigned Alignment = Ld->getAlignment();
24063   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
24064   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
24065       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
24066     unsigned NumElems = RegVT.getVectorNumElements();
24067     if (NumElems < 2)
24068       return SDValue();
24069
24070     SDValue Ptr = Ld->getBasePtr();
24071     SDValue Increment =
24072         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
24073
24074     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
24075                                   NumElems/2);
24076     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24077                                 Ld->getPointerInfo(), Ld->isVolatile(),
24078                                 Ld->isNonTemporal(), Ld->isInvariant(),
24079                                 Alignment);
24080     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24081     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24082                                 Ld->getPointerInfo(), Ld->isVolatile(),
24083                                 Ld->isNonTemporal(), Ld->isInvariant(),
24084                                 std::min(16U, Alignment));
24085     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
24086                              Load1.getValue(1),
24087                              Load2.getValue(1));
24088
24089     SDValue NewVec = DAG.getUNDEF(RegVT);
24090     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
24091     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
24092     return DCI.CombineTo(N, NewVec, TF, true);
24093   }
24094
24095   return SDValue();
24096 }
24097
24098 /// PerformMLOADCombine - Resolve extending loads
24099 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
24100                                    TargetLowering::DAGCombinerInfo &DCI,
24101                                    const X86Subtarget *Subtarget) {
24102   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
24103   if (Mld->getExtensionType() != ISD::SEXTLOAD)
24104     return SDValue();
24105
24106   EVT VT = Mld->getValueType(0);
24107   unsigned NumElems = VT.getVectorNumElements();
24108   EVT LdVT = Mld->getMemoryVT();
24109   SDLoc dl(Mld);
24110
24111   assert(LdVT != VT && "Cannot extend to the same type");
24112   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
24113   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
24114   // From, To sizes and ElemCount must be pow of two
24115   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24116     "Unexpected size for extending masked load");
24117
24118   unsigned SizeRatio  = ToSz / FromSz;
24119   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
24120
24121   // Create a type on which we perform the shuffle
24122   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24123           LdVT.getScalarType(), NumElems*SizeRatio);
24124   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24125
24126   // Convert Src0 value
24127   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
24128   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
24129     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24130     for (unsigned i = 0; i != NumElems; ++i)
24131       ShuffleVec[i] = i * SizeRatio;
24132
24133     // Can't shuffle using an illegal type.
24134     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
24135             && "WideVecVT should be legal");
24136     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
24137                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
24138   }
24139   // Prepare the new mask
24140   SDValue NewMask;
24141   SDValue Mask = Mld->getMask();
24142   if (Mask.getValueType() == VT) {
24143     // Mask and original value have the same type
24144     NewMask = DAG.getBitcast(WideVecVT, Mask);
24145     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24146     for (unsigned i = 0; i != NumElems; ++i)
24147       ShuffleVec[i] = i * SizeRatio;
24148     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24149       ShuffleVec[i] = NumElems*SizeRatio;
24150     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24151                                    DAG.getConstant(0, dl, WideVecVT),
24152                                    &ShuffleVec[0]);
24153   }
24154   else {
24155     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24156     unsigned WidenNumElts = NumElems*SizeRatio;
24157     unsigned MaskNumElts = VT.getVectorNumElements();
24158     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
24159                                      WidenNumElts);
24160
24161     unsigned NumConcat = WidenNumElts / MaskNumElts;
24162     SmallVector<SDValue, 16> Ops(NumConcat);
24163     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
24164     Ops[0] = Mask;
24165     for (unsigned i = 1; i != NumConcat; ++i)
24166       Ops[i] = ZeroVal;
24167
24168     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
24169   }
24170
24171   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
24172                                      Mld->getBasePtr(), NewMask, WideSrc0,
24173                                      Mld->getMemoryVT(), Mld->getMemOperand(),
24174                                      ISD::NON_EXTLOAD);
24175   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
24176   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
24177
24178 }
24179 /// PerformMSTORECombine - Resolve truncating stores
24180 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
24181                                     const X86Subtarget *Subtarget) {
24182   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
24183   if (!Mst->isTruncatingStore())
24184     return SDValue();
24185
24186   EVT VT = Mst->getValue().getValueType();
24187   unsigned NumElems = VT.getVectorNumElements();
24188   EVT StVT = Mst->getMemoryVT();
24189   SDLoc dl(Mst);
24190
24191   assert(StVT != VT && "Cannot truncate to the same type");
24192   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
24193   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
24194
24195   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24196
24197   // The truncating store is legal in some cases. For example
24198   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
24199   // are designated for truncate store.
24200   // In this case we don't need any further transformations.
24201   if (TLI.isTruncStoreLegal(VT, StVT))
24202     return SDValue();
24203
24204   // From, To sizes and ElemCount must be pow of two
24205   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24206     "Unexpected size for truncating masked store");
24207   // We are going to use the original vector elt for storing.
24208   // Accumulated smaller vector elements must be a multiple of the store size.
24209   assert (((NumElems * FromSz) % ToSz) == 0 &&
24210           "Unexpected ratio for truncating masked store");
24211
24212   unsigned SizeRatio  = FromSz / ToSz;
24213   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
24214
24215   // Create a type on which we perform the shuffle
24216   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24217           StVT.getScalarType(), NumElems*SizeRatio);
24218
24219   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24220
24221   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
24222   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24223   for (unsigned i = 0; i != NumElems; ++i)
24224     ShuffleVec[i] = i * SizeRatio;
24225
24226   // Can't shuffle using an illegal type.
24227   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
24228           && "WideVecVT should be legal");
24229
24230   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
24231                                         DAG.getUNDEF(WideVecVT),
24232                                         &ShuffleVec[0]);
24233
24234   SDValue NewMask;
24235   SDValue Mask = Mst->getMask();
24236   if (Mask.getValueType() == VT) {
24237     // Mask and original value have the same type
24238     NewMask = DAG.getBitcast(WideVecVT, Mask);
24239     for (unsigned i = 0; i != NumElems; ++i)
24240       ShuffleVec[i] = i * SizeRatio;
24241     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24242       ShuffleVec[i] = NumElems*SizeRatio;
24243     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24244                                    DAG.getConstant(0, dl, WideVecVT),
24245                                    &ShuffleVec[0]);
24246   }
24247   else {
24248     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24249     unsigned WidenNumElts = NumElems*SizeRatio;
24250     unsigned MaskNumElts = VT.getVectorNumElements();
24251     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
24252                                      WidenNumElts);
24253
24254     unsigned NumConcat = WidenNumElts / MaskNumElts;
24255     SmallVector<SDValue, 16> Ops(NumConcat);
24256     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
24257     Ops[0] = Mask;
24258     for (unsigned i = 1; i != NumConcat; ++i)
24259       Ops[i] = ZeroVal;
24260
24261     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
24262   }
24263
24264   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
24265                             NewMask, StVT, Mst->getMemOperand(), false);
24266 }
24267 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
24268 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
24269                                    const X86Subtarget *Subtarget) {
24270   StoreSDNode *St = cast<StoreSDNode>(N);
24271   EVT VT = St->getValue().getValueType();
24272   EVT StVT = St->getMemoryVT();
24273   SDLoc dl(St);
24274   SDValue StoredVal = St->getOperand(1);
24275   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24276
24277   // If we are saving a concatenation of two XMM registers and 32-byte stores
24278   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
24279   unsigned Alignment = St->getAlignment();
24280   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
24281   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
24282       StVT == VT && !IsAligned) {
24283     unsigned NumElems = VT.getVectorNumElements();
24284     if (NumElems < 2)
24285       return SDValue();
24286
24287     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
24288     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
24289
24290     SDValue Stride =
24291         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
24292     SDValue Ptr0 = St->getBasePtr();
24293     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
24294
24295     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
24296                                 St->getPointerInfo(), St->isVolatile(),
24297                                 St->isNonTemporal(), Alignment);
24298     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
24299                                 St->getPointerInfo(), St->isVolatile(),
24300                                 St->isNonTemporal(),
24301                                 std::min(16U, Alignment));
24302     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
24303   }
24304
24305   // Optimize trunc store (of multiple scalars) to shuffle and store.
24306   // First, pack all of the elements in one place. Next, store to memory
24307   // in fewer chunks.
24308   if (St->isTruncatingStore() && VT.isVector()) {
24309     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24310     unsigned NumElems = VT.getVectorNumElements();
24311     assert(StVT != VT && "Cannot truncate to the same type");
24312     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
24313     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
24314
24315     // The truncating store is legal in some cases. For example
24316     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
24317     // are designated for truncate store.
24318     // In this case we don't need any further transformations.
24319     if (TLI.isTruncStoreLegal(VT, StVT))
24320       return SDValue();
24321
24322     // From, To sizes and ElemCount must be pow of two
24323     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
24324     // We are going to use the original vector elt for storing.
24325     // Accumulated smaller vector elements must be a multiple of the store size.
24326     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
24327
24328     unsigned SizeRatio  = FromSz / ToSz;
24329
24330     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
24331
24332     // Create a type on which we perform the shuffle
24333     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24334             StVT.getScalarType(), NumElems*SizeRatio);
24335
24336     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24337
24338     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
24339     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
24340     for (unsigned i = 0; i != NumElems; ++i)
24341       ShuffleVec[i] = i * SizeRatio;
24342
24343     // Can't shuffle using an illegal type.
24344     if (!TLI.isTypeLegal(WideVecVT))
24345       return SDValue();
24346
24347     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
24348                                          DAG.getUNDEF(WideVecVT),
24349                                          &ShuffleVec[0]);
24350     // At this point all of the data is stored at the bottom of the
24351     // register. We now need to save it to mem.
24352
24353     // Find the largest store unit
24354     MVT StoreType = MVT::i8;
24355     for (MVT Tp : MVT::integer_valuetypes()) {
24356       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
24357         StoreType = Tp;
24358     }
24359
24360     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
24361     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
24362         (64 <= NumElems * ToSz))
24363       StoreType = MVT::f64;
24364
24365     // Bitcast the original vector into a vector of store-size units
24366     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
24367             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
24368     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
24369     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
24370     SmallVector<SDValue, 8> Chains;
24371     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
24372                                         TLI.getPointerTy(DAG.getDataLayout()));
24373     SDValue Ptr = St->getBasePtr();
24374
24375     // Perform one or more big stores into memory.
24376     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
24377       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
24378                                    StoreType, ShuffWide,
24379                                    DAG.getIntPtrConstant(i, dl));
24380       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
24381                                 St->getPointerInfo(), St->isVolatile(),
24382                                 St->isNonTemporal(), St->getAlignment());
24383       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24384       Chains.push_back(Ch);
24385     }
24386
24387     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
24388   }
24389
24390   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
24391   // the FP state in cases where an emms may be missing.
24392   // A preferable solution to the general problem is to figure out the right
24393   // places to insert EMMS.  This qualifies as a quick hack.
24394
24395   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
24396   if (VT.getSizeInBits() != 64)
24397     return SDValue();
24398
24399   const Function *F = DAG.getMachineFunction().getFunction();
24400   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
24401   bool F64IsLegal =
24402       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
24403   if ((VT.isVector() ||
24404        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
24405       isa<LoadSDNode>(St->getValue()) &&
24406       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
24407       St->getChain().hasOneUse() && !St->isVolatile()) {
24408     SDNode* LdVal = St->getValue().getNode();
24409     LoadSDNode *Ld = nullptr;
24410     int TokenFactorIndex = -1;
24411     SmallVector<SDValue, 8> Ops;
24412     SDNode* ChainVal = St->getChain().getNode();
24413     // Must be a store of a load.  We currently handle two cases:  the load
24414     // is a direct child, and it's under an intervening TokenFactor.  It is
24415     // possible to dig deeper under nested TokenFactors.
24416     if (ChainVal == LdVal)
24417       Ld = cast<LoadSDNode>(St->getChain());
24418     else if (St->getValue().hasOneUse() &&
24419              ChainVal->getOpcode() == ISD::TokenFactor) {
24420       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
24421         if (ChainVal->getOperand(i).getNode() == LdVal) {
24422           TokenFactorIndex = i;
24423           Ld = cast<LoadSDNode>(St->getValue());
24424         } else
24425           Ops.push_back(ChainVal->getOperand(i));
24426       }
24427     }
24428
24429     if (!Ld || !ISD::isNormalLoad(Ld))
24430       return SDValue();
24431
24432     // If this is not the MMX case, i.e. we are just turning i64 load/store
24433     // into f64 load/store, avoid the transformation if there are multiple
24434     // uses of the loaded value.
24435     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
24436       return SDValue();
24437
24438     SDLoc LdDL(Ld);
24439     SDLoc StDL(N);
24440     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
24441     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
24442     // pair instead.
24443     if (Subtarget->is64Bit() || F64IsLegal) {
24444       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
24445       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
24446                                   Ld->getPointerInfo(), Ld->isVolatile(),
24447                                   Ld->isNonTemporal(), Ld->isInvariant(),
24448                                   Ld->getAlignment());
24449       SDValue NewChain = NewLd.getValue(1);
24450       if (TokenFactorIndex != -1) {
24451         Ops.push_back(NewChain);
24452         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
24453       }
24454       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
24455                           St->getPointerInfo(),
24456                           St->isVolatile(), St->isNonTemporal(),
24457                           St->getAlignment());
24458     }
24459
24460     // Otherwise, lower to two pairs of 32-bit loads / stores.
24461     SDValue LoAddr = Ld->getBasePtr();
24462     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
24463                                  DAG.getConstant(4, LdDL, MVT::i32));
24464
24465     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
24466                                Ld->getPointerInfo(),
24467                                Ld->isVolatile(), Ld->isNonTemporal(),
24468                                Ld->isInvariant(), Ld->getAlignment());
24469     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
24470                                Ld->getPointerInfo().getWithOffset(4),
24471                                Ld->isVolatile(), Ld->isNonTemporal(),
24472                                Ld->isInvariant(),
24473                                MinAlign(Ld->getAlignment(), 4));
24474
24475     SDValue NewChain = LoLd.getValue(1);
24476     if (TokenFactorIndex != -1) {
24477       Ops.push_back(LoLd);
24478       Ops.push_back(HiLd);
24479       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
24480     }
24481
24482     LoAddr = St->getBasePtr();
24483     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
24484                          DAG.getConstant(4, StDL, MVT::i32));
24485
24486     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
24487                                 St->getPointerInfo(),
24488                                 St->isVolatile(), St->isNonTemporal(),
24489                                 St->getAlignment());
24490     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
24491                                 St->getPointerInfo().getWithOffset(4),
24492                                 St->isVolatile(),
24493                                 St->isNonTemporal(),
24494                                 MinAlign(St->getAlignment(), 4));
24495     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
24496   }
24497
24498   // This is similar to the above case, but here we handle a scalar 64-bit
24499   // integer store that is extracted from a vector on a 32-bit target.
24500   // If we have SSE2, then we can treat it like a floating-point double
24501   // to get past legalization. The execution dependencies fixup pass will
24502   // choose the optimal machine instruction for the store if this really is
24503   // an integer or v2f32 rather than an f64.
24504   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
24505       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
24506     SDValue OldExtract = St->getOperand(1);
24507     SDValue ExtOp0 = OldExtract.getOperand(0);
24508     unsigned VecSize = ExtOp0.getValueSizeInBits();
24509     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
24510     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
24511     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
24512                                      BitCast, OldExtract.getOperand(1));
24513     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
24514                         St->getPointerInfo(), St->isVolatile(),
24515                         St->isNonTemporal(), St->getAlignment());
24516   }
24517
24518   return SDValue();
24519 }
24520
24521 /// Return 'true' if this vector operation is "horizontal"
24522 /// and return the operands for the horizontal operation in LHS and RHS.  A
24523 /// horizontal operation performs the binary operation on successive elements
24524 /// of its first operand, then on successive elements of its second operand,
24525 /// returning the resulting values in a vector.  For example, if
24526 ///   A = < float a0, float a1, float a2, float a3 >
24527 /// and
24528 ///   B = < float b0, float b1, float b2, float b3 >
24529 /// then the result of doing a horizontal operation on A and B is
24530 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
24531 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
24532 /// A horizontal-op B, for some already available A and B, and if so then LHS is
24533 /// set to A, RHS to B, and the routine returns 'true'.
24534 /// Note that the binary operation should have the property that if one of the
24535 /// operands is UNDEF then the result is UNDEF.
24536 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
24537   // Look for the following pattern: if
24538   //   A = < float a0, float a1, float a2, float a3 >
24539   //   B = < float b0, float b1, float b2, float b3 >
24540   // and
24541   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
24542   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
24543   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
24544   // which is A horizontal-op B.
24545
24546   // At least one of the operands should be a vector shuffle.
24547   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
24548       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
24549     return false;
24550
24551   MVT VT = LHS.getSimpleValueType();
24552
24553   assert((VT.is128BitVector() || VT.is256BitVector()) &&
24554          "Unsupported vector type for horizontal add/sub");
24555
24556   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
24557   // operate independently on 128-bit lanes.
24558   unsigned NumElts = VT.getVectorNumElements();
24559   unsigned NumLanes = VT.getSizeInBits()/128;
24560   unsigned NumLaneElts = NumElts / NumLanes;
24561   assert((NumLaneElts % 2 == 0) &&
24562          "Vector type should have an even number of elements in each lane");
24563   unsigned HalfLaneElts = NumLaneElts/2;
24564
24565   // View LHS in the form
24566   //   LHS = VECTOR_SHUFFLE A, B, LMask
24567   // If LHS is not a shuffle then pretend it is the shuffle
24568   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
24569   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
24570   // type VT.
24571   SDValue A, B;
24572   SmallVector<int, 16> LMask(NumElts);
24573   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
24574     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
24575       A = LHS.getOperand(0);
24576     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
24577       B = LHS.getOperand(1);
24578     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
24579     std::copy(Mask.begin(), Mask.end(), LMask.begin());
24580   } else {
24581     if (LHS.getOpcode() != ISD::UNDEF)
24582       A = LHS;
24583     for (unsigned i = 0; i != NumElts; ++i)
24584       LMask[i] = i;
24585   }
24586
24587   // Likewise, view RHS in the form
24588   //   RHS = VECTOR_SHUFFLE C, D, RMask
24589   SDValue C, D;
24590   SmallVector<int, 16> RMask(NumElts);
24591   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
24592     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
24593       C = RHS.getOperand(0);
24594     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
24595       D = RHS.getOperand(1);
24596     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
24597     std::copy(Mask.begin(), Mask.end(), RMask.begin());
24598   } else {
24599     if (RHS.getOpcode() != ISD::UNDEF)
24600       C = RHS;
24601     for (unsigned i = 0; i != NumElts; ++i)
24602       RMask[i] = i;
24603   }
24604
24605   // Check that the shuffles are both shuffling the same vectors.
24606   if (!(A == C && B == D) && !(A == D && B == C))
24607     return false;
24608
24609   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
24610   if (!A.getNode() && !B.getNode())
24611     return false;
24612
24613   // If A and B occur in reverse order in RHS, then "swap" them (which means
24614   // rewriting the mask).
24615   if (A != C)
24616     ShuffleVectorSDNode::commuteMask(RMask);
24617
24618   // At this point LHS and RHS are equivalent to
24619   //   LHS = VECTOR_SHUFFLE A, B, LMask
24620   //   RHS = VECTOR_SHUFFLE A, B, RMask
24621   // Check that the masks correspond to performing a horizontal operation.
24622   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
24623     for (unsigned i = 0; i != NumLaneElts; ++i) {
24624       int LIdx = LMask[i+l], RIdx = RMask[i+l];
24625
24626       // Ignore any UNDEF components.
24627       if (LIdx < 0 || RIdx < 0 ||
24628           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
24629           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
24630         continue;
24631
24632       // Check that successive elements are being operated on.  If not, this is
24633       // not a horizontal operation.
24634       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
24635       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
24636       if (!(LIdx == Index && RIdx == Index + 1) &&
24637           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
24638         return false;
24639     }
24640   }
24641
24642   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
24643   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
24644   return true;
24645 }
24646
24647 /// Do target-specific dag combines on floating point adds.
24648 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
24649                                   const X86Subtarget *Subtarget) {
24650   EVT VT = N->getValueType(0);
24651   SDValue LHS = N->getOperand(0);
24652   SDValue RHS = N->getOperand(1);
24653
24654   // Try to synthesize horizontal adds from adds of shuffles.
24655   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
24656        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
24657       isHorizontalBinOp(LHS, RHS, true))
24658     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
24659   return SDValue();
24660 }
24661
24662 /// Do target-specific dag combines on floating point subs.
24663 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
24664                                   const X86Subtarget *Subtarget) {
24665   EVT VT = N->getValueType(0);
24666   SDValue LHS = N->getOperand(0);
24667   SDValue RHS = N->getOperand(1);
24668
24669   // Try to synthesize horizontal subs from subs of shuffles.
24670   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
24671        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
24672       isHorizontalBinOp(LHS, RHS, false))
24673     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
24674   return SDValue();
24675 }
24676
24677 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
24678 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
24679   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
24680
24681   // F[X]OR(0.0, x) -> x
24682   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
24683     if (C->getValueAPF().isPosZero())
24684       return N->getOperand(1);
24685
24686   // F[X]OR(x, 0.0) -> x
24687   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
24688     if (C->getValueAPF().isPosZero())
24689       return N->getOperand(0);
24690   return SDValue();
24691 }
24692
24693 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
24694 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
24695   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
24696
24697   // Only perform optimizations if UnsafeMath is used.
24698   if (!DAG.getTarget().Options.UnsafeFPMath)
24699     return SDValue();
24700
24701   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
24702   // into FMINC and FMAXC, which are Commutative operations.
24703   unsigned NewOp = 0;
24704   switch (N->getOpcode()) {
24705     default: llvm_unreachable("unknown opcode");
24706     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
24707     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
24708   }
24709
24710   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
24711                      N->getOperand(0), N->getOperand(1));
24712 }
24713
24714 /// Do target-specific dag combines on X86ISD::FAND nodes.
24715 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
24716   // FAND(0.0, x) -> 0.0
24717   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
24718     if (C->getValueAPF().isPosZero())
24719       return N->getOperand(0);
24720
24721   // FAND(x, 0.0) -> 0.0
24722   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
24723     if (C->getValueAPF().isPosZero())
24724       return N->getOperand(1);
24725
24726   return SDValue();
24727 }
24728
24729 /// Do target-specific dag combines on X86ISD::FANDN nodes
24730 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
24731   // FANDN(0.0, x) -> x
24732   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
24733     if (C->getValueAPF().isPosZero())
24734       return N->getOperand(1);
24735
24736   // FANDN(x, 0.0) -> 0.0
24737   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
24738     if (C->getValueAPF().isPosZero())
24739       return N->getOperand(1);
24740
24741   return SDValue();
24742 }
24743
24744 static SDValue PerformBTCombine(SDNode *N,
24745                                 SelectionDAG &DAG,
24746                                 TargetLowering::DAGCombinerInfo &DCI) {
24747   // BT ignores high bits in the bit index operand.
24748   SDValue Op1 = N->getOperand(1);
24749   if (Op1.hasOneUse()) {
24750     unsigned BitWidth = Op1.getValueSizeInBits();
24751     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
24752     APInt KnownZero, KnownOne;
24753     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
24754                                           !DCI.isBeforeLegalizeOps());
24755     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24756     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
24757         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
24758       DCI.CommitTargetLoweringOpt(TLO);
24759   }
24760   return SDValue();
24761 }
24762
24763 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
24764   SDValue Op = N->getOperand(0);
24765   if (Op.getOpcode() == ISD::BITCAST)
24766     Op = Op.getOperand(0);
24767   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
24768   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
24769       VT.getVectorElementType().getSizeInBits() ==
24770       OpVT.getVectorElementType().getSizeInBits()) {
24771     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
24772   }
24773   return SDValue();
24774 }
24775
24776 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
24777                                                const X86Subtarget *Subtarget) {
24778   EVT VT = N->getValueType(0);
24779   if (!VT.isVector())
24780     return SDValue();
24781
24782   SDValue N0 = N->getOperand(0);
24783   SDValue N1 = N->getOperand(1);
24784   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
24785   SDLoc dl(N);
24786
24787   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
24788   // both SSE and AVX2 since there is no sign-extended shift right
24789   // operation on a vector with 64-bit elements.
24790   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
24791   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
24792   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
24793       N0.getOpcode() == ISD::SIGN_EXTEND)) {
24794     SDValue N00 = N0.getOperand(0);
24795
24796     // EXTLOAD has a better solution on AVX2,
24797     // it may be replaced with X86ISD::VSEXT node.
24798     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
24799       if (!ISD::isNormalLoad(N00.getNode()))
24800         return SDValue();
24801
24802     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
24803         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
24804                                   N00, N1);
24805       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
24806     }
24807   }
24808   return SDValue();
24809 }
24810
24811 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
24812                                   TargetLowering::DAGCombinerInfo &DCI,
24813                                   const X86Subtarget *Subtarget) {
24814   SDValue N0 = N->getOperand(0);
24815   EVT VT = N->getValueType(0);
24816   EVT SVT = VT.getScalarType();
24817   EVT InVT = N0.getValueType();
24818   EVT InSVT = InVT.getScalarType();
24819   SDLoc DL(N);
24820
24821   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
24822   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
24823   // This exposes the sext to the sdivrem lowering, so that it directly extends
24824   // from AH (which we otherwise need to do contortions to access).
24825   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
24826       InVT == MVT::i8 && VT == MVT::i32) {
24827     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
24828     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
24829                             N0.getOperand(0), N0.getOperand(1));
24830     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
24831     return R.getValue(1);
24832   }
24833
24834   if (!DCI.isBeforeLegalizeOps()) {
24835     if (InVT == MVT::i1) {
24836       SDValue Zero = DAG.getConstant(0, DL, VT);
24837       SDValue AllOnes =
24838         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
24839       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
24840     }
24841     return SDValue();
24842   }
24843
24844   if (VT.isVector() && Subtarget->hasSSE2()) {
24845     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
24846       EVT InVT = N.getValueType();
24847       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
24848                                    Size / InVT.getScalarSizeInBits());
24849       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
24850                                     DAG.getUNDEF(InVT));
24851       Opnds[0] = N;
24852       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
24853     };
24854
24855     // If target-size is less than 128-bits, extend to a type that would extend
24856     // to 128 bits, extend that and extract the original target vector.
24857     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
24858         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24859         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24860       unsigned Scale = 128 / VT.getSizeInBits();
24861       EVT ExVT =
24862           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
24863       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
24864       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
24865       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
24866                          DAG.getIntPtrConstant(0, DL));
24867     }
24868
24869     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
24870     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
24871     if (VT.getSizeInBits() == 128 &&
24872         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24873         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24874       SDValue ExOp = ExtendVecSize(DL, N0, 128);
24875       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
24876     }
24877
24878     // On pre-AVX2 targets, split into 128-bit nodes of
24879     // ISD::SIGN_EXTEND_VECTOR_INREG.
24880     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
24881         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
24882         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
24883       unsigned NumVecs = VT.getSizeInBits() / 128;
24884       unsigned NumSubElts = 128 / SVT.getSizeInBits();
24885       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
24886       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
24887
24888       SmallVector<SDValue, 8> Opnds;
24889       for (unsigned i = 0, Offset = 0; i != NumVecs;
24890            ++i, Offset += NumSubElts) {
24891         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
24892                                      DAG.getIntPtrConstant(Offset, DL));
24893         SrcVec = ExtendVecSize(DL, SrcVec, 128);
24894         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
24895         Opnds.push_back(SrcVec);
24896       }
24897       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
24898     }
24899   }
24900
24901   if (!Subtarget->hasFp256())
24902     return SDValue();
24903
24904   if (VT.isVector() && VT.getSizeInBits() == 256)
24905     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
24906       return R;
24907
24908   return SDValue();
24909 }
24910
24911 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
24912                                  const X86Subtarget* Subtarget) {
24913   SDLoc dl(N);
24914   EVT VT = N->getValueType(0);
24915
24916   // Let legalize expand this if it isn't a legal type yet.
24917   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
24918     return SDValue();
24919
24920   EVT ScalarVT = VT.getScalarType();
24921   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
24922       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
24923        !Subtarget->hasAVX512()))
24924     return SDValue();
24925
24926   SDValue A = N->getOperand(0);
24927   SDValue B = N->getOperand(1);
24928   SDValue C = N->getOperand(2);
24929
24930   bool NegA = (A.getOpcode() == ISD::FNEG);
24931   bool NegB = (B.getOpcode() == ISD::FNEG);
24932   bool NegC = (C.getOpcode() == ISD::FNEG);
24933
24934   // Negative multiplication when NegA xor NegB
24935   bool NegMul = (NegA != NegB);
24936   if (NegA)
24937     A = A.getOperand(0);
24938   if (NegB)
24939     B = B.getOperand(0);
24940   if (NegC)
24941     C = C.getOperand(0);
24942
24943   unsigned Opcode;
24944   if (!NegMul)
24945     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
24946   else
24947     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
24948
24949   return DAG.getNode(Opcode, dl, VT, A, B, C);
24950 }
24951
24952 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
24953                                   TargetLowering::DAGCombinerInfo &DCI,
24954                                   const X86Subtarget *Subtarget) {
24955   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
24956   //           (and (i32 x86isd::setcc_carry), 1)
24957   // This eliminates the zext. This transformation is necessary because
24958   // ISD::SETCC is always legalized to i8.
24959   SDLoc dl(N);
24960   SDValue N0 = N->getOperand(0);
24961   EVT VT = N->getValueType(0);
24962
24963   if (N0.getOpcode() == ISD::AND &&
24964       N0.hasOneUse() &&
24965       N0.getOperand(0).hasOneUse()) {
24966     SDValue N00 = N0.getOperand(0);
24967     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24968       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24969       if (!C || C->getZExtValue() != 1)
24970         return SDValue();
24971       return DAG.getNode(ISD::AND, dl, VT,
24972                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24973                                      N00.getOperand(0), N00.getOperand(1)),
24974                          DAG.getConstant(1, dl, VT));
24975     }
24976   }
24977
24978   if (N0.getOpcode() == ISD::TRUNCATE &&
24979       N0.hasOneUse() &&
24980       N0.getOperand(0).hasOneUse()) {
24981     SDValue N00 = N0.getOperand(0);
24982     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24983       return DAG.getNode(ISD::AND, dl, VT,
24984                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
24985                                      N00.getOperand(0), N00.getOperand(1)),
24986                          DAG.getConstant(1, dl, VT));
24987     }
24988   }
24989
24990   if (VT.is256BitVector())
24991     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
24992       return R;
24993
24994   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
24995   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
24996   // This exposes the zext to the udivrem lowering, so that it directly extends
24997   // from AH (which we otherwise need to do contortions to access).
24998   if (N0.getOpcode() == ISD::UDIVREM &&
24999       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
25000       (VT == MVT::i32 || VT == MVT::i64)) {
25001     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25002     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
25003                             N0.getOperand(0), N0.getOperand(1));
25004     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25005     return R.getValue(1);
25006   }
25007
25008   return SDValue();
25009 }
25010
25011 // Optimize x == -y --> x+y == 0
25012 //          x != -y --> x+y != 0
25013 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
25014                                       const X86Subtarget* Subtarget) {
25015   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
25016   SDValue LHS = N->getOperand(0);
25017   SDValue RHS = N->getOperand(1);
25018   EVT VT = N->getValueType(0);
25019   SDLoc DL(N);
25020
25021   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
25022     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
25023       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
25024         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
25025                                    LHS.getOperand(1));
25026         return DAG.getSetCC(DL, N->getValueType(0), addV,
25027                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25028       }
25029   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
25030     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
25031       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
25032         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
25033                                    RHS.getOperand(1));
25034         return DAG.getSetCC(DL, N->getValueType(0), addV,
25035                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25036       }
25037
25038   if (VT.getScalarType() == MVT::i1 &&
25039       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
25040     bool IsSEXT0 =
25041         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25042         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25043     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25044
25045     if (!IsSEXT0 || !IsVZero1) {
25046       // Swap the operands and update the condition code.
25047       std::swap(LHS, RHS);
25048       CC = ISD::getSetCCSwappedOperands(CC);
25049
25050       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25051                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25052       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25053     }
25054
25055     if (IsSEXT0 && IsVZero1) {
25056       assert(VT == LHS.getOperand(0).getValueType() &&
25057              "Uexpected operand type");
25058       if (CC == ISD::SETGT)
25059         return DAG.getConstant(0, DL, VT);
25060       if (CC == ISD::SETLE)
25061         return DAG.getConstant(1, DL, VT);
25062       if (CC == ISD::SETEQ || CC == ISD::SETGE)
25063         return DAG.getNOT(DL, LHS.getOperand(0), VT);
25064
25065       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
25066              "Unexpected condition code!");
25067       return LHS.getOperand(0);
25068     }
25069   }
25070
25071   return SDValue();
25072 }
25073
25074 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
25075                                          SelectionDAG &DAG) {
25076   SDLoc dl(Load);
25077   MVT VT = Load->getSimpleValueType(0);
25078   MVT EVT = VT.getVectorElementType();
25079   SDValue Addr = Load->getOperand(1);
25080   SDValue NewAddr = DAG.getNode(
25081       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
25082       DAG.getConstant(Index * EVT.getStoreSize(), dl,
25083                       Addr.getSimpleValueType()));
25084
25085   SDValue NewLoad =
25086       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
25087                   DAG.getMachineFunction().getMachineMemOperand(
25088                       Load->getMemOperand(), 0, EVT.getStoreSize()));
25089   return NewLoad;
25090 }
25091
25092 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
25093                                       const X86Subtarget *Subtarget) {
25094   SDLoc dl(N);
25095   MVT VT = N->getOperand(1)->getSimpleValueType(0);
25096   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
25097          "X86insertps is only defined for v4x32");
25098
25099   SDValue Ld = N->getOperand(1);
25100   if (MayFoldLoad(Ld)) {
25101     // Extract the countS bits from the immediate so we can get the proper
25102     // address when narrowing the vector load to a specific element.
25103     // When the second source op is a memory address, insertps doesn't use
25104     // countS and just gets an f32 from that address.
25105     unsigned DestIndex =
25106         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
25107
25108     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
25109
25110     // Create this as a scalar to vector to match the instruction pattern.
25111     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
25112     // countS bits are ignored when loading from memory on insertps, which
25113     // means we don't need to explicitly set them to 0.
25114     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
25115                        LoadScalarToVector, N->getOperand(2));
25116   }
25117   return SDValue();
25118 }
25119
25120 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
25121   SDValue V0 = N->getOperand(0);
25122   SDValue V1 = N->getOperand(1);
25123   SDLoc DL(N);
25124   EVT VT = N->getValueType(0);
25125
25126   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
25127   // operands and changing the mask to 1. This saves us a bunch of
25128   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
25129   // x86InstrInfo knows how to commute this back after instruction selection
25130   // if it would help register allocation.
25131
25132   // TODO: If optimizing for size or a processor that doesn't suffer from
25133   // partial register update stalls, this should be transformed into a MOVSD
25134   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
25135
25136   if (VT == MVT::v2f64)
25137     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
25138       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
25139         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
25140         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
25141       }
25142
25143   return SDValue();
25144 }
25145
25146 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
25147 // as "sbb reg,reg", since it can be extended without zext and produces
25148 // an all-ones bit which is more useful than 0/1 in some cases.
25149 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
25150                                MVT VT) {
25151   if (VT == MVT::i8)
25152     return DAG.getNode(ISD::AND, DL, VT,
25153                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25154                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
25155                                    EFLAGS),
25156                        DAG.getConstant(1, DL, VT));
25157   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
25158   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
25159                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25160                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
25161                                  EFLAGS));
25162 }
25163
25164 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
25165 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
25166                                    TargetLowering::DAGCombinerInfo &DCI,
25167                                    const X86Subtarget *Subtarget) {
25168   SDLoc DL(N);
25169   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
25170   SDValue EFLAGS = N->getOperand(1);
25171
25172   if (CC == X86::COND_A) {
25173     // Try to convert COND_A into COND_B in an attempt to facilitate
25174     // materializing "setb reg".
25175     //
25176     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
25177     // cannot take an immediate as its first operand.
25178     //
25179     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
25180         EFLAGS.getValueType().isInteger() &&
25181         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
25182       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
25183                                    EFLAGS.getNode()->getVTList(),
25184                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
25185       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
25186       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
25187     }
25188   }
25189
25190   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
25191   // a zext and produces an all-ones bit which is more useful than 0/1 in some
25192   // cases.
25193   if (CC == X86::COND_B)
25194     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
25195
25196   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
25197     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
25198     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
25199   }
25200
25201   return SDValue();
25202 }
25203
25204 // Optimize branch condition evaluation.
25205 //
25206 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
25207                                     TargetLowering::DAGCombinerInfo &DCI,
25208                                     const X86Subtarget *Subtarget) {
25209   SDLoc DL(N);
25210   SDValue Chain = N->getOperand(0);
25211   SDValue Dest = N->getOperand(1);
25212   SDValue EFLAGS = N->getOperand(3);
25213   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
25214
25215   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
25216     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
25217     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
25218                        Flags);
25219   }
25220
25221   return SDValue();
25222 }
25223
25224 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
25225                                                          SelectionDAG &DAG) {
25226   // Take advantage of vector comparisons producing 0 or -1 in each lane to
25227   // optimize away operation when it's from a constant.
25228   //
25229   // The general transformation is:
25230   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
25231   //       AND(VECTOR_CMP(x,y), constant2)
25232   //    constant2 = UNARYOP(constant)
25233
25234   // Early exit if this isn't a vector operation, the operand of the
25235   // unary operation isn't a bitwise AND, or if the sizes of the operations
25236   // aren't the same.
25237   EVT VT = N->getValueType(0);
25238   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
25239       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
25240       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
25241     return SDValue();
25242
25243   // Now check that the other operand of the AND is a constant. We could
25244   // make the transformation for non-constant splats as well, but it's unclear
25245   // that would be a benefit as it would not eliminate any operations, just
25246   // perform one more step in scalar code before moving to the vector unit.
25247   if (BuildVectorSDNode *BV =
25248           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
25249     // Bail out if the vector isn't a constant.
25250     if (!BV->isConstant())
25251       return SDValue();
25252
25253     // Everything checks out. Build up the new and improved node.
25254     SDLoc DL(N);
25255     EVT IntVT = BV->getValueType(0);
25256     // Create a new constant of the appropriate type for the transformed
25257     // DAG.
25258     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
25259     // The AND node needs bitcasts to/from an integer vector type around it.
25260     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
25261     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
25262                                  N->getOperand(0)->getOperand(0), MaskConst);
25263     SDValue Res = DAG.getBitcast(VT, NewAnd);
25264     return Res;
25265   }
25266
25267   return SDValue();
25268 }
25269
25270 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
25271                                         const X86Subtarget *Subtarget) {
25272   SDValue Op0 = N->getOperand(0);
25273   EVT VT = N->getValueType(0);
25274   EVT InVT = Op0.getValueType();
25275   EVT InSVT = InVT.getScalarType();
25276   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25277
25278   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
25279   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
25280   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
25281     SDLoc dl(N);
25282     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
25283                                  InVT.getVectorNumElements());
25284     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
25285
25286     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
25287       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
25288
25289     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
25290   }
25291
25292   return SDValue();
25293 }
25294
25295 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
25296                                         const X86Subtarget *Subtarget) {
25297   // First try to optimize away the conversion entirely when it's
25298   // conditionally from a constant. Vectors only.
25299   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
25300     return Res;
25301
25302   // Now move on to more general possibilities.
25303   SDValue Op0 = N->getOperand(0);
25304   EVT VT = N->getValueType(0);
25305   EVT InVT = Op0.getValueType();
25306   EVT InSVT = InVT.getScalarType();
25307
25308   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
25309   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
25310   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
25311     SDLoc dl(N);
25312     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
25313                                  InVT.getVectorNumElements());
25314     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
25315     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
25316   }
25317
25318   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
25319   // a 32-bit target where SSE doesn't support i64->FP operations.
25320   if (Op0.getOpcode() == ISD::LOAD) {
25321     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
25322     EVT LdVT = Ld->getValueType(0);
25323
25324     // This transformation is not supported if the result type is f16
25325     if (VT == MVT::f16)
25326       return SDValue();
25327
25328     if (!Ld->isVolatile() && !VT.isVector() &&
25329         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
25330         !Subtarget->is64Bit() && LdVT == MVT::i64) {
25331       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
25332           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
25333       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
25334       return FILDChain;
25335     }
25336   }
25337   return SDValue();
25338 }
25339
25340 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
25341 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
25342                                  X86TargetLowering::DAGCombinerInfo &DCI) {
25343   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
25344   // the result is either zero or one (depending on the input carry bit).
25345   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
25346   if (X86::isZeroNode(N->getOperand(0)) &&
25347       X86::isZeroNode(N->getOperand(1)) &&
25348       // We don't have a good way to replace an EFLAGS use, so only do this when
25349       // dead right now.
25350       SDValue(N, 1).use_empty()) {
25351     SDLoc DL(N);
25352     EVT VT = N->getValueType(0);
25353     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
25354     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
25355                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
25356                                            DAG.getConstant(X86::COND_B, DL,
25357                                                            MVT::i8),
25358                                            N->getOperand(2)),
25359                                DAG.getConstant(1, DL, VT));
25360     return DCI.CombineTo(N, Res1, CarryOut);
25361   }
25362
25363   return SDValue();
25364 }
25365
25366 // fold (add Y, (sete  X, 0)) -> adc  0, Y
25367 //      (add Y, (setne X, 0)) -> sbb -1, Y
25368 //      (sub (sete  X, 0), Y) -> sbb  0, Y
25369 //      (sub (setne X, 0), Y) -> adc -1, Y
25370 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
25371   SDLoc DL(N);
25372
25373   // Look through ZExts.
25374   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
25375   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
25376     return SDValue();
25377
25378   SDValue SetCC = Ext.getOperand(0);
25379   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
25380     return SDValue();
25381
25382   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
25383   if (CC != X86::COND_E && CC != X86::COND_NE)
25384     return SDValue();
25385
25386   SDValue Cmp = SetCC.getOperand(1);
25387   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
25388       !X86::isZeroNode(Cmp.getOperand(1)) ||
25389       !Cmp.getOperand(0).getValueType().isInteger())
25390     return SDValue();
25391
25392   SDValue CmpOp0 = Cmp.getOperand(0);
25393   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
25394                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
25395
25396   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
25397   if (CC == X86::COND_NE)
25398     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
25399                        DL, OtherVal.getValueType(), OtherVal,
25400                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
25401                        NewCmp);
25402   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
25403                      DL, OtherVal.getValueType(), OtherVal,
25404                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
25405 }
25406
25407 /// PerformADDCombine - Do target-specific dag combines on integer adds.
25408 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
25409                                  const X86Subtarget *Subtarget) {
25410   EVT VT = N->getValueType(0);
25411   SDValue Op0 = N->getOperand(0);
25412   SDValue Op1 = N->getOperand(1);
25413
25414   // Try to synthesize horizontal adds from adds of shuffles.
25415   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
25416        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
25417       isHorizontalBinOp(Op0, Op1, true))
25418     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
25419
25420   return OptimizeConditionalInDecrement(N, DAG);
25421 }
25422
25423 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
25424                                  const X86Subtarget *Subtarget) {
25425   SDValue Op0 = N->getOperand(0);
25426   SDValue Op1 = N->getOperand(1);
25427
25428   // X86 can't encode an immediate LHS of a sub. See if we can push the
25429   // negation into a preceding instruction.
25430   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
25431     // If the RHS of the sub is a XOR with one use and a constant, invert the
25432     // immediate. Then add one to the LHS of the sub so we can turn
25433     // X-Y -> X+~Y+1, saving one register.
25434     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
25435         isa<ConstantSDNode>(Op1.getOperand(1))) {
25436       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
25437       EVT VT = Op0.getValueType();
25438       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
25439                                    Op1.getOperand(0),
25440                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
25441       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
25442                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
25443     }
25444   }
25445
25446   // Try to synthesize horizontal adds from adds of shuffles.
25447   EVT VT = N->getValueType(0);
25448   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
25449        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
25450       isHorizontalBinOp(Op0, Op1, true))
25451     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
25452
25453   return OptimizeConditionalInDecrement(N, DAG);
25454 }
25455
25456 /// performVZEXTCombine - Performs build vector combines
25457 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
25458                                    TargetLowering::DAGCombinerInfo &DCI,
25459                                    const X86Subtarget *Subtarget) {
25460   SDLoc DL(N);
25461   MVT VT = N->getSimpleValueType(0);
25462   SDValue Op = N->getOperand(0);
25463   MVT OpVT = Op.getSimpleValueType();
25464   MVT OpEltVT = OpVT.getVectorElementType();
25465   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
25466
25467   // (vzext (bitcast (vzext (x)) -> (vzext x)
25468   SDValue V = Op;
25469   while (V.getOpcode() == ISD::BITCAST)
25470     V = V.getOperand(0);
25471
25472   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
25473     MVT InnerVT = V.getSimpleValueType();
25474     MVT InnerEltVT = InnerVT.getVectorElementType();
25475
25476     // If the element sizes match exactly, we can just do one larger vzext. This
25477     // is always an exact type match as vzext operates on integer types.
25478     if (OpEltVT == InnerEltVT) {
25479       assert(OpVT == InnerVT && "Types must match for vzext!");
25480       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
25481     }
25482
25483     // The only other way we can combine them is if only a single element of the
25484     // inner vzext is used in the input to the outer vzext.
25485     if (InnerEltVT.getSizeInBits() < InputBits)
25486       return SDValue();
25487
25488     // In this case, the inner vzext is completely dead because we're going to
25489     // only look at bits inside of the low element. Just do the outer vzext on
25490     // a bitcast of the input to the inner.
25491     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
25492   }
25493
25494   // Check if we can bypass extracting and re-inserting an element of an input
25495   // vector. Essentialy:
25496   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
25497   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
25498       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
25499       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
25500     SDValue ExtractedV = V.getOperand(0);
25501     SDValue OrigV = ExtractedV.getOperand(0);
25502     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
25503       if (ExtractIdx->getZExtValue() == 0) {
25504         MVT OrigVT = OrigV.getSimpleValueType();
25505         // Extract a subvector if necessary...
25506         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
25507           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
25508           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
25509                                     OrigVT.getVectorNumElements() / Ratio);
25510           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
25511                               DAG.getIntPtrConstant(0, DL));
25512         }
25513         Op = DAG.getBitcast(OpVT, OrigV);
25514         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
25515       }
25516   }
25517
25518   return SDValue();
25519 }
25520
25521 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
25522                                              DAGCombinerInfo &DCI) const {
25523   SelectionDAG &DAG = DCI.DAG;
25524   switch (N->getOpcode()) {
25525   default: break;
25526   case ISD::EXTRACT_VECTOR_ELT:
25527     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
25528   case ISD::VSELECT:
25529   case ISD::SELECT:
25530   case X86ISD::SHRUNKBLEND:
25531     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
25532   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
25533   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
25534   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
25535   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
25536   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
25537   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
25538   case ISD::SHL:
25539   case ISD::SRA:
25540   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
25541   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
25542   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
25543   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
25544   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
25545   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
25546   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
25547   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
25548   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
25549   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
25550   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
25551   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
25552   case X86ISD::FXOR:
25553   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
25554   case X86ISD::FMIN:
25555   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
25556   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
25557   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
25558   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
25559   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
25560   case ISD::ANY_EXTEND:
25561   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
25562   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
25563   case ISD::SIGN_EXTEND_INREG:
25564     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
25565   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
25566   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
25567   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
25568   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
25569   case X86ISD::SHUFP:       // Handle all target specific shuffles
25570   case X86ISD::PALIGNR:
25571   case X86ISD::UNPCKH:
25572   case X86ISD::UNPCKL:
25573   case X86ISD::MOVHLPS:
25574   case X86ISD::MOVLHPS:
25575   case X86ISD::PSHUFB:
25576   case X86ISD::PSHUFD:
25577   case X86ISD::PSHUFHW:
25578   case X86ISD::PSHUFLW:
25579   case X86ISD::MOVSS:
25580   case X86ISD::MOVSD:
25581   case X86ISD::VPERMILPI:
25582   case X86ISD::VPERM2X128:
25583   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
25584   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
25585   case ISD::INTRINSIC_WO_CHAIN:
25586     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
25587   case X86ISD::INSERTPS: {
25588     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
25589       return PerformINSERTPSCombine(N, DAG, Subtarget);
25590     break;
25591   }
25592   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
25593   }
25594
25595   return SDValue();
25596 }
25597
25598 /// isTypeDesirableForOp - Return true if the target has native support for
25599 /// the specified value type and it is 'desirable' to use the type for the
25600 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
25601 /// instruction encodings are longer and some i16 instructions are slow.
25602 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
25603   if (!isTypeLegal(VT))
25604     return false;
25605   if (VT != MVT::i16)
25606     return true;
25607
25608   switch (Opc) {
25609   default:
25610     return true;
25611   case ISD::LOAD:
25612   case ISD::SIGN_EXTEND:
25613   case ISD::ZERO_EXTEND:
25614   case ISD::ANY_EXTEND:
25615   case ISD::SHL:
25616   case ISD::SRL:
25617   case ISD::SUB:
25618   case ISD::ADD:
25619   case ISD::MUL:
25620   case ISD::AND:
25621   case ISD::OR:
25622   case ISD::XOR:
25623     return false;
25624   }
25625 }
25626
25627 /// IsDesirableToPromoteOp - This method query the target whether it is
25628 /// beneficial for dag combiner to promote the specified node. If true, it
25629 /// should return the desired promotion type by reference.
25630 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
25631   EVT VT = Op.getValueType();
25632   if (VT != MVT::i16)
25633     return false;
25634
25635   bool Promote = false;
25636   bool Commute = false;
25637   switch (Op.getOpcode()) {
25638   default: break;
25639   case ISD::LOAD: {
25640     LoadSDNode *LD = cast<LoadSDNode>(Op);
25641     // If the non-extending load has a single use and it's not live out, then it
25642     // might be folded.
25643     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
25644                                                      Op.hasOneUse()*/) {
25645       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
25646              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
25647         // The only case where we'd want to promote LOAD (rather then it being
25648         // promoted as an operand is when it's only use is liveout.
25649         if (UI->getOpcode() != ISD::CopyToReg)
25650           return false;
25651       }
25652     }
25653     Promote = true;
25654     break;
25655   }
25656   case ISD::SIGN_EXTEND:
25657   case ISD::ZERO_EXTEND:
25658   case ISD::ANY_EXTEND:
25659     Promote = true;
25660     break;
25661   case ISD::SHL:
25662   case ISD::SRL: {
25663     SDValue N0 = Op.getOperand(0);
25664     // Look out for (store (shl (load), x)).
25665     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
25666       return false;
25667     Promote = true;
25668     break;
25669   }
25670   case ISD::ADD:
25671   case ISD::MUL:
25672   case ISD::AND:
25673   case ISD::OR:
25674   case ISD::XOR:
25675     Commute = true;
25676     // fallthrough
25677   case ISD::SUB: {
25678     SDValue N0 = Op.getOperand(0);
25679     SDValue N1 = Op.getOperand(1);
25680     if (!Commute && MayFoldLoad(N1))
25681       return false;
25682     // Avoid disabling potential load folding opportunities.
25683     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
25684       return false;
25685     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
25686       return false;
25687     Promote = true;
25688   }
25689   }
25690
25691   PVT = MVT::i32;
25692   return Promote;
25693 }
25694
25695 //===----------------------------------------------------------------------===//
25696 //                           X86 Inline Assembly Support
25697 //===----------------------------------------------------------------------===//
25698
25699 // Helper to match a string separated by whitespace.
25700 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
25701   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
25702
25703   for (StringRef Piece : Pieces) {
25704     if (!S.startswith(Piece)) // Check if the piece matches.
25705       return false;
25706
25707     S = S.substr(Piece.size());
25708     StringRef::size_type Pos = S.find_first_not_of(" \t");
25709     if (Pos == 0) // We matched a prefix.
25710       return false;
25711
25712     S = S.substr(Pos);
25713   }
25714
25715   return S.empty();
25716 }
25717
25718 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
25719
25720   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
25721     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
25722         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
25723         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
25724
25725       if (AsmPieces.size() == 3)
25726         return true;
25727       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
25728         return true;
25729     }
25730   }
25731   return false;
25732 }
25733
25734 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
25735   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
25736
25737   std::string AsmStr = IA->getAsmString();
25738
25739   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
25740   if (!Ty || Ty->getBitWidth() % 16 != 0)
25741     return false;
25742
25743   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
25744   SmallVector<StringRef, 4> AsmPieces;
25745   SplitString(AsmStr, AsmPieces, ";\n");
25746
25747   switch (AsmPieces.size()) {
25748   default: return false;
25749   case 1:
25750     // FIXME: this should verify that we are targeting a 486 or better.  If not,
25751     // we will turn this bswap into something that will be lowered to logical
25752     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
25753     // lower so don't worry about this.
25754     // bswap $0
25755     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
25756         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
25757         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
25758         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
25759         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
25760         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
25761       // No need to check constraints, nothing other than the equivalent of
25762       // "=r,0" would be valid here.
25763       return IntrinsicLowering::LowerToByteSwap(CI);
25764     }
25765
25766     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
25767     if (CI->getType()->isIntegerTy(16) &&
25768         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
25769         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
25770          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
25771       AsmPieces.clear();
25772       StringRef ConstraintsStr = IA->getConstraintString();
25773       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
25774       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
25775       if (clobbersFlagRegisters(AsmPieces))
25776         return IntrinsicLowering::LowerToByteSwap(CI);
25777     }
25778     break;
25779   case 3:
25780     if (CI->getType()->isIntegerTy(32) &&
25781         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
25782         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
25783         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
25784         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
25785       AsmPieces.clear();
25786       StringRef ConstraintsStr = IA->getConstraintString();
25787       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
25788       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
25789       if (clobbersFlagRegisters(AsmPieces))
25790         return IntrinsicLowering::LowerToByteSwap(CI);
25791     }
25792
25793     if (CI->getType()->isIntegerTy(64)) {
25794       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
25795       if (Constraints.size() >= 2 &&
25796           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
25797           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
25798         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
25799         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
25800             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
25801             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
25802           return IntrinsicLowering::LowerToByteSwap(CI);
25803       }
25804     }
25805     break;
25806   }
25807   return false;
25808 }
25809
25810 /// getConstraintType - Given a constraint letter, return the type of
25811 /// constraint it is for this target.
25812 X86TargetLowering::ConstraintType
25813 X86TargetLowering::getConstraintType(StringRef Constraint) const {
25814   if (Constraint.size() == 1) {
25815     switch (Constraint[0]) {
25816     case 'R':
25817     case 'q':
25818     case 'Q':
25819     case 'f':
25820     case 't':
25821     case 'u':
25822     case 'y':
25823     case 'x':
25824     case 'Y':
25825     case 'l':
25826       return C_RegisterClass;
25827     case 'a':
25828     case 'b':
25829     case 'c':
25830     case 'd':
25831     case 'S':
25832     case 'D':
25833     case 'A':
25834       return C_Register;
25835     case 'I':
25836     case 'J':
25837     case 'K':
25838     case 'L':
25839     case 'M':
25840     case 'N':
25841     case 'G':
25842     case 'C':
25843     case 'e':
25844     case 'Z':
25845       return C_Other;
25846     default:
25847       break;
25848     }
25849   }
25850   return TargetLowering::getConstraintType(Constraint);
25851 }
25852
25853 /// Examine constraint type and operand type and determine a weight value.
25854 /// This object must already have been set up with the operand type
25855 /// and the current alternative constraint selected.
25856 TargetLowering::ConstraintWeight
25857   X86TargetLowering::getSingleConstraintMatchWeight(
25858     AsmOperandInfo &info, const char *constraint) const {
25859   ConstraintWeight weight = CW_Invalid;
25860   Value *CallOperandVal = info.CallOperandVal;
25861     // If we don't have a value, we can't do a match,
25862     // but allow it at the lowest weight.
25863   if (!CallOperandVal)
25864     return CW_Default;
25865   Type *type = CallOperandVal->getType();
25866   // Look at the constraint type.
25867   switch (*constraint) {
25868   default:
25869     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
25870   case 'R':
25871   case 'q':
25872   case 'Q':
25873   case 'a':
25874   case 'b':
25875   case 'c':
25876   case 'd':
25877   case 'S':
25878   case 'D':
25879   case 'A':
25880     if (CallOperandVal->getType()->isIntegerTy())
25881       weight = CW_SpecificReg;
25882     break;
25883   case 'f':
25884   case 't':
25885   case 'u':
25886     if (type->isFloatingPointTy())
25887       weight = CW_SpecificReg;
25888     break;
25889   case 'y':
25890     if (type->isX86_MMXTy() && Subtarget->hasMMX())
25891       weight = CW_SpecificReg;
25892     break;
25893   case 'x':
25894   case 'Y':
25895     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
25896         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
25897       weight = CW_Register;
25898     break;
25899   case 'I':
25900     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
25901       if (C->getZExtValue() <= 31)
25902         weight = CW_Constant;
25903     }
25904     break;
25905   case 'J':
25906     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25907       if (C->getZExtValue() <= 63)
25908         weight = CW_Constant;
25909     }
25910     break;
25911   case 'K':
25912     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25913       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
25914         weight = CW_Constant;
25915     }
25916     break;
25917   case 'L':
25918     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25919       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
25920         weight = CW_Constant;
25921     }
25922     break;
25923   case 'M':
25924     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25925       if (C->getZExtValue() <= 3)
25926         weight = CW_Constant;
25927     }
25928     break;
25929   case 'N':
25930     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25931       if (C->getZExtValue() <= 0xff)
25932         weight = CW_Constant;
25933     }
25934     break;
25935   case 'G':
25936   case 'C':
25937     if (isa<ConstantFP>(CallOperandVal)) {
25938       weight = CW_Constant;
25939     }
25940     break;
25941   case 'e':
25942     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25943       if ((C->getSExtValue() >= -0x80000000LL) &&
25944           (C->getSExtValue() <= 0x7fffffffLL))
25945         weight = CW_Constant;
25946     }
25947     break;
25948   case 'Z':
25949     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
25950       if (C->getZExtValue() <= 0xffffffff)
25951         weight = CW_Constant;
25952     }
25953     break;
25954   }
25955   return weight;
25956 }
25957
25958 /// LowerXConstraint - try to replace an X constraint, which matches anything,
25959 /// with another that has more specific requirements based on the type of the
25960 /// corresponding operand.
25961 const char *X86TargetLowering::
25962 LowerXConstraint(EVT ConstraintVT) const {
25963   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
25964   // 'f' like normal targets.
25965   if (ConstraintVT.isFloatingPoint()) {
25966     if (Subtarget->hasSSE2())
25967       return "Y";
25968     if (Subtarget->hasSSE1())
25969       return "x";
25970   }
25971
25972   return TargetLowering::LowerXConstraint(ConstraintVT);
25973 }
25974
25975 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
25976 /// vector.  If it is invalid, don't add anything to Ops.
25977 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
25978                                                      std::string &Constraint,
25979                                                      std::vector<SDValue>&Ops,
25980                                                      SelectionDAG &DAG) const {
25981   SDValue Result;
25982
25983   // Only support length 1 constraints for now.
25984   if (Constraint.length() > 1) return;
25985
25986   char ConstraintLetter = Constraint[0];
25987   switch (ConstraintLetter) {
25988   default: break;
25989   case 'I':
25990     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
25991       if (C->getZExtValue() <= 31) {
25992         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
25993                                        Op.getValueType());
25994         break;
25995       }
25996     }
25997     return;
25998   case 'J':
25999     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26000       if (C->getZExtValue() <= 63) {
26001         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26002                                        Op.getValueType());
26003         break;
26004       }
26005     }
26006     return;
26007   case 'K':
26008     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26009       if (isInt<8>(C->getSExtValue())) {
26010         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26011                                        Op.getValueType());
26012         break;
26013       }
26014     }
26015     return;
26016   case 'L':
26017     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26018       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
26019           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
26020         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
26021                                        Op.getValueType());
26022         break;
26023       }
26024     }
26025     return;
26026   case 'M':
26027     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26028       if (C->getZExtValue() <= 3) {
26029         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26030                                        Op.getValueType());
26031         break;
26032       }
26033     }
26034     return;
26035   case 'N':
26036     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26037       if (C->getZExtValue() <= 255) {
26038         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26039                                        Op.getValueType());
26040         break;
26041       }
26042     }
26043     return;
26044   case 'O':
26045     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26046       if (C->getZExtValue() <= 127) {
26047         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26048                                        Op.getValueType());
26049         break;
26050       }
26051     }
26052     return;
26053   case 'e': {
26054     // 32-bit signed value
26055     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26056       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26057                                            C->getSExtValue())) {
26058         // Widen to 64 bits here to get it sign extended.
26059         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
26060         break;
26061       }
26062     // FIXME gcc accepts some relocatable values here too, but only in certain
26063     // memory models; it's complicated.
26064     }
26065     return;
26066   }
26067   case 'Z': {
26068     // 32-bit unsigned value
26069     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26070       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26071                                            C->getZExtValue())) {
26072         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26073                                        Op.getValueType());
26074         break;
26075       }
26076     }
26077     // FIXME gcc accepts some relocatable values here too, but only in certain
26078     // memory models; it's complicated.
26079     return;
26080   }
26081   case 'i': {
26082     // Literal immediates are always ok.
26083     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
26084       // Widen to 64 bits here to get it sign extended.
26085       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
26086       break;
26087     }
26088
26089     // In any sort of PIC mode addresses need to be computed at runtime by
26090     // adding in a register or some sort of table lookup.  These can't
26091     // be used as immediates.
26092     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
26093       return;
26094
26095     // If we are in non-pic codegen mode, we allow the address of a global (with
26096     // an optional displacement) to be used with 'i'.
26097     GlobalAddressSDNode *GA = nullptr;
26098     int64_t Offset = 0;
26099
26100     // Match either (GA), (GA+C), (GA+C1+C2), etc.
26101     while (1) {
26102       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
26103         Offset += GA->getOffset();
26104         break;
26105       } else if (Op.getOpcode() == ISD::ADD) {
26106         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26107           Offset += C->getZExtValue();
26108           Op = Op.getOperand(0);
26109           continue;
26110         }
26111       } else if (Op.getOpcode() == ISD::SUB) {
26112         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26113           Offset += -C->getZExtValue();
26114           Op = Op.getOperand(0);
26115           continue;
26116         }
26117       }
26118
26119       // Otherwise, this isn't something we can handle, reject it.
26120       return;
26121     }
26122
26123     const GlobalValue *GV = GA->getGlobal();
26124     // If we require an extra load to get this address, as in PIC mode, we
26125     // can't accept it.
26126     if (isGlobalStubReference(
26127             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
26128       return;
26129
26130     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
26131                                         GA->getValueType(0), Offset);
26132     break;
26133   }
26134   }
26135
26136   if (Result.getNode()) {
26137     Ops.push_back(Result);
26138     return;
26139   }
26140   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
26141 }
26142
26143 std::pair<unsigned, const TargetRegisterClass *>
26144 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
26145                                                 StringRef Constraint,
26146                                                 MVT VT) const {
26147   // First, see if this is a constraint that directly corresponds to an LLVM
26148   // register class.
26149   if (Constraint.size() == 1) {
26150     // GCC Constraint Letters
26151     switch (Constraint[0]) {
26152     default: break;
26153       // TODO: Slight differences here in allocation order and leaving
26154       // RIP in the class. Do they matter any more here than they do
26155       // in the normal allocation?
26156     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
26157       if (Subtarget->is64Bit()) {
26158         if (VT == MVT::i32 || VT == MVT::f32)
26159           return std::make_pair(0U, &X86::GR32RegClass);
26160         if (VT == MVT::i16)
26161           return std::make_pair(0U, &X86::GR16RegClass);
26162         if (VT == MVT::i8 || VT == MVT::i1)
26163           return std::make_pair(0U, &X86::GR8RegClass);
26164         if (VT == MVT::i64 || VT == MVT::f64)
26165           return std::make_pair(0U, &X86::GR64RegClass);
26166         break;
26167       }
26168       // 32-bit fallthrough
26169     case 'Q':   // Q_REGS
26170       if (VT == MVT::i32 || VT == MVT::f32)
26171         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
26172       if (VT == MVT::i16)
26173         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
26174       if (VT == MVT::i8 || VT == MVT::i1)
26175         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
26176       if (VT == MVT::i64)
26177         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
26178       break;
26179     case 'r':   // GENERAL_REGS
26180     case 'l':   // INDEX_REGS
26181       if (VT == MVT::i8 || VT == MVT::i1)
26182         return std::make_pair(0U, &X86::GR8RegClass);
26183       if (VT == MVT::i16)
26184         return std::make_pair(0U, &X86::GR16RegClass);
26185       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
26186         return std::make_pair(0U, &X86::GR32RegClass);
26187       return std::make_pair(0U, &X86::GR64RegClass);
26188     case 'R':   // LEGACY_REGS
26189       if (VT == MVT::i8 || VT == MVT::i1)
26190         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
26191       if (VT == MVT::i16)
26192         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
26193       if (VT == MVT::i32 || !Subtarget->is64Bit())
26194         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
26195       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
26196     case 'f':  // FP Stack registers.
26197       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
26198       // value to the correct fpstack register class.
26199       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
26200         return std::make_pair(0U, &X86::RFP32RegClass);
26201       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
26202         return std::make_pair(0U, &X86::RFP64RegClass);
26203       return std::make_pair(0U, &X86::RFP80RegClass);
26204     case 'y':   // MMX_REGS if MMX allowed.
26205       if (!Subtarget->hasMMX()) break;
26206       return std::make_pair(0U, &X86::VR64RegClass);
26207     case 'Y':   // SSE_REGS if SSE2 allowed
26208       if (!Subtarget->hasSSE2()) break;
26209       // FALL THROUGH.
26210     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
26211       if (!Subtarget->hasSSE1()) break;
26212
26213       switch (VT.SimpleTy) {
26214       default: break;
26215       // Scalar SSE types.
26216       case MVT::f32:
26217       case MVT::i32:
26218         return std::make_pair(0U, &X86::FR32RegClass);
26219       case MVT::f64:
26220       case MVT::i64:
26221         return std::make_pair(0U, &X86::FR64RegClass);
26222       // Vector types.
26223       case MVT::v16i8:
26224       case MVT::v8i16:
26225       case MVT::v4i32:
26226       case MVT::v2i64:
26227       case MVT::v4f32:
26228       case MVT::v2f64:
26229         return std::make_pair(0U, &X86::VR128RegClass);
26230       // AVX types.
26231       case MVT::v32i8:
26232       case MVT::v16i16:
26233       case MVT::v8i32:
26234       case MVT::v4i64:
26235       case MVT::v8f32:
26236       case MVT::v4f64:
26237         return std::make_pair(0U, &X86::VR256RegClass);
26238       case MVT::v8f64:
26239       case MVT::v16f32:
26240       case MVT::v16i32:
26241       case MVT::v8i64:
26242         return std::make_pair(0U, &X86::VR512RegClass);
26243       }
26244       break;
26245     }
26246   }
26247
26248   // Use the default implementation in TargetLowering to convert the register
26249   // constraint into a member of a register class.
26250   std::pair<unsigned, const TargetRegisterClass*> Res;
26251   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
26252
26253   // Not found as a standard register?
26254   if (!Res.second) {
26255     // Map st(0) -> st(7) -> ST0
26256     if (Constraint.size() == 7 && Constraint[0] == '{' &&
26257         tolower(Constraint[1]) == 's' &&
26258         tolower(Constraint[2]) == 't' &&
26259         Constraint[3] == '(' &&
26260         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
26261         Constraint[5] == ')' &&
26262         Constraint[6] == '}') {
26263
26264       Res.first = X86::FP0+Constraint[4]-'0';
26265       Res.second = &X86::RFP80RegClass;
26266       return Res;
26267     }
26268
26269     // GCC allows "st(0)" to be called just plain "st".
26270     if (StringRef("{st}").equals_lower(Constraint)) {
26271       Res.first = X86::FP0;
26272       Res.second = &X86::RFP80RegClass;
26273       return Res;
26274     }
26275
26276     // flags -> EFLAGS
26277     if (StringRef("{flags}").equals_lower(Constraint)) {
26278       Res.first = X86::EFLAGS;
26279       Res.second = &X86::CCRRegClass;
26280       return Res;
26281     }
26282
26283     // 'A' means EAX + EDX.
26284     if (Constraint == "A") {
26285       Res.first = X86::EAX;
26286       Res.second = &X86::GR32_ADRegClass;
26287       return Res;
26288     }
26289     return Res;
26290   }
26291
26292   // Otherwise, check to see if this is a register class of the wrong value
26293   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
26294   // turn into {ax},{dx}.
26295   // MVT::Other is used to specify clobber names.
26296   if (Res.second->hasType(VT) || VT == MVT::Other)
26297     return Res;   // Correct type already, nothing to do.
26298
26299   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
26300   // return "eax". This should even work for things like getting 64bit integer
26301   // registers when given an f64 type.
26302   const TargetRegisterClass *Class = Res.second;
26303   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
26304       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
26305     unsigned Size = VT.getSizeInBits();
26306     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
26307                                   : Size == 16 ? MVT::i16
26308                                   : Size == 32 ? MVT::i32
26309                                   : Size == 64 ? MVT::i64
26310                                   : MVT::Other;
26311     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
26312     if (DestReg > 0) {
26313       Res.first = DestReg;
26314       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
26315                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
26316                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
26317                  : &X86::GR64RegClass;
26318       assert(Res.second->contains(Res.first) && "Register in register class");
26319     } else {
26320       // No register found/type mismatch.
26321       Res.first = 0;
26322       Res.second = nullptr;
26323     }
26324   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
26325              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
26326              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
26327              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
26328              Class == &X86::VR512RegClass) {
26329     // Handle references to XMM physical registers that got mapped into the
26330     // wrong class.  This can happen with constraints like {xmm0} where the
26331     // target independent register mapper will just pick the first match it can
26332     // find, ignoring the required type.
26333
26334     if (VT == MVT::f32 || VT == MVT::i32)
26335       Res.second = &X86::FR32RegClass;
26336     else if (VT == MVT::f64 || VT == MVT::i64)
26337       Res.second = &X86::FR64RegClass;
26338     else if (X86::VR128RegClass.hasType(VT))
26339       Res.second = &X86::VR128RegClass;
26340     else if (X86::VR256RegClass.hasType(VT))
26341       Res.second = &X86::VR256RegClass;
26342     else if (X86::VR512RegClass.hasType(VT))
26343       Res.second = &X86::VR512RegClass;
26344     else {
26345       // Type mismatch and not a clobber: Return an error;
26346       Res.first = 0;
26347       Res.second = nullptr;
26348     }
26349   }
26350
26351   return Res;
26352 }
26353
26354 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
26355                                             const AddrMode &AM, Type *Ty,
26356                                             unsigned AS) const {
26357   // Scaling factors are not free at all.
26358   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
26359   // will take 2 allocations in the out of order engine instead of 1
26360   // for plain addressing mode, i.e. inst (reg1).
26361   // E.g.,
26362   // vaddps (%rsi,%drx), %ymm0, %ymm1
26363   // Requires two allocations (one for the load, one for the computation)
26364   // whereas:
26365   // vaddps (%rsi), %ymm0, %ymm1
26366   // Requires just 1 allocation, i.e., freeing allocations for other operations
26367   // and having less micro operations to execute.
26368   //
26369   // For some X86 architectures, this is even worse because for instance for
26370   // stores, the complex addressing mode forces the instruction to use the
26371   // "load" ports instead of the dedicated "store" port.
26372   // E.g., on Haswell:
26373   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
26374   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
26375   if (isLegalAddressingMode(DL, AM, Ty, AS))
26376     // Scale represents reg2 * scale, thus account for 1
26377     // as soon as we use a second register.
26378     return AM.Scale != 0;
26379   return -1;
26380 }
26381
26382 bool X86TargetLowering::isTargetFTOL() const {
26383   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
26384 }