lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // Add the regs to the liveout set for the function.
1199   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1200   for (unsigned i = 0; i != RVLocs.size(); ++i)
1201     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1202       MRI.addLiveOut(RVLocs[i].getLocReg());
1203
1204   SDValue Flag;
1205
1206   SmallVector<SDValue, 6> RetOps;
1207   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1208   // Operand #1 = Bytes To Pop
1209   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1210
1211   // Copy the result values into the output registers.
1212   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1213     CCValAssign &VA = RVLocs[i];
1214     assert(VA.isRegLoc() && "Can only return in registers!");
1215     SDValue ValToCopy = Outs[i].Val;
1216
1217     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1218     // the RET instruction and handled by the FP Stackifier.
1219     if (VA.getLocReg() == X86::ST0 ||
1220         VA.getLocReg() == X86::ST1) {
1221       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1222       // change the value to the FP stack register class.
1223       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1224         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1225       RetOps.push_back(ValToCopy);
1226       // Don't emit a copytoreg.
1227       continue;
1228     }
1229
1230     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1231     // which is returned in RAX / RDX.
1232     if (Subtarget->is64Bit()) {
1233       EVT ValVT = ValToCopy.getValueType();
1234       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1235         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1236         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1237           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1238       }
1239     }
1240
1241     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1242     Flag = Chain.getValue(1);
1243   }
1244
1245   // The x86-64 ABI for returning structs by value requires that we copy
1246   // the sret argument into %rax for the return. We saved the argument into
1247   // a virtual register in the entry block, so now we copy the value out
1248   // and into %rax.
1249   if (Subtarget->is64Bit() &&
1250       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1251     MachineFunction &MF = DAG.getMachineFunction();
1252     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1253     unsigned Reg = FuncInfo->getSRetReturnReg();
1254     if (!Reg) {
1255       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1256       FuncInfo->setSRetReturnReg(Reg);
1257     }
1258     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1259
1260     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1261     Flag = Chain.getValue(1);
1262
1263     // RAX now acts like a return value.
1264     MRI.addLiveOut(X86::RAX);
1265   }
1266
1267   RetOps[0] = Chain;  // Update chain.
1268
1269   // Add the flag if we have it.
1270   if (Flag.getNode())
1271     RetOps.push_back(Flag);
1272
1273   return DAG.getNode(X86ISD::RET_FLAG, dl,
1274                      MVT::Other, &RetOps[0], RetOps.size());
1275 }
1276
1277 /// LowerCallResult - Lower the result values of a call into the
1278 /// appropriate copies out of appropriate physical registers.
1279 ///
1280 SDValue
1281 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1282                                    CallingConv::ID CallConv, bool isVarArg,
1283                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1284                                    DebugLoc dl, SelectionDAG &DAG,
1285                                    SmallVectorImpl<SDValue> &InVals) {
1286
1287   // Assign locations to each value returned by this call.
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   bool Is64Bit = Subtarget->is64Bit();
1290   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1291                  RVLocs, *DAG.getContext());
1292   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1293
1294   // Copy all of the result registers out of their specified physreg.
1295   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1296     CCValAssign &VA = RVLocs[i];
1297     EVT CopyVT = VA.getValVT();
1298
1299     // If this is x86-64, and we disabled SSE, we can't return FP values
1300     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1301         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1302       llvm_report_error("SSE register return with SSE disabled");
1303     }
1304
1305     // If this is a call to a function that returns an fp value on the floating
1306     // point stack, but where we prefer to use the value in xmm registers, copy
1307     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1308     if ((VA.getLocReg() == X86::ST0 ||
1309          VA.getLocReg() == X86::ST1) &&
1310         isScalarFPTypeInSSEReg(VA.getValVT())) {
1311       CopyVT = MVT::f80;
1312     }
1313
1314     SDValue Val;
1315     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1316       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1317       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1318         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1319                                    MVT::v2i64, InFlag).getValue(1);
1320         Val = Chain.getValue(0);
1321         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1322                           Val, DAG.getConstant(0, MVT::i64));
1323       } else {
1324         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1325                                    MVT::i64, InFlag).getValue(1);
1326         Val = Chain.getValue(0);
1327       }
1328       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1329     } else {
1330       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1331                                  CopyVT, InFlag).getValue(1);
1332       Val = Chain.getValue(0);
1333     }
1334     InFlag = Chain.getValue(2);
1335
1336     if (CopyVT != VA.getValVT()) {
1337       // Round the F80 the right size, which also moves to the appropriate xmm
1338       // register.
1339       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1340                         // This truncation won't change the value.
1341                         DAG.getIntPtrConstant(1));
1342     }
1343
1344     InVals.push_back(Val);
1345   }
1346
1347   return Chain;
1348 }
1349
1350
1351 //===----------------------------------------------------------------------===//
1352 //                C & StdCall & Fast Calling Convention implementation
1353 //===----------------------------------------------------------------------===//
1354 //  StdCall calling convention seems to be standard for many Windows' API
1355 //  routines and around. It differs from C calling convention just a little:
1356 //  callee should clean up the stack, not caller. Symbols should be also
1357 //  decorated in some fancy way :) It doesn't support any vector arguments.
1358 //  For info on fast calling convention see Fast Calling Convention (tail call)
1359 //  implementation LowerX86_32FastCCCallTo.
1360
1361 /// CallIsStructReturn - Determines whether a call uses struct return
1362 /// semantics.
1363 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1364   if (Outs.empty())
1365     return false;
1366
1367   return Outs[0].Flags.isSRet();
1368 }
1369
1370 /// ArgsAreStructReturn - Determines whether a function uses struct
1371 /// return semantics.
1372 static bool
1373 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1374   if (Ins.empty())
1375     return false;
1376
1377   return Ins[0].Flags.isSRet();
1378 }
1379
1380 /// IsCalleePop - Determines whether the callee is required to pop its
1381 /// own arguments. Callee pop is necessary to support tail calls.
1382 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1383   if (IsVarArg)
1384     return false;
1385
1386   switch (CallingConv) {
1387   default:
1388     return false;
1389   case CallingConv::X86_StdCall:
1390     return !Subtarget->is64Bit();
1391   case CallingConv::X86_FastCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::Fast:
1394     return PerformTailCallOpt;
1395   }
1396 }
1397
1398 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1399 /// given CallingConvention value.
1400 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1401   if (Subtarget->is64Bit()) {
1402     if (Subtarget->isTargetWin64())
1403       return CC_X86_Win64_C;
1404     else
1405       return CC_X86_64_C;
1406   }
1407
1408   if (CC == CallingConv::X86_FastCall)
1409     return CC_X86_32_FastCall;
1410   else if (CC == CallingConv::Fast)
1411     return CC_X86_32_FastCC;
1412   else
1413     return CC_X86_32_C;
1414 }
1415
1416 /// NameDecorationForCallConv - Selects the appropriate decoration to
1417 /// apply to a MachineFunction containing a given calling convention.
1418 NameDecorationStyle
1419 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1420   if (CallConv == CallingConv::X86_FastCall)
1421     return FastCall;
1422   else if (CallConv == CallingConv::X86_StdCall)
1423     return StdCall;
1424   return None;
1425 }
1426
1427
1428 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1429 /// by "Src" to address "Dst" with size and alignment information specified by
1430 /// the specific parameter attribute. The copy will be passed as a byval
1431 /// function parameter.
1432 static SDValue
1433 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1434                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1435                           DebugLoc dl) {
1436   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1437   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1438                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1439 }
1440
1441 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1442 /// a tailcall target by changing its ABI.
1443 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1444   return PerformTailCallOpt && CC == CallingConv::Fast;
1445 }
1446
1447 SDValue
1448 X86TargetLowering::LowerMemArgument(SDValue Chain,
1449                                     CallingConv::ID CallConv,
1450                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1451                                     DebugLoc dl, SelectionDAG &DAG,
1452                                     const CCValAssign &VA,
1453                                     MachineFrameInfo *MFI,
1454                                     unsigned i) {
1455   // Create the nodes corresponding to a load from this parameter slot.
1456   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1457   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1458   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1459   EVT ValVT;
1460
1461   // If value is passed by pointer we have address passed instead of the value
1462   // itself.
1463   if (VA.getLocInfo() == CCValAssign::Indirect)
1464     ValVT = VA.getLocVT();
1465   else
1466     ValVT = VA.getValVT();
1467
1468   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1469   // changed with more analysis.
1470   // In case of tail call optimization mark all arguments mutable. Since they
1471   // could be overwritten by lowering of arguments in case of a tail call.
1472   if (Flags.isByVal()) {
1473     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1474                                     VA.getLocMemOffset(), isImmutable, false);
1475     return DAG.getFrameIndex(FI, getPointerTy());
1476   } else {
1477     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1478                                     VA.getLocMemOffset(), isImmutable, false);
1479     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1480     return DAG.getLoad(ValVT, dl, Chain, FIN,
1481                        PseudoSourceValue::getFixedStack(FI), 0);
1482   }
1483 }
1484
1485 SDValue
1486 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1487                                         CallingConv::ID CallConv,
1488                                         bool isVarArg,
1489                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1490                                         DebugLoc dl,
1491                                         SelectionDAG &DAG,
1492                                         SmallVectorImpl<SDValue> &InVals) {
1493
1494   MachineFunction &MF = DAG.getMachineFunction();
1495   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1496
1497   const Function* Fn = MF.getFunction();
1498   if (Fn->hasExternalLinkage() &&
1499       Subtarget->isTargetCygMing() &&
1500       Fn->getName() == "main")
1501     FuncInfo->setForceFramePointer(true);
1502
1503   // Decorate the function name.
1504   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1505
1506   MachineFrameInfo *MFI = MF.getFrameInfo();
1507   bool Is64Bit = Subtarget->is64Bit();
1508   bool IsWin64 = Subtarget->isTargetWin64();
1509
1510   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1511          "Var args not supported with calling convention fastcc");
1512
1513   // Assign locations to all of the incoming arguments.
1514   SmallVector<CCValAssign, 16> ArgLocs;
1515   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1516                  ArgLocs, *DAG.getContext());
1517   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1518
1519   unsigned LastVal = ~0U;
1520   SDValue ArgValue;
1521   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1522     CCValAssign &VA = ArgLocs[i];
1523     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1524     // places.
1525     assert(VA.getValNo() != LastVal &&
1526            "Don't support value assigned to multiple locs yet");
1527     LastVal = VA.getValNo();
1528
1529     if (VA.isRegLoc()) {
1530       EVT RegVT = VA.getLocVT();
1531       TargetRegisterClass *RC = NULL;
1532       if (RegVT == MVT::i32)
1533         RC = X86::GR32RegisterClass;
1534       else if (Is64Bit && RegVT == MVT::i64)
1535         RC = X86::GR64RegisterClass;
1536       else if (RegVT == MVT::f32)
1537         RC = X86::FR32RegisterClass;
1538       else if (RegVT == MVT::f64)
1539         RC = X86::FR64RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1541         RC = X86::VR128RegisterClass;
1542       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1543         RC = X86::VR64RegisterClass;
1544       else
1545         llvm_unreachable("Unknown argument type!");
1546
1547       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1548       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1549
1550       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1551       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1552       // right size.
1553       if (VA.getLocInfo() == CCValAssign::SExt)
1554         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1555                                DAG.getValueType(VA.getValVT()));
1556       else if (VA.getLocInfo() == CCValAssign::ZExt)
1557         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1558                                DAG.getValueType(VA.getValVT()));
1559       else if (VA.getLocInfo() == CCValAssign::BCvt)
1560         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1561
1562       if (VA.isExtInLoc()) {
1563         // Handle MMX values passed in XMM regs.
1564         if (RegVT.isVector()) {
1565           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1566                                  ArgValue, DAG.getConstant(0, MVT::i64));
1567           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1568         } else
1569           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1570       }
1571     } else {
1572       assert(VA.isMemLoc());
1573       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1574     }
1575
1576     // If value is passed via pointer - do a load.
1577     if (VA.getLocInfo() == CCValAssign::Indirect)
1578       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1579
1580     InVals.push_back(ArgValue);
1581   }
1582
1583   // The x86-64 ABI for returning structs by value requires that we copy
1584   // the sret argument into %rax for the return. Save the argument into
1585   // a virtual register so that we can access it from the return points.
1586   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1587     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1588     unsigned Reg = FuncInfo->getSRetReturnReg();
1589     if (!Reg) {
1590       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1591       FuncInfo->setSRetReturnReg(Reg);
1592     }
1593     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1594     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1595   }
1596
1597   unsigned StackSize = CCInfo.getNextStackOffset();
1598   // Align stack specially for tail calls.
1599   if (FuncIsMadeTailCallSafe(CallConv))
1600     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1601
1602   // If the function takes variable number of arguments, make a frame index for
1603   // the start of the first vararg value... for expansion of llvm.va_start.
1604   if (isVarArg) {
1605     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1606       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1607     }
1608     if (Is64Bit) {
1609       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1610
1611       // FIXME: We should really autogenerate these arrays
1612       static const unsigned GPR64ArgRegsWin64[] = {
1613         X86::RCX, X86::RDX, X86::R8,  X86::R9
1614       };
1615       static const unsigned XMMArgRegsWin64[] = {
1616         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1617       };
1618       static const unsigned GPR64ArgRegs64Bit[] = {
1619         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1620       };
1621       static const unsigned XMMArgRegs64Bit[] = {
1622         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1623         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1624       };
1625       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1626
1627       if (IsWin64) {
1628         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1629         GPR64ArgRegs = GPR64ArgRegsWin64;
1630         XMMArgRegs = XMMArgRegsWin64;
1631       } else {
1632         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1633         GPR64ArgRegs = GPR64ArgRegs64Bit;
1634         XMMArgRegs = XMMArgRegs64Bit;
1635       }
1636       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1637                                                        TotalNumIntRegs);
1638       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1639                                                        TotalNumXMMRegs);
1640
1641       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1642       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1645              "SSE register cannot be used when SSE is disabled!");
1646       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1647         // Kernel mode asks for SSE to be disabled, so don't push them
1648         // on the stack.
1649         TotalNumXMMRegs = 0;
1650
1651       // For X86-64, if there are vararg parameters that are passed via
1652       // registers, then we must store them to their spots on the stack so they
1653       // may be loaded by deferencing the result of va_next.
1654       VarArgsGPOffset = NumIntRegs * 8;
1655       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1656       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1657                                                  TotalNumXMMRegs * 16, 16,
1658                                                  false);
1659
1660       // Store the integer parameter registers.
1661       SmallVector<SDValue, 8> MemOps;
1662       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1663       unsigned Offset = VarArgsGPOffset;
1664       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1665         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1666                                   DAG.getIntPtrConstant(Offset));
1667         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1668                                      X86::GR64RegisterClass);
1669         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1670         SDValue Store =
1671           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1672                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1673                        Offset);
1674         MemOps.push_back(Store);
1675         Offset += 8;
1676       }
1677
1678       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1679         // Now store the XMM (fp + vector) parameter registers.
1680         SmallVector<SDValue, 11> SaveXMMOps;
1681         SaveXMMOps.push_back(Chain);
1682
1683         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1684         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1685         SaveXMMOps.push_back(ALVal);
1686
1687         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1688         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1689
1690         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1691           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1692                                        X86::VR128RegisterClass);
1693           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1694           SaveXMMOps.push_back(Val);
1695         }
1696         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1697                                      MVT::Other,
1698                                      &SaveXMMOps[0], SaveXMMOps.size()));
1699       }
1700
1701       if (!MemOps.empty())
1702         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1703                             &MemOps[0], MemOps.size());
1704     }
1705   }
1706
1707   // Some CCs need callee pop.
1708   if (IsCalleePop(isVarArg, CallConv)) {
1709     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1710   } else {
1711     BytesToPopOnReturn  = 0; // Callee pops nothing.
1712     // If this is an sret function, the return should pop the hidden pointer.
1713     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1714       BytesToPopOnReturn = 4;
1715   }
1716
1717   if (!Is64Bit) {
1718     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1719     if (CallConv == CallingConv::X86_FastCall)
1720       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1721   }
1722
1723   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1724
1725   return Chain;
1726 }
1727
1728 SDValue
1729 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1730                                     SDValue StackPtr, SDValue Arg,
1731                                     DebugLoc dl, SelectionDAG &DAG,
1732                                     const CCValAssign &VA,
1733                                     ISD::ArgFlagsTy Flags) {
1734   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1735   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1736   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1737   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1738   if (Flags.isByVal()) {
1739     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1740   }
1741   return DAG.getStore(Chain, dl, Arg, PtrOff,
1742                       PseudoSourceValue::getStack(), LocMemOffset);
1743 }
1744
1745 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1746 /// optimization is performed and it is required.
1747 SDValue
1748 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1749                                            SDValue &OutRetAddr, SDValue Chain,
1750                                            bool IsTailCall, bool Is64Bit,
1751                                            int FPDiff, DebugLoc dl) {
1752   // Adjust the Return address stack slot.
1753   EVT VT = getPointerTy();
1754   OutRetAddr = getReturnAddressFrameIndex(DAG);
1755
1756   // Load the "old" Return address.
1757   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1758   return SDValue(OutRetAddr.getNode(), 1);
1759 }
1760
1761 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1762 /// optimization is performed and it is required (FPDiff!=0).
1763 static SDValue
1764 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1765                          SDValue Chain, SDValue RetAddrFrIdx,
1766                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1767   // Store the return address to the appropriate stack slot.
1768   if (!FPDiff) return Chain;
1769   // Calculate the new stack slot for the return address.
1770   int SlotSize = Is64Bit ? 8 : 4;
1771   int NewReturnAddrFI =
1772     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1773   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1774   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1775   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1776                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1777   return Chain;
1778 }
1779
1780 SDValue
1781 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1782                              CallingConv::ID CallConv, bool isVarArg,
1783                              bool &isTailCall,
1784                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1785                              const SmallVectorImpl<ISD::InputArg> &Ins,
1786                              DebugLoc dl, SelectionDAG &DAG,
1787                              SmallVectorImpl<SDValue> &InVals) {
1788   MachineFunction &MF = DAG.getMachineFunction();
1789   bool Is64Bit        = Subtarget->is64Bit();
1790   bool IsStructRet    = CallIsStructReturn(Outs);
1791   bool IsSibcall      = false;
1792
1793   if (isTailCall) {
1794     // Check if it's really possible to do a tail call.
1795     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1796                                                    Outs, Ins, DAG);
1797
1798     // Sibcalls are automatically detected tailcalls which do not require
1799     // ABI changes.
1800     if (!PerformTailCallOpt && isTailCall)
1801       IsSibcall = true;
1802
1803     if (isTailCall)
1804       ++NumTailCalls;
1805   }
1806
1807   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1808          "Var args not supported with calling convention fastcc");
1809
1810   // Analyze operands of the call, assigning locations to each operand.
1811   SmallVector<CCValAssign, 16> ArgLocs;
1812   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1813                  ArgLocs, *DAG.getContext());
1814   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1815
1816   // Get a count of how many bytes are to be pushed on the stack.
1817   unsigned NumBytes = CCInfo.getNextStackOffset();
1818   if (IsSibcall)
1819     // This is a sibcall. The memory operands are available in caller's
1820     // own caller's stack.
1821     NumBytes = 0;
1822   else if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1823     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1824
1825   int FPDiff = 0;
1826   if (isTailCall && !IsSibcall) {
1827     // Lower arguments at fp - stackoffset + fpdiff.
1828     unsigned NumBytesCallerPushed =
1829       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1830     FPDiff = NumBytesCallerPushed - NumBytes;
1831
1832     // Set the delta of movement of the returnaddr stackslot.
1833     // But only set if delta is greater than previous delta.
1834     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1835       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1836   }
1837
1838   if (!IsSibcall)
1839     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1840
1841   SDValue RetAddrFrIdx;
1842   // Load return adress for tail calls.
1843   if (isTailCall && FPDiff)
1844     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1845                                     Is64Bit, FPDiff, dl);
1846
1847   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1848   SmallVector<SDValue, 8> MemOpChains;
1849   SDValue StackPtr;
1850
1851   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1852   // of tail call optimization arguments are handle later.
1853   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1854     CCValAssign &VA = ArgLocs[i];
1855     EVT RegVT = VA.getLocVT();
1856     SDValue Arg = Outs[i].Val;
1857     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1858     bool isByVal = Flags.isByVal();
1859
1860     // Promote the value if needed.
1861     switch (VA.getLocInfo()) {
1862     default: llvm_unreachable("Unknown loc info!");
1863     case CCValAssign::Full: break;
1864     case CCValAssign::SExt:
1865       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1866       break;
1867     case CCValAssign::ZExt:
1868       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1869       break;
1870     case CCValAssign::AExt:
1871       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1872         // Special case: passing MMX values in XMM registers.
1873         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1874         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1875         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1876       } else
1877         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1878       break;
1879     case CCValAssign::BCvt:
1880       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1881       break;
1882     case CCValAssign::Indirect: {
1883       // Store the argument.
1884       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1885       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1886       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1887                            PseudoSourceValue::getFixedStack(FI), 0);
1888       Arg = SpillSlot;
1889       break;
1890     }
1891     }
1892
1893     if (VA.isRegLoc()) {
1894       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1895     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1896       assert(VA.isMemLoc());
1897       if (StackPtr.getNode() == 0)
1898         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1899       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1900                                              dl, DAG, VA, Flags));
1901     }
1902   }
1903
1904   if (!MemOpChains.empty())
1905     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1906                         &MemOpChains[0], MemOpChains.size());
1907
1908   // Build a sequence of copy-to-reg nodes chained together with token chain
1909   // and flag operands which copy the outgoing args into registers.
1910   SDValue InFlag;
1911   // Tail call byval lowering might overwrite argument registers so in case of
1912   // tail call optimization the copies to registers are lowered later.
1913   if (!isTailCall)
1914     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1915       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1916                                RegsToPass[i].second, InFlag);
1917       InFlag = Chain.getValue(1);
1918     }
1919
1920   if (Subtarget->isPICStyleGOT()) {
1921     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1922     // GOT pointer.
1923     if (!isTailCall) {
1924       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1925                                DAG.getNode(X86ISD::GlobalBaseReg,
1926                                            DebugLoc::getUnknownLoc(),
1927                                            getPointerTy()),
1928                                InFlag);
1929       InFlag = Chain.getValue(1);
1930     } else {
1931       // If we are tail calling and generating PIC/GOT style code load the
1932       // address of the callee into ECX. The value in ecx is used as target of
1933       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1934       // for tail calls on PIC/GOT architectures. Normally we would just put the
1935       // address of GOT into ebx and then call target@PLT. But for tail calls
1936       // ebx would be restored (since ebx is callee saved) before jumping to the
1937       // target@PLT.
1938
1939       // Note: The actual moving to ECX is done further down.
1940       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1941       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1942           !G->getGlobal()->hasProtectedVisibility())
1943         Callee = LowerGlobalAddress(Callee, DAG);
1944       else if (isa<ExternalSymbolSDNode>(Callee))
1945         Callee = LowerExternalSymbol(Callee, DAG);
1946     }
1947   }
1948
1949   if (Is64Bit && isVarArg) {
1950     // From AMD64 ABI document:
1951     // For calls that may call functions that use varargs or stdargs
1952     // (prototype-less calls or calls to functions containing ellipsis (...) in
1953     // the declaration) %al is used as hidden argument to specify the number
1954     // of SSE registers used. The contents of %al do not need to match exactly
1955     // the number of registers, but must be an ubound on the number of SSE
1956     // registers used and is in the range 0 - 8 inclusive.
1957
1958     // FIXME: Verify this on Win64
1959     // Count the number of XMM registers allocated.
1960     static const unsigned XMMArgRegs[] = {
1961       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1962       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1963     };
1964     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1965     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1966            && "SSE registers cannot be used when SSE is disabled");
1967
1968     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1969                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1970     InFlag = Chain.getValue(1);
1971   }
1972
1973
1974   // For tail calls lower the arguments to the 'real' stack slot.
1975   if (isTailCall) {
1976     // Force all the incoming stack arguments to be loaded from the stack
1977     // before any new outgoing arguments are stored to the stack, because the
1978     // outgoing stack slots may alias the incoming argument stack slots, and
1979     // the alias isn't otherwise explicit. This is slightly more conservative
1980     // than necessary, because it means that each store effectively depends
1981     // on every argument instead of just those arguments it would clobber.
1982     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1983
1984     SmallVector<SDValue, 8> MemOpChains2;
1985     SDValue FIN;
1986     int FI = 0;
1987     // Do not flag preceeding copytoreg stuff together with the following stuff.
1988     InFlag = SDValue();
1989     if (PerformTailCallOpt) {
1990       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1991         CCValAssign &VA = ArgLocs[i];
1992         if (VA.isRegLoc())
1993           continue;
1994         assert(VA.isMemLoc());
1995         SDValue Arg = Outs[i].Val;
1996         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1997         // Create frame index.
1998         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1999         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2000         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
2001         FIN = DAG.getFrameIndex(FI, getPointerTy());
2002
2003         if (Flags.isByVal()) {
2004           // Copy relative to framepointer.
2005           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2006           if (StackPtr.getNode() == 0)
2007             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2008                                           getPointerTy());
2009           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2010
2011           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2012                                                            ArgChain,
2013                                                            Flags, DAG, dl));
2014         } else {
2015           // Store relative to framepointer.
2016           MemOpChains2.push_back(
2017             DAG.getStore(ArgChain, dl, Arg, FIN,
2018                          PseudoSourceValue::getFixedStack(FI), 0));
2019         }
2020       }
2021     }
2022
2023     if (!MemOpChains2.empty())
2024       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2025                           &MemOpChains2[0], MemOpChains2.size());
2026
2027     // Copy arguments to their registers.
2028     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2029       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2030                                RegsToPass[i].second, InFlag);
2031       InFlag = Chain.getValue(1);
2032     }
2033     InFlag =SDValue();
2034
2035     // Store the return address to the appropriate stack slot.
2036     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2037                                      FPDiff, dl);
2038   }
2039
2040   bool WasGlobalOrExternal = false;
2041   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2042     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2043     // In the 64-bit large code model, we have to make all calls
2044     // through a register, since the call instruction's 32-bit
2045     // pc-relative offset may not be large enough to hold the whole
2046     // address.
2047   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2048     WasGlobalOrExternal = true;
2049     // If the callee is a GlobalAddress node (quite common, every direct call
2050     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2051     // it.
2052
2053     // We should use extra load for direct calls to dllimported functions in
2054     // non-JIT mode.
2055     GlobalValue *GV = G->getGlobal();
2056     if (!GV->hasDLLImportLinkage()) {
2057       unsigned char OpFlags = 0;
2058
2059       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2060       // external symbols most go through the PLT in PIC mode.  If the symbol
2061       // has hidden or protected visibility, or if it is static or local, then
2062       // we don't need to use the PLT - we can directly call it.
2063       if (Subtarget->isTargetELF() &&
2064           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2065           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2066         OpFlags = X86II::MO_PLT;
2067       } else if (Subtarget->isPICStyleStubAny() &&
2068                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2069                Subtarget->getDarwinVers() < 9) {
2070         // PC-relative references to external symbols should go through $stub,
2071         // unless we're building with the leopard linker or later, which
2072         // automatically synthesizes these stubs.
2073         OpFlags = X86II::MO_DARWIN_STUB;
2074       }
2075
2076       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2077                                           G->getOffset(), OpFlags);
2078     }
2079   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2080     WasGlobalOrExternal = true;
2081     unsigned char OpFlags = 0;
2082
2083     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2084     // symbols should go through the PLT.
2085     if (Subtarget->isTargetELF() &&
2086         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2087       OpFlags = X86II::MO_PLT;
2088     } else if (Subtarget->isPICStyleStubAny() &&
2089              Subtarget->getDarwinVers() < 9) {
2090       // PC-relative references to external symbols should go through $stub,
2091       // unless we're building with the leopard linker or later, which
2092       // automatically synthesizes these stubs.
2093       OpFlags = X86II::MO_DARWIN_STUB;
2094     }
2095
2096     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2097                                          OpFlags);
2098   }
2099
2100   if (isTailCall && !WasGlobalOrExternal) {
2101     // Force the address into a (call preserved) caller-saved register since
2102     // tailcall must happen after callee-saved registers are poped.
2103     // FIXME: Give it a special register class that contains caller-saved
2104     // register instead?
2105     unsigned TCReg = Is64Bit ? X86::R11 : X86::EAX;
2106     Chain = DAG.getCopyToReg(Chain,  dl,
2107                              DAG.getRegister(TCReg, getPointerTy()),
2108                              Callee,InFlag);
2109     Callee = DAG.getRegister(TCReg, getPointerTy());
2110   }
2111
2112   // Returns a chain & a flag for retval copy to use.
2113   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2114   SmallVector<SDValue, 8> Ops;
2115
2116   if (!IsSibcall && isTailCall) {
2117     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2118                            DAG.getIntPtrConstant(0, true), InFlag);
2119     InFlag = Chain.getValue(1);
2120   }
2121
2122   Ops.push_back(Chain);
2123   Ops.push_back(Callee);
2124
2125   if (isTailCall)
2126     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2127
2128   // Add argument registers to the end of the list so that they are known live
2129   // into the call.
2130   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2131     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2132                                   RegsToPass[i].second.getValueType()));
2133
2134   // Add an implicit use GOT pointer in EBX.
2135   if (!isTailCall && Subtarget->isPICStyleGOT())
2136     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2137
2138   // Add an implicit use of AL for x86 vararg functions.
2139   if (Is64Bit && isVarArg)
2140     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2141
2142   if (InFlag.getNode())
2143     Ops.push_back(InFlag);
2144
2145   if (isTailCall) {
2146     // If this is the first return lowered for this function, add the regs
2147     // to the liveout set for the function.
2148     if (MF.getRegInfo().liveout_empty()) {
2149       SmallVector<CCValAssign, 16> RVLocs;
2150       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2151                      *DAG.getContext());
2152       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2153       for (unsigned i = 0; i != RVLocs.size(); ++i)
2154         if (RVLocs[i].isRegLoc())
2155           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2156     }
2157
2158     assert(((Callee.getOpcode() == ISD::Register &&
2159                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2160                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2161               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2162               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2163            "Expecting a global address, external symbol, or scratch register");
2164
2165     return DAG.getNode(X86ISD::TC_RETURN, dl,
2166                        NodeTys, &Ops[0], Ops.size());
2167   }
2168
2169   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2170   InFlag = Chain.getValue(1);
2171
2172   // Create the CALLSEQ_END node.
2173   unsigned NumBytesForCalleeToPush;
2174   if (IsCalleePop(isVarArg, CallConv))
2175     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2176   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2177     // If this is is a call to a struct-return function, the callee
2178     // pops the hidden struct pointer, so we have to push it back.
2179     // This is common for Darwin/X86, Linux & Mingw32 targets.
2180     NumBytesForCalleeToPush = 4;
2181   else
2182     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2183
2184   // Returns a flag for retval copy to use.
2185   if (!IsSibcall) {
2186     Chain = DAG.getCALLSEQ_END(Chain,
2187                                DAG.getIntPtrConstant(NumBytes, true),
2188                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2189                                                      true),
2190                                InFlag);
2191     InFlag = Chain.getValue(1);
2192   }
2193
2194   // Handle result values, copying them out of physregs into vregs that we
2195   // return.
2196   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2197                          Ins, dl, DAG, InVals);
2198 }
2199
2200
2201 //===----------------------------------------------------------------------===//
2202 //                Fast Calling Convention (tail call) implementation
2203 //===----------------------------------------------------------------------===//
2204
2205 //  Like std call, callee cleans arguments, convention except that ECX is
2206 //  reserved for storing the tail called function address. Only 2 registers are
2207 //  free for argument passing (inreg). Tail call optimization is performed
2208 //  provided:
2209 //                * tailcallopt is enabled
2210 //                * caller/callee are fastcc
2211 //  On X86_64 architecture with GOT-style position independent code only local
2212 //  (within module) calls are supported at the moment.
2213 //  To keep the stack aligned according to platform abi the function
2214 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2215 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2216 //  If a tail called function callee has more arguments than the caller the
2217 //  caller needs to make sure that there is room to move the RETADDR to. This is
2218 //  achieved by reserving an area the size of the argument delta right after the
2219 //  original REtADDR, but before the saved framepointer or the spilled registers
2220 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2221 //  stack layout:
2222 //    arg1
2223 //    arg2
2224 //    RETADDR
2225 //    [ new RETADDR
2226 //      move area ]
2227 //    (possible EBP)
2228 //    ESI
2229 //    EDI
2230 //    local1 ..
2231
2232 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2233 /// for a 16 byte align requirement.
2234 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2235                                                         SelectionDAG& DAG) {
2236   MachineFunction &MF = DAG.getMachineFunction();
2237   const TargetMachine &TM = MF.getTarget();
2238   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2239   unsigned StackAlignment = TFI.getStackAlignment();
2240   uint64_t AlignMask = StackAlignment - 1;
2241   int64_t Offset = StackSize;
2242   uint64_t SlotSize = TD->getPointerSize();
2243   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2244     // Number smaller than 12 so just add the difference.
2245     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2246   } else {
2247     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2248     Offset = ((~AlignMask) & Offset) + StackAlignment +
2249       (StackAlignment-SlotSize);
2250   }
2251   return Offset;
2252 }
2253
2254 /// MatchingStackOffset - Return true if the given stack call argument is
2255 /// already available in the same position (relatively) of the caller's
2256 /// incoming argument stack.
2257 static
2258 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2259                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2260                          const X86InstrInfo *TII) {
2261   int FI;
2262   if (Arg.getOpcode() == ISD::CopyFromReg) {
2263     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2264     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2265       return false;
2266     MachineInstr *Def = MRI->getVRegDef(VR);
2267     if (!Def)
2268       return false;
2269     if (!Flags.isByVal()) {
2270       if (!TII->isLoadFromStackSlot(Def, FI))
2271         return false;
2272     } else {
2273       unsigned Opcode = Def->getOpcode();
2274       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2275           Def->getOperand(1).isFI()) {
2276         FI = Def->getOperand(1).getIndex();
2277         if (MFI->getObjectSize(FI) != Flags.getByValSize())
2278           return false;
2279       } else
2280         return false;
2281     }
2282   } else {
2283     LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg);
2284     if (!Ld)
2285       return false;
2286     SDValue Ptr = Ld->getBasePtr();
2287     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2288     if (!FINode)
2289       return false;
2290     FI = FINode->getIndex();
2291   }
2292
2293   if (!MFI->isFixedObjectIndex(FI))
2294     return false;
2295   return Offset == MFI->getObjectOffset(FI);
2296 }
2297
2298 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2299 /// for tail call optimization. Targets which want to do tail call
2300 /// optimization should implement this function.
2301 bool
2302 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2303                                                      CallingConv::ID CalleeCC,
2304                                                      bool isVarArg,
2305                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2306                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2307                                                      SelectionDAG& DAG) const {
2308   if (CalleeCC != CallingConv::Fast &&
2309       CalleeCC != CallingConv::C)
2310     return false;
2311
2312   // If -tailcallopt is specified, make fastcc functions tail-callable.
2313   const Function *CallerF = DAG.getMachineFunction().getFunction();
2314   if (PerformTailCallOpt) {
2315     if (CalleeCC == CallingConv::Fast &&
2316         CallerF->getCallingConv() == CalleeCC)
2317       return true;
2318     return false;
2319   }
2320
2321   // Look for obvious safe cases to perform tail call optimization that does not
2322   // requite ABI changes. This is what gcc calls sibcall.
2323
2324   // Do not tail call optimize vararg calls for now.
2325   if (isVarArg)
2326     return false;
2327
2328   // If the callee takes no arguments then go on to check the results of the
2329   // call.
2330   if (!Outs.empty()) {
2331     // Check if stack adjustment is needed. For now, do not do this if any
2332     // argument is passed on the stack.
2333     SmallVector<CCValAssign, 16> ArgLocs;
2334     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2335                    ArgLocs, *DAG.getContext());
2336     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2337     if (CCInfo.getNextStackOffset()) {
2338       MachineFunction &MF = DAG.getMachineFunction();
2339       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2340         return false;
2341       if (Subtarget->isTargetWin64())
2342         // Win64 ABI has additional complications.
2343         return false;
2344
2345       // Check if the arguments are already laid out in the right way as
2346       // the caller's fixed stack objects.
2347       MachineFrameInfo *MFI = MF.getFrameInfo();
2348       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2349       const X86InstrInfo *TII =
2350         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2351       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2352         CCValAssign &VA = ArgLocs[i];
2353         EVT RegVT = VA.getLocVT();
2354         SDValue Arg = Outs[i].Val;
2355         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2356         if (VA.getLocInfo() == CCValAssign::Indirect)
2357           return false;
2358         if (!VA.isRegLoc()) {
2359           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2360                                    MFI, MRI, TII))
2361             return false;
2362         }
2363       }
2364     }
2365   }
2366
2367   return true;
2368 }
2369
2370 FastISel *
2371 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2372                             DwarfWriter *dw,
2373                             DenseMap<const Value *, unsigned> &vm,
2374                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2375                             DenseMap<const AllocaInst *, int> &am
2376 #ifndef NDEBUG
2377                           , SmallSet<Instruction*, 8> &cil
2378 #endif
2379                                   ) {
2380   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2381 #ifndef NDEBUG
2382                              , cil
2383 #endif
2384                              );
2385 }
2386
2387
2388 //===----------------------------------------------------------------------===//
2389 //                           Other Lowering Hooks
2390 //===----------------------------------------------------------------------===//
2391
2392
2393 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2394   MachineFunction &MF = DAG.getMachineFunction();
2395   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2396   int ReturnAddrIndex = FuncInfo->getRAIndex();
2397
2398   if (ReturnAddrIndex == 0) {
2399     // Set up a frame object for the return address.
2400     uint64_t SlotSize = TD->getPointerSize();
2401     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2402                                                            true, false);
2403     FuncInfo->setRAIndex(ReturnAddrIndex);
2404   }
2405
2406   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2407 }
2408
2409
2410 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2411                                        bool hasSymbolicDisplacement) {
2412   // Offset should fit into 32 bit immediate field.
2413   if (!isInt32(Offset))
2414     return false;
2415
2416   // If we don't have a symbolic displacement - we don't have any extra
2417   // restrictions.
2418   if (!hasSymbolicDisplacement)
2419     return true;
2420
2421   // FIXME: Some tweaks might be needed for medium code model.
2422   if (M != CodeModel::Small && M != CodeModel::Kernel)
2423     return false;
2424
2425   // For small code model we assume that latest object is 16MB before end of 31
2426   // bits boundary. We may also accept pretty large negative constants knowing
2427   // that all objects are in the positive half of address space.
2428   if (M == CodeModel::Small && Offset < 16*1024*1024)
2429     return true;
2430
2431   // For kernel code model we know that all object resist in the negative half
2432   // of 32bits address space. We may not accept negative offsets, since they may
2433   // be just off and we may accept pretty large positive ones.
2434   if (M == CodeModel::Kernel && Offset > 0)
2435     return true;
2436
2437   return false;
2438 }
2439
2440 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2441 /// specific condition code, returning the condition code and the LHS/RHS of the
2442 /// comparison to make.
2443 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2444                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2445   if (!isFP) {
2446     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2447       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2448         // X > -1   -> X == 0, jump !sign.
2449         RHS = DAG.getConstant(0, RHS.getValueType());
2450         return X86::COND_NS;
2451       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2452         // X < 0   -> X == 0, jump on sign.
2453         return X86::COND_S;
2454       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2455         // X < 1   -> X <= 0
2456         RHS = DAG.getConstant(0, RHS.getValueType());
2457         return X86::COND_LE;
2458       }
2459     }
2460
2461     switch (SetCCOpcode) {
2462     default: llvm_unreachable("Invalid integer condition!");
2463     case ISD::SETEQ:  return X86::COND_E;
2464     case ISD::SETGT:  return X86::COND_G;
2465     case ISD::SETGE:  return X86::COND_GE;
2466     case ISD::SETLT:  return X86::COND_L;
2467     case ISD::SETLE:  return X86::COND_LE;
2468     case ISD::SETNE:  return X86::COND_NE;
2469     case ISD::SETULT: return X86::COND_B;
2470     case ISD::SETUGT: return X86::COND_A;
2471     case ISD::SETULE: return X86::COND_BE;
2472     case ISD::SETUGE: return X86::COND_AE;
2473     }
2474   }
2475
2476   // First determine if it is required or is profitable to flip the operands.
2477
2478   // If LHS is a foldable load, but RHS is not, flip the condition.
2479   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2480       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2481     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2482     std::swap(LHS, RHS);
2483   }
2484
2485   switch (SetCCOpcode) {
2486   default: break;
2487   case ISD::SETOLT:
2488   case ISD::SETOLE:
2489   case ISD::SETUGT:
2490   case ISD::SETUGE:
2491     std::swap(LHS, RHS);
2492     break;
2493   }
2494
2495   // On a floating point condition, the flags are set as follows:
2496   // ZF  PF  CF   op
2497   //  0 | 0 | 0 | X > Y
2498   //  0 | 0 | 1 | X < Y
2499   //  1 | 0 | 0 | X == Y
2500   //  1 | 1 | 1 | unordered
2501   switch (SetCCOpcode) {
2502   default: llvm_unreachable("Condcode should be pre-legalized away");
2503   case ISD::SETUEQ:
2504   case ISD::SETEQ:   return X86::COND_E;
2505   case ISD::SETOLT:              // flipped
2506   case ISD::SETOGT:
2507   case ISD::SETGT:   return X86::COND_A;
2508   case ISD::SETOLE:              // flipped
2509   case ISD::SETOGE:
2510   case ISD::SETGE:   return X86::COND_AE;
2511   case ISD::SETUGT:              // flipped
2512   case ISD::SETULT:
2513   case ISD::SETLT:   return X86::COND_B;
2514   case ISD::SETUGE:              // flipped
2515   case ISD::SETULE:
2516   case ISD::SETLE:   return X86::COND_BE;
2517   case ISD::SETONE:
2518   case ISD::SETNE:   return X86::COND_NE;
2519   case ISD::SETUO:   return X86::COND_P;
2520   case ISD::SETO:    return X86::COND_NP;
2521   case ISD::SETOEQ:
2522   case ISD::SETUNE:  return X86::COND_INVALID;
2523   }
2524 }
2525
2526 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2527 /// code. Current x86 isa includes the following FP cmov instructions:
2528 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2529 static bool hasFPCMov(unsigned X86CC) {
2530   switch (X86CC) {
2531   default:
2532     return false;
2533   case X86::COND_B:
2534   case X86::COND_BE:
2535   case X86::COND_E:
2536   case X86::COND_P:
2537   case X86::COND_A:
2538   case X86::COND_AE:
2539   case X86::COND_NE:
2540   case X86::COND_NP:
2541     return true;
2542   }
2543 }
2544
2545 /// isFPImmLegal - Returns true if the target can instruction select the
2546 /// specified FP immediate natively. If false, the legalizer will
2547 /// materialize the FP immediate as a load from a constant pool.
2548 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2549   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2550     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2551       return true;
2552   }
2553   return false;
2554 }
2555
2556 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2557 /// the specified range (L, H].
2558 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2559   return (Val < 0) || (Val >= Low && Val < Hi);
2560 }
2561
2562 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2563 /// specified value.
2564 static bool isUndefOrEqual(int Val, int CmpVal) {
2565   if (Val < 0 || Val == CmpVal)
2566     return true;
2567   return false;
2568 }
2569
2570 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2571 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2572 /// the second operand.
2573 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2574   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2575     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2576   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2577     return (Mask[0] < 2 && Mask[1] < 2);
2578   return false;
2579 }
2580
2581 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2582   SmallVector<int, 8> M;
2583   N->getMask(M);
2584   return ::isPSHUFDMask(M, N->getValueType(0));
2585 }
2586
2587 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2588 /// is suitable for input to PSHUFHW.
2589 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2590   if (VT != MVT::v8i16)
2591     return false;
2592
2593   // Lower quadword copied in order or undef.
2594   for (int i = 0; i != 4; ++i)
2595     if (Mask[i] >= 0 && Mask[i] != i)
2596       return false;
2597
2598   // Upper quadword shuffled.
2599   for (int i = 4; i != 8; ++i)
2600     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2601       return false;
2602
2603   return true;
2604 }
2605
2606 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2607   SmallVector<int, 8> M;
2608   N->getMask(M);
2609   return ::isPSHUFHWMask(M, N->getValueType(0));
2610 }
2611
2612 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2613 /// is suitable for input to PSHUFLW.
2614 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2615   if (VT != MVT::v8i16)
2616     return false;
2617
2618   // Upper quadword copied in order.
2619   for (int i = 4; i != 8; ++i)
2620     if (Mask[i] >= 0 && Mask[i] != i)
2621       return false;
2622
2623   // Lower quadword shuffled.
2624   for (int i = 0; i != 4; ++i)
2625     if (Mask[i] >= 4)
2626       return false;
2627
2628   return true;
2629 }
2630
2631 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2632   SmallVector<int, 8> M;
2633   N->getMask(M);
2634   return ::isPSHUFLWMask(M, N->getValueType(0));
2635 }
2636
2637 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2638 /// is suitable for input to PALIGNR.
2639 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2640                           bool hasSSSE3) {
2641   int i, e = VT.getVectorNumElements();
2642
2643   // Do not handle v2i64 / v2f64 shuffles with palignr.
2644   if (e < 4 || !hasSSSE3)
2645     return false;
2646
2647   for (i = 0; i != e; ++i)
2648     if (Mask[i] >= 0)
2649       break;
2650
2651   // All undef, not a palignr.
2652   if (i == e)
2653     return false;
2654
2655   // Determine if it's ok to perform a palignr with only the LHS, since we
2656   // don't have access to the actual shuffle elements to see if RHS is undef.
2657   bool Unary = Mask[i] < (int)e;
2658   bool NeedsUnary = false;
2659
2660   int s = Mask[i] - i;
2661
2662   // Check the rest of the elements to see if they are consecutive.
2663   for (++i; i != e; ++i) {
2664     int m = Mask[i];
2665     if (m < 0)
2666       continue;
2667
2668     Unary = Unary && (m < (int)e);
2669     NeedsUnary = NeedsUnary || (m < s);
2670
2671     if (NeedsUnary && !Unary)
2672       return false;
2673     if (Unary && m != ((s+i) & (e-1)))
2674       return false;
2675     if (!Unary && m != (s+i))
2676       return false;
2677   }
2678   return true;
2679 }
2680
2681 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2682   SmallVector<int, 8> M;
2683   N->getMask(M);
2684   return ::isPALIGNRMask(M, N->getValueType(0), true);
2685 }
2686
2687 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2688 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2689 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2690   int NumElems = VT.getVectorNumElements();
2691   if (NumElems != 2 && NumElems != 4)
2692     return false;
2693
2694   int Half = NumElems / 2;
2695   for (int i = 0; i < Half; ++i)
2696     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2697       return false;
2698   for (int i = Half; i < NumElems; ++i)
2699     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2700       return false;
2701
2702   return true;
2703 }
2704
2705 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2706   SmallVector<int, 8> M;
2707   N->getMask(M);
2708   return ::isSHUFPMask(M, N->getValueType(0));
2709 }
2710
2711 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2712 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2713 /// half elements to come from vector 1 (which would equal the dest.) and
2714 /// the upper half to come from vector 2.
2715 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2716   int NumElems = VT.getVectorNumElements();
2717
2718   if (NumElems != 2 && NumElems != 4)
2719     return false;
2720
2721   int Half = NumElems / 2;
2722   for (int i = 0; i < Half; ++i)
2723     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2724       return false;
2725   for (int i = Half; i < NumElems; ++i)
2726     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2727       return false;
2728   return true;
2729 }
2730
2731 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2732   SmallVector<int, 8> M;
2733   N->getMask(M);
2734   return isCommutedSHUFPMask(M, N->getValueType(0));
2735 }
2736
2737 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2738 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2739 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2740   if (N->getValueType(0).getVectorNumElements() != 4)
2741     return false;
2742
2743   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2744   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2745          isUndefOrEqual(N->getMaskElt(1), 7) &&
2746          isUndefOrEqual(N->getMaskElt(2), 2) &&
2747          isUndefOrEqual(N->getMaskElt(3), 3);
2748 }
2749
2750 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2751 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2752 /// <2, 3, 2, 3>
2753 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2754   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2755
2756   if (NumElems != 4)
2757     return false;
2758
2759   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2760   isUndefOrEqual(N->getMaskElt(1), 3) &&
2761   isUndefOrEqual(N->getMaskElt(2), 2) &&
2762   isUndefOrEqual(N->getMaskElt(3), 3);
2763 }
2764
2765 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2766 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2767 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2768   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2769
2770   if (NumElems != 2 && NumElems != 4)
2771     return false;
2772
2773   for (unsigned i = 0; i < NumElems/2; ++i)
2774     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2775       return false;
2776
2777   for (unsigned i = NumElems/2; i < NumElems; ++i)
2778     if (!isUndefOrEqual(N->getMaskElt(i), i))
2779       return false;
2780
2781   return true;
2782 }
2783
2784 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2785 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2786 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2787   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2788
2789   if (NumElems != 2 && NumElems != 4)
2790     return false;
2791
2792   for (unsigned i = 0; i < NumElems/2; ++i)
2793     if (!isUndefOrEqual(N->getMaskElt(i), i))
2794       return false;
2795
2796   for (unsigned i = 0; i < NumElems/2; ++i)
2797     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2798       return false;
2799
2800   return true;
2801 }
2802
2803 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2804 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2805 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2806                          bool V2IsSplat = false) {
2807   int NumElts = VT.getVectorNumElements();
2808   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2809     return false;
2810
2811   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2812     int BitI  = Mask[i];
2813     int BitI1 = Mask[i+1];
2814     if (!isUndefOrEqual(BitI, j))
2815       return false;
2816     if (V2IsSplat) {
2817       if (!isUndefOrEqual(BitI1, NumElts))
2818         return false;
2819     } else {
2820       if (!isUndefOrEqual(BitI1, j + NumElts))
2821         return false;
2822     }
2823   }
2824   return true;
2825 }
2826
2827 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2828   SmallVector<int, 8> M;
2829   N->getMask(M);
2830   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2831 }
2832
2833 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2834 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2835 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2836                          bool V2IsSplat = false) {
2837   int NumElts = VT.getVectorNumElements();
2838   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2839     return false;
2840
2841   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2842     int BitI  = Mask[i];
2843     int BitI1 = Mask[i+1];
2844     if (!isUndefOrEqual(BitI, j + NumElts/2))
2845       return false;
2846     if (V2IsSplat) {
2847       if (isUndefOrEqual(BitI1, NumElts))
2848         return false;
2849     } else {
2850       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2851         return false;
2852     }
2853   }
2854   return true;
2855 }
2856
2857 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2858   SmallVector<int, 8> M;
2859   N->getMask(M);
2860   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2861 }
2862
2863 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2864 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2865 /// <0, 0, 1, 1>
2866 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2867   int NumElems = VT.getVectorNumElements();
2868   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2869     return false;
2870
2871   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2872     int BitI  = Mask[i];
2873     int BitI1 = Mask[i+1];
2874     if (!isUndefOrEqual(BitI, j))
2875       return false;
2876     if (!isUndefOrEqual(BitI1, j))
2877       return false;
2878   }
2879   return true;
2880 }
2881
2882 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2883   SmallVector<int, 8> M;
2884   N->getMask(M);
2885   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2886 }
2887
2888 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2889 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2890 /// <2, 2, 3, 3>
2891 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2892   int NumElems = VT.getVectorNumElements();
2893   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2894     return false;
2895
2896   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2897     int BitI  = Mask[i];
2898     int BitI1 = Mask[i+1];
2899     if (!isUndefOrEqual(BitI, j))
2900       return false;
2901     if (!isUndefOrEqual(BitI1, j))
2902       return false;
2903   }
2904   return true;
2905 }
2906
2907 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2908   SmallVector<int, 8> M;
2909   N->getMask(M);
2910   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2911 }
2912
2913 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2914 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2915 /// MOVSD, and MOVD, i.e. setting the lowest element.
2916 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2917   if (VT.getVectorElementType().getSizeInBits() < 32)
2918     return false;
2919
2920   int NumElts = VT.getVectorNumElements();
2921
2922   if (!isUndefOrEqual(Mask[0], NumElts))
2923     return false;
2924
2925   for (int i = 1; i < NumElts; ++i)
2926     if (!isUndefOrEqual(Mask[i], i))
2927       return false;
2928
2929   return true;
2930 }
2931
2932 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2933   SmallVector<int, 8> M;
2934   N->getMask(M);
2935   return ::isMOVLMask(M, N->getValueType(0));
2936 }
2937
2938 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2939 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2940 /// element of vector 2 and the other elements to come from vector 1 in order.
2941 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2942                                bool V2IsSplat = false, bool V2IsUndef = false) {
2943   int NumOps = VT.getVectorNumElements();
2944   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2945     return false;
2946
2947   if (!isUndefOrEqual(Mask[0], 0))
2948     return false;
2949
2950   for (int i = 1; i < NumOps; ++i)
2951     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2952           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2953           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2954       return false;
2955
2956   return true;
2957 }
2958
2959 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2960                            bool V2IsUndef = false) {
2961   SmallVector<int, 8> M;
2962   N->getMask(M);
2963   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2964 }
2965
2966 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2967 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2968 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2969   if (N->getValueType(0).getVectorNumElements() != 4)
2970     return false;
2971
2972   // Expect 1, 1, 3, 3
2973   for (unsigned i = 0; i < 2; ++i) {
2974     int Elt = N->getMaskElt(i);
2975     if (Elt >= 0 && Elt != 1)
2976       return false;
2977   }
2978
2979   bool HasHi = false;
2980   for (unsigned i = 2; i < 4; ++i) {
2981     int Elt = N->getMaskElt(i);
2982     if (Elt >= 0 && Elt != 3)
2983       return false;
2984     if (Elt == 3)
2985       HasHi = true;
2986   }
2987   // Don't use movshdup if it can be done with a shufps.
2988   // FIXME: verify that matching u, u, 3, 3 is what we want.
2989   return HasHi;
2990 }
2991
2992 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2993 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2994 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2995   if (N->getValueType(0).getVectorNumElements() != 4)
2996     return false;
2997
2998   // Expect 0, 0, 2, 2
2999   for (unsigned i = 0; i < 2; ++i)
3000     if (N->getMaskElt(i) > 0)
3001       return false;
3002
3003   bool HasHi = false;
3004   for (unsigned i = 2; i < 4; ++i) {
3005     int Elt = N->getMaskElt(i);
3006     if (Elt >= 0 && Elt != 2)
3007       return false;
3008     if (Elt == 2)
3009       HasHi = true;
3010   }
3011   // Don't use movsldup if it can be done with a shufps.
3012   return HasHi;
3013 }
3014
3015 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3016 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3017 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3018   int e = N->getValueType(0).getVectorNumElements() / 2;
3019
3020   for (int i = 0; i < e; ++i)
3021     if (!isUndefOrEqual(N->getMaskElt(i), i))
3022       return false;
3023   for (int i = 0; i < e; ++i)
3024     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3025       return false;
3026   return true;
3027 }
3028
3029 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3030 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3031 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3032   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3033   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3034
3035   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3036   unsigned Mask = 0;
3037   for (int i = 0; i < NumOperands; ++i) {
3038     int Val = SVOp->getMaskElt(NumOperands-i-1);
3039     if (Val < 0) Val = 0;
3040     if (Val >= NumOperands) Val -= NumOperands;
3041     Mask |= Val;
3042     if (i != NumOperands - 1)
3043       Mask <<= Shift;
3044   }
3045   return Mask;
3046 }
3047
3048 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3049 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3050 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3051   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3052   unsigned Mask = 0;
3053   // 8 nodes, but we only care about the last 4.
3054   for (unsigned i = 7; i >= 4; --i) {
3055     int Val = SVOp->getMaskElt(i);
3056     if (Val >= 0)
3057       Mask |= (Val - 4);
3058     if (i != 4)
3059       Mask <<= 2;
3060   }
3061   return Mask;
3062 }
3063
3064 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3065 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3066 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3067   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3068   unsigned Mask = 0;
3069   // 8 nodes, but we only care about the first 4.
3070   for (int i = 3; i >= 0; --i) {
3071     int Val = SVOp->getMaskElt(i);
3072     if (Val >= 0)
3073       Mask |= Val;
3074     if (i != 0)
3075       Mask <<= 2;
3076   }
3077   return Mask;
3078 }
3079
3080 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3081 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3082 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3083   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3084   EVT VVT = N->getValueType(0);
3085   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3086   int Val = 0;
3087
3088   unsigned i, e;
3089   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3090     Val = SVOp->getMaskElt(i);
3091     if (Val >= 0)
3092       break;
3093   }
3094   return (Val - i) * EltSize;
3095 }
3096
3097 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3098 /// constant +0.0.
3099 bool X86::isZeroNode(SDValue Elt) {
3100   return ((isa<ConstantSDNode>(Elt) &&
3101            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3102           (isa<ConstantFPSDNode>(Elt) &&
3103            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3104 }
3105
3106 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3107 /// their permute mask.
3108 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3109                                     SelectionDAG &DAG) {
3110   EVT VT = SVOp->getValueType(0);
3111   unsigned NumElems = VT.getVectorNumElements();
3112   SmallVector<int, 8> MaskVec;
3113
3114   for (unsigned i = 0; i != NumElems; ++i) {
3115     int idx = SVOp->getMaskElt(i);
3116     if (idx < 0)
3117       MaskVec.push_back(idx);
3118     else if (idx < (int)NumElems)
3119       MaskVec.push_back(idx + NumElems);
3120     else
3121       MaskVec.push_back(idx - NumElems);
3122   }
3123   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3124                               SVOp->getOperand(0), &MaskVec[0]);
3125 }
3126
3127 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3128 /// the two vector operands have swapped position.
3129 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3130   unsigned NumElems = VT.getVectorNumElements();
3131   for (unsigned i = 0; i != NumElems; ++i) {
3132     int idx = Mask[i];
3133     if (idx < 0)
3134       continue;
3135     else if (idx < (int)NumElems)
3136       Mask[i] = idx + NumElems;
3137     else
3138       Mask[i] = idx - NumElems;
3139   }
3140 }
3141
3142 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3143 /// match movhlps. The lower half elements should come from upper half of
3144 /// V1 (and in order), and the upper half elements should come from the upper
3145 /// half of V2 (and in order).
3146 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3147   if (Op->getValueType(0).getVectorNumElements() != 4)
3148     return false;
3149   for (unsigned i = 0, e = 2; i != e; ++i)
3150     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3151       return false;
3152   for (unsigned i = 2; i != 4; ++i)
3153     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3154       return false;
3155   return true;
3156 }
3157
3158 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3159 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3160 /// required.
3161 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3162   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3163     return false;
3164   N = N->getOperand(0).getNode();
3165   if (!ISD::isNON_EXTLoad(N))
3166     return false;
3167   if (LD)
3168     *LD = cast<LoadSDNode>(N);
3169   return true;
3170 }
3171
3172 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3173 /// match movlp{s|d}. The lower half elements should come from lower half of
3174 /// V1 (and in order), and the upper half elements should come from the upper
3175 /// half of V2 (and in order). And since V1 will become the source of the
3176 /// MOVLP, it must be either a vector load or a scalar load to vector.
3177 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3178                                ShuffleVectorSDNode *Op) {
3179   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3180     return false;
3181   // Is V2 is a vector load, don't do this transformation. We will try to use
3182   // load folding shufps op.
3183   if (ISD::isNON_EXTLoad(V2))
3184     return false;
3185
3186   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3187
3188   if (NumElems != 2 && NumElems != 4)
3189     return false;
3190   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3191     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3192       return false;
3193   for (unsigned i = NumElems/2; i != NumElems; ++i)
3194     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3195       return false;
3196   return true;
3197 }
3198
3199 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3200 /// all the same.
3201 static bool isSplatVector(SDNode *N) {
3202   if (N->getOpcode() != ISD::BUILD_VECTOR)
3203     return false;
3204
3205   SDValue SplatValue = N->getOperand(0);
3206   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3207     if (N->getOperand(i) != SplatValue)
3208       return false;
3209   return true;
3210 }
3211
3212 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3213 /// to an zero vector.
3214 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3215 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3216   SDValue V1 = N->getOperand(0);
3217   SDValue V2 = N->getOperand(1);
3218   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3219   for (unsigned i = 0; i != NumElems; ++i) {
3220     int Idx = N->getMaskElt(i);
3221     if (Idx >= (int)NumElems) {
3222       unsigned Opc = V2.getOpcode();
3223       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3224         continue;
3225       if (Opc != ISD::BUILD_VECTOR ||
3226           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3227         return false;
3228     } else if (Idx >= 0) {
3229       unsigned Opc = V1.getOpcode();
3230       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3231         continue;
3232       if (Opc != ISD::BUILD_VECTOR ||
3233           !X86::isZeroNode(V1.getOperand(Idx)))
3234         return false;
3235     }
3236   }
3237   return true;
3238 }
3239
3240 /// getZeroVector - Returns a vector of specified type with all zero elements.
3241 ///
3242 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3243                              DebugLoc dl) {
3244   assert(VT.isVector() && "Expected a vector type");
3245
3246   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3247   // type.  This ensures they get CSE'd.
3248   SDValue Vec;
3249   if (VT.getSizeInBits() == 64) { // MMX
3250     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3251     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3252   } else if (HasSSE2) {  // SSE2
3253     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3254     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3255   } else { // SSE1
3256     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3257     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3258   }
3259   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3260 }
3261
3262 /// getOnesVector - Returns a vector of specified type with all bits set.
3263 ///
3264 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3265   assert(VT.isVector() && "Expected a vector type");
3266
3267   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3268   // type.  This ensures they get CSE'd.
3269   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3270   SDValue Vec;
3271   if (VT.getSizeInBits() == 64)  // MMX
3272     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3273   else                                              // SSE
3274     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3275   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3276 }
3277
3278
3279 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3280 /// that point to V2 points to its first element.
3281 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3282   EVT VT = SVOp->getValueType(0);
3283   unsigned NumElems = VT.getVectorNumElements();
3284
3285   bool Changed = false;
3286   SmallVector<int, 8> MaskVec;
3287   SVOp->getMask(MaskVec);
3288
3289   for (unsigned i = 0; i != NumElems; ++i) {
3290     if (MaskVec[i] > (int)NumElems) {
3291       MaskVec[i] = NumElems;
3292       Changed = true;
3293     }
3294   }
3295   if (Changed)
3296     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3297                                 SVOp->getOperand(1), &MaskVec[0]);
3298   return SDValue(SVOp, 0);
3299 }
3300
3301 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3302 /// operation of specified width.
3303 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3304                        SDValue V2) {
3305   unsigned NumElems = VT.getVectorNumElements();
3306   SmallVector<int, 8> Mask;
3307   Mask.push_back(NumElems);
3308   for (unsigned i = 1; i != NumElems; ++i)
3309     Mask.push_back(i);
3310   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3311 }
3312
3313 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3314 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3315                           SDValue V2) {
3316   unsigned NumElems = VT.getVectorNumElements();
3317   SmallVector<int, 8> Mask;
3318   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3319     Mask.push_back(i);
3320     Mask.push_back(i + NumElems);
3321   }
3322   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3323 }
3324
3325 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3326 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3327                           SDValue V2) {
3328   unsigned NumElems = VT.getVectorNumElements();
3329   unsigned Half = NumElems/2;
3330   SmallVector<int, 8> Mask;
3331   for (unsigned i = 0; i != Half; ++i) {
3332     Mask.push_back(i + Half);
3333     Mask.push_back(i + NumElems + Half);
3334   }
3335   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3336 }
3337
3338 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3339 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3340                             bool HasSSE2) {
3341   if (SV->getValueType(0).getVectorNumElements() <= 4)
3342     return SDValue(SV, 0);
3343
3344   EVT PVT = MVT::v4f32;
3345   EVT VT = SV->getValueType(0);
3346   DebugLoc dl = SV->getDebugLoc();
3347   SDValue V1 = SV->getOperand(0);
3348   int NumElems = VT.getVectorNumElements();
3349   int EltNo = SV->getSplatIndex();
3350
3351   // unpack elements to the correct location
3352   while (NumElems > 4) {
3353     if (EltNo < NumElems/2) {
3354       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3355     } else {
3356       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3357       EltNo -= NumElems/2;
3358     }
3359     NumElems >>= 1;
3360   }
3361
3362   // Perform the splat.
3363   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3364   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3365   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3366   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3367 }
3368
3369 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3370 /// vector of zero or undef vector.  This produces a shuffle where the low
3371 /// element of V2 is swizzled into the zero/undef vector, landing at element
3372 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3373 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3374                                              bool isZero, bool HasSSE2,
3375                                              SelectionDAG &DAG) {
3376   EVT VT = V2.getValueType();
3377   SDValue V1 = isZero
3378     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3379   unsigned NumElems = VT.getVectorNumElements();
3380   SmallVector<int, 16> MaskVec;
3381   for (unsigned i = 0; i != NumElems; ++i)
3382     // If this is the insertion idx, put the low elt of V2 here.
3383     MaskVec.push_back(i == Idx ? NumElems : i);
3384   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3385 }
3386
3387 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3388 /// a shuffle that is zero.
3389 static
3390 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3391                                   bool Low, SelectionDAG &DAG) {
3392   unsigned NumZeros = 0;
3393   for (int i = 0; i < NumElems; ++i) {
3394     unsigned Index = Low ? i : NumElems-i-1;
3395     int Idx = SVOp->getMaskElt(Index);
3396     if (Idx < 0) {
3397       ++NumZeros;
3398       continue;
3399     }
3400     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3401     if (Elt.getNode() && X86::isZeroNode(Elt))
3402       ++NumZeros;
3403     else
3404       break;
3405   }
3406   return NumZeros;
3407 }
3408
3409 /// isVectorShift - Returns true if the shuffle can be implemented as a
3410 /// logical left or right shift of a vector.
3411 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3412 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3413                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3414   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3415
3416   isLeft = true;
3417   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3418   if (!NumZeros) {
3419     isLeft = false;
3420     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3421     if (!NumZeros)
3422       return false;
3423   }
3424   bool SeenV1 = false;
3425   bool SeenV2 = false;
3426   for (int i = NumZeros; i < NumElems; ++i) {
3427     int Val = isLeft ? (i - NumZeros) : i;
3428     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3429     if (Idx < 0)
3430       continue;
3431     if (Idx < NumElems)
3432       SeenV1 = true;
3433     else {
3434       Idx -= NumElems;
3435       SeenV2 = true;
3436     }
3437     if (Idx != Val)
3438       return false;
3439   }
3440   if (SeenV1 && SeenV2)
3441     return false;
3442
3443   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3444   ShAmt = NumZeros;
3445   return true;
3446 }
3447
3448
3449 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3450 ///
3451 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3452                                        unsigned NumNonZero, unsigned NumZero,
3453                                        SelectionDAG &DAG, TargetLowering &TLI) {
3454   if (NumNonZero > 8)
3455     return SDValue();
3456
3457   DebugLoc dl = Op.getDebugLoc();
3458   SDValue V(0, 0);
3459   bool First = true;
3460   for (unsigned i = 0; i < 16; ++i) {
3461     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3462     if (ThisIsNonZero && First) {
3463       if (NumZero)
3464         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3465       else
3466         V = DAG.getUNDEF(MVT::v8i16);
3467       First = false;
3468     }
3469
3470     if ((i & 1) != 0) {
3471       SDValue ThisElt(0, 0), LastElt(0, 0);
3472       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3473       if (LastIsNonZero) {
3474         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3475                               MVT::i16, Op.getOperand(i-1));
3476       }
3477       if (ThisIsNonZero) {
3478         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3479         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3480                               ThisElt, DAG.getConstant(8, MVT::i8));
3481         if (LastIsNonZero)
3482           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3483       } else
3484         ThisElt = LastElt;
3485
3486       if (ThisElt.getNode())
3487         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3488                         DAG.getIntPtrConstant(i/2));
3489     }
3490   }
3491
3492   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3493 }
3494
3495 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3496 ///
3497 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3498                                        unsigned NumNonZero, unsigned NumZero,
3499                                        SelectionDAG &DAG, TargetLowering &TLI) {
3500   if (NumNonZero > 4)
3501     return SDValue();
3502
3503   DebugLoc dl = Op.getDebugLoc();
3504   SDValue V(0, 0);
3505   bool First = true;
3506   for (unsigned i = 0; i < 8; ++i) {
3507     bool isNonZero = (NonZeros & (1 << i)) != 0;
3508     if (isNonZero) {
3509       if (First) {
3510         if (NumZero)
3511           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3512         else
3513           V = DAG.getUNDEF(MVT::v8i16);
3514         First = false;
3515       }
3516       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3517                       MVT::v8i16, V, Op.getOperand(i),
3518                       DAG.getIntPtrConstant(i));
3519     }
3520   }
3521
3522   return V;
3523 }
3524
3525 /// getVShift - Return a vector logical shift node.
3526 ///
3527 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3528                          unsigned NumBits, SelectionDAG &DAG,
3529                          const TargetLowering &TLI, DebugLoc dl) {
3530   bool isMMX = VT.getSizeInBits() == 64;
3531   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3532   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3533   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3534   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3535                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3536                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3537 }
3538
3539 SDValue
3540 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3541                                           SelectionDAG &DAG) {
3542
3543   // Check if the scalar load can be widened into a vector load. And if
3544   // the address is "base + cst" see if the cst can be "absorbed" into
3545   // the shuffle mask.
3546   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3547     SDValue Ptr = LD->getBasePtr();
3548     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3549       return SDValue();
3550     EVT PVT = LD->getValueType(0);
3551     if (PVT != MVT::i32 && PVT != MVT::f32)
3552       return SDValue();
3553
3554     int FI = -1;
3555     int64_t Offset = 0;
3556     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3557       FI = FINode->getIndex();
3558       Offset = 0;
3559     } else if (Ptr.getOpcode() == ISD::ADD &&
3560                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3561                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3562       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3563       Offset = Ptr.getConstantOperandVal(1);
3564       Ptr = Ptr.getOperand(0);
3565     } else {
3566       return SDValue();
3567     }
3568
3569     SDValue Chain = LD->getChain();
3570     // Make sure the stack object alignment is at least 16.
3571     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3572     if (DAG.InferPtrAlignment(Ptr) < 16) {
3573       if (MFI->isFixedObjectIndex(FI)) {
3574         // Can't change the alignment. FIXME: It's possible to compute
3575         // the exact stack offset and reference FI + adjust offset instead.
3576         // If someone *really* cares about this. That's the way to implement it.
3577         return SDValue();
3578       } else {
3579         MFI->setObjectAlignment(FI, 16);
3580       }
3581     }
3582
3583     // (Offset % 16) must be multiple of 4. Then address is then
3584     // Ptr + (Offset & ~15).
3585     if (Offset < 0)
3586       return SDValue();
3587     if ((Offset % 16) & 3)
3588       return SDValue();
3589     int64_t StartOffset = Offset & ~15;
3590     if (StartOffset)
3591       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3592                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3593
3594     int EltNo = (Offset - StartOffset) >> 2;
3595     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3596     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3597     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3598     // Canonicalize it to a v4i32 shuffle.
3599     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3600     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3601                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3602                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3603   }
3604
3605   return SDValue();
3606 }
3607
3608 SDValue
3609 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3610   DebugLoc dl = Op.getDebugLoc();
3611   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3612   if (ISD::isBuildVectorAllZeros(Op.getNode())
3613       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3614     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3615     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3616     // eliminated on x86-32 hosts.
3617     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3618       return Op;
3619
3620     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3621       return getOnesVector(Op.getValueType(), DAG, dl);
3622     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3623   }
3624
3625   EVT VT = Op.getValueType();
3626   EVT ExtVT = VT.getVectorElementType();
3627   unsigned EVTBits = ExtVT.getSizeInBits();
3628
3629   unsigned NumElems = Op.getNumOperands();
3630   unsigned NumZero  = 0;
3631   unsigned NumNonZero = 0;
3632   unsigned NonZeros = 0;
3633   bool IsAllConstants = true;
3634   SmallSet<SDValue, 8> Values;
3635   for (unsigned i = 0; i < NumElems; ++i) {
3636     SDValue Elt = Op.getOperand(i);
3637     if (Elt.getOpcode() == ISD::UNDEF)
3638       continue;
3639     Values.insert(Elt);
3640     if (Elt.getOpcode() != ISD::Constant &&
3641         Elt.getOpcode() != ISD::ConstantFP)
3642       IsAllConstants = false;
3643     if (X86::isZeroNode(Elt))
3644       NumZero++;
3645     else {
3646       NonZeros |= (1 << i);
3647       NumNonZero++;
3648     }
3649   }
3650
3651   if (NumNonZero == 0) {
3652     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3653     return DAG.getUNDEF(VT);
3654   }
3655
3656   // Special case for single non-zero, non-undef, element.
3657   if (NumNonZero == 1) {
3658     unsigned Idx = CountTrailingZeros_32(NonZeros);
3659     SDValue Item = Op.getOperand(Idx);
3660
3661     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3662     // the value are obviously zero, truncate the value to i32 and do the
3663     // insertion that way.  Only do this if the value is non-constant or if the
3664     // value is a constant being inserted into element 0.  It is cheaper to do
3665     // a constant pool load than it is to do a movd + shuffle.
3666     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3667         (!IsAllConstants || Idx == 0)) {
3668       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3669         // Handle MMX and SSE both.
3670         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3671         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3672
3673         // Truncate the value (which may itself be a constant) to i32, and
3674         // convert it to a vector with movd (S2V+shuffle to zero extend).
3675         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3676         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3677         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3678                                            Subtarget->hasSSE2(), DAG);
3679
3680         // Now we have our 32-bit value zero extended in the low element of
3681         // a vector.  If Idx != 0, swizzle it into place.
3682         if (Idx != 0) {
3683           SmallVector<int, 4> Mask;
3684           Mask.push_back(Idx);
3685           for (unsigned i = 1; i != VecElts; ++i)
3686             Mask.push_back(i);
3687           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3688                                       DAG.getUNDEF(Item.getValueType()),
3689                                       &Mask[0]);
3690         }
3691         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3692       }
3693     }
3694
3695     // If we have a constant or non-constant insertion into the low element of
3696     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3697     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3698     // depending on what the source datatype is.
3699     if (Idx == 0) {
3700       if (NumZero == 0) {
3701         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3702       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3703           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3704         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3705         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3706         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3707                                            DAG);
3708       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3709         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3710         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3711         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3712         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3713                                            Subtarget->hasSSE2(), DAG);
3714         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3715       }
3716     }
3717
3718     // Is it a vector logical left shift?
3719     if (NumElems == 2 && Idx == 1 &&
3720         X86::isZeroNode(Op.getOperand(0)) &&
3721         !X86::isZeroNode(Op.getOperand(1))) {
3722       unsigned NumBits = VT.getSizeInBits();
3723       return getVShift(true, VT,
3724                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3725                                    VT, Op.getOperand(1)),
3726                        NumBits/2, DAG, *this, dl);
3727     }
3728
3729     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3730       return SDValue();
3731
3732     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3733     // is a non-constant being inserted into an element other than the low one,
3734     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3735     // movd/movss) to move this into the low element, then shuffle it into
3736     // place.
3737     if (EVTBits == 32) {
3738       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3739
3740       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3741       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3742                                          Subtarget->hasSSE2(), DAG);
3743       SmallVector<int, 8> MaskVec;
3744       for (unsigned i = 0; i < NumElems; i++)
3745         MaskVec.push_back(i == Idx ? 0 : 1);
3746       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3747     }
3748   }
3749
3750   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3751   if (Values.size() == 1) {
3752     if (EVTBits == 32) {
3753       // Instead of a shuffle like this:
3754       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3755       // Check if it's possible to issue this instead.
3756       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3757       unsigned Idx = CountTrailingZeros_32(NonZeros);
3758       SDValue Item = Op.getOperand(Idx);
3759       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3760         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3761     }
3762     return SDValue();
3763   }
3764
3765   // A vector full of immediates; various special cases are already
3766   // handled, so this is best done with a single constant-pool load.
3767   if (IsAllConstants)
3768     return SDValue();
3769
3770   // Let legalizer expand 2-wide build_vectors.
3771   if (EVTBits == 64) {
3772     if (NumNonZero == 1) {
3773       // One half is zero or undef.
3774       unsigned Idx = CountTrailingZeros_32(NonZeros);
3775       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3776                                  Op.getOperand(Idx));
3777       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3778                                          Subtarget->hasSSE2(), DAG);
3779     }
3780     return SDValue();
3781   }
3782
3783   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3784   if (EVTBits == 8 && NumElems == 16) {
3785     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3786                                         *this);
3787     if (V.getNode()) return V;
3788   }
3789
3790   if (EVTBits == 16 && NumElems == 8) {
3791     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3792                                         *this);
3793     if (V.getNode()) return V;
3794   }
3795
3796   // If element VT is == 32 bits, turn it into a number of shuffles.
3797   SmallVector<SDValue, 8> V;
3798   V.resize(NumElems);
3799   if (NumElems == 4 && NumZero > 0) {
3800     for (unsigned i = 0; i < 4; ++i) {
3801       bool isZero = !(NonZeros & (1 << i));
3802       if (isZero)
3803         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3804       else
3805         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3806     }
3807
3808     for (unsigned i = 0; i < 2; ++i) {
3809       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3810         default: break;
3811         case 0:
3812           V[i] = V[i*2];  // Must be a zero vector.
3813           break;
3814         case 1:
3815           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3816           break;
3817         case 2:
3818           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3819           break;
3820         case 3:
3821           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3822           break;
3823       }
3824     }
3825
3826     SmallVector<int, 8> MaskVec;
3827     bool Reverse = (NonZeros & 0x3) == 2;
3828     for (unsigned i = 0; i < 2; ++i)
3829       MaskVec.push_back(Reverse ? 1-i : i);
3830     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3831     for (unsigned i = 0; i < 2; ++i)
3832       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3833     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3834   }
3835
3836   if (Values.size() > 2) {
3837     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3838     // values to be inserted is equal to the number of elements, in which case
3839     // use the unpack code below in the hopes of matching the consecutive elts
3840     // load merge pattern for shuffles.
3841     // FIXME: We could probably just check that here directly.
3842     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3843         getSubtarget()->hasSSE41()) {
3844       V[0] = DAG.getUNDEF(VT);
3845       for (unsigned i = 0; i < NumElems; ++i)
3846         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3847           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3848                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3849       return V[0];
3850     }
3851     // Expand into a number of unpckl*.
3852     // e.g. for v4f32
3853     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3854     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3855     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3856     for (unsigned i = 0; i < NumElems; ++i)
3857       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3858     NumElems >>= 1;
3859     while (NumElems != 0) {
3860       for (unsigned i = 0; i < NumElems; ++i)
3861         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3862       NumElems >>= 1;
3863     }
3864     return V[0];
3865   }
3866
3867   return SDValue();
3868 }
3869
3870 SDValue
3871 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3872   // We support concatenate two MMX registers and place them in a MMX
3873   // register.  This is better than doing a stack convert.
3874   DebugLoc dl = Op.getDebugLoc();
3875   EVT ResVT = Op.getValueType();
3876   assert(Op.getNumOperands() == 2);
3877   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3878          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3879   int Mask[2];
3880   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3881   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3882   InVec = Op.getOperand(1);
3883   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3884     unsigned NumElts = ResVT.getVectorNumElements();
3885     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3886     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3887                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3888   } else {
3889     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3890     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3891     Mask[0] = 0; Mask[1] = 2;
3892     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3893   }
3894   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3895 }
3896
3897 // v8i16 shuffles - Prefer shuffles in the following order:
3898 // 1. [all]   pshuflw, pshufhw, optional move
3899 // 2. [ssse3] 1 x pshufb
3900 // 3. [ssse3] 2 x pshufb + 1 x por
3901 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3902 static
3903 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3904                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3905   SDValue V1 = SVOp->getOperand(0);
3906   SDValue V2 = SVOp->getOperand(1);
3907   DebugLoc dl = SVOp->getDebugLoc();
3908   SmallVector<int, 8> MaskVals;
3909
3910   // Determine if more than 1 of the words in each of the low and high quadwords
3911   // of the result come from the same quadword of one of the two inputs.  Undef
3912   // mask values count as coming from any quadword, for better codegen.
3913   SmallVector<unsigned, 4> LoQuad(4);
3914   SmallVector<unsigned, 4> HiQuad(4);
3915   BitVector InputQuads(4);
3916   for (unsigned i = 0; i < 8; ++i) {
3917     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3918     int EltIdx = SVOp->getMaskElt(i);
3919     MaskVals.push_back(EltIdx);
3920     if (EltIdx < 0) {
3921       ++Quad[0];
3922       ++Quad[1];
3923       ++Quad[2];
3924       ++Quad[3];
3925       continue;
3926     }
3927     ++Quad[EltIdx / 4];
3928     InputQuads.set(EltIdx / 4);
3929   }
3930
3931   int BestLoQuad = -1;
3932   unsigned MaxQuad = 1;
3933   for (unsigned i = 0; i < 4; ++i) {
3934     if (LoQuad[i] > MaxQuad) {
3935       BestLoQuad = i;
3936       MaxQuad = LoQuad[i];
3937     }
3938   }
3939
3940   int BestHiQuad = -1;
3941   MaxQuad = 1;
3942   for (unsigned i = 0; i < 4; ++i) {
3943     if (HiQuad[i] > MaxQuad) {
3944       BestHiQuad = i;
3945       MaxQuad = HiQuad[i];
3946     }
3947   }
3948
3949   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3950   // of the two input vectors, shuffle them into one input vector so only a
3951   // single pshufb instruction is necessary. If There are more than 2 input
3952   // quads, disable the next transformation since it does not help SSSE3.
3953   bool V1Used = InputQuads[0] || InputQuads[1];
3954   bool V2Used = InputQuads[2] || InputQuads[3];
3955   if (TLI.getSubtarget()->hasSSSE3()) {
3956     if (InputQuads.count() == 2 && V1Used && V2Used) {
3957       BestLoQuad = InputQuads.find_first();
3958       BestHiQuad = InputQuads.find_next(BestLoQuad);
3959     }
3960     if (InputQuads.count() > 2) {
3961       BestLoQuad = -1;
3962       BestHiQuad = -1;
3963     }
3964   }
3965
3966   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3967   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3968   // words from all 4 input quadwords.
3969   SDValue NewV;
3970   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3971     SmallVector<int, 8> MaskV;
3972     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3973     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3974     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3975                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3976                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3977     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3978
3979     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3980     // source words for the shuffle, to aid later transformations.
3981     bool AllWordsInNewV = true;
3982     bool InOrder[2] = { true, true };
3983     for (unsigned i = 0; i != 8; ++i) {
3984       int idx = MaskVals[i];
3985       if (idx != (int)i)
3986         InOrder[i/4] = false;
3987       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3988         continue;
3989       AllWordsInNewV = false;
3990       break;
3991     }
3992
3993     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3994     if (AllWordsInNewV) {
3995       for (int i = 0; i != 8; ++i) {
3996         int idx = MaskVals[i];
3997         if (idx < 0)
3998           continue;
3999         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4000         if ((idx != i) && idx < 4)
4001           pshufhw = false;
4002         if ((idx != i) && idx > 3)
4003           pshuflw = false;
4004       }
4005       V1 = NewV;
4006       V2Used = false;
4007       BestLoQuad = 0;
4008       BestHiQuad = 1;
4009     }
4010
4011     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4012     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4013     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4014       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4015                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4016     }
4017   }
4018
4019   // If we have SSSE3, and all words of the result are from 1 input vector,
4020   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4021   // is present, fall back to case 4.
4022   if (TLI.getSubtarget()->hasSSSE3()) {
4023     SmallVector<SDValue,16> pshufbMask;
4024
4025     // If we have elements from both input vectors, set the high bit of the
4026     // shuffle mask element to zero out elements that come from V2 in the V1
4027     // mask, and elements that come from V1 in the V2 mask, so that the two
4028     // results can be OR'd together.
4029     bool TwoInputs = V1Used && V2Used;
4030     for (unsigned i = 0; i != 8; ++i) {
4031       int EltIdx = MaskVals[i] * 2;
4032       if (TwoInputs && (EltIdx >= 16)) {
4033         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4034         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4035         continue;
4036       }
4037       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4038       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4039     }
4040     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4041     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4042                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4043                                  MVT::v16i8, &pshufbMask[0], 16));
4044     if (!TwoInputs)
4045       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4046
4047     // Calculate the shuffle mask for the second input, shuffle it, and
4048     // OR it with the first shuffled input.
4049     pshufbMask.clear();
4050     for (unsigned i = 0; i != 8; ++i) {
4051       int EltIdx = MaskVals[i] * 2;
4052       if (EltIdx < 16) {
4053         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4054         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4055         continue;
4056       }
4057       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4058       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4059     }
4060     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4061     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4062                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4063                                  MVT::v16i8, &pshufbMask[0], 16));
4064     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4065     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4066   }
4067
4068   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4069   // and update MaskVals with new element order.
4070   BitVector InOrder(8);
4071   if (BestLoQuad >= 0) {
4072     SmallVector<int, 8> MaskV;
4073     for (int i = 0; i != 4; ++i) {
4074       int idx = MaskVals[i];
4075       if (idx < 0) {
4076         MaskV.push_back(-1);
4077         InOrder.set(i);
4078       } else if ((idx / 4) == BestLoQuad) {
4079         MaskV.push_back(idx & 3);
4080         InOrder.set(i);
4081       } else {
4082         MaskV.push_back(-1);
4083       }
4084     }
4085     for (unsigned i = 4; i != 8; ++i)
4086       MaskV.push_back(i);
4087     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4088                                 &MaskV[0]);
4089   }
4090
4091   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4092   // and update MaskVals with the new element order.
4093   if (BestHiQuad >= 0) {
4094     SmallVector<int, 8> MaskV;
4095     for (unsigned i = 0; i != 4; ++i)
4096       MaskV.push_back(i);
4097     for (unsigned i = 4; i != 8; ++i) {
4098       int idx = MaskVals[i];
4099       if (idx < 0) {
4100         MaskV.push_back(-1);
4101         InOrder.set(i);
4102       } else if ((idx / 4) == BestHiQuad) {
4103         MaskV.push_back((idx & 3) + 4);
4104         InOrder.set(i);
4105       } else {
4106         MaskV.push_back(-1);
4107       }
4108     }
4109     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4110                                 &MaskV[0]);
4111   }
4112
4113   // In case BestHi & BestLo were both -1, which means each quadword has a word
4114   // from each of the four input quadwords, calculate the InOrder bitvector now
4115   // before falling through to the insert/extract cleanup.
4116   if (BestLoQuad == -1 && BestHiQuad == -1) {
4117     NewV = V1;
4118     for (int i = 0; i != 8; ++i)
4119       if (MaskVals[i] < 0 || MaskVals[i] == i)
4120         InOrder.set(i);
4121   }
4122
4123   // The other elements are put in the right place using pextrw and pinsrw.
4124   for (unsigned i = 0; i != 8; ++i) {
4125     if (InOrder[i])
4126       continue;
4127     int EltIdx = MaskVals[i];
4128     if (EltIdx < 0)
4129       continue;
4130     SDValue ExtOp = (EltIdx < 8)
4131     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4132                   DAG.getIntPtrConstant(EltIdx))
4133     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4134                   DAG.getIntPtrConstant(EltIdx - 8));
4135     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4136                        DAG.getIntPtrConstant(i));
4137   }
4138   return NewV;
4139 }
4140
4141 // v16i8 shuffles - Prefer shuffles in the following order:
4142 // 1. [ssse3] 1 x pshufb
4143 // 2. [ssse3] 2 x pshufb + 1 x por
4144 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4145 static
4146 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4147                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4148   SDValue V1 = SVOp->getOperand(0);
4149   SDValue V2 = SVOp->getOperand(1);
4150   DebugLoc dl = SVOp->getDebugLoc();
4151   SmallVector<int, 16> MaskVals;
4152   SVOp->getMask(MaskVals);
4153
4154   // If we have SSSE3, case 1 is generated when all result bytes come from
4155   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4156   // present, fall back to case 3.
4157   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4158   bool V1Only = true;
4159   bool V2Only = true;
4160   for (unsigned i = 0; i < 16; ++i) {
4161     int EltIdx = MaskVals[i];
4162     if (EltIdx < 0)
4163       continue;
4164     if (EltIdx < 16)
4165       V2Only = false;
4166     else
4167       V1Only = false;
4168   }
4169
4170   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4171   if (TLI.getSubtarget()->hasSSSE3()) {
4172     SmallVector<SDValue,16> pshufbMask;
4173
4174     // If all result elements are from one input vector, then only translate
4175     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4176     //
4177     // Otherwise, we have elements from both input vectors, and must zero out
4178     // elements that come from V2 in the first mask, and V1 in the second mask
4179     // so that we can OR them together.
4180     bool TwoInputs = !(V1Only || V2Only);
4181     for (unsigned i = 0; i != 16; ++i) {
4182       int EltIdx = MaskVals[i];
4183       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4184         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4185         continue;
4186       }
4187       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4188     }
4189     // If all the elements are from V2, assign it to V1 and return after
4190     // building the first pshufb.
4191     if (V2Only)
4192       V1 = V2;
4193     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4194                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4195                                  MVT::v16i8, &pshufbMask[0], 16));
4196     if (!TwoInputs)
4197       return V1;
4198
4199     // Calculate the shuffle mask for the second input, shuffle it, and
4200     // OR it with the first shuffled input.
4201     pshufbMask.clear();
4202     for (unsigned i = 0; i != 16; ++i) {
4203       int EltIdx = MaskVals[i];
4204       if (EltIdx < 16) {
4205         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4206         continue;
4207       }
4208       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4209     }
4210     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4211                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4212                                  MVT::v16i8, &pshufbMask[0], 16));
4213     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4214   }
4215
4216   // No SSSE3 - Calculate in place words and then fix all out of place words
4217   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4218   // the 16 different words that comprise the two doublequadword input vectors.
4219   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4220   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4221   SDValue NewV = V2Only ? V2 : V1;
4222   for (int i = 0; i != 8; ++i) {
4223     int Elt0 = MaskVals[i*2];
4224     int Elt1 = MaskVals[i*2+1];
4225
4226     // This word of the result is all undef, skip it.
4227     if (Elt0 < 0 && Elt1 < 0)
4228       continue;
4229
4230     // This word of the result is already in the correct place, skip it.
4231     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4232       continue;
4233     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4234       continue;
4235
4236     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4237     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4238     SDValue InsElt;
4239
4240     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4241     // using a single extract together, load it and store it.
4242     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4243       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4244                            DAG.getIntPtrConstant(Elt1 / 2));
4245       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4246                         DAG.getIntPtrConstant(i));
4247       continue;
4248     }
4249
4250     // If Elt1 is defined, extract it from the appropriate source.  If the
4251     // source byte is not also odd, shift the extracted word left 8 bits
4252     // otherwise clear the bottom 8 bits if we need to do an or.
4253     if (Elt1 >= 0) {
4254       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4255                            DAG.getIntPtrConstant(Elt1 / 2));
4256       if ((Elt1 & 1) == 0)
4257         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4258                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4259       else if (Elt0 >= 0)
4260         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4261                              DAG.getConstant(0xFF00, MVT::i16));
4262     }
4263     // If Elt0 is defined, extract it from the appropriate source.  If the
4264     // source byte is not also even, shift the extracted word right 8 bits. If
4265     // Elt1 was also defined, OR the extracted values together before
4266     // inserting them in the result.
4267     if (Elt0 >= 0) {
4268       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4269                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4270       if ((Elt0 & 1) != 0)
4271         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4272                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4273       else if (Elt1 >= 0)
4274         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4275                              DAG.getConstant(0x00FF, MVT::i16));
4276       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4277                          : InsElt0;
4278     }
4279     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4280                        DAG.getIntPtrConstant(i));
4281   }
4282   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4283 }
4284
4285 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4286 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4287 /// done when every pair / quad of shuffle mask elements point to elements in
4288 /// the right sequence. e.g.
4289 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4290 static
4291 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4292                                  SelectionDAG &DAG,
4293                                  TargetLowering &TLI, DebugLoc dl) {
4294   EVT VT = SVOp->getValueType(0);
4295   SDValue V1 = SVOp->getOperand(0);
4296   SDValue V2 = SVOp->getOperand(1);
4297   unsigned NumElems = VT.getVectorNumElements();
4298   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4299   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4300   EVT MaskEltVT = MaskVT.getVectorElementType();
4301   EVT NewVT = MaskVT;
4302   switch (VT.getSimpleVT().SimpleTy) {
4303   default: assert(false && "Unexpected!");
4304   case MVT::v4f32: NewVT = MVT::v2f64; break;
4305   case MVT::v4i32: NewVT = MVT::v2i64; break;
4306   case MVT::v8i16: NewVT = MVT::v4i32; break;
4307   case MVT::v16i8: NewVT = MVT::v4i32; break;
4308   }
4309
4310   if (NewWidth == 2) {
4311     if (VT.isInteger())
4312       NewVT = MVT::v2i64;
4313     else
4314       NewVT = MVT::v2f64;
4315   }
4316   int Scale = NumElems / NewWidth;
4317   SmallVector<int, 8> MaskVec;
4318   for (unsigned i = 0; i < NumElems; i += Scale) {
4319     int StartIdx = -1;
4320     for (int j = 0; j < Scale; ++j) {
4321       int EltIdx = SVOp->getMaskElt(i+j);
4322       if (EltIdx < 0)
4323         continue;
4324       if (StartIdx == -1)
4325         StartIdx = EltIdx - (EltIdx % Scale);
4326       if (EltIdx != StartIdx + j)
4327         return SDValue();
4328     }
4329     if (StartIdx == -1)
4330       MaskVec.push_back(-1);
4331     else
4332       MaskVec.push_back(StartIdx / Scale);
4333   }
4334
4335   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4336   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4337   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4338 }
4339
4340 /// getVZextMovL - Return a zero-extending vector move low node.
4341 ///
4342 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4343                             SDValue SrcOp, SelectionDAG &DAG,
4344                             const X86Subtarget *Subtarget, DebugLoc dl) {
4345   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4346     LoadSDNode *LD = NULL;
4347     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4348       LD = dyn_cast<LoadSDNode>(SrcOp);
4349     if (!LD) {
4350       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4351       // instead.
4352       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4353       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4354           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4355           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4356           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4357         // PR2108
4358         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4359         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4360                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4361                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4362                                                    OpVT,
4363                                                    SrcOp.getOperand(0)
4364                                                           .getOperand(0))));
4365       }
4366     }
4367   }
4368
4369   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4370                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4371                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4372                                              OpVT, SrcOp)));
4373 }
4374
4375 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4376 /// shuffles.
4377 static SDValue
4378 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4379   SDValue V1 = SVOp->getOperand(0);
4380   SDValue V2 = SVOp->getOperand(1);
4381   DebugLoc dl = SVOp->getDebugLoc();
4382   EVT VT = SVOp->getValueType(0);
4383
4384   SmallVector<std::pair<int, int>, 8> Locs;
4385   Locs.resize(4);
4386   SmallVector<int, 8> Mask1(4U, -1);
4387   SmallVector<int, 8> PermMask;
4388   SVOp->getMask(PermMask);
4389
4390   unsigned NumHi = 0;
4391   unsigned NumLo = 0;
4392   for (unsigned i = 0; i != 4; ++i) {
4393     int Idx = PermMask[i];
4394     if (Idx < 0) {
4395       Locs[i] = std::make_pair(-1, -1);
4396     } else {
4397       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4398       if (Idx < 4) {
4399         Locs[i] = std::make_pair(0, NumLo);
4400         Mask1[NumLo] = Idx;
4401         NumLo++;
4402       } else {
4403         Locs[i] = std::make_pair(1, NumHi);
4404         if (2+NumHi < 4)
4405           Mask1[2+NumHi] = Idx;
4406         NumHi++;
4407       }
4408     }
4409   }
4410
4411   if (NumLo <= 2 && NumHi <= 2) {
4412     // If no more than two elements come from either vector. This can be
4413     // implemented with two shuffles. First shuffle gather the elements.
4414     // The second shuffle, which takes the first shuffle as both of its
4415     // vector operands, put the elements into the right order.
4416     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4417
4418     SmallVector<int, 8> Mask2(4U, -1);
4419
4420     for (unsigned i = 0; i != 4; ++i) {
4421       if (Locs[i].first == -1)
4422         continue;
4423       else {
4424         unsigned Idx = (i < 2) ? 0 : 4;
4425         Idx += Locs[i].first * 2 + Locs[i].second;
4426         Mask2[i] = Idx;
4427       }
4428     }
4429
4430     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4431   } else if (NumLo == 3 || NumHi == 3) {
4432     // Otherwise, we must have three elements from one vector, call it X, and
4433     // one element from the other, call it Y.  First, use a shufps to build an
4434     // intermediate vector with the one element from Y and the element from X
4435     // that will be in the same half in the final destination (the indexes don't
4436     // matter). Then, use a shufps to build the final vector, taking the half
4437     // containing the element from Y from the intermediate, and the other half
4438     // from X.
4439     if (NumHi == 3) {
4440       // Normalize it so the 3 elements come from V1.
4441       CommuteVectorShuffleMask(PermMask, VT);
4442       std::swap(V1, V2);
4443     }
4444
4445     // Find the element from V2.
4446     unsigned HiIndex;
4447     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4448       int Val = PermMask[HiIndex];
4449       if (Val < 0)
4450         continue;
4451       if (Val >= 4)
4452         break;
4453     }
4454
4455     Mask1[0] = PermMask[HiIndex];
4456     Mask1[1] = -1;
4457     Mask1[2] = PermMask[HiIndex^1];
4458     Mask1[3] = -1;
4459     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4460
4461     if (HiIndex >= 2) {
4462       Mask1[0] = PermMask[0];
4463       Mask1[1] = PermMask[1];
4464       Mask1[2] = HiIndex & 1 ? 6 : 4;
4465       Mask1[3] = HiIndex & 1 ? 4 : 6;
4466       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4467     } else {
4468       Mask1[0] = HiIndex & 1 ? 2 : 0;
4469       Mask1[1] = HiIndex & 1 ? 0 : 2;
4470       Mask1[2] = PermMask[2];
4471       Mask1[3] = PermMask[3];
4472       if (Mask1[2] >= 0)
4473         Mask1[2] += 4;
4474       if (Mask1[3] >= 0)
4475         Mask1[3] += 4;
4476       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4477     }
4478   }
4479
4480   // Break it into (shuffle shuffle_hi, shuffle_lo).
4481   Locs.clear();
4482   SmallVector<int,8> LoMask(4U, -1);
4483   SmallVector<int,8> HiMask(4U, -1);
4484
4485   SmallVector<int,8> *MaskPtr = &LoMask;
4486   unsigned MaskIdx = 0;
4487   unsigned LoIdx = 0;
4488   unsigned HiIdx = 2;
4489   for (unsigned i = 0; i != 4; ++i) {
4490     if (i == 2) {
4491       MaskPtr = &HiMask;
4492       MaskIdx = 1;
4493       LoIdx = 0;
4494       HiIdx = 2;
4495     }
4496     int Idx = PermMask[i];
4497     if (Idx < 0) {
4498       Locs[i] = std::make_pair(-1, -1);
4499     } else if (Idx < 4) {
4500       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4501       (*MaskPtr)[LoIdx] = Idx;
4502       LoIdx++;
4503     } else {
4504       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4505       (*MaskPtr)[HiIdx] = Idx;
4506       HiIdx++;
4507     }
4508   }
4509
4510   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4511   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4512   SmallVector<int, 8> MaskOps;
4513   for (unsigned i = 0; i != 4; ++i) {
4514     if (Locs[i].first == -1) {
4515       MaskOps.push_back(-1);
4516     } else {
4517       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4518       MaskOps.push_back(Idx);
4519     }
4520   }
4521   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4522 }
4523
4524 SDValue
4525 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4526   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4527   SDValue V1 = Op.getOperand(0);
4528   SDValue V2 = Op.getOperand(1);
4529   EVT VT = Op.getValueType();
4530   DebugLoc dl = Op.getDebugLoc();
4531   unsigned NumElems = VT.getVectorNumElements();
4532   bool isMMX = VT.getSizeInBits() == 64;
4533   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4534   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4535   bool V1IsSplat = false;
4536   bool V2IsSplat = false;
4537
4538   if (isZeroShuffle(SVOp))
4539     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4540
4541   // Promote splats to v4f32.
4542   if (SVOp->isSplat()) {
4543     if (isMMX || NumElems < 4)
4544       return Op;
4545     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4546   }
4547
4548   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4549   // do it!
4550   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4551     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4552     if (NewOp.getNode())
4553       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4554                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4555   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4556     // FIXME: Figure out a cleaner way to do this.
4557     // Try to make use of movq to zero out the top part.
4558     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4559       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4560       if (NewOp.getNode()) {
4561         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4562           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4563                               DAG, Subtarget, dl);
4564       }
4565     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4566       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4567       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4568         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4569                             DAG, Subtarget, dl);
4570     }
4571   }
4572
4573   if (X86::isPSHUFDMask(SVOp))
4574     return Op;
4575
4576   // Check if this can be converted into a logical shift.
4577   bool isLeft = false;
4578   unsigned ShAmt = 0;
4579   SDValue ShVal;
4580   bool isShift = getSubtarget()->hasSSE2() &&
4581     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4582   if (isShift && ShVal.hasOneUse()) {
4583     // If the shifted value has multiple uses, it may be cheaper to use
4584     // v_set0 + movlhps or movhlps, etc.
4585     EVT EltVT = VT.getVectorElementType();
4586     ShAmt *= EltVT.getSizeInBits();
4587     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4588   }
4589
4590   if (X86::isMOVLMask(SVOp)) {
4591     if (V1IsUndef)
4592       return V2;
4593     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4594       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4595     if (!isMMX)
4596       return Op;
4597   }
4598
4599   // FIXME: fold these into legal mask.
4600   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4601                  X86::isMOVSLDUPMask(SVOp) ||
4602                  X86::isMOVHLPSMask(SVOp) ||
4603                  X86::isMOVLHPSMask(SVOp) ||
4604                  X86::isMOVLPMask(SVOp)))
4605     return Op;
4606
4607   if (ShouldXformToMOVHLPS(SVOp) ||
4608       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4609     return CommuteVectorShuffle(SVOp, DAG);
4610
4611   if (isShift) {
4612     // No better options. Use a vshl / vsrl.
4613     EVT EltVT = VT.getVectorElementType();
4614     ShAmt *= EltVT.getSizeInBits();
4615     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4616   }
4617
4618   bool Commuted = false;
4619   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4620   // 1,1,1,1 -> v8i16 though.
4621   V1IsSplat = isSplatVector(V1.getNode());
4622   V2IsSplat = isSplatVector(V2.getNode());
4623
4624   // Canonicalize the splat or undef, if present, to be on the RHS.
4625   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4626     Op = CommuteVectorShuffle(SVOp, DAG);
4627     SVOp = cast<ShuffleVectorSDNode>(Op);
4628     V1 = SVOp->getOperand(0);
4629     V2 = SVOp->getOperand(1);
4630     std::swap(V1IsSplat, V2IsSplat);
4631     std::swap(V1IsUndef, V2IsUndef);
4632     Commuted = true;
4633   }
4634
4635   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4636     // Shuffling low element of v1 into undef, just return v1.
4637     if (V2IsUndef)
4638       return V1;
4639     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4640     // the instruction selector will not match, so get a canonical MOVL with
4641     // swapped operands to undo the commute.
4642     return getMOVL(DAG, dl, VT, V2, V1);
4643   }
4644
4645   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4646       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4647       X86::isUNPCKLMask(SVOp) ||
4648       X86::isUNPCKHMask(SVOp))
4649     return Op;
4650
4651   if (V2IsSplat) {
4652     // Normalize mask so all entries that point to V2 points to its first
4653     // element then try to match unpck{h|l} again. If match, return a
4654     // new vector_shuffle with the corrected mask.
4655     SDValue NewMask = NormalizeMask(SVOp, DAG);
4656     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4657     if (NSVOp != SVOp) {
4658       if (X86::isUNPCKLMask(NSVOp, true)) {
4659         return NewMask;
4660       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4661         return NewMask;
4662       }
4663     }
4664   }
4665
4666   if (Commuted) {
4667     // Commute is back and try unpck* again.
4668     // FIXME: this seems wrong.
4669     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4670     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4671     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4672         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4673         X86::isUNPCKLMask(NewSVOp) ||
4674         X86::isUNPCKHMask(NewSVOp))
4675       return NewOp;
4676   }
4677
4678   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4679
4680   // Normalize the node to match x86 shuffle ops if needed
4681   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4682     return CommuteVectorShuffle(SVOp, DAG);
4683
4684   // Check for legal shuffle and return?
4685   SmallVector<int, 16> PermMask;
4686   SVOp->getMask(PermMask);
4687   if (isShuffleMaskLegal(PermMask, VT))
4688     return Op;
4689
4690   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4691   if (VT == MVT::v8i16) {
4692     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4693     if (NewOp.getNode())
4694       return NewOp;
4695   }
4696
4697   if (VT == MVT::v16i8) {
4698     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4699     if (NewOp.getNode())
4700       return NewOp;
4701   }
4702
4703   // Handle all 4 wide cases with a number of shuffles except for MMX.
4704   if (NumElems == 4 && !isMMX)
4705     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4706
4707   return SDValue();
4708 }
4709
4710 SDValue
4711 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4712                                                 SelectionDAG &DAG) {
4713   EVT VT = Op.getValueType();
4714   DebugLoc dl = Op.getDebugLoc();
4715   if (VT.getSizeInBits() == 8) {
4716     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4717                                     Op.getOperand(0), Op.getOperand(1));
4718     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4719                                     DAG.getValueType(VT));
4720     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4721   } else if (VT.getSizeInBits() == 16) {
4722     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4723     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4724     if (Idx == 0)
4725       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4726                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4727                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4728                                                  MVT::v4i32,
4729                                                  Op.getOperand(0)),
4730                                      Op.getOperand(1)));
4731     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4732                                     Op.getOperand(0), Op.getOperand(1));
4733     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4734                                     DAG.getValueType(VT));
4735     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4736   } else if (VT == MVT::f32) {
4737     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4738     // the result back to FR32 register. It's only worth matching if the
4739     // result has a single use which is a store or a bitcast to i32.  And in
4740     // the case of a store, it's not worth it if the index is a constant 0,
4741     // because a MOVSSmr can be used instead, which is smaller and faster.
4742     if (!Op.hasOneUse())
4743       return SDValue();
4744     SDNode *User = *Op.getNode()->use_begin();
4745     if ((User->getOpcode() != ISD::STORE ||
4746          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4747           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4748         (User->getOpcode() != ISD::BIT_CONVERT ||
4749          User->getValueType(0) != MVT::i32))
4750       return SDValue();
4751     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4752                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4753                                               Op.getOperand(0)),
4754                                               Op.getOperand(1));
4755     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4756   } else if (VT == MVT::i32) {
4757     // ExtractPS works with constant index.
4758     if (isa<ConstantSDNode>(Op.getOperand(1)))
4759       return Op;
4760   }
4761   return SDValue();
4762 }
4763
4764
4765 SDValue
4766 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4767   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4768     return SDValue();
4769
4770   if (Subtarget->hasSSE41()) {
4771     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4772     if (Res.getNode())
4773       return Res;
4774   }
4775
4776   EVT VT = Op.getValueType();
4777   DebugLoc dl = Op.getDebugLoc();
4778   // TODO: handle v16i8.
4779   if (VT.getSizeInBits() == 16) {
4780     SDValue Vec = Op.getOperand(0);
4781     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4782     if (Idx == 0)
4783       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4784                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4785                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4786                                                  MVT::v4i32, Vec),
4787                                      Op.getOperand(1)));
4788     // Transform it so it match pextrw which produces a 32-bit result.
4789     EVT EltVT = MVT::i32;
4790     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4791                                     Op.getOperand(0), Op.getOperand(1));
4792     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4793                                     DAG.getValueType(VT));
4794     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4795   } else if (VT.getSizeInBits() == 32) {
4796     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4797     if (Idx == 0)
4798       return Op;
4799
4800     // SHUFPS the element to the lowest double word, then movss.
4801     int Mask[4] = { Idx, -1, -1, -1 };
4802     EVT VVT = Op.getOperand(0).getValueType();
4803     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4804                                        DAG.getUNDEF(VVT), Mask);
4805     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4806                        DAG.getIntPtrConstant(0));
4807   } else if (VT.getSizeInBits() == 64) {
4808     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4809     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4810     //        to match extract_elt for f64.
4811     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4812     if (Idx == 0)
4813       return Op;
4814
4815     // UNPCKHPD the element to the lowest double word, then movsd.
4816     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4817     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4818     int Mask[2] = { 1, -1 };
4819     EVT VVT = Op.getOperand(0).getValueType();
4820     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4821                                        DAG.getUNDEF(VVT), Mask);
4822     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4823                        DAG.getIntPtrConstant(0));
4824   }
4825
4826   return SDValue();
4827 }
4828
4829 SDValue
4830 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4831   EVT VT = Op.getValueType();
4832   EVT EltVT = VT.getVectorElementType();
4833   DebugLoc dl = Op.getDebugLoc();
4834
4835   SDValue N0 = Op.getOperand(0);
4836   SDValue N1 = Op.getOperand(1);
4837   SDValue N2 = Op.getOperand(2);
4838
4839   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4840       isa<ConstantSDNode>(N2)) {
4841     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4842                                                 : X86ISD::PINSRW;
4843     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4844     // argument.
4845     if (N1.getValueType() != MVT::i32)
4846       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4847     if (N2.getValueType() != MVT::i32)
4848       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4849     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4850   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4851     // Bits [7:6] of the constant are the source select.  This will always be
4852     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4853     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4854     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4855     // Bits [5:4] of the constant are the destination select.  This is the
4856     //  value of the incoming immediate.
4857     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4858     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4859     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4860     // Create this as a scalar to vector..
4861     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4862     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4863   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4864     // PINSR* works with constant index.
4865     return Op;
4866   }
4867   return SDValue();
4868 }
4869
4870 SDValue
4871 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4872   EVT VT = Op.getValueType();
4873   EVT EltVT = VT.getVectorElementType();
4874
4875   if (Subtarget->hasSSE41())
4876     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4877
4878   if (EltVT == MVT::i8)
4879     return SDValue();
4880
4881   DebugLoc dl = Op.getDebugLoc();
4882   SDValue N0 = Op.getOperand(0);
4883   SDValue N1 = Op.getOperand(1);
4884   SDValue N2 = Op.getOperand(2);
4885
4886   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4887     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4888     // as its second argument.
4889     if (N1.getValueType() != MVT::i32)
4890       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4891     if (N2.getValueType() != MVT::i32)
4892       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4893     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4894   }
4895   return SDValue();
4896 }
4897
4898 SDValue
4899 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4900   DebugLoc dl = Op.getDebugLoc();
4901   if (Op.getValueType() == MVT::v2f32)
4902     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4903                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4904                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4905                                                Op.getOperand(0))));
4906
4907   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4908     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4909
4910   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4911   EVT VT = MVT::v2i32;
4912   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4913   default: break;
4914   case MVT::v16i8:
4915   case MVT::v8i16:
4916     VT = MVT::v4i32;
4917     break;
4918   }
4919   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4920                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4921 }
4922
4923 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4924 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4925 // one of the above mentioned nodes. It has to be wrapped because otherwise
4926 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4927 // be used to form addressing mode. These wrapped nodes will be selected
4928 // into MOV32ri.
4929 SDValue
4930 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4931   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4932
4933   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4934   // global base reg.
4935   unsigned char OpFlag = 0;
4936   unsigned WrapperKind = X86ISD::Wrapper;
4937   CodeModel::Model M = getTargetMachine().getCodeModel();
4938
4939   if (Subtarget->isPICStyleRIPRel() &&
4940       (M == CodeModel::Small || M == CodeModel::Kernel))
4941     WrapperKind = X86ISD::WrapperRIP;
4942   else if (Subtarget->isPICStyleGOT())
4943     OpFlag = X86II::MO_GOTOFF;
4944   else if (Subtarget->isPICStyleStubPIC())
4945     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4946
4947   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4948                                              CP->getAlignment(),
4949                                              CP->getOffset(), OpFlag);
4950   DebugLoc DL = CP->getDebugLoc();
4951   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4952   // With PIC, the address is actually $g + Offset.
4953   if (OpFlag) {
4954     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4955                          DAG.getNode(X86ISD::GlobalBaseReg,
4956                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4957                          Result);
4958   }
4959
4960   return Result;
4961 }
4962
4963 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4964   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4965
4966   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4967   // global base reg.
4968   unsigned char OpFlag = 0;
4969   unsigned WrapperKind = X86ISD::Wrapper;
4970   CodeModel::Model M = getTargetMachine().getCodeModel();
4971
4972   if (Subtarget->isPICStyleRIPRel() &&
4973       (M == CodeModel::Small || M == CodeModel::Kernel))
4974     WrapperKind = X86ISD::WrapperRIP;
4975   else if (Subtarget->isPICStyleGOT())
4976     OpFlag = X86II::MO_GOTOFF;
4977   else if (Subtarget->isPICStyleStubPIC())
4978     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4979
4980   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4981                                           OpFlag);
4982   DebugLoc DL = JT->getDebugLoc();
4983   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4984
4985   // With PIC, the address is actually $g + Offset.
4986   if (OpFlag) {
4987     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4988                          DAG.getNode(X86ISD::GlobalBaseReg,
4989                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4990                          Result);
4991   }
4992
4993   return Result;
4994 }
4995
4996 SDValue
4997 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4998   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4999
5000   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5001   // global base reg.
5002   unsigned char OpFlag = 0;
5003   unsigned WrapperKind = X86ISD::Wrapper;
5004   CodeModel::Model M = getTargetMachine().getCodeModel();
5005
5006   if (Subtarget->isPICStyleRIPRel() &&
5007       (M == CodeModel::Small || M == CodeModel::Kernel))
5008     WrapperKind = X86ISD::WrapperRIP;
5009   else if (Subtarget->isPICStyleGOT())
5010     OpFlag = X86II::MO_GOTOFF;
5011   else if (Subtarget->isPICStyleStubPIC())
5012     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5013
5014   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5015
5016   DebugLoc DL = Op.getDebugLoc();
5017   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5018
5019
5020   // With PIC, the address is actually $g + Offset.
5021   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5022       !Subtarget->is64Bit()) {
5023     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5024                          DAG.getNode(X86ISD::GlobalBaseReg,
5025                                      DebugLoc::getUnknownLoc(),
5026                                      getPointerTy()),
5027                          Result);
5028   }
5029
5030   return Result;
5031 }
5032
5033 SDValue
5034 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5035   // Create the TargetBlockAddressAddress node.
5036   unsigned char OpFlags =
5037     Subtarget->ClassifyBlockAddressReference();
5038   CodeModel::Model M = getTargetMachine().getCodeModel();
5039   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5040   DebugLoc dl = Op.getDebugLoc();
5041   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5042                                        /*isTarget=*/true, OpFlags);
5043
5044   if (Subtarget->isPICStyleRIPRel() &&
5045       (M == CodeModel::Small || M == CodeModel::Kernel))
5046     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5047   else
5048     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5049
5050   // With PIC, the address is actually $g + Offset.
5051   if (isGlobalRelativeToPICBase(OpFlags)) {
5052     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5053                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5054                          Result);
5055   }
5056
5057   return Result;
5058 }
5059
5060 SDValue
5061 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5062                                       int64_t Offset,
5063                                       SelectionDAG &DAG) const {
5064   // Create the TargetGlobalAddress node, folding in the constant
5065   // offset if it is legal.
5066   unsigned char OpFlags =
5067     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5068   CodeModel::Model M = getTargetMachine().getCodeModel();
5069   SDValue Result;
5070   if (OpFlags == X86II::MO_NO_FLAG &&
5071       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5072     // A direct static reference to a global.
5073     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5074     Offset = 0;
5075   } else {
5076     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5077   }
5078
5079   if (Subtarget->isPICStyleRIPRel() &&
5080       (M == CodeModel::Small || M == CodeModel::Kernel))
5081     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5082   else
5083     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5084
5085   // With PIC, the address is actually $g + Offset.
5086   if (isGlobalRelativeToPICBase(OpFlags)) {
5087     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5088                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5089                          Result);
5090   }
5091
5092   // For globals that require a load from a stub to get the address, emit the
5093   // load.
5094   if (isGlobalStubReference(OpFlags))
5095     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5096                          PseudoSourceValue::getGOT(), 0);
5097
5098   // If there was a non-zero offset that we didn't fold, create an explicit
5099   // addition for it.
5100   if (Offset != 0)
5101     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5102                          DAG.getConstant(Offset, getPointerTy()));
5103
5104   return Result;
5105 }
5106
5107 SDValue
5108 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5109   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5110   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5111   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5112 }
5113
5114 static SDValue
5115 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5116            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5117            unsigned char OperandFlags) {
5118   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5119   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5120   DebugLoc dl = GA->getDebugLoc();
5121   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5122                                            GA->getValueType(0),
5123                                            GA->getOffset(),
5124                                            OperandFlags);
5125   if (InFlag) {
5126     SDValue Ops[] = { Chain,  TGA, *InFlag };
5127     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5128   } else {
5129     SDValue Ops[]  = { Chain, TGA };
5130     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5131   }
5132
5133   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5134   MFI->setHasCalls(true);
5135
5136   SDValue Flag = Chain.getValue(1);
5137   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5138 }
5139
5140 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5141 static SDValue
5142 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5143                                 const EVT PtrVT) {
5144   SDValue InFlag;
5145   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5146   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5147                                      DAG.getNode(X86ISD::GlobalBaseReg,
5148                                                  DebugLoc::getUnknownLoc(),
5149                                                  PtrVT), InFlag);
5150   InFlag = Chain.getValue(1);
5151
5152   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5153 }
5154
5155 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5156 static SDValue
5157 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5158                                 const EVT PtrVT) {
5159   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5160                     X86::RAX, X86II::MO_TLSGD);
5161 }
5162
5163 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5164 // "local exec" model.
5165 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5166                                    const EVT PtrVT, TLSModel::Model model,
5167                                    bool is64Bit) {
5168   DebugLoc dl = GA->getDebugLoc();
5169   // Get the Thread Pointer
5170   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5171                              DebugLoc::getUnknownLoc(), PtrVT,
5172                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5173                                              MVT::i32));
5174
5175   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5176                                       NULL, 0);
5177
5178   unsigned char OperandFlags = 0;
5179   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5180   // initialexec.
5181   unsigned WrapperKind = X86ISD::Wrapper;
5182   if (model == TLSModel::LocalExec) {
5183     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5184   } else if (is64Bit) {
5185     assert(model == TLSModel::InitialExec);
5186     OperandFlags = X86II::MO_GOTTPOFF;
5187     WrapperKind = X86ISD::WrapperRIP;
5188   } else {
5189     assert(model == TLSModel::InitialExec);
5190     OperandFlags = X86II::MO_INDNTPOFF;
5191   }
5192
5193   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5194   // exec)
5195   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5196                                            GA->getOffset(), OperandFlags);
5197   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5198
5199   if (model == TLSModel::InitialExec)
5200     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5201                          PseudoSourceValue::getGOT(), 0);
5202
5203   // The address of the thread local variable is the add of the thread
5204   // pointer with the offset of the variable.
5205   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5206 }
5207
5208 SDValue
5209 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5210   // TODO: implement the "local dynamic" model
5211   // TODO: implement the "initial exec"model for pic executables
5212   assert(Subtarget->isTargetELF() &&
5213          "TLS not implemented for non-ELF targets");
5214   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5215   const GlobalValue *GV = GA->getGlobal();
5216
5217   // If GV is an alias then use the aliasee for determining
5218   // thread-localness.
5219   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5220     GV = GA->resolveAliasedGlobal(false);
5221
5222   TLSModel::Model model = getTLSModel(GV,
5223                                       getTargetMachine().getRelocationModel());
5224
5225   switch (model) {
5226   case TLSModel::GeneralDynamic:
5227   case TLSModel::LocalDynamic: // not implemented
5228     if (Subtarget->is64Bit())
5229       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5230     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5231
5232   case TLSModel::InitialExec:
5233   case TLSModel::LocalExec:
5234     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5235                                Subtarget->is64Bit());
5236   }
5237
5238   llvm_unreachable("Unreachable");
5239   return SDValue();
5240 }
5241
5242
5243 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5244 /// take a 2 x i32 value to shift plus a shift amount.
5245 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5246   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5247   EVT VT = Op.getValueType();
5248   unsigned VTBits = VT.getSizeInBits();
5249   DebugLoc dl = Op.getDebugLoc();
5250   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5251   SDValue ShOpLo = Op.getOperand(0);
5252   SDValue ShOpHi = Op.getOperand(1);
5253   SDValue ShAmt  = Op.getOperand(2);
5254   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5255                                      DAG.getConstant(VTBits - 1, MVT::i8))
5256                        : DAG.getConstant(0, VT);
5257
5258   SDValue Tmp2, Tmp3;
5259   if (Op.getOpcode() == ISD::SHL_PARTS) {
5260     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5261     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5262   } else {
5263     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5264     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5265   }
5266
5267   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5268                                 DAG.getConstant(VTBits, MVT::i8));
5269   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5270                              AndNode, DAG.getConstant(0, MVT::i8));
5271
5272   SDValue Hi, Lo;
5273   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5274   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5275   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5276
5277   if (Op.getOpcode() == ISD::SHL_PARTS) {
5278     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5279     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5280   } else {
5281     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5282     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5283   }
5284
5285   SDValue Ops[2] = { Lo, Hi };
5286   return DAG.getMergeValues(Ops, 2, dl);
5287 }
5288
5289 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5290   EVT SrcVT = Op.getOperand(0).getValueType();
5291
5292   if (SrcVT.isVector()) {
5293     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5294       return Op;
5295     }
5296     return SDValue();
5297   }
5298
5299   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5300          "Unknown SINT_TO_FP to lower!");
5301
5302   // These are really Legal; return the operand so the caller accepts it as
5303   // Legal.
5304   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5305     return Op;
5306   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5307       Subtarget->is64Bit()) {
5308     return Op;
5309   }
5310
5311   DebugLoc dl = Op.getDebugLoc();
5312   unsigned Size = SrcVT.getSizeInBits()/8;
5313   MachineFunction &MF = DAG.getMachineFunction();
5314   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5315   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5316   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5317                                StackSlot,
5318                                PseudoSourceValue::getFixedStack(SSFI), 0);
5319   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5320 }
5321
5322 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5323                                      SDValue StackSlot,
5324                                      SelectionDAG &DAG) {
5325   // Build the FILD
5326   DebugLoc dl = Op.getDebugLoc();
5327   SDVTList Tys;
5328   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5329   if (useSSE)
5330     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5331   else
5332     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5333   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5334   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5335                                Tys, Ops, array_lengthof(Ops));
5336
5337   if (useSSE) {
5338     Chain = Result.getValue(1);
5339     SDValue InFlag = Result.getValue(2);
5340
5341     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5342     // shouldn't be necessary except that RFP cannot be live across
5343     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5344     MachineFunction &MF = DAG.getMachineFunction();
5345     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5346     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5347     Tys = DAG.getVTList(MVT::Other);
5348     SDValue Ops[] = {
5349       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5350     };
5351     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5352     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5353                          PseudoSourceValue::getFixedStack(SSFI), 0);
5354   }
5355
5356   return Result;
5357 }
5358
5359 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5360 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5361   // This algorithm is not obvious. Here it is in C code, more or less:
5362   /*
5363     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5364       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5365       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5366
5367       // Copy ints to xmm registers.
5368       __m128i xh = _mm_cvtsi32_si128( hi );
5369       __m128i xl = _mm_cvtsi32_si128( lo );
5370
5371       // Combine into low half of a single xmm register.
5372       __m128i x = _mm_unpacklo_epi32( xh, xl );
5373       __m128d d;
5374       double sd;
5375
5376       // Merge in appropriate exponents to give the integer bits the right
5377       // magnitude.
5378       x = _mm_unpacklo_epi32( x, exp );
5379
5380       // Subtract away the biases to deal with the IEEE-754 double precision
5381       // implicit 1.
5382       d = _mm_sub_pd( (__m128d) x, bias );
5383
5384       // All conversions up to here are exact. The correctly rounded result is
5385       // calculated using the current rounding mode using the following
5386       // horizontal add.
5387       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5388       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5389                                 // store doesn't really need to be here (except
5390                                 // maybe to zero the other double)
5391       return sd;
5392     }
5393   */
5394
5395   DebugLoc dl = Op.getDebugLoc();
5396   LLVMContext *Context = DAG.getContext();
5397
5398   // Build some magic constants.
5399   std::vector<Constant*> CV0;
5400   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5401   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5402   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5403   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5404   Constant *C0 = ConstantVector::get(CV0);
5405   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5406
5407   std::vector<Constant*> CV1;
5408   CV1.push_back(
5409     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5410   CV1.push_back(
5411     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5412   Constant *C1 = ConstantVector::get(CV1);
5413   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5414
5415   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5416                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5417                                         Op.getOperand(0),
5418                                         DAG.getIntPtrConstant(1)));
5419   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5420                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5421                                         Op.getOperand(0),
5422                                         DAG.getIntPtrConstant(0)));
5423   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5424   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5425                               PseudoSourceValue::getConstantPool(), 0,
5426                               false, 16);
5427   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5428   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5429   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5430                               PseudoSourceValue::getConstantPool(), 0,
5431                               false, 16);
5432   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5433
5434   // Add the halves; easiest way is to swap them into another reg first.
5435   int ShufMask[2] = { 1, -1 };
5436   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5437                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5438   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5439   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5440                      DAG.getIntPtrConstant(0));
5441 }
5442
5443 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5444 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5445   DebugLoc dl = Op.getDebugLoc();
5446   // FP constant to bias correct the final result.
5447   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5448                                    MVT::f64);
5449
5450   // Load the 32-bit value into an XMM register.
5451   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5452                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5453                                          Op.getOperand(0),
5454                                          DAG.getIntPtrConstant(0)));
5455
5456   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5457                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5458                      DAG.getIntPtrConstant(0));
5459
5460   // Or the load with the bias.
5461   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5462                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5463                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5464                                                    MVT::v2f64, Load)),
5465                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5466                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5467                                                    MVT::v2f64, Bias)));
5468   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5469                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5470                    DAG.getIntPtrConstant(0));
5471
5472   // Subtract the bias.
5473   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5474
5475   // Handle final rounding.
5476   EVT DestVT = Op.getValueType();
5477
5478   if (DestVT.bitsLT(MVT::f64)) {
5479     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5480                        DAG.getIntPtrConstant(0));
5481   } else if (DestVT.bitsGT(MVT::f64)) {
5482     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5483   }
5484
5485   // Handle final rounding.
5486   return Sub;
5487 }
5488
5489 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5490   SDValue N0 = Op.getOperand(0);
5491   DebugLoc dl = Op.getDebugLoc();
5492
5493   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5494   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5495   // the optimization here.
5496   if (DAG.SignBitIsZero(N0))
5497     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5498
5499   EVT SrcVT = N0.getValueType();
5500   if (SrcVT == MVT::i64) {
5501     // We only handle SSE2 f64 target here; caller can expand the rest.
5502     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5503       return SDValue();
5504
5505     return LowerUINT_TO_FP_i64(Op, DAG);
5506   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5507     return LowerUINT_TO_FP_i32(Op, DAG);
5508   }
5509
5510   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5511
5512   // Make a 64-bit buffer, and use it to build an FILD.
5513   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5514   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5515   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5516                                    getPointerTy(), StackSlot, WordOff);
5517   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5518                                 StackSlot, NULL, 0);
5519   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5520                                 OffsetSlot, NULL, 0);
5521   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5522 }
5523
5524 std::pair<SDValue,SDValue> X86TargetLowering::
5525 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5526   DebugLoc dl = Op.getDebugLoc();
5527
5528   EVT DstTy = Op.getValueType();
5529
5530   if (!IsSigned) {
5531     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5532     DstTy = MVT::i64;
5533   }
5534
5535   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5536          DstTy.getSimpleVT() >= MVT::i16 &&
5537          "Unknown FP_TO_SINT to lower!");
5538
5539   // These are really Legal.
5540   if (DstTy == MVT::i32 &&
5541       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5542     return std::make_pair(SDValue(), SDValue());
5543   if (Subtarget->is64Bit() &&
5544       DstTy == MVT::i64 &&
5545       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5546     return std::make_pair(SDValue(), SDValue());
5547
5548   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5549   // stack slot.
5550   MachineFunction &MF = DAG.getMachineFunction();
5551   unsigned MemSize = DstTy.getSizeInBits()/8;
5552   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5553   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5554
5555   unsigned Opc;
5556   switch (DstTy.getSimpleVT().SimpleTy) {
5557   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5558   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5559   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5560   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5561   }
5562
5563   SDValue Chain = DAG.getEntryNode();
5564   SDValue Value = Op.getOperand(0);
5565   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5566     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5567     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5568                          PseudoSourceValue::getFixedStack(SSFI), 0);
5569     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5570     SDValue Ops[] = {
5571       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5572     };
5573     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5574     Chain = Value.getValue(1);
5575     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5576     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5577   }
5578
5579   // Build the FP_TO_INT*_IN_MEM
5580   SDValue Ops[] = { Chain, Value, StackSlot };
5581   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5582
5583   return std::make_pair(FIST, StackSlot);
5584 }
5585
5586 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5587   if (Op.getValueType().isVector()) {
5588     if (Op.getValueType() == MVT::v2i32 &&
5589         Op.getOperand(0).getValueType() == MVT::v2f64) {
5590       return Op;
5591     }
5592     return SDValue();
5593   }
5594
5595   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5596   SDValue FIST = Vals.first, StackSlot = Vals.second;
5597   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5598   if (FIST.getNode() == 0) return Op;
5599
5600   // Load the result.
5601   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5602                      FIST, StackSlot, NULL, 0);
5603 }
5604
5605 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5606   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5607   SDValue FIST = Vals.first, StackSlot = Vals.second;
5608   assert(FIST.getNode() && "Unexpected failure");
5609
5610   // Load the result.
5611   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5612                      FIST, StackSlot, NULL, 0);
5613 }
5614
5615 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5616   LLVMContext *Context = DAG.getContext();
5617   DebugLoc dl = Op.getDebugLoc();
5618   EVT VT = Op.getValueType();
5619   EVT EltVT = VT;
5620   if (VT.isVector())
5621     EltVT = VT.getVectorElementType();
5622   std::vector<Constant*> CV;
5623   if (EltVT == MVT::f64) {
5624     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5625     CV.push_back(C);
5626     CV.push_back(C);
5627   } else {
5628     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5629     CV.push_back(C);
5630     CV.push_back(C);
5631     CV.push_back(C);
5632     CV.push_back(C);
5633   }
5634   Constant *C = ConstantVector::get(CV);
5635   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5636   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5637                                PseudoSourceValue::getConstantPool(), 0,
5638                                false, 16);
5639   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5640 }
5641
5642 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5643   LLVMContext *Context = DAG.getContext();
5644   DebugLoc dl = Op.getDebugLoc();
5645   EVT VT = Op.getValueType();
5646   EVT EltVT = VT;
5647   if (VT.isVector())
5648     EltVT = VT.getVectorElementType();
5649   std::vector<Constant*> CV;
5650   if (EltVT == MVT::f64) {
5651     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5652     CV.push_back(C);
5653     CV.push_back(C);
5654   } else {
5655     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5656     CV.push_back(C);
5657     CV.push_back(C);
5658     CV.push_back(C);
5659     CV.push_back(C);
5660   }
5661   Constant *C = ConstantVector::get(CV);
5662   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5663   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5664                                PseudoSourceValue::getConstantPool(), 0,
5665                                false, 16);
5666   if (VT.isVector()) {
5667     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5668                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5669                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5670                                 Op.getOperand(0)),
5671                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5672   } else {
5673     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5674   }
5675 }
5676
5677 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5678   LLVMContext *Context = DAG.getContext();
5679   SDValue Op0 = Op.getOperand(0);
5680   SDValue Op1 = Op.getOperand(1);
5681   DebugLoc dl = Op.getDebugLoc();
5682   EVT VT = Op.getValueType();
5683   EVT SrcVT = Op1.getValueType();
5684
5685   // If second operand is smaller, extend it first.
5686   if (SrcVT.bitsLT(VT)) {
5687     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5688     SrcVT = VT;
5689   }
5690   // And if it is bigger, shrink it first.
5691   if (SrcVT.bitsGT(VT)) {
5692     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5693     SrcVT = VT;
5694   }
5695
5696   // At this point the operands and the result should have the same
5697   // type, and that won't be f80 since that is not custom lowered.
5698
5699   // First get the sign bit of second operand.
5700   std::vector<Constant*> CV;
5701   if (SrcVT == MVT::f64) {
5702     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5703     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5704   } else {
5705     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5706     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5707     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5708     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5709   }
5710   Constant *C = ConstantVector::get(CV);
5711   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5712   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5713                                 PseudoSourceValue::getConstantPool(), 0,
5714                                 false, 16);
5715   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5716
5717   // Shift sign bit right or left if the two operands have different types.
5718   if (SrcVT.bitsGT(VT)) {
5719     // Op0 is MVT::f32, Op1 is MVT::f64.
5720     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5721     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5722                           DAG.getConstant(32, MVT::i32));
5723     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5724     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5725                           DAG.getIntPtrConstant(0));
5726   }
5727
5728   // Clear first operand sign bit.
5729   CV.clear();
5730   if (VT == MVT::f64) {
5731     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5732     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5733   } else {
5734     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5735     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5736     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5737     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5738   }
5739   C = ConstantVector::get(CV);
5740   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5741   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5742                                 PseudoSourceValue::getConstantPool(), 0,
5743                                 false, 16);
5744   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5745
5746   // Or the value with the sign bit.
5747   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5748 }
5749
5750 /// Emit nodes that will be selected as "test Op0,Op0", or something
5751 /// equivalent.
5752 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5753                                     SelectionDAG &DAG) {
5754   DebugLoc dl = Op.getDebugLoc();
5755
5756   // CF and OF aren't always set the way we want. Determine which
5757   // of these we need.
5758   bool NeedCF = false;
5759   bool NeedOF = false;
5760   switch (X86CC) {
5761   case X86::COND_A: case X86::COND_AE:
5762   case X86::COND_B: case X86::COND_BE:
5763     NeedCF = true;
5764     break;
5765   case X86::COND_G: case X86::COND_GE:
5766   case X86::COND_L: case X86::COND_LE:
5767   case X86::COND_O: case X86::COND_NO:
5768     NeedOF = true;
5769     break;
5770   default: break;
5771   }
5772
5773   // See if we can use the EFLAGS value from the operand instead of
5774   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5775   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5776   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5777     unsigned Opcode = 0;
5778     unsigned NumOperands = 0;
5779     switch (Op.getNode()->getOpcode()) {
5780     case ISD::ADD:
5781       // Due to an isel shortcoming, be conservative if this add is likely to
5782       // be selected as part of a load-modify-store instruction. When the root
5783       // node in a match is a store, isel doesn't know how to remap non-chain
5784       // non-flag uses of other nodes in the match, such as the ADD in this
5785       // case. This leads to the ADD being left around and reselected, with
5786       // the result being two adds in the output.
5787       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5788            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5789         if (UI->getOpcode() == ISD::STORE)
5790           goto default_case;
5791       if (ConstantSDNode *C =
5792             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5793         // An add of one will be selected as an INC.
5794         if (C->getAPIntValue() == 1) {
5795           Opcode = X86ISD::INC;
5796           NumOperands = 1;
5797           break;
5798         }
5799         // An add of negative one (subtract of one) will be selected as a DEC.
5800         if (C->getAPIntValue().isAllOnesValue()) {
5801           Opcode = X86ISD::DEC;
5802           NumOperands = 1;
5803           break;
5804         }
5805       }
5806       // Otherwise use a regular EFLAGS-setting add.
5807       Opcode = X86ISD::ADD;
5808       NumOperands = 2;
5809       break;
5810     case ISD::AND: {
5811       // If the primary and result isn't used, don't bother using X86ISD::AND,
5812       // because a TEST instruction will be better.
5813       bool NonFlagUse = false;
5814       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5815              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5816         SDNode *User = *UI;
5817         unsigned UOpNo = UI.getOperandNo();
5818         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5819           // Look pass truncate.
5820           UOpNo = User->use_begin().getOperandNo();
5821           User = *User->use_begin();
5822         }
5823         if (User->getOpcode() != ISD::BRCOND &&
5824             User->getOpcode() != ISD::SETCC &&
5825             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5826           NonFlagUse = true;
5827           break;
5828         }
5829       }
5830       if (!NonFlagUse)
5831         break;
5832     }
5833     // FALL THROUGH
5834     case ISD::SUB:
5835     case ISD::OR:
5836     case ISD::XOR:
5837       // Due to the ISEL shortcoming noted above, be conservative if this op is
5838       // likely to be selected as part of a load-modify-store instruction.
5839       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5840            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5841         if (UI->getOpcode() == ISD::STORE)
5842           goto default_case;
5843       // Otherwise use a regular EFLAGS-setting instruction.
5844       switch (Op.getNode()->getOpcode()) {
5845       case ISD::SUB: Opcode = X86ISD::SUB; break;
5846       case ISD::OR:  Opcode = X86ISD::OR;  break;
5847       case ISD::XOR: Opcode = X86ISD::XOR; break;
5848       case ISD::AND: Opcode = X86ISD::AND; break;
5849       default: llvm_unreachable("unexpected operator!");
5850       }
5851       NumOperands = 2;
5852       break;
5853     case X86ISD::ADD:
5854     case X86ISD::SUB:
5855     case X86ISD::INC:
5856     case X86ISD::DEC:
5857     case X86ISD::OR:
5858     case X86ISD::XOR:
5859     case X86ISD::AND:
5860       return SDValue(Op.getNode(), 1);
5861     default:
5862     default_case:
5863       break;
5864     }
5865     if (Opcode != 0) {
5866       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5867       SmallVector<SDValue, 4> Ops;
5868       for (unsigned i = 0; i != NumOperands; ++i)
5869         Ops.push_back(Op.getOperand(i));
5870       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5871       DAG.ReplaceAllUsesWith(Op, New);
5872       return SDValue(New.getNode(), 1);
5873     }
5874   }
5875
5876   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5877   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5878                      DAG.getConstant(0, Op.getValueType()));
5879 }
5880
5881 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5882 /// equivalent.
5883 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5884                                    SelectionDAG &DAG) {
5885   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5886     if (C->getAPIntValue() == 0)
5887       return EmitTest(Op0, X86CC, DAG);
5888
5889   DebugLoc dl = Op0.getDebugLoc();
5890   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5891 }
5892
5893 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5894 /// if it's possible.
5895 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5896                          DebugLoc dl, SelectionDAG &DAG) {
5897   SDValue LHS, RHS;
5898   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5899     if (ConstantSDNode *Op010C =
5900         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5901       if (Op010C->getZExtValue() == 1) {
5902         LHS = Op0.getOperand(0);
5903         RHS = Op0.getOperand(1).getOperand(1);
5904       }
5905   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5906     if (ConstantSDNode *Op000C =
5907         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5908       if (Op000C->getZExtValue() == 1) {
5909         LHS = Op0.getOperand(1);
5910         RHS = Op0.getOperand(0).getOperand(1);
5911       }
5912   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5913     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5914     SDValue AndLHS = Op0.getOperand(0);
5915     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5916       LHS = AndLHS.getOperand(0);
5917       RHS = AndLHS.getOperand(1);
5918     }
5919   }
5920
5921   if (LHS.getNode()) {
5922     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5923     // instruction.  Since the shift amount is in-range-or-undefined, we know
5924     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5925     // the encoding for the i16 version is larger than the i32 version.
5926     if (LHS.getValueType() == MVT::i8)
5927       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5928
5929     // If the operand types disagree, extend the shift amount to match.  Since
5930     // BT ignores high bits (like shifts) we can use anyextend.
5931     if (LHS.getValueType() != RHS.getValueType())
5932       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5933
5934     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5935     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5936     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5937                        DAG.getConstant(Cond, MVT::i8), BT);
5938   }
5939
5940   return SDValue();
5941 }
5942
5943 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5944   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5945   SDValue Op0 = Op.getOperand(0);
5946   SDValue Op1 = Op.getOperand(1);
5947   DebugLoc dl = Op.getDebugLoc();
5948   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5949
5950   // Optimize to BT if possible.
5951   // Lower (X & (1 << N)) == 0 to BT(X, N).
5952   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5953   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5954   if (Op0.getOpcode() == ISD::AND &&
5955       Op0.hasOneUse() &&
5956       Op1.getOpcode() == ISD::Constant &&
5957       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5958       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5959     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5960     if (NewSetCC.getNode())
5961       return NewSetCC;
5962   }
5963
5964   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5965   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5966   if (X86CC == X86::COND_INVALID)
5967     return SDValue();
5968
5969   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5970
5971   // Use sbb x, x to materialize carry bit into a GPR.
5972   if (X86CC == X86::COND_B)
5973     return DAG.getNode(ISD::AND, dl, MVT::i8,
5974                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5975                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5976                        DAG.getConstant(1, MVT::i8));
5977
5978   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5979                      DAG.getConstant(X86CC, MVT::i8), Cond);
5980 }
5981
5982 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5983   SDValue Cond;
5984   SDValue Op0 = Op.getOperand(0);
5985   SDValue Op1 = Op.getOperand(1);
5986   SDValue CC = Op.getOperand(2);
5987   EVT VT = Op.getValueType();
5988   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5989   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5990   DebugLoc dl = Op.getDebugLoc();
5991
5992   if (isFP) {
5993     unsigned SSECC = 8;
5994     EVT VT0 = Op0.getValueType();
5995     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5996     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5997     bool Swap = false;
5998
5999     switch (SetCCOpcode) {
6000     default: break;
6001     case ISD::SETOEQ:
6002     case ISD::SETEQ:  SSECC = 0; break;
6003     case ISD::SETOGT:
6004     case ISD::SETGT: Swap = true; // Fallthrough
6005     case ISD::SETLT:
6006     case ISD::SETOLT: SSECC = 1; break;
6007     case ISD::SETOGE:
6008     case ISD::SETGE: Swap = true; // Fallthrough
6009     case ISD::SETLE:
6010     case ISD::SETOLE: SSECC = 2; break;
6011     case ISD::SETUO:  SSECC = 3; break;
6012     case ISD::SETUNE:
6013     case ISD::SETNE:  SSECC = 4; break;
6014     case ISD::SETULE: Swap = true;
6015     case ISD::SETUGE: SSECC = 5; break;
6016     case ISD::SETULT: Swap = true;
6017     case ISD::SETUGT: SSECC = 6; break;
6018     case ISD::SETO:   SSECC = 7; break;
6019     }
6020     if (Swap)
6021       std::swap(Op0, Op1);
6022
6023     // In the two special cases we can't handle, emit two comparisons.
6024     if (SSECC == 8) {
6025       if (SetCCOpcode == ISD::SETUEQ) {
6026         SDValue UNORD, EQ;
6027         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6028         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6029         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6030       }
6031       else if (SetCCOpcode == ISD::SETONE) {
6032         SDValue ORD, NEQ;
6033         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6034         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6035         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6036       }
6037       llvm_unreachable("Illegal FP comparison");
6038     }
6039     // Handle all other FP comparisons here.
6040     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6041   }
6042
6043   // We are handling one of the integer comparisons here.  Since SSE only has
6044   // GT and EQ comparisons for integer, swapping operands and multiple
6045   // operations may be required for some comparisons.
6046   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6047   bool Swap = false, Invert = false, FlipSigns = false;
6048
6049   switch (VT.getSimpleVT().SimpleTy) {
6050   default: break;
6051   case MVT::v8i8:
6052   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6053   case MVT::v4i16:
6054   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6055   case MVT::v2i32:
6056   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6057   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6058   }
6059
6060   switch (SetCCOpcode) {
6061   default: break;
6062   case ISD::SETNE:  Invert = true;
6063   case ISD::SETEQ:  Opc = EQOpc; break;
6064   case ISD::SETLT:  Swap = true;
6065   case ISD::SETGT:  Opc = GTOpc; break;
6066   case ISD::SETGE:  Swap = true;
6067   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6068   case ISD::SETULT: Swap = true;
6069   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6070   case ISD::SETUGE: Swap = true;
6071   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6072   }
6073   if (Swap)
6074     std::swap(Op0, Op1);
6075
6076   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6077   // bits of the inputs before performing those operations.
6078   if (FlipSigns) {
6079     EVT EltVT = VT.getVectorElementType();
6080     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6081                                       EltVT);
6082     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6083     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6084                                     SignBits.size());
6085     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6086     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6087   }
6088
6089   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6090
6091   // If the logical-not of the result is required, perform that now.
6092   if (Invert)
6093     Result = DAG.getNOT(dl, Result, VT);
6094
6095   return Result;
6096 }
6097
6098 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6099 static bool isX86LogicalCmp(SDValue Op) {
6100   unsigned Opc = Op.getNode()->getOpcode();
6101   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6102     return true;
6103   if (Op.getResNo() == 1 &&
6104       (Opc == X86ISD::ADD ||
6105        Opc == X86ISD::SUB ||
6106        Opc == X86ISD::SMUL ||
6107        Opc == X86ISD::UMUL ||
6108        Opc == X86ISD::INC ||
6109        Opc == X86ISD::DEC ||
6110        Opc == X86ISD::OR ||
6111        Opc == X86ISD::XOR ||
6112        Opc == X86ISD::AND))
6113     return true;
6114
6115   return false;
6116 }
6117
6118 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6119   bool addTest = true;
6120   SDValue Cond  = Op.getOperand(0);
6121   DebugLoc dl = Op.getDebugLoc();
6122   SDValue CC;
6123
6124   if (Cond.getOpcode() == ISD::SETCC) {
6125     SDValue NewCond = LowerSETCC(Cond, DAG);
6126     if (NewCond.getNode())
6127       Cond = NewCond;
6128   }
6129
6130   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6131   SDValue Op1 = Op.getOperand(1);
6132   SDValue Op2 = Op.getOperand(2);
6133   if (Cond.getOpcode() == X86ISD::SETCC &&
6134       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6135     SDValue Cmp = Cond.getOperand(1);
6136     if (Cmp.getOpcode() == X86ISD::CMP) {
6137       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6138       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6139       ConstantSDNode *RHSC =
6140         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6141       if (N1C && N1C->isAllOnesValue() &&
6142           N2C && N2C->isNullValue() &&
6143           RHSC && RHSC->isNullValue()) {
6144         SDValue CmpOp0 = Cmp.getOperand(0);
6145         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6146                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6147         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6148                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6149       }
6150     }
6151   }
6152
6153   // Look pass (and (setcc_carry (cmp ...)), 1).
6154   if (Cond.getOpcode() == ISD::AND &&
6155       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6156     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6157     if (C && C->getAPIntValue() == 1)
6158       Cond = Cond.getOperand(0);
6159   }
6160
6161   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6162   // setting operand in place of the X86ISD::SETCC.
6163   if (Cond.getOpcode() == X86ISD::SETCC ||
6164       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6165     CC = Cond.getOperand(0);
6166
6167     SDValue Cmp = Cond.getOperand(1);
6168     unsigned Opc = Cmp.getOpcode();
6169     EVT VT = Op.getValueType();
6170
6171     bool IllegalFPCMov = false;
6172     if (VT.isFloatingPoint() && !VT.isVector() &&
6173         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6174       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6175
6176     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6177         Opc == X86ISD::BT) { // FIXME
6178       Cond = Cmp;
6179       addTest = false;
6180     }
6181   }
6182
6183   if (addTest) {
6184     // Look pass the truncate.
6185     if (Cond.getOpcode() == ISD::TRUNCATE)
6186       Cond = Cond.getOperand(0);
6187
6188     // We know the result of AND is compared against zero. Try to match
6189     // it to BT.
6190     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6191       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6192       if (NewSetCC.getNode()) {
6193         CC = NewSetCC.getOperand(0);
6194         Cond = NewSetCC.getOperand(1);
6195         addTest = false;
6196       }
6197     }
6198   }
6199
6200   if (addTest) {
6201     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6202     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6203   }
6204
6205   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6206   // condition is true.
6207   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6208   SDValue Ops[] = { Op2, Op1, CC, Cond };
6209   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6210 }
6211
6212 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6213 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6214 // from the AND / OR.
6215 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6216   Opc = Op.getOpcode();
6217   if (Opc != ISD::OR && Opc != ISD::AND)
6218     return false;
6219   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6220           Op.getOperand(0).hasOneUse() &&
6221           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6222           Op.getOperand(1).hasOneUse());
6223 }
6224
6225 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6226 // 1 and that the SETCC node has a single use.
6227 static bool isXor1OfSetCC(SDValue Op) {
6228   if (Op.getOpcode() != ISD::XOR)
6229     return false;
6230   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6231   if (N1C && N1C->getAPIntValue() == 1) {
6232     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6233       Op.getOperand(0).hasOneUse();
6234   }
6235   return false;
6236 }
6237
6238 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6239   bool addTest = true;
6240   SDValue Chain = Op.getOperand(0);
6241   SDValue Cond  = Op.getOperand(1);
6242   SDValue Dest  = Op.getOperand(2);
6243   DebugLoc dl = Op.getDebugLoc();
6244   SDValue CC;
6245
6246   if (Cond.getOpcode() == ISD::SETCC) {
6247     SDValue NewCond = LowerSETCC(Cond, DAG);
6248     if (NewCond.getNode())
6249       Cond = NewCond;
6250   }
6251 #if 0
6252   // FIXME: LowerXALUO doesn't handle these!!
6253   else if (Cond.getOpcode() == X86ISD::ADD  ||
6254            Cond.getOpcode() == X86ISD::SUB  ||
6255            Cond.getOpcode() == X86ISD::SMUL ||
6256            Cond.getOpcode() == X86ISD::UMUL)
6257     Cond = LowerXALUO(Cond, DAG);
6258 #endif
6259
6260   // Look pass (and (setcc_carry (cmp ...)), 1).
6261   if (Cond.getOpcode() == ISD::AND &&
6262       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6263     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6264     if (C && C->getAPIntValue() == 1)
6265       Cond = Cond.getOperand(0);
6266   }
6267
6268   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6269   // setting operand in place of the X86ISD::SETCC.
6270   if (Cond.getOpcode() == X86ISD::SETCC ||
6271       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6272     CC = Cond.getOperand(0);
6273
6274     SDValue Cmp = Cond.getOperand(1);
6275     unsigned Opc = Cmp.getOpcode();
6276     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6277     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6278       Cond = Cmp;
6279       addTest = false;
6280     } else {
6281       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6282       default: break;
6283       case X86::COND_O:
6284       case X86::COND_B:
6285         // These can only come from an arithmetic instruction with overflow,
6286         // e.g. SADDO, UADDO.
6287         Cond = Cond.getNode()->getOperand(1);
6288         addTest = false;
6289         break;
6290       }
6291     }
6292   } else {
6293     unsigned CondOpc;
6294     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6295       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6296       if (CondOpc == ISD::OR) {
6297         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6298         // two branches instead of an explicit OR instruction with a
6299         // separate test.
6300         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6301             isX86LogicalCmp(Cmp)) {
6302           CC = Cond.getOperand(0).getOperand(0);
6303           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6304                               Chain, Dest, CC, Cmp);
6305           CC = Cond.getOperand(1).getOperand(0);
6306           Cond = Cmp;
6307           addTest = false;
6308         }
6309       } else { // ISD::AND
6310         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6311         // two branches instead of an explicit AND instruction with a
6312         // separate test. However, we only do this if this block doesn't
6313         // have a fall-through edge, because this requires an explicit
6314         // jmp when the condition is false.
6315         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6316             isX86LogicalCmp(Cmp) &&
6317             Op.getNode()->hasOneUse()) {
6318           X86::CondCode CCode =
6319             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6320           CCode = X86::GetOppositeBranchCondition(CCode);
6321           CC = DAG.getConstant(CCode, MVT::i8);
6322           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6323           // Look for an unconditional branch following this conditional branch.
6324           // We need this because we need to reverse the successors in order
6325           // to implement FCMP_OEQ.
6326           if (User.getOpcode() == ISD::BR) {
6327             SDValue FalseBB = User.getOperand(1);
6328             SDValue NewBR =
6329               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6330             assert(NewBR == User);
6331             Dest = FalseBB;
6332
6333             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6334                                 Chain, Dest, CC, Cmp);
6335             X86::CondCode CCode =
6336               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6337             CCode = X86::GetOppositeBranchCondition(CCode);
6338             CC = DAG.getConstant(CCode, MVT::i8);
6339             Cond = Cmp;
6340             addTest = false;
6341           }
6342         }
6343       }
6344     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6345       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6346       // It should be transformed during dag combiner except when the condition
6347       // is set by a arithmetics with overflow node.
6348       X86::CondCode CCode =
6349         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6350       CCode = X86::GetOppositeBranchCondition(CCode);
6351       CC = DAG.getConstant(CCode, MVT::i8);
6352       Cond = Cond.getOperand(0).getOperand(1);
6353       addTest = false;
6354     }
6355   }
6356
6357   if (addTest) {
6358     // Look pass the truncate.
6359     if (Cond.getOpcode() == ISD::TRUNCATE)
6360       Cond = Cond.getOperand(0);
6361
6362     // We know the result of AND is compared against zero. Try to match
6363     // it to BT.
6364     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6365       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6366       if (NewSetCC.getNode()) {
6367         CC = NewSetCC.getOperand(0);
6368         Cond = NewSetCC.getOperand(1);
6369         addTest = false;
6370       }
6371     }
6372   }
6373
6374   if (addTest) {
6375     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6376     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6377   }
6378   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6379                      Chain, Dest, CC, Cond);
6380 }
6381
6382
6383 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6384 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6385 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6386 // that the guard pages used by the OS virtual memory manager are allocated in
6387 // correct sequence.
6388 SDValue
6389 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6390                                            SelectionDAG &DAG) {
6391   assert(Subtarget->isTargetCygMing() &&
6392          "This should be used only on Cygwin/Mingw targets");
6393   DebugLoc dl = Op.getDebugLoc();
6394
6395   // Get the inputs.
6396   SDValue Chain = Op.getOperand(0);
6397   SDValue Size  = Op.getOperand(1);
6398   // FIXME: Ensure alignment here
6399
6400   SDValue Flag;
6401
6402   EVT IntPtr = getPointerTy();
6403   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6404
6405   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6406
6407   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6408   Flag = Chain.getValue(1);
6409
6410   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6411   SDValue Ops[] = { Chain,
6412                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6413                       DAG.getRegister(X86::EAX, IntPtr),
6414                       DAG.getRegister(X86StackPtr, SPTy),
6415                       Flag };
6416   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6417   Flag = Chain.getValue(1);
6418
6419   Chain = DAG.getCALLSEQ_END(Chain,
6420                              DAG.getIntPtrConstant(0, true),
6421                              DAG.getIntPtrConstant(0, true),
6422                              Flag);
6423
6424   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6425
6426   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6427   return DAG.getMergeValues(Ops1, 2, dl);
6428 }
6429
6430 SDValue
6431 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6432                                            SDValue Chain,
6433                                            SDValue Dst, SDValue Src,
6434                                            SDValue Size, unsigned Align,
6435                                            const Value *DstSV,
6436                                            uint64_t DstSVOff) {
6437   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6438
6439   // If not DWORD aligned or size is more than the threshold, call the library.
6440   // The libc version is likely to be faster for these cases. It can use the
6441   // address value and run time information about the CPU.
6442   if ((Align & 3) != 0 ||
6443       !ConstantSize ||
6444       ConstantSize->getZExtValue() >
6445         getSubtarget()->getMaxInlineSizeThreshold()) {
6446     SDValue InFlag(0, 0);
6447
6448     // Check to see if there is a specialized entry-point for memory zeroing.
6449     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6450
6451     if (const char *bzeroEntry =  V &&
6452         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6453       EVT IntPtr = getPointerTy();
6454       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6455       TargetLowering::ArgListTy Args;
6456       TargetLowering::ArgListEntry Entry;
6457       Entry.Node = Dst;
6458       Entry.Ty = IntPtrTy;
6459       Args.push_back(Entry);
6460       Entry.Node = Size;
6461       Args.push_back(Entry);
6462       std::pair<SDValue,SDValue> CallResult =
6463         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6464                     false, false, false, false,
6465                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6466                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6467                     DAG.GetOrdering(Chain.getNode()));
6468       return CallResult.second;
6469     }
6470
6471     // Otherwise have the target-independent code call memset.
6472     return SDValue();
6473   }
6474
6475   uint64_t SizeVal = ConstantSize->getZExtValue();
6476   SDValue InFlag(0, 0);
6477   EVT AVT;
6478   SDValue Count;
6479   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6480   unsigned BytesLeft = 0;
6481   bool TwoRepStos = false;
6482   if (ValC) {
6483     unsigned ValReg;
6484     uint64_t Val = ValC->getZExtValue() & 255;
6485
6486     // If the value is a constant, then we can potentially use larger sets.
6487     switch (Align & 3) {
6488     case 2:   // WORD aligned
6489       AVT = MVT::i16;
6490       ValReg = X86::AX;
6491       Val = (Val << 8) | Val;
6492       break;
6493     case 0:  // DWORD aligned
6494       AVT = MVT::i32;
6495       ValReg = X86::EAX;
6496       Val = (Val << 8)  | Val;
6497       Val = (Val << 16) | Val;
6498       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6499         AVT = MVT::i64;
6500         ValReg = X86::RAX;
6501         Val = (Val << 32) | Val;
6502       }
6503       break;
6504     default:  // Byte aligned
6505       AVT = MVT::i8;
6506       ValReg = X86::AL;
6507       Count = DAG.getIntPtrConstant(SizeVal);
6508       break;
6509     }
6510
6511     if (AVT.bitsGT(MVT::i8)) {
6512       unsigned UBytes = AVT.getSizeInBits() / 8;
6513       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6514       BytesLeft = SizeVal % UBytes;
6515     }
6516
6517     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6518                               InFlag);
6519     InFlag = Chain.getValue(1);
6520   } else {
6521     AVT = MVT::i8;
6522     Count  = DAG.getIntPtrConstant(SizeVal);
6523     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6524     InFlag = Chain.getValue(1);
6525   }
6526
6527   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6528                                                               X86::ECX,
6529                             Count, InFlag);
6530   InFlag = Chain.getValue(1);
6531   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6532                                                               X86::EDI,
6533                             Dst, InFlag);
6534   InFlag = Chain.getValue(1);
6535
6536   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6537   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6538   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6539
6540   if (TwoRepStos) {
6541     InFlag = Chain.getValue(1);
6542     Count  = Size;
6543     EVT CVT = Count.getValueType();
6544     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6545                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6546     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6547                                                              X86::ECX,
6548                               Left, InFlag);
6549     InFlag = Chain.getValue(1);
6550     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6551     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6552     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6553   } else if (BytesLeft) {
6554     // Handle the last 1 - 7 bytes.
6555     unsigned Offset = SizeVal - BytesLeft;
6556     EVT AddrVT = Dst.getValueType();
6557     EVT SizeVT = Size.getValueType();
6558
6559     Chain = DAG.getMemset(Chain, dl,
6560                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6561                                       DAG.getConstant(Offset, AddrVT)),
6562                           Src,
6563                           DAG.getConstant(BytesLeft, SizeVT),
6564                           Align, DstSV, DstSVOff + Offset);
6565   }
6566
6567   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6568   return Chain;
6569 }
6570
6571 SDValue
6572 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6573                                       SDValue Chain, SDValue Dst, SDValue Src,
6574                                       SDValue Size, unsigned Align,
6575                                       bool AlwaysInline,
6576                                       const Value *DstSV, uint64_t DstSVOff,
6577                                       const Value *SrcSV, uint64_t SrcSVOff) {
6578   // This requires the copy size to be a constant, preferrably
6579   // within a subtarget-specific limit.
6580   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6581   if (!ConstantSize)
6582     return SDValue();
6583   uint64_t SizeVal = ConstantSize->getZExtValue();
6584   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6585     return SDValue();
6586
6587   /// If not DWORD aligned, call the library.
6588   if ((Align & 3) != 0)
6589     return SDValue();
6590
6591   // DWORD aligned
6592   EVT AVT = MVT::i32;
6593   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6594     AVT = MVT::i64;
6595
6596   unsigned UBytes = AVT.getSizeInBits() / 8;
6597   unsigned CountVal = SizeVal / UBytes;
6598   SDValue Count = DAG.getIntPtrConstant(CountVal);
6599   unsigned BytesLeft = SizeVal % UBytes;
6600
6601   SDValue InFlag(0, 0);
6602   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6603                                                               X86::ECX,
6604                             Count, InFlag);
6605   InFlag = Chain.getValue(1);
6606   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6607                                                              X86::EDI,
6608                             Dst, InFlag);
6609   InFlag = Chain.getValue(1);
6610   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6611                                                               X86::ESI,
6612                             Src, InFlag);
6613   InFlag = Chain.getValue(1);
6614
6615   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6616   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6617   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6618                                 array_lengthof(Ops));
6619
6620   SmallVector<SDValue, 4> Results;
6621   Results.push_back(RepMovs);
6622   if (BytesLeft) {
6623     // Handle the last 1 - 7 bytes.
6624     unsigned Offset = SizeVal - BytesLeft;
6625     EVT DstVT = Dst.getValueType();
6626     EVT SrcVT = Src.getValueType();
6627     EVT SizeVT = Size.getValueType();
6628     Results.push_back(DAG.getMemcpy(Chain, dl,
6629                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6630                                                 DAG.getConstant(Offset, DstVT)),
6631                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6632                                                 DAG.getConstant(Offset, SrcVT)),
6633                                     DAG.getConstant(BytesLeft, SizeVT),
6634                                     Align, AlwaysInline,
6635                                     DstSV, DstSVOff + Offset,
6636                                     SrcSV, SrcSVOff + Offset));
6637   }
6638
6639   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6640                      &Results[0], Results.size());
6641 }
6642
6643 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6644   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6645   DebugLoc dl = Op.getDebugLoc();
6646
6647   if (!Subtarget->is64Bit()) {
6648     // vastart just stores the address of the VarArgsFrameIndex slot into the
6649     // memory location argument.
6650     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6651     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6652   }
6653
6654   // __va_list_tag:
6655   //   gp_offset         (0 - 6 * 8)
6656   //   fp_offset         (48 - 48 + 8 * 16)
6657   //   overflow_arg_area (point to parameters coming in memory).
6658   //   reg_save_area
6659   SmallVector<SDValue, 8> MemOps;
6660   SDValue FIN = Op.getOperand(1);
6661   // Store gp_offset
6662   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6663                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6664                                  FIN, SV, 0);
6665   MemOps.push_back(Store);
6666
6667   // Store fp_offset
6668   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6669                     FIN, DAG.getIntPtrConstant(4));
6670   Store = DAG.getStore(Op.getOperand(0), dl,
6671                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6672                        FIN, SV, 0);
6673   MemOps.push_back(Store);
6674
6675   // Store ptr to overflow_arg_area
6676   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6677                     FIN, DAG.getIntPtrConstant(4));
6678   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6679   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6680   MemOps.push_back(Store);
6681
6682   // Store ptr to reg_save_area.
6683   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6684                     FIN, DAG.getIntPtrConstant(8));
6685   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6686   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6687   MemOps.push_back(Store);
6688   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6689                      &MemOps[0], MemOps.size());
6690 }
6691
6692 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6693   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6694   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6695   SDValue Chain = Op.getOperand(0);
6696   SDValue SrcPtr = Op.getOperand(1);
6697   SDValue SrcSV = Op.getOperand(2);
6698
6699   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6700   return SDValue();
6701 }
6702
6703 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6704   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6705   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6706   SDValue Chain = Op.getOperand(0);
6707   SDValue DstPtr = Op.getOperand(1);
6708   SDValue SrcPtr = Op.getOperand(2);
6709   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6710   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6711   DebugLoc dl = Op.getDebugLoc();
6712
6713   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6714                        DAG.getIntPtrConstant(24), 8, false,
6715                        DstSV, 0, SrcSV, 0);
6716 }
6717
6718 SDValue
6719 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6720   DebugLoc dl = Op.getDebugLoc();
6721   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6722   switch (IntNo) {
6723   default: return SDValue();    // Don't custom lower most intrinsics.
6724   // Comparison intrinsics.
6725   case Intrinsic::x86_sse_comieq_ss:
6726   case Intrinsic::x86_sse_comilt_ss:
6727   case Intrinsic::x86_sse_comile_ss:
6728   case Intrinsic::x86_sse_comigt_ss:
6729   case Intrinsic::x86_sse_comige_ss:
6730   case Intrinsic::x86_sse_comineq_ss:
6731   case Intrinsic::x86_sse_ucomieq_ss:
6732   case Intrinsic::x86_sse_ucomilt_ss:
6733   case Intrinsic::x86_sse_ucomile_ss:
6734   case Intrinsic::x86_sse_ucomigt_ss:
6735   case Intrinsic::x86_sse_ucomige_ss:
6736   case Intrinsic::x86_sse_ucomineq_ss:
6737   case Intrinsic::x86_sse2_comieq_sd:
6738   case Intrinsic::x86_sse2_comilt_sd:
6739   case Intrinsic::x86_sse2_comile_sd:
6740   case Intrinsic::x86_sse2_comigt_sd:
6741   case Intrinsic::x86_sse2_comige_sd:
6742   case Intrinsic::x86_sse2_comineq_sd:
6743   case Intrinsic::x86_sse2_ucomieq_sd:
6744   case Intrinsic::x86_sse2_ucomilt_sd:
6745   case Intrinsic::x86_sse2_ucomile_sd:
6746   case Intrinsic::x86_sse2_ucomigt_sd:
6747   case Intrinsic::x86_sse2_ucomige_sd:
6748   case Intrinsic::x86_sse2_ucomineq_sd: {
6749     unsigned Opc = 0;
6750     ISD::CondCode CC = ISD::SETCC_INVALID;
6751     switch (IntNo) {
6752     default: break;
6753     case Intrinsic::x86_sse_comieq_ss:
6754     case Intrinsic::x86_sse2_comieq_sd:
6755       Opc = X86ISD::COMI;
6756       CC = ISD::SETEQ;
6757       break;
6758     case Intrinsic::x86_sse_comilt_ss:
6759     case Intrinsic::x86_sse2_comilt_sd:
6760       Opc = X86ISD::COMI;
6761       CC = ISD::SETLT;
6762       break;
6763     case Intrinsic::x86_sse_comile_ss:
6764     case Intrinsic::x86_sse2_comile_sd:
6765       Opc = X86ISD::COMI;
6766       CC = ISD::SETLE;
6767       break;
6768     case Intrinsic::x86_sse_comigt_ss:
6769     case Intrinsic::x86_sse2_comigt_sd:
6770       Opc = X86ISD::COMI;
6771       CC = ISD::SETGT;
6772       break;
6773     case Intrinsic::x86_sse_comige_ss:
6774     case Intrinsic::x86_sse2_comige_sd:
6775       Opc = X86ISD::COMI;
6776       CC = ISD::SETGE;
6777       break;
6778     case Intrinsic::x86_sse_comineq_ss:
6779     case Intrinsic::x86_sse2_comineq_sd:
6780       Opc = X86ISD::COMI;
6781       CC = ISD::SETNE;
6782       break;
6783     case Intrinsic::x86_sse_ucomieq_ss:
6784     case Intrinsic::x86_sse2_ucomieq_sd:
6785       Opc = X86ISD::UCOMI;
6786       CC = ISD::SETEQ;
6787       break;
6788     case Intrinsic::x86_sse_ucomilt_ss:
6789     case Intrinsic::x86_sse2_ucomilt_sd:
6790       Opc = X86ISD::UCOMI;
6791       CC = ISD::SETLT;
6792       break;
6793     case Intrinsic::x86_sse_ucomile_ss:
6794     case Intrinsic::x86_sse2_ucomile_sd:
6795       Opc = X86ISD::UCOMI;
6796       CC = ISD::SETLE;
6797       break;
6798     case Intrinsic::x86_sse_ucomigt_ss:
6799     case Intrinsic::x86_sse2_ucomigt_sd:
6800       Opc = X86ISD::UCOMI;
6801       CC = ISD::SETGT;
6802       break;
6803     case Intrinsic::x86_sse_ucomige_ss:
6804     case Intrinsic::x86_sse2_ucomige_sd:
6805       Opc = X86ISD::UCOMI;
6806       CC = ISD::SETGE;
6807       break;
6808     case Intrinsic::x86_sse_ucomineq_ss:
6809     case Intrinsic::x86_sse2_ucomineq_sd:
6810       Opc = X86ISD::UCOMI;
6811       CC = ISD::SETNE;
6812       break;
6813     }
6814
6815     SDValue LHS = Op.getOperand(1);
6816     SDValue RHS = Op.getOperand(2);
6817     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6818     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6819     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6820     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6821                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6822     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6823   }
6824   // ptest intrinsics. The intrinsic these come from are designed to return
6825   // an integer value, not just an instruction so lower it to the ptest
6826   // pattern and a setcc for the result.
6827   case Intrinsic::x86_sse41_ptestz:
6828   case Intrinsic::x86_sse41_ptestc:
6829   case Intrinsic::x86_sse41_ptestnzc:{
6830     unsigned X86CC = 0;
6831     switch (IntNo) {
6832     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6833     case Intrinsic::x86_sse41_ptestz:
6834       // ZF = 1
6835       X86CC = X86::COND_E;
6836       break;
6837     case Intrinsic::x86_sse41_ptestc:
6838       // CF = 1
6839       X86CC = X86::COND_B;
6840       break;
6841     case Intrinsic::x86_sse41_ptestnzc:
6842       // ZF and CF = 0
6843       X86CC = X86::COND_A;
6844       break;
6845     }
6846
6847     SDValue LHS = Op.getOperand(1);
6848     SDValue RHS = Op.getOperand(2);
6849     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6850     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6851     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6852     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6853   }
6854
6855   // Fix vector shift instructions where the last operand is a non-immediate
6856   // i32 value.
6857   case Intrinsic::x86_sse2_pslli_w:
6858   case Intrinsic::x86_sse2_pslli_d:
6859   case Intrinsic::x86_sse2_pslli_q:
6860   case Intrinsic::x86_sse2_psrli_w:
6861   case Intrinsic::x86_sse2_psrli_d:
6862   case Intrinsic::x86_sse2_psrli_q:
6863   case Intrinsic::x86_sse2_psrai_w:
6864   case Intrinsic::x86_sse2_psrai_d:
6865   case Intrinsic::x86_mmx_pslli_w:
6866   case Intrinsic::x86_mmx_pslli_d:
6867   case Intrinsic::x86_mmx_pslli_q:
6868   case Intrinsic::x86_mmx_psrli_w:
6869   case Intrinsic::x86_mmx_psrli_d:
6870   case Intrinsic::x86_mmx_psrli_q:
6871   case Intrinsic::x86_mmx_psrai_w:
6872   case Intrinsic::x86_mmx_psrai_d: {
6873     SDValue ShAmt = Op.getOperand(2);
6874     if (isa<ConstantSDNode>(ShAmt))
6875       return SDValue();
6876
6877     unsigned NewIntNo = 0;
6878     EVT ShAmtVT = MVT::v4i32;
6879     switch (IntNo) {
6880     case Intrinsic::x86_sse2_pslli_w:
6881       NewIntNo = Intrinsic::x86_sse2_psll_w;
6882       break;
6883     case Intrinsic::x86_sse2_pslli_d:
6884       NewIntNo = Intrinsic::x86_sse2_psll_d;
6885       break;
6886     case Intrinsic::x86_sse2_pslli_q:
6887       NewIntNo = Intrinsic::x86_sse2_psll_q;
6888       break;
6889     case Intrinsic::x86_sse2_psrli_w:
6890       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6891       break;
6892     case Intrinsic::x86_sse2_psrli_d:
6893       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6894       break;
6895     case Intrinsic::x86_sse2_psrli_q:
6896       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6897       break;
6898     case Intrinsic::x86_sse2_psrai_w:
6899       NewIntNo = Intrinsic::x86_sse2_psra_w;
6900       break;
6901     case Intrinsic::x86_sse2_psrai_d:
6902       NewIntNo = Intrinsic::x86_sse2_psra_d;
6903       break;
6904     default: {
6905       ShAmtVT = MVT::v2i32;
6906       switch (IntNo) {
6907       case Intrinsic::x86_mmx_pslli_w:
6908         NewIntNo = Intrinsic::x86_mmx_psll_w;
6909         break;
6910       case Intrinsic::x86_mmx_pslli_d:
6911         NewIntNo = Intrinsic::x86_mmx_psll_d;
6912         break;
6913       case Intrinsic::x86_mmx_pslli_q:
6914         NewIntNo = Intrinsic::x86_mmx_psll_q;
6915         break;
6916       case Intrinsic::x86_mmx_psrli_w:
6917         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6918         break;
6919       case Intrinsic::x86_mmx_psrli_d:
6920         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6921         break;
6922       case Intrinsic::x86_mmx_psrli_q:
6923         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6924         break;
6925       case Intrinsic::x86_mmx_psrai_w:
6926         NewIntNo = Intrinsic::x86_mmx_psra_w;
6927         break;
6928       case Intrinsic::x86_mmx_psrai_d:
6929         NewIntNo = Intrinsic::x86_mmx_psra_d;
6930         break;
6931       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6932       }
6933       break;
6934     }
6935     }
6936
6937     // The vector shift intrinsics with scalars uses 32b shift amounts but
6938     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6939     // to be zero.
6940     SDValue ShOps[4];
6941     ShOps[0] = ShAmt;
6942     ShOps[1] = DAG.getConstant(0, MVT::i32);
6943     if (ShAmtVT == MVT::v4i32) {
6944       ShOps[2] = DAG.getUNDEF(MVT::i32);
6945       ShOps[3] = DAG.getUNDEF(MVT::i32);
6946       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6947     } else {
6948       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6949     }
6950
6951     EVT VT = Op.getValueType();
6952     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6953     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6954                        DAG.getConstant(NewIntNo, MVT::i32),
6955                        Op.getOperand(1), ShAmt);
6956   }
6957   }
6958 }
6959
6960 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6961   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6962   DebugLoc dl = Op.getDebugLoc();
6963
6964   if (Depth > 0) {
6965     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6966     SDValue Offset =
6967       DAG.getConstant(TD->getPointerSize(),
6968                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6969     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6970                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6971                                    FrameAddr, Offset),
6972                        NULL, 0);
6973   }
6974
6975   // Just load the return address.
6976   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6977   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6978                      RetAddrFI, NULL, 0);
6979 }
6980
6981 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6982   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6983   MFI->setFrameAddressIsTaken(true);
6984   EVT VT = Op.getValueType();
6985   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6986   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6987   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6988   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6989   while (Depth--)
6990     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6991   return FrameAddr;
6992 }
6993
6994 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6995                                                      SelectionDAG &DAG) {
6996   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6997 }
6998
6999 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7000 {
7001   MachineFunction &MF = DAG.getMachineFunction();
7002   SDValue Chain     = Op.getOperand(0);
7003   SDValue Offset    = Op.getOperand(1);
7004   SDValue Handler   = Op.getOperand(2);
7005   DebugLoc dl       = Op.getDebugLoc();
7006
7007   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7008                                   getPointerTy());
7009   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7010
7011   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7012                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7013   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7014   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
7015   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7016   MF.getRegInfo().addLiveOut(StoreAddrReg);
7017
7018   return DAG.getNode(X86ISD::EH_RETURN, dl,
7019                      MVT::Other,
7020                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7021 }
7022
7023 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7024                                              SelectionDAG &DAG) {
7025   SDValue Root = Op.getOperand(0);
7026   SDValue Trmp = Op.getOperand(1); // trampoline
7027   SDValue FPtr = Op.getOperand(2); // nested function
7028   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7029   DebugLoc dl  = Op.getDebugLoc();
7030
7031   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7032
7033   if (Subtarget->is64Bit()) {
7034     SDValue OutChains[6];
7035
7036     // Large code-model.
7037     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7038     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7039
7040     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7041     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7042
7043     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7044
7045     // Load the pointer to the nested function into R11.
7046     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7047     SDValue Addr = Trmp;
7048     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7049                                 Addr, TrmpAddr, 0);
7050
7051     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7052                        DAG.getConstant(2, MVT::i64));
7053     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
7054
7055     // Load the 'nest' parameter value into R10.
7056     // R10 is specified in X86CallingConv.td
7057     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7058     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7059                        DAG.getConstant(10, MVT::i64));
7060     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7061                                 Addr, TrmpAddr, 10);
7062
7063     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7064                        DAG.getConstant(12, MVT::i64));
7065     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
7066
7067     // Jump to the nested function.
7068     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7069     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7070                        DAG.getConstant(20, MVT::i64));
7071     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7072                                 Addr, TrmpAddr, 20);
7073
7074     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7075     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7076                        DAG.getConstant(22, MVT::i64));
7077     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7078                                 TrmpAddr, 22);
7079
7080     SDValue Ops[] =
7081       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7082     return DAG.getMergeValues(Ops, 2, dl);
7083   } else {
7084     const Function *Func =
7085       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7086     CallingConv::ID CC = Func->getCallingConv();
7087     unsigned NestReg;
7088
7089     switch (CC) {
7090     default:
7091       llvm_unreachable("Unsupported calling convention");
7092     case CallingConv::C:
7093     case CallingConv::X86_StdCall: {
7094       // Pass 'nest' parameter in ECX.
7095       // Must be kept in sync with X86CallingConv.td
7096       NestReg = X86::ECX;
7097
7098       // Check that ECX wasn't needed by an 'inreg' parameter.
7099       const FunctionType *FTy = Func->getFunctionType();
7100       const AttrListPtr &Attrs = Func->getAttributes();
7101
7102       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7103         unsigned InRegCount = 0;
7104         unsigned Idx = 1;
7105
7106         for (FunctionType::param_iterator I = FTy->param_begin(),
7107              E = FTy->param_end(); I != E; ++I, ++Idx)
7108           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7109             // FIXME: should only count parameters that are lowered to integers.
7110             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7111
7112         if (InRegCount > 2) {
7113           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7114         }
7115       }
7116       break;
7117     }
7118     case CallingConv::X86_FastCall:
7119     case CallingConv::Fast:
7120       // Pass 'nest' parameter in EAX.
7121       // Must be kept in sync with X86CallingConv.td
7122       NestReg = X86::EAX;
7123       break;
7124     }
7125
7126     SDValue OutChains[4];
7127     SDValue Addr, Disp;
7128
7129     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7130                        DAG.getConstant(10, MVT::i32));
7131     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7132
7133     // This is storing the opcode for MOV32ri.
7134     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7135     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7136     OutChains[0] = DAG.getStore(Root, dl,
7137                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7138                                 Trmp, TrmpAddr, 0);
7139
7140     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7141                        DAG.getConstant(1, MVT::i32));
7142     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7143
7144     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7145     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7146                        DAG.getConstant(5, MVT::i32));
7147     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7148                                 TrmpAddr, 5, false, 1);
7149
7150     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7151                        DAG.getConstant(6, MVT::i32));
7152     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7153
7154     SDValue Ops[] =
7155       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7156     return DAG.getMergeValues(Ops, 2, dl);
7157   }
7158 }
7159
7160 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7161   /*
7162    The rounding mode is in bits 11:10 of FPSR, and has the following
7163    settings:
7164      00 Round to nearest
7165      01 Round to -inf
7166      10 Round to +inf
7167      11 Round to 0
7168
7169   FLT_ROUNDS, on the other hand, expects the following:
7170     -1 Undefined
7171      0 Round to 0
7172      1 Round to nearest
7173      2 Round to +inf
7174      3 Round to -inf
7175
7176   To perform the conversion, we do:
7177     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7178   */
7179
7180   MachineFunction &MF = DAG.getMachineFunction();
7181   const TargetMachine &TM = MF.getTarget();
7182   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7183   unsigned StackAlignment = TFI.getStackAlignment();
7184   EVT VT = Op.getValueType();
7185   DebugLoc dl = Op.getDebugLoc();
7186
7187   // Save FP Control Word to stack slot
7188   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7189   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7190
7191   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7192                               DAG.getEntryNode(), StackSlot);
7193
7194   // Load FP Control Word from stack slot
7195   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7196
7197   // Transform as necessary
7198   SDValue CWD1 =
7199     DAG.getNode(ISD::SRL, dl, MVT::i16,
7200                 DAG.getNode(ISD::AND, dl, MVT::i16,
7201                             CWD, DAG.getConstant(0x800, MVT::i16)),
7202                 DAG.getConstant(11, MVT::i8));
7203   SDValue CWD2 =
7204     DAG.getNode(ISD::SRL, dl, MVT::i16,
7205                 DAG.getNode(ISD::AND, dl, MVT::i16,
7206                             CWD, DAG.getConstant(0x400, MVT::i16)),
7207                 DAG.getConstant(9, MVT::i8));
7208
7209   SDValue RetVal =
7210     DAG.getNode(ISD::AND, dl, MVT::i16,
7211                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7212                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7213                             DAG.getConstant(1, MVT::i16)),
7214                 DAG.getConstant(3, MVT::i16));
7215
7216
7217   return DAG.getNode((VT.getSizeInBits() < 16 ?
7218                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7219 }
7220
7221 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7222   EVT VT = Op.getValueType();
7223   EVT OpVT = VT;
7224   unsigned NumBits = VT.getSizeInBits();
7225   DebugLoc dl = Op.getDebugLoc();
7226
7227   Op = Op.getOperand(0);
7228   if (VT == MVT::i8) {
7229     // Zero extend to i32 since there is not an i8 bsr.
7230     OpVT = MVT::i32;
7231     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7232   }
7233
7234   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7235   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7236   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7237
7238   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7239   SDValue Ops[] = {
7240     Op,
7241     DAG.getConstant(NumBits+NumBits-1, OpVT),
7242     DAG.getConstant(X86::COND_E, MVT::i8),
7243     Op.getValue(1)
7244   };
7245   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7246
7247   // Finally xor with NumBits-1.
7248   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7249
7250   if (VT == MVT::i8)
7251     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7252   return Op;
7253 }
7254
7255 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7256   EVT VT = Op.getValueType();
7257   EVT OpVT = VT;
7258   unsigned NumBits = VT.getSizeInBits();
7259   DebugLoc dl = Op.getDebugLoc();
7260
7261   Op = Op.getOperand(0);
7262   if (VT == MVT::i8) {
7263     OpVT = MVT::i32;
7264     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7265   }
7266
7267   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7268   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7269   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7270
7271   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7272   SDValue Ops[] = {
7273     Op,
7274     DAG.getConstant(NumBits, OpVT),
7275     DAG.getConstant(X86::COND_E, MVT::i8),
7276     Op.getValue(1)
7277   };
7278   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7279
7280   if (VT == MVT::i8)
7281     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7282   return Op;
7283 }
7284
7285 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7286   EVT VT = Op.getValueType();
7287   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7288   DebugLoc dl = Op.getDebugLoc();
7289
7290   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7291   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7292   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7293   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7294   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7295   //
7296   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7297   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7298   //  return AloBlo + AloBhi + AhiBlo;
7299
7300   SDValue A = Op.getOperand(0);
7301   SDValue B = Op.getOperand(1);
7302
7303   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7304                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7305                        A, DAG.getConstant(32, MVT::i32));
7306   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7307                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7308                        B, DAG.getConstant(32, MVT::i32));
7309   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7310                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7311                        A, B);
7312   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7313                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7314                        A, Bhi);
7315   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7316                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7317                        Ahi, B);
7318   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7319                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7320                        AloBhi, DAG.getConstant(32, MVT::i32));
7321   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7322                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7323                        AhiBlo, DAG.getConstant(32, MVT::i32));
7324   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7325   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7326   return Res;
7327 }
7328
7329
7330 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7331   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7332   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7333   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7334   // has only one use.
7335   SDNode *N = Op.getNode();
7336   SDValue LHS = N->getOperand(0);
7337   SDValue RHS = N->getOperand(1);
7338   unsigned BaseOp = 0;
7339   unsigned Cond = 0;
7340   DebugLoc dl = Op.getDebugLoc();
7341
7342   switch (Op.getOpcode()) {
7343   default: llvm_unreachable("Unknown ovf instruction!");
7344   case ISD::SADDO:
7345     // A subtract of one will be selected as a INC. Note that INC doesn't
7346     // set CF, so we can't do this for UADDO.
7347     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7348       if (C->getAPIntValue() == 1) {
7349         BaseOp = X86ISD::INC;
7350         Cond = X86::COND_O;
7351         break;
7352       }
7353     BaseOp = X86ISD::ADD;
7354     Cond = X86::COND_O;
7355     break;
7356   case ISD::UADDO:
7357     BaseOp = X86ISD::ADD;
7358     Cond = X86::COND_B;
7359     break;
7360   case ISD::SSUBO:
7361     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7362     // set CF, so we can't do this for USUBO.
7363     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7364       if (C->getAPIntValue() == 1) {
7365         BaseOp = X86ISD::DEC;
7366         Cond = X86::COND_O;
7367         break;
7368       }
7369     BaseOp = X86ISD::SUB;
7370     Cond = X86::COND_O;
7371     break;
7372   case ISD::USUBO:
7373     BaseOp = X86ISD::SUB;
7374     Cond = X86::COND_B;
7375     break;
7376   case ISD::SMULO:
7377     BaseOp = X86ISD::SMUL;
7378     Cond = X86::COND_O;
7379     break;
7380   case ISD::UMULO:
7381     BaseOp = X86ISD::UMUL;
7382     Cond = X86::COND_B;
7383     break;
7384   }
7385
7386   // Also sets EFLAGS.
7387   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7388   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7389
7390   SDValue SetCC =
7391     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7392                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7393
7394   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7395   return Sum;
7396 }
7397
7398 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7399   EVT T = Op.getValueType();
7400   DebugLoc dl = Op.getDebugLoc();
7401   unsigned Reg = 0;
7402   unsigned size = 0;
7403   switch(T.getSimpleVT().SimpleTy) {
7404   default:
7405     assert(false && "Invalid value type!");
7406   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7407   case MVT::i16: Reg = X86::AX;  size = 2; break;
7408   case MVT::i32: Reg = X86::EAX; size = 4; break;
7409   case MVT::i64:
7410     assert(Subtarget->is64Bit() && "Node not type legal!");
7411     Reg = X86::RAX; size = 8;
7412     break;
7413   }
7414   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7415                                     Op.getOperand(2), SDValue());
7416   SDValue Ops[] = { cpIn.getValue(0),
7417                     Op.getOperand(1),
7418                     Op.getOperand(3),
7419                     DAG.getTargetConstant(size, MVT::i8),
7420                     cpIn.getValue(1) };
7421   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7422   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7423   SDValue cpOut =
7424     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7425   return cpOut;
7426 }
7427
7428 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7429                                                  SelectionDAG &DAG) {
7430   assert(Subtarget->is64Bit() && "Result not type legalized?");
7431   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7432   SDValue TheChain = Op.getOperand(0);
7433   DebugLoc dl = Op.getDebugLoc();
7434   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7435   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7436   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7437                                    rax.getValue(2));
7438   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7439                             DAG.getConstant(32, MVT::i8));
7440   SDValue Ops[] = {
7441     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7442     rdx.getValue(1)
7443   };
7444   return DAG.getMergeValues(Ops, 2, dl);
7445 }
7446
7447 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7448   SDNode *Node = Op.getNode();
7449   DebugLoc dl = Node->getDebugLoc();
7450   EVT T = Node->getValueType(0);
7451   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7452                               DAG.getConstant(0, T), Node->getOperand(2));
7453   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7454                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7455                        Node->getOperand(0),
7456                        Node->getOperand(1), negOp,
7457                        cast<AtomicSDNode>(Node)->getSrcValue(),
7458                        cast<AtomicSDNode>(Node)->getAlignment());
7459 }
7460
7461 /// LowerOperation - Provide custom lowering hooks for some operations.
7462 ///
7463 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7464   switch (Op.getOpcode()) {
7465   default: llvm_unreachable("Should not custom lower this!");
7466   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7467   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7468   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7469   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7470   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7471   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7472   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7473   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7474   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7475   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7476   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7477   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7478   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7479   case ISD::SHL_PARTS:
7480   case ISD::SRA_PARTS:
7481   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7482   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7483   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7484   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7485   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7486   case ISD::FABS:               return LowerFABS(Op, DAG);
7487   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7488   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7489   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7490   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7491   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7492   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7493   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7494   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7495   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7496   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7497   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7498   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7499   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7500   case ISD::FRAME_TO_ARGS_OFFSET:
7501                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7502   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7503   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7504   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7505   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7506   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7507   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7508   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7509   case ISD::SADDO:
7510   case ISD::UADDO:
7511   case ISD::SSUBO:
7512   case ISD::USUBO:
7513   case ISD::SMULO:
7514   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7515   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7516   }
7517 }
7518
7519 void X86TargetLowering::
7520 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7521                         SelectionDAG &DAG, unsigned NewOp) {
7522   EVT T = Node->getValueType(0);
7523   DebugLoc dl = Node->getDebugLoc();
7524   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7525
7526   SDValue Chain = Node->getOperand(0);
7527   SDValue In1 = Node->getOperand(1);
7528   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7529                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7530   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7531                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7532   SDValue Ops[] = { Chain, In1, In2L, In2H };
7533   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7534   SDValue Result =
7535     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7536                             cast<MemSDNode>(Node)->getMemOperand());
7537   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7538   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7539   Results.push_back(Result.getValue(2));
7540 }
7541
7542 /// ReplaceNodeResults - Replace a node with an illegal result type
7543 /// with a new node built out of custom code.
7544 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7545                                            SmallVectorImpl<SDValue>&Results,
7546                                            SelectionDAG &DAG) {
7547   DebugLoc dl = N->getDebugLoc();
7548   switch (N->getOpcode()) {
7549   default:
7550     assert(false && "Do not know how to custom type legalize this operation!");
7551     return;
7552   case ISD::FP_TO_SINT: {
7553     std::pair<SDValue,SDValue> Vals =
7554         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7555     SDValue FIST = Vals.first, StackSlot = Vals.second;
7556     if (FIST.getNode() != 0) {
7557       EVT VT = N->getValueType(0);
7558       // Return a load from the stack slot.
7559       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7560     }
7561     return;
7562   }
7563   case ISD::READCYCLECOUNTER: {
7564     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7565     SDValue TheChain = N->getOperand(0);
7566     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7567     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7568                                      rd.getValue(1));
7569     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7570                                      eax.getValue(2));
7571     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7572     SDValue Ops[] = { eax, edx };
7573     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7574     Results.push_back(edx.getValue(1));
7575     return;
7576   }
7577   case ISD::SDIV:
7578   case ISD::UDIV:
7579   case ISD::SREM:
7580   case ISD::UREM: {
7581     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7582     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7583     return;
7584   }
7585   case ISD::ATOMIC_CMP_SWAP: {
7586     EVT T = N->getValueType(0);
7587     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7588     SDValue cpInL, cpInH;
7589     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7590                         DAG.getConstant(0, MVT::i32));
7591     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7592                         DAG.getConstant(1, MVT::i32));
7593     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7594     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7595                              cpInL.getValue(1));
7596     SDValue swapInL, swapInH;
7597     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7598                           DAG.getConstant(0, MVT::i32));
7599     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7600                           DAG.getConstant(1, MVT::i32));
7601     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7602                                cpInH.getValue(1));
7603     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7604                                swapInL.getValue(1));
7605     SDValue Ops[] = { swapInH.getValue(0),
7606                       N->getOperand(1),
7607                       swapInH.getValue(1) };
7608     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7609     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7610     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7611                                         MVT::i32, Result.getValue(1));
7612     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7613                                         MVT::i32, cpOutL.getValue(2));
7614     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7615     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7616     Results.push_back(cpOutH.getValue(1));
7617     return;
7618   }
7619   case ISD::ATOMIC_LOAD_ADD:
7620     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7621     return;
7622   case ISD::ATOMIC_LOAD_AND:
7623     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7624     return;
7625   case ISD::ATOMIC_LOAD_NAND:
7626     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7627     return;
7628   case ISD::ATOMIC_LOAD_OR:
7629     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7630     return;
7631   case ISD::ATOMIC_LOAD_SUB:
7632     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7633     return;
7634   case ISD::ATOMIC_LOAD_XOR:
7635     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7636     return;
7637   case ISD::ATOMIC_SWAP:
7638     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7639     return;
7640   }
7641 }
7642
7643 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7644   switch (Opcode) {
7645   default: return NULL;
7646   case X86ISD::BSF:                return "X86ISD::BSF";
7647   case X86ISD::BSR:                return "X86ISD::BSR";
7648   case X86ISD::SHLD:               return "X86ISD::SHLD";
7649   case X86ISD::SHRD:               return "X86ISD::SHRD";
7650   case X86ISD::FAND:               return "X86ISD::FAND";
7651   case X86ISD::FOR:                return "X86ISD::FOR";
7652   case X86ISD::FXOR:               return "X86ISD::FXOR";
7653   case X86ISD::FSRL:               return "X86ISD::FSRL";
7654   case X86ISD::FILD:               return "X86ISD::FILD";
7655   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7656   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7657   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7658   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7659   case X86ISD::FLD:                return "X86ISD::FLD";
7660   case X86ISD::FST:                return "X86ISD::FST";
7661   case X86ISD::CALL:               return "X86ISD::CALL";
7662   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7663   case X86ISD::BT:                 return "X86ISD::BT";
7664   case X86ISD::CMP:                return "X86ISD::CMP";
7665   case X86ISD::COMI:               return "X86ISD::COMI";
7666   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7667   case X86ISD::SETCC:              return "X86ISD::SETCC";
7668   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7669   case X86ISD::CMOV:               return "X86ISD::CMOV";
7670   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7671   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7672   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7673   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7674   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7675   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7676   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7677   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7678   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7679   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7680   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7681   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7682   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7683   case X86ISD::FMAX:               return "X86ISD::FMAX";
7684   case X86ISD::FMIN:               return "X86ISD::FMIN";
7685   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7686   case X86ISD::FRCP:               return "X86ISD::FRCP";
7687   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7688   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7689   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7690   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7691   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7692   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7693   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7694   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7695   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7696   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7697   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7698   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7699   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7700   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7701   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7702   case X86ISD::VSHL:               return "X86ISD::VSHL";
7703   case X86ISD::VSRL:               return "X86ISD::VSRL";
7704   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7705   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7706   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7707   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7708   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7709   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7710   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7711   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7712   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7713   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7714   case X86ISD::ADD:                return "X86ISD::ADD";
7715   case X86ISD::SUB:                return "X86ISD::SUB";
7716   case X86ISD::SMUL:               return "X86ISD::SMUL";
7717   case X86ISD::UMUL:               return "X86ISD::UMUL";
7718   case X86ISD::INC:                return "X86ISD::INC";
7719   case X86ISD::DEC:                return "X86ISD::DEC";
7720   case X86ISD::OR:                 return "X86ISD::OR";
7721   case X86ISD::XOR:                return "X86ISD::XOR";
7722   case X86ISD::AND:                return "X86ISD::AND";
7723   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7724   case X86ISD::PTEST:              return "X86ISD::PTEST";
7725   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7726   }
7727 }
7728
7729 // isLegalAddressingMode - Return true if the addressing mode represented
7730 // by AM is legal for this target, for a load/store of the specified type.
7731 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7732                                               const Type *Ty) const {
7733   // X86 supports extremely general addressing modes.
7734   CodeModel::Model M = getTargetMachine().getCodeModel();
7735
7736   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7737   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7738     return false;
7739
7740   if (AM.BaseGV) {
7741     unsigned GVFlags =
7742       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7743
7744     // If a reference to this global requires an extra load, we can't fold it.
7745     if (isGlobalStubReference(GVFlags))
7746       return false;
7747
7748     // If BaseGV requires a register for the PIC base, we cannot also have a
7749     // BaseReg specified.
7750     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7751       return false;
7752
7753     // If lower 4G is not available, then we must use rip-relative addressing.
7754     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7755       return false;
7756   }
7757
7758   switch (AM.Scale) {
7759   case 0:
7760   case 1:
7761   case 2:
7762   case 4:
7763   case 8:
7764     // These scales always work.
7765     break;
7766   case 3:
7767   case 5:
7768   case 9:
7769     // These scales are formed with basereg+scalereg.  Only accept if there is
7770     // no basereg yet.
7771     if (AM.HasBaseReg)
7772       return false;
7773     break;
7774   default:  // Other stuff never works.
7775     return false;
7776   }
7777
7778   return true;
7779 }
7780
7781
7782 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7783   if (!Ty1->isInteger() || !Ty2->isInteger())
7784     return false;
7785   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7786   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7787   if (NumBits1 <= NumBits2)
7788     return false;
7789   return Subtarget->is64Bit() || NumBits1 < 64;
7790 }
7791
7792 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7793   if (!VT1.isInteger() || !VT2.isInteger())
7794     return false;
7795   unsigned NumBits1 = VT1.getSizeInBits();
7796   unsigned NumBits2 = VT2.getSizeInBits();
7797   if (NumBits1 <= NumBits2)
7798     return false;
7799   return Subtarget->is64Bit() || NumBits1 < 64;
7800 }
7801
7802 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7803   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7804   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7805 }
7806
7807 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7808   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7809   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7810 }
7811
7812 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7813   // i16 instructions are longer (0x66 prefix) and potentially slower.
7814   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7815 }
7816
7817 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7818 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7819 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7820 /// are assumed to be legal.
7821 bool
7822 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7823                                       EVT VT) const {
7824   // Only do shuffles on 128-bit vector types for now.
7825   if (VT.getSizeInBits() == 64)
7826     return false;
7827
7828   // FIXME: pshufb, blends, shifts.
7829   return (VT.getVectorNumElements() == 2 ||
7830           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7831           isMOVLMask(M, VT) ||
7832           isSHUFPMask(M, VT) ||
7833           isPSHUFDMask(M, VT) ||
7834           isPSHUFHWMask(M, VT) ||
7835           isPSHUFLWMask(M, VT) ||
7836           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7837           isUNPCKLMask(M, VT) ||
7838           isUNPCKHMask(M, VT) ||
7839           isUNPCKL_v_undef_Mask(M, VT) ||
7840           isUNPCKH_v_undef_Mask(M, VT));
7841 }
7842
7843 bool
7844 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7845                                           EVT VT) const {
7846   unsigned NumElts = VT.getVectorNumElements();
7847   // FIXME: This collection of masks seems suspect.
7848   if (NumElts == 2)
7849     return true;
7850   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7851     return (isMOVLMask(Mask, VT)  ||
7852             isCommutedMOVLMask(Mask, VT, true) ||
7853             isSHUFPMask(Mask, VT) ||
7854             isCommutedSHUFPMask(Mask, VT));
7855   }
7856   return false;
7857 }
7858
7859 //===----------------------------------------------------------------------===//
7860 //                           X86 Scheduler Hooks
7861 //===----------------------------------------------------------------------===//
7862
7863 // private utility function
7864 MachineBasicBlock *
7865 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7866                                                        MachineBasicBlock *MBB,
7867                                                        unsigned regOpc,
7868                                                        unsigned immOpc,
7869                                                        unsigned LoadOpc,
7870                                                        unsigned CXchgOpc,
7871                                                        unsigned copyOpc,
7872                                                        unsigned notOpc,
7873                                                        unsigned EAXreg,
7874                                                        TargetRegisterClass *RC,
7875                                                        bool invSrc) const {
7876   // For the atomic bitwise operator, we generate
7877   //   thisMBB:
7878   //   newMBB:
7879   //     ld  t1 = [bitinstr.addr]
7880   //     op  t2 = t1, [bitinstr.val]
7881   //     mov EAX = t1
7882   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7883   //     bz  newMBB
7884   //     fallthrough -->nextMBB
7885   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7886   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7887   MachineFunction::iterator MBBIter = MBB;
7888   ++MBBIter;
7889
7890   /// First build the CFG
7891   MachineFunction *F = MBB->getParent();
7892   MachineBasicBlock *thisMBB = MBB;
7893   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7894   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7895   F->insert(MBBIter, newMBB);
7896   F->insert(MBBIter, nextMBB);
7897
7898   // Move all successors to thisMBB to nextMBB
7899   nextMBB->transferSuccessors(thisMBB);
7900
7901   // Update thisMBB to fall through to newMBB
7902   thisMBB->addSuccessor(newMBB);
7903
7904   // newMBB jumps to itself and fall through to nextMBB
7905   newMBB->addSuccessor(nextMBB);
7906   newMBB->addSuccessor(newMBB);
7907
7908   // Insert instructions into newMBB based on incoming instruction
7909   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7910          "unexpected number of operands");
7911   DebugLoc dl = bInstr->getDebugLoc();
7912   MachineOperand& destOper = bInstr->getOperand(0);
7913   MachineOperand* argOpers[2 + X86AddrNumOperands];
7914   int numArgs = bInstr->getNumOperands() - 1;
7915   for (int i=0; i < numArgs; ++i)
7916     argOpers[i] = &bInstr->getOperand(i+1);
7917
7918   // x86 address has 4 operands: base, index, scale, and displacement
7919   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7920   int valArgIndx = lastAddrIndx + 1;
7921
7922   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7923   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7924   for (int i=0; i <= lastAddrIndx; ++i)
7925     (*MIB).addOperand(*argOpers[i]);
7926
7927   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7928   if (invSrc) {
7929     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7930   }
7931   else
7932     tt = t1;
7933
7934   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7935   assert((argOpers[valArgIndx]->isReg() ||
7936           argOpers[valArgIndx]->isImm()) &&
7937          "invalid operand");
7938   if (argOpers[valArgIndx]->isReg())
7939     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7940   else
7941     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7942   MIB.addReg(tt);
7943   (*MIB).addOperand(*argOpers[valArgIndx]);
7944
7945   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7946   MIB.addReg(t1);
7947
7948   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7949   for (int i=0; i <= lastAddrIndx; ++i)
7950     (*MIB).addOperand(*argOpers[i]);
7951   MIB.addReg(t2);
7952   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7953   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7954                     bInstr->memoperands_end());
7955
7956   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7957   MIB.addReg(EAXreg);
7958
7959   // insert branch
7960   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7961
7962   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7963   return nextMBB;
7964 }
7965
7966 // private utility function:  64 bit atomics on 32 bit host.
7967 MachineBasicBlock *
7968 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7969                                                        MachineBasicBlock *MBB,
7970                                                        unsigned regOpcL,
7971                                                        unsigned regOpcH,
7972                                                        unsigned immOpcL,
7973                                                        unsigned immOpcH,
7974                                                        bool invSrc) const {
7975   // For the atomic bitwise operator, we generate
7976   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7977   //     ld t1,t2 = [bitinstr.addr]
7978   //   newMBB:
7979   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7980   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7981   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7982   //     mov ECX, EBX <- t5, t6
7983   //     mov EAX, EDX <- t1, t2
7984   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7985   //     mov t3, t4 <- EAX, EDX
7986   //     bz  newMBB
7987   //     result in out1, out2
7988   //     fallthrough -->nextMBB
7989
7990   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7991   const unsigned LoadOpc = X86::MOV32rm;
7992   const unsigned copyOpc = X86::MOV32rr;
7993   const unsigned NotOpc = X86::NOT32r;
7994   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7995   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7996   MachineFunction::iterator MBBIter = MBB;
7997   ++MBBIter;
7998
7999   /// First build the CFG
8000   MachineFunction *F = MBB->getParent();
8001   MachineBasicBlock *thisMBB = MBB;
8002   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8003   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8004   F->insert(MBBIter, newMBB);
8005   F->insert(MBBIter, nextMBB);
8006
8007   // Move all successors to thisMBB to nextMBB
8008   nextMBB->transferSuccessors(thisMBB);
8009
8010   // Update thisMBB to fall through to newMBB
8011   thisMBB->addSuccessor(newMBB);
8012
8013   // newMBB jumps to itself and fall through to nextMBB
8014   newMBB->addSuccessor(nextMBB);
8015   newMBB->addSuccessor(newMBB);
8016
8017   DebugLoc dl = bInstr->getDebugLoc();
8018   // Insert instructions into newMBB based on incoming instruction
8019   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8020   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8021          "unexpected number of operands");
8022   MachineOperand& dest1Oper = bInstr->getOperand(0);
8023   MachineOperand& dest2Oper = bInstr->getOperand(1);
8024   MachineOperand* argOpers[2 + X86AddrNumOperands];
8025   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8026     argOpers[i] = &bInstr->getOperand(i+2);
8027
8028   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8029   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8030
8031   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8032   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8033   for (int i=0; i <= lastAddrIndx; ++i)
8034     (*MIB).addOperand(*argOpers[i]);
8035   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8036   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8037   // add 4 to displacement.
8038   for (int i=0; i <= lastAddrIndx-2; ++i)
8039     (*MIB).addOperand(*argOpers[i]);
8040   MachineOperand newOp3 = *(argOpers[3]);
8041   if (newOp3.isImm())
8042     newOp3.setImm(newOp3.getImm()+4);
8043   else
8044     newOp3.setOffset(newOp3.getOffset()+4);
8045   (*MIB).addOperand(newOp3);
8046   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8047
8048   // t3/4 are defined later, at the bottom of the loop
8049   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8050   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8051   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8052     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8053   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8054     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8055
8056   // The subsequent operations should be using the destination registers of
8057   //the PHI instructions.
8058   if (invSrc) {
8059     t1 = F->getRegInfo().createVirtualRegister(RC);
8060     t2 = F->getRegInfo().createVirtualRegister(RC);
8061     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8062     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8063   } else {
8064     t1 = dest1Oper.getReg();
8065     t2 = dest2Oper.getReg();
8066   }
8067
8068   int valArgIndx = lastAddrIndx + 1;
8069   assert((argOpers[valArgIndx]->isReg() ||
8070           argOpers[valArgIndx]->isImm()) &&
8071          "invalid operand");
8072   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8073   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8074   if (argOpers[valArgIndx]->isReg())
8075     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8076   else
8077     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8078   if (regOpcL != X86::MOV32rr)
8079     MIB.addReg(t1);
8080   (*MIB).addOperand(*argOpers[valArgIndx]);
8081   assert(argOpers[valArgIndx + 1]->isReg() ==
8082          argOpers[valArgIndx]->isReg());
8083   assert(argOpers[valArgIndx + 1]->isImm() ==
8084          argOpers[valArgIndx]->isImm());
8085   if (argOpers[valArgIndx + 1]->isReg())
8086     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8087   else
8088     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8089   if (regOpcH != X86::MOV32rr)
8090     MIB.addReg(t2);
8091   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8092
8093   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8094   MIB.addReg(t1);
8095   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8096   MIB.addReg(t2);
8097
8098   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8099   MIB.addReg(t5);
8100   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8101   MIB.addReg(t6);
8102
8103   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8104   for (int i=0; i <= lastAddrIndx; ++i)
8105     (*MIB).addOperand(*argOpers[i]);
8106
8107   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8108   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8109                     bInstr->memoperands_end());
8110
8111   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8112   MIB.addReg(X86::EAX);
8113   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8114   MIB.addReg(X86::EDX);
8115
8116   // insert branch
8117   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8118
8119   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8120   return nextMBB;
8121 }
8122
8123 // private utility function
8124 MachineBasicBlock *
8125 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8126                                                       MachineBasicBlock *MBB,
8127                                                       unsigned cmovOpc) const {
8128   // For the atomic min/max operator, we generate
8129   //   thisMBB:
8130   //   newMBB:
8131   //     ld t1 = [min/max.addr]
8132   //     mov t2 = [min/max.val]
8133   //     cmp  t1, t2
8134   //     cmov[cond] t2 = t1
8135   //     mov EAX = t1
8136   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8137   //     bz   newMBB
8138   //     fallthrough -->nextMBB
8139   //
8140   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8141   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8142   MachineFunction::iterator MBBIter = MBB;
8143   ++MBBIter;
8144
8145   /// First build the CFG
8146   MachineFunction *F = MBB->getParent();
8147   MachineBasicBlock *thisMBB = MBB;
8148   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8149   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8150   F->insert(MBBIter, newMBB);
8151   F->insert(MBBIter, nextMBB);
8152
8153   // Move all successors of thisMBB to nextMBB
8154   nextMBB->transferSuccessors(thisMBB);
8155
8156   // Update thisMBB to fall through to newMBB
8157   thisMBB->addSuccessor(newMBB);
8158
8159   // newMBB jumps to newMBB and fall through to nextMBB
8160   newMBB->addSuccessor(nextMBB);
8161   newMBB->addSuccessor(newMBB);
8162
8163   DebugLoc dl = mInstr->getDebugLoc();
8164   // Insert instructions into newMBB based on incoming instruction
8165   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8166          "unexpected number of operands");
8167   MachineOperand& destOper = mInstr->getOperand(0);
8168   MachineOperand* argOpers[2 + X86AddrNumOperands];
8169   int numArgs = mInstr->getNumOperands() - 1;
8170   for (int i=0; i < numArgs; ++i)
8171     argOpers[i] = &mInstr->getOperand(i+1);
8172
8173   // x86 address has 4 operands: base, index, scale, and displacement
8174   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8175   int valArgIndx = lastAddrIndx + 1;
8176
8177   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8178   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8179   for (int i=0; i <= lastAddrIndx; ++i)
8180     (*MIB).addOperand(*argOpers[i]);
8181
8182   // We only support register and immediate values
8183   assert((argOpers[valArgIndx]->isReg() ||
8184           argOpers[valArgIndx]->isImm()) &&
8185          "invalid operand");
8186
8187   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8188   if (argOpers[valArgIndx]->isReg())
8189     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8190   else
8191     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8192   (*MIB).addOperand(*argOpers[valArgIndx]);
8193
8194   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8195   MIB.addReg(t1);
8196
8197   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8198   MIB.addReg(t1);
8199   MIB.addReg(t2);
8200
8201   // Generate movc
8202   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8203   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8204   MIB.addReg(t2);
8205   MIB.addReg(t1);
8206
8207   // Cmp and exchange if none has modified the memory location
8208   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8209   for (int i=0; i <= lastAddrIndx; ++i)
8210     (*MIB).addOperand(*argOpers[i]);
8211   MIB.addReg(t3);
8212   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8213   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8214                     mInstr->memoperands_end());
8215
8216   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8217   MIB.addReg(X86::EAX);
8218
8219   // insert branch
8220   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8221
8222   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8223   return nextMBB;
8224 }
8225
8226 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8227 // all of this code can be replaced with that in the .td file.
8228 MachineBasicBlock *
8229 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8230                             unsigned numArgs, bool memArg) const {
8231
8232   MachineFunction *F = BB->getParent();
8233   DebugLoc dl = MI->getDebugLoc();
8234   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8235
8236   unsigned Opc;
8237   if (memArg)
8238     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8239   else
8240     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8241
8242   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8243
8244   for (unsigned i = 0; i < numArgs; ++i) {
8245     MachineOperand &Op = MI->getOperand(i+1);
8246
8247     if (!(Op.isReg() && Op.isImplicit()))
8248       MIB.addOperand(Op);
8249   }
8250
8251   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8252     .addReg(X86::XMM0);
8253
8254   F->DeleteMachineInstr(MI);
8255
8256   return BB;
8257 }
8258
8259 MachineBasicBlock *
8260 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8261                                                  MachineInstr *MI,
8262                                                  MachineBasicBlock *MBB) const {
8263   // Emit code to save XMM registers to the stack. The ABI says that the
8264   // number of registers to save is given in %al, so it's theoretically
8265   // possible to do an indirect jump trick to avoid saving all of them,
8266   // however this code takes a simpler approach and just executes all
8267   // of the stores if %al is non-zero. It's less code, and it's probably
8268   // easier on the hardware branch predictor, and stores aren't all that
8269   // expensive anyway.
8270
8271   // Create the new basic blocks. One block contains all the XMM stores,
8272   // and one block is the final destination regardless of whether any
8273   // stores were performed.
8274   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8275   MachineFunction *F = MBB->getParent();
8276   MachineFunction::iterator MBBIter = MBB;
8277   ++MBBIter;
8278   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8279   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8280   F->insert(MBBIter, XMMSaveMBB);
8281   F->insert(MBBIter, EndMBB);
8282
8283   // Set up the CFG.
8284   // Move any original successors of MBB to the end block.
8285   EndMBB->transferSuccessors(MBB);
8286   // The original block will now fall through to the XMM save block.
8287   MBB->addSuccessor(XMMSaveMBB);
8288   // The XMMSaveMBB will fall through to the end block.
8289   XMMSaveMBB->addSuccessor(EndMBB);
8290
8291   // Now add the instructions.
8292   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8293   DebugLoc DL = MI->getDebugLoc();
8294
8295   unsigned CountReg = MI->getOperand(0).getReg();
8296   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8297   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8298
8299   if (!Subtarget->isTargetWin64()) {
8300     // If %al is 0, branch around the XMM save block.
8301     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8302     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8303     MBB->addSuccessor(EndMBB);
8304   }
8305
8306   // In the XMM save block, save all the XMM argument registers.
8307   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8308     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8309     MachineMemOperand *MMO =
8310       F->getMachineMemOperand(
8311         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8312         MachineMemOperand::MOStore, Offset,
8313         /*Size=*/16, /*Align=*/16);
8314     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8315       .addFrameIndex(RegSaveFrameIndex)
8316       .addImm(/*Scale=*/1)
8317       .addReg(/*IndexReg=*/0)
8318       .addImm(/*Disp=*/Offset)
8319       .addReg(/*Segment=*/0)
8320       .addReg(MI->getOperand(i).getReg())
8321       .addMemOperand(MMO);
8322   }
8323
8324   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8325
8326   return EndMBB;
8327 }
8328
8329 MachineBasicBlock *
8330 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8331                                      MachineBasicBlock *BB,
8332                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8333   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8334   DebugLoc DL = MI->getDebugLoc();
8335
8336   // To "insert" a SELECT_CC instruction, we actually have to insert the
8337   // diamond control-flow pattern.  The incoming instruction knows the
8338   // destination vreg to set, the condition code register to branch on, the
8339   // true/false values to select between, and a branch opcode to use.
8340   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8341   MachineFunction::iterator It = BB;
8342   ++It;
8343
8344   //  thisMBB:
8345   //  ...
8346   //   TrueVal = ...
8347   //   cmpTY ccX, r1, r2
8348   //   bCC copy1MBB
8349   //   fallthrough --> copy0MBB
8350   MachineBasicBlock *thisMBB = BB;
8351   MachineFunction *F = BB->getParent();
8352   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8353   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8354   unsigned Opc =
8355     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8356   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8357   F->insert(It, copy0MBB);
8358   F->insert(It, sinkMBB);
8359   // Update machine-CFG edges by first adding all successors of the current
8360   // block to the new block which will contain the Phi node for the select.
8361   // Also inform sdisel of the edge changes.
8362   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8363          E = BB->succ_end(); I != E; ++I) {
8364     EM->insert(std::make_pair(*I, sinkMBB));
8365     sinkMBB->addSuccessor(*I);
8366   }
8367   // Next, remove all successors of the current block, and add the true
8368   // and fallthrough blocks as its successors.
8369   while (!BB->succ_empty())
8370     BB->removeSuccessor(BB->succ_begin());
8371   // Add the true and fallthrough blocks as its successors.
8372   BB->addSuccessor(copy0MBB);
8373   BB->addSuccessor(sinkMBB);
8374
8375   //  copy0MBB:
8376   //   %FalseValue = ...
8377   //   # fallthrough to sinkMBB
8378   BB = copy0MBB;
8379
8380   // Update machine-CFG edges
8381   BB->addSuccessor(sinkMBB);
8382
8383   //  sinkMBB:
8384   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8385   //  ...
8386   BB = sinkMBB;
8387   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8388     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8389     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8390
8391   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8392   return BB;
8393 }
8394
8395
8396 MachineBasicBlock *
8397 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8398                                                MachineBasicBlock *BB,
8399                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8400   switch (MI->getOpcode()) {
8401   default: assert(false && "Unexpected instr type to insert");
8402   case X86::CMOV_GR8:
8403   case X86::CMOV_V1I64:
8404   case X86::CMOV_FR32:
8405   case X86::CMOV_FR64:
8406   case X86::CMOV_V4F32:
8407   case X86::CMOV_V2F64:
8408   case X86::CMOV_V2I64:
8409     return EmitLoweredSelect(MI, BB, EM);
8410
8411   case X86::FP32_TO_INT16_IN_MEM:
8412   case X86::FP32_TO_INT32_IN_MEM:
8413   case X86::FP32_TO_INT64_IN_MEM:
8414   case X86::FP64_TO_INT16_IN_MEM:
8415   case X86::FP64_TO_INT32_IN_MEM:
8416   case X86::FP64_TO_INT64_IN_MEM:
8417   case X86::FP80_TO_INT16_IN_MEM:
8418   case X86::FP80_TO_INT32_IN_MEM:
8419   case X86::FP80_TO_INT64_IN_MEM: {
8420     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8421     DebugLoc DL = MI->getDebugLoc();
8422
8423     // Change the floating point control register to use "round towards zero"
8424     // mode when truncating to an integer value.
8425     MachineFunction *F = BB->getParent();
8426     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8427     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8428
8429     // Load the old value of the high byte of the control word...
8430     unsigned OldCW =
8431       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8432     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8433                       CWFrameIdx);
8434
8435     // Set the high part to be round to zero...
8436     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8437       .addImm(0xC7F);
8438
8439     // Reload the modified control word now...
8440     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8441
8442     // Restore the memory image of control word to original value
8443     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8444       .addReg(OldCW);
8445
8446     // Get the X86 opcode to use.
8447     unsigned Opc;
8448     switch (MI->getOpcode()) {
8449     default: llvm_unreachable("illegal opcode!");
8450     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8451     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8452     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8453     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8454     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8455     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8456     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8457     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8458     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8459     }
8460
8461     X86AddressMode AM;
8462     MachineOperand &Op = MI->getOperand(0);
8463     if (Op.isReg()) {
8464       AM.BaseType = X86AddressMode::RegBase;
8465       AM.Base.Reg = Op.getReg();
8466     } else {
8467       AM.BaseType = X86AddressMode::FrameIndexBase;
8468       AM.Base.FrameIndex = Op.getIndex();
8469     }
8470     Op = MI->getOperand(1);
8471     if (Op.isImm())
8472       AM.Scale = Op.getImm();
8473     Op = MI->getOperand(2);
8474     if (Op.isImm())
8475       AM.IndexReg = Op.getImm();
8476     Op = MI->getOperand(3);
8477     if (Op.isGlobal()) {
8478       AM.GV = Op.getGlobal();
8479     } else {
8480       AM.Disp = Op.getImm();
8481     }
8482     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8483                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8484
8485     // Reload the original control word now.
8486     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8487
8488     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8489     return BB;
8490   }
8491     // String/text processing lowering.
8492   case X86::PCMPISTRM128REG:
8493     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8494   case X86::PCMPISTRM128MEM:
8495     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8496   case X86::PCMPESTRM128REG:
8497     return EmitPCMP(MI, BB, 5, false /* in mem */);
8498   case X86::PCMPESTRM128MEM:
8499     return EmitPCMP(MI, BB, 5, true /* in mem */);
8500
8501     // Atomic Lowering.
8502   case X86::ATOMAND32:
8503     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8504                                                X86::AND32ri, X86::MOV32rm,
8505                                                X86::LCMPXCHG32, X86::MOV32rr,
8506                                                X86::NOT32r, X86::EAX,
8507                                                X86::GR32RegisterClass);
8508   case X86::ATOMOR32:
8509     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8510                                                X86::OR32ri, X86::MOV32rm,
8511                                                X86::LCMPXCHG32, X86::MOV32rr,
8512                                                X86::NOT32r, X86::EAX,
8513                                                X86::GR32RegisterClass);
8514   case X86::ATOMXOR32:
8515     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8516                                                X86::XOR32ri, X86::MOV32rm,
8517                                                X86::LCMPXCHG32, X86::MOV32rr,
8518                                                X86::NOT32r, X86::EAX,
8519                                                X86::GR32RegisterClass);
8520   case X86::ATOMNAND32:
8521     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8522                                                X86::AND32ri, X86::MOV32rm,
8523                                                X86::LCMPXCHG32, X86::MOV32rr,
8524                                                X86::NOT32r, X86::EAX,
8525                                                X86::GR32RegisterClass, true);
8526   case X86::ATOMMIN32:
8527     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8528   case X86::ATOMMAX32:
8529     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8530   case X86::ATOMUMIN32:
8531     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8532   case X86::ATOMUMAX32:
8533     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8534
8535   case X86::ATOMAND16:
8536     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8537                                                X86::AND16ri, X86::MOV16rm,
8538                                                X86::LCMPXCHG16, X86::MOV16rr,
8539                                                X86::NOT16r, X86::AX,
8540                                                X86::GR16RegisterClass);
8541   case X86::ATOMOR16:
8542     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8543                                                X86::OR16ri, X86::MOV16rm,
8544                                                X86::LCMPXCHG16, X86::MOV16rr,
8545                                                X86::NOT16r, X86::AX,
8546                                                X86::GR16RegisterClass);
8547   case X86::ATOMXOR16:
8548     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8549                                                X86::XOR16ri, X86::MOV16rm,
8550                                                X86::LCMPXCHG16, X86::MOV16rr,
8551                                                X86::NOT16r, X86::AX,
8552                                                X86::GR16RegisterClass);
8553   case X86::ATOMNAND16:
8554     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8555                                                X86::AND16ri, X86::MOV16rm,
8556                                                X86::LCMPXCHG16, X86::MOV16rr,
8557                                                X86::NOT16r, X86::AX,
8558                                                X86::GR16RegisterClass, true);
8559   case X86::ATOMMIN16:
8560     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8561   case X86::ATOMMAX16:
8562     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8563   case X86::ATOMUMIN16:
8564     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8565   case X86::ATOMUMAX16:
8566     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8567
8568   case X86::ATOMAND8:
8569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8570                                                X86::AND8ri, X86::MOV8rm,
8571                                                X86::LCMPXCHG8, X86::MOV8rr,
8572                                                X86::NOT8r, X86::AL,
8573                                                X86::GR8RegisterClass);
8574   case X86::ATOMOR8:
8575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8576                                                X86::OR8ri, X86::MOV8rm,
8577                                                X86::LCMPXCHG8, X86::MOV8rr,
8578                                                X86::NOT8r, X86::AL,
8579                                                X86::GR8RegisterClass);
8580   case X86::ATOMXOR8:
8581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8582                                                X86::XOR8ri, X86::MOV8rm,
8583                                                X86::LCMPXCHG8, X86::MOV8rr,
8584                                                X86::NOT8r, X86::AL,
8585                                                X86::GR8RegisterClass);
8586   case X86::ATOMNAND8:
8587     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8588                                                X86::AND8ri, X86::MOV8rm,
8589                                                X86::LCMPXCHG8, X86::MOV8rr,
8590                                                X86::NOT8r, X86::AL,
8591                                                X86::GR8RegisterClass, true);
8592   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8593   // This group is for 64-bit host.
8594   case X86::ATOMAND64:
8595     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8596                                                X86::AND64ri32, X86::MOV64rm,
8597                                                X86::LCMPXCHG64, X86::MOV64rr,
8598                                                X86::NOT64r, X86::RAX,
8599                                                X86::GR64RegisterClass);
8600   case X86::ATOMOR64:
8601     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8602                                                X86::OR64ri32, X86::MOV64rm,
8603                                                X86::LCMPXCHG64, X86::MOV64rr,
8604                                                X86::NOT64r, X86::RAX,
8605                                                X86::GR64RegisterClass);
8606   case X86::ATOMXOR64:
8607     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8608                                                X86::XOR64ri32, X86::MOV64rm,
8609                                                X86::LCMPXCHG64, X86::MOV64rr,
8610                                                X86::NOT64r, X86::RAX,
8611                                                X86::GR64RegisterClass);
8612   case X86::ATOMNAND64:
8613     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8614                                                X86::AND64ri32, X86::MOV64rm,
8615                                                X86::LCMPXCHG64, X86::MOV64rr,
8616                                                X86::NOT64r, X86::RAX,
8617                                                X86::GR64RegisterClass, true);
8618   case X86::ATOMMIN64:
8619     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8620   case X86::ATOMMAX64:
8621     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8622   case X86::ATOMUMIN64:
8623     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8624   case X86::ATOMUMAX64:
8625     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8626
8627   // This group does 64-bit operations on a 32-bit host.
8628   case X86::ATOMAND6432:
8629     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8630                                                X86::AND32rr, X86::AND32rr,
8631                                                X86::AND32ri, X86::AND32ri,
8632                                                false);
8633   case X86::ATOMOR6432:
8634     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8635                                                X86::OR32rr, X86::OR32rr,
8636                                                X86::OR32ri, X86::OR32ri,
8637                                                false);
8638   case X86::ATOMXOR6432:
8639     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8640                                                X86::XOR32rr, X86::XOR32rr,
8641                                                X86::XOR32ri, X86::XOR32ri,
8642                                                false);
8643   case X86::ATOMNAND6432:
8644     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8645                                                X86::AND32rr, X86::AND32rr,
8646                                                X86::AND32ri, X86::AND32ri,
8647                                                true);
8648   case X86::ATOMADD6432:
8649     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8650                                                X86::ADD32rr, X86::ADC32rr,
8651                                                X86::ADD32ri, X86::ADC32ri,
8652                                                false);
8653   case X86::ATOMSUB6432:
8654     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8655                                                X86::SUB32rr, X86::SBB32rr,
8656                                                X86::SUB32ri, X86::SBB32ri,
8657                                                false);
8658   case X86::ATOMSWAP6432:
8659     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8660                                                X86::MOV32rr, X86::MOV32rr,
8661                                                X86::MOV32ri, X86::MOV32ri,
8662                                                false);
8663   case X86::VASTART_SAVE_XMM_REGS:
8664     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8665   }
8666 }
8667
8668 //===----------------------------------------------------------------------===//
8669 //                           X86 Optimization Hooks
8670 //===----------------------------------------------------------------------===//
8671
8672 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8673                                                        const APInt &Mask,
8674                                                        APInt &KnownZero,
8675                                                        APInt &KnownOne,
8676                                                        const SelectionDAG &DAG,
8677                                                        unsigned Depth) const {
8678   unsigned Opc = Op.getOpcode();
8679   assert((Opc >= ISD::BUILTIN_OP_END ||
8680           Opc == ISD::INTRINSIC_WO_CHAIN ||
8681           Opc == ISD::INTRINSIC_W_CHAIN ||
8682           Opc == ISD::INTRINSIC_VOID) &&
8683          "Should use MaskedValueIsZero if you don't know whether Op"
8684          " is a target node!");
8685
8686   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8687   switch (Opc) {
8688   default: break;
8689   case X86ISD::ADD:
8690   case X86ISD::SUB:
8691   case X86ISD::SMUL:
8692   case X86ISD::UMUL:
8693   case X86ISD::INC:
8694   case X86ISD::DEC:
8695   case X86ISD::OR:
8696   case X86ISD::XOR:
8697   case X86ISD::AND:
8698     // These nodes' second result is a boolean.
8699     if (Op.getResNo() == 0)
8700       break;
8701     // Fallthrough
8702   case X86ISD::SETCC:
8703     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8704                                        Mask.getBitWidth() - 1);
8705     break;
8706   }
8707 }
8708
8709 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8710 /// node is a GlobalAddress + offset.
8711 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8712                                        GlobalValue* &GA, int64_t &Offset) const{
8713   if (N->getOpcode() == X86ISD::Wrapper) {
8714     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8715       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8716       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8717       return true;
8718     }
8719   }
8720   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8721 }
8722
8723 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8724                                      EVT EltVT, LoadSDNode *&LDBase,
8725                                      unsigned &LastLoadedElt,
8726                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8727                                      const TargetLowering &TLI) {
8728   LDBase = NULL;
8729   LastLoadedElt = -1U;
8730   for (unsigned i = 0; i < NumElems; ++i) {
8731     if (N->getMaskElt(i) < 0) {
8732       if (!LDBase)
8733         return false;
8734       continue;
8735     }
8736
8737     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8738     if (!Elt.getNode() ||
8739         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8740       return false;
8741     if (!LDBase) {
8742       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8743         return false;
8744       LDBase = cast<LoadSDNode>(Elt.getNode());
8745       LastLoadedElt = i;
8746       continue;
8747     }
8748     if (Elt.getOpcode() == ISD::UNDEF)
8749       continue;
8750
8751     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8752     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8753       return false;
8754     LastLoadedElt = i;
8755   }
8756   return true;
8757 }
8758
8759 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8760 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8761 /// if the load addresses are consecutive, non-overlapping, and in the right
8762 /// order.  In the case of v2i64, it will see if it can rewrite the
8763 /// shuffle to be an appropriate build vector so it can take advantage of
8764 // performBuildVectorCombine.
8765 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8766                                      const TargetLowering &TLI) {
8767   DebugLoc dl = N->getDebugLoc();
8768   EVT VT = N->getValueType(0);
8769   EVT EltVT = VT.getVectorElementType();
8770   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8771   unsigned NumElems = VT.getVectorNumElements();
8772
8773   if (VT.getSizeInBits() != 128)
8774     return SDValue();
8775
8776   // Try to combine a vector_shuffle into a 128-bit load.
8777   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8778   LoadSDNode *LD = NULL;
8779   unsigned LastLoadedElt;
8780   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8781                                 MFI, TLI))
8782     return SDValue();
8783
8784   if (LastLoadedElt == NumElems - 1) {
8785     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8786       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8787                          LD->getSrcValue(), LD->getSrcValueOffset(),
8788                          LD->isVolatile());
8789     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8790                        LD->getSrcValue(), LD->getSrcValueOffset(),
8791                        LD->isVolatile(), LD->getAlignment());
8792   } else if (NumElems == 4 && LastLoadedElt == 1) {
8793     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8794     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8795     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8796     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8797   }
8798   return SDValue();
8799 }
8800
8801 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8802 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8803                                     const X86Subtarget *Subtarget) {
8804   DebugLoc DL = N->getDebugLoc();
8805   SDValue Cond = N->getOperand(0);
8806   // Get the LHS/RHS of the select.
8807   SDValue LHS = N->getOperand(1);
8808   SDValue RHS = N->getOperand(2);
8809
8810   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8811   // instructions have the peculiarity that if either operand is a NaN,
8812   // they chose what we call the RHS operand (and as such are not symmetric).
8813   // It happens that this matches the semantics of the common C idiom
8814   // x<y?x:y and related forms, so we can recognize these cases.
8815   if (Subtarget->hasSSE2() &&
8816       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8817       Cond.getOpcode() == ISD::SETCC) {
8818     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8819
8820     unsigned Opcode = 0;
8821     // Check for x CC y ? x : y.
8822     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8823       switch (CC) {
8824       default: break;
8825       case ISD::SETULT:
8826         // This can be a min if we can prove that at least one of the operands
8827         // is not a nan.
8828         if (!FiniteOnlyFPMath()) {
8829           if (DAG.isKnownNeverNaN(RHS)) {
8830             // Put the potential NaN in the RHS so that SSE will preserve it.
8831             std::swap(LHS, RHS);
8832           } else if (!DAG.isKnownNeverNaN(LHS))
8833             break;
8834         }
8835         Opcode = X86ISD::FMIN;
8836         break;
8837       case ISD::SETOLE:
8838         // This can be a min if we can prove that at least one of the operands
8839         // is not a nan.
8840         if (!FiniteOnlyFPMath()) {
8841           if (DAG.isKnownNeverNaN(LHS)) {
8842             // Put the potential NaN in the RHS so that SSE will preserve it.
8843             std::swap(LHS, RHS);
8844           } else if (!DAG.isKnownNeverNaN(RHS))
8845             break;
8846         }
8847         Opcode = X86ISD::FMIN;
8848         break;
8849       case ISD::SETULE:
8850         // This can be a min, but if either operand is a NaN we need it to
8851         // preserve the original LHS.
8852         std::swap(LHS, RHS);
8853       case ISD::SETOLT:
8854       case ISD::SETLT:
8855       case ISD::SETLE:
8856         Opcode = X86ISD::FMIN;
8857         break;
8858
8859       case ISD::SETOGE:
8860         // This can be a max if we can prove that at least one of the operands
8861         // is not a nan.
8862         if (!FiniteOnlyFPMath()) {
8863           if (DAG.isKnownNeverNaN(LHS)) {
8864             // Put the potential NaN in the RHS so that SSE will preserve it.
8865             std::swap(LHS, RHS);
8866           } else if (!DAG.isKnownNeverNaN(RHS))
8867             break;
8868         }
8869         Opcode = X86ISD::FMAX;
8870         break;
8871       case ISD::SETUGT:
8872         // This can be a max if we can prove that at least one of the operands
8873         // is not a nan.
8874         if (!FiniteOnlyFPMath()) {
8875           if (DAG.isKnownNeverNaN(RHS)) {
8876             // Put the potential NaN in the RHS so that SSE will preserve it.
8877             std::swap(LHS, RHS);
8878           } else if (!DAG.isKnownNeverNaN(LHS))
8879             break;
8880         }
8881         Opcode = X86ISD::FMAX;
8882         break;
8883       case ISD::SETUGE:
8884         // This can be a max, but if either operand is a NaN we need it to
8885         // preserve the original LHS.
8886         std::swap(LHS, RHS);
8887       case ISD::SETOGT:
8888       case ISD::SETGT:
8889       case ISD::SETGE:
8890         Opcode = X86ISD::FMAX;
8891         break;
8892       }
8893     // Check for x CC y ? y : x -- a min/max with reversed arms.
8894     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8895       switch (CC) {
8896       default: break;
8897       case ISD::SETOGE:
8898         // This can be a min if we can prove that at least one of the operands
8899         // is not a nan.
8900         if (!FiniteOnlyFPMath()) {
8901           if (DAG.isKnownNeverNaN(RHS)) {
8902             // Put the potential NaN in the RHS so that SSE will preserve it.
8903             std::swap(LHS, RHS);
8904           } else if (!DAG.isKnownNeverNaN(LHS))
8905             break;
8906         }
8907         Opcode = X86ISD::FMIN;
8908         break;
8909       case ISD::SETUGT:
8910         // This can be a min if we can prove that at least one of the operands
8911         // is not a nan.
8912         if (!FiniteOnlyFPMath()) {
8913           if (DAG.isKnownNeverNaN(LHS)) {
8914             // Put the potential NaN in the RHS so that SSE will preserve it.
8915             std::swap(LHS, RHS);
8916           } else if (!DAG.isKnownNeverNaN(RHS))
8917             break;
8918         }
8919         Opcode = X86ISD::FMIN;
8920         break;
8921       case ISD::SETUGE:
8922         // This can be a min, but if either operand is a NaN we need it to
8923         // preserve the original LHS.
8924         std::swap(LHS, RHS);
8925       case ISD::SETOGT:
8926       case ISD::SETGT:
8927       case ISD::SETGE:
8928         Opcode = X86ISD::FMIN;
8929         break;
8930
8931       case ISD::SETULT:
8932         // This can be a max if we can prove that at least one of the operands
8933         // is not a nan.
8934         if (!FiniteOnlyFPMath()) {
8935           if (DAG.isKnownNeverNaN(LHS)) {
8936             // Put the potential NaN in the RHS so that SSE will preserve it.
8937             std::swap(LHS, RHS);
8938           } else if (!DAG.isKnownNeverNaN(RHS))
8939             break;
8940         }
8941         Opcode = X86ISD::FMAX;
8942         break;
8943       case ISD::SETOLE:
8944         // This can be a max if we can prove that at least one of the operands
8945         // is not a nan.
8946         if (!FiniteOnlyFPMath()) {
8947           if (DAG.isKnownNeverNaN(RHS)) {
8948             // Put the potential NaN in the RHS so that SSE will preserve it.
8949             std::swap(LHS, RHS);
8950           } else if (!DAG.isKnownNeverNaN(LHS))
8951             break;
8952         }
8953         Opcode = X86ISD::FMAX;
8954         break;
8955       case ISD::SETULE:
8956         // This can be a max, but if either operand is a NaN we need it to
8957         // preserve the original LHS.
8958         std::swap(LHS, RHS);
8959       case ISD::SETOLT:
8960       case ISD::SETLT:
8961       case ISD::SETLE:
8962         Opcode = X86ISD::FMAX;
8963         break;
8964       }
8965     }
8966
8967     if (Opcode)
8968       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8969   }
8970
8971   // If this is a select between two integer constants, try to do some
8972   // optimizations.
8973   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8974     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8975       // Don't do this for crazy integer types.
8976       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8977         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8978         // so that TrueC (the true value) is larger than FalseC.
8979         bool NeedsCondInvert = false;
8980
8981         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8982             // Efficiently invertible.
8983             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8984              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8985               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8986           NeedsCondInvert = true;
8987           std::swap(TrueC, FalseC);
8988         }
8989
8990         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8991         if (FalseC->getAPIntValue() == 0 &&
8992             TrueC->getAPIntValue().isPowerOf2()) {
8993           if (NeedsCondInvert) // Invert the condition if needed.
8994             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8995                                DAG.getConstant(1, Cond.getValueType()));
8996
8997           // Zero extend the condition if needed.
8998           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8999
9000           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9001           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9002                              DAG.getConstant(ShAmt, MVT::i8));
9003         }
9004
9005         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9006         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9007           if (NeedsCondInvert) // Invert the condition if needed.
9008             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9009                                DAG.getConstant(1, Cond.getValueType()));
9010
9011           // Zero extend the condition if needed.
9012           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9013                              FalseC->getValueType(0), Cond);
9014           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9015                              SDValue(FalseC, 0));
9016         }
9017
9018         // Optimize cases that will turn into an LEA instruction.  This requires
9019         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9020         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9021           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9022           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9023
9024           bool isFastMultiplier = false;
9025           if (Diff < 10) {
9026             switch ((unsigned char)Diff) {
9027               default: break;
9028               case 1:  // result = add base, cond
9029               case 2:  // result = lea base(    , cond*2)
9030               case 3:  // result = lea base(cond, cond*2)
9031               case 4:  // result = lea base(    , cond*4)
9032               case 5:  // result = lea base(cond, cond*4)
9033               case 8:  // result = lea base(    , cond*8)
9034               case 9:  // result = lea base(cond, cond*8)
9035                 isFastMultiplier = true;
9036                 break;
9037             }
9038           }
9039
9040           if (isFastMultiplier) {
9041             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9042             if (NeedsCondInvert) // Invert the condition if needed.
9043               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9044                                  DAG.getConstant(1, Cond.getValueType()));
9045
9046             // Zero extend the condition if needed.
9047             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9048                                Cond);
9049             // Scale the condition by the difference.
9050             if (Diff != 1)
9051               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9052                                  DAG.getConstant(Diff, Cond.getValueType()));
9053
9054             // Add the base if non-zero.
9055             if (FalseC->getAPIntValue() != 0)
9056               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9057                                  SDValue(FalseC, 0));
9058             return Cond;
9059           }
9060         }
9061       }
9062   }
9063
9064   return SDValue();
9065 }
9066
9067 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9068 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9069                                   TargetLowering::DAGCombinerInfo &DCI) {
9070   DebugLoc DL = N->getDebugLoc();
9071
9072   // If the flag operand isn't dead, don't touch this CMOV.
9073   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9074     return SDValue();
9075
9076   // If this is a select between two integer constants, try to do some
9077   // optimizations.  Note that the operands are ordered the opposite of SELECT
9078   // operands.
9079   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9080     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9081       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9082       // larger than FalseC (the false value).
9083       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9084
9085       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9086         CC = X86::GetOppositeBranchCondition(CC);
9087         std::swap(TrueC, FalseC);
9088       }
9089
9090       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9091       // This is efficient for any integer data type (including i8/i16) and
9092       // shift amount.
9093       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9094         SDValue Cond = N->getOperand(3);
9095         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9096                            DAG.getConstant(CC, MVT::i8), Cond);
9097
9098         // Zero extend the condition if needed.
9099         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9100
9101         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9102         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9103                            DAG.getConstant(ShAmt, MVT::i8));
9104         if (N->getNumValues() == 2)  // Dead flag value?
9105           return DCI.CombineTo(N, Cond, SDValue());
9106         return Cond;
9107       }
9108
9109       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9110       // for any integer data type, including i8/i16.
9111       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9112         SDValue Cond = N->getOperand(3);
9113         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9114                            DAG.getConstant(CC, MVT::i8), Cond);
9115
9116         // Zero extend the condition if needed.
9117         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9118                            FalseC->getValueType(0), Cond);
9119         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9120                            SDValue(FalseC, 0));
9121
9122         if (N->getNumValues() == 2)  // Dead flag value?
9123           return DCI.CombineTo(N, Cond, SDValue());
9124         return Cond;
9125       }
9126
9127       // Optimize cases that will turn into an LEA instruction.  This requires
9128       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9129       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9130         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9131         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9132
9133         bool isFastMultiplier = false;
9134         if (Diff < 10) {
9135           switch ((unsigned char)Diff) {
9136           default: break;
9137           case 1:  // result = add base, cond
9138           case 2:  // result = lea base(    , cond*2)
9139           case 3:  // result = lea base(cond, cond*2)
9140           case 4:  // result = lea base(    , cond*4)
9141           case 5:  // result = lea base(cond, cond*4)
9142           case 8:  // result = lea base(    , cond*8)
9143           case 9:  // result = lea base(cond, cond*8)
9144             isFastMultiplier = true;
9145             break;
9146           }
9147         }
9148
9149         if (isFastMultiplier) {
9150           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9151           SDValue Cond = N->getOperand(3);
9152           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9153                              DAG.getConstant(CC, MVT::i8), Cond);
9154           // Zero extend the condition if needed.
9155           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9156                              Cond);
9157           // Scale the condition by the difference.
9158           if (Diff != 1)
9159             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9160                                DAG.getConstant(Diff, Cond.getValueType()));
9161
9162           // Add the base if non-zero.
9163           if (FalseC->getAPIntValue() != 0)
9164             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9165                                SDValue(FalseC, 0));
9166           if (N->getNumValues() == 2)  // Dead flag value?
9167             return DCI.CombineTo(N, Cond, SDValue());
9168           return Cond;
9169         }
9170       }
9171     }
9172   }
9173   return SDValue();
9174 }
9175
9176
9177 /// PerformMulCombine - Optimize a single multiply with constant into two
9178 /// in order to implement it with two cheaper instructions, e.g.
9179 /// LEA + SHL, LEA + LEA.
9180 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9181                                  TargetLowering::DAGCombinerInfo &DCI) {
9182   if (DAG.getMachineFunction().
9183       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9184     return SDValue();
9185
9186   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9187     return SDValue();
9188
9189   EVT VT = N->getValueType(0);
9190   if (VT != MVT::i64)
9191     return SDValue();
9192
9193   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9194   if (!C)
9195     return SDValue();
9196   uint64_t MulAmt = C->getZExtValue();
9197   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9198     return SDValue();
9199
9200   uint64_t MulAmt1 = 0;
9201   uint64_t MulAmt2 = 0;
9202   if ((MulAmt % 9) == 0) {
9203     MulAmt1 = 9;
9204     MulAmt2 = MulAmt / 9;
9205   } else if ((MulAmt % 5) == 0) {
9206     MulAmt1 = 5;
9207     MulAmt2 = MulAmt / 5;
9208   } else if ((MulAmt % 3) == 0) {
9209     MulAmt1 = 3;
9210     MulAmt2 = MulAmt / 3;
9211   }
9212   if (MulAmt2 &&
9213       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9214     DebugLoc DL = N->getDebugLoc();
9215
9216     if (isPowerOf2_64(MulAmt2) &&
9217         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9218       // If second multiplifer is pow2, issue it first. We want the multiply by
9219       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9220       // is an add.
9221       std::swap(MulAmt1, MulAmt2);
9222
9223     SDValue NewMul;
9224     if (isPowerOf2_64(MulAmt1))
9225       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9226                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9227     else
9228       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9229                            DAG.getConstant(MulAmt1, VT));
9230
9231     if (isPowerOf2_64(MulAmt2))
9232       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9233                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9234     else
9235       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9236                            DAG.getConstant(MulAmt2, VT));
9237
9238     // Do not add new nodes to DAG combiner worklist.
9239     DCI.CombineTo(N, NewMul, false);
9240   }
9241   return SDValue();
9242 }
9243
9244 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9245   SDValue N0 = N->getOperand(0);
9246   SDValue N1 = N->getOperand(1);
9247   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9248   EVT VT = N0.getValueType();
9249
9250   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9251   // since the result of setcc_c is all zero's or all ones.
9252   if (N1C && N0.getOpcode() == ISD::AND &&
9253       N0.getOperand(1).getOpcode() == ISD::Constant) {
9254     SDValue N00 = N0.getOperand(0);
9255     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9256         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9257           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9258          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9259       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9260       APInt ShAmt = N1C->getAPIntValue();
9261       Mask = Mask.shl(ShAmt);
9262       if (Mask != 0)
9263         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9264                            N00, DAG.getConstant(Mask, VT));
9265     }
9266   }
9267
9268   return SDValue();
9269 }
9270
9271 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9272 ///                       when possible.
9273 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9274                                    const X86Subtarget *Subtarget) {
9275   EVT VT = N->getValueType(0);
9276   if (!VT.isVector() && VT.isInteger() &&
9277       N->getOpcode() == ISD::SHL)
9278     return PerformSHLCombine(N, DAG);
9279
9280   // On X86 with SSE2 support, we can transform this to a vector shift if
9281   // all elements are shifted by the same amount.  We can't do this in legalize
9282   // because the a constant vector is typically transformed to a constant pool
9283   // so we have no knowledge of the shift amount.
9284   if (!Subtarget->hasSSE2())
9285     return SDValue();
9286
9287   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9288     return SDValue();
9289
9290   SDValue ShAmtOp = N->getOperand(1);
9291   EVT EltVT = VT.getVectorElementType();
9292   DebugLoc DL = N->getDebugLoc();
9293   SDValue BaseShAmt = SDValue();
9294   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9295     unsigned NumElts = VT.getVectorNumElements();
9296     unsigned i = 0;
9297     for (; i != NumElts; ++i) {
9298       SDValue Arg = ShAmtOp.getOperand(i);
9299       if (Arg.getOpcode() == ISD::UNDEF) continue;
9300       BaseShAmt = Arg;
9301       break;
9302     }
9303     for (; i != NumElts; ++i) {
9304       SDValue Arg = ShAmtOp.getOperand(i);
9305       if (Arg.getOpcode() == ISD::UNDEF) continue;
9306       if (Arg != BaseShAmt) {
9307         return SDValue();
9308       }
9309     }
9310   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9311              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9312     SDValue InVec = ShAmtOp.getOperand(0);
9313     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9314       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9315       unsigned i = 0;
9316       for (; i != NumElts; ++i) {
9317         SDValue Arg = InVec.getOperand(i);
9318         if (Arg.getOpcode() == ISD::UNDEF) continue;
9319         BaseShAmt = Arg;
9320         break;
9321       }
9322     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9323        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9324          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9325          if (C->getZExtValue() == SplatIdx)
9326            BaseShAmt = InVec.getOperand(1);
9327        }
9328     }
9329     if (BaseShAmt.getNode() == 0)
9330       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9331                               DAG.getIntPtrConstant(0));
9332   } else
9333     return SDValue();
9334
9335   // The shift amount is an i32.
9336   if (EltVT.bitsGT(MVT::i32))
9337     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9338   else if (EltVT.bitsLT(MVT::i32))
9339     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9340
9341   // The shift amount is identical so we can do a vector shift.
9342   SDValue  ValOp = N->getOperand(0);
9343   switch (N->getOpcode()) {
9344   default:
9345     llvm_unreachable("Unknown shift opcode!");
9346     break;
9347   case ISD::SHL:
9348     if (VT == MVT::v2i64)
9349       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9350                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9351                          ValOp, BaseShAmt);
9352     if (VT == MVT::v4i32)
9353       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9354                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9355                          ValOp, BaseShAmt);
9356     if (VT == MVT::v8i16)
9357       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9358                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9359                          ValOp, BaseShAmt);
9360     break;
9361   case ISD::SRA:
9362     if (VT == MVT::v4i32)
9363       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9364                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9365                          ValOp, BaseShAmt);
9366     if (VT == MVT::v8i16)
9367       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9368                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9369                          ValOp, BaseShAmt);
9370     break;
9371   case ISD::SRL:
9372     if (VT == MVT::v2i64)
9373       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9374                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9375                          ValOp, BaseShAmt);
9376     if (VT == MVT::v4i32)
9377       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9378                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9379                          ValOp, BaseShAmt);
9380     if (VT ==  MVT::v8i16)
9381       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9382                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9383                          ValOp, BaseShAmt);
9384     break;
9385   }
9386   return SDValue();
9387 }
9388
9389 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9390                                 const X86Subtarget *Subtarget) {
9391   EVT VT = N->getValueType(0);
9392   if (VT != MVT::i64 || !Subtarget->is64Bit())
9393     return SDValue();
9394
9395   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9396   SDValue N0 = N->getOperand(0);
9397   SDValue N1 = N->getOperand(1);
9398   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9399     std::swap(N0, N1);
9400   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9401     return SDValue();
9402
9403   SDValue ShAmt0 = N0.getOperand(1);
9404   if (ShAmt0.getValueType() != MVT::i8)
9405     return SDValue();
9406   SDValue ShAmt1 = N1.getOperand(1);
9407   if (ShAmt1.getValueType() != MVT::i8)
9408     return SDValue();
9409   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9410     ShAmt0 = ShAmt0.getOperand(0);
9411   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9412     ShAmt1 = ShAmt1.getOperand(0);
9413
9414   DebugLoc DL = N->getDebugLoc();
9415   unsigned Opc = X86ISD::SHLD;
9416   SDValue Op0 = N0.getOperand(0);
9417   SDValue Op1 = N1.getOperand(0);
9418   if (ShAmt0.getOpcode() == ISD::SUB) {
9419     Opc = X86ISD::SHRD;
9420     std::swap(Op0, Op1);
9421     std::swap(ShAmt0, ShAmt1);
9422   }
9423
9424   if (ShAmt1.getOpcode() == ISD::SUB) {
9425     SDValue Sum = ShAmt1.getOperand(0);
9426     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9427       if (SumC->getSExtValue() == 64 &&
9428           ShAmt1.getOperand(1) == ShAmt0)
9429         return DAG.getNode(Opc, DL, VT,
9430                            Op0, Op1,
9431                            DAG.getNode(ISD::TRUNCATE, DL,
9432                                        MVT::i8, ShAmt0));
9433     }
9434   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9435     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9436     if (ShAmt0C &&
9437         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9438       return DAG.getNode(Opc, DL, VT,
9439                          N0.getOperand(0), N1.getOperand(0),
9440                          DAG.getNode(ISD::TRUNCATE, DL,
9441                                        MVT::i8, ShAmt0));
9442   }
9443
9444   return SDValue();
9445 }
9446
9447 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9448 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9449                                    const X86Subtarget *Subtarget) {
9450   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9451   // the FP state in cases where an emms may be missing.
9452   // A preferable solution to the general problem is to figure out the right
9453   // places to insert EMMS.  This qualifies as a quick hack.
9454
9455   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9456   StoreSDNode *St = cast<StoreSDNode>(N);
9457   EVT VT = St->getValue().getValueType();
9458   if (VT.getSizeInBits() != 64)
9459     return SDValue();
9460
9461   const Function *F = DAG.getMachineFunction().getFunction();
9462   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9463   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9464     && Subtarget->hasSSE2();
9465   if ((VT.isVector() ||
9466        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9467       isa<LoadSDNode>(St->getValue()) &&
9468       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9469       St->getChain().hasOneUse() && !St->isVolatile()) {
9470     SDNode* LdVal = St->getValue().getNode();
9471     LoadSDNode *Ld = 0;
9472     int TokenFactorIndex = -1;
9473     SmallVector<SDValue, 8> Ops;
9474     SDNode* ChainVal = St->getChain().getNode();
9475     // Must be a store of a load.  We currently handle two cases:  the load
9476     // is a direct child, and it's under an intervening TokenFactor.  It is
9477     // possible to dig deeper under nested TokenFactors.
9478     if (ChainVal == LdVal)
9479       Ld = cast<LoadSDNode>(St->getChain());
9480     else if (St->getValue().hasOneUse() &&
9481              ChainVal->getOpcode() == ISD::TokenFactor) {
9482       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9483         if (ChainVal->getOperand(i).getNode() == LdVal) {
9484           TokenFactorIndex = i;
9485           Ld = cast<LoadSDNode>(St->getValue());
9486         } else
9487           Ops.push_back(ChainVal->getOperand(i));
9488       }
9489     }
9490
9491     if (!Ld || !ISD::isNormalLoad(Ld))
9492       return SDValue();
9493
9494     // If this is not the MMX case, i.e. we are just turning i64 load/store
9495     // into f64 load/store, avoid the transformation if there are multiple
9496     // uses of the loaded value.
9497     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9498       return SDValue();
9499
9500     DebugLoc LdDL = Ld->getDebugLoc();
9501     DebugLoc StDL = N->getDebugLoc();
9502     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9503     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9504     // pair instead.
9505     if (Subtarget->is64Bit() || F64IsLegal) {
9506       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9507       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9508                                   Ld->getBasePtr(), Ld->getSrcValue(),
9509                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9510                                   Ld->getAlignment());
9511       SDValue NewChain = NewLd.getValue(1);
9512       if (TokenFactorIndex != -1) {
9513         Ops.push_back(NewChain);
9514         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9515                                Ops.size());
9516       }
9517       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9518                           St->getSrcValue(), St->getSrcValueOffset(),
9519                           St->isVolatile(), St->getAlignment());
9520     }
9521
9522     // Otherwise, lower to two pairs of 32-bit loads / stores.
9523     SDValue LoAddr = Ld->getBasePtr();
9524     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9525                                  DAG.getConstant(4, MVT::i32));
9526
9527     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9528                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9529                                Ld->isVolatile(), Ld->getAlignment());
9530     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9531                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9532                                Ld->isVolatile(),
9533                                MinAlign(Ld->getAlignment(), 4));
9534
9535     SDValue NewChain = LoLd.getValue(1);
9536     if (TokenFactorIndex != -1) {
9537       Ops.push_back(LoLd);
9538       Ops.push_back(HiLd);
9539       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9540                              Ops.size());
9541     }
9542
9543     LoAddr = St->getBasePtr();
9544     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9545                          DAG.getConstant(4, MVT::i32));
9546
9547     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9548                                 St->getSrcValue(), St->getSrcValueOffset(),
9549                                 St->isVolatile(), St->getAlignment());
9550     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9551                                 St->getSrcValue(),
9552                                 St->getSrcValueOffset() + 4,
9553                                 St->isVolatile(),
9554                                 MinAlign(St->getAlignment(), 4));
9555     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9556   }
9557   return SDValue();
9558 }
9559
9560 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9561 /// X86ISD::FXOR nodes.
9562 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9563   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9564   // F[X]OR(0.0, x) -> x
9565   // F[X]OR(x, 0.0) -> x
9566   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9567     if (C->getValueAPF().isPosZero())
9568       return N->getOperand(1);
9569   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9570     if (C->getValueAPF().isPosZero())
9571       return N->getOperand(0);
9572   return SDValue();
9573 }
9574
9575 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9576 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9577   // FAND(0.0, x) -> 0.0
9578   // FAND(x, 0.0) -> 0.0
9579   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9580     if (C->getValueAPF().isPosZero())
9581       return N->getOperand(0);
9582   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9583     if (C->getValueAPF().isPosZero())
9584       return N->getOperand(1);
9585   return SDValue();
9586 }
9587
9588 static SDValue PerformBTCombine(SDNode *N,
9589                                 SelectionDAG &DAG,
9590                                 TargetLowering::DAGCombinerInfo &DCI) {
9591   // BT ignores high bits in the bit index operand.
9592   SDValue Op1 = N->getOperand(1);
9593   if (Op1.hasOneUse()) {
9594     unsigned BitWidth = Op1.getValueSizeInBits();
9595     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9596     APInt KnownZero, KnownOne;
9597     TargetLowering::TargetLoweringOpt TLO(DAG);
9598     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9599     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9600         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9601       DCI.CommitTargetLoweringOpt(TLO);
9602   }
9603   return SDValue();
9604 }
9605
9606 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9607   SDValue Op = N->getOperand(0);
9608   if (Op.getOpcode() == ISD::BIT_CONVERT)
9609     Op = Op.getOperand(0);
9610   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9611   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9612       VT.getVectorElementType().getSizeInBits() ==
9613       OpVT.getVectorElementType().getSizeInBits()) {
9614     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9615   }
9616   return SDValue();
9617 }
9618
9619 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9620 // Locked instructions, in turn, have implicit fence semantics (all memory
9621 // operations are flushed before issuing the locked instruction, and the
9622 // are not buffered), so we can fold away the common pattern of
9623 // fence-atomic-fence.
9624 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9625   SDValue atomic = N->getOperand(0);
9626   switch (atomic.getOpcode()) {
9627     case ISD::ATOMIC_CMP_SWAP:
9628     case ISD::ATOMIC_SWAP:
9629     case ISD::ATOMIC_LOAD_ADD:
9630     case ISD::ATOMIC_LOAD_SUB:
9631     case ISD::ATOMIC_LOAD_AND:
9632     case ISD::ATOMIC_LOAD_OR:
9633     case ISD::ATOMIC_LOAD_XOR:
9634     case ISD::ATOMIC_LOAD_NAND:
9635     case ISD::ATOMIC_LOAD_MIN:
9636     case ISD::ATOMIC_LOAD_MAX:
9637     case ISD::ATOMIC_LOAD_UMIN:
9638     case ISD::ATOMIC_LOAD_UMAX:
9639       break;
9640     default:
9641       return SDValue();
9642   }
9643
9644   SDValue fence = atomic.getOperand(0);
9645   if (fence.getOpcode() != ISD::MEMBARRIER)
9646     return SDValue();
9647
9648   switch (atomic.getOpcode()) {
9649     case ISD::ATOMIC_CMP_SWAP:
9650       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9651                                     atomic.getOperand(1), atomic.getOperand(2),
9652                                     atomic.getOperand(3));
9653     case ISD::ATOMIC_SWAP:
9654     case ISD::ATOMIC_LOAD_ADD:
9655     case ISD::ATOMIC_LOAD_SUB:
9656     case ISD::ATOMIC_LOAD_AND:
9657     case ISD::ATOMIC_LOAD_OR:
9658     case ISD::ATOMIC_LOAD_XOR:
9659     case ISD::ATOMIC_LOAD_NAND:
9660     case ISD::ATOMIC_LOAD_MIN:
9661     case ISD::ATOMIC_LOAD_MAX:
9662     case ISD::ATOMIC_LOAD_UMIN:
9663     case ISD::ATOMIC_LOAD_UMAX:
9664       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9665                                     atomic.getOperand(1), atomic.getOperand(2));
9666     default:
9667       return SDValue();
9668   }
9669 }
9670
9671 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9672   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9673   //           (and (i32 x86isd::setcc_carry), 1)
9674   // This eliminates the zext. This transformation is necessary because
9675   // ISD::SETCC is always legalized to i8.
9676   DebugLoc dl = N->getDebugLoc();
9677   SDValue N0 = N->getOperand(0);
9678   EVT VT = N->getValueType(0);
9679   if (N0.getOpcode() == ISD::AND &&
9680       N0.hasOneUse() &&
9681       N0.getOperand(0).hasOneUse()) {
9682     SDValue N00 = N0.getOperand(0);
9683     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9684       return SDValue();
9685     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9686     if (!C || C->getZExtValue() != 1)
9687       return SDValue();
9688     return DAG.getNode(ISD::AND, dl, VT,
9689                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9690                                    N00.getOperand(0), N00.getOperand(1)),
9691                        DAG.getConstant(1, VT));
9692   }
9693
9694   return SDValue();
9695 }
9696
9697 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9698                                              DAGCombinerInfo &DCI) const {
9699   SelectionDAG &DAG = DCI.DAG;
9700   switch (N->getOpcode()) {
9701   default: break;
9702   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9703   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9704   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9705   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9706   case ISD::SHL:
9707   case ISD::SRA:
9708   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9709   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9710   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9711   case X86ISD::FXOR:
9712   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9713   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9714   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9715   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9716   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9717   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9718   }
9719
9720   return SDValue();
9721 }
9722
9723 //===----------------------------------------------------------------------===//
9724 //                           X86 Inline Assembly Support
9725 //===----------------------------------------------------------------------===//
9726
9727 static bool LowerToBSwap(CallInst *CI) {
9728   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9729   // we will turn this bswap into something that will be lowered to logical ops
9730   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9731   // so don't worry about this.
9732
9733   // Verify this is a simple bswap.
9734   if (CI->getNumOperands() != 2 ||
9735       CI->getType() != CI->getOperand(1)->getType() ||
9736       !CI->getType()->isInteger())
9737     return false;
9738
9739   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9740   if (!Ty || Ty->getBitWidth() % 16 != 0)
9741     return false;
9742
9743   // Okay, we can do this xform, do so now.
9744   const Type *Tys[] = { Ty };
9745   Module *M = CI->getParent()->getParent()->getParent();
9746   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9747
9748   Value *Op = CI->getOperand(1);
9749   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9750
9751   CI->replaceAllUsesWith(Op);
9752   CI->eraseFromParent();
9753   return true;
9754 }
9755
9756 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9757   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9758   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9759
9760   std::string AsmStr = IA->getAsmString();
9761
9762   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9763   SmallVector<StringRef, 4> AsmPieces;
9764   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9765
9766   switch (AsmPieces.size()) {
9767   default: return false;
9768   case 1:
9769     AsmStr = AsmPieces[0];
9770     AsmPieces.clear();
9771     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9772
9773     // bswap $0
9774     if (AsmPieces.size() == 2 &&
9775         (AsmPieces[0] == "bswap" ||
9776          AsmPieces[0] == "bswapq" ||
9777          AsmPieces[0] == "bswapl") &&
9778         (AsmPieces[1] == "$0" ||
9779          AsmPieces[1] == "${0:q}")) {
9780       // No need to check constraints, nothing other than the equivalent of
9781       // "=r,0" would be valid here.
9782       return LowerToBSwap(CI);
9783     }
9784     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9785     if (CI->getType()->isInteger(16) &&
9786         AsmPieces.size() == 3 &&
9787         AsmPieces[0] == "rorw" &&
9788         AsmPieces[1] == "$$8," &&
9789         AsmPieces[2] == "${0:w}" &&
9790         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9791       return LowerToBSwap(CI);
9792     }
9793     break;
9794   case 3:
9795     if (CI->getType()->isInteger(64) &&
9796         Constraints.size() >= 2 &&
9797         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9798         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9799       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9800       SmallVector<StringRef, 4> Words;
9801       SplitString(AsmPieces[0], Words, " \t");
9802       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9803         Words.clear();
9804         SplitString(AsmPieces[1], Words, " \t");
9805         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9806           Words.clear();
9807           SplitString(AsmPieces[2], Words, " \t,");
9808           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9809               Words[2] == "%edx") {
9810             return LowerToBSwap(CI);
9811           }
9812         }
9813       }
9814     }
9815     break;
9816   }
9817   return false;
9818 }
9819
9820
9821
9822 /// getConstraintType - Given a constraint letter, return the type of
9823 /// constraint it is for this target.
9824 X86TargetLowering::ConstraintType
9825 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9826   if (Constraint.size() == 1) {
9827     switch (Constraint[0]) {
9828     case 'A':
9829       return C_Register;
9830     case 'f':
9831     case 'r':
9832     case 'R':
9833     case 'l':
9834     case 'q':
9835     case 'Q':
9836     case 'x':
9837     case 'y':
9838     case 'Y':
9839       return C_RegisterClass;
9840     case 'e':
9841     case 'Z':
9842       return C_Other;
9843     default:
9844       break;
9845     }
9846   }
9847   return TargetLowering::getConstraintType(Constraint);
9848 }
9849
9850 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9851 /// with another that has more specific requirements based on the type of the
9852 /// corresponding operand.
9853 const char *X86TargetLowering::
9854 LowerXConstraint(EVT ConstraintVT) const {
9855   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9856   // 'f' like normal targets.
9857   if (ConstraintVT.isFloatingPoint()) {
9858     if (Subtarget->hasSSE2())
9859       return "Y";
9860     if (Subtarget->hasSSE1())
9861       return "x";
9862   }
9863
9864   return TargetLowering::LowerXConstraint(ConstraintVT);
9865 }
9866
9867 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9868 /// vector.  If it is invalid, don't add anything to Ops.
9869 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9870                                                      char Constraint,
9871                                                      bool hasMemory,
9872                                                      std::vector<SDValue>&Ops,
9873                                                      SelectionDAG &DAG) const {
9874   SDValue Result(0, 0);
9875
9876   switch (Constraint) {
9877   default: break;
9878   case 'I':
9879     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9880       if (C->getZExtValue() <= 31) {
9881         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9882         break;
9883       }
9884     }
9885     return;
9886   case 'J':
9887     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9888       if (C->getZExtValue() <= 63) {
9889         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9890         break;
9891       }
9892     }
9893     return;
9894   case 'K':
9895     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9896       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9897         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9898         break;
9899       }
9900     }
9901     return;
9902   case 'N':
9903     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9904       if (C->getZExtValue() <= 255) {
9905         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9906         break;
9907       }
9908     }
9909     return;
9910   case 'e': {
9911     // 32-bit signed value
9912     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9913       const ConstantInt *CI = C->getConstantIntValue();
9914       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9915                                   C->getSExtValue())) {
9916         // Widen to 64 bits here to get it sign extended.
9917         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9918         break;
9919       }
9920     // FIXME gcc accepts some relocatable values here too, but only in certain
9921     // memory models; it's complicated.
9922     }
9923     return;
9924   }
9925   case 'Z': {
9926     // 32-bit unsigned value
9927     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9928       const ConstantInt *CI = C->getConstantIntValue();
9929       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9930                                   C->getZExtValue())) {
9931         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9932         break;
9933       }
9934     }
9935     // FIXME gcc accepts some relocatable values here too, but only in certain
9936     // memory models; it's complicated.
9937     return;
9938   }
9939   case 'i': {
9940     // Literal immediates are always ok.
9941     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9942       // Widen to 64 bits here to get it sign extended.
9943       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9944       break;
9945     }
9946
9947     // If we are in non-pic codegen mode, we allow the address of a global (with
9948     // an optional displacement) to be used with 'i'.
9949     GlobalAddressSDNode *GA = 0;
9950     int64_t Offset = 0;
9951
9952     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9953     while (1) {
9954       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9955         Offset += GA->getOffset();
9956         break;
9957       } else if (Op.getOpcode() == ISD::ADD) {
9958         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9959           Offset += C->getZExtValue();
9960           Op = Op.getOperand(0);
9961           continue;
9962         }
9963       } else if (Op.getOpcode() == ISD::SUB) {
9964         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9965           Offset += -C->getZExtValue();
9966           Op = Op.getOperand(0);
9967           continue;
9968         }
9969       }
9970
9971       // Otherwise, this isn't something we can handle, reject it.
9972       return;
9973     }
9974
9975     GlobalValue *GV = GA->getGlobal();
9976     // If we require an extra load to get this address, as in PIC mode, we
9977     // can't accept it.
9978     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9979                                                         getTargetMachine())))
9980       return;
9981
9982     if (hasMemory)
9983       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9984     else
9985       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9986     Result = Op;
9987     break;
9988   }
9989   }
9990
9991   if (Result.getNode()) {
9992     Ops.push_back(Result);
9993     return;
9994   }
9995   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9996                                                       Ops, DAG);
9997 }
9998
9999 std::vector<unsigned> X86TargetLowering::
10000 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10001                                   EVT VT) const {
10002   if (Constraint.size() == 1) {
10003     // FIXME: not handling fp-stack yet!
10004     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10005     default: break;  // Unknown constraint letter
10006     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10007       if (Subtarget->is64Bit()) {
10008         if (VT == MVT::i32)
10009           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10010                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10011                                        X86::R10D,X86::R11D,X86::R12D,
10012                                        X86::R13D,X86::R14D,X86::R15D,
10013                                        X86::EBP, X86::ESP, 0);
10014         else if (VT == MVT::i16)
10015           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10016                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10017                                        X86::R10W,X86::R11W,X86::R12W,
10018                                        X86::R13W,X86::R14W,X86::R15W,
10019                                        X86::BP,  X86::SP, 0);
10020         else if (VT == MVT::i8)
10021           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10022                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10023                                        X86::R10B,X86::R11B,X86::R12B,
10024                                        X86::R13B,X86::R14B,X86::R15B,
10025                                        X86::BPL, X86::SPL, 0);
10026
10027         else if (VT == MVT::i64)
10028           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10029                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10030                                        X86::R10, X86::R11, X86::R12,
10031                                        X86::R13, X86::R14, X86::R15,
10032                                        X86::RBP, X86::RSP, 0);
10033
10034         break;
10035       }
10036       // 32-bit fallthrough
10037     case 'Q':   // Q_REGS
10038       if (VT == MVT::i32)
10039         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10040       else if (VT == MVT::i16)
10041         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10042       else if (VT == MVT::i8)
10043         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10044       else if (VT == MVT::i64)
10045         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10046       break;
10047     }
10048   }
10049
10050   return std::vector<unsigned>();
10051 }
10052
10053 std::pair<unsigned, const TargetRegisterClass*>
10054 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10055                                                 EVT VT) const {
10056   // First, see if this is a constraint that directly corresponds to an LLVM
10057   // register class.
10058   if (Constraint.size() == 1) {
10059     // GCC Constraint Letters
10060     switch (Constraint[0]) {
10061     default: break;
10062     case 'r':   // GENERAL_REGS
10063     case 'l':   // INDEX_REGS
10064       if (VT == MVT::i8)
10065         return std::make_pair(0U, X86::GR8RegisterClass);
10066       if (VT == MVT::i16)
10067         return std::make_pair(0U, X86::GR16RegisterClass);
10068       if (VT == MVT::i32 || !Subtarget->is64Bit())
10069         return std::make_pair(0U, X86::GR32RegisterClass);
10070       return std::make_pair(0U, X86::GR64RegisterClass);
10071     case 'R':   // LEGACY_REGS
10072       if (VT == MVT::i8)
10073         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10074       if (VT == MVT::i16)
10075         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10076       if (VT == MVT::i32 || !Subtarget->is64Bit())
10077         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10078       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10079     case 'f':  // FP Stack registers.
10080       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10081       // value to the correct fpstack register class.
10082       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10083         return std::make_pair(0U, X86::RFP32RegisterClass);
10084       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10085         return std::make_pair(0U, X86::RFP64RegisterClass);
10086       return std::make_pair(0U, X86::RFP80RegisterClass);
10087     case 'y':   // MMX_REGS if MMX allowed.
10088       if (!Subtarget->hasMMX()) break;
10089       return std::make_pair(0U, X86::VR64RegisterClass);
10090     case 'Y':   // SSE_REGS if SSE2 allowed
10091       if (!Subtarget->hasSSE2()) break;
10092       // FALL THROUGH.
10093     case 'x':   // SSE_REGS if SSE1 allowed
10094       if (!Subtarget->hasSSE1()) break;
10095
10096       switch (VT.getSimpleVT().SimpleTy) {
10097       default: break;
10098       // Scalar SSE types.
10099       case MVT::f32:
10100       case MVT::i32:
10101         return std::make_pair(0U, X86::FR32RegisterClass);
10102       case MVT::f64:
10103       case MVT::i64:
10104         return std::make_pair(0U, X86::FR64RegisterClass);
10105       // Vector types.
10106       case MVT::v16i8:
10107       case MVT::v8i16:
10108       case MVT::v4i32:
10109       case MVT::v2i64:
10110       case MVT::v4f32:
10111       case MVT::v2f64:
10112         return std::make_pair(0U, X86::VR128RegisterClass);
10113       }
10114       break;
10115     }
10116   }
10117
10118   // Use the default implementation in TargetLowering to convert the register
10119   // constraint into a member of a register class.
10120   std::pair<unsigned, const TargetRegisterClass*> Res;
10121   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10122
10123   // Not found as a standard register?
10124   if (Res.second == 0) {
10125     // Map st(0) -> st(7) -> ST0
10126     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10127         tolower(Constraint[1]) == 's' &&
10128         tolower(Constraint[2]) == 't' &&
10129         Constraint[3] == '(' &&
10130         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10131         Constraint[5] == ')' &&
10132         Constraint[6] == '}') {
10133
10134       Res.first = X86::ST0+Constraint[4]-'0';
10135       Res.second = X86::RFP80RegisterClass;
10136       return Res;
10137     }
10138
10139     // GCC allows "st(0)" to be called just plain "st".
10140     if (StringRef("{st}").equals_lower(Constraint)) {
10141       Res.first = X86::ST0;
10142       Res.second = X86::RFP80RegisterClass;
10143       return Res;
10144     }
10145
10146     // flags -> EFLAGS
10147     if (StringRef("{flags}").equals_lower(Constraint)) {
10148       Res.first = X86::EFLAGS;
10149       Res.second = X86::CCRRegisterClass;
10150       return Res;
10151     }
10152
10153     // 'A' means EAX + EDX.
10154     if (Constraint == "A") {
10155       Res.first = X86::EAX;
10156       Res.second = X86::GR32_ADRegisterClass;
10157       return Res;
10158     }
10159     return Res;
10160   }
10161
10162   // Otherwise, check to see if this is a register class of the wrong value
10163   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10164   // turn into {ax},{dx}.
10165   if (Res.second->hasType(VT))
10166     return Res;   // Correct type already, nothing to do.
10167
10168   // All of the single-register GCC register classes map their values onto
10169   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10170   // really want an 8-bit or 32-bit register, map to the appropriate register
10171   // class and return the appropriate register.
10172   if (Res.second == X86::GR16RegisterClass) {
10173     if (VT == MVT::i8) {
10174       unsigned DestReg = 0;
10175       switch (Res.first) {
10176       default: break;
10177       case X86::AX: DestReg = X86::AL; break;
10178       case X86::DX: DestReg = X86::DL; break;
10179       case X86::CX: DestReg = X86::CL; break;
10180       case X86::BX: DestReg = X86::BL; break;
10181       }
10182       if (DestReg) {
10183         Res.first = DestReg;
10184         Res.second = X86::GR8RegisterClass;
10185       }
10186     } else if (VT == MVT::i32) {
10187       unsigned DestReg = 0;
10188       switch (Res.first) {
10189       default: break;
10190       case X86::AX: DestReg = X86::EAX; break;
10191       case X86::DX: DestReg = X86::EDX; break;
10192       case X86::CX: DestReg = X86::ECX; break;
10193       case X86::BX: DestReg = X86::EBX; break;
10194       case X86::SI: DestReg = X86::ESI; break;
10195       case X86::DI: DestReg = X86::EDI; break;
10196       case X86::BP: DestReg = X86::EBP; break;
10197       case X86::SP: DestReg = X86::ESP; break;
10198       }
10199       if (DestReg) {
10200         Res.first = DestReg;
10201         Res.second = X86::GR32RegisterClass;
10202       }
10203     } else if (VT == MVT::i64) {
10204       unsigned DestReg = 0;
10205       switch (Res.first) {
10206       default: break;
10207       case X86::AX: DestReg = X86::RAX; break;
10208       case X86::DX: DestReg = X86::RDX; break;
10209       case X86::CX: DestReg = X86::RCX; break;
10210       case X86::BX: DestReg = X86::RBX; break;
10211       case X86::SI: DestReg = X86::RSI; break;
10212       case X86::DI: DestReg = X86::RDI; break;
10213       case X86::BP: DestReg = X86::RBP; break;
10214       case X86::SP: DestReg = X86::RSP; break;
10215       }
10216       if (DestReg) {
10217         Res.first = DestReg;
10218         Res.second = X86::GR64RegisterClass;
10219       }
10220     }
10221   } else if (Res.second == X86::FR32RegisterClass ||
10222              Res.second == X86::FR64RegisterClass ||
10223              Res.second == X86::VR128RegisterClass) {
10224     // Handle references to XMM physical registers that got mapped into the
10225     // wrong class.  This can happen with constraints like {xmm0} where the
10226     // target independent register mapper will just pick the first match it can
10227     // find, ignoring the required type.
10228     if (VT == MVT::f32)
10229       Res.second = X86::FR32RegisterClass;
10230     else if (VT == MVT::f64)
10231       Res.second = X86::FR64RegisterClass;
10232     else if (X86::VR128RegisterClass->hasType(VT))
10233       Res.second = X86::VR128RegisterClass;
10234   }
10235
10236   return Res;
10237 }
10238
10239 //===----------------------------------------------------------------------===//
10240 //                           X86 Widen vector type
10241 //===----------------------------------------------------------------------===//
10242
10243 /// getWidenVectorType: given a vector type, returns the type to widen
10244 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10245 /// If there is no vector type that we want to widen to, returns MVT::Other
10246 /// When and where to widen is target dependent based on the cost of
10247 /// scalarizing vs using the wider vector type.
10248
10249 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10250   assert(VT.isVector());
10251   if (isTypeLegal(VT))
10252     return VT;
10253
10254   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10255   //       type based on element type.  This would speed up our search (though
10256   //       it may not be worth it since the size of the list is relatively
10257   //       small).
10258   EVT EltVT = VT.getVectorElementType();
10259   unsigned NElts = VT.getVectorNumElements();
10260
10261   // On X86, it make sense to widen any vector wider than 1
10262   if (NElts <= 1)
10263     return MVT::Other;
10264
10265   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10266        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10267     EVT SVT = (MVT::SimpleValueType)nVT;
10268
10269     if (isTypeLegal(SVT) &&
10270         SVT.getVectorElementType() == EltVT &&
10271         SVT.getVectorNumElements() > NElts)
10272       return SVT;
10273   }
10274   return MVT::Other;
10275 }