lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 100     // Setup Windows compiler runtime calls.
 101     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 102     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 103     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 104     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 105     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 106     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 107     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 108     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 109   }
 110
 111   if (Subtarget->isTargetDarwin()) {
 112     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 113     setUseUnderscoreSetJmp(false);
 114     setUseUnderscoreLongJmp(false);
 115   } else if (Subtarget->isTargetMingw()) {
 116     // MS runtime is weird: it exports _setjmp, but longjmp!
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(false);
 119   } else {
 120     setUseUnderscoreSetJmp(true);
 121     setUseUnderscoreLongJmp(true);
 122   }
 123
 124   // Set up the register classes.
 125   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 126   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 127   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 128   if (Subtarget->is64Bit())
 129     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 130
 131   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 132
 133   // We don't accept any truncstore of integer registers.
 134   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 135   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 136   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 137   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 140
 141   // SETOEQ and SETUNE require checking two conditions.
 142   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 148
 149   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 150   // operation.
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 152   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 154
 155   if (Subtarget->is64Bit()) {
 156     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 157     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 158   } else if (!UseSoftFloat) {
 159     // We have an algorithm for SSE2->double, and we turn this into a
 160     // 64-bit FILD followed by conditional FADD for other targets.
 161     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 162     // We have an algorithm for SSE2, and we turn this into a 64-bit
 163     // FILD for other targets.
 164     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 165   }
 166
 167   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 168   // this operation.
 169   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 170   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 171
 172   if (!UseSoftFloat) {
 173     // SSE has no i16 to fp conversion, only i32
 174     if (X86ScalarSSEf32) {
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 176       // f32 and f64 cases are Legal, f80 case is not
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 178     } else {
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 180       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 181     }
 182   } else {
 183     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 184     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 185   }
 186
 187   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 188   // are Legal, f80 is custom lowered.
 189   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 190   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 191
 192   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 193   // this operation.
 194   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 195   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 196
 197   if (X86ScalarSSEf32) {
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 199     // f32 and f64 cases are Legal, f80 case is not
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 201   } else {
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 203     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 204   }
 205
 206   // Handle FP_TO_UINT by promoting the destination to a larger signed
 207   // conversion.
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 211
 212   if (Subtarget->is64Bit()) {
 213     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 214     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 215   } else if (!UseSoftFloat) {
 216     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 217       // Expand FP_TO_UINT into a select.
 218       // FIXME: We would like to use a Custom expander here eventually to do
 219       // the optimal thing for SSE vs. the default expansion in the legalizer.
 220       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 221     else
 222       // With SSE3 we can use fisttpll to convert to a signed i64; without
 223       // SSE, we're stuck with a fistpll.
 224       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 225   }
 226
 227   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 228   if (!X86ScalarSSEf64) {
 229     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 230     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 231     if (Subtarget->is64Bit()) {
 232       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 233       // Without SSE, i64->f64 goes through memory.
 234       setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 235     }
 236   }
 237
 238   // Scalar integer divide and remainder are lowered to use operations that
 239   // produce two results, to match the available instructions. This exposes
 240   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 241   // into a single instruction.
 242   //
 243   // Scalar integer multiply-high is also lowered to use two-result
 244   // operations, to match the available instructions. However, plain multiply
 245   // (low) operations are left as Legal, as there are single-result
 246   // instructions for this in x86. Using the two-result multiply instructions
 247   // when both high and low results are needed must be arranged by dagcombine.
 248   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 249   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 250   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 251   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 252   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 253   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 254   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 255   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 256   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 257   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 258   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 259   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 260   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 261   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 262   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 263   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 264   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 265   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 266   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 267   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 268   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 269   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 270   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 271   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 272
 273   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 274   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 275   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 276   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 277   if (Subtarget->is64Bit())
 278     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 279   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 280   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 281   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 282   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 283   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 284   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 285   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 286   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 287
 288   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 289   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 290   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 291   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 292   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 293   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 294   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 295   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 296   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 297   if (Subtarget->is64Bit()) {
 298     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 299     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 300     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 301   }
 302
 303   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 304   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 305
 306   // These should be promoted to a larger select which is supported.
 307   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 308   // X86 wants to expand cmov itself.
 309   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 310   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 311   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 318   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 320   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 321   if (Subtarget->is64Bit()) {
 322     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 323     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 324   }
 325   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 326
 327   // Darwin ABI issue.
 328   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 329   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 330   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 331   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 332   if (Subtarget->is64Bit())
 333     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 334   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 335   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 336   if (Subtarget->is64Bit()) {
 337     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 338     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 339     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 340     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 341     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 342   }
 343   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 344   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 345   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 346   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 347   if (Subtarget->is64Bit()) {
 348     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 349     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 350     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 351   }
 352
 353   if (Subtarget->hasSSE1())
 354     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 355
 356   // We may not have a libcall for MEMBARRIER so we should lower this.
 357   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 358
 359   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 360   // Locked instructions, in turn, have implicit fence semantics (all memory
 361   // operations are flushed before issuing the locked instruction, and they
 362   // are not buffered), so we can fold away the common pattern of
 363   // fence-atomic-fence.
 364   setShouldFoldAtomicFences(true);
 365
 366   // Expand certain atomics
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 369   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 371
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 374   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 376
 377   if (!Subtarget->is64Bit()) {
 378     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 385   }
 386
 387   // FIXME - use subtarget debug flags
 388   if (!Subtarget->isTargetDarwin() &&
 389       !Subtarget->isTargetELF() &&
 390       !Subtarget->isTargetCygMing()) {
 391     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 392   }
 393
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 396   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 397   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 398   if (Subtarget->is64Bit()) {
 399     setExceptionPointerRegister(X86::RAX);
 400     setExceptionSelectorRegister(X86::RDX);
 401   } else {
 402     setExceptionPointerRegister(X86::EAX);
 403     setExceptionSelectorRegister(X86::EDX);
 404   }
 405   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 406   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 407
 408   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 409
 410   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 411
 412   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 413   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 414   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 415   if (Subtarget->is64Bit()) {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 418   } else {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 421   }
 422
 423   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 424   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 425   if (Subtarget->is64Bit())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 427   if (Subtarget->isTargetCygMing() || Subtarget->isTargetWindows())
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 429   else
 430     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 431
 432   if (!UseSoftFloat && X86ScalarSSEf64) {
 433     // f32 and f64 use SSE.
 434     // Set up the FP register classes.
 435     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 436     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 437
 438     // Use ANDPD to simulate FABS.
 439     setOperationAction(ISD::FABS , MVT::f64, Custom);
 440     setOperationAction(ISD::FABS , MVT::f32, Custom);
 441
 442     // Use XORP to simulate FNEG.
 443     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 444     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 445
 446     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 447     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 448     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 449
 450     // We don't support sin/cos/fmod
 451     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 453     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 454     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 455
 456     // Expand FP immediates into loads from the stack, except for the special
 457     // cases we handle.
 458     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 459     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 460   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 461     // Use SSE for f32, x87 for f64.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465
 466     // Use ANDPS to simulate FABS.
 467     setOperationAction(ISD::FABS , MVT::f32, Custom);
 468
 469     // Use XORP to simulate FNEG.
 470     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 471
 472     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 473
 474     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 475     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 477
 478     // We don't support sin/cos/fmod
 479     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 480     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 481
 482     // Special cases we handle for FP constants.
 483     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493   } else if (!UseSoftFloat) {
 494     // f32 and f64 in x87.
 495     // Set up the FP register classes.
 496     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 497     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 498
 499     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 500     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 501     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 502     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 503
 504     if (!UnsafeFPMath) {
 505       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 506       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 507     }
 508     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 509     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 510     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 511     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 512     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 513     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 514     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 515     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 516   }
 517
 518   // Long double always uses X87.
 519   if (!UseSoftFloat) {
 520     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 521     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 522     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 523     {
 524       bool ignored;
 525       APFloat TmpFlt(+0.0);
 526       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                      &ignored);
 528       addLegalFPImmediate(TmpFlt);  // FLD0
 529       TmpFlt.changeSign();
 530       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 531       APFloat TmpFlt2(+1.0);
 532       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                       &ignored);
 534       addLegalFPImmediate(TmpFlt2);  // FLD1
 535       TmpFlt2.changeSign();
 536       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 537     }
 538
 539     if (!UnsafeFPMath) {
 540       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 541       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 542     }
 543   }
 544
 545   // Always use a library call for pow.
 546   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 547   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 548   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 549
 550   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 551   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 552   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 553   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 554   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 555
 556   // First set operation action for all vector types to either promote
 557   // (for widening) or expand (for scalarization). Then we will selectively
 558   // turn on ones that can be effectively codegen'd.
 559   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 560        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 561     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 576     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 577     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 610     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 614     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 615          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 616       setTruncStoreAction((MVT::SimpleValueType)VT,
 617                           (MVT::SimpleValueType)InnerVT, Expand);
 618     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 620     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 621   }
 622
 623   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 624   // with -msoft-float, disable use of MMX as well.
 625   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 626     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 627     // No operations on x86mmx supported, everything uses intrinsics.
 628   }
 629
 630   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 631   // into smaller operations.
 632   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 633   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 634   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 635   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 636   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 637   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 638   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 639   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 640   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 641   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 642   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 643   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 644   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 645   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 646   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 647   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 648   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 649   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 650   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 651   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 652   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 653   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 654   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 655   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 656   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 657   setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Expand);
 658   setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Expand);
 659   setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Expand);
 660   setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Expand);
 661
 662   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 663     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 664
 665     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 667     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 670     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 671     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 674     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 675     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 676     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 677   }
 678
 679   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 680     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 681
 682     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 683     // registers cannot be used even for integer operations.
 684     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 685     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 686     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 688
 689     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 690     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 691     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 693     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 694     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 695     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 696     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 698     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 699     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 700     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 701     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 704     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 705
 706     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 707     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 708     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 710
 711     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 712     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 713     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 714     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 716
 717     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 718     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 719     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 720     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 721     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 722
 723     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 724     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 725       EVT VT = (MVT::SimpleValueType)i;
 726       // Do not attempt to custom lower non-power-of-2 vectors
 727       if (!isPowerOf2_32(VT.getVectorNumElements()))
 728         continue;
 729       // Do not attempt to custom lower non-128-bit vectors
 730       if (!VT.is128BitVector())
 731         continue;
 732       setOperationAction(ISD::BUILD_VECTOR,
 733                          VT.getSimpleVT().SimpleTy, Custom);
 734       setOperationAction(ISD::VECTOR_SHUFFLE,
 735                          VT.getSimpleVT().SimpleTy, Custom);
 736       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 737                          VT.getSimpleVT().SimpleTy, Custom);
 738     }
 739
 740     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 741     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 742     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 743     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 744     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 745     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 746
 747     if (Subtarget->is64Bit()) {
 748       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 749       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 750     }
 751
 752     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 753     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 754       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 755       EVT VT = SVT;
 756
 757       // Do not attempt to promote non-128-bit vectors
 758       if (!VT.is128BitVector())
 759         continue;
 760
 761       setOperationAction(ISD::AND,    SVT, Promote);
 762       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 763       setOperationAction(ISD::OR,     SVT, Promote);
 764       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 765       setOperationAction(ISD::XOR,    SVT, Promote);
 766       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 767       setOperationAction(ISD::LOAD,   SVT, Promote);
 768       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 769       setOperationAction(ISD::SELECT, SVT, Promote);
 770       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 771     }
 772
 773     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 774
 775     // Custom lower v2i64 and v2f64 selects.
 776     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 777     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 778     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 779     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 780
 781     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 782     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 783   }
 784
 785   if (Subtarget->hasSSE41()) {
 786     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 787     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 788     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 789     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 790     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 791     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 792     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 793     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 794     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 795     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 796
 797     // FIXME: Do we need to handle scalar-to-vector here?
 798     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 799
 800     // Can turn SHL into an integer multiply.
 801     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 802     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 803
 804     // i8 and i16 vectors are custom , because the source register and source
 805     // source memory operand types are not the same width.  f32 vectors are
 806     // custom since the immediate controlling the insert encodes additional
 807     // information.
 808     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 809     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 810     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 811     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 812
 813     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 814     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 815     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 816     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 817
 818     if (Subtarget->is64Bit()) {
 819       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 820       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 821     }
 822   }
 823
 824   if (Subtarget->hasSSE42()) {
 825     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 826   }
 827
 828   if (!UseSoftFloat && Subtarget->hasAVX()) {
 829     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 830     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 831     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 832     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 833     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 834
 835     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 836     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 837     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 838     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 839     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 840     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 841     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 842     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 843     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 844     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 845     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 846     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 847     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 848     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 849     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 850
 851     // Operations to consider commented out -v16i16 v32i8
 852     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 853     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 854     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 855     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 856     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 857     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 858     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 859     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 860     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 861     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 862     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 863     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 864     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 865     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 866
 867     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 868     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 869     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 870     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 871
 872     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 873     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 874     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 875     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 876     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 877
 878     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 879     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 880     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 881     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 882     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 883     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 884
 885 #if 0
 886     // Not sure we want to do this since there are no 256-bit integer
 887     // operations in AVX
 888
 889     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 890     // This includes 256-bit vectors
 891     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 892       EVT VT = (MVT::SimpleValueType)i;
 893
 894       // Do not attempt to custom lower non-power-of-2 vectors
 895       if (!isPowerOf2_32(VT.getVectorNumElements()))
 896         continue;
 897
 898       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 899       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 900       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 901     }
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 906     }
 907 #endif
 908
 909 #if 0
 910     // Not sure we want to do this since there are no 256-bit integer
 911     // operations in AVX
 912
 913     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 914     // Including 256-bit vectors
 915     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 916       EVT VT = (MVT::SimpleValueType)i;
 917
 918       if (!VT.is256BitVector()) {
 919         continue;
 920       }
 921       setOperationAction(ISD::AND,    VT, Promote);
 922       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 923       setOperationAction(ISD::OR,     VT, Promote);
 924       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 925       setOperationAction(ISD::XOR,    VT, Promote);
 926       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 927       setOperationAction(ISD::LOAD,   VT, Promote);
 928       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 929       setOperationAction(ISD::SELECT, VT, Promote);
 930       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 931     }
 932
 933     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 934 #endif
 935   }
 936
 937   // We want to custom lower some of our intrinsics.
 938   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 939
 940   // Add/Sub/Mul with overflow operations are custom lowered.
 941   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 942   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 943   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 944   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 945   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 946
 947   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 948   // handle type legalization for these operations here.
 949   //
 950   // FIXME: We really should do custom legalization for addition and
 951   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 952   // than generic legalization for 64-bit multiplication-with-overflow, though.
 953   if (Subtarget->is64Bit()) {
 954     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 955     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 956     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 957     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 958     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 959   }
 960
 961   if (!Subtarget->is64Bit()) {
 962     // These libcalls are not available in 32-bit.
 963     setLibcallName(RTLIB::SHL_I128, 0);
 964     setLibcallName(RTLIB::SRL_I128, 0);
 965     setLibcallName(RTLIB::SRA_I128, 0);
 966   }
 967
 968   // We have target-specific dag combine patterns for the following nodes:
 969   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 970   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 971   setTargetDAGCombine(ISD::BUILD_VECTOR);
 972   setTargetDAGCombine(ISD::SELECT);
 973   setTargetDAGCombine(ISD::SHL);
 974   setTargetDAGCombine(ISD::SRA);
 975   setTargetDAGCombine(ISD::SRL);
 976   setTargetDAGCombine(ISD::OR);
 977   setTargetDAGCombine(ISD::STORE);
 978   setTargetDAGCombine(ISD::ZERO_EXTEND);
 979   if (Subtarget->is64Bit())
 980     setTargetDAGCombine(ISD::MUL);
 981
 982   computeRegisterProperties();
 983
 984   // FIXME: These should be based on subtarget info. Plus, the values should
 985   // be smaller when we are in optimizing for size mode.
 986   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 987   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
 988   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 989   setPrefLoopAlignment(16);
 990   benefitFromCodePlacementOpt = true;
 991 }
 992
 993
 994 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 995   return MVT::i8;
 996 }
 997
 998
 999 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1000 /// the desired ByVal argument alignment.
1001 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1002   if (MaxAlign == 16)
1003     return;
1004   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1005     if (VTy->getBitWidth() == 128)
1006       MaxAlign = 16;
1007   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1008     unsigned EltAlign = 0;
1009     getMaxByValAlign(ATy->getElementType(), EltAlign);
1010     if (EltAlign > MaxAlign)
1011       MaxAlign = EltAlign;
1012   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1013     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1014       unsigned EltAlign = 0;
1015       getMaxByValAlign(STy->getElementType(i), EltAlign);
1016       if (EltAlign > MaxAlign)
1017         MaxAlign = EltAlign;
1018       if (MaxAlign == 16)
1019         break;
1020     }
1021   }
1022   return;
1023 }
1024
1025 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1026 /// function arguments in the caller parameter area. For X86, aggregates
1027 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1028 /// are at 4-byte boundaries.
1029 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1030   if (Subtarget->is64Bit()) {
1031     // Max of 8 and alignment of type.
1032     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1033     if (TyAlign > 8)
1034       return TyAlign;
1035     return 8;
1036   }
1037
1038   unsigned Align = 4;
1039   if (Subtarget->hasSSE1())
1040     getMaxByValAlign(Ty, Align);
1041   return Align;
1042 }
1043
1044 /// getOptimalMemOpType - Returns the target specific optimal type for load
1045 /// and store operations as a result of memset, memcpy, and memmove
1046 /// lowering. If DstAlign is zero that means it's safe to destination
1047 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1048 /// means there isn't a need to check it against alignment requirement,
1049 /// probably because the source does not need to be loaded. If
1050 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1051 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1052 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1053 /// constant so it does not need to be loaded.
1054 /// It returns EVT::Other if the type should be determined using generic
1055 /// target-independent logic.
1056 EVT
1057 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1058                                        unsigned DstAlign, unsigned SrcAlign,
1059                                        bool NonScalarIntSafe,
1060                                        bool MemcpyStrSrc,
1061                                        MachineFunction &MF) const {
1062   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1063   // linux.  This is because the stack realignment code can't handle certain
1064   // cases like PR2962.  This should be removed when PR2962 is fixed.
1065   const Function *F = MF.getFunction();
1066   if (NonScalarIntSafe &&
1067       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1068     if (Size >= 16 &&
1069         (Subtarget->isUnalignedMemAccessFast() ||
1070          ((DstAlign == 0 || DstAlign >= 16) &&
1071           (SrcAlign == 0 || SrcAlign >= 16))) &&
1072         Subtarget->getStackAlignment() >= 16) {
1073       if (Subtarget->hasSSE2())
1074         return MVT::v4i32;
1075       if (Subtarget->hasSSE1())
1076         return MVT::v4f32;
1077     } else if (!MemcpyStrSrc && Size >= 8 &&
1078                !Subtarget->is64Bit() &&
1079                Subtarget->getStackAlignment() >= 8 &&
1080                Subtarget->hasSSE2()) {
1081       // Do not use f64 to lower memcpy if source is string constant. It's
1082       // better to use i32 to avoid the loads.
1083       return MVT::f64;
1084     }
1085   }
1086   if (Subtarget->is64Bit() && Size >= 8)
1087     return MVT::i64;
1088   return MVT::i32;
1089 }
1090
1091 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1092 /// current function.  The returned value is a member of the
1093 /// MachineJumpTableInfo::JTEntryKind enum.
1094 unsigned X86TargetLowering::getJumpTableEncoding() const {
1095   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1096   // symbol.
1097   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1098       Subtarget->isPICStyleGOT())
1099     return MachineJumpTableInfo::EK_Custom32;
1100
1101   // Otherwise, use the normal jump table encoding heuristics.
1102   return TargetLowering::getJumpTableEncoding();
1103 }
1104
1105 const MCExpr *
1106 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1107                                              const MachineBasicBlock *MBB,
1108                                              unsigned uid,MCContext &Ctx) const{
1109   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1110          Subtarget->isPICStyleGOT());
1111   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1112   // entries.
1113   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1114                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1115 }
1116
1117 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1118 /// jumptable.
1119 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1120                                                     SelectionDAG &DAG) const {
1121   if (!Subtarget->is64Bit())
1122     // This doesn't have DebugLoc associated with it, but is not really the
1123     // same as a Register.
1124     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1125   return Table;
1126 }
1127
1128 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1129 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1130 /// MCExpr.
1131 const MCExpr *X86TargetLowering::
1132 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1133                              MCContext &Ctx) const {
1134   // X86-64 uses RIP relative addressing based on the jump table label.
1135   if (Subtarget->isPICStyleRIPRel())
1136     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1137
1138   // Otherwise, the reference is relative to the PIC base.
1139   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1140 }
1141
1142 /// getFunctionAlignment - Return the Log2 alignment of this function.
1143 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1144   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1145 }
1146
1147 std::pair<const TargetRegisterClass*, uint8_t>
1148 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1149   const TargetRegisterClass *RRC = 0;
1150   uint8_t Cost = 1;
1151   switch (VT.getSimpleVT().SimpleTy) {
1152   default:
1153     return TargetLowering::findRepresentativeClass(VT);
1154   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1155     RRC = (Subtarget->is64Bit()
1156            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1157     break;
1158   case MVT::x86mmx:
1159     RRC = X86::VR64RegisterClass;
1160     break;
1161   case MVT::f32: case MVT::f64:
1162   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1163   case MVT::v4f32: case MVT::v2f64:
1164   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1165   case MVT::v4f64:
1166     RRC = X86::VR128RegisterClass;
1167     break;
1168   }
1169   return std::make_pair(RRC, Cost);
1170 }
1171
1172 unsigned
1173 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1174                                        MachineFunction &MF) const {
1175   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1176   switch (RC->getID()) {
1177   default:
1178     return 0;
1179   case X86::GR32RegClassID:
1180     return 4 - FPDiff;
1181   case X86::GR64RegClassID:
1182     return 8 - FPDiff;
1183   case X86::VR128RegClassID:
1184     return Subtarget->is64Bit() ? 10 : 4;
1185   case X86::VR64RegClassID:
1186     return 4;
1187   }
1188 }
1189
1190 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1191                                                unsigned &Offset) const {
1192   if (!Subtarget->isTargetLinux())
1193     return false;
1194
1195   if (Subtarget->is64Bit()) {
1196     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1197     Offset = 0x28;
1198     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1199       AddressSpace = 256;
1200     else
1201       AddressSpace = 257;
1202   } else {
1203     // %gs:0x14 on i386
1204     Offset = 0x14;
1205     AddressSpace = 256;
1206   }
1207   return true;
1208 }
1209
1210
1211 //===----------------------------------------------------------------------===//
1212 //               Return Value Calling Convention Implementation
1213 //===----------------------------------------------------------------------===//
1214
1215 #include "X86GenCallingConv.inc"
1216
1217 bool
1218 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1219                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1220                         LLVMContext &Context) const {
1221   SmallVector<CCValAssign, 16> RVLocs;
1222   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1223                  RVLocs, Context);
1224   return CCInfo.CheckReturn(Outs, RetCC_X86);
1225 }
1226
1227 SDValue
1228 X86TargetLowering::LowerReturn(SDValue Chain,
1229                                CallingConv::ID CallConv, bool isVarArg,
1230                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1231                                const SmallVectorImpl<SDValue> &OutVals,
1232                                DebugLoc dl, SelectionDAG &DAG) const {
1233   MachineFunction &MF = DAG.getMachineFunction();
1234   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1235
1236   SmallVector<CCValAssign, 16> RVLocs;
1237   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1238                  RVLocs, *DAG.getContext());
1239   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1240
1241   // Add the regs to the liveout set for the function.
1242   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1243   for (unsigned i = 0; i != RVLocs.size(); ++i)
1244     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1245       MRI.addLiveOut(RVLocs[i].getLocReg());
1246
1247   SDValue Flag;
1248
1249   SmallVector<SDValue, 6> RetOps;
1250   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1251   // Operand #1 = Bytes To Pop
1252   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1253                    MVT::i16));
1254
1255   // Copy the result values into the output registers.
1256   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1257     CCValAssign &VA = RVLocs[i];
1258     assert(VA.isRegLoc() && "Can only return in registers!");
1259     SDValue ValToCopy = OutVals[i];
1260     EVT ValVT = ValToCopy.getValueType();
1261
1262     // If this is x86-64, and we disabled SSE, we can't return FP values,
1263     // or SSE or MMX vectors.
1264     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1265          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1266           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1267       report_fatal_error("SSE register return with SSE disabled");
1268     }
1269     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1270     // llvm-gcc has never done it right and no one has noticed, so this
1271     // should be OK for now.
1272     if (ValVT == MVT::f64 &&
1273         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1274       report_fatal_error("SSE2 register return with SSE2 disabled");
1275
1276     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1277     // the RET instruction and handled by the FP Stackifier.
1278     if (VA.getLocReg() == X86::ST0 ||
1279         VA.getLocReg() == X86::ST1) {
1280       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1281       // change the value to the FP stack register class.
1282       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1283         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1284       RetOps.push_back(ValToCopy);
1285       // Don't emit a copytoreg.
1286       continue;
1287     }
1288
1289     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1290     // which is returned in RAX / RDX.
1291     if (Subtarget->is64Bit()) {
1292       if (ValVT == MVT::x86mmx) {
1293         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1294           ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1295           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1296                                   ValToCopy);
1297           // If we don't have SSE2 available, convert to v4f32 so the generated
1298           // register is legal.
1299           if (!Subtarget->hasSSE2())
1300             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1301         }
1302       }
1303     }
1304
1305     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1306     Flag = Chain.getValue(1);
1307   }
1308
1309   // The x86-64 ABI for returning structs by value requires that we copy
1310   // the sret argument into %rax for the return. We saved the argument into
1311   // a virtual register in the entry block, so now we copy the value out
1312   // and into %rax.
1313   if (Subtarget->is64Bit() &&
1314       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1315     MachineFunction &MF = DAG.getMachineFunction();
1316     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1317     unsigned Reg = FuncInfo->getSRetReturnReg();
1318     assert(Reg &&
1319            "SRetReturnReg should have been set in LowerFormalArguments().");
1320     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1321
1322     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1323     Flag = Chain.getValue(1);
1324
1325     // RAX now acts like a return value.
1326     MRI.addLiveOut(X86::RAX);
1327   }
1328
1329   RetOps[0] = Chain;  // Update chain.
1330
1331   // Add the flag if we have it.
1332   if (Flag.getNode())
1333     RetOps.push_back(Flag);
1334
1335   return DAG.getNode(X86ISD::RET_FLAG, dl,
1336                      MVT::Other, &RetOps[0], RetOps.size());
1337 }
1338
1339 /// LowerCallResult - Lower the result values of a call into the
1340 /// appropriate copies out of appropriate physical registers.
1341 ///
1342 SDValue
1343 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1344                                    CallingConv::ID CallConv, bool isVarArg,
1345                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1346                                    DebugLoc dl, SelectionDAG &DAG,
1347                                    SmallVectorImpl<SDValue> &InVals) const {
1348
1349   // Assign locations to each value returned by this call.
1350   SmallVector<CCValAssign, 16> RVLocs;
1351   bool Is64Bit = Subtarget->is64Bit();
1352   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1353                  RVLocs, *DAG.getContext());
1354   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1355
1356   // Copy all of the result registers out of their specified physreg.
1357   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1358     CCValAssign &VA = RVLocs[i];
1359     EVT CopyVT = VA.getValVT();
1360
1361     // If this is x86-64, and we disabled SSE, we can't return FP values
1362     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1363         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1364       report_fatal_error("SSE register return with SSE disabled");
1365     }
1366
1367     SDValue Val;
1368
1369     // If this is a call to a function that returns an fp value on the floating
1370     // point stack, we must guarantee the the value is popped from the stack, so
1371     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1372     // if the return value is not used. We use the FpGET_ST0 instructions
1373     // instead.
1374     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1375       // If we prefer to use the value in xmm registers, copy it out as f80 and
1376       // use a truncate to move it from fp stack reg to xmm reg.
1377       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1378       bool isST0 = VA.getLocReg() == X86::ST0;
1379       unsigned Opc = 0;
1380       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1381       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1382       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1383       SDValue Ops[] = { Chain, InFlag };
1384       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1385                                          Ops, 2), 1);
1386       Val = Chain.getValue(0);
1387
1388       // Round the f80 to the right size, which also moves it to the appropriate
1389       // xmm register.
1390       if (CopyVT != VA.getValVT())
1391         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1392                           // This truncation won't change the value.
1393                           DAG.getIntPtrConstant(1));
1394     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1395       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1396       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1397         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1398                                    MVT::v2i64, InFlag).getValue(1);
1399         Val = Chain.getValue(0);
1400         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1401                           Val, DAG.getConstant(0, MVT::i64));
1402       } else {
1403         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1404                                    MVT::i64, InFlag).getValue(1);
1405         Val = Chain.getValue(0);
1406       }
1407       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1408     } else {
1409       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1410                                  CopyVT, InFlag).getValue(1);
1411       Val = Chain.getValue(0);
1412     }
1413     InFlag = Chain.getValue(2);
1414     InVals.push_back(Val);
1415   }
1416
1417   return Chain;
1418 }
1419
1420
1421 //===----------------------------------------------------------------------===//
1422 //                C & StdCall & Fast Calling Convention implementation
1423 //===----------------------------------------------------------------------===//
1424 //  StdCall calling convention seems to be standard for many Windows' API
1425 //  routines and around. It differs from C calling convention just a little:
1426 //  callee should clean up the stack, not caller. Symbols should be also
1427 //  decorated in some fancy way :) It doesn't support any vector arguments.
1428 //  For info on fast calling convention see Fast Calling Convention (tail call)
1429 //  implementation LowerX86_32FastCCCallTo.
1430
1431 /// CallIsStructReturn - Determines whether a call uses struct return
1432 /// semantics.
1433 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1434   if (Outs.empty())
1435     return false;
1436
1437   return Outs[0].Flags.isSRet();
1438 }
1439
1440 /// ArgsAreStructReturn - Determines whether a function uses struct
1441 /// return semantics.
1442 static bool
1443 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1444   if (Ins.empty())
1445     return false;
1446
1447   return Ins[0].Flags.isSRet();
1448 }
1449
1450 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1451 /// by "Src" to address "Dst" with size and alignment information specified by
1452 /// the specific parameter attribute. The copy will be passed as a byval
1453 /// function parameter.
1454 static SDValue
1455 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1456                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1457                           DebugLoc dl) {
1458   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1459
1460   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1461                        /*isVolatile*/false, /*AlwaysInline=*/true,
1462                        MachinePointerInfo(), MachinePointerInfo());
1463 }
1464
1465 /// IsTailCallConvention - Return true if the calling convention is one that
1466 /// supports tail call optimization.
1467 static bool IsTailCallConvention(CallingConv::ID CC) {
1468   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1469 }
1470
1471 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1472 /// a tailcall target by changing its ABI.
1473 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1474   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1475 }
1476
1477 SDValue
1478 X86TargetLowering::LowerMemArgument(SDValue Chain,
1479                                     CallingConv::ID CallConv,
1480                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1481                                     DebugLoc dl, SelectionDAG &DAG,
1482                                     const CCValAssign &VA,
1483                                     MachineFrameInfo *MFI,
1484                                     unsigned i) const {
1485   // Create the nodes corresponding to a load from this parameter slot.
1486   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1487   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1488   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1489   EVT ValVT;
1490
1491   // If value is passed by pointer we have address passed instead of the value
1492   // itself.
1493   if (VA.getLocInfo() == CCValAssign::Indirect)
1494     ValVT = VA.getLocVT();
1495   else
1496     ValVT = VA.getValVT();
1497
1498   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1499   // changed with more analysis.
1500   // In case of tail call optimization mark all arguments mutable. Since they
1501   // could be overwritten by lowering of arguments in case of a tail call.
1502   if (Flags.isByVal()) {
1503     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1504                                     VA.getLocMemOffset(), isImmutable);
1505     return DAG.getFrameIndex(FI, getPointerTy());
1506   } else {
1507     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1508                                     VA.getLocMemOffset(), isImmutable);
1509     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1510     return DAG.getLoad(ValVT, dl, Chain, FIN,
1511                        MachinePointerInfo::getFixedStack(FI),
1512                        false, false, 0);
1513   }
1514 }
1515
1516 SDValue
1517 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1518                                         CallingConv::ID CallConv,
1519                                         bool isVarArg,
1520                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1521                                         DebugLoc dl,
1522                                         SelectionDAG &DAG,
1523                                         SmallVectorImpl<SDValue> &InVals)
1524                                           const {
1525   MachineFunction &MF = DAG.getMachineFunction();
1526   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1527
1528   const Function* Fn = MF.getFunction();
1529   if (Fn->hasExternalLinkage() &&
1530       Subtarget->isTargetCygMing() &&
1531       Fn->getName() == "main")
1532     FuncInfo->setForceFramePointer(true);
1533
1534   MachineFrameInfo *MFI = MF.getFrameInfo();
1535   bool Is64Bit = Subtarget->is64Bit();
1536   bool IsWin64 = Subtarget->isTargetWin64();
1537
1538   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1539          "Var args not supported with calling convention fastcc or ghc");
1540
1541   // Assign locations to all of the incoming arguments.
1542   SmallVector<CCValAssign, 16> ArgLocs;
1543   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1544                  ArgLocs, *DAG.getContext());
1545   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1546
1547   unsigned LastVal = ~0U;
1548   SDValue ArgValue;
1549   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1550     CCValAssign &VA = ArgLocs[i];
1551     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1552     // places.
1553     assert(VA.getValNo() != LastVal &&
1554            "Don't support value assigned to multiple locs yet");
1555     LastVal = VA.getValNo();
1556
1557     if (VA.isRegLoc()) {
1558       EVT RegVT = VA.getLocVT();
1559       TargetRegisterClass *RC = NULL;
1560       if (RegVT == MVT::i32)
1561         RC = X86::GR32RegisterClass;
1562       else if (Is64Bit && RegVT == MVT::i64)
1563         RC = X86::GR64RegisterClass;
1564       else if (RegVT == MVT::f32)
1565         RC = X86::FR32RegisterClass;
1566       else if (RegVT == MVT::f64)
1567         RC = X86::FR64RegisterClass;
1568       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1569         RC = X86::VR256RegisterClass;
1570       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1571         RC = X86::VR128RegisterClass;
1572       else if (RegVT == MVT::x86mmx)
1573         RC = X86::VR64RegisterClass;
1574       else
1575         llvm_unreachable("Unknown argument type!");
1576
1577       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1578       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1579
1580       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1581       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1582       // right size.
1583       if (VA.getLocInfo() == CCValAssign::SExt)
1584         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1585                                DAG.getValueType(VA.getValVT()));
1586       else if (VA.getLocInfo() == CCValAssign::ZExt)
1587         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1588                                DAG.getValueType(VA.getValVT()));
1589       else if (VA.getLocInfo() == CCValAssign::BCvt)
1590         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1591
1592       if (VA.isExtInLoc()) {
1593         // Handle MMX values passed in XMM regs.
1594         if (RegVT.isVector()) {
1595           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1596                                  ArgValue);
1597         } else
1598           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1599       }
1600     } else {
1601       assert(VA.isMemLoc());
1602       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1603     }
1604
1605     // If value is passed via pointer - do a load.
1606     if (VA.getLocInfo() == CCValAssign::Indirect)
1607       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1608                              MachinePointerInfo(), false, false, 0);
1609
1610     InVals.push_back(ArgValue);
1611   }
1612
1613   // The x86-64 ABI for returning structs by value requires that we copy
1614   // the sret argument into %rax for the return. Save the argument into
1615   // a virtual register so that we can access it from the return points.
1616   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1617     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1618     unsigned Reg = FuncInfo->getSRetReturnReg();
1619     if (!Reg) {
1620       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1621       FuncInfo->setSRetReturnReg(Reg);
1622     }
1623     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1624     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1625   }
1626
1627   unsigned StackSize = CCInfo.getNextStackOffset();
1628   // Align stack specially for tail calls.
1629   if (FuncIsMadeTailCallSafe(CallConv))
1630     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1631
1632   // If the function takes variable number of arguments, make a frame index for
1633   // the start of the first vararg value... for expansion of llvm.va_start.
1634   if (isVarArg) {
1635     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1636                     CallConv != CallingConv::X86_ThisCall))) {
1637       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1638     }
1639     if (Is64Bit) {
1640       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1641
1642       // FIXME: We should really autogenerate these arrays
1643       static const unsigned GPR64ArgRegsWin64[] = {
1644         X86::RCX, X86::RDX, X86::R8,  X86::R9
1645       };
1646       static const unsigned GPR64ArgRegs64Bit[] = {
1647         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1648       };
1649       static const unsigned XMMArgRegs64Bit[] = {
1650         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1651         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1652       };
1653       const unsigned *GPR64ArgRegs;
1654       unsigned NumXMMRegs = 0;
1655
1656       if (IsWin64) {
1657         // The XMM registers which might contain var arg parameters are shadowed
1658         // in their paired GPR.  So we only need to save the GPR to their home
1659         // slots.
1660         TotalNumIntRegs = 4;
1661         GPR64ArgRegs = GPR64ArgRegsWin64;
1662       } else {
1663         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1664         GPR64ArgRegs = GPR64ArgRegs64Bit;
1665
1666         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1667       }
1668       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1669                                                        TotalNumIntRegs);
1670
1671       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1672       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1673              "SSE register cannot be used when SSE is disabled!");
1674       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1675              "SSE register cannot be used when SSE is disabled!");
1676       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1677         // Kernel mode asks for SSE to be disabled, so don't push them
1678         // on the stack.
1679         TotalNumXMMRegs = 0;
1680
1681       if (IsWin64) {
1682         const TargetFrameInfo &TFI = *getTargetMachine().getFrameInfo();
1683         // Get to the caller-allocated home save location.  Add 8 to account
1684         // for the return address.
1685         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1686         FuncInfo->setRegSaveFrameIndex(
1687           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1688         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1689       } else {
1690         // For X86-64, if there are vararg parameters that are passed via
1691         // registers, then we must store them to their spots on the stack so they
1692         // may be loaded by deferencing the result of va_next.
1693         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1694         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1695         FuncInfo->setRegSaveFrameIndex(
1696           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1697                                false));
1698       }
1699
1700       // Store the integer parameter registers.
1701       SmallVector<SDValue, 8> MemOps;
1702       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1703                                         getPointerTy());
1704       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1705       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1706         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1707                                   DAG.getIntPtrConstant(Offset));
1708         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1709                                      X86::GR64RegisterClass);
1710         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1711         SDValue Store =
1712           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1713                        MachinePointerInfo::getFixedStack(
1714                          FuncInfo->getRegSaveFrameIndex(), Offset),
1715                        false, false, 0);
1716         MemOps.push_back(Store);
1717         Offset += 8;
1718       }
1719
1720       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1721         // Now store the XMM (fp + vector) parameter registers.
1722         SmallVector<SDValue, 11> SaveXMMOps;
1723         SaveXMMOps.push_back(Chain);
1724
1725         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1726         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1727         SaveXMMOps.push_back(ALVal);
1728
1729         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1730                                FuncInfo->getRegSaveFrameIndex()));
1731         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1732                                FuncInfo->getVarArgsFPOffset()));
1733
1734         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1735           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1736                                        X86::VR128RegisterClass);
1737           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1738           SaveXMMOps.push_back(Val);
1739         }
1740         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1741                                      MVT::Other,
1742                                      &SaveXMMOps[0], SaveXMMOps.size()));
1743       }
1744
1745       if (!MemOps.empty())
1746         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1747                             &MemOps[0], MemOps.size());
1748     }
1749   }
1750
1751   // Some CCs need callee pop.
1752   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1753     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1754   } else {
1755     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1756     // If this is an sret function, the return should pop the hidden pointer.
1757     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1758       FuncInfo->setBytesToPopOnReturn(4);
1759   }
1760
1761   if (!Is64Bit) {
1762     // RegSaveFrameIndex is X86-64 only.
1763     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1764     if (CallConv == CallingConv::X86_FastCall ||
1765         CallConv == CallingConv::X86_ThisCall)
1766       // fastcc functions can't have varargs.
1767       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1768   }
1769
1770   return Chain;
1771 }
1772
1773 SDValue
1774 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1775                                     SDValue StackPtr, SDValue Arg,
1776                                     DebugLoc dl, SelectionDAG &DAG,
1777                                     const CCValAssign &VA,
1778                                     ISD::ArgFlagsTy Flags) const {
1779   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1780   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1781   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1782   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1783   if (Flags.isByVal())
1784     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1785
1786   return DAG.getStore(Chain, dl, Arg, PtrOff,
1787                       MachinePointerInfo::getStack(LocMemOffset),
1788                       false, false, 0);
1789 }
1790
1791 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1792 /// optimization is performed and it is required.
1793 SDValue
1794 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1795                                            SDValue &OutRetAddr, SDValue Chain,
1796                                            bool IsTailCall, bool Is64Bit,
1797                                            int FPDiff, DebugLoc dl) const {
1798   // Adjust the Return address stack slot.
1799   EVT VT = getPointerTy();
1800   OutRetAddr = getReturnAddressFrameIndex(DAG);
1801
1802   // Load the "old" Return address.
1803   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1804                            false, false, 0);
1805   return SDValue(OutRetAddr.getNode(), 1);
1806 }
1807
1808 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1809 /// optimization is performed and it is required (FPDiff!=0).
1810 static SDValue
1811 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1812                          SDValue Chain, SDValue RetAddrFrIdx,
1813                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1814   // Store the return address to the appropriate stack slot.
1815   if (!FPDiff) return Chain;
1816   // Calculate the new stack slot for the return address.
1817   int SlotSize = Is64Bit ? 8 : 4;
1818   int NewReturnAddrFI =
1819     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1820   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1821   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1822   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1823                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1824                        false, false, 0);
1825   return Chain;
1826 }
1827
1828 SDValue
1829 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1830                              CallingConv::ID CallConv, bool isVarArg,
1831                              bool &isTailCall,
1832                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1833                              const SmallVectorImpl<SDValue> &OutVals,
1834                              const SmallVectorImpl<ISD::InputArg> &Ins,
1835                              DebugLoc dl, SelectionDAG &DAG,
1836                              SmallVectorImpl<SDValue> &InVals) const {
1837   MachineFunction &MF = DAG.getMachineFunction();
1838   bool Is64Bit        = Subtarget->is64Bit();
1839   bool IsStructRet    = CallIsStructReturn(Outs);
1840   bool IsSibcall      = false;
1841
1842   if (isTailCall) {
1843     // Check if it's really possible to do a tail call.
1844     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1845                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1846                                                    Outs, OutVals, Ins, DAG);
1847
1848     // Sibcalls are automatically detected tailcalls which do not require
1849     // ABI changes.
1850     if (!GuaranteedTailCallOpt && isTailCall)
1851       IsSibcall = true;
1852
1853     if (isTailCall)
1854       ++NumTailCalls;
1855   }
1856
1857   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1858          "Var args not supported with calling convention fastcc or ghc");
1859
1860   // Analyze operands of the call, assigning locations to each operand.
1861   SmallVector<CCValAssign, 16> ArgLocs;
1862   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1863                  ArgLocs, *DAG.getContext());
1864   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1865
1866   // Get a count of how many bytes are to be pushed on the stack.
1867   unsigned NumBytes = CCInfo.getNextStackOffset();
1868   if (IsSibcall)
1869     // This is a sibcall. The memory operands are available in caller's
1870     // own caller's stack.
1871     NumBytes = 0;
1872   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1873     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1874
1875   int FPDiff = 0;
1876   if (isTailCall && !IsSibcall) {
1877     // Lower arguments at fp - stackoffset + fpdiff.
1878     unsigned NumBytesCallerPushed =
1879       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1880     FPDiff = NumBytesCallerPushed - NumBytes;
1881
1882     // Set the delta of movement of the returnaddr stackslot.
1883     // But only set if delta is greater than previous delta.
1884     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1885       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1886   }
1887
1888   if (!IsSibcall)
1889     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1890
1891   SDValue RetAddrFrIdx;
1892   // Load return adress for tail calls.
1893   if (isTailCall && FPDiff)
1894     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1895                                     Is64Bit, FPDiff, dl);
1896
1897   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1898   SmallVector<SDValue, 8> MemOpChains;
1899   SDValue StackPtr;
1900
1901   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1902   // of tail call optimization arguments are handle later.
1903   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1904     CCValAssign &VA = ArgLocs[i];
1905     EVT RegVT = VA.getLocVT();
1906     SDValue Arg = OutVals[i];
1907     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1908     bool isByVal = Flags.isByVal();
1909
1910     // Promote the value if needed.
1911     switch (VA.getLocInfo()) {
1912     default: llvm_unreachable("Unknown loc info!");
1913     case CCValAssign::Full: break;
1914     case CCValAssign::SExt:
1915       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1916       break;
1917     case CCValAssign::ZExt:
1918       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1919       break;
1920     case CCValAssign::AExt:
1921       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1922         // Special case: passing MMX values in XMM registers.
1923         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1924         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1925         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1926       } else
1927         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1928       break;
1929     case CCValAssign::BCvt:
1930       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1931       break;
1932     case CCValAssign::Indirect: {
1933       // Store the argument.
1934       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1935       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1936       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1937                            MachinePointerInfo::getFixedStack(FI),
1938                            false, false, 0);
1939       Arg = SpillSlot;
1940       break;
1941     }
1942     }
1943
1944     if (VA.isRegLoc()) {
1945       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1946       if (isVarArg && Subtarget->isTargetWin64()) {
1947         // Win64 ABI requires argument XMM reg to be copied to the corresponding
1948         // shadow reg if callee is a varargs function.
1949         unsigned ShadowReg = 0;
1950         switch (VA.getLocReg()) {
1951         case X86::XMM0: ShadowReg = X86::RCX; break;
1952         case X86::XMM1: ShadowReg = X86::RDX; break;
1953         case X86::XMM2: ShadowReg = X86::R8; break;
1954         case X86::XMM3: ShadowReg = X86::R9; break;
1955         }
1956         if (ShadowReg)
1957           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
1958       }
1959     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1960       assert(VA.isMemLoc());
1961       if (StackPtr.getNode() == 0)
1962         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1963       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1964                                              dl, DAG, VA, Flags));
1965     }
1966   }
1967
1968   if (!MemOpChains.empty())
1969     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1970                         &MemOpChains[0], MemOpChains.size());
1971
1972   // Build a sequence of copy-to-reg nodes chained together with token chain
1973   // and flag operands which copy the outgoing args into registers.
1974   SDValue InFlag;
1975   // Tail call byval lowering might overwrite argument registers so in case of
1976   // tail call optimization the copies to registers are lowered later.
1977   if (!isTailCall)
1978     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1979       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1980                                RegsToPass[i].second, InFlag);
1981       InFlag = Chain.getValue(1);
1982     }
1983
1984   if (Subtarget->isPICStyleGOT()) {
1985     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1986     // GOT pointer.
1987     if (!isTailCall) {
1988       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1989                                DAG.getNode(X86ISD::GlobalBaseReg,
1990                                            DebugLoc(), getPointerTy()),
1991                                InFlag);
1992       InFlag = Chain.getValue(1);
1993     } else {
1994       // If we are tail calling and generating PIC/GOT style code load the
1995       // address of the callee into ECX. The value in ecx is used as target of
1996       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1997       // for tail calls on PIC/GOT architectures. Normally we would just put the
1998       // address of GOT into ebx and then call target@PLT. But for tail calls
1999       // ebx would be restored (since ebx is callee saved) before jumping to the
2000       // target@PLT.
2001
2002       // Note: The actual moving to ECX is done further down.
2003       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2004       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2005           !G->getGlobal()->hasProtectedVisibility())
2006         Callee = LowerGlobalAddress(Callee, DAG);
2007       else if (isa<ExternalSymbolSDNode>(Callee))
2008         Callee = LowerExternalSymbol(Callee, DAG);
2009     }
2010   }
2011
2012   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2013     // From AMD64 ABI document:
2014     // For calls that may call functions that use varargs or stdargs
2015     // (prototype-less calls or calls to functions containing ellipsis (...) in
2016     // the declaration) %al is used as hidden argument to specify the number
2017     // of SSE registers used. The contents of %al do not need to match exactly
2018     // the number of registers, but must be an ubound on the number of SSE
2019     // registers used and is in the range 0 - 8 inclusive.
2020
2021     // Count the number of XMM registers allocated.
2022     static const unsigned XMMArgRegs[] = {
2023       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2024       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2025     };
2026     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2027     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2028            && "SSE registers cannot be used when SSE is disabled");
2029
2030     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2031                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2032     InFlag = Chain.getValue(1);
2033   }
2034
2035
2036   // For tail calls lower the arguments to the 'real' stack slot.
2037   if (isTailCall) {
2038     // Force all the incoming stack arguments to be loaded from the stack
2039     // before any new outgoing arguments are stored to the stack, because the
2040     // outgoing stack slots may alias the incoming argument stack slots, and
2041     // the alias isn't otherwise explicit. This is slightly more conservative
2042     // than necessary, because it means that each store effectively depends
2043     // on every argument instead of just those arguments it would clobber.
2044     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2045
2046     SmallVector<SDValue, 8> MemOpChains2;
2047     SDValue FIN;
2048     int FI = 0;
2049     // Do not flag preceeding copytoreg stuff together with the following stuff.
2050     InFlag = SDValue();
2051     if (GuaranteedTailCallOpt) {
2052       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2053         CCValAssign &VA = ArgLocs[i];
2054         if (VA.isRegLoc())
2055           continue;
2056         assert(VA.isMemLoc());
2057         SDValue Arg = OutVals[i];
2058         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2059         // Create frame index.
2060         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2061         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2062         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2063         FIN = DAG.getFrameIndex(FI, getPointerTy());
2064
2065         if (Flags.isByVal()) {
2066           // Copy relative to framepointer.
2067           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2068           if (StackPtr.getNode() == 0)
2069             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2070                                           getPointerTy());
2071           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2072
2073           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2074                                                            ArgChain,
2075                                                            Flags, DAG, dl));
2076         } else {
2077           // Store relative to framepointer.
2078           MemOpChains2.push_back(
2079             DAG.getStore(ArgChain, dl, Arg, FIN,
2080                          MachinePointerInfo::getFixedStack(FI),
2081                          false, false, 0));
2082         }
2083       }
2084     }
2085
2086     if (!MemOpChains2.empty())
2087       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2088                           &MemOpChains2[0], MemOpChains2.size());
2089
2090     // Copy arguments to their registers.
2091     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2092       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2093                                RegsToPass[i].second, InFlag);
2094       InFlag = Chain.getValue(1);
2095     }
2096     InFlag =SDValue();
2097
2098     // Store the return address to the appropriate stack slot.
2099     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2100                                      FPDiff, dl);
2101   }
2102
2103   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2104     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2105     // In the 64-bit large code model, we have to make all calls
2106     // through a register, since the call instruction's 32-bit
2107     // pc-relative offset may not be large enough to hold the whole
2108     // address.
2109   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2110     // If the callee is a GlobalAddress node (quite common, every direct call
2111     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2112     // it.
2113
2114     // We should use extra load for direct calls to dllimported functions in
2115     // non-JIT mode.
2116     const GlobalValue *GV = G->getGlobal();
2117     if (!GV->hasDLLImportLinkage()) {
2118       unsigned char OpFlags = 0;
2119
2120       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2121       // external symbols most go through the PLT in PIC mode.  If the symbol
2122       // has hidden or protected visibility, or if it is static or local, then
2123       // we don't need to use the PLT - we can directly call it.
2124       if (Subtarget->isTargetELF() &&
2125           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2126           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2127         OpFlags = X86II::MO_PLT;
2128       } else if (Subtarget->isPICStyleStubAny() &&
2129                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2130                  Subtarget->getDarwinVers() < 9) {
2131         // PC-relative references to external symbols should go through $stub,
2132         // unless we're building with the leopard linker or later, which
2133         // automatically synthesizes these stubs.
2134         OpFlags = X86II::MO_DARWIN_STUB;
2135       }
2136
2137       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2138                                           G->getOffset(), OpFlags);
2139     }
2140   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2141     unsigned char OpFlags = 0;
2142
2143     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2144     // symbols should go through the PLT.
2145     if (Subtarget->isTargetELF() &&
2146         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2147       OpFlags = X86II::MO_PLT;
2148     } else if (Subtarget->isPICStyleStubAny() &&
2149                Subtarget->getDarwinVers() < 9) {
2150       // PC-relative references to external symbols should go through $stub,
2151       // unless we're building with the leopard linker or later, which
2152       // automatically synthesizes these stubs.
2153       OpFlags = X86II::MO_DARWIN_STUB;
2154     }
2155
2156     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2157                                          OpFlags);
2158   }
2159
2160   // Returns a chain & a flag for retval copy to use.
2161   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2162   SmallVector<SDValue, 8> Ops;
2163
2164   if (!IsSibcall && isTailCall) {
2165     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2166                            DAG.getIntPtrConstant(0, true), InFlag);
2167     InFlag = Chain.getValue(1);
2168   }
2169
2170   Ops.push_back(Chain);
2171   Ops.push_back(Callee);
2172
2173   if (isTailCall)
2174     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2175
2176   // Add argument registers to the end of the list so that they are known live
2177   // into the call.
2178   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2179     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2180                                   RegsToPass[i].second.getValueType()));
2181
2182   // Add an implicit use GOT pointer in EBX.
2183   if (!isTailCall && Subtarget->isPICStyleGOT())
2184     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2185
2186   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2187   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2188     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2189
2190   if (InFlag.getNode())
2191     Ops.push_back(InFlag);
2192
2193   if (isTailCall) {
2194     // We used to do:
2195     //// If this is the first return lowered for this function, add the regs
2196     //// to the liveout set for the function.
2197     // This isn't right, although it's probably harmless on x86; liveouts
2198     // should be computed from returns not tail calls.  Consider a void
2199     // function making a tail call to a function returning int.
2200     return DAG.getNode(X86ISD::TC_RETURN, dl,
2201                        NodeTys, &Ops[0], Ops.size());
2202   }
2203
2204   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2205   InFlag = Chain.getValue(1);
2206
2207   // Create the CALLSEQ_END node.
2208   unsigned NumBytesForCalleeToPush;
2209   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2210     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2211   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2212     // If this is a call to a struct-return function, the callee
2213     // pops the hidden struct pointer, so we have to push it back.
2214     // This is common for Darwin/X86, Linux & Mingw32 targets.
2215     NumBytesForCalleeToPush = 4;
2216   else
2217     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2218
2219   // Returns a flag for retval copy to use.
2220   if (!IsSibcall) {
2221     Chain = DAG.getCALLSEQ_END(Chain,
2222                                DAG.getIntPtrConstant(NumBytes, true),
2223                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2224                                                      true),
2225                                InFlag);
2226     InFlag = Chain.getValue(1);
2227   }
2228
2229   // Handle result values, copying them out of physregs into vregs that we
2230   // return.
2231   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2232                          Ins, dl, DAG, InVals);
2233 }
2234
2235
2236 //===----------------------------------------------------------------------===//
2237 //                Fast Calling Convention (tail call) implementation
2238 //===----------------------------------------------------------------------===//
2239
2240 //  Like std call, callee cleans arguments, convention except that ECX is
2241 //  reserved for storing the tail called function address. Only 2 registers are
2242 //  free for argument passing (inreg). Tail call optimization is performed
2243 //  provided:
2244 //                * tailcallopt is enabled
2245 //                * caller/callee are fastcc
2246 //  On X86_64 architecture with GOT-style position independent code only local
2247 //  (within module) calls are supported at the moment.
2248 //  To keep the stack aligned according to platform abi the function
2249 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2250 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2251 //  If a tail called function callee has more arguments than the caller the
2252 //  caller needs to make sure that there is room to move the RETADDR to. This is
2253 //  achieved by reserving an area the size of the argument delta right after the
2254 //  original REtADDR, but before the saved framepointer or the spilled registers
2255 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2256 //  stack layout:
2257 //    arg1
2258 //    arg2
2259 //    RETADDR
2260 //    [ new RETADDR
2261 //      move area ]
2262 //    (possible EBP)
2263 //    ESI
2264 //    EDI
2265 //    local1 ..
2266
2267 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2268 /// for a 16 byte align requirement.
2269 unsigned
2270 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2271                                                SelectionDAG& DAG) const {
2272   MachineFunction &MF = DAG.getMachineFunction();
2273   const TargetMachine &TM = MF.getTarget();
2274   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2275   unsigned StackAlignment = TFI.getStackAlignment();
2276   uint64_t AlignMask = StackAlignment - 1;
2277   int64_t Offset = StackSize;
2278   uint64_t SlotSize = TD->getPointerSize();
2279   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2280     // Number smaller than 12 so just add the difference.
2281     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2282   } else {
2283     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2284     Offset = ((~AlignMask) & Offset) + StackAlignment +
2285       (StackAlignment-SlotSize);
2286   }
2287   return Offset;
2288 }
2289
2290 /// MatchingStackOffset - Return true if the given stack call argument is
2291 /// already available in the same position (relatively) of the caller's
2292 /// incoming argument stack.
2293 static
2294 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2295                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2296                          const X86InstrInfo *TII) {
2297   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2298   int FI = INT_MAX;
2299   if (Arg.getOpcode() == ISD::CopyFromReg) {
2300     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2301     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2302       return false;
2303     MachineInstr *Def = MRI->getVRegDef(VR);
2304     if (!Def)
2305       return false;
2306     if (!Flags.isByVal()) {
2307       if (!TII->isLoadFromStackSlot(Def, FI))
2308         return false;
2309     } else {
2310       unsigned Opcode = Def->getOpcode();
2311       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2312           Def->getOperand(1).isFI()) {
2313         FI = Def->getOperand(1).getIndex();
2314         Bytes = Flags.getByValSize();
2315       } else
2316         return false;
2317     }
2318   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2319     if (Flags.isByVal())
2320       // ByVal argument is passed in as a pointer but it's now being
2321       // dereferenced. e.g.
2322       // define @foo(%struct.X* %A) {
2323       //   tail call @bar(%struct.X* byval %A)
2324       // }
2325       return false;
2326     SDValue Ptr = Ld->getBasePtr();
2327     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2328     if (!FINode)
2329       return false;
2330     FI = FINode->getIndex();
2331   } else
2332     return false;
2333
2334   assert(FI != INT_MAX);
2335   if (!MFI->isFixedObjectIndex(FI))
2336     return false;
2337   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2338 }
2339
2340 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2341 /// for tail call optimization. Targets which want to do tail call
2342 /// optimization should implement this function.
2343 bool
2344 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2345                                                      CallingConv::ID CalleeCC,
2346                                                      bool isVarArg,
2347                                                      bool isCalleeStructRet,
2348                                                      bool isCallerStructRet,
2349                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2350                                     const SmallVectorImpl<SDValue> &OutVals,
2351                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2352                                                      SelectionDAG& DAG) const {
2353   if (!IsTailCallConvention(CalleeCC) &&
2354       CalleeCC != CallingConv::C)
2355     return false;
2356
2357   // If -tailcallopt is specified, make fastcc functions tail-callable.
2358   const MachineFunction &MF = DAG.getMachineFunction();
2359   const Function *CallerF = DAG.getMachineFunction().getFunction();
2360   CallingConv::ID CallerCC = CallerF->getCallingConv();
2361   bool CCMatch = CallerCC == CalleeCC;
2362
2363   if (GuaranteedTailCallOpt) {
2364     if (IsTailCallConvention(CalleeCC) && CCMatch)
2365       return true;
2366     return false;
2367   }
2368
2369   // Look for obvious safe cases to perform tail call optimization that do not
2370   // require ABI changes. This is what gcc calls sibcall.
2371
2372   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2373   // emit a special epilogue.
2374   if (RegInfo->needsStackRealignment(MF))
2375     return false;
2376
2377   // Do not sibcall optimize vararg calls unless the call site is not passing
2378   // any arguments.
2379   if (isVarArg && !Outs.empty())
2380     return false;
2381
2382   // Also avoid sibcall optimization if either caller or callee uses struct
2383   // return semantics.
2384   if (isCalleeStructRet || isCallerStructRet)
2385     return false;
2386
2387   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2388   // Therefore if it's not used by the call it is not safe to optimize this into
2389   // a sibcall.
2390   bool Unused = false;
2391   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2392     if (!Ins[i].Used) {
2393       Unused = true;
2394       break;
2395     }
2396   }
2397   if (Unused) {
2398     SmallVector<CCValAssign, 16> RVLocs;
2399     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2400                    RVLocs, *DAG.getContext());
2401     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2402     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2403       CCValAssign &VA = RVLocs[i];
2404       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2405         return false;
2406     }
2407   }
2408
2409   // If the calling conventions do not match, then we'd better make sure the
2410   // results are returned in the same way as what the caller expects.
2411   if (!CCMatch) {
2412     SmallVector<CCValAssign, 16> RVLocs1;
2413     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2414                     RVLocs1, *DAG.getContext());
2415     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2416
2417     SmallVector<CCValAssign, 16> RVLocs2;
2418     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2419                     RVLocs2, *DAG.getContext());
2420     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2421
2422     if (RVLocs1.size() != RVLocs2.size())
2423       return false;
2424     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2425       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2426         return false;
2427       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2428         return false;
2429       if (RVLocs1[i].isRegLoc()) {
2430         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2431           return false;
2432       } else {
2433         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2434           return false;
2435       }
2436     }
2437   }
2438
2439   // If the callee takes no arguments then go on to check the results of the
2440   // call.
2441   if (!Outs.empty()) {
2442     // Check if stack adjustment is needed. For now, do not do this if any
2443     // argument is passed on the stack.
2444     SmallVector<CCValAssign, 16> ArgLocs;
2445     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2446                    ArgLocs, *DAG.getContext());
2447     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2448     if (CCInfo.getNextStackOffset()) {
2449       MachineFunction &MF = DAG.getMachineFunction();
2450       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2451         return false;
2452       if (Subtarget->isTargetWin64())
2453         // Win64 ABI has additional complications.
2454         return false;
2455
2456       // Check if the arguments are already laid out in the right way as
2457       // the caller's fixed stack objects.
2458       MachineFrameInfo *MFI = MF.getFrameInfo();
2459       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2460       const X86InstrInfo *TII =
2461         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2462       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2463         CCValAssign &VA = ArgLocs[i];
2464         SDValue Arg = OutVals[i];
2465         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2466         if (VA.getLocInfo() == CCValAssign::Indirect)
2467           return false;
2468         if (!VA.isRegLoc()) {
2469           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2470                                    MFI, MRI, TII))
2471             return false;
2472         }
2473       }
2474     }
2475
2476     // If the tailcall address may be in a register, then make sure it's
2477     // possible to register allocate for it. In 32-bit, the call address can
2478     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2479     // callee-saved registers are restored. These happen to be the same
2480     // registers used to pass 'inreg' arguments so watch out for those.
2481     if (!Subtarget->is64Bit() &&
2482         !isa<GlobalAddressSDNode>(Callee) &&
2483         !isa<ExternalSymbolSDNode>(Callee)) {
2484       unsigned NumInRegs = 0;
2485       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2486         CCValAssign &VA = ArgLocs[i];
2487         if (!VA.isRegLoc())
2488           continue;
2489         unsigned Reg = VA.getLocReg();
2490         switch (Reg) {
2491         default: break;
2492         case X86::EAX: case X86::EDX: case X86::ECX:
2493           if (++NumInRegs == 3)
2494             return false;
2495           break;
2496         }
2497       }
2498     }
2499   }
2500
2501   // An stdcall caller is expected to clean up its arguments; the callee
2502   // isn't going to do that.
2503   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2504     return false;
2505
2506   return true;
2507 }
2508
2509 FastISel *
2510 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2511   return X86::createFastISel(funcInfo);
2512 }
2513
2514
2515 //===----------------------------------------------------------------------===//
2516 //                           Other Lowering Hooks
2517 //===----------------------------------------------------------------------===//
2518
2519 static bool MayFoldLoad(SDValue Op) {
2520   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2521 }
2522
2523 static bool MayFoldIntoStore(SDValue Op) {
2524   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2525 }
2526
2527 static bool isTargetShuffle(unsigned Opcode) {
2528   switch(Opcode) {
2529   default: return false;
2530   case X86ISD::PSHUFD:
2531   case X86ISD::PSHUFHW:
2532   case X86ISD::PSHUFLW:
2533   case X86ISD::SHUFPD:
2534   case X86ISD::PALIGN:
2535   case X86ISD::SHUFPS:
2536   case X86ISD::MOVLHPS:
2537   case X86ISD::MOVLHPD:
2538   case X86ISD::MOVHLPS:
2539   case X86ISD::MOVLPS:
2540   case X86ISD::MOVLPD:
2541   case X86ISD::MOVSHDUP:
2542   case X86ISD::MOVSLDUP:
2543   case X86ISD::MOVDDUP:
2544   case X86ISD::MOVSS:
2545   case X86ISD::MOVSD:
2546   case X86ISD::UNPCKLPS:
2547   case X86ISD::UNPCKLPD:
2548   case X86ISD::PUNPCKLWD:
2549   case X86ISD::PUNPCKLBW:
2550   case X86ISD::PUNPCKLDQ:
2551   case X86ISD::PUNPCKLQDQ:
2552   case X86ISD::UNPCKHPS:
2553   case X86ISD::UNPCKHPD:
2554   case X86ISD::PUNPCKHWD:
2555   case X86ISD::PUNPCKHBW:
2556   case X86ISD::PUNPCKHDQ:
2557   case X86ISD::PUNPCKHQDQ:
2558     return true;
2559   }
2560   return false;
2561 }
2562
2563 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2564                                                SDValue V1, SelectionDAG &DAG) {
2565   switch(Opc) {
2566   default: llvm_unreachable("Unknown x86 shuffle node");
2567   case X86ISD::MOVSHDUP:
2568   case X86ISD::MOVSLDUP:
2569   case X86ISD::MOVDDUP:
2570     return DAG.getNode(Opc, dl, VT, V1);
2571   }
2572
2573   return SDValue();
2574 }
2575
2576 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2577                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2578   switch(Opc) {
2579   default: llvm_unreachable("Unknown x86 shuffle node");
2580   case X86ISD::PSHUFD:
2581   case X86ISD::PSHUFHW:
2582   case X86ISD::PSHUFLW:
2583     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2584   }
2585
2586   return SDValue();
2587 }
2588
2589 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2590                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2591   switch(Opc) {
2592   default: llvm_unreachable("Unknown x86 shuffle node");
2593   case X86ISD::PALIGN:
2594   case X86ISD::SHUFPD:
2595   case X86ISD::SHUFPS:
2596     return DAG.getNode(Opc, dl, VT, V1, V2,
2597                        DAG.getConstant(TargetMask, MVT::i8));
2598   }
2599   return SDValue();
2600 }
2601
2602 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2603                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2604   switch(Opc) {
2605   default: llvm_unreachable("Unknown x86 shuffle node");
2606   case X86ISD::MOVLHPS:
2607   case X86ISD::MOVLHPD:
2608   case X86ISD::MOVHLPS:
2609   case X86ISD::MOVLPS:
2610   case X86ISD::MOVLPD:
2611   case X86ISD::MOVSS:
2612   case X86ISD::MOVSD:
2613   case X86ISD::UNPCKLPS:
2614   case X86ISD::UNPCKLPD:
2615   case X86ISD::PUNPCKLWD:
2616   case X86ISD::PUNPCKLBW:
2617   case X86ISD::PUNPCKLDQ:
2618   case X86ISD::PUNPCKLQDQ:
2619   case X86ISD::UNPCKHPS:
2620   case X86ISD::UNPCKHPD:
2621   case X86ISD::PUNPCKHWD:
2622   case X86ISD::PUNPCKHBW:
2623   case X86ISD::PUNPCKHDQ:
2624   case X86ISD::PUNPCKHQDQ:
2625     return DAG.getNode(Opc, dl, VT, V1, V2);
2626   }
2627   return SDValue();
2628 }
2629
2630 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2631   MachineFunction &MF = DAG.getMachineFunction();
2632   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2633   int ReturnAddrIndex = FuncInfo->getRAIndex();
2634
2635   if (ReturnAddrIndex == 0) {
2636     // Set up a frame object for the return address.
2637     uint64_t SlotSize = TD->getPointerSize();
2638     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2639                                                            false);
2640     FuncInfo->setRAIndex(ReturnAddrIndex);
2641   }
2642
2643   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2644 }
2645
2646
2647 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2648                                        bool hasSymbolicDisplacement) {
2649   // Offset should fit into 32 bit immediate field.
2650   if (!isInt<32>(Offset))
2651     return false;
2652
2653   // If we don't have a symbolic displacement - we don't have any extra
2654   // restrictions.
2655   if (!hasSymbolicDisplacement)
2656     return true;
2657
2658   // FIXME: Some tweaks might be needed for medium code model.
2659   if (M != CodeModel::Small && M != CodeModel::Kernel)
2660     return false;
2661
2662   // For small code model we assume that latest object is 16MB before end of 31
2663   // bits boundary. We may also accept pretty large negative constants knowing
2664   // that all objects are in the positive half of address space.
2665   if (M == CodeModel::Small && Offset < 16*1024*1024)
2666     return true;
2667
2668   // For kernel code model we know that all object resist in the negative half
2669   // of 32bits address space. We may not accept negative offsets, since they may
2670   // be just off and we may accept pretty large positive ones.
2671   if (M == CodeModel::Kernel && Offset > 0)
2672     return true;
2673
2674   return false;
2675 }
2676
2677 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2678 /// specific condition code, returning the condition code and the LHS/RHS of the
2679 /// comparison to make.
2680 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2681                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2682   if (!isFP) {
2683     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2684       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2685         // X > -1   -> X == 0, jump !sign.
2686         RHS = DAG.getConstant(0, RHS.getValueType());
2687         return X86::COND_NS;
2688       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2689         // X < 0   -> X == 0, jump on sign.
2690         return X86::COND_S;
2691       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2692         // X < 1   -> X <= 0
2693         RHS = DAG.getConstant(0, RHS.getValueType());
2694         return X86::COND_LE;
2695       }
2696     }
2697
2698     switch (SetCCOpcode) {
2699     default: llvm_unreachable("Invalid integer condition!");
2700     case ISD::SETEQ:  return X86::COND_E;
2701     case ISD::SETGT:  return X86::COND_G;
2702     case ISD::SETGE:  return X86::COND_GE;
2703     case ISD::SETLT:  return X86::COND_L;
2704     case ISD::SETLE:  return X86::COND_LE;
2705     case ISD::SETNE:  return X86::COND_NE;
2706     case ISD::SETULT: return X86::COND_B;
2707     case ISD::SETUGT: return X86::COND_A;
2708     case ISD::SETULE: return X86::COND_BE;
2709     case ISD::SETUGE: return X86::COND_AE;
2710     }
2711   }
2712
2713   // First determine if it is required or is profitable to flip the operands.
2714
2715   // If LHS is a foldable load, but RHS is not, flip the condition.
2716   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2717       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2718     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2719     std::swap(LHS, RHS);
2720   }
2721
2722   switch (SetCCOpcode) {
2723   default: break;
2724   case ISD::SETOLT:
2725   case ISD::SETOLE:
2726   case ISD::SETUGT:
2727   case ISD::SETUGE:
2728     std::swap(LHS, RHS);
2729     break;
2730   }
2731
2732   // On a floating point condition, the flags are set as follows:
2733   // ZF  PF  CF   op
2734   //  0 | 0 | 0 | X > Y
2735   //  0 | 0 | 1 | X < Y
2736   //  1 | 0 | 0 | X == Y
2737   //  1 | 1 | 1 | unordered
2738   switch (SetCCOpcode) {
2739   default: llvm_unreachable("Condcode should be pre-legalized away");
2740   case ISD::SETUEQ:
2741   case ISD::SETEQ:   return X86::COND_E;
2742   case ISD::SETOLT:              // flipped
2743   case ISD::SETOGT:
2744   case ISD::SETGT:   return X86::COND_A;
2745   case ISD::SETOLE:              // flipped
2746   case ISD::SETOGE:
2747   case ISD::SETGE:   return X86::COND_AE;
2748   case ISD::SETUGT:              // flipped
2749   case ISD::SETULT:
2750   case ISD::SETLT:   return X86::COND_B;
2751   case ISD::SETUGE:              // flipped
2752   case ISD::SETULE:
2753   case ISD::SETLE:   return X86::COND_BE;
2754   case ISD::SETONE:
2755   case ISD::SETNE:   return X86::COND_NE;
2756   case ISD::SETUO:   return X86::COND_P;
2757   case ISD::SETO:    return X86::COND_NP;
2758   case ISD::SETOEQ:
2759   case ISD::SETUNE:  return X86::COND_INVALID;
2760   }
2761 }
2762
2763 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2764 /// code. Current x86 isa includes the following FP cmov instructions:
2765 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2766 static bool hasFPCMov(unsigned X86CC) {
2767   switch (X86CC) {
2768   default:
2769     return false;
2770   case X86::COND_B:
2771   case X86::COND_BE:
2772   case X86::COND_E:
2773   case X86::COND_P:
2774   case X86::COND_A:
2775   case X86::COND_AE:
2776   case X86::COND_NE:
2777   case X86::COND_NP:
2778     return true;
2779   }
2780 }
2781
2782 /// isFPImmLegal - Returns true if the target can instruction select the
2783 /// specified FP immediate natively. If false, the legalizer will
2784 /// materialize the FP immediate as a load from a constant pool.
2785 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2786   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2787     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2788       return true;
2789   }
2790   return false;
2791 }
2792
2793 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2794 /// the specified range (L, H].
2795 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2796   return (Val < 0) || (Val >= Low && Val < Hi);
2797 }
2798
2799 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2800 /// specified value.
2801 static bool isUndefOrEqual(int Val, int CmpVal) {
2802   if (Val < 0 || Val == CmpVal)
2803     return true;
2804   return false;
2805 }
2806
2807 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2808 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2809 /// the second operand.
2810 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2811   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2812     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2813   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2814     return (Mask[0] < 2 && Mask[1] < 2);
2815   return false;
2816 }
2817
2818 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2819   SmallVector<int, 8> M;
2820   N->getMask(M);
2821   return ::isPSHUFDMask(M, N->getValueType(0));
2822 }
2823
2824 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2825 /// is suitable for input to PSHUFHW.
2826 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2827   if (VT != MVT::v8i16)
2828     return false;
2829
2830   // Lower quadword copied in order or undef.
2831   for (int i = 0; i != 4; ++i)
2832     if (Mask[i] >= 0 && Mask[i] != i)
2833       return false;
2834
2835   // Upper quadword shuffled.
2836   for (int i = 4; i != 8; ++i)
2837     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2838       return false;
2839
2840   return true;
2841 }
2842
2843 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2844   SmallVector<int, 8> M;
2845   N->getMask(M);
2846   return ::isPSHUFHWMask(M, N->getValueType(0));
2847 }
2848
2849 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2850 /// is suitable for input to PSHUFLW.
2851 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2852   if (VT != MVT::v8i16)
2853     return false;
2854
2855   // Upper quadword copied in order.
2856   for (int i = 4; i != 8; ++i)
2857     if (Mask[i] >= 0 && Mask[i] != i)
2858       return false;
2859
2860   // Lower quadword shuffled.
2861   for (int i = 0; i != 4; ++i)
2862     if (Mask[i] >= 4)
2863       return false;
2864
2865   return true;
2866 }
2867
2868 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2869   SmallVector<int, 8> M;
2870   N->getMask(M);
2871   return ::isPSHUFLWMask(M, N->getValueType(0));
2872 }
2873
2874 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2875 /// is suitable for input to PALIGNR.
2876 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2877                           bool hasSSSE3) {
2878   int i, e = VT.getVectorNumElements();
2879
2880   // Do not handle v2i64 / v2f64 shuffles with palignr.
2881   if (e < 4 || !hasSSSE3)
2882     return false;
2883
2884   for (i = 0; i != e; ++i)
2885     if (Mask[i] >= 0)
2886       break;
2887
2888   // All undef, not a palignr.
2889   if (i == e)
2890     return false;
2891
2892   // Determine if it's ok to perform a palignr with only the LHS, since we
2893   // don't have access to the actual shuffle elements to see if RHS is undef.
2894   bool Unary = Mask[i] < (int)e;
2895   bool NeedsUnary = false;
2896
2897   int s = Mask[i] - i;
2898
2899   // Check the rest of the elements to see if they are consecutive.
2900   for (++i; i != e; ++i) {
2901     int m = Mask[i];
2902     if (m < 0)
2903       continue;
2904
2905     Unary = Unary && (m < (int)e);
2906     NeedsUnary = NeedsUnary || (m < s);
2907
2908     if (NeedsUnary && !Unary)
2909       return false;
2910     if (Unary && m != ((s+i) & (e-1)))
2911       return false;
2912     if (!Unary && m != (s+i))
2913       return false;
2914   }
2915   return true;
2916 }
2917
2918 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2919   SmallVector<int, 8> M;
2920   N->getMask(M);
2921   return ::isPALIGNRMask(M, N->getValueType(0), true);
2922 }
2923
2924 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2925 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2926 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2927   int NumElems = VT.getVectorNumElements();
2928   if (NumElems != 2 && NumElems != 4)
2929     return false;
2930
2931   int Half = NumElems / 2;
2932   for (int i = 0; i < Half; ++i)
2933     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2934       return false;
2935   for (int i = Half; i < NumElems; ++i)
2936     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2937       return false;
2938
2939   return true;
2940 }
2941
2942 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2943   SmallVector<int, 8> M;
2944   N->getMask(M);
2945   return ::isSHUFPMask(M, N->getValueType(0));
2946 }
2947
2948 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2949 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2950 /// half elements to come from vector 1 (which would equal the dest.) and
2951 /// the upper half to come from vector 2.
2952 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2953   int NumElems = VT.getVectorNumElements();
2954
2955   if (NumElems != 2 && NumElems != 4)
2956     return false;
2957
2958   int Half = NumElems / 2;
2959   for (int i = 0; i < Half; ++i)
2960     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2961       return false;
2962   for (int i = Half; i < NumElems; ++i)
2963     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2964       return false;
2965   return true;
2966 }
2967
2968 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2969   SmallVector<int, 8> M;
2970   N->getMask(M);
2971   return isCommutedSHUFPMask(M, N->getValueType(0));
2972 }
2973
2974 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2975 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2976 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2977   if (N->getValueType(0).getVectorNumElements() != 4)
2978     return false;
2979
2980   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2981   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2982          isUndefOrEqual(N->getMaskElt(1), 7) &&
2983          isUndefOrEqual(N->getMaskElt(2), 2) &&
2984          isUndefOrEqual(N->getMaskElt(3), 3);
2985 }
2986
2987 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2988 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2989 /// <2, 3, 2, 3>
2990 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2991   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2992
2993   if (NumElems != 4)
2994     return false;
2995
2996   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2997   isUndefOrEqual(N->getMaskElt(1), 3) &&
2998   isUndefOrEqual(N->getMaskElt(2), 2) &&
2999   isUndefOrEqual(N->getMaskElt(3), 3);
3000 }
3001
3002 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3003 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3004 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3005   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3006
3007   if (NumElems != 2 && NumElems != 4)
3008     return false;
3009
3010   for (unsigned i = 0; i < NumElems/2; ++i)
3011     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3012       return false;
3013
3014   for (unsigned i = NumElems/2; i < NumElems; ++i)
3015     if (!isUndefOrEqual(N->getMaskElt(i), i))
3016       return false;
3017
3018   return true;
3019 }
3020
3021 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3022 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3023 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3024   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3025
3026   if (NumElems != 2 && NumElems != 4)
3027     return false;
3028
3029   for (unsigned i = 0; i < NumElems/2; ++i)
3030     if (!isUndefOrEqual(N->getMaskElt(i), i))
3031       return false;
3032
3033   for (unsigned i = 0; i < NumElems/2; ++i)
3034     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3035       return false;
3036
3037   return true;
3038 }
3039
3040 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3041 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3042 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3043                          bool V2IsSplat = false) {
3044   int NumElts = VT.getVectorNumElements();
3045   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3046     return false;
3047
3048   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3049     int BitI  = Mask[i];
3050     int BitI1 = Mask[i+1];
3051     if (!isUndefOrEqual(BitI, j))
3052       return false;
3053     if (V2IsSplat) {
3054       if (!isUndefOrEqual(BitI1, NumElts))
3055         return false;
3056     } else {
3057       if (!isUndefOrEqual(BitI1, j + NumElts))
3058         return false;
3059     }
3060   }
3061   return true;
3062 }
3063
3064 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3065   SmallVector<int, 8> M;
3066   N->getMask(M);
3067   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3068 }
3069
3070 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3071 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3072 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3073                          bool V2IsSplat = false) {
3074   int NumElts = VT.getVectorNumElements();
3075   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3076     return false;
3077
3078   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3079     int BitI  = Mask[i];
3080     int BitI1 = Mask[i+1];
3081     if (!isUndefOrEqual(BitI, j + NumElts/2))
3082       return false;
3083     if (V2IsSplat) {
3084       if (isUndefOrEqual(BitI1, NumElts))
3085         return false;
3086     } else {
3087       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3088         return false;
3089     }
3090   }
3091   return true;
3092 }
3093
3094 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3095   SmallVector<int, 8> M;
3096   N->getMask(M);
3097   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3098 }
3099
3100 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3101 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3102 /// <0, 0, 1, 1>
3103 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3104   int NumElems = VT.getVectorNumElements();
3105   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3106     return false;
3107
3108   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3109     int BitI  = Mask[i];
3110     int BitI1 = Mask[i+1];
3111     if (!isUndefOrEqual(BitI, j))
3112       return false;
3113     if (!isUndefOrEqual(BitI1, j))
3114       return false;
3115   }
3116   return true;
3117 }
3118
3119 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3120   SmallVector<int, 8> M;
3121   N->getMask(M);
3122   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3123 }
3124
3125 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3126 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3127 /// <2, 2, 3, 3>
3128 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3129   int NumElems = VT.getVectorNumElements();
3130   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3131     return false;
3132
3133   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3134     int BitI  = Mask[i];
3135     int BitI1 = Mask[i+1];
3136     if (!isUndefOrEqual(BitI, j))
3137       return false;
3138     if (!isUndefOrEqual(BitI1, j))
3139       return false;
3140   }
3141   return true;
3142 }
3143
3144 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3145   SmallVector<int, 8> M;
3146   N->getMask(M);
3147   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3148 }
3149
3150 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3151 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3152 /// MOVSD, and MOVD, i.e. setting the lowest element.
3153 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3154   if (VT.getVectorElementType().getSizeInBits() < 32)
3155     return false;
3156
3157   int NumElts = VT.getVectorNumElements();
3158
3159   if (!isUndefOrEqual(Mask[0], NumElts))
3160     return false;
3161
3162   for (int i = 1; i < NumElts; ++i)
3163     if (!isUndefOrEqual(Mask[i], i))
3164       return false;
3165
3166   return true;
3167 }
3168
3169 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3170   SmallVector<int, 8> M;
3171   N->getMask(M);
3172   return ::isMOVLMask(M, N->getValueType(0));
3173 }
3174
3175 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3176 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3177 /// element of vector 2 and the other elements to come from vector 1 in order.
3178 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3179                                bool V2IsSplat = false, bool V2IsUndef = false) {
3180   int NumOps = VT.getVectorNumElements();
3181   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3182     return false;
3183
3184   if (!isUndefOrEqual(Mask[0], 0))
3185     return false;
3186
3187   for (int i = 1; i < NumOps; ++i)
3188     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3189           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3190           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3191       return false;
3192
3193   return true;
3194 }
3195
3196 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3197                            bool V2IsUndef = false) {
3198   SmallVector<int, 8> M;
3199   N->getMask(M);
3200   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3201 }
3202
3203 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3204 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3205 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3206   if (N->getValueType(0).getVectorNumElements() != 4)
3207     return false;
3208
3209   // Expect 1, 1, 3, 3
3210   for (unsigned i = 0; i < 2; ++i) {
3211     int Elt = N->getMaskElt(i);
3212     if (Elt >= 0 && Elt != 1)
3213       return false;
3214   }
3215
3216   bool HasHi = false;
3217   for (unsigned i = 2; i < 4; ++i) {
3218     int Elt = N->getMaskElt(i);
3219     if (Elt >= 0 && Elt != 3)
3220       return false;
3221     if (Elt == 3)
3222       HasHi = true;
3223   }
3224   // Don't use movshdup if it can be done with a shufps.
3225   // FIXME: verify that matching u, u, 3, 3 is what we want.
3226   return HasHi;
3227 }
3228
3229 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3230 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3231 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3232   if (N->getValueType(0).getVectorNumElements() != 4)
3233     return false;
3234
3235   // Expect 0, 0, 2, 2
3236   for (unsigned i = 0; i < 2; ++i)
3237     if (N->getMaskElt(i) > 0)
3238       return false;
3239
3240   bool HasHi = false;
3241   for (unsigned i = 2; i < 4; ++i) {
3242     int Elt = N->getMaskElt(i);
3243     if (Elt >= 0 && Elt != 2)
3244       return false;
3245     if (Elt == 2)
3246       HasHi = true;
3247   }
3248   // Don't use movsldup if it can be done with a shufps.
3249   return HasHi;
3250 }
3251
3252 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3253 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3254 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3255   int e = N->getValueType(0).getVectorNumElements() / 2;
3256
3257   for (int i = 0; i < e; ++i)
3258     if (!isUndefOrEqual(N->getMaskElt(i), i))
3259       return false;
3260   for (int i = 0; i < e; ++i)
3261     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3262       return false;
3263   return true;
3264 }
3265
3266 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3267 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3268 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3269   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3270   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3271
3272   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3273   unsigned Mask = 0;
3274   for (int i = 0; i < NumOperands; ++i) {
3275     int Val = SVOp->getMaskElt(NumOperands-i-1);
3276     if (Val < 0) Val = 0;
3277     if (Val >= NumOperands) Val -= NumOperands;
3278     Mask |= Val;
3279     if (i != NumOperands - 1)
3280       Mask <<= Shift;
3281   }
3282   return Mask;
3283 }
3284
3285 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3286 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3287 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3288   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3289   unsigned Mask = 0;
3290   // 8 nodes, but we only care about the last 4.
3291   for (unsigned i = 7; i >= 4; --i) {
3292     int Val = SVOp->getMaskElt(i);
3293     if (Val >= 0)
3294       Mask |= (Val - 4);
3295     if (i != 4)
3296       Mask <<= 2;
3297   }
3298   return Mask;
3299 }
3300
3301 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3302 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3303 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3304   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3305   unsigned Mask = 0;
3306   // 8 nodes, but we only care about the first 4.
3307   for (int i = 3; i >= 0; --i) {
3308     int Val = SVOp->getMaskElt(i);
3309     if (Val >= 0)
3310       Mask |= Val;
3311     if (i != 0)
3312       Mask <<= 2;
3313   }
3314   return Mask;
3315 }
3316
3317 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3318 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3319 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3320   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3321   EVT VVT = N->getValueType(0);
3322   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3323   int Val = 0;
3324
3325   unsigned i, e;
3326   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3327     Val = SVOp->getMaskElt(i);
3328     if (Val >= 0)
3329       break;
3330   }
3331   return (Val - i) * EltSize;
3332 }
3333
3334 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3335 /// constant +0.0.
3336 bool X86::isZeroNode(SDValue Elt) {
3337   return ((isa<ConstantSDNode>(Elt) &&
3338            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3339           (isa<ConstantFPSDNode>(Elt) &&
3340            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3341 }
3342
3343 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3344 /// their permute mask.
3345 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3346                                     SelectionDAG &DAG) {
3347   EVT VT = SVOp->getValueType(0);
3348   unsigned NumElems = VT.getVectorNumElements();
3349   SmallVector<int, 8> MaskVec;
3350
3351   for (unsigned i = 0; i != NumElems; ++i) {
3352     int idx = SVOp->getMaskElt(i);
3353     if (idx < 0)
3354       MaskVec.push_back(idx);
3355     else if (idx < (int)NumElems)
3356       MaskVec.push_back(idx + NumElems);
3357     else
3358       MaskVec.push_back(idx - NumElems);
3359   }
3360   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3361                               SVOp->getOperand(0), &MaskVec[0]);
3362 }
3363
3364 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3365 /// the two vector operands have swapped position.
3366 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3367   unsigned NumElems = VT.getVectorNumElements();
3368   for (unsigned i = 0; i != NumElems; ++i) {
3369     int idx = Mask[i];
3370     if (idx < 0)
3371       continue;
3372     else if (idx < (int)NumElems)
3373       Mask[i] = idx + NumElems;
3374     else
3375       Mask[i] = idx - NumElems;
3376   }
3377 }
3378
3379 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3380 /// match movhlps. The lower half elements should come from upper half of
3381 /// V1 (and in order), and the upper half elements should come from the upper
3382 /// half of V2 (and in order).
3383 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3384   if (Op->getValueType(0).getVectorNumElements() != 4)
3385     return false;
3386   for (unsigned i = 0, e = 2; i != e; ++i)
3387     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3388       return false;
3389   for (unsigned i = 2; i != 4; ++i)
3390     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3391       return false;
3392   return true;
3393 }
3394
3395 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3396 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3397 /// required.
3398 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3399   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3400     return false;
3401   N = N->getOperand(0).getNode();
3402   if (!ISD::isNON_EXTLoad(N))
3403     return false;
3404   if (LD)
3405     *LD = cast<LoadSDNode>(N);
3406   return true;
3407 }
3408
3409 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3410 /// match movlp{s|d}. The lower half elements should come from lower half of
3411 /// V1 (and in order), and the upper half elements should come from the upper
3412 /// half of V2 (and in order). And since V1 will become the source of the
3413 /// MOVLP, it must be either a vector load or a scalar load to vector.
3414 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3415                                ShuffleVectorSDNode *Op) {
3416   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3417     return false;
3418   // Is V2 is a vector load, don't do this transformation. We will try to use
3419   // load folding shufps op.
3420   if (ISD::isNON_EXTLoad(V2))
3421     return false;
3422
3423   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3424
3425   if (NumElems != 2 && NumElems != 4)
3426     return false;
3427   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3428     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3429       return false;
3430   for (unsigned i = NumElems/2; i != NumElems; ++i)
3431     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3432       return false;
3433   return true;
3434 }
3435
3436 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3437 /// all the same.
3438 static bool isSplatVector(SDNode *N) {
3439   if (N->getOpcode() != ISD::BUILD_VECTOR)
3440     return false;
3441
3442   SDValue SplatValue = N->getOperand(0);
3443   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3444     if (N->getOperand(i) != SplatValue)
3445       return false;
3446   return true;
3447 }
3448
3449 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3450 /// to an zero vector.
3451 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3452 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3453   SDValue V1 = N->getOperand(0);
3454   SDValue V2 = N->getOperand(1);
3455   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3456   for (unsigned i = 0; i != NumElems; ++i) {
3457     int Idx = N->getMaskElt(i);
3458     if (Idx >= (int)NumElems) {
3459       unsigned Opc = V2.getOpcode();
3460       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3461         continue;
3462       if (Opc != ISD::BUILD_VECTOR ||
3463           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3464         return false;
3465     } else if (Idx >= 0) {
3466       unsigned Opc = V1.getOpcode();
3467       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3468         continue;
3469       if (Opc != ISD::BUILD_VECTOR ||
3470           !X86::isZeroNode(V1.getOperand(Idx)))
3471         return false;
3472     }
3473   }
3474   return true;
3475 }
3476
3477 /// getZeroVector - Returns a vector of specified type with all zero elements.
3478 ///
3479 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3480                              DebugLoc dl) {
3481   assert(VT.isVector() && "Expected a vector type");
3482
3483   // Always build SSE zero vectors as <4 x i32> bitcasted
3484   // to their dest type. This ensures they get CSE'd.
3485   SDValue Vec;
3486   if (VT.getSizeInBits() == 128) {  // SSE
3487     if (HasSSE2) {  // SSE2
3488       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3489       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3490     } else { // SSE1
3491       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3492       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3493     }
3494   } else if (VT.getSizeInBits() == 256) { // AVX
3495     // 256-bit logic and arithmetic instructions in AVX are
3496     // all floating-point, no support for integer ops. Default
3497     // to emitting fp zeroed vectors then.
3498     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3499     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3500     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3501   }
3502   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3503 }
3504
3505 /// getOnesVector - Returns a vector of specified type with all bits set.
3506 ///
3507 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3508   assert(VT.isVector() && "Expected a vector type");
3509
3510   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3511   // type.  This ensures they get CSE'd.
3512   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3513   SDValue Vec;
3514   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3515   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3516 }
3517
3518
3519 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3520 /// that point to V2 points to its first element.
3521 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3522   EVT VT = SVOp->getValueType(0);
3523   unsigned NumElems = VT.getVectorNumElements();
3524
3525   bool Changed = false;
3526   SmallVector<int, 8> MaskVec;
3527   SVOp->getMask(MaskVec);
3528
3529   for (unsigned i = 0; i != NumElems; ++i) {
3530     if (MaskVec[i] > (int)NumElems) {
3531       MaskVec[i] = NumElems;
3532       Changed = true;
3533     }
3534   }
3535   if (Changed)
3536     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3537                                 SVOp->getOperand(1), &MaskVec[0]);
3538   return SDValue(SVOp, 0);
3539 }
3540
3541 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3542 /// operation of specified width.
3543 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3544                        SDValue V2) {
3545   unsigned NumElems = VT.getVectorNumElements();
3546   SmallVector<int, 8> Mask;
3547   Mask.push_back(NumElems);
3548   for (unsigned i = 1; i != NumElems; ++i)
3549     Mask.push_back(i);
3550   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3551 }
3552
3553 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3554 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3555                           SDValue V2) {
3556   unsigned NumElems = VT.getVectorNumElements();
3557   SmallVector<int, 8> Mask;
3558   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3559     Mask.push_back(i);
3560     Mask.push_back(i + NumElems);
3561   }
3562   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3563 }
3564
3565 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3566 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3567                           SDValue V2) {
3568   unsigned NumElems = VT.getVectorNumElements();
3569   unsigned Half = NumElems/2;
3570   SmallVector<int, 8> Mask;
3571   for (unsigned i = 0; i != Half; ++i) {
3572     Mask.push_back(i + Half);
3573     Mask.push_back(i + NumElems + Half);
3574   }
3575   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3576 }
3577
3578 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3579 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3580   EVT PVT = MVT::v4f32;
3581   EVT VT = SV->getValueType(0);
3582   DebugLoc dl = SV->getDebugLoc();
3583   SDValue V1 = SV->getOperand(0);
3584   int NumElems = VT.getVectorNumElements();
3585   int EltNo = SV->getSplatIndex();
3586
3587   // unpack elements to the correct location
3588   while (NumElems > 4) {
3589     if (EltNo < NumElems/2) {
3590       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3591     } else {
3592       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3593       EltNo -= NumElems/2;
3594     }
3595     NumElems >>= 1;
3596   }
3597
3598   // Perform the splat.
3599   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3600   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3601   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3602   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3603 }
3604
3605 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3606 /// vector of zero or undef vector.  This produces a shuffle where the low
3607 /// element of V2 is swizzled into the zero/undef vector, landing at element
3608 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3609 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3610                                              bool isZero, bool HasSSE2,
3611                                              SelectionDAG &DAG) {
3612   EVT VT = V2.getValueType();
3613   SDValue V1 = isZero
3614     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3615   unsigned NumElems = VT.getVectorNumElements();
3616   SmallVector<int, 16> MaskVec;
3617   for (unsigned i = 0; i != NumElems; ++i)
3618     // If this is the insertion idx, put the low elt of V2 here.
3619     MaskVec.push_back(i == Idx ? NumElems : i);
3620   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3621 }
3622
3623 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3624 /// element of the result of the vector shuffle.
3625 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3626                             unsigned Depth) {
3627   if (Depth == 6)
3628     return SDValue();  // Limit search depth.
3629
3630   SDValue V = SDValue(N, 0);
3631   EVT VT = V.getValueType();
3632   unsigned Opcode = V.getOpcode();
3633
3634   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3635   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3636     Index = SV->getMaskElt(Index);
3637
3638     if (Index < 0)
3639       return DAG.getUNDEF(VT.getVectorElementType());
3640
3641     int NumElems = VT.getVectorNumElements();
3642     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3643     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3644   }
3645
3646   // Recurse into target specific vector shuffles to find scalars.
3647   if (isTargetShuffle(Opcode)) {
3648     int NumElems = VT.getVectorNumElements();
3649     SmallVector<unsigned, 16> ShuffleMask;
3650     SDValue ImmN;
3651
3652     switch(Opcode) {
3653     case X86ISD::SHUFPS:
3654     case X86ISD::SHUFPD:
3655       ImmN = N->getOperand(N->getNumOperands()-1);
3656       DecodeSHUFPSMask(NumElems,
3657                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3658                        ShuffleMask);
3659       break;
3660     case X86ISD::PUNPCKHBW:
3661     case X86ISD::PUNPCKHWD:
3662     case X86ISD::PUNPCKHDQ:
3663     case X86ISD::PUNPCKHQDQ:
3664       DecodePUNPCKHMask(NumElems, ShuffleMask);
3665       break;
3666     case X86ISD::UNPCKHPS:
3667     case X86ISD::UNPCKHPD:
3668       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3669       break;
3670     case X86ISD::PUNPCKLBW:
3671     case X86ISD::PUNPCKLWD:
3672     case X86ISD::PUNPCKLDQ:
3673     case X86ISD::PUNPCKLQDQ:
3674       DecodePUNPCKLMask(NumElems, ShuffleMask);
3675       break;
3676     case X86ISD::UNPCKLPS:
3677     case X86ISD::UNPCKLPD:
3678       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3679       break;
3680     case X86ISD::MOVHLPS:
3681       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3682       break;
3683     case X86ISD::MOVLHPS:
3684       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3685       break;
3686     case X86ISD::PSHUFD:
3687       ImmN = N->getOperand(N->getNumOperands()-1);
3688       DecodePSHUFMask(NumElems,
3689                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3690                       ShuffleMask);
3691       break;
3692     case X86ISD::PSHUFHW:
3693       ImmN = N->getOperand(N->getNumOperands()-1);
3694       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3695                         ShuffleMask);
3696       break;
3697     case X86ISD::PSHUFLW:
3698       ImmN = N->getOperand(N->getNumOperands()-1);
3699       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3700                         ShuffleMask);
3701       break;
3702     case X86ISD::MOVSS:
3703     case X86ISD::MOVSD: {
3704       // The index 0 always comes from the first element of the second source,
3705       // this is why MOVSS and MOVSD are used in the first place. The other
3706       // elements come from the other positions of the first source vector.
3707       unsigned OpNum = (Index == 0) ? 1 : 0;
3708       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3709                                  Depth+1);
3710     }
3711     default:
3712       assert("not implemented for target shuffle node");
3713       return SDValue();
3714     }
3715
3716     Index = ShuffleMask[Index];
3717     if (Index < 0)
3718       return DAG.getUNDEF(VT.getVectorElementType());
3719
3720     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3721     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3722                                Depth+1);
3723   }
3724
3725   // Actual nodes that may contain scalar elements
3726   if (Opcode == ISD::BIT_CONVERT) {
3727     V = V.getOperand(0);
3728     EVT SrcVT = V.getValueType();
3729     unsigned NumElems = VT.getVectorNumElements();
3730
3731     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3732       return SDValue();
3733   }
3734
3735   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3736     return (Index == 0) ? V.getOperand(0)
3737                           : DAG.getUNDEF(VT.getVectorElementType());
3738
3739   if (V.getOpcode() == ISD::BUILD_VECTOR)
3740     return V.getOperand(Index);
3741
3742   return SDValue();
3743 }
3744
3745 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3746 /// shuffle operation which come from a consecutively from a zero. The
3747 /// search can start in two diferent directions, from left or right.
3748 static
3749 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3750                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3751   int i = 0;
3752
3753   while (i < NumElems) {
3754     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3755     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3756     if (!(Elt.getNode() &&
3757          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3758       break;
3759     ++i;
3760   }
3761
3762   return i;
3763 }
3764
3765 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3766 /// MaskE correspond consecutively to elements from one of the vector operands,
3767 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3768 static
3769 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3770                               int OpIdx, int NumElems, unsigned &OpNum) {
3771   bool SeenV1 = false;
3772   bool SeenV2 = false;
3773
3774   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3775     int Idx = SVOp->getMaskElt(i);
3776     // Ignore undef indicies
3777     if (Idx < 0)
3778       continue;
3779
3780     if (Idx < NumElems)
3781       SeenV1 = true;
3782     else
3783       SeenV2 = true;
3784
3785     // Only accept consecutive elements from the same vector
3786     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3787       return false;
3788   }
3789
3790   OpNum = SeenV1 ? 0 : 1;
3791   return true;
3792 }
3793
3794 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3795 /// logical left shift of a vector.
3796 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3797                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3798   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3799   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3800               false /* check zeros from right */, DAG);
3801   unsigned OpSrc;
3802
3803   if (!NumZeros)
3804     return false;
3805
3806   // Considering the elements in the mask that are not consecutive zeros,
3807   // check if they consecutively come from only one of the source vectors.
3808   //
3809   //               V1 = {X, A, B, C}     0
3810   //                         \  \  \    /
3811   //   vector_shuffle V1, V2 <1, 2, 3, X>
3812   //
3813   if (!isShuffleMaskConsecutive(SVOp,
3814             0,                   // Mask Start Index
3815             NumElems-NumZeros-1, // Mask End Index
3816             NumZeros,            // Where to start looking in the src vector
3817             NumElems,            // Number of elements in vector
3818             OpSrc))              // Which source operand ?
3819     return false;
3820
3821   isLeft = false;
3822   ShAmt = NumZeros;
3823   ShVal = SVOp->getOperand(OpSrc);
3824   return true;
3825 }
3826
3827 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3828 /// logical left shift of a vector.
3829 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3830                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3831   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3832   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3833               true /* check zeros from left */, DAG);
3834   unsigned OpSrc;
3835
3836   if (!NumZeros)
3837     return false;
3838
3839   // Considering the elements in the mask that are not consecutive zeros,
3840   // check if they consecutively come from only one of the source vectors.
3841   //
3842   //                           0    { A, B, X, X } = V2
3843   //                          / \    /  /
3844   //   vector_shuffle V1, V2 <X, X, 4, 5>
3845   //
3846   if (!isShuffleMaskConsecutive(SVOp,
3847             NumZeros,     // Mask Start Index
3848             NumElems-1,   // Mask End Index
3849             0,            // Where to start looking in the src vector
3850             NumElems,     // Number of elements in vector
3851             OpSrc))       // Which source operand ?
3852     return false;
3853
3854   isLeft = true;
3855   ShAmt = NumZeros;
3856   ShVal = SVOp->getOperand(OpSrc);
3857   return true;
3858 }
3859
3860 /// isVectorShift - Returns true if the shuffle can be implemented as a
3861 /// logical left or right shift of a vector.
3862 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3863                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3864   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3865       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3866     return true;
3867
3868   return false;
3869 }
3870
3871 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3872 ///
3873 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3874                                        unsigned NumNonZero, unsigned NumZero,
3875                                        SelectionDAG &DAG,
3876                                        const TargetLowering &TLI) {
3877   if (NumNonZero > 8)
3878     return SDValue();
3879
3880   DebugLoc dl = Op.getDebugLoc();
3881   SDValue V(0, 0);
3882   bool First = true;
3883   for (unsigned i = 0; i < 16; ++i) {
3884     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3885     if (ThisIsNonZero && First) {
3886       if (NumZero)
3887         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3888       else
3889         V = DAG.getUNDEF(MVT::v8i16);
3890       First = false;
3891     }
3892
3893     if ((i & 1) != 0) {
3894       SDValue ThisElt(0, 0), LastElt(0, 0);
3895       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3896       if (LastIsNonZero) {
3897         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3898                               MVT::i16, Op.getOperand(i-1));
3899       }
3900       if (ThisIsNonZero) {
3901         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3902         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3903                               ThisElt, DAG.getConstant(8, MVT::i8));
3904         if (LastIsNonZero)
3905           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3906       } else
3907         ThisElt = LastElt;
3908
3909       if (ThisElt.getNode())
3910         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3911                         DAG.getIntPtrConstant(i/2));
3912     }
3913   }
3914
3915   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3916 }
3917
3918 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3919 ///
3920 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3921                                      unsigned NumNonZero, unsigned NumZero,
3922                                      SelectionDAG &DAG,
3923                                      const TargetLowering &TLI) {
3924   if (NumNonZero > 4)
3925     return SDValue();
3926
3927   DebugLoc dl = Op.getDebugLoc();
3928   SDValue V(0, 0);
3929   bool First = true;
3930   for (unsigned i = 0; i < 8; ++i) {
3931     bool isNonZero = (NonZeros & (1 << i)) != 0;
3932     if (isNonZero) {
3933       if (First) {
3934         if (NumZero)
3935           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3936         else
3937           V = DAG.getUNDEF(MVT::v8i16);
3938         First = false;
3939       }
3940       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3941                       MVT::v8i16, V, Op.getOperand(i),
3942                       DAG.getIntPtrConstant(i));
3943     }
3944   }
3945
3946   return V;
3947 }
3948
3949 /// getVShift - Return a vector logical shift node.
3950 ///
3951 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3952                          unsigned NumBits, SelectionDAG &DAG,
3953                          const TargetLowering &TLI, DebugLoc dl) {
3954   EVT ShVT = MVT::v2i64;
3955   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3956   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3957   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3958                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3959                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3960 }
3961
3962 SDValue
3963 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3964                                           SelectionDAG &DAG) const {
3965
3966   // Check if the scalar load can be widened into a vector load. And if
3967   // the address is "base + cst" see if the cst can be "absorbed" into
3968   // the shuffle mask.
3969   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3970     SDValue Ptr = LD->getBasePtr();
3971     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3972       return SDValue();
3973     EVT PVT = LD->getValueType(0);
3974     if (PVT != MVT::i32 && PVT != MVT::f32)
3975       return SDValue();
3976
3977     int FI = -1;
3978     int64_t Offset = 0;
3979     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3980       FI = FINode->getIndex();
3981       Offset = 0;
3982     } else if (Ptr.getOpcode() == ISD::ADD &&
3983                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3984                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3985       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3986       Offset = Ptr.getConstantOperandVal(1);
3987       Ptr = Ptr.getOperand(0);
3988     } else {
3989       return SDValue();
3990     }
3991
3992     SDValue Chain = LD->getChain();
3993     // Make sure the stack object alignment is at least 16.
3994     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3995     if (DAG.InferPtrAlignment(Ptr) < 16) {
3996       if (MFI->isFixedObjectIndex(FI)) {
3997         // Can't change the alignment. FIXME: It's possible to compute
3998         // the exact stack offset and reference FI + adjust offset instead.
3999         // If someone *really* cares about this. That's the way to implement it.
4000         return SDValue();
4001       } else {
4002         MFI->setObjectAlignment(FI, 16);
4003       }
4004     }
4005
4006     // (Offset % 16) must be multiple of 4. Then address is then
4007     // Ptr + (Offset & ~15).
4008     if (Offset < 0)
4009       return SDValue();
4010     if ((Offset % 16) & 3)
4011       return SDValue();
4012     int64_t StartOffset = Offset & ~15;
4013     if (StartOffset)
4014       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4015                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4016
4017     int EltNo = (Offset - StartOffset) >> 2;
4018     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4019     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4020     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4021                              LD->getPointerInfo().getWithOffset(StartOffset),
4022                              false, false, 0);
4023     // Canonicalize it to a v4i32 shuffle.
4024     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4025     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4026                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4027                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4028   }
4029
4030   return SDValue();
4031 }
4032
4033 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4034 /// vector of type 'VT', see if the elements can be replaced by a single large
4035 /// load which has the same value as a build_vector whose operands are 'elts'.
4036 ///
4037 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4038 ///
4039 /// FIXME: we'd also like to handle the case where the last elements are zero
4040 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4041 /// There's even a handy isZeroNode for that purpose.
4042 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4043                                         DebugLoc &DL, SelectionDAG &DAG) {
4044   EVT EltVT = VT.getVectorElementType();
4045   unsigned NumElems = Elts.size();
4046
4047   LoadSDNode *LDBase = NULL;
4048   unsigned LastLoadedElt = -1U;
4049
4050   // For each element in the initializer, see if we've found a load or an undef.
4051   // If we don't find an initial load element, or later load elements are
4052   // non-consecutive, bail out.
4053   for (unsigned i = 0; i < NumElems; ++i) {
4054     SDValue Elt = Elts[i];
4055
4056     if (!Elt.getNode() ||
4057         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4058       return SDValue();
4059     if (!LDBase) {
4060       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4061         return SDValue();
4062       LDBase = cast<LoadSDNode>(Elt.getNode());
4063       LastLoadedElt = i;
4064       continue;
4065     }
4066     if (Elt.getOpcode() == ISD::UNDEF)
4067       continue;
4068
4069     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4070     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4071       return SDValue();
4072     LastLoadedElt = i;
4073   }
4074
4075   // If we have found an entire vector of loads and undefs, then return a large
4076   // load of the entire vector width starting at the base pointer.  If we found
4077   // consecutive loads for the low half, generate a vzext_load node.
4078   if (LastLoadedElt == NumElems - 1) {
4079     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4080       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4081                          LDBase->getPointerInfo(),
4082                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4083     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4084                        LDBase->getPointerInfo(),
4085                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4086                        LDBase->getAlignment());
4087   } else if (NumElems == 4 && LastLoadedElt == 1) {
4088     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4089     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4090     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4091                                               Ops, 2, MVT::i32,
4092                                               LDBase->getMemOperand());
4093     return DAG.getNode(ISD::BIT_CONVERT, DL, VT, ResNode);
4094   }
4095   return SDValue();
4096 }
4097
4098 SDValue
4099 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4100   DebugLoc dl = Op.getDebugLoc();
4101   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4102   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4103   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4104   // is present, so AllOnes is ignored.
4105   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4106       (Op.getValueType().getSizeInBits() != 256 &&
4107        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4108     // Canonicalize this to <4 x i32> (SSE) to
4109     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4110     // eliminated on x86-32 hosts.
4111     if (Op.getValueType() == MVT::v4i32)
4112       return Op;
4113
4114     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4115       return getOnesVector(Op.getValueType(), DAG, dl);
4116     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4117   }
4118
4119   EVT VT = Op.getValueType();
4120   EVT ExtVT = VT.getVectorElementType();
4121   unsigned EVTBits = ExtVT.getSizeInBits();
4122
4123   unsigned NumElems = Op.getNumOperands();
4124   unsigned NumZero  = 0;
4125   unsigned NumNonZero = 0;
4126   unsigned NonZeros = 0;
4127   bool IsAllConstants = true;
4128   SmallSet<SDValue, 8> Values;
4129   for (unsigned i = 0; i < NumElems; ++i) {
4130     SDValue Elt = Op.getOperand(i);
4131     if (Elt.getOpcode() == ISD::UNDEF)
4132       continue;
4133     Values.insert(Elt);
4134     if (Elt.getOpcode() != ISD::Constant &&
4135         Elt.getOpcode() != ISD::ConstantFP)
4136       IsAllConstants = false;
4137     if (X86::isZeroNode(Elt))
4138       NumZero++;
4139     else {
4140       NonZeros |= (1 << i);
4141       NumNonZero++;
4142     }
4143   }
4144
4145   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4146   if (NumNonZero == 0)
4147     return DAG.getUNDEF(VT);
4148
4149   // Special case for single non-zero, non-undef, element.
4150   if (NumNonZero == 1) {
4151     unsigned Idx = CountTrailingZeros_32(NonZeros);
4152     SDValue Item = Op.getOperand(Idx);
4153
4154     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4155     // the value are obviously zero, truncate the value to i32 and do the
4156     // insertion that way.  Only do this if the value is non-constant or if the
4157     // value is a constant being inserted into element 0.  It is cheaper to do
4158     // a constant pool load than it is to do a movd + shuffle.
4159     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4160         (!IsAllConstants || Idx == 0)) {
4161       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4162         // Handle SSE only.
4163         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4164         EVT VecVT = MVT::v4i32;
4165         unsigned VecElts = 4;
4166
4167         // Truncate the value (which may itself be a constant) to i32, and
4168         // convert it to a vector with movd (S2V+shuffle to zero extend).
4169         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4170         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4171         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4172                                            Subtarget->hasSSE2(), DAG);
4173
4174         // Now we have our 32-bit value zero extended in the low element of
4175         // a vector.  If Idx != 0, swizzle it into place.
4176         if (Idx != 0) {
4177           SmallVector<int, 4> Mask;
4178           Mask.push_back(Idx);
4179           for (unsigned i = 1; i != VecElts; ++i)
4180             Mask.push_back(i);
4181           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4182                                       DAG.getUNDEF(Item.getValueType()),
4183                                       &Mask[0]);
4184         }
4185         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4186       }
4187     }
4188
4189     // If we have a constant or non-constant insertion into the low element of
4190     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4191     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4192     // depending on what the source datatype is.
4193     if (Idx == 0) {
4194       if (NumZero == 0) {
4195         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4196       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4197           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4198         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4199         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4200         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4201                                            DAG);
4202       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4203         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4204         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4205         EVT MiddleVT = MVT::v4i32;
4206         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4207         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4208                                            Subtarget->hasSSE2(), DAG);
4209         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4210       }
4211     }
4212
4213     // Is it a vector logical left shift?
4214     if (NumElems == 2 && Idx == 1 &&
4215         X86::isZeroNode(Op.getOperand(0)) &&
4216         !X86::isZeroNode(Op.getOperand(1))) {
4217       unsigned NumBits = VT.getSizeInBits();
4218       return getVShift(true, VT,
4219                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4220                                    VT, Op.getOperand(1)),
4221                        NumBits/2, DAG, *this, dl);
4222     }
4223
4224     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4225       return SDValue();
4226
4227     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4228     // is a non-constant being inserted into an element other than the low one,
4229     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4230     // movd/movss) to move this into the low element, then shuffle it into
4231     // place.
4232     if (EVTBits == 32) {
4233       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4234
4235       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4236       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4237                                          Subtarget->hasSSE2(), DAG);
4238       SmallVector<int, 8> MaskVec;
4239       for (unsigned i = 0; i < NumElems; i++)
4240         MaskVec.push_back(i == Idx ? 0 : 1);
4241       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4242     }
4243   }
4244
4245   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4246   if (Values.size() == 1) {
4247     if (EVTBits == 32) {
4248       // Instead of a shuffle like this:
4249       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4250       // Check if it's possible to issue this instead.
4251       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4252       unsigned Idx = CountTrailingZeros_32(NonZeros);
4253       SDValue Item = Op.getOperand(Idx);
4254       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4255         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4256     }
4257     return SDValue();
4258   }
4259
4260   // A vector full of immediates; various special cases are already
4261   // handled, so this is best done with a single constant-pool load.
4262   if (IsAllConstants)
4263     return SDValue();
4264
4265   // Let legalizer expand 2-wide build_vectors.
4266   if (EVTBits == 64) {
4267     if (NumNonZero == 1) {
4268       // One half is zero or undef.
4269       unsigned Idx = CountTrailingZeros_32(NonZeros);
4270       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4271                                  Op.getOperand(Idx));
4272       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4273                                          Subtarget->hasSSE2(), DAG);
4274     }
4275     return SDValue();
4276   }
4277
4278   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4279   if (EVTBits == 8 && NumElems == 16) {
4280     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4281                                         *this);
4282     if (V.getNode()) return V;
4283   }
4284
4285   if (EVTBits == 16 && NumElems == 8) {
4286     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4287                                       *this);
4288     if (V.getNode()) return V;
4289   }
4290
4291   // If element VT is == 32 bits, turn it into a number of shuffles.
4292   SmallVector<SDValue, 8> V;
4293   V.resize(NumElems);
4294   if (NumElems == 4 && NumZero > 0) {
4295     for (unsigned i = 0; i < 4; ++i) {
4296       bool isZero = !(NonZeros & (1 << i));
4297       if (isZero)
4298         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4299       else
4300         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4301     }
4302
4303     for (unsigned i = 0; i < 2; ++i) {
4304       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4305         default: break;
4306         case 0:
4307           V[i] = V[i*2];  // Must be a zero vector.
4308           break;
4309         case 1:
4310           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4311           break;
4312         case 2:
4313           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4314           break;
4315         case 3:
4316           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4317           break;
4318       }
4319     }
4320
4321     SmallVector<int, 8> MaskVec;
4322     bool Reverse = (NonZeros & 0x3) == 2;
4323     for (unsigned i = 0; i < 2; ++i)
4324       MaskVec.push_back(Reverse ? 1-i : i);
4325     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4326     for (unsigned i = 0; i < 2; ++i)
4327       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4328     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4329   }
4330
4331   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4332     // Check for a build vector of consecutive loads.
4333     for (unsigned i = 0; i < NumElems; ++i)
4334       V[i] = Op.getOperand(i);
4335
4336     // Check for elements which are consecutive loads.
4337     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4338     if (LD.getNode())
4339       return LD;
4340
4341     // For SSE 4.1, use insertps to put the high elements into the low element.
4342     if (getSubtarget()->hasSSE41()) {
4343       SDValue Result;
4344       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4345         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4346       else
4347         Result = DAG.getUNDEF(VT);
4348
4349       for (unsigned i = 1; i < NumElems; ++i) {
4350         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4351         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4352                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4353       }
4354       return Result;
4355     }
4356
4357     // Otherwise, expand into a number of unpckl*, start by extending each of
4358     // our (non-undef) elements to the full vector width with the element in the
4359     // bottom slot of the vector (which generates no code for SSE).
4360     for (unsigned i = 0; i < NumElems; ++i) {
4361       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4362         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4363       else
4364         V[i] = DAG.getUNDEF(VT);
4365     }
4366
4367     // Next, we iteratively mix elements, e.g. for v4f32:
4368     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4369     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4370     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4371     unsigned EltStride = NumElems >> 1;
4372     while (EltStride != 0) {
4373       for (unsigned i = 0; i < EltStride; ++i) {
4374         // If V[i+EltStride] is undef and this is the first round of mixing,
4375         // then it is safe to just drop this shuffle: V[i] is already in the
4376         // right place, the one element (since it's the first round) being
4377         // inserted as undef can be dropped.  This isn't safe for successive
4378         // rounds because they will permute elements within both vectors.
4379         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4380             EltStride == NumElems/2)
4381           continue;
4382
4383         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4384       }
4385       EltStride >>= 1;
4386     }
4387     return V[0];
4388   }
4389   return SDValue();
4390 }
4391
4392 SDValue
4393 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4394   // We support concatenate two MMX registers and place them in a MMX
4395   // register.  This is better than doing a stack convert.
4396   DebugLoc dl = Op.getDebugLoc();
4397   EVT ResVT = Op.getValueType();
4398   assert(Op.getNumOperands() == 2);
4399   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4400          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4401   int Mask[2];
4402   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4403   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4404   InVec = Op.getOperand(1);
4405   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4406     unsigned NumElts = ResVT.getVectorNumElements();
4407     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4408     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4409                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4410   } else {
4411     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4412     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4413     Mask[0] = 0; Mask[1] = 2;
4414     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4415   }
4416   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4417 }
4418
4419 // v8i16 shuffles - Prefer shuffles in the following order:
4420 // 1. [all]   pshuflw, pshufhw, optional move
4421 // 2. [ssse3] 1 x pshufb
4422 // 3. [ssse3] 2 x pshufb + 1 x por
4423 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4424 SDValue
4425 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4426                                             SelectionDAG &DAG) const {
4427   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4428   SDValue V1 = SVOp->getOperand(0);
4429   SDValue V2 = SVOp->getOperand(1);
4430   DebugLoc dl = SVOp->getDebugLoc();
4431   SmallVector<int, 8> MaskVals;
4432
4433   // Determine if more than 1 of the words in each of the low and high quadwords
4434   // of the result come from the same quadword of one of the two inputs.  Undef
4435   // mask values count as coming from any quadword, for better codegen.
4436   SmallVector<unsigned, 4> LoQuad(4);
4437   SmallVector<unsigned, 4> HiQuad(4);
4438   BitVector InputQuads(4);
4439   for (unsigned i = 0; i < 8; ++i) {
4440     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4441     int EltIdx = SVOp->getMaskElt(i);
4442     MaskVals.push_back(EltIdx);
4443     if (EltIdx < 0) {
4444       ++Quad[0];
4445       ++Quad[1];
4446       ++Quad[2];
4447       ++Quad[3];
4448       continue;
4449     }
4450     ++Quad[EltIdx / 4];
4451     InputQuads.set(EltIdx / 4);
4452   }
4453
4454   int BestLoQuad = -1;
4455   unsigned MaxQuad = 1;
4456   for (unsigned i = 0; i < 4; ++i) {
4457     if (LoQuad[i] > MaxQuad) {
4458       BestLoQuad = i;
4459       MaxQuad = LoQuad[i];
4460     }
4461   }
4462
4463   int BestHiQuad = -1;
4464   MaxQuad = 1;
4465   for (unsigned i = 0; i < 4; ++i) {
4466     if (HiQuad[i] > MaxQuad) {
4467       BestHiQuad = i;
4468       MaxQuad = HiQuad[i];
4469     }
4470   }
4471
4472   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4473   // of the two input vectors, shuffle them into one input vector so only a
4474   // single pshufb instruction is necessary. If There are more than 2 input
4475   // quads, disable the next transformation since it does not help SSSE3.
4476   bool V1Used = InputQuads[0] || InputQuads[1];
4477   bool V2Used = InputQuads[2] || InputQuads[3];
4478   if (Subtarget->hasSSSE3()) {
4479     if (InputQuads.count() == 2 && V1Used && V2Used) {
4480       BestLoQuad = InputQuads.find_first();
4481       BestHiQuad = InputQuads.find_next(BestLoQuad);
4482     }
4483     if (InputQuads.count() > 2) {
4484       BestLoQuad = -1;
4485       BestHiQuad = -1;
4486     }
4487   }
4488
4489   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4490   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4491   // words from all 4 input quadwords.
4492   SDValue NewV;
4493   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4494     SmallVector<int, 8> MaskV;
4495     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4496     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4497     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4498                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4499                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4500     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4501
4502     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4503     // source words for the shuffle, to aid later transformations.
4504     bool AllWordsInNewV = true;
4505     bool InOrder[2] = { true, true };
4506     for (unsigned i = 0; i != 8; ++i) {
4507       int idx = MaskVals[i];
4508       if (idx != (int)i)
4509         InOrder[i/4] = false;
4510       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4511         continue;
4512       AllWordsInNewV = false;
4513       break;
4514     }
4515
4516     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4517     if (AllWordsInNewV) {
4518       for (int i = 0; i != 8; ++i) {
4519         int idx = MaskVals[i];
4520         if (idx < 0)
4521           continue;
4522         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4523         if ((idx != i) && idx < 4)
4524           pshufhw = false;
4525         if ((idx != i) && idx > 3)
4526           pshuflw = false;
4527       }
4528       V1 = NewV;
4529       V2Used = false;
4530       BestLoQuad = 0;
4531       BestHiQuad = 1;
4532     }
4533
4534     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4535     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4536     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4537       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4538       unsigned TargetMask = 0;
4539       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4540                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4541       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4542                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4543       V1 = NewV.getOperand(0);
4544       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4545     }
4546   }
4547
4548   // If we have SSSE3, and all words of the result are from 1 input vector,
4549   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4550   // is present, fall back to case 4.
4551   if (Subtarget->hasSSSE3()) {
4552     SmallVector<SDValue,16> pshufbMask;
4553
4554     // If we have elements from both input vectors, set the high bit of the
4555     // shuffle mask element to zero out elements that come from V2 in the V1
4556     // mask, and elements that come from V1 in the V2 mask, so that the two
4557     // results can be OR'd together.
4558     bool TwoInputs = V1Used && V2Used;
4559     for (unsigned i = 0; i != 8; ++i) {
4560       int EltIdx = MaskVals[i] * 2;
4561       if (TwoInputs && (EltIdx >= 16)) {
4562         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4563         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4564         continue;
4565       }
4566       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4567       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4568     }
4569     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4570     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4571                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4572                                  MVT::v16i8, &pshufbMask[0], 16));
4573     if (!TwoInputs)
4574       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4575
4576     // Calculate the shuffle mask for the second input, shuffle it, and
4577     // OR it with the first shuffled input.
4578     pshufbMask.clear();
4579     for (unsigned i = 0; i != 8; ++i) {
4580       int EltIdx = MaskVals[i] * 2;
4581       if (EltIdx < 16) {
4582         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4583         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4584         continue;
4585       }
4586       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4587       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4588     }
4589     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4590     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4591                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4592                                  MVT::v16i8, &pshufbMask[0], 16));
4593     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4594     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4595   }
4596
4597   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4598   // and update MaskVals with new element order.
4599   BitVector InOrder(8);
4600   if (BestLoQuad >= 0) {
4601     SmallVector<int, 8> MaskV;
4602     for (int i = 0; i != 4; ++i) {
4603       int idx = MaskVals[i];
4604       if (idx < 0) {
4605         MaskV.push_back(-1);
4606         InOrder.set(i);
4607       } else if ((idx / 4) == BestLoQuad) {
4608         MaskV.push_back(idx & 3);
4609         InOrder.set(i);
4610       } else {
4611         MaskV.push_back(-1);
4612       }
4613     }
4614     for (unsigned i = 4; i != 8; ++i)
4615       MaskV.push_back(i);
4616     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4617                                 &MaskV[0]);
4618
4619     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4620       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4621                                NewV.getOperand(0),
4622                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4623                                DAG);
4624   }
4625
4626   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4627   // and update MaskVals with the new element order.
4628   if (BestHiQuad >= 0) {
4629     SmallVector<int, 8> MaskV;
4630     for (unsigned i = 0; i != 4; ++i)
4631       MaskV.push_back(i);
4632     for (unsigned i = 4; i != 8; ++i) {
4633       int idx = MaskVals[i];
4634       if (idx < 0) {
4635         MaskV.push_back(-1);
4636         InOrder.set(i);
4637       } else if ((idx / 4) == BestHiQuad) {
4638         MaskV.push_back((idx & 3) + 4);
4639         InOrder.set(i);
4640       } else {
4641         MaskV.push_back(-1);
4642       }
4643     }
4644     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4645                                 &MaskV[0]);
4646
4647     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4648       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4649                               NewV.getOperand(0),
4650                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4651                               DAG);
4652   }
4653
4654   // In case BestHi & BestLo were both -1, which means each quadword has a word
4655   // from each of the four input quadwords, calculate the InOrder bitvector now
4656   // before falling through to the insert/extract cleanup.
4657   if (BestLoQuad == -1 && BestHiQuad == -1) {
4658     NewV = V1;
4659     for (int i = 0; i != 8; ++i)
4660       if (MaskVals[i] < 0 || MaskVals[i] == i)
4661         InOrder.set(i);
4662   }
4663
4664   // The other elements are put in the right place using pextrw and pinsrw.
4665   for (unsigned i = 0; i != 8; ++i) {
4666     if (InOrder[i])
4667       continue;
4668     int EltIdx = MaskVals[i];
4669     if (EltIdx < 0)
4670       continue;
4671     SDValue ExtOp = (EltIdx < 8)
4672     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4673                   DAG.getIntPtrConstant(EltIdx))
4674     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4675                   DAG.getIntPtrConstant(EltIdx - 8));
4676     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4677                        DAG.getIntPtrConstant(i));
4678   }
4679   return NewV;
4680 }
4681
4682 // v16i8 shuffles - Prefer shuffles in the following order:
4683 // 1. [ssse3] 1 x pshufb
4684 // 2. [ssse3] 2 x pshufb + 1 x por
4685 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4686 static
4687 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4688                                  SelectionDAG &DAG,
4689                                  const X86TargetLowering &TLI) {
4690   SDValue V1 = SVOp->getOperand(0);
4691   SDValue V2 = SVOp->getOperand(1);
4692   DebugLoc dl = SVOp->getDebugLoc();
4693   SmallVector<int, 16> MaskVals;
4694   SVOp->getMask(MaskVals);
4695
4696   // If we have SSSE3, case 1 is generated when all result bytes come from
4697   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4698   // present, fall back to case 3.
4699   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4700   bool V1Only = true;
4701   bool V2Only = true;
4702   for (unsigned i = 0; i < 16; ++i) {
4703     int EltIdx = MaskVals[i];
4704     if (EltIdx < 0)
4705       continue;
4706     if (EltIdx < 16)
4707       V2Only = false;
4708     else
4709       V1Only = false;
4710   }
4711
4712   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4713   if (TLI.getSubtarget()->hasSSSE3()) {
4714     SmallVector<SDValue,16> pshufbMask;
4715
4716     // If all result elements are from one input vector, then only translate
4717     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4718     //
4719     // Otherwise, we have elements from both input vectors, and must zero out
4720     // elements that come from V2 in the first mask, and V1 in the second mask
4721     // so that we can OR them together.
4722     bool TwoInputs = !(V1Only || V2Only);
4723     for (unsigned i = 0; i != 16; ++i) {
4724       int EltIdx = MaskVals[i];
4725       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4726         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4727         continue;
4728       }
4729       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4730     }
4731     // If all the elements are from V2, assign it to V1 and return after
4732     // building the first pshufb.
4733     if (V2Only)
4734       V1 = V2;
4735     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4736                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4737                                  MVT::v16i8, &pshufbMask[0], 16));
4738     if (!TwoInputs)
4739       return V1;
4740
4741     // Calculate the shuffle mask for the second input, shuffle it, and
4742     // OR it with the first shuffled input.
4743     pshufbMask.clear();
4744     for (unsigned i = 0; i != 16; ++i) {
4745       int EltIdx = MaskVals[i];
4746       if (EltIdx < 16) {
4747         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4748         continue;
4749       }
4750       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4751     }
4752     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4753                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4754                                  MVT::v16i8, &pshufbMask[0], 16));
4755     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4756   }
4757
4758   // No SSSE3 - Calculate in place words and then fix all out of place words
4759   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4760   // the 16 different words that comprise the two doublequadword input vectors.
4761   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4762   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4763   SDValue NewV = V2Only ? V2 : V1;
4764   for (int i = 0; i != 8; ++i) {
4765     int Elt0 = MaskVals[i*2];
4766     int Elt1 = MaskVals[i*2+1];
4767
4768     // This word of the result is all undef, skip it.
4769     if (Elt0 < 0 && Elt1 < 0)
4770       continue;
4771
4772     // This word of the result is already in the correct place, skip it.
4773     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4774       continue;
4775     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4776       continue;
4777
4778     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4779     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4780     SDValue InsElt;
4781
4782     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4783     // using a single extract together, load it and store it.
4784     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4785       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4786                            DAG.getIntPtrConstant(Elt1 / 2));
4787       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4788                         DAG.getIntPtrConstant(i));
4789       continue;
4790     }
4791
4792     // If Elt1 is defined, extract it from the appropriate source.  If the
4793     // source byte is not also odd, shift the extracted word left 8 bits
4794     // otherwise clear the bottom 8 bits if we need to do an or.
4795     if (Elt1 >= 0) {
4796       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4797                            DAG.getIntPtrConstant(Elt1 / 2));
4798       if ((Elt1 & 1) == 0)
4799         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4800                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4801       else if (Elt0 >= 0)
4802         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4803                              DAG.getConstant(0xFF00, MVT::i16));
4804     }
4805     // If Elt0 is defined, extract it from the appropriate source.  If the
4806     // source byte is not also even, shift the extracted word right 8 bits. If
4807     // Elt1 was also defined, OR the extracted values together before
4808     // inserting them in the result.
4809     if (Elt0 >= 0) {
4810       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4811                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4812       if ((Elt0 & 1) != 0)
4813         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4814                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4815       else if (Elt1 >= 0)
4816         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4817                              DAG.getConstant(0x00FF, MVT::i16));
4818       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4819                          : InsElt0;
4820     }
4821     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4822                        DAG.getIntPtrConstant(i));
4823   }
4824   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4825 }
4826
4827 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4828 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4829 /// done when every pair / quad of shuffle mask elements point to elements in
4830 /// the right sequence. e.g.
4831 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4832 static
4833 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4834                                  SelectionDAG &DAG, DebugLoc dl) {
4835   EVT VT = SVOp->getValueType(0);
4836   SDValue V1 = SVOp->getOperand(0);
4837   SDValue V2 = SVOp->getOperand(1);
4838   unsigned NumElems = VT.getVectorNumElements();
4839   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4840   EVT NewVT;
4841   switch (VT.getSimpleVT().SimpleTy) {
4842   default: assert(false && "Unexpected!");
4843   case MVT::v4f32: NewVT = MVT::v2f64; break;
4844   case MVT::v4i32: NewVT = MVT::v2i64; break;
4845   case MVT::v8i16: NewVT = MVT::v4i32; break;
4846   case MVT::v16i8: NewVT = MVT::v4i32; break;
4847   }
4848
4849   int Scale = NumElems / NewWidth;
4850   SmallVector<int, 8> MaskVec;
4851   for (unsigned i = 0; i < NumElems; i += Scale) {
4852     int StartIdx = -1;
4853     for (int j = 0; j < Scale; ++j) {
4854       int EltIdx = SVOp->getMaskElt(i+j);
4855       if (EltIdx < 0)
4856         continue;
4857       if (StartIdx == -1)
4858         StartIdx = EltIdx - (EltIdx % Scale);
4859       if (EltIdx != StartIdx + j)
4860         return SDValue();
4861     }
4862     if (StartIdx == -1)
4863       MaskVec.push_back(-1);
4864     else
4865       MaskVec.push_back(StartIdx / Scale);
4866   }
4867
4868   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4869   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4870   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4871 }
4872
4873 /// getVZextMovL - Return a zero-extending vector move low node.
4874 ///
4875 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4876                             SDValue SrcOp, SelectionDAG &DAG,
4877                             const X86Subtarget *Subtarget, DebugLoc dl) {
4878   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4879     LoadSDNode *LD = NULL;
4880     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4881       LD = dyn_cast<LoadSDNode>(SrcOp);
4882     if (!LD) {
4883       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4884       // instead.
4885       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4886       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
4887           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4888           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4889           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4890         // PR2108
4891         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4892         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4893                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4894                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4895                                                    OpVT,
4896                                                    SrcOp.getOperand(0)
4897                                                           .getOperand(0))));
4898       }
4899     }
4900   }
4901
4902   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4903                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4904                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4905                                              OpVT, SrcOp)));
4906 }
4907
4908 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4909 /// shuffles.
4910 static SDValue
4911 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4912   SDValue V1 = SVOp->getOperand(0);
4913   SDValue V2 = SVOp->getOperand(1);
4914   DebugLoc dl = SVOp->getDebugLoc();
4915   EVT VT = SVOp->getValueType(0);
4916
4917   SmallVector<std::pair<int, int>, 8> Locs;
4918   Locs.resize(4);
4919   SmallVector<int, 8> Mask1(4U, -1);
4920   SmallVector<int, 8> PermMask;
4921   SVOp->getMask(PermMask);
4922
4923   unsigned NumHi = 0;
4924   unsigned NumLo = 0;
4925   for (unsigned i = 0; i != 4; ++i) {
4926     int Idx = PermMask[i];
4927     if (Idx < 0) {
4928       Locs[i] = std::make_pair(-1, -1);
4929     } else {
4930       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4931       if (Idx < 4) {
4932         Locs[i] = std::make_pair(0, NumLo);
4933         Mask1[NumLo] = Idx;
4934         NumLo++;
4935       } else {
4936         Locs[i] = std::make_pair(1, NumHi);
4937         if (2+NumHi < 4)
4938           Mask1[2+NumHi] = Idx;
4939         NumHi++;
4940       }
4941     }
4942   }
4943
4944   if (NumLo <= 2 && NumHi <= 2) {
4945     // If no more than two elements come from either vector. This can be
4946     // implemented with two shuffles. First shuffle gather the elements.
4947     // The second shuffle, which takes the first shuffle as both of its
4948     // vector operands, put the elements into the right order.
4949     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4950
4951     SmallVector<int, 8> Mask2(4U, -1);
4952
4953     for (unsigned i = 0; i != 4; ++i) {
4954       if (Locs[i].first == -1)
4955         continue;
4956       else {
4957         unsigned Idx = (i < 2) ? 0 : 4;
4958         Idx += Locs[i].first * 2 + Locs[i].second;
4959         Mask2[i] = Idx;
4960       }
4961     }
4962
4963     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4964   } else if (NumLo == 3 || NumHi == 3) {
4965     // Otherwise, we must have three elements from one vector, call it X, and
4966     // one element from the other, call it Y.  First, use a shufps to build an
4967     // intermediate vector with the one element from Y and the element from X
4968     // that will be in the same half in the final destination (the indexes don't
4969     // matter). Then, use a shufps to build the final vector, taking the half
4970     // containing the element from Y from the intermediate, and the other half
4971     // from X.
4972     if (NumHi == 3) {
4973       // Normalize it so the 3 elements come from V1.
4974       CommuteVectorShuffleMask(PermMask, VT);
4975       std::swap(V1, V2);
4976     }
4977
4978     // Find the element from V2.
4979     unsigned HiIndex;
4980     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4981       int Val = PermMask[HiIndex];
4982       if (Val < 0)
4983         continue;
4984       if (Val >= 4)
4985         break;
4986     }
4987
4988     Mask1[0] = PermMask[HiIndex];
4989     Mask1[1] = -1;
4990     Mask1[2] = PermMask[HiIndex^1];
4991     Mask1[3] = -1;
4992     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4993
4994     if (HiIndex >= 2) {
4995       Mask1[0] = PermMask[0];
4996       Mask1[1] = PermMask[1];
4997       Mask1[2] = HiIndex & 1 ? 6 : 4;
4998       Mask1[3] = HiIndex & 1 ? 4 : 6;
4999       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5000     } else {
5001       Mask1[0] = HiIndex & 1 ? 2 : 0;
5002       Mask1[1] = HiIndex & 1 ? 0 : 2;
5003       Mask1[2] = PermMask[2];
5004       Mask1[3] = PermMask[3];
5005       if (Mask1[2] >= 0)
5006         Mask1[2] += 4;
5007       if (Mask1[3] >= 0)
5008         Mask1[3] += 4;
5009       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5010     }
5011   }
5012
5013   // Break it into (shuffle shuffle_hi, shuffle_lo).
5014   Locs.clear();
5015   SmallVector<int,8> LoMask(4U, -1);
5016   SmallVector<int,8> HiMask(4U, -1);
5017
5018   SmallVector<int,8> *MaskPtr = &LoMask;
5019   unsigned MaskIdx = 0;
5020   unsigned LoIdx = 0;
5021   unsigned HiIdx = 2;
5022   for (unsigned i = 0; i != 4; ++i) {
5023     if (i == 2) {
5024       MaskPtr = &HiMask;
5025       MaskIdx = 1;
5026       LoIdx = 0;
5027       HiIdx = 2;
5028     }
5029     int Idx = PermMask[i];
5030     if (Idx < 0) {
5031       Locs[i] = std::make_pair(-1, -1);
5032     } else if (Idx < 4) {
5033       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5034       (*MaskPtr)[LoIdx] = Idx;
5035       LoIdx++;
5036     } else {
5037       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5038       (*MaskPtr)[HiIdx] = Idx;
5039       HiIdx++;
5040     }
5041   }
5042
5043   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5044   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5045   SmallVector<int, 8> MaskOps;
5046   for (unsigned i = 0; i != 4; ++i) {
5047     if (Locs[i].first == -1) {
5048       MaskOps.push_back(-1);
5049     } else {
5050       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5051       MaskOps.push_back(Idx);
5052     }
5053   }
5054   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5055 }
5056
5057 static bool MayFoldVectorLoad(SDValue V) {
5058   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5059     V = V.getOperand(0);
5060   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5061     V = V.getOperand(0);
5062   if (MayFoldLoad(V))
5063     return true;
5064   return false;
5065 }
5066
5067 // FIXME: the version above should always be used. Since there's
5068 // a bug where several vector shuffles can't be folded because the
5069 // DAG is not updated during lowering and a node claims to have two
5070 // uses while it only has one, use this version, and let isel match
5071 // another instruction if the load really happens to have more than
5072 // one use. Remove this version after this bug get fixed.
5073 // rdar://8434668, PR8156
5074 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5075   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5076     V = V.getOperand(0);
5077   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5078     V = V.getOperand(0);
5079   if (ISD::isNormalLoad(V.getNode()))
5080     return true;
5081   return false;
5082 }
5083
5084 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5085 /// a vector extract, and if both can be later optimized into a single load.
5086 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5087 /// here because otherwise a target specific shuffle node is going to be
5088 /// emitted for this shuffle, and the optimization not done.
5089 /// FIXME: This is probably not the best approach, but fix the problem
5090 /// until the right path is decided.
5091 static
5092 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5093                                          const TargetLowering &TLI) {
5094   EVT VT = V.getValueType();
5095   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5096
5097   // Be sure that the vector shuffle is present in a pattern like this:
5098   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5099   if (!V.hasOneUse())
5100     return false;
5101
5102   SDNode *N = *V.getNode()->use_begin();
5103   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5104     return false;
5105
5106   SDValue EltNo = N->getOperand(1);
5107   if (!isa<ConstantSDNode>(EltNo))
5108     return false;
5109
5110   // If the bit convert changed the number of elements, it is unsafe
5111   // to examine the mask.
5112   bool HasShuffleIntoBitcast = false;
5113   if (V.getOpcode() == ISD::BIT_CONVERT) {
5114     EVT SrcVT = V.getOperand(0).getValueType();
5115     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5116       return false;
5117     V = V.getOperand(0);
5118     HasShuffleIntoBitcast = true;
5119   }
5120
5121   // Select the input vector, guarding against out of range extract vector.
5122   unsigned NumElems = VT.getVectorNumElements();
5123   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5124   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5125   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5126
5127   // Skip one more bit_convert if necessary
5128   if (V.getOpcode() == ISD::BIT_CONVERT)
5129     V = V.getOperand(0);
5130
5131   if (ISD::isNormalLoad(V.getNode())) {
5132     // Is the original load suitable?
5133     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5134
5135     // FIXME: avoid the multi-use bug that is preventing lots of
5136     // of foldings to be detected, this is still wrong of course, but
5137     // give the temporary desired behavior, and if it happens that
5138     // the load has real more uses, during isel it will not fold, and
5139     // will generate poor code.
5140     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5141       return false;
5142
5143     if (!HasShuffleIntoBitcast)
5144       return true;
5145
5146     // If there's a bitcast before the shuffle, check if the load type and
5147     // alignment is valid.
5148     unsigned Align = LN0->getAlignment();
5149     unsigned NewAlign =
5150       TLI.getTargetData()->getABITypeAlignment(
5151                                     VT.getTypeForEVT(*DAG.getContext()));
5152
5153     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5154       return false;
5155   }
5156
5157   return true;
5158 }
5159
5160 static
5161 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5162   EVT VT = Op.getValueType();
5163
5164   // Canonizalize to v2f64.
5165   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, V1);
5166   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5167                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5168                                           V1, DAG));
5169 }
5170
5171 static
5172 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5173                         bool HasSSE2) {
5174   SDValue V1 = Op.getOperand(0);
5175   SDValue V2 = Op.getOperand(1);
5176   EVT VT = Op.getValueType();
5177
5178   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5179
5180   if (HasSSE2 && VT == MVT::v2f64)
5181     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5182
5183   // v4f32 or v4i32
5184   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5185 }
5186
5187 static
5188 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5189   SDValue V1 = Op.getOperand(0);
5190   SDValue V2 = Op.getOperand(1);
5191   EVT VT = Op.getValueType();
5192
5193   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5194          "unsupported shuffle type");
5195
5196   if (V2.getOpcode() == ISD::UNDEF)
5197     V2 = V1;
5198
5199   // v4i32 or v4f32
5200   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5201 }
5202
5203 static
5204 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5205   SDValue V1 = Op.getOperand(0);
5206   SDValue V2 = Op.getOperand(1);
5207   EVT VT = Op.getValueType();
5208   unsigned NumElems = VT.getVectorNumElements();
5209
5210   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5211   // operand of these instructions is only memory, so check if there's a
5212   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5213   // same masks.
5214   bool CanFoldLoad = false;
5215
5216   // Trivial case, when V2 comes from a load.
5217   if (MayFoldVectorLoad(V2))
5218     CanFoldLoad = true;
5219
5220   // When V1 is a load, it can be folded later into a store in isel, example:
5221   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5222   //    turns into:
5223   //  (MOVLPSmr addr:$src1, VR128:$src2)
5224   // So, recognize this potential and also use MOVLPS or MOVLPD
5225   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5226     CanFoldLoad = true;
5227
5228   if (CanFoldLoad) {
5229     if (HasSSE2 && NumElems == 2)
5230       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5231
5232     if (NumElems == 4)
5233       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5234   }
5235
5236   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5237   // movl and movlp will both match v2i64, but v2i64 is never matched by
5238   // movl earlier because we make it strict to avoid messing with the movlp load
5239   // folding logic (see the code above getMOVLP call). Match it here then,
5240   // this is horrible, but will stay like this until we move all shuffle
5241   // matching to x86 specific nodes. Note that for the 1st condition all
5242   // types are matched with movsd.
5243   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5244     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5245   else if (HasSSE2)
5246     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5247
5248
5249   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5250
5251   // Invert the operand order and use SHUFPS to match it.
5252   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5253                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5254 }
5255
5256 static inline unsigned getUNPCKLOpcode(EVT VT) {
5257   switch(VT.getSimpleVT().SimpleTy) {
5258   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5259   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5260   case MVT::v4f32: return X86ISD::UNPCKLPS;
5261   case MVT::v2f64: return X86ISD::UNPCKLPD;
5262   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5263   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5264   default:
5265     llvm_unreachable("Unknow type for unpckl");
5266   }
5267   return 0;
5268 }
5269
5270 static inline unsigned getUNPCKHOpcode(EVT VT) {
5271   switch(VT.getSimpleVT().SimpleTy) {
5272   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5273   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5274   case MVT::v4f32: return X86ISD::UNPCKHPS;
5275   case MVT::v2f64: return X86ISD::UNPCKHPD;
5276   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5277   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5278   default:
5279     llvm_unreachable("Unknow type for unpckh");
5280   }
5281   return 0;
5282 }
5283
5284 static
5285 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5286                                const TargetLowering &TLI,
5287                                const X86Subtarget *Subtarget) {
5288   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5289   EVT VT = Op.getValueType();
5290   DebugLoc dl = Op.getDebugLoc();
5291   SDValue V1 = Op.getOperand(0);
5292   SDValue V2 = Op.getOperand(1);
5293
5294   if (isZeroShuffle(SVOp))
5295     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5296
5297   // Handle splat operations
5298   if (SVOp->isSplat()) {
5299     // Special case, this is the only place now where it's
5300     // allowed to return a vector_shuffle operation without
5301     // using a target specific node, because *hopefully* it
5302     // will be optimized away by the dag combiner.
5303     if (VT.getVectorNumElements() <= 4 &&
5304         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5305       return Op;
5306
5307     // Handle splats by matching through known masks
5308     if (VT.getVectorNumElements() <= 4)
5309       return SDValue();
5310
5311     // Canonicalize all of the remaining to v4f32.
5312     return PromoteSplat(SVOp, DAG);
5313   }
5314
5315   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5316   // do it!
5317   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5318     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5319     if (NewOp.getNode())
5320       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5321   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5322     // FIXME: Figure out a cleaner way to do this.
5323     // Try to make use of movq to zero out the top part.
5324     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5325       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5326       if (NewOp.getNode()) {
5327         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5328           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5329                               DAG, Subtarget, dl);
5330       }
5331     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5332       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5333       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5334         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5335                             DAG, Subtarget, dl);
5336     }
5337   }
5338   return SDValue();
5339 }
5340
5341 SDValue
5342 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5343   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5344   SDValue V1 = Op.getOperand(0);
5345   SDValue V2 = Op.getOperand(1);
5346   EVT VT = Op.getValueType();
5347   DebugLoc dl = Op.getDebugLoc();
5348   unsigned NumElems = VT.getVectorNumElements();
5349   bool isMMX = VT.getSizeInBits() == 64;
5350   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5351   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5352   bool V1IsSplat = false;
5353   bool V2IsSplat = false;
5354   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5355   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5356   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5357   MachineFunction &MF = DAG.getMachineFunction();
5358   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5359
5360   // Shuffle operations on MMX not supported.
5361   if (isMMX)
5362     return Op;
5363
5364   // Vector shuffle lowering takes 3 steps:
5365   //
5366   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5367   //    narrowing and commutation of operands should be handled.
5368   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5369   //    shuffle nodes.
5370   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5371   //    so the shuffle can be broken into other shuffles and the legalizer can
5372   //    try the lowering again.
5373   //
5374   // The general ideia is that no vector_shuffle operation should be left to
5375   // be matched during isel, all of them must be converted to a target specific
5376   // node here.
5377
5378   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5379   // narrowing and commutation of operands should be handled. The actual code
5380   // doesn't include all of those, work in progress...
5381   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5382   if (NewOp.getNode())
5383     return NewOp;
5384
5385   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5386   // unpckh_undef). Only use pshufd if speed is more important than size.
5387   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5388     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5389       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5390   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5391     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5392       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5393
5394   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5395       RelaxedMayFoldVectorLoad(V1))
5396     return getMOVDDup(Op, dl, V1, DAG);
5397
5398   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5399     return getMOVHighToLow(Op, dl, DAG);
5400
5401   // Use to match splats
5402   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5403       (VT == MVT::v2f64 || VT == MVT::v2i64))
5404     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5405
5406   if (X86::isPSHUFDMask(SVOp)) {
5407     // The actual implementation will match the mask in the if above and then
5408     // during isel it can match several different instructions, not only pshufd
5409     // as its name says, sad but true, emulate the behavior for now...
5410     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5411         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5412
5413     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5414
5415     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5416       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5417
5418     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5419       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5420                                   TargetMask, DAG);
5421
5422     if (VT == MVT::v4f32)
5423       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5424                                   TargetMask, DAG);
5425   }
5426
5427   // Check if this can be converted into a logical shift.
5428   bool isLeft = false;
5429   unsigned ShAmt = 0;
5430   SDValue ShVal;
5431   bool isShift = getSubtarget()->hasSSE2() &&
5432     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5433   if (isShift && ShVal.hasOneUse()) {
5434     // If the shifted value has multiple uses, it may be cheaper to use
5435     // v_set0 + movlhps or movhlps, etc.
5436     EVT EltVT = VT.getVectorElementType();
5437     ShAmt *= EltVT.getSizeInBits();
5438     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5439   }
5440
5441   if (X86::isMOVLMask(SVOp)) {
5442     if (V1IsUndef)
5443       return V2;
5444     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5445       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5446     if (!X86::isMOVLPMask(SVOp)) {
5447       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5448         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5449
5450       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5451         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5452     }
5453   }
5454
5455   // FIXME: fold these into legal mask.
5456   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5457     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5458
5459   if (X86::isMOVHLPSMask(SVOp))
5460     return getMOVHighToLow(Op, dl, DAG);
5461
5462   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5463     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5464
5465   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5466     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5467
5468   if (X86::isMOVLPMask(SVOp))
5469     return getMOVLP(Op, dl, DAG, HasSSE2);
5470
5471   if (ShouldXformToMOVHLPS(SVOp) ||
5472       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5473     return CommuteVectorShuffle(SVOp, DAG);
5474
5475   if (isShift) {
5476     // No better options. Use a vshl / vsrl.
5477     EVT EltVT = VT.getVectorElementType();
5478     ShAmt *= EltVT.getSizeInBits();
5479     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5480   }
5481
5482   bool Commuted = false;
5483   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5484   // 1,1,1,1 -> v8i16 though.
5485   V1IsSplat = isSplatVector(V1.getNode());
5486   V2IsSplat = isSplatVector(V2.getNode());
5487
5488   // Canonicalize the splat or undef, if present, to be on the RHS.
5489   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5490     Op = CommuteVectorShuffle(SVOp, DAG);
5491     SVOp = cast<ShuffleVectorSDNode>(Op);
5492     V1 = SVOp->getOperand(0);
5493     V2 = SVOp->getOperand(1);
5494     std::swap(V1IsSplat, V2IsSplat);
5495     std::swap(V1IsUndef, V2IsUndef);
5496     Commuted = true;
5497   }
5498
5499   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5500     // Shuffling low element of v1 into undef, just return v1.
5501     if (V2IsUndef)
5502       return V1;
5503     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5504     // the instruction selector will not match, so get a canonical MOVL with
5505     // swapped operands to undo the commute.
5506     return getMOVL(DAG, dl, VT, V2, V1);
5507   }
5508
5509   if (X86::isUNPCKLMask(SVOp))
5510     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5511
5512   if (X86::isUNPCKHMask(SVOp))
5513     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5514
5515   if (V2IsSplat) {
5516     // Normalize mask so all entries that point to V2 points to its first
5517     // element then try to match unpck{h|l} again. If match, return a
5518     // new vector_shuffle with the corrected mask.
5519     SDValue NewMask = NormalizeMask(SVOp, DAG);
5520     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5521     if (NSVOp != SVOp) {
5522       if (X86::isUNPCKLMask(NSVOp, true)) {
5523         return NewMask;
5524       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5525         return NewMask;
5526       }
5527     }
5528   }
5529
5530   if (Commuted) {
5531     // Commute is back and try unpck* again.
5532     // FIXME: this seems wrong.
5533     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5534     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5535
5536     if (X86::isUNPCKLMask(NewSVOp))
5537       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5538
5539     if (X86::isUNPCKHMask(NewSVOp))
5540       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5541   }
5542
5543   // Normalize the node to match x86 shuffle ops if needed
5544   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5545     return CommuteVectorShuffle(SVOp, DAG);
5546
5547   // The checks below are all present in isShuffleMaskLegal, but they are
5548   // inlined here right now to enable us to directly emit target specific
5549   // nodes, and remove one by one until they don't return Op anymore.
5550   SmallVector<int, 16> M;
5551   SVOp->getMask(M);
5552
5553   if (isPALIGNRMask(M, VT, HasSSSE3))
5554     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5555                                 X86::getShufflePALIGNRImmediate(SVOp),
5556                                 DAG);
5557
5558   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5559       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5560     if (VT == MVT::v2f64)
5561       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5562     if (VT == MVT::v2i64)
5563       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5564   }
5565
5566   if (isPSHUFHWMask(M, VT))
5567     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5568                                 X86::getShufflePSHUFHWImmediate(SVOp),
5569                                 DAG);
5570
5571   if (isPSHUFLWMask(M, VT))
5572     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5573                                 X86::getShufflePSHUFLWImmediate(SVOp),
5574                                 DAG);
5575
5576   if (isSHUFPMask(M, VT)) {
5577     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5578     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5579       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5580                                   TargetMask, DAG);
5581     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5582       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5583                                   TargetMask, DAG);
5584   }
5585
5586   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5587     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5588       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5589   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5590     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5591       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5592
5593   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5594   if (VT == MVT::v8i16) {
5595     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5596     if (NewOp.getNode())
5597       return NewOp;
5598   }
5599
5600   if (VT == MVT::v16i8) {
5601     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5602     if (NewOp.getNode())
5603       return NewOp;
5604   }
5605
5606   // Handle all 4 wide cases with a number of shuffles.
5607   if (NumElems == 4)
5608     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5609
5610   return SDValue();
5611 }
5612
5613 SDValue
5614 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5615                                                 SelectionDAG &DAG) const {
5616   EVT VT = Op.getValueType();
5617   DebugLoc dl = Op.getDebugLoc();
5618   if (VT.getSizeInBits() == 8) {
5619     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5620                                     Op.getOperand(0), Op.getOperand(1));
5621     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5622                                     DAG.getValueType(VT));
5623     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5624   } else if (VT.getSizeInBits() == 16) {
5625     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5626     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5627     if (Idx == 0)
5628       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5629                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5630                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5631                                                  MVT::v4i32,
5632                                                  Op.getOperand(0)),
5633                                      Op.getOperand(1)));
5634     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5635                                     Op.getOperand(0), Op.getOperand(1));
5636     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5637                                     DAG.getValueType(VT));
5638     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5639   } else if (VT == MVT::f32) {
5640     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5641     // the result back to FR32 register. It's only worth matching if the
5642     // result has a single use which is a store or a bitcast to i32.  And in
5643     // the case of a store, it's not worth it if the index is a constant 0,
5644     // because a MOVSSmr can be used instead, which is smaller and faster.
5645     if (!Op.hasOneUse())
5646       return SDValue();
5647     SDNode *User = *Op.getNode()->use_begin();
5648     if ((User->getOpcode() != ISD::STORE ||
5649          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5650           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5651         (User->getOpcode() != ISD::BIT_CONVERT ||
5652          User->getValueType(0) != MVT::i32))
5653       return SDValue();
5654     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5655                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5656                                               Op.getOperand(0)),
5657                                               Op.getOperand(1));
5658     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5659   } else if (VT == MVT::i32) {
5660     // ExtractPS works with constant index.
5661     if (isa<ConstantSDNode>(Op.getOperand(1)))
5662       return Op;
5663   }
5664   return SDValue();
5665 }
5666
5667
5668 SDValue
5669 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5670                                            SelectionDAG &DAG) const {
5671   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5672     return SDValue();
5673
5674   if (Subtarget->hasSSE41()) {
5675     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5676     if (Res.getNode())
5677       return Res;
5678   }
5679
5680   EVT VT = Op.getValueType();
5681   DebugLoc dl = Op.getDebugLoc();
5682   // TODO: handle v16i8.
5683   if (VT.getSizeInBits() == 16) {
5684     SDValue Vec = Op.getOperand(0);
5685     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5686     if (Idx == 0)
5687       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5688                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5689                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5690                                                  MVT::v4i32, Vec),
5691                                      Op.getOperand(1)));
5692     // Transform it so it match pextrw which produces a 32-bit result.
5693     EVT EltVT = MVT::i32;
5694     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5695                                     Op.getOperand(0), Op.getOperand(1));
5696     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5697                                     DAG.getValueType(VT));
5698     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5699   } else if (VT.getSizeInBits() == 32) {
5700     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5701     if (Idx == 0)
5702       return Op;
5703
5704     // SHUFPS the element to the lowest double word, then movss.
5705     int Mask[4] = { Idx, -1, -1, -1 };
5706     EVT VVT = Op.getOperand(0).getValueType();
5707     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5708                                        DAG.getUNDEF(VVT), Mask);
5709     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5710                        DAG.getIntPtrConstant(0));
5711   } else if (VT.getSizeInBits() == 64) {
5712     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5713     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5714     //        to match extract_elt for f64.
5715     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5716     if (Idx == 0)
5717       return Op;
5718
5719     // UNPCKHPD the element to the lowest double word, then movsd.
5720     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5721     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5722     int Mask[2] = { 1, -1 };
5723     EVT VVT = Op.getOperand(0).getValueType();
5724     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5725                                        DAG.getUNDEF(VVT), Mask);
5726     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5727                        DAG.getIntPtrConstant(0));
5728   }
5729
5730   return SDValue();
5731 }
5732
5733 SDValue
5734 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5735                                                SelectionDAG &DAG) const {
5736   EVT VT = Op.getValueType();
5737   EVT EltVT = VT.getVectorElementType();
5738   DebugLoc dl = Op.getDebugLoc();
5739
5740   SDValue N0 = Op.getOperand(0);
5741   SDValue N1 = Op.getOperand(1);
5742   SDValue N2 = Op.getOperand(2);
5743
5744   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5745       isa<ConstantSDNode>(N2)) {
5746     unsigned Opc;
5747     if (VT == MVT::v8i16)
5748       Opc = X86ISD::PINSRW;
5749     else if (VT == MVT::v16i8)
5750       Opc = X86ISD::PINSRB;
5751     else
5752       Opc = X86ISD::PINSRB;
5753
5754     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5755     // argument.
5756     if (N1.getValueType() != MVT::i32)
5757       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5758     if (N2.getValueType() != MVT::i32)
5759       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5760     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5761   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5762     // Bits [7:6] of the constant are the source select.  This will always be
5763     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5764     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5765     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5766     // Bits [5:4] of the constant are the destination select.  This is the
5767     //  value of the incoming immediate.
5768     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5769     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5770     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5771     // Create this as a scalar to vector..
5772     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5773     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5774   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5775     // PINSR* works with constant index.
5776     return Op;
5777   }
5778   return SDValue();
5779 }
5780
5781 SDValue
5782 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5783   EVT VT = Op.getValueType();
5784   EVT EltVT = VT.getVectorElementType();
5785
5786   if (Subtarget->hasSSE41())
5787     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5788
5789   if (EltVT == MVT::i8)
5790     return SDValue();
5791
5792   DebugLoc dl = Op.getDebugLoc();
5793   SDValue N0 = Op.getOperand(0);
5794   SDValue N1 = Op.getOperand(1);
5795   SDValue N2 = Op.getOperand(2);
5796
5797   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5798     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5799     // as its second argument.
5800     if (N1.getValueType() != MVT::i32)
5801       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5802     if (N2.getValueType() != MVT::i32)
5803       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5804     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
5805   }
5806   return SDValue();
5807 }
5808
5809 SDValue
5810 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5811   DebugLoc dl = Op.getDebugLoc();
5812
5813   if (Op.getValueType() == MVT::v1i64 &&
5814       Op.getOperand(0).getValueType() == MVT::i64)
5815     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5816
5817   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5818   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
5819          "Expected an SSE type!");
5820   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5821                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
5822 }
5823
5824 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5825 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5826 // one of the above mentioned nodes. It has to be wrapped because otherwise
5827 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5828 // be used to form addressing mode. These wrapped nodes will be selected
5829 // into MOV32ri.
5830 SDValue
5831 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5832   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5833
5834   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5835   // global base reg.
5836   unsigned char OpFlag = 0;
5837   unsigned WrapperKind = X86ISD::Wrapper;
5838   CodeModel::Model M = getTargetMachine().getCodeModel();
5839
5840   if (Subtarget->isPICStyleRIPRel() &&
5841       (M == CodeModel::Small || M == CodeModel::Kernel))
5842     WrapperKind = X86ISD::WrapperRIP;
5843   else if (Subtarget->isPICStyleGOT())
5844     OpFlag = X86II::MO_GOTOFF;
5845   else if (Subtarget->isPICStyleStubPIC())
5846     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5847
5848   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5849                                              CP->getAlignment(),
5850                                              CP->getOffset(), OpFlag);
5851   DebugLoc DL = CP->getDebugLoc();
5852   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5853   // With PIC, the address is actually $g + Offset.
5854   if (OpFlag) {
5855     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5856                          DAG.getNode(X86ISD::GlobalBaseReg,
5857                                      DebugLoc(), getPointerTy()),
5858                          Result);
5859   }
5860
5861   return Result;
5862 }
5863
5864 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5865   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5866
5867   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5868   // global base reg.
5869   unsigned char OpFlag = 0;
5870   unsigned WrapperKind = X86ISD::Wrapper;
5871   CodeModel::Model M = getTargetMachine().getCodeModel();
5872
5873   if (Subtarget->isPICStyleRIPRel() &&
5874       (M == CodeModel::Small || M == CodeModel::Kernel))
5875     WrapperKind = X86ISD::WrapperRIP;
5876   else if (Subtarget->isPICStyleGOT())
5877     OpFlag = X86II::MO_GOTOFF;
5878   else if (Subtarget->isPICStyleStubPIC())
5879     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5880
5881   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5882                                           OpFlag);
5883   DebugLoc DL = JT->getDebugLoc();
5884   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5885
5886   // With PIC, the address is actually $g + Offset.
5887   if (OpFlag) {
5888     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5889                          DAG.getNode(X86ISD::GlobalBaseReg,
5890                                      DebugLoc(), getPointerTy()),
5891                          Result);
5892   }
5893
5894   return Result;
5895 }
5896
5897 SDValue
5898 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5899   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5900
5901   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5902   // global base reg.
5903   unsigned char OpFlag = 0;
5904   unsigned WrapperKind = X86ISD::Wrapper;
5905   CodeModel::Model M = getTargetMachine().getCodeModel();
5906
5907   if (Subtarget->isPICStyleRIPRel() &&
5908       (M == CodeModel::Small || M == CodeModel::Kernel))
5909     WrapperKind = X86ISD::WrapperRIP;
5910   else if (Subtarget->isPICStyleGOT())
5911     OpFlag = X86II::MO_GOTOFF;
5912   else if (Subtarget->isPICStyleStubPIC())
5913     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5914
5915   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5916
5917   DebugLoc DL = Op.getDebugLoc();
5918   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5919
5920
5921   // With PIC, the address is actually $g + Offset.
5922   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5923       !Subtarget->is64Bit()) {
5924     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5925                          DAG.getNode(X86ISD::GlobalBaseReg,
5926                                      DebugLoc(), getPointerTy()),
5927                          Result);
5928   }
5929
5930   return Result;
5931 }
5932
5933 SDValue
5934 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5935   // Create the TargetBlockAddressAddress node.
5936   unsigned char OpFlags =
5937     Subtarget->ClassifyBlockAddressReference();
5938   CodeModel::Model M = getTargetMachine().getCodeModel();
5939   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5940   DebugLoc dl = Op.getDebugLoc();
5941   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5942                                        /*isTarget=*/true, OpFlags);
5943
5944   if (Subtarget->isPICStyleRIPRel() &&
5945       (M == CodeModel::Small || M == CodeModel::Kernel))
5946     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5947   else
5948     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5949
5950   // With PIC, the address is actually $g + Offset.
5951   if (isGlobalRelativeToPICBase(OpFlags)) {
5952     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5953                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5954                          Result);
5955   }
5956
5957   return Result;
5958 }
5959
5960 SDValue
5961 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5962                                       int64_t Offset,
5963                                       SelectionDAG &DAG) const {
5964   // Create the TargetGlobalAddress node, folding in the constant
5965   // offset if it is legal.
5966   unsigned char OpFlags =
5967     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5968   CodeModel::Model M = getTargetMachine().getCodeModel();
5969   SDValue Result;
5970   if (OpFlags == X86II::MO_NO_FLAG &&
5971       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5972     // A direct static reference to a global.
5973     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5974     Offset = 0;
5975   } else {
5976     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5977   }
5978
5979   if (Subtarget->isPICStyleRIPRel() &&
5980       (M == CodeModel::Small || M == CodeModel::Kernel))
5981     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5982   else
5983     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5984
5985   // With PIC, the address is actually $g + Offset.
5986   if (isGlobalRelativeToPICBase(OpFlags)) {
5987     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5988                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5989                          Result);
5990   }
5991
5992   // For globals that require a load from a stub to get the address, emit the
5993   // load.
5994   if (isGlobalStubReference(OpFlags))
5995     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5996                          MachinePointerInfo::getGOT(), false, false, 0);
5997
5998   // If there was a non-zero offset that we didn't fold, create an explicit
5999   // addition for it.
6000   if (Offset != 0)
6001     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6002                          DAG.getConstant(Offset, getPointerTy()));
6003
6004   return Result;
6005 }
6006
6007 SDValue
6008 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6009   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6010   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6011   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6012 }
6013
6014 static SDValue
6015 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6016            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6017            unsigned char OperandFlags) {
6018   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6019   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6020   DebugLoc dl = GA->getDebugLoc();
6021   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6022                                            GA->getValueType(0),
6023                                            GA->getOffset(),
6024                                            OperandFlags);
6025   if (InFlag) {
6026     SDValue Ops[] = { Chain,  TGA, *InFlag };
6027     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6028   } else {
6029     SDValue Ops[]  = { Chain, TGA };
6030     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6031   }
6032
6033   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6034   MFI->setAdjustsStack(true);
6035
6036   SDValue Flag = Chain.getValue(1);
6037   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6038 }
6039
6040 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6041 static SDValue
6042 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6043                                 const EVT PtrVT) {
6044   SDValue InFlag;
6045   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6046   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6047                                      DAG.getNode(X86ISD::GlobalBaseReg,
6048                                                  DebugLoc(), PtrVT), InFlag);
6049   InFlag = Chain.getValue(1);
6050
6051   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6052 }
6053
6054 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6055 static SDValue
6056 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6057                                 const EVT PtrVT) {
6058   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6059                     X86::RAX, X86II::MO_TLSGD);
6060 }
6061
6062 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6063 // "local exec" model.
6064 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6065                                    const EVT PtrVT, TLSModel::Model model,
6066                                    bool is64Bit) {
6067   DebugLoc dl = GA->getDebugLoc();
6068
6069   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6070   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6071                                                          is64Bit ? 257 : 256));
6072
6073   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6074                                       DAG.getIntPtrConstant(0),
6075                                       MachinePointerInfo(Ptr), false, false, 0);
6076
6077   unsigned char OperandFlags = 0;
6078   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6079   // initialexec.
6080   unsigned WrapperKind = X86ISD::Wrapper;
6081   if (model == TLSModel::LocalExec) {
6082     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6083   } else if (is64Bit) {
6084     assert(model == TLSModel::InitialExec);
6085     OperandFlags = X86II::MO_GOTTPOFF;
6086     WrapperKind = X86ISD::WrapperRIP;
6087   } else {
6088     assert(model == TLSModel::InitialExec);
6089     OperandFlags = X86II::MO_INDNTPOFF;
6090   }
6091
6092   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6093   // exec)
6094   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6095                                            GA->getValueType(0),
6096                                            GA->getOffset(), OperandFlags);
6097   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6098
6099   if (model == TLSModel::InitialExec)
6100     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6101                          MachinePointerInfo::getGOT(), false, false, 0);
6102
6103   // The address of the thread local variable is the add of the thread
6104   // pointer with the offset of the variable.
6105   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6106 }
6107
6108 SDValue
6109 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6110
6111   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6112   const GlobalValue *GV = GA->getGlobal();
6113
6114   if (Subtarget->isTargetELF()) {
6115     // TODO: implement the "local dynamic" model
6116     // TODO: implement the "initial exec"model for pic executables
6117
6118     // If GV is an alias then use the aliasee for determining
6119     // thread-localness.
6120     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6121       GV = GA->resolveAliasedGlobal(false);
6122
6123     TLSModel::Model model
6124       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6125
6126     switch (model) {
6127       case TLSModel::GeneralDynamic:
6128       case TLSModel::LocalDynamic: // not implemented
6129         if (Subtarget->is64Bit())
6130           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6131         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6132
6133       case TLSModel::InitialExec:
6134       case TLSModel::LocalExec:
6135         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6136                                    Subtarget->is64Bit());
6137     }
6138   } else if (Subtarget->isTargetDarwin()) {
6139     // Darwin only has one model of TLS.  Lower to that.
6140     unsigned char OpFlag = 0;
6141     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6142                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6143
6144     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6145     // global base reg.
6146     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6147                   !Subtarget->is64Bit();
6148     if (PIC32)
6149       OpFlag = X86II::MO_TLVP_PIC_BASE;
6150     else
6151       OpFlag = X86II::MO_TLVP;
6152     DebugLoc DL = Op.getDebugLoc();
6153     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6154                                                 getPointerTy(),
6155                                                 GA->getOffset(), OpFlag);
6156     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6157
6158     // With PIC32, the address is actually $g + Offset.
6159     if (PIC32)
6160       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6161                            DAG.getNode(X86ISD::GlobalBaseReg,
6162                                        DebugLoc(), getPointerTy()),
6163                            Offset);
6164
6165     // Lowering the machine isd will make sure everything is in the right
6166     // location.
6167     SDValue Args[] = { Offset };
6168     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6169
6170     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6171     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6172     MFI->setAdjustsStack(true);
6173
6174     // And our return value (tls address) is in the standard call return value
6175     // location.
6176     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6177     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6178   }
6179
6180   assert(false &&
6181          "TLS not implemented for this target.");
6182
6183   llvm_unreachable("Unreachable");
6184   return SDValue();
6185 }
6186
6187
6188 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6189 /// take a 2 x i32 value to shift plus a shift amount.
6190 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6191   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6192   EVT VT = Op.getValueType();
6193   unsigned VTBits = VT.getSizeInBits();
6194   DebugLoc dl = Op.getDebugLoc();
6195   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6196   SDValue ShOpLo = Op.getOperand(0);
6197   SDValue ShOpHi = Op.getOperand(1);
6198   SDValue ShAmt  = Op.getOperand(2);
6199   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6200                                      DAG.getConstant(VTBits - 1, MVT::i8))
6201                        : DAG.getConstant(0, VT);
6202
6203   SDValue Tmp2, Tmp3;
6204   if (Op.getOpcode() == ISD::SHL_PARTS) {
6205     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6206     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6207   } else {
6208     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6209     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6210   }
6211
6212   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6213                                 DAG.getConstant(VTBits, MVT::i8));
6214   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6215                              AndNode, DAG.getConstant(0, MVT::i8));
6216
6217   SDValue Hi, Lo;
6218   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6219   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6220   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6221
6222   if (Op.getOpcode() == ISD::SHL_PARTS) {
6223     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6224     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6225   } else {
6226     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6227     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6228   }
6229
6230   SDValue Ops[2] = { Lo, Hi };
6231   return DAG.getMergeValues(Ops, 2, dl);
6232 }
6233
6234 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6235                                            SelectionDAG &DAG) const {
6236   EVT SrcVT = Op.getOperand(0).getValueType();
6237
6238   if (SrcVT.isVector())
6239     return SDValue();
6240
6241   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6242          "Unknown SINT_TO_FP to lower!");
6243
6244   // These are really Legal; return the operand so the caller accepts it as
6245   // Legal.
6246   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6247     return Op;
6248   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6249       Subtarget->is64Bit()) {
6250     return Op;
6251   }
6252
6253   DebugLoc dl = Op.getDebugLoc();
6254   unsigned Size = SrcVT.getSizeInBits()/8;
6255   MachineFunction &MF = DAG.getMachineFunction();
6256   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6257   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6258   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6259                                StackSlot,
6260                                MachinePointerInfo::getFixedStack(SSFI),
6261                                false, false, 0);
6262   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6263 }
6264
6265 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6266                                      SDValue StackSlot,
6267                                      SelectionDAG &DAG) const {
6268   // Build the FILD
6269   DebugLoc DL = Op.getDebugLoc();
6270   SDVTList Tys;
6271   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6272   if (useSSE)
6273     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6274   else
6275     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6276
6277   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6278
6279   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6280   MachineMemOperand *MMO =
6281     DAG.getMachineFunction()
6282     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6283                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6284
6285   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6286   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6287                                            X86ISD::FILD, DL,
6288                                            Tys, Ops, array_lengthof(Ops),
6289                                            SrcVT, MMO);
6290
6291   if (useSSE) {
6292     Chain = Result.getValue(1);
6293     SDValue InFlag = Result.getValue(2);
6294
6295     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6296     // shouldn't be necessary except that RFP cannot be live across
6297     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6298     MachineFunction &MF = DAG.getMachineFunction();
6299     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6300     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6301     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6302     Tys = DAG.getVTList(MVT::Other);
6303     SDValue Ops[] = {
6304       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6305     };
6306     MachineMemOperand *MMO =
6307       DAG.getMachineFunction()
6308       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6309                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6310
6311     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6312                                     Ops, array_lengthof(Ops),
6313                                     Op.getValueType(), MMO);
6314     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6315                          MachinePointerInfo::getFixedStack(SSFI),
6316                          false, false, 0);
6317   }
6318
6319   return Result;
6320 }
6321
6322 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6323 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6324                                                SelectionDAG &DAG) const {
6325   // This algorithm is not obvious. Here it is in C code, more or less:
6326   /*
6327     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6328       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6329       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6330
6331       // Copy ints to xmm registers.
6332       __m128i xh = _mm_cvtsi32_si128( hi );
6333       __m128i xl = _mm_cvtsi32_si128( lo );
6334
6335       // Combine into low half of a single xmm register.
6336       __m128i x = _mm_unpacklo_epi32( xh, xl );
6337       __m128d d;
6338       double sd;
6339
6340       // Merge in appropriate exponents to give the integer bits the right
6341       // magnitude.
6342       x = _mm_unpacklo_epi32( x, exp );
6343
6344       // Subtract away the biases to deal with the IEEE-754 double precision
6345       // implicit 1.
6346       d = _mm_sub_pd( (__m128d) x, bias );
6347
6348       // All conversions up to here are exact. The correctly rounded result is
6349       // calculated using the current rounding mode using the following
6350       // horizontal add.
6351       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6352       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6353                                 // store doesn't really need to be here (except
6354                                 // maybe to zero the other double)
6355       return sd;
6356     }
6357   */
6358
6359   DebugLoc dl = Op.getDebugLoc();
6360   LLVMContext *Context = DAG.getContext();
6361
6362   // Build some magic constants.
6363   std::vector<Constant*> CV0;
6364   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6365   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6366   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6367   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6368   Constant *C0 = ConstantVector::get(CV0);
6369   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6370
6371   std::vector<Constant*> CV1;
6372   CV1.push_back(
6373     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6374   CV1.push_back(
6375     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6376   Constant *C1 = ConstantVector::get(CV1);
6377   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6378
6379   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6380                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6381                                         Op.getOperand(0),
6382                                         DAG.getIntPtrConstant(1)));
6383   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6384                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6385                                         Op.getOperand(0),
6386                                         DAG.getIntPtrConstant(0)));
6387   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6388   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6389                               MachinePointerInfo::getConstantPool(),
6390                               false, false, 16);
6391   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6392   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6393   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6394                               MachinePointerInfo::getConstantPool(),
6395                               false, false, 16);
6396   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6397
6398   // Add the halves; easiest way is to swap them into another reg first.
6399   int ShufMask[2] = { 1, -1 };
6400   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6401                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6402   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6403   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6404                      DAG.getIntPtrConstant(0));
6405 }
6406
6407 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6408 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6409                                                SelectionDAG &DAG) const {
6410   DebugLoc dl = Op.getDebugLoc();
6411   // FP constant to bias correct the final result.
6412   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6413                                    MVT::f64);
6414
6415   // Load the 32-bit value into an XMM register.
6416   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6417                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6418                                          Op.getOperand(0),
6419                                          DAG.getIntPtrConstant(0)));
6420
6421   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6422                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6423                      DAG.getIntPtrConstant(0));
6424
6425   // Or the load with the bias.
6426   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6427                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6428                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6429                                                    MVT::v2f64, Load)),
6430                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6431                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6432                                                    MVT::v2f64, Bias)));
6433   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6434                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6435                    DAG.getIntPtrConstant(0));
6436
6437   // Subtract the bias.
6438   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6439
6440   // Handle final rounding.
6441   EVT DestVT = Op.getValueType();
6442
6443   if (DestVT.bitsLT(MVT::f64)) {
6444     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6445                        DAG.getIntPtrConstant(0));
6446   } else if (DestVT.bitsGT(MVT::f64)) {
6447     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6448   }
6449
6450   // Handle final rounding.
6451   return Sub;
6452 }
6453
6454 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6455                                            SelectionDAG &DAG) const {
6456   SDValue N0 = Op.getOperand(0);
6457   DebugLoc dl = Op.getDebugLoc();
6458
6459   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6460   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6461   // the optimization here.
6462   if (DAG.SignBitIsZero(N0))
6463     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6464
6465   EVT SrcVT = N0.getValueType();
6466   EVT DstVT = Op.getValueType();
6467   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6468     return LowerUINT_TO_FP_i64(Op, DAG);
6469   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6470     return LowerUINT_TO_FP_i32(Op, DAG);
6471
6472   // Make a 64-bit buffer, and use it to build an FILD.
6473   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6474   if (SrcVT == MVT::i32) {
6475     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6476     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6477                                      getPointerTy(), StackSlot, WordOff);
6478     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6479                                   StackSlot, MachinePointerInfo(),
6480                                   false, false, 0);
6481     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6482                                   OffsetSlot, MachinePointerInfo(),
6483                                   false, false, 0);
6484     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6485     return Fild;
6486   }
6487
6488   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6489   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6490                                 StackSlot, MachinePointerInfo(),
6491                                false, false, 0);
6492   // For i64 source, we need to add the appropriate power of 2 if the input
6493   // was negative.  This is the same as the optimization in
6494   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6495   // we must be careful to do the computation in x87 extended precision, not
6496   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6497   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6498   MachineMemOperand *MMO =
6499     DAG.getMachineFunction()
6500     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6501                           MachineMemOperand::MOLoad, 8, 8);
6502
6503   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6504   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6505   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6506                                          MVT::i64, MMO);
6507
6508   APInt FF(32, 0x5F800000ULL);
6509
6510   // Check whether the sign bit is set.
6511   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6512                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6513                                  ISD::SETLT);
6514
6515   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6516   SDValue FudgePtr = DAG.getConstantPool(
6517                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6518                                          getPointerTy());
6519
6520   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6521   SDValue Zero = DAG.getIntPtrConstant(0);
6522   SDValue Four = DAG.getIntPtrConstant(4);
6523   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6524                                Zero, Four);
6525   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6526
6527   // Load the value out, extending it from f32 to f80.
6528   // FIXME: Avoid the extend by constructing the right constant pool?
6529   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6530                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6531                                  MVT::f32, false, false, 4);
6532   // Extend everything to 80 bits to force it to be done on x87.
6533   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6534   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6535 }
6536
6537 std::pair<SDValue,SDValue> X86TargetLowering::
6538 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6539   DebugLoc DL = Op.getDebugLoc();
6540
6541   EVT DstTy = Op.getValueType();
6542
6543   if (!IsSigned) {
6544     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6545     DstTy = MVT::i64;
6546   }
6547
6548   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6549          DstTy.getSimpleVT() >= MVT::i16 &&
6550          "Unknown FP_TO_SINT to lower!");
6551
6552   // These are really Legal.
6553   if (DstTy == MVT::i32 &&
6554       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6555     return std::make_pair(SDValue(), SDValue());
6556   if (Subtarget->is64Bit() &&
6557       DstTy == MVT::i64 &&
6558       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6559     return std::make_pair(SDValue(), SDValue());
6560
6561   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6562   // stack slot.
6563   MachineFunction &MF = DAG.getMachineFunction();
6564   unsigned MemSize = DstTy.getSizeInBits()/8;
6565   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6566   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6567
6568
6569
6570   unsigned Opc;
6571   switch (DstTy.getSimpleVT().SimpleTy) {
6572   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6573   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6574   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6575   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6576   }
6577
6578   SDValue Chain = DAG.getEntryNode();
6579   SDValue Value = Op.getOperand(0);
6580   EVT TheVT = Op.getOperand(0).getValueType();
6581   if (isScalarFPTypeInSSEReg(TheVT)) {
6582     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6583     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6584                          MachinePointerInfo::getFixedStack(SSFI),
6585                          false, false, 0);
6586     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6587     SDValue Ops[] = {
6588       Chain, StackSlot, DAG.getValueType(TheVT)
6589     };
6590
6591     MachineMemOperand *MMO =
6592       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6593                               MachineMemOperand::MOLoad, MemSize, MemSize);
6594     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6595                                     DstTy, MMO);
6596     Chain = Value.getValue(1);
6597     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6598     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6599   }
6600
6601   MachineMemOperand *MMO =
6602     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6603                             MachineMemOperand::MOStore, MemSize, MemSize);
6604
6605   // Build the FP_TO_INT*_IN_MEM
6606   SDValue Ops[] = { Chain, Value, StackSlot };
6607   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6608                                          Ops, 3, DstTy, MMO);
6609
6610   return std::make_pair(FIST, StackSlot);
6611 }
6612
6613 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6614                                            SelectionDAG &DAG) const {
6615   if (Op.getValueType().isVector())
6616     return SDValue();
6617
6618   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6619   SDValue FIST = Vals.first, StackSlot = Vals.second;
6620   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6621   if (FIST.getNode() == 0) return Op;
6622
6623   // Load the result.
6624   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6625                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6626 }
6627
6628 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6629                                            SelectionDAG &DAG) const {
6630   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6631   SDValue FIST = Vals.first, StackSlot = Vals.second;
6632   assert(FIST.getNode() && "Unexpected failure");
6633
6634   // Load the result.
6635   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6636                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6637 }
6638
6639 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6640                                      SelectionDAG &DAG) const {
6641   LLVMContext *Context = DAG.getContext();
6642   DebugLoc dl = Op.getDebugLoc();
6643   EVT VT = Op.getValueType();
6644   EVT EltVT = VT;
6645   if (VT.isVector())
6646     EltVT = VT.getVectorElementType();
6647   std::vector<Constant*> CV;
6648   if (EltVT == MVT::f64) {
6649     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6650     CV.push_back(C);
6651     CV.push_back(C);
6652   } else {
6653     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6654     CV.push_back(C);
6655     CV.push_back(C);
6656     CV.push_back(C);
6657     CV.push_back(C);
6658   }
6659   Constant *C = ConstantVector::get(CV);
6660   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6661   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6662                              MachinePointerInfo::getConstantPool(),
6663                              false, false, 16);
6664   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6665 }
6666
6667 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6668   LLVMContext *Context = DAG.getContext();
6669   DebugLoc dl = Op.getDebugLoc();
6670   EVT VT = Op.getValueType();
6671   EVT EltVT = VT;
6672   if (VT.isVector())
6673     EltVT = VT.getVectorElementType();
6674   std::vector<Constant*> CV;
6675   if (EltVT == MVT::f64) {
6676     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6677     CV.push_back(C);
6678     CV.push_back(C);
6679   } else {
6680     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6681     CV.push_back(C);
6682     CV.push_back(C);
6683     CV.push_back(C);
6684     CV.push_back(C);
6685   }
6686   Constant *C = ConstantVector::get(CV);
6687   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6688   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6689                              MachinePointerInfo::getConstantPool(),
6690                              false, false, 16);
6691   if (VT.isVector()) {
6692     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6693                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6694                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6695                                 Op.getOperand(0)),
6696                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6697   } else {
6698     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6699   }
6700 }
6701
6702 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6703   LLVMContext *Context = DAG.getContext();
6704   SDValue Op0 = Op.getOperand(0);
6705   SDValue Op1 = Op.getOperand(1);
6706   DebugLoc dl = Op.getDebugLoc();
6707   EVT VT = Op.getValueType();
6708   EVT SrcVT = Op1.getValueType();
6709
6710   // If second operand is smaller, extend it first.
6711   if (SrcVT.bitsLT(VT)) {
6712     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6713     SrcVT = VT;
6714   }
6715   // And if it is bigger, shrink it first.
6716   if (SrcVT.bitsGT(VT)) {
6717     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6718     SrcVT = VT;
6719   }
6720
6721   // At this point the operands and the result should have the same
6722   // type, and that won't be f80 since that is not custom lowered.
6723
6724   // First get the sign bit of second operand.
6725   std::vector<Constant*> CV;
6726   if (SrcVT == MVT::f64) {
6727     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6728     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6729   } else {
6730     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6731     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6732     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6733     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6734   }
6735   Constant *C = ConstantVector::get(CV);
6736   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6737   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6738                               MachinePointerInfo::getConstantPool(),
6739                               false, false, 16);
6740   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6741
6742   // Shift sign bit right or left if the two operands have different types.
6743   if (SrcVT.bitsGT(VT)) {
6744     // Op0 is MVT::f32, Op1 is MVT::f64.
6745     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6746     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6747                           DAG.getConstant(32, MVT::i32));
6748     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6749     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6750                           DAG.getIntPtrConstant(0));
6751   }
6752
6753   // Clear first operand sign bit.
6754   CV.clear();
6755   if (VT == MVT::f64) {
6756     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6757     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6758   } else {
6759     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6760     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6761     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6762     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6763   }
6764   C = ConstantVector::get(CV);
6765   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6766   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6767                               MachinePointerInfo::getConstantPool(),
6768                               false, false, 16);
6769   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6770
6771   // Or the value with the sign bit.
6772   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6773 }
6774
6775 /// Emit nodes that will be selected as "test Op0,Op0", or something
6776 /// equivalent.
6777 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6778                                     SelectionDAG &DAG) const {
6779   DebugLoc dl = Op.getDebugLoc();
6780
6781   // CF and OF aren't always set the way we want. Determine which
6782   // of these we need.
6783   bool NeedCF = false;
6784   bool NeedOF = false;
6785   switch (X86CC) {
6786   default: break;
6787   case X86::COND_A: case X86::COND_AE:
6788   case X86::COND_B: case X86::COND_BE:
6789     NeedCF = true;
6790     break;
6791   case X86::COND_G: case X86::COND_GE:
6792   case X86::COND_L: case X86::COND_LE:
6793   case X86::COND_O: case X86::COND_NO:
6794     NeedOF = true;
6795     break;
6796   }
6797
6798   // See if we can use the EFLAGS value from the operand instead of
6799   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6800   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6801   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6802     // Emit a CMP with 0, which is the TEST pattern.
6803     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6804                        DAG.getConstant(0, Op.getValueType()));
6805
6806   unsigned Opcode = 0;
6807   unsigned NumOperands = 0;
6808   switch (Op.getNode()->getOpcode()) {
6809   case ISD::ADD:
6810     // Due to an isel shortcoming, be conservative if this add is likely to be
6811     // selected as part of a load-modify-store instruction. When the root node
6812     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6813     // uses of other nodes in the match, such as the ADD in this case. This
6814     // leads to the ADD being left around and reselected, with the result being
6815     // two adds in the output.  Alas, even if none our users are stores, that
6816     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6817     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6818     // climbing the DAG back to the root, and it doesn't seem to be worth the
6819     // effort.
6820     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6821            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6822       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6823         goto default_case;
6824
6825     if (ConstantSDNode *C =
6826         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6827       // An add of one will be selected as an INC.
6828       if (C->getAPIntValue() == 1) {
6829         Opcode = X86ISD::INC;
6830         NumOperands = 1;
6831         break;
6832       }
6833
6834       // An add of negative one (subtract of one) will be selected as a DEC.
6835       if (C->getAPIntValue().isAllOnesValue()) {
6836         Opcode = X86ISD::DEC;
6837         NumOperands = 1;
6838         break;
6839       }
6840     }
6841
6842     // Otherwise use a regular EFLAGS-setting add.
6843     Opcode = X86ISD::ADD;
6844     NumOperands = 2;
6845     break;
6846   case ISD::AND: {
6847     // If the primary and result isn't used, don't bother using X86ISD::AND,
6848     // because a TEST instruction will be better.
6849     bool NonFlagUse = false;
6850     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6851            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6852       SDNode *User = *UI;
6853       unsigned UOpNo = UI.getOperandNo();
6854       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6855         // Look pass truncate.
6856         UOpNo = User->use_begin().getOperandNo();
6857         User = *User->use_begin();
6858       }
6859
6860       if (User->getOpcode() != ISD::BRCOND &&
6861           User->getOpcode() != ISD::SETCC &&
6862           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6863         NonFlagUse = true;
6864         break;
6865       }
6866     }
6867
6868     if (!NonFlagUse)
6869       break;
6870   }
6871     // FALL THROUGH
6872   case ISD::SUB:
6873   case ISD::OR:
6874   case ISD::XOR:
6875     // Due to the ISEL shortcoming noted above, be conservative if this op is
6876     // likely to be selected as part of a load-modify-store instruction.
6877     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6878            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6879       if (UI->getOpcode() == ISD::STORE)
6880         goto default_case;
6881
6882     // Otherwise use a regular EFLAGS-setting instruction.
6883     switch (Op.getNode()->getOpcode()) {
6884     default: llvm_unreachable("unexpected operator!");
6885     case ISD::SUB: Opcode = X86ISD::SUB; break;
6886     case ISD::OR:  Opcode = X86ISD::OR;  break;
6887     case ISD::XOR: Opcode = X86ISD::XOR; break;
6888     case ISD::AND: Opcode = X86ISD::AND; break;
6889     }
6890
6891     NumOperands = 2;
6892     break;
6893   case X86ISD::ADD:
6894   case X86ISD::SUB:
6895   case X86ISD::INC:
6896   case X86ISD::DEC:
6897   case X86ISD::OR:
6898   case X86ISD::XOR:
6899   case X86ISD::AND:
6900     return SDValue(Op.getNode(), 1);
6901   default:
6902   default_case:
6903     break;
6904   }
6905
6906   if (Opcode == 0)
6907     // Emit a CMP with 0, which is the TEST pattern.
6908     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6909                        DAG.getConstant(0, Op.getValueType()));
6910
6911   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6912   SmallVector<SDValue, 4> Ops;
6913   for (unsigned i = 0; i != NumOperands; ++i)
6914     Ops.push_back(Op.getOperand(i));
6915
6916   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6917   DAG.ReplaceAllUsesWith(Op, New);
6918   return SDValue(New.getNode(), 1);
6919 }
6920
6921 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6922 /// equivalent.
6923 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6924                                    SelectionDAG &DAG) const {
6925   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6926     if (C->getAPIntValue() == 0)
6927       return EmitTest(Op0, X86CC, DAG);
6928
6929   DebugLoc dl = Op0.getDebugLoc();
6930   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6931 }
6932
6933 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6934 /// if it's possible.
6935 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6936                                      DebugLoc dl, SelectionDAG &DAG) const {
6937   SDValue Op0 = And.getOperand(0);
6938   SDValue Op1 = And.getOperand(1);
6939   if (Op0.getOpcode() == ISD::TRUNCATE)
6940     Op0 = Op0.getOperand(0);
6941   if (Op1.getOpcode() == ISD::TRUNCATE)
6942     Op1 = Op1.getOperand(0);
6943
6944   SDValue LHS, RHS;
6945   if (Op1.getOpcode() == ISD::SHL)
6946     std::swap(Op0, Op1);
6947   if (Op0.getOpcode() == ISD::SHL) {
6948     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6949       if (And00C->getZExtValue() == 1) {
6950         // If we looked past a truncate, check that it's only truncating away
6951         // known zeros.
6952         unsigned BitWidth = Op0.getValueSizeInBits();
6953         unsigned AndBitWidth = And.getValueSizeInBits();
6954         if (BitWidth > AndBitWidth) {
6955           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6956           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6957           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6958             return SDValue();
6959         }
6960         LHS = Op1;
6961         RHS = Op0.getOperand(1);
6962       }
6963   } else if (Op1.getOpcode() == ISD::Constant) {
6964     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6965     SDValue AndLHS = Op0;
6966     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6967       LHS = AndLHS.getOperand(0);
6968       RHS = AndLHS.getOperand(1);
6969     }
6970   }
6971
6972   if (LHS.getNode()) {
6973     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6974     // instruction.  Since the shift amount is in-range-or-undefined, we know
6975     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6976     // the encoding for the i16 version is larger than the i32 version.
6977     // Also promote i16 to i32 for performance / code size reason.
6978     if (LHS.getValueType() == MVT::i8 ||
6979         LHS.getValueType() == MVT::i16)
6980       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6981
6982     // If the operand types disagree, extend the shift amount to match.  Since
6983     // BT ignores high bits (like shifts) we can use anyextend.
6984     if (LHS.getValueType() != RHS.getValueType())
6985       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6986
6987     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6988     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6989     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6990                        DAG.getConstant(Cond, MVT::i8), BT);
6991   }
6992
6993   return SDValue();
6994 }
6995
6996 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6997   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6998   SDValue Op0 = Op.getOperand(0);
6999   SDValue Op1 = Op.getOperand(1);
7000   DebugLoc dl = Op.getDebugLoc();
7001   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7002
7003   // Optimize to BT if possible.
7004   // Lower (X & (1 << N)) == 0 to BT(X, N).
7005   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7006   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7007   if (Op0.getOpcode() == ISD::AND &&
7008       Op0.hasOneUse() &&
7009       Op1.getOpcode() == ISD::Constant &&
7010       cast<ConstantSDNode>(Op1)->isNullValue() &&
7011       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7012     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7013     if (NewSetCC.getNode())
7014       return NewSetCC;
7015   }
7016
7017   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7018   if (Op0.getOpcode() == X86ISD::SETCC &&
7019       Op1.getOpcode() == ISD::Constant &&
7020       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7021        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7022       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7023     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7024     bool Invert = (CC == ISD::SETNE) ^
7025       cast<ConstantSDNode>(Op1)->isNullValue();
7026     if (Invert)
7027       CCode = X86::GetOppositeBranchCondition(CCode);
7028     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7029                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7030   }
7031
7032   bool isFP = Op1.getValueType().isFloatingPoint();
7033   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7034   if (X86CC == X86::COND_INVALID)
7035     return SDValue();
7036
7037   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7038
7039   // Use sbb x, x to materialize carry bit into a GPR.
7040   if (X86CC == X86::COND_B)
7041     return DAG.getNode(ISD::AND, dl, MVT::i8,
7042                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7043                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7044                        DAG.getConstant(1, MVT::i8));
7045
7046   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7047                      DAG.getConstant(X86CC, MVT::i8), Cond);
7048 }
7049
7050 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7051   SDValue Cond;
7052   SDValue Op0 = Op.getOperand(0);
7053   SDValue Op1 = Op.getOperand(1);
7054   SDValue CC = Op.getOperand(2);
7055   EVT VT = Op.getValueType();
7056   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7057   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7058   DebugLoc dl = Op.getDebugLoc();
7059
7060   if (isFP) {
7061     unsigned SSECC = 8;
7062     EVT VT0 = Op0.getValueType();
7063     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7064     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7065     bool Swap = false;
7066
7067     switch (SetCCOpcode) {
7068     default: break;
7069     case ISD::SETOEQ:
7070     case ISD::SETEQ:  SSECC = 0; break;
7071     case ISD::SETOGT:
7072     case ISD::SETGT: Swap = true; // Fallthrough
7073     case ISD::SETLT:
7074     case ISD::SETOLT: SSECC = 1; break;
7075     case ISD::SETOGE:
7076     case ISD::SETGE: Swap = true; // Fallthrough
7077     case ISD::SETLE:
7078     case ISD::SETOLE: SSECC = 2; break;
7079     case ISD::SETUO:  SSECC = 3; break;
7080     case ISD::SETUNE:
7081     case ISD::SETNE:  SSECC = 4; break;
7082     case ISD::SETULE: Swap = true;
7083     case ISD::SETUGE: SSECC = 5; break;
7084     case ISD::SETULT: Swap = true;
7085     case ISD::SETUGT: SSECC = 6; break;
7086     case ISD::SETO:   SSECC = 7; break;
7087     }
7088     if (Swap)
7089       std::swap(Op0, Op1);
7090
7091     // In the two special cases we can't handle, emit two comparisons.
7092     if (SSECC == 8) {
7093       if (SetCCOpcode == ISD::SETUEQ) {
7094         SDValue UNORD, EQ;
7095         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7096         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7097         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7098       }
7099       else if (SetCCOpcode == ISD::SETONE) {
7100         SDValue ORD, NEQ;
7101         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7102         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7103         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7104       }
7105       llvm_unreachable("Illegal FP comparison");
7106     }
7107     // Handle all other FP comparisons here.
7108     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7109   }
7110
7111   // We are handling one of the integer comparisons here.  Since SSE only has
7112   // GT and EQ comparisons for integer, swapping operands and multiple
7113   // operations may be required for some comparisons.
7114   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7115   bool Swap = false, Invert = false, FlipSigns = false;
7116
7117   switch (VT.getSimpleVT().SimpleTy) {
7118   default: break;
7119   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7120   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7121   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7122   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7123   }
7124
7125   switch (SetCCOpcode) {
7126   default: break;
7127   case ISD::SETNE:  Invert = true;
7128   case ISD::SETEQ:  Opc = EQOpc; break;
7129   case ISD::SETLT:  Swap = true;
7130   case ISD::SETGT:  Opc = GTOpc; break;
7131   case ISD::SETGE:  Swap = true;
7132   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7133   case ISD::SETULT: Swap = true;
7134   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7135   case ISD::SETUGE: Swap = true;
7136   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7137   }
7138   if (Swap)
7139     std::swap(Op0, Op1);
7140
7141   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7142   // bits of the inputs before performing those operations.
7143   if (FlipSigns) {
7144     EVT EltVT = VT.getVectorElementType();
7145     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7146                                       EltVT);
7147     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7148     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7149                                     SignBits.size());
7150     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7151     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7152   }
7153
7154   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7155
7156   // If the logical-not of the result is required, perform that now.
7157   if (Invert)
7158     Result = DAG.getNOT(dl, Result, VT);
7159
7160   return Result;
7161 }
7162
7163 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7164 static bool isX86LogicalCmp(SDValue Op) {
7165   unsigned Opc = Op.getNode()->getOpcode();
7166   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7167     return true;
7168   if (Op.getResNo() == 1 &&
7169       (Opc == X86ISD::ADD ||
7170        Opc == X86ISD::SUB ||
7171        Opc == X86ISD::SMUL ||
7172        Opc == X86ISD::UMUL ||
7173        Opc == X86ISD::INC ||
7174        Opc == X86ISD::DEC ||
7175        Opc == X86ISD::OR ||
7176        Opc == X86ISD::XOR ||
7177        Opc == X86ISD::AND))
7178     return true;
7179
7180   return false;
7181 }
7182
7183 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7184   bool addTest = true;
7185   SDValue Cond  = Op.getOperand(0);
7186   DebugLoc dl = Op.getDebugLoc();
7187   SDValue CC;
7188
7189   if (Cond.getOpcode() == ISD::SETCC) {
7190     SDValue NewCond = LowerSETCC(Cond, DAG);
7191     if (NewCond.getNode())
7192       Cond = NewCond;
7193   }
7194
7195   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7196   SDValue Op1 = Op.getOperand(1);
7197   SDValue Op2 = Op.getOperand(2);
7198   if (Cond.getOpcode() == X86ISD::SETCC &&
7199       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7200     SDValue Cmp = Cond.getOperand(1);
7201     if (Cmp.getOpcode() == X86ISD::CMP) {
7202       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7203       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7204       ConstantSDNode *RHSC =
7205         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7206       if (N1C && N1C->isAllOnesValue() &&
7207           N2C && N2C->isNullValue() &&
7208           RHSC && RHSC->isNullValue()) {
7209         SDValue CmpOp0 = Cmp.getOperand(0);
7210         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7211                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7212         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7213                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7214       }
7215     }
7216   }
7217
7218   // Look pass (and (setcc_carry (cmp ...)), 1).
7219   if (Cond.getOpcode() == ISD::AND &&
7220       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7221     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7222     if (C && C->getAPIntValue() == 1)
7223       Cond = Cond.getOperand(0);
7224   }
7225
7226   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7227   // setting operand in place of the X86ISD::SETCC.
7228   if (Cond.getOpcode() == X86ISD::SETCC ||
7229       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7230     CC = Cond.getOperand(0);
7231
7232     SDValue Cmp = Cond.getOperand(1);
7233     unsigned Opc = Cmp.getOpcode();
7234     EVT VT = Op.getValueType();
7235
7236     bool IllegalFPCMov = false;
7237     if (VT.isFloatingPoint() && !VT.isVector() &&
7238         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7239       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7240
7241     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7242         Opc == X86ISD::BT) { // FIXME
7243       Cond = Cmp;
7244       addTest = false;
7245     }
7246   }
7247
7248   if (addTest) {
7249     // Look pass the truncate.
7250     if (Cond.getOpcode() == ISD::TRUNCATE)
7251       Cond = Cond.getOperand(0);
7252
7253     // We know the result of AND is compared against zero. Try to match
7254     // it to BT.
7255     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7256       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7257       if (NewSetCC.getNode()) {
7258         CC = NewSetCC.getOperand(0);
7259         Cond = NewSetCC.getOperand(1);
7260         addTest = false;
7261       }
7262     }
7263   }
7264
7265   if (addTest) {
7266     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7267     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7268   }
7269
7270   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7271   // condition is true.
7272   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7273   SDValue Ops[] = { Op2, Op1, CC, Cond };
7274   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7275 }
7276
7277 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7278 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7279 // from the AND / OR.
7280 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7281   Opc = Op.getOpcode();
7282   if (Opc != ISD::OR && Opc != ISD::AND)
7283     return false;
7284   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7285           Op.getOperand(0).hasOneUse() &&
7286           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7287           Op.getOperand(1).hasOneUse());
7288 }
7289
7290 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7291 // 1 and that the SETCC node has a single use.
7292 static bool isXor1OfSetCC(SDValue Op) {
7293   if (Op.getOpcode() != ISD::XOR)
7294     return false;
7295   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7296   if (N1C && N1C->getAPIntValue() == 1) {
7297     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7298       Op.getOperand(0).hasOneUse();
7299   }
7300   return false;
7301 }
7302
7303 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7304   bool addTest = true;
7305   SDValue Chain = Op.getOperand(0);
7306   SDValue Cond  = Op.getOperand(1);
7307   SDValue Dest  = Op.getOperand(2);
7308   DebugLoc dl = Op.getDebugLoc();
7309   SDValue CC;
7310
7311   if (Cond.getOpcode() == ISD::SETCC) {
7312     SDValue NewCond = LowerSETCC(Cond, DAG);
7313     if (NewCond.getNode())
7314       Cond = NewCond;
7315   }
7316 #if 0
7317   // FIXME: LowerXALUO doesn't handle these!!
7318   else if (Cond.getOpcode() == X86ISD::ADD  ||
7319            Cond.getOpcode() == X86ISD::SUB  ||
7320            Cond.getOpcode() == X86ISD::SMUL ||
7321            Cond.getOpcode() == X86ISD::UMUL)
7322     Cond = LowerXALUO(Cond, DAG);
7323 #endif
7324
7325   // Look pass (and (setcc_carry (cmp ...)), 1).
7326   if (Cond.getOpcode() == ISD::AND &&
7327       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7328     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7329     if (C && C->getAPIntValue() == 1)
7330       Cond = Cond.getOperand(0);
7331   }
7332
7333   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7334   // setting operand in place of the X86ISD::SETCC.
7335   if (Cond.getOpcode() == X86ISD::SETCC ||
7336       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7337     CC = Cond.getOperand(0);
7338
7339     SDValue Cmp = Cond.getOperand(1);
7340     unsigned Opc = Cmp.getOpcode();
7341     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7342     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7343       Cond = Cmp;
7344       addTest = false;
7345     } else {
7346       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7347       default: break;
7348       case X86::COND_O:
7349       case X86::COND_B:
7350         // These can only come from an arithmetic instruction with overflow,
7351         // e.g. SADDO, UADDO.
7352         Cond = Cond.getNode()->getOperand(1);
7353         addTest = false;
7354         break;
7355       }
7356     }
7357   } else {
7358     unsigned CondOpc;
7359     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7360       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7361       if (CondOpc == ISD::OR) {
7362         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7363         // two branches instead of an explicit OR instruction with a
7364         // separate test.
7365         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7366             isX86LogicalCmp(Cmp)) {
7367           CC = Cond.getOperand(0).getOperand(0);
7368           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7369                               Chain, Dest, CC, Cmp);
7370           CC = Cond.getOperand(1).getOperand(0);
7371           Cond = Cmp;
7372           addTest = false;
7373         }
7374       } else { // ISD::AND
7375         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7376         // two branches instead of an explicit AND instruction with a
7377         // separate test. However, we only do this if this block doesn't
7378         // have a fall-through edge, because this requires an explicit
7379         // jmp when the condition is false.
7380         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7381             isX86LogicalCmp(Cmp) &&
7382             Op.getNode()->hasOneUse()) {
7383           X86::CondCode CCode =
7384             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7385           CCode = X86::GetOppositeBranchCondition(CCode);
7386           CC = DAG.getConstant(CCode, MVT::i8);
7387           SDNode *User = *Op.getNode()->use_begin();
7388           // Look for an unconditional branch following this conditional branch.
7389           // We need this because we need to reverse the successors in order
7390           // to implement FCMP_OEQ.
7391           if (User->getOpcode() == ISD::BR) {
7392             SDValue FalseBB = User->getOperand(1);
7393             SDNode *NewBR =
7394               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7395             assert(NewBR == User);
7396             (void)NewBR;
7397             Dest = FalseBB;
7398
7399             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7400                                 Chain, Dest, CC, Cmp);
7401             X86::CondCode CCode =
7402               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7403             CCode = X86::GetOppositeBranchCondition(CCode);
7404             CC = DAG.getConstant(CCode, MVT::i8);
7405             Cond = Cmp;
7406             addTest = false;
7407           }
7408         }
7409       }
7410     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7411       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7412       // It should be transformed during dag combiner except when the condition
7413       // is set by a arithmetics with overflow node.
7414       X86::CondCode CCode =
7415         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7416       CCode = X86::GetOppositeBranchCondition(CCode);
7417       CC = DAG.getConstant(CCode, MVT::i8);
7418       Cond = Cond.getOperand(0).getOperand(1);
7419       addTest = false;
7420     }
7421   }
7422
7423   if (addTest) {
7424     // Look pass the truncate.
7425     if (Cond.getOpcode() == ISD::TRUNCATE)
7426       Cond = Cond.getOperand(0);
7427
7428     // We know the result of AND is compared against zero. Try to match
7429     // it to BT.
7430     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7431       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7432       if (NewSetCC.getNode()) {
7433         CC = NewSetCC.getOperand(0);
7434         Cond = NewSetCC.getOperand(1);
7435         addTest = false;
7436       }
7437     }
7438   }
7439
7440   if (addTest) {
7441     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7442     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7443   }
7444   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7445                      Chain, Dest, CC, Cond);
7446 }
7447
7448
7449 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7450 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7451 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7452 // that the guard pages used by the OS virtual memory manager are allocated in
7453 // correct sequence.
7454 SDValue
7455 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7456                                            SelectionDAG &DAG) const {
7457   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7458          "This should be used only on Windows targets");
7459   DebugLoc dl = Op.getDebugLoc();
7460
7461   // Get the inputs.
7462   SDValue Chain = Op.getOperand(0);
7463   SDValue Size  = Op.getOperand(1);
7464   // FIXME: Ensure alignment here
7465
7466   SDValue Flag;
7467
7468   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7469
7470   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7471   Flag = Chain.getValue(1);
7472
7473   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7474
7475   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7476   Flag = Chain.getValue(1);
7477
7478   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7479
7480   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7481   return DAG.getMergeValues(Ops1, 2, dl);
7482 }
7483
7484 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7485   MachineFunction &MF = DAG.getMachineFunction();
7486   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7487
7488   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7489   DebugLoc DL = Op.getDebugLoc();
7490
7491   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7492     // vastart just stores the address of the VarArgsFrameIndex slot into the
7493     // memory location argument.
7494     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7495                                    getPointerTy());
7496     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7497                         MachinePointerInfo(SV), false, false, 0);
7498   }
7499
7500   // __va_list_tag:
7501   //   gp_offset         (0 - 6 * 8)
7502   //   fp_offset         (48 - 48 + 8 * 16)
7503   //   overflow_arg_area (point to parameters coming in memory).
7504   //   reg_save_area
7505   SmallVector<SDValue, 8> MemOps;
7506   SDValue FIN = Op.getOperand(1);
7507   // Store gp_offset
7508   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7509                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7510                                                MVT::i32),
7511                                FIN, MachinePointerInfo(SV), false, false, 0);
7512   MemOps.push_back(Store);
7513
7514   // Store fp_offset
7515   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7516                     FIN, DAG.getIntPtrConstant(4));
7517   Store = DAG.getStore(Op.getOperand(0), DL,
7518                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7519                                        MVT::i32),
7520                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7521   MemOps.push_back(Store);
7522
7523   // Store ptr to overflow_arg_area
7524   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7525                     FIN, DAG.getIntPtrConstant(4));
7526   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7527                                     getPointerTy());
7528   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7529                        MachinePointerInfo(SV, 8),
7530                        false, false, 0);
7531   MemOps.push_back(Store);
7532
7533   // Store ptr to reg_save_area.
7534   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7535                     FIN, DAG.getIntPtrConstant(8));
7536   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7537                                     getPointerTy());
7538   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7539                        MachinePointerInfo(SV, 16), false, false, 0);
7540   MemOps.push_back(Store);
7541   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7542                      &MemOps[0], MemOps.size());
7543 }
7544
7545 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7546   assert(Subtarget->is64Bit() &&
7547          "LowerVAARG only handles 64-bit va_arg!");
7548   assert((Subtarget->isTargetLinux() ||
7549           Subtarget->isTargetDarwin()) &&
7550           "Unhandled target in LowerVAARG");
7551   assert(Op.getNode()->getNumOperands() == 4);
7552   SDValue Chain = Op.getOperand(0);
7553   SDValue SrcPtr = Op.getOperand(1);
7554   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7555   unsigned Align = Op.getConstantOperandVal(3);
7556   DebugLoc dl = Op.getDebugLoc();
7557
7558   EVT ArgVT = Op.getNode()->getValueType(0);
7559   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7560   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7561   uint8_t ArgMode;
7562
7563   // Decide which area this value should be read from.
7564   // TODO: Implement the AMD64 ABI in its entirety. This simple
7565   // selection mechanism works only for the basic types.
7566   if (ArgVT == MVT::f80) {
7567     llvm_unreachable("va_arg for f80 not yet implemented");
7568   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7569     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7570   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7571     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7572   } else {
7573     llvm_unreachable("Unhandled argument type in LowerVAARG");
7574   }
7575
7576   if (ArgMode == 2) {
7577     // Sanity Check: Make sure using fp_offset makes sense.
7578     assert(!UseSoftFloat &&
7579            !(DAG.getMachineFunction()
7580                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
7581            Subtarget->hasSSE1());
7582   }
7583
7584   // Insert VAARG_64 node into the DAG
7585   // VAARG_64 returns two values: Variable Argument Address, Chain
7586   SmallVector<SDValue, 11> InstOps;
7587   InstOps.push_back(Chain);
7588   InstOps.push_back(SrcPtr);
7589   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7590   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7591   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
7592   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
7593   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
7594                                           VTs, &InstOps[0], InstOps.size(),
7595                                           MVT::i64,
7596                                           MachinePointerInfo(SV),
7597                                           /*Align=*/0,
7598                                           /*Volatile=*/false,
7599                                           /*ReadMem=*/true,
7600                                           /*WriteMem=*/true);
7601   Chain = VAARG.getValue(1);
7602
7603   // Load the next argument and return it
7604   return DAG.getLoad(ArgVT, dl,
7605                      Chain,
7606                      VAARG,
7607                      MachinePointerInfo(),
7608                      false, false, 0);
7609 }
7610
7611 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7612   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7613   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7614   SDValue Chain = Op.getOperand(0);
7615   SDValue DstPtr = Op.getOperand(1);
7616   SDValue SrcPtr = Op.getOperand(2);
7617   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7618   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7619   DebugLoc DL = Op.getDebugLoc();
7620
7621   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7622                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7623                        false,
7624                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7625 }
7626
7627 SDValue
7628 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7629   DebugLoc dl = Op.getDebugLoc();
7630   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7631   switch (IntNo) {
7632   default: return SDValue();    // Don't custom lower most intrinsics.
7633   // Comparison intrinsics.
7634   case Intrinsic::x86_sse_comieq_ss:
7635   case Intrinsic::x86_sse_comilt_ss:
7636   case Intrinsic::x86_sse_comile_ss:
7637   case Intrinsic::x86_sse_comigt_ss:
7638   case Intrinsic::x86_sse_comige_ss:
7639   case Intrinsic::x86_sse_comineq_ss:
7640   case Intrinsic::x86_sse_ucomieq_ss:
7641   case Intrinsic::x86_sse_ucomilt_ss:
7642   case Intrinsic::x86_sse_ucomile_ss:
7643   case Intrinsic::x86_sse_ucomigt_ss:
7644   case Intrinsic::x86_sse_ucomige_ss:
7645   case Intrinsic::x86_sse_ucomineq_ss:
7646   case Intrinsic::x86_sse2_comieq_sd:
7647   case Intrinsic::x86_sse2_comilt_sd:
7648   case Intrinsic::x86_sse2_comile_sd:
7649   case Intrinsic::x86_sse2_comigt_sd:
7650   case Intrinsic::x86_sse2_comige_sd:
7651   case Intrinsic::x86_sse2_comineq_sd:
7652   case Intrinsic::x86_sse2_ucomieq_sd:
7653   case Intrinsic::x86_sse2_ucomilt_sd:
7654   case Intrinsic::x86_sse2_ucomile_sd:
7655   case Intrinsic::x86_sse2_ucomigt_sd:
7656   case Intrinsic::x86_sse2_ucomige_sd:
7657   case Intrinsic::x86_sse2_ucomineq_sd: {
7658     unsigned Opc = 0;
7659     ISD::CondCode CC = ISD::SETCC_INVALID;
7660     switch (IntNo) {
7661     default: break;
7662     case Intrinsic::x86_sse_comieq_ss:
7663     case Intrinsic::x86_sse2_comieq_sd:
7664       Opc = X86ISD::COMI;
7665       CC = ISD::SETEQ;
7666       break;
7667     case Intrinsic::x86_sse_comilt_ss:
7668     case Intrinsic::x86_sse2_comilt_sd:
7669       Opc = X86ISD::COMI;
7670       CC = ISD::SETLT;
7671       break;
7672     case Intrinsic::x86_sse_comile_ss:
7673     case Intrinsic::x86_sse2_comile_sd:
7674       Opc = X86ISD::COMI;
7675       CC = ISD::SETLE;
7676       break;
7677     case Intrinsic::x86_sse_comigt_ss:
7678     case Intrinsic::x86_sse2_comigt_sd:
7679       Opc = X86ISD::COMI;
7680       CC = ISD::SETGT;
7681       break;
7682     case Intrinsic::x86_sse_comige_ss:
7683     case Intrinsic::x86_sse2_comige_sd:
7684       Opc = X86ISD::COMI;
7685       CC = ISD::SETGE;
7686       break;
7687     case Intrinsic::x86_sse_comineq_ss:
7688     case Intrinsic::x86_sse2_comineq_sd:
7689       Opc = X86ISD::COMI;
7690       CC = ISD::SETNE;
7691       break;
7692     case Intrinsic::x86_sse_ucomieq_ss:
7693     case Intrinsic::x86_sse2_ucomieq_sd:
7694       Opc = X86ISD::UCOMI;
7695       CC = ISD::SETEQ;
7696       break;
7697     case Intrinsic::x86_sse_ucomilt_ss:
7698     case Intrinsic::x86_sse2_ucomilt_sd:
7699       Opc = X86ISD::UCOMI;
7700       CC = ISD::SETLT;
7701       break;
7702     case Intrinsic::x86_sse_ucomile_ss:
7703     case Intrinsic::x86_sse2_ucomile_sd:
7704       Opc = X86ISD::UCOMI;
7705       CC = ISD::SETLE;
7706       break;
7707     case Intrinsic::x86_sse_ucomigt_ss:
7708     case Intrinsic::x86_sse2_ucomigt_sd:
7709       Opc = X86ISD::UCOMI;
7710       CC = ISD::SETGT;
7711       break;
7712     case Intrinsic::x86_sse_ucomige_ss:
7713     case Intrinsic::x86_sse2_ucomige_sd:
7714       Opc = X86ISD::UCOMI;
7715       CC = ISD::SETGE;
7716       break;
7717     case Intrinsic::x86_sse_ucomineq_ss:
7718     case Intrinsic::x86_sse2_ucomineq_sd:
7719       Opc = X86ISD::UCOMI;
7720       CC = ISD::SETNE;
7721       break;
7722     }
7723
7724     SDValue LHS = Op.getOperand(1);
7725     SDValue RHS = Op.getOperand(2);
7726     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7727     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7728     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7729     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7730                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7731     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7732   }
7733   // ptest and testp intrinsics. The intrinsic these come from are designed to
7734   // return an integer value, not just an instruction so lower it to the ptest
7735   // or testp pattern and a setcc for the result.
7736   case Intrinsic::x86_sse41_ptestz:
7737   case Intrinsic::x86_sse41_ptestc:
7738   case Intrinsic::x86_sse41_ptestnzc:
7739   case Intrinsic::x86_avx_ptestz_256:
7740   case Intrinsic::x86_avx_ptestc_256:
7741   case Intrinsic::x86_avx_ptestnzc_256:
7742   case Intrinsic::x86_avx_vtestz_ps:
7743   case Intrinsic::x86_avx_vtestc_ps:
7744   case Intrinsic::x86_avx_vtestnzc_ps:
7745   case Intrinsic::x86_avx_vtestz_pd:
7746   case Intrinsic::x86_avx_vtestc_pd:
7747   case Intrinsic::x86_avx_vtestnzc_pd:
7748   case Intrinsic::x86_avx_vtestz_ps_256:
7749   case Intrinsic::x86_avx_vtestc_ps_256:
7750   case Intrinsic::x86_avx_vtestnzc_ps_256:
7751   case Intrinsic::x86_avx_vtestz_pd_256:
7752   case Intrinsic::x86_avx_vtestc_pd_256:
7753   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7754     bool IsTestPacked = false;
7755     unsigned X86CC = 0;
7756     switch (IntNo) {
7757     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7758     case Intrinsic::x86_avx_vtestz_ps:
7759     case Intrinsic::x86_avx_vtestz_pd:
7760     case Intrinsic::x86_avx_vtestz_ps_256:
7761     case Intrinsic::x86_avx_vtestz_pd_256:
7762       IsTestPacked = true; // Fallthrough
7763     case Intrinsic::x86_sse41_ptestz:
7764     case Intrinsic::x86_avx_ptestz_256:
7765       // ZF = 1
7766       X86CC = X86::COND_E;
7767       break;
7768     case Intrinsic::x86_avx_vtestc_ps:
7769     case Intrinsic::x86_avx_vtestc_pd:
7770     case Intrinsic::x86_avx_vtestc_ps_256:
7771     case Intrinsic::x86_avx_vtestc_pd_256:
7772       IsTestPacked = true; // Fallthrough
7773     case Intrinsic::x86_sse41_ptestc:
7774     case Intrinsic::x86_avx_ptestc_256:
7775       // CF = 1
7776       X86CC = X86::COND_B;
7777       break;
7778     case Intrinsic::x86_avx_vtestnzc_ps:
7779     case Intrinsic::x86_avx_vtestnzc_pd:
7780     case Intrinsic::x86_avx_vtestnzc_ps_256:
7781     case Intrinsic::x86_avx_vtestnzc_pd_256:
7782       IsTestPacked = true; // Fallthrough
7783     case Intrinsic::x86_sse41_ptestnzc:
7784     case Intrinsic::x86_avx_ptestnzc_256:
7785       // ZF and CF = 0
7786       X86CC = X86::COND_A;
7787       break;
7788     }
7789
7790     SDValue LHS = Op.getOperand(1);
7791     SDValue RHS = Op.getOperand(2);
7792     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7793     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7794     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7795     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7796     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7797   }
7798
7799   // Fix vector shift instructions where the last operand is a non-immediate
7800   // i32 value.
7801   case Intrinsic::x86_sse2_pslli_w:
7802   case Intrinsic::x86_sse2_pslli_d:
7803   case Intrinsic::x86_sse2_pslli_q:
7804   case Intrinsic::x86_sse2_psrli_w:
7805   case Intrinsic::x86_sse2_psrli_d:
7806   case Intrinsic::x86_sse2_psrli_q:
7807   case Intrinsic::x86_sse2_psrai_w:
7808   case Intrinsic::x86_sse2_psrai_d:
7809   case Intrinsic::x86_mmx_pslli_w:
7810   case Intrinsic::x86_mmx_pslli_d:
7811   case Intrinsic::x86_mmx_pslli_q:
7812   case Intrinsic::x86_mmx_psrli_w:
7813   case Intrinsic::x86_mmx_psrli_d:
7814   case Intrinsic::x86_mmx_psrli_q:
7815   case Intrinsic::x86_mmx_psrai_w:
7816   case Intrinsic::x86_mmx_psrai_d: {
7817     SDValue ShAmt = Op.getOperand(2);
7818     if (isa<ConstantSDNode>(ShAmt))
7819       return SDValue();
7820
7821     unsigned NewIntNo = 0;
7822     EVT ShAmtVT = MVT::v4i32;
7823     switch (IntNo) {
7824     case Intrinsic::x86_sse2_pslli_w:
7825       NewIntNo = Intrinsic::x86_sse2_psll_w;
7826       break;
7827     case Intrinsic::x86_sse2_pslli_d:
7828       NewIntNo = Intrinsic::x86_sse2_psll_d;
7829       break;
7830     case Intrinsic::x86_sse2_pslli_q:
7831       NewIntNo = Intrinsic::x86_sse2_psll_q;
7832       break;
7833     case Intrinsic::x86_sse2_psrli_w:
7834       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7835       break;
7836     case Intrinsic::x86_sse2_psrli_d:
7837       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7838       break;
7839     case Intrinsic::x86_sse2_psrli_q:
7840       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7841       break;
7842     case Intrinsic::x86_sse2_psrai_w:
7843       NewIntNo = Intrinsic::x86_sse2_psra_w;
7844       break;
7845     case Intrinsic::x86_sse2_psrai_d:
7846       NewIntNo = Intrinsic::x86_sse2_psra_d;
7847       break;
7848     default: {
7849       ShAmtVT = MVT::v2i32;
7850       switch (IntNo) {
7851       case Intrinsic::x86_mmx_pslli_w:
7852         NewIntNo = Intrinsic::x86_mmx_psll_w;
7853         break;
7854       case Intrinsic::x86_mmx_pslli_d:
7855         NewIntNo = Intrinsic::x86_mmx_psll_d;
7856         break;
7857       case Intrinsic::x86_mmx_pslli_q:
7858         NewIntNo = Intrinsic::x86_mmx_psll_q;
7859         break;
7860       case Intrinsic::x86_mmx_psrli_w:
7861         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7862         break;
7863       case Intrinsic::x86_mmx_psrli_d:
7864         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7865         break;
7866       case Intrinsic::x86_mmx_psrli_q:
7867         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7868         break;
7869       case Intrinsic::x86_mmx_psrai_w:
7870         NewIntNo = Intrinsic::x86_mmx_psra_w;
7871         break;
7872       case Intrinsic::x86_mmx_psrai_d:
7873         NewIntNo = Intrinsic::x86_mmx_psra_d;
7874         break;
7875       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7876       }
7877       break;
7878     }
7879     }
7880
7881     // The vector shift intrinsics with scalars uses 32b shift amounts but
7882     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7883     // to be zero.
7884     SDValue ShOps[4];
7885     ShOps[0] = ShAmt;
7886     ShOps[1] = DAG.getConstant(0, MVT::i32);
7887     if (ShAmtVT == MVT::v4i32) {
7888       ShOps[2] = DAG.getUNDEF(MVT::i32);
7889       ShOps[3] = DAG.getUNDEF(MVT::i32);
7890       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7891     } else {
7892       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7893 // FIXME this must be lowered to get rid of the invalid type.
7894     }
7895
7896     EVT VT = Op.getValueType();
7897     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7898     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7899                        DAG.getConstant(NewIntNo, MVT::i32),
7900                        Op.getOperand(1), ShAmt);
7901   }
7902   }
7903 }
7904
7905 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7906                                            SelectionDAG &DAG) const {
7907   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7908   MFI->setReturnAddressIsTaken(true);
7909
7910   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7911   DebugLoc dl = Op.getDebugLoc();
7912
7913   if (Depth > 0) {
7914     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7915     SDValue Offset =
7916       DAG.getConstant(TD->getPointerSize(),
7917                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7918     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7919                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7920                                    FrameAddr, Offset),
7921                        MachinePointerInfo(), false, false, 0);
7922   }
7923
7924   // Just load the return address.
7925   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7926   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7927                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7928 }
7929
7930 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7931   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7932   MFI->setFrameAddressIsTaken(true);
7933
7934   EVT VT = Op.getValueType();
7935   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7936   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7937   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7938   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7939   while (Depth--)
7940     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7941                             MachinePointerInfo(),
7942                             false, false, 0);
7943   return FrameAddr;
7944 }
7945
7946 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7947                                                      SelectionDAG &DAG) const {
7948   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7949 }
7950
7951 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7952   MachineFunction &MF = DAG.getMachineFunction();
7953   SDValue Chain     = Op.getOperand(0);
7954   SDValue Offset    = Op.getOperand(1);
7955   SDValue Handler   = Op.getOperand(2);
7956   DebugLoc dl       = Op.getDebugLoc();
7957
7958   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7959                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7960                                      getPointerTy());
7961   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7962
7963   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7964                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7965   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7966   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
7967                        false, false, 0);
7968   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7969   MF.getRegInfo().addLiveOut(StoreAddrReg);
7970
7971   return DAG.getNode(X86ISD::EH_RETURN, dl,
7972                      MVT::Other,
7973                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7974 }
7975
7976 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7977                                              SelectionDAG &DAG) const {
7978   SDValue Root = Op.getOperand(0);
7979   SDValue Trmp = Op.getOperand(1); // trampoline
7980   SDValue FPtr = Op.getOperand(2); // nested function
7981   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7982   DebugLoc dl  = Op.getDebugLoc();
7983
7984   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7985
7986   if (Subtarget->is64Bit()) {
7987     SDValue OutChains[6];
7988
7989     // Large code-model.
7990     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7991     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7992
7993     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7994     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7995
7996     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7997
7998     // Load the pointer to the nested function into R11.
7999     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8000     SDValue Addr = Trmp;
8001     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8002                                 Addr, MachinePointerInfo(TrmpAddr),
8003                                 false, false, 0);
8004
8005     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8006                        DAG.getConstant(2, MVT::i64));
8007     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8008                                 MachinePointerInfo(TrmpAddr, 2),
8009                                 false, false, 2);
8010
8011     // Load the 'nest' parameter value into R10.
8012     // R10 is specified in X86CallingConv.td
8013     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8014     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8015                        DAG.getConstant(10, MVT::i64));
8016     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8017                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8018                                 false, false, 0);
8019
8020     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8021                        DAG.getConstant(12, MVT::i64));
8022     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8023                                 MachinePointerInfo(TrmpAddr, 12),
8024                                 false, false, 2);
8025
8026     // Jump to the nested function.
8027     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8028     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8029                        DAG.getConstant(20, MVT::i64));
8030     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8031                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8032                                 false, false, 0);
8033
8034     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8035     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8036                        DAG.getConstant(22, MVT::i64));
8037     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8038                                 MachinePointerInfo(TrmpAddr, 22),
8039                                 false, false, 0);
8040
8041     SDValue Ops[] =
8042       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8043     return DAG.getMergeValues(Ops, 2, dl);
8044   } else {
8045     const Function *Func =
8046       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8047     CallingConv::ID CC = Func->getCallingConv();
8048     unsigned NestReg;
8049
8050     switch (CC) {
8051     default:
8052       llvm_unreachable("Unsupported calling convention");
8053     case CallingConv::C:
8054     case CallingConv::X86_StdCall: {
8055       // Pass 'nest' parameter in ECX.
8056       // Must be kept in sync with X86CallingConv.td
8057       NestReg = X86::ECX;
8058
8059       // Check that ECX wasn't needed by an 'inreg' parameter.
8060       const FunctionType *FTy = Func->getFunctionType();
8061       const AttrListPtr &Attrs = Func->getAttributes();
8062
8063       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8064         unsigned InRegCount = 0;
8065         unsigned Idx = 1;
8066
8067         for (FunctionType::param_iterator I = FTy->param_begin(),
8068              E = FTy->param_end(); I != E; ++I, ++Idx)
8069           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8070             // FIXME: should only count parameters that are lowered to integers.
8071             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8072
8073         if (InRegCount > 2) {
8074           report_fatal_error("Nest register in use - reduce number of inreg"
8075                              " parameters!");
8076         }
8077       }
8078       break;
8079     }
8080     case CallingConv::X86_FastCall:
8081     case CallingConv::X86_ThisCall:
8082     case CallingConv::Fast:
8083       // Pass 'nest' parameter in EAX.
8084       // Must be kept in sync with X86CallingConv.td
8085       NestReg = X86::EAX;
8086       break;
8087     }
8088
8089     SDValue OutChains[4];
8090     SDValue Addr, Disp;
8091
8092     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8093                        DAG.getConstant(10, MVT::i32));
8094     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8095
8096     // This is storing the opcode for MOV32ri.
8097     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8098     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8099     OutChains[0] = DAG.getStore(Root, dl,
8100                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8101                                 Trmp, MachinePointerInfo(TrmpAddr),
8102                                 false, false, 0);
8103
8104     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8105                        DAG.getConstant(1, MVT::i32));
8106     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8107                                 MachinePointerInfo(TrmpAddr, 1),
8108                                 false, false, 1);
8109
8110     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8111     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8112                        DAG.getConstant(5, MVT::i32));
8113     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8114                                 MachinePointerInfo(TrmpAddr, 5),
8115                                 false, false, 1);
8116
8117     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8118                        DAG.getConstant(6, MVT::i32));
8119     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8120                                 MachinePointerInfo(TrmpAddr, 6),
8121                                 false, false, 1);
8122
8123     SDValue Ops[] =
8124       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8125     return DAG.getMergeValues(Ops, 2, dl);
8126   }
8127 }
8128
8129 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8130                                             SelectionDAG &DAG) const {
8131   /*
8132    The rounding mode is in bits 11:10 of FPSR, and has the following
8133    settings:
8134      00 Round to nearest
8135      01 Round to -inf
8136      10 Round to +inf
8137      11 Round to 0
8138
8139   FLT_ROUNDS, on the other hand, expects the following:
8140     -1 Undefined
8141      0 Round to 0
8142      1 Round to nearest
8143      2 Round to +inf
8144      3 Round to -inf
8145
8146   To perform the conversion, we do:
8147     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8148   */
8149
8150   MachineFunction &MF = DAG.getMachineFunction();
8151   const TargetMachine &TM = MF.getTarget();
8152   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8153   unsigned StackAlignment = TFI.getStackAlignment();
8154   EVT VT = Op.getValueType();
8155   DebugLoc DL = Op.getDebugLoc();
8156
8157   // Save FP Control Word to stack slot
8158   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8159   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8160
8161
8162   MachineMemOperand *MMO =
8163    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8164                            MachineMemOperand::MOStore, 2, 2);
8165
8166   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8167   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8168                                           DAG.getVTList(MVT::Other),
8169                                           Ops, 2, MVT::i16, MMO);
8170
8171   // Load FP Control Word from stack slot
8172   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8173                             MachinePointerInfo(), false, false, 0);
8174
8175   // Transform as necessary
8176   SDValue CWD1 =
8177     DAG.getNode(ISD::SRL, DL, MVT::i16,
8178                 DAG.getNode(ISD::AND, DL, MVT::i16,
8179                             CWD, DAG.getConstant(0x800, MVT::i16)),
8180                 DAG.getConstant(11, MVT::i8));
8181   SDValue CWD2 =
8182     DAG.getNode(ISD::SRL, DL, MVT::i16,
8183                 DAG.getNode(ISD::AND, DL, MVT::i16,
8184                             CWD, DAG.getConstant(0x400, MVT::i16)),
8185                 DAG.getConstant(9, MVT::i8));
8186
8187   SDValue RetVal =
8188     DAG.getNode(ISD::AND, DL, MVT::i16,
8189                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8190                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8191                             DAG.getConstant(1, MVT::i16)),
8192                 DAG.getConstant(3, MVT::i16));
8193
8194
8195   return DAG.getNode((VT.getSizeInBits() < 16 ?
8196                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8197 }
8198
8199 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8200   EVT VT = Op.getValueType();
8201   EVT OpVT = VT;
8202   unsigned NumBits = VT.getSizeInBits();
8203   DebugLoc dl = Op.getDebugLoc();
8204
8205   Op = Op.getOperand(0);
8206   if (VT == MVT::i8) {
8207     // Zero extend to i32 since there is not an i8 bsr.
8208     OpVT = MVT::i32;
8209     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8210   }
8211
8212   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8213   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8214   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8215
8216   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8217   SDValue Ops[] = {
8218     Op,
8219     DAG.getConstant(NumBits+NumBits-1, OpVT),
8220     DAG.getConstant(X86::COND_E, MVT::i8),
8221     Op.getValue(1)
8222   };
8223   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8224
8225   // Finally xor with NumBits-1.
8226   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8227
8228   if (VT == MVT::i8)
8229     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8230   return Op;
8231 }
8232
8233 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8234   EVT VT = Op.getValueType();
8235   EVT OpVT = VT;
8236   unsigned NumBits = VT.getSizeInBits();
8237   DebugLoc dl = Op.getDebugLoc();
8238
8239   Op = Op.getOperand(0);
8240   if (VT == MVT::i8) {
8241     OpVT = MVT::i32;
8242     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8243   }
8244
8245   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8246   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8247   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8248
8249   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8250   SDValue Ops[] = {
8251     Op,
8252     DAG.getConstant(NumBits, OpVT),
8253     DAG.getConstant(X86::COND_E, MVT::i8),
8254     Op.getValue(1)
8255   };
8256   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8257
8258   if (VT == MVT::i8)
8259     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8260   return Op;
8261 }
8262
8263 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8264   EVT VT = Op.getValueType();
8265   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8266   DebugLoc dl = Op.getDebugLoc();
8267
8268   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8269   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8270   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8271   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8272   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8273   //
8274   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8275   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8276   //  return AloBlo + AloBhi + AhiBlo;
8277
8278   SDValue A = Op.getOperand(0);
8279   SDValue B = Op.getOperand(1);
8280
8281   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8282                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8283                        A, DAG.getConstant(32, MVT::i32));
8284   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8285                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8286                        B, DAG.getConstant(32, MVT::i32));
8287   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8288                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8289                        A, B);
8290   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8291                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8292                        A, Bhi);
8293   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8294                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8295                        Ahi, B);
8296   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8297                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8298                        AloBhi, DAG.getConstant(32, MVT::i32));
8299   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8300                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8301                        AhiBlo, DAG.getConstant(32, MVT::i32));
8302   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8303   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8304   return Res;
8305 }
8306
8307 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8308   EVT VT = Op.getValueType();
8309   DebugLoc dl = Op.getDebugLoc();
8310   SDValue R = Op.getOperand(0);
8311
8312   LLVMContext *Context = DAG.getContext();
8313
8314   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8315
8316   if (VT == MVT::v4i32) {
8317     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8318                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8319                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8320
8321     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8322
8323     std::vector<Constant*> CV(4, CI);
8324     Constant *C = ConstantVector::get(CV);
8325     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8326     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8327                                  MachinePointerInfo::getConstantPool(),
8328                                  false, false, 16);
8329
8330     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8331     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8332     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8333     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8334   }
8335   if (VT == MVT::v16i8) {
8336     // a = a << 5;
8337     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8338                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8339                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8340
8341     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8342     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8343
8344     std::vector<Constant*> CVM1(16, CM1);
8345     std::vector<Constant*> CVM2(16, CM2);
8346     Constant *C = ConstantVector::get(CVM1);
8347     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8348     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8349                             MachinePointerInfo::getConstantPool(),
8350                             false, false, 16);
8351
8352     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8353     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8354     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8355                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8356                     DAG.getConstant(4, MVT::i32));
8357     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8358                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8359                     R, M, Op);
8360     // a += a
8361     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8362
8363     C = ConstantVector::get(CVM2);
8364     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8365     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8366                     MachinePointerInfo::getConstantPool(),
8367                     false, false, 16);
8368
8369     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8370     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8371     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8372                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8373                     DAG.getConstant(2, MVT::i32));
8374     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8375                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8376                     R, M, Op);
8377     // a += a
8378     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8379
8380     // return pblendv(r, r+r, a);
8381     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8382                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8383                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8384     return R;
8385   }
8386   return SDValue();
8387 }
8388
8389 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8390   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8391   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8392   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8393   // has only one use.
8394   SDNode *N = Op.getNode();
8395   SDValue LHS = N->getOperand(0);
8396   SDValue RHS = N->getOperand(1);
8397   unsigned BaseOp = 0;
8398   unsigned Cond = 0;
8399   DebugLoc dl = Op.getDebugLoc();
8400
8401   switch (Op.getOpcode()) {
8402   default: llvm_unreachable("Unknown ovf instruction!");
8403   case ISD::SADDO:
8404     // A subtract of one will be selected as a INC. Note that INC doesn't
8405     // set CF, so we can't do this for UADDO.
8406     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8407       if (C->getAPIntValue() == 1) {
8408         BaseOp = X86ISD::INC;
8409         Cond = X86::COND_O;
8410         break;
8411       }
8412     BaseOp = X86ISD::ADD;
8413     Cond = X86::COND_O;
8414     break;
8415   case ISD::UADDO:
8416     BaseOp = X86ISD::ADD;
8417     Cond = X86::COND_B;
8418     break;
8419   case ISD::SSUBO:
8420     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8421     // set CF, so we can't do this for USUBO.
8422     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8423       if (C->getAPIntValue() == 1) {
8424         BaseOp = X86ISD::DEC;
8425         Cond = X86::COND_O;
8426         break;
8427       }
8428     BaseOp = X86ISD::SUB;
8429     Cond = X86::COND_O;
8430     break;
8431   case ISD::USUBO:
8432     BaseOp = X86ISD::SUB;
8433     Cond = X86::COND_B;
8434     break;
8435   case ISD::SMULO:
8436     BaseOp = X86ISD::SMUL;
8437     Cond = X86::COND_O;
8438     break;
8439   case ISD::UMULO:
8440     BaseOp = X86ISD::UMUL;
8441     Cond = X86::COND_B;
8442     break;
8443   }
8444
8445   // Also sets EFLAGS.
8446   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8447   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8448
8449   SDValue SetCC =
8450     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8451                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8452
8453   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8454   return Sum;
8455 }
8456
8457 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8458   DebugLoc dl = Op.getDebugLoc();
8459
8460   if (!Subtarget->hasSSE2()) {
8461     SDValue Chain = Op.getOperand(0);
8462     SDValue Zero = DAG.getConstant(0,
8463                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8464     SDValue Ops[] = {
8465       DAG.getRegister(X86::ESP, MVT::i32), // Base
8466       DAG.getTargetConstant(1, MVT::i8),   // Scale
8467       DAG.getRegister(0, MVT::i32),        // Index
8468       DAG.getTargetConstant(0, MVT::i32),  // Disp
8469       DAG.getRegister(0, MVT::i32),        // Segment.
8470       Zero,
8471       Chain
8472     };
8473     SDNode *Res =
8474       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8475                           array_lengthof(Ops));
8476     return SDValue(Res, 0);
8477   }
8478
8479   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8480   if (!isDev)
8481     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8482
8483   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8484   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8485   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8486   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8487
8488   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8489   if (!Op1 && !Op2 && !Op3 && Op4)
8490     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8491
8492   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8493   if (Op1 && !Op2 && !Op3 && !Op4)
8494     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8495
8496   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8497   //           (MFENCE)>;
8498   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8499 }
8500
8501 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8502   EVT T = Op.getValueType();
8503   DebugLoc DL = Op.getDebugLoc();
8504   unsigned Reg = 0;
8505   unsigned size = 0;
8506   switch(T.getSimpleVT().SimpleTy) {
8507   default:
8508     assert(false && "Invalid value type!");
8509   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8510   case MVT::i16: Reg = X86::AX;  size = 2; break;
8511   case MVT::i32: Reg = X86::EAX; size = 4; break;
8512   case MVT::i64:
8513     assert(Subtarget->is64Bit() && "Node not type legal!");
8514     Reg = X86::RAX; size = 8;
8515     break;
8516   }
8517   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8518                                     Op.getOperand(2), SDValue());
8519   SDValue Ops[] = { cpIn.getValue(0),
8520                     Op.getOperand(1),
8521                     Op.getOperand(3),
8522                     DAG.getTargetConstant(size, MVT::i8),
8523                     cpIn.getValue(1) };
8524   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8525   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8526   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8527                                            Ops, 5, T, MMO);
8528   SDValue cpOut =
8529     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8530   return cpOut;
8531 }
8532
8533 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8534                                                  SelectionDAG &DAG) const {
8535   assert(Subtarget->is64Bit() && "Result not type legalized?");
8536   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8537   SDValue TheChain = Op.getOperand(0);
8538   DebugLoc dl = Op.getDebugLoc();
8539   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8540   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8541   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8542                                    rax.getValue(2));
8543   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8544                             DAG.getConstant(32, MVT::i8));
8545   SDValue Ops[] = {
8546     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8547     rdx.getValue(1)
8548   };
8549   return DAG.getMergeValues(Ops, 2, dl);
8550 }
8551
8552 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8553                                             SelectionDAG &DAG) const {
8554   EVT SrcVT = Op.getOperand(0).getValueType();
8555   EVT DstVT = Op.getValueType();
8556   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8557           Subtarget->hasMMX() && !DisableMMX) &&
8558          "Unexpected custom BIT_CONVERT");
8559   assert((DstVT == MVT::i64 ||
8560           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8561          "Unexpected custom BIT_CONVERT");
8562   // i64 <=> MMX conversions are Legal.
8563   if (SrcVT==MVT::i64 && DstVT.isVector())
8564     return Op;
8565   if (DstVT==MVT::i64 && SrcVT.isVector())
8566     return Op;
8567   // MMX <=> MMX conversions are Legal.
8568   if (SrcVT.isVector() && DstVT.isVector())
8569     return Op;
8570   // All other conversions need to be expanded.
8571   return SDValue();
8572 }
8573 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8574   SDNode *Node = Op.getNode();
8575   DebugLoc dl = Node->getDebugLoc();
8576   EVT T = Node->getValueType(0);
8577   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8578                               DAG.getConstant(0, T), Node->getOperand(2));
8579   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8580                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8581                        Node->getOperand(0),
8582                        Node->getOperand(1), negOp,
8583                        cast<AtomicSDNode>(Node)->getSrcValue(),
8584                        cast<AtomicSDNode>(Node)->getAlignment());
8585 }
8586
8587 /// LowerOperation - Provide custom lowering hooks for some operations.
8588 ///
8589 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8590   switch (Op.getOpcode()) {
8591   default: llvm_unreachable("Should not custom lower this!");
8592   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8593   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8594   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8595   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8596   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8597   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8598   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8599   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8600   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8601   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8602   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8603   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8604   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8605   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8606   case ISD::SHL_PARTS:
8607   case ISD::SRA_PARTS:
8608   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8609   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8610   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8611   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8612   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8613   case ISD::FABS:               return LowerFABS(Op, DAG);
8614   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8615   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8616   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8617   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8618   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8619   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8620   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8621   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8622   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8623   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8624   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8625   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8626   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8627   case ISD::FRAME_TO_ARGS_OFFSET:
8628                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8629   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8630   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8631   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8632   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8633   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8634   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8635   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8636   case ISD::SHL:                return LowerSHL(Op, DAG);
8637   case ISD::SADDO:
8638   case ISD::UADDO:
8639   case ISD::SSUBO:
8640   case ISD::USUBO:
8641   case ISD::SMULO:
8642   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8643   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8644   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8645   }
8646 }
8647
8648 void X86TargetLowering::
8649 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8650                         SelectionDAG &DAG, unsigned NewOp) const {
8651   EVT T = Node->getValueType(0);
8652   DebugLoc dl = Node->getDebugLoc();
8653   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8654
8655   SDValue Chain = Node->getOperand(0);
8656   SDValue In1 = Node->getOperand(1);
8657   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8658                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8659   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8660                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8661   SDValue Ops[] = { Chain, In1, In2L, In2H };
8662   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8663   SDValue Result =
8664     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8665                             cast<MemSDNode>(Node)->getMemOperand());
8666   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8667   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8668   Results.push_back(Result.getValue(2));
8669 }
8670
8671 /// ReplaceNodeResults - Replace a node with an illegal result type
8672 /// with a new node built out of custom code.
8673 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8674                                            SmallVectorImpl<SDValue>&Results,
8675                                            SelectionDAG &DAG) const {
8676   DebugLoc dl = N->getDebugLoc();
8677   switch (N->getOpcode()) {
8678   default:
8679     assert(false && "Do not know how to custom type legalize this operation!");
8680     return;
8681   case ISD::FP_TO_SINT: {
8682     std::pair<SDValue,SDValue> Vals =
8683         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8684     SDValue FIST = Vals.first, StackSlot = Vals.second;
8685     if (FIST.getNode() != 0) {
8686       EVT VT = N->getValueType(0);
8687       // Return a load from the stack slot.
8688       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8689                                     MachinePointerInfo(), false, false, 0));
8690     }
8691     return;
8692   }
8693   case ISD::READCYCLECOUNTER: {
8694     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8695     SDValue TheChain = N->getOperand(0);
8696     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8697     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8698                                      rd.getValue(1));
8699     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8700                                      eax.getValue(2));
8701     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8702     SDValue Ops[] = { eax, edx };
8703     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8704     Results.push_back(edx.getValue(1));
8705     return;
8706   }
8707   case ISD::ATOMIC_CMP_SWAP: {
8708     EVT T = N->getValueType(0);
8709     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8710     SDValue cpInL, cpInH;
8711     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8712                         DAG.getConstant(0, MVT::i32));
8713     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8714                         DAG.getConstant(1, MVT::i32));
8715     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8716     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8717                              cpInL.getValue(1));
8718     SDValue swapInL, swapInH;
8719     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8720                           DAG.getConstant(0, MVT::i32));
8721     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8722                           DAG.getConstant(1, MVT::i32));
8723     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8724                                cpInH.getValue(1));
8725     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8726                                swapInL.getValue(1));
8727     SDValue Ops[] = { swapInH.getValue(0),
8728                       N->getOperand(1),
8729                       swapInH.getValue(1) };
8730     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8731     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
8732     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
8733                                              Ops, 3, T, MMO);
8734     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8735                                         MVT::i32, Result.getValue(1));
8736     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8737                                         MVT::i32, cpOutL.getValue(2));
8738     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8739     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8740     Results.push_back(cpOutH.getValue(1));
8741     return;
8742   }
8743   case ISD::ATOMIC_LOAD_ADD:
8744     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8745     return;
8746   case ISD::ATOMIC_LOAD_AND:
8747     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8748     return;
8749   case ISD::ATOMIC_LOAD_NAND:
8750     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8751     return;
8752   case ISD::ATOMIC_LOAD_OR:
8753     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8754     return;
8755   case ISD::ATOMIC_LOAD_SUB:
8756     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8757     return;
8758   case ISD::ATOMIC_LOAD_XOR:
8759     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8760     return;
8761   case ISD::ATOMIC_SWAP:
8762     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8763     return;
8764   }
8765 }
8766
8767 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8768   switch (Opcode) {
8769   default: return NULL;
8770   case X86ISD::BSF:                return "X86ISD::BSF";
8771   case X86ISD::BSR:                return "X86ISD::BSR";
8772   case X86ISD::SHLD:               return "X86ISD::SHLD";
8773   case X86ISD::SHRD:               return "X86ISD::SHRD";
8774   case X86ISD::FAND:               return "X86ISD::FAND";
8775   case X86ISD::FOR:                return "X86ISD::FOR";
8776   case X86ISD::FXOR:               return "X86ISD::FXOR";
8777   case X86ISD::FSRL:               return "X86ISD::FSRL";
8778   case X86ISD::FILD:               return "X86ISD::FILD";
8779   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8780   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8781   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8782   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8783   case X86ISD::FLD:                return "X86ISD::FLD";
8784   case X86ISD::FST:                return "X86ISD::FST";
8785   case X86ISD::CALL:               return "X86ISD::CALL";
8786   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8787   case X86ISD::BT:                 return "X86ISD::BT";
8788   case X86ISD::CMP:                return "X86ISD::CMP";
8789   case X86ISD::COMI:               return "X86ISD::COMI";
8790   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8791   case X86ISD::SETCC:              return "X86ISD::SETCC";
8792   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8793   case X86ISD::CMOV:               return "X86ISD::CMOV";
8794   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8795   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8796   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8797   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8798   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8799   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8800   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8801   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8802   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8803   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8804   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8805   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8806   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8807   case X86ISD::FMAX:               return "X86ISD::FMAX";
8808   case X86ISD::FMIN:               return "X86ISD::FMIN";
8809   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8810   case X86ISD::FRCP:               return "X86ISD::FRCP";
8811   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8812   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8813   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8814   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8815   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8816   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8817   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8818   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8819   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8820   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8821   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8822   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8823   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8824   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8825   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8826   case X86ISD::VSHL:               return "X86ISD::VSHL";
8827   case X86ISD::VSRL:               return "X86ISD::VSRL";
8828   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8829   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8830   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8831   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8832   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8833   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8834   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8835   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8836   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8837   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8838   case X86ISD::ADD:                return "X86ISD::ADD";
8839   case X86ISD::SUB:                return "X86ISD::SUB";
8840   case X86ISD::SMUL:               return "X86ISD::SMUL";
8841   case X86ISD::UMUL:               return "X86ISD::UMUL";
8842   case X86ISD::INC:                return "X86ISD::INC";
8843   case X86ISD::DEC:                return "X86ISD::DEC";
8844   case X86ISD::OR:                 return "X86ISD::OR";
8845   case X86ISD::XOR:                return "X86ISD::XOR";
8846   case X86ISD::AND:                return "X86ISD::AND";
8847   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8848   case X86ISD::PTEST:              return "X86ISD::PTEST";
8849   case X86ISD::TESTP:              return "X86ISD::TESTP";
8850   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8851   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8852   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8853   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8854   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8855   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8856   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8857   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8858   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8859   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8860   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8861   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8862   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8863   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8864   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8865   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8866   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8867   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8868   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8869   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8870   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8871   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8872   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8873   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8874   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8875   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8876   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8877   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8878   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8879   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8880   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8881   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8882   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8883   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8884   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
8885   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
8886   }
8887 }
8888
8889 // isLegalAddressingMode - Return true if the addressing mode represented
8890 // by AM is legal for this target, for a load/store of the specified type.
8891 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8892                                               const Type *Ty) const {
8893   // X86 supports extremely general addressing modes.
8894   CodeModel::Model M = getTargetMachine().getCodeModel();
8895   Reloc::Model R = getTargetMachine().getRelocationModel();
8896
8897   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8898   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8899     return false;
8900
8901   if (AM.BaseGV) {
8902     unsigned GVFlags =
8903       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8904
8905     // If a reference to this global requires an extra load, we can't fold it.
8906     if (isGlobalStubReference(GVFlags))
8907       return false;
8908
8909     // If BaseGV requires a register for the PIC base, we cannot also have a
8910     // BaseReg specified.
8911     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8912       return false;
8913
8914     // If lower 4G is not available, then we must use rip-relative addressing.
8915     if ((M != CodeModel::Small || R != Reloc::Static) &&
8916         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8917       return false;
8918   }
8919
8920   switch (AM.Scale) {
8921   case 0:
8922   case 1:
8923   case 2:
8924   case 4:
8925   case 8:
8926     // These scales always work.
8927     break;
8928   case 3:
8929   case 5:
8930   case 9:
8931     // These scales are formed with basereg+scalereg.  Only accept if there is
8932     // no basereg yet.
8933     if (AM.HasBaseReg)
8934       return false;
8935     break;
8936   default:  // Other stuff never works.
8937     return false;
8938   }
8939
8940   return true;
8941 }
8942
8943
8944 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8945   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8946     return false;
8947   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8948   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8949   if (NumBits1 <= NumBits2)
8950     return false;
8951   return true;
8952 }
8953
8954 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8955   if (!VT1.isInteger() || !VT2.isInteger())
8956     return false;
8957   unsigned NumBits1 = VT1.getSizeInBits();
8958   unsigned NumBits2 = VT2.getSizeInBits();
8959   if (NumBits1 <= NumBits2)
8960     return false;
8961   return true;
8962 }
8963
8964 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8965   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8966   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8967 }
8968
8969 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8970   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8971   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8972 }
8973
8974 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8975   // i16 instructions are longer (0x66 prefix) and potentially slower.
8976   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8977 }
8978
8979 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8980 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8981 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8982 /// are assumed to be legal.
8983 bool
8984 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8985                                       EVT VT) const {
8986   // Very little shuffling can be done for 64-bit vectors right now.
8987   if (VT.getSizeInBits() == 64)
8988     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8989
8990   // FIXME: pshufb, blends, shifts.
8991   return (VT.getVectorNumElements() == 2 ||
8992           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8993           isMOVLMask(M, VT) ||
8994           isSHUFPMask(M, VT) ||
8995           isPSHUFDMask(M, VT) ||
8996           isPSHUFHWMask(M, VT) ||
8997           isPSHUFLWMask(M, VT) ||
8998           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8999           isUNPCKLMask(M, VT) ||
9000           isUNPCKHMask(M, VT) ||
9001           isUNPCKL_v_undef_Mask(M, VT) ||
9002           isUNPCKH_v_undef_Mask(M, VT));
9003 }
9004
9005 bool
9006 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9007                                           EVT VT) const {
9008   unsigned NumElts = VT.getVectorNumElements();
9009   // FIXME: This collection of masks seems suspect.
9010   if (NumElts == 2)
9011     return true;
9012   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9013     return (isMOVLMask(Mask, VT)  ||
9014             isCommutedMOVLMask(Mask, VT, true) ||
9015             isSHUFPMask(Mask, VT) ||
9016             isCommutedSHUFPMask(Mask, VT));
9017   }
9018   return false;
9019 }
9020
9021 //===----------------------------------------------------------------------===//
9022 //                           X86 Scheduler Hooks
9023 //===----------------------------------------------------------------------===//
9024
9025 // private utility function
9026 MachineBasicBlock *
9027 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9028                                                        MachineBasicBlock *MBB,
9029                                                        unsigned regOpc,
9030                                                        unsigned immOpc,
9031                                                        unsigned LoadOpc,
9032                                                        unsigned CXchgOpc,
9033                                                        unsigned notOpc,
9034                                                        unsigned EAXreg,
9035                                                        TargetRegisterClass *RC,
9036                                                        bool invSrc) const {
9037   // For the atomic bitwise operator, we generate
9038   //   thisMBB:
9039   //   newMBB:
9040   //     ld  t1 = [bitinstr.addr]
9041   //     op  t2 = t1, [bitinstr.val]
9042   //     mov EAX = t1
9043   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9044   //     bz  newMBB
9045   //     fallthrough -->nextMBB
9046   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9047   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9048   MachineFunction::iterator MBBIter = MBB;
9049   ++MBBIter;
9050
9051   /// First build the CFG
9052   MachineFunction *F = MBB->getParent();
9053   MachineBasicBlock *thisMBB = MBB;
9054   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9055   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9056   F->insert(MBBIter, newMBB);
9057   F->insert(MBBIter, nextMBB);
9058
9059   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9060   nextMBB->splice(nextMBB->begin(), thisMBB,
9061                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9062                   thisMBB->end());
9063   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9064
9065   // Update thisMBB to fall through to newMBB
9066   thisMBB->addSuccessor(newMBB);
9067
9068   // newMBB jumps to itself and fall through to nextMBB
9069   newMBB->addSuccessor(nextMBB);
9070   newMBB->addSuccessor(newMBB);
9071
9072   // Insert instructions into newMBB based on incoming instruction
9073   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9074          "unexpected number of operands");
9075   DebugLoc dl = bInstr->getDebugLoc();
9076   MachineOperand& destOper = bInstr->getOperand(0);
9077   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9078   int numArgs = bInstr->getNumOperands() - 1;
9079   for (int i=0; i < numArgs; ++i)
9080     argOpers[i] = &bInstr->getOperand(i+1);
9081
9082   // x86 address has 4 operands: base, index, scale, and displacement
9083   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9084   int valArgIndx = lastAddrIndx + 1;
9085
9086   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9087   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9088   for (int i=0; i <= lastAddrIndx; ++i)
9089     (*MIB).addOperand(*argOpers[i]);
9090
9091   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9092   if (invSrc) {
9093     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9094   }
9095   else
9096     tt = t1;
9097
9098   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9099   assert((argOpers[valArgIndx]->isReg() ||
9100           argOpers[valArgIndx]->isImm()) &&
9101          "invalid operand");
9102   if (argOpers[valArgIndx]->isReg())
9103     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9104   else
9105     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9106   MIB.addReg(tt);
9107   (*MIB).addOperand(*argOpers[valArgIndx]);
9108
9109   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9110   MIB.addReg(t1);
9111
9112   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9113   for (int i=0; i <= lastAddrIndx; ++i)
9114     (*MIB).addOperand(*argOpers[i]);
9115   MIB.addReg(t2);
9116   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9117   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9118                     bInstr->memoperands_end());
9119
9120   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9121   MIB.addReg(EAXreg);
9122
9123   // insert branch
9124   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9125
9126   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9127   return nextMBB;
9128 }
9129
9130 // private utility function:  64 bit atomics on 32 bit host.
9131 MachineBasicBlock *
9132 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9133                                                        MachineBasicBlock *MBB,
9134                                                        unsigned regOpcL,
9135                                                        unsigned regOpcH,
9136                                                        unsigned immOpcL,
9137                                                        unsigned immOpcH,
9138                                                        bool invSrc) const {
9139   // For the atomic bitwise operator, we generate
9140   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9141   //     ld t1,t2 = [bitinstr.addr]
9142   //   newMBB:
9143   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9144   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9145   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9146   //     mov ECX, EBX <- t5, t6
9147   //     mov EAX, EDX <- t1, t2
9148   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9149   //     mov t3, t4 <- EAX, EDX
9150   //     bz  newMBB
9151   //     result in out1, out2
9152   //     fallthrough -->nextMBB
9153
9154   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9155   const unsigned LoadOpc = X86::MOV32rm;
9156   const unsigned NotOpc = X86::NOT32r;
9157   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9158   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9159   MachineFunction::iterator MBBIter = MBB;
9160   ++MBBIter;
9161
9162   /// First build the CFG
9163   MachineFunction *F = MBB->getParent();
9164   MachineBasicBlock *thisMBB = MBB;
9165   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9166   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9167   F->insert(MBBIter, newMBB);
9168   F->insert(MBBIter, nextMBB);
9169
9170   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9171   nextMBB->splice(nextMBB->begin(), thisMBB,
9172                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9173                   thisMBB->end());
9174   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9175
9176   // Update thisMBB to fall through to newMBB
9177   thisMBB->addSuccessor(newMBB);
9178
9179   // newMBB jumps to itself and fall through to nextMBB
9180   newMBB->addSuccessor(nextMBB);
9181   newMBB->addSuccessor(newMBB);
9182
9183   DebugLoc dl = bInstr->getDebugLoc();
9184   // Insert instructions into newMBB based on incoming instruction
9185   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9186   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9187          "unexpected number of operands");
9188   MachineOperand& dest1Oper = bInstr->getOperand(0);
9189   MachineOperand& dest2Oper = bInstr->getOperand(1);
9190   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9191   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9192     argOpers[i] = &bInstr->getOperand(i+2);
9193
9194     // We use some of the operands multiple times, so conservatively just
9195     // clear any kill flags that might be present.
9196     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9197       argOpers[i]->setIsKill(false);
9198   }
9199
9200   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9201   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9202
9203   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9204   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9205   for (int i=0; i <= lastAddrIndx; ++i)
9206     (*MIB).addOperand(*argOpers[i]);
9207   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9208   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9209   // add 4 to displacement.
9210   for (int i=0; i <= lastAddrIndx-2; ++i)
9211     (*MIB).addOperand(*argOpers[i]);
9212   MachineOperand newOp3 = *(argOpers[3]);
9213   if (newOp3.isImm())
9214     newOp3.setImm(newOp3.getImm()+4);
9215   else
9216     newOp3.setOffset(newOp3.getOffset()+4);
9217   (*MIB).addOperand(newOp3);
9218   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9219
9220   // t3/4 are defined later, at the bottom of the loop
9221   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9222   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9223   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9224     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9225   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9226     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9227
9228   // The subsequent operations should be using the destination registers of
9229   //the PHI instructions.
9230   if (invSrc) {
9231     t1 = F->getRegInfo().createVirtualRegister(RC);
9232     t2 = F->getRegInfo().createVirtualRegister(RC);
9233     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9234     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9235   } else {
9236     t1 = dest1Oper.getReg();
9237     t2 = dest2Oper.getReg();
9238   }
9239
9240   int valArgIndx = lastAddrIndx + 1;
9241   assert((argOpers[valArgIndx]->isReg() ||
9242           argOpers[valArgIndx]->isImm()) &&
9243          "invalid operand");
9244   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9245   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9246   if (argOpers[valArgIndx]->isReg())
9247     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9248   else
9249     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9250   if (regOpcL != X86::MOV32rr)
9251     MIB.addReg(t1);
9252   (*MIB).addOperand(*argOpers[valArgIndx]);
9253   assert(argOpers[valArgIndx + 1]->isReg() ==
9254          argOpers[valArgIndx]->isReg());
9255   assert(argOpers[valArgIndx + 1]->isImm() ==
9256          argOpers[valArgIndx]->isImm());
9257   if (argOpers[valArgIndx + 1]->isReg())
9258     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9259   else
9260     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9261   if (regOpcH != X86::MOV32rr)
9262     MIB.addReg(t2);
9263   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9264
9265   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9266   MIB.addReg(t1);
9267   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9268   MIB.addReg(t2);
9269
9270   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9271   MIB.addReg(t5);
9272   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9273   MIB.addReg(t6);
9274
9275   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9276   for (int i=0; i <= lastAddrIndx; ++i)
9277     (*MIB).addOperand(*argOpers[i]);
9278
9279   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9280   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9281                     bInstr->memoperands_end());
9282
9283   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9284   MIB.addReg(X86::EAX);
9285   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9286   MIB.addReg(X86::EDX);
9287
9288   // insert branch
9289   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9290
9291   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9292   return nextMBB;
9293 }
9294
9295 // private utility function
9296 MachineBasicBlock *
9297 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9298                                                       MachineBasicBlock *MBB,
9299                                                       unsigned cmovOpc) const {
9300   // For the atomic min/max operator, we generate
9301   //   thisMBB:
9302   //   newMBB:
9303   //     ld t1 = [min/max.addr]
9304   //     mov t2 = [min/max.val]
9305   //     cmp  t1, t2
9306   //     cmov[cond] t2 = t1
9307   //     mov EAX = t1
9308   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9309   //     bz   newMBB
9310   //     fallthrough -->nextMBB
9311   //
9312   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9313   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9314   MachineFunction::iterator MBBIter = MBB;
9315   ++MBBIter;
9316
9317   /// First build the CFG
9318   MachineFunction *F = MBB->getParent();
9319   MachineBasicBlock *thisMBB = MBB;
9320   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9321   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9322   F->insert(MBBIter, newMBB);
9323   F->insert(MBBIter, nextMBB);
9324
9325   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9326   nextMBB->splice(nextMBB->begin(), thisMBB,
9327                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9328                   thisMBB->end());
9329   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9330
9331   // Update thisMBB to fall through to newMBB
9332   thisMBB->addSuccessor(newMBB);
9333
9334   // newMBB jumps to newMBB and fall through to nextMBB
9335   newMBB->addSuccessor(nextMBB);
9336   newMBB->addSuccessor(newMBB);
9337
9338   DebugLoc dl = mInstr->getDebugLoc();
9339   // Insert instructions into newMBB based on incoming instruction
9340   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9341          "unexpected number of operands");
9342   MachineOperand& destOper = mInstr->getOperand(0);
9343   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9344   int numArgs = mInstr->getNumOperands() - 1;
9345   for (int i=0; i < numArgs; ++i)
9346     argOpers[i] = &mInstr->getOperand(i+1);
9347
9348   // x86 address has 4 operands: base, index, scale, and displacement
9349   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9350   int valArgIndx = lastAddrIndx + 1;
9351
9352   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9353   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9354   for (int i=0; i <= lastAddrIndx; ++i)
9355     (*MIB).addOperand(*argOpers[i]);
9356
9357   // We only support register and immediate values
9358   assert((argOpers[valArgIndx]->isReg() ||
9359           argOpers[valArgIndx]->isImm()) &&
9360          "invalid operand");
9361
9362   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9363   if (argOpers[valArgIndx]->isReg())
9364     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9365   else
9366     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9367   (*MIB).addOperand(*argOpers[valArgIndx]);
9368
9369   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9370   MIB.addReg(t1);
9371
9372   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9373   MIB.addReg(t1);
9374   MIB.addReg(t2);
9375
9376   // Generate movc
9377   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9378   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9379   MIB.addReg(t2);
9380   MIB.addReg(t1);
9381
9382   // Cmp and exchange if none has modified the memory location
9383   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9384   for (int i=0; i <= lastAddrIndx; ++i)
9385     (*MIB).addOperand(*argOpers[i]);
9386   MIB.addReg(t3);
9387   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9388   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9389                     mInstr->memoperands_end());
9390
9391   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9392   MIB.addReg(X86::EAX);
9393
9394   // insert branch
9395   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9396
9397   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9398   return nextMBB;
9399 }
9400
9401 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9402 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9403 // in the .td file.
9404 MachineBasicBlock *
9405 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9406                             unsigned numArgs, bool memArg) const {
9407
9408   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9409          "Target must have SSE4.2 or AVX features enabled");
9410
9411   DebugLoc dl = MI->getDebugLoc();
9412   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9413
9414   unsigned Opc;
9415
9416   if (!Subtarget->hasAVX()) {
9417     if (memArg)
9418       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9419     else
9420       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9421   } else {
9422     if (memArg)
9423       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9424     else
9425       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9426   }
9427
9428   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9429
9430   for (unsigned i = 0; i < numArgs; ++i) {
9431     MachineOperand &Op = MI->getOperand(i+1);
9432
9433     if (!(Op.isReg() && Op.isImplicit()))
9434       MIB.addOperand(Op);
9435   }
9436
9437   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9438     .addReg(X86::XMM0);
9439
9440   MI->eraseFromParent();
9441
9442   return BB;
9443 }
9444
9445 MachineBasicBlock *
9446 X86TargetLowering::EmitVAARG64WithCustomInserter(
9447                    MachineInstr *MI,
9448                    MachineBasicBlock *MBB) const {
9449   // Emit va_arg instruction on X86-64.
9450
9451   // Operands to this pseudo-instruction:
9452   // 0  ) Output        : destination address (reg)
9453   // 1-5) Input         : va_list address (addr, i64mem)
9454   // 6  ) ArgSize       : Size (in bytes) of vararg type
9455   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9456   // 8  ) Align         : Alignment of type
9457   // 9  ) EFLAGS (implicit-def)
9458
9459   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9460   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9461
9462   unsigned DestReg = MI->getOperand(0).getReg();
9463   MachineOperand &Base = MI->getOperand(1);
9464   MachineOperand &Scale = MI->getOperand(2);
9465   MachineOperand &Index = MI->getOperand(3);
9466   MachineOperand &Disp = MI->getOperand(4);
9467   MachineOperand &Segment = MI->getOperand(5);
9468   unsigned ArgSize = MI->getOperand(6).getImm();
9469   unsigned ArgMode = MI->getOperand(7).getImm();
9470   unsigned Align = MI->getOperand(8).getImm();
9471
9472   // Memory Reference
9473   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9474   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9475   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9476
9477   // Machine Information
9478   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9479   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9480   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9481   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9482   DebugLoc DL = MI->getDebugLoc();
9483
9484   // struct va_list {
9485   //   i32   gp_offset
9486   //   i32   fp_offset
9487   //   i64   overflow_area (address)
9488   //   i64   reg_save_area (address)
9489   // }
9490   // sizeof(va_list) = 24
9491   // alignment(va_list) = 8
9492
9493   unsigned TotalNumIntRegs = 6;
9494   unsigned TotalNumXMMRegs = 8;
9495   bool UseGPOffset = (ArgMode == 1);
9496   bool UseFPOffset = (ArgMode == 2);
9497   unsigned MaxOffset = TotalNumIntRegs * 8 +
9498                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9499
9500   /* Align ArgSize to a multiple of 8 */
9501   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9502   bool NeedsAlign = (Align > 8);
9503
9504   MachineBasicBlock *thisMBB = MBB;
9505   MachineBasicBlock *overflowMBB;
9506   MachineBasicBlock *offsetMBB;
9507   MachineBasicBlock *endMBB;
9508
9509   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
9510   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
9511   unsigned OffsetReg = 0;
9512
9513   if (!UseGPOffset && !UseFPOffset) {
9514     // If we only pull from the overflow region, we don't create a branch.
9515     // We don't need to alter control flow.
9516     OffsetDestReg = 0; // unused
9517     OverflowDestReg = DestReg;
9518
9519     offsetMBB = NULL;
9520     overflowMBB = thisMBB;
9521     endMBB = thisMBB;
9522   } else {
9523     // First emit code to check if gp_offset (or fp_offset) is below the bound.
9524     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
9525     // If not, pull from overflow_area. (branch to overflowMBB)
9526     //
9527     //       thisMBB
9528     //         |     .
9529     //         |        .
9530     //     offsetMBB   overflowMBB
9531     //         |        .
9532     //         |     .
9533     //        endMBB
9534
9535     // Registers for the PHI in endMBB
9536     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
9537     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
9538
9539     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9540     MachineFunction *MF = MBB->getParent();
9541     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9542     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9543     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9544
9545     MachineFunction::iterator MBBIter = MBB;
9546     ++MBBIter;
9547
9548     // Insert the new basic blocks
9549     MF->insert(MBBIter, offsetMBB);
9550     MF->insert(MBBIter, overflowMBB);
9551     MF->insert(MBBIter, endMBB);
9552
9553     // Transfer the remainder of MBB and its successor edges to endMBB.
9554     endMBB->splice(endMBB->begin(), thisMBB,
9555                     llvm::next(MachineBasicBlock::iterator(MI)),
9556                     thisMBB->end());
9557     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9558
9559     // Make offsetMBB and overflowMBB successors of thisMBB
9560     thisMBB->addSuccessor(offsetMBB);
9561     thisMBB->addSuccessor(overflowMBB);
9562
9563     // endMBB is a successor of both offsetMBB and overflowMBB
9564     offsetMBB->addSuccessor(endMBB);
9565     overflowMBB->addSuccessor(endMBB);
9566
9567     // Load the offset value into a register
9568     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9569     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
9570       .addOperand(Base)
9571       .addOperand(Scale)
9572       .addOperand(Index)
9573       .addDisp(Disp, UseFPOffset ? 4 : 0)
9574       .addOperand(Segment)
9575       .setMemRefs(MMOBegin, MMOEnd);
9576
9577     // Check if there is enough room left to pull this argument.
9578     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
9579       .addReg(OffsetReg)
9580       .addImm(MaxOffset + 8 - ArgSizeA8);
9581
9582     // Branch to "overflowMBB" if offset >= max
9583     // Fall through to "offsetMBB" otherwise
9584     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
9585       .addMBB(overflowMBB);
9586   }
9587
9588   // In offsetMBB, emit code to use the reg_save_area.
9589   if (offsetMBB) {
9590     assert(OffsetReg != 0);
9591
9592     // Read the reg_save_area address.
9593     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
9594     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
9595       .addOperand(Base)
9596       .addOperand(Scale)
9597       .addOperand(Index)
9598       .addDisp(Disp, 16)
9599       .addOperand(Segment)
9600       .setMemRefs(MMOBegin, MMOEnd);
9601
9602     // Zero-extend the offset
9603     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
9604       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
9605         .addImm(0)
9606         .addReg(OffsetReg)
9607         .addImm(X86::sub_32bit);
9608
9609     // Add the offset to the reg_save_area to get the final address.
9610     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
9611       .addReg(OffsetReg64)
9612       .addReg(RegSaveReg);
9613
9614     // Compute the offset for the next argument
9615     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9616     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
9617       .addReg(OffsetReg)
9618       .addImm(UseFPOffset ? 16 : 8);
9619
9620     // Store it back into the va_list.
9621     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
9622       .addOperand(Base)
9623       .addOperand(Scale)
9624       .addOperand(Index)
9625       .addDisp(Disp, UseFPOffset ? 4 : 0)
9626       .addOperand(Segment)
9627       .addReg(NextOffsetReg)
9628       .setMemRefs(MMOBegin, MMOEnd);
9629
9630     // Jump to endMBB
9631     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
9632       .addMBB(endMBB);
9633   }
9634
9635   //
9636   // Emit code to use overflow area
9637   //
9638
9639   // Load the overflow_area address into a register.
9640   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
9641   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
9642     .addOperand(Base)
9643     .addOperand(Scale)
9644     .addOperand(Index)
9645     .addDisp(Disp, 8)
9646     .addOperand(Segment)
9647     .setMemRefs(MMOBegin, MMOEnd);
9648
9649   // If we need to align it, do so. Otherwise, just copy the address
9650   // to OverflowDestReg.
9651   if (NeedsAlign) {
9652     // Align the overflow address
9653     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
9654     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
9655
9656     // aligned_addr = (addr + (align-1)) & ~(align-1)
9657     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
9658       .addReg(OverflowAddrReg)
9659       .addImm(Align-1);
9660
9661     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
9662       .addReg(TmpReg)
9663       .addImm(~(uint64_t)(Align-1));
9664   } else {
9665     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
9666       .addReg(OverflowAddrReg);
9667   }
9668
9669   // Compute the next overflow address after this argument.
9670   // (the overflow address should be kept 8-byte aligned)
9671   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
9672   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
9673     .addReg(OverflowDestReg)
9674     .addImm(ArgSizeA8);
9675
9676   // Store the new overflow address.
9677   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
9678     .addOperand(Base)
9679     .addOperand(Scale)
9680     .addOperand(Index)
9681     .addDisp(Disp, 8)
9682     .addOperand(Segment)
9683     .addReg(NextAddrReg)
9684     .setMemRefs(MMOBegin, MMOEnd);
9685
9686   // If we branched, emit the PHI to the front of endMBB.
9687   if (offsetMBB) {
9688     BuildMI(*endMBB, endMBB->begin(), DL,
9689             TII->get(X86::PHI), DestReg)
9690       .addReg(OffsetDestReg).addMBB(offsetMBB)
9691       .addReg(OverflowDestReg).addMBB(overflowMBB);
9692   }
9693
9694   // Erase the pseudo instruction
9695   MI->eraseFromParent();
9696
9697   return endMBB;
9698 }
9699
9700 MachineBasicBlock *
9701 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9702                                                  MachineInstr *MI,
9703                                                  MachineBasicBlock *MBB) const {
9704   // Emit code to save XMM registers to the stack. The ABI says that the
9705   // number of registers to save is given in %al, so it's theoretically
9706   // possible to do an indirect jump trick to avoid saving all of them,
9707   // however this code takes a simpler approach and just executes all
9708   // of the stores if %al is non-zero. It's less code, and it's probably
9709   // easier on the hardware branch predictor, and stores aren't all that
9710   // expensive anyway.
9711
9712   // Create the new basic blocks. One block contains all the XMM stores,
9713   // and one block is the final destination regardless of whether any
9714   // stores were performed.
9715   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9716   MachineFunction *F = MBB->getParent();
9717   MachineFunction::iterator MBBIter = MBB;
9718   ++MBBIter;
9719   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9720   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9721   F->insert(MBBIter, XMMSaveMBB);
9722   F->insert(MBBIter, EndMBB);
9723
9724   // Transfer the remainder of MBB and its successor edges to EndMBB.
9725   EndMBB->splice(EndMBB->begin(), MBB,
9726                  llvm::next(MachineBasicBlock::iterator(MI)),
9727                  MBB->end());
9728   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9729
9730   // The original block will now fall through to the XMM save block.
9731   MBB->addSuccessor(XMMSaveMBB);
9732   // The XMMSaveMBB will fall through to the end block.
9733   XMMSaveMBB->addSuccessor(EndMBB);
9734
9735   // Now add the instructions.
9736   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9737   DebugLoc DL = MI->getDebugLoc();
9738
9739   unsigned CountReg = MI->getOperand(0).getReg();
9740   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9741   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9742
9743   if (!Subtarget->isTargetWin64()) {
9744     // If %al is 0, branch around the XMM save block.
9745     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9746     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9747     MBB->addSuccessor(EndMBB);
9748   }
9749
9750   // In the XMM save block, save all the XMM argument registers.
9751   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9752     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9753     MachineMemOperand *MMO =
9754       F->getMachineMemOperand(
9755           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9756         MachineMemOperand::MOStore,
9757         /*Size=*/16, /*Align=*/16);
9758     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9759       .addFrameIndex(RegSaveFrameIndex)
9760       .addImm(/*Scale=*/1)
9761       .addReg(/*IndexReg=*/0)
9762       .addImm(/*Disp=*/Offset)
9763       .addReg(/*Segment=*/0)
9764       .addReg(MI->getOperand(i).getReg())
9765       .addMemOperand(MMO);
9766   }
9767
9768   MI->eraseFromParent();   // The pseudo instruction is gone now.
9769
9770   return EndMBB;
9771 }
9772
9773 MachineBasicBlock *
9774 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9775                                      MachineBasicBlock *BB) const {
9776   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9777   DebugLoc DL = MI->getDebugLoc();
9778
9779   // To "insert" a SELECT_CC instruction, we actually have to insert the
9780   // diamond control-flow pattern.  The incoming instruction knows the
9781   // destination vreg to set, the condition code register to branch on, the
9782   // true/false values to select between, and a branch opcode to use.
9783   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9784   MachineFunction::iterator It = BB;
9785   ++It;
9786
9787   //  thisMBB:
9788   //  ...
9789   //   TrueVal = ...
9790   //   cmpTY ccX, r1, r2
9791   //   bCC copy1MBB
9792   //   fallthrough --> copy0MBB
9793   MachineBasicBlock *thisMBB = BB;
9794   MachineFunction *F = BB->getParent();
9795   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9796   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9797   F->insert(It, copy0MBB);
9798   F->insert(It, sinkMBB);
9799
9800   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9801   // live into the sink and copy blocks.
9802   const MachineFunction *MF = BB->getParent();
9803   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9804   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9805
9806   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9807     const MachineOperand &MO = MI->getOperand(I);
9808     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9809     unsigned Reg = MO.getReg();
9810     if (Reg != X86::EFLAGS) continue;
9811     copy0MBB->addLiveIn(Reg);
9812     sinkMBB->addLiveIn(Reg);
9813   }
9814
9815   // Transfer the remainder of BB and its successor edges to sinkMBB.
9816   sinkMBB->splice(sinkMBB->begin(), BB,
9817                   llvm::next(MachineBasicBlock::iterator(MI)),
9818                   BB->end());
9819   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9820
9821   // Add the true and fallthrough blocks as its successors.
9822   BB->addSuccessor(copy0MBB);
9823   BB->addSuccessor(sinkMBB);
9824
9825   // Create the conditional branch instruction.
9826   unsigned Opc =
9827     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9828   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9829
9830   //  copy0MBB:
9831   //   %FalseValue = ...
9832   //   # fallthrough to sinkMBB
9833   copy0MBB->addSuccessor(sinkMBB);
9834
9835   //  sinkMBB:
9836   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9837   //  ...
9838   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9839           TII->get(X86::PHI), MI->getOperand(0).getReg())
9840     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9841     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9842
9843   MI->eraseFromParent();   // The pseudo instruction is gone now.
9844   return sinkMBB;
9845 }
9846
9847 MachineBasicBlock *
9848 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
9849                                           MachineBasicBlock *BB) const {
9850   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9851   DebugLoc DL = MI->getDebugLoc();
9852
9853   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9854   // non-trivial part is impdef of ESP.
9855   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9856   // mingw-w64.
9857
9858   const char *StackProbeSymbol =
9859       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
9860
9861   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9862     .addExternalSymbol(StackProbeSymbol)
9863     .addReg(X86::EAX, RegState::Implicit)
9864     .addReg(X86::ESP, RegState::Implicit)
9865     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9866     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9867     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9868
9869   MI->eraseFromParent();   // The pseudo instruction is gone now.
9870   return BB;
9871 }
9872
9873 MachineBasicBlock *
9874 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9875                                       MachineBasicBlock *BB) const {
9876   // This is pretty easy.  We're taking the value that we received from
9877   // our load from the relocation, sticking it in either RDI (x86-64)
9878   // or EAX and doing an indirect call.  The return value will then
9879   // be in the normal return register.
9880   const X86InstrInfo *TII
9881     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9882   DebugLoc DL = MI->getDebugLoc();
9883   MachineFunction *F = BB->getParent();
9884
9885   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
9886   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9887
9888   if (Subtarget->is64Bit()) {
9889     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9890                                       TII->get(X86::MOV64rm), X86::RDI)
9891     .addReg(X86::RIP)
9892     .addImm(0).addReg(0)
9893     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9894                       MI->getOperand(3).getTargetFlags())
9895     .addReg(0);
9896     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
9897     addDirectMem(MIB, X86::RDI);
9898   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9899     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9900                                       TII->get(X86::MOV32rm), X86::EAX)
9901     .addReg(0)
9902     .addImm(0).addReg(0)
9903     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9904                       MI->getOperand(3).getTargetFlags())
9905     .addReg(0);
9906     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9907     addDirectMem(MIB, X86::EAX);
9908   } else {
9909     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9910                                       TII->get(X86::MOV32rm), X86::EAX)
9911     .addReg(TII->getGlobalBaseReg(F))
9912     .addImm(0).addReg(0)
9913     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9914                       MI->getOperand(3).getTargetFlags())
9915     .addReg(0);
9916     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9917     addDirectMem(MIB, X86::EAX);
9918   }
9919
9920   MI->eraseFromParent(); // The pseudo instruction is gone now.
9921   return BB;
9922 }
9923
9924 MachineBasicBlock *
9925 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9926                                                MachineBasicBlock *BB) const {
9927   switch (MI->getOpcode()) {
9928   default: assert(false && "Unexpected instr type to insert");
9929   case X86::WIN_ALLOCA:
9930     return EmitLoweredWinAlloca(MI, BB);
9931   case X86::TLSCall_32:
9932   case X86::TLSCall_64:
9933     return EmitLoweredTLSCall(MI, BB);
9934   case X86::CMOV_GR8:
9935   case X86::CMOV_FR32:
9936   case X86::CMOV_FR64:
9937   case X86::CMOV_V4F32:
9938   case X86::CMOV_V2F64:
9939   case X86::CMOV_V2I64:
9940   case X86::CMOV_GR16:
9941   case X86::CMOV_GR32:
9942   case X86::CMOV_RFP32:
9943   case X86::CMOV_RFP64:
9944   case X86::CMOV_RFP80:
9945     return EmitLoweredSelect(MI, BB);
9946
9947   case X86::FP32_TO_INT16_IN_MEM:
9948   case X86::FP32_TO_INT32_IN_MEM:
9949   case X86::FP32_TO_INT64_IN_MEM:
9950   case X86::FP64_TO_INT16_IN_MEM:
9951   case X86::FP64_TO_INT32_IN_MEM:
9952   case X86::FP64_TO_INT64_IN_MEM:
9953   case X86::FP80_TO_INT16_IN_MEM:
9954   case X86::FP80_TO_INT32_IN_MEM:
9955   case X86::FP80_TO_INT64_IN_MEM: {
9956     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9957     DebugLoc DL = MI->getDebugLoc();
9958
9959     // Change the floating point control register to use "round towards zero"
9960     // mode when truncating to an integer value.
9961     MachineFunction *F = BB->getParent();
9962     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9963     addFrameReference(BuildMI(*BB, MI, DL,
9964                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9965
9966     // Load the old value of the high byte of the control word...
9967     unsigned OldCW =
9968       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9969     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9970                       CWFrameIdx);
9971
9972     // Set the high part to be round to zero...
9973     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9974       .addImm(0xC7F);
9975
9976     // Reload the modified control word now...
9977     addFrameReference(BuildMI(*BB, MI, DL,
9978                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9979
9980     // Restore the memory image of control word to original value
9981     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9982       .addReg(OldCW);
9983
9984     // Get the X86 opcode to use.
9985     unsigned Opc;
9986     switch (MI->getOpcode()) {
9987     default: llvm_unreachable("illegal opcode!");
9988     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9989     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9990     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9991     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9992     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9993     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9994     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9995     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9996     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9997     }
9998
9999     X86AddressMode AM;
10000     MachineOperand &Op = MI->getOperand(0);
10001     if (Op.isReg()) {
10002       AM.BaseType = X86AddressMode::RegBase;
10003       AM.Base.Reg = Op.getReg();
10004     } else {
10005       AM.BaseType = X86AddressMode::FrameIndexBase;
10006       AM.Base.FrameIndex = Op.getIndex();
10007     }
10008     Op = MI->getOperand(1);
10009     if (Op.isImm())
10010       AM.Scale = Op.getImm();
10011     Op = MI->getOperand(2);
10012     if (Op.isImm())
10013       AM.IndexReg = Op.getImm();
10014     Op = MI->getOperand(3);
10015     if (Op.isGlobal()) {
10016       AM.GV = Op.getGlobal();
10017     } else {
10018       AM.Disp = Op.getImm();
10019     }
10020     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10021                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10022
10023     // Reload the original control word now.
10024     addFrameReference(BuildMI(*BB, MI, DL,
10025                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10026
10027     MI->eraseFromParent();   // The pseudo instruction is gone now.
10028     return BB;
10029   }
10030     // String/text processing lowering.
10031   case X86::PCMPISTRM128REG:
10032   case X86::VPCMPISTRM128REG:
10033     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10034   case X86::PCMPISTRM128MEM:
10035   case X86::VPCMPISTRM128MEM:
10036     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10037   case X86::PCMPESTRM128REG:
10038   case X86::VPCMPESTRM128REG:
10039     return EmitPCMP(MI, BB, 5, false /* in mem */);
10040   case X86::PCMPESTRM128MEM:
10041   case X86::VPCMPESTRM128MEM:
10042     return EmitPCMP(MI, BB, 5, true /* in mem */);
10043
10044     // Atomic Lowering.
10045   case X86::ATOMAND32:
10046     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10047                                                X86::AND32ri, X86::MOV32rm,
10048                                                X86::LCMPXCHG32,
10049                                                X86::NOT32r, X86::EAX,
10050                                                X86::GR32RegisterClass);
10051   case X86::ATOMOR32:
10052     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10053                                                X86::OR32ri, X86::MOV32rm,
10054                                                X86::LCMPXCHG32,
10055                                                X86::NOT32r, X86::EAX,
10056                                                X86::GR32RegisterClass);
10057   case X86::ATOMXOR32:
10058     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10059                                                X86::XOR32ri, X86::MOV32rm,
10060                                                X86::LCMPXCHG32,
10061                                                X86::NOT32r, X86::EAX,
10062                                                X86::GR32RegisterClass);
10063   case X86::ATOMNAND32:
10064     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10065                                                X86::AND32ri, X86::MOV32rm,
10066                                                X86::LCMPXCHG32,
10067                                                X86::NOT32r, X86::EAX,
10068                                                X86::GR32RegisterClass, true);
10069   case X86::ATOMMIN32:
10070     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10071   case X86::ATOMMAX32:
10072     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10073   case X86::ATOMUMIN32:
10074     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10075   case X86::ATOMUMAX32:
10076     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10077
10078   case X86::ATOMAND16:
10079     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10080                                                X86::AND16ri, X86::MOV16rm,
10081                                                X86::LCMPXCHG16,
10082                                                X86::NOT16r, X86::AX,
10083                                                X86::GR16RegisterClass);
10084   case X86::ATOMOR16:
10085     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10086                                                X86::OR16ri, X86::MOV16rm,
10087                                                X86::LCMPXCHG16,
10088                                                X86::NOT16r, X86::AX,
10089                                                X86::GR16RegisterClass);
10090   case X86::ATOMXOR16:
10091     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10092                                                X86::XOR16ri, X86::MOV16rm,
10093                                                X86::LCMPXCHG16,
10094                                                X86::NOT16r, X86::AX,
10095                                                X86::GR16RegisterClass);
10096   case X86::ATOMNAND16:
10097     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10098                                                X86::AND16ri, X86::MOV16rm,
10099                                                X86::LCMPXCHG16,
10100                                                X86::NOT16r, X86::AX,
10101                                                X86::GR16RegisterClass, true);
10102   case X86::ATOMMIN16:
10103     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10104   case X86::ATOMMAX16:
10105     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10106   case X86::ATOMUMIN16:
10107     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10108   case X86::ATOMUMAX16:
10109     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10110
10111   case X86::ATOMAND8:
10112     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10113                                                X86::AND8ri, X86::MOV8rm,
10114                                                X86::LCMPXCHG8,
10115                                                X86::NOT8r, X86::AL,
10116                                                X86::GR8RegisterClass);
10117   case X86::ATOMOR8:
10118     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10119                                                X86::OR8ri, X86::MOV8rm,
10120                                                X86::LCMPXCHG8,
10121                                                X86::NOT8r, X86::AL,
10122                                                X86::GR8RegisterClass);
10123   case X86::ATOMXOR8:
10124     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10125                                                X86::XOR8ri, X86::MOV8rm,
10126                                                X86::LCMPXCHG8,
10127                                                X86::NOT8r, X86::AL,
10128                                                X86::GR8RegisterClass);
10129   case X86::ATOMNAND8:
10130     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10131                                                X86::AND8ri, X86::MOV8rm,
10132                                                X86::LCMPXCHG8,
10133                                                X86::NOT8r, X86::AL,
10134                                                X86::GR8RegisterClass, true);
10135   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10136   // This group is for 64-bit host.
10137   case X86::ATOMAND64:
10138     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10139                                                X86::AND64ri32, X86::MOV64rm,
10140                                                X86::LCMPXCHG64,
10141                                                X86::NOT64r, X86::RAX,
10142                                                X86::GR64RegisterClass);
10143   case X86::ATOMOR64:
10144     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10145                                                X86::OR64ri32, X86::MOV64rm,
10146                                                X86::LCMPXCHG64,
10147                                                X86::NOT64r, X86::RAX,
10148                                                X86::GR64RegisterClass);
10149   case X86::ATOMXOR64:
10150     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10151                                                X86::XOR64ri32, X86::MOV64rm,
10152                                                X86::LCMPXCHG64,
10153                                                X86::NOT64r, X86::RAX,
10154                                                X86::GR64RegisterClass);
10155   case X86::ATOMNAND64:
10156     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10157                                                X86::AND64ri32, X86::MOV64rm,
10158                                                X86::LCMPXCHG64,
10159                                                X86::NOT64r, X86::RAX,
10160                                                X86::GR64RegisterClass, true);
10161   case X86::ATOMMIN64:
10162     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10163   case X86::ATOMMAX64:
10164     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10165   case X86::ATOMUMIN64:
10166     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10167   case X86::ATOMUMAX64:
10168     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10169
10170   // This group does 64-bit operations on a 32-bit host.
10171   case X86::ATOMAND6432:
10172     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10173                                                X86::AND32rr, X86::AND32rr,
10174                                                X86::AND32ri, X86::AND32ri,
10175                                                false);
10176   case X86::ATOMOR6432:
10177     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10178                                                X86::OR32rr, X86::OR32rr,
10179                                                X86::OR32ri, X86::OR32ri,
10180                                                false);
10181   case X86::ATOMXOR6432:
10182     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10183                                                X86::XOR32rr, X86::XOR32rr,
10184                                                X86::XOR32ri, X86::XOR32ri,
10185                                                false);
10186   case X86::ATOMNAND6432:
10187     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10188                                                X86::AND32rr, X86::AND32rr,
10189                                                X86::AND32ri, X86::AND32ri,
10190                                                true);
10191   case X86::ATOMADD6432:
10192     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10193                                                X86::ADD32rr, X86::ADC32rr,
10194                                                X86::ADD32ri, X86::ADC32ri,
10195                                                false);
10196   case X86::ATOMSUB6432:
10197     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10198                                                X86::SUB32rr, X86::SBB32rr,
10199                                                X86::SUB32ri, X86::SBB32ri,
10200                                                false);
10201   case X86::ATOMSWAP6432:
10202     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10203                                                X86::MOV32rr, X86::MOV32rr,
10204                                                X86::MOV32ri, X86::MOV32ri,
10205                                                false);
10206   case X86::VASTART_SAVE_XMM_REGS:
10207     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10208
10209   case X86::VAARG_64:
10210     return EmitVAARG64WithCustomInserter(MI, BB);
10211   }
10212 }
10213
10214 //===----------------------------------------------------------------------===//
10215 //                           X86 Optimization Hooks
10216 //===----------------------------------------------------------------------===//
10217
10218 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10219                                                        const APInt &Mask,
10220                                                        APInt &KnownZero,
10221                                                        APInt &KnownOne,
10222                                                        const SelectionDAG &DAG,
10223                                                        unsigned Depth) const {
10224   unsigned Opc = Op.getOpcode();
10225   assert((Opc >= ISD::BUILTIN_OP_END ||
10226           Opc == ISD::INTRINSIC_WO_CHAIN ||
10227           Opc == ISD::INTRINSIC_W_CHAIN ||
10228           Opc == ISD::INTRINSIC_VOID) &&
10229          "Should use MaskedValueIsZero if you don't know whether Op"
10230          " is a target node!");
10231
10232   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10233   switch (Opc) {
10234   default: break;
10235   case X86ISD::ADD:
10236   case X86ISD::SUB:
10237   case X86ISD::SMUL:
10238   case X86ISD::UMUL:
10239   case X86ISD::INC:
10240   case X86ISD::DEC:
10241   case X86ISD::OR:
10242   case X86ISD::XOR:
10243   case X86ISD::AND:
10244     // These nodes' second result is a boolean.
10245     if (Op.getResNo() == 0)
10246       break;
10247     // Fallthrough
10248   case X86ISD::SETCC:
10249     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10250                                        Mask.getBitWidth() - 1);
10251     break;
10252   }
10253 }
10254
10255 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10256                                                          unsigned Depth) const {
10257   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10258   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10259     return Op.getValueType().getScalarType().getSizeInBits();
10260
10261   // Fallback case.
10262   return 1;
10263 }
10264
10265 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10266 /// node is a GlobalAddress + offset.
10267 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10268                                        const GlobalValue* &GA,
10269                                        int64_t &Offset) const {
10270   if (N->getOpcode() == X86ISD::Wrapper) {
10271     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10272       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10273       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10274       return true;
10275     }
10276   }
10277   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10278 }
10279
10280 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10281 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10282 /// if the load addresses are consecutive, non-overlapping, and in the right
10283 /// order.
10284 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10285                                      const TargetLowering &TLI) {
10286   DebugLoc dl = N->getDebugLoc();
10287   EVT VT = N->getValueType(0);
10288
10289   if (VT.getSizeInBits() != 128)
10290     return SDValue();
10291
10292   SmallVector<SDValue, 16> Elts;
10293   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10294     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10295
10296   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10297 }
10298
10299 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10300 /// generation and convert it from being a bunch of shuffles and extracts
10301 /// to a simple store and scalar loads to extract the elements.
10302 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10303                                                 const TargetLowering &TLI) {
10304   SDValue InputVector = N->getOperand(0);
10305
10306   // Only operate on vectors of 4 elements, where the alternative shuffling
10307   // gets to be more expensive.
10308   if (InputVector.getValueType() != MVT::v4i32)
10309     return SDValue();
10310
10311   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10312   // single use which is a sign-extend or zero-extend, and all elements are
10313   // used.
10314   SmallVector<SDNode *, 4> Uses;
10315   unsigned ExtractedElements = 0;
10316   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10317        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10318     if (UI.getUse().getResNo() != InputVector.getResNo())
10319       return SDValue();
10320
10321     SDNode *Extract = *UI;
10322     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10323       return SDValue();
10324
10325     if (Extract->getValueType(0) != MVT::i32)
10326       return SDValue();
10327     if (!Extract->hasOneUse())
10328       return SDValue();
10329     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10330         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10331       return SDValue();
10332     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10333       return SDValue();
10334
10335     // Record which element was extracted.
10336     ExtractedElements |=
10337       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10338
10339     Uses.push_back(Extract);
10340   }
10341
10342   // If not all the elements were used, this may not be worthwhile.
10343   if (ExtractedElements != 15)
10344     return SDValue();
10345
10346   // Ok, we've now decided to do the transformation.
10347   DebugLoc dl = InputVector.getDebugLoc();
10348
10349   // Store the value to a temporary stack slot.
10350   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10351   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10352                             MachinePointerInfo(), false, false, 0);
10353
10354   // Replace each use (extract) with a load of the appropriate element.
10355   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10356        UE = Uses.end(); UI != UE; ++UI) {
10357     SDNode *Extract = *UI;
10358
10359     // Compute the element's address.
10360     SDValue Idx = Extract->getOperand(1);
10361     unsigned EltSize =
10362         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10363     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10364     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10365
10366     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10367                                      StackPtr, OffsetVal);
10368
10369     // Load the scalar.
10370     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10371                                      ScalarAddr, MachinePointerInfo(),
10372                                      false, false, 0);
10373
10374     // Replace the exact with the load.
10375     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10376   }
10377
10378   // The replacement was made in place; don't return anything.
10379   return SDValue();
10380 }
10381
10382 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10383 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10384                                     const X86Subtarget *Subtarget) {
10385   DebugLoc DL = N->getDebugLoc();
10386   SDValue Cond = N->getOperand(0);
10387   // Get the LHS/RHS of the select.
10388   SDValue LHS = N->getOperand(1);
10389   SDValue RHS = N->getOperand(2);
10390
10391   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10392   // instructions match the semantics of the common C idiom x<y?x:y but not
10393   // x<=y?x:y, because of how they handle negative zero (which can be
10394   // ignored in unsafe-math mode).
10395   if (Subtarget->hasSSE2() &&
10396       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10397       Cond.getOpcode() == ISD::SETCC) {
10398     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10399
10400     unsigned Opcode = 0;
10401     // Check for x CC y ? x : y.
10402     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10403         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10404       switch (CC) {
10405       default: break;
10406       case ISD::SETULT:
10407         // Converting this to a min would handle NaNs incorrectly, and swapping
10408         // the operands would cause it to handle comparisons between positive
10409         // and negative zero incorrectly.
10410         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10411           if (!UnsafeFPMath &&
10412               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10413             break;
10414           std::swap(LHS, RHS);
10415         }
10416         Opcode = X86ISD::FMIN;
10417         break;
10418       case ISD::SETOLE:
10419         // Converting this to a min would handle comparisons between positive
10420         // and negative zero incorrectly.
10421         if (!UnsafeFPMath &&
10422             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10423           break;
10424         Opcode = X86ISD::FMIN;
10425         break;
10426       case ISD::SETULE:
10427         // Converting this to a min would handle both negative zeros and NaNs
10428         // incorrectly, but we can swap the operands to fix both.
10429         std::swap(LHS, RHS);
10430       case ISD::SETOLT:
10431       case ISD::SETLT:
10432       case ISD::SETLE:
10433         Opcode = X86ISD::FMIN;
10434         break;
10435
10436       case ISD::SETOGE:
10437         // Converting this to a max would handle comparisons between positive
10438         // and negative zero incorrectly.
10439         if (!UnsafeFPMath &&
10440             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10441           break;
10442         Opcode = X86ISD::FMAX;
10443         break;
10444       case ISD::SETUGT:
10445         // Converting this to a max would handle NaNs incorrectly, and swapping
10446         // the operands would cause it to handle comparisons between positive
10447         // and negative zero incorrectly.
10448         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10449           if (!UnsafeFPMath &&
10450               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10451             break;
10452           std::swap(LHS, RHS);
10453         }
10454         Opcode = X86ISD::FMAX;
10455         break;
10456       case ISD::SETUGE:
10457         // Converting this to a max would handle both negative zeros and NaNs
10458         // incorrectly, but we can swap the operands to fix both.
10459         std::swap(LHS, RHS);
10460       case ISD::SETOGT:
10461       case ISD::SETGT:
10462       case ISD::SETGE:
10463         Opcode = X86ISD::FMAX;
10464         break;
10465       }
10466     // Check for x CC y ? y : x -- a min/max with reversed arms.
10467     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10468                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10469       switch (CC) {
10470       default: break;
10471       case ISD::SETOGE:
10472         // Converting this to a min would handle comparisons between positive
10473         // and negative zero incorrectly, and swapping the operands would
10474         // cause it to handle NaNs incorrectly.
10475         if (!UnsafeFPMath &&
10476             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10477           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10478             break;
10479           std::swap(LHS, RHS);
10480         }
10481         Opcode = X86ISD::FMIN;
10482         break;
10483       case ISD::SETUGT:
10484         // Converting this to a min would handle NaNs incorrectly.
10485         if (!UnsafeFPMath &&
10486             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10487           break;
10488         Opcode = X86ISD::FMIN;
10489         break;
10490       case ISD::SETUGE:
10491         // Converting this to a min would handle both negative zeros and NaNs
10492         // incorrectly, but we can swap the operands to fix both.
10493         std::swap(LHS, RHS);
10494       case ISD::SETOGT:
10495       case ISD::SETGT:
10496       case ISD::SETGE:
10497         Opcode = X86ISD::FMIN;
10498         break;
10499
10500       case ISD::SETULT:
10501         // Converting this to a max would handle NaNs incorrectly.
10502         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10503           break;
10504         Opcode = X86ISD::FMAX;
10505         break;
10506       case ISD::SETOLE:
10507         // Converting this to a max would handle comparisons between positive
10508         // and negative zero incorrectly, and swapping the operands would
10509         // cause it to handle NaNs incorrectly.
10510         if (!UnsafeFPMath &&
10511             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10512           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10513             break;
10514           std::swap(LHS, RHS);
10515         }
10516         Opcode = X86ISD::FMAX;
10517         break;
10518       case ISD::SETULE:
10519         // Converting this to a max would handle both negative zeros and NaNs
10520         // incorrectly, but we can swap the operands to fix both.
10521         std::swap(LHS, RHS);
10522       case ISD::SETOLT:
10523       case ISD::SETLT:
10524       case ISD::SETLE:
10525         Opcode = X86ISD::FMAX;
10526         break;
10527       }
10528     }
10529
10530     if (Opcode)
10531       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10532   }
10533
10534   // If this is a select between two integer constants, try to do some
10535   // optimizations.
10536   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10537     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10538       // Don't do this for crazy integer types.
10539       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10540         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10541         // so that TrueC (the true value) is larger than FalseC.
10542         bool NeedsCondInvert = false;
10543
10544         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10545             // Efficiently invertible.
10546             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10547              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10548               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10549           NeedsCondInvert = true;
10550           std::swap(TrueC, FalseC);
10551         }
10552
10553         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10554         if (FalseC->getAPIntValue() == 0 &&
10555             TrueC->getAPIntValue().isPowerOf2()) {
10556           if (NeedsCondInvert) // Invert the condition if needed.
10557             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10558                                DAG.getConstant(1, Cond.getValueType()));
10559
10560           // Zero extend the condition if needed.
10561           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10562
10563           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10564           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10565                              DAG.getConstant(ShAmt, MVT::i8));
10566         }
10567
10568         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10569         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10570           if (NeedsCondInvert) // Invert the condition if needed.
10571             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10572                                DAG.getConstant(1, Cond.getValueType()));
10573
10574           // Zero extend the condition if needed.
10575           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10576                              FalseC->getValueType(0), Cond);
10577           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10578                              SDValue(FalseC, 0));
10579         }
10580
10581         // Optimize cases that will turn into an LEA instruction.  This requires
10582         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10583         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10584           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10585           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10586
10587           bool isFastMultiplier = false;
10588           if (Diff < 10) {
10589             switch ((unsigned char)Diff) {
10590               default: break;
10591               case 1:  // result = add base, cond
10592               case 2:  // result = lea base(    , cond*2)
10593               case 3:  // result = lea base(cond, cond*2)
10594               case 4:  // result = lea base(    , cond*4)
10595               case 5:  // result = lea base(cond, cond*4)
10596               case 8:  // result = lea base(    , cond*8)
10597               case 9:  // result = lea base(cond, cond*8)
10598                 isFastMultiplier = true;
10599                 break;
10600             }
10601           }
10602
10603           if (isFastMultiplier) {
10604             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10605             if (NeedsCondInvert) // Invert the condition if needed.
10606               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10607                                  DAG.getConstant(1, Cond.getValueType()));
10608
10609             // Zero extend the condition if needed.
10610             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10611                                Cond);
10612             // Scale the condition by the difference.
10613             if (Diff != 1)
10614               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10615                                  DAG.getConstant(Diff, Cond.getValueType()));
10616
10617             // Add the base if non-zero.
10618             if (FalseC->getAPIntValue() != 0)
10619               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10620                                  SDValue(FalseC, 0));
10621             return Cond;
10622           }
10623         }
10624       }
10625   }
10626
10627   return SDValue();
10628 }
10629
10630 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10631 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10632                                   TargetLowering::DAGCombinerInfo &DCI) {
10633   DebugLoc DL = N->getDebugLoc();
10634
10635   // If the flag operand isn't dead, don't touch this CMOV.
10636   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10637     return SDValue();
10638
10639   // If this is a select between two integer constants, try to do some
10640   // optimizations.  Note that the operands are ordered the opposite of SELECT
10641   // operands.
10642   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10643     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10644       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10645       // larger than FalseC (the false value).
10646       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10647
10648       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10649         CC = X86::GetOppositeBranchCondition(CC);
10650         std::swap(TrueC, FalseC);
10651       }
10652
10653       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10654       // This is efficient for any integer data type (including i8/i16) and
10655       // shift amount.
10656       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10657         SDValue Cond = N->getOperand(3);
10658         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10659                            DAG.getConstant(CC, MVT::i8), Cond);
10660
10661         // Zero extend the condition if needed.
10662         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10663
10664         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10665         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10666                            DAG.getConstant(ShAmt, MVT::i8));
10667         if (N->getNumValues() == 2)  // Dead flag value?
10668           return DCI.CombineTo(N, Cond, SDValue());
10669         return Cond;
10670       }
10671
10672       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10673       // for any integer data type, including i8/i16.
10674       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10675         SDValue Cond = N->getOperand(3);
10676         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10677                            DAG.getConstant(CC, MVT::i8), Cond);
10678
10679         // Zero extend the condition if needed.
10680         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10681                            FalseC->getValueType(0), Cond);
10682         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10683                            SDValue(FalseC, 0));
10684
10685         if (N->getNumValues() == 2)  // Dead flag value?
10686           return DCI.CombineTo(N, Cond, SDValue());
10687         return Cond;
10688       }
10689
10690       // Optimize cases that will turn into an LEA instruction.  This requires
10691       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10692       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10693         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10694         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10695
10696         bool isFastMultiplier = false;
10697         if (Diff < 10) {
10698           switch ((unsigned char)Diff) {
10699           default: break;
10700           case 1:  // result = add base, cond
10701           case 2:  // result = lea base(    , cond*2)
10702           case 3:  // result = lea base(cond, cond*2)
10703           case 4:  // result = lea base(    , cond*4)
10704           case 5:  // result = lea base(cond, cond*4)
10705           case 8:  // result = lea base(    , cond*8)
10706           case 9:  // result = lea base(cond, cond*8)
10707             isFastMultiplier = true;
10708             break;
10709           }
10710         }
10711
10712         if (isFastMultiplier) {
10713           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10714           SDValue Cond = N->getOperand(3);
10715           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10716                              DAG.getConstant(CC, MVT::i8), Cond);
10717           // Zero extend the condition if needed.
10718           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10719                              Cond);
10720           // Scale the condition by the difference.
10721           if (Diff != 1)
10722             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10723                                DAG.getConstant(Diff, Cond.getValueType()));
10724
10725           // Add the base if non-zero.
10726           if (FalseC->getAPIntValue() != 0)
10727             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10728                                SDValue(FalseC, 0));
10729           if (N->getNumValues() == 2)  // Dead flag value?
10730             return DCI.CombineTo(N, Cond, SDValue());
10731           return Cond;
10732         }
10733       }
10734     }
10735   }
10736   return SDValue();
10737 }
10738
10739
10740 /// PerformMulCombine - Optimize a single multiply with constant into two
10741 /// in order to implement it with two cheaper instructions, e.g.
10742 /// LEA + SHL, LEA + LEA.
10743 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10744                                  TargetLowering::DAGCombinerInfo &DCI) {
10745   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10746     return SDValue();
10747
10748   EVT VT = N->getValueType(0);
10749   if (VT != MVT::i64)
10750     return SDValue();
10751
10752   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10753   if (!C)
10754     return SDValue();
10755   uint64_t MulAmt = C->getZExtValue();
10756   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10757     return SDValue();
10758
10759   uint64_t MulAmt1 = 0;
10760   uint64_t MulAmt2 = 0;
10761   if ((MulAmt % 9) == 0) {
10762     MulAmt1 = 9;
10763     MulAmt2 = MulAmt / 9;
10764   } else if ((MulAmt % 5) == 0) {
10765     MulAmt1 = 5;
10766     MulAmt2 = MulAmt / 5;
10767   } else if ((MulAmt % 3) == 0) {
10768     MulAmt1 = 3;
10769     MulAmt2 = MulAmt / 3;
10770   }
10771   if (MulAmt2 &&
10772       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10773     DebugLoc DL = N->getDebugLoc();
10774
10775     if (isPowerOf2_64(MulAmt2) &&
10776         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10777       // If second multiplifer is pow2, issue it first. We want the multiply by
10778       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10779       // is an add.
10780       std::swap(MulAmt1, MulAmt2);
10781
10782     SDValue NewMul;
10783     if (isPowerOf2_64(MulAmt1))
10784       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10785                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10786     else
10787       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10788                            DAG.getConstant(MulAmt1, VT));
10789
10790     if (isPowerOf2_64(MulAmt2))
10791       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10792                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10793     else
10794       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10795                            DAG.getConstant(MulAmt2, VT));
10796
10797     // Do not add new nodes to DAG combiner worklist.
10798     DCI.CombineTo(N, NewMul, false);
10799   }
10800   return SDValue();
10801 }
10802
10803 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10804   SDValue N0 = N->getOperand(0);
10805   SDValue N1 = N->getOperand(1);
10806   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10807   EVT VT = N0.getValueType();
10808
10809   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10810   // since the result of setcc_c is all zero's or all ones.
10811   if (N1C && N0.getOpcode() == ISD::AND &&
10812       N0.getOperand(1).getOpcode() == ISD::Constant) {
10813     SDValue N00 = N0.getOperand(0);
10814     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10815         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10816           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10817          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10818       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10819       APInt ShAmt = N1C->getAPIntValue();
10820       Mask = Mask.shl(ShAmt);
10821       if (Mask != 0)
10822         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10823                            N00, DAG.getConstant(Mask, VT));
10824     }
10825   }
10826
10827   return SDValue();
10828 }
10829
10830 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10831 ///                       when possible.
10832 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10833                                    const X86Subtarget *Subtarget) {
10834   EVT VT = N->getValueType(0);
10835   if (!VT.isVector() && VT.isInteger() &&
10836       N->getOpcode() == ISD::SHL)
10837     return PerformSHLCombine(N, DAG);
10838
10839   // On X86 with SSE2 support, we can transform this to a vector shift if
10840   // all elements are shifted by the same amount.  We can't do this in legalize
10841   // because the a constant vector is typically transformed to a constant pool
10842   // so we have no knowledge of the shift amount.
10843   if (!Subtarget->hasSSE2())
10844     return SDValue();
10845
10846   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10847     return SDValue();
10848
10849   SDValue ShAmtOp = N->getOperand(1);
10850   EVT EltVT = VT.getVectorElementType();
10851   DebugLoc DL = N->getDebugLoc();
10852   SDValue BaseShAmt = SDValue();
10853   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10854     unsigned NumElts = VT.getVectorNumElements();
10855     unsigned i = 0;
10856     for (; i != NumElts; ++i) {
10857       SDValue Arg = ShAmtOp.getOperand(i);
10858       if (Arg.getOpcode() == ISD::UNDEF) continue;
10859       BaseShAmt = Arg;
10860       break;
10861     }
10862     for (; i != NumElts; ++i) {
10863       SDValue Arg = ShAmtOp.getOperand(i);
10864       if (Arg.getOpcode() == ISD::UNDEF) continue;
10865       if (Arg != BaseShAmt) {
10866         return SDValue();
10867       }
10868     }
10869   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10870              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10871     SDValue InVec = ShAmtOp.getOperand(0);
10872     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10873       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10874       unsigned i = 0;
10875       for (; i != NumElts; ++i) {
10876         SDValue Arg = InVec.getOperand(i);
10877         if (Arg.getOpcode() == ISD::UNDEF) continue;
10878         BaseShAmt = Arg;
10879         break;
10880       }
10881     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10882        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10883          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10884          if (C->getZExtValue() == SplatIdx)
10885            BaseShAmt = InVec.getOperand(1);
10886        }
10887     }
10888     if (BaseShAmt.getNode() == 0)
10889       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10890                               DAG.getIntPtrConstant(0));
10891   } else
10892     return SDValue();
10893
10894   // The shift amount is an i32.
10895   if (EltVT.bitsGT(MVT::i32))
10896     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10897   else if (EltVT.bitsLT(MVT::i32))
10898     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10899
10900   // The shift amount is identical so we can do a vector shift.
10901   SDValue  ValOp = N->getOperand(0);
10902   switch (N->getOpcode()) {
10903   default:
10904     llvm_unreachable("Unknown shift opcode!");
10905     break;
10906   case ISD::SHL:
10907     if (VT == MVT::v2i64)
10908       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10909                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10910                          ValOp, BaseShAmt);
10911     if (VT == MVT::v4i32)
10912       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10913                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10914                          ValOp, BaseShAmt);
10915     if (VT == MVT::v8i16)
10916       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10917                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10918                          ValOp, BaseShAmt);
10919     break;
10920   case ISD::SRA:
10921     if (VT == MVT::v4i32)
10922       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10923                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10924                          ValOp, BaseShAmt);
10925     if (VT == MVT::v8i16)
10926       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10927                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10928                          ValOp, BaseShAmt);
10929     break;
10930   case ISD::SRL:
10931     if (VT == MVT::v2i64)
10932       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10933                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10934                          ValOp, BaseShAmt);
10935     if (VT == MVT::v4i32)
10936       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10937                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10938                          ValOp, BaseShAmt);
10939     if (VT ==  MVT::v8i16)
10940       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10941                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10942                          ValOp, BaseShAmt);
10943     break;
10944   }
10945   return SDValue();
10946 }
10947
10948 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10949                                 TargetLowering::DAGCombinerInfo &DCI,
10950                                 const X86Subtarget *Subtarget) {
10951   if (DCI.isBeforeLegalizeOps())
10952     return SDValue();
10953
10954   EVT VT = N->getValueType(0);
10955   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10956     return SDValue();
10957
10958   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10959   SDValue N0 = N->getOperand(0);
10960   SDValue N1 = N->getOperand(1);
10961   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10962     std::swap(N0, N1);
10963   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10964     return SDValue();
10965   if (!N0.hasOneUse() || !N1.hasOneUse())
10966     return SDValue();
10967
10968   SDValue ShAmt0 = N0.getOperand(1);
10969   if (ShAmt0.getValueType() != MVT::i8)
10970     return SDValue();
10971   SDValue ShAmt1 = N1.getOperand(1);
10972   if (ShAmt1.getValueType() != MVT::i8)
10973     return SDValue();
10974   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10975     ShAmt0 = ShAmt0.getOperand(0);
10976   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10977     ShAmt1 = ShAmt1.getOperand(0);
10978
10979   DebugLoc DL = N->getDebugLoc();
10980   unsigned Opc = X86ISD::SHLD;
10981   SDValue Op0 = N0.getOperand(0);
10982   SDValue Op1 = N1.getOperand(0);
10983   if (ShAmt0.getOpcode() == ISD::SUB) {
10984     Opc = X86ISD::SHRD;
10985     std::swap(Op0, Op1);
10986     std::swap(ShAmt0, ShAmt1);
10987   }
10988
10989   unsigned Bits = VT.getSizeInBits();
10990   if (ShAmt1.getOpcode() == ISD::SUB) {
10991     SDValue Sum = ShAmt1.getOperand(0);
10992     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10993       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10994       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10995         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10996       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10997         return DAG.getNode(Opc, DL, VT,
10998                            Op0, Op1,
10999                            DAG.getNode(ISD::TRUNCATE, DL,
11000                                        MVT::i8, ShAmt0));
11001     }
11002   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11003     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11004     if (ShAmt0C &&
11005         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11006       return DAG.getNode(Opc, DL, VT,
11007                          N0.getOperand(0), N1.getOperand(0),
11008                          DAG.getNode(ISD::TRUNCATE, DL,
11009                                        MVT::i8, ShAmt0));
11010   }
11011
11012   return SDValue();
11013 }
11014
11015 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11016 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11017                                    const X86Subtarget *Subtarget) {
11018   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11019   // the FP state in cases where an emms may be missing.
11020   // A preferable solution to the general problem is to figure out the right
11021   // places to insert EMMS.  This qualifies as a quick hack.
11022
11023   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11024   StoreSDNode *St = cast<StoreSDNode>(N);
11025   EVT VT = St->getValue().getValueType();
11026   if (VT.getSizeInBits() != 64)
11027     return SDValue();
11028
11029   const Function *F = DAG.getMachineFunction().getFunction();
11030   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11031   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11032     && Subtarget->hasSSE2();
11033   if ((VT.isVector() ||
11034        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11035       isa<LoadSDNode>(St->getValue()) &&
11036       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11037       St->getChain().hasOneUse() && !St->isVolatile()) {
11038     SDNode* LdVal = St->getValue().getNode();
11039     LoadSDNode *Ld = 0;
11040     int TokenFactorIndex = -1;
11041     SmallVector<SDValue, 8> Ops;
11042     SDNode* ChainVal = St->getChain().getNode();
11043     // Must be a store of a load.  We currently handle two cases:  the load
11044     // is a direct child, and it's under an intervening TokenFactor.  It is
11045     // possible to dig deeper under nested TokenFactors.
11046     if (ChainVal == LdVal)
11047       Ld = cast<LoadSDNode>(St->getChain());
11048     else if (St->getValue().hasOneUse() &&
11049              ChainVal->getOpcode() == ISD::TokenFactor) {
11050       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11051         if (ChainVal->getOperand(i).getNode() == LdVal) {
11052           TokenFactorIndex = i;
11053           Ld = cast<LoadSDNode>(St->getValue());
11054         } else
11055           Ops.push_back(ChainVal->getOperand(i));
11056       }
11057     }
11058
11059     if (!Ld || !ISD::isNormalLoad(Ld))
11060       return SDValue();
11061
11062     // If this is not the MMX case, i.e. we are just turning i64 load/store
11063     // into f64 load/store, avoid the transformation if there are multiple
11064     // uses of the loaded value.
11065     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11066       return SDValue();
11067
11068     DebugLoc LdDL = Ld->getDebugLoc();
11069     DebugLoc StDL = N->getDebugLoc();
11070     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11071     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11072     // pair instead.
11073     if (Subtarget->is64Bit() || F64IsLegal) {
11074       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11075       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11076                                   Ld->getPointerInfo(), Ld->isVolatile(),
11077                                   Ld->isNonTemporal(), Ld->getAlignment());
11078       SDValue NewChain = NewLd.getValue(1);
11079       if (TokenFactorIndex != -1) {
11080         Ops.push_back(NewChain);
11081         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11082                                Ops.size());
11083       }
11084       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11085                           St->getPointerInfo(),
11086                           St->isVolatile(), St->isNonTemporal(),
11087                           St->getAlignment());
11088     }
11089
11090     // Otherwise, lower to two pairs of 32-bit loads / stores.
11091     SDValue LoAddr = Ld->getBasePtr();
11092     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11093                                  DAG.getConstant(4, MVT::i32));
11094
11095     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11096                                Ld->getPointerInfo(),
11097                                Ld->isVolatile(), Ld->isNonTemporal(),
11098                                Ld->getAlignment());
11099     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11100                                Ld->getPointerInfo().getWithOffset(4),
11101                                Ld->isVolatile(), Ld->isNonTemporal(),
11102                                MinAlign(Ld->getAlignment(), 4));
11103
11104     SDValue NewChain = LoLd.getValue(1);
11105     if (TokenFactorIndex != -1) {
11106       Ops.push_back(LoLd);
11107       Ops.push_back(HiLd);
11108       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11109                              Ops.size());
11110     }
11111
11112     LoAddr = St->getBasePtr();
11113     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11114                          DAG.getConstant(4, MVT::i32));
11115
11116     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11117                                 St->getPointerInfo(),
11118                                 St->isVolatile(), St->isNonTemporal(),
11119                                 St->getAlignment());
11120     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11121                                 St->getPointerInfo().getWithOffset(4),
11122                                 St->isVolatile(),
11123                                 St->isNonTemporal(),
11124                                 MinAlign(St->getAlignment(), 4));
11125     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11126   }
11127   return SDValue();
11128 }
11129
11130 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11131 /// X86ISD::FXOR nodes.
11132 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11133   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11134   // F[X]OR(0.0, x) -> x
11135   // F[X]OR(x, 0.0) -> x
11136   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11137     if (C->getValueAPF().isPosZero())
11138       return N->getOperand(1);
11139   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11140     if (C->getValueAPF().isPosZero())
11141       return N->getOperand(0);
11142   return SDValue();
11143 }
11144
11145 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11146 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11147   // FAND(0.0, x) -> 0.0
11148   // FAND(x, 0.0) -> 0.0
11149   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11150     if (C->getValueAPF().isPosZero())
11151       return N->getOperand(0);
11152   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11153     if (C->getValueAPF().isPosZero())
11154       return N->getOperand(1);
11155   return SDValue();
11156 }
11157
11158 static SDValue PerformBTCombine(SDNode *N,
11159                                 SelectionDAG &DAG,
11160                                 TargetLowering::DAGCombinerInfo &DCI) {
11161   // BT ignores high bits in the bit index operand.
11162   SDValue Op1 = N->getOperand(1);
11163   if (Op1.hasOneUse()) {
11164     unsigned BitWidth = Op1.getValueSizeInBits();
11165     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11166     APInt KnownZero, KnownOne;
11167     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11168                                           !DCI.isBeforeLegalizeOps());
11169     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11170     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11171         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11172       DCI.CommitTargetLoweringOpt(TLO);
11173   }
11174   return SDValue();
11175 }
11176
11177 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11178   SDValue Op = N->getOperand(0);
11179   if (Op.getOpcode() == ISD::BIT_CONVERT)
11180     Op = Op.getOperand(0);
11181   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11182   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11183       VT.getVectorElementType().getSizeInBits() ==
11184       OpVT.getVectorElementType().getSizeInBits()) {
11185     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
11186   }
11187   return SDValue();
11188 }
11189
11190 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11191   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11192   //           (and (i32 x86isd::setcc_carry), 1)
11193   // This eliminates the zext. This transformation is necessary because
11194   // ISD::SETCC is always legalized to i8.
11195   DebugLoc dl = N->getDebugLoc();
11196   SDValue N0 = N->getOperand(0);
11197   EVT VT = N->getValueType(0);
11198   if (N0.getOpcode() == ISD::AND &&
11199       N0.hasOneUse() &&
11200       N0.getOperand(0).hasOneUse()) {
11201     SDValue N00 = N0.getOperand(0);
11202     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11203       return SDValue();
11204     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11205     if (!C || C->getZExtValue() != 1)
11206       return SDValue();
11207     return DAG.getNode(ISD::AND, dl, VT,
11208                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11209                                    N00.getOperand(0), N00.getOperand(1)),
11210                        DAG.getConstant(1, VT));
11211   }
11212
11213   return SDValue();
11214 }
11215
11216 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11217                                              DAGCombinerInfo &DCI) const {
11218   SelectionDAG &DAG = DCI.DAG;
11219   switch (N->getOpcode()) {
11220   default: break;
11221   case ISD::EXTRACT_VECTOR_ELT:
11222                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11223   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11224   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11225   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11226   case ISD::SHL:
11227   case ISD::SRA:
11228   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11229   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11230   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11231   case X86ISD::FXOR:
11232   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11233   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11234   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11235   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11236   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11237   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11238   case X86ISD::SHUFPD:
11239   case X86ISD::PALIGN:
11240   case X86ISD::PUNPCKHBW:
11241   case X86ISD::PUNPCKHWD:
11242   case X86ISD::PUNPCKHDQ:
11243   case X86ISD::PUNPCKHQDQ:
11244   case X86ISD::UNPCKHPS:
11245   case X86ISD::UNPCKHPD:
11246   case X86ISD::PUNPCKLBW:
11247   case X86ISD::PUNPCKLWD:
11248   case X86ISD::PUNPCKLDQ:
11249   case X86ISD::PUNPCKLQDQ:
11250   case X86ISD::UNPCKLPS:
11251   case X86ISD::UNPCKLPD:
11252   case X86ISD::MOVHLPS:
11253   case X86ISD::MOVLHPS:
11254   case X86ISD::PSHUFD:
11255   case X86ISD::PSHUFHW:
11256   case X86ISD::PSHUFLW:
11257   case X86ISD::MOVSS:
11258   case X86ISD::MOVSD:
11259   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
11260   }
11261
11262   return SDValue();
11263 }
11264
11265 /// isTypeDesirableForOp - Return true if the target has native support for
11266 /// the specified value type and it is 'desirable' to use the type for the
11267 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11268 /// instruction encodings are longer and some i16 instructions are slow.
11269 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
11270   if (!isTypeLegal(VT))
11271     return false;
11272   if (VT != MVT::i16)
11273     return true;
11274
11275   switch (Opc) {
11276   default:
11277     return true;
11278   case ISD::LOAD:
11279   case ISD::SIGN_EXTEND:
11280   case ISD::ZERO_EXTEND:
11281   case ISD::ANY_EXTEND:
11282   case ISD::SHL:
11283   case ISD::SRL:
11284   case ISD::SUB:
11285   case ISD::ADD:
11286   case ISD::MUL:
11287   case ISD::AND:
11288   case ISD::OR:
11289   case ISD::XOR:
11290     return false;
11291   }
11292 }
11293
11294 /// IsDesirableToPromoteOp - This method query the target whether it is
11295 /// beneficial for dag combiner to promote the specified node. If true, it
11296 /// should return the desired promotion type by reference.
11297 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11298   EVT VT = Op.getValueType();
11299   if (VT != MVT::i16)
11300     return false;
11301
11302   bool Promote = false;
11303   bool Commute = false;
11304   switch (Op.getOpcode()) {
11305   default: break;
11306   case ISD::LOAD: {
11307     LoadSDNode *LD = cast<LoadSDNode>(Op);
11308     // If the non-extending load has a single use and it's not live out, then it
11309     // might be folded.
11310     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11311                                                      Op.hasOneUse()*/) {
11312       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11313              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11314         // The only case where we'd want to promote LOAD (rather then it being
11315         // promoted as an operand is when it's only use is liveout.
11316         if (UI->getOpcode() != ISD::CopyToReg)
11317           return false;
11318       }
11319     }
11320     Promote = true;
11321     break;
11322   }
11323   case ISD::SIGN_EXTEND:
11324   case ISD::ZERO_EXTEND:
11325   case ISD::ANY_EXTEND:
11326     Promote = true;
11327     break;
11328   case ISD::SHL:
11329   case ISD::SRL: {
11330     SDValue N0 = Op.getOperand(0);
11331     // Look out for (store (shl (load), x)).
11332     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11333       return false;
11334     Promote = true;
11335     break;
11336   }
11337   case ISD::ADD:
11338   case ISD::MUL:
11339   case ISD::AND:
11340   case ISD::OR:
11341   case ISD::XOR:
11342     Commute = true;
11343     // fallthrough
11344   case ISD::SUB: {
11345     SDValue N0 = Op.getOperand(0);
11346     SDValue N1 = Op.getOperand(1);
11347     if (!Commute && MayFoldLoad(N1))
11348       return false;
11349     // Avoid disabling potential load folding opportunities.
11350     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11351       return false;
11352     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11353       return false;
11354     Promote = true;
11355   }
11356   }
11357
11358   PVT = MVT::i32;
11359   return Promote;
11360 }
11361
11362 //===----------------------------------------------------------------------===//
11363 //                           X86 Inline Assembly Support
11364 //===----------------------------------------------------------------------===//
11365
11366 static bool LowerToBSwap(CallInst *CI) {
11367   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11368   // we will turn this bswap into something that will be lowered to logical ops
11369   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11370   // so don't worry about this.
11371
11372   // Verify this is a simple bswap.
11373   if (CI->getNumArgOperands() != 1 ||
11374       CI->getType() != CI->getArgOperand(0)->getType() ||
11375       !CI->getType()->isIntegerTy())
11376     return false;
11377
11378   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11379   if (!Ty || Ty->getBitWidth() % 16 != 0)
11380     return false;
11381
11382   // Okay, we can do this xform, do so now.
11383   const Type *Tys[] = { Ty };
11384   Module *M = CI->getParent()->getParent()->getParent();
11385   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11386
11387   Value *Op = CI->getArgOperand(0);
11388   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11389
11390   CI->replaceAllUsesWith(Op);
11391   CI->eraseFromParent();
11392   return true;
11393 }
11394
11395 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11396   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11397   InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
11398
11399   std::string AsmStr = IA->getAsmString();
11400
11401   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11402   SmallVector<StringRef, 4> AsmPieces;
11403   SplitString(AsmStr, AsmPieces, ";\n");
11404
11405   switch (AsmPieces.size()) {
11406   default: return false;
11407   case 1:
11408     AsmStr = AsmPieces[0];
11409     AsmPieces.clear();
11410     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11411
11412     // bswap $0
11413     if (AsmPieces.size() == 2 &&
11414         (AsmPieces[0] == "bswap" ||
11415          AsmPieces[0] == "bswapq" ||
11416          AsmPieces[0] == "bswapl") &&
11417         (AsmPieces[1] == "$0" ||
11418          AsmPieces[1] == "${0:q}")) {
11419       // No need to check constraints, nothing other than the equivalent of
11420       // "=r,0" would be valid here.
11421       return LowerToBSwap(CI);
11422     }
11423     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11424     if (CI->getType()->isIntegerTy(16) &&
11425         AsmPieces.size() == 3 &&
11426         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11427         AsmPieces[1] == "$$8," &&
11428         AsmPieces[2] == "${0:w}" &&
11429         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11430       AsmPieces.clear();
11431       const std::string &Constraints = IA->getConstraintString();
11432       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11433       std::sort(AsmPieces.begin(), AsmPieces.end());
11434       if (AsmPieces.size() == 4 &&
11435           AsmPieces[0] == "~{cc}" &&
11436           AsmPieces[1] == "~{dirflag}" &&
11437           AsmPieces[2] == "~{flags}" &&
11438           AsmPieces[3] == "~{fpsr}") {
11439         return LowerToBSwap(CI);
11440       }
11441     }
11442     break;
11443   case 3:
11444     if (CI->getType()->isIntegerTy(32) &&
11445         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11446       SmallVector<StringRef, 4> Words;
11447       SplitString(AsmPieces[0], Words, " \t,");
11448       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
11449           Words[2] == "${0:w}") {
11450         Words.clear();
11451         SplitString(AsmPieces[1], Words, " \t,");
11452         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
11453             Words[2] == "$0") {
11454           Words.clear();
11455           SplitString(AsmPieces[2], Words, " \t,");
11456           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
11457               Words[2] == "${0:w}") {
11458             AsmPieces.clear();
11459             const std::string &Constraints = IA->getConstraintString();
11460             SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11461             std::sort(AsmPieces.begin(), AsmPieces.end());
11462             if (AsmPieces.size() == 4 &&
11463                 AsmPieces[0] == "~{cc}" &&
11464                 AsmPieces[1] == "~{dirflag}" &&
11465                 AsmPieces[2] == "~{flags}" &&
11466                 AsmPieces[3] == "~{fpsr}") {
11467               return LowerToBSwap(CI);
11468             }
11469           }
11470         }
11471       }
11472     }
11473     if (CI->getType()->isIntegerTy(64) &&
11474         Constraints.size() >= 2 &&
11475         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11476         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11477       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11478       SmallVector<StringRef, 4> Words;
11479       SplitString(AsmPieces[0], Words, " \t");
11480       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11481         Words.clear();
11482         SplitString(AsmPieces[1], Words, " \t");
11483         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11484           Words.clear();
11485           SplitString(AsmPieces[2], Words, " \t,");
11486           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11487               Words[2] == "%edx") {
11488             return LowerToBSwap(CI);
11489           }
11490         }
11491       }
11492     }
11493     break;
11494   }
11495   return false;
11496 }
11497
11498
11499
11500 /// getConstraintType - Given a constraint letter, return the type of
11501 /// constraint it is for this target.
11502 X86TargetLowering::ConstraintType
11503 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11504   if (Constraint.size() == 1) {
11505     switch (Constraint[0]) {
11506     case 'R':
11507     case 'q':
11508     case 'Q':
11509     case 'f':
11510     case 't':
11511     case 'u':
11512     case 'y':
11513     case 'x':
11514     case 'Y':
11515       return C_RegisterClass;
11516     case 'a':
11517     case 'b':
11518     case 'c':
11519     case 'd':
11520     case 'S':
11521     case 'D':
11522     case 'A':
11523       return C_Register;
11524     case 'I':
11525     case 'J':
11526     case 'K':
11527     case 'L':
11528     case 'M':
11529     case 'N':
11530     case 'G':
11531     case 'C':
11532     case 'e':
11533     case 'Z':
11534       return C_Other;
11535     default:
11536       break;
11537     }
11538   }
11539   return TargetLowering::getConstraintType(Constraint);
11540 }
11541
11542 /// Examine constraint type and operand type and determine a weight value.
11543 /// This object must already have been set up with the operand type
11544 /// and the current alternative constraint selected.
11545 TargetLowering::ConstraintWeight
11546   X86TargetLowering::getSingleConstraintMatchWeight(
11547     AsmOperandInfo &info, const char *constraint) const {
11548   ConstraintWeight weight = CW_Invalid;
11549   Value *CallOperandVal = info.CallOperandVal;
11550     // If we don't have a value, we can't do a match,
11551     // but allow it at the lowest weight.
11552   if (CallOperandVal == NULL)
11553     return CW_Default;
11554   const Type *type = CallOperandVal->getType();
11555   // Look at the constraint type.
11556   switch (*constraint) {
11557   default:
11558     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11559   case 'R':
11560   case 'q':
11561   case 'Q':
11562   case 'a':
11563   case 'b':
11564   case 'c':
11565   case 'd':
11566   case 'S':
11567   case 'D':
11568   case 'A':
11569     if (CallOperandVal->getType()->isIntegerTy())
11570       weight = CW_SpecificReg;
11571     break;
11572   case 'f':
11573   case 't':
11574   case 'u':
11575       if (type->isFloatingPointTy())
11576         weight = CW_SpecificReg;
11577       break;
11578   case 'y':
11579       if (type->isX86_MMXTy() && !DisableMMX && Subtarget->hasMMX())
11580         weight = CW_SpecificReg;
11581       break;
11582   case 'x':
11583   case 'Y':
11584     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1())
11585       weight = CW_Register;
11586     break;
11587   case 'I':
11588     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11589       if (C->getZExtValue() <= 31)
11590         weight = CW_Constant;
11591     }
11592     break;
11593   case 'J':
11594     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11595       if (C->getZExtValue() <= 63)
11596         weight = CW_Constant;
11597     }
11598     break;
11599   case 'K':
11600     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11601       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
11602         weight = CW_Constant;
11603     }
11604     break;
11605   case 'L':
11606     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11607       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
11608         weight = CW_Constant;
11609     }
11610     break;
11611   case 'M':
11612     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11613       if (C->getZExtValue() <= 3)
11614         weight = CW_Constant;
11615     }
11616     break;
11617   case 'N':
11618     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11619       if (C->getZExtValue() <= 0xff)
11620         weight = CW_Constant;
11621     }
11622     break;
11623   case 'G':
11624   case 'C':
11625     if (dyn_cast<ConstantFP>(CallOperandVal)) {
11626       weight = CW_Constant;
11627     }
11628     break;
11629   case 'e':
11630     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11631       if ((C->getSExtValue() >= -0x80000000LL) &&
11632           (C->getSExtValue() <= 0x7fffffffLL))
11633         weight = CW_Constant;
11634     }
11635     break;
11636   case 'Z':
11637     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11638       if (C->getZExtValue() <= 0xffffffff)
11639         weight = CW_Constant;
11640     }
11641     break;
11642   }
11643   return weight;
11644 }
11645
11646 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11647 /// with another that has more specific requirements based on the type of the
11648 /// corresponding operand.
11649 const char *X86TargetLowering::
11650 LowerXConstraint(EVT ConstraintVT) const {
11651   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11652   // 'f' like normal targets.
11653   if (ConstraintVT.isFloatingPoint()) {
11654     if (Subtarget->hasSSE2())
11655       return "Y";
11656     if (Subtarget->hasSSE1())
11657       return "x";
11658   }
11659
11660   return TargetLowering::LowerXConstraint(ConstraintVT);
11661 }
11662
11663 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11664 /// vector.  If it is invalid, don't add anything to Ops.
11665 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11666                                                      char Constraint,
11667                                                      std::vector<SDValue>&Ops,
11668                                                      SelectionDAG &DAG) const {
11669   SDValue Result(0, 0);
11670
11671   switch (Constraint) {
11672   default: break;
11673   case 'I':
11674     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11675       if (C->getZExtValue() <= 31) {
11676         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11677         break;
11678       }
11679     }
11680     return;
11681   case 'J':
11682     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11683       if (C->getZExtValue() <= 63) {
11684         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11685         break;
11686       }
11687     }
11688     return;
11689   case 'K':
11690     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11691       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11692         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11693         break;
11694       }
11695     }
11696     return;
11697   case 'N':
11698     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11699       if (C->getZExtValue() <= 255) {
11700         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11701         break;
11702       }
11703     }
11704     return;
11705   case 'e': {
11706     // 32-bit signed value
11707     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11708       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11709                                            C->getSExtValue())) {
11710         // Widen to 64 bits here to get it sign extended.
11711         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11712         break;
11713       }
11714     // FIXME gcc accepts some relocatable values here too, but only in certain
11715     // memory models; it's complicated.
11716     }
11717     return;
11718   }
11719   case 'Z': {
11720     // 32-bit unsigned value
11721     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11722       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11723                                            C->getZExtValue())) {
11724         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11725         break;
11726       }
11727     }
11728     // FIXME gcc accepts some relocatable values here too, but only in certain
11729     // memory models; it's complicated.
11730     return;
11731   }
11732   case 'i': {
11733     // Literal immediates are always ok.
11734     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11735       // Widen to 64 bits here to get it sign extended.
11736       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11737       break;
11738     }
11739
11740     // In any sort of PIC mode addresses need to be computed at runtime by
11741     // adding in a register or some sort of table lookup.  These can't
11742     // be used as immediates.
11743     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11744       return;
11745
11746     // If we are in non-pic codegen mode, we allow the address of a global (with
11747     // an optional displacement) to be used with 'i'.
11748     GlobalAddressSDNode *GA = 0;
11749     int64_t Offset = 0;
11750
11751     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11752     while (1) {
11753       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11754         Offset += GA->getOffset();
11755         break;
11756       } else if (Op.getOpcode() == ISD::ADD) {
11757         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11758           Offset += C->getZExtValue();
11759           Op = Op.getOperand(0);
11760           continue;
11761         }
11762       } else if (Op.getOpcode() == ISD::SUB) {
11763         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11764           Offset += -C->getZExtValue();
11765           Op = Op.getOperand(0);
11766           continue;
11767         }
11768       }
11769
11770       // Otherwise, this isn't something we can handle, reject it.
11771       return;
11772     }
11773
11774     const GlobalValue *GV = GA->getGlobal();
11775     // If we require an extra load to get this address, as in PIC mode, we
11776     // can't accept it.
11777     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11778                                                         getTargetMachine())))
11779       return;
11780
11781     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11782                                         GA->getValueType(0), Offset);
11783     break;
11784   }
11785   }
11786
11787   if (Result.getNode()) {
11788     Ops.push_back(Result);
11789     return;
11790   }
11791   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11792 }
11793
11794 std::vector<unsigned> X86TargetLowering::
11795 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11796                                   EVT VT) const {
11797   if (Constraint.size() == 1) {
11798     // FIXME: not handling fp-stack yet!
11799     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11800     default: break;  // Unknown constraint letter
11801     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11802       if (Subtarget->is64Bit()) {
11803         if (VT == MVT::i32)
11804           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11805                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11806                                        X86::R10D,X86::R11D,X86::R12D,
11807                                        X86::R13D,X86::R14D,X86::R15D,
11808                                        X86::EBP, X86::ESP, 0);
11809         else if (VT == MVT::i16)
11810           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11811                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11812                                        X86::R10W,X86::R11W,X86::R12W,
11813                                        X86::R13W,X86::R14W,X86::R15W,
11814                                        X86::BP,  X86::SP, 0);
11815         else if (VT == MVT::i8)
11816           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11817                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11818                                        X86::R10B,X86::R11B,X86::R12B,
11819                                        X86::R13B,X86::R14B,X86::R15B,
11820                                        X86::BPL, X86::SPL, 0);
11821
11822         else if (VT == MVT::i64)
11823           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11824                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11825                                        X86::R10, X86::R11, X86::R12,
11826                                        X86::R13, X86::R14, X86::R15,
11827                                        X86::RBP, X86::RSP, 0);
11828
11829         break;
11830       }
11831       // 32-bit fallthrough
11832     case 'Q':   // Q_REGS
11833       if (VT == MVT::i32)
11834         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11835       else if (VT == MVT::i16)
11836         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11837       else if (VT == MVT::i8)
11838         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11839       else if (VT == MVT::i64)
11840         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11841       break;
11842     }
11843   }
11844
11845   return std::vector<unsigned>();
11846 }
11847
11848 std::pair<unsigned, const TargetRegisterClass*>
11849 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11850                                                 EVT VT) const {
11851   // First, see if this is a constraint that directly corresponds to an LLVM
11852   // register class.
11853   if (Constraint.size() == 1) {
11854     // GCC Constraint Letters
11855     switch (Constraint[0]) {
11856     default: break;
11857     case 'r':   // GENERAL_REGS
11858     case 'l':   // INDEX_REGS
11859       if (VT == MVT::i8)
11860         return std::make_pair(0U, X86::GR8RegisterClass);
11861       if (VT == MVT::i16)
11862         return std::make_pair(0U, X86::GR16RegisterClass);
11863       if (VT == MVT::i32 || !Subtarget->is64Bit())
11864         return std::make_pair(0U, X86::GR32RegisterClass);
11865       return std::make_pair(0U, X86::GR64RegisterClass);
11866     case 'R':   // LEGACY_REGS
11867       if (VT == MVT::i8)
11868         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11869       if (VT == MVT::i16)
11870         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11871       if (VT == MVT::i32 || !Subtarget->is64Bit())
11872         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11873       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11874     case 'f':  // FP Stack registers.
11875       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11876       // value to the correct fpstack register class.
11877       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11878         return std::make_pair(0U, X86::RFP32RegisterClass);
11879       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11880         return std::make_pair(0U, X86::RFP64RegisterClass);
11881       return std::make_pair(0U, X86::RFP80RegisterClass);
11882     case 'y':   // MMX_REGS if MMX allowed.
11883       if (!Subtarget->hasMMX()) break;
11884       return std::make_pair(0U, X86::VR64RegisterClass);
11885     case 'Y':   // SSE_REGS if SSE2 allowed
11886       if (!Subtarget->hasSSE2()) break;
11887       // FALL THROUGH.
11888     case 'x':   // SSE_REGS if SSE1 allowed
11889       if (!Subtarget->hasSSE1()) break;
11890
11891       switch (VT.getSimpleVT().SimpleTy) {
11892       default: break;
11893       // Scalar SSE types.
11894       case MVT::f32:
11895       case MVT::i32:
11896         return std::make_pair(0U, X86::FR32RegisterClass);
11897       case MVT::f64:
11898       case MVT::i64:
11899         return std::make_pair(0U, X86::FR64RegisterClass);
11900       // Vector types.
11901       case MVT::v16i8:
11902       case MVT::v8i16:
11903       case MVT::v4i32:
11904       case MVT::v2i64:
11905       case MVT::v4f32:
11906       case MVT::v2f64:
11907         return std::make_pair(0U, X86::VR128RegisterClass);
11908       }
11909       break;
11910     }
11911   }
11912
11913   // Use the default implementation in TargetLowering to convert the register
11914   // constraint into a member of a register class.
11915   std::pair<unsigned, const TargetRegisterClass*> Res;
11916   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11917
11918   // Not found as a standard register?
11919   if (Res.second == 0) {
11920     // Map st(0) -> st(7) -> ST0
11921     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11922         tolower(Constraint[1]) == 's' &&
11923         tolower(Constraint[2]) == 't' &&
11924         Constraint[3] == '(' &&
11925         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11926         Constraint[5] == ')' &&
11927         Constraint[6] == '}') {
11928
11929       Res.first = X86::ST0+Constraint[4]-'0';
11930       Res.second = X86::RFP80RegisterClass;
11931       return Res;
11932     }
11933
11934     // GCC allows "st(0)" to be called just plain "st".
11935     if (StringRef("{st}").equals_lower(Constraint)) {
11936       Res.first = X86::ST0;
11937       Res.second = X86::RFP80RegisterClass;
11938       return Res;
11939     }
11940
11941     // flags -> EFLAGS
11942     if (StringRef("{flags}").equals_lower(Constraint)) {
11943       Res.first = X86::EFLAGS;
11944       Res.second = X86::CCRRegisterClass;
11945       return Res;
11946     }
11947
11948     // 'A' means EAX + EDX.
11949     if (Constraint == "A") {
11950       Res.first = X86::EAX;
11951       Res.second = X86::GR32_ADRegisterClass;
11952       return Res;
11953     }
11954     return Res;
11955   }
11956
11957   // Otherwise, check to see if this is a register class of the wrong value
11958   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11959   // turn into {ax},{dx}.
11960   if (Res.second->hasType(VT))
11961     return Res;   // Correct type already, nothing to do.
11962
11963   // All of the single-register GCC register classes map their values onto
11964   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11965   // really want an 8-bit or 32-bit register, map to the appropriate register
11966   // class and return the appropriate register.
11967   if (Res.second == X86::GR16RegisterClass) {
11968     if (VT == MVT::i8) {
11969       unsigned DestReg = 0;
11970       switch (Res.first) {
11971       default: break;
11972       case X86::AX: DestReg = X86::AL; break;
11973       case X86::DX: DestReg = X86::DL; break;
11974       case X86::CX: DestReg = X86::CL; break;
11975       case X86::BX: DestReg = X86::BL; break;
11976       }
11977       if (DestReg) {
11978         Res.first = DestReg;
11979         Res.second = X86::GR8RegisterClass;
11980       }
11981     } else if (VT == MVT::i32) {
11982       unsigned DestReg = 0;
11983       switch (Res.first) {
11984       default: break;
11985       case X86::AX: DestReg = X86::EAX; break;
11986       case X86::DX: DestReg = X86::EDX; break;
11987       case X86::CX: DestReg = X86::ECX; break;
11988       case X86::BX: DestReg = X86::EBX; break;
11989       case X86::SI: DestReg = X86::ESI; break;
11990       case X86::DI: DestReg = X86::EDI; break;
11991       case X86::BP: DestReg = X86::EBP; break;
11992       case X86::SP: DestReg = X86::ESP; break;
11993       }
11994       if (DestReg) {
11995         Res.first = DestReg;
11996         Res.second = X86::GR32RegisterClass;
11997       }
11998     } else if (VT == MVT::i64) {
11999       unsigned DestReg = 0;
12000       switch (Res.first) {
12001       default: break;
12002       case X86::AX: DestReg = X86::RAX; break;
12003       case X86::DX: DestReg = X86::RDX; break;
12004       case X86::CX: DestReg = X86::RCX; break;
12005       case X86::BX: DestReg = X86::RBX; break;
12006       case X86::SI: DestReg = X86::RSI; break;
12007       case X86::DI: DestReg = X86::RDI; break;
12008       case X86::BP: DestReg = X86::RBP; break;
12009       case X86::SP: DestReg = X86::RSP; break;
12010       }
12011       if (DestReg) {
12012         Res.first = DestReg;
12013         Res.second = X86::GR64RegisterClass;
12014       }
12015     }
12016   } else if (Res.second == X86::FR32RegisterClass ||
12017              Res.second == X86::FR64RegisterClass ||
12018              Res.second == X86::VR128RegisterClass) {
12019     // Handle references to XMM physical registers that got mapped into the
12020     // wrong class.  This can happen with constraints like {xmm0} where the
12021     // target independent register mapper will just pick the first match it can
12022     // find, ignoring the required type.
12023     if (VT == MVT::f32)
12024       Res.second = X86::FR32RegisterClass;
12025     else if (VT == MVT::f64)
12026       Res.second = X86::FR64RegisterClass;
12027     else if (X86::VR128RegisterClass->hasType(VT))
12028       Res.second = X86::VR128RegisterClass;
12029   }
12030
12031   return Res;
12032 }