lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/ADT/SmallBitVector.h"
  23 #include "llvm/ADT/SmallSet.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/ADT/StringSwitch.h"
  27 #include "llvm/ADT/VariadicFunction.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/IR/CallSite.h"
  36 #include "llvm/IR/CallingConv.h"
  37 #include "llvm/IR/Constants.h"
  38 #include "llvm/IR/DerivedTypes.h"
  39 #include "llvm/IR/Function.h"
  40 #include "llvm/IR/GlobalAlias.h"
  41 #include "llvm/IR/GlobalVariable.h"
  42 #include "llvm/IR/Instructions.h"
  43 #include "llvm/IR/Intrinsics.h"
  44 #include "llvm/MC/MCAsmInfo.h"
  45 #include "llvm/MC/MCContext.h"
  46 #include "llvm/MC/MCExpr.h"
  47 #include "llvm/MC/MCSymbol.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Target/TargetOptions.h"
  53 #include "X86IntrinsicsInfo.h"
  54 #include <bitset>
  55 #include <numeric>
  56 #include <cctype>
  57 using namespace llvm;
  58
  59 #define DEBUG_TYPE "x86-isel"
  60
  61 STATISTIC(NumTailCalls, "Number of tail calls");
  62
  63 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  64     "x86-experimental-vector-widening-legalization", cl::init(false),
  65     cl::desc("Enable an experimental vector type legalization through widening "
  66              "rather than promotion."),
  67     cl::Hidden);
  68
  69 static cl::opt<bool> ExperimentalVectorShuffleLowering(
  70     "x86-experimental-vector-shuffle-lowering", cl::init(true),
  71     cl::desc("Enable an experimental vector shuffle lowering code path."),
  72     cl::Hidden);
  73
  74 static cl::opt<bool> ExperimentalVectorShuffleLegality(
  75     "x86-experimental-vector-shuffle-legality", cl::init(false),
  76     cl::desc("Enable experimental shuffle legality based on the experimental "
  77              "shuffle lowering. Should only be used with the experimental "
  78              "shuffle lowering."),
  79     cl::Hidden);
  80
  81 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  82     "x86-recip-refinement-steps", cl::init(1),
  83     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  84              "result of the hardware reciprocal estimate instruction."),
  85     cl::NotHidden);
  86
  87 // Forward declarations.
  88 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  89                        SDValue V2);
  90
  91 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
  92                                 SelectionDAG &DAG, SDLoc dl,
  93                                 unsigned vectorWidth) {
  94   assert((vectorWidth == 128 || vectorWidth == 256) &&
  95          "Unsupported vector width");
  96   EVT VT = Vec.getValueType();
  97   EVT ElVT = VT.getVectorElementType();
  98   unsigned Factor = VT.getSizeInBits()/vectorWidth;
  99   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
 100                                   VT.getVectorNumElements()/Factor);
 101
 102   // Extract from UNDEF is UNDEF.
 103   if (Vec.getOpcode() == ISD::UNDEF)
 104     return DAG.getUNDEF(ResultVT);
 105
 106   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
 107   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
 108
 109   // This is the index of the first element of the vectorWidth-bit chunk
 110   // we want.
 111   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
 112                                * ElemsPerChunk);
 113
 114   // If the input is a buildvector just emit a smaller one.
 115   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
 116     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
 117                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
 118                                     ElemsPerChunk));
 119
 120   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 121   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
 122 }
 123
 124 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
 125 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
 126 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
 127 /// instructions or a simple subregister reference. Idx is an index in the
 128 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
 129 /// lowering EXTRACT_VECTOR_ELT operations easier.
 130 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
 131                                    SelectionDAG &DAG, SDLoc dl) {
 132   assert((Vec.getValueType().is256BitVector() ||
 133           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
 134   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
 135 }
 136
 137 /// Generate a DAG to grab 256-bits from a 512-bit vector.
 138 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
 139                                    SelectionDAG &DAG, SDLoc dl) {
 140   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
 141   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
 142 }
 143
 144 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
 145                                unsigned IdxVal, SelectionDAG &DAG,
 146                                SDLoc dl, unsigned vectorWidth) {
 147   assert((vectorWidth == 128 || vectorWidth == 256) &&
 148          "Unsupported vector width");
 149   // Inserting UNDEF is Result
 150   if (Vec.getOpcode() == ISD::UNDEF)
 151     return Result;
 152   EVT VT = Vec.getValueType();
 153   EVT ElVT = VT.getVectorElementType();
 154   EVT ResultVT = Result.getValueType();
 155
 156   // Insert the relevant vectorWidth bits.
 157   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
 158
 159   // This is the index of the first element of the vectorWidth-bit chunk
 160   // we want.
 161   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
 162                                * ElemsPerChunk);
 163
 164   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 165   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
 166 }
 167
 168 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 169 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
 170 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
 171 /// simple superregister reference.  Idx is an index in the 128 bits
 172 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
 173 /// lowering INSERT_VECTOR_ELT operations easier.
 174 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 175                                   SelectionDAG &DAG,SDLoc dl) {
 176   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
 177   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
 178 }
 179
 180 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 181                                   SelectionDAG &DAG, SDLoc dl) {
 182   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
 183   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
 184 }
 185
 186 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
 187 /// instructions. This is used because creating CONCAT_VECTOR nodes of
 188 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
 189 /// large BUILD_VECTORS.
 190 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
 191                                    unsigned NumElems, SelectionDAG &DAG,
 192                                    SDLoc dl) {
 193   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 194   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
 195 }
 196
 197 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
 198                                    unsigned NumElems, SelectionDAG &DAG,
 199                                    SDLoc dl) {
 200   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 201   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
 202 }
 203
 204 // FIXME: This should stop caching the target machine as soon as
 205 // we can remove resetOperationActions et al.
 206 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM)
 207     : TargetLowering(TM) {
 208   Subtarget = &TM.getSubtarget<X86Subtarget>();
 209   X86ScalarSSEf64 = Subtarget->hasSSE2();
 210   X86ScalarSSEf32 = Subtarget->hasSSE1();
 211   TD = getDataLayout();
 212
 213   resetOperationActions();
 214 }
 215
 216 void X86TargetLowering::resetOperationActions() {
 217   const TargetMachine &TM = getTargetMachine();
 218   static bool FirstTimeThrough = true;
 219
 220   // If none of the target options have changed, then we don't need to reset the
 221   // operation actions.
 222   if (!FirstTimeThrough && TO == TM.Options) return;
 223
 224   if (!FirstTimeThrough) {
 225     // Reinitialize the actions.
 226     initActions();
 227     FirstTimeThrough = false;
 228   }
 229
 230   TO = TM.Options;
 231
 232   // Set up the TargetLowering object.
 233   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 234
 235   // X86 is weird. It always uses i8 for shift amounts and setcc results.
 236   setBooleanContents(ZeroOrOneBooleanContent);
 237   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
 238   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 239
 240   // For 64-bit, since we have so many registers, use the ILP scheduler.
 241   // For 32-bit, use the register pressure specific scheduling.
 242   // For Atom, always use ILP scheduling.
 243   if (Subtarget->isAtom())
 244     setSchedulingPreference(Sched::ILP);
 245   else if (Subtarget->is64Bit())
 246     setSchedulingPreference(Sched::ILP);
 247   else
 248     setSchedulingPreference(Sched::RegPressure);
 249   const X86RegisterInfo *RegInfo =
 250       TM.getSubtarget<X86Subtarget>().getRegisterInfo();
 251   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 252
 253   // Bypass expensive divides on Atom when compiling with O2.
 254   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 255     if (Subtarget->hasSlowDivide32())
 256       addBypassSlowDiv(32, 8);
 257     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 258       addBypassSlowDiv(64, 16);
 259   }
 260
 261   if (Subtarget->isTargetKnownWindowsMSVC()) {
 262     // Setup Windows compiler runtime calls.
 263     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 264     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 265     setLibcallName(RTLIB::SREM_I64, "_allrem");
 266     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 267     setLibcallName(RTLIB::MUL_I64, "_allmul");
 268     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 269     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 270     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 271     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 272     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 273
 274     // The _ftol2 runtime function has an unusual calling conv, which
 275     // is modeled by a special pseudo-instruction.
 276     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 277     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 278     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 279     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 280   }
 281
 282   if (Subtarget->isTargetDarwin()) {
 283     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 284     setUseUnderscoreSetJmp(false);
 285     setUseUnderscoreLongJmp(false);
 286   } else if (Subtarget->isTargetWindowsGNU()) {
 287     // MS runtime is weird: it exports _setjmp, but longjmp!
 288     setUseUnderscoreSetJmp(true);
 289     setUseUnderscoreLongJmp(false);
 290   } else {
 291     setUseUnderscoreSetJmp(true);
 292     setUseUnderscoreLongJmp(true);
 293   }
 294
 295   // Set up the register classes.
 296   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 297   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 298   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 299   if (Subtarget->is64Bit())
 300     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 301
 302   for (MVT VT : MVT::integer_valuetypes())
 303     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 304
 305   // We don't accept any truncstore of integer registers.
 306   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 307   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 308   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 309   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 310   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 311   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 312
 313   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 314
 315   // SETOEQ and SETUNE require checking two conditions.
 316   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 317   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 318   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 319   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 320   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 321   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 322
 323   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 324   // operation.
 325   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 326   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 327   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 328
 329   if (Subtarget->is64Bit()) {
 330     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 331     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 332   } else if (!TM.Options.UseSoftFloat) {
 333     // We have an algorithm for SSE2->double, and we turn this into a
 334     // 64-bit FILD followed by conditional FADD for other targets.
 335     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 336     // We have an algorithm for SSE2, and we turn this into a 64-bit
 337     // FILD for other targets.
 338     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 339   }
 340
 341   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 342   // this operation.
 343   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 344   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 345
 346   if (!TM.Options.UseSoftFloat) {
 347     // SSE has no i16 to fp conversion, only i32
 348     if (X86ScalarSSEf32) {
 349       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 350       // f32 and f64 cases are Legal, f80 case is not
 351       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 352     } else {
 353       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 354       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 355     }
 356   } else {
 357     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 358     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 359   }
 360
 361   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 362   // are Legal, f80 is custom lowered.
 363   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 364   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 365
 366   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 367   // this operation.
 368   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 369   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 370
 371   if (X86ScalarSSEf32) {
 372     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 373     // f32 and f64 cases are Legal, f80 case is not
 374     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 375   } else {
 376     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 377     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 378   }
 379
 380   // Handle FP_TO_UINT by promoting the destination to a larger signed
 381   // conversion.
 382   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 383   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 384   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 385
 386   if (Subtarget->is64Bit()) {
 387     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 388     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 389   } else if (!TM.Options.UseSoftFloat) {
 390     // Since AVX is a superset of SSE3, only check for SSE here.
 391     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 392       // Expand FP_TO_UINT into a select.
 393       // FIXME: We would like to use a Custom expander here eventually to do
 394       // the optimal thing for SSE vs. the default expansion in the legalizer.
 395       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 396     else
 397       // With SSE3 we can use fisttpll to convert to a signed i64; without
 398       // SSE, we're stuck with a fistpll.
 399       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 400   }
 401
 402   if (isTargetFTOL()) {
 403     // Use the _ftol2 runtime function, which has a pseudo-instruction
 404     // to handle its weird calling convention.
 405     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 406   }
 407
 408   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 409   if (!X86ScalarSSEf64) {
 410     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 411     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 412     if (Subtarget->is64Bit()) {
 413       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 414       // Without SSE, i64->f64 goes through memory.
 415       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 416     }
 417   }
 418
 419   // Scalar integer divide and remainder are lowered to use operations that
 420   // produce two results, to match the available instructions. This exposes
 421   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 422   // into a single instruction.
 423   //
 424   // Scalar integer multiply-high is also lowered to use two-result
 425   // operations, to match the available instructions. However, plain multiply
 426   // (low) operations are left as Legal, as there are single-result
 427   // instructions for this in x86. Using the two-result multiply instructions
 428   // when both high and low results are needed must be arranged by dagcombine.
 429   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 430     MVT VT = IntVTs[i];
 431     setOperationAction(ISD::MULHS, VT, Expand);
 432     setOperationAction(ISD::MULHU, VT, Expand);
 433     setOperationAction(ISD::SDIV, VT, Expand);
 434     setOperationAction(ISD::UDIV, VT, Expand);
 435     setOperationAction(ISD::SREM, VT, Expand);
 436     setOperationAction(ISD::UREM, VT, Expand);
 437
 438     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 439     setOperationAction(ISD::ADDC, VT, Custom);
 440     setOperationAction(ISD::ADDE, VT, Custom);
 441     setOperationAction(ISD::SUBC, VT, Custom);
 442     setOperationAction(ISD::SUBE, VT, Custom);
 443   }
 444
 445   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 446   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 447   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 448   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 449   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 450   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 451   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 452   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 453   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 454   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 455   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 456   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 457   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 458   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 459   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 460   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 461   if (Subtarget->is64Bit())
 462     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 463   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 464   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 465   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 466   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 467   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 468   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 469   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 470   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 471
 472   // Promote the i8 variants and force them on up to i32 which has a shorter
 473   // encoding.
 474   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 475   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 476   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 477   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 478   if (Subtarget->hasBMI()) {
 479     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 480     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 481     if (Subtarget->is64Bit())
 482       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 483   } else {
 484     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 485     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 486     if (Subtarget->is64Bit())
 487       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 488   }
 489
 490   if (Subtarget->hasLZCNT()) {
 491     // When promoting the i8 variants, force them to i32 for a shorter
 492     // encoding.
 493     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 494     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 495     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 496     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 497     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 498     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 499     if (Subtarget->is64Bit())
 500       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 501   } else {
 502     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 503     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 504     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 505     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 506     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 507     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 508     if (Subtarget->is64Bit()) {
 509       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 510       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 511     }
 512   }
 513
 514   // Special handling for half-precision floating point conversions.
 515   // If we don't have F16C support, then lower half float conversions
 516   // into library calls.
 517   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 518     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 519     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 520   }
 521
 522   // There's never any support for operations beyond MVT::f32.
 523   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 524   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 525   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 526   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 527
 528   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 529   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 530   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 531   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 532   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 533   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 534
 535   if (Subtarget->hasPOPCNT()) {
 536     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 537   } else {
 538     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 539     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 540     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 541     if (Subtarget->is64Bit())
 542       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 543   }
 544
 545   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 546
 547   if (!Subtarget->hasMOVBE())
 548     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 549
 550   // These should be promoted to a larger select which is supported.
 551   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 552   // X86 wants to expand cmov itself.
 553   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 554   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 555   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 556   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 557   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 558   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 559   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 560   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 561   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 562   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 563   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 564   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 565   if (Subtarget->is64Bit()) {
 566     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 567     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 568   }
 569   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 570   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 571   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 572   // support continuation, user-level threading, and etc.. As a result, no
 573   // other SjLj exception interfaces are implemented and please don't build
 574   // your own exception handling based on them.
 575   // LLVM/Clang supports zero-cost DWARF exception handling.
 576   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 577   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 578
 579   // Darwin ABI issue.
 580   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 581   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 582   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 583   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 584   if (Subtarget->is64Bit())
 585     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 586   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 587   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 588   if (Subtarget->is64Bit()) {
 589     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 590     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 591     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 592     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 593     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 594   }
 595   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 596   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 597   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 598   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 599   if (Subtarget->is64Bit()) {
 600     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 601     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 602     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 603   }
 604
 605   if (Subtarget->hasSSE1())
 606     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 607
 608   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 609
 610   // Expand certain atomics
 611   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 612     MVT VT = IntVTs[i];
 613     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 614     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 615     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 616   }
 617
 618   if (Subtarget->hasCmpxchg16b()) {
 619     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 620   }
 621
 622   // FIXME - use subtarget debug flags
 623   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 624       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 625     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 626   }
 627
 628   if (Subtarget->is64Bit()) {
 629     setExceptionPointerRegister(X86::RAX);
 630     setExceptionSelectorRegister(X86::RDX);
 631   } else {
 632     setExceptionPointerRegister(X86::EAX);
 633     setExceptionSelectorRegister(X86::EDX);
 634   }
 635   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 636   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 637
 638   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 639   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 640
 641   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 642   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 643
 644   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 645   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 646   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 647   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 648     // TargetInfo::X86_64ABIBuiltinVaList
 649     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 650     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 651   } else {
 652     // TargetInfo::CharPtrBuiltinVaList
 653     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 654     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 655   }
 656
 657   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 658   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 659
 660   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 661
 662   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 663     // f32 and f64 use SSE.
 664     // Set up the FP register classes.
 665     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 666     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 667
 668     // Use ANDPD to simulate FABS.
 669     setOperationAction(ISD::FABS , MVT::f64, Custom);
 670     setOperationAction(ISD::FABS , MVT::f32, Custom);
 671
 672     // Use XORP to simulate FNEG.
 673     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 674     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 675
 676     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 677     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 678     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 679
 680     // Lower this to FGETSIGNx86 plus an AND.
 681     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 682     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 683
 684     // We don't support sin/cos/fmod
 685     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 686     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 687     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 688     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 689     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 690     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 691
 692     // Expand FP immediates into loads from the stack, except for the special
 693     // cases we handle.
 694     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 695     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 696   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 697     // Use SSE for f32, x87 for f64.
 698     // Set up the FP register classes.
 699     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 700     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 701
 702     // Use ANDPS to simulate FABS.
 703     setOperationAction(ISD::FABS , MVT::f32, Custom);
 704
 705     // Use XORP to simulate FNEG.
 706     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 707
 708     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 709
 710     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 711     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 712     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 713
 714     // We don't support sin/cos/fmod
 715     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 716     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 717     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 718
 719     // Special cases we handle for FP constants.
 720     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 721     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 722     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 723     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 724     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 725
 726     if (!TM.Options.UnsafeFPMath) {
 727       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 728       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 729       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 730     }
 731   } else if (!TM.Options.UseSoftFloat) {
 732     // f32 and f64 in x87.
 733     // Set up the FP register classes.
 734     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 735     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 736
 737     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 738     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 739     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 740     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 741
 742     if (!TM.Options.UnsafeFPMath) {
 743       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 744       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 745       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 746       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 747       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 748       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 749     }
 750     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 751     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 752     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 753     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 754     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 755     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 756     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 757     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 758   }
 759
 760   // We don't support FMA.
 761   setOperationAction(ISD::FMA, MVT::f64, Expand);
 762   setOperationAction(ISD::FMA, MVT::f32, Expand);
 763
 764   // Long double always uses X87.
 765   if (!TM.Options.UseSoftFloat) {
 766     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 767     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 768     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 769     {
 770       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 771       addLegalFPImmediate(TmpFlt);  // FLD0
 772       TmpFlt.changeSign();
 773       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 774
 775       bool ignored;
 776       APFloat TmpFlt2(+1.0);
 777       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 778                       &ignored);
 779       addLegalFPImmediate(TmpFlt2);  // FLD1
 780       TmpFlt2.changeSign();
 781       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 782     }
 783
 784     if (!TM.Options.UnsafeFPMath) {
 785       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 786       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 787       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 788     }
 789
 790     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 791     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 792     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 793     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 794     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 795     setOperationAction(ISD::FMA, MVT::f80, Expand);
 796   }
 797
 798   // Always use a library call for pow.
 799   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 800   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 801   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 802
 803   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 804   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 805   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 806   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 807   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 808   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 809   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 810
 811   // First set operation action for all vector types to either promote
 812   // (for widening) or expand (for scalarization). Then we will selectively
 813   // turn on ones that can be effectively codegen'd.
 814   for (MVT VT : MVT::vector_valuetypes()) {
 815     setOperationAction(ISD::ADD , VT, Expand);
 816     setOperationAction(ISD::SUB , VT, Expand);
 817     setOperationAction(ISD::FADD, VT, Expand);
 818     setOperationAction(ISD::FNEG, VT, Expand);
 819     setOperationAction(ISD::FSUB, VT, Expand);
 820     setOperationAction(ISD::MUL , VT, Expand);
 821     setOperationAction(ISD::FMUL, VT, Expand);
 822     setOperationAction(ISD::SDIV, VT, Expand);
 823     setOperationAction(ISD::UDIV, VT, Expand);
 824     setOperationAction(ISD::FDIV, VT, Expand);
 825     setOperationAction(ISD::SREM, VT, Expand);
 826     setOperationAction(ISD::UREM, VT, Expand);
 827     setOperationAction(ISD::LOAD, VT, Expand);
 828     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 829     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 830     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 831     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 832     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 833     setOperationAction(ISD::FABS, VT, Expand);
 834     setOperationAction(ISD::FSIN, VT, Expand);
 835     setOperationAction(ISD::FSINCOS, VT, Expand);
 836     setOperationAction(ISD::FCOS, VT, Expand);
 837     setOperationAction(ISD::FSINCOS, VT, Expand);
 838     setOperationAction(ISD::FREM, VT, Expand);
 839     setOperationAction(ISD::FMA,  VT, Expand);
 840     setOperationAction(ISD::FPOWI, VT, Expand);
 841     setOperationAction(ISD::FSQRT, VT, Expand);
 842     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 843     setOperationAction(ISD::FFLOOR, VT, Expand);
 844     setOperationAction(ISD::FCEIL, VT, Expand);
 845     setOperationAction(ISD::FTRUNC, VT, Expand);
 846     setOperationAction(ISD::FRINT, VT, Expand);
 847     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 848     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 849     setOperationAction(ISD::MULHS, VT, Expand);
 850     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 851     setOperationAction(ISD::MULHU, VT, Expand);
 852     setOperationAction(ISD::SDIVREM, VT, Expand);
 853     setOperationAction(ISD::UDIVREM, VT, Expand);
 854     setOperationAction(ISD::FPOW, VT, Expand);
 855     setOperationAction(ISD::CTPOP, VT, Expand);
 856     setOperationAction(ISD::CTTZ, VT, Expand);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 858     setOperationAction(ISD::CTLZ, VT, Expand);
 859     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 860     setOperationAction(ISD::SHL, VT, Expand);
 861     setOperationAction(ISD::SRA, VT, Expand);
 862     setOperationAction(ISD::SRL, VT, Expand);
 863     setOperationAction(ISD::ROTL, VT, Expand);
 864     setOperationAction(ISD::ROTR, VT, Expand);
 865     setOperationAction(ISD::BSWAP, VT, Expand);
 866     setOperationAction(ISD::SETCC, VT, Expand);
 867     setOperationAction(ISD::FLOG, VT, Expand);
 868     setOperationAction(ISD::FLOG2, VT, Expand);
 869     setOperationAction(ISD::FLOG10, VT, Expand);
 870     setOperationAction(ISD::FEXP, VT, Expand);
 871     setOperationAction(ISD::FEXP2, VT, Expand);
 872     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 873     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 874     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 875     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 876     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 877     setOperationAction(ISD::TRUNCATE, VT, Expand);
 878     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 879     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 880     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 881     setOperationAction(ISD::VSELECT, VT, Expand);
 882     setOperationAction(ISD::SELECT_CC, VT, Expand);
 883     for (MVT InnerVT : MVT::vector_valuetypes()) {
 884       setTruncStoreAction(InnerVT, VT, Expand);
 885
 886       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 887       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 888
 889       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 890       // types, we have to deal with them whether we ask for Expansion or not.
 891       // Setting Expand causes its own optimisation problems though, so leave
 892       // them legal.
 893       if (VT.getVectorElementType() == MVT::i1)
 894         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 895     }
 896   }
 897
 898   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 899   // with -msoft-float, disable use of MMX as well.
 900   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 901     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 902     // No operations on x86mmx supported, everything uses intrinsics.
 903   }
 904
 905   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 906   // into smaller operations.
 907   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 908   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 909   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 910   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 911   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 912   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 913   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 914   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 915   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 916   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 917   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 918   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 919   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 920   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 921   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 922   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 923   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 924   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 925   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 926   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 927   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 928   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 929   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 930   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 931   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 932   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 933   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 934   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 935   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 936
 937   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 938     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 939
 940     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 941     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 942     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 943     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 944     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 945     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 946     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 947     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 948     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 949     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 950     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 951     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 952     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 953   }
 954
 955   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 956     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 957
 958     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 959     // registers cannot be used even for integer operations.
 960     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 961     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 962     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 963     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 964
 965     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 966     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 967     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 968     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 969     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 970     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 971     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 972     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 973     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 974     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 975     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 976     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 977     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 978     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 979     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 980     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 981     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 982     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 983     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 984     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 985     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 986     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 987
 988     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 989     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 990     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 991     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 992
 993     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 994     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 997     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 998
 999     // Only provide customized ctpop vector bit twiddling for vector types we
1000     // know to perform better than using the popcnt instructions on each vector
1001     // element. If popcnt isn't supported, always provide the custom version.
1002     if (!Subtarget->hasPOPCNT()) {
1003       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
1004       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
1005     }
1006
1007     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
1008     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1009       MVT VT = (MVT::SimpleValueType)i;
1010       // Do not attempt to custom lower non-power-of-2 vectors
1011       if (!isPowerOf2_32(VT.getVectorNumElements()))
1012         continue;
1013       // Do not attempt to custom lower non-128-bit vectors
1014       if (!VT.is128BitVector())
1015         continue;
1016       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1017       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1018       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1019     }
1020
1021     // We support custom legalizing of sext and anyext loads for specific
1022     // memory vector types which we can load as a scalar (or sequence of
1023     // scalars) and extend in-register to a legal 128-bit vector type. For sext
1024     // loads these must work with a single scalar load.
1025     for (MVT VT : MVT::integer_vector_valuetypes()) {
1026       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
1027       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
1028       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
1029       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
1030       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
1031       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
1032       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
1033       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
1034       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
1035     }
1036
1037     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
1038     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
1039     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
1040     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
1041     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
1042     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
1043
1044     if (Subtarget->is64Bit()) {
1045       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1046       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1047     }
1048
1049     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
1050     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1051       MVT VT = (MVT::SimpleValueType)i;
1052
1053       // Do not attempt to promote non-128-bit vectors
1054       if (!VT.is128BitVector())
1055         continue;
1056
1057       setOperationAction(ISD::AND,    VT, Promote);
1058       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
1059       setOperationAction(ISD::OR,     VT, Promote);
1060       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
1061       setOperationAction(ISD::XOR,    VT, Promote);
1062       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
1063       setOperationAction(ISD::LOAD,   VT, Promote);
1064       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
1065       setOperationAction(ISD::SELECT, VT, Promote);
1066       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
1067     }
1068
1069     // Custom lower v2i64 and v2f64 selects.
1070     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
1071     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
1072     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
1073     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
1074
1075     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
1076     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
1077
1078     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
1079     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
1080     // As there is no 64-bit GPR available, we need build a special custom
1081     // sequence to convert from v2i32 to v2f32.
1082     if (!Subtarget->is64Bit())
1083       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
1084
1085     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
1086     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
1087
1088     for (MVT VT : MVT::fp_vector_valuetypes())
1089       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
1090
1091     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
1092     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
1093     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
1094   }
1095
1096   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
1097     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
1098     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
1099     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
1100     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
1101     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
1102     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
1103     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
1104     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
1105     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
1106     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
1107
1108     setOperationAction(ISD::FFLOOR,             MVT::v4f32, Legal);
1109     setOperationAction(ISD::FCEIL,              MVT::v4f32, Legal);
1110     setOperationAction(ISD::FTRUNC,             MVT::v4f32, Legal);
1111     setOperationAction(ISD::FRINT,              MVT::v4f32, Legal);
1112     setOperationAction(ISD::FNEARBYINT,         MVT::v4f32, Legal);
1113     setOperationAction(ISD::FFLOOR,             MVT::v2f64, Legal);
1114     setOperationAction(ISD::FCEIL,              MVT::v2f64, Legal);
1115     setOperationAction(ISD::FTRUNC,             MVT::v2f64, Legal);
1116     setOperationAction(ISD::FRINT,              MVT::v2f64, Legal);
1117     setOperationAction(ISD::FNEARBYINT,         MVT::v2f64, Legal);
1118
1119     // FIXME: Do we need to handle scalar-to-vector here?
1120     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
1121
1122     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
1123     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
1124     setOperationAction(ISD::VSELECT,            MVT::v4i32, Custom);
1125     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
1126     setOperationAction(ISD::VSELECT,            MVT::v8i16, Custom);
1127     // There is no BLENDI for byte vectors. We don't need to custom lower
1128     // some vselects for now.
1129     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
1130
1131     // SSE41 brings specific instructions for doing vector sign extend even in
1132     // cases where we don't have SRA.
1133     for (MVT VT : MVT::integer_vector_valuetypes()) {
1134       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
1135       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
1136       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
1137     }
1138
1139     // i8 and i16 vectors are custom because the source register and source
1140     // source memory operand types are not the same width.  f32 vectors are
1141     // custom since the immediate controlling the insert encodes additional
1142     // information.
1143     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1144     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1145     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1146     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1147
1148     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1149     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1150     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1151     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1152
1153     // FIXME: these should be Legal, but that's only for the case where
1154     // the index is constant.  For now custom expand to deal with that.
1155     if (Subtarget->is64Bit()) {
1156       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1157       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1158     }
1159   }
1160
1161   if (Subtarget->hasSSE2()) {
1162     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1163     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1164
1165     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1166     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1167
1168     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1169     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1170
1171     // In the customized shift lowering, the legal cases in AVX2 will be
1172     // recognized.
1173     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1174     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1175
1176     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1177     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1178
1179     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1180   }
1181
1182   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1183     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1184     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1185     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1186     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1187     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1188     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1189
1190     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1191     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1192     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1193
1194     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1195     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1196     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1197     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1198     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1199     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1200     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1201     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1202     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1203     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1204     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1205     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1206
1207     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1208     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1209     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1210     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1211     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1212     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1213     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1214     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1215     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1216     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1217     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1218     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1219
1220     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1221     // even though v8i16 is a legal type.
1222     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1223     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1224     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1225
1226     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1227     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1228     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1229
1230     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1231     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1232
1233     for (MVT VT : MVT::fp_vector_valuetypes())
1234       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1235
1236     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1237     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1238
1239     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1240     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1241
1242     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1243     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1244
1245     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1246     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1247     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1248     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1249
1250     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1251     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1252     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1253
1254     setOperationAction(ISD::VSELECT,           MVT::v4f64, Custom);
1255     setOperationAction(ISD::VSELECT,           MVT::v4i64, Custom);
1256     setOperationAction(ISD::VSELECT,           MVT::v8i32, Custom);
1257     setOperationAction(ISD::VSELECT,           MVT::v8f32, Custom);
1258
1259     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1260     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1261     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1262     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1263     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1264     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1265     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1266     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1267     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1268     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1269     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1270     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1271
1272     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1273       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1274       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1275       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1276       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1277       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1278       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1279     }
1280
1281     if (Subtarget->hasInt256()) {
1282       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1283       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1284       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1285       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1286
1287       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1288       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1289       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1290       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1291
1292       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1293       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1294       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1295       // Don't lower v32i8 because there is no 128-bit byte mul
1296
1297       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1298       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1299       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1300       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1301
1302       setOperationAction(ISD::VSELECT,         MVT::v16i16, Custom);
1303       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1304
1305       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1306       // when we have a 256bit-wide blend with immediate.
1307       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1308
1309       // Only provide customized ctpop vector bit twiddling for vector types we
1310       // know to perform better than using the popcnt instructions on each
1311       // vector element. If popcnt isn't supported, always provide the custom
1312       // version.
1313       if (!Subtarget->hasPOPCNT())
1314         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1315
1316       // Custom CTPOP always performs better on natively supported v8i32
1317       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1318     } else {
1319       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1320       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1321       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1322       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1323
1324       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1325       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1326       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1327       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1328
1329       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1330       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1331       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1332       // Don't lower v32i8 because there is no 128-bit byte mul
1333     }
1334
1335     // In the customized shift lowering, the legal cases in AVX2 will be
1336     // recognized.
1337     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1338     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1339
1340     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1341     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1342
1343     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1344
1345     // Custom lower several nodes for 256-bit types.
1346     for (MVT VT : MVT::vector_valuetypes()) {
1347       if (VT.getScalarSizeInBits() >= 32) {
1348         setOperationAction(ISD::MLOAD,  VT, Legal);
1349         setOperationAction(ISD::MSTORE, VT, Legal);
1350       }
1351       // Extract subvector is special because the value type
1352       // (result) is 128-bit but the source is 256-bit wide.
1353       if (VT.is128BitVector()) {
1354         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1355       }
1356       // Do not attempt to custom lower other non-256-bit vectors
1357       if (!VT.is256BitVector())
1358         continue;
1359
1360       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1361       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1362       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1363       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1364       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1365       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1366       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1367     }
1368
1369     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1370     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1371       MVT VT = (MVT::SimpleValueType)i;
1372
1373       // Do not attempt to promote non-256-bit vectors
1374       if (!VT.is256BitVector())
1375         continue;
1376
1377       setOperationAction(ISD::AND,    VT, Promote);
1378       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1379       setOperationAction(ISD::OR,     VT, Promote);
1380       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1381       setOperationAction(ISD::XOR,    VT, Promote);
1382       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1383       setOperationAction(ISD::LOAD,   VT, Promote);
1384       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1385       setOperationAction(ISD::SELECT, VT, Promote);
1386       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1387     }
1388   }
1389
1390   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1391     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1392     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1393     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1394     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1395
1396     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1397     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1398     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1399
1400     for (MVT VT : MVT::fp_vector_valuetypes())
1401       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1402
1403     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1404     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1405     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1406     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1407     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1408     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1409     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1410     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1411     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1412     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1413
1414     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1415     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1416     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1417     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1418     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1419     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1420
1421     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1422     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1423     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1424     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1425     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1426     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1427     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1428     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1429
1430     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1431     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1432     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1433     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1434     if (Subtarget->is64Bit()) {
1435       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1436       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1437       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1438       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1439     }
1440     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1441     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1442     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1443     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1444     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1445     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1446     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1447     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1448     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1449     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1450     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1451     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1452     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1453     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1454
1455     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1456     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1457     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1458     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1459     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1460     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1461     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1462     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1463     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1464     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1465     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1466     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1467     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1468
1469     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1470     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1471     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1472     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1473     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1,    Custom);
1474     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1475
1476     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1477     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1478
1479     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1480
1481     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1482     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1483     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1484     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1485     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1486     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1487     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1488     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1489     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1490
1491     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1492     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1493
1494     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1496
1497     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1498
1499     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1500     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1501
1502     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1503     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1504
1505     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1506     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1507
1508     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1509     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1510     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1511     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1512     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1513     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1514
1515     if (Subtarget->hasCDI()) {
1516       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1517       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1518     }
1519
1520     // Custom lower several nodes.
1521     for (MVT VT : MVT::vector_valuetypes()) {
1522       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1523       // Extract subvector is special because the value type
1524       // (result) is 256/128-bit but the source is 512-bit wide.
1525       if (VT.is128BitVector() || VT.is256BitVector()) {
1526         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1527       }
1528       if (VT.getVectorElementType() == MVT::i1)
1529         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1530
1531       // Do not attempt to custom lower other non-512-bit vectors
1532       if (!VT.is512BitVector())
1533         continue;
1534
1535       if ( EltSize >= 32) {
1536         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1537         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1538         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1539         setOperationAction(ISD::VSELECT,             VT, Legal);
1540         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1541         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1542         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1543         setOperationAction(ISD::MLOAD,               VT, Legal);
1544         setOperationAction(ISD::MSTORE,              VT, Legal);
1545       }
1546     }
1547     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1548       MVT VT = (MVT::SimpleValueType)i;
1549
1550       // Do not attempt to promote non-512-bit vectors.
1551       if (!VT.is512BitVector())
1552         continue;
1553
1554       setOperationAction(ISD::SELECT, VT, Promote);
1555       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1556     }
1557   }// has  AVX-512
1558
1559   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1560     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1561     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1562
1563     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1564     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1565
1566     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1567     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1568     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1569     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1570     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1571     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1572     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1573     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1574     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1575
1576     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1577       const MVT VT = (MVT::SimpleValueType)i;
1578
1579       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1580
1581       // Do not attempt to promote non-512-bit vectors.
1582       if (!VT.is512BitVector())
1583         continue;
1584
1585       if (EltSize < 32) {
1586         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1587         setOperationAction(ISD::VSELECT,             VT, Legal);
1588       }
1589     }
1590   }
1591
1592   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1593     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1594     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1595
1596     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1597     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1598     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Legal);
1599
1600     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1601     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1602     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1603     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1604     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1605     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1606   }
1607
1608   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1609   // of this type with custom code.
1610   for (MVT VT : MVT::vector_valuetypes())
1611     setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Custom);
1612
1613   // We want to custom lower some of our intrinsics.
1614   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1615   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1616   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1617   if (!Subtarget->is64Bit())
1618     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1619
1620   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1621   // handle type legalization for these operations here.
1622   //
1623   // FIXME: We really should do custom legalization for addition and
1624   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1625   // than generic legalization for 64-bit multiplication-with-overflow, though.
1626   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1627     // Add/Sub/Mul with overflow operations are custom lowered.
1628     MVT VT = IntVTs[i];
1629     setOperationAction(ISD::SADDO, VT, Custom);
1630     setOperationAction(ISD::UADDO, VT, Custom);
1631     setOperationAction(ISD::SSUBO, VT, Custom);
1632     setOperationAction(ISD::USUBO, VT, Custom);
1633     setOperationAction(ISD::SMULO, VT, Custom);
1634     setOperationAction(ISD::UMULO, VT, Custom);
1635   }
1636
1637
1638   if (!Subtarget->is64Bit()) {
1639     // These libcalls are not available in 32-bit.
1640     setLibcallName(RTLIB::SHL_I128, nullptr);
1641     setLibcallName(RTLIB::SRL_I128, nullptr);
1642     setLibcallName(RTLIB::SRA_I128, nullptr);
1643   }
1644
1645   // Combine sin / cos into one node or libcall if possible.
1646   if (Subtarget->hasSinCos()) {
1647     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1648     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1649     if (Subtarget->isTargetDarwin()) {
1650       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1651       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1652       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1653       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1654     }
1655   }
1656
1657   if (Subtarget->isTargetWin64()) {
1658     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1659     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1660     setOperationAction(ISD::SREM, MVT::i128, Custom);
1661     setOperationAction(ISD::UREM, MVT::i128, Custom);
1662     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1663     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1664   }
1665
1666   // We have target-specific dag combine patterns for the following nodes:
1667   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1668   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1669   setTargetDAGCombine(ISD::VSELECT);
1670   setTargetDAGCombine(ISD::SELECT);
1671   setTargetDAGCombine(ISD::SHL);
1672   setTargetDAGCombine(ISD::SRA);
1673   setTargetDAGCombine(ISD::SRL);
1674   setTargetDAGCombine(ISD::OR);
1675   setTargetDAGCombine(ISD::AND);
1676   setTargetDAGCombine(ISD::ADD);
1677   setTargetDAGCombine(ISD::FADD);
1678   setTargetDAGCombine(ISD::FSUB);
1679   setTargetDAGCombine(ISD::FMA);
1680   setTargetDAGCombine(ISD::SUB);
1681   setTargetDAGCombine(ISD::LOAD);
1682   setTargetDAGCombine(ISD::STORE);
1683   setTargetDAGCombine(ISD::ZERO_EXTEND);
1684   setTargetDAGCombine(ISD::ANY_EXTEND);
1685   setTargetDAGCombine(ISD::SIGN_EXTEND);
1686   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1687   setTargetDAGCombine(ISD::TRUNCATE);
1688   setTargetDAGCombine(ISD::SINT_TO_FP);
1689   setTargetDAGCombine(ISD::SETCC);
1690   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1691   setTargetDAGCombine(ISD::BUILD_VECTOR);
1692   if (Subtarget->is64Bit())
1693     setTargetDAGCombine(ISD::MUL);
1694   setTargetDAGCombine(ISD::XOR);
1695
1696   computeRegisterProperties();
1697
1698   // On Darwin, -Os means optimize for size without hurting performance,
1699   // do not reduce the limit.
1700   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1701   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1702   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1703   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1704   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1705   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1706   setPrefLoopAlignment(4); // 2^4 bytes.
1707
1708   // Predictable cmov don't hurt on atom because it's in-order.
1709   PredictableSelectIsExpensive = !Subtarget->isAtom();
1710   EnableExtLdPromotion = true;
1711   setPrefFunctionAlignment(4); // 2^4 bytes.
1712
1713   verifyIntrinsicTables();
1714 }
1715
1716 // This has so far only been implemented for 64-bit MachO.
1717 bool X86TargetLowering::useLoadStackGuardNode() const {
1718   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1719 }
1720
1721 TargetLoweringBase::LegalizeTypeAction
1722 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1723   if (ExperimentalVectorWideningLegalization &&
1724       VT.getVectorNumElements() != 1 &&
1725       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1726     return TypeWidenVector;
1727
1728   return TargetLoweringBase::getPreferredVectorAction(VT);
1729 }
1730
1731 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1732   if (!VT.isVector())
1733     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1734
1735   const unsigned NumElts = VT.getVectorNumElements();
1736   const EVT EltVT = VT.getVectorElementType();
1737   if (VT.is512BitVector()) {
1738     if (Subtarget->hasAVX512())
1739       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1740           EltVT == MVT::f32 || EltVT == MVT::f64)
1741         switch(NumElts) {
1742         case  8: return MVT::v8i1;
1743         case 16: return MVT::v16i1;
1744       }
1745     if (Subtarget->hasBWI())
1746       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1747         switch(NumElts) {
1748         case 32: return MVT::v32i1;
1749         case 64: return MVT::v64i1;
1750       }
1751   }
1752
1753   if (VT.is256BitVector() || VT.is128BitVector()) {
1754     if (Subtarget->hasVLX())
1755       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1756           EltVT == MVT::f32 || EltVT == MVT::f64)
1757         switch(NumElts) {
1758         case 2: return MVT::v2i1;
1759         case 4: return MVT::v4i1;
1760         case 8: return MVT::v8i1;
1761       }
1762     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1763       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1764         switch(NumElts) {
1765         case  8: return MVT::v8i1;
1766         case 16: return MVT::v16i1;
1767         case 32: return MVT::v32i1;
1768       }
1769   }
1770
1771   return VT.changeVectorElementTypeToInteger();
1772 }
1773
1774 /// Helper for getByValTypeAlignment to determine
1775 /// the desired ByVal argument alignment.
1776 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1777   if (MaxAlign == 16)
1778     return;
1779   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1780     if (VTy->getBitWidth() == 128)
1781       MaxAlign = 16;
1782   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1783     unsigned EltAlign = 0;
1784     getMaxByValAlign(ATy->getElementType(), EltAlign);
1785     if (EltAlign > MaxAlign)
1786       MaxAlign = EltAlign;
1787   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1788     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1789       unsigned EltAlign = 0;
1790       getMaxByValAlign(STy->getElementType(i), EltAlign);
1791       if (EltAlign > MaxAlign)
1792         MaxAlign = EltAlign;
1793       if (MaxAlign == 16)
1794         break;
1795     }
1796   }
1797 }
1798
1799 /// Return the desired alignment for ByVal aggregate
1800 /// function arguments in the caller parameter area. For X86, aggregates
1801 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1802 /// are at 4-byte boundaries.
1803 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1804   if (Subtarget->is64Bit()) {
1805     // Max of 8 and alignment of type.
1806     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1807     if (TyAlign > 8)
1808       return TyAlign;
1809     return 8;
1810   }
1811
1812   unsigned Align = 4;
1813   if (Subtarget->hasSSE1())
1814     getMaxByValAlign(Ty, Align);
1815   return Align;
1816 }
1817
1818 /// Returns the target specific optimal type for load
1819 /// and store operations as a result of memset, memcpy, and memmove
1820 /// lowering. If DstAlign is zero that means it's safe to destination
1821 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1822 /// means there isn't a need to check it against alignment requirement,
1823 /// probably because the source does not need to be loaded. If 'IsMemset' is
1824 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1825 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1826 /// source is constant so it does not need to be loaded.
1827 /// It returns EVT::Other if the type should be determined using generic
1828 /// target-independent logic.
1829 EVT
1830 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1831                                        unsigned DstAlign, unsigned SrcAlign,
1832                                        bool IsMemset, bool ZeroMemset,
1833                                        bool MemcpyStrSrc,
1834                                        MachineFunction &MF) const {
1835   const Function *F = MF.getFunction();
1836   if ((!IsMemset || ZeroMemset) &&
1837       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
1838                                        Attribute::NoImplicitFloat)) {
1839     if (Size >= 16 &&
1840         (Subtarget->isUnalignedMemAccessFast() ||
1841          ((DstAlign == 0 || DstAlign >= 16) &&
1842           (SrcAlign == 0 || SrcAlign >= 16)))) {
1843       if (Size >= 32) {
1844         if (Subtarget->hasInt256())
1845           return MVT::v8i32;
1846         if (Subtarget->hasFp256())
1847           return MVT::v8f32;
1848       }
1849       if (Subtarget->hasSSE2())
1850         return MVT::v4i32;
1851       if (Subtarget->hasSSE1())
1852         return MVT::v4f32;
1853     } else if (!MemcpyStrSrc && Size >= 8 &&
1854                !Subtarget->is64Bit() &&
1855                Subtarget->hasSSE2()) {
1856       // Do not use f64 to lower memcpy if source is string constant. It's
1857       // better to use i32 to avoid the loads.
1858       return MVT::f64;
1859     }
1860   }
1861   if (Subtarget->is64Bit() && Size >= 8)
1862     return MVT::i64;
1863   return MVT::i32;
1864 }
1865
1866 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1867   if (VT == MVT::f32)
1868     return X86ScalarSSEf32;
1869   else if (VT == MVT::f64)
1870     return X86ScalarSSEf64;
1871   return true;
1872 }
1873
1874 bool
1875 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1876                                                   unsigned,
1877                                                   unsigned,
1878                                                   bool *Fast) const {
1879   if (Fast)
1880     *Fast = Subtarget->isUnalignedMemAccessFast();
1881   return true;
1882 }
1883
1884 /// Return the entry encoding for a jump table in the
1885 /// current function.  The returned value is a member of the
1886 /// MachineJumpTableInfo::JTEntryKind enum.
1887 unsigned X86TargetLowering::getJumpTableEncoding() const {
1888   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1889   // symbol.
1890   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1891       Subtarget->isPICStyleGOT())
1892     return MachineJumpTableInfo::EK_Custom32;
1893
1894   // Otherwise, use the normal jump table encoding heuristics.
1895   return TargetLowering::getJumpTableEncoding();
1896 }
1897
1898 const MCExpr *
1899 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1900                                              const MachineBasicBlock *MBB,
1901                                              unsigned uid,MCContext &Ctx) const{
1902   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1903          Subtarget->isPICStyleGOT());
1904   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1905   // entries.
1906   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1907                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1908 }
1909
1910 /// Returns relocation base for the given PIC jumptable.
1911 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1912                                                     SelectionDAG &DAG) const {
1913   if (!Subtarget->is64Bit())
1914     // This doesn't have SDLoc associated with it, but is not really the
1915     // same as a Register.
1916     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1917   return Table;
1918 }
1919
1920 /// This returns the relocation base for the given PIC jumptable,
1921 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1922 const MCExpr *X86TargetLowering::
1923 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1924                              MCContext &Ctx) const {
1925   // X86-64 uses RIP relative addressing based on the jump table label.
1926   if (Subtarget->isPICStyleRIPRel())
1927     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1928
1929   // Otherwise, the reference is relative to the PIC base.
1930   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1931 }
1932
1933 // FIXME: Why this routine is here? Move to RegInfo!
1934 std::pair<const TargetRegisterClass*, uint8_t>
1935 X86TargetLowering::findRepresentativeClass(MVT VT) const{
1936   const TargetRegisterClass *RRC = nullptr;
1937   uint8_t Cost = 1;
1938   switch (VT.SimpleTy) {
1939   default:
1940     return TargetLowering::findRepresentativeClass(VT);
1941   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1942     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1943     break;
1944   case MVT::x86mmx:
1945     RRC = &X86::VR64RegClass;
1946     break;
1947   case MVT::f32: case MVT::f64:
1948   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1949   case MVT::v4f32: case MVT::v2f64:
1950   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1951   case MVT::v4f64:
1952     RRC = &X86::VR128RegClass;
1953     break;
1954   }
1955   return std::make_pair(RRC, Cost);
1956 }
1957
1958 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1959                                                unsigned &Offset) const {
1960   if (!Subtarget->isTargetLinux())
1961     return false;
1962
1963   if (Subtarget->is64Bit()) {
1964     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1965     Offset = 0x28;
1966     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1967       AddressSpace = 256;
1968     else
1969       AddressSpace = 257;
1970   } else {
1971     // %gs:0x14 on i386
1972     Offset = 0x14;
1973     AddressSpace = 256;
1974   }
1975   return true;
1976 }
1977
1978 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1979                                             unsigned DestAS) const {
1980   assert(SrcAS != DestAS && "Expected different address spaces!");
1981
1982   return SrcAS < 256 && DestAS < 256;
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 //               Return Value Calling Convention Implementation
1987 //===----------------------------------------------------------------------===//
1988
1989 #include "X86GenCallingConv.inc"
1990
1991 bool
1992 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1993                                   MachineFunction &MF, bool isVarArg,
1994                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1995                         LLVMContext &Context) const {
1996   SmallVector<CCValAssign, 16> RVLocs;
1997   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1998   return CCInfo.CheckReturn(Outs, RetCC_X86);
1999 }
2000
2001 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2002   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2003   return ScratchRegs;
2004 }
2005
2006 SDValue
2007 X86TargetLowering::LowerReturn(SDValue Chain,
2008                                CallingConv::ID CallConv, bool isVarArg,
2009                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2010                                const SmallVectorImpl<SDValue> &OutVals,
2011                                SDLoc dl, SelectionDAG &DAG) const {
2012   MachineFunction &MF = DAG.getMachineFunction();
2013   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2014
2015   SmallVector<CCValAssign, 16> RVLocs;
2016   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2017   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2018
2019   SDValue Flag;
2020   SmallVector<SDValue, 6> RetOps;
2021   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2022   // Operand #1 = Bytes To Pop
2023   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
2024                    MVT::i16));
2025
2026   // Copy the result values into the output registers.
2027   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2028     CCValAssign &VA = RVLocs[i];
2029     assert(VA.isRegLoc() && "Can only return in registers!");
2030     SDValue ValToCopy = OutVals[i];
2031     EVT ValVT = ValToCopy.getValueType();
2032
2033     // Promote values to the appropriate types.
2034     if (VA.getLocInfo() == CCValAssign::SExt)
2035       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2036     else if (VA.getLocInfo() == CCValAssign::ZExt)
2037       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2038     else if (VA.getLocInfo() == CCValAssign::AExt)
2039       ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2040     else if (VA.getLocInfo() == CCValAssign::BCvt)
2041       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
2042
2043     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2044            "Unexpected FP-extend for return value.");
2045
2046     // If this is x86-64, and we disabled SSE, we can't return FP values,
2047     // or SSE or MMX vectors.
2048     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2049          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2050           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2051       report_fatal_error("SSE register return with SSE disabled");
2052     }
2053     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2054     // llvm-gcc has never done it right and no one has noticed, so this
2055     // should be OK for now.
2056     if (ValVT == MVT::f64 &&
2057         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2058       report_fatal_error("SSE2 register return with SSE2 disabled");
2059
2060     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2061     // the RET instruction and handled by the FP Stackifier.
2062     if (VA.getLocReg() == X86::FP0 ||
2063         VA.getLocReg() == X86::FP1) {
2064       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2065       // change the value to the FP stack register class.
2066       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2067         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2068       RetOps.push_back(ValToCopy);
2069       // Don't emit a copytoreg.
2070       continue;
2071     }
2072
2073     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2074     // which is returned in RAX / RDX.
2075     if (Subtarget->is64Bit()) {
2076       if (ValVT == MVT::x86mmx) {
2077         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2078           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
2079           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2080                                   ValToCopy);
2081           // If we don't have SSE2 available, convert to v4f32 so the generated
2082           // register is legal.
2083           if (!Subtarget->hasSSE2())
2084             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
2085         }
2086       }
2087     }
2088
2089     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2090     Flag = Chain.getValue(1);
2091     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2092   }
2093
2094   // The x86-64 ABIs require that for returning structs by value we copy
2095   // the sret argument into %rax/%eax (depending on ABI) for the return.
2096   // Win32 requires us to put the sret argument to %eax as well.
2097   // We saved the argument into a virtual register in the entry block,
2098   // so now we copy the value out and into %rax/%eax.
2099   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr() &&
2100       (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC())) {
2101     MachineFunction &MF = DAG.getMachineFunction();
2102     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2103     unsigned Reg = FuncInfo->getSRetReturnReg();
2104     assert(Reg &&
2105            "SRetReturnReg should have been set in LowerFormalArguments().");
2106     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
2107
2108     unsigned RetValReg
2109         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2110           X86::RAX : X86::EAX;
2111     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2112     Flag = Chain.getValue(1);
2113
2114     // RAX/EAX now acts like a return value.
2115     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2116   }
2117
2118   RetOps[0] = Chain;  // Update chain.
2119
2120   // Add the flag if we have it.
2121   if (Flag.getNode())
2122     RetOps.push_back(Flag);
2123
2124   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2125 }
2126
2127 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2128   if (N->getNumValues() != 1)
2129     return false;
2130   if (!N->hasNUsesOfValue(1, 0))
2131     return false;
2132
2133   SDValue TCChain = Chain;
2134   SDNode *Copy = *N->use_begin();
2135   if (Copy->getOpcode() == ISD::CopyToReg) {
2136     // If the copy has a glue operand, we conservatively assume it isn't safe to
2137     // perform a tail call.
2138     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2139       return false;
2140     TCChain = Copy->getOperand(0);
2141   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2142     return false;
2143
2144   bool HasRet = false;
2145   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2146        UI != UE; ++UI) {
2147     if (UI->getOpcode() != X86ISD::RET_FLAG)
2148       return false;
2149     // If we are returning more than one value, we can definitely
2150     // not make a tail call see PR19530
2151     if (UI->getNumOperands() > 4)
2152       return false;
2153     if (UI->getNumOperands() == 4 &&
2154         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2155       return false;
2156     HasRet = true;
2157   }
2158
2159   if (!HasRet)
2160     return false;
2161
2162   Chain = TCChain;
2163   return true;
2164 }
2165
2166 EVT
2167 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2168                                             ISD::NodeType ExtendKind) const {
2169   MVT ReturnMVT;
2170   // TODO: Is this also valid on 32-bit?
2171   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2172     ReturnMVT = MVT::i8;
2173   else
2174     ReturnMVT = MVT::i32;
2175
2176   EVT MinVT = getRegisterType(Context, ReturnMVT);
2177   return VT.bitsLT(MinVT) ? MinVT : VT;
2178 }
2179
2180 /// Lower the result values of a call into the
2181 /// appropriate copies out of appropriate physical registers.
2182 ///
2183 SDValue
2184 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2185                                    CallingConv::ID CallConv, bool isVarArg,
2186                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2187                                    SDLoc dl, SelectionDAG &DAG,
2188                                    SmallVectorImpl<SDValue> &InVals) const {
2189
2190   // Assign locations to each value returned by this call.
2191   SmallVector<CCValAssign, 16> RVLocs;
2192   bool Is64Bit = Subtarget->is64Bit();
2193   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2194                  *DAG.getContext());
2195   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2196
2197   // Copy all of the result registers out of their specified physreg.
2198   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2199     CCValAssign &VA = RVLocs[i];
2200     EVT CopyVT = VA.getValVT();
2201
2202     // If this is x86-64, and we disabled SSE, we can't return FP values
2203     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2204         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2205       report_fatal_error("SSE register return with SSE disabled");
2206     }
2207
2208     // If we prefer to use the value in xmm registers, copy it out as f80 and
2209     // use a truncate to move it from fp stack reg to xmm reg.
2210     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2211         isScalarFPTypeInSSEReg(VA.getValVT()))
2212       CopyVT = MVT::f80;
2213
2214     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2215                                CopyVT, InFlag).getValue(1);
2216     SDValue Val = Chain.getValue(0);
2217
2218     if (CopyVT != VA.getValVT())
2219       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2220                         // This truncation won't change the value.
2221                         DAG.getIntPtrConstant(1));
2222
2223     InFlag = Chain.getValue(2);
2224     InVals.push_back(Val);
2225   }
2226
2227   return Chain;
2228 }
2229
2230 //===----------------------------------------------------------------------===//
2231 //                C & StdCall & Fast Calling Convention implementation
2232 //===----------------------------------------------------------------------===//
2233 //  StdCall calling convention seems to be standard for many Windows' API
2234 //  routines and around. It differs from C calling convention just a little:
2235 //  callee should clean up the stack, not caller. Symbols should be also
2236 //  decorated in some fancy way :) It doesn't support any vector arguments.
2237 //  For info on fast calling convention see Fast Calling Convention (tail call)
2238 //  implementation LowerX86_32FastCCCallTo.
2239
2240 /// CallIsStructReturn - Determines whether a call uses struct return
2241 /// semantics.
2242 enum StructReturnType {
2243   NotStructReturn,
2244   RegStructReturn,
2245   StackStructReturn
2246 };
2247 static StructReturnType
2248 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2249   if (Outs.empty())
2250     return NotStructReturn;
2251
2252   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2253   if (!Flags.isSRet())
2254     return NotStructReturn;
2255   if (Flags.isInReg())
2256     return RegStructReturn;
2257   return StackStructReturn;
2258 }
2259
2260 /// Determines whether a function uses struct return semantics.
2261 static StructReturnType
2262 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2263   if (Ins.empty())
2264     return NotStructReturn;
2265
2266   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2267   if (!Flags.isSRet())
2268     return NotStructReturn;
2269   if (Flags.isInReg())
2270     return RegStructReturn;
2271   return StackStructReturn;
2272 }
2273
2274 /// Make a copy of an aggregate at address specified by "Src" to address
2275 /// "Dst" with size and alignment information specified by the specific
2276 /// parameter attribute. The copy will be passed as a byval function parameter.
2277 static SDValue
2278 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2279                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2280                           SDLoc dl) {
2281   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2282
2283   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2284                        /*isVolatile*/false, /*AlwaysInline=*/true,
2285                        MachinePointerInfo(), MachinePointerInfo());
2286 }
2287
2288 /// Return true if the calling convention is one that
2289 /// supports tail call optimization.
2290 static bool IsTailCallConvention(CallingConv::ID CC) {
2291   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2292           CC == CallingConv::HiPE);
2293 }
2294
2295 /// \brief Return true if the calling convention is a C calling convention.
2296 static bool IsCCallConvention(CallingConv::ID CC) {
2297   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2298           CC == CallingConv::X86_64_SysV);
2299 }
2300
2301 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2302   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2303     return false;
2304
2305   CallSite CS(CI);
2306   CallingConv::ID CalleeCC = CS.getCallingConv();
2307   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2308     return false;
2309
2310   return true;
2311 }
2312
2313 /// Return true if the function is being made into
2314 /// a tailcall target by changing its ABI.
2315 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2316                                    bool GuaranteedTailCallOpt) {
2317   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2318 }
2319
2320 SDValue
2321 X86TargetLowering::LowerMemArgument(SDValue Chain,
2322                                     CallingConv::ID CallConv,
2323                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2324                                     SDLoc dl, SelectionDAG &DAG,
2325                                     const CCValAssign &VA,
2326                                     MachineFrameInfo *MFI,
2327                                     unsigned i) const {
2328   // Create the nodes corresponding to a load from this parameter slot.
2329   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2330   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2331       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2332   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2333   EVT ValVT;
2334
2335   // If value is passed by pointer we have address passed instead of the value
2336   // itself.
2337   if (VA.getLocInfo() == CCValAssign::Indirect)
2338     ValVT = VA.getLocVT();
2339   else
2340     ValVT = VA.getValVT();
2341
2342   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2343   // changed with more analysis.
2344   // In case of tail call optimization mark all arguments mutable. Since they
2345   // could be overwritten by lowering of arguments in case of a tail call.
2346   if (Flags.isByVal()) {
2347     unsigned Bytes = Flags.getByValSize();
2348     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2349     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2350     return DAG.getFrameIndex(FI, getPointerTy());
2351   } else {
2352     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2353                                     VA.getLocMemOffset(), isImmutable);
2354     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2355     return DAG.getLoad(ValVT, dl, Chain, FIN,
2356                        MachinePointerInfo::getFixedStack(FI),
2357                        false, false, false, 0);
2358   }
2359 }
2360
2361 // FIXME: Get this from tablegen.
2362 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2363                                                 const X86Subtarget *Subtarget) {
2364   assert(Subtarget->is64Bit());
2365
2366   if (Subtarget->isCallingConvWin64(CallConv)) {
2367     static const MCPhysReg GPR64ArgRegsWin64[] = {
2368       X86::RCX, X86::RDX, X86::R8,  X86::R9
2369     };
2370     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2371   }
2372
2373   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2374     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2375   };
2376   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2377 }
2378
2379 // FIXME: Get this from tablegen.
2380 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2381                                                 CallingConv::ID CallConv,
2382                                                 const X86Subtarget *Subtarget) {
2383   assert(Subtarget->is64Bit());
2384   if (Subtarget->isCallingConvWin64(CallConv)) {
2385     // The XMM registers which might contain var arg parameters are shadowed
2386     // in their paired GPR.  So we only need to save the GPR to their home
2387     // slots.
2388     // TODO: __vectorcall will change this.
2389     return None;
2390   }
2391
2392   const Function *Fn = MF.getFunction();
2393   bool NoImplicitFloatOps = Fn->getAttributes().
2394       hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
2395   assert(!(MF.getTarget().Options.UseSoftFloat && NoImplicitFloatOps) &&
2396          "SSE register cannot be used when SSE is disabled!");
2397   if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2398       !Subtarget->hasSSE1())
2399     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2400     // registers.
2401     return None;
2402
2403   static const MCPhysReg XMMArgRegs64Bit[] = {
2404     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2405     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2406   };
2407   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2408 }
2409
2410 SDValue
2411 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2412                                         CallingConv::ID CallConv,
2413                                         bool isVarArg,
2414                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2415                                         SDLoc dl,
2416                                         SelectionDAG &DAG,
2417                                         SmallVectorImpl<SDValue> &InVals)
2418                                           const {
2419   MachineFunction &MF = DAG.getMachineFunction();
2420   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2421
2422   const Function* Fn = MF.getFunction();
2423   if (Fn->hasExternalLinkage() &&
2424       Subtarget->isTargetCygMing() &&
2425       Fn->getName() == "main")
2426     FuncInfo->setForceFramePointer(true);
2427
2428   MachineFrameInfo *MFI = MF.getFrameInfo();
2429   bool Is64Bit = Subtarget->is64Bit();
2430   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2431
2432   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2433          "Var args not supported with calling convention fastcc, ghc or hipe");
2434
2435   // Assign locations to all of the incoming arguments.
2436   SmallVector<CCValAssign, 16> ArgLocs;
2437   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2438
2439   // Allocate shadow area for Win64
2440   if (IsWin64)
2441     CCInfo.AllocateStack(32, 8);
2442
2443   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2444
2445   unsigned LastVal = ~0U;
2446   SDValue ArgValue;
2447   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2448     CCValAssign &VA = ArgLocs[i];
2449     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2450     // places.
2451     assert(VA.getValNo() != LastVal &&
2452            "Don't support value assigned to multiple locs yet");
2453     (void)LastVal;
2454     LastVal = VA.getValNo();
2455
2456     if (VA.isRegLoc()) {
2457       EVT RegVT = VA.getLocVT();
2458       const TargetRegisterClass *RC;
2459       if (RegVT == MVT::i32)
2460         RC = &X86::GR32RegClass;
2461       else if (Is64Bit && RegVT == MVT::i64)
2462         RC = &X86::GR64RegClass;
2463       else if (RegVT == MVT::f32)
2464         RC = &X86::FR32RegClass;
2465       else if (RegVT == MVT::f64)
2466         RC = &X86::FR64RegClass;
2467       else if (RegVT.is512BitVector())
2468         RC = &X86::VR512RegClass;
2469       else if (RegVT.is256BitVector())
2470         RC = &X86::VR256RegClass;
2471       else if (RegVT.is128BitVector())
2472         RC = &X86::VR128RegClass;
2473       else if (RegVT == MVT::x86mmx)
2474         RC = &X86::VR64RegClass;
2475       else if (RegVT == MVT::i1)
2476         RC = &X86::VK1RegClass;
2477       else if (RegVT == MVT::v8i1)
2478         RC = &X86::VK8RegClass;
2479       else if (RegVT == MVT::v16i1)
2480         RC = &X86::VK16RegClass;
2481       else if (RegVT == MVT::v32i1)
2482         RC = &X86::VK32RegClass;
2483       else if (RegVT == MVT::v64i1)
2484         RC = &X86::VK64RegClass;
2485       else
2486         llvm_unreachable("Unknown argument type!");
2487
2488       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2489       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2490
2491       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2492       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2493       // right size.
2494       if (VA.getLocInfo() == CCValAssign::SExt)
2495         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2496                                DAG.getValueType(VA.getValVT()));
2497       else if (VA.getLocInfo() == CCValAssign::ZExt)
2498         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2499                                DAG.getValueType(VA.getValVT()));
2500       else if (VA.getLocInfo() == CCValAssign::BCvt)
2501         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2502
2503       if (VA.isExtInLoc()) {
2504         // Handle MMX values passed in XMM regs.
2505         if (RegVT.isVector())
2506           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2507         else
2508           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2509       }
2510     } else {
2511       assert(VA.isMemLoc());
2512       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2513     }
2514
2515     // If value is passed via pointer - do a load.
2516     if (VA.getLocInfo() == CCValAssign::Indirect)
2517       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2518                              MachinePointerInfo(), false, false, false, 0);
2519
2520     InVals.push_back(ArgValue);
2521   }
2522
2523   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2524     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2525       // The x86-64 ABIs require that for returning structs by value we copy
2526       // the sret argument into %rax/%eax (depending on ABI) for the return.
2527       // Win32 requires us to put the sret argument to %eax as well.
2528       // Save the argument into a virtual register so that we can access it
2529       // from the return points.
2530       if (Ins[i].Flags.isSRet()) {
2531         unsigned Reg = FuncInfo->getSRetReturnReg();
2532         if (!Reg) {
2533           MVT PtrTy = getPointerTy();
2534           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2535           FuncInfo->setSRetReturnReg(Reg);
2536         }
2537         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2538         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2539         break;
2540       }
2541     }
2542   }
2543
2544   unsigned StackSize = CCInfo.getNextStackOffset();
2545   // Align stack specially for tail calls.
2546   if (FuncIsMadeTailCallSafe(CallConv,
2547                              MF.getTarget().Options.GuaranteedTailCallOpt))
2548     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2549
2550   // If the function takes variable number of arguments, make a frame index for
2551   // the start of the first vararg value... for expansion of llvm.va_start. We
2552   // can skip this if there are no va_start calls.
2553   if (MFI->hasVAStart() &&
2554       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2555                    CallConv != CallingConv::X86_ThisCall))) {
2556     FuncInfo->setVarArgsFrameIndex(
2557         MFI->CreateFixedObject(1, StackSize, true));
2558   }
2559
2560   // Figure out if XMM registers are in use.
2561   assert(!(MF.getTarget().Options.UseSoftFloat &&
2562            Fn->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
2563                                             Attribute::NoImplicitFloat)) &&
2564          "SSE register cannot be used when SSE is disabled!");
2565
2566   // 64-bit calling conventions support varargs and register parameters, so we
2567   // have to do extra work to spill them in the prologue.
2568   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2569     // Find the first unallocated argument registers.
2570     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2571     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2572     unsigned NumIntRegs =
2573         CCInfo.getFirstUnallocated(ArgGPRs.data(), ArgGPRs.size());
2574     unsigned NumXMMRegs =
2575         CCInfo.getFirstUnallocated(ArgXMMs.data(), ArgXMMs.size());
2576     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2577            "SSE register cannot be used when SSE is disabled!");
2578
2579     // Gather all the live in physical registers.
2580     SmallVector<SDValue, 6> LiveGPRs;
2581     SmallVector<SDValue, 8> LiveXMMRegs;
2582     SDValue ALVal;
2583     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2584       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2585       LiveGPRs.push_back(
2586           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2587     }
2588     if (!ArgXMMs.empty()) {
2589       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2590       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2591       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2592         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2593         LiveXMMRegs.push_back(
2594             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2595       }
2596     }
2597
2598     if (IsWin64) {
2599       const TargetFrameLowering &TFI = *MF.getSubtarget().getFrameLowering();
2600       // Get to the caller-allocated home save location.  Add 8 to account
2601       // for the return address.
2602       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2603       FuncInfo->setRegSaveFrameIndex(
2604           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2605       // Fixup to set vararg frame on shadow area (4 x i64).
2606       if (NumIntRegs < 4)
2607         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2608     } else {
2609       // For X86-64, if there are vararg parameters that are passed via
2610       // registers, then we must store them to their spots on the stack so
2611       // they may be loaded by deferencing the result of va_next.
2612       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2613       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2614       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2615           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2616     }
2617
2618     // Store the integer parameter registers.
2619     SmallVector<SDValue, 8> MemOps;
2620     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2621                                       getPointerTy());
2622     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2623     for (SDValue Val : LiveGPRs) {
2624       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2625                                 DAG.getIntPtrConstant(Offset));
2626       SDValue Store =
2627         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2628                      MachinePointerInfo::getFixedStack(
2629                        FuncInfo->getRegSaveFrameIndex(), Offset),
2630                      false, false, 0);
2631       MemOps.push_back(Store);
2632       Offset += 8;
2633     }
2634
2635     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2636       // Now store the XMM (fp + vector) parameter registers.
2637       SmallVector<SDValue, 12> SaveXMMOps;
2638       SaveXMMOps.push_back(Chain);
2639       SaveXMMOps.push_back(ALVal);
2640       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2641                              FuncInfo->getRegSaveFrameIndex()));
2642       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2643                              FuncInfo->getVarArgsFPOffset()));
2644       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2645                         LiveXMMRegs.end());
2646       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2647                                    MVT::Other, SaveXMMOps));
2648     }
2649
2650     if (!MemOps.empty())
2651       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2652   }
2653
2654   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2655     // Find the largest legal vector type.
2656     MVT VecVT = MVT::Other;
2657     // FIXME: Only some x86_32 calling conventions support AVX512.
2658     if (Subtarget->hasAVX512() &&
2659         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2660                      CallConv == CallingConv::Intel_OCL_BI)))
2661       VecVT = MVT::v16f32;
2662     else if (Subtarget->hasAVX())
2663       VecVT = MVT::v8f32;
2664     else if (Subtarget->hasSSE2())
2665       VecVT = MVT::v4f32;
2666
2667     // We forward some GPRs and some vector types.
2668     SmallVector<MVT, 2> RegParmTypes;
2669     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2670     RegParmTypes.push_back(IntVT);
2671     if (VecVT != MVT::Other)
2672       RegParmTypes.push_back(VecVT);
2673
2674     // Compute the set of forwarded registers. The rest are scratch.
2675     SmallVectorImpl<ForwardedRegister> &Forwards =
2676         FuncInfo->getForwardedMustTailRegParms();
2677     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2678
2679     // Conservatively forward AL on x86_64, since it might be used for varargs.
2680     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2681       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2682       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2683     }
2684
2685     // Copy all forwards from physical to virtual registers.
2686     for (ForwardedRegister &F : Forwards) {
2687       // FIXME: Can we use a less constrained schedule?
2688       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2689       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2690       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2691     }
2692   }
2693
2694   // Some CCs need callee pop.
2695   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2696                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2697     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2698   } else {
2699     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2700     // If this is an sret function, the return should pop the hidden pointer.
2701     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2702         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2703         argsAreStructReturn(Ins) == StackStructReturn)
2704       FuncInfo->setBytesToPopOnReturn(4);
2705   }
2706
2707   if (!Is64Bit) {
2708     // RegSaveFrameIndex is X86-64 only.
2709     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2710     if (CallConv == CallingConv::X86_FastCall ||
2711         CallConv == CallingConv::X86_ThisCall)
2712       // fastcc functions can't have varargs.
2713       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2714   }
2715
2716   FuncInfo->setArgumentStackSize(StackSize);
2717
2718   return Chain;
2719 }
2720
2721 SDValue
2722 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2723                                     SDValue StackPtr, SDValue Arg,
2724                                     SDLoc dl, SelectionDAG &DAG,
2725                                     const CCValAssign &VA,
2726                                     ISD::ArgFlagsTy Flags) const {
2727   unsigned LocMemOffset = VA.getLocMemOffset();
2728   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2729   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2730   if (Flags.isByVal())
2731     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2732
2733   return DAG.getStore(Chain, dl, Arg, PtrOff,
2734                       MachinePointerInfo::getStack(LocMemOffset),
2735                       false, false, 0);
2736 }
2737
2738 /// Emit a load of return address if tail call
2739 /// optimization is performed and it is required.
2740 SDValue
2741 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2742                                            SDValue &OutRetAddr, SDValue Chain,
2743                                            bool IsTailCall, bool Is64Bit,
2744                                            int FPDiff, SDLoc dl) const {
2745   // Adjust the Return address stack slot.
2746   EVT VT = getPointerTy();
2747   OutRetAddr = getReturnAddressFrameIndex(DAG);
2748
2749   // Load the "old" Return address.
2750   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2751                            false, false, false, 0);
2752   return SDValue(OutRetAddr.getNode(), 1);
2753 }
2754
2755 /// Emit a store of the return address if tail call
2756 /// optimization is performed and it is required (FPDiff!=0).
2757 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2758                                         SDValue Chain, SDValue RetAddrFrIdx,
2759                                         EVT PtrVT, unsigned SlotSize,
2760                                         int FPDiff, SDLoc dl) {
2761   // Store the return address to the appropriate stack slot.
2762   if (!FPDiff) return Chain;
2763   // Calculate the new stack slot for the return address.
2764   int NewReturnAddrFI =
2765     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2766                                          false);
2767   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2768   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2769                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2770                        false, false, 0);
2771   return Chain;
2772 }
2773
2774 SDValue
2775 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2776                              SmallVectorImpl<SDValue> &InVals) const {
2777   SelectionDAG &DAG                     = CLI.DAG;
2778   SDLoc &dl                             = CLI.DL;
2779   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2780   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2781   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2782   SDValue Chain                         = CLI.Chain;
2783   SDValue Callee                        = CLI.Callee;
2784   CallingConv::ID CallConv              = CLI.CallConv;
2785   bool &isTailCall                      = CLI.IsTailCall;
2786   bool isVarArg                         = CLI.IsVarArg;
2787
2788   MachineFunction &MF = DAG.getMachineFunction();
2789   bool Is64Bit        = Subtarget->is64Bit();
2790   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2791   StructReturnType SR = callIsStructReturn(Outs);
2792   bool IsSibcall      = false;
2793   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2794
2795   if (MF.getTarget().Options.DisableTailCalls)
2796     isTailCall = false;
2797
2798   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2799   if (IsMustTail) {
2800     // Force this to be a tail call.  The verifier rules are enough to ensure
2801     // that we can lower this successfully without moving the return address
2802     // around.
2803     isTailCall = true;
2804   } else if (isTailCall) {
2805     // Check if it's really possible to do a tail call.
2806     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2807                     isVarArg, SR != NotStructReturn,
2808                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2809                     Outs, OutVals, Ins, DAG);
2810
2811     // Sibcalls are automatically detected tailcalls which do not require
2812     // ABI changes.
2813     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2814       IsSibcall = true;
2815
2816     if (isTailCall)
2817       ++NumTailCalls;
2818   }
2819
2820   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2821          "Var args not supported with calling convention fastcc, ghc or hipe");
2822
2823   // Analyze operands of the call, assigning locations to each operand.
2824   SmallVector<CCValAssign, 16> ArgLocs;
2825   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2826
2827   // Allocate shadow area for Win64
2828   if (IsWin64)
2829     CCInfo.AllocateStack(32, 8);
2830
2831   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2832
2833   // Get a count of how many bytes are to be pushed on the stack.
2834   unsigned NumBytes = CCInfo.getNextStackOffset();
2835   if (IsSibcall)
2836     // This is a sibcall. The memory operands are available in caller's
2837     // own caller's stack.
2838     NumBytes = 0;
2839   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2840            IsTailCallConvention(CallConv))
2841     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2842
2843   int FPDiff = 0;
2844   if (isTailCall && !IsSibcall && !IsMustTail) {
2845     // Lower arguments at fp - stackoffset + fpdiff.
2846     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2847
2848     FPDiff = NumBytesCallerPushed - NumBytes;
2849
2850     // Set the delta of movement of the returnaddr stackslot.
2851     // But only set if delta is greater than previous delta.
2852     if (FPDiff < X86Info->getTCReturnAddrDelta())
2853       X86Info->setTCReturnAddrDelta(FPDiff);
2854   }
2855
2856   unsigned NumBytesToPush = NumBytes;
2857   unsigned NumBytesToPop = NumBytes;
2858
2859   // If we have an inalloca argument, all stack space has already been allocated
2860   // for us and be right at the top of the stack.  We don't support multiple
2861   // arguments passed in memory when using inalloca.
2862   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2863     NumBytesToPush = 0;
2864     if (!ArgLocs.back().isMemLoc())
2865       report_fatal_error("cannot use inalloca attribute on a register "
2866                          "parameter");
2867     if (ArgLocs.back().getLocMemOffset() != 0)
2868       report_fatal_error("any parameter with the inalloca attribute must be "
2869                          "the only memory argument");
2870   }
2871
2872   if (!IsSibcall)
2873     Chain = DAG.getCALLSEQ_START(
2874         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2875
2876   SDValue RetAddrFrIdx;
2877   // Load return address for tail calls.
2878   if (isTailCall && FPDiff)
2879     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2880                                     Is64Bit, FPDiff, dl);
2881
2882   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2883   SmallVector<SDValue, 8> MemOpChains;
2884   SDValue StackPtr;
2885
2886   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2887   // of tail call optimization arguments are handle later.
2888   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
2889       DAG.getSubtarget().getRegisterInfo());
2890   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2891     // Skip inalloca arguments, they have already been written.
2892     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2893     if (Flags.isInAlloca())
2894       continue;
2895
2896     CCValAssign &VA = ArgLocs[i];
2897     EVT RegVT = VA.getLocVT();
2898     SDValue Arg = OutVals[i];
2899     bool isByVal = Flags.isByVal();
2900
2901     // Promote the value if needed.
2902     switch (VA.getLocInfo()) {
2903     default: llvm_unreachable("Unknown loc info!");
2904     case CCValAssign::Full: break;
2905     case CCValAssign::SExt:
2906       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2907       break;
2908     case CCValAssign::ZExt:
2909       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2910       break;
2911     case CCValAssign::AExt:
2912       if (RegVT.is128BitVector()) {
2913         // Special case: passing MMX values in XMM registers.
2914         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2915         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2916         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2917       } else
2918         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2919       break;
2920     case CCValAssign::BCvt:
2921       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2922       break;
2923     case CCValAssign::Indirect: {
2924       // Store the argument.
2925       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2926       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2927       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2928                            MachinePointerInfo::getFixedStack(FI),
2929                            false, false, 0);
2930       Arg = SpillSlot;
2931       break;
2932     }
2933     }
2934
2935     if (VA.isRegLoc()) {
2936       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2937       if (isVarArg && IsWin64) {
2938         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2939         // shadow reg if callee is a varargs function.
2940         unsigned ShadowReg = 0;
2941         switch (VA.getLocReg()) {
2942         case X86::XMM0: ShadowReg = X86::RCX; break;
2943         case X86::XMM1: ShadowReg = X86::RDX; break;
2944         case X86::XMM2: ShadowReg = X86::R8; break;
2945         case X86::XMM3: ShadowReg = X86::R9; break;
2946         }
2947         if (ShadowReg)
2948           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2949       }
2950     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2951       assert(VA.isMemLoc());
2952       if (!StackPtr.getNode())
2953         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2954                                       getPointerTy());
2955       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2956                                              dl, DAG, VA, Flags));
2957     }
2958   }
2959
2960   if (!MemOpChains.empty())
2961     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2962
2963   if (Subtarget->isPICStyleGOT()) {
2964     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2965     // GOT pointer.
2966     if (!isTailCall) {
2967       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2968                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2969     } else {
2970       // If we are tail calling and generating PIC/GOT style code load the
2971       // address of the callee into ECX. The value in ecx is used as target of
2972       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2973       // for tail calls on PIC/GOT architectures. Normally we would just put the
2974       // address of GOT into ebx and then call target@PLT. But for tail calls
2975       // ebx would be restored (since ebx is callee saved) before jumping to the
2976       // target@PLT.
2977
2978       // Note: The actual moving to ECX is done further down.
2979       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2980       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2981           !G->getGlobal()->hasProtectedVisibility())
2982         Callee = LowerGlobalAddress(Callee, DAG);
2983       else if (isa<ExternalSymbolSDNode>(Callee))
2984         Callee = LowerExternalSymbol(Callee, DAG);
2985     }
2986   }
2987
2988   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2989     // From AMD64 ABI document:
2990     // For calls that may call functions that use varargs or stdargs
2991     // (prototype-less calls or calls to functions containing ellipsis (...) in
2992     // the declaration) %al is used as hidden argument to specify the number
2993     // of SSE registers used. The contents of %al do not need to match exactly
2994     // the number of registers, but must be an ubound on the number of SSE
2995     // registers used and is in the range 0 - 8 inclusive.
2996
2997     // Count the number of XMM registers allocated.
2998     static const MCPhysReg XMMArgRegs[] = {
2999       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3000       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3001     };
3002     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
3003     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3004            && "SSE registers cannot be used when SSE is disabled");
3005
3006     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3007                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
3008   }
3009
3010   if (isVarArg && IsMustTail) {
3011     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3012     for (const auto &F : Forwards) {
3013       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3014       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3015     }
3016   }
3017
3018   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3019   // don't need this because the eligibility check rejects calls that require
3020   // shuffling arguments passed in memory.
3021   if (!IsSibcall && isTailCall) {
3022     // Force all the incoming stack arguments to be loaded from the stack
3023     // before any new outgoing arguments are stored to the stack, because the
3024     // outgoing stack slots may alias the incoming argument stack slots, and
3025     // the alias isn't otherwise explicit. This is slightly more conservative
3026     // than necessary, because it means that each store effectively depends
3027     // on every argument instead of just those arguments it would clobber.
3028     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3029
3030     SmallVector<SDValue, 8> MemOpChains2;
3031     SDValue FIN;
3032     int FI = 0;
3033     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3034       CCValAssign &VA = ArgLocs[i];
3035       if (VA.isRegLoc())
3036         continue;
3037       assert(VA.isMemLoc());
3038       SDValue Arg = OutVals[i];
3039       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3040       // Skip inalloca arguments.  They don't require any work.
3041       if (Flags.isInAlloca())
3042         continue;
3043       // Create frame index.
3044       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3045       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3046       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3047       FIN = DAG.getFrameIndex(FI, getPointerTy());
3048
3049       if (Flags.isByVal()) {
3050         // Copy relative to framepointer.
3051         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
3052         if (!StackPtr.getNode())
3053           StackPtr = DAG.getCopyFromReg(Chain, dl,
3054                                         RegInfo->getStackRegister(),
3055                                         getPointerTy());
3056         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3057
3058         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3059                                                          ArgChain,
3060                                                          Flags, DAG, dl));
3061       } else {
3062         // Store relative to framepointer.
3063         MemOpChains2.push_back(
3064           DAG.getStore(ArgChain, dl, Arg, FIN,
3065                        MachinePointerInfo::getFixedStack(FI),
3066                        false, false, 0));
3067       }
3068     }
3069
3070     if (!MemOpChains2.empty())
3071       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3072
3073     // Store the return address to the appropriate stack slot.
3074     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3075                                      getPointerTy(), RegInfo->getSlotSize(),
3076                                      FPDiff, dl);
3077   }
3078
3079   // Build a sequence of copy-to-reg nodes chained together with token chain
3080   // and flag operands which copy the outgoing args into registers.
3081   SDValue InFlag;
3082   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3083     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3084                              RegsToPass[i].second, InFlag);
3085     InFlag = Chain.getValue(1);
3086   }
3087
3088   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3089     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3090     // In the 64-bit large code model, we have to make all calls
3091     // through a register, since the call instruction's 32-bit
3092     // pc-relative offset may not be large enough to hold the whole
3093     // address.
3094   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3095     // If the callee is a GlobalAddress node (quite common, every direct call
3096     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3097     // it.
3098     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3099
3100     // We should use extra load for direct calls to dllimported functions in
3101     // non-JIT mode.
3102     const GlobalValue *GV = G->getGlobal();
3103     if (!GV->hasDLLImportStorageClass()) {
3104       unsigned char OpFlags = 0;
3105       bool ExtraLoad = false;
3106       unsigned WrapperKind = ISD::DELETED_NODE;
3107
3108       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3109       // external symbols most go through the PLT in PIC mode.  If the symbol
3110       // has hidden or protected visibility, or if it is static or local, then
3111       // we don't need to use the PLT - we can directly call it.
3112       if (Subtarget->isTargetELF() &&
3113           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3114           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3115         OpFlags = X86II::MO_PLT;
3116       } else if (Subtarget->isPICStyleStubAny() &&
3117                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3118                  (!Subtarget->getTargetTriple().isMacOSX() ||
3119                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3120         // PC-relative references to external symbols should go through $stub,
3121         // unless we're building with the leopard linker or later, which
3122         // automatically synthesizes these stubs.
3123         OpFlags = X86II::MO_DARWIN_STUB;
3124       } else if (Subtarget->isPICStyleRIPRel() &&
3125                  isa<Function>(GV) &&
3126                  cast<Function>(GV)->getAttributes().
3127                    hasAttribute(AttributeSet::FunctionIndex,
3128                                 Attribute::NonLazyBind)) {
3129         // If the function is marked as non-lazy, generate an indirect call
3130         // which loads from the GOT directly. This avoids runtime overhead
3131         // at the cost of eager binding (and one extra byte of encoding).
3132         OpFlags = X86II::MO_GOTPCREL;
3133         WrapperKind = X86ISD::WrapperRIP;
3134         ExtraLoad = true;
3135       }
3136
3137       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3138                                           G->getOffset(), OpFlags);
3139
3140       // Add a wrapper if needed.
3141       if (WrapperKind != ISD::DELETED_NODE)
3142         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3143       // Add extra indirection if needed.
3144       if (ExtraLoad)
3145         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3146                              MachinePointerInfo::getGOT(),
3147                              false, false, false, 0);
3148     }
3149   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3150     unsigned char OpFlags = 0;
3151
3152     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3153     // external symbols should go through the PLT.
3154     if (Subtarget->isTargetELF() &&
3155         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3156       OpFlags = X86II::MO_PLT;
3157     } else if (Subtarget->isPICStyleStubAny() &&
3158                (!Subtarget->getTargetTriple().isMacOSX() ||
3159                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3160       // PC-relative references to external symbols should go through $stub,
3161       // unless we're building with the leopard linker or later, which
3162       // automatically synthesizes these stubs.
3163       OpFlags = X86II::MO_DARWIN_STUB;
3164     }
3165
3166     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3167                                          OpFlags);
3168   } else if (Subtarget->isTarget64BitILP32() && Callee->getValueType(0) == MVT::i32) {
3169     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3170     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3171   }
3172
3173   // Returns a chain & a flag for retval copy to use.
3174   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3175   SmallVector<SDValue, 8> Ops;
3176
3177   if (!IsSibcall && isTailCall) {
3178     Chain = DAG.getCALLSEQ_END(Chain,
3179                                DAG.getIntPtrConstant(NumBytesToPop, true),
3180                                DAG.getIntPtrConstant(0, true), InFlag, dl);
3181     InFlag = Chain.getValue(1);
3182   }
3183
3184   Ops.push_back(Chain);
3185   Ops.push_back(Callee);
3186
3187   if (isTailCall)
3188     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
3189
3190   // Add argument registers to the end of the list so that they are known live
3191   // into the call.
3192   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3193     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3194                                   RegsToPass[i].second.getValueType()));
3195
3196   // Add a register mask operand representing the call-preserved registers.
3197   const TargetRegisterInfo *TRI = DAG.getSubtarget().getRegisterInfo();
3198   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3199   assert(Mask && "Missing call preserved mask for calling convention");
3200   Ops.push_back(DAG.getRegisterMask(Mask));
3201
3202   if (InFlag.getNode())
3203     Ops.push_back(InFlag);
3204
3205   if (isTailCall) {
3206     // We used to do:
3207     //// If this is the first return lowered for this function, add the regs
3208     //// to the liveout set for the function.
3209     // This isn't right, although it's probably harmless on x86; liveouts
3210     // should be computed from returns not tail calls.  Consider a void
3211     // function making a tail call to a function returning int.
3212     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3213   }
3214
3215   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3216   InFlag = Chain.getValue(1);
3217
3218   // Create the CALLSEQ_END node.
3219   unsigned NumBytesForCalleeToPop;
3220   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3221                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3222     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3223   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3224            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3225            SR == StackStructReturn)
3226     // If this is a call to a struct-return function, the callee
3227     // pops the hidden struct pointer, so we have to push it back.
3228     // This is common for Darwin/X86, Linux & Mingw32 targets.
3229     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3230     NumBytesForCalleeToPop = 4;
3231   else
3232     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3233
3234   // Returns a flag for retval copy to use.
3235   if (!IsSibcall) {
3236     Chain = DAG.getCALLSEQ_END(Chain,
3237                                DAG.getIntPtrConstant(NumBytesToPop, true),
3238                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3239                                                      true),
3240                                InFlag, dl);
3241     InFlag = Chain.getValue(1);
3242   }
3243
3244   // Handle result values, copying them out of physregs into vregs that we
3245   // return.
3246   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3247                          Ins, dl, DAG, InVals);
3248 }
3249
3250 //===----------------------------------------------------------------------===//
3251 //                Fast Calling Convention (tail call) implementation
3252 //===----------------------------------------------------------------------===//
3253
3254 //  Like std call, callee cleans arguments, convention except that ECX is
3255 //  reserved for storing the tail called function address. Only 2 registers are
3256 //  free for argument passing (inreg). Tail call optimization is performed
3257 //  provided:
3258 //                * tailcallopt is enabled
3259 //                * caller/callee are fastcc
3260 //  On X86_64 architecture with GOT-style position independent code only local
3261 //  (within module) calls are supported at the moment.
3262 //  To keep the stack aligned according to platform abi the function
3263 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3264 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3265 //  If a tail called function callee has more arguments than the caller the
3266 //  caller needs to make sure that there is room to move the RETADDR to. This is
3267 //  achieved by reserving an area the size of the argument delta right after the
3268 //  original RETADDR, but before the saved framepointer or the spilled registers
3269 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3270 //  stack layout:
3271 //    arg1
3272 //    arg2
3273 //    RETADDR
3274 //    [ new RETADDR
3275 //      move area ]
3276 //    (possible EBP)
3277 //    ESI
3278 //    EDI
3279 //    local1 ..
3280
3281 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3282 /// for a 16 byte align requirement.
3283 unsigned
3284 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3285                                                SelectionDAG& DAG) const {
3286   MachineFunction &MF = DAG.getMachineFunction();
3287   const TargetMachine &TM = MF.getTarget();
3288   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
3289       TM.getSubtargetImpl()->getRegisterInfo());
3290   const TargetFrameLowering &TFI = *TM.getSubtargetImpl()->getFrameLowering();
3291   unsigned StackAlignment = TFI.getStackAlignment();
3292   uint64_t AlignMask = StackAlignment - 1;
3293   int64_t Offset = StackSize;
3294   unsigned SlotSize = RegInfo->getSlotSize();
3295   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3296     // Number smaller than 12 so just add the difference.
3297     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3298   } else {
3299     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3300     Offset = ((~AlignMask) & Offset) + StackAlignment +
3301       (StackAlignment-SlotSize);
3302   }
3303   return Offset;
3304 }
3305
3306 /// MatchingStackOffset - Return true if the given stack call argument is
3307 /// already available in the same position (relatively) of the caller's
3308 /// incoming argument stack.
3309 static
3310 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3311                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3312                          const X86InstrInfo *TII) {
3313   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3314   int FI = INT_MAX;
3315   if (Arg.getOpcode() == ISD::CopyFromReg) {
3316     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3317     if (!TargetRegisterInfo::isVirtualRegister(VR))
3318       return false;
3319     MachineInstr *Def = MRI->getVRegDef(VR);
3320     if (!Def)
3321       return false;
3322     if (!Flags.isByVal()) {
3323       if (!TII->isLoadFromStackSlot(Def, FI))
3324         return false;
3325     } else {
3326       unsigned Opcode = Def->getOpcode();
3327       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
3328           Def->getOperand(1).isFI()) {
3329         FI = Def->getOperand(1).getIndex();
3330         Bytes = Flags.getByValSize();
3331       } else
3332         return false;
3333     }
3334   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3335     if (Flags.isByVal())
3336       // ByVal argument is passed in as a pointer but it's now being
3337       // dereferenced. e.g.
3338       // define @foo(%struct.X* %A) {
3339       //   tail call @bar(%struct.X* byval %A)
3340       // }
3341       return false;
3342     SDValue Ptr = Ld->getBasePtr();
3343     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3344     if (!FINode)
3345       return false;
3346     FI = FINode->getIndex();
3347   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3348     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3349     FI = FINode->getIndex();
3350     Bytes = Flags.getByValSize();
3351   } else
3352     return false;
3353
3354   assert(FI != INT_MAX);
3355   if (!MFI->isFixedObjectIndex(FI))
3356     return false;
3357   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3358 }
3359
3360 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3361 /// for tail call optimization. Targets which want to do tail call
3362 /// optimization should implement this function.
3363 bool
3364 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3365                                                      CallingConv::ID CalleeCC,
3366                                                      bool isVarArg,
3367                                                      bool isCalleeStructRet,
3368                                                      bool isCallerStructRet,
3369                                                      Type *RetTy,
3370                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3371                                     const SmallVectorImpl<SDValue> &OutVals,
3372                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3373                                                      SelectionDAG &DAG) const {
3374   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3375     return false;
3376
3377   // If -tailcallopt is specified, make fastcc functions tail-callable.
3378   const MachineFunction &MF = DAG.getMachineFunction();
3379   const Function *CallerF = MF.getFunction();
3380
3381   // If the function return type is x86_fp80 and the callee return type is not,
3382   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3383   // perform a tailcall optimization here.
3384   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3385     return false;
3386
3387   CallingConv::ID CallerCC = CallerF->getCallingConv();
3388   bool CCMatch = CallerCC == CalleeCC;
3389   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3390   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3391
3392   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3393     if (IsTailCallConvention(CalleeCC) && CCMatch)
3394       return true;
3395     return false;
3396   }
3397
3398   // Look for obvious safe cases to perform tail call optimization that do not
3399   // require ABI changes. This is what gcc calls sibcall.
3400
3401   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3402   // emit a special epilogue.
3403   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
3404       DAG.getSubtarget().getRegisterInfo());
3405   if (RegInfo->needsStackRealignment(MF))
3406     return false;
3407
3408   // Also avoid sibcall optimization if either caller or callee uses struct
3409   // return semantics.
3410   if (isCalleeStructRet || isCallerStructRet)
3411     return false;
3412
3413   // An stdcall/thiscall caller is expected to clean up its arguments; the
3414   // callee isn't going to do that.
3415   // FIXME: this is more restrictive than needed. We could produce a tailcall
3416   // when the stack adjustment matches. For example, with a thiscall that takes
3417   // only one argument.
3418   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3419                    CallerCC == CallingConv::X86_ThisCall))
3420     return false;
3421
3422   // Do not sibcall optimize vararg calls unless all arguments are passed via
3423   // registers.
3424   if (isVarArg && !Outs.empty()) {
3425
3426     // Optimizing for varargs on Win64 is unlikely to be safe without
3427     // additional testing.
3428     if (IsCalleeWin64 || IsCallerWin64)
3429       return false;
3430
3431     SmallVector<CCValAssign, 16> ArgLocs;
3432     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3433                    *DAG.getContext());
3434
3435     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3436     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3437       if (!ArgLocs[i].isRegLoc())
3438         return false;
3439   }
3440
3441   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3442   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3443   // this into a sibcall.
3444   bool Unused = false;
3445   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3446     if (!Ins[i].Used) {
3447       Unused = true;
3448       break;
3449     }
3450   }
3451   if (Unused) {
3452     SmallVector<CCValAssign, 16> RVLocs;
3453     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3454                    *DAG.getContext());
3455     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3456     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3457       CCValAssign &VA = RVLocs[i];
3458       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3459         return false;
3460     }
3461   }
3462
3463   // If the calling conventions do not match, then we'd better make sure the
3464   // results are returned in the same way as what the caller expects.
3465   if (!CCMatch) {
3466     SmallVector<CCValAssign, 16> RVLocs1;
3467     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3468                     *DAG.getContext());
3469     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3470
3471     SmallVector<CCValAssign, 16> RVLocs2;
3472     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3473                     *DAG.getContext());
3474     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3475
3476     if (RVLocs1.size() != RVLocs2.size())
3477       return false;
3478     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3479       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3480         return false;
3481       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3482         return false;
3483       if (RVLocs1[i].isRegLoc()) {
3484         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3485           return false;
3486       } else {
3487         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3488           return false;
3489       }
3490     }
3491   }
3492
3493   // If the callee takes no arguments then go on to check the results of the
3494   // call.
3495   if (!Outs.empty()) {
3496     // Check if stack adjustment is needed. For now, do not do this if any
3497     // argument is passed on the stack.
3498     SmallVector<CCValAssign, 16> ArgLocs;
3499     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3500                    *DAG.getContext());
3501
3502     // Allocate shadow area for Win64
3503     if (IsCalleeWin64)
3504       CCInfo.AllocateStack(32, 8);
3505
3506     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3507     if (CCInfo.getNextStackOffset()) {
3508       MachineFunction &MF = DAG.getMachineFunction();
3509       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3510         return false;
3511
3512       // Check if the arguments are already laid out in the right way as
3513       // the caller's fixed stack objects.
3514       MachineFrameInfo *MFI = MF.getFrameInfo();
3515       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3516       const X86InstrInfo *TII =
3517           static_cast<const X86InstrInfo *>(DAG.getSubtarget().getInstrInfo());
3518       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3519         CCValAssign &VA = ArgLocs[i];
3520         SDValue Arg = OutVals[i];
3521         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3522         if (VA.getLocInfo() == CCValAssign::Indirect)
3523           return false;
3524         if (!VA.isRegLoc()) {
3525           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3526                                    MFI, MRI, TII))
3527             return false;
3528         }
3529       }
3530     }
3531
3532     // If the tailcall address may be in a register, then make sure it's
3533     // possible to register allocate for it. In 32-bit, the call address can
3534     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3535     // callee-saved registers are restored. These happen to be the same
3536     // registers used to pass 'inreg' arguments so watch out for those.
3537     if (!Subtarget->is64Bit() &&
3538         ((!isa<GlobalAddressSDNode>(Callee) &&
3539           !isa<ExternalSymbolSDNode>(Callee)) ||
3540          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3541       unsigned NumInRegs = 0;
3542       // In PIC we need an extra register to formulate the address computation
3543       // for the callee.
3544       unsigned MaxInRegs =
3545         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3546
3547       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3548         CCValAssign &VA = ArgLocs[i];
3549         if (!VA.isRegLoc())
3550           continue;
3551         unsigned Reg = VA.getLocReg();
3552         switch (Reg) {
3553         default: break;
3554         case X86::EAX: case X86::EDX: case X86::ECX:
3555           if (++NumInRegs == MaxInRegs)
3556             return false;
3557           break;
3558         }
3559       }
3560     }
3561   }
3562
3563   return true;
3564 }
3565
3566 FastISel *
3567 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3568                                   const TargetLibraryInfo *libInfo) const {
3569   return X86::createFastISel(funcInfo, libInfo);
3570 }
3571
3572 //===----------------------------------------------------------------------===//
3573 //                           Other Lowering Hooks
3574 //===----------------------------------------------------------------------===//
3575
3576 static bool MayFoldLoad(SDValue Op) {
3577   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3578 }
3579
3580 static bool MayFoldIntoStore(SDValue Op) {
3581   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3582 }
3583
3584 static bool isTargetShuffle(unsigned Opcode) {
3585   switch(Opcode) {
3586   default: return false;
3587   case X86ISD::BLENDI:
3588   case X86ISD::PSHUFB:
3589   case X86ISD::PSHUFD:
3590   case X86ISD::PSHUFHW:
3591   case X86ISD::PSHUFLW:
3592   case X86ISD::SHUFP:
3593   case X86ISD::PALIGNR:
3594   case X86ISD::MOVLHPS:
3595   case X86ISD::MOVLHPD:
3596   case X86ISD::MOVHLPS:
3597   case X86ISD::MOVLPS:
3598   case X86ISD::MOVLPD:
3599   case X86ISD::MOVSHDUP:
3600   case X86ISD::MOVSLDUP:
3601   case X86ISD::MOVDDUP:
3602   case X86ISD::MOVSS:
3603   case X86ISD::MOVSD:
3604   case X86ISD::UNPCKL:
3605   case X86ISD::UNPCKH:
3606   case X86ISD::VPERMILPI:
3607   case X86ISD::VPERM2X128:
3608   case X86ISD::VPERMI:
3609     return true;
3610   }
3611 }
3612
3613 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3614                                     SDValue V1, SelectionDAG &DAG) {
3615   switch(Opc) {
3616   default: llvm_unreachable("Unknown x86 shuffle node");
3617   case X86ISD::MOVSHDUP:
3618   case X86ISD::MOVSLDUP:
3619   case X86ISD::MOVDDUP:
3620     return DAG.getNode(Opc, dl, VT, V1);
3621   }
3622 }
3623
3624 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3625                                     SDValue V1, unsigned TargetMask,
3626                                     SelectionDAG &DAG) {
3627   switch(Opc) {
3628   default: llvm_unreachable("Unknown x86 shuffle node");
3629   case X86ISD::PSHUFD:
3630   case X86ISD::PSHUFHW:
3631   case X86ISD::PSHUFLW:
3632   case X86ISD::VPERMILPI:
3633   case X86ISD::VPERMI:
3634     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3635   }
3636 }
3637
3638 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3639                                     SDValue V1, SDValue V2, unsigned TargetMask,
3640                                     SelectionDAG &DAG) {
3641   switch(Opc) {
3642   default: llvm_unreachable("Unknown x86 shuffle node");
3643   case X86ISD::PALIGNR:
3644   case X86ISD::VALIGN:
3645   case X86ISD::SHUFP:
3646   case X86ISD::VPERM2X128:
3647     return DAG.getNode(Opc, dl, VT, V1, V2,
3648                        DAG.getConstant(TargetMask, MVT::i8));
3649   }
3650 }
3651
3652 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3653                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3654   switch(Opc) {
3655   default: llvm_unreachable("Unknown x86 shuffle node");
3656   case X86ISD::MOVLHPS:
3657   case X86ISD::MOVLHPD:
3658   case X86ISD::MOVHLPS:
3659   case X86ISD::MOVLPS:
3660   case X86ISD::MOVLPD:
3661   case X86ISD::MOVSS:
3662   case X86ISD::MOVSD:
3663   case X86ISD::UNPCKL:
3664   case X86ISD::UNPCKH:
3665     return DAG.getNode(Opc, dl, VT, V1, V2);
3666   }
3667 }
3668
3669 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3670   MachineFunction &MF = DAG.getMachineFunction();
3671   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
3672       DAG.getSubtarget().getRegisterInfo());
3673   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3674   int ReturnAddrIndex = FuncInfo->getRAIndex();
3675
3676   if (ReturnAddrIndex == 0) {
3677     // Set up a frame object for the return address.
3678     unsigned SlotSize = RegInfo->getSlotSize();
3679     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3680                                                            -(int64_t)SlotSize,
3681                                                            false);
3682     FuncInfo->setRAIndex(ReturnAddrIndex);
3683   }
3684
3685   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3686 }
3687
3688 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3689                                        bool hasSymbolicDisplacement) {
3690   // Offset should fit into 32 bit immediate field.
3691   if (!isInt<32>(Offset))
3692     return false;
3693
3694   // If we don't have a symbolic displacement - we don't have any extra
3695   // restrictions.
3696   if (!hasSymbolicDisplacement)
3697     return true;
3698
3699   // FIXME: Some tweaks might be needed for medium code model.
3700   if (M != CodeModel::Small && M != CodeModel::Kernel)
3701     return false;
3702
3703   // For small code model we assume that latest object is 16MB before end of 31
3704   // bits boundary. We may also accept pretty large negative constants knowing
3705   // that all objects are in the positive half of address space.
3706   if (M == CodeModel::Small && Offset < 16*1024*1024)
3707     return true;
3708
3709   // For kernel code model we know that all object resist in the negative half
3710   // of 32bits address space. We may not accept negative offsets, since they may
3711   // be just off and we may accept pretty large positive ones.
3712   if (M == CodeModel::Kernel && Offset >= 0)
3713     return true;
3714
3715   return false;
3716 }
3717
3718 /// isCalleePop - Determines whether the callee is required to pop its
3719 /// own arguments. Callee pop is necessary to support tail calls.
3720 bool X86::isCalleePop(CallingConv::ID CallingConv,
3721                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3722   switch (CallingConv) {
3723   default:
3724     return false;
3725   case CallingConv::X86_StdCall:
3726   case CallingConv::X86_FastCall:
3727   case CallingConv::X86_ThisCall:
3728     return !is64Bit;
3729   case CallingConv::Fast:
3730   case CallingConv::GHC:
3731   case CallingConv::HiPE:
3732     if (IsVarArg)
3733       return false;
3734     return TailCallOpt;
3735   }
3736 }
3737
3738 /// \brief Return true if the condition is an unsigned comparison operation.
3739 static bool isX86CCUnsigned(unsigned X86CC) {
3740   switch (X86CC) {
3741   default: llvm_unreachable("Invalid integer condition!");
3742   case X86::COND_E:     return true;
3743   case X86::COND_G:     return false;
3744   case X86::COND_GE:    return false;
3745   case X86::COND_L:     return false;
3746   case X86::COND_LE:    return false;
3747   case X86::COND_NE:    return true;
3748   case X86::COND_B:     return true;
3749   case X86::COND_A:     return true;
3750   case X86::COND_BE:    return true;
3751   case X86::COND_AE:    return true;
3752   }
3753   llvm_unreachable("covered switch fell through?!");
3754 }
3755
3756 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3757 /// specific condition code, returning the condition code and the LHS/RHS of the
3758 /// comparison to make.
3759 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3760                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3761   if (!isFP) {
3762     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3763       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3764         // X > -1   -> X == 0, jump !sign.
3765         RHS = DAG.getConstant(0, RHS.getValueType());
3766         return X86::COND_NS;
3767       }
3768       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3769         // X < 0   -> X == 0, jump on sign.
3770         return X86::COND_S;
3771       }
3772       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3773         // X < 1   -> X <= 0
3774         RHS = DAG.getConstant(0, RHS.getValueType());
3775         return X86::COND_LE;
3776       }
3777     }
3778
3779     switch (SetCCOpcode) {
3780     default: llvm_unreachable("Invalid integer condition!");
3781     case ISD::SETEQ:  return X86::COND_E;
3782     case ISD::SETGT:  return X86::COND_G;
3783     case ISD::SETGE:  return X86::COND_GE;
3784     case ISD::SETLT:  return X86::COND_L;
3785     case ISD::SETLE:  return X86::COND_LE;
3786     case ISD::SETNE:  return X86::COND_NE;
3787     case ISD::SETULT: return X86::COND_B;
3788     case ISD::SETUGT: return X86::COND_A;
3789     case ISD::SETULE: return X86::COND_BE;
3790     case ISD::SETUGE: return X86::COND_AE;
3791     }
3792   }
3793
3794   // First determine if it is required or is profitable to flip the operands.
3795
3796   // If LHS is a foldable load, but RHS is not, flip the condition.
3797   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3798       !ISD::isNON_EXTLoad(RHS.getNode())) {
3799     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3800     std::swap(LHS, RHS);
3801   }
3802
3803   switch (SetCCOpcode) {
3804   default: break;
3805   case ISD::SETOLT:
3806   case ISD::SETOLE:
3807   case ISD::SETUGT:
3808   case ISD::SETUGE:
3809     std::swap(LHS, RHS);
3810     break;
3811   }
3812
3813   // On a floating point condition, the flags are set as follows:
3814   // ZF  PF  CF   op
3815   //  0 | 0 | 0 | X > Y
3816   //  0 | 0 | 1 | X < Y
3817   //  1 | 0 | 0 | X == Y
3818   //  1 | 1 | 1 | unordered
3819   switch (SetCCOpcode) {
3820   default: llvm_unreachable("Condcode should be pre-legalized away");
3821   case ISD::SETUEQ:
3822   case ISD::SETEQ:   return X86::COND_E;
3823   case ISD::SETOLT:              // flipped
3824   case ISD::SETOGT:
3825   case ISD::SETGT:   return X86::COND_A;
3826   case ISD::SETOLE:              // flipped
3827   case ISD::SETOGE:
3828   case ISD::SETGE:   return X86::COND_AE;
3829   case ISD::SETUGT:              // flipped
3830   case ISD::SETULT:
3831   case ISD::SETLT:   return X86::COND_B;
3832   case ISD::SETUGE:              // flipped
3833   case ISD::SETULE:
3834   case ISD::SETLE:   return X86::COND_BE;
3835   case ISD::SETONE:
3836   case ISD::SETNE:   return X86::COND_NE;
3837   case ISD::SETUO:   return X86::COND_P;
3838   case ISD::SETO:    return X86::COND_NP;
3839   case ISD::SETOEQ:
3840   case ISD::SETUNE:  return X86::COND_INVALID;
3841   }
3842 }
3843
3844 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3845 /// code. Current x86 isa includes the following FP cmov instructions:
3846 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3847 static bool hasFPCMov(unsigned X86CC) {
3848   switch (X86CC) {
3849   default:
3850     return false;
3851   case X86::COND_B:
3852   case X86::COND_BE:
3853   case X86::COND_E:
3854   case X86::COND_P:
3855   case X86::COND_A:
3856   case X86::COND_AE:
3857   case X86::COND_NE:
3858   case X86::COND_NP:
3859     return true;
3860   }
3861 }
3862
3863 /// isFPImmLegal - Returns true if the target can instruction select the
3864 /// specified FP immediate natively. If false, the legalizer will
3865 /// materialize the FP immediate as a load from a constant pool.
3866 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3867   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3868     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3869       return true;
3870   }
3871   return false;
3872 }
3873
3874 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3875                                               ISD::LoadExtType ExtTy,
3876                                               EVT NewVT) const {
3877   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3878   // relocation target a movq or addq instruction: don't let the load shrink.
3879   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3880   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3881     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3882       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3883   return true;
3884 }
3885
3886 /// \brief Returns true if it is beneficial to convert a load of a constant
3887 /// to just the constant itself.
3888 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3889                                                           Type *Ty) const {
3890   assert(Ty->isIntegerTy());
3891
3892   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3893   if (BitSize == 0 || BitSize > 64)
3894     return false;
3895   return true;
3896 }
3897
3898 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3899                                                 unsigned Index) const {
3900   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3901     return false;
3902
3903   return (Index == 0 || Index == ResVT.getVectorNumElements());
3904 }
3905
3906 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3907   // Speculate cttz only if we can directly use TZCNT.
3908   return Subtarget->hasBMI();
3909 }
3910
3911 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3912   // Speculate ctlz only if we can directly use LZCNT.
3913   return Subtarget->hasLZCNT();
3914 }
3915
3916 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3917 /// the specified range (L, H].
3918 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3919   return (Val < 0) || (Val >= Low && Val < Hi);
3920 }
3921
3922 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3923 /// specified value.
3924 static bool isUndefOrEqual(int Val, int CmpVal) {
3925   return (Val < 0 || Val == CmpVal);
3926 }
3927
3928 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3929 /// from position Pos and ending in Pos+Size, falls within the specified
3930 /// sequential range (Low, Low+Size]. or is undef.
3931 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3932                                        unsigned Pos, unsigned Size, int Low) {
3933   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3934     if (!isUndefOrEqual(Mask[i], Low))
3935       return false;
3936   return true;
3937 }
3938
3939 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3940 /// is suitable for input to PSHUFD. That is, it doesn't reference the other
3941 /// operand - by default will match for first operand.
3942 static bool isPSHUFDMask(ArrayRef<int> Mask, MVT VT,
3943                          bool TestSecondOperand = false) {
3944   if (VT != MVT::v4f32 && VT != MVT::v4i32 &&
3945       VT != MVT::v2f64 && VT != MVT::v2i64)
3946     return false;
3947
3948   unsigned NumElems = VT.getVectorNumElements();
3949   unsigned Lo = TestSecondOperand ? NumElems : 0;
3950   unsigned Hi = Lo + NumElems;
3951
3952   for (unsigned i = 0; i < NumElems; ++i)
3953     if (!isUndefOrInRange(Mask[i], (int)Lo, (int)Hi))
3954       return false;
3955
3956   return true;
3957 }
3958
3959 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3960 /// is suitable for input to PSHUFHW.
3961 static bool isPSHUFHWMask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
3962   if (VT != MVT::v8i16 && (!HasInt256 || VT != MVT::v16i16))
3963     return false;
3964
3965   // Lower quadword copied in order or undef.
3966   if (!isSequentialOrUndefInRange(Mask, 0, 4, 0))
3967     return false;
3968
3969   // Upper quadword shuffled.
3970   for (unsigned i = 4; i != 8; ++i)
3971     if (!isUndefOrInRange(Mask[i], 4, 8))
3972       return false;
3973
3974   if (VT == MVT::v16i16) {
3975     // Lower quadword copied in order or undef.
3976     if (!isSequentialOrUndefInRange(Mask, 8, 4, 8))
3977       return false;
3978
3979     // Upper quadword shuffled.
3980     for (unsigned i = 12; i != 16; ++i)
3981       if (!isUndefOrInRange(Mask[i], 12, 16))
3982         return false;
3983   }
3984
3985   return true;
3986 }
3987
3988 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3989 /// is suitable for input to PSHUFLW.
3990 static bool isPSHUFLWMask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
3991   if (VT != MVT::v8i16 && (!HasInt256 || VT != MVT::v16i16))
3992     return false;
3993
3994   // Upper quadword copied in order.
3995   if (!isSequentialOrUndefInRange(Mask, 4, 4, 4))
3996     return false;
3997
3998   // Lower quadword shuffled.
3999   for (unsigned i = 0; i != 4; ++i)
4000     if (!isUndefOrInRange(Mask[i], 0, 4))
4001       return false;
4002
4003   if (VT == MVT::v16i16) {
4004     // Upper quadword copied in order.
4005     if (!isSequentialOrUndefInRange(Mask, 12, 4, 12))
4006       return false;
4007
4008     // Lower quadword shuffled.
4009     for (unsigned i = 8; i != 12; ++i)
4010       if (!isUndefOrInRange(Mask[i], 8, 12))
4011         return false;
4012   }
4013
4014   return true;
4015 }
4016
4017 /// \brief Return true if the mask specifies a shuffle of elements that is
4018 /// suitable for input to intralane (palignr) or interlane (valign) vector
4019 /// right-shift.
4020 static bool isAlignrMask(ArrayRef<int> Mask, MVT VT, bool InterLane) {
4021   unsigned NumElts = VT.getVectorNumElements();
4022   unsigned NumLanes = InterLane ? 1: VT.getSizeInBits()/128;
4023   unsigned NumLaneElts = NumElts/NumLanes;
4024
4025   // Do not handle 64-bit element shuffles with palignr.
4026   if (NumLaneElts == 2)
4027     return false;
4028
4029   for (unsigned l = 0; l != NumElts; l+=NumLaneElts) {
4030     unsigned i;
4031     for (i = 0; i != NumLaneElts; ++i) {
4032       if (Mask[i+l] >= 0)
4033         break;
4034     }
4035
4036     // Lane is all undef, go to next lane
4037     if (i == NumLaneElts)
4038       continue;
4039
4040     int Start = Mask[i+l];
4041
4042     // Make sure its in this lane in one of the sources
4043     if (!isUndefOrInRange(Start, l, l+NumLaneElts) &&
4044         !isUndefOrInRange(Start, l+NumElts, l+NumElts+NumLaneElts))
4045       return false;
4046
4047     // If not lane 0, then we must match lane 0
4048     if (l != 0 && Mask[i] >= 0 && !isUndefOrEqual(Start, Mask[i]+l))
4049       return false;
4050
4051     // Correct second source to be contiguous with first source
4052     if (Start >= (int)NumElts)
4053       Start -= NumElts - NumLaneElts;
4054
4055     // Make sure we're shifting in the right direction.
4056     if (Start <= (int)(i+l))
4057       return false;
4058
4059     Start -= i;
4060
4061     // Check the rest of the elements to see if they are consecutive.
4062     for (++i; i != NumLaneElts; ++i) {
4063       int Idx = Mask[i+l];
4064
4065       // Make sure its in this lane
4066       if (!isUndefOrInRange(Idx, l, l+NumLaneElts) &&
4067           !isUndefOrInRange(Idx, l+NumElts, l+NumElts+NumLaneElts))
4068         return false;
4069
4070       // If not lane 0, then we must match lane 0
4071       if (l != 0 && Mask[i] >= 0 && !isUndefOrEqual(Idx, Mask[i]+l))
4072         return false;
4073
4074       if (Idx >= (int)NumElts)
4075         Idx -= NumElts - NumLaneElts;
4076
4077       if (!isUndefOrEqual(Idx, Start+i))
4078         return false;
4079
4080     }
4081   }
4082
4083   return true;
4084 }
4085
4086 /// \brief Return true if the node specifies a shuffle of elements that is
4087 /// suitable for input to PALIGNR.
4088 static bool isPALIGNRMask(ArrayRef<int> Mask, MVT VT,
4089                           const X86Subtarget *Subtarget) {
4090   if ((VT.is128BitVector() && !Subtarget->hasSSSE3()) ||
4091       (VT.is256BitVector() && !Subtarget->hasInt256()) ||
4092       VT.is512BitVector())
4093     // FIXME: Add AVX512BW.
4094     return false;
4095
4096   return isAlignrMask(Mask, VT, false);
4097 }
4098
4099 /// \brief Return true if the node specifies a shuffle of elements that is
4100 /// suitable for input to VALIGN.
4101 static bool isVALIGNMask(ArrayRef<int> Mask, MVT VT,
4102                           const X86Subtarget *Subtarget) {
4103   // FIXME: Add AVX512VL.
4104   if (!VT.is512BitVector() || !Subtarget->hasAVX512())
4105     return false;
4106   return isAlignrMask(Mask, VT, true);
4107 }
4108
4109 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
4110 /// the two vector operands have swapped position.
4111 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask,
4112                                      unsigned NumElems) {
4113   for (unsigned i = 0; i != NumElems; ++i) {
4114     int idx = Mask[i];
4115     if (idx < 0)
4116       continue;
4117     else if (idx < (int)NumElems)
4118       Mask[i] = idx + NumElems;
4119     else
4120       Mask[i] = idx - NumElems;
4121   }
4122 }
4123
4124 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
4125 /// specifies a shuffle of elements that is suitable for input to 128/256-bit
4126 /// SHUFPS and SHUFPD. If Commuted is true, then it checks for sources to be
4127 /// reverse of what x86 shuffles want.
4128 static bool isSHUFPMask(ArrayRef<int> Mask, MVT VT, bool Commuted = false) {
4129
4130   unsigned NumElems = VT.getVectorNumElements();
4131   unsigned NumLanes = VT.getSizeInBits()/128;
4132   unsigned NumLaneElems = NumElems/NumLanes;
4133
4134   if (NumLaneElems != 2 && NumLaneElems != 4)
4135     return false;
4136
4137   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4138   bool symetricMaskRequired =
4139     (VT.getSizeInBits() >= 256) && (EltSize == 32);
4140
4141   // VSHUFPSY divides the resulting vector into 4 chunks.
4142   // The sources are also splitted into 4 chunks, and each destination
4143   // chunk must come from a different source chunk.
4144   //
4145   //  SRC1 =>   X7    X6    X5    X4    X3    X2    X1    X0
4146   //  SRC2 =>   Y7    Y6    Y5    Y4    Y3    Y2    Y1    Y9
4147   //
4148   //  DST  =>  Y7..Y4,   Y7..Y4,   X7..X4,   X7..X4,
4149   //           Y3..Y0,   Y3..Y0,   X3..X0,   X3..X0
4150   //
4151   // VSHUFPDY divides the resulting vector into 4 chunks.
4152   // The sources are also splitted into 4 chunks, and each destination
4153   // chunk must come from a different source chunk.
4154   //
4155   //  SRC1 =>      X3       X2       X1       X0
4156   //  SRC2 =>      Y3       Y2       Y1       Y0
4157   //
4158   //  DST  =>  Y3..Y2,  X3..X2,  Y1..Y0,  X1..X0
4159   //
4160   SmallVector<int, 4> MaskVal(NumLaneElems, -1);
4161   unsigned HalfLaneElems = NumLaneElems/2;
4162   for (unsigned l = 0; l != NumElems; l += NumLaneElems) {
4163     for (unsigned i = 0; i != NumLaneElems; ++i) {
4164       int Idx = Mask[i+l];
4165       unsigned RngStart = l + ((Commuted == (i<HalfLaneElems)) ? NumElems : 0);
4166       if (!isUndefOrInRange(Idx, RngStart, RngStart+NumLaneElems))
4167         return false;
4168       // For VSHUFPSY, the mask of the second half must be the same as the
4169       // first but with the appropriate offsets. This works in the same way as
4170       // VPERMILPS works with masks.
4171       if (!symetricMaskRequired || Idx < 0)
4172         continue;
4173       if (MaskVal[i] < 0) {
4174         MaskVal[i] = Idx - l;
4175         continue;
4176       }
4177       if ((signed)(Idx - l) != MaskVal[i])
4178         return false;
4179     }
4180   }
4181
4182   return true;
4183 }
4184
4185 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
4186 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
4187 static bool isMOVHLPSMask(ArrayRef<int> Mask, MVT VT) {
4188   if (!VT.is128BitVector())
4189     return false;
4190
4191   unsigned NumElems = VT.getVectorNumElements();
4192
4193   if (NumElems != 4)
4194     return false;
4195
4196   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
4197   return isUndefOrEqual(Mask[0], 6) &&
4198          isUndefOrEqual(Mask[1], 7) &&
4199          isUndefOrEqual(Mask[2], 2) &&
4200          isUndefOrEqual(Mask[3], 3);
4201 }
4202
4203 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
4204 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
4205 /// <2, 3, 2, 3>
4206 static bool isMOVHLPS_v_undef_Mask(ArrayRef<int> Mask, MVT VT) {
4207   if (!VT.is128BitVector())
4208     return false;
4209
4210   unsigned NumElems = VT.getVectorNumElements();
4211
4212   if (NumElems != 4)
4213     return false;
4214
4215   return isUndefOrEqual(Mask[0], 2) &&
4216          isUndefOrEqual(Mask[1], 3) &&
4217          isUndefOrEqual(Mask[2], 2) &&
4218          isUndefOrEqual(Mask[3], 3);
4219 }
4220
4221 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
4222 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
4223 static bool isMOVLPMask(ArrayRef<int> Mask, MVT VT) {
4224   if (!VT.is128BitVector())
4225     return false;
4226
4227   unsigned NumElems = VT.getVectorNumElements();
4228
4229   if (NumElems != 2 && NumElems != 4)
4230     return false;
4231
4232   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4233     if (!isUndefOrEqual(Mask[i], i + NumElems))
4234       return false;
4235
4236   for (unsigned i = NumElems/2, e = NumElems; i != e; ++i)
4237     if (!isUndefOrEqual(Mask[i], i))
4238       return false;
4239
4240   return true;
4241 }
4242
4243 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
4244 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
4245 static bool isMOVLHPSMask(ArrayRef<int> Mask, MVT VT) {
4246   if (!VT.is128BitVector())
4247     return false;
4248
4249   unsigned NumElems = VT.getVectorNumElements();
4250
4251   if (NumElems != 2 && NumElems != 4)
4252     return false;
4253
4254   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4255     if (!isUndefOrEqual(Mask[i], i))
4256       return false;
4257
4258   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4259     if (!isUndefOrEqual(Mask[i + e], i + NumElems))
4260       return false;
4261
4262   return true;
4263 }
4264
4265 /// isINSERTPSMask - Return true if the specified VECTOR_SHUFFLE operand
4266 /// specifies a shuffle of elements that is suitable for input to INSERTPS.
4267 /// i. e: If all but one element come from the same vector.
4268 static bool isINSERTPSMask(ArrayRef<int> Mask, MVT VT) {
4269   // TODO: Deal with AVX's VINSERTPS
4270   if (!VT.is128BitVector() || (VT != MVT::v4f32 && VT != MVT::v4i32))
4271     return false;
4272
4273   unsigned CorrectPosV1 = 0;
4274   unsigned CorrectPosV2 = 0;
4275   for (int i = 0, e = (int)VT.getVectorNumElements(); i != e; ++i) {
4276     if (Mask[i] == -1) {
4277       ++CorrectPosV1;
4278       ++CorrectPosV2;
4279       continue;
4280     }
4281
4282     if (Mask[i] == i)
4283       ++CorrectPosV1;
4284     else if (Mask[i] == i + 4)
4285       ++CorrectPosV2;
4286   }
4287
4288   if (CorrectPosV1 == 3 || CorrectPosV2 == 3)
4289     // We have 3 elements (undefs count as elements from any vector) from one
4290     // vector, and one from another.
4291     return true;
4292
4293   return false;
4294 }
4295
4296 //
4297 // Some special combinations that can be optimized.
4298 //
4299 static
4300 SDValue Compact8x32ShuffleNode(ShuffleVectorSDNode *SVOp,
4301                                SelectionDAG &DAG) {
4302   MVT VT = SVOp->getSimpleValueType(0);
4303   SDLoc dl(SVOp);
4304
4305   if (VT != MVT::v8i32 && VT != MVT::v8f32)
4306     return SDValue();
4307
4308   ArrayRef<int> Mask = SVOp->getMask();
4309
4310   // These are the special masks that may be optimized.
4311   static const int MaskToOptimizeEven[] = {0, 8, 2, 10, 4, 12, 6, 14};
4312   static const int MaskToOptimizeOdd[]  = {1, 9, 3, 11, 5, 13, 7, 15};
4313   bool MatchEvenMask = true;
4314   bool MatchOddMask  = true;
4315   for (int i=0; i<8; ++i) {
4316     if (!isUndefOrEqual(Mask[i], MaskToOptimizeEven[i]))
4317       MatchEvenMask = false;
4318     if (!isUndefOrEqual(Mask[i], MaskToOptimizeOdd[i]))
4319       MatchOddMask = false;
4320   }
4321
4322   if (!MatchEvenMask && !MatchOddMask)
4323     return SDValue();
4324
4325   SDValue UndefNode = DAG.getNode(ISD::UNDEF, dl, VT);
4326
4327   SDValue Op0 = SVOp->getOperand(0);
4328   SDValue Op1 = SVOp->getOperand(1);
4329
4330   if (MatchEvenMask) {
4331     // Shift the second operand right to 32 bits.
4332     static const int ShiftRightMask[] = {-1, 0, -1, 2, -1, 4, -1, 6 };
4333     Op1 = DAG.getVectorShuffle(VT, dl, Op1, UndefNode, ShiftRightMask);
4334   } else {
4335     // Shift the first operand left to 32 bits.
4336     static const int ShiftLeftMask[] = {1, -1, 3, -1, 5, -1, 7, -1 };
4337     Op0 = DAG.getVectorShuffle(VT, dl, Op0, UndefNode, ShiftLeftMask);
4338   }
4339   static const int BlendMask[] = {0, 9, 2, 11, 4, 13, 6, 15};
4340   return DAG.getVectorShuffle(VT, dl, Op0, Op1, BlendMask);
4341 }
4342
4343 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
4344 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
4345 static bool isUNPCKLMask(ArrayRef<int> Mask, MVT VT,
4346                          bool HasInt256, bool V2IsSplat = false) {
4347
4348   assert(VT.getSizeInBits() >= 128 &&
4349          "Unsupported vector type for unpckl");
4350
4351   unsigned NumElts = VT.getVectorNumElements();
4352   if (VT.is256BitVector() && NumElts != 4 && NumElts != 8 &&
4353       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4354     return false;
4355
4356   assert((!VT.is512BitVector() || VT.getScalarType().getSizeInBits() >= 32) &&
4357          "Unsupported vector type for unpckh");
4358
4359   // AVX defines UNPCK* to operate independently on 128-bit lanes.
4360   unsigned NumLanes = VT.getSizeInBits()/128;
4361   unsigned NumLaneElts = NumElts/NumLanes;
4362
4363   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4364     for (unsigned i = 0, j = l; i != NumLaneElts; i += 2, ++j) {
4365       int BitI  = Mask[l+i];
4366       int BitI1 = Mask[l+i+1];
4367       if (!isUndefOrEqual(BitI, j))
4368         return false;
4369       if (V2IsSplat) {
4370         if (!isUndefOrEqual(BitI1, NumElts))
4371           return false;
4372       } else {
4373         if (!isUndefOrEqual(BitI1, j + NumElts))
4374           return false;
4375       }
4376     }
4377   }
4378
4379   return true;
4380 }
4381
4382 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
4383 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
4384 static bool isUNPCKHMask(ArrayRef<int> Mask, MVT VT,
4385                          bool HasInt256, bool V2IsSplat = false) {
4386   assert(VT.getSizeInBits() >= 128 &&
4387          "Unsupported vector type for unpckh");
4388
4389   unsigned NumElts = VT.getVectorNumElements();
4390   if (VT.is256BitVector() && NumElts != 4 && NumElts != 8 &&
4391       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4392     return false;
4393
4394   assert((!VT.is512BitVector() || VT.getScalarType().getSizeInBits() >= 32) &&
4395          "Unsupported vector type for unpckh");
4396
4397   // AVX defines UNPCK* to operate independently on 128-bit lanes.
4398   unsigned NumLanes = VT.getSizeInBits()/128;
4399   unsigned NumLaneElts = NumElts/NumLanes;
4400
4401   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4402     for (unsigned i = 0, j = l+NumLaneElts/2; i != NumLaneElts; i += 2, ++j) {
4403       int BitI  = Mask[l+i];
4404       int BitI1 = Mask[l+i+1];
4405       if (!isUndefOrEqual(BitI, j))
4406         return false;
4407       if (V2IsSplat) {
4408         if (isUndefOrEqual(BitI1, NumElts))
4409           return false;
4410       } else {
4411         if (!isUndefOrEqual(BitI1, j+NumElts))
4412           return false;
4413       }
4414     }
4415   }
4416   return true;
4417 }
4418
4419 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
4420 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
4421 /// <0, 0, 1, 1>
4422 static bool isUNPCKL_v_undef_Mask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
4423   unsigned NumElts = VT.getVectorNumElements();
4424   bool Is256BitVec = VT.is256BitVector();
4425
4426   if (VT.is512BitVector())
4427     return false;
4428   assert((VT.is128BitVector() || VT.is256BitVector()) &&
4429          "Unsupported vector type for unpckh");
4430
4431   if (Is256BitVec && NumElts != 4 && NumElts != 8 &&
4432       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4433     return false;
4434
4435   // For 256-bit i64/f64, use MOVDDUPY instead, so reject the matching pattern
4436   // FIXME: Need a better way to get rid of this, there's no latency difference
4437   // between UNPCKLPD and MOVDDUP, the later should always be checked first and
4438   // the former later. We should also remove the "_undef" special mask.
4439   if (NumElts == 4 && Is256BitVec)
4440     return false;
4441
4442   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
4443   // independently on 128-bit lanes.
4444   unsigned NumLanes = VT.getSizeInBits()/128;
4445   unsigned NumLaneElts = NumElts/NumLanes;
4446
4447   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4448     for (unsigned i = 0, j = l; i != NumLaneElts; i += 2, ++j) {
4449       int BitI  = Mask[l+i];
4450       int BitI1 = Mask[l+i+1];
4451
4452       if (!isUndefOrEqual(BitI, j))
4453         return false;
4454       if (!isUndefOrEqual(BitI1, j))
4455         return false;
4456     }
4457   }
4458
4459   return true;
4460 }
4461
4462 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
4463 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
4464 /// <2, 2, 3, 3>
4465 static bool isUNPCKH_v_undef_Mask(ArrayRef<int> Mask, MVT VT, bool HasInt256) {
4466   unsigned NumElts = VT.getVectorNumElements();
4467
4468   if (VT.is512BitVector())
4469     return false;
4470
4471   assert((VT.is128BitVector() || VT.is256BitVector()) &&
4472          "Unsupported vector type for unpckh");
4473
4474   if (VT.is256BitVector() && NumElts != 4 && NumElts != 8 &&
4475       (!HasInt256 || (NumElts != 16 && NumElts != 32)))
4476     return false;
4477
4478   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
4479   // independently on 128-bit lanes.
4480   unsigned NumLanes = VT.getSizeInBits()/128;
4481   unsigned NumLaneElts = NumElts/NumLanes;
4482
4483   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
4484     for (unsigned i = 0, j = l+NumLaneElts/2; i != NumLaneElts; i += 2, ++j) {
4485       int BitI  = Mask[l+i];
4486       int BitI1 = Mask[l+i+1];
4487       if (!isUndefOrEqual(BitI, j))
4488         return false;
4489       if (!isUndefOrEqual(BitI1, j))
4490         return false;
4491     }
4492   }
4493   return true;
4494 }
4495
4496 // Match for INSERTI64x4 INSERTF64x4 instructions (src0[0], src1[0]) or
4497 // (src1[0], src0[1]), manipulation with 256-bit sub-vectors
4498 static bool isINSERT64x4Mask(ArrayRef<int> Mask, MVT VT, unsigned int *Imm) {
4499   if (!VT.is512BitVector())
4500     return false;
4501
4502   unsigned NumElts = VT.getVectorNumElements();
4503   unsigned HalfSize = NumElts/2;
4504   if (isSequentialOrUndefInRange(Mask, 0, HalfSize, 0)) {
4505     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, NumElts)) {
4506       *Imm = 1;
4507       return true;
4508     }
4509   }
4510   if (isSequentialOrUndefInRange(Mask, 0, HalfSize, NumElts)) {
4511     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, HalfSize)) {
4512       *Imm = 0;
4513       return true;
4514     }
4515   }
4516   return false;
4517 }
4518
4519 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
4520 /// specifies a shuffle of elements that is suitable for input to MOVSS,
4521 /// MOVSD, and MOVD, i.e. setting the lowest element.
4522 static bool isMOVLMask(ArrayRef<int> Mask, EVT VT) {
4523   if (VT.getVectorElementType().getSizeInBits() < 32)
4524     return false;
4525   if (!VT.is128BitVector())
4526     return false;
4527
4528   unsigned NumElts = VT.getVectorNumElements();
4529
4530   if (!isUndefOrEqual(Mask[0], NumElts))
4531     return false;
4532
4533   for (unsigned i = 1; i != NumElts; ++i)
4534     if (!isUndefOrEqual(Mask[i], i))
4535       return false;
4536
4537   return true;
4538 }
4539
4540 /// isVPERM2X128Mask - Match 256-bit shuffles where the elements are considered
4541 /// as permutations between 128-bit chunks or halves. As an example: this
4542 /// shuffle bellow:
4543 ///   vector_shuffle <4, 5, 6, 7, 12, 13, 14, 15>
4544 /// The first half comes from the second half of V1 and the second half from the
4545 /// the second half of V2.
4546 static bool isVPERM2X128Mask(ArrayRef<int> Mask, MVT VT, bool HasFp256) {
4547   if (!HasFp256 || !VT.is256BitVector())
4548     return false;
4549
4550   // The shuffle result is divided into half A and half B. In total the two
4551   // sources have 4 halves, namely: C, D, E, F. The final values of A and
4552   // B must come from C, D, E or F.
4553   unsigned HalfSize = VT.getVectorNumElements()/2;
4554   bool MatchA = false, MatchB = false;
4555
4556   // Check if A comes from one of C, D, E, F.
4557   for (unsigned Half = 0; Half != 4; ++Half) {
4558     if (isSequentialOrUndefInRange(Mask, 0, HalfSize, Half*HalfSize)) {
4559       MatchA = true;
4560       break;
4561     }
4562   }
4563
4564   // Check if B comes from one of C, D, E, F.
4565   for (unsigned Half = 0; Half != 4; ++Half) {
4566     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, Half*HalfSize)) {
4567       MatchB = true;
4568       break;
4569     }
4570   }
4571
4572   return MatchA && MatchB;
4573 }
4574
4575 /// getShuffleVPERM2X128Immediate - Return the appropriate immediate to shuffle
4576 /// the specified VECTOR_MASK mask with VPERM2F128/VPERM2I128 instructions.
4577 static unsigned getShuffleVPERM2X128Immediate(ShuffleVectorSDNode *SVOp) {
4578   MVT VT = SVOp->getSimpleValueType(0);
4579
4580   unsigned HalfSize = VT.getVectorNumElements()/2;
4581
4582   unsigned FstHalf = 0, SndHalf = 0;
4583   for (unsigned i = 0; i < HalfSize; ++i) {
4584     if (SVOp->getMaskElt(i) > 0) {
4585       FstHalf = SVOp->getMaskElt(i)/HalfSize;
4586       break;
4587     }
4588   }
4589   for (unsigned i = HalfSize; i < HalfSize*2; ++i) {
4590     if (SVOp->getMaskElt(i) > 0) {
4591       SndHalf = SVOp->getMaskElt(i)/HalfSize;
4592       break;
4593     }
4594   }
4595
4596   return (FstHalf | (SndHalf << 4));
4597 }
4598
4599 // Symetric in-lane mask. Each lane has 4 elements (for imm8)
4600 static bool isPermImmMask(ArrayRef<int> Mask, MVT VT, unsigned& Imm8) {
4601   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4602   if (EltSize < 32)
4603     return false;
4604
4605   unsigned NumElts = VT.getVectorNumElements();
4606   Imm8 = 0;
4607   if (VT.is128BitVector() || (VT.is256BitVector() && EltSize == 64)) {
4608     for (unsigned i = 0; i != NumElts; ++i) {
4609       if (Mask[i] < 0)
4610         continue;
4611       Imm8 |= Mask[i] << (i*2);
4612     }
4613     return true;
4614   }
4615
4616   unsigned LaneSize = 4;
4617   SmallVector<int, 4> MaskVal(LaneSize, -1);
4618
4619   for (unsigned l = 0; l != NumElts; l += LaneSize) {
4620     for (unsigned i = 0; i != LaneSize; ++i) {
4621       if (!isUndefOrInRange(Mask[i+l], l, l+LaneSize))
4622         return false;
4623       if (Mask[i+l] < 0)
4624         continue;
4625       if (MaskVal[i] < 0) {
4626         MaskVal[i] = Mask[i+l] - l;
4627         Imm8 |= MaskVal[i] << (i*2);
4628         continue;
4629       }
4630       if (Mask[i+l] != (signed)(MaskVal[i]+l))
4631         return false;
4632     }
4633   }
4634   return true;
4635 }
4636
4637 /// isVPERMILPMask - Return true if the specified VECTOR_SHUFFLE operand
4638 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
4639 /// Note that VPERMIL mask matching is different depending whether theunderlying
4640 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
4641 /// to the same elements of the low, but to the higher half of the source.
4642 /// In VPERMILPD the two lanes could be shuffled independently of each other
4643 /// with the same restriction that lanes can't be crossed. Also handles PSHUFDY.
4644 static bool isVPERMILPMask(ArrayRef<int> Mask, MVT VT) {
4645   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4646   if (VT.getSizeInBits() < 256 || EltSize < 32)
4647     return false;
4648   bool symetricMaskRequired = (EltSize == 32);
4649   unsigned NumElts = VT.getVectorNumElements();
4650
4651   unsigned NumLanes = VT.getSizeInBits()/128;
4652   unsigned LaneSize = NumElts/NumLanes;
4653   // 2 or 4 elements in one lane
4654
4655   SmallVector<int, 4> ExpectedMaskVal(LaneSize, -1);
4656   for (unsigned l = 0; l != NumElts; l += LaneSize) {
4657     for (unsigned i = 0; i != LaneSize; ++i) {
4658       if (!isUndefOrInRange(Mask[i+l], l, l+LaneSize))
4659         return false;
4660       if (symetricMaskRequired) {
4661         if (ExpectedMaskVal[i] < 0 && Mask[i+l] >= 0) {
4662           ExpectedMaskVal[i] = Mask[i+l] - l;
4663           continue;
4664         }
4665         if (!isUndefOrEqual(Mask[i+l], ExpectedMaskVal[i]+l))
4666           return false;
4667       }
4668     }
4669   }
4670   return true;
4671 }
4672
4673 /// isCommutedMOVLMask - Returns true if the shuffle mask is except the reverse
4674 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
4675 /// element of vector 2 and the other elements to come from vector 1 in order.
4676 static bool isCommutedMOVLMask(ArrayRef<int> Mask, MVT VT,
4677                                bool V2IsSplat = false, bool V2IsUndef = false) {
4678   if (!VT.is128BitVector())
4679     return false;
4680
4681   unsigned NumOps = VT.getVectorNumElements();
4682   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
4683     return false;
4684
4685   if (!isUndefOrEqual(Mask[0], 0))
4686     return false;
4687
4688   for (unsigned i = 1; i != NumOps; ++i)
4689     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
4690           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
4691           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
4692       return false;
4693
4694   return true;
4695 }
4696
4697 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4698 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
4699 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
4700 static bool isMOVSHDUPMask(ArrayRef<int> Mask, MVT VT,
4701                            const X86Subtarget *Subtarget) {
4702   if (!Subtarget->hasSSE3())
4703     return false;
4704
4705   unsigned NumElems = VT.getVectorNumElements();
4706
4707   if ((VT.is128BitVector() && NumElems != 4) ||
4708       (VT.is256BitVector() && NumElems != 8) ||
4709       (VT.is512BitVector() && NumElems != 16))
4710     return false;
4711
4712   // "i+1" is the value the indexed mask element must have
4713   for (unsigned i = 0; i != NumElems; i += 2)
4714     if (!isUndefOrEqual(Mask[i], i+1) ||
4715         !isUndefOrEqual(Mask[i+1], i+1))
4716       return false;
4717
4718   return true;
4719 }
4720
4721 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4722 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
4723 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
4724 static bool isMOVSLDUPMask(ArrayRef<int> Mask, MVT VT,
4725                            const X86Subtarget *Subtarget) {
4726   if (!Subtarget->hasSSE3())
4727     return false;
4728
4729   unsigned NumElems = VT.getVectorNumElements();
4730
4731   if ((VT.is128BitVector() && NumElems != 4) ||
4732       (VT.is256BitVector() && NumElems != 8) ||
4733       (VT.is512BitVector() && NumElems != 16))
4734     return false;
4735
4736   // "i" is the value the indexed mask element must have
4737   for (unsigned i = 0; i != NumElems; i += 2)
4738     if (!isUndefOrEqual(Mask[i], i) ||
4739         !isUndefOrEqual(Mask[i+1], i))
4740       return false;
4741
4742   return true;
4743 }
4744
4745 /// isMOVDDUPYMask - Return true if the specified VECTOR_SHUFFLE operand
4746 /// specifies a shuffle of elements that is suitable for input to 256-bit
4747 /// version of MOVDDUP.
4748 static bool isMOVDDUPYMask(ArrayRef<int> Mask, MVT VT, bool HasFp256) {
4749   if (!HasFp256 || !VT.is256BitVector())
4750     return false;
4751
4752   unsigned NumElts = VT.getVectorNumElements();
4753   if (NumElts != 4)
4754     return false;
4755
4756   for (unsigned i = 0; i != NumElts/2; ++i)
4757     if (!isUndefOrEqual(Mask[i], 0))
4758       return false;
4759   for (unsigned i = NumElts/2; i != NumElts; ++i)
4760     if (!isUndefOrEqual(Mask[i], NumElts/2))
4761       return false;
4762   return true;
4763 }
4764
4765 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
4766 /// specifies a shuffle of elements that is suitable for input to 128-bit
4767 /// version of MOVDDUP.
4768 static bool isMOVDDUPMask(ArrayRef<int> Mask, MVT VT) {
4769   if (!VT.is128BitVector())
4770     return false;
4771
4772   unsigned e = VT.getVectorNumElements() / 2;
4773   for (unsigned i = 0; i != e; ++i)
4774     if (!isUndefOrEqual(Mask[i], i))
4775       return false;
4776   for (unsigned i = 0; i != e; ++i)
4777     if (!isUndefOrEqual(Mask[e+i], i))
4778       return false;
4779   return true;
4780 }
4781
4782 /// isVEXTRACTIndex - Return true if the specified
4783 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
4784 /// suitable for instruction that extract 128 or 256 bit vectors
4785 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4786   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4787   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4788     return false;
4789
4790   // The index should be aligned on a vecWidth-bit boundary.
4791   uint64_t Index =
4792     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4793
4794   MVT VT = N->getSimpleValueType(0);
4795   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4796   bool Result = (Index * ElSize) % vecWidth == 0;
4797
4798   return Result;
4799 }
4800
4801 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
4802 /// operand specifies a subvector insert that is suitable for input to
4803 /// insertion of 128 or 256-bit subvectors
4804 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4805   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4806   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4807     return false;
4808   // The index should be aligned on a vecWidth-bit boundary.
4809   uint64_t Index =
4810     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4811
4812   MVT VT = N->getSimpleValueType(0);
4813   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4814   bool Result = (Index * ElSize) % vecWidth == 0;
4815
4816   return Result;
4817 }
4818
4819 bool X86::isVINSERT128Index(SDNode *N) {
4820   return isVINSERTIndex(N, 128);
4821 }
4822
4823 bool X86::isVINSERT256Index(SDNode *N) {
4824   return isVINSERTIndex(N, 256);
4825 }
4826
4827 bool X86::isVEXTRACT128Index(SDNode *N) {
4828   return isVEXTRACTIndex(N, 128);
4829 }
4830
4831 bool X86::isVEXTRACT256Index(SDNode *N) {
4832   return isVEXTRACTIndex(N, 256);
4833 }
4834
4835 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
4836 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
4837 /// Handles 128-bit and 256-bit.
4838 static unsigned getShuffleSHUFImmediate(ShuffleVectorSDNode *N) {
4839   MVT VT = N->getSimpleValueType(0);
4840
4841   assert((VT.getSizeInBits() >= 128) &&
4842          "Unsupported vector type for PSHUF/SHUFP");
4843
4844   // Handle 128 and 256-bit vector lengths. AVX defines PSHUF/SHUFP to operate
4845   // independently on 128-bit lanes.
4846   unsigned NumElts = VT.getVectorNumElements();
4847   unsigned NumLanes = VT.getSizeInBits()/128;
4848   unsigned NumLaneElts = NumElts/NumLanes;
4849
4850   assert((NumLaneElts == 2 || NumLaneElts == 4 || NumLaneElts == 8) &&
4851          "Only supports 2, 4 or 8 elements per lane");
4852
4853   unsigned Shift = (NumLaneElts >= 4) ? 1 : 0;
4854   unsigned Mask = 0;
4855   for (unsigned i = 0; i != NumElts; ++i) {
4856     int Elt = N->getMaskElt(i);
4857     if (Elt < 0) continue;
4858     Elt &= NumLaneElts - 1;
4859     unsigned ShAmt = (i << Shift) % 8;
4860     Mask |= Elt << ShAmt;
4861   }
4862
4863   return Mask;
4864 }
4865
4866 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
4867 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
4868 static unsigned getShufflePSHUFHWImmediate(ShuffleVectorSDNode *N) {
4869   MVT VT = N->getSimpleValueType(0);
4870
4871   assert((VT == MVT::v8i16 || VT == MVT::v16i16) &&
4872          "Unsupported vector type for PSHUFHW");
4873
4874   unsigned NumElts = VT.getVectorNumElements();
4875
4876   unsigned Mask = 0;
4877   for (unsigned l = 0; l != NumElts; l += 8) {
4878     // 8 nodes per lane, but we only care about the last 4.
4879     for (unsigned i = 0; i < 4; ++i) {
4880       int Elt = N->getMaskElt(l+i+4);
4881       if (Elt < 0) continue;
4882       Elt &= 0x3; // only 2-bits.
4883       Mask |= Elt << (i * 2);
4884     }
4885   }
4886
4887   return Mask;
4888 }
4889
4890 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
4891 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
4892 static unsigned getShufflePSHUFLWImmediate(ShuffleVectorSDNode *N) {
4893   MVT VT = N->getSimpleValueType(0);
4894
4895   assert((VT == MVT::v8i16 || VT == MVT::v16i16) &&
4896          "Unsupported vector type for PSHUFHW");
4897
4898   unsigned NumElts = VT.getVectorNumElements();
4899
4900   unsigned Mask = 0;
4901   for (unsigned l = 0; l != NumElts; l += 8) {
4902     // 8 nodes per lane, but we only care about the first 4.
4903     for (unsigned i = 0; i < 4; ++i) {
4904       int Elt = N->getMaskElt(l+i);
4905       if (Elt < 0) continue;
4906       Elt &= 0x3; // only 2-bits
4907       Mask |= Elt << (i * 2);
4908     }
4909   }
4910
4911   return Mask;
4912 }
4913
4914 /// \brief Return the appropriate immediate to shuffle the specified
4915 /// VECTOR_SHUFFLE mask with the PALIGNR (if InterLane is false) or with
4916 /// VALIGN (if Interlane is true) instructions.
4917 static unsigned getShuffleAlignrImmediate(ShuffleVectorSDNode *SVOp,
4918                                            bool InterLane) {
4919   MVT VT = SVOp->getSimpleValueType(0);
4920   unsigned EltSize = InterLane ? 1 :
4921     VT.getVectorElementType().getSizeInBits() >> 3;
4922
4923   unsigned NumElts = VT.getVectorNumElements();
4924   unsigned NumLanes = VT.is512BitVector() ? 1 : VT.getSizeInBits()/128;
4925   unsigned NumLaneElts = NumElts/NumLanes;
4926
4927   int Val = 0;
4928   unsigned i;
4929   for (i = 0; i != NumElts; ++i) {
4930     Val = SVOp->getMaskElt(i);
4931     if (Val >= 0)
4932       break;
4933   }
4934   if (Val >= (int)NumElts)
4935     Val -= NumElts - NumLaneElts;
4936
4937   assert(Val - i > 0 && "PALIGNR imm should be positive");
4938   return (Val - i) * EltSize;
4939 }
4940
4941 /// \brief Return the appropriate immediate to shuffle the specified
4942 /// VECTOR_SHUFFLE mask with the PALIGNR instruction.
4943 static unsigned getShufflePALIGNRImmediate(ShuffleVectorSDNode *SVOp) {
4944   return getShuffleAlignrImmediate(SVOp, false);
4945 }
4946
4947 /// \brief Return the appropriate immediate to shuffle the specified
4948 /// VECTOR_SHUFFLE mask with the VALIGN instruction.
4949 static unsigned getShuffleVALIGNImmediate(ShuffleVectorSDNode *SVOp) {
4950   return getShuffleAlignrImmediate(SVOp, true);
4951 }
4952
4953
4954 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4955   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4956   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4957     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4958
4959   uint64_t Index =
4960     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4961
4962   MVT VecVT = N->getOperand(0).getSimpleValueType();
4963   MVT ElVT = VecVT.getVectorElementType();
4964
4965   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4966   return Index / NumElemsPerChunk;
4967 }
4968
4969 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4970   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4971   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4972     llvm_unreachable("Illegal insert subvector for VINSERT");
4973
4974   uint64_t Index =
4975     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4976
4977   MVT VecVT = N->getSimpleValueType(0);
4978   MVT ElVT = VecVT.getVectorElementType();
4979
4980   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4981   return Index / NumElemsPerChunk;
4982 }
4983
4984 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
4985 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4986 /// and VINSERTI128 instructions.
4987 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4988   return getExtractVEXTRACTImmediate(N, 128);
4989 }
4990
4991 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
4992 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4993 /// and VINSERTI64x4 instructions.
4994 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4995   return getExtractVEXTRACTImmediate(N, 256);
4996 }
4997
4998 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4999 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
5000 /// and VINSERTI128 instructions.
5001 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
5002   return getInsertVINSERTImmediate(N, 128);
5003 }
5004
5005 /// getInsertVINSERT256Immediate - Return the appropriate immediate
5006 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
5007 /// and VINSERTI64x4 instructions.
5008 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
5009   return getInsertVINSERTImmediate(N, 256);
5010 }
5011
5012 /// isZero - Returns true if Elt is a constant integer zero
5013 static bool isZero(SDValue V) {
5014   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
5015   return C && C->isNullValue();
5016 }
5017
5018 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
5019 /// constant +0.0.
5020 bool X86::isZeroNode(SDValue Elt) {
5021   if (isZero(Elt))
5022     return true;
5023   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
5024     return CFP->getValueAPF().isPosZero();
5025   return false;
5026 }
5027
5028 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
5029 /// match movhlps. The lower half elements should come from upper half of
5030 /// V1 (and in order), and the upper half elements should come from the upper
5031 /// half of V2 (and in order).
5032 static bool ShouldXformToMOVHLPS(ArrayRef<int> Mask, MVT VT) {
5033   if (!VT.is128BitVector())
5034     return false;
5035   if (VT.getVectorNumElements() != 4)
5036     return false;
5037   for (unsigned i = 0, e = 2; i != e; ++i)
5038     if (!isUndefOrEqual(Mask[i], i+2))
5039       return false;
5040   for (unsigned i = 2; i != 4; ++i)
5041     if (!isUndefOrEqual(Mask[i], i+4))
5042       return false;
5043   return true;
5044 }
5045
5046 /// isScalarLoadToVector - Returns true if the node is a scalar load that
5047 /// is promoted to a vector. It also returns the LoadSDNode by reference if
5048 /// required.
5049 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = nullptr) {
5050   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
5051     return false;
5052   N = N->getOperand(0).getNode();
5053   if (!ISD::isNON_EXTLoad(N))
5054     return false;
5055   if (LD)
5056     *LD = cast<LoadSDNode>(N);
5057   return true;
5058 }
5059
5060 // Test whether the given value is a vector value which will be legalized
5061 // into a load.
5062 static bool WillBeConstantPoolLoad(SDNode *N) {
5063   if (N->getOpcode() != ISD::BUILD_VECTOR)
5064     return false;
5065
5066   // Check for any non-constant elements.
5067   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
5068     switch (N->getOperand(i).getNode()->getOpcode()) {
5069     case ISD::UNDEF:
5070     case ISD::ConstantFP:
5071     case ISD::Constant:
5072       break;
5073     default:
5074       return false;
5075     }
5076
5077   // Vectors of all-zeros and all-ones are materialized with special
5078   // instructions rather than being loaded.
5079   return !ISD::isBuildVectorAllZeros(N) &&
5080          !ISD::isBuildVectorAllOnes(N);
5081 }
5082
5083 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
5084 /// match movlp{s|d}. The lower half elements should come from lower half of
5085 /// V1 (and in order), and the upper half elements should come from the upper
5086 /// half of V2 (and in order). And since V1 will become the source of the
5087 /// MOVLP, it must be either a vector load or a scalar load to vector.
5088 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
5089                                ArrayRef<int> Mask, MVT VT) {
5090   if (!VT.is128BitVector())
5091     return false;
5092
5093   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
5094     return false;
5095   // Is V2 is a vector load, don't do this transformation. We will try to use
5096   // load folding shufps op.
5097   if (ISD::isNON_EXTLoad(V2) || WillBeConstantPoolLoad(V2))
5098     return false;
5099
5100   unsigned NumElems = VT.getVectorNumElements();
5101
5102   if (NumElems != 2 && NumElems != 4)
5103     return false;
5104   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
5105     if (!isUndefOrEqual(Mask[i], i))
5106       return false;
5107   for (unsigned i = NumElems/2, e = NumElems; i != e; ++i)
5108     if (!isUndefOrEqual(Mask[i], i+NumElems))
5109       return false;
5110   return true;
5111 }
5112
5113 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
5114 /// to an zero vector.
5115 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
5116 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
5117   SDValue V1 = N->getOperand(0);
5118   SDValue V2 = N->getOperand(1);
5119   unsigned NumElems = N->getValueType(0).getVectorNumElements();
5120   for (unsigned i = 0; i != NumElems; ++i) {
5121     int Idx = N->getMaskElt(i);
5122     if (Idx >= (int)NumElems) {
5123       unsigned Opc = V2.getOpcode();
5124       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
5125         continue;
5126       if (Opc != ISD::BUILD_VECTOR ||
5127           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
5128         return false;
5129     } else if (Idx >= 0) {
5130       unsigned Opc = V1.getOpcode();
5131       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
5132         continue;
5133       if (Opc != ISD::BUILD_VECTOR ||
5134           !X86::isZeroNode(V1.getOperand(Idx)))
5135         return false;
5136     }
5137   }
5138   return true;
5139 }
5140
5141 /// getZeroVector - Returns a vector of specified type with all zero elements.
5142 ///
5143 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
5144                              SelectionDAG &DAG, SDLoc dl) {
5145   assert(VT.isVector() && "Expected a vector type");
5146
5147   // Always build SSE zero vectors as <4 x i32> bitcasted
5148   // to their dest type. This ensures they get CSE'd.
5149   SDValue Vec;
5150   if (VT.is128BitVector()) {  // SSE
5151     if (Subtarget->hasSSE2()) {  // SSE2
5152       SDValue Cst = DAG.getConstant(0, MVT::i32);
5153       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
5154     } else { // SSE1
5155       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
5156       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
5157     }
5158   } else if (VT.is256BitVector()) { // AVX
5159     if (Subtarget->hasInt256()) { // AVX2
5160       SDValue Cst = DAG.getConstant(0, MVT::i32);
5161       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
5162       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
5163     } else {
5164       // 256-bit logic and arithmetic instructions in AVX are all
5165       // floating-point, no support for integer ops. Emit fp zeroed vectors.
5166       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
5167       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
5168       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
5169     }
5170   } else if (VT.is512BitVector()) { // AVX-512
5171       SDValue Cst = DAG.getConstant(0, MVT::i32);
5172       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
5173                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
5174       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
5175   } else if (VT.getScalarType() == MVT::i1) {
5176     assert(VT.getVectorNumElements() <= 16 && "Unexpected vector type");
5177     SDValue Cst = DAG.getConstant(0, MVT::i1);
5178     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5179     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5180   } else
5181     llvm_unreachable("Unexpected vector type");
5182
5183   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
5184 }
5185
5186 /// getOnesVector - Returns a vector of specified type with all bits set.
5187 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
5188 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
5189 /// Then bitcast to their original type, ensuring they get CSE'd.
5190 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
5191                              SDLoc dl) {
5192   assert(VT.isVector() && "Expected a vector type");
5193
5194   SDValue Cst = DAG.getConstant(~0U, MVT::i32);
5195   SDValue Vec;
5196   if (VT.is256BitVector()) {
5197     if (HasInt256) { // AVX2
5198       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
5199       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
5200     } else { // AVX
5201       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
5202       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
5203     }
5204   } else if (VT.is128BitVector()) {
5205     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
5206   } else
5207     llvm_unreachable("Unexpected vector type");
5208
5209   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
5210 }
5211
5212 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
5213 /// that point to V2 points to its first element.
5214 static void NormalizeMask(SmallVectorImpl<int> &Mask, unsigned NumElems) {
5215   for (unsigned i = 0; i != NumElems; ++i) {
5216     if (Mask[i] > (int)NumElems) {
5217       Mask[i] = NumElems;
5218     }
5219   }
5220 }
5221
5222 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
5223 /// operation of specified width.
5224 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
5225                        SDValue V2) {
5226   unsigned NumElems = VT.getVectorNumElements();
5227   SmallVector<int, 8> Mask;
5228   Mask.push_back(NumElems);
5229   for (unsigned i = 1; i != NumElems; ++i)
5230     Mask.push_back(i);
5231   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
5232 }
5233
5234 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
5235 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
5236                           SDValue V2) {
5237   unsigned NumElems = VT.getVectorNumElements();
5238   SmallVector<int, 8> Mask;
5239   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
5240     Mask.push_back(i);
5241     Mask.push_back(i + NumElems);
5242   }
5243   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
5244 }
5245
5246 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
5247 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
5248                           SDValue V2) {
5249   unsigned NumElems = VT.getVectorNumElements();
5250   SmallVector<int, 8> Mask;
5251   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
5252     Mask.push_back(i + Half);
5253     Mask.push_back(i + NumElems + Half);
5254   }
5255   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
5256 }
5257
5258 // PromoteSplati8i16 - All i16 and i8 vector types can't be used directly by
5259 // a generic shuffle instruction because the target has no such instructions.
5260 // Generate shuffles which repeat i16 and i8 several times until they can be
5261 // represented by v4f32 and then be manipulated by target suported shuffles.
5262 static SDValue PromoteSplati8i16(SDValue V, SelectionDAG &DAG, int &EltNo) {
5263   MVT VT = V.getSimpleValueType();
5264   int NumElems = VT.getVectorNumElements();
5265   SDLoc dl(V);
5266
5267   while (NumElems > 4) {
5268     if (EltNo < NumElems/2) {
5269       V = getUnpackl(DAG, dl, VT, V, V);
5270     } else {
5271       V = getUnpackh(DAG, dl, VT, V, V);
5272       EltNo -= NumElems/2;
5273     }
5274     NumElems >>= 1;
5275   }
5276   return V;
5277 }
5278
5279 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
5280 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
5281   MVT VT = V.getSimpleValueType();
5282   SDLoc dl(V);
5283
5284   if (VT.is128BitVector()) {
5285     V = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V);
5286     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
5287     V = DAG.getVectorShuffle(MVT::v4f32, dl, V, DAG.getUNDEF(MVT::v4f32),
5288                              &SplatMask[0]);
5289   } else if (VT.is256BitVector()) {
5290     // To use VPERMILPS to splat scalars, the second half of indicies must
5291     // refer to the higher part, which is a duplication of the lower one,
5292     // because VPERMILPS can only handle in-lane permutations.
5293     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
5294                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
5295
5296     V = DAG.getNode(ISD::BITCAST, dl, MVT::v8f32, V);
5297     V = DAG.getVectorShuffle(MVT::v8f32, dl, V, DAG.getUNDEF(MVT::v8f32),
5298                              &SplatMask[0]);
5299   } else
5300     llvm_unreachable("Vector size not supported");
5301
5302   return DAG.getNode(ISD::BITCAST, dl, VT, V);
5303 }
5304
5305 /// PromoteSplat - Splat is promoted to target supported vector shuffles.
5306 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
5307   MVT SrcVT = SV->getSimpleValueType(0);
5308   SDValue V1 = SV->getOperand(0);
5309   SDLoc dl(SV);
5310
5311   int EltNo = SV->getSplatIndex();
5312   int NumElems = SrcVT.getVectorNumElements();
5313   bool Is256BitVec = SrcVT.is256BitVector();
5314
5315   assert(((SrcVT.is128BitVector() && NumElems > 4) || Is256BitVec) &&
5316          "Unknown how to promote splat for type");
5317
5318   // Extract the 128-bit part containing the splat element and update
5319   // the splat element index when it refers to the higher register.
5320   if (Is256BitVec) {
5321     V1 = Extract128BitVector(V1, EltNo, DAG, dl);
5322     if (EltNo >= NumElems/2)
5323       EltNo -= NumElems/2;
5324   }
5325
5326   // All i16 and i8 vector types can't be used directly by a generic shuffle
5327   // instruction because the target has no such instruction. Generate shuffles
5328   // which repeat i16 and i8 several times until they fit in i32, and then can
5329   // be manipulated by target suported shuffles.
5330   MVT EltVT = SrcVT.getVectorElementType();
5331   if (EltVT == MVT::i8 || EltVT == MVT::i16)
5332     V1 = PromoteSplati8i16(V1, DAG, EltNo);
5333
5334   // Recreate the 256-bit vector and place the same 128-bit vector
5335   // into the low and high part. This is necessary because we want
5336   // to use VPERM* to shuffle the vectors
5337   if (Is256BitVec) {
5338     V1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, SrcVT, V1, V1);
5339   }
5340
5341   return getLegalSplat(DAG, V1, EltNo);
5342 }
5343
5344 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
5345 /// vector of zero or undef vector.  This produces a shuffle where the low
5346 /// element of V2 is swizzled into the zero/undef vector, landing at element
5347 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
5348 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
5349                                            bool IsZero,
5350                                            const X86Subtarget *Subtarget,
5351                                            SelectionDAG &DAG) {
5352   MVT VT = V2.getSimpleValueType();
5353   SDValue V1 = IsZero
5354     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
5355   unsigned NumElems = VT.getVectorNumElements();
5356   SmallVector<int, 16> MaskVec;
5357   for (unsigned i = 0; i != NumElems; ++i)
5358     // If this is the insertion idx, put the low elt of V2 here.
5359     MaskVec.push_back(i == Idx ? NumElems : i);
5360   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
5361 }
5362
5363 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
5364 /// target specific opcode. Returns true if the Mask could be calculated. Sets
5365 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
5366 /// shuffles which use a single input multiple times, and in those cases it will
5367 /// adjust the mask to only have indices within that single input.
5368 static bool getTargetShuffleMask(SDNode *N, MVT VT,
5369                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
5370   unsigned NumElems = VT.getVectorNumElements();
5371   SDValue ImmN;
5372
5373   IsUnary = false;
5374   bool IsFakeUnary = false;
5375   switch(N->getOpcode()) {
5376   case X86ISD::BLENDI:
5377     ImmN = N->getOperand(N->getNumOperands()-1);
5378     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5379     break;
5380   case X86ISD::SHUFP:
5381     ImmN = N->getOperand(N->getNumOperands()-1);
5382     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5383     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
5384     break;
5385   case X86ISD::UNPCKH:
5386     DecodeUNPCKHMask(VT, Mask);
5387     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
5388     break;
5389   case X86ISD::UNPCKL:
5390     DecodeUNPCKLMask(VT, Mask);
5391     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
5392     break;
5393   case X86ISD::MOVHLPS:
5394     DecodeMOVHLPSMask(NumElems, Mask);
5395     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
5396     break;
5397   case X86ISD::MOVLHPS:
5398     DecodeMOVLHPSMask(NumElems, Mask);
5399     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
5400     break;
5401   case X86ISD::PALIGNR:
5402     ImmN = N->getOperand(N->getNumOperands()-1);
5403     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5404     break;
5405   case X86ISD::PSHUFD:
5406   case X86ISD::VPERMILPI:
5407     ImmN = N->getOperand(N->getNumOperands()-1);
5408     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5409     IsUnary = true;
5410     break;
5411   case X86ISD::PSHUFHW:
5412     ImmN = N->getOperand(N->getNumOperands()-1);
5413     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5414     IsUnary = true;
5415     break;
5416   case X86ISD::PSHUFLW:
5417     ImmN = N->getOperand(N->getNumOperands()-1);
5418     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5419     IsUnary = true;
5420     break;
5421   case X86ISD::PSHUFB: {
5422     IsUnary = true;
5423     SDValue MaskNode = N->getOperand(1);
5424     while (MaskNode->getOpcode() == ISD::BITCAST)
5425       MaskNode = MaskNode->getOperand(0);
5426
5427     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
5428       // If we have a build-vector, then things are easy.
5429       EVT VT = MaskNode.getValueType();
5430       assert(VT.isVector() &&
5431              "Can't produce a non-vector with a build_vector!");
5432       if (!VT.isInteger())
5433         return false;
5434
5435       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
5436
5437       SmallVector<uint64_t, 32> RawMask;
5438       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
5439         SDValue Op = MaskNode->getOperand(i);
5440         if (Op->getOpcode() == ISD::UNDEF) {
5441           RawMask.push_back((uint64_t)SM_SentinelUndef);
5442           continue;
5443         }
5444         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
5445         if (!CN)
5446           return false;
5447         APInt MaskElement = CN->getAPIntValue();
5448
5449         // We now have to decode the element which could be any integer size and
5450         // extract each byte of it.
5451         for (int j = 0; j < NumBytesPerElement; ++j) {
5452           // Note that this is x86 and so always little endian: the low byte is
5453           // the first byte of the mask.
5454           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
5455           MaskElement = MaskElement.lshr(8);
5456         }
5457       }
5458       DecodePSHUFBMask(RawMask, Mask);
5459       break;
5460     }
5461
5462     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
5463     if (!MaskLoad)
5464       return false;
5465
5466     SDValue Ptr = MaskLoad->getBasePtr();
5467     if (Ptr->getOpcode() == X86ISD::Wrapper)
5468       Ptr = Ptr->getOperand(0);
5469
5470     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
5471     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
5472       return false;
5473
5474     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
5475       // FIXME: Support AVX-512 here.
5476       Type *Ty = C->getType();
5477       if (!Ty->isVectorTy() || (Ty->getVectorNumElements() != 16 &&
5478                                 Ty->getVectorNumElements() != 32))
5479         return false;
5480
5481       DecodePSHUFBMask(C, Mask);
5482       break;
5483     }
5484
5485     return false;
5486   }
5487   case X86ISD::VPERMI:
5488     ImmN = N->getOperand(N->getNumOperands()-1);
5489     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5490     IsUnary = true;
5491     break;
5492   case X86ISD::MOVSS:
5493   case X86ISD::MOVSD: {
5494     // The index 0 always comes from the first element of the second source,
5495     // this is why MOVSS and MOVSD are used in the first place. The other
5496     // elements come from the other positions of the first source vector
5497     Mask.push_back(NumElems);
5498     for (unsigned i = 1; i != NumElems; ++i) {
5499       Mask.push_back(i);
5500     }
5501     break;
5502   }
5503   case X86ISD::VPERM2X128:
5504     ImmN = N->getOperand(N->getNumOperands()-1);
5505     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
5506     if (Mask.empty()) return false;
5507     break;
5508   case X86ISD::MOVSLDUP:
5509     DecodeMOVSLDUPMask(VT, Mask);
5510     break;
5511   case X86ISD::MOVSHDUP:
5512     DecodeMOVSHDUPMask(VT, Mask);
5513     break;
5514   case X86ISD::MOVDDUP:
5515   case X86ISD::MOVLHPD:
5516   case X86ISD::MOVLPD:
5517   case X86ISD::MOVLPS:
5518     // Not yet implemented
5519     return false;
5520   default: llvm_unreachable("unknown target shuffle node");
5521   }
5522
5523   // If we have a fake unary shuffle, the shuffle mask is spread across two
5524   // inputs that are actually the same node. Re-map the mask to always point
5525   // into the first input.
5526   if (IsFakeUnary)
5527     for (int &M : Mask)
5528       if (M >= (int)Mask.size())
5529         M -= Mask.size();
5530
5531   return true;
5532 }
5533
5534 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5535 /// element of the result of the vector shuffle.
5536 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
5537                                    unsigned Depth) {
5538   if (Depth == 6)
5539     return SDValue();  // Limit search depth.
5540
5541   SDValue V = SDValue(N, 0);
5542   EVT VT = V.getValueType();
5543   unsigned Opcode = V.getOpcode();
5544
5545   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
5546   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
5547     int Elt = SV->getMaskElt(Index);
5548
5549     if (Elt < 0)
5550       return DAG.getUNDEF(VT.getVectorElementType());
5551
5552     unsigned NumElems = VT.getVectorNumElements();
5553     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
5554                                          : SV->getOperand(1);
5555     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
5556   }
5557
5558   // Recurse into target specific vector shuffles to find scalars.
5559   if (isTargetShuffle(Opcode)) {
5560     MVT ShufVT = V.getSimpleValueType();
5561     unsigned NumElems = ShufVT.getVectorNumElements();
5562     SmallVector<int, 16> ShuffleMask;
5563     bool IsUnary;
5564
5565     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
5566       return SDValue();
5567
5568     int Elt = ShuffleMask[Index];
5569     if (Elt < 0)
5570       return DAG.getUNDEF(ShufVT.getVectorElementType());
5571
5572     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
5573                                          : N->getOperand(1);
5574     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
5575                                Depth+1);
5576   }
5577
5578   // Actual nodes that may contain scalar elements
5579   if (Opcode == ISD::BITCAST) {
5580     V = V.getOperand(0);
5581     EVT SrcVT = V.getValueType();
5582     unsigned NumElems = VT.getVectorNumElements();
5583
5584     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
5585       return SDValue();
5586   }
5587
5588   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5589     return (Index == 0) ? V.getOperand(0)
5590                         : DAG.getUNDEF(VT.getVectorElementType());
5591
5592   if (V.getOpcode() == ISD::BUILD_VECTOR)
5593     return V.getOperand(Index);
5594
5595   return SDValue();
5596 }
5597
5598 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
5599 /// shuffle operation which come from a consecutively from a zero. The
5600 /// search can start in two different directions, from left or right.
5601 /// We count undefs as zeros until PreferredNum is reached.
5602 static unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp,
5603                                          unsigned NumElems, bool ZerosFromLeft,
5604                                          SelectionDAG &DAG,
5605                                          unsigned PreferredNum = -1U) {
5606   unsigned NumZeros = 0;
5607   for (unsigned i = 0; i != NumElems; ++i) {
5608     unsigned Index = ZerosFromLeft ? i : NumElems - i - 1;
5609     SDValue Elt = getShuffleScalarElt(SVOp, Index, DAG, 0);
5610     if (!Elt.getNode())
5611       break;
5612
5613     if (X86::isZeroNode(Elt))
5614       ++NumZeros;
5615     else if (Elt.getOpcode() == ISD::UNDEF) // Undef as zero up to PreferredNum.
5616       NumZeros = std::min(NumZeros + 1, PreferredNum);
5617     else
5618       break;
5619   }
5620
5621   return NumZeros;
5622 }
5623
5624 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies [MaskI, MaskE)
5625 /// correspond consecutively to elements from one of the vector operands,
5626 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
5627 static
5628 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp,
5629                               unsigned MaskI, unsigned MaskE, unsigned OpIdx,
5630                               unsigned NumElems, unsigned &OpNum) {
5631   bool SeenV1 = false;
5632   bool SeenV2 = false;
5633
5634   for (unsigned i = MaskI; i != MaskE; ++i, ++OpIdx) {
5635     int Idx = SVOp->getMaskElt(i);
5636     // Ignore undef indicies
5637     if (Idx < 0)
5638       continue;
5639
5640     if (Idx < (int)NumElems)
5641       SeenV1 = true;
5642     else
5643       SeenV2 = true;
5644
5645     // Only accept consecutive elements from the same vector
5646     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
5647       return false;
5648   }
5649
5650   OpNum = SeenV1 ? 0 : 1;
5651   return true;
5652 }
5653
5654 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
5655 /// logical left shift of a vector.
5656 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5657                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5658   unsigned NumElems =
5659     SVOp->getSimpleValueType(0).getVectorNumElements();
5660   unsigned NumZeros = getNumOfConsecutiveZeros(
5661       SVOp, NumElems, false /* check zeros from right */, DAG,
5662       SVOp->getMaskElt(0));
5663   unsigned OpSrc;
5664
5665   if (!NumZeros)
5666     return false;
5667
5668   // Considering the elements in the mask that are not consecutive zeros,
5669   // check if they consecutively come from only one of the source vectors.
5670   //
5671   //               V1 = {X, A, B, C}     0
5672   //                         \  \  \    /
5673   //   vector_shuffle V1, V2 <1, 2, 3, X>
5674   //
5675   if (!isShuffleMaskConsecutive(SVOp,
5676             0,                   // Mask Start Index
5677             NumElems-NumZeros,   // Mask End Index(exclusive)
5678             NumZeros,            // Where to start looking in the src vector
5679             NumElems,            // Number of elements in vector
5680             OpSrc))              // Which source operand ?
5681     return false;
5682
5683   isLeft = false;
5684   ShAmt = NumZeros;
5685   ShVal = SVOp->getOperand(OpSrc);
5686   return true;
5687 }
5688
5689 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
5690 /// logical left shift of a vector.
5691 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5692                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5693   unsigned NumElems =
5694     SVOp->getSimpleValueType(0).getVectorNumElements();
5695   unsigned NumZeros = getNumOfConsecutiveZeros(
5696       SVOp, NumElems, true /* check zeros from left */, DAG,
5697       NumElems - SVOp->getMaskElt(NumElems - 1) - 1);
5698   unsigned OpSrc;
5699
5700   if (!NumZeros)
5701     return false;
5702
5703   // Considering the elements in the mask that are not consecutive zeros,
5704   // check if they consecutively come from only one of the source vectors.
5705   //
5706   //                           0    { A, B, X, X } = V2
5707   //                          / \    /  /
5708   //   vector_shuffle V1, V2 <X, X, 4, 5>
5709   //
5710   if (!isShuffleMaskConsecutive(SVOp,
5711             NumZeros,     // Mask Start Index
5712             NumElems,     // Mask End Index(exclusive)
5713             0,            // Where to start looking in the src vector
5714             NumElems,     // Number of elements in vector
5715             OpSrc))       // Which source operand ?
5716     return false;
5717
5718   isLeft = true;
5719   ShAmt = NumZeros;
5720   ShVal = SVOp->getOperand(OpSrc);
5721   return true;
5722 }
5723
5724 /// isVectorShift - Returns true if the shuffle can be implemented as a
5725 /// logical left or right shift of a vector.
5726 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
5727                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
5728   // Although the logic below support any bitwidth size, there are no
5729   // shift instructions which handle more than 128-bit vectors.
5730   if (!SVOp->getSimpleValueType(0).is128BitVector())
5731     return false;
5732
5733   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
5734       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
5735     return true;
5736
5737   return false;
5738 }
5739
5740 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
5741 ///
5742 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
5743                                        unsigned NumNonZero, unsigned NumZero,
5744                                        SelectionDAG &DAG,
5745                                        const X86Subtarget* Subtarget,
5746                                        const TargetLowering &TLI) {
5747   if (NumNonZero > 8)
5748     return SDValue();
5749
5750   SDLoc dl(Op);
5751   SDValue V;
5752   bool First = true;
5753   for (unsigned i = 0; i < 16; ++i) {
5754     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
5755     if (ThisIsNonZero && First) {
5756       if (NumZero)
5757         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5758       else
5759         V = DAG.getUNDEF(MVT::v8i16);
5760       First = false;
5761     }
5762
5763     if ((i & 1) != 0) {
5764       SDValue ThisElt, LastElt;
5765       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
5766       if (LastIsNonZero) {
5767         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
5768                               MVT::i16, Op.getOperand(i-1));
5769       }
5770       if (ThisIsNonZero) {
5771         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
5772         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
5773                               ThisElt, DAG.getConstant(8, MVT::i8));
5774         if (LastIsNonZero)
5775           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
5776       } else
5777         ThisElt = LastElt;
5778
5779       if (ThisElt.getNode())
5780         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
5781                         DAG.getIntPtrConstant(i/2));
5782     }
5783   }
5784
5785   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
5786 }
5787
5788 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
5789 ///
5790 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5791                                      unsigned NumNonZero, unsigned NumZero,
5792                                      SelectionDAG &DAG,
5793                                      const X86Subtarget* Subtarget,
5794                                      const TargetLowering &TLI) {
5795   if (NumNonZero > 4)
5796     return SDValue();
5797
5798   SDLoc dl(Op);
5799   SDValue V;
5800   bool First = true;
5801   for (unsigned i = 0; i < 8; ++i) {
5802     bool isNonZero = (NonZeros & (1 << i)) != 0;
5803     if (isNonZero) {
5804       if (First) {
5805         if (NumZero)
5806           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5807         else
5808           V = DAG.getUNDEF(MVT::v8i16);
5809         First = false;
5810       }
5811       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5812                       MVT::v8i16, V, Op.getOperand(i),
5813                       DAG.getIntPtrConstant(i));
5814     }
5815   }
5816
5817   return V;
5818 }
5819
5820 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
5821 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5822                                      const X86Subtarget *Subtarget,
5823                                      const TargetLowering &TLI) {
5824   // Find all zeroable elements.
5825   bool Zeroable[4];
5826   for (int i=0; i < 4; ++i) {
5827     SDValue Elt = Op->getOperand(i);
5828     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5829   }
5830   assert(std::count_if(&Zeroable[0], &Zeroable[4],
5831                        [](bool M) { return !M; }) > 1 &&
5832          "We expect at least two non-zero elements!");
5833
5834   // We only know how to deal with build_vector nodes where elements are either
5835   // zeroable or extract_vector_elt with constant index.
5836   SDValue FirstNonZero;
5837   unsigned FirstNonZeroIdx;
5838   for (unsigned i=0; i < 4; ++i) {
5839     if (Zeroable[i])
5840       continue;
5841     SDValue Elt = Op->getOperand(i);
5842     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5843         !isa<ConstantSDNode>(Elt.getOperand(1)))
5844       return SDValue();
5845     // Make sure that this node is extracting from a 128-bit vector.
5846     MVT VT = Elt.getOperand(0).getSimpleValueType();
5847     if (!VT.is128BitVector())
5848       return SDValue();
5849     if (!FirstNonZero.getNode()) {
5850       FirstNonZero = Elt;
5851       FirstNonZeroIdx = i;
5852     }
5853   }
5854
5855   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5856   SDValue V1 = FirstNonZero.getOperand(0);
5857   MVT VT = V1.getSimpleValueType();
5858
5859   // See if this build_vector can be lowered as a blend with zero.
5860   SDValue Elt;
5861   unsigned EltMaskIdx, EltIdx;
5862   int Mask[4];
5863   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5864     if (Zeroable[EltIdx]) {
5865       // The zero vector will be on the right hand side.
5866       Mask[EltIdx] = EltIdx+4;
5867       continue;
5868     }
5869
5870     Elt = Op->getOperand(EltIdx);
5871     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5872     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5873     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5874       break;
5875     Mask[EltIdx] = EltIdx;
5876   }
5877
5878   if (EltIdx == 4) {
5879     // Let the shuffle legalizer deal with blend operations.
5880     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5881     if (V1.getSimpleValueType() != VT)
5882       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5883     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5884   }
5885
5886   // See if we can lower this build_vector to a INSERTPS.
5887   if (!Subtarget->hasSSE41())
5888     return SDValue();
5889
5890   SDValue V2 = Elt.getOperand(0);
5891   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5892     V1 = SDValue();
5893
5894   bool CanFold = true;
5895   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5896     if (Zeroable[i])
5897       continue;
5898
5899     SDValue Current = Op->getOperand(i);
5900     SDValue SrcVector = Current->getOperand(0);
5901     if (!V1.getNode())
5902       V1 = SrcVector;
5903     CanFold = SrcVector == V1 &&
5904       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5905   }
5906
5907   if (!CanFold)
5908     return SDValue();
5909
5910   assert(V1.getNode() && "Expected at least two non-zero elements!");
5911   if (V1.getSimpleValueType() != MVT::v4f32)
5912     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5913   if (V2.getSimpleValueType() != MVT::v4f32)
5914     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5915
5916   // Ok, we can emit an INSERTPS instruction.
5917   unsigned ZMask = 0;
5918   for (int i = 0; i < 4; ++i)
5919     if (Zeroable[i])
5920       ZMask |= 1 << i;
5921
5922   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5923   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5924   SDValue Result = DAG.getNode(X86ISD::INSERTPS, SDLoc(Op), MVT::v4f32, V1, V2,
5925                                DAG.getIntPtrConstant(InsertPSMask));
5926   return DAG.getNode(ISD::BITCAST, SDLoc(Op), VT, Result);
5927 }
5928
5929 /// getVShift - Return a vector logical shift node.
5930 ///
5931 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5932                          unsigned NumBits, SelectionDAG &DAG,
5933                          const TargetLowering &TLI, SDLoc dl) {
5934   assert(VT.is128BitVector() && "Unknown type for VShift");
5935   EVT ShVT = MVT::v2i64;
5936   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5937   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
5938   return DAG.getNode(ISD::BITCAST, dl, VT,
5939                      DAG.getNode(Opc, dl, ShVT, SrcOp,
5940                              DAG.getConstant(NumBits,
5941                                   TLI.getScalarShiftAmountTy(SrcOp.getValueType()))));
5942 }
5943
5944 static SDValue
5945 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5946
5947   // Check if the scalar load can be widened into a vector load. And if
5948   // the address is "base + cst" see if the cst can be "absorbed" into
5949   // the shuffle mask.
5950   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5951     SDValue Ptr = LD->getBasePtr();
5952     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5953       return SDValue();
5954     EVT PVT = LD->getValueType(0);
5955     if (PVT != MVT::i32 && PVT != MVT::f32)
5956       return SDValue();
5957
5958     int FI = -1;
5959     int64_t Offset = 0;
5960     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5961       FI = FINode->getIndex();
5962       Offset = 0;
5963     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5964                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5965       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5966       Offset = Ptr.getConstantOperandVal(1);
5967       Ptr = Ptr.getOperand(0);
5968     } else {
5969       return SDValue();
5970     }
5971
5972     // FIXME: 256-bit vector instructions don't require a strict alignment,
5973     // improve this code to support it better.
5974     unsigned RequiredAlign = VT.getSizeInBits()/8;
5975     SDValue Chain = LD->getChain();
5976     // Make sure the stack object alignment is at least 16 or 32.
5977     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5978     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5979       if (MFI->isFixedObjectIndex(FI)) {
5980         // Can't change the alignment. FIXME: It's possible to compute
5981         // the exact stack offset and reference FI + adjust offset instead.
5982         // If someone *really* cares about this. That's the way to implement it.
5983         return SDValue();
5984       } else {
5985         MFI->setObjectAlignment(FI, RequiredAlign);
5986       }
5987     }
5988
5989     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5990     // Ptr + (Offset & ~15).
5991     if (Offset < 0)
5992       return SDValue();
5993     if ((Offset % RequiredAlign) & 3)
5994       return SDValue();
5995     int64_t StartOffset = Offset & ~(RequiredAlign-1);
5996     if (StartOffset)
5997       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
5998                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
5999
6000     int EltNo = (Offset - StartOffset) >> 2;
6001     unsigned NumElems = VT.getVectorNumElements();
6002
6003     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
6004     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
6005                              LD->getPointerInfo().getWithOffset(StartOffset),
6006                              false, false, false, 0);
6007
6008     SmallVector<int, 8> Mask;
6009     for (unsigned i = 0; i != NumElems; ++i)
6010       Mask.push_back(EltNo);
6011
6012     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
6013   }
6014
6015   return SDValue();
6016 }
6017
6018 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
6019 /// vector of type 'VT', see if the elements can be replaced by a single large
6020 /// load which has the same value as a build_vector whose operands are 'elts'.
6021 ///
6022 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
6023 ///
6024 /// FIXME: we'd also like to handle the case where the last elements are zero
6025 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
6026 /// There's even a handy isZeroNode for that purpose.
6027 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
6028                                         SDLoc &DL, SelectionDAG &DAG,
6029                                         bool isAfterLegalize) {
6030   EVT EltVT = VT.getVectorElementType();
6031   unsigned NumElems = Elts.size();
6032
6033   LoadSDNode *LDBase = nullptr;
6034   unsigned LastLoadedElt = -1U;
6035
6036   // For each element in the initializer, see if we've found a load or an undef.
6037   // If we don't find an initial load element, or later load elements are
6038   // non-consecutive, bail out.
6039   for (unsigned i = 0; i < NumElems; ++i) {
6040     SDValue Elt = Elts[i];
6041
6042     if (!Elt.getNode() ||
6043         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
6044       return SDValue();
6045     if (!LDBase) {
6046       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
6047         return SDValue();
6048       LDBase = cast<LoadSDNode>(Elt.getNode());
6049       LastLoadedElt = i;
6050       continue;
6051     }
6052     if (Elt.getOpcode() == ISD::UNDEF)
6053       continue;
6054
6055     LoadSDNode *LD = cast<LoadSDNode>(Elt);
6056     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
6057       return SDValue();
6058     LastLoadedElt = i;
6059   }
6060
6061   // If we have found an entire vector of loads and undefs, then return a large
6062   // load of the entire vector width starting at the base pointer.  If we found
6063   // consecutive loads for the low half, generate a vzext_load node.
6064   if (LastLoadedElt == NumElems - 1) {
6065
6066     if (isAfterLegalize &&
6067         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
6068       return SDValue();
6069
6070     SDValue NewLd = SDValue();
6071
6072     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
6073                         LDBase->getPointerInfo(), LDBase->isVolatile(),
6074                         LDBase->isNonTemporal(), LDBase->isInvariant(),
6075                         LDBase->getAlignment());
6076
6077     if (LDBase->hasAnyUseOfValue(1)) {
6078       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
6079                                      SDValue(LDBase, 1),
6080                                      SDValue(NewLd.getNode(), 1));
6081       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
6082       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
6083                              SDValue(NewLd.getNode(), 1));
6084     }
6085
6086     return NewLd;
6087   }
6088
6089   //TODO: The code below fires only for for loading the low v2i32 / v2f32
6090   //of a v4i32 / v4f32. It's probably worth generalizing.
6091   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
6092       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
6093     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
6094     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
6095     SDValue ResNode =
6096         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
6097                                 LDBase->getPointerInfo(),
6098                                 LDBase->getAlignment(),
6099                                 false/*isVolatile*/, true/*ReadMem*/,
6100                                 false/*WriteMem*/);
6101
6102     // Make sure the newly-created LOAD is in the same position as LDBase in
6103     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
6104     // update uses of LDBase's output chain to use the TokenFactor.
6105     if (LDBase->hasAnyUseOfValue(1)) {
6106       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
6107                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
6108       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
6109       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
6110                              SDValue(ResNode.getNode(), 1));
6111     }
6112
6113     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
6114   }
6115   return SDValue();
6116 }
6117
6118 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
6119 /// to generate a splat value for the following cases:
6120 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
6121 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
6122 /// a scalar load, or a constant.
6123 /// The VBROADCAST node is returned when a pattern is found,
6124 /// or SDValue() otherwise.
6125 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
6126                                     SelectionDAG &DAG) {
6127   // VBROADCAST requires AVX.
6128   // TODO: Splats could be generated for non-AVX CPUs using SSE
6129   // instructions, but there's less potential gain for only 128-bit vectors.
6130   if (!Subtarget->hasAVX())
6131     return SDValue();
6132
6133   MVT VT = Op.getSimpleValueType();
6134   SDLoc dl(Op);
6135
6136   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
6137          "Unsupported vector type for broadcast.");
6138
6139   SDValue Ld;
6140   bool ConstSplatVal;
6141
6142   switch (Op.getOpcode()) {
6143     default:
6144       // Unknown pattern found.
6145       return SDValue();
6146
6147     case ISD::BUILD_VECTOR: {
6148       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
6149       BitVector UndefElements;
6150       SDValue Splat = BVOp->getSplatValue(&UndefElements);
6151
6152       // We need a splat of a single value to use broadcast, and it doesn't
6153       // make any sense if the value is only in one element of the vector.
6154       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
6155         return SDValue();
6156
6157       Ld = Splat;
6158       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
6159                        Ld.getOpcode() == ISD::ConstantFP);
6160
6161       // Make sure that all of the users of a non-constant load are from the
6162       // BUILD_VECTOR node.
6163       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
6164         return SDValue();
6165       break;
6166     }
6167
6168     case ISD::VECTOR_SHUFFLE: {
6169       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6170
6171       // Shuffles must have a splat mask where the first element is
6172       // broadcasted.
6173       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
6174         return SDValue();
6175
6176       SDValue Sc = Op.getOperand(0);
6177       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
6178           Sc.getOpcode() != ISD::BUILD_VECTOR) {
6179
6180         if (!Subtarget->hasInt256())
6181           return SDValue();
6182
6183         // Use the register form of the broadcast instruction available on AVX2.
6184         if (VT.getSizeInBits() >= 256)
6185           Sc = Extract128BitVector(Sc, 0, DAG, dl);
6186         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
6187       }
6188
6189       Ld = Sc.getOperand(0);
6190       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
6191                        Ld.getOpcode() == ISD::ConstantFP);
6192
6193       // The scalar_to_vector node and the suspected
6194       // load node must have exactly one user.
6195       // Constants may have multiple users.
6196
6197       // AVX-512 has register version of the broadcast
6198       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
6199         Ld.getValueType().getSizeInBits() >= 32;
6200       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
6201           !hasRegVer))
6202         return SDValue();
6203       break;
6204     }
6205   }
6206
6207   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
6208   bool IsGE256 = (VT.getSizeInBits() >= 256);
6209
6210   // When optimizing for size, generate up to 5 extra bytes for a broadcast
6211   // instruction to save 8 or more bytes of constant pool data.
6212   // TODO: If multiple splats are generated to load the same constant,
6213   // it may be detrimental to overall size. There needs to be a way to detect
6214   // that condition to know if this is truly a size win.
6215   const Function *F = DAG.getMachineFunction().getFunction();
6216   bool OptForSize = F->getAttributes().
6217     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
6218
6219   // Handle broadcasting a single constant scalar from the constant pool
6220   // into a vector.
6221   // On Sandybridge (no AVX2), it is still better to load a constant vector
6222   // from the constant pool and not to broadcast it from a scalar.
6223   // But override that restriction when optimizing for size.
6224   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
6225   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
6226     EVT CVT = Ld.getValueType();
6227     assert(!CVT.isVector() && "Must not broadcast a vector type");
6228
6229     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
6230     // For size optimization, also splat v2f64 and v2i64, and for size opt
6231     // with AVX2, also splat i8 and i16.
6232     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
6233     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
6234         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
6235       const Constant *C = nullptr;
6236       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
6237         C = CI->getConstantIntValue();
6238       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
6239         C = CF->getConstantFPValue();
6240
6241       assert(C && "Invalid constant type");
6242
6243       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6244       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
6245       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
6246       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
6247                        MachinePointerInfo::getConstantPool(),
6248                        false, false, false, Alignment);
6249
6250       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
6251     }
6252   }
6253
6254   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
6255
6256   // Handle AVX2 in-register broadcasts.
6257   if (!IsLoad && Subtarget->hasInt256() &&
6258       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
6259     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
6260
6261   // The scalar source must be a normal load.
6262   if (!IsLoad)
6263     return SDValue();
6264
6265   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
6266       (Subtarget->hasVLX() && ScalarSize == 64))
6267     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
6268
6269   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
6270   // double since there is no vbroadcastsd xmm
6271   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
6272     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
6273       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
6274   }
6275
6276   // Unsupported broadcast.
6277   return SDValue();
6278 }
6279
6280 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
6281 /// underlying vector and index.
6282 ///
6283 /// Modifies \p ExtractedFromVec to the real vector and returns the real
6284 /// index.
6285 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
6286                                          SDValue ExtIdx) {
6287   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
6288   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
6289     return Idx;
6290
6291   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
6292   // lowered this:
6293   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
6294   // to:
6295   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
6296   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
6297   //                           undef)
6298   //                       Constant<0>)
6299   // In this case the vector is the extract_subvector expression and the index
6300   // is 2, as specified by the shuffle.
6301   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
6302   SDValue ShuffleVec = SVOp->getOperand(0);
6303   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
6304   assert(ShuffleVecVT.getVectorElementType() ==
6305          ExtractedFromVec.getSimpleValueType().getVectorElementType());
6306
6307   int ShuffleIdx = SVOp->getMaskElt(Idx);
6308   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
6309     ExtractedFromVec = ShuffleVec;
6310     return ShuffleIdx;
6311   }
6312   return Idx;
6313 }
6314
6315 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
6316   MVT VT = Op.getSimpleValueType();
6317
6318   // Skip if insert_vec_elt is not supported.
6319   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6320   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
6321     return SDValue();
6322
6323   SDLoc DL(Op);
6324   unsigned NumElems = Op.getNumOperands();
6325
6326   SDValue VecIn1;
6327   SDValue VecIn2;
6328   SmallVector<unsigned, 4> InsertIndices;
6329   SmallVector<int, 8> Mask(NumElems, -1);
6330
6331   for (unsigned i = 0; i != NumElems; ++i) {
6332     unsigned Opc = Op.getOperand(i).getOpcode();
6333
6334     if (Opc == ISD::UNDEF)
6335       continue;
6336
6337     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
6338       // Quit if more than 1 elements need inserting.
6339       if (InsertIndices.size() > 1)
6340         return SDValue();
6341
6342       InsertIndices.push_back(i);
6343       continue;
6344     }
6345
6346     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
6347     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
6348     // Quit if non-constant index.
6349     if (!isa<ConstantSDNode>(ExtIdx))
6350       return SDValue();
6351     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
6352
6353     // Quit if extracted from vector of different type.
6354     if (ExtractedFromVec.getValueType() != VT)
6355       return SDValue();
6356
6357     if (!VecIn1.getNode())
6358       VecIn1 = ExtractedFromVec;
6359     else if (VecIn1 != ExtractedFromVec) {
6360       if (!VecIn2.getNode())
6361         VecIn2 = ExtractedFromVec;
6362       else if (VecIn2 != ExtractedFromVec)
6363         // Quit if more than 2 vectors to shuffle
6364         return SDValue();
6365     }
6366
6367     if (ExtractedFromVec == VecIn1)
6368       Mask[i] = Idx;
6369     else if (ExtractedFromVec == VecIn2)
6370       Mask[i] = Idx + NumElems;
6371   }
6372
6373   if (!VecIn1.getNode())
6374     return SDValue();
6375
6376   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
6377   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
6378   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
6379     unsigned Idx = InsertIndices[i];
6380     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
6381                      DAG.getIntPtrConstant(Idx));
6382   }
6383
6384   return NV;
6385 }
6386
6387 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
6388 SDValue
6389 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
6390
6391   MVT VT = Op.getSimpleValueType();
6392   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
6393          "Unexpected type in LowerBUILD_VECTORvXi1!");
6394
6395   SDLoc dl(Op);
6396   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6397     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
6398     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
6399     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
6400   }
6401
6402   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
6403     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
6404     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
6405     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
6406   }
6407
6408   bool AllContants = true;
6409   uint64_t Immediate = 0;
6410   int NonConstIdx = -1;
6411   bool IsSplat = true;
6412   unsigned NumNonConsts = 0;
6413   unsigned NumConsts = 0;
6414   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
6415     SDValue In = Op.getOperand(idx);
6416     if (In.getOpcode() == ISD::UNDEF)
6417       continue;
6418     if (!isa<ConstantSDNode>(In)) {
6419       AllContants = false;
6420       NonConstIdx = idx;
6421       NumNonConsts++;
6422     } else {
6423       NumConsts++;
6424       if (cast<ConstantSDNode>(In)->getZExtValue())
6425       Immediate |= (1ULL << idx);
6426     }
6427     if (In != Op.getOperand(0))
6428       IsSplat = false;
6429   }
6430
6431   if (AllContants) {
6432     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
6433       DAG.getConstant(Immediate, MVT::i16));
6434     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
6435                        DAG.getIntPtrConstant(0));
6436   }
6437
6438   if (NumNonConsts == 1 && NonConstIdx != 0) {
6439     SDValue DstVec;
6440     if (NumConsts) {
6441       SDValue VecAsImm = DAG.getConstant(Immediate,
6442                                          MVT::getIntegerVT(VT.getSizeInBits()));
6443       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
6444     }
6445     else
6446       DstVec = DAG.getUNDEF(VT);
6447     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
6448                        Op.getOperand(NonConstIdx),
6449                        DAG.getIntPtrConstant(NonConstIdx));
6450   }
6451   if (!IsSplat && (NonConstIdx != 0))
6452     llvm_unreachable("Unsupported BUILD_VECTOR operation");
6453   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
6454   SDValue Select;
6455   if (IsSplat)
6456     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
6457                           DAG.getConstant(-1, SelectVT),
6458                           DAG.getConstant(0, SelectVT));
6459   else
6460     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
6461                          DAG.getConstant((Immediate | 1), SelectVT),
6462                          DAG.getConstant(Immediate, SelectVT));
6463   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
6464 }
6465
6466 /// \brief Return true if \p N implements a horizontal binop and return the
6467 /// operands for the horizontal binop into V0 and V1.
6468 ///
6469 /// This is a helper function of PerformBUILD_VECTORCombine.
6470 /// This function checks that the build_vector \p N in input implements a
6471 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
6472 /// operation to match.
6473 /// For example, if \p Opcode is equal to ISD::ADD, then this function
6474 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
6475 /// is equal to ISD::SUB, then this function checks if this is a horizontal
6476 /// arithmetic sub.
6477 ///
6478 /// This function only analyzes elements of \p N whose indices are
6479 /// in range [BaseIdx, LastIdx).
6480 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
6481                               SelectionDAG &DAG,
6482                               unsigned BaseIdx, unsigned LastIdx,
6483                               SDValue &V0, SDValue &V1) {
6484   EVT VT = N->getValueType(0);
6485
6486   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
6487   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
6488          "Invalid Vector in input!");
6489
6490   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
6491   bool CanFold = true;
6492   unsigned ExpectedVExtractIdx = BaseIdx;
6493   unsigned NumElts = LastIdx - BaseIdx;
6494   V0 = DAG.getUNDEF(VT);
6495   V1 = DAG.getUNDEF(VT);
6496
6497   // Check if N implements a horizontal binop.
6498   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
6499     SDValue Op = N->getOperand(i + BaseIdx);
6500
6501     // Skip UNDEFs.
6502     if (Op->getOpcode() == ISD::UNDEF) {
6503       // Update the expected vector extract index.
6504       if (i * 2 == NumElts)
6505         ExpectedVExtractIdx = BaseIdx;
6506       ExpectedVExtractIdx += 2;
6507       continue;
6508     }
6509
6510     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
6511
6512     if (!CanFold)
6513       break;
6514
6515     SDValue Op0 = Op.getOperand(0);
6516     SDValue Op1 = Op.getOperand(1);
6517
6518     // Try to match the following pattern:
6519     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
6520     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6521         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6522         Op0.getOperand(0) == Op1.getOperand(0) &&
6523         isa<ConstantSDNode>(Op0.getOperand(1)) &&
6524         isa<ConstantSDNode>(Op1.getOperand(1)));
6525     if (!CanFold)
6526       break;
6527
6528     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6529     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
6530
6531     if (i * 2 < NumElts) {
6532       if (V0.getOpcode() == ISD::UNDEF)
6533         V0 = Op0.getOperand(0);
6534     } else {
6535       if (V1.getOpcode() == ISD::UNDEF)
6536         V1 = Op0.getOperand(0);
6537       if (i * 2 == NumElts)
6538         ExpectedVExtractIdx = BaseIdx;
6539     }
6540
6541     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
6542     if (I0 == ExpectedVExtractIdx)
6543       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
6544     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
6545       // Try to match the following dag sequence:
6546       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
6547       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
6548     } else
6549       CanFold = false;
6550
6551     ExpectedVExtractIdx += 2;
6552   }
6553
6554   return CanFold;
6555 }
6556
6557 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
6558 /// a concat_vector.
6559 ///
6560 /// This is a helper function of PerformBUILD_VECTORCombine.
6561 /// This function expects two 256-bit vectors called V0 and V1.
6562 /// At first, each vector is split into two separate 128-bit vectors.
6563 /// Then, the resulting 128-bit vectors are used to implement two
6564 /// horizontal binary operations.
6565 ///
6566 /// The kind of horizontal binary operation is defined by \p X86Opcode.
6567 ///
6568 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
6569 /// the two new horizontal binop.
6570 /// When Mode is set, the first horizontal binop dag node would take as input
6571 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
6572 /// horizontal binop dag node would take as input the lower 128-bit of V1
6573 /// and the upper 128-bit of V1.
6574 ///   Example:
6575 ///     HADD V0_LO, V0_HI
6576 ///     HADD V1_LO, V1_HI
6577 ///
6578 /// Otherwise, the first horizontal binop dag node takes as input the lower
6579 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
6580 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
6581 ///   Example:
6582 ///     HADD V0_LO, V1_LO
6583 ///     HADD V0_HI, V1_HI
6584 ///
6585 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
6586 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
6587 /// the upper 128-bits of the result.
6588 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
6589                                      SDLoc DL, SelectionDAG &DAG,
6590                                      unsigned X86Opcode, bool Mode,
6591                                      bool isUndefLO, bool isUndefHI) {
6592   EVT VT = V0.getValueType();
6593   assert(VT.is256BitVector() && VT == V1.getValueType() &&
6594          "Invalid nodes in input!");
6595
6596   unsigned NumElts = VT.getVectorNumElements();
6597   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
6598   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
6599   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
6600   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
6601   EVT NewVT = V0_LO.getValueType();
6602
6603   SDValue LO = DAG.getUNDEF(NewVT);
6604   SDValue HI = DAG.getUNDEF(NewVT);
6605
6606   if (Mode) {
6607     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6608     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
6609       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
6610     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
6611       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
6612   } else {
6613     // Don't emit a horizontal binop if the result is expected to be UNDEF.
6614     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
6615                        V1_LO->getOpcode() != ISD::UNDEF))
6616       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
6617
6618     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
6619                        V1_HI->getOpcode() != ISD::UNDEF))
6620       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
6621   }
6622
6623   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
6624 }
6625
6626 /// \brief Try to fold a build_vector that performs an 'addsub' into the
6627 /// sequence of 'vadd + vsub + blendi'.
6628 static SDValue matchAddSub(const BuildVectorSDNode *BV, SelectionDAG &DAG,
6629                            const X86Subtarget *Subtarget) {
6630   SDLoc DL(BV);
6631   EVT VT = BV->getValueType(0);
6632   unsigned NumElts = VT.getVectorNumElements();
6633   SDValue InVec0 = DAG.getUNDEF(VT);
6634   SDValue InVec1 = DAG.getUNDEF(VT);
6635
6636   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
6637           VT == MVT::v2f64) && "build_vector with an invalid type found!");
6638
6639   // Odd-numbered elements in the input build vector are obtained from
6640   // adding two integer/float elements.
6641   // Even-numbered elements in the input build vector are obtained from
6642   // subtracting two integer/float elements.
6643   unsigned ExpectedOpcode = ISD::FSUB;
6644   unsigned NextExpectedOpcode = ISD::FADD;
6645   bool AddFound = false;
6646   bool SubFound = false;
6647
6648   for (unsigned i = 0, e = NumElts; i != e; i++) {
6649     SDValue Op = BV->getOperand(i);
6650
6651     // Skip 'undef' values.
6652     unsigned Opcode = Op.getOpcode();
6653     if (Opcode == ISD::UNDEF) {
6654       std::swap(ExpectedOpcode, NextExpectedOpcode);
6655       continue;
6656     }
6657
6658     // Early exit if we found an unexpected opcode.
6659     if (Opcode != ExpectedOpcode)
6660       return SDValue();
6661
6662     SDValue Op0 = Op.getOperand(0);
6663     SDValue Op1 = Op.getOperand(1);
6664
6665     // Try to match the following pattern:
6666     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
6667     // Early exit if we cannot match that sequence.
6668     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6669         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6670         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
6671         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
6672         Op0.getOperand(1) != Op1.getOperand(1))
6673       return SDValue();
6674
6675     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
6676     if (I0 != i)
6677       return SDValue();
6678
6679     // We found a valid add/sub node. Update the information accordingly.
6680     if (i & 1)
6681       AddFound = true;
6682     else
6683       SubFound = true;
6684
6685     // Update InVec0 and InVec1.
6686     if (InVec0.getOpcode() == ISD::UNDEF)
6687       InVec0 = Op0.getOperand(0);
6688     if (InVec1.getOpcode() == ISD::UNDEF)
6689       InVec1 = Op1.getOperand(0);
6690
6691     // Make sure that operands in input to each add/sub node always
6692     // come from a same pair of vectors.
6693     if (InVec0 != Op0.getOperand(0)) {
6694       if (ExpectedOpcode == ISD::FSUB)
6695         return SDValue();
6696
6697       // FADD is commutable. Try to commute the operands
6698       // and then test again.
6699       std::swap(Op0, Op1);
6700       if (InVec0 != Op0.getOperand(0))
6701         return SDValue();
6702     }
6703
6704     if (InVec1 != Op1.getOperand(0))
6705       return SDValue();
6706
6707     // Update the pair of expected opcodes.
6708     std::swap(ExpectedOpcode, NextExpectedOpcode);
6709   }
6710
6711   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
6712   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
6713       InVec1.getOpcode() != ISD::UNDEF)
6714     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
6715
6716   return SDValue();
6717 }
6718
6719 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG,
6720                                           const X86Subtarget *Subtarget) {
6721   SDLoc DL(N);
6722   EVT VT = N->getValueType(0);
6723   unsigned NumElts = VT.getVectorNumElements();
6724   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
6725   SDValue InVec0, InVec1;
6726
6727   // Try to match an ADDSUB.
6728   if ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
6729       (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) {
6730     SDValue Value = matchAddSub(BV, DAG, Subtarget);
6731     if (Value.getNode())
6732       return Value;
6733   }
6734
6735   // Try to match horizontal ADD/SUB.
6736   unsigned NumUndefsLO = 0;
6737   unsigned NumUndefsHI = 0;
6738   unsigned Half = NumElts/2;
6739
6740   // Count the number of UNDEF operands in the build_vector in input.
6741   for (unsigned i = 0, e = Half; i != e; ++i)
6742     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6743       NumUndefsLO++;
6744
6745   for (unsigned i = Half, e = NumElts; i != e; ++i)
6746     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
6747       NumUndefsHI++;
6748
6749   // Early exit if this is either a build_vector of all UNDEFs or all the
6750   // operands but one are UNDEF.
6751   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6752     return SDValue();
6753
6754   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6755     // Try to match an SSE3 float HADD/HSUB.
6756     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6757       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6758
6759     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6760       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6761   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6762     // Try to match an SSSE3 integer HADD/HSUB.
6763     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6764       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6765
6766     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6767       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6768   }
6769
6770   if (!Subtarget->hasAVX())
6771     return SDValue();
6772
6773   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6774     // Try to match an AVX horizontal add/sub of packed single/double
6775     // precision floating point values from 256-bit vectors.
6776     SDValue InVec2, InVec3;
6777     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6778         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6779         ((InVec0.getOpcode() == ISD::UNDEF ||
6780           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6781         ((InVec1.getOpcode() == ISD::UNDEF ||
6782           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6783       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6784
6785     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6786         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6787         ((InVec0.getOpcode() == ISD::UNDEF ||
6788           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6789         ((InVec1.getOpcode() == ISD::UNDEF ||
6790           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6791       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6792   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6793     // Try to match an AVX2 horizontal add/sub of signed integers.
6794     SDValue InVec2, InVec3;
6795     unsigned X86Opcode;
6796     bool CanFold = true;
6797
6798     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6799         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6800         ((InVec0.getOpcode() == ISD::UNDEF ||
6801           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6802         ((InVec1.getOpcode() == ISD::UNDEF ||
6803           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6804       X86Opcode = X86ISD::HADD;
6805     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6806         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6807         ((InVec0.getOpcode() == ISD::UNDEF ||
6808           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6809         ((InVec1.getOpcode() == ISD::UNDEF ||
6810           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6811       X86Opcode = X86ISD::HSUB;
6812     else
6813       CanFold = false;
6814
6815     if (CanFold) {
6816       // Fold this build_vector into a single horizontal add/sub.
6817       // Do this only if the target has AVX2.
6818       if (Subtarget->hasAVX2())
6819         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6820
6821       // Do not try to expand this build_vector into a pair of horizontal
6822       // add/sub if we can emit a pair of scalar add/sub.
6823       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6824         return SDValue();
6825
6826       // Convert this build_vector into a pair of horizontal binop followed by
6827       // a concat vector.
6828       bool isUndefLO = NumUndefsLO == Half;
6829       bool isUndefHI = NumUndefsHI == Half;
6830       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6831                                    isUndefLO, isUndefHI);
6832     }
6833   }
6834
6835   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6836        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6837     unsigned X86Opcode;
6838     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6839       X86Opcode = X86ISD::HADD;
6840     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6841       X86Opcode = X86ISD::HSUB;
6842     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6843       X86Opcode = X86ISD::FHADD;
6844     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6845       X86Opcode = X86ISD::FHSUB;
6846     else
6847       return SDValue();
6848
6849     // Don't try to expand this build_vector into a pair of horizontal add/sub
6850     // if we can simply emit a pair of scalar add/sub.
6851     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6852       return SDValue();
6853
6854     // Convert this build_vector into two horizontal add/sub followed by
6855     // a concat vector.
6856     bool isUndefLO = NumUndefsLO == Half;
6857     bool isUndefHI = NumUndefsHI == Half;
6858     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6859                                  isUndefLO, isUndefHI);
6860   }
6861
6862   return SDValue();
6863 }
6864
6865 SDValue
6866 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6867   SDLoc dl(Op);
6868
6869   MVT VT = Op.getSimpleValueType();
6870   MVT ExtVT = VT.getVectorElementType();
6871   unsigned NumElems = Op.getNumOperands();
6872
6873   // Generate vectors for predicate vectors.
6874   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6875     return LowerBUILD_VECTORvXi1(Op, DAG);
6876
6877   // Vectors containing all zeros can be matched by pxor and xorps later
6878   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6879     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6880     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6881     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6882       return Op;
6883
6884     return getZeroVector(VT, Subtarget, DAG, dl);
6885   }
6886
6887   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6888   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6889   // vpcmpeqd on 256-bit vectors.
6890   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6891     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6892       return Op;
6893
6894     if (!VT.is512BitVector())
6895       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
6896   }
6897
6898   SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
6899   if (Broadcast.getNode())
6900     return Broadcast;
6901
6902   unsigned EVTBits = ExtVT.getSizeInBits();
6903
6904   unsigned NumZero  = 0;
6905   unsigned NumNonZero = 0;
6906   unsigned NonZeros = 0;
6907   bool IsAllConstants = true;
6908   SmallSet<SDValue, 8> Values;
6909   for (unsigned i = 0; i < NumElems; ++i) {
6910     SDValue Elt = Op.getOperand(i);
6911     if (Elt.getOpcode() == ISD::UNDEF)
6912       continue;
6913     Values.insert(Elt);
6914     if (Elt.getOpcode() != ISD::Constant &&
6915         Elt.getOpcode() != ISD::ConstantFP)
6916       IsAllConstants = false;
6917     if (X86::isZeroNode(Elt))
6918       NumZero++;
6919     else {
6920       NonZeros |= (1 << i);
6921       NumNonZero++;
6922     }
6923   }
6924
6925   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6926   if (NumNonZero == 0)
6927     return DAG.getUNDEF(VT);
6928
6929   // Special case for single non-zero, non-undef, element.
6930   if (NumNonZero == 1) {
6931     unsigned Idx = countTrailingZeros(NonZeros);
6932     SDValue Item = Op.getOperand(Idx);
6933
6934     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6935     // the value are obviously zero, truncate the value to i32 and do the
6936     // insertion that way.  Only do this if the value is non-constant or if the
6937     // value is a constant being inserted into element 0.  It is cheaper to do
6938     // a constant pool load than it is to do a movd + shuffle.
6939     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6940         (!IsAllConstants || Idx == 0)) {
6941       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6942         // Handle SSE only.
6943         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6944         EVT VecVT = MVT::v4i32;
6945         unsigned VecElts = 4;
6946
6947         // Truncate the value (which may itself be a constant) to i32, and
6948         // convert it to a vector with movd (S2V+shuffle to zero extend).
6949         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6950         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6951
6952         // If using the new shuffle lowering, just directly insert this.
6953         if (ExperimentalVectorShuffleLowering)
6954           return DAG.getNode(
6955               ISD::BITCAST, dl, VT,
6956               getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
6957
6958         Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6959
6960         // Now we have our 32-bit value zero extended in the low element of
6961         // a vector.  If Idx != 0, swizzle it into place.
6962         if (Idx != 0) {
6963           SmallVector<int, 4> Mask;
6964           Mask.push_back(Idx);
6965           for (unsigned i = 1; i != VecElts; ++i)
6966             Mask.push_back(i);
6967           Item = DAG.getVectorShuffle(VecVT, dl, Item, DAG.getUNDEF(VecVT),
6968                                       &Mask[0]);
6969         }
6970         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
6971       }
6972     }
6973
6974     // If we have a constant or non-constant insertion into the low element of
6975     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6976     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6977     // depending on what the source datatype is.
6978     if (Idx == 0) {
6979       if (NumZero == 0)
6980         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6981
6982       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6983           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6984         if (VT.is256BitVector() || VT.is512BitVector()) {
6985           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6986           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6987                              Item, DAG.getIntPtrConstant(0));
6988         }
6989         assert(VT.is128BitVector() && "Expected an SSE value type!");
6990         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6991         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6992         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6993       }
6994
6995       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6996         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6997         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6998         if (VT.is256BitVector()) {
6999           SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
7000           Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
7001         } else {
7002           assert(VT.is128BitVector() && "Expected an SSE value type!");
7003           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
7004         }
7005         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
7006       }
7007     }
7008
7009     // Is it a vector logical left shift?
7010     if (NumElems == 2 && Idx == 1 &&
7011         X86::isZeroNode(Op.getOperand(0)) &&
7012         !X86::isZeroNode(Op.getOperand(1))) {
7013       unsigned NumBits = VT.getSizeInBits();
7014       return getVShift(true, VT,
7015                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7016                                    VT, Op.getOperand(1)),
7017                        NumBits/2, DAG, *this, dl);
7018     }
7019
7020     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
7021       return SDValue();
7022
7023     // Otherwise, if this is a vector with i32 or f32 elements, and the element
7024     // is a non-constant being inserted into an element other than the low one,
7025     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
7026     // movd/movss) to move this into the low element, then shuffle it into
7027     // place.
7028     if (EVTBits == 32) {
7029       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
7030
7031       // If using the new shuffle lowering, just directly insert this.
7032       if (ExperimentalVectorShuffleLowering)
7033         return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
7034
7035       // Turn it into a shuffle of zero and zero-extended scalar to vector.
7036       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0, Subtarget, DAG);
7037       SmallVector<int, 8> MaskVec;
7038       for (unsigned i = 0; i != NumElems; ++i)
7039         MaskVec.push_back(i == Idx ? 0 : 1);
7040       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
7041     }
7042   }
7043
7044   // Splat is obviously ok. Let legalizer expand it to a shuffle.
7045   if (Values.size() == 1) {
7046     if (EVTBits == 32) {
7047       // Instead of a shuffle like this:
7048       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
7049       // Check if it's possible to issue this instead.
7050       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
7051       unsigned Idx = countTrailingZeros(NonZeros);
7052       SDValue Item = Op.getOperand(Idx);
7053       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
7054         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
7055     }
7056     return SDValue();
7057   }
7058
7059   // A vector full of immediates; various special cases are already
7060   // handled, so this is best done with a single constant-pool load.
7061   if (IsAllConstants)
7062     return SDValue();
7063
7064   // For AVX-length vectors, see if we can use a vector load to get all of the
7065   // elements, otherwise build the individual 128-bit pieces and use
7066   // shuffles to put them in place.
7067   if (VT.is256BitVector() || VT.is512BitVector()) {
7068     SmallVector<SDValue, 64> V;
7069     for (unsigned i = 0; i != NumElems; ++i)
7070       V.push_back(Op.getOperand(i));
7071
7072     // Check for a build vector of consecutive loads.
7073     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
7074       return LD;
7075
7076     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
7077
7078     // Build both the lower and upper subvector.
7079     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
7080                                 makeArrayRef(&V[0], NumElems/2));
7081     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
7082                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
7083
7084     // Recreate the wider vector with the lower and upper part.
7085     if (VT.is256BitVector())
7086       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
7087     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
7088   }
7089
7090   // Let legalizer expand 2-wide build_vectors.
7091   if (EVTBits == 64) {
7092     if (NumNonZero == 1) {
7093       // One half is zero or undef.
7094       unsigned Idx = countTrailingZeros(NonZeros);
7095       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
7096                                  Op.getOperand(Idx));
7097       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
7098     }
7099     return SDValue();
7100   }
7101
7102   // If element VT is < 32 bits, convert it to inserts into a zero vector.
7103   if (EVTBits == 8 && NumElems == 16) {
7104     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
7105                                         Subtarget, *this);
7106     if (V.getNode()) return V;
7107   }
7108
7109   if (EVTBits == 16 && NumElems == 8) {
7110     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
7111                                       Subtarget, *this);
7112     if (V.getNode()) return V;
7113   }
7114
7115   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
7116   if (EVTBits == 32 && NumElems == 4) {
7117     SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this);
7118     if (V.getNode())
7119       return V;
7120   }
7121
7122   // If element VT is == 32 bits, turn it into a number of shuffles.
7123   SmallVector<SDValue, 8> V(NumElems);
7124   if (NumElems == 4 && NumZero > 0) {
7125     for (unsigned i = 0; i < 4; ++i) {
7126       bool isZero = !(NonZeros & (1 << i));
7127       if (isZero)
7128         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
7129       else
7130         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
7131     }
7132
7133     for (unsigned i = 0; i < 2; ++i) {
7134       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
7135         default: break;
7136         case 0:
7137           V[i] = V[i*2];  // Must be a zero vector.
7138           break;
7139         case 1:
7140           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
7141           break;
7142         case 2:
7143           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
7144           break;
7145         case 3:
7146           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
7147           break;
7148       }
7149     }
7150
7151     bool Reverse1 = (NonZeros & 0x3) == 2;
7152     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
7153     int MaskVec[] = {
7154       Reverse1 ? 1 : 0,
7155       Reverse1 ? 0 : 1,
7156       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
7157       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
7158     };
7159     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
7160   }
7161
7162   if (Values.size() > 1 && VT.is128BitVector()) {
7163     // Check for a build vector of consecutive loads.
7164     for (unsigned i = 0; i < NumElems; ++i)
7165       V[i] = Op.getOperand(i);
7166
7167     // Check for elements which are consecutive loads.
7168     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false);
7169     if (LD.getNode())
7170       return LD;
7171
7172     // Check for a build vector from mostly shuffle plus few inserting.
7173     SDValue Sh = buildFromShuffleMostly(Op, DAG);
7174     if (Sh.getNode())
7175       return Sh;
7176
7177     // For SSE 4.1, use insertps to put the high elements into the low element.
7178     if (getSubtarget()->hasSSE41()) {
7179       SDValue Result;
7180       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
7181         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
7182       else
7183         Result = DAG.getUNDEF(VT);
7184
7185       for (unsigned i = 1; i < NumElems; ++i) {
7186         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
7187         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
7188                              Op.getOperand(i), DAG.getIntPtrConstant(i));
7189       }
7190       return Result;
7191     }
7192
7193     // Otherwise, expand into a number of unpckl*, start by extending each of
7194     // our (non-undef) elements to the full vector width with the element in the
7195     // bottom slot of the vector (which generates no code for SSE).
7196     for (unsigned i = 0; i < NumElems; ++i) {
7197       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
7198         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
7199       else
7200         V[i] = DAG.getUNDEF(VT);
7201     }
7202
7203     // Next, we iteratively mix elements, e.g. for v4f32:
7204     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
7205     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
7206     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
7207     unsigned EltStride = NumElems >> 1;
7208     while (EltStride != 0) {
7209       for (unsigned i = 0; i < EltStride; ++i) {
7210         // If V[i+EltStride] is undef and this is the first round of mixing,
7211         // then it is safe to just drop this shuffle: V[i] is already in the
7212         // right place, the one element (since it's the first round) being
7213         // inserted as undef can be dropped.  This isn't safe for successive
7214         // rounds because they will permute elements within both vectors.
7215         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
7216             EltStride == NumElems/2)
7217           continue;
7218
7219         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
7220       }
7221       EltStride >>= 1;
7222     }
7223     return V[0];
7224   }
7225   return SDValue();
7226 }
7227
7228 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
7229 // to create 256-bit vectors from two other 128-bit ones.
7230 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
7231   SDLoc dl(Op);
7232   MVT ResVT = Op.getSimpleValueType();
7233
7234   assert((ResVT.is256BitVector() ||
7235           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
7236
7237   SDValue V1 = Op.getOperand(0);
7238   SDValue V2 = Op.getOperand(1);
7239   unsigned NumElems = ResVT.getVectorNumElements();
7240   if(ResVT.is256BitVector())
7241     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
7242
7243   if (Op.getNumOperands() == 4) {
7244     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
7245                                 ResVT.getVectorNumElements()/2);
7246     SDValue V3 = Op.getOperand(2);
7247     SDValue V4 = Op.getOperand(3);
7248     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
7249       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
7250   }
7251   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
7252 }
7253
7254 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
7255   MVT LLVM_ATTRIBUTE_UNUSED VT = Op.getSimpleValueType();
7256   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
7257          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
7258           Op.getNumOperands() == 4)));
7259
7260   // AVX can use the vinsertf128 instruction to create 256-bit vectors
7261   // from two other 128-bit ones.
7262
7263   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
7264   return LowerAVXCONCAT_VECTORS(Op, DAG);
7265 }
7266
7267
7268 //===----------------------------------------------------------------------===//
7269 // Vector shuffle lowering
7270 //
7271 // This is an experimental code path for lowering vector shuffles on x86. It is
7272 // designed to handle arbitrary vector shuffles and blends, gracefully
7273 // degrading performance as necessary. It works hard to recognize idiomatic
7274 // shuffles and lower them to optimal instruction patterns without leaving
7275 // a framework that allows reasonably efficient handling of all vector shuffle
7276 // patterns.
7277 //===----------------------------------------------------------------------===//
7278
7279 /// \brief Tiny helper function to identify a no-op mask.
7280 ///
7281 /// This is a somewhat boring predicate function. It checks whether the mask
7282 /// array input, which is assumed to be a single-input shuffle mask of the kind
7283 /// used by the X86 shuffle instructions (not a fully general
7284 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
7285 /// in-place shuffle are 'no-op's.
7286 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
7287   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7288     if (Mask[i] != -1 && Mask[i] != i)
7289       return false;
7290   return true;
7291 }
7292
7293 /// \brief Helper function to classify a mask as a single-input mask.
7294 ///
7295 /// This isn't a generic single-input test because in the vector shuffle
7296 /// lowering we canonicalize single inputs to be the first input operand. This
7297 /// means we can more quickly test for a single input by only checking whether
7298 /// an input from the second operand exists. We also assume that the size of
7299 /// mask corresponds to the size of the input vectors which isn't true in the
7300 /// fully general case.
7301 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
7302   for (int M : Mask)
7303     if (M >= (int)Mask.size())
7304       return false;
7305   return true;
7306 }
7307
7308 /// \brief Test whether there are elements crossing 128-bit lanes in this
7309 /// shuffle mask.
7310 ///
7311 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
7312 /// and we routinely test for these.
7313 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
7314   int LaneSize = 128 / VT.getScalarSizeInBits();
7315   int Size = Mask.size();
7316   for (int i = 0; i < Size; ++i)
7317     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
7318       return true;
7319   return false;
7320 }
7321
7322 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
7323 ///
7324 /// This checks a shuffle mask to see if it is performing the same
7325 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
7326 /// that it is also not lane-crossing. It may however involve a blend from the
7327 /// same lane of a second vector.
7328 ///
7329 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
7330 /// non-trivial to compute in the face of undef lanes. The representation is
7331 /// *not* suitable for use with existing 128-bit shuffles as it will contain
7332 /// entries from both V1 and V2 inputs to the wider mask.
7333 static bool
7334 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
7335                                 SmallVectorImpl<int> &RepeatedMask) {
7336   int LaneSize = 128 / VT.getScalarSizeInBits();
7337   RepeatedMask.resize(LaneSize, -1);
7338   int Size = Mask.size();
7339   for (int i = 0; i < Size; ++i) {
7340     if (Mask[i] < 0)
7341       continue;
7342     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
7343       // This entry crosses lanes, so there is no way to model this shuffle.
7344       return false;
7345
7346     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
7347     if (RepeatedMask[i % LaneSize] == -1)
7348       // This is the first non-undef entry in this slot of a 128-bit lane.
7349       RepeatedMask[i % LaneSize] =
7350           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
7351     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
7352       // Found a mismatch with the repeated mask.
7353       return false;
7354   }
7355   return true;
7356 }
7357
7358 // Hide this symbol with an anonymous namespace instead of 'static' so that MSVC
7359 // 2013 will allow us to use it as a non-type template parameter.
7360 namespace {
7361
7362 /// \brief Implementation of the \c isShuffleEquivalent variadic functor.
7363 ///
7364 /// See its documentation for details.
7365 bool isShuffleEquivalentImpl(ArrayRef<int> Mask, ArrayRef<const int *> Args) {
7366   if (Mask.size() != Args.size())
7367     return false;
7368   for (int i = 0, e = Mask.size(); i < e; ++i) {
7369     assert(*Args[i] >= 0 && "Arguments must be positive integers!");
7370     if (Mask[i] != -1 && Mask[i] != *Args[i])
7371       return false;
7372   }
7373   return true;
7374 }
7375
7376 } // namespace
7377
7378 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
7379 /// arguments.
7380 ///
7381 /// This is a fast way to test a shuffle mask against a fixed pattern:
7382 ///
7383 ///   if (isShuffleEquivalent(Mask, 3, 2, 1, 0)) { ... }
7384 ///
7385 /// It returns true if the mask is exactly as wide as the argument list, and
7386 /// each element of the mask is either -1 (signifying undef) or the value given
7387 /// in the argument.
7388 static const VariadicFunction1<
7389     bool, ArrayRef<int>, int, isShuffleEquivalentImpl> isShuffleEquivalent = {};
7390
7391 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
7392 ///
7393 /// This helper function produces an 8-bit shuffle immediate corresponding to
7394 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
7395 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
7396 /// example.
7397 ///
7398 /// NB: We rely heavily on "undef" masks preserving the input lane.
7399 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
7400                                           SelectionDAG &DAG) {
7401   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
7402   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
7403   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
7404   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
7405   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
7406
7407   unsigned Imm = 0;
7408   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
7409   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
7410   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
7411   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
7412   return DAG.getConstant(Imm, MVT::i8);
7413 }
7414
7415 /// \brief Try to emit a blend instruction for a shuffle.
7416 ///
7417 /// This doesn't do any checks for the availability of instructions for blending
7418 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
7419 /// be matched in the backend with the type given. What it does check for is
7420 /// that the shuffle mask is in fact a blend.
7421 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
7422                                          SDValue V2, ArrayRef<int> Mask,
7423                                          const X86Subtarget *Subtarget,
7424                                          SelectionDAG &DAG) {
7425
7426   unsigned BlendMask = 0;
7427   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7428     if (Mask[i] >= Size) {
7429       if (Mask[i] != i + Size)
7430         return SDValue(); // Shuffled V2 input!
7431       BlendMask |= 1u << i;
7432       continue;
7433     }
7434     if (Mask[i] >= 0 && Mask[i] != i)
7435       return SDValue(); // Shuffled V1 input!
7436   }
7437   switch (VT.SimpleTy) {
7438   case MVT::v2f64:
7439   case MVT::v4f32:
7440   case MVT::v4f64:
7441   case MVT::v8f32:
7442     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
7443                        DAG.getConstant(BlendMask, MVT::i8));
7444
7445   case MVT::v4i64:
7446   case MVT::v8i32:
7447     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7448     // FALLTHROUGH
7449   case MVT::v2i64:
7450   case MVT::v4i32:
7451     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
7452     // that instruction.
7453     if (Subtarget->hasAVX2()) {
7454       // Scale the blend by the number of 32-bit dwords per element.
7455       int Scale =  VT.getScalarSizeInBits() / 32;
7456       BlendMask = 0;
7457       for (int i = 0, Size = Mask.size(); i < Size; ++i)
7458         if (Mask[i] >= Size)
7459           for (int j = 0; j < Scale; ++j)
7460             BlendMask |= 1u << (i * Scale + j);
7461
7462       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
7463       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
7464       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
7465       return DAG.getNode(ISD::BITCAST, DL, VT,
7466                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
7467                                      DAG.getConstant(BlendMask, MVT::i8)));
7468     }
7469     // FALLTHROUGH
7470   case MVT::v8i16: {
7471     // For integer shuffles we need to expand the mask and cast the inputs to
7472     // v8i16s prior to blending.
7473     int Scale = 8 / VT.getVectorNumElements();
7474     BlendMask = 0;
7475     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7476       if (Mask[i] >= Size)
7477         for (int j = 0; j < Scale; ++j)
7478           BlendMask |= 1u << (i * Scale + j);
7479
7480     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
7481     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
7482     return DAG.getNode(ISD::BITCAST, DL, VT,
7483                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
7484                                    DAG.getConstant(BlendMask, MVT::i8)));
7485   }
7486
7487   case MVT::v16i16: {
7488     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7489     SmallVector<int, 8> RepeatedMask;
7490     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
7491       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
7492       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
7493       BlendMask = 0;
7494       for (int i = 0; i < 8; ++i)
7495         if (RepeatedMask[i] >= 16)
7496           BlendMask |= 1u << i;
7497       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
7498                          DAG.getConstant(BlendMask, MVT::i8));
7499     }
7500   }
7501     // FALLTHROUGH
7502   case MVT::v32i8: {
7503     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
7504     // Scale the blend by the number of bytes per element.
7505     int Scale =  VT.getScalarSizeInBits() / 8;
7506     assert(Mask.size() * Scale == 32 && "Not a 256-bit vector!");
7507
7508     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
7509     // mix of LLVM's code generator and the x86 backend. We tell the code
7510     // generator that boolean values in the elements of an x86 vector register
7511     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
7512     // mapping a select to operand #1, and 'false' mapping to operand #2. The
7513     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
7514     // of the element (the remaining are ignored) and 0 in that high bit would
7515     // mean operand #1 while 1 in the high bit would mean operand #2. So while
7516     // the LLVM model for boolean values in vector elements gets the relevant
7517     // bit set, it is set backwards and over constrained relative to x86's
7518     // actual model.
7519     SDValue VSELECTMask[32];
7520     for (int i = 0, Size = Mask.size(); i < Size; ++i)
7521       for (int j = 0; j < Scale; ++j)
7522         VSELECTMask[Scale * i + j] =
7523             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7524                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, MVT::i8);
7525
7526     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1);
7527     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V2);
7528     return DAG.getNode(
7529         ISD::BITCAST, DL, VT,
7530         DAG.getNode(ISD::VSELECT, DL, MVT::v32i8,
7531                     DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, VSELECTMask),
7532                     V1, V2));
7533   }
7534
7535   default:
7536     llvm_unreachable("Not a supported integer vector type!");
7537   }
7538 }
7539
7540 /// \brief Generic routine to lower a shuffle and blend as a decomposed set of
7541 /// unblended shuffles followed by an unshuffled blend.
7542 ///
7543 /// This matches the extremely common pattern for handling combined
7544 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7545 /// operations.
7546 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7547                                                           SDValue V1,
7548                                                           SDValue V2,
7549                                                           ArrayRef<int> Mask,
7550                                                           SelectionDAG &DAG) {
7551   // Shuffle the input elements into the desired positions in V1 and V2 and
7552   // blend them together.
7553   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7554   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7555   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7556   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7557     if (Mask[i] >= 0 && Mask[i] < Size) {
7558       V1Mask[i] = Mask[i];
7559       BlendMask[i] = i;
7560     } else if (Mask[i] >= Size) {
7561       V2Mask[i] = Mask[i] - Size;
7562       BlendMask[i] = i + Size;
7563     }
7564
7565   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7566   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7567   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7568 }
7569
7570 /// \brief Try to lower a vector shuffle as a byte rotation.
7571 ///
7572 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7573 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7574 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7575 /// try to generically lower a vector shuffle through such an pattern. It
7576 /// does not check for the profitability of lowering either as PALIGNR or
7577 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7578 /// This matches shuffle vectors that look like:
7579 ///
7580 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7581 ///
7582 /// Essentially it concatenates V1 and V2, shifts right by some number of
7583 /// elements, and takes the low elements as the result. Note that while this is
7584 /// specified as a *right shift* because x86 is little-endian, it is a *left
7585 /// rotate* of the vector lanes.
7586 ///
7587 /// Note that this only handles 128-bit vector widths currently.
7588 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7589                                               SDValue V2,
7590                                               ArrayRef<int> Mask,
7591                                               const X86Subtarget *Subtarget,
7592                                               SelectionDAG &DAG) {
7593   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7594
7595   // We need to detect various ways of spelling a rotation:
7596   //   [11, 12, 13, 14, 15,  0,  1,  2]
7597   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7598   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7599   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7600   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7601   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7602   int Rotation = 0;
7603   SDValue Lo, Hi;
7604   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7605     if (Mask[i] == -1)
7606       continue;
7607     assert(Mask[i] >= 0 && "Only -1 is a valid negative mask element!");
7608
7609     // Based on the mod-Size value of this mask element determine where
7610     // a rotated vector would have started.
7611     int StartIdx = i - (Mask[i] % Size);
7612     if (StartIdx == 0)
7613       // The identity rotation isn't interesting, stop.
7614       return SDValue();
7615
7616     // If we found the tail of a vector the rotation must be the missing
7617     // front. If we found the head of a vector, it must be how much of the head.
7618     int CandidateRotation = StartIdx < 0 ? -StartIdx : Size - StartIdx;
7619
7620     if (Rotation == 0)
7621       Rotation = CandidateRotation;
7622     else if (Rotation != CandidateRotation)
7623       // The rotations don't match, so we can't match this mask.
7624       return SDValue();
7625
7626     // Compute which value this mask is pointing at.
7627     SDValue MaskV = Mask[i] < Size ? V1 : V2;
7628
7629     // Compute which of the two target values this index should be assigned to.
7630     // This reflects whether the high elements are remaining or the low elements
7631     // are remaining.
7632     SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7633
7634     // Either set up this value if we've not encountered it before, or check
7635     // that it remains consistent.
7636     if (!TargetV)
7637       TargetV = MaskV;
7638     else if (TargetV != MaskV)
7639       // This may be a rotation, but it pulls from the inputs in some
7640       // unsupported interleaving.
7641       return SDValue();
7642   }
7643
7644   // Check that we successfully analyzed the mask, and normalize the results.
7645   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7646   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7647   if (!Lo)
7648     Lo = Hi;
7649   else if (!Hi)
7650     Hi = Lo;
7651
7652   assert(VT.getSizeInBits() == 128 &&
7653          "Rotate-based lowering only supports 128-bit lowering!");
7654   assert(Mask.size() <= 16 &&
7655          "Can shuffle at most 16 bytes in a 128-bit vector!");
7656
7657   // The actual rotate instruction rotates bytes, so we need to scale the
7658   // rotation based on how many bytes are in the vector.
7659   int Scale = 16 / Mask.size();
7660
7661   // SSSE3 targets can use the palignr instruction
7662   if (Subtarget->hasSSSE3()) {
7663     // Cast the inputs to v16i8 to match PALIGNR.
7664     Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Lo);
7665     Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Hi);
7666
7667     return DAG.getNode(ISD::BITCAST, DL, VT,
7668                        DAG.getNode(X86ISD::PALIGNR, DL, MVT::v16i8, Hi, Lo,
7669                                    DAG.getConstant(Rotation * Scale, MVT::i8)));
7670   }
7671
7672   // Default SSE2 implementation
7673   int LoByteShift = 16 - Rotation * Scale;
7674   int HiByteShift = Rotation * Scale;
7675
7676   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7677   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
7678   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
7679
7680   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7681                                 DAG.getConstant(8 * LoByteShift, MVT::i8));
7682   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7683                                 DAG.getConstant(8 * HiByteShift, MVT::i8));
7684   return DAG.getNode(ISD::BITCAST, DL, VT,
7685                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7686 }
7687
7688 /// \brief Compute whether each element of a shuffle is zeroable.
7689 ///
7690 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
7691 /// Either it is an undef element in the shuffle mask, the element of the input
7692 /// referenced is undef, or the element of the input referenced is known to be
7693 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
7694 /// as many lanes with this technique as possible to simplify the remaining
7695 /// shuffle.
7696 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
7697                                                      SDValue V1, SDValue V2) {
7698   SmallBitVector Zeroable(Mask.size(), false);
7699
7700   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
7701   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
7702
7703   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7704     int M = Mask[i];
7705     // Handle the easy cases.
7706     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
7707       Zeroable[i] = true;
7708       continue;
7709     }
7710
7711     // If this is an index into a build_vector node, dig out the input value and
7712     // use it.
7713     SDValue V = M < Size ? V1 : V2;
7714     if (V.getOpcode() != ISD::BUILD_VECTOR)
7715       continue;
7716
7717     SDValue Input = V.getOperand(M % Size);
7718     // The UNDEF opcode check really should be dead code here, but not quite
7719     // worth asserting on (it isn't invalid, just unexpected).
7720     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
7721       Zeroable[i] = true;
7722   }
7723
7724   return Zeroable;
7725 }
7726
7727 /// \brief Try to lower a vector shuffle as a byte shift (shifts in zeros).
7728 ///
7729 /// Attempts to match a shuffle mask against the PSRLDQ and PSLLDQ SSE2
7730 /// byte-shift instructions. The mask must consist of a shifted sequential
7731 /// shuffle from one of the input vectors and zeroable elements for the
7732 /// remaining 'shifted in' elements.
7733 ///
7734 /// Note that this only handles 128-bit vector widths currently.
7735 static SDValue lowerVectorShuffleAsByteShift(SDLoc DL, MVT VT, SDValue V1,
7736                                              SDValue V2, ArrayRef<int> Mask,
7737                                              SelectionDAG &DAG) {
7738   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7739
7740   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7741
7742   int Size = Mask.size();
7743   int Scale = 16 / Size;
7744
7745   for (int Shift = 1; Shift < Size; Shift++) {
7746     int ByteShift = Shift * Scale;
7747
7748     // PSRLDQ : (little-endian) right byte shift
7749     // [ 5,  6,  7, zz, zz, zz, zz, zz]
7750     // [ -1, 5,  6,  7, zz, zz, zz, zz]
7751     // [  1, 2, -1, -1, -1, -1, zz, zz]
7752     bool ZeroableRight = true;
7753     for (int i = Size - Shift; i < Size; i++) {
7754       ZeroableRight &= Zeroable[i];
7755     }
7756
7757     if (ZeroableRight) {
7758       bool ValidShiftRight1 =
7759           isSequentialOrUndefInRange(Mask, 0, Size - Shift, Shift);
7760       bool ValidShiftRight2 =
7761           isSequentialOrUndefInRange(Mask, 0, Size - Shift, Size + Shift);
7762
7763       if (ValidShiftRight1 || ValidShiftRight2) {
7764         // Cast the inputs to v2i64 to match PSRLDQ.
7765         SDValue &TargetV = ValidShiftRight1 ? V1 : V2;
7766         SDValue V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, TargetV);
7767         SDValue Shifted = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, V,
7768                                       DAG.getConstant(ByteShift * 8, MVT::i8));
7769         return DAG.getNode(ISD::BITCAST, DL, VT, Shifted);
7770       }
7771     }
7772
7773     // PSLLDQ : (little-endian) left byte shift
7774     // [ zz,  0,  1,  2,  3,  4,  5,  6]
7775     // [ zz, zz, -1, -1,  2,  3,  4, -1]
7776     // [ zz, zz, zz, zz, zz, zz, -1,  1]
7777     bool ZeroableLeft = true;
7778     for (int i = 0; i < Shift; i++) {
7779       ZeroableLeft &= Zeroable[i];
7780     }
7781
7782     if (ZeroableLeft) {
7783       bool ValidShiftLeft1 =
7784           isSequentialOrUndefInRange(Mask, Shift, Size - Shift, 0);
7785       bool ValidShiftLeft2 =
7786           isSequentialOrUndefInRange(Mask, Shift, Size - Shift, Size);
7787
7788       if (ValidShiftLeft1 || ValidShiftLeft2) {
7789         // Cast the inputs to v2i64 to match PSLLDQ.
7790         SDValue &TargetV = ValidShiftLeft1 ? V1 : V2;
7791         SDValue V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, TargetV);
7792         SDValue Shifted = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, V,
7793                                       DAG.getConstant(ByteShift * 8, MVT::i8));
7794         return DAG.getNode(ISD::BITCAST, DL, VT, Shifted);
7795       }
7796     }
7797   }
7798
7799   return SDValue();
7800 }
7801
7802 /// \brief Lower a vector shuffle as a zero or any extension.
7803 ///
7804 /// Given a specific number of elements, element bit width, and extension
7805 /// stride, produce either a zero or any extension based on the available
7806 /// features of the subtarget.
7807 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7808     SDLoc DL, MVT VT, int NumElements, int Scale, bool AnyExt, SDValue InputV,
7809     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7810   assert(Scale > 1 && "Need a scale to extend.");
7811   int EltBits = VT.getSizeInBits() / NumElements;
7812   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7813          "Only 8, 16, and 32 bit elements can be extended.");
7814   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7815
7816   // Found a valid zext mask! Try various lowering strategies based on the
7817   // input type and available ISA extensions.
7818   if (Subtarget->hasSSE41()) {
7819     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7820     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7821                                  NumElements / Scale);
7822     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
7823     return DAG.getNode(ISD::BITCAST, DL, VT,
7824                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
7825   }
7826
7827   // For any extends we can cheat for larger element sizes and use shuffle
7828   // instructions that can fold with a load and/or copy.
7829   if (AnyExt && EltBits == 32) {
7830     int PSHUFDMask[4] = {0, -1, 1, -1};
7831     return DAG.getNode(
7832         ISD::BITCAST, DL, VT,
7833         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7834                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
7835                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7836   }
7837   if (AnyExt && EltBits == 16 && Scale > 2) {
7838     int PSHUFDMask[4] = {0, -1, 0, -1};
7839     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7840                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
7841                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG));
7842     int PSHUFHWMask[4] = {1, -1, -1, -1};
7843     return DAG.getNode(
7844         ISD::BITCAST, DL, VT,
7845         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
7846                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
7847                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DAG)));
7848   }
7849
7850   // If this would require more than 2 unpack instructions to expand, use
7851   // pshufb when available. We can only use more than 2 unpack instructions
7852   // when zero extending i8 elements which also makes it easier to use pshufb.
7853   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7854     assert(NumElements == 16 && "Unexpected byte vector width!");
7855     SDValue PSHUFBMask[16];
7856     for (int i = 0; i < 16; ++i)
7857       PSHUFBMask[i] =
7858           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, MVT::i8);
7859     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
7860     return DAG.getNode(ISD::BITCAST, DL, VT,
7861                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7862                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
7863                                                MVT::v16i8, PSHUFBMask)));
7864   }
7865
7866   // Otherwise emit a sequence of unpacks.
7867   do {
7868     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7869     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7870                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7871     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
7872     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
7873     Scale /= 2;
7874     EltBits *= 2;
7875     NumElements /= 2;
7876   } while (Scale > 1);
7877   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
7878 }
7879
7880 /// \brief Try to lower a vector shuffle as a zero extension on any micrarch.
7881 ///
7882 /// This routine will try to do everything in its power to cleverly lower
7883 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7884 /// check for the profitability of this lowering,  it tries to aggressively
7885 /// match this pattern. It will use all of the micro-architectural details it
7886 /// can to emit an efficient lowering. It handles both blends with all-zero
7887 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7888 /// masking out later).
7889 ///
7890 /// The reason we have dedicated lowering for zext-style shuffles is that they
7891 /// are both incredibly common and often quite performance sensitive.
7892 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7893     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7894     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7895   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7896
7897   int Bits = VT.getSizeInBits();
7898   int NumElements = Mask.size();
7899
7900   // Define a helper function to check a particular ext-scale and lower to it if
7901   // valid.
7902   auto Lower = [&](int Scale) -> SDValue {
7903     SDValue InputV;
7904     bool AnyExt = true;
7905     for (int i = 0; i < NumElements; ++i) {
7906       if (Mask[i] == -1)
7907         continue; // Valid anywhere but doesn't tell us anything.
7908       if (i % Scale != 0) {
7909         // Each of the extend elements needs to be zeroable.
7910         if (!Zeroable[i])
7911           return SDValue();
7912
7913         // We no lorger are in the anyext case.
7914         AnyExt = false;
7915         continue;
7916       }
7917
7918       // Each of the base elements needs to be consecutive indices into the
7919       // same input vector.
7920       SDValue V = Mask[i] < NumElements ? V1 : V2;
7921       if (!InputV)
7922         InputV = V;
7923       else if (InputV != V)
7924         return SDValue(); // Flip-flopping inputs.
7925
7926       if (Mask[i] % NumElements != i / Scale)
7927         return SDValue(); // Non-consecutive strided elemenst.
7928     }
7929
7930     // If we fail to find an input, we have a zero-shuffle which should always
7931     // have already been handled.
7932     // FIXME: Maybe handle this here in case during blending we end up with one?
7933     if (!InputV)
7934       return SDValue();
7935
7936     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7937         DL, VT, NumElements, Scale, AnyExt, InputV, Subtarget, DAG);
7938   };
7939
7940   // The widest scale possible for extending is to a 64-bit integer.
7941   assert(Bits % 64 == 0 &&
7942          "The number of bits in a vector must be divisible by 64 on x86!");
7943   int NumExtElements = Bits / 64;
7944
7945   // Each iteration, try extending the elements half as much, but into twice as
7946   // many elements.
7947   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7948     assert(NumElements % NumExtElements == 0 &&
7949            "The input vector size must be divisble by the extended size.");
7950     if (SDValue V = Lower(NumElements / NumExtElements))
7951       return V;
7952   }
7953
7954   // No viable ext lowering found.
7955   return SDValue();
7956 }
7957
7958 /// \brief Try to get a scalar value for a specific element of a vector.
7959 ///
7960 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7961 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7962                                               SelectionDAG &DAG) {
7963   MVT VT = V.getSimpleValueType();
7964   MVT EltVT = VT.getVectorElementType();
7965   while (V.getOpcode() == ISD::BITCAST)
7966     V = V.getOperand(0);
7967   // If the bitcasts shift the element size, we can't extract an equivalent
7968   // element from it.
7969   MVT NewVT = V.getSimpleValueType();
7970   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7971     return SDValue();
7972
7973   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7974       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR))
7975     return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, V.getOperand(Idx));
7976
7977   return SDValue();
7978 }
7979
7980 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7981 ///
7982 /// This is particularly important because the set of instructions varies
7983 /// significantly based on whether the operand is a load or not.
7984 static bool isShuffleFoldableLoad(SDValue V) {
7985   while (V.getOpcode() == ISD::BITCAST)
7986     V = V.getOperand(0);
7987
7988   return ISD::isNON_EXTLoad(V.getNode());
7989 }
7990
7991 /// \brief Try to lower insertion of a single element into a zero vector.
7992 ///
7993 /// This is a common pattern that we have especially efficient patterns to lower
7994 /// across all subtarget feature sets.
7995 static SDValue lowerVectorShuffleAsElementInsertion(
7996     MVT VT, SDLoc DL, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7997     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7998   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7999   MVT ExtVT = VT;
8000   MVT EltVT = VT.getVectorElementType();
8001
8002   int V2Index = std::find_if(Mask.begin(), Mask.end(),
8003                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
8004                 Mask.begin();
8005   bool IsV1Zeroable = true;
8006   for (int i = 0, Size = Mask.size(); i < Size; ++i)
8007     if (i != V2Index && !Zeroable[i]) {
8008       IsV1Zeroable = false;
8009       break;
8010     }
8011
8012   // Check for a single input from a SCALAR_TO_VECTOR node.
8013   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
8014   // all the smarts here sunk into that routine. However, the current
8015   // lowering of BUILD_VECTOR makes that nearly impossible until the old
8016   // vector shuffle lowering is dead.
8017   if (SDValue V2S = getScalarValueForVectorElement(
8018           V2, Mask[V2Index] - Mask.size(), DAG)) {
8019     // We need to zext the scalar if it is smaller than an i32.
8020     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
8021     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
8022       // Using zext to expand a narrow element won't work for non-zero
8023       // insertions.
8024       if (!IsV1Zeroable)
8025         return SDValue();
8026
8027       // Zero-extend directly to i32.
8028       ExtVT = MVT::v4i32;
8029       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
8030     }
8031     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
8032   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
8033              EltVT == MVT::i16) {
8034     // Either not inserting from the low element of the input or the input
8035     // element size is too small to use VZEXT_MOVL to clear the high bits.
8036     return SDValue();
8037   }
8038
8039   if (!IsV1Zeroable) {
8040     // If V1 can't be treated as a zero vector we have fewer options to lower
8041     // this. We can't support integer vectors or non-zero targets cheaply, and
8042     // the V1 elements can't be permuted in any way.
8043     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
8044     if (!VT.isFloatingPoint() || V2Index != 0)
8045       return SDValue();
8046     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
8047     V1Mask[V2Index] = -1;
8048     if (!isNoopShuffleMask(V1Mask))
8049       return SDValue();
8050     // This is essentially a special case blend operation, but if we have
8051     // general purpose blend operations, they are always faster. Bail and let
8052     // the rest of the lowering handle these as blends.
8053     if (Subtarget->hasSSE41())
8054       return SDValue();
8055
8056     // Otherwise, use MOVSD or MOVSS.
8057     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
8058            "Only two types of floating point element types to handle!");
8059     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
8060                        ExtVT, V1, V2);
8061   }
8062
8063   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
8064   if (ExtVT != VT)
8065     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
8066
8067   if (V2Index != 0) {
8068     // If we have 4 or fewer lanes we can cheaply shuffle the element into
8069     // the desired position. Otherwise it is more efficient to do a vector
8070     // shift left. We know that we can do a vector shift left because all
8071     // the inputs are zero.
8072     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
8073       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
8074       V2Shuffle[V2Index] = 0;
8075       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
8076     } else {
8077       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
8078       V2 = DAG.getNode(
8079           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
8080           DAG.getConstant(
8081               V2Index * EltVT.getSizeInBits(),
8082               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
8083       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
8084     }
8085   }
8086   return V2;
8087 }
8088
8089 /// \brief Try to lower broadcast of a single element.
8090 ///
8091 /// For convenience, this code also bundles all of the subtarget feature set
8092 /// filtering. While a little annoying to re-dispatch on type here, there isn't
8093 /// a convenient way to factor it out.
8094 static SDValue lowerVectorShuffleAsBroadcast(MVT VT, SDLoc DL, SDValue V,
8095                                              ArrayRef<int> Mask,
8096                                              const X86Subtarget *Subtarget,
8097                                              SelectionDAG &DAG) {
8098   if (!Subtarget->hasAVX())
8099     return SDValue();
8100   if (VT.isInteger() && !Subtarget->hasAVX2())
8101     return SDValue();
8102
8103   // Check that the mask is a broadcast.
8104   int BroadcastIdx = -1;
8105   for (int M : Mask)
8106     if (M >= 0 && BroadcastIdx == -1)
8107       BroadcastIdx = M;
8108     else if (M >= 0 && M != BroadcastIdx)
8109       return SDValue();
8110
8111   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
8112                                             "a sorted mask where the broadcast "
8113                                             "comes from V1.");
8114
8115   // Go up the chain of (vector) values to try and find a scalar load that
8116   // we can combine with the broadcast.
8117   for (;;) {
8118     switch (V.getOpcode()) {
8119     case ISD::CONCAT_VECTORS: {
8120       int OperandSize = Mask.size() / V.getNumOperands();
8121       V = V.getOperand(BroadcastIdx / OperandSize);
8122       BroadcastIdx %= OperandSize;
8123       continue;
8124     }
8125
8126     case ISD::INSERT_SUBVECTOR: {
8127       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
8128       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
8129       if (!ConstantIdx)
8130         break;
8131
8132       int BeginIdx = (int)ConstantIdx->getZExtValue();
8133       int EndIdx =
8134           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
8135       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
8136         BroadcastIdx -= BeginIdx;
8137         V = VInner;
8138       } else {
8139         V = VOuter;
8140       }
8141       continue;
8142     }
8143     }
8144     break;
8145   }
8146
8147   // Check if this is a broadcast of a scalar. We special case lowering
8148   // for scalars so that we can more effectively fold with loads.
8149   if (V.getOpcode() == ISD::BUILD_VECTOR ||
8150       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
8151     V = V.getOperand(BroadcastIdx);
8152
8153     // If the scalar isn't a load we can't broadcast from it in AVX1, only with
8154     // AVX2.
8155     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
8156       return SDValue();
8157   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
8158     // We can't broadcast from a vector register w/o AVX2, and we can only
8159     // broadcast from the zero-element of a vector register.
8160     return SDValue();
8161   }
8162
8163   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
8164 }
8165
8166 // Check for whether we can use INSERTPS to perform the shuffle. We only use
8167 // INSERTPS when the V1 elements are already in the correct locations
8168 // because otherwise we can just always use two SHUFPS instructions which
8169 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
8170 // perform INSERTPS if a single V1 element is out of place and all V2
8171 // elements are zeroable.
8172 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
8173                                             ArrayRef<int> Mask,
8174                                             SelectionDAG &DAG) {
8175   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8176   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8177   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8178   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8179
8180   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8181
8182   unsigned ZMask = 0;
8183   int V1DstIndex = -1;
8184   int V2DstIndex = -1;
8185   bool V1UsedInPlace = false;
8186
8187   for (int i = 0; i < 4; i++) {
8188     // Synthesize a zero mask from the zeroable elements (includes undefs).
8189     if (Zeroable[i]) {
8190       ZMask |= 1 << i;
8191       continue;
8192     }
8193
8194     // Flag if we use any V1 inputs in place.
8195     if (i == Mask[i]) {
8196       V1UsedInPlace = true;
8197       continue;
8198     }
8199
8200     // We can only insert a single non-zeroable element.
8201     if (V1DstIndex != -1 || V2DstIndex != -1)
8202       return SDValue();
8203
8204     if (Mask[i] < 4) {
8205       // V1 input out of place for insertion.
8206       V1DstIndex = i;
8207     } else {
8208       // V2 input for insertion.
8209       V2DstIndex = i;
8210     }
8211   }
8212
8213   // Don't bother if we have no (non-zeroable) element for insertion.
8214   if (V1DstIndex == -1 && V2DstIndex == -1)
8215     return SDValue();
8216
8217   // Determine element insertion src/dst indices. The src index is from the
8218   // start of the inserted vector, not the start of the concatenated vector.
8219   unsigned V2SrcIndex = 0;
8220   if (V1DstIndex != -1) {
8221     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8222     // and don't use the original V2 at all.
8223     V2SrcIndex = Mask[V1DstIndex];
8224     V2DstIndex = V1DstIndex;
8225     V2 = V1;
8226   } else {
8227     V2SrcIndex = Mask[V2DstIndex] - 4;
8228   }
8229
8230   // If no V1 inputs are used in place, then the result is created only from
8231   // the zero mask and the V2 insertion - so remove V1 dependency.
8232   if (!V1UsedInPlace)
8233     V1 = DAG.getUNDEF(MVT::v4f32);
8234
8235   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8236   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8237
8238   // Insert the V2 element into the desired position.
8239   SDLoc DL(Op);
8240   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8241                      DAG.getConstant(InsertPSMask, MVT::i8));
8242 }
8243
8244 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8245 ///
8246 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8247 /// support for floating point shuffles but not integer shuffles. These
8248 /// instructions will incur a domain crossing penalty on some chips though so
8249 /// it is better to avoid lowering through this for integer vectors where
8250 /// possible.
8251 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8252                                        const X86Subtarget *Subtarget,
8253                                        SelectionDAG &DAG) {
8254   SDLoc DL(Op);
8255   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8256   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8257   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8258   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8259   ArrayRef<int> Mask = SVOp->getMask();
8260   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8261
8262   if (isSingleInputShuffleMask(Mask)) {
8263     // Straight shuffle of a single input vector. Simulate this by using the
8264     // single input as both of the "inputs" to this instruction..
8265     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8266
8267     if (Subtarget->hasAVX()) {
8268       // If we have AVX, we can use VPERMILPS which will allow folding a load
8269       // into the shuffle.
8270       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8271                          DAG.getConstant(SHUFPDMask, MVT::i8));
8272     }
8273
8274     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
8275                        DAG.getConstant(SHUFPDMask, MVT::i8));
8276   }
8277   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8278   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8279
8280   // Use dedicated unpack instructions for masks that match their pattern.
8281   if (isShuffleEquivalent(Mask, 0, 2))
8282     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8283   if (isShuffleEquivalent(Mask, 1, 3))
8284     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8285
8286   // If we have a single input, insert that into V1 if we can do so cheaply.
8287   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8288     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8289             MVT::v2f64, DL, V1, V2, Mask, Subtarget, DAG))
8290       return Insertion;
8291     // Try inverting the insertion since for v2 masks it is easy to do and we
8292     // can't reliably sort the mask one way or the other.
8293     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8294                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8295     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8296             MVT::v2f64, DL, V2, V1, InverseMask, Subtarget, DAG))
8297       return Insertion;
8298   }
8299
8300   // Try to use one of the special instruction patterns to handle two common
8301   // blend patterns if a zero-blend above didn't work.
8302   if (isShuffleEquivalent(Mask, 0, 3) || isShuffleEquivalent(Mask, 1, 3))
8303     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8304       // We can either use a special instruction to load over the low double or
8305       // to move just the low double.
8306       return DAG.getNode(
8307           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8308           DL, MVT::v2f64, V2,
8309           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8310
8311   if (Subtarget->hasSSE41())
8312     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8313                                                   Subtarget, DAG))
8314       return Blend;
8315
8316   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8317   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
8318                      DAG.getConstant(SHUFPDMask, MVT::i8));
8319 }
8320
8321 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8322 ///
8323 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8324 /// the integer unit to minimize domain crossing penalties. However, for blends
8325 /// it falls back to the floating point shuffle operation with appropriate bit
8326 /// casting.
8327 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8328                                        const X86Subtarget *Subtarget,
8329                                        SelectionDAG &DAG) {
8330   SDLoc DL(Op);
8331   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8332   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8333   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8334   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8335   ArrayRef<int> Mask = SVOp->getMask();
8336   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8337
8338   if (isSingleInputShuffleMask(Mask)) {
8339     // Check for being able to broadcast a single element.
8340     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v2i64, DL, V1,
8341                                                           Mask, Subtarget, DAG))
8342       return Broadcast;
8343
8344     // Straight shuffle of a single input vector. For everything from SSE2
8345     // onward this has a single fast instruction with no scary immediates.
8346     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8347     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
8348     int WidenedMask[4] = {
8349         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8350         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8351     return DAG.getNode(
8352         ISD::BITCAST, DL, MVT::v2i64,
8353         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
8354                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
8355   }
8356
8357   // Try to use byte shift instructions.
8358   if (SDValue Shift = lowerVectorShuffleAsByteShift(
8359           DL, MVT::v2i64, V1, V2, Mask, DAG))
8360     return Shift;
8361
8362   // If we have a single input from V2 insert that into V1 if we can do so
8363   // cheaply.
8364   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8365     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8366             MVT::v2i64, DL, V1, V2, Mask, Subtarget, DAG))
8367       return Insertion;
8368     // Try inverting the insertion since for v2 masks it is easy to do and we
8369     // can't reliably sort the mask one way or the other.
8370     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8371                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8372     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8373             MVT::v2i64, DL, V2, V1, InverseMask, Subtarget, DAG))
8374       return Insertion;
8375   }
8376
8377   // Use dedicated unpack instructions for masks that match their pattern.
8378   if (isShuffleEquivalent(Mask, 0, 2))
8379     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8380   if (isShuffleEquivalent(Mask, 1, 3))
8381     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8382
8383   if (Subtarget->hasSSE41())
8384     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8385                                                   Subtarget, DAG))
8386       return Blend;
8387
8388   // Try to use byte rotation instructions.
8389   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8390   if (Subtarget->hasSSSE3())
8391     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8392             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8393       return Rotate;
8394
8395   // We implement this with SHUFPD which is pretty lame because it will likely
8396   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8397   // However, all the alternatives are still more cycles and newer chips don't
8398   // have this problem. It would be really nice if x86 had better shuffles here.
8399   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
8400   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
8401   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
8402                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8403 }
8404
8405 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8406 ///
8407 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8408 /// It makes no assumptions about whether this is the *best* lowering, it simply
8409 /// uses it.
8410 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8411                                             ArrayRef<int> Mask, SDValue V1,
8412                                             SDValue V2, SelectionDAG &DAG) {
8413   SDValue LowV = V1, HighV = V2;
8414   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8415
8416   int NumV2Elements =
8417       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8418
8419   if (NumV2Elements == 1) {
8420     int V2Index =
8421         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8422         Mask.begin();
8423
8424     // Compute the index adjacent to V2Index and in the same half by toggling
8425     // the low bit.
8426     int V2AdjIndex = V2Index ^ 1;
8427
8428     if (Mask[V2AdjIndex] == -1) {
8429       // Handles all the cases where we have a single V2 element and an undef.
8430       // This will only ever happen in the high lanes because we commute the
8431       // vector otherwise.
8432       if (V2Index < 2)
8433         std::swap(LowV, HighV);
8434       NewMask[V2Index] -= 4;
8435     } else {
8436       // Handle the case where the V2 element ends up adjacent to a V1 element.
8437       // To make this work, blend them together as the first step.
8438       int V1Index = V2AdjIndex;
8439       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8440       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8441                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
8442
8443       // Now proceed to reconstruct the final blend as we have the necessary
8444       // high or low half formed.
8445       if (V2Index < 2) {
8446         LowV = V2;
8447         HighV = V1;
8448       } else {
8449         HighV = V2;
8450       }
8451       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8452       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8453     }
8454   } else if (NumV2Elements == 2) {
8455     if (Mask[0] < 4 && Mask[1] < 4) {
8456       // Handle the easy case where we have V1 in the low lanes and V2 in the
8457       // high lanes.
8458       NewMask[2] -= 4;
8459       NewMask[3] -= 4;
8460     } else if (Mask[2] < 4 && Mask[3] < 4) {
8461       // We also handle the reversed case because this utility may get called
8462       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8463       // arrange things in the right direction.
8464       NewMask[0] -= 4;
8465       NewMask[1] -= 4;
8466       HighV = V1;
8467       LowV = V2;
8468     } else {
8469       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8470       // trying to place elements directly, just blend them and set up the final
8471       // shuffle to place them.
8472
8473       // The first two blend mask elements are for V1, the second two are for
8474       // V2.
8475       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8476                           Mask[2] < 4 ? Mask[2] : Mask[3],
8477                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8478                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8479       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8480                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
8481
8482       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8483       // a blend.
8484       LowV = HighV = V1;
8485       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8486       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8487       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8488       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8489     }
8490   }
8491   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8492                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
8493 }
8494
8495 /// \brief Lower 4-lane 32-bit floating point shuffles.
8496 ///
8497 /// Uses instructions exclusively from the floating point unit to minimize
8498 /// domain crossing penalties, as these are sufficient to implement all v4f32
8499 /// shuffles.
8500 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8501                                        const X86Subtarget *Subtarget,
8502                                        SelectionDAG &DAG) {
8503   SDLoc DL(Op);
8504   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8505   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8506   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8507   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8508   ArrayRef<int> Mask = SVOp->getMask();
8509   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8510
8511   int NumV2Elements =
8512       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8513
8514   if (NumV2Elements == 0) {
8515     // Check for being able to broadcast a single element.
8516     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4f32, DL, V1,
8517                                                           Mask, Subtarget, DAG))
8518       return Broadcast;
8519
8520     if (Subtarget->hasAVX()) {
8521       // If we have AVX, we can use VPERMILPS which will allow folding a load
8522       // into the shuffle.
8523       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8524                          getV4X86ShuffleImm8ForMask(Mask, DAG));
8525     }
8526
8527     // Otherwise, use a straight shuffle of a single input vector. We pass the
8528     // input vector to both operands to simulate this with a SHUFPS.
8529     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8530                        getV4X86ShuffleImm8ForMask(Mask, DAG));
8531   }
8532
8533   // Use dedicated unpack instructions for masks that match their pattern.
8534   if (isShuffleEquivalent(Mask, 0, 4, 1, 5))
8535     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8536   if (isShuffleEquivalent(Mask, 2, 6, 3, 7))
8537     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8538
8539   // There are special ways we can lower some single-element blends. However, we
8540   // have custom ways we can lower more complex single-element blends below that
8541   // we defer to if both this and BLENDPS fail to match, so restrict this to
8542   // when the V2 input is targeting element 0 of the mask -- that is the fast
8543   // case here.
8544   if (NumV2Elements == 1 && Mask[0] >= 4)
8545     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v4f32, DL, V1, V2,
8546                                                          Mask, Subtarget, DAG))
8547       return V;
8548
8549   if (Subtarget->hasSSE41()) {
8550     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8551                                                   Subtarget, DAG))
8552       return Blend;
8553
8554     // Use INSERTPS if we can complete the shuffle efficiently.
8555     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8556       return V;
8557   }
8558
8559   // Otherwise fall back to a SHUFPS lowering strategy.
8560   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8561 }
8562
8563 /// \brief Lower 4-lane i32 vector shuffles.
8564 ///
8565 /// We try to handle these with integer-domain shuffles where we can, but for
8566 /// blends we use the floating point domain blend instructions.
8567 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8568                                        const X86Subtarget *Subtarget,
8569                                        SelectionDAG &DAG) {
8570   SDLoc DL(Op);
8571   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8572   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8573   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8574   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8575   ArrayRef<int> Mask = SVOp->getMask();
8576   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8577
8578   // Whenever we can lower this as a zext, that instruction is strictly faster
8579   // than any alternative. It also allows us to fold memory operands into the
8580   // shuffle in many cases.
8581   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8582                                                          Mask, Subtarget, DAG))
8583     return ZExt;
8584
8585   int NumV2Elements =
8586       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8587
8588   if (NumV2Elements == 0) {
8589     // Check for being able to broadcast a single element.
8590     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4i32, DL, V1,
8591                                                           Mask, Subtarget, DAG))
8592       return Broadcast;
8593
8594     // Straight shuffle of a single input vector. For everything from SSE2
8595     // onward this has a single fast instruction with no scary immediates.
8596     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8597     // but we aren't actually going to use the UNPCK instruction because doing
8598     // so prevents folding a load into this instruction or making a copy.
8599     const int UnpackLoMask[] = {0, 0, 1, 1};
8600     const int UnpackHiMask[] = {2, 2, 3, 3};
8601     if (isShuffleEquivalent(Mask, 0, 0, 1, 1))
8602       Mask = UnpackLoMask;
8603     else if (isShuffleEquivalent(Mask, 2, 2, 3, 3))
8604       Mask = UnpackHiMask;
8605
8606     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8607                        getV4X86ShuffleImm8ForMask(Mask, DAG));
8608   }
8609
8610   // Try to use byte shift instructions.
8611   if (SDValue Shift = lowerVectorShuffleAsByteShift(
8612           DL, MVT::v4i32, V1, V2, Mask, DAG))
8613     return Shift;
8614
8615   // There are special ways we can lower some single-element blends.
8616   if (NumV2Elements == 1)
8617     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v4i32, DL, V1, V2,
8618                                                          Mask, Subtarget, DAG))
8619       return V;
8620
8621   // Use dedicated unpack instructions for masks that match their pattern.
8622   if (isShuffleEquivalent(Mask, 0, 4, 1, 5))
8623     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8624   if (isShuffleEquivalent(Mask, 2, 6, 3, 7))
8625     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8626
8627   if (Subtarget->hasSSE41())
8628     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8629                                                   Subtarget, DAG))
8630       return Blend;
8631
8632   // Try to use byte rotation instructions.
8633   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8634   if (Subtarget->hasSSSE3())
8635     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8636             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8637       return Rotate;
8638
8639   // We implement this with SHUFPS because it can blend from two vectors.
8640   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8641   // up the inputs, bypassing domain shift penalties that we would encur if we
8642   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8643   // relevant.
8644   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
8645                      DAG.getVectorShuffle(
8646                          MVT::v4f32, DL,
8647                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
8648                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
8649 }
8650
8651 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8652 /// shuffle lowering, and the most complex part.
8653 ///
8654 /// The lowering strategy is to try to form pairs of input lanes which are
8655 /// targeted at the same half of the final vector, and then use a dword shuffle
8656 /// to place them onto the right half, and finally unpack the paired lanes into
8657 /// their final position.
8658 ///
8659 /// The exact breakdown of how to form these dword pairs and align them on the
8660 /// correct sides is really tricky. See the comments within the function for
8661 /// more of the details.
8662 static SDValue lowerV8I16SingleInputVectorShuffle(
8663     SDLoc DL, SDValue V, MutableArrayRef<int> Mask,
8664     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8665   assert(V.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
8666   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8667   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8668
8669   SmallVector<int, 4> LoInputs;
8670   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8671                [](int M) { return M >= 0; });
8672   std::sort(LoInputs.begin(), LoInputs.end());
8673   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8674   SmallVector<int, 4> HiInputs;
8675   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8676                [](int M) { return M >= 0; });
8677   std::sort(HiInputs.begin(), HiInputs.end());
8678   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8679   int NumLToL =
8680       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8681   int NumHToL = LoInputs.size() - NumLToL;
8682   int NumLToH =
8683       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8684   int NumHToH = HiInputs.size() - NumLToH;
8685   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8686   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8687   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8688   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8689
8690   // Check for being able to broadcast a single element.
8691   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8i16, DL, V,
8692                                                         Mask, Subtarget, DAG))
8693     return Broadcast;
8694
8695   // Try to use byte shift instructions.
8696   if (SDValue Shift = lowerVectorShuffleAsByteShift(
8697           DL, MVT::v8i16, V, V, Mask, DAG))
8698     return Shift;
8699
8700   // Use dedicated unpack instructions for masks that match their pattern.
8701   if (isShuffleEquivalent(Mask, 0, 0, 1, 1, 2, 2, 3, 3))
8702     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V, V);
8703   if (isShuffleEquivalent(Mask, 4, 4, 5, 5, 6, 6, 7, 7))
8704     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V, V);
8705
8706   // Try to use byte rotation instructions.
8707   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8708           DL, MVT::v8i16, V, V, Mask, Subtarget, DAG))
8709     return Rotate;
8710
8711   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8712   // such inputs we can swap two of the dwords across the half mark and end up
8713   // with <=2 inputs to each half in each half. Once there, we can fall through
8714   // to the generic code below. For example:
8715   //
8716   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8717   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8718   //
8719   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8720   // and an existing 2-into-2 on the other half. In this case we may have to
8721   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8722   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8723   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8724   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8725   // half than the one we target for fixing) will be fixed when we re-enter this
8726   // path. We will also combine away any sequence of PSHUFD instructions that
8727   // result into a single instruction. Here is an example of the tricky case:
8728   //
8729   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8730   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8731   //
8732   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8733   //
8734   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8735   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8736   //
8737   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8738   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8739   //
8740   // The result is fine to be handled by the generic logic.
8741   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8742                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8743                           int AOffset, int BOffset) {
8744     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8745            "Must call this with A having 3 or 1 inputs from the A half.");
8746     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8747            "Must call this with B having 1 or 3 inputs from the B half.");
8748     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8749            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8750
8751     // Compute the index of dword with only one word among the three inputs in
8752     // a half by taking the sum of the half with three inputs and subtracting
8753     // the sum of the actual three inputs. The difference is the remaining
8754     // slot.
8755     int ADWord, BDWord;
8756     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
8757     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
8758     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
8759     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
8760     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
8761     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8762     int TripleNonInputIdx =
8763         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8764     TripleDWord = TripleNonInputIdx / 2;
8765
8766     // We use xor with one to compute the adjacent DWord to whichever one the
8767     // OneInput is in.
8768     OneInputDWord = (OneInput / 2) ^ 1;
8769
8770     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8771     // and BToA inputs. If there is also such a problem with the BToB and AToB
8772     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8773     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8774     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8775     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8776       // Compute how many inputs will be flipped by swapping these DWords. We
8777       // need
8778       // to balance this to ensure we don't form a 3-1 shuffle in the other
8779       // half.
8780       int NumFlippedAToBInputs =
8781           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8782           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8783       int NumFlippedBToBInputs =
8784           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8785           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8786       if ((NumFlippedAToBInputs == 1 &&
8787            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8788           (NumFlippedBToBInputs == 1 &&
8789            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8790         // We choose whether to fix the A half or B half based on whether that
8791         // half has zero flipped inputs. At zero, we may not be able to fix it
8792         // with that half. We also bias towards fixing the B half because that
8793         // will more commonly be the high half, and we have to bias one way.
8794         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8795                                                        ArrayRef<int> Inputs) {
8796           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8797           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8798                                          PinnedIdx ^ 1) != Inputs.end();
8799           // Determine whether the free index is in the flipped dword or the
8800           // unflipped dword based on where the pinned index is. We use this bit
8801           // in an xor to conditionally select the adjacent dword.
8802           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8803           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8804                                              FixFreeIdx) != Inputs.end();
8805           if (IsFixIdxInput == IsFixFreeIdxInput)
8806             FixFreeIdx += 1;
8807           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8808                                         FixFreeIdx) != Inputs.end();
8809           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8810                  "We need to be changing the number of flipped inputs!");
8811           int PSHUFHalfMask[] = {0, 1, 2, 3};
8812           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8813           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8814                           MVT::v8i16, V,
8815                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DAG));
8816
8817           for (int &M : Mask)
8818             if (M != -1 && M == FixIdx)
8819               M = FixFreeIdx;
8820             else if (M != -1 && M == FixFreeIdx)
8821               M = FixIdx;
8822         };
8823         if (NumFlippedBToBInputs != 0) {
8824           int BPinnedIdx =
8825               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8826           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8827         } else {
8828           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8829           int APinnedIdx =
8830               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8831           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8832         }
8833       }
8834     }
8835
8836     int PSHUFDMask[] = {0, 1, 2, 3};
8837     PSHUFDMask[ADWord] = BDWord;
8838     PSHUFDMask[BDWord] = ADWord;
8839     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8840                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
8841                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
8842                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8843
8844     // Adjust the mask to match the new locations of A and B.
8845     for (int &M : Mask)
8846       if (M != -1 && M/2 == ADWord)
8847         M = 2 * BDWord + M % 2;
8848       else if (M != -1 && M/2 == BDWord)
8849         M = 2 * ADWord + M % 2;
8850
8851     // Recurse back into this routine to re-compute state now that this isn't
8852     // a 3 and 1 problem.
8853     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
8854                                 Mask);
8855   };
8856   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8857     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8858   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8859     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8860
8861   // At this point there are at most two inputs to the low and high halves from
8862   // each half. That means the inputs can always be grouped into dwords and
8863   // those dwords can then be moved to the correct half with a dword shuffle.
8864   // We use at most one low and one high word shuffle to collect these paired
8865   // inputs into dwords, and finally a dword shuffle to place them.
8866   int PSHUFLMask[4] = {-1, -1, -1, -1};
8867   int PSHUFHMask[4] = {-1, -1, -1, -1};
8868   int PSHUFDMask[4] = {-1, -1, -1, -1};
8869
8870   // First fix the masks for all the inputs that are staying in their
8871   // original halves. This will then dictate the targets of the cross-half
8872   // shuffles.
8873   auto fixInPlaceInputs =
8874       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8875                     MutableArrayRef<int> SourceHalfMask,
8876                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8877     if (InPlaceInputs.empty())
8878       return;
8879     if (InPlaceInputs.size() == 1) {
8880       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8881           InPlaceInputs[0] - HalfOffset;
8882       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8883       return;
8884     }
8885     if (IncomingInputs.empty()) {
8886       // Just fix all of the in place inputs.
8887       for (int Input : InPlaceInputs) {
8888         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8889         PSHUFDMask[Input / 2] = Input / 2;
8890       }
8891       return;
8892     }
8893
8894     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8895     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8896         InPlaceInputs[0] - HalfOffset;
8897     // Put the second input next to the first so that they are packed into
8898     // a dword. We find the adjacent index by toggling the low bit.
8899     int AdjIndex = InPlaceInputs[0] ^ 1;
8900     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8901     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8902     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8903   };
8904   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8905   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8906
8907   // Now gather the cross-half inputs and place them into a free dword of
8908   // their target half.
8909   // FIXME: This operation could almost certainly be simplified dramatically to
8910   // look more like the 3-1 fixing operation.
8911   auto moveInputsToRightHalf = [&PSHUFDMask](
8912       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8913       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8914       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8915       int DestOffset) {
8916     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8917       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8918     };
8919     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8920                                                int Word) {
8921       int LowWord = Word & ~1;
8922       int HighWord = Word | 1;
8923       return isWordClobbered(SourceHalfMask, LowWord) ||
8924              isWordClobbered(SourceHalfMask, HighWord);
8925     };
8926
8927     if (IncomingInputs.empty())
8928       return;
8929
8930     if (ExistingInputs.empty()) {
8931       // Map any dwords with inputs from them into the right half.
8932       for (int Input : IncomingInputs) {
8933         // If the source half mask maps over the inputs, turn those into
8934         // swaps and use the swapped lane.
8935         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8936           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8937             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8938                 Input - SourceOffset;
8939             // We have to swap the uses in our half mask in one sweep.
8940             for (int &M : HalfMask)
8941               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8942                 M = Input;
8943               else if (M == Input)
8944                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8945           } else {
8946             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8947                        Input - SourceOffset &&
8948                    "Previous placement doesn't match!");
8949           }
8950           // Note that this correctly re-maps both when we do a swap and when
8951           // we observe the other side of the swap above. We rely on that to
8952           // avoid swapping the members of the input list directly.
8953           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8954         }
8955
8956         // Map the input's dword into the correct half.
8957         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8958           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8959         else
8960           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8961                      Input / 2 &&
8962                  "Previous placement doesn't match!");
8963       }
8964
8965       // And just directly shift any other-half mask elements to be same-half
8966       // as we will have mirrored the dword containing the element into the
8967       // same position within that half.
8968       for (int &M : HalfMask)
8969         if (M >= SourceOffset && M < SourceOffset + 4) {
8970           M = M - SourceOffset + DestOffset;
8971           assert(M >= 0 && "This should never wrap below zero!");
8972         }
8973       return;
8974     }
8975
8976     // Ensure we have the input in a viable dword of its current half. This
8977     // is particularly tricky because the original position may be clobbered
8978     // by inputs being moved and *staying* in that half.
8979     if (IncomingInputs.size() == 1) {
8980       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8981         int InputFixed = std::find(std::begin(SourceHalfMask),
8982                                    std::end(SourceHalfMask), -1) -
8983                          std::begin(SourceHalfMask) + SourceOffset;
8984         SourceHalfMask[InputFixed - SourceOffset] =
8985             IncomingInputs[0] - SourceOffset;
8986         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8987                      InputFixed);
8988         IncomingInputs[0] = InputFixed;
8989       }
8990     } else if (IncomingInputs.size() == 2) {
8991       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8992           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8993         // We have two non-adjacent or clobbered inputs we need to extract from
8994         // the source half. To do this, we need to map them into some adjacent
8995         // dword slot in the source mask.
8996         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8997                               IncomingInputs[1] - SourceOffset};
8998
8999         // If there is a free slot in the source half mask adjacent to one of
9000         // the inputs, place the other input in it. We use (Index XOR 1) to
9001         // compute an adjacent index.
9002         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
9003             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
9004           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
9005           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9006           InputsFixed[1] = InputsFixed[0] ^ 1;
9007         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
9008                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
9009           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
9010           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
9011           InputsFixed[0] = InputsFixed[1] ^ 1;
9012         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
9013                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
9014           // The two inputs are in the same DWord but it is clobbered and the
9015           // adjacent DWord isn't used at all. Move both inputs to the free
9016           // slot.
9017           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
9018           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
9019           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
9020           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
9021         } else {
9022           // The only way we hit this point is if there is no clobbering
9023           // (because there are no off-half inputs to this half) and there is no
9024           // free slot adjacent to one of the inputs. In this case, we have to
9025           // swap an input with a non-input.
9026           for (int i = 0; i < 4; ++i)
9027             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9028                    "We can't handle any clobbers here!");
9029           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9030                  "Cannot have adjacent inputs here!");
9031
9032           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9033           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9034
9035           // We also have to update the final source mask in this case because
9036           // it may need to undo the above swap.
9037           for (int &M : FinalSourceHalfMask)
9038             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9039               M = InputsFixed[1] + SourceOffset;
9040             else if (M == InputsFixed[1] + SourceOffset)
9041               M = (InputsFixed[0] ^ 1) + SourceOffset;
9042
9043           InputsFixed[1] = InputsFixed[0] ^ 1;
9044         }
9045
9046         // Point everything at the fixed inputs.
9047         for (int &M : HalfMask)
9048           if (M == IncomingInputs[0])
9049             M = InputsFixed[0] + SourceOffset;
9050           else if (M == IncomingInputs[1])
9051             M = InputsFixed[1] + SourceOffset;
9052
9053         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9054         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9055       }
9056     } else {
9057       llvm_unreachable("Unhandled input size!");
9058     }
9059
9060     // Now hoist the DWord down to the right half.
9061     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9062     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9063     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9064     for (int &M : HalfMask)
9065       for (int Input : IncomingInputs)
9066         if (M == Input)
9067           M = FreeDWord * 2 + Input % 2;
9068   };
9069   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9070                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9071   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9072                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9073
9074   // Now enact all the shuffles we've computed to move the inputs into their
9075   // target half.
9076   if (!isNoopShuffleMask(PSHUFLMask))
9077     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
9078                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
9079   if (!isNoopShuffleMask(PSHUFHMask))
9080     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
9081                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
9082   if (!isNoopShuffleMask(PSHUFDMask))
9083     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
9084                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
9085                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
9086                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
9087
9088   // At this point, each half should contain all its inputs, and we can then
9089   // just shuffle them into their final position.
9090   assert(std::count_if(LoMask.begin(), LoMask.end(),
9091                        [](int M) { return M >= 4; }) == 0 &&
9092          "Failed to lift all the high half inputs to the low mask!");
9093   assert(std::count_if(HiMask.begin(), HiMask.end(),
9094                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9095          "Failed to lift all the low half inputs to the high mask!");
9096
9097   // Do a half shuffle for the low mask.
9098   if (!isNoopShuffleMask(LoMask))
9099     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
9100                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
9101
9102   // Do a half shuffle with the high mask after shifting its values down.
9103   for (int &M : HiMask)
9104     if (M >= 0)
9105       M -= 4;
9106   if (!isNoopShuffleMask(HiMask))
9107     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
9108                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
9109
9110   return V;
9111 }
9112
9113 /// \brief Detect whether the mask pattern should be lowered through
9114 /// interleaving.
9115 ///
9116 /// This essentially tests whether viewing the mask as an interleaving of two
9117 /// sub-sequences reduces the cross-input traffic of a blend operation. If so,
9118 /// lowering it through interleaving is a significantly better strategy.
9119 static bool shouldLowerAsInterleaving(ArrayRef<int> Mask) {
9120   int NumEvenInputs[2] = {0, 0};
9121   int NumOddInputs[2] = {0, 0};
9122   int NumLoInputs[2] = {0, 0};
9123   int NumHiInputs[2] = {0, 0};
9124   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
9125     if (Mask[i] < 0)
9126       continue;
9127
9128     int InputIdx = Mask[i] >= Size;
9129
9130     if (i < Size / 2)
9131       ++NumLoInputs[InputIdx];
9132     else
9133       ++NumHiInputs[InputIdx];
9134
9135     if ((i % 2) == 0)
9136       ++NumEvenInputs[InputIdx];
9137     else
9138       ++NumOddInputs[InputIdx];
9139   }
9140
9141   // The minimum number of cross-input results for both the interleaved and
9142   // split cases. If interleaving results in fewer cross-input results, return
9143   // true.
9144   int InterleavedCrosses = std::min(NumEvenInputs[1] + NumOddInputs[0],
9145                                     NumEvenInputs[0] + NumOddInputs[1]);
9146   int SplitCrosses = std::min(NumLoInputs[1] + NumHiInputs[0],
9147                               NumLoInputs[0] + NumHiInputs[1]);
9148   return InterleavedCrosses < SplitCrosses;
9149 }
9150
9151 /// \brief Blend two v8i16 vectors using a naive unpack strategy.
9152 ///
9153 /// This strategy only works when the inputs from each vector fit into a single
9154 /// half of that vector, and generally there are not so many inputs as to leave
9155 /// the in-place shuffles required highly constrained (and thus expensive). It
9156 /// shifts all the inputs into a single side of both input vectors and then
9157 /// uses an unpack to interleave these inputs in a single vector. At that
9158 /// point, we will fall back on the generic single input shuffle lowering.
9159 static SDValue lowerV8I16BasicBlendVectorShuffle(SDLoc DL, SDValue V1,
9160                                                  SDValue V2,
9161                                                  MutableArrayRef<int> Mask,
9162                                                  const X86Subtarget *Subtarget,
9163                                                  SelectionDAG &DAG) {
9164   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
9165   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
9166   SmallVector<int, 3> LoV1Inputs, HiV1Inputs, LoV2Inputs, HiV2Inputs;
9167   for (int i = 0; i < 8; ++i)
9168     if (Mask[i] >= 0 && Mask[i] < 4)
9169       LoV1Inputs.push_back(i);
9170     else if (Mask[i] >= 4 && Mask[i] < 8)
9171       HiV1Inputs.push_back(i);
9172     else if (Mask[i] >= 8 && Mask[i] < 12)
9173       LoV2Inputs.push_back(i);
9174     else if (Mask[i] >= 12)
9175       HiV2Inputs.push_back(i);
9176
9177   int NumV1Inputs = LoV1Inputs.size() + HiV1Inputs.size();
9178   int NumV2Inputs = LoV2Inputs.size() + HiV2Inputs.size();
9179   (void)NumV1Inputs;
9180   (void)NumV2Inputs;
9181   assert(NumV1Inputs > 0 && NumV1Inputs <= 3 && "At most 3 inputs supported");
9182   assert(NumV2Inputs > 0 && NumV2Inputs <= 3 && "At most 3 inputs supported");
9183   assert(NumV1Inputs + NumV2Inputs <= 4 && "At most 4 combined inputs");
9184
9185   bool MergeFromLo = LoV1Inputs.size() + LoV2Inputs.size() >=
9186                      HiV1Inputs.size() + HiV2Inputs.size();
9187
9188   auto moveInputsToHalf = [&](SDValue V, ArrayRef<int> LoInputs,
9189                               ArrayRef<int> HiInputs, bool MoveToLo,
9190                               int MaskOffset) {
9191     ArrayRef<int> GoodInputs = MoveToLo ? LoInputs : HiInputs;
9192     ArrayRef<int> BadInputs = MoveToLo ? HiInputs : LoInputs;
9193     if (BadInputs.empty())
9194       return V;
9195
9196     int MoveMask[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9197     int MoveOffset = MoveToLo ? 0 : 4;
9198
9199     if (GoodInputs.empty()) {
9200       for (int BadInput : BadInputs) {
9201         MoveMask[Mask[BadInput] % 4 + MoveOffset] = Mask[BadInput] - MaskOffset;
9202         Mask[BadInput] = Mask[BadInput] % 4 + MoveOffset + MaskOffset;
9203       }
9204     } else {
9205       if (GoodInputs.size() == 2) {
9206         // If the low inputs are spread across two dwords, pack them into
9207         // a single dword.
9208         MoveMask[MoveOffset] = Mask[GoodInputs[0]] - MaskOffset;
9209         MoveMask[MoveOffset + 1] = Mask[GoodInputs[1]] - MaskOffset;
9210         Mask[GoodInputs[0]] = MoveOffset + MaskOffset;
9211         Mask[GoodInputs[1]] = MoveOffset + 1 + MaskOffset;
9212       } else {
9213         // Otherwise pin the good inputs.
9214         for (int GoodInput : GoodInputs)
9215           MoveMask[Mask[GoodInput] - MaskOffset] = Mask[GoodInput] - MaskOffset;
9216       }
9217
9218       if (BadInputs.size() == 2) {
9219         // If we have two bad inputs then there may be either one or two good
9220         // inputs fixed in place. Find a fixed input, and then find the *other*
9221         // two adjacent indices by using modular arithmetic.
9222         int GoodMaskIdx =
9223             std::find_if(std::begin(MoveMask) + MoveOffset, std::end(MoveMask),
9224                          [](int M) { return M >= 0; }) -
9225             std::begin(MoveMask);
9226         int MoveMaskIdx =
9227             ((((GoodMaskIdx - MoveOffset) & ~1) + 2) % 4) + MoveOffset;
9228         assert(MoveMask[MoveMaskIdx] == -1 && "Expected empty slot");
9229         assert(MoveMask[MoveMaskIdx + 1] == -1 && "Expected empty slot");
9230         MoveMask[MoveMaskIdx] = Mask[BadInputs[0]] - MaskOffset;
9231         MoveMask[MoveMaskIdx + 1] = Mask[BadInputs[1]] - MaskOffset;
9232         Mask[BadInputs[0]] = MoveMaskIdx + MaskOffset;
9233         Mask[BadInputs[1]] = MoveMaskIdx + 1 + MaskOffset;
9234       } else {
9235         assert(BadInputs.size() == 1 && "All sizes handled");
9236         int MoveMaskIdx = std::find(std::begin(MoveMask) + MoveOffset,
9237                                     std::end(MoveMask), -1) -
9238                           std::begin(MoveMask);
9239         MoveMask[MoveMaskIdx] = Mask[BadInputs[0]] - MaskOffset;
9240         Mask[BadInputs[0]] = MoveMaskIdx + MaskOffset;
9241       }
9242     }
9243
9244     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
9245                                 MoveMask);
9246   };
9247   V1 = moveInputsToHalf(V1, LoV1Inputs, HiV1Inputs, MergeFromLo,
9248                         /*MaskOffset*/ 0);
9249   V2 = moveInputsToHalf(V2, LoV2Inputs, HiV2Inputs, MergeFromLo,
9250                         /*MaskOffset*/ 8);
9251
9252   // FIXME: Select an interleaving of the merge of V1 and V2 that minimizes
9253   // cross-half traffic in the final shuffle.
9254
9255   // Munge the mask to be a single-input mask after the unpack merges the
9256   // results.
9257   for (int &M : Mask)
9258     if (M != -1)
9259       M = 2 * (M % 4) + (M / 8);
9260
9261   return DAG.getVectorShuffle(
9262       MVT::v8i16, DL, DAG.getNode(MergeFromLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
9263                                   DL, MVT::v8i16, V1, V2),
9264       DAG.getUNDEF(MVT::v8i16), Mask);
9265 }
9266
9267 /// \brief Generic lowering of 8-lane i16 shuffles.
9268 ///
9269 /// This handles both single-input shuffles and combined shuffle/blends with
9270 /// two inputs. The single input shuffles are immediately delegated to
9271 /// a dedicated lowering routine.
9272 ///
9273 /// The blends are lowered in one of three fundamental ways. If there are few
9274 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9275 /// of the input is significantly cheaper when lowered as an interleaving of
9276 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9277 /// halves of the inputs separately (making them have relatively few inputs)
9278 /// and then concatenate them.
9279 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9280                                        const X86Subtarget *Subtarget,
9281                                        SelectionDAG &DAG) {
9282   SDLoc DL(Op);
9283   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9284   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9285   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9286   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9287   ArrayRef<int> OrigMask = SVOp->getMask();
9288   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9289                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9290   MutableArrayRef<int> Mask(MaskStorage);
9291
9292   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9293
9294   // Whenever we can lower this as a zext, that instruction is strictly faster
9295   // than any alternative.
9296   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9297           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9298     return ZExt;
9299
9300   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9301   auto isV2 = [](int M) { return M >= 8; };
9302
9303   int NumV1Inputs = std::count_if(Mask.begin(), Mask.end(), isV1);
9304   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9305
9306   if (NumV2Inputs == 0)
9307     return lowerV8I16SingleInputVectorShuffle(DL, V1, Mask, Subtarget, DAG);
9308
9309   assert(NumV1Inputs > 0 && "All single-input shuffles should be canonicalized "
9310                             "to be V1-input shuffles.");
9311
9312   // Try to use byte shift instructions.
9313   if (SDValue Shift = lowerVectorShuffleAsByteShift(
9314           DL, MVT::v8i16, V1, V2, Mask, DAG))
9315     return Shift;
9316
9317   // There are special ways we can lower some single-element blends.
9318   if (NumV2Inputs == 1)
9319     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v8i16, DL, V1, V2,
9320                                                          Mask, Subtarget, DAG))
9321       return V;
9322
9323   // Use dedicated unpack instructions for masks that match their pattern.
9324   if (isShuffleEquivalent(Mask, 0, 8, 1, 9, 2, 10, 3, 11))
9325     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9326   if (isShuffleEquivalent(Mask, 4, 12, 5, 13, 6, 14, 7, 15))
9327     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9328
9329   if (Subtarget->hasSSE41())
9330     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9331                                                   Subtarget, DAG))
9332       return Blend;
9333
9334   // Try to use byte rotation instructions.
9335   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9336           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9337     return Rotate;
9338
9339   if (NumV1Inputs + NumV2Inputs <= 4)
9340     return lowerV8I16BasicBlendVectorShuffle(DL, V1, V2, Mask, Subtarget, DAG);
9341
9342   // Check whether an interleaving lowering is likely to be more efficient.
9343   // This isn't perfect but it is a strong heuristic that tends to work well on
9344   // the kinds of shuffles that show up in practice.
9345   //
9346   // FIXME: Handle 1x, 2x, and 4x interleaving.
9347   if (shouldLowerAsInterleaving(Mask)) {
9348     // FIXME: Figure out whether we should pack these into the low or high
9349     // halves.
9350
9351     int EMask[8], OMask[8];
9352     for (int i = 0; i < 4; ++i) {
9353       EMask[i] = Mask[2*i];
9354       OMask[i] = Mask[2*i + 1];
9355       EMask[i + 4] = -1;
9356       OMask[i + 4] = -1;
9357     }
9358
9359     SDValue Evens = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, EMask);
9360     SDValue Odds = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, OMask);
9361
9362     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, Evens, Odds);
9363   }
9364
9365   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9366   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9367
9368   for (int i = 0; i < 4; ++i) {
9369     LoBlendMask[i] = Mask[i];
9370     HiBlendMask[i] = Mask[i + 4];
9371   }
9372
9373   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, LoBlendMask);
9374   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, HiBlendMask);
9375   LoV = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, LoV);
9376   HiV = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, HiV);
9377
9378   return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
9379                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, LoV, HiV));
9380 }
9381
9382 /// \brief Check whether a compaction lowering can be done by dropping even
9383 /// elements and compute how many times even elements must be dropped.
9384 ///
9385 /// This handles shuffles which take every Nth element where N is a power of
9386 /// two. Example shuffle masks:
9387 ///
9388 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9389 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9390 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9391 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9392 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9393 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9394 ///
9395 /// Any of these lanes can of course be undef.
9396 ///
9397 /// This routine only supports N <= 3.
9398 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9399 /// for larger N.
9400 ///
9401 /// \returns N above, or the number of times even elements must be dropped if
9402 /// there is such a number. Otherwise returns zero.
9403 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9404   // Figure out whether we're looping over two inputs or just one.
9405   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9406
9407   // The modulus for the shuffle vector entries is based on whether this is
9408   // a single input or not.
9409   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9410   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9411          "We should only be called with masks with a power-of-2 size!");
9412
9413   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9414
9415   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9416   // and 2^3 simultaneously. This is because we may have ambiguity with
9417   // partially undef inputs.
9418   bool ViableForN[3] = {true, true, true};
9419
9420   for (int i = 0, e = Mask.size(); i < e; ++i) {
9421     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9422     // want.
9423     if (Mask[i] == -1)
9424       continue;
9425
9426     bool IsAnyViable = false;
9427     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9428       if (ViableForN[j]) {
9429         uint64_t N = j + 1;
9430
9431         // The shuffle mask must be equal to (i * 2^N) % M.
9432         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9433           IsAnyViable = true;
9434         else
9435           ViableForN[j] = false;
9436       }
9437     // Early exit if we exhaust the possible powers of two.
9438     if (!IsAnyViable)
9439       break;
9440   }
9441
9442   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9443     if (ViableForN[j])
9444       return j + 1;
9445
9446   // Return 0 as there is no viable power of two.
9447   return 0;
9448 }
9449
9450 /// \brief Generic lowering of v16i8 shuffles.
9451 ///
9452 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9453 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9454 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9455 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9456 /// back together.
9457 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9458                                        const X86Subtarget *Subtarget,
9459                                        SelectionDAG &DAG) {
9460   SDLoc DL(Op);
9461   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9462   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9463   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9464   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9465   ArrayRef<int> OrigMask = SVOp->getMask();
9466   assert(OrigMask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9467
9468   // Try to use byte shift instructions.
9469   if (SDValue Shift = lowerVectorShuffleAsByteShift(
9470           DL, MVT::v16i8, V1, V2, OrigMask, DAG))
9471     return Shift;
9472
9473   // Try to use byte rotation instructions.
9474   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9475           DL, MVT::v16i8, V1, V2, OrigMask, Subtarget, DAG))
9476     return Rotate;
9477
9478   // Try to use a zext lowering.
9479   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9480           DL, MVT::v16i8, V1, V2, OrigMask, Subtarget, DAG))
9481     return ZExt;
9482
9483   int MaskStorage[16] = {
9484       OrigMask[0],  OrigMask[1],  OrigMask[2],  OrigMask[3],
9485       OrigMask[4],  OrigMask[5],  OrigMask[6],  OrigMask[7],
9486       OrigMask[8],  OrigMask[9],  OrigMask[10], OrigMask[11],
9487       OrigMask[12], OrigMask[13], OrigMask[14], OrigMask[15]};
9488   MutableArrayRef<int> Mask(MaskStorage);
9489   MutableArrayRef<int> LoMask = Mask.slice(0, 8);
9490   MutableArrayRef<int> HiMask = Mask.slice(8, 8);
9491
9492   int NumV2Elements =
9493       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9494
9495   // For single-input shuffles, there are some nicer lowering tricks we can use.
9496   if (NumV2Elements == 0) {
9497     // Check for being able to broadcast a single element.
9498     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v16i8, DL, V1,
9499                                                           Mask, Subtarget, DAG))
9500       return Broadcast;
9501
9502     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9503     // Notably, this handles splat and partial-splat shuffles more efficiently.
9504     // However, it only makes sense if the pre-duplication shuffle simplifies
9505     // things significantly. Currently, this means we need to be able to
9506     // express the pre-duplication shuffle as an i16 shuffle.
9507     //
9508     // FIXME: We should check for other patterns which can be widened into an
9509     // i16 shuffle as well.
9510     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9511       for (int i = 0; i < 16; i += 2)
9512         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9513           return false;
9514
9515       return true;
9516     };
9517     auto tryToWidenViaDuplication = [&]() -> SDValue {
9518       if (!canWidenViaDuplication(Mask))
9519         return SDValue();
9520       SmallVector<int, 4> LoInputs;
9521       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9522                    [](int M) { return M >= 0 && M < 8; });
9523       std::sort(LoInputs.begin(), LoInputs.end());
9524       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9525                      LoInputs.end());
9526       SmallVector<int, 4> HiInputs;
9527       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9528                    [](int M) { return M >= 8; });
9529       std::sort(HiInputs.begin(), HiInputs.end());
9530       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9531                      HiInputs.end());
9532
9533       bool TargetLo = LoInputs.size() >= HiInputs.size();
9534       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9535       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9536
9537       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9538       SmallDenseMap<int, int, 8> LaneMap;
9539       for (int I : InPlaceInputs) {
9540         PreDupI16Shuffle[I/2] = I/2;
9541         LaneMap[I] = I;
9542       }
9543       int j = TargetLo ? 0 : 4, je = j + 4;
9544       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9545         // Check if j is already a shuffle of this input. This happens when
9546         // there are two adjacent bytes after we move the low one.
9547         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9548           // If we haven't yet mapped the input, search for a slot into which
9549           // we can map it.
9550           while (j < je && PreDupI16Shuffle[j] != -1)
9551             ++j;
9552
9553           if (j == je)
9554             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9555             return SDValue();
9556
9557           // Map this input with the i16 shuffle.
9558           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9559         }
9560
9561         // Update the lane map based on the mapping we ended up with.
9562         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9563       }
9564       V1 = DAG.getNode(
9565           ISD::BITCAST, DL, MVT::v16i8,
9566           DAG.getVectorShuffle(MVT::v8i16, DL,
9567                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
9568                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9569
9570       // Unpack the bytes to form the i16s that will be shuffled into place.
9571       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9572                        MVT::v16i8, V1, V1);
9573
9574       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9575       for (int i = 0; i < 16; ++i)
9576         if (Mask[i] != -1) {
9577           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9578           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9579           if (PostDupI16Shuffle[i / 2] == -1)
9580             PostDupI16Shuffle[i / 2] = MappedMask;
9581           else
9582             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9583                    "Conflicting entrties in the original shuffle!");
9584         }
9585       return DAG.getNode(
9586           ISD::BITCAST, DL, MVT::v16i8,
9587           DAG.getVectorShuffle(MVT::v8i16, DL,
9588                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
9589                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9590     };
9591     if (SDValue V = tryToWidenViaDuplication())
9592       return V;
9593   }
9594
9595   // Check whether an interleaving lowering is likely to be more efficient.
9596   // This isn't perfect but it is a strong heuristic that tends to work well on
9597   // the kinds of shuffles that show up in practice.
9598   //
9599   // FIXME: We need to handle other interleaving widths (i16, i32, ...).
9600   if (shouldLowerAsInterleaving(Mask)) {
9601     int NumLoHalf = std::count_if(Mask.begin(), Mask.end(), [](int M) {
9602       return (M >= 0 && M < 8) || (M >= 16 && M < 24);
9603     });
9604     int NumHiHalf = std::count_if(Mask.begin(), Mask.end(), [](int M) {
9605       return (M >= 8 && M < 16) || M >= 24;
9606     });
9607     int EMask[16] = {-1, -1, -1, -1, -1, -1, -1, -1,
9608                      -1, -1, -1, -1, -1, -1, -1, -1};
9609     int OMask[16] = {-1, -1, -1, -1, -1, -1, -1, -1,
9610                      -1, -1, -1, -1, -1, -1, -1, -1};
9611     bool UnpackLo = NumLoHalf >= NumHiHalf;
9612     MutableArrayRef<int> TargetEMask(UnpackLo ? EMask : EMask + 8, 8);
9613     MutableArrayRef<int> TargetOMask(UnpackLo ? OMask : OMask + 8, 8);
9614     for (int i = 0; i < 8; ++i) {
9615       TargetEMask[i] = Mask[2 * i];
9616       TargetOMask[i] = Mask[2 * i + 1];
9617     }
9618
9619     SDValue Evens = DAG.getVectorShuffle(MVT::v16i8, DL, V1, V2, EMask);
9620     SDValue Odds = DAG.getVectorShuffle(MVT::v16i8, DL, V1, V2, OMask);
9621
9622     return DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9623                        MVT::v16i8, Evens, Odds);
9624   }
9625
9626   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9627   // with PSHUFB. It is important to do this before we attempt to generate any
9628   // blends but after all of the single-input lowerings. If the single input
9629   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9630   // want to preserve that and we can DAG combine any longer sequences into
9631   // a PSHUFB in the end. But once we start blending from multiple inputs,
9632   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9633   // and there are *very* few patterns that would actually be faster than the
9634   // PSHUFB approach because of its ability to zero lanes.
9635   //
9636   // FIXME: The only exceptions to the above are blends which are exact
9637   // interleavings with direct instructions supporting them. We currently don't
9638   // handle those well here.
9639   if (Subtarget->hasSSSE3()) {
9640     SDValue V1Mask[16];
9641     SDValue V2Mask[16];
9642     bool V1InUse = false;
9643     bool V2InUse = false;
9644     SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9645
9646     for (int i = 0; i < 16; ++i) {
9647       if (Mask[i] == -1) {
9648         V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9649       } else {
9650         const int ZeroMask = 0x80;
9651         int V1Idx = (Mask[i] < 16 ? Mask[i] : ZeroMask);
9652         int V2Idx = (Mask[i] < 16 ? ZeroMask : Mask[i] - 16);
9653         if (Zeroable[i])
9654           V1Idx = V2Idx = ZeroMask;
9655         V1Mask[i] = DAG.getConstant(V1Idx, MVT::i8);
9656         V2Mask[i] = DAG.getConstant(V2Idx, MVT::i8);
9657         V1InUse |= (ZeroMask != V1Idx);
9658         V2InUse |= (ZeroMask != V2Idx);
9659       }
9660     }
9661     assert((V1InUse || V2InUse) && "Shuffling to a zeroable vector");
9662
9663     if (V1InUse)
9664       V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, V1,
9665                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9666     if (V2InUse)
9667       V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, V2,
9668                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9669
9670     // If we need shuffled inputs from both, blend the two.
9671     if (V1InUse && V2InUse)
9672       return DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9673     if (V1InUse)
9674       return V1; // Single inputs are easy.
9675     if (V2InUse)
9676       return V2; // Single inputs are easy.
9677   }
9678
9679   // There are special ways we can lower some single-element blends.
9680   if (NumV2Elements == 1)
9681     if (SDValue V = lowerVectorShuffleAsElementInsertion(MVT::v16i8, DL, V1, V2,
9682                                                          Mask, Subtarget, DAG))
9683       return V;
9684
9685   // Check whether a compaction lowering can be done. This handles shuffles
9686   // which take every Nth element for some even N. See the helper function for
9687   // details.
9688   //
9689   // We special case these as they can be particularly efficiently handled with
9690   // the PACKUSB instruction on x86 and they show up in common patterns of
9691   // rearranging bytes to truncate wide elements.
9692   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9693     // NumEvenDrops is the power of two stride of the elements. Another way of
9694     // thinking about it is that we need to drop the even elements this many
9695     // times to get the original input.
9696     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9697
9698     // First we need to zero all the dropped bytes.
9699     assert(NumEvenDrops <= 3 &&
9700            "No support for dropping even elements more than 3 times.");
9701     // We use the mask type to pick which bytes are preserved based on how many
9702     // elements are dropped.
9703     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9704     SDValue ByteClearMask =
9705         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
9706                     DAG.getConstant(0xFF, MaskVTs[NumEvenDrops - 1]));
9707     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9708     if (!IsSingleInput)
9709       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9710
9711     // Now pack things back together.
9712     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
9713     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
9714     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9715     for (int i = 1; i < NumEvenDrops; ++i) {
9716       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
9717       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9718     }
9719
9720     return Result;
9721   }
9722
9723   int V1LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9724   int V1HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9725   int V2LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9726   int V2HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9727
9728   auto buildBlendMasks = [](MutableArrayRef<int> HalfMask,
9729                             MutableArrayRef<int> V1HalfBlendMask,
9730                             MutableArrayRef<int> V2HalfBlendMask) {
9731     for (int i = 0; i < 8; ++i)
9732       if (HalfMask[i] >= 0 && HalfMask[i] < 16) {
9733         V1HalfBlendMask[i] = HalfMask[i];
9734         HalfMask[i] = i;
9735       } else if (HalfMask[i] >= 16) {
9736         V2HalfBlendMask[i] = HalfMask[i] - 16;
9737         HalfMask[i] = i + 8;
9738       }
9739   };
9740   buildBlendMasks(LoMask, V1LoBlendMask, V2LoBlendMask);
9741   buildBlendMasks(HiMask, V1HiBlendMask, V2HiBlendMask);
9742
9743   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9744
9745   auto buildLoAndHiV8s = [&](SDValue V, MutableArrayRef<int> LoBlendMask,
9746                              MutableArrayRef<int> HiBlendMask) {
9747     SDValue V1, V2;
9748     // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9749     // them out and avoid using UNPCK{L,H} to extract the elements of V as
9750     // i16s.
9751     if (std::none_of(LoBlendMask.begin(), LoBlendMask.end(),
9752                      [](int M) { return M >= 0 && M % 2 == 1; }) &&
9753         std::none_of(HiBlendMask.begin(), HiBlendMask.end(),
9754                      [](int M) { return M >= 0 && M % 2 == 1; })) {
9755       // Use a mask to drop the high bytes.
9756       V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
9757       V1 = DAG.getNode(ISD::AND, DL, MVT::v8i16, V1,
9758                        DAG.getConstant(0x00FF, MVT::v8i16));
9759
9760       // This will be a single vector shuffle instead of a blend so nuke V2.
9761       V2 = DAG.getUNDEF(MVT::v8i16);
9762
9763       // Squash the masks to point directly into V1.
9764       for (int &M : LoBlendMask)
9765         if (M >= 0)
9766           M /= 2;
9767       for (int &M : HiBlendMask)
9768         if (M >= 0)
9769           M /= 2;
9770     } else {
9771       // Otherwise just unpack the low half of V into V1 and the high half into
9772       // V2 so that we can blend them as i16s.
9773       V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
9774                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9775       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
9776                        DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9777     }
9778
9779     SDValue BlendedLo = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, LoBlendMask);
9780     SDValue BlendedHi = DAG.getVectorShuffle(MVT::v8i16, DL, V1, V2, HiBlendMask);
9781     return std::make_pair(BlendedLo, BlendedHi);
9782   };
9783   SDValue V1Lo, V1Hi, V2Lo, V2Hi;
9784   std::tie(V1Lo, V1Hi) = buildLoAndHiV8s(V1, V1LoBlendMask, V1HiBlendMask);
9785   std::tie(V2Lo, V2Hi) = buildLoAndHiV8s(V2, V2LoBlendMask, V2HiBlendMask);
9786
9787   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, V1Lo, V2Lo, LoMask);
9788   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, V1Hi, V2Hi, HiMask);
9789
9790   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9791 }
9792
9793 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9794 ///
9795 /// This routine breaks down the specific type of 128-bit shuffle and
9796 /// dispatches to the lowering routines accordingly.
9797 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9798                                         MVT VT, const X86Subtarget *Subtarget,
9799                                         SelectionDAG &DAG) {
9800   switch (VT.SimpleTy) {
9801   case MVT::v2i64:
9802     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9803   case MVT::v2f64:
9804     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9805   case MVT::v4i32:
9806     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9807   case MVT::v4f32:
9808     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9809   case MVT::v8i16:
9810     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9811   case MVT::v16i8:
9812     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9813
9814   default:
9815     llvm_unreachable("Unimplemented!");
9816   }
9817 }
9818
9819 /// \brief Helper function to test whether a shuffle mask could be
9820 /// simplified by widening the elements being shuffled.
9821 ///
9822 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9823 /// leaves it in an unspecified state.
9824 ///
9825 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9826 /// shuffle masks. The latter have the special property of a '-2' representing
9827 /// a zero-ed lane of a vector.
9828 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9829                                     SmallVectorImpl<int> &WidenedMask) {
9830   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9831     // If both elements are undef, its trivial.
9832     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9833       WidenedMask.push_back(SM_SentinelUndef);
9834       continue;
9835     }
9836
9837     // Check for an undef mask and a mask value properly aligned to fit with
9838     // a pair of values. If we find such a case, use the non-undef mask's value.
9839     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9840       WidenedMask.push_back(Mask[i + 1] / 2);
9841       continue;
9842     }
9843     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9844       WidenedMask.push_back(Mask[i] / 2);
9845       continue;
9846     }
9847
9848     // When zeroing, we need to spread the zeroing across both lanes to widen.
9849     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9850       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9851           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9852         WidenedMask.push_back(SM_SentinelZero);
9853         continue;
9854       }
9855       return false;
9856     }
9857
9858     // Finally check if the two mask values are adjacent and aligned with
9859     // a pair.
9860     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9861       WidenedMask.push_back(Mask[i] / 2);
9862       continue;
9863     }
9864
9865     // Otherwise we can't safely widen the elements used in this shuffle.
9866     return false;
9867   }
9868   assert(WidenedMask.size() == Mask.size() / 2 &&
9869          "Incorrect size of mask after widening the elements!");
9870
9871   return true;
9872 }
9873
9874 /// \brief Generic routine to split ector shuffle into half-sized shuffles.
9875 ///
9876 /// This routine just extracts two subvectors, shuffles them independently, and
9877 /// then concatenates them back together. This should work effectively with all
9878 /// AVX vector shuffle types.
9879 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9880                                           SDValue V2, ArrayRef<int> Mask,
9881                                           SelectionDAG &DAG) {
9882   assert(VT.getSizeInBits() >= 256 &&
9883          "Only for 256-bit or wider vector shuffles!");
9884   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9885   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9886
9887   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9888   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9889
9890   int NumElements = VT.getVectorNumElements();
9891   int SplitNumElements = NumElements / 2;
9892   MVT ScalarVT = VT.getScalarType();
9893   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9894
9895   SDValue LoV1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SplitVT, V1,
9896                              DAG.getIntPtrConstant(0));
9897   SDValue HiV1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SplitVT, V1,
9898                              DAG.getIntPtrConstant(SplitNumElements));
9899   SDValue LoV2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SplitVT, V2,
9900                              DAG.getIntPtrConstant(0));
9901   SDValue HiV2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SplitVT, V2,
9902                              DAG.getIntPtrConstant(SplitNumElements));
9903
9904   // Now create two 4-way blends of these half-width vectors.
9905   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9906     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9907     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9908     for (int i = 0; i < SplitNumElements; ++i) {
9909       int M = HalfMask[i];
9910       if (M >= NumElements) {
9911         if (M >= NumElements + SplitNumElements)
9912           UseHiV2 = true;
9913         else
9914           UseLoV2 = true;
9915         V2BlendMask.push_back(M - NumElements);
9916         V1BlendMask.push_back(-1);
9917         BlendMask.push_back(SplitNumElements + i);
9918       } else if (M >= 0) {
9919         if (M >= SplitNumElements)
9920           UseHiV1 = true;
9921         else
9922           UseLoV1 = true;
9923         V2BlendMask.push_back(-1);
9924         V1BlendMask.push_back(M);
9925         BlendMask.push_back(i);
9926       } else {
9927         V2BlendMask.push_back(-1);
9928         V1BlendMask.push_back(-1);
9929         BlendMask.push_back(-1);
9930       }
9931     }
9932
9933     // Because the lowering happens after all combining takes place, we need to
9934     // manually combine these blend masks as much as possible so that we create
9935     // a minimal number of high-level vector shuffle nodes.
9936
9937     // First try just blending the halves of V1 or V2.
9938     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9939       return DAG.getUNDEF(SplitVT);
9940     if (!UseLoV2 && !UseHiV2)
9941       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9942     if (!UseLoV1 && !UseHiV1)
9943       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9944
9945     SDValue V1Blend, V2Blend;
9946     if (UseLoV1 && UseHiV1) {
9947       V1Blend =
9948         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9949     } else {
9950       // We only use half of V1 so map the usage down into the final blend mask.
9951       V1Blend = UseLoV1 ? LoV1 : HiV1;
9952       for (int i = 0; i < SplitNumElements; ++i)
9953         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9954           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9955     }
9956     if (UseLoV2 && UseHiV2) {
9957       V2Blend =
9958         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9959     } else {
9960       // We only use half of V2 so map the usage down into the final blend mask.
9961       V2Blend = UseLoV2 ? LoV2 : HiV2;
9962       for (int i = 0; i < SplitNumElements; ++i)
9963         if (BlendMask[i] >= SplitNumElements)
9964           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9965     }
9966     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9967   };
9968   SDValue Lo = HalfBlend(LoMask);
9969   SDValue Hi = HalfBlend(HiMask);
9970   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9971 }
9972
9973 /// \brief Either split a vector in halves or decompose the shuffles and the
9974 /// blend.
9975 ///
9976 /// This is provided as a good fallback for many lowerings of non-single-input
9977 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9978 /// between splitting the shuffle into 128-bit components and stitching those
9979 /// back together vs. extracting the single-input shuffles and blending those
9980 /// results.
9981 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9982                                                 SDValue V2, ArrayRef<int> Mask,
9983                                                 SelectionDAG &DAG) {
9984   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9985                                             "lower single-input shuffles as it "
9986                                             "could then recurse on itself.");
9987   int Size = Mask.size();
9988
9989   // If this can be modeled as a broadcast of two elements followed by a blend,
9990   // prefer that lowering. This is especially important because broadcasts can
9991   // often fold with memory operands.
9992   auto DoBothBroadcast = [&] {
9993     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9994     for (int M : Mask)
9995       if (M >= Size) {
9996         if (V2BroadcastIdx == -1)
9997           V2BroadcastIdx = M - Size;
9998         else if (M - Size != V2BroadcastIdx)
9999           return false;
10000       } else if (M >= 0) {
10001         if (V1BroadcastIdx == -1)
10002           V1BroadcastIdx = M;
10003         else if (M != V1BroadcastIdx)
10004           return false;
10005       }
10006     return true;
10007   };
10008   if (DoBothBroadcast())
10009     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
10010                                                       DAG);
10011
10012   // If the inputs all stem from a single 128-bit lane of each input, then we
10013   // split them rather than blending because the split will decompose to
10014   // unusually few instructions.
10015   int LaneCount = VT.getSizeInBits() / 128;
10016   int LaneSize = Size / LaneCount;
10017   SmallBitVector LaneInputs[2];
10018   LaneInputs[0].resize(LaneCount, false);
10019   LaneInputs[1].resize(LaneCount, false);
10020   for (int i = 0; i < Size; ++i)
10021     if (Mask[i] >= 0)
10022       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
10023   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
10024     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10025
10026   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
10027   // that the decomposed single-input shuffles don't end up here.
10028   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10029 }
10030
10031 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
10032 /// a permutation and blend of those lanes.
10033 ///
10034 /// This essentially blends the out-of-lane inputs to each lane into the lane
10035 /// from a permuted copy of the vector. This lowering strategy results in four
10036 /// instructions in the worst case for a single-input cross lane shuffle which
10037 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
10038 /// of. Special cases for each particular shuffle pattern should be handled
10039 /// prior to trying this lowering.
10040 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
10041                                                        SDValue V1, SDValue V2,
10042                                                        ArrayRef<int> Mask,
10043                                                        SelectionDAG &DAG) {
10044   // FIXME: This should probably be generalized for 512-bit vectors as well.
10045   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
10046   int LaneSize = Mask.size() / 2;
10047
10048   // If there are only inputs from one 128-bit lane, splitting will in fact be
10049   // less expensive. The flags track wether the given lane contains an element
10050   // that crosses to another lane.
10051   bool LaneCrossing[2] = {false, false};
10052   for (int i = 0, Size = Mask.size(); i < Size; ++i)
10053     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
10054       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
10055   if (!LaneCrossing[0] || !LaneCrossing[1])
10056     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10057
10058   if (isSingleInputShuffleMask(Mask)) {
10059     SmallVector<int, 32> FlippedBlendMask;
10060     for (int i = 0, Size = Mask.size(); i < Size; ++i)
10061       FlippedBlendMask.push_back(
10062           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
10063                                   ? Mask[i]
10064                                   : Mask[i] % LaneSize +
10065                                         (i / LaneSize) * LaneSize + Size));
10066
10067     // Flip the vector, and blend the results which should now be in-lane. The
10068     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
10069     // 5 for the high source. The value 3 selects the high half of source 2 and
10070     // the value 2 selects the low half of source 2. We only use source 2 to
10071     // allow folding it into a memory operand.
10072     unsigned PERMMask = 3 | 2 << 4;
10073     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
10074                                   V1, DAG.getConstant(PERMMask, MVT::i8));
10075     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
10076   }
10077
10078   // This now reduces to two single-input shuffles of V1 and V2 which at worst
10079   // will be handled by the above logic and a blend of the results, much like
10080   // other patterns in AVX.
10081   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
10082 }
10083
10084 /// \brief Handle lowering 2-lane 128-bit shuffles.
10085 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
10086                                         SDValue V2, ArrayRef<int> Mask,
10087                                         const X86Subtarget *Subtarget,
10088                                         SelectionDAG &DAG) {
10089   // Blends are faster and handle all the non-lane-crossing cases.
10090   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
10091                                                 Subtarget, DAG))
10092     return Blend;
10093
10094   MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
10095                                VT.getVectorNumElements() / 2);
10096   // Check for patterns which can be matched with a single insert of a 128-bit
10097   // subvector.
10098   if (isShuffleEquivalent(Mask, 0, 1, 0, 1) ||
10099       isShuffleEquivalent(Mask, 0, 1, 4, 5)) {
10100     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10101                               DAG.getIntPtrConstant(0));
10102     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
10103                               Mask[2] < 4 ? V1 : V2, DAG.getIntPtrConstant(0));
10104     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10105   }
10106   if (isShuffleEquivalent(Mask, 0, 1, 6, 7)) {
10107     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
10108                               DAG.getIntPtrConstant(0));
10109     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V2,
10110                               DAG.getIntPtrConstant(2));
10111     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
10112   }
10113
10114   // Otherwise form a 128-bit permutation.
10115   // FIXME: Detect zero-vector inputs and use the VPERM2X128 to zero that half.
10116   unsigned PermMask = Mask[0] / 2 | (Mask[2] / 2) << 4;
10117   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10118                      DAG.getConstant(PermMask, MVT::i8));
10119 }
10120
10121 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10122 /// shuffling each lane.
10123 ///
10124 /// This will only succeed when the result of fixing the 128-bit lanes results
10125 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10126 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10127 /// the lane crosses early and then use simpler shuffles within each lane.
10128 ///
10129 /// FIXME: It might be worthwhile at some point to support this without
10130 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10131 /// in x86 only floating point has interesting non-repeating shuffles, and even
10132 /// those are still *marginally* more expensive.
10133 static SDValue lowerVectorShuffleByMerging128BitLanes(
10134     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10135     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10136   assert(!isSingleInputShuffleMask(Mask) &&
10137          "This is only useful with multiple inputs.");
10138
10139   int Size = Mask.size();
10140   int LaneSize = 128 / VT.getScalarSizeInBits();
10141   int NumLanes = Size / LaneSize;
10142   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10143
10144   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10145   // check whether the in-128-bit lane shuffles share a repeating pattern.
10146   SmallVector<int, 4> Lanes;
10147   Lanes.resize(NumLanes, -1);
10148   SmallVector<int, 4> InLaneMask;
10149   InLaneMask.resize(LaneSize, -1);
10150   for (int i = 0; i < Size; ++i) {
10151     if (Mask[i] < 0)
10152       continue;
10153
10154     int j = i / LaneSize;
10155
10156     if (Lanes[j] < 0) {
10157       // First entry we've seen for this lane.
10158       Lanes[j] = Mask[i] / LaneSize;
10159     } else if (Lanes[j] != Mask[i] / LaneSize) {
10160       // This doesn't match the lane selected previously!
10161       return SDValue();
10162     }
10163
10164     // Check that within each lane we have a consistent shuffle mask.
10165     int k = i % LaneSize;
10166     if (InLaneMask[k] < 0) {
10167       InLaneMask[k] = Mask[i] % LaneSize;
10168     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10169       // This doesn't fit a repeating in-lane mask.
10170       return SDValue();
10171     }
10172   }
10173
10174   // First shuffle the lanes into place.
10175   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10176                                 VT.getSizeInBits() / 64);
10177   SmallVector<int, 8> LaneMask;
10178   LaneMask.resize(NumLanes * 2, -1);
10179   for (int i = 0; i < NumLanes; ++i)
10180     if (Lanes[i] >= 0) {
10181       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10182       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10183     }
10184
10185   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
10186   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
10187   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10188
10189   // Cast it back to the type we actually want.
10190   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
10191
10192   // Now do a simple shuffle that isn't lane crossing.
10193   SmallVector<int, 8> NewMask;
10194   NewMask.resize(Size, -1);
10195   for (int i = 0; i < Size; ++i)
10196     if (Mask[i] >= 0)
10197       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10198   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10199          "Must not introduce lane crosses at this point!");
10200
10201   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10202 }
10203
10204 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10205 /// given mask.
10206 ///
10207 /// This returns true if the elements from a particular input are already in the
10208 /// slot required by the given mask and require no permutation.
10209 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10210   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10211   int Size = Mask.size();
10212   for (int i = 0; i < Size; ++i)
10213     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10214       return false;
10215
10216   return true;
10217 }
10218
10219 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10220 ///
10221 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10222 /// isn't available.
10223 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10224                                        const X86Subtarget *Subtarget,
10225                                        SelectionDAG &DAG) {
10226   SDLoc DL(Op);
10227   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10228   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10229   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10230   ArrayRef<int> Mask = SVOp->getMask();
10231   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10232
10233   SmallVector<int, 4> WidenedMask;
10234   if (canWidenShuffleElements(Mask, WidenedMask))
10235     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10236                                     DAG);
10237
10238   if (isSingleInputShuffleMask(Mask)) {
10239     // Check for being able to broadcast a single element.
10240     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4f64, DL, V1,
10241                                                           Mask, Subtarget, DAG))
10242       return Broadcast;
10243
10244     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10245       // Non-half-crossing single input shuffles can be lowerid with an
10246       // interleaved permutation.
10247       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10248                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10249       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10250                          DAG.getConstant(VPERMILPMask, MVT::i8));
10251     }
10252
10253     // With AVX2 we have direct support for this permutation.
10254     if (Subtarget->hasAVX2())
10255       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10256                          getV4X86ShuffleImm8ForMask(Mask, DAG));
10257
10258     // Otherwise, fall back.
10259     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10260                                                    DAG);
10261   }
10262
10263   // X86 has dedicated unpack instructions that can handle specific blend
10264   // operations: UNPCKH and UNPCKL.
10265   if (isShuffleEquivalent(Mask, 0, 4, 2, 6))
10266     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10267   if (isShuffleEquivalent(Mask, 1, 5, 3, 7))
10268     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10269
10270   // If we have a single input to the zero element, insert that into V1 if we
10271   // can do so cheaply.
10272   int NumV2Elements =
10273       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
10274   if (NumV2Elements == 1 && Mask[0] >= 4)
10275     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10276             MVT::v4f64, DL, V1, V2, Mask, Subtarget, DAG))
10277       return Insertion;
10278
10279   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10280                                                 Subtarget, DAG))
10281     return Blend;
10282
10283   // Check if the blend happens to exactly fit that of SHUFPD.
10284   if ((Mask[0] == -1 || Mask[0] < 2) &&
10285       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
10286       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
10287       (Mask[3] == -1 || Mask[3] >= 6)) {
10288     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
10289                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
10290     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
10291                        DAG.getConstant(SHUFPDMask, MVT::i8));
10292   }
10293   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
10294       (Mask[1] == -1 || Mask[1] < 2) &&
10295       (Mask[2] == -1 || Mask[2] >= 6) &&
10296       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
10297     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
10298                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
10299     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
10300                        DAG.getConstant(SHUFPDMask, MVT::i8));
10301   }
10302
10303   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10304   // shuffle. However, if we have AVX2 and either inputs are already in place,
10305   // we will be able to shuffle even across lanes the other input in a single
10306   // instruction so skip this pattern.
10307   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10308                                  isShuffleMaskInputInPlace(1, Mask))))
10309     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10310             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10311       return Result;
10312
10313   // If we have AVX2 then we always want to lower with a blend because an v4 we
10314   // can fully permute the elements.
10315   if (Subtarget->hasAVX2())
10316     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10317                                                       Mask, DAG);
10318
10319   // Otherwise fall back on generic lowering.
10320   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10321 }
10322
10323 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10324 ///
10325 /// This routine is only called when we have AVX2 and thus a reasonable
10326 /// instruction set for v4i64 shuffling..
10327 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10328                                        const X86Subtarget *Subtarget,
10329                                        SelectionDAG &DAG) {
10330   SDLoc DL(Op);
10331   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10332   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10333   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10334   ArrayRef<int> Mask = SVOp->getMask();
10335   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10336   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10337
10338   SmallVector<int, 4> WidenedMask;
10339   if (canWidenShuffleElements(Mask, WidenedMask))
10340     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10341                                     DAG);
10342
10343   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10344                                                 Subtarget, DAG))
10345     return Blend;
10346
10347   // Check for being able to broadcast a single element.
10348   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v4i64, DL, V1,
10349                                                         Mask, Subtarget, DAG))
10350     return Broadcast;
10351
10352   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10353   // use lower latency instructions that will operate on both 128-bit lanes.
10354   SmallVector<int, 2> RepeatedMask;
10355   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10356     if (isSingleInputShuffleMask(Mask)) {
10357       int PSHUFDMask[] = {-1, -1, -1, -1};
10358       for (int i = 0; i < 2; ++i)
10359         if (RepeatedMask[i] >= 0) {
10360           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10361           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10362         }
10363       return DAG.getNode(
10364           ISD::BITCAST, DL, MVT::v4i64,
10365           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10366                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
10367                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
10368     }
10369
10370     // Use dedicated unpack instructions for masks that match their pattern.
10371     if (isShuffleEquivalent(Mask, 0, 4, 2, 6))
10372       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10373     if (isShuffleEquivalent(Mask, 1, 5, 3, 7))
10374       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10375   }
10376
10377   // AVX2 provides a direct instruction for permuting a single input across
10378   // lanes.
10379   if (isSingleInputShuffleMask(Mask))
10380     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10381                        getV4X86ShuffleImm8ForMask(Mask, DAG));
10382
10383   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10384   // shuffle. However, if we have AVX2 and either inputs are already in place,
10385   // we will be able to shuffle even across lanes the other input in a single
10386   // instruction so skip this pattern.
10387   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10388                                  isShuffleMaskInputInPlace(1, Mask))))
10389     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10390             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10391       return Result;
10392
10393   // Otherwise fall back on generic blend lowering.
10394   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10395                                                     Mask, DAG);
10396 }
10397
10398 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10399 ///
10400 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10401 /// isn't available.
10402 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10403                                        const X86Subtarget *Subtarget,
10404                                        SelectionDAG &DAG) {
10405   SDLoc DL(Op);
10406   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10407   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10408   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10409   ArrayRef<int> Mask = SVOp->getMask();
10410   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10411
10412   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10413                                                 Subtarget, DAG))
10414     return Blend;
10415
10416   // Check for being able to broadcast a single element.
10417   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8f32, DL, V1,
10418                                                         Mask, Subtarget, DAG))
10419     return Broadcast;
10420
10421   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10422   // options to efficiently lower the shuffle.
10423   SmallVector<int, 4> RepeatedMask;
10424   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10425     assert(RepeatedMask.size() == 4 &&
10426            "Repeated masks must be half the mask width!");
10427     if (isSingleInputShuffleMask(Mask))
10428       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10429                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
10430
10431     // Use dedicated unpack instructions for masks that match their pattern.
10432     if (isShuffleEquivalent(Mask, 0, 8, 1, 9, 4, 12, 5, 13))
10433       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10434     if (isShuffleEquivalent(Mask, 2, 10, 3, 11, 6, 14, 7, 15))
10435       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10436
10437     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10438     // have already handled any direct blends. We also need to squash the
10439     // repeated mask into a simulated v4f32 mask.
10440     for (int i = 0; i < 4; ++i)
10441       if (RepeatedMask[i] >= 8)
10442         RepeatedMask[i] -= 4;
10443     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10444   }
10445
10446   // If we have a single input shuffle with different shuffle patterns in the
10447   // two 128-bit lanes use the variable mask to VPERMILPS.
10448   if (isSingleInputShuffleMask(Mask)) {
10449     SDValue VPermMask[8];
10450     for (int i = 0; i < 8; ++i)
10451       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10452                                  : DAG.getConstant(Mask[i], MVT::i32);
10453     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10454       return DAG.getNode(
10455           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10456           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10457
10458     if (Subtarget->hasAVX2())
10459       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
10460                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
10461                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
10462                                                  MVT::v8i32, VPermMask)),
10463                          V1);
10464
10465     // Otherwise, fall back.
10466     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10467                                                    DAG);
10468   }
10469
10470   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10471   // shuffle.
10472   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10473           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10474     return Result;
10475
10476   // If we have AVX2 then we always want to lower with a blend because at v8 we
10477   // can fully permute the elements.
10478   if (Subtarget->hasAVX2())
10479     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10480                                                       Mask, DAG);
10481
10482   // Otherwise fall back on generic lowering.
10483   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10484 }
10485
10486 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10487 ///
10488 /// This routine is only called when we have AVX2 and thus a reasonable
10489 /// instruction set for v8i32 shuffling..
10490 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10491                                        const X86Subtarget *Subtarget,
10492                                        SelectionDAG &DAG) {
10493   SDLoc DL(Op);
10494   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10495   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10496   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10497   ArrayRef<int> Mask = SVOp->getMask();
10498   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10499   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10500
10501   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10502                                                 Subtarget, DAG))
10503     return Blend;
10504
10505   // Check for being able to broadcast a single element.
10506   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v8i32, DL, V1,
10507                                                         Mask, Subtarget, DAG))
10508     return Broadcast;
10509
10510   // If the shuffle mask is repeated in each 128-bit lane we can use more
10511   // efficient instructions that mirror the shuffles across the two 128-bit
10512   // lanes.
10513   SmallVector<int, 4> RepeatedMask;
10514   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10515     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10516     if (isSingleInputShuffleMask(Mask))
10517       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10518                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
10519
10520     // Use dedicated unpack instructions for masks that match their pattern.
10521     if (isShuffleEquivalent(Mask, 0, 8, 1, 9, 4, 12, 5, 13))
10522       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10523     if (isShuffleEquivalent(Mask, 2, 10, 3, 11, 6, 14, 7, 15))
10524       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10525   }
10526
10527   // If the shuffle patterns aren't repeated but it is a single input, directly
10528   // generate a cross-lane VPERMD instruction.
10529   if (isSingleInputShuffleMask(Mask)) {
10530     SDValue VPermMask[8];
10531     for (int i = 0; i < 8; ++i)
10532       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10533                                  : DAG.getConstant(Mask[i], MVT::i32);
10534     return DAG.getNode(
10535         X86ISD::VPERMV, DL, MVT::v8i32,
10536         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10537   }
10538
10539   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10540   // shuffle.
10541   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10542           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10543     return Result;
10544
10545   // Otherwise fall back on generic blend lowering.
10546   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10547                                                     Mask, DAG);
10548 }
10549
10550 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10551 ///
10552 /// This routine is only called when we have AVX2 and thus a reasonable
10553 /// instruction set for v16i16 shuffling..
10554 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10555                                         const X86Subtarget *Subtarget,
10556                                         SelectionDAG &DAG) {
10557   SDLoc DL(Op);
10558   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10559   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10560   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10561   ArrayRef<int> Mask = SVOp->getMask();
10562   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10563   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10564
10565   // Check for being able to broadcast a single element.
10566   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v16i16, DL, V1,
10567                                                         Mask, Subtarget, DAG))
10568     return Broadcast;
10569
10570   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10571                                                 Subtarget, DAG))
10572     return Blend;
10573
10574   // Use dedicated unpack instructions for masks that match their pattern.
10575   if (isShuffleEquivalent(Mask,
10576                           // First 128-bit lane:
10577                           0, 16, 1, 17, 2, 18, 3, 19,
10578                           // Second 128-bit lane:
10579                           8, 24, 9, 25, 10, 26, 11, 27))
10580     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10581   if (isShuffleEquivalent(Mask,
10582                           // First 128-bit lane:
10583                           4, 20, 5, 21, 6, 22, 7, 23,
10584                           // Second 128-bit lane:
10585                           12, 28, 13, 29, 14, 30, 15, 31))
10586     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10587
10588   if (isSingleInputShuffleMask(Mask)) {
10589     // There are no generalized cross-lane shuffle operations available on i16
10590     // element types.
10591     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10592       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10593                                                      Mask, DAG);
10594
10595     SDValue PSHUFBMask[32];
10596     for (int i = 0; i < 16; ++i) {
10597       if (Mask[i] == -1) {
10598         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10599         continue;
10600       }
10601
10602       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10603       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10604       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, MVT::i8);
10605       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, MVT::i8);
10606     }
10607     return DAG.getNode(
10608         ISD::BITCAST, DL, MVT::v16i16,
10609         DAG.getNode(
10610             X86ISD::PSHUFB, DL, MVT::v32i8,
10611             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
10612             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
10613   }
10614
10615   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10616   // shuffle.
10617   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10618           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10619     return Result;
10620
10621   // Otherwise fall back on generic lowering.
10622   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10623 }
10624
10625 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10626 ///
10627 /// This routine is only called when we have AVX2 and thus a reasonable
10628 /// instruction set for v32i8 shuffling..
10629 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10630                                        const X86Subtarget *Subtarget,
10631                                        SelectionDAG &DAG) {
10632   SDLoc DL(Op);
10633   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10634   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10635   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10636   ArrayRef<int> Mask = SVOp->getMask();
10637   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10638   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10639
10640   // Check for being able to broadcast a single element.
10641   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(MVT::v32i8, DL, V1,
10642                                                         Mask, Subtarget, DAG))
10643     return Broadcast;
10644
10645   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10646                                                 Subtarget, DAG))
10647     return Blend;
10648
10649   // Use dedicated unpack instructions for masks that match their pattern.
10650   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10651   // 256-bit lanes.
10652   if (isShuffleEquivalent(
10653           Mask,
10654           // First 128-bit lane:
10655           0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10656           // Second 128-bit lane:
10657           16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55))
10658     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10659   if (isShuffleEquivalent(
10660           Mask,
10661           // First 128-bit lane:
10662           8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10663           // Second 128-bit lane:
10664           24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63))
10665     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10666
10667   if (isSingleInputShuffleMask(Mask)) {
10668     // There are no generalized cross-lane shuffle operations available on i8
10669     // element types.
10670     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10671       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10672                                                      Mask, DAG);
10673
10674     SDValue PSHUFBMask[32];
10675     for (int i = 0; i < 32; ++i)
10676       PSHUFBMask[i] =
10677           Mask[i] < 0
10678               ? DAG.getUNDEF(MVT::i8)
10679               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, MVT::i8);
10680
10681     return DAG.getNode(
10682         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10683         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10684   }
10685
10686   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10687   // shuffle.
10688   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10689           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10690     return Result;
10691
10692   // Otherwise fall back on generic lowering.
10693   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10694 }
10695
10696 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10697 ///
10698 /// This routine either breaks down the specific type of a 256-bit x86 vector
10699 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10700 /// together based on the available instructions.
10701 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10702                                         MVT VT, const X86Subtarget *Subtarget,
10703                                         SelectionDAG &DAG) {
10704   SDLoc DL(Op);
10705   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10706   ArrayRef<int> Mask = SVOp->getMask();
10707
10708   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
10709   // check for those subtargets here and avoid much of the subtarget querying in
10710   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
10711   // ability to manipulate a 256-bit vector with integer types. Since we'll use
10712   // floating point types there eventually, just immediately cast everything to
10713   // a float and operate entirely in that domain.
10714   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10715     int ElementBits = VT.getScalarSizeInBits();
10716     if (ElementBits < 32)
10717       // No floating point type available, decompose into 128-bit vectors.
10718       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10719
10720     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10721                                 VT.getVectorNumElements());
10722     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
10723     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
10724     return DAG.getNode(ISD::BITCAST, DL, VT,
10725                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10726   }
10727
10728   switch (VT.SimpleTy) {
10729   case MVT::v4f64:
10730     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10731   case MVT::v4i64:
10732     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10733   case MVT::v8f32:
10734     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10735   case MVT::v8i32:
10736     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10737   case MVT::v16i16:
10738     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10739   case MVT::v32i8:
10740     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10741
10742   default:
10743     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10744   }
10745 }
10746
10747 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10748 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10749                                        const X86Subtarget *Subtarget,
10750                                        SelectionDAG &DAG) {
10751   SDLoc DL(Op);
10752   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10753   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10754   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10755   ArrayRef<int> Mask = SVOp->getMask();
10756   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10757
10758   // FIXME: Implement direct support for this type!
10759   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
10760 }
10761
10762 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10763 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10764                                        const X86Subtarget *Subtarget,
10765                                        SelectionDAG &DAG) {
10766   SDLoc DL(Op);
10767   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10768   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10769   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10770   ArrayRef<int> Mask = SVOp->getMask();
10771   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10772
10773   // FIXME: Implement direct support for this type!
10774   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
10775 }
10776
10777 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10778 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10779                                        const X86Subtarget *Subtarget,
10780                                        SelectionDAG &DAG) {
10781   SDLoc DL(Op);
10782   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10783   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10784   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10785   ArrayRef<int> Mask = SVOp->getMask();
10786   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10787
10788   // FIXME: Implement direct support for this type!
10789   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
10790 }
10791
10792 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10793 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10794                                        const X86Subtarget *Subtarget,
10795                                        SelectionDAG &DAG) {
10796   SDLoc DL(Op);
10797   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10798   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10799   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10800   ArrayRef<int> Mask = SVOp->getMask();
10801   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10802
10803   // FIXME: Implement direct support for this type!
10804   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
10805 }
10806
10807 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10808 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10809                                         const X86Subtarget *Subtarget,
10810                                         SelectionDAG &DAG) {
10811   SDLoc DL(Op);
10812   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10813   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10814   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10815   ArrayRef<int> Mask = SVOp->getMask();
10816   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10817   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10818
10819   // FIXME: Implement direct support for this type!
10820   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
10821 }
10822
10823 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10824 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10825                                        const X86Subtarget *Subtarget,
10826                                        SelectionDAG &DAG) {
10827   SDLoc DL(Op);
10828   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10829   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10830   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10831   ArrayRef<int> Mask = SVOp->getMask();
10832   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10833   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10834
10835   // FIXME: Implement direct support for this type!
10836   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10837 }
10838
10839 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10840 ///
10841 /// This routine either breaks down the specific type of a 512-bit x86 vector
10842 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10843 /// together based on the available instructions.
10844 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10845                                         MVT VT, const X86Subtarget *Subtarget,
10846                                         SelectionDAG &DAG) {
10847   SDLoc DL(Op);
10848   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10849   ArrayRef<int> Mask = SVOp->getMask();
10850   assert(Subtarget->hasAVX512() &&
10851          "Cannot lower 512-bit vectors w/ basic ISA!");
10852
10853   // Check for being able to broadcast a single element.
10854   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(VT.SimpleTy, DL, V1,
10855                                                         Mask, Subtarget, DAG))
10856     return Broadcast;
10857
10858   // Dispatch to each element type for lowering. If we don't have supprot for
10859   // specific element type shuffles at 512 bits, immediately split them and
10860   // lower them. Each lowering routine of a given type is allowed to assume that
10861   // the requisite ISA extensions for that element type are available.
10862   switch (VT.SimpleTy) {
10863   case MVT::v8f64:
10864     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10865   case MVT::v16f32:
10866     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10867   case MVT::v8i64:
10868     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10869   case MVT::v16i32:
10870     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10871   case MVT::v32i16:
10872     if (Subtarget->hasBWI())
10873       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10874     break;
10875   case MVT::v64i8:
10876     if (Subtarget->hasBWI())
10877       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10878     break;
10879
10880   default:
10881     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10882   }
10883
10884   // Otherwise fall back on splitting.
10885   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10886 }
10887
10888 /// \brief Top-level lowering for x86 vector shuffles.
10889 ///
10890 /// This handles decomposition, canonicalization, and lowering of all x86
10891 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10892 /// above in helper routines. The canonicalization attempts to widen shuffles
10893 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10894 /// s.t. only one of the two inputs needs to be tested, etc.
10895 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10896                                   SelectionDAG &DAG) {
10897   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10898   ArrayRef<int> Mask = SVOp->getMask();
10899   SDValue V1 = Op.getOperand(0);
10900   SDValue V2 = Op.getOperand(1);
10901   MVT VT = Op.getSimpleValueType();
10902   int NumElements = VT.getVectorNumElements();
10903   SDLoc dl(Op);
10904
10905   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
10906
10907   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10908   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10909   if (V1IsUndef && V2IsUndef)
10910     return DAG.getUNDEF(VT);
10911
10912   // When we create a shuffle node we put the UNDEF node to second operand,
10913   // but in some cases the first operand may be transformed to UNDEF.
10914   // In this case we should just commute the node.
10915   if (V1IsUndef)
10916     return DAG.getCommutedVectorShuffle(*SVOp);
10917
10918   // Check for non-undef masks pointing at an undef vector and make the masks
10919   // undef as well. This makes it easier to match the shuffle based solely on
10920   // the mask.
10921   if (V2IsUndef)
10922     for (int M : Mask)
10923       if (M >= NumElements) {
10924         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10925         for (int &M : NewMask)
10926           if (M >= NumElements)
10927             M = -1;
10928         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10929       }
10930
10931   // Try to collapse shuffles into using a vector type with fewer elements but
10932   // wider element types. We cap this to not form integers or floating point
10933   // elements wider than 64 bits, but it might be interesting to form i128
10934   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10935   SmallVector<int, 16> WidenedMask;
10936   if (VT.getScalarSizeInBits() < 64 &&
10937       canWidenShuffleElements(Mask, WidenedMask)) {
10938     MVT NewEltVT = VT.isFloatingPoint()
10939                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
10940                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
10941     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
10942     // Make sure that the new vector type is legal. For example, v2f64 isn't
10943     // legal on SSE1.
10944     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
10945       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
10946       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
10947       return DAG.getNode(ISD::BITCAST, dl, VT,
10948                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
10949     }
10950   }
10951
10952   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
10953   for (int M : SVOp->getMask())
10954     if (M < 0)
10955       ++NumUndefElements;
10956     else if (M < NumElements)
10957       ++NumV1Elements;
10958     else
10959       ++NumV2Elements;
10960
10961   // Commute the shuffle as needed such that more elements come from V1 than
10962   // V2. This allows us to match the shuffle pattern strictly on how many
10963   // elements come from V1 without handling the symmetric cases.
10964   if (NumV2Elements > NumV1Elements)
10965     return DAG.getCommutedVectorShuffle(*SVOp);
10966
10967   // When the number of V1 and V2 elements are the same, try to minimize the
10968   // number of uses of V2 in the low half of the vector. When that is tied,
10969   // ensure that the sum of indices for V1 is equal to or lower than the sum
10970   // indices for V2. When those are equal, try to ensure that the number of odd
10971   // indices for V1 is lower than the number of odd indices for V2.
10972   if (NumV1Elements == NumV2Elements) {
10973     int LowV1Elements = 0, LowV2Elements = 0;
10974     for (int M : SVOp->getMask().slice(0, NumElements / 2))
10975       if (M >= NumElements)
10976         ++LowV2Elements;
10977       else if (M >= 0)
10978         ++LowV1Elements;
10979     if (LowV2Elements > LowV1Elements) {
10980       return DAG.getCommutedVectorShuffle(*SVOp);
10981     } else if (LowV2Elements == LowV1Elements) {
10982       int SumV1Indices = 0, SumV2Indices = 0;
10983       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10984         if (SVOp->getMask()[i] >= NumElements)
10985           SumV2Indices += i;
10986         else if (SVOp->getMask()[i] >= 0)
10987           SumV1Indices += i;
10988       if (SumV2Indices < SumV1Indices) {
10989         return DAG.getCommutedVectorShuffle(*SVOp);
10990       } else if (SumV2Indices == SumV1Indices) {
10991         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10992         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10993           if (SVOp->getMask()[i] >= NumElements)
10994             NumV2OddIndices += i % 2;
10995           else if (SVOp->getMask()[i] >= 0)
10996             NumV1OddIndices += i % 2;
10997         if (NumV2OddIndices < NumV1OddIndices)
10998           return DAG.getCommutedVectorShuffle(*SVOp);
10999       }
11000     }
11001   }
11002
11003   // For each vector width, delegate to a specialized lowering routine.
11004   if (VT.getSizeInBits() == 128)
11005     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11006
11007   if (VT.getSizeInBits() == 256)
11008     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11009
11010   // Force AVX-512 vectors to be scalarized for now.
11011   // FIXME: Implement AVX-512 support!
11012   if (VT.getSizeInBits() == 512)
11013     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11014
11015   llvm_unreachable("Unimplemented!");
11016 }
11017
11018
11019 //===----------------------------------------------------------------------===//
11020 // Legacy vector shuffle lowering
11021 //
11022 // This code is the legacy code handling vector shuffles until the above
11023 // replaces its functionality and performance.
11024 //===----------------------------------------------------------------------===//
11025
11026 static bool isBlendMask(ArrayRef<int> MaskVals, MVT VT, bool hasSSE41,
11027                         bool hasInt256, unsigned *MaskOut = nullptr) {
11028   MVT EltVT = VT.getVectorElementType();
11029
11030   // There is no blend with immediate in AVX-512.
11031   if (VT.is512BitVector())
11032     return false;
11033
11034   if (!hasSSE41 || EltVT == MVT::i8)
11035     return false;
11036   if (!hasInt256 && VT == MVT::v16i16)
11037     return false;
11038
11039   unsigned MaskValue = 0;
11040   unsigned NumElems = VT.getVectorNumElements();
11041   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11042   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11043   unsigned NumElemsInLane = NumElems / NumLanes;
11044
11045   // Blend for v16i16 should be symetric for the both lanes.
11046   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11047
11048     int SndLaneEltIdx = (NumLanes == 2) ? MaskVals[i + NumElemsInLane] : -1;
11049     int EltIdx = MaskVals[i];
11050
11051     if ((EltIdx < 0 || EltIdx == (int)i) &&
11052         (SndLaneEltIdx < 0 || SndLaneEltIdx == (int)(i + NumElemsInLane)))
11053       continue;
11054
11055     if (((unsigned)EltIdx == (i + NumElems)) &&
11056         (SndLaneEltIdx < 0 ||
11057          (unsigned)SndLaneEltIdx == i + NumElems + NumElemsInLane))
11058       MaskValue |= (1 << i);
11059     else
11060       return false;
11061   }
11062
11063   if (MaskOut)
11064     *MaskOut = MaskValue;
11065   return true;
11066 }
11067
11068 // Try to lower a shuffle node into a simple blend instruction.
11069 // This function assumes isBlendMask returns true for this
11070 // SuffleVectorSDNode
11071 static SDValue LowerVECTOR_SHUFFLEtoBlend(ShuffleVectorSDNode *SVOp,
11072                                           unsigned MaskValue,
11073                                           const X86Subtarget *Subtarget,
11074                                           SelectionDAG &DAG) {
11075   MVT VT = SVOp->getSimpleValueType(0);
11076   MVT EltVT = VT.getVectorElementType();
11077   assert(isBlendMask(SVOp->getMask(), VT, Subtarget->hasSSE41(),
11078                      Subtarget->hasInt256() && "Trying to lower a "
11079                                                "VECTOR_SHUFFLE to a Blend but "
11080                                                "with the wrong mask"));
11081   SDValue V1 = SVOp->getOperand(0);
11082   SDValue V2 = SVOp->getOperand(1);
11083   SDLoc dl(SVOp);
11084   unsigned NumElems = VT.getVectorNumElements();
11085
11086   // Convert i32 vectors to floating point if it is not AVX2.
11087   // AVX2 introduced VPBLENDD instruction for 128 and 256-bit vectors.
11088   MVT BlendVT = VT;
11089   if (EltVT == MVT::i64 || (EltVT == MVT::i32 && !Subtarget->hasInt256())) {
11090     BlendVT = MVT::getVectorVT(MVT::getFloatingPointVT(EltVT.getSizeInBits()),
11091                                NumElems);
11092     V1 = DAG.getNode(ISD::BITCAST, dl, VT, V1);
11093     V2 = DAG.getNode(ISD::BITCAST, dl, VT, V2);
11094   }
11095
11096   SDValue Ret = DAG.getNode(X86ISD::BLENDI, dl, BlendVT, V1, V2,
11097                             DAG.getConstant(MaskValue, MVT::i32));
11098   return DAG.getNode(ISD::BITCAST, dl, VT, Ret);
11099 }
11100
11101 /// In vector type \p VT, return true if the element at index \p InputIdx
11102 /// falls on a different 128-bit lane than \p OutputIdx.
11103 static bool ShuffleCrosses128bitLane(MVT VT, unsigned InputIdx,
11104                                      unsigned OutputIdx) {
11105   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
11106   return InputIdx * EltSize / 128 != OutputIdx * EltSize / 128;
11107 }
11108
11109 /// Generate a PSHUFB if possible.  Selects elements from \p V1 according to
11110 /// \p MaskVals.  MaskVals[OutputIdx] = InputIdx specifies that we want to
11111 /// shuffle the element at InputIdx in V1 to OutputIdx in the result.  If \p
11112 /// MaskVals refers to elements outside of \p V1 or is undef (-1), insert a
11113 /// zero.
11114 static SDValue getPSHUFB(ArrayRef<int> MaskVals, SDValue V1, SDLoc &dl,
11115                          SelectionDAG &DAG) {
11116   MVT VT = V1.getSimpleValueType();
11117   assert(VT.is128BitVector() || VT.is256BitVector());
11118
11119   MVT EltVT = VT.getVectorElementType();
11120   unsigned EltSizeInBytes = EltVT.getSizeInBits() / 8;
11121   unsigned NumElts = VT.getVectorNumElements();
11122
11123   SmallVector<SDValue, 32> PshufbMask;
11124   for (unsigned OutputIdx = 0; OutputIdx < NumElts; ++OutputIdx) {
11125     int InputIdx = MaskVals[OutputIdx];
11126     unsigned InputByteIdx;
11127
11128     if (InputIdx < 0 || NumElts <= (unsigned)InputIdx)
11129       InputByteIdx = 0x80;
11130     else {
11131       // Cross lane is not allowed.
11132       if (ShuffleCrosses128bitLane(VT, InputIdx, OutputIdx))
11133         return SDValue();
11134       InputByteIdx = InputIdx * EltSizeInBytes;
11135       // Index is an byte offset within the 128-bit lane.
11136       InputByteIdx &= 0xf;
11137     }
11138
11139     for (unsigned j = 0; j < EltSizeInBytes; ++j) {
11140       PshufbMask.push_back(DAG.getConstant(InputByteIdx, MVT::i8));
11141       if (InputByteIdx != 0x80)
11142         ++InputByteIdx;
11143     }
11144   }
11145
11146   MVT ShufVT = MVT::getVectorVT(MVT::i8, PshufbMask.size());
11147   if (ShufVT != VT)
11148     V1 = DAG.getNode(ISD::BITCAST, dl, ShufVT, V1);
11149   return DAG.getNode(X86ISD::PSHUFB, dl, ShufVT, V1,
11150                      DAG.getNode(ISD::BUILD_VECTOR, dl, ShufVT, PshufbMask));
11151 }
11152
11153 // v8i16 shuffles - Prefer shuffles in the following order:
11154 // 1. [all]   pshuflw, pshufhw, optional move
11155 // 2. [ssse3] 1 x pshufb
11156 // 3. [ssse3] 2 x pshufb + 1 x por
11157 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
11158 static SDValue
11159 LowerVECTOR_SHUFFLEv8i16(SDValue Op, const X86Subtarget *Subtarget,
11160                          SelectionDAG &DAG) {
11161   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11162   SDValue V1 = SVOp->getOperand(0);
11163   SDValue V2 = SVOp->getOperand(1);
11164   SDLoc dl(SVOp);
11165   SmallVector<int, 8> MaskVals;
11166
11167   // Determine if more than 1 of the words in each of the low and high quadwords
11168   // of the result come from the same quadword of one of the two inputs.  Undef
11169   // mask values count as coming from any quadword, for better codegen.
11170   //
11171   // Lo/HiQuad[i] = j indicates how many words from the ith quad of the input
11172   // feeds this quad.  For i, 0 and 1 refer to V1, 2 and 3 refer to V2.
11173   unsigned LoQuad[] = { 0, 0, 0, 0 };
11174   unsigned HiQuad[] = { 0, 0, 0, 0 };
11175   // Indices of quads used.
11176   std::bitset<4> InputQuads;
11177   for (unsigned i = 0; i < 8; ++i) {
11178     unsigned *Quad = i < 4 ? LoQuad : HiQuad;
11179     int EltIdx = SVOp->getMaskElt(i);
11180     MaskVals.push_back(EltIdx);
11181     if (EltIdx < 0) {
11182       ++Quad[0];
11183       ++Quad[1];
11184       ++Quad[2];
11185       ++Quad[3];
11186       continue;
11187     }
11188     ++Quad[EltIdx / 4];
11189     InputQuads.set(EltIdx / 4);
11190   }
11191
11192   int BestLoQuad = -1;
11193   unsigned MaxQuad = 1;
11194   for (unsigned i = 0; i < 4; ++i) {
11195     if (LoQuad[i] > MaxQuad) {
11196       BestLoQuad = i;
11197       MaxQuad = LoQuad[i];
11198     }
11199   }
11200
11201   int BestHiQuad = -1;
11202   MaxQuad = 1;
11203   for (unsigned i = 0; i < 4; ++i) {
11204     if (HiQuad[i] > MaxQuad) {
11205       BestHiQuad = i;
11206       MaxQuad = HiQuad[i];
11207     }
11208   }
11209
11210   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
11211   // of the two input vectors, shuffle them into one input vector so only a
11212   // single pshufb instruction is necessary. If there are more than 2 input
11213   // quads, disable the next transformation since it does not help SSSE3.
11214   bool V1Used = InputQuads[0] || InputQuads[1];
11215   bool V2Used = InputQuads[2] || InputQuads[3];
11216   if (Subtarget->hasSSSE3()) {
11217     if (InputQuads.count() == 2 && V1Used && V2Used) {
11218       BestLoQuad = InputQuads[0] ? 0 : 1;
11219       BestHiQuad = InputQuads[2] ? 2 : 3;
11220     }
11221     if (InputQuads.count() > 2) {
11222       BestLoQuad = -1;
11223       BestHiQuad = -1;
11224     }
11225   }
11226
11227   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
11228   // the shuffle mask.  If a quad is scored as -1, that means that it contains
11229   // words from all 4 input quadwords.
11230   SDValue NewV;
11231   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
11232     int MaskV[] = {
11233       BestLoQuad < 0 ? 0 : BestLoQuad,
11234       BestHiQuad < 0 ? 1 : BestHiQuad
11235     };
11236     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
11237                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
11238                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
11239     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
11240
11241     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
11242     // source words for the shuffle, to aid later transformations.
11243     bool AllWordsInNewV = true;
11244     bool InOrder[2] = { true, true };
11245     for (unsigned i = 0; i != 8; ++i) {
11246       int idx = MaskVals[i];
11247       if (idx != (int)i)
11248         InOrder[i/4] = false;
11249       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
11250         continue;
11251       AllWordsInNewV = false;
11252       break;
11253     }
11254
11255     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
11256     if (AllWordsInNewV) {
11257       for (int i = 0; i != 8; ++i) {
11258         int idx = MaskVals[i];
11259         if (idx < 0)
11260           continue;
11261         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
11262         if ((idx != i) && idx < 4)
11263           pshufhw = false;
11264         if ((idx != i) && idx > 3)
11265           pshuflw = false;
11266       }
11267       V1 = NewV;
11268       V2Used = false;
11269       BestLoQuad = 0;
11270       BestHiQuad = 1;
11271     }
11272
11273     // If we've eliminated the use of V2, and the new mask is a pshuflw or
11274     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
11275     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
11276       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
11277       unsigned TargetMask = 0;
11278       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
11279                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
11280       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
11281       TargetMask = pshufhw ? getShufflePSHUFHWImmediate(SVOp):
11282                              getShufflePSHUFLWImmediate(SVOp);
11283       V1 = NewV.getOperand(0);
11284       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
11285     }
11286   }
11287
11288   // Promote splats to a larger type which usually leads to more efficient code.
11289   // FIXME: Is this true if pshufb is available?
11290   if (SVOp->isSplat())
11291     return PromoteSplat(SVOp, DAG);
11292
11293   // If we have SSSE3, and all words of the result are from 1 input vector,
11294   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
11295   // is present, fall back to case 4.
11296   if (Subtarget->hasSSSE3()) {
11297     SmallVector<SDValue,16> pshufbMask;
11298
11299     // If we have elements from both input vectors, set the high bit of the
11300     // shuffle mask element to zero out elements that come from V2 in the V1
11301     // mask, and elements that come from V1 in the V2 mask, so that the two
11302     // results can be OR'd together.
11303     bool TwoInputs = V1Used && V2Used;
11304     V1 = getPSHUFB(MaskVals, V1, dl, DAG);
11305     if (!TwoInputs)
11306       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
11307
11308     // Calculate the shuffle mask for the second input, shuffle it, and
11309     // OR it with the first shuffled input.
11310     CommuteVectorShuffleMask(MaskVals, 8);
11311     V2 = getPSHUFB(MaskVals, V2, dl, DAG);
11312     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
11313     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
11314   }
11315
11316   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
11317   // and update MaskVals with new element order.
11318   std::bitset<8> InOrder;
11319   if (BestLoQuad >= 0) {
11320     int MaskV[] = { -1, -1, -1, -1, 4, 5, 6, 7 };
11321     for (int i = 0; i != 4; ++i) {
11322       int idx = MaskVals[i];
11323       if (idx < 0) {
11324         InOrder.set(i);
11325       } else if ((idx / 4) == BestLoQuad) {
11326         MaskV[i] = idx & 3;
11327         InOrder.set(i);
11328       }
11329     }
11330     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
11331                                 &MaskV[0]);
11332
11333     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSE2()) {
11334       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
11335       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
11336                                   NewV.getOperand(0),
11337                                   getShufflePSHUFLWImmediate(SVOp), DAG);
11338     }
11339   }
11340
11341   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
11342   // and update MaskVals with the new element order.
11343   if (BestHiQuad >= 0) {
11344     int MaskV[] = { 0, 1, 2, 3, -1, -1, -1, -1 };
11345     for (unsigned i = 4; i != 8; ++i) {
11346       int idx = MaskVals[i];
11347       if (idx < 0) {
11348         InOrder.set(i);
11349       } else if ((idx / 4) == BestHiQuad) {
11350         MaskV[i] = (idx & 3) + 4;
11351         InOrder.set(i);
11352       }
11353     }
11354     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
11355                                 &MaskV[0]);
11356
11357     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSE2()) {
11358       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(NewV.getNode());
11359       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
11360                                   NewV.getOperand(0),
11361                                   getShufflePSHUFHWImmediate(SVOp), DAG);
11362     }
11363   }
11364
11365   // In case BestHi & BestLo were both -1, which means each quadword has a word
11366   // from each of the four input quadwords, calculate the InOrder bitvector now
11367   // before falling through to the insert/extract cleanup.
11368   if (BestLoQuad == -1 && BestHiQuad == -1) {
11369     NewV = V1;
11370     for (int i = 0; i != 8; ++i)
11371       if (MaskVals[i] < 0 || MaskVals[i] == i)
11372         InOrder.set(i);
11373   }
11374
11375   // The other elements are put in the right place using pextrw and pinsrw.
11376   for (unsigned i = 0; i != 8; ++i) {
11377     if (InOrder[i])
11378       continue;
11379     int EltIdx = MaskVals[i];
11380     if (EltIdx < 0)
11381       continue;
11382     SDValue ExtOp = (EltIdx < 8) ?
11383       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
11384                   DAG.getIntPtrConstant(EltIdx)) :
11385       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
11386                   DAG.getIntPtrConstant(EltIdx - 8));
11387     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
11388                        DAG.getIntPtrConstant(i));
11389   }
11390   return NewV;
11391 }
11392
11393 /// \brief v16i16 shuffles
11394 ///
11395 /// FIXME: We only support generation of a single pshufb currently.  We can
11396 /// generalize the other applicable cases from LowerVECTOR_SHUFFLEv8i16 as
11397 /// well (e.g 2 x pshufb + 1 x por).
11398 static SDValue
11399 LowerVECTOR_SHUFFLEv16i16(SDValue Op, SelectionDAG &DAG) {
11400   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11401   SDValue V1 = SVOp->getOperand(0);
11402   SDValue V2 = SVOp->getOperand(1);
11403   SDLoc dl(SVOp);
11404
11405   if (V2.getOpcode() != ISD::UNDEF)
11406     return SDValue();
11407
11408   SmallVector<int, 16> MaskVals(SVOp->getMask().begin(), SVOp->getMask().end());
11409   return getPSHUFB(MaskVals, V1, dl, DAG);
11410 }
11411
11412 // v16i8 shuffles - Prefer shuffles in the following order:
11413 // 1. [ssse3] 1 x pshufb
11414 // 2. [ssse3] 2 x pshufb + 1 x por
11415 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
11416 static SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
11417                                         const X86Subtarget* Subtarget,
11418                                         SelectionDAG &DAG) {
11419   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11420   SDValue V1 = SVOp->getOperand(0);
11421   SDValue V2 = SVOp->getOperand(1);
11422   SDLoc dl(SVOp);
11423   ArrayRef<int> MaskVals = SVOp->getMask();
11424
11425   // Promote splats to a larger type which usually leads to more efficient code.
11426   // FIXME: Is this true if pshufb is available?
11427   if (SVOp->isSplat())
11428     return PromoteSplat(SVOp, DAG);
11429
11430   // If we have SSSE3, case 1 is generated when all result bytes come from
11431   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
11432   // present, fall back to case 3.
11433
11434   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
11435   if (Subtarget->hasSSSE3()) {
11436     SmallVector<SDValue,16> pshufbMask;
11437
11438     // If all result elements are from one input vector, then only translate
11439     // undef mask values to 0x80 (zero out result) in the pshufb mask.
11440     //
11441     // Otherwise, we have elements from both input vectors, and must zero out
11442     // elements that come from V2 in the first mask, and V1 in the second mask
11443     // so that we can OR them together.
11444     for (unsigned i = 0; i != 16; ++i) {
11445       int EltIdx = MaskVals[i];
11446       if (EltIdx < 0 || EltIdx >= 16)
11447         EltIdx = 0x80;
11448       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
11449     }
11450     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
11451                      DAG.getNode(ISD::BUILD_VECTOR, dl,
11452                                  MVT::v16i8, pshufbMask));
11453
11454     // As PSHUFB will zero elements with negative indices, it's safe to ignore
11455     // the 2nd operand if it's undefined or zero.
11456     if (V2.getOpcode() == ISD::UNDEF ||
11457         ISD::isBuildVectorAllZeros(V2.getNode()))
11458       return V1;
11459
11460     // Calculate the shuffle mask for the second input, shuffle it, and
11461     // OR it with the first shuffled input.
11462     pshufbMask.clear();
11463     for (unsigned i = 0; i != 16; ++i) {
11464       int EltIdx = MaskVals[i];
11465       EltIdx = (EltIdx < 16) ? 0x80 : EltIdx - 16;
11466       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
11467     }
11468     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
11469                      DAG.getNode(ISD::BUILD_VECTOR, dl,
11470                                  MVT::v16i8, pshufbMask));
11471     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
11472   }
11473
11474   // No SSSE3 - Calculate in place words and then fix all out of place words
11475   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
11476   // the 16 different words that comprise the two doublequadword input vectors.
11477   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
11478   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
11479   SDValue NewV = V1;
11480   for (int i = 0; i != 8; ++i) {
11481     int Elt0 = MaskVals[i*2];
11482     int Elt1 = MaskVals[i*2+1];
11483
11484     // This word of the result is all undef, skip it.
11485     if (Elt0 < 0 && Elt1 < 0)
11486       continue;
11487
11488     // This word of the result is already in the correct place, skip it.
11489     if ((Elt0 == i*2) && (Elt1 == i*2+1))
11490       continue;
11491
11492     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
11493     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
11494     SDValue InsElt;
11495
11496     // If Elt0 and Elt1 are defined, are consecutive, and can be load
11497     // using a single extract together, load it and store it.
11498     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
11499       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
11500                            DAG.getIntPtrConstant(Elt1 / 2));
11501       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
11502                         DAG.getIntPtrConstant(i));
11503       continue;
11504     }
11505
11506     // If Elt1 is defined, extract it from the appropriate source.  If the
11507     // source byte is not also odd, shift the extracted word left 8 bits
11508     // otherwise clear the bottom 8 bits if we need to do an or.
11509     if (Elt1 >= 0) {
11510       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
11511                            DAG.getIntPtrConstant(Elt1 / 2));
11512       if ((Elt1 & 1) == 0)
11513         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
11514                              DAG.getConstant(8,
11515                                   TLI.getShiftAmountTy(InsElt.getValueType())));
11516       else if (Elt0 >= 0)
11517         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
11518                              DAG.getConstant(0xFF00, MVT::i16));
11519     }
11520     // If Elt0 is defined, extract it from the appropriate source.  If the
11521     // source byte is not also even, shift the extracted word right 8 bits. If
11522     // Elt1 was also defined, OR the extracted values together before
11523     // inserting them in the result.
11524     if (Elt0 >= 0) {
11525       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
11526                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
11527       if ((Elt0 & 1) != 0)
11528         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
11529                               DAG.getConstant(8,
11530                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
11531       else if (Elt1 >= 0)
11532         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
11533                              DAG.getConstant(0x00FF, MVT::i16));
11534       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
11535                          : InsElt0;
11536     }
11537     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
11538                        DAG.getIntPtrConstant(i));
11539   }
11540   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
11541 }
11542
11543 // v32i8 shuffles - Translate to VPSHUFB if possible.
11544 static
11545 SDValue LowerVECTOR_SHUFFLEv32i8(ShuffleVectorSDNode *SVOp,
11546                                  const X86Subtarget *Subtarget,
11547                                  SelectionDAG &DAG) {
11548   MVT VT = SVOp->getSimpleValueType(0);
11549   SDValue V1 = SVOp->getOperand(0);
11550   SDValue V2 = SVOp->getOperand(1);
11551   SDLoc dl(SVOp);
11552   SmallVector<int, 32> MaskVals(SVOp->getMask().begin(), SVOp->getMask().end());
11553
11554   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11555   bool V1IsAllZero = ISD::isBuildVectorAllZeros(V1.getNode());
11556   bool V2IsAllZero = ISD::isBuildVectorAllZeros(V2.getNode());
11557
11558   // VPSHUFB may be generated if
11559   // (1) one of input vector is undefined or zeroinitializer.
11560   // The mask value 0x80 puts 0 in the corresponding slot of the vector.
11561   // And (2) the mask indexes don't cross the 128-bit lane.
11562   if (VT != MVT::v32i8 || !Subtarget->hasInt256() ||
11563       (!V2IsUndef && !V2IsAllZero && !V1IsAllZero))
11564     return SDValue();
11565
11566   if (V1IsAllZero && !V2IsAllZero) {
11567     CommuteVectorShuffleMask(MaskVals, 32);
11568     V1 = V2;
11569   }
11570   return getPSHUFB(MaskVals, V1, dl, DAG);
11571 }
11572
11573 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
11574 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
11575 /// done when every pair / quad of shuffle mask elements point to elements in
11576 /// the right sequence. e.g.
11577 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
11578 static
11579 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
11580                                  SelectionDAG &DAG) {
11581   MVT VT = SVOp->getSimpleValueType(0);
11582   SDLoc dl(SVOp);
11583   unsigned NumElems = VT.getVectorNumElements();
11584   MVT NewVT;
11585   unsigned Scale;
11586   switch (VT.SimpleTy) {
11587   default: llvm_unreachable("Unexpected!");
11588   case MVT::v2i64:
11589   case MVT::v2f64:
11590            return SDValue(SVOp, 0);
11591   case MVT::v4f32:  NewVT = MVT::v2f64; Scale = 2; break;
11592   case MVT::v4i32:  NewVT = MVT::v2i64; Scale = 2; break;
11593   case MVT::v8i16:  NewVT = MVT::v4i32; Scale = 2; break;
11594   case MVT::v16i8:  NewVT = MVT::v4i32; Scale = 4; break;
11595   case MVT::v16i16: NewVT = MVT::v8i32; Scale = 2; break;
11596   case MVT::v32i8:  NewVT = MVT::v8i32; Scale = 4; break;
11597   }
11598
11599   SmallVector<int, 8> MaskVec;
11600   for (unsigned i = 0; i != NumElems; i += Scale) {
11601     int StartIdx = -1;
11602     for (unsigned j = 0; j != Scale; ++j) {
11603       int EltIdx = SVOp->getMaskElt(i+j);
11604       if (EltIdx < 0)
11605         continue;
11606       if (StartIdx < 0)
11607         StartIdx = (EltIdx / Scale);
11608       if (EltIdx != (int)(StartIdx*Scale + j))
11609         return SDValue();
11610     }
11611     MaskVec.push_back(StartIdx);
11612   }
11613
11614   SDValue V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, SVOp->getOperand(0));
11615   SDValue V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, SVOp->getOperand(1));
11616   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
11617 }
11618
11619 /// getVZextMovL - Return a zero-extending vector move low node.
11620 ///
11621 static SDValue getVZextMovL(MVT VT, MVT OpVT,
11622                             SDValue SrcOp, SelectionDAG &DAG,
11623                             const X86Subtarget *Subtarget, SDLoc dl) {
11624   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
11625     LoadSDNode *LD = nullptr;
11626     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
11627       LD = dyn_cast<LoadSDNode>(SrcOp);
11628     if (!LD) {
11629       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
11630       // instead.
11631       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
11632       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
11633           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
11634           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
11635           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
11636         // PR2108
11637         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
11638         return DAG.getNode(ISD::BITCAST, dl, VT,
11639                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
11640                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11641                                                    OpVT,
11642                                                    SrcOp.getOperand(0)
11643                                                           .getOperand(0))));
11644       }
11645     }
11646   }
11647
11648   return DAG.getNode(ISD::BITCAST, dl, VT,
11649                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
11650                                  DAG.getNode(ISD::BITCAST, dl,
11651                                              OpVT, SrcOp)));
11652 }
11653
11654 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
11655 /// which could not be matched by any known target speficic shuffle
11656 static SDValue
11657 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
11658
11659   SDValue NewOp = Compact8x32ShuffleNode(SVOp, DAG);
11660   if (NewOp.getNode())
11661     return NewOp;
11662
11663   MVT VT = SVOp->getSimpleValueType(0);
11664
11665   unsigned NumElems = VT.getVectorNumElements();
11666   unsigned NumLaneElems = NumElems / 2;
11667
11668   SDLoc dl(SVOp);
11669   MVT EltVT = VT.getVectorElementType();
11670   MVT NVT = MVT::getVectorVT(EltVT, NumLaneElems);
11671   SDValue Output[2];
11672
11673   SmallVector<int, 16> Mask;
11674   for (unsigned l = 0; l < 2; ++l) {
11675     // Build a shuffle mask for the output, discovering on the fly which
11676     // input vectors to use as shuffle operands (recorded in InputUsed).
11677     // If building a suitable shuffle vector proves too hard, then bail
11678     // out with UseBuildVector set.
11679     bool UseBuildVector = false;
11680     int InputUsed[2] = { -1, -1 }; // Not yet discovered.
11681     unsigned LaneStart = l * NumLaneElems;
11682     for (unsigned i = 0; i != NumLaneElems; ++i) {
11683       // The mask element.  This indexes into the input.
11684       int Idx = SVOp->getMaskElt(i+LaneStart);
11685       if (Idx < 0) {
11686         // the mask element does not index into any input vector.
11687         Mask.push_back(-1);
11688         continue;
11689       }
11690
11691       // The input vector this mask element indexes into.
11692       int Input = Idx / NumLaneElems;
11693
11694       // Turn the index into an offset from the start of the input vector.
11695       Idx -= Input * NumLaneElems;
11696
11697       // Find or create a shuffle vector operand to hold this input.
11698       unsigned OpNo;
11699       for (OpNo = 0; OpNo < array_lengthof(InputUsed); ++OpNo) {
11700         if (InputUsed[OpNo] == Input)
11701           // This input vector is already an operand.
11702           break;
11703         if (InputUsed[OpNo] < 0) {
11704           // Create a new operand for this input vector.
11705           InputUsed[OpNo] = Input;
11706           break;
11707         }
11708       }
11709
11710       if (OpNo >= array_lengthof(InputUsed)) {
11711         // More than two input vectors used!  Give up on trying to create a
11712         // shuffle vector.  Insert all elements into a BUILD_VECTOR instead.
11713         UseBuildVector = true;
11714         break;
11715       }
11716
11717       // Add the mask index for the new shuffle vector.
11718       Mask.push_back(Idx + OpNo * NumLaneElems);
11719     }
11720
11721     if (UseBuildVector) {
11722       SmallVector<SDValue, 16> SVOps;
11723       for (unsigned i = 0; i != NumLaneElems; ++i) {
11724         // The mask element.  This indexes into the input.
11725         int Idx = SVOp->getMaskElt(i+LaneStart);
11726         if (Idx < 0) {
11727           SVOps.push_back(DAG.getUNDEF(EltVT));
11728           continue;
11729         }
11730
11731         // The input vector this mask element indexes into.
11732         int Input = Idx / NumElems;
11733
11734         // Turn the index into an offset from the start of the input vector.
11735         Idx -= Input * NumElems;
11736
11737         // Extract the vector element by hand.
11738         SVOps.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
11739                                     SVOp->getOperand(Input),
11740                                     DAG.getIntPtrConstant(Idx)));
11741       }
11742
11743       // Construct the output using a BUILD_VECTOR.
11744       Output[l] = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, SVOps);
11745     } else if (InputUsed[0] < 0) {
11746       // No input vectors were used! The result is undefined.
11747       Output[l] = DAG.getUNDEF(NVT);
11748     } else {
11749       SDValue Op0 = Extract128BitVector(SVOp->getOperand(InputUsed[0] / 2),
11750                                         (InputUsed[0] % 2) * NumLaneElems,
11751                                         DAG, dl);
11752       // If only one input was used, use an undefined vector for the other.
11753       SDValue Op1 = (InputUsed[1] < 0) ? DAG.getUNDEF(NVT) :
11754         Extract128BitVector(SVOp->getOperand(InputUsed[1] / 2),
11755                             (InputUsed[1] % 2) * NumLaneElems, DAG, dl);
11756       // At least one input vector was used. Create a new shuffle vector.
11757       Output[l] = DAG.getVectorShuffle(NVT, dl, Op0, Op1, &Mask[0]);
11758     }
11759
11760     Mask.clear();
11761   }
11762
11763   // Concatenate the result back
11764   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Output[0], Output[1]);
11765 }
11766
11767 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
11768 /// 4 elements, and match them with several different shuffle types.
11769 static SDValue
11770 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
11771   SDValue V1 = SVOp->getOperand(0);
11772   SDValue V2 = SVOp->getOperand(1);
11773   SDLoc dl(SVOp);
11774   MVT VT = SVOp->getSimpleValueType(0);
11775
11776   assert(VT.is128BitVector() && "Unsupported vector size");
11777
11778   std::pair<int, int> Locs[4];
11779   int Mask1[] = { -1, -1, -1, -1 };
11780   SmallVector<int, 8> PermMask(SVOp->getMask().begin(), SVOp->getMask().end());
11781
11782   unsigned NumHi = 0;
11783   unsigned NumLo = 0;
11784   for (unsigned i = 0; i != 4; ++i) {
11785     int Idx = PermMask[i];
11786     if (Idx < 0) {
11787       Locs[i] = std::make_pair(-1, -1);
11788     } else {
11789       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
11790       if (Idx < 4) {
11791         Locs[i] = std::make_pair(0, NumLo);
11792         Mask1[NumLo] = Idx;
11793         NumLo++;
11794       } else {
11795         Locs[i] = std::make_pair(1, NumHi);
11796         if (2+NumHi < 4)
11797           Mask1[2+NumHi] = Idx;
11798         NumHi++;
11799       }
11800     }
11801   }
11802
11803   if (NumLo <= 2 && NumHi <= 2) {
11804     // If no more than two elements come from either vector. This can be
11805     // implemented with two shuffles. First shuffle gather the elements.
11806     // The second shuffle, which takes the first shuffle as both of its
11807     // vector operands, put the elements into the right order.
11808     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
11809
11810     int Mask2[] = { -1, -1, -1, -1 };
11811
11812     for (unsigned i = 0; i != 4; ++i)
11813       if (Locs[i].first != -1) {
11814         unsigned Idx = (i < 2) ? 0 : 4;
11815         Idx += Locs[i].first * 2 + Locs[i].second;
11816         Mask2[i] = Idx;
11817       }
11818
11819     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
11820   }
11821
11822   if (NumLo == 3 || NumHi == 3) {
11823     // Otherwise, we must have three elements from one vector, call it X, and
11824     // one element from the other, call it Y.  First, use a shufps to build an
11825     // intermediate vector with the one element from Y and the element from X
11826     // that will be in the same half in the final destination (the indexes don't
11827     // matter). Then, use a shufps to build the final vector, taking the half
11828     // containing the element from Y from the intermediate, and the other half
11829     // from X.
11830     if (NumHi == 3) {
11831       // Normalize it so the 3 elements come from V1.
11832       CommuteVectorShuffleMask(PermMask, 4);
11833       std::swap(V1, V2);
11834     }
11835
11836     // Find the element from V2.
11837     unsigned HiIndex;
11838     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
11839       int Val = PermMask[HiIndex];
11840       if (Val < 0)
11841         continue;
11842       if (Val >= 4)
11843         break;
11844     }
11845
11846     Mask1[0] = PermMask[HiIndex];
11847     Mask1[1] = -1;
11848     Mask1[2] = PermMask[HiIndex^1];
11849     Mask1[3] = -1;
11850     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
11851
11852     if (HiIndex >= 2) {
11853       Mask1[0] = PermMask[0];
11854       Mask1[1] = PermMask[1];
11855       Mask1[2] = HiIndex & 1 ? 6 : 4;
11856       Mask1[3] = HiIndex & 1 ? 4 : 6;
11857       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
11858     }
11859
11860     Mask1[0] = HiIndex & 1 ? 2 : 0;
11861     Mask1[1] = HiIndex & 1 ? 0 : 2;
11862     Mask1[2] = PermMask[2];
11863     Mask1[3] = PermMask[3];
11864     if (Mask1[2] >= 0)
11865       Mask1[2] += 4;
11866     if (Mask1[3] >= 0)
11867       Mask1[3] += 4;
11868     return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
11869   }
11870
11871   // Break it into (shuffle shuffle_hi, shuffle_lo).
11872   int LoMask[] = { -1, -1, -1, -1 };
11873   int HiMask[] = { -1, -1, -1, -1 };
11874
11875   int *MaskPtr = LoMask;
11876   unsigned MaskIdx = 0;
11877   unsigned LoIdx = 0;
11878   unsigned HiIdx = 2;
11879   for (unsigned i = 0; i != 4; ++i) {
11880     if (i == 2) {
11881       MaskPtr = HiMask;
11882       MaskIdx = 1;
11883       LoIdx = 0;
11884       HiIdx = 2;
11885     }
11886     int Idx = PermMask[i];
11887     if (Idx < 0) {
11888       Locs[i] = std::make_pair(-1, -1);
11889     } else if (Idx < 4) {
11890       Locs[i] = std::make_pair(MaskIdx, LoIdx);
11891       MaskPtr[LoIdx] = Idx;
11892       LoIdx++;
11893     } else {
11894       Locs[i] = std::make_pair(MaskIdx, HiIdx);
11895       MaskPtr[HiIdx] = Idx;
11896       HiIdx++;
11897     }
11898   }
11899
11900   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
11901   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
11902   int MaskOps[] = { -1, -1, -1, -1 };
11903   for (unsigned i = 0; i != 4; ++i)
11904     if (Locs[i].first != -1)
11905       MaskOps[i] = Locs[i].first * 4 + Locs[i].second;
11906   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
11907 }
11908
11909 static bool MayFoldVectorLoad(SDValue V) {
11910   while (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
11911     V = V.getOperand(0);
11912
11913   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
11914     V = V.getOperand(0);
11915   if (V.hasOneUse() && V.getOpcode() == ISD::BUILD_VECTOR &&
11916       V.getNumOperands() == 2 && V.getOperand(1).getOpcode() == ISD::UNDEF)
11917     // BUILD_VECTOR (load), undef
11918     V = V.getOperand(0);
11919
11920   return MayFoldLoad(V);
11921 }
11922
11923 static
11924 SDValue getMOVDDup(SDValue &Op, SDLoc &dl, SDValue V1, SelectionDAG &DAG) {
11925   MVT VT = Op.getSimpleValueType();
11926
11927   // Canonizalize to v2f64.
11928   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
11929   return DAG.getNode(ISD::BITCAST, dl, VT,
11930                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
11931                                           V1, DAG));
11932 }
11933
11934 static
11935 SDValue getMOVLowToHigh(SDValue &Op, SDLoc &dl, SelectionDAG &DAG,
11936                         bool HasSSE2) {
11937   SDValue V1 = Op.getOperand(0);
11938   SDValue V2 = Op.getOperand(1);
11939   MVT VT = Op.getSimpleValueType();
11940
11941   assert(VT != MVT::v2i64 && "unsupported shuffle type");
11942
11943   if (HasSSE2 && VT == MVT::v2f64)
11944     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
11945
11946   // v4f32 or v4i32: canonizalized to v4f32 (which is legal for SSE1)
11947   return DAG.getNode(ISD::BITCAST, dl, VT,
11948                      getTargetShuffleNode(X86ISD::MOVLHPS, dl, MVT::v4f32,
11949                            DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V1),
11950                            DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V2), DAG));
11951 }
11952
11953 static
11954 SDValue getMOVHighToLow(SDValue &Op, SDLoc &dl, SelectionDAG &DAG) {
11955   SDValue V1 = Op.getOperand(0);
11956   SDValue V2 = Op.getOperand(1);
11957   MVT VT = Op.getSimpleValueType();
11958
11959   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
11960          "unsupported shuffle type");
11961
11962   if (V2.getOpcode() == ISD::UNDEF)
11963     V2 = V1;
11964
11965   // v4i32 or v4f32
11966   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
11967 }
11968
11969 static
11970 SDValue getMOVLP(SDValue &Op, SDLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
11971   SDValue V1 = Op.getOperand(0);
11972   SDValue V2 = Op.getOperand(1);
11973   MVT VT = Op.getSimpleValueType();
11974   unsigned NumElems = VT.getVectorNumElements();
11975
11976   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
11977   // operand of these instructions is only memory, so check if there's a
11978   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
11979   // same masks.
11980   bool CanFoldLoad = false;
11981
11982   // Trivial case, when V2 comes from a load.
11983   if (MayFoldVectorLoad(V2))
11984     CanFoldLoad = true;
11985
11986   // When V1 is a load, it can be folded later into a store in isel, example:
11987   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
11988   //    turns into:
11989   //  (MOVLPSmr addr:$src1, VR128:$src2)
11990   // So, recognize this potential and also use MOVLPS or MOVLPD
11991   else if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
11992     CanFoldLoad = true;
11993
11994   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11995   if (CanFoldLoad) {
11996     if (HasSSE2 && NumElems == 2)
11997       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
11998
11999     if (NumElems == 4)
12000       // If we don't care about the second element, proceed to use movss.
12001       if (SVOp->getMaskElt(1) != -1)
12002         return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
12003   }
12004
12005   // movl and movlp will both match v2i64, but v2i64 is never matched by
12006   // movl earlier because we make it strict to avoid messing with the movlp load
12007   // folding logic (see the code above getMOVLP call). Match it here then,
12008   // this is horrible, but will stay like this until we move all shuffle
12009   // matching to x86 specific nodes. Note that for the 1st condition all
12010   // types are matched with movsd.
12011   if (HasSSE2) {
12012     // FIXME: isMOVLMask should be checked and matched before getMOVLP,
12013     // as to remove this logic from here, as much as possible
12014     if (NumElems == 2 || !isMOVLMask(SVOp->getMask(), VT))
12015       return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
12016     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
12017   }
12018
12019   assert(VT != MVT::v4i32 && "unsupported shuffle type");
12020
12021   // Invert the operand order and use SHUFPS to match it.
12022   return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V2, V1,
12023                               getShuffleSHUFImmediate(SVOp), DAG);
12024 }
12025
12026 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
12027                                          SelectionDAG &DAG) {
12028   SDLoc dl(Load);
12029   MVT VT = Load->getSimpleValueType(0);
12030   MVT EVT = VT.getVectorElementType();
12031   SDValue Addr = Load->getOperand(1);
12032   SDValue NewAddr = DAG.getNode(
12033       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
12034       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
12035
12036   SDValue NewLoad =
12037       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
12038                   DAG.getMachineFunction().getMachineMemOperand(
12039                       Load->getMemOperand(), 0, EVT.getStoreSize()));
12040   return NewLoad;
12041 }
12042
12043 // It is only safe to call this function if isINSERTPSMask is true for
12044 // this shufflevector mask.
12045 static SDValue getINSERTPS(ShuffleVectorSDNode *SVOp, SDLoc &dl,
12046                            SelectionDAG &DAG) {
12047   // Generate an insertps instruction when inserting an f32 from memory onto a
12048   // v4f32 or when copying a member from one v4f32 to another.
12049   // We also use it for transferring i32 from one register to another,
12050   // since it simply copies the same bits.
12051   // If we're transferring an i32 from memory to a specific element in a
12052   // register, we output a generic DAG that will match the PINSRD
12053   // instruction.
12054   MVT VT = SVOp->getSimpleValueType(0);
12055   MVT EVT = VT.getVectorElementType();
12056   SDValue V1 = SVOp->getOperand(0);
12057   SDValue V2 = SVOp->getOperand(1);
12058   auto Mask = SVOp->getMask();
12059   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
12060          "unsupported vector type for insertps/pinsrd");
12061
12062   auto FromV1Predicate = [](const int &i) { return i < 4 && i > -1; };
12063   auto FromV2Predicate = [](const int &i) { return i >= 4; };
12064   int FromV1 = std::count_if(Mask.begin(), Mask.end(), FromV1Predicate);
12065
12066   SDValue From;
12067   SDValue To;
12068   unsigned DestIndex;
12069   if (FromV1 == 1) {
12070     From = V1;
12071     To = V2;
12072     DestIndex = std::find_if(Mask.begin(), Mask.end(), FromV1Predicate) -
12073                 Mask.begin();
12074
12075     // If we have 1 element from each vector, we have to check if we're
12076     // changing V1's element's place. If so, we're done. Otherwise, we
12077     // should assume we're changing V2's element's place and behave
12078     // accordingly.
12079     int FromV2 = std::count_if(Mask.begin(), Mask.end(), FromV2Predicate);
12080     assert(DestIndex <= INT32_MAX && "truncated destination index");
12081     if (FromV1 == FromV2 &&
12082         static_cast<int>(DestIndex) == Mask[DestIndex] % 4) {
12083       From = V2;
12084       To = V1;
12085       DestIndex =
12086           std::find_if(Mask.begin(), Mask.end(), FromV2Predicate) - Mask.begin();
12087     }
12088   } else {
12089     assert(std::count_if(Mask.begin(), Mask.end(), FromV2Predicate) == 1 &&
12090            "More than one element from V1 and from V2, or no elements from one "
12091            "of the vectors. This case should not have returned true from "
12092            "isINSERTPSMask");
12093     From = V2;
12094     To = V1;
12095     DestIndex =
12096         std::find_if(Mask.begin(), Mask.end(), FromV2Predicate) - Mask.begin();
12097   }
12098
12099   // Get an index into the source vector in the range [0,4) (the mask is
12100   // in the range [0,8) because it can address V1 and V2)
12101   unsigned SrcIndex = Mask[DestIndex] % 4;
12102   if (MayFoldLoad(From)) {
12103     // Trivial case, when From comes from a load and is only used by the
12104     // shuffle. Make it use insertps from the vector that we need from that
12105     // load.
12106     SDValue NewLoad =
12107         NarrowVectorLoadToElement(cast<LoadSDNode>(From), SrcIndex, DAG);
12108     if (!NewLoad.getNode())
12109       return SDValue();
12110
12111     if (EVT == MVT::f32) {
12112       // Create this as a scalar to vector to match the instruction pattern.
12113       SDValue LoadScalarToVector =
12114           DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, NewLoad);
12115       SDValue InsertpsMask = DAG.getIntPtrConstant(DestIndex << 4);
12116       return DAG.getNode(X86ISD::INSERTPS, dl, VT, To, LoadScalarToVector,
12117                          InsertpsMask);
12118     } else { // EVT == MVT::i32
12119       // If we're getting an i32 from memory, use an INSERT_VECTOR_ELT
12120       // instruction, to match the PINSRD instruction, which loads an i32 to a
12121       // certain vector element.
12122       return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, To, NewLoad,
12123                          DAG.getConstant(DestIndex, MVT::i32));
12124     }
12125   }
12126
12127   // Vector-element-to-vector
12128   SDValue InsertpsMask = DAG.getIntPtrConstant(DestIndex << 4 | SrcIndex << 6);
12129   return DAG.getNode(X86ISD::INSERTPS, dl, VT, To, From, InsertpsMask);
12130 }
12131
12132 // Reduce a vector shuffle to zext.
12133 static SDValue LowerVectorIntExtend(SDValue Op, const X86Subtarget *Subtarget,
12134                                     SelectionDAG &DAG) {
12135   // PMOVZX is only available from SSE41.
12136   if (!Subtarget->hasSSE41())
12137     return SDValue();
12138
12139   MVT VT = Op.getSimpleValueType();
12140
12141   // Only AVX2 support 256-bit vector integer extending.
12142   if (!Subtarget->hasInt256() && VT.is256BitVector())
12143     return SDValue();
12144
12145   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
12146   SDLoc DL(Op);
12147   SDValue V1 = Op.getOperand(0);
12148   SDValue V2 = Op.getOperand(1);
12149   unsigned NumElems = VT.getVectorNumElements();
12150
12151   // Extending is an unary operation and the element type of the source vector
12152   // won't be equal to or larger than i64.
12153   if (V2.getOpcode() != ISD::UNDEF || !VT.isInteger() ||
12154       VT.getVectorElementType() == MVT::i64)
12155     return SDValue();
12156
12157   // Find the expansion ratio, e.g. expanding from i8 to i32 has a ratio of 4.
12158   unsigned Shift = 1; // Start from 2, i.e. 1 << 1.
12159   while ((1U << Shift) < NumElems) {
12160     if (SVOp->getMaskElt(1U << Shift) == 1)
12161       break;
12162     Shift += 1;
12163     // The maximal ratio is 8, i.e. from i8 to i64.
12164     if (Shift > 3)
12165       return SDValue();
12166   }
12167
12168   // Check the shuffle mask.
12169   unsigned Mask = (1U << Shift) - 1;
12170   for (unsigned i = 0; i != NumElems; ++i) {
12171     int EltIdx = SVOp->getMaskElt(i);
12172     if ((i & Mask) != 0 && EltIdx != -1)
12173       return SDValue();
12174     if ((i & Mask) == 0 && (unsigned)EltIdx != (i >> Shift))
12175       return SDValue();
12176   }
12177
12178   unsigned NBits = VT.getVectorElementType().getSizeInBits() << Shift;
12179   MVT NeVT = MVT::getIntegerVT(NBits);
12180   MVT NVT = MVT::getVectorVT(NeVT, NumElems >> Shift);
12181
12182   if (!DAG.getTargetLoweringInfo().isTypeLegal(NVT))
12183     return SDValue();
12184
12185   return DAG.getNode(ISD::BITCAST, DL, VT,
12186                      DAG.getNode(X86ISD::VZEXT, DL, NVT, V1));
12187 }
12188
12189 static SDValue NormalizeVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
12190                                       SelectionDAG &DAG) {
12191   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
12192   MVT VT = Op.getSimpleValueType();
12193   SDLoc dl(Op);
12194   SDValue V1 = Op.getOperand(0);
12195   SDValue V2 = Op.getOperand(1);
12196
12197   if (isZeroShuffle(SVOp))
12198     return getZeroVector(VT, Subtarget, DAG, dl);
12199
12200   // Handle splat operations
12201   if (SVOp->isSplat()) {
12202     // Use vbroadcast whenever the splat comes from a foldable load
12203     SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
12204     if (Broadcast.getNode())
12205       return Broadcast;
12206   }
12207
12208   // Check integer expanding shuffles.
12209   SDValue NewOp = LowerVectorIntExtend(Op, Subtarget, DAG);
12210   if (NewOp.getNode())
12211     return NewOp;
12212
12213   // If the shuffle can be profitably rewritten as a narrower shuffle, then
12214   // do it!
12215   if (VT == MVT::v8i16 || VT == MVT::v16i8 || VT == MVT::v16i16 ||
12216       VT == MVT::v32i8) {
12217     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
12218     if (NewOp.getNode())
12219       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
12220   } else if (VT.is128BitVector() && Subtarget->hasSSE2()) {
12221     // FIXME: Figure out a cleaner way to do this.
12222     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
12223       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
12224       if (NewOp.getNode()) {
12225         MVT NewVT = NewOp.getSimpleValueType();
12226         if (isCommutedMOVLMask(cast<ShuffleVectorSDNode>(NewOp)->getMask(),
12227                                NewVT, true, false))
12228           return getVZextMovL(VT, NewVT, NewOp.getOperand(0), DAG, Subtarget,
12229                               dl);
12230       }
12231     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
12232       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG);
12233       if (NewOp.getNode()) {
12234         MVT NewVT = NewOp.getSimpleValueType();
12235         if (isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)->getMask(), NewVT))
12236           return getVZextMovL(VT, NewVT, NewOp.getOperand(1), DAG, Subtarget,
12237                               dl);
12238       }
12239     }
12240   }
12241   return SDValue();
12242 }
12243
12244 SDValue
12245 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
12246   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
12247   SDValue V1 = Op.getOperand(0);
12248   SDValue V2 = Op.getOperand(1);
12249   MVT VT = Op.getSimpleValueType();
12250   SDLoc dl(Op);
12251   unsigned NumElems = VT.getVectorNumElements();
12252   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
12253   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
12254   bool V1IsSplat = false;
12255   bool V2IsSplat = false;
12256   bool HasSSE2 = Subtarget->hasSSE2();
12257   bool HasFp256    = Subtarget->hasFp256();
12258   bool HasInt256   = Subtarget->hasInt256();
12259   MachineFunction &MF = DAG.getMachineFunction();
12260   bool OptForSize = MF.getFunction()->getAttributes().
12261     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
12262
12263   // Check if we should use the experimental vector shuffle lowering. If so,
12264   // delegate completely to that code path.
12265   if (ExperimentalVectorShuffleLowering)
12266     return lowerVectorShuffle(Op, Subtarget, DAG);
12267
12268   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
12269
12270   if (V1IsUndef && V2IsUndef)
12271     return DAG.getUNDEF(VT);
12272
12273   // When we create a shuffle node we put the UNDEF node to second operand,
12274   // but in some cases the first operand may be transformed to UNDEF.
12275   // In this case we should just commute the node.
12276   if (V1IsUndef)
12277     return DAG.getCommutedVectorShuffle(*SVOp);
12278
12279   // Vector shuffle lowering takes 3 steps:
12280   //
12281   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
12282   //    narrowing and commutation of operands should be handled.
12283   // 2) Matching of shuffles with known shuffle masks to x86 target specific
12284   //    shuffle nodes.
12285   // 3) Rewriting of unmatched masks into new generic shuffle operations,
12286   //    so the shuffle can be broken into other shuffles and the legalizer can
12287   //    try the lowering again.
12288   //
12289   // The general idea is that no vector_shuffle operation should be left to
12290   // be matched during isel, all of them must be converted to a target specific
12291   // node here.
12292
12293   // Normalize the input vectors. Here splats, zeroed vectors, profitable
12294   // narrowing and commutation of operands should be handled. The actual code
12295   // doesn't include all of those, work in progress...
12296   SDValue NewOp = NormalizeVectorShuffle(Op, Subtarget, DAG);
12297   if (NewOp.getNode())
12298     return NewOp;
12299
12300   SmallVector<int, 8> M(SVOp->getMask().begin(), SVOp->getMask().end());
12301
12302   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
12303   // unpckh_undef). Only use pshufd if speed is more important than size.
12304   if (OptForSize && isUNPCKL_v_undef_Mask(M, VT, HasInt256))
12305     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
12306   if (OptForSize && isUNPCKH_v_undef_Mask(M, VT, HasInt256))
12307     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
12308
12309   if (isMOVDDUPMask(M, VT) && Subtarget->hasSSE3() &&
12310       V2IsUndef && MayFoldVectorLoad(V1))
12311     return getMOVDDup(Op, dl, V1, DAG);
12312
12313   if (isMOVHLPS_v_undef_Mask(M, VT))
12314     return getMOVHighToLow(Op, dl, DAG);
12315
12316   // Use to match splats
12317   if (HasSSE2 && isUNPCKHMask(M, VT, HasInt256) && V2IsUndef &&
12318       (VT == MVT::v2f64 || VT == MVT::v2i64))
12319     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
12320
12321   if (isPSHUFDMask(M, VT)) {
12322     // The actual implementation will match the mask in the if above and then
12323     // during isel it can match several different instructions, not only pshufd
12324     // as its name says, sad but true, emulate the behavior for now...
12325     if (isMOVDDUPMask(M, VT) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
12326       return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
12327
12328     unsigned TargetMask = getShuffleSHUFImmediate(SVOp);
12329
12330     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
12331       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
12332
12333     if (HasFp256 && (VT == MVT::v4f32 || VT == MVT::v2f64))
12334       return getTargetShuffleNode(X86ISD::VPERMILPI, dl, VT, V1, TargetMask,
12335                                   DAG);
12336
12337     return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V1, V1,
12338                                 TargetMask, DAG);
12339   }
12340
12341   if (isPALIGNRMask(M, VT, Subtarget))
12342     return getTargetShuffleNode(X86ISD::PALIGNR, dl, VT, V1, V2,
12343                                 getShufflePALIGNRImmediate(SVOp),
12344                                 DAG);
12345
12346   if (isVALIGNMask(M, VT, Subtarget))
12347     return getTargetShuffleNode(X86ISD::VALIGN, dl, VT, V1, V2,
12348                                 getShuffleVALIGNImmediate(SVOp),
12349                                 DAG);
12350
12351   // Check if this can be converted into a logical shift.
12352   bool isLeft = false;
12353   unsigned ShAmt = 0;
12354   SDValue ShVal;
12355   bool isShift = HasSSE2 && isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
12356   if (isShift && ShVal.hasOneUse()) {
12357     // If the shifted value has multiple uses, it may be cheaper to use
12358     // v_set0 + movlhps or movhlps, etc.
12359     MVT EltVT = VT.getVectorElementType();
12360     ShAmt *= EltVT.getSizeInBits();
12361     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
12362   }
12363
12364   if (isMOVLMask(M, VT)) {
12365     if (ISD::isBuildVectorAllZeros(V1.getNode()))
12366       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
12367     if (!isMOVLPMask(M, VT)) {
12368       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
12369         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
12370
12371       if (VT == MVT::v4i32 || VT == MVT::v4f32)
12372         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
12373     }
12374   }
12375
12376   // FIXME: fold these into legal mask.
12377   if (isMOVLHPSMask(M, VT) && !isUNPCKLMask(M, VT, HasInt256))
12378     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
12379
12380   if (isMOVHLPSMask(M, VT))
12381     return getMOVHighToLow(Op, dl, DAG);
12382
12383   if (V2IsUndef && isMOVSHDUPMask(M, VT, Subtarget))
12384     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
12385
12386   if (V2IsUndef && isMOVSLDUPMask(M, VT, Subtarget))
12387     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
12388
12389   if (isMOVLPMask(M, VT))
12390     return getMOVLP(Op, dl, DAG, HasSSE2);
12391
12392   if (ShouldXformToMOVHLPS(M, VT) ||
12393       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), M, VT))
12394     return DAG.getCommutedVectorShuffle(*SVOp);
12395
12396   if (isShift) {
12397     // No better options. Use a vshldq / vsrldq.
12398     MVT EltVT = VT.getVectorElementType();
12399     ShAmt *= EltVT.getSizeInBits();
12400     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
12401   }
12402
12403   bool Commuted = false;
12404   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
12405   // 1,1,1,1 -> v8i16 though.
12406   BitVector UndefElements;
12407   if (auto *BVOp = dyn_cast<BuildVectorSDNode>(V1.getNode()))
12408     if (BVOp->getConstantSplatNode(&UndefElements) && UndefElements.none())
12409       V1IsSplat = true;
12410   if (auto *BVOp = dyn_cast<BuildVectorSDNode>(V2.getNode()))
12411     if (BVOp->getConstantSplatNode(&UndefElements) && UndefElements.none())
12412       V2IsSplat = true;
12413
12414   // Canonicalize the splat or undef, if present, to be on the RHS.
12415   if (!V2IsUndef && V1IsSplat && !V2IsSplat) {
12416     CommuteVectorShuffleMask(M, NumElems);
12417     std::swap(V1, V2);
12418     std::swap(V1IsSplat, V2IsSplat);
12419     Commuted = true;
12420   }
12421
12422   if (isCommutedMOVLMask(M, VT, V2IsSplat, V2IsUndef)) {
12423     // Shuffling low element of v1 into undef, just return v1.
12424     if (V2IsUndef)
12425       return V1;
12426     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
12427     // the instruction selector will not match, so get a canonical MOVL with
12428     // swapped operands to undo the commute.
12429     return getMOVL(DAG, dl, VT, V2, V1);
12430   }
12431
12432   if (isUNPCKLMask(M, VT, HasInt256))
12433     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
12434
12435   if (isUNPCKHMask(M, VT, HasInt256))
12436     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
12437
12438   if (V2IsSplat) {
12439     // Normalize mask so all entries that point to V2 points to its first
12440     // element then try to match unpck{h|l} again. If match, return a
12441     // new vector_shuffle with the corrected mask.p
12442     SmallVector<int, 8> NewMask(M.begin(), M.end());
12443     NormalizeMask(NewMask, NumElems);
12444     if (isUNPCKLMask(NewMask, VT, HasInt256, true))
12445       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
12446     if (isUNPCKHMask(NewMask, VT, HasInt256, true))
12447       return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
12448   }
12449
12450   if (Commuted) {
12451     // Commute is back and try unpck* again.
12452     // FIXME: this seems wrong.
12453     CommuteVectorShuffleMask(M, NumElems);
12454     std::swap(V1, V2);
12455     std::swap(V1IsSplat, V2IsSplat);
12456
12457     if (isUNPCKLMask(M, VT, HasInt256))
12458       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V2, DAG);
12459
12460     if (isUNPCKHMask(M, VT, HasInt256))
12461       return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V2, DAG);
12462   }
12463
12464   // Normalize the node to match x86 shuffle ops if needed
12465   if (!V2IsUndef && (isSHUFPMask(M, VT, /* Commuted */ true)))
12466     return DAG.getCommutedVectorShuffle(*SVOp);
12467
12468   // The checks below are all present in isShuffleMaskLegal, but they are
12469   // inlined here right now to enable us to directly emit target specific
12470   // nodes, and remove one by one until they don't return Op anymore.
12471
12472   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
12473       SVOp->getSplatIndex() == 0 && V2IsUndef) {
12474     if (VT == MVT::v2f64 || VT == MVT::v2i64)
12475       return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
12476   }
12477
12478   if (isPSHUFHWMask(M, VT, HasInt256))
12479     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
12480                                 getShufflePSHUFHWImmediate(SVOp),
12481                                 DAG);
12482
12483   if (isPSHUFLWMask(M, VT, HasInt256))
12484     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
12485                                 getShufflePSHUFLWImmediate(SVOp),
12486                                 DAG);
12487
12488   unsigned MaskValue;
12489   if (isBlendMask(M, VT, Subtarget->hasSSE41(), Subtarget->hasInt256(),
12490                   &MaskValue))
12491     return LowerVECTOR_SHUFFLEtoBlend(SVOp, MaskValue, Subtarget, DAG);
12492
12493   if (isSHUFPMask(M, VT))
12494     return getTargetShuffleNode(X86ISD::SHUFP, dl, VT, V1, V2,
12495                                 getShuffleSHUFImmediate(SVOp), DAG);
12496
12497   if (isUNPCKL_v_undef_Mask(M, VT, HasInt256))
12498     return getTargetShuffleNode(X86ISD::UNPCKL, dl, VT, V1, V1, DAG);
12499   if (isUNPCKH_v_undef_Mask(M, VT, HasInt256))
12500     return getTargetShuffleNode(X86ISD::UNPCKH, dl, VT, V1, V1, DAG);
12501
12502   //===--------------------------------------------------------------------===//
12503   // Generate target specific nodes for 128 or 256-bit shuffles only
12504   // supported in the AVX instruction set.
12505   //
12506
12507   // Handle VMOVDDUPY permutations
12508   if (V2IsUndef && isMOVDDUPYMask(M, VT, HasFp256))
12509     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
12510
12511   // Handle VPERMILPS/D* permutations
12512   if (isVPERMILPMask(M, VT)) {
12513     if ((HasInt256 && VT == MVT::v8i32) || VT == MVT::v16i32)
12514       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1,
12515                                   getShuffleSHUFImmediate(SVOp), DAG);
12516     return getTargetShuffleNode(X86ISD::VPERMILPI, dl, VT, V1,
12517                                 getShuffleSHUFImmediate(SVOp), DAG);
12518   }
12519
12520   unsigned Idx;
12521   if (VT.is512BitVector() && isINSERT64x4Mask(M, VT, &Idx))
12522     return Insert256BitVector(V1, Extract256BitVector(V2, 0, DAG, dl),
12523                               Idx*(NumElems/2), DAG, dl);
12524
12525   // Handle VPERM2F128/VPERM2I128 permutations
12526   if (isVPERM2X128Mask(M, VT, HasFp256))
12527     return getTargetShuffleNode(X86ISD::VPERM2X128, dl, VT, V1,
12528                                 V2, getShuffleVPERM2X128Immediate(SVOp), DAG);
12529
12530   if (Subtarget->hasSSE41() && isINSERTPSMask(M, VT))
12531     return getINSERTPS(SVOp, dl, DAG);
12532
12533   unsigned Imm8;
12534   if (V2IsUndef && HasInt256 && isPermImmMask(M, VT, Imm8))
12535     return getTargetShuffleNode(X86ISD::VPERMI, dl, VT, V1, Imm8, DAG);
12536
12537   if ((V2IsUndef && HasInt256 && VT.is256BitVector() && NumElems == 8) ||
12538       VT.is512BitVector()) {
12539     MVT MaskEltVT = MVT::getIntegerVT(VT.getVectorElementType().getSizeInBits());
12540     MVT MaskVectorVT = MVT::getVectorVT(MaskEltVT, NumElems);
12541     SmallVector<SDValue, 16> permclMask;
12542     for (unsigned i = 0; i != NumElems; ++i) {
12543       permclMask.push_back(DAG.getConstant((M[i]>=0) ? M[i] : 0, MaskEltVT));
12544     }
12545
12546     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVectorVT, permclMask);
12547     if (V2IsUndef)
12548       // Bitcast is for VPERMPS since mask is v8i32 but node takes v8f32
12549       return DAG.getNode(X86ISD::VPERMV, dl, VT,
12550                           DAG.getNode(ISD::BITCAST, dl, VT, Mask), V1);
12551     return DAG.getNode(X86ISD::VPERMV3, dl, VT, V1,
12552                        DAG.getNode(ISD::BITCAST, dl, VT, Mask), V2);
12553   }
12554
12555   //===--------------------------------------------------------------------===//
12556   // Since no target specific shuffle was selected for this generic one,
12557   // lower it into other known shuffles. FIXME: this isn't true yet, but
12558   // this is the plan.
12559   //
12560
12561   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
12562   if (VT == MVT::v8i16) {
12563     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, Subtarget, DAG);
12564     if (NewOp.getNode())
12565       return NewOp;
12566   }
12567
12568   if (VT == MVT::v16i16 && Subtarget->hasInt256()) {
12569     SDValue NewOp = LowerVECTOR_SHUFFLEv16i16(Op, DAG);
12570     if (NewOp.getNode())
12571       return NewOp;
12572   }
12573
12574   if (VT == MVT::v16i8) {
12575     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, Subtarget, DAG);
12576     if (NewOp.getNode())
12577       return NewOp;
12578   }
12579
12580   if (VT == MVT::v32i8) {
12581     SDValue NewOp = LowerVECTOR_SHUFFLEv32i8(SVOp, Subtarget, DAG);
12582     if (NewOp.getNode())
12583       return NewOp;
12584   }
12585
12586   // Handle all 128-bit wide vectors with 4 elements, and match them with
12587   // several different shuffle types.
12588   if (NumElems == 4 && VT.is128BitVector())
12589     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
12590
12591   // Handle general 256-bit shuffles
12592   if (VT.is256BitVector())
12593     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
12594
12595   return SDValue();
12596 }
12597
12598 // This function assumes its argument is a BUILD_VECTOR of constants or
12599 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
12600 // true.
12601 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
12602                                     unsigned &MaskValue) {
12603   MaskValue = 0;
12604   unsigned NumElems = BuildVector->getNumOperands();
12605   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
12606   unsigned NumLanes = (NumElems - 1) / 8 + 1;
12607   unsigned NumElemsInLane = NumElems / NumLanes;
12608
12609   // Blend for v16i16 should be symetric for the both lanes.
12610   for (unsigned i = 0; i < NumElemsInLane; ++i) {
12611     SDValue EltCond = BuildVector->getOperand(i);
12612     SDValue SndLaneEltCond =
12613         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
12614
12615     int Lane1Cond = -1, Lane2Cond = -1;
12616     if (isa<ConstantSDNode>(EltCond))
12617       Lane1Cond = !isZero(EltCond);
12618     if (isa<ConstantSDNode>(SndLaneEltCond))
12619       Lane2Cond = !isZero(SndLaneEltCond);
12620
12621     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
12622       // Lane1Cond != 0, means we want the first argument.
12623       // Lane1Cond == 0, means we want the second argument.
12624       // The encoding of this argument is 0 for the first argument, 1
12625       // for the second. Therefore, invert the condition.
12626       MaskValue |= !Lane1Cond << i;
12627     else if (Lane1Cond < 0)
12628       MaskValue |= !Lane2Cond << i;
12629     else
12630       return false;
12631   }
12632   return true;
12633 }
12634
12635 /// \brief Try to lower a VSELECT instruction to an immediate-controlled blend
12636 /// instruction.
12637 static SDValue lowerVSELECTtoBLENDI(SDValue Op, const X86Subtarget *Subtarget,
12638                                     SelectionDAG &DAG) {
12639   SDValue Cond = Op.getOperand(0);
12640   SDValue LHS = Op.getOperand(1);
12641   SDValue RHS = Op.getOperand(2);
12642   SDLoc dl(Op);
12643   MVT VT = Op.getSimpleValueType();
12644   MVT EltVT = VT.getVectorElementType();
12645   unsigned NumElems = VT.getVectorNumElements();
12646
12647   // There is no blend with immediate in AVX-512.
12648   if (VT.is512BitVector())
12649     return SDValue();
12650
12651   if (!Subtarget->hasSSE41() || EltVT == MVT::i8)
12652     return SDValue();
12653   if (!Subtarget->hasInt256() && VT == MVT::v16i16)
12654     return SDValue();
12655
12656   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
12657     return SDValue();
12658
12659   // Check the mask for BLEND and build the value.
12660   unsigned MaskValue = 0;
12661   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
12662     return SDValue();
12663
12664   // Convert i32 vectors to floating point if it is not AVX2.
12665   // AVX2 introduced VPBLENDD instruction for 128 and 256-bit vectors.
12666   MVT BlendVT = VT;
12667   if (EltVT == MVT::i64 || (EltVT == MVT::i32 && !Subtarget->hasInt256())) {
12668     BlendVT = MVT::getVectorVT(MVT::getFloatingPointVT(EltVT.getSizeInBits()),
12669                                NumElems);
12670     LHS = DAG.getNode(ISD::BITCAST, dl, VT, LHS);
12671     RHS = DAG.getNode(ISD::BITCAST, dl, VT, RHS);
12672   }
12673
12674   SDValue Ret = DAG.getNode(X86ISD::BLENDI, dl, BlendVT, LHS, RHS,
12675                             DAG.getConstant(MaskValue, MVT::i32));
12676   return DAG.getNode(ISD::BITCAST, dl, VT, Ret);
12677 }
12678
12679 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
12680   // A vselect where all conditions and data are constants can be optimized into
12681   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
12682   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
12683       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
12684       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
12685     return SDValue();
12686
12687   SDValue BlendOp = lowerVSELECTtoBLENDI(Op, Subtarget, DAG);
12688   if (BlendOp.getNode())
12689     return BlendOp;
12690
12691   // Some types for vselect were previously set to Expand, not Legal or
12692   // Custom. Return an empty SDValue so we fall-through to Expand, after
12693   // the Custom lowering phase.
12694   MVT VT = Op.getSimpleValueType();
12695   switch (VT.SimpleTy) {
12696   default:
12697     break;
12698   case MVT::v8i16:
12699   case MVT::v16i16:
12700     if (Subtarget->hasBWI() && Subtarget->hasVLX())
12701       break;
12702     return SDValue();
12703   }
12704
12705   // We couldn't create a "Blend with immediate" node.
12706   // This node should still be legal, but we'll have to emit a blendv*
12707   // instruction.
12708   return Op;
12709 }
12710
12711 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
12712   MVT VT = Op.getSimpleValueType();
12713   SDLoc dl(Op);
12714
12715   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
12716     return SDValue();
12717
12718   if (VT.getSizeInBits() == 8) {
12719     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
12720                                   Op.getOperand(0), Op.getOperand(1));
12721     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
12722                                   DAG.getValueType(VT));
12723     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
12724   }
12725
12726   if (VT.getSizeInBits() == 16) {
12727     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
12728     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
12729     if (Idx == 0)
12730       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
12731                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
12732                                      DAG.getNode(ISD::BITCAST, dl,
12733                                                  MVT::v4i32,
12734                                                  Op.getOperand(0)),
12735                                      Op.getOperand(1)));
12736     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
12737                                   Op.getOperand(0), Op.getOperand(1));
12738     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
12739                                   DAG.getValueType(VT));
12740     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
12741   }
12742
12743   if (VT == MVT::f32) {
12744     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
12745     // the result back to FR32 register. It's only worth matching if the
12746     // result has a single use which is a store or a bitcast to i32.  And in
12747     // the case of a store, it's not worth it if the index is a constant 0,
12748     // because a MOVSSmr can be used instead, which is smaller and faster.
12749     if (!Op.hasOneUse())
12750       return SDValue();
12751     SDNode *User = *Op.getNode()->use_begin();
12752     if ((User->getOpcode() != ISD::STORE ||
12753          (isa<ConstantSDNode>(Op.getOperand(1)) &&
12754           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
12755         (User->getOpcode() != ISD::BITCAST ||
12756          User->getValueType(0) != MVT::i32))
12757       return SDValue();
12758     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
12759                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
12760                                               Op.getOperand(0)),
12761                                               Op.getOperand(1));
12762     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
12763   }
12764
12765   if (VT == MVT::i32 || VT == MVT::i64) {
12766     // ExtractPS/pextrq works with constant index.
12767     if (isa<ConstantSDNode>(Op.getOperand(1)))
12768       return Op;
12769   }
12770   return SDValue();
12771 }
12772
12773 /// Extract one bit from mask vector, like v16i1 or v8i1.
12774 /// AVX-512 feature.
12775 SDValue
12776 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
12777   SDValue Vec = Op.getOperand(0);
12778   SDLoc dl(Vec);
12779   MVT VecVT = Vec.getSimpleValueType();
12780   SDValue Idx = Op.getOperand(1);
12781   MVT EltVT = Op.getSimpleValueType();
12782
12783   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
12784
12785   // variable index can't be handled in mask registers,
12786   // extend vector to VR512
12787   if (!isa<ConstantSDNode>(Idx)) {
12788     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
12789     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
12790     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
12791                               ExtVT.getVectorElementType(), Ext, Idx);
12792     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
12793   }
12794
12795   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12796   const TargetRegisterClass* rc = getRegClassFor(VecVT);
12797   unsigned MaxSift = rc->getSize()*8 - 1;
12798   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
12799                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
12800   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
12801                     DAG.getConstant(MaxSift, MVT::i8));
12802   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
12803                        DAG.getIntPtrConstant(0));
12804 }
12805
12806 SDValue
12807 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
12808                                            SelectionDAG &DAG) const {
12809   SDLoc dl(Op);
12810   SDValue Vec = Op.getOperand(0);
12811   MVT VecVT = Vec.getSimpleValueType();
12812   SDValue Idx = Op.getOperand(1);
12813
12814   if (Op.getSimpleValueType() == MVT::i1)
12815     return ExtractBitFromMaskVector(Op, DAG);
12816
12817   if (!isa<ConstantSDNode>(Idx)) {
12818     if (VecVT.is512BitVector() ||
12819         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
12820          VecVT.getVectorElementType().getSizeInBits() == 32)) {
12821
12822       MVT MaskEltVT =
12823         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
12824       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
12825                                     MaskEltVT.getSizeInBits());
12826
12827       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
12828       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
12829                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
12830                                 Idx, DAG.getConstant(0, getPointerTy()));
12831       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
12832       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
12833                         Perm, DAG.getConstant(0, getPointerTy()));
12834     }
12835     return SDValue();
12836   }
12837
12838   // If this is a 256-bit vector result, first extract the 128-bit vector and
12839   // then extract the element from the 128-bit vector.
12840   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
12841
12842     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12843     // Get the 128-bit vector.
12844     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
12845     MVT EltVT = VecVT.getVectorElementType();
12846
12847     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
12848
12849     //if (IdxVal >= NumElems/2)
12850     //  IdxVal -= NumElems/2;
12851     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
12852     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
12853                        DAG.getConstant(IdxVal, MVT::i32));
12854   }
12855
12856   assert(VecVT.is128BitVector() && "Unexpected vector length");
12857
12858   if (Subtarget->hasSSE41()) {
12859     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
12860     if (Res.getNode())
12861       return Res;
12862   }
12863
12864   MVT VT = Op.getSimpleValueType();
12865   // TODO: handle v16i8.
12866   if (VT.getSizeInBits() == 16) {
12867     SDValue Vec = Op.getOperand(0);
12868     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
12869     if (Idx == 0)
12870       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
12871                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
12872                                      DAG.getNode(ISD::BITCAST, dl,
12873                                                  MVT::v4i32, Vec),
12874                                      Op.getOperand(1)));
12875     // Transform it so it match pextrw which produces a 32-bit result.
12876     MVT EltVT = MVT::i32;
12877     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
12878                                   Op.getOperand(0), Op.getOperand(1));
12879     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
12880                                   DAG.getValueType(VT));
12881     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
12882   }
12883
12884   if (VT.getSizeInBits() == 32) {
12885     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
12886     if (Idx == 0)
12887       return Op;
12888
12889     // SHUFPS the element to the lowest double word, then movss.
12890     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
12891     MVT VVT = Op.getOperand(0).getSimpleValueType();
12892     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
12893                                        DAG.getUNDEF(VVT), Mask);
12894     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
12895                        DAG.getIntPtrConstant(0));
12896   }
12897
12898   if (VT.getSizeInBits() == 64) {
12899     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
12900     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
12901     //        to match extract_elt for f64.
12902     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
12903     if (Idx == 0)
12904       return Op;
12905
12906     // UNPCKHPD the element to the lowest double word, then movsd.
12907     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
12908     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
12909     int Mask[2] = { 1, -1 };
12910     MVT VVT = Op.getOperand(0).getSimpleValueType();
12911     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
12912                                        DAG.getUNDEF(VVT), Mask);
12913     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
12914                        DAG.getIntPtrConstant(0));
12915   }
12916
12917   return SDValue();
12918 }
12919
12920 /// Insert one bit to mask vector, like v16i1 or v8i1.
12921 /// AVX-512 feature.
12922 SDValue
12923 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
12924   SDLoc dl(Op);
12925   SDValue Vec = Op.getOperand(0);
12926   SDValue Elt = Op.getOperand(1);
12927   SDValue Idx = Op.getOperand(2);
12928   MVT VecVT = Vec.getSimpleValueType();
12929
12930   if (!isa<ConstantSDNode>(Idx)) {
12931     // Non constant index. Extend source and destination,
12932     // insert element and then truncate the result.
12933     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
12934     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
12935     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
12936       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
12937       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
12938     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
12939   }
12940
12941   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
12942   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
12943   if (Vec.getOpcode() == ISD::UNDEF)
12944     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
12945                        DAG.getConstant(IdxVal, MVT::i8));
12946   const TargetRegisterClass* rc = getRegClassFor(VecVT);
12947   unsigned MaxSift = rc->getSize()*8 - 1;
12948   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
12949                     DAG.getConstant(MaxSift, MVT::i8));
12950   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
12951                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
12952   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
12953 }
12954
12955 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
12956                                                   SelectionDAG &DAG) const {
12957   MVT VT = Op.getSimpleValueType();
12958   MVT EltVT = VT.getVectorElementType();
12959
12960   if (EltVT == MVT::i1)
12961     return InsertBitToMaskVector(Op, DAG);
12962
12963   SDLoc dl(Op);
12964   SDValue N0 = Op.getOperand(0);
12965   SDValue N1 = Op.getOperand(1);
12966   SDValue N2 = Op.getOperand(2);
12967   if (!isa<ConstantSDNode>(N2))
12968     return SDValue();
12969   auto *N2C = cast<ConstantSDNode>(N2);
12970   unsigned IdxVal = N2C->getZExtValue();
12971
12972   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
12973   // into that, and then insert the subvector back into the result.
12974   if (VT.is256BitVector() || VT.is512BitVector()) {
12975     // Get the desired 128-bit vector half.
12976     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
12977
12978     // Insert the element into the desired half.
12979     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
12980     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
12981
12982     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
12983                     DAG.getConstant(IdxIn128, MVT::i32));
12984
12985     // Insert the changed part back to the 256-bit vector
12986     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
12987   }
12988   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
12989
12990   if (Subtarget->hasSSE41()) {
12991     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
12992       unsigned Opc;
12993       if (VT == MVT::v8i16) {
12994         Opc = X86ISD::PINSRW;
12995       } else {
12996         assert(VT == MVT::v16i8);
12997         Opc = X86ISD::PINSRB;
12998       }
12999
13000       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
13001       // argument.
13002       if (N1.getValueType() != MVT::i32)
13003         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
13004       if (N2.getValueType() != MVT::i32)
13005         N2 = DAG.getIntPtrConstant(IdxVal);
13006       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
13007     }
13008
13009     if (EltVT == MVT::f32) {
13010       // Bits [7:6] of the constant are the source select.  This will always be
13011       //  zero here.  The DAG Combiner may combine an extract_elt index into
13012       //  these
13013       //  bits.  For example (insert (extract, 3), 2) could be matched by
13014       //  putting
13015       //  the '3' into bits [7:6] of X86ISD::INSERTPS.
13016       // Bits [5:4] of the constant are the destination select.  This is the
13017       //  value of the incoming immediate.
13018       // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
13019       //   combine either bitwise AND or insert of float 0.0 to set these bits.
13020       N2 = DAG.getIntPtrConstant(IdxVal << 4);
13021       // Create this as a scalar to vector..
13022       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
13023       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
13024     }
13025
13026     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
13027       // PINSR* works with constant index.
13028       return Op;
13029     }
13030   }
13031
13032   if (EltVT == MVT::i8)
13033     return SDValue();
13034
13035   if (EltVT.getSizeInBits() == 16) {
13036     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
13037     // as its second argument.
13038     if (N1.getValueType() != MVT::i32)
13039       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
13040     if (N2.getValueType() != MVT::i32)
13041       N2 = DAG.getIntPtrConstant(IdxVal);
13042     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
13043   }
13044   return SDValue();
13045 }
13046
13047 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
13048   SDLoc dl(Op);
13049   MVT OpVT = Op.getSimpleValueType();
13050
13051   // If this is a 256-bit vector result, first insert into a 128-bit
13052   // vector and then insert into the 256-bit vector.
13053   if (!OpVT.is128BitVector()) {
13054     // Insert into a 128-bit vector.
13055     unsigned SizeFactor = OpVT.getSizeInBits()/128;
13056     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
13057                                  OpVT.getVectorNumElements() / SizeFactor);
13058
13059     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
13060
13061     // Insert the 128-bit vector.
13062     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
13063   }
13064
13065   if (OpVT == MVT::v1i64 &&
13066       Op.getOperand(0).getValueType() == MVT::i64)
13067     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
13068
13069   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
13070   assert(OpVT.is128BitVector() && "Expected an SSE type!");
13071   return DAG.getNode(ISD::BITCAST, dl, OpVT,
13072                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
13073 }
13074
13075 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
13076 // a simple subregister reference or explicit instructions to grab
13077 // upper bits of a vector.
13078 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
13079                                       SelectionDAG &DAG) {
13080   SDLoc dl(Op);
13081   SDValue In =  Op.getOperand(0);
13082   SDValue Idx = Op.getOperand(1);
13083   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
13084   MVT ResVT   = Op.getSimpleValueType();
13085   MVT InVT    = In.getSimpleValueType();
13086
13087   if (Subtarget->hasFp256()) {
13088     if (ResVT.is128BitVector() &&
13089         (InVT.is256BitVector() || InVT.is512BitVector()) &&
13090         isa<ConstantSDNode>(Idx)) {
13091       return Extract128BitVector(In, IdxVal, DAG, dl);
13092     }
13093     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
13094         isa<ConstantSDNode>(Idx)) {
13095       return Extract256BitVector(In, IdxVal, DAG, dl);
13096     }
13097   }
13098   return SDValue();
13099 }
13100
13101 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
13102 // simple superregister reference or explicit instructions to insert
13103 // the upper bits of a vector.
13104 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
13105                                      SelectionDAG &DAG) {
13106   if (Subtarget->hasFp256()) {
13107     SDLoc dl(Op.getNode());
13108     SDValue Vec = Op.getNode()->getOperand(0);
13109     SDValue SubVec = Op.getNode()->getOperand(1);
13110     SDValue Idx = Op.getNode()->getOperand(2);
13111
13112     if ((Op.getNode()->getSimpleValueType(0).is256BitVector() ||
13113          Op.getNode()->getSimpleValueType(0).is512BitVector()) &&
13114         SubVec.getNode()->getSimpleValueType(0).is128BitVector() &&
13115         isa<ConstantSDNode>(Idx)) {
13116       unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
13117       return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
13118     }
13119
13120     if (Op.getNode()->getSimpleValueType(0).is512BitVector() &&
13121         SubVec.getNode()->getSimpleValueType(0).is256BitVector() &&
13122         isa<ConstantSDNode>(Idx)) {
13123       unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
13124       return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
13125     }
13126   }
13127   return SDValue();
13128 }
13129
13130 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
13131 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
13132 // one of the above mentioned nodes. It has to be wrapped because otherwise
13133 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
13134 // be used to form addressing mode. These wrapped nodes will be selected
13135 // into MOV32ri.
13136 SDValue
13137 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
13138   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
13139
13140   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
13141   // global base reg.
13142   unsigned char OpFlag = 0;
13143   unsigned WrapperKind = X86ISD::Wrapper;
13144   CodeModel::Model M = DAG.getTarget().getCodeModel();
13145
13146   if (Subtarget->isPICStyleRIPRel() &&
13147       (M == CodeModel::Small || M == CodeModel::Kernel))
13148     WrapperKind = X86ISD::WrapperRIP;
13149   else if (Subtarget->isPICStyleGOT())
13150     OpFlag = X86II::MO_GOTOFF;
13151   else if (Subtarget->isPICStyleStubPIC())
13152     OpFlag = X86II::MO_PIC_BASE_OFFSET;
13153
13154   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
13155                                              CP->getAlignment(),
13156                                              CP->getOffset(), OpFlag);
13157   SDLoc DL(CP);
13158   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
13159   // With PIC, the address is actually $g + Offset.
13160   if (OpFlag) {
13161     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13162                          DAG.getNode(X86ISD::GlobalBaseReg,
13163                                      SDLoc(), getPointerTy()),
13164                          Result);
13165   }
13166
13167   return Result;
13168 }
13169
13170 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
13171   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
13172
13173   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
13174   // global base reg.
13175   unsigned char OpFlag = 0;
13176   unsigned WrapperKind = X86ISD::Wrapper;
13177   CodeModel::Model M = DAG.getTarget().getCodeModel();
13178
13179   if (Subtarget->isPICStyleRIPRel() &&
13180       (M == CodeModel::Small || M == CodeModel::Kernel))
13181     WrapperKind = X86ISD::WrapperRIP;
13182   else if (Subtarget->isPICStyleGOT())
13183     OpFlag = X86II::MO_GOTOFF;
13184   else if (Subtarget->isPICStyleStubPIC())
13185     OpFlag = X86II::MO_PIC_BASE_OFFSET;
13186
13187   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
13188                                           OpFlag);
13189   SDLoc DL(JT);
13190   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
13191
13192   // With PIC, the address is actually $g + Offset.
13193   if (OpFlag)
13194     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13195                          DAG.getNode(X86ISD::GlobalBaseReg,
13196                                      SDLoc(), getPointerTy()),
13197                          Result);
13198
13199   return Result;
13200 }
13201
13202 SDValue
13203 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
13204   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
13205
13206   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
13207   // global base reg.
13208   unsigned char OpFlag = 0;
13209   unsigned WrapperKind = X86ISD::Wrapper;
13210   CodeModel::Model M = DAG.getTarget().getCodeModel();
13211
13212   if (Subtarget->isPICStyleRIPRel() &&
13213       (M == CodeModel::Small || M == CodeModel::Kernel)) {
13214     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
13215       OpFlag = X86II::MO_GOTPCREL;
13216     WrapperKind = X86ISD::WrapperRIP;
13217   } else if (Subtarget->isPICStyleGOT()) {
13218     OpFlag = X86II::MO_GOT;
13219   } else if (Subtarget->isPICStyleStubPIC()) {
13220     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
13221   } else if (Subtarget->isPICStyleStubNoDynamic()) {
13222     OpFlag = X86II::MO_DARWIN_NONLAZY;
13223   }
13224
13225   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
13226
13227   SDLoc DL(Op);
13228   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
13229
13230   // With PIC, the address is actually $g + Offset.
13231   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
13232       !Subtarget->is64Bit()) {
13233     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13234                          DAG.getNode(X86ISD::GlobalBaseReg,
13235                                      SDLoc(), getPointerTy()),
13236                          Result);
13237   }
13238
13239   // For symbols that require a load from a stub to get the address, emit the
13240   // load.
13241   if (isGlobalStubReference(OpFlag))
13242     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
13243                          MachinePointerInfo::getGOT(), false, false, false, 0);
13244
13245   return Result;
13246 }
13247
13248 SDValue
13249 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
13250   // Create the TargetBlockAddressAddress node.
13251   unsigned char OpFlags =
13252     Subtarget->ClassifyBlockAddressReference();
13253   CodeModel::Model M = DAG.getTarget().getCodeModel();
13254   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
13255   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
13256   SDLoc dl(Op);
13257   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
13258                                              OpFlags);
13259
13260   if (Subtarget->isPICStyleRIPRel() &&
13261       (M == CodeModel::Small || M == CodeModel::Kernel))
13262     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
13263   else
13264     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
13265
13266   // With PIC, the address is actually $g + Offset.
13267   if (isGlobalRelativeToPICBase(OpFlags)) {
13268     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
13269                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
13270                          Result);
13271   }
13272
13273   return Result;
13274 }
13275
13276 SDValue
13277 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
13278                                       int64_t Offset, SelectionDAG &DAG) const {
13279   // Create the TargetGlobalAddress node, folding in the constant
13280   // offset if it is legal.
13281   unsigned char OpFlags =
13282       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
13283   CodeModel::Model M = DAG.getTarget().getCodeModel();
13284   SDValue Result;
13285   if (OpFlags == X86II::MO_NO_FLAG &&
13286       X86::isOffsetSuitableForCodeModel(Offset, M)) {
13287     // A direct static reference to a global.
13288     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
13289     Offset = 0;
13290   } else {
13291     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
13292   }
13293
13294   if (Subtarget->isPICStyleRIPRel() &&
13295       (M == CodeModel::Small || M == CodeModel::Kernel))
13296     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
13297   else
13298     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
13299
13300   // With PIC, the address is actually $g + Offset.
13301   if (isGlobalRelativeToPICBase(OpFlags)) {
13302     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
13303                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
13304                          Result);
13305   }
13306
13307   // For globals that require a load from a stub to get the address, emit the
13308   // load.
13309   if (isGlobalStubReference(OpFlags))
13310     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
13311                          MachinePointerInfo::getGOT(), false, false, false, 0);
13312
13313   // If there was a non-zero offset that we didn't fold, create an explicit
13314   // addition for it.
13315   if (Offset != 0)
13316     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
13317                          DAG.getConstant(Offset, getPointerTy()));
13318
13319   return Result;
13320 }
13321
13322 SDValue
13323 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
13324   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
13325   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
13326   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
13327 }
13328
13329 static SDValue
13330 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
13331            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
13332            unsigned char OperandFlags, bool LocalDynamic = false) {
13333   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
13334   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
13335   SDLoc dl(GA);
13336   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
13337                                            GA->getValueType(0),
13338                                            GA->getOffset(),
13339                                            OperandFlags);
13340
13341   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
13342                                            : X86ISD::TLSADDR;
13343
13344   if (InFlag) {
13345     SDValue Ops[] = { Chain,  TGA, *InFlag };
13346     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
13347   } else {
13348     SDValue Ops[]  = { Chain, TGA };
13349     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
13350   }
13351
13352   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
13353   MFI->setAdjustsStack(true);
13354   MFI->setHasCalls(true);
13355
13356   SDValue Flag = Chain.getValue(1);
13357   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
13358 }
13359
13360 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
13361 static SDValue
13362 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
13363                                 const EVT PtrVT) {
13364   SDValue InFlag;
13365   SDLoc dl(GA);  // ? function entry point might be better
13366   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
13367                                    DAG.getNode(X86ISD::GlobalBaseReg,
13368                                                SDLoc(), PtrVT), InFlag);
13369   InFlag = Chain.getValue(1);
13370
13371   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
13372 }
13373
13374 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
13375 static SDValue
13376 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
13377                                 const EVT PtrVT) {
13378   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
13379                     X86::RAX, X86II::MO_TLSGD);
13380 }
13381
13382 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
13383                                            SelectionDAG &DAG,
13384                                            const EVT PtrVT,
13385                                            bool is64Bit) {
13386   SDLoc dl(GA);
13387
13388   // Get the start address of the TLS block for this module.
13389   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
13390       .getInfo<X86MachineFunctionInfo>();
13391   MFI->incNumLocalDynamicTLSAccesses();
13392
13393   SDValue Base;
13394   if (is64Bit) {
13395     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
13396                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
13397   } else {
13398     SDValue InFlag;
13399     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
13400         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
13401     InFlag = Chain.getValue(1);
13402     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
13403                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
13404   }
13405
13406   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
13407   // of Base.
13408
13409   // Build x@dtpoff.
13410   unsigned char OperandFlags = X86II::MO_DTPOFF;
13411   unsigned WrapperKind = X86ISD::Wrapper;
13412   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
13413                                            GA->getValueType(0),
13414                                            GA->getOffset(), OperandFlags);
13415   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
13416
13417   // Add x@dtpoff with the base.
13418   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
13419 }
13420
13421 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
13422 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
13423                                    const EVT PtrVT, TLSModel::Model model,
13424                                    bool is64Bit, bool isPIC) {
13425   SDLoc dl(GA);
13426
13427   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
13428   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
13429                                                          is64Bit ? 257 : 256));
13430
13431   SDValue ThreadPointer =
13432       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
13433                   MachinePointerInfo(Ptr), false, false, false, 0);
13434
13435   unsigned char OperandFlags = 0;
13436   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
13437   // initialexec.
13438   unsigned WrapperKind = X86ISD::Wrapper;
13439   if (model == TLSModel::LocalExec) {
13440     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
13441   } else if (model == TLSModel::InitialExec) {
13442     if (is64Bit) {
13443       OperandFlags = X86II::MO_GOTTPOFF;
13444       WrapperKind = X86ISD::WrapperRIP;
13445     } else {
13446       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
13447     }
13448   } else {
13449     llvm_unreachable("Unexpected model");
13450   }
13451
13452   // emit "addl x@ntpoff,%eax" (local exec)
13453   // or "addl x@indntpoff,%eax" (initial exec)
13454   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
13455   SDValue TGA =
13456       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
13457                                  GA->getOffset(), OperandFlags);
13458   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
13459
13460   if (model == TLSModel::InitialExec) {
13461     if (isPIC && !is64Bit) {
13462       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
13463                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
13464                            Offset);
13465     }
13466
13467     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
13468                          MachinePointerInfo::getGOT(), false, false, false, 0);
13469   }
13470
13471   // The address of the thread local variable is the add of the thread
13472   // pointer with the offset of the variable.
13473   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
13474 }
13475
13476 SDValue
13477 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
13478
13479   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
13480   const GlobalValue *GV = GA->getGlobal();
13481
13482   if (Subtarget->isTargetELF()) {
13483     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
13484
13485     switch (model) {
13486       case TLSModel::GeneralDynamic:
13487         if (Subtarget->is64Bit())
13488           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
13489         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
13490       case TLSModel::LocalDynamic:
13491         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
13492                                            Subtarget->is64Bit());
13493       case TLSModel::InitialExec:
13494       case TLSModel::LocalExec:
13495         return LowerToTLSExecModel(
13496             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
13497             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
13498     }
13499     llvm_unreachable("Unknown TLS model.");
13500   }
13501
13502   if (Subtarget->isTargetDarwin()) {
13503     // Darwin only has one model of TLS.  Lower to that.
13504     unsigned char OpFlag = 0;
13505     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
13506                            X86ISD::WrapperRIP : X86ISD::Wrapper;
13507
13508     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
13509     // global base reg.
13510     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
13511                  !Subtarget->is64Bit();
13512     if (PIC32)
13513       OpFlag = X86II::MO_TLVP_PIC_BASE;
13514     else
13515       OpFlag = X86II::MO_TLVP;
13516     SDLoc DL(Op);
13517     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
13518                                                 GA->getValueType(0),
13519                                                 GA->getOffset(), OpFlag);
13520     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
13521
13522     // With PIC32, the address is actually $g + Offset.
13523     if (PIC32)
13524       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
13525                            DAG.getNode(X86ISD::GlobalBaseReg,
13526                                        SDLoc(), getPointerTy()),
13527                            Offset);
13528
13529     // Lowering the machine isd will make sure everything is in the right
13530     // location.
13531     SDValue Chain = DAG.getEntryNode();
13532     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
13533     SDValue Args[] = { Chain, Offset };
13534     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
13535
13536     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
13537     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
13538     MFI->setAdjustsStack(true);
13539
13540     // And our return value (tls address) is in the standard call return value
13541     // location.
13542     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
13543     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
13544                               Chain.getValue(1));
13545   }
13546
13547   if (Subtarget->isTargetKnownWindowsMSVC() ||
13548       Subtarget->isTargetWindowsGNU()) {
13549     // Just use the implicit TLS architecture
13550     // Need to generate someting similar to:
13551     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
13552     //                                  ; from TEB
13553     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
13554     //   mov     rcx, qword [rdx+rcx*8]
13555     //   mov     eax, .tls$:tlsvar
13556     //   [rax+rcx] contains the address
13557     // Windows 64bit: gs:0x58
13558     // Windows 32bit: fs:__tls_array
13559
13560     SDLoc dl(GA);
13561     SDValue Chain = DAG.getEntryNode();
13562
13563     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
13564     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
13565     // use its literal value of 0x2C.
13566     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
13567                                         ? Type::getInt8PtrTy(*DAG.getContext(),
13568                                                              256)
13569                                         : Type::getInt32PtrTy(*DAG.getContext(),
13570                                                               257));
13571
13572     SDValue TlsArray =
13573         Subtarget->is64Bit()
13574             ? DAG.getIntPtrConstant(0x58)
13575             : (Subtarget->isTargetWindowsGNU()
13576                    ? DAG.getIntPtrConstant(0x2C)
13577                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
13578
13579     SDValue ThreadPointer =
13580         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
13581                     MachinePointerInfo(Ptr), false, false, false, 0);
13582
13583     // Load the _tls_index variable
13584     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
13585     if (Subtarget->is64Bit())
13586       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
13587                            IDX, MachinePointerInfo(), MVT::i32,
13588                            false, false, false, 0);
13589     else
13590       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
13591                         false, false, false, 0);
13592
13593     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
13594                                     getPointerTy());
13595     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
13596
13597     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
13598     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
13599                       false, false, false, 0);
13600
13601     // Get the offset of start of .tls section
13602     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
13603                                              GA->getValueType(0),
13604                                              GA->getOffset(), X86II::MO_SECREL);
13605     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
13606
13607     // The address of the thread local variable is the add of the thread
13608     // pointer with the offset of the variable.
13609     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
13610   }
13611
13612   llvm_unreachable("TLS not implemented for this target.");
13613 }
13614
13615 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
13616 /// and take a 2 x i32 value to shift plus a shift amount.
13617 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
13618   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
13619   MVT VT = Op.getSimpleValueType();
13620   unsigned VTBits = VT.getSizeInBits();
13621   SDLoc dl(Op);
13622   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
13623   SDValue ShOpLo = Op.getOperand(0);
13624   SDValue ShOpHi = Op.getOperand(1);
13625   SDValue ShAmt  = Op.getOperand(2);
13626   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
13627   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
13628   // during isel.
13629   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
13630                                   DAG.getConstant(VTBits - 1, MVT::i8));
13631   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
13632                                      DAG.getConstant(VTBits - 1, MVT::i8))
13633                        : DAG.getConstant(0, VT);
13634
13635   SDValue Tmp2, Tmp3;
13636   if (Op.getOpcode() == ISD::SHL_PARTS) {
13637     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
13638     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
13639   } else {
13640     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
13641     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
13642   }
13643
13644   // If the shift amount is larger or equal than the width of a part we can't
13645   // rely on the results of shld/shrd. Insert a test and select the appropriate
13646   // values for large shift amounts.
13647   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
13648                                 DAG.getConstant(VTBits, MVT::i8));
13649   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13650                              AndNode, DAG.getConstant(0, MVT::i8));
13651
13652   SDValue Hi, Lo;
13653   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13654   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
13655   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
13656
13657   if (Op.getOpcode() == ISD::SHL_PARTS) {
13658     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
13659     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
13660   } else {
13661     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
13662     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
13663   }
13664
13665   SDValue Ops[2] = { Lo, Hi };
13666   return DAG.getMergeValues(Ops, dl);
13667 }
13668
13669 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
13670                                            SelectionDAG &DAG) const {
13671   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
13672   SDLoc dl(Op);
13673
13674   if (SrcVT.isVector()) {
13675     if (SrcVT.getVectorElementType() == MVT::i1) {
13676       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
13677       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
13678                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
13679                                      Op.getOperand(0)));
13680     }
13681     return SDValue();
13682   }
13683
13684   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
13685          "Unknown SINT_TO_FP to lower!");
13686
13687   // These are really Legal; return the operand so the caller accepts it as
13688   // Legal.
13689   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
13690     return Op;
13691   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
13692       Subtarget->is64Bit()) {
13693     return Op;
13694   }
13695
13696   unsigned Size = SrcVT.getSizeInBits()/8;
13697   MachineFunction &MF = DAG.getMachineFunction();
13698   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
13699   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
13700   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
13701                                StackSlot,
13702                                MachinePointerInfo::getFixedStack(SSFI),
13703                                false, false, 0);
13704   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
13705 }
13706
13707 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
13708                                      SDValue StackSlot,
13709                                      SelectionDAG &DAG) const {
13710   // Build the FILD
13711   SDLoc DL(Op);
13712   SDVTList Tys;
13713   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
13714   if (useSSE)
13715     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
13716   else
13717     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
13718
13719   unsigned ByteSize = SrcVT.getSizeInBits()/8;
13720
13721   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
13722   MachineMemOperand *MMO;
13723   if (FI) {
13724     int SSFI = FI->getIndex();
13725     MMO =
13726       DAG.getMachineFunction()
13727       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
13728                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
13729   } else {
13730     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
13731     StackSlot = StackSlot.getOperand(1);
13732   }
13733   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
13734   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
13735                                            X86ISD::FILD, DL,
13736                                            Tys, Ops, SrcVT, MMO);
13737
13738   if (useSSE) {
13739     Chain = Result.getValue(1);
13740     SDValue InFlag = Result.getValue(2);
13741
13742     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
13743     // shouldn't be necessary except that RFP cannot be live across
13744     // multiple blocks. When stackifier is fixed, they can be uncoupled.
13745     MachineFunction &MF = DAG.getMachineFunction();
13746     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
13747     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
13748     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
13749     Tys = DAG.getVTList(MVT::Other);
13750     SDValue Ops[] = {
13751       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
13752     };
13753     MachineMemOperand *MMO =
13754       DAG.getMachineFunction()
13755       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
13756                             MachineMemOperand::MOStore, SSFISize, SSFISize);
13757
13758     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
13759                                     Ops, Op.getValueType(), MMO);
13760     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
13761                          MachinePointerInfo::getFixedStack(SSFI),
13762                          false, false, false, 0);
13763   }
13764
13765   return Result;
13766 }
13767
13768 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
13769 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
13770                                                SelectionDAG &DAG) const {
13771   // This algorithm is not obvious. Here it is what we're trying to output:
13772   /*
13773      movq       %rax,  %xmm0
13774      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
13775      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
13776      #ifdef __SSE3__
13777        haddpd   %xmm0, %xmm0
13778      #else
13779        pshufd   $0x4e, %xmm0, %xmm1
13780        addpd    %xmm1, %xmm0
13781      #endif
13782   */
13783
13784   SDLoc dl(Op);
13785   LLVMContext *Context = DAG.getContext();
13786
13787   // Build some magic constants.
13788   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
13789   Constant *C0 = ConstantDataVector::get(*Context, CV0);
13790   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
13791
13792   SmallVector<Constant*,2> CV1;
13793   CV1.push_back(
13794     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
13795                                       APInt(64, 0x4330000000000000ULL))));
13796   CV1.push_back(
13797     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
13798                                       APInt(64, 0x4530000000000000ULL))));
13799   Constant *C1 = ConstantVector::get(CV1);
13800   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
13801
13802   // Load the 64-bit value into an XMM register.
13803   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
13804                             Op.getOperand(0));
13805   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
13806                               MachinePointerInfo::getConstantPool(),
13807                               false, false, false, 16);
13808   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
13809                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
13810                               CLod0);
13811
13812   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
13813                               MachinePointerInfo::getConstantPool(),
13814                               false, false, false, 16);
13815   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
13816   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
13817   SDValue Result;
13818
13819   if (Subtarget->hasSSE3()) {
13820     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
13821     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
13822   } else {
13823     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
13824     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
13825                                            S2F, 0x4E, DAG);
13826     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
13827                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
13828                          Sub);
13829   }
13830
13831   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
13832                      DAG.getIntPtrConstant(0));
13833 }
13834
13835 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
13836 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
13837                                                SelectionDAG &DAG) const {
13838   SDLoc dl(Op);
13839   // FP constant to bias correct the final result.
13840   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
13841                                    MVT::f64);
13842
13843   // Load the 32-bit value into an XMM register.
13844   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
13845                              Op.getOperand(0));
13846
13847   // Zero out the upper parts of the register.
13848   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
13849
13850   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
13851                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
13852                      DAG.getIntPtrConstant(0));
13853
13854   // Or the load with the bias.
13855   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
13856                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
13857                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
13858                                                    MVT::v2f64, Load)),
13859                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
13860                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
13861                                                    MVT::v2f64, Bias)));
13862   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
13863                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
13864                    DAG.getIntPtrConstant(0));
13865
13866   // Subtract the bias.
13867   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
13868
13869   // Handle final rounding.
13870   EVT DestVT = Op.getValueType();
13871
13872   if (DestVT.bitsLT(MVT::f64))
13873     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
13874                        DAG.getIntPtrConstant(0));
13875   if (DestVT.bitsGT(MVT::f64))
13876     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
13877
13878   // Handle final rounding.
13879   return Sub;
13880 }
13881
13882 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
13883                                      const X86Subtarget &Subtarget) {
13884   // The algorithm is the following:
13885   // #ifdef __SSE4_1__
13886   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
13887   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
13888   //                                 (uint4) 0x53000000, 0xaa);
13889   // #else
13890   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
13891   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
13892   // #endif
13893   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
13894   //     return (float4) lo + fhi;
13895
13896   SDLoc DL(Op);
13897   SDValue V = Op->getOperand(0);
13898   EVT VecIntVT = V.getValueType();
13899   bool Is128 = VecIntVT == MVT::v4i32;
13900   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
13901   // If we convert to something else than the supported type, e.g., to v4f64,
13902   // abort early.
13903   if (VecFloatVT != Op->getValueType(0))
13904     return SDValue();
13905
13906   unsigned NumElts = VecIntVT.getVectorNumElements();
13907   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
13908          "Unsupported custom type");
13909   assert(NumElts <= 8 && "The size of the constant array must be fixed");
13910
13911   // In the #idef/#else code, we have in common:
13912   // - The vector of constants:
13913   // -- 0x4b000000
13914   // -- 0x53000000
13915   // - A shift:
13916   // -- v >> 16
13917
13918   // Create the splat vector for 0x4b000000.
13919   SDValue CstLow = DAG.getConstant(0x4b000000, MVT::i32);
13920   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
13921                            CstLow, CstLow, CstLow, CstLow};
13922   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
13923                                   makeArrayRef(&CstLowArray[0], NumElts));
13924   // Create the splat vector for 0x53000000.
13925   SDValue CstHigh = DAG.getConstant(0x53000000, MVT::i32);
13926   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
13927                             CstHigh, CstHigh, CstHigh, CstHigh};
13928   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
13929                                    makeArrayRef(&CstHighArray[0], NumElts));
13930
13931   // Create the right shift.
13932   SDValue CstShift = DAG.getConstant(16, MVT::i32);
13933   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
13934                              CstShift, CstShift, CstShift, CstShift};
13935   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
13936                                     makeArrayRef(&CstShiftArray[0], NumElts));
13937   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
13938
13939   SDValue Low, High;
13940   if (Subtarget.hasSSE41()) {
13941     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
13942     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
13943     SDValue VecCstLowBitcast =
13944         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
13945     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
13946     // Low will be bitcasted right away, so do not bother bitcasting back to its
13947     // original type.
13948     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
13949                       VecCstLowBitcast, DAG.getConstant(0xaa, MVT::i32));
13950     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
13951     //                                 (uint4) 0x53000000, 0xaa);
13952     SDValue VecCstHighBitcast =
13953         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
13954     SDValue VecShiftBitcast =
13955         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
13956     // High will be bitcasted right away, so do not bother bitcasting back to
13957     // its original type.
13958     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
13959                        VecCstHighBitcast, DAG.getConstant(0xaa, MVT::i32));
13960   } else {
13961     SDValue CstMask = DAG.getConstant(0xffff, MVT::i32);
13962     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
13963                                      CstMask, CstMask, CstMask);
13964     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
13965     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
13966     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
13967
13968     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
13969     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
13970   }
13971
13972   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
13973   SDValue CstFAdd = DAG.getConstantFP(
13974       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), MVT::f32);
13975   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
13976                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
13977   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
13978                                    makeArrayRef(&CstFAddArray[0], NumElts));
13979
13980   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
13981   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
13982   SDValue FHigh =
13983       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
13984   //     return (float4) lo + fhi;
13985   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
13986   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
13987 }
13988
13989 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
13990                                                SelectionDAG &DAG) const {
13991   SDValue N0 = Op.getOperand(0);
13992   MVT SVT = N0.getSimpleValueType();
13993   SDLoc dl(Op);
13994
13995   switch (SVT.SimpleTy) {
13996   default:
13997     llvm_unreachable("Custom UINT_TO_FP is not supported!");
13998   case MVT::v4i8:
13999   case MVT::v4i16:
14000   case MVT::v8i8:
14001   case MVT::v8i16: {
14002     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
14003     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
14004                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
14005   }
14006   case MVT::v4i32:
14007   case MVT::v8i32:
14008     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
14009   }
14010   llvm_unreachable(nullptr);
14011 }
14012
14013 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
14014                                            SelectionDAG &DAG) const {
14015   SDValue N0 = Op.getOperand(0);
14016   SDLoc dl(Op);
14017
14018   if (Op.getValueType().isVector())
14019     return lowerUINT_TO_FP_vec(Op, DAG);
14020
14021   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
14022   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
14023   // the optimization here.
14024   if (DAG.SignBitIsZero(N0))
14025     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
14026
14027   MVT SrcVT = N0.getSimpleValueType();
14028   MVT DstVT = Op.getSimpleValueType();
14029   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
14030     return LowerUINT_TO_FP_i64(Op, DAG);
14031   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
14032     return LowerUINT_TO_FP_i32(Op, DAG);
14033   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
14034     return SDValue();
14035
14036   // Make a 64-bit buffer, and use it to build an FILD.
14037   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
14038   if (SrcVT == MVT::i32) {
14039     SDValue WordOff = DAG.getConstant(4, getPointerTy());
14040     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
14041                                      getPointerTy(), StackSlot, WordOff);
14042     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
14043                                   StackSlot, MachinePointerInfo(),
14044                                   false, false, 0);
14045     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
14046                                   OffsetSlot, MachinePointerInfo(),
14047                                   false, false, 0);
14048     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
14049     return Fild;
14050   }
14051
14052   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
14053   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
14054                                StackSlot, MachinePointerInfo(),
14055                                false, false, 0);
14056   // For i64 source, we need to add the appropriate power of 2 if the input
14057   // was negative.  This is the same as the optimization in
14058   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
14059   // we must be careful to do the computation in x87 extended precision, not
14060   // in SSE. (The generic code can't know it's OK to do this, or how to.)
14061   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
14062   MachineMemOperand *MMO =
14063     DAG.getMachineFunction()
14064     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
14065                           MachineMemOperand::MOLoad, 8, 8);
14066
14067   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
14068   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
14069   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
14070                                          MVT::i64, MMO);
14071
14072   APInt FF(32, 0x5F800000ULL);
14073
14074   // Check whether the sign bit is set.
14075   SDValue SignSet = DAG.getSetCC(dl,
14076                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
14077                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
14078                                  ISD::SETLT);
14079
14080   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
14081   SDValue FudgePtr = DAG.getConstantPool(
14082                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
14083                                          getPointerTy());
14084
14085   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
14086   SDValue Zero = DAG.getIntPtrConstant(0);
14087   SDValue Four = DAG.getIntPtrConstant(4);
14088   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
14089                                Zero, Four);
14090   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
14091
14092   // Load the value out, extending it from f32 to f80.
14093   // FIXME: Avoid the extend by constructing the right constant pool?
14094   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
14095                                  FudgePtr, MachinePointerInfo::getConstantPool(),
14096                                  MVT::f32, false, false, false, 4);
14097   // Extend everything to 80 bits to force it to be done on x87.
14098   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
14099   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
14100 }
14101
14102 std::pair<SDValue,SDValue>
14103 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
14104                                     bool IsSigned, bool IsReplace) const {
14105   SDLoc DL(Op);
14106
14107   EVT DstTy = Op.getValueType();
14108
14109   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
14110     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
14111     DstTy = MVT::i64;
14112   }
14113
14114   assert(DstTy.getSimpleVT() <= MVT::i64 &&
14115          DstTy.getSimpleVT() >= MVT::i16 &&
14116          "Unknown FP_TO_INT to lower!");
14117
14118   // These are really Legal.
14119   if (DstTy == MVT::i32 &&
14120       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
14121     return std::make_pair(SDValue(), SDValue());
14122   if (Subtarget->is64Bit() &&
14123       DstTy == MVT::i64 &&
14124       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
14125     return std::make_pair(SDValue(), SDValue());
14126
14127   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
14128   // stack slot, or into the FTOL runtime function.
14129   MachineFunction &MF = DAG.getMachineFunction();
14130   unsigned MemSize = DstTy.getSizeInBits()/8;
14131   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
14132   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
14133
14134   unsigned Opc;
14135   if (!IsSigned && isIntegerTypeFTOL(DstTy))
14136     Opc = X86ISD::WIN_FTOL;
14137   else
14138     switch (DstTy.getSimpleVT().SimpleTy) {
14139     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
14140     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
14141     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
14142     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
14143     }
14144
14145   SDValue Chain = DAG.getEntryNode();
14146   SDValue Value = Op.getOperand(0);
14147   EVT TheVT = Op.getOperand(0).getValueType();
14148   // FIXME This causes a redundant load/store if the SSE-class value is already
14149   // in memory, such as if it is on the callstack.
14150   if (isScalarFPTypeInSSEReg(TheVT)) {
14151     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
14152     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
14153                          MachinePointerInfo::getFixedStack(SSFI),
14154                          false, false, 0);
14155     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
14156     SDValue Ops[] = {
14157       Chain, StackSlot, DAG.getValueType(TheVT)
14158     };
14159
14160     MachineMemOperand *MMO =
14161       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
14162                               MachineMemOperand::MOLoad, MemSize, MemSize);
14163     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
14164     Chain = Value.getValue(1);
14165     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
14166     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
14167   }
14168
14169   MachineMemOperand *MMO =
14170     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
14171                             MachineMemOperand::MOStore, MemSize, MemSize);
14172
14173   if (Opc != X86ISD::WIN_FTOL) {
14174     // Build the FP_TO_INT*_IN_MEM
14175     SDValue Ops[] = { Chain, Value, StackSlot };
14176     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
14177                                            Ops, DstTy, MMO);
14178     return std::make_pair(FIST, StackSlot);
14179   } else {
14180     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
14181       DAG.getVTList(MVT::Other, MVT::Glue),
14182       Chain, Value);
14183     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
14184       MVT::i32, ftol.getValue(1));
14185     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
14186       MVT::i32, eax.getValue(2));
14187     SDValue Ops[] = { eax, edx };
14188     SDValue pair = IsReplace
14189       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
14190       : DAG.getMergeValues(Ops, DL);
14191     return std::make_pair(pair, SDValue());
14192   }
14193 }
14194
14195 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
14196                               const X86Subtarget *Subtarget) {
14197   MVT VT = Op->getSimpleValueType(0);
14198   SDValue In = Op->getOperand(0);
14199   MVT InVT = In.getSimpleValueType();
14200   SDLoc dl(Op);
14201
14202   // Optimize vectors in AVX mode:
14203   //
14204   //   v8i16 -> v8i32
14205   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
14206   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
14207   //   Concat upper and lower parts.
14208   //
14209   //   v4i32 -> v4i64
14210   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
14211   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
14212   //   Concat upper and lower parts.
14213   //
14214
14215   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
14216       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
14217       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
14218     return SDValue();
14219
14220   if (Subtarget->hasInt256())
14221     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
14222
14223   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
14224   SDValue Undef = DAG.getUNDEF(InVT);
14225   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
14226   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
14227   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
14228
14229   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
14230                              VT.getVectorNumElements()/2);
14231
14232   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
14233   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
14234
14235   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14236 }
14237
14238 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
14239                                         SelectionDAG &DAG) {
14240   MVT VT = Op->getSimpleValueType(0);
14241   SDValue In = Op->getOperand(0);
14242   MVT InVT = In.getSimpleValueType();
14243   SDLoc DL(Op);
14244   unsigned int NumElts = VT.getVectorNumElements();
14245   if (NumElts != 8 && NumElts != 16)
14246     return SDValue();
14247
14248   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
14249     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
14250
14251   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
14252   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14253   // Now we have only mask extension
14254   assert(InVT.getVectorElementType() == MVT::i1);
14255   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
14256   const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
14257   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
14258   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
14259   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
14260                            MachinePointerInfo::getConstantPool(),
14261                            false, false, false, Alignment);
14262
14263   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
14264   if (VT.is512BitVector())
14265     return Brcst;
14266   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
14267 }
14268
14269 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14270                                SelectionDAG &DAG) {
14271   if (Subtarget->hasFp256()) {
14272     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
14273     if (Res.getNode())
14274       return Res;
14275   }
14276
14277   return SDValue();
14278 }
14279
14280 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14281                                 SelectionDAG &DAG) {
14282   SDLoc DL(Op);
14283   MVT VT = Op.getSimpleValueType();
14284   SDValue In = Op.getOperand(0);
14285   MVT SVT = In.getSimpleValueType();
14286
14287   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
14288     return LowerZERO_EXTEND_AVX512(Op, DAG);
14289
14290   if (Subtarget->hasFp256()) {
14291     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
14292     if (Res.getNode())
14293       return Res;
14294   }
14295
14296   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
14297          VT.getVectorNumElements() != SVT.getVectorNumElements());
14298   return SDValue();
14299 }
14300
14301 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
14302   SDLoc DL(Op);
14303   MVT VT = Op.getSimpleValueType();
14304   SDValue In = Op.getOperand(0);
14305   MVT InVT = In.getSimpleValueType();
14306
14307   if (VT == MVT::i1) {
14308     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
14309            "Invalid scalar TRUNCATE operation");
14310     if (InVT.getSizeInBits() >= 32)
14311       return SDValue();
14312     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
14313     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
14314   }
14315   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
14316          "Invalid TRUNCATE operation");
14317
14318   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
14319     if (VT.getVectorElementType().getSizeInBits() >=8)
14320       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
14321
14322     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14323     unsigned NumElts = InVT.getVectorNumElements();
14324     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
14325     if (InVT.getSizeInBits() < 512) {
14326       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
14327       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
14328       InVT = ExtVT;
14329     }
14330
14331     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
14332     const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
14333     SDValue CP = DAG.getConstantPool(C, getPointerTy());
14334     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
14335     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
14336                            MachinePointerInfo::getConstantPool(),
14337                            false, false, false, Alignment);
14338     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
14339     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
14340     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
14341   }
14342
14343   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
14344     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
14345     if (Subtarget->hasInt256()) {
14346       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
14347       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
14348       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
14349                                 ShufMask);
14350       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
14351                          DAG.getIntPtrConstant(0));
14352     }
14353
14354     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
14355                                DAG.getIntPtrConstant(0));
14356     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
14357                                DAG.getIntPtrConstant(2));
14358     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
14359     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
14360     static const int ShufMask[] = {0, 2, 4, 6};
14361     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
14362   }
14363
14364   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
14365     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
14366     if (Subtarget->hasInt256()) {
14367       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
14368
14369       SmallVector<SDValue,32> pshufbMask;
14370       for (unsigned i = 0; i < 2; ++i) {
14371         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
14372         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
14373         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
14374         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
14375         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
14376         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
14377         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
14378         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
14379         for (unsigned j = 0; j < 8; ++j)
14380           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
14381       }
14382       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
14383       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
14384       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
14385
14386       static const int ShufMask[] = {0,  2,  -1,  -1};
14387       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
14388                                 &ShufMask[0]);
14389       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
14390                        DAG.getIntPtrConstant(0));
14391       return DAG.getNode(ISD::BITCAST, DL, VT, In);
14392     }
14393
14394     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
14395                                DAG.getIntPtrConstant(0));
14396
14397     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
14398                                DAG.getIntPtrConstant(4));
14399
14400     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
14401     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
14402
14403     // The PSHUFB mask:
14404     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
14405                                    -1, -1, -1, -1, -1, -1, -1, -1};
14406
14407     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
14408     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
14409     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
14410
14411     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
14412     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
14413
14414     // The MOVLHPS Mask:
14415     static const int ShufMask2[] = {0, 1, 4, 5};
14416     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
14417     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
14418   }
14419
14420   // Handle truncation of V256 to V128 using shuffles.
14421   if (!VT.is128BitVector() || !InVT.is256BitVector())
14422     return SDValue();
14423
14424   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
14425
14426   unsigned NumElems = VT.getVectorNumElements();
14427   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
14428
14429   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
14430   // Prepare truncation shuffle mask
14431   for (unsigned i = 0; i != NumElems; ++i)
14432     MaskVec[i] = i * 2;
14433   SDValue V = DAG.getVectorShuffle(NVT, DL,
14434                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
14435                                    DAG.getUNDEF(NVT), &MaskVec[0]);
14436   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
14437                      DAG.getIntPtrConstant(0));
14438 }
14439
14440 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
14441                                            SelectionDAG &DAG) const {
14442   assert(!Op.getSimpleValueType().isVector());
14443
14444   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
14445     /*IsSigned=*/ true, /*IsReplace=*/ false);
14446   SDValue FIST = Vals.first, StackSlot = Vals.second;
14447   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
14448   if (!FIST.getNode()) return Op;
14449
14450   if (StackSlot.getNode())
14451     // Load the result.
14452     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
14453                        FIST, StackSlot, MachinePointerInfo(),
14454                        false, false, false, 0);
14455
14456   // The node is the result.
14457   return FIST;
14458 }
14459
14460 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
14461                                            SelectionDAG &DAG) const {
14462   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
14463     /*IsSigned=*/ false, /*IsReplace=*/ false);
14464   SDValue FIST = Vals.first, StackSlot = Vals.second;
14465   assert(FIST.getNode() && "Unexpected failure");
14466
14467   if (StackSlot.getNode())
14468     // Load the result.
14469     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
14470                        FIST, StackSlot, MachinePointerInfo(),
14471                        false, false, false, 0);
14472
14473   // The node is the result.
14474   return FIST;
14475 }
14476
14477 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
14478   SDLoc DL(Op);
14479   MVT VT = Op.getSimpleValueType();
14480   SDValue In = Op.getOperand(0);
14481   MVT SVT = In.getSimpleValueType();
14482
14483   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
14484
14485   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
14486                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
14487                                  In, DAG.getUNDEF(SVT)));
14488 }
14489
14490 /// The only differences between FABS and FNEG are the mask and the logic op.
14491 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
14492 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
14493   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
14494          "Wrong opcode for lowering FABS or FNEG.");
14495
14496   bool IsFABS = (Op.getOpcode() == ISD::FABS);
14497
14498   // If this is a FABS and it has an FNEG user, bail out to fold the combination
14499   // into an FNABS. We'll lower the FABS after that if it is still in use.
14500   if (IsFABS)
14501     for (SDNode *User : Op->uses())
14502       if (User->getOpcode() == ISD::FNEG)
14503         return Op;
14504
14505   SDValue Op0 = Op.getOperand(0);
14506   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
14507
14508   SDLoc dl(Op);
14509   MVT VT = Op.getSimpleValueType();
14510   // Assume scalar op for initialization; update for vector if needed.
14511   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
14512   // generate a 16-byte vector constant and logic op even for the scalar case.
14513   // Using a 16-byte mask allows folding the load of the mask with
14514   // the logic op, so it can save (~4 bytes) on code size.
14515   MVT EltVT = VT;
14516   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
14517   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
14518   // decide if we should generate a 16-byte constant mask when we only need 4 or
14519   // 8 bytes for the scalar case.
14520   if (VT.isVector()) {
14521     EltVT = VT.getVectorElementType();
14522     NumElts = VT.getVectorNumElements();
14523   }
14524
14525   unsigned EltBits = EltVT.getSizeInBits();
14526   LLVMContext *Context = DAG.getContext();
14527   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
14528   APInt MaskElt =
14529     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
14530   Constant *C = ConstantInt::get(*Context, MaskElt);
14531   C = ConstantVector::getSplat(NumElts, C);
14532   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14533   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
14534   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
14535   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
14536                              MachinePointerInfo::getConstantPool(),
14537                              false, false, false, Alignment);
14538
14539   if (VT.isVector()) {
14540     // For a vector, cast operands to a vector type, perform the logic op,
14541     // and cast the result back to the original value type.
14542     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
14543     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
14544     SDValue Operand = IsFNABS ?
14545       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
14546       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
14547     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
14548     return DAG.getNode(ISD::BITCAST, dl, VT,
14549                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
14550   }
14551
14552   // If not vector, then scalar.
14553   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
14554   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
14555   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
14556 }
14557
14558 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
14559   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14560   LLVMContext *Context = DAG.getContext();
14561   SDValue Op0 = Op.getOperand(0);
14562   SDValue Op1 = Op.getOperand(1);
14563   SDLoc dl(Op);
14564   MVT VT = Op.getSimpleValueType();
14565   MVT SrcVT = Op1.getSimpleValueType();
14566
14567   // If second operand is smaller, extend it first.
14568   if (SrcVT.bitsLT(VT)) {
14569     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
14570     SrcVT = VT;
14571   }
14572   // And if it is bigger, shrink it first.
14573   if (SrcVT.bitsGT(VT)) {
14574     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
14575     SrcVT = VT;
14576   }
14577
14578   // At this point the operands and the result should have the same
14579   // type, and that won't be f80 since that is not custom lowered.
14580
14581   const fltSemantics &Sem =
14582       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
14583   const unsigned SizeInBits = VT.getSizeInBits();
14584
14585   SmallVector<Constant *, 4> CV(
14586       VT == MVT::f64 ? 2 : 4,
14587       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
14588
14589   // First, clear all bits but the sign bit from the second operand (sign).
14590   CV[0] = ConstantFP::get(*Context,
14591                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
14592   Constant *C = ConstantVector::get(CV);
14593   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
14594   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
14595                               MachinePointerInfo::getConstantPool(),
14596                               false, false, false, 16);
14597   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
14598
14599   // Next, clear the sign bit from the first operand (magnitude).
14600   // If it's a constant, we can clear it here.
14601   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
14602     APFloat APF = Op0CN->getValueAPF();
14603     // If the magnitude is a positive zero, the sign bit alone is enough.
14604     if (APF.isPosZero())
14605       return SignBit;
14606     APF.clearSign();
14607     CV[0] = ConstantFP::get(*Context, APF);
14608   } else {
14609     CV[0] = ConstantFP::get(
14610         *Context,
14611         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
14612   }
14613   C = ConstantVector::get(CV);
14614   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
14615   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
14616                             MachinePointerInfo::getConstantPool(),
14617                             false, false, false, 16);
14618   // If the magnitude operand wasn't a constant, we need to AND out the sign.
14619   if (!isa<ConstantFPSDNode>(Op0))
14620     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
14621
14622   // OR the magnitude value with the sign bit.
14623   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
14624 }
14625
14626 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
14627   SDValue N0 = Op.getOperand(0);
14628   SDLoc dl(Op);
14629   MVT VT = Op.getSimpleValueType();
14630
14631   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
14632   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
14633                                   DAG.getConstant(1, VT));
14634   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
14635 }
14636
14637 // Check whether an OR'd tree is PTEST-able.
14638 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
14639                                       SelectionDAG &DAG) {
14640   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
14641
14642   if (!Subtarget->hasSSE41())
14643     return SDValue();
14644
14645   if (!Op->hasOneUse())
14646     return SDValue();
14647
14648   SDNode *N = Op.getNode();
14649   SDLoc DL(N);
14650
14651   SmallVector<SDValue, 8> Opnds;
14652   DenseMap<SDValue, unsigned> VecInMap;
14653   SmallVector<SDValue, 8> VecIns;
14654   EVT VT = MVT::Other;
14655
14656   // Recognize a special case where a vector is casted into wide integer to
14657   // test all 0s.
14658   Opnds.push_back(N->getOperand(0));
14659   Opnds.push_back(N->getOperand(1));
14660
14661   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
14662     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
14663     // BFS traverse all OR'd operands.
14664     if (I->getOpcode() == ISD::OR) {
14665       Opnds.push_back(I->getOperand(0));
14666       Opnds.push_back(I->getOperand(1));
14667       // Re-evaluate the number of nodes to be traversed.
14668       e += 2; // 2 more nodes (LHS and RHS) are pushed.
14669       continue;
14670     }
14671
14672     // Quit if a non-EXTRACT_VECTOR_ELT
14673     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
14674       return SDValue();
14675
14676     // Quit if without a constant index.
14677     SDValue Idx = I->getOperand(1);
14678     if (!isa<ConstantSDNode>(Idx))
14679       return SDValue();
14680
14681     SDValue ExtractedFromVec = I->getOperand(0);
14682     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
14683     if (M == VecInMap.end()) {
14684       VT = ExtractedFromVec.getValueType();
14685       // Quit if not 128/256-bit vector.
14686       if (!VT.is128BitVector() && !VT.is256BitVector())
14687         return SDValue();
14688       // Quit if not the same type.
14689       if (VecInMap.begin() != VecInMap.end() &&
14690           VT != VecInMap.begin()->first.getValueType())
14691         return SDValue();
14692       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
14693       VecIns.push_back(ExtractedFromVec);
14694     }
14695     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
14696   }
14697
14698   assert((VT.is128BitVector() || VT.is256BitVector()) &&
14699          "Not extracted from 128-/256-bit vector.");
14700
14701   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
14702
14703   for (DenseMap<SDValue, unsigned>::const_iterator
14704         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
14705     // Quit if not all elements are used.
14706     if (I->second != FullMask)
14707       return SDValue();
14708   }
14709
14710   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
14711
14712   // Cast all vectors into TestVT for PTEST.
14713   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
14714     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
14715
14716   // If more than one full vectors are evaluated, OR them first before PTEST.
14717   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
14718     // Each iteration will OR 2 nodes and append the result until there is only
14719     // 1 node left, i.e. the final OR'd value of all vectors.
14720     SDValue LHS = VecIns[Slot];
14721     SDValue RHS = VecIns[Slot + 1];
14722     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
14723   }
14724
14725   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
14726                      VecIns.back(), VecIns.back());
14727 }
14728
14729 /// \brief return true if \c Op has a use that doesn't just read flags.
14730 static bool hasNonFlagsUse(SDValue Op) {
14731   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
14732        ++UI) {
14733     SDNode *User = *UI;
14734     unsigned UOpNo = UI.getOperandNo();
14735     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
14736       // Look pass truncate.
14737       UOpNo = User->use_begin().getOperandNo();
14738       User = *User->use_begin();
14739     }
14740
14741     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
14742         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
14743       return true;
14744   }
14745   return false;
14746 }
14747
14748 /// Emit nodes that will be selected as "test Op0,Op0", or something
14749 /// equivalent.
14750 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
14751                                     SelectionDAG &DAG) const {
14752   if (Op.getValueType() == MVT::i1)
14753     // KORTEST instruction should be selected
14754     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
14755                        DAG.getConstant(0, Op.getValueType()));
14756
14757   // CF and OF aren't always set the way we want. Determine which
14758   // of these we need.
14759   bool NeedCF = false;
14760   bool NeedOF = false;
14761   switch (X86CC) {
14762   default: break;
14763   case X86::COND_A: case X86::COND_AE:
14764   case X86::COND_B: case X86::COND_BE:
14765     NeedCF = true;
14766     break;
14767   case X86::COND_G: case X86::COND_GE:
14768   case X86::COND_L: case X86::COND_LE:
14769   case X86::COND_O: case X86::COND_NO: {
14770     // Check if we really need to set the
14771     // Overflow flag. If NoSignedWrap is present
14772     // that is not actually needed.
14773     switch (Op->getOpcode()) {
14774     case ISD::ADD:
14775     case ISD::SUB:
14776     case ISD::MUL:
14777     case ISD::SHL: {
14778       const BinaryWithFlagsSDNode *BinNode =
14779           cast<BinaryWithFlagsSDNode>(Op.getNode());
14780       if (BinNode->hasNoSignedWrap())
14781         break;
14782     }
14783     default:
14784       NeedOF = true;
14785       break;
14786     }
14787     break;
14788   }
14789   }
14790   // See if we can use the EFLAGS value from the operand instead of
14791   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
14792   // we prove that the arithmetic won't overflow, we can't use OF or CF.
14793   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
14794     // Emit a CMP with 0, which is the TEST pattern.
14795     //if (Op.getValueType() == MVT::i1)
14796     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
14797     //                     DAG.getConstant(0, MVT::i1));
14798     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
14799                        DAG.getConstant(0, Op.getValueType()));
14800   }
14801   unsigned Opcode = 0;
14802   unsigned NumOperands = 0;
14803
14804   // Truncate operations may prevent the merge of the SETCC instruction
14805   // and the arithmetic instruction before it. Attempt to truncate the operands
14806   // of the arithmetic instruction and use a reduced bit-width instruction.
14807   bool NeedTruncation = false;
14808   SDValue ArithOp = Op;
14809   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
14810     SDValue Arith = Op->getOperand(0);
14811     // Both the trunc and the arithmetic op need to have one user each.
14812     if (Arith->hasOneUse())
14813       switch (Arith.getOpcode()) {
14814         default: break;
14815         case ISD::ADD:
14816         case ISD::SUB:
14817         case ISD::AND:
14818         case ISD::OR:
14819         case ISD::XOR: {
14820           NeedTruncation = true;
14821           ArithOp = Arith;
14822         }
14823       }
14824   }
14825
14826   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
14827   // which may be the result of a CAST.  We use the variable 'Op', which is the
14828   // non-casted variable when we check for possible users.
14829   switch (ArithOp.getOpcode()) {
14830   case ISD::ADD:
14831     // Due to an isel shortcoming, be conservative if this add is likely to be
14832     // selected as part of a load-modify-store instruction. When the root node
14833     // in a match is a store, isel doesn't know how to remap non-chain non-flag
14834     // uses of other nodes in the match, such as the ADD in this case. This
14835     // leads to the ADD being left around and reselected, with the result being
14836     // two adds in the output.  Alas, even if none our users are stores, that
14837     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
14838     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
14839     // climbing the DAG back to the root, and it doesn't seem to be worth the
14840     // effort.
14841     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
14842          UE = Op.getNode()->use_end(); UI != UE; ++UI)
14843       if (UI->getOpcode() != ISD::CopyToReg &&
14844           UI->getOpcode() != ISD::SETCC &&
14845           UI->getOpcode() != ISD::STORE)
14846         goto default_case;
14847
14848     if (ConstantSDNode *C =
14849         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
14850       // An add of one will be selected as an INC.
14851       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
14852         Opcode = X86ISD::INC;
14853         NumOperands = 1;
14854         break;
14855       }
14856
14857       // An add of negative one (subtract of one) will be selected as a DEC.
14858       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
14859         Opcode = X86ISD::DEC;
14860         NumOperands = 1;
14861         break;
14862       }
14863     }
14864
14865     // Otherwise use a regular EFLAGS-setting add.
14866     Opcode = X86ISD::ADD;
14867     NumOperands = 2;
14868     break;
14869   case ISD::SHL:
14870   case ISD::SRL:
14871     // If we have a constant logical shift that's only used in a comparison
14872     // against zero turn it into an equivalent AND. This allows turning it into
14873     // a TEST instruction later.
14874     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
14875         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
14876       EVT VT = Op.getValueType();
14877       unsigned BitWidth = VT.getSizeInBits();
14878       unsigned ShAmt = Op->getConstantOperandVal(1);
14879       if (ShAmt >= BitWidth) // Avoid undefined shifts.
14880         break;
14881       APInt Mask = ArithOp.getOpcode() == ISD::SRL
14882                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
14883                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
14884       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
14885         break;
14886       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
14887                                 DAG.getConstant(Mask, VT));
14888       DAG.ReplaceAllUsesWith(Op, New);
14889       Op = New;
14890     }
14891     break;
14892
14893   case ISD::AND:
14894     // If the primary and result isn't used, don't bother using X86ISD::AND,
14895     // because a TEST instruction will be better.
14896     if (!hasNonFlagsUse(Op))
14897       break;
14898     // FALL THROUGH
14899   case ISD::SUB:
14900   case ISD::OR:
14901   case ISD::XOR:
14902     // Due to the ISEL shortcoming noted above, be conservative if this op is
14903     // likely to be selected as part of a load-modify-store instruction.
14904     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
14905            UE = Op.getNode()->use_end(); UI != UE; ++UI)
14906       if (UI->getOpcode() == ISD::STORE)
14907         goto default_case;
14908
14909     // Otherwise use a regular EFLAGS-setting instruction.
14910     switch (ArithOp.getOpcode()) {
14911     default: llvm_unreachable("unexpected operator!");
14912     case ISD::SUB: Opcode = X86ISD::SUB; break;
14913     case ISD::XOR: Opcode = X86ISD::XOR; break;
14914     case ISD::AND: Opcode = X86ISD::AND; break;
14915     case ISD::OR: {
14916       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
14917         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
14918         if (EFLAGS.getNode())
14919           return EFLAGS;
14920       }
14921       Opcode = X86ISD::OR;
14922       break;
14923     }
14924     }
14925
14926     NumOperands = 2;
14927     break;
14928   case X86ISD::ADD:
14929   case X86ISD::SUB:
14930   case X86ISD::INC:
14931   case X86ISD::DEC:
14932   case X86ISD::OR:
14933   case X86ISD::XOR:
14934   case X86ISD::AND:
14935     return SDValue(Op.getNode(), 1);
14936   default:
14937   default_case:
14938     break;
14939   }
14940
14941   // If we found that truncation is beneficial, perform the truncation and
14942   // update 'Op'.
14943   if (NeedTruncation) {
14944     EVT VT = Op.getValueType();
14945     SDValue WideVal = Op->getOperand(0);
14946     EVT WideVT = WideVal.getValueType();
14947     unsigned ConvertedOp = 0;
14948     // Use a target machine opcode to prevent further DAGCombine
14949     // optimizations that may separate the arithmetic operations
14950     // from the setcc node.
14951     switch (WideVal.getOpcode()) {
14952       default: break;
14953       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
14954       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
14955       case ISD::AND: ConvertedOp = X86ISD::AND; break;
14956       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
14957       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
14958     }
14959
14960     if (ConvertedOp) {
14961       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14962       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
14963         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
14964         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
14965         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
14966       }
14967     }
14968   }
14969
14970   if (Opcode == 0)
14971     // Emit a CMP with 0, which is the TEST pattern.
14972     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
14973                        DAG.getConstant(0, Op.getValueType()));
14974
14975   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14976   SmallVector<SDValue, 4> Ops;
14977   for (unsigned i = 0; i != NumOperands; ++i)
14978     Ops.push_back(Op.getOperand(i));
14979
14980   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
14981   DAG.ReplaceAllUsesWith(Op, New);
14982   return SDValue(New.getNode(), 1);
14983 }
14984
14985 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
14986 /// equivalent.
14987 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
14988                                    SDLoc dl, SelectionDAG &DAG) const {
14989   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
14990     if (C->getAPIntValue() == 0)
14991       return EmitTest(Op0, X86CC, dl, DAG);
14992
14993      if (Op0.getValueType() == MVT::i1)
14994        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
14995   }
14996
14997   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
14998        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
14999     // Do the comparison at i32 if it's smaller, besides the Atom case.
15000     // This avoids subregister aliasing issues. Keep the smaller reference
15001     // if we're optimizing for size, however, as that'll allow better folding
15002     // of memory operations.
15003     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
15004         !DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
15005              AttributeSet::FunctionIndex, Attribute::MinSize) &&
15006         !Subtarget->isAtom()) {
15007       unsigned ExtendOp =
15008           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
15009       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
15010       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
15011     }
15012     // Use SUB instead of CMP to enable CSE between SUB and CMP.
15013     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
15014     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
15015                               Op0, Op1);
15016     return SDValue(Sub.getNode(), 1);
15017   }
15018   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
15019 }
15020
15021 /// Convert a comparison if required by the subtarget.
15022 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
15023                                                  SelectionDAG &DAG) const {
15024   // If the subtarget does not support the FUCOMI instruction, floating-point
15025   // comparisons have to be converted.
15026   if (Subtarget->hasCMov() ||
15027       Cmp.getOpcode() != X86ISD::CMP ||
15028       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
15029       !Cmp.getOperand(1).getValueType().isFloatingPoint())
15030     return Cmp;
15031
15032   // The instruction selector will select an FUCOM instruction instead of
15033   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
15034   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
15035   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
15036   SDLoc dl(Cmp);
15037   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
15038   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
15039   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
15040                             DAG.getConstant(8, MVT::i8));
15041   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
15042   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
15043 }
15044
15045 /// The minimum architected relative accuracy is 2^-12. We need one
15046 /// Newton-Raphson step to have a good float result (24 bits of precision).
15047 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
15048                                             DAGCombinerInfo &DCI,
15049                                             unsigned &RefinementSteps,
15050                                             bool &UseOneConstNR) const {
15051   // FIXME: We should use instruction latency models to calculate the cost of
15052   // each potential sequence, but this is very hard to do reliably because
15053   // at least Intel's Core* chips have variable timing based on the number of
15054   // significant digits in the divisor and/or sqrt operand.
15055   if (!Subtarget->useSqrtEst())
15056     return SDValue();
15057
15058   EVT VT = Op.getValueType();
15059
15060   // SSE1 has rsqrtss and rsqrtps.
15061   // TODO: Add support for AVX512 (v16f32).
15062   // It is likely not profitable to do this for f64 because a double-precision
15063   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
15064   // instructions: convert to single, rsqrtss, convert back to double, refine
15065   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
15066   // along with FMA, this could be a throughput win.
15067   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
15068       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
15069     RefinementSteps = 1;
15070     UseOneConstNR = false;
15071     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
15072   }
15073   return SDValue();
15074 }
15075
15076 /// The minimum architected relative accuracy is 2^-12. We need one
15077 /// Newton-Raphson step to have a good float result (24 bits of precision).
15078 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
15079                                             DAGCombinerInfo &DCI,
15080                                             unsigned &RefinementSteps) const {
15081   // FIXME: We should use instruction latency models to calculate the cost of
15082   // each potential sequence, but this is very hard to do reliably because
15083   // at least Intel's Core* chips have variable timing based on the number of
15084   // significant digits in the divisor.
15085   if (!Subtarget->useReciprocalEst())
15086     return SDValue();
15087
15088   EVT VT = Op.getValueType();
15089
15090   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
15091   // TODO: Add support for AVX512 (v16f32).
15092   // It is likely not profitable to do this for f64 because a double-precision
15093   // reciprocal estimate with refinement on x86 prior to FMA requires
15094   // 15 instructions: convert to single, rcpss, convert back to double, refine
15095   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
15096   // along with FMA, this could be a throughput win.
15097   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
15098       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
15099     RefinementSteps = ReciprocalEstimateRefinementSteps;
15100     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
15101   }
15102   return SDValue();
15103 }
15104
15105 static bool isAllOnes(SDValue V) {
15106   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
15107   return C && C->isAllOnesValue();
15108 }
15109
15110 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
15111 /// if it's possible.
15112 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
15113                                      SDLoc dl, SelectionDAG &DAG) const {
15114   SDValue Op0 = And.getOperand(0);
15115   SDValue Op1 = And.getOperand(1);
15116   if (Op0.getOpcode() == ISD::TRUNCATE)
15117     Op0 = Op0.getOperand(0);
15118   if (Op1.getOpcode() == ISD::TRUNCATE)
15119     Op1 = Op1.getOperand(0);
15120
15121   SDValue LHS, RHS;
15122   if (Op1.getOpcode() == ISD::SHL)
15123     std::swap(Op0, Op1);
15124   if (Op0.getOpcode() == ISD::SHL) {
15125     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
15126       if (And00C->getZExtValue() == 1) {
15127         // If we looked past a truncate, check that it's only truncating away
15128         // known zeros.
15129         unsigned BitWidth = Op0.getValueSizeInBits();
15130         unsigned AndBitWidth = And.getValueSizeInBits();
15131         if (BitWidth > AndBitWidth) {
15132           APInt Zeros, Ones;
15133           DAG.computeKnownBits(Op0, Zeros, Ones);
15134           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
15135             return SDValue();
15136         }
15137         LHS = Op1;
15138         RHS = Op0.getOperand(1);
15139       }
15140   } else if (Op1.getOpcode() == ISD::Constant) {
15141     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
15142     uint64_t AndRHSVal = AndRHS->getZExtValue();
15143     SDValue AndLHS = Op0;
15144
15145     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
15146       LHS = AndLHS.getOperand(0);
15147       RHS = AndLHS.getOperand(1);
15148     }
15149
15150     // Use BT if the immediate can't be encoded in a TEST instruction.
15151     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
15152       LHS = AndLHS;
15153       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
15154     }
15155   }
15156
15157   if (LHS.getNode()) {
15158     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
15159     // instruction.  Since the shift amount is in-range-or-undefined, we know
15160     // that doing a bittest on the i32 value is ok.  We extend to i32 because
15161     // the encoding for the i16 version is larger than the i32 version.
15162     // Also promote i16 to i32 for performance / code size reason.
15163     if (LHS.getValueType() == MVT::i8 ||
15164         LHS.getValueType() == MVT::i16)
15165       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
15166
15167     // If the operand types disagree, extend the shift amount to match.  Since
15168     // BT ignores high bits (like shifts) we can use anyextend.
15169     if (LHS.getValueType() != RHS.getValueType())
15170       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
15171
15172     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
15173     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
15174     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15175                        DAG.getConstant(Cond, MVT::i8), BT);
15176   }
15177
15178   return SDValue();
15179 }
15180
15181 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
15182 /// mask CMPs.
15183 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
15184                               SDValue &Op1) {
15185   unsigned SSECC;
15186   bool Swap = false;
15187
15188   // SSE Condition code mapping:
15189   //  0 - EQ
15190   //  1 - LT
15191   //  2 - LE
15192   //  3 - UNORD
15193   //  4 - NEQ
15194   //  5 - NLT
15195   //  6 - NLE
15196   //  7 - ORD
15197   switch (SetCCOpcode) {
15198   default: llvm_unreachable("Unexpected SETCC condition");
15199   case ISD::SETOEQ:
15200   case ISD::SETEQ:  SSECC = 0; break;
15201   case ISD::SETOGT:
15202   case ISD::SETGT:  Swap = true; // Fallthrough
15203   case ISD::SETLT:
15204   case ISD::SETOLT: SSECC = 1; break;
15205   case ISD::SETOGE:
15206   case ISD::SETGE:  Swap = true; // Fallthrough
15207   case ISD::SETLE:
15208   case ISD::SETOLE: SSECC = 2; break;
15209   case ISD::SETUO:  SSECC = 3; break;
15210   case ISD::SETUNE:
15211   case ISD::SETNE:  SSECC = 4; break;
15212   case ISD::SETULE: Swap = true; // Fallthrough
15213   case ISD::SETUGE: SSECC = 5; break;
15214   case ISD::SETULT: Swap = true; // Fallthrough
15215   case ISD::SETUGT: SSECC = 6; break;
15216   case ISD::SETO:   SSECC = 7; break;
15217   case ISD::SETUEQ:
15218   case ISD::SETONE: SSECC = 8; break;
15219   }
15220   if (Swap)
15221     std::swap(Op0, Op1);
15222
15223   return SSECC;
15224 }
15225
15226 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
15227 // ones, and then concatenate the result back.
15228 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
15229   MVT VT = Op.getSimpleValueType();
15230
15231   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
15232          "Unsupported value type for operation");
15233
15234   unsigned NumElems = VT.getVectorNumElements();
15235   SDLoc dl(Op);
15236   SDValue CC = Op.getOperand(2);
15237
15238   // Extract the LHS vectors
15239   SDValue LHS = Op.getOperand(0);
15240   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15241   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15242
15243   // Extract the RHS vectors
15244   SDValue RHS = Op.getOperand(1);
15245   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15246   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15247
15248   // Issue the operation on the smaller types and concatenate the result back
15249   MVT EltVT = VT.getVectorElementType();
15250   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15251   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15252                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
15253                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
15254 }
15255
15256 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
15257                                      const X86Subtarget *Subtarget) {
15258   SDValue Op0 = Op.getOperand(0);
15259   SDValue Op1 = Op.getOperand(1);
15260   SDValue CC = Op.getOperand(2);
15261   MVT VT = Op.getSimpleValueType();
15262   SDLoc dl(Op);
15263
15264   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
15265          Op.getValueType().getScalarType() == MVT::i1 &&
15266          "Cannot set masked compare for this operation");
15267
15268   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
15269   unsigned  Opc = 0;
15270   bool Unsigned = false;
15271   bool Swap = false;
15272   unsigned SSECC;
15273   switch (SetCCOpcode) {
15274   default: llvm_unreachable("Unexpected SETCC condition");
15275   case ISD::SETNE:  SSECC = 4; break;
15276   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
15277   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
15278   case ISD::SETLT:  Swap = true; //fall-through
15279   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
15280   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
15281   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
15282   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
15283   case ISD::SETULE: Unsigned = true; //fall-through
15284   case ISD::SETLE:  SSECC = 2; break;
15285   }
15286
15287   if (Swap)
15288     std::swap(Op0, Op1);
15289   if (Opc)
15290     return DAG.getNode(Opc, dl, VT, Op0, Op1);
15291   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
15292   return DAG.getNode(Opc, dl, VT, Op0, Op1,
15293                      DAG.getConstant(SSECC, MVT::i8));
15294 }
15295
15296 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
15297 /// operand \p Op1.  If non-trivial (for example because it's not constant)
15298 /// return an empty value.
15299 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
15300 {
15301   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
15302   if (!BV)
15303     return SDValue();
15304
15305   MVT VT = Op1.getSimpleValueType();
15306   MVT EVT = VT.getVectorElementType();
15307   unsigned n = VT.getVectorNumElements();
15308   SmallVector<SDValue, 8> ULTOp1;
15309
15310   for (unsigned i = 0; i < n; ++i) {
15311     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
15312     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
15313       return SDValue();
15314
15315     // Avoid underflow.
15316     APInt Val = Elt->getAPIntValue();
15317     if (Val == 0)
15318       return SDValue();
15319
15320     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
15321   }
15322
15323   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
15324 }
15325
15326 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
15327                            SelectionDAG &DAG) {
15328   SDValue Op0 = Op.getOperand(0);
15329   SDValue Op1 = Op.getOperand(1);
15330   SDValue CC = Op.getOperand(2);
15331   MVT VT = Op.getSimpleValueType();
15332   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
15333   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
15334   SDLoc dl(Op);
15335
15336   if (isFP) {
15337 #ifndef NDEBUG
15338     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
15339     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
15340 #endif
15341
15342     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
15343     unsigned Opc = X86ISD::CMPP;
15344     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
15345       assert(VT.getVectorNumElements() <= 16);
15346       Opc = X86ISD::CMPM;
15347     }
15348     // In the two special cases we can't handle, emit two comparisons.
15349     if (SSECC == 8) {
15350       unsigned CC0, CC1;
15351       unsigned CombineOpc;
15352       if (SetCCOpcode == ISD::SETUEQ) {
15353         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
15354       } else {
15355         assert(SetCCOpcode == ISD::SETONE);
15356         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
15357       }
15358
15359       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
15360                                  DAG.getConstant(CC0, MVT::i8));
15361       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
15362                                  DAG.getConstant(CC1, MVT::i8));
15363       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
15364     }
15365     // Handle all other FP comparisons here.
15366     return DAG.getNode(Opc, dl, VT, Op0, Op1,
15367                        DAG.getConstant(SSECC, MVT::i8));
15368   }
15369
15370   // Break 256-bit integer vector compare into smaller ones.
15371   if (VT.is256BitVector() && !Subtarget->hasInt256())
15372     return Lower256IntVSETCC(Op, DAG);
15373
15374   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
15375   EVT OpVT = Op1.getValueType();
15376   if (Subtarget->hasAVX512()) {
15377     if (Op1.getValueType().is512BitVector() ||
15378         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
15379         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
15380       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
15381
15382     // In AVX-512 architecture setcc returns mask with i1 elements,
15383     // But there is no compare instruction for i8 and i16 elements in KNL.
15384     // We are not talking about 512-bit operands in this case, these
15385     // types are illegal.
15386     if (MaskResult &&
15387         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
15388          OpVT.getVectorElementType().getSizeInBits() >= 8))
15389       return DAG.getNode(ISD::TRUNCATE, dl, VT,
15390                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
15391   }
15392
15393   // We are handling one of the integer comparisons here.  Since SSE only has
15394   // GT and EQ comparisons for integer, swapping operands and multiple
15395   // operations may be required for some comparisons.
15396   unsigned Opc;
15397   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
15398   bool Subus = false;
15399
15400   switch (SetCCOpcode) {
15401   default: llvm_unreachable("Unexpected SETCC condition");
15402   case ISD::SETNE:  Invert = true;
15403   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
15404   case ISD::SETLT:  Swap = true;
15405   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
15406   case ISD::SETGE:  Swap = true;
15407   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
15408                     Invert = true; break;
15409   case ISD::SETULT: Swap = true;
15410   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
15411                     FlipSigns = true; break;
15412   case ISD::SETUGE: Swap = true;
15413   case ISD::SETULE: Opc = X86ISD::PCMPGT;
15414                     FlipSigns = true; Invert = true; break;
15415   }
15416
15417   // Special case: Use min/max operations for SETULE/SETUGE
15418   MVT VET = VT.getVectorElementType();
15419   bool hasMinMax =
15420        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
15421     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
15422
15423   if (hasMinMax) {
15424     switch (SetCCOpcode) {
15425     default: break;
15426     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
15427     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
15428     }
15429
15430     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
15431   }
15432
15433   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
15434   if (!MinMax && hasSubus) {
15435     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
15436     // Op0 u<= Op1:
15437     //   t = psubus Op0, Op1
15438     //   pcmpeq t, <0..0>
15439     switch (SetCCOpcode) {
15440     default: break;
15441     case ISD::SETULT: {
15442       // If the comparison is against a constant we can turn this into a
15443       // setule.  With psubus, setule does not require a swap.  This is
15444       // beneficial because the constant in the register is no longer
15445       // destructed as the destination so it can be hoisted out of a loop.
15446       // Only do this pre-AVX since vpcmp* is no longer destructive.
15447       if (Subtarget->hasAVX())
15448         break;
15449       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
15450       if (ULEOp1.getNode()) {
15451         Op1 = ULEOp1;
15452         Subus = true; Invert = false; Swap = false;
15453       }
15454       break;
15455     }
15456     // Psubus is better than flip-sign because it requires no inversion.
15457     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
15458     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
15459     }
15460
15461     if (Subus) {
15462       Opc = X86ISD::SUBUS;
15463       FlipSigns = false;
15464     }
15465   }
15466
15467   if (Swap)
15468     std::swap(Op0, Op1);
15469
15470   // Check that the operation in question is available (most are plain SSE2,
15471   // but PCMPGTQ and PCMPEQQ have different requirements).
15472   if (VT == MVT::v2i64) {
15473     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
15474       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
15475
15476       // First cast everything to the right type.
15477       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
15478       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
15479
15480       // Since SSE has no unsigned integer comparisons, we need to flip the sign
15481       // bits of the inputs before performing those operations. The lower
15482       // compare is always unsigned.
15483       SDValue SB;
15484       if (FlipSigns) {
15485         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
15486       } else {
15487         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
15488         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
15489         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
15490                          Sign, Zero, Sign, Zero);
15491       }
15492       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
15493       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
15494
15495       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
15496       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
15497       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
15498
15499       // Create masks for only the low parts/high parts of the 64 bit integers.
15500       static const int MaskHi[] = { 1, 1, 3, 3 };
15501       static const int MaskLo[] = { 0, 0, 2, 2 };
15502       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
15503       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
15504       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
15505
15506       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
15507       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
15508
15509       if (Invert)
15510         Result = DAG.getNOT(dl, Result, MVT::v4i32);
15511
15512       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
15513     }
15514
15515     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
15516       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
15517       // pcmpeqd + pshufd + pand.
15518       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
15519
15520       // First cast everything to the right type.
15521       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
15522       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
15523
15524       // Do the compare.
15525       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
15526
15527       // Make sure the lower and upper halves are both all-ones.
15528       static const int Mask[] = { 1, 0, 3, 2 };
15529       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
15530       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
15531
15532       if (Invert)
15533         Result = DAG.getNOT(dl, Result, MVT::v4i32);
15534
15535       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
15536     }
15537   }
15538
15539   // Since SSE has no unsigned integer comparisons, we need to flip the sign
15540   // bits of the inputs before performing those operations.
15541   if (FlipSigns) {
15542     EVT EltVT = VT.getVectorElementType();
15543     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
15544     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
15545     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
15546   }
15547
15548   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
15549
15550   // If the logical-not of the result is required, perform that now.
15551   if (Invert)
15552     Result = DAG.getNOT(dl, Result, VT);
15553
15554   if (MinMax)
15555     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
15556
15557   if (Subus)
15558     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
15559                          getZeroVector(VT, Subtarget, DAG, dl));
15560
15561   return Result;
15562 }
15563
15564 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
15565
15566   MVT VT = Op.getSimpleValueType();
15567
15568   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
15569
15570   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
15571          && "SetCC type must be 8-bit or 1-bit integer");
15572   SDValue Op0 = Op.getOperand(0);
15573   SDValue Op1 = Op.getOperand(1);
15574   SDLoc dl(Op);
15575   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
15576
15577   // Optimize to BT if possible.
15578   // Lower (X & (1 << N)) == 0 to BT(X, N).
15579   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
15580   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
15581   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
15582       Op1.getOpcode() == ISD::Constant &&
15583       cast<ConstantSDNode>(Op1)->isNullValue() &&
15584       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
15585     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
15586     if (NewSetCC.getNode()) {
15587       if (VT == MVT::i1)
15588         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
15589       return NewSetCC;
15590     }
15591   }
15592
15593   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
15594   // these.
15595   if (Op1.getOpcode() == ISD::Constant &&
15596       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
15597        cast<ConstantSDNode>(Op1)->isNullValue()) &&
15598       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
15599
15600     // If the input is a setcc, then reuse the input setcc or use a new one with
15601     // the inverted condition.
15602     if (Op0.getOpcode() == X86ISD::SETCC) {
15603       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
15604       bool Invert = (CC == ISD::SETNE) ^
15605         cast<ConstantSDNode>(Op1)->isNullValue();
15606       if (!Invert)
15607         return Op0;
15608
15609       CCode = X86::GetOppositeBranchCondition(CCode);
15610       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15611                                   DAG.getConstant(CCode, MVT::i8),
15612                                   Op0.getOperand(1));
15613       if (VT == MVT::i1)
15614         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
15615       return SetCC;
15616     }
15617   }
15618   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
15619       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
15620       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
15621
15622     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
15623     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
15624   }
15625
15626   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
15627   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
15628   if (X86CC == X86::COND_INVALID)
15629     return SDValue();
15630
15631   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
15632   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
15633   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15634                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
15635   if (VT == MVT::i1)
15636     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
15637   return SetCC;
15638 }
15639
15640 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
15641 static bool isX86LogicalCmp(SDValue Op) {
15642   unsigned Opc = Op.getNode()->getOpcode();
15643   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
15644       Opc == X86ISD::SAHF)
15645     return true;
15646   if (Op.getResNo() == 1 &&
15647       (Opc == X86ISD::ADD ||
15648        Opc == X86ISD::SUB ||
15649        Opc == X86ISD::ADC ||
15650        Opc == X86ISD::SBB ||
15651        Opc == X86ISD::SMUL ||
15652        Opc == X86ISD::UMUL ||
15653        Opc == X86ISD::INC ||
15654        Opc == X86ISD::DEC ||
15655        Opc == X86ISD::OR ||
15656        Opc == X86ISD::XOR ||
15657        Opc == X86ISD::AND))
15658     return true;
15659
15660   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
15661     return true;
15662
15663   return false;
15664 }
15665
15666 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
15667   if (V.getOpcode() != ISD::TRUNCATE)
15668     return false;
15669
15670   SDValue VOp0 = V.getOperand(0);
15671   unsigned InBits = VOp0.getValueSizeInBits();
15672   unsigned Bits = V.getValueSizeInBits();
15673   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
15674 }
15675
15676 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
15677   bool addTest = true;
15678   SDValue Cond  = Op.getOperand(0);
15679   SDValue Op1 = Op.getOperand(1);
15680   SDValue Op2 = Op.getOperand(2);
15681   SDLoc DL(Op);
15682   EVT VT = Op1.getValueType();
15683   SDValue CC;
15684
15685   // Lower fp selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
15686   // are available. Otherwise fp cmovs get lowered into a less efficient branch
15687   // sequence later on.
15688   if (Cond.getOpcode() == ISD::SETCC &&
15689       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
15690        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
15691       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
15692     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
15693     int SSECC = translateX86FSETCC(
15694         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
15695
15696     if (SSECC != 8) {
15697       if (Subtarget->hasAVX512()) {
15698         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
15699                                   DAG.getConstant(SSECC, MVT::i8));
15700         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
15701       }
15702       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
15703                                 DAG.getConstant(SSECC, MVT::i8));
15704       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
15705       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
15706       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
15707     }
15708   }
15709
15710   if (Cond.getOpcode() == ISD::SETCC) {
15711     SDValue NewCond = LowerSETCC(Cond, DAG);
15712     if (NewCond.getNode())
15713       Cond = NewCond;
15714   }
15715
15716   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
15717   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
15718   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
15719   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
15720   if (Cond.getOpcode() == X86ISD::SETCC &&
15721       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
15722       isZero(Cond.getOperand(1).getOperand(1))) {
15723     SDValue Cmp = Cond.getOperand(1);
15724
15725     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
15726
15727     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
15728         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
15729       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
15730
15731       SDValue CmpOp0 = Cmp.getOperand(0);
15732       // Apply further optimizations for special cases
15733       // (select (x != 0), -1, 0) -> neg & sbb
15734       // (select (x == 0), 0, -1) -> neg & sbb
15735       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
15736         if (YC->isNullValue() &&
15737             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
15738           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
15739           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
15740                                     DAG.getConstant(0, CmpOp0.getValueType()),
15741                                     CmpOp0);
15742           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15743                                     DAG.getConstant(X86::COND_B, MVT::i8),
15744                                     SDValue(Neg.getNode(), 1));
15745           return Res;
15746         }
15747
15748       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
15749                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
15750       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15751
15752       SDValue Res =   // Res = 0 or -1.
15753         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15754                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
15755
15756       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
15757         Res = DAG.getNOT(DL, Res, Res.getValueType());
15758
15759       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
15760       if (!N2C || !N2C->isNullValue())
15761         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
15762       return Res;
15763     }
15764   }
15765
15766   // Look past (and (setcc_carry (cmp ...)), 1).
15767   if (Cond.getOpcode() == ISD::AND &&
15768       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15769     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15770     if (C && C->getAPIntValue() == 1)
15771       Cond = Cond.getOperand(0);
15772   }
15773
15774   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15775   // setting operand in place of the X86ISD::SETCC.
15776   unsigned CondOpcode = Cond.getOpcode();
15777   if (CondOpcode == X86ISD::SETCC ||
15778       CondOpcode == X86ISD::SETCC_CARRY) {
15779     CC = Cond.getOperand(0);
15780
15781     SDValue Cmp = Cond.getOperand(1);
15782     unsigned Opc = Cmp.getOpcode();
15783     MVT VT = Op.getSimpleValueType();
15784
15785     bool IllegalFPCMov = false;
15786     if (VT.isFloatingPoint() && !VT.isVector() &&
15787         !isScalarFPTypeInSSEReg(VT))  // FPStack?
15788       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
15789
15790     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
15791         Opc == X86ISD::BT) { // FIXME
15792       Cond = Cmp;
15793       addTest = false;
15794     }
15795   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15796              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15797              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15798               Cond.getOperand(0).getValueType() != MVT::i8)) {
15799     SDValue LHS = Cond.getOperand(0);
15800     SDValue RHS = Cond.getOperand(1);
15801     unsigned X86Opcode;
15802     unsigned X86Cond;
15803     SDVTList VTs;
15804     switch (CondOpcode) {
15805     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15806     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15807     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15808     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15809     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15810     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15811     default: llvm_unreachable("unexpected overflowing operator");
15812     }
15813     if (CondOpcode == ISD::UMULO)
15814       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15815                           MVT::i32);
15816     else
15817       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15818
15819     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
15820
15821     if (CondOpcode == ISD::UMULO)
15822       Cond = X86Op.getValue(2);
15823     else
15824       Cond = X86Op.getValue(1);
15825
15826     CC = DAG.getConstant(X86Cond, MVT::i8);
15827     addTest = false;
15828   }
15829
15830   if (addTest) {
15831     // Look pass the truncate if the high bits are known zero.
15832     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15833         Cond = Cond.getOperand(0);
15834
15835     // We know the result of AND is compared against zero. Try to match
15836     // it to BT.
15837     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15838       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
15839       if (NewSetCC.getNode()) {
15840         CC = NewSetCC.getOperand(0);
15841         Cond = NewSetCC.getOperand(1);
15842         addTest = false;
15843       }
15844     }
15845   }
15846
15847   if (addTest) {
15848     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
15849     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
15850   }
15851
15852   // a <  b ? -1 :  0 -> RES = ~setcc_carry
15853   // a <  b ?  0 : -1 -> RES = setcc_carry
15854   // a >= b ? -1 :  0 -> RES = setcc_carry
15855   // a >= b ?  0 : -1 -> RES = ~setcc_carry
15856   if (Cond.getOpcode() == X86ISD::SUB) {
15857     Cond = ConvertCmpIfNecessary(Cond, DAG);
15858     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
15859
15860     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
15861         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
15862       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
15863                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
15864       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
15865         return DAG.getNOT(DL, Res, Res.getValueType());
15866       return Res;
15867     }
15868   }
15869
15870   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
15871   // widen the cmov and push the truncate through. This avoids introducing a new
15872   // branch during isel and doesn't add any extensions.
15873   if (Op.getValueType() == MVT::i8 &&
15874       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
15875     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
15876     if (T1.getValueType() == T2.getValueType() &&
15877         // Blacklist CopyFromReg to avoid partial register stalls.
15878         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
15879       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
15880       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
15881       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
15882     }
15883   }
15884
15885   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
15886   // condition is true.
15887   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
15888   SDValue Ops[] = { Op2, Op1, CC, Cond };
15889   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
15890 }
15891
15892 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
15893                                        SelectionDAG &DAG) {
15894   MVT VT = Op->getSimpleValueType(0);
15895   SDValue In = Op->getOperand(0);
15896   MVT InVT = In.getSimpleValueType();
15897   MVT VTElt = VT.getVectorElementType();
15898   MVT InVTElt = InVT.getVectorElementType();
15899   SDLoc dl(Op);
15900
15901   // SKX processor
15902   if ((InVTElt == MVT::i1) &&
15903       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
15904         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
15905
15906        ((Subtarget->hasBWI() && VT.is512BitVector() &&
15907         VTElt.getSizeInBits() <= 16)) ||
15908
15909        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
15910         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
15911
15912        ((Subtarget->hasDQI() && VT.is512BitVector() &&
15913         VTElt.getSizeInBits() >= 32))))
15914     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15915
15916   unsigned int NumElts = VT.getVectorNumElements();
15917
15918   if (NumElts != 8 && NumElts != 16)
15919     return SDValue();
15920
15921   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
15922     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
15923       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
15924     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15925   }
15926
15927   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15928   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
15929
15930   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
15931   Constant *C = ConstantInt::get(*DAG.getContext(),
15932     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
15933
15934   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
15935   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
15936   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
15937                           MachinePointerInfo::getConstantPool(),
15938                           false, false, false, Alignment);
15939   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
15940   if (VT.is512BitVector())
15941     return Brcst;
15942   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
15943 }
15944
15945 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
15946                                 SelectionDAG &DAG) {
15947   MVT VT = Op->getSimpleValueType(0);
15948   SDValue In = Op->getOperand(0);
15949   MVT InVT = In.getSimpleValueType();
15950   SDLoc dl(Op);
15951
15952   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
15953     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
15954
15955   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
15956       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
15957       (VT != MVT::v16i16 || InVT != MVT::v16i8))
15958     return SDValue();
15959
15960   if (Subtarget->hasInt256())
15961     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
15962
15963   // Optimize vectors in AVX mode
15964   // Sign extend  v8i16 to v8i32 and
15965   //              v4i32 to v4i64
15966   //
15967   // Divide input vector into two parts
15968   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
15969   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
15970   // concat the vectors to original VT
15971
15972   unsigned NumElems = InVT.getVectorNumElements();
15973   SDValue Undef = DAG.getUNDEF(InVT);
15974
15975   SmallVector<int,8> ShufMask1(NumElems, -1);
15976   for (unsigned i = 0; i != NumElems/2; ++i)
15977     ShufMask1[i] = i;
15978
15979   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
15980
15981   SmallVector<int,8> ShufMask2(NumElems, -1);
15982   for (unsigned i = 0; i != NumElems/2; ++i)
15983     ShufMask2[i] = i + NumElems/2;
15984
15985   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15986
15987   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
15988                                 VT.getVectorNumElements()/2);
15989
15990   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15991   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15992
15993   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15994 }
15995
15996 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15997 // may emit an illegal shuffle but the expansion is still better than scalar
15998 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15999 // we'll emit a shuffle and a arithmetic shift.
16000 // TODO: It is possible to support ZExt by zeroing the undef values during
16001 // the shuffle phase or after the shuffle.
16002 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
16003                                  SelectionDAG &DAG) {
16004   MVT RegVT = Op.getSimpleValueType();
16005   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
16006   assert(RegVT.isInteger() &&
16007          "We only custom lower integer vector sext loads.");
16008
16009   // Nothing useful we can do without SSE2 shuffles.
16010   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
16011
16012   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
16013   SDLoc dl(Ld);
16014   EVT MemVT = Ld->getMemoryVT();
16015   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16016   unsigned RegSz = RegVT.getSizeInBits();
16017
16018   ISD::LoadExtType Ext = Ld->getExtensionType();
16019
16020   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
16021          && "Only anyext and sext are currently implemented.");
16022   assert(MemVT != RegVT && "Cannot extend to the same type");
16023   assert(MemVT.isVector() && "Must load a vector from memory");
16024
16025   unsigned NumElems = RegVT.getVectorNumElements();
16026   unsigned MemSz = MemVT.getSizeInBits();
16027   assert(RegSz > MemSz && "Register size must be greater than the mem size");
16028
16029   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
16030     // The only way in which we have a legal 256-bit vector result but not the
16031     // integer 256-bit operations needed to directly lower a sextload is if we
16032     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
16033     // a 128-bit vector and a normal sign_extend to 256-bits that should get
16034     // correctly legalized. We do this late to allow the canonical form of
16035     // sextload to persist throughout the rest of the DAG combiner -- it wants
16036     // to fold together any extensions it can, and so will fuse a sign_extend
16037     // of an sextload into a sextload targeting a wider value.
16038     SDValue Load;
16039     if (MemSz == 128) {
16040       // Just switch this to a normal load.
16041       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
16042                                        "it must be a legal 128-bit vector "
16043                                        "type!");
16044       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
16045                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
16046                   Ld->isInvariant(), Ld->getAlignment());
16047     } else {
16048       assert(MemSz < 128 &&
16049              "Can't extend a type wider than 128 bits to a 256 bit vector!");
16050       // Do an sext load to a 128-bit vector type. We want to use the same
16051       // number of elements, but elements half as wide. This will end up being
16052       // recursively lowered by this routine, but will succeed as we definitely
16053       // have all the necessary features if we're using AVX1.
16054       EVT HalfEltVT =
16055           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
16056       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
16057       Load =
16058           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
16059                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
16060                          Ld->isNonTemporal(), Ld->isInvariant(),
16061                          Ld->getAlignment());
16062     }
16063
16064     // Replace chain users with the new chain.
16065     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
16066     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
16067
16068     // Finally, do a normal sign-extend to the desired register.
16069     return DAG.getSExtOrTrunc(Load, dl, RegVT);
16070   }
16071
16072   // All sizes must be a power of two.
16073   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
16074          "Non-power-of-two elements are not custom lowered!");
16075
16076   // Attempt to load the original value using scalar loads.
16077   // Find the largest scalar type that divides the total loaded size.
16078   MVT SclrLoadTy = MVT::i8;
16079   for (MVT Tp : MVT::integer_valuetypes()) {
16080     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
16081       SclrLoadTy = Tp;
16082     }
16083   }
16084
16085   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
16086   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
16087       (64 <= MemSz))
16088     SclrLoadTy = MVT::f64;
16089
16090   // Calculate the number of scalar loads that we need to perform
16091   // in order to load our vector from memory.
16092   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
16093
16094   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
16095          "Can only lower sext loads with a single scalar load!");
16096
16097   unsigned loadRegZize = RegSz;
16098   if (Ext == ISD::SEXTLOAD && RegSz == 256)
16099     loadRegZize /= 2;
16100
16101   // Represent our vector as a sequence of elements which are the
16102   // largest scalar that we can load.
16103   EVT LoadUnitVecVT = EVT::getVectorVT(
16104       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
16105
16106   // Represent the data using the same element type that is stored in
16107   // memory. In practice, we ''widen'' MemVT.
16108   EVT WideVecVT =
16109       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
16110                        loadRegZize / MemVT.getScalarType().getSizeInBits());
16111
16112   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
16113          "Invalid vector type");
16114
16115   // We can't shuffle using an illegal type.
16116   assert(TLI.isTypeLegal(WideVecVT) &&
16117          "We only lower types that form legal widened vector types");
16118
16119   SmallVector<SDValue, 8> Chains;
16120   SDValue Ptr = Ld->getBasePtr();
16121   SDValue Increment =
16122       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, TLI.getPointerTy());
16123   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
16124
16125   for (unsigned i = 0; i < NumLoads; ++i) {
16126     // Perform a single load.
16127     SDValue ScalarLoad =
16128         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
16129                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
16130                     Ld->getAlignment());
16131     Chains.push_back(ScalarLoad.getValue(1));
16132     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
16133     // another round of DAGCombining.
16134     if (i == 0)
16135       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
16136     else
16137       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
16138                         ScalarLoad, DAG.getIntPtrConstant(i));
16139
16140     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
16141   }
16142
16143   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
16144
16145   // Bitcast the loaded value to a vector of the original element type, in
16146   // the size of the target vector type.
16147   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
16148   unsigned SizeRatio = RegSz / MemSz;
16149
16150   if (Ext == ISD::SEXTLOAD) {
16151     // If we have SSE4.1, we can directly emit a VSEXT node.
16152     if (Subtarget->hasSSE41()) {
16153       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
16154       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
16155       return Sext;
16156     }
16157
16158     // Otherwise we'll shuffle the small elements in the high bits of the
16159     // larger type and perform an arithmetic shift. If the shift is not legal
16160     // it's better to scalarize.
16161     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
16162            "We can't implement a sext load without an arithmetic right shift!");
16163
16164     // Redistribute the loaded elements into the different locations.
16165     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
16166     for (unsigned i = 0; i != NumElems; ++i)
16167       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
16168
16169     SDValue Shuff = DAG.getVectorShuffle(
16170         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
16171
16172     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
16173
16174     // Build the arithmetic shift.
16175     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
16176                    MemVT.getVectorElementType().getSizeInBits();
16177     Shuff =
16178         DAG.getNode(ISD::SRA, dl, RegVT, Shuff, DAG.getConstant(Amt, RegVT));
16179
16180     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
16181     return Shuff;
16182   }
16183
16184   // Redistribute the loaded elements into the different locations.
16185   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
16186   for (unsigned i = 0; i != NumElems; ++i)
16187     ShuffleVec[i * SizeRatio] = i;
16188
16189   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
16190                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
16191
16192   // Bitcast to the requested type.
16193   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
16194   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
16195   return Shuff;
16196 }
16197
16198 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
16199 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
16200 // from the AND / OR.
16201 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
16202   Opc = Op.getOpcode();
16203   if (Opc != ISD::OR && Opc != ISD::AND)
16204     return false;
16205   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
16206           Op.getOperand(0).hasOneUse() &&
16207           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
16208           Op.getOperand(1).hasOneUse());
16209 }
16210
16211 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
16212 // 1 and that the SETCC node has a single use.
16213 static bool isXor1OfSetCC(SDValue Op) {
16214   if (Op.getOpcode() != ISD::XOR)
16215     return false;
16216   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
16217   if (N1C && N1C->getAPIntValue() == 1) {
16218     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
16219       Op.getOperand(0).hasOneUse();
16220   }
16221   return false;
16222 }
16223
16224 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
16225   bool addTest = true;
16226   SDValue Chain = Op.getOperand(0);
16227   SDValue Cond  = Op.getOperand(1);
16228   SDValue Dest  = Op.getOperand(2);
16229   SDLoc dl(Op);
16230   SDValue CC;
16231   bool Inverted = false;
16232
16233   if (Cond.getOpcode() == ISD::SETCC) {
16234     // Check for setcc([su]{add,sub,mul}o == 0).
16235     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
16236         isa<ConstantSDNode>(Cond.getOperand(1)) &&
16237         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
16238         Cond.getOperand(0).getResNo() == 1 &&
16239         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
16240          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
16241          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
16242          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
16243          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
16244          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
16245       Inverted = true;
16246       Cond = Cond.getOperand(0);
16247     } else {
16248       SDValue NewCond = LowerSETCC(Cond, DAG);
16249       if (NewCond.getNode())
16250         Cond = NewCond;
16251     }
16252   }
16253 #if 0
16254   // FIXME: LowerXALUO doesn't handle these!!
16255   else if (Cond.getOpcode() == X86ISD::ADD  ||
16256            Cond.getOpcode() == X86ISD::SUB  ||
16257            Cond.getOpcode() == X86ISD::SMUL ||
16258            Cond.getOpcode() == X86ISD::UMUL)
16259     Cond = LowerXALUO(Cond, DAG);
16260 #endif
16261
16262   // Look pass (and (setcc_carry (cmp ...)), 1).
16263   if (Cond.getOpcode() == ISD::AND &&
16264       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
16265     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
16266     if (C && C->getAPIntValue() == 1)
16267       Cond = Cond.getOperand(0);
16268   }
16269
16270   // If condition flag is set by a X86ISD::CMP, then use it as the condition
16271   // setting operand in place of the X86ISD::SETCC.
16272   unsigned CondOpcode = Cond.getOpcode();
16273   if (CondOpcode == X86ISD::SETCC ||
16274       CondOpcode == X86ISD::SETCC_CARRY) {
16275     CC = Cond.getOperand(0);
16276
16277     SDValue Cmp = Cond.getOperand(1);
16278     unsigned Opc = Cmp.getOpcode();
16279     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
16280     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
16281       Cond = Cmp;
16282       addTest = false;
16283     } else {
16284       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
16285       default: break;
16286       case X86::COND_O:
16287       case X86::COND_B:
16288         // These can only come from an arithmetic instruction with overflow,
16289         // e.g. SADDO, UADDO.
16290         Cond = Cond.getNode()->getOperand(1);
16291         addTest = false;
16292         break;
16293       }
16294     }
16295   }
16296   CondOpcode = Cond.getOpcode();
16297   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
16298       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
16299       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
16300        Cond.getOperand(0).getValueType() != MVT::i8)) {
16301     SDValue LHS = Cond.getOperand(0);
16302     SDValue RHS = Cond.getOperand(1);
16303     unsigned X86Opcode;
16304     unsigned X86Cond;
16305     SDVTList VTs;
16306     // Keep this in sync with LowerXALUO, otherwise we might create redundant
16307     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
16308     // X86ISD::INC).
16309     switch (CondOpcode) {
16310     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
16311     case ISD::SADDO:
16312       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16313         if (C->isOne()) {
16314           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
16315           break;
16316         }
16317       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
16318     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
16319     case ISD::SSUBO:
16320       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16321         if (C->isOne()) {
16322           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
16323           break;
16324         }
16325       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
16326     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
16327     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
16328     default: llvm_unreachable("unexpected overflowing operator");
16329     }
16330     if (Inverted)
16331       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
16332     if (CondOpcode == ISD::UMULO)
16333       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
16334                           MVT::i32);
16335     else
16336       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
16337
16338     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
16339
16340     if (CondOpcode == ISD::UMULO)
16341       Cond = X86Op.getValue(2);
16342     else
16343       Cond = X86Op.getValue(1);
16344
16345     CC = DAG.getConstant(X86Cond, MVT::i8);
16346     addTest = false;
16347   } else {
16348     unsigned CondOpc;
16349     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
16350       SDValue Cmp = Cond.getOperand(0).getOperand(1);
16351       if (CondOpc == ISD::OR) {
16352         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
16353         // two branches instead of an explicit OR instruction with a
16354         // separate test.
16355         if (Cmp == Cond.getOperand(1).getOperand(1) &&
16356             isX86LogicalCmp(Cmp)) {
16357           CC = Cond.getOperand(0).getOperand(0);
16358           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
16359                               Chain, Dest, CC, Cmp);
16360           CC = Cond.getOperand(1).getOperand(0);
16361           Cond = Cmp;
16362           addTest = false;
16363         }
16364       } else { // ISD::AND
16365         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
16366         // two branches instead of an explicit AND instruction with a
16367         // separate test. However, we only do this if this block doesn't
16368         // have a fall-through edge, because this requires an explicit
16369         // jmp when the condition is false.
16370         if (Cmp == Cond.getOperand(1).getOperand(1) &&
16371             isX86LogicalCmp(Cmp) &&
16372             Op.getNode()->hasOneUse()) {
16373           X86::CondCode CCode =
16374             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
16375           CCode = X86::GetOppositeBranchCondition(CCode);
16376           CC = DAG.getConstant(CCode, MVT::i8);
16377           SDNode *User = *Op.getNode()->use_begin();
16378           // Look for an unconditional branch following this conditional branch.
16379           // We need this because we need to reverse the successors in order
16380           // to implement FCMP_OEQ.
16381           if (User->getOpcode() == ISD::BR) {
16382             SDValue FalseBB = User->getOperand(1);
16383             SDNode *NewBR =
16384               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
16385             assert(NewBR == User);
16386             (void)NewBR;
16387             Dest = FalseBB;
16388
16389             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
16390                                 Chain, Dest, CC, Cmp);
16391             X86::CondCode CCode =
16392               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
16393             CCode = X86::GetOppositeBranchCondition(CCode);
16394             CC = DAG.getConstant(CCode, MVT::i8);
16395             Cond = Cmp;
16396             addTest = false;
16397           }
16398         }
16399       }
16400     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
16401       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
16402       // It should be transformed during dag combiner except when the condition
16403       // is set by a arithmetics with overflow node.
16404       X86::CondCode CCode =
16405         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
16406       CCode = X86::GetOppositeBranchCondition(CCode);
16407       CC = DAG.getConstant(CCode, MVT::i8);
16408       Cond = Cond.getOperand(0).getOperand(1);
16409       addTest = false;
16410     } else if (Cond.getOpcode() == ISD::SETCC &&
16411                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
16412       // For FCMP_OEQ, we can emit
16413       // two branches instead of an explicit AND instruction with a
16414       // separate test. However, we only do this if this block doesn't
16415       // have a fall-through edge, because this requires an explicit
16416       // jmp when the condition is false.
16417       if (Op.getNode()->hasOneUse()) {
16418         SDNode *User = *Op.getNode()->use_begin();
16419         // Look for an unconditional branch following this conditional branch.
16420         // We need this because we need to reverse the successors in order
16421         // to implement FCMP_OEQ.
16422         if (User->getOpcode() == ISD::BR) {
16423           SDValue FalseBB = User->getOperand(1);
16424           SDNode *NewBR =
16425             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
16426           assert(NewBR == User);
16427           (void)NewBR;
16428           Dest = FalseBB;
16429
16430           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
16431                                     Cond.getOperand(0), Cond.getOperand(1));
16432           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
16433           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
16434           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
16435                               Chain, Dest, CC, Cmp);
16436           CC = DAG.getConstant(X86::COND_P, MVT::i8);
16437           Cond = Cmp;
16438           addTest = false;
16439         }
16440       }
16441     } else if (Cond.getOpcode() == ISD::SETCC &&
16442                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
16443       // For FCMP_UNE, we can emit
16444       // two branches instead of an explicit AND instruction with a
16445       // separate test. However, we only do this if this block doesn't
16446       // have a fall-through edge, because this requires an explicit
16447       // jmp when the condition is false.
16448       if (Op.getNode()->hasOneUse()) {
16449         SDNode *User = *Op.getNode()->use_begin();
16450         // Look for an unconditional branch following this conditional branch.
16451         // We need this because we need to reverse the successors in order
16452         // to implement FCMP_UNE.
16453         if (User->getOpcode() == ISD::BR) {
16454           SDValue FalseBB = User->getOperand(1);
16455           SDNode *NewBR =
16456             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
16457           assert(NewBR == User);
16458           (void)NewBR;
16459
16460           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
16461                                     Cond.getOperand(0), Cond.getOperand(1));
16462           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
16463           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
16464           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
16465                               Chain, Dest, CC, Cmp);
16466           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
16467           Cond = Cmp;
16468           addTest = false;
16469           Dest = FalseBB;
16470         }
16471       }
16472     }
16473   }
16474
16475   if (addTest) {
16476     // Look pass the truncate if the high bits are known zero.
16477     if (isTruncWithZeroHighBitsInput(Cond, DAG))
16478         Cond = Cond.getOperand(0);
16479
16480     // We know the result of AND is compared against zero. Try to match
16481     // it to BT.
16482     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
16483       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
16484       if (NewSetCC.getNode()) {
16485         CC = NewSetCC.getOperand(0);
16486         Cond = NewSetCC.getOperand(1);
16487         addTest = false;
16488       }
16489     }
16490   }
16491
16492   if (addTest) {
16493     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
16494     CC = DAG.getConstant(X86Cond, MVT::i8);
16495     Cond = EmitTest(Cond, X86Cond, dl, DAG);
16496   }
16497   Cond = ConvertCmpIfNecessary(Cond, DAG);
16498   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
16499                      Chain, Dest, CC, Cond);
16500 }
16501
16502 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
16503 // Calls to _alloca are needed to probe the stack when allocating more than 4k
16504 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
16505 // that the guard pages used by the OS virtual memory manager are allocated in
16506 // correct sequence.
16507 SDValue
16508 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
16509                                            SelectionDAG &DAG) const {
16510   MachineFunction &MF = DAG.getMachineFunction();
16511   bool SplitStack = MF.shouldSplitStack();
16512   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
16513                SplitStack;
16514   SDLoc dl(Op);
16515
16516   if (!Lower) {
16517     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16518     SDNode* Node = Op.getNode();
16519
16520     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
16521     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
16522         " not tell us which reg is the stack pointer!");
16523     EVT VT = Node->getValueType(0);
16524     SDValue Tmp1 = SDValue(Node, 0);
16525     SDValue Tmp2 = SDValue(Node, 1);
16526     SDValue Tmp3 = Node->getOperand(2);
16527     SDValue Chain = Tmp1.getOperand(0);
16528
16529     // Chain the dynamic stack allocation so that it doesn't modify the stack
16530     // pointer when other instructions are using the stack.
16531     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
16532         SDLoc(Node));
16533
16534     SDValue Size = Tmp2.getOperand(1);
16535     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
16536     Chain = SP.getValue(1);
16537     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
16538     const TargetFrameLowering &TFI = *DAG.getSubtarget().getFrameLowering();
16539     unsigned StackAlign = TFI.getStackAlignment();
16540     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
16541     if (Align > StackAlign)
16542       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
16543           DAG.getConstant(-(uint64_t)Align, VT));
16544     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
16545
16546     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
16547         DAG.getIntPtrConstant(0, true), SDValue(),
16548         SDLoc(Node));
16549
16550     SDValue Ops[2] = { Tmp1, Tmp2 };
16551     return DAG.getMergeValues(Ops, dl);
16552   }
16553
16554   // Get the inputs.
16555   SDValue Chain = Op.getOperand(0);
16556   SDValue Size  = Op.getOperand(1);
16557   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
16558   EVT VT = Op.getNode()->getValueType(0);
16559
16560   bool Is64Bit = Subtarget->is64Bit();
16561   EVT SPTy = getPointerTy();
16562
16563   if (SplitStack) {
16564     MachineRegisterInfo &MRI = MF.getRegInfo();
16565
16566     if (Is64Bit) {
16567       // The 64 bit implementation of segmented stacks needs to clobber both r10
16568       // r11. This makes it impossible to use it along with nested parameters.
16569       const Function *F = MF.getFunction();
16570
16571       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
16572            I != E; ++I)
16573         if (I->hasNestAttr())
16574           report_fatal_error("Cannot use segmented stacks with functions that "
16575                              "have nested arguments.");
16576     }
16577
16578     const TargetRegisterClass *AddrRegClass =
16579       getRegClassFor(getPointerTy());
16580     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
16581     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
16582     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
16583                                 DAG.getRegister(Vreg, SPTy));
16584     SDValue Ops1[2] = { Value, Chain };
16585     return DAG.getMergeValues(Ops1, dl);
16586   } else {
16587     SDValue Flag;
16588     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
16589
16590     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
16591     Flag = Chain.getValue(1);
16592     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
16593
16594     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
16595
16596     const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
16597         DAG.getSubtarget().getRegisterInfo());
16598     unsigned SPReg = RegInfo->getStackRegister();
16599     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
16600     Chain = SP.getValue(1);
16601
16602     if (Align) {
16603       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
16604                        DAG.getConstant(-(uint64_t)Align, VT));
16605       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
16606     }
16607
16608     SDValue Ops1[2] = { SP, Chain };
16609     return DAG.getMergeValues(Ops1, dl);
16610   }
16611 }
16612
16613 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
16614   MachineFunction &MF = DAG.getMachineFunction();
16615   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
16616
16617   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
16618   SDLoc DL(Op);
16619
16620   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
16621     // vastart just stores the address of the VarArgsFrameIndex slot into the
16622     // memory location argument.
16623     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
16624                                    getPointerTy());
16625     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
16626                         MachinePointerInfo(SV), false, false, 0);
16627   }
16628
16629   // __va_list_tag:
16630   //   gp_offset         (0 - 6 * 8)
16631   //   fp_offset         (48 - 48 + 8 * 16)
16632   //   overflow_arg_area (point to parameters coming in memory).
16633   //   reg_save_area
16634   SmallVector<SDValue, 8> MemOps;
16635   SDValue FIN = Op.getOperand(1);
16636   // Store gp_offset
16637   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
16638                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
16639                                                MVT::i32),
16640                                FIN, MachinePointerInfo(SV), false, false, 0);
16641   MemOps.push_back(Store);
16642
16643   // Store fp_offset
16644   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
16645                     FIN, DAG.getIntPtrConstant(4));
16646   Store = DAG.getStore(Op.getOperand(0), DL,
16647                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
16648                                        MVT::i32),
16649                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
16650   MemOps.push_back(Store);
16651
16652   // Store ptr to overflow_arg_area
16653   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
16654                     FIN, DAG.getIntPtrConstant(4));
16655   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
16656                                     getPointerTy());
16657   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
16658                        MachinePointerInfo(SV, 8),
16659                        false, false, 0);
16660   MemOps.push_back(Store);
16661
16662   // Store ptr to reg_save_area.
16663   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
16664                     FIN, DAG.getIntPtrConstant(8));
16665   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
16666                                     getPointerTy());
16667   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
16668                        MachinePointerInfo(SV, 16), false, false, 0);
16669   MemOps.push_back(Store);
16670   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
16671 }
16672
16673 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
16674   assert(Subtarget->is64Bit() &&
16675          "LowerVAARG only handles 64-bit va_arg!");
16676   assert((Subtarget->isTargetLinux() ||
16677           Subtarget->isTargetDarwin()) &&
16678           "Unhandled target in LowerVAARG");
16679   assert(Op.getNode()->getNumOperands() == 4);
16680   SDValue Chain = Op.getOperand(0);
16681   SDValue SrcPtr = Op.getOperand(1);
16682   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
16683   unsigned Align = Op.getConstantOperandVal(3);
16684   SDLoc dl(Op);
16685
16686   EVT ArgVT = Op.getNode()->getValueType(0);
16687   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16688   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
16689   uint8_t ArgMode;
16690
16691   // Decide which area this value should be read from.
16692   // TODO: Implement the AMD64 ABI in its entirety. This simple
16693   // selection mechanism works only for the basic types.
16694   if (ArgVT == MVT::f80) {
16695     llvm_unreachable("va_arg for f80 not yet implemented");
16696   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
16697     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
16698   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
16699     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
16700   } else {
16701     llvm_unreachable("Unhandled argument type in LowerVAARG");
16702   }
16703
16704   if (ArgMode == 2) {
16705     // Sanity Check: Make sure using fp_offset makes sense.
16706     assert(!DAG.getTarget().Options.UseSoftFloat &&
16707            !(DAG.getMachineFunction()
16708                 .getFunction()->getAttributes()
16709                 .hasAttribute(AttributeSet::FunctionIndex,
16710                               Attribute::NoImplicitFloat)) &&
16711            Subtarget->hasSSE1());
16712   }
16713
16714   // Insert VAARG_64 node into the DAG
16715   // VAARG_64 returns two values: Variable Argument Address, Chain
16716   SmallVector<SDValue, 11> InstOps;
16717   InstOps.push_back(Chain);
16718   InstOps.push_back(SrcPtr);
16719   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
16720   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
16721   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
16722   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
16723   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
16724                                           VTs, InstOps, MVT::i64,
16725                                           MachinePointerInfo(SV),
16726                                           /*Align=*/0,
16727                                           /*Volatile=*/false,
16728                                           /*ReadMem=*/true,
16729                                           /*WriteMem=*/true);
16730   Chain = VAARG.getValue(1);
16731
16732   // Load the next argument and return it
16733   return DAG.getLoad(ArgVT, dl,
16734                      Chain,
16735                      VAARG,
16736                      MachinePointerInfo(),
16737                      false, false, false, 0);
16738 }
16739
16740 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
16741                            SelectionDAG &DAG) {
16742   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
16743   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
16744   SDValue Chain = Op.getOperand(0);
16745   SDValue DstPtr = Op.getOperand(1);
16746   SDValue SrcPtr = Op.getOperand(2);
16747   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
16748   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
16749   SDLoc DL(Op);
16750
16751   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
16752                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
16753                        false,
16754                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
16755 }
16756
16757 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
16758 // amount is a constant. Takes immediate version of shift as input.
16759 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
16760                                           SDValue SrcOp, uint64_t ShiftAmt,
16761                                           SelectionDAG &DAG) {
16762   MVT ElementType = VT.getVectorElementType();
16763
16764   // Fold this packed shift into its first operand if ShiftAmt is 0.
16765   if (ShiftAmt == 0)
16766     return SrcOp;
16767
16768   // Check for ShiftAmt >= element width
16769   if (ShiftAmt >= ElementType.getSizeInBits()) {
16770     if (Opc == X86ISD::VSRAI)
16771       ShiftAmt = ElementType.getSizeInBits() - 1;
16772     else
16773       return DAG.getConstant(0, VT);
16774   }
16775
16776   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
16777          && "Unknown target vector shift-by-constant node");
16778
16779   // Fold this packed vector shift into a build vector if SrcOp is a
16780   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
16781   if (VT == SrcOp.getSimpleValueType() &&
16782       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
16783     SmallVector<SDValue, 8> Elts;
16784     unsigned NumElts = SrcOp->getNumOperands();
16785     ConstantSDNode *ND;
16786
16787     switch(Opc) {
16788     default: llvm_unreachable(nullptr);
16789     case X86ISD::VSHLI:
16790       for (unsigned i=0; i!=NumElts; ++i) {
16791         SDValue CurrentOp = SrcOp->getOperand(i);
16792         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16793           Elts.push_back(CurrentOp);
16794           continue;
16795         }
16796         ND = cast<ConstantSDNode>(CurrentOp);
16797         const APInt &C = ND->getAPIntValue();
16798         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
16799       }
16800       break;
16801     case X86ISD::VSRLI:
16802       for (unsigned i=0; i!=NumElts; ++i) {
16803         SDValue CurrentOp = SrcOp->getOperand(i);
16804         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16805           Elts.push_back(CurrentOp);
16806           continue;
16807         }
16808         ND = cast<ConstantSDNode>(CurrentOp);
16809         const APInt &C = ND->getAPIntValue();
16810         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
16811       }
16812       break;
16813     case X86ISD::VSRAI:
16814       for (unsigned i=0; i!=NumElts; ++i) {
16815         SDValue CurrentOp = SrcOp->getOperand(i);
16816         if (CurrentOp->getOpcode() == ISD::UNDEF) {
16817           Elts.push_back(CurrentOp);
16818           continue;
16819         }
16820         ND = cast<ConstantSDNode>(CurrentOp);
16821         const APInt &C = ND->getAPIntValue();
16822         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
16823       }
16824       break;
16825     }
16826
16827     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16828   }
16829
16830   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
16831 }
16832
16833 // getTargetVShiftNode - Handle vector element shifts where the shift amount
16834 // may or may not be a constant. Takes immediate version of shift as input.
16835 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
16836                                    SDValue SrcOp, SDValue ShAmt,
16837                                    SelectionDAG &DAG) {
16838   MVT SVT = ShAmt.getSimpleValueType();
16839   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
16840
16841   // Catch shift-by-constant.
16842   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
16843     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
16844                                       CShAmt->getZExtValue(), DAG);
16845
16846   // Change opcode to non-immediate version
16847   switch (Opc) {
16848     default: llvm_unreachable("Unknown target vector shift node");
16849     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
16850     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
16851     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
16852   }
16853
16854   const X86Subtarget &Subtarget =
16855       DAG.getTarget().getSubtarget<X86Subtarget>();
16856   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
16857       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
16858     // Let the shuffle legalizer expand this shift amount node.
16859     SDValue Op0 = ShAmt.getOperand(0);
16860     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
16861     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
16862   } else {
16863     // Need to build a vector containing shift amount.
16864     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
16865     SmallVector<SDValue, 4> ShOps;
16866     ShOps.push_back(ShAmt);
16867     if (SVT == MVT::i32) {
16868       ShOps.push_back(DAG.getConstant(0, SVT));
16869       ShOps.push_back(DAG.getUNDEF(SVT));
16870     }
16871     ShOps.push_back(DAG.getUNDEF(SVT));
16872
16873     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
16874     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
16875   }
16876
16877   // The return type has to be a 128-bit type with the same element
16878   // type as the input type.
16879   MVT EltVT = VT.getVectorElementType();
16880   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
16881
16882   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
16883   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
16884 }
16885
16886 /// \brief Return (and \p Op, \p Mask) for compare instructions or
16887 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
16888 /// necessary casting for \p Mask when lowering masking intrinsics.
16889 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
16890                                     SDValue PreservedSrc,
16891                                     const X86Subtarget *Subtarget,
16892                                     SelectionDAG &DAG) {
16893     EVT VT = Op.getValueType();
16894     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16895                                   MVT::i1, VT.getVectorNumElements());
16896     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16897                                      Mask.getValueType().getSizeInBits());
16898     SDLoc dl(Op);
16899
16900     assert(MaskVT.isSimple() && "invalid mask type");
16901
16902     if (isAllOnes(Mask))
16903       return Op;
16904
16905     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16906     // are extracted by EXTRACT_SUBVECTOR.
16907     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16908                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
16909                               DAG.getIntPtrConstant(0));
16910
16911     switch (Op.getOpcode()) {
16912       default: break;
16913       case X86ISD::PCMPEQM:
16914       case X86ISD::PCMPGTM:
16915       case X86ISD::CMPM:
16916       case X86ISD::CMPMU:
16917         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
16918     }
16919     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16920       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16921     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
16922 }
16923
16924 /// \brief Creates an SDNode for a predicated scalar operation.
16925 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
16926 /// The mask is comming as MVT::i8 and it should be truncated
16927 /// to MVT::i1 while lowering masking intrinsics.
16928 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
16929 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
16930 /// a scalar instruction.
16931 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
16932                                     SDValue PreservedSrc,
16933                                     const X86Subtarget *Subtarget,
16934                                     SelectionDAG &DAG) {
16935     if (isAllOnes(Mask))
16936       return Op;
16937
16938     EVT VT = Op.getValueType();
16939     SDLoc dl(Op);
16940     // The mask should be of type MVT::i1
16941     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
16942
16943     if (PreservedSrc.getOpcode() == ISD::UNDEF)
16944       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
16945     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
16946 }
16947
16948 static unsigned getOpcodeForFMAIntrinsic(unsigned IntNo) {
16949     switch (IntNo) {
16950     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16951     case Intrinsic::x86_fma_vfmadd_ps:
16952     case Intrinsic::x86_fma_vfmadd_pd:
16953     case Intrinsic::x86_fma_vfmadd_ps_256:
16954     case Intrinsic::x86_fma_vfmadd_pd_256:
16955     case Intrinsic::x86_fma_mask_vfmadd_ps_512:
16956     case Intrinsic::x86_fma_mask_vfmadd_pd_512:
16957       return X86ISD::FMADD;
16958     case Intrinsic::x86_fma_vfmsub_ps:
16959     case Intrinsic::x86_fma_vfmsub_pd:
16960     case Intrinsic::x86_fma_vfmsub_ps_256:
16961     case Intrinsic::x86_fma_vfmsub_pd_256:
16962     case Intrinsic::x86_fma_mask_vfmsub_ps_512:
16963     case Intrinsic::x86_fma_mask_vfmsub_pd_512:
16964       return X86ISD::FMSUB;
16965     case Intrinsic::x86_fma_vfnmadd_ps:
16966     case Intrinsic::x86_fma_vfnmadd_pd:
16967     case Intrinsic::x86_fma_vfnmadd_ps_256:
16968     case Intrinsic::x86_fma_vfnmadd_pd_256:
16969     case Intrinsic::x86_fma_mask_vfnmadd_ps_512:
16970     case Intrinsic::x86_fma_mask_vfnmadd_pd_512:
16971       return X86ISD::FNMADD;
16972     case Intrinsic::x86_fma_vfnmsub_ps:
16973     case Intrinsic::x86_fma_vfnmsub_pd:
16974     case Intrinsic::x86_fma_vfnmsub_ps_256:
16975     case Intrinsic::x86_fma_vfnmsub_pd_256:
16976     case Intrinsic::x86_fma_mask_vfnmsub_ps_512:
16977     case Intrinsic::x86_fma_mask_vfnmsub_pd_512:
16978       return X86ISD::FNMSUB;
16979     case Intrinsic::x86_fma_vfmaddsub_ps:
16980     case Intrinsic::x86_fma_vfmaddsub_pd:
16981     case Intrinsic::x86_fma_vfmaddsub_ps_256:
16982     case Intrinsic::x86_fma_vfmaddsub_pd_256:
16983     case Intrinsic::x86_fma_mask_vfmaddsub_ps_512:
16984     case Intrinsic::x86_fma_mask_vfmaddsub_pd_512:
16985       return X86ISD::FMADDSUB;
16986     case Intrinsic::x86_fma_vfmsubadd_ps:
16987     case Intrinsic::x86_fma_vfmsubadd_pd:
16988     case Intrinsic::x86_fma_vfmsubadd_ps_256:
16989     case Intrinsic::x86_fma_vfmsubadd_pd_256:
16990     case Intrinsic::x86_fma_mask_vfmsubadd_ps_512:
16991     case Intrinsic::x86_fma_mask_vfmsubadd_pd_512:
16992       return X86ISD::FMSUBADD;
16993     }
16994 }
16995
16996 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16997                                        SelectionDAG &DAG) {
16998   SDLoc dl(Op);
16999   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17000   EVT VT = Op.getValueType();
17001   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
17002   if (IntrData) {
17003     switch(IntrData->Type) {
17004     case INTR_TYPE_1OP:
17005       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
17006     case INTR_TYPE_2OP:
17007       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
17008         Op.getOperand(2));
17009     case INTR_TYPE_3OP:
17010       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
17011         Op.getOperand(2), Op.getOperand(3));
17012     case INTR_TYPE_1OP_MASK_RM: {
17013       SDValue Src = Op.getOperand(1);
17014       SDValue Src0 = Op.getOperand(2);
17015       SDValue Mask = Op.getOperand(3);
17016       SDValue RoundingMode = Op.getOperand(4);
17017       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
17018                                               RoundingMode),
17019                                   Mask, Src0, Subtarget, DAG);
17020     }
17021     case INTR_TYPE_SCALAR_MASK_RM: {
17022       SDValue Src1 = Op.getOperand(1);
17023       SDValue Src2 = Op.getOperand(2);
17024       SDValue Src0 = Op.getOperand(3);
17025       SDValue Mask = Op.getOperand(4);
17026       SDValue RoundingMode = Op.getOperand(5);
17027       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
17028                                               RoundingMode),
17029                                   Mask, Src0, Subtarget, DAG);
17030     }
17031     case INTR_TYPE_2OP_MASK: {
17032       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Op.getOperand(1),
17033                                               Op.getOperand(2)),
17034                                   Op.getOperand(4), Op.getOperand(3), Subtarget, DAG);
17035     }
17036     case CMP_MASK:
17037     case CMP_MASK_CC: {
17038       // Comparison intrinsics with masks.
17039       // Example of transformation:
17040       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
17041       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
17042       // (i8 (bitcast
17043       //   (v8i1 (insert_subvector undef,
17044       //           (v2i1 (and (PCMPEQM %a, %b),
17045       //                      (extract_subvector
17046       //                         (v8i1 (bitcast %mask)), 0))), 0))))
17047       EVT VT = Op.getOperand(1).getValueType();
17048       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17049                                     VT.getVectorNumElements());
17050       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
17051       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17052                                        Mask.getValueType().getSizeInBits());
17053       SDValue Cmp;
17054       if (IntrData->Type == CMP_MASK_CC) {
17055         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
17056                     Op.getOperand(2), Op.getOperand(3));
17057       } else {
17058         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
17059         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
17060                     Op.getOperand(2));
17061       }
17062       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
17063                                              DAG.getTargetConstant(0, MaskVT),
17064                                              Subtarget, DAG);
17065       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
17066                                 DAG.getUNDEF(BitcastVT), CmpMask,
17067                                 DAG.getIntPtrConstant(0));
17068       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
17069     }
17070     case COMI: { // Comparison intrinsics
17071       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
17072       SDValue LHS = Op.getOperand(1);
17073       SDValue RHS = Op.getOperand(2);
17074       unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
17075       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
17076       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
17077       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17078                                   DAG.getConstant(X86CC, MVT::i8), Cond);
17079       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17080     }
17081     case VSHIFT:
17082       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
17083                                  Op.getOperand(1), Op.getOperand(2), DAG);
17084     case VSHIFT_MASK:
17085       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
17086                                                       Op.getSimpleValueType(),
17087                                                       Op.getOperand(1),
17088                                                       Op.getOperand(2), DAG),
17089                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
17090                                   DAG);
17091     case COMPRESS_EXPAND_IN_REG: {
17092       SDValue Mask = Op.getOperand(3);
17093       SDValue DataToCompress = Op.getOperand(1);
17094       SDValue PassThru = Op.getOperand(2);
17095       if (isAllOnes(Mask)) // return data as is
17096         return Op.getOperand(1);
17097       EVT VT = Op.getValueType();
17098       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17099                                     VT.getVectorNumElements());
17100       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17101                                        Mask.getValueType().getSizeInBits());
17102       SDLoc dl(Op);
17103       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17104                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
17105                                   DAG.getIntPtrConstant(0));
17106
17107       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
17108                          PassThru);
17109     }
17110     case BLEND: {
17111       SDValue Mask = Op.getOperand(3);
17112       EVT VT = Op.getValueType();
17113       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17114                                     VT.getVectorNumElements());
17115       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17116                                        Mask.getValueType().getSizeInBits());
17117       SDLoc dl(Op);
17118       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17119                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
17120                                   DAG.getIntPtrConstant(0));
17121       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
17122                          Op.getOperand(2));
17123     }
17124     case FMA_OP_MASK:
17125     {
17126         return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
17127             dl, Op.getValueType(),
17128             Op.getOperand(1),
17129             Op.getOperand(2),
17130             Op.getOperand(3)),
17131             Op.getOperand(4), Op.getOperand(1),
17132             Subtarget, DAG);
17133     }
17134     default:
17135       break;
17136     }
17137   }
17138
17139   switch (IntNo) {
17140   default: return SDValue();    // Don't custom lower most intrinsics.
17141
17142   case Intrinsic::x86_avx512_mask_valign_q_512:
17143   case Intrinsic::x86_avx512_mask_valign_d_512:
17144     // Vector source operands are swapped.
17145     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
17146                                             Op.getValueType(), Op.getOperand(2),
17147                                             Op.getOperand(1),
17148                                             Op.getOperand(3)),
17149                                 Op.getOperand(5), Op.getOperand(4),
17150                                 Subtarget, DAG);
17151
17152   // ptest and testp intrinsics. The intrinsic these come from are designed to
17153   // return an integer value, not just an instruction so lower it to the ptest
17154   // or testp pattern and a setcc for the result.
17155   case Intrinsic::x86_sse41_ptestz:
17156   case Intrinsic::x86_sse41_ptestc:
17157   case Intrinsic::x86_sse41_ptestnzc:
17158   case Intrinsic::x86_avx_ptestz_256:
17159   case Intrinsic::x86_avx_ptestc_256:
17160   case Intrinsic::x86_avx_ptestnzc_256:
17161   case Intrinsic::x86_avx_vtestz_ps:
17162   case Intrinsic::x86_avx_vtestc_ps:
17163   case Intrinsic::x86_avx_vtestnzc_ps:
17164   case Intrinsic::x86_avx_vtestz_pd:
17165   case Intrinsic::x86_avx_vtestc_pd:
17166   case Intrinsic::x86_avx_vtestnzc_pd:
17167   case Intrinsic::x86_avx_vtestz_ps_256:
17168   case Intrinsic::x86_avx_vtestc_ps_256:
17169   case Intrinsic::x86_avx_vtestnzc_ps_256:
17170   case Intrinsic::x86_avx_vtestz_pd_256:
17171   case Intrinsic::x86_avx_vtestc_pd_256:
17172   case Intrinsic::x86_avx_vtestnzc_pd_256: {
17173     bool IsTestPacked = false;
17174     unsigned X86CC;
17175     switch (IntNo) {
17176     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
17177     case Intrinsic::x86_avx_vtestz_ps:
17178     case Intrinsic::x86_avx_vtestz_pd:
17179     case Intrinsic::x86_avx_vtestz_ps_256:
17180     case Intrinsic::x86_avx_vtestz_pd_256:
17181       IsTestPacked = true; // Fallthrough
17182     case Intrinsic::x86_sse41_ptestz:
17183     case Intrinsic::x86_avx_ptestz_256:
17184       // ZF = 1
17185       X86CC = X86::COND_E;
17186       break;
17187     case Intrinsic::x86_avx_vtestc_ps:
17188     case Intrinsic::x86_avx_vtestc_pd:
17189     case Intrinsic::x86_avx_vtestc_ps_256:
17190     case Intrinsic::x86_avx_vtestc_pd_256:
17191       IsTestPacked = true; // Fallthrough
17192     case Intrinsic::x86_sse41_ptestc:
17193     case Intrinsic::x86_avx_ptestc_256:
17194       // CF = 1
17195       X86CC = X86::COND_B;
17196       break;
17197     case Intrinsic::x86_avx_vtestnzc_ps:
17198     case Intrinsic::x86_avx_vtestnzc_pd:
17199     case Intrinsic::x86_avx_vtestnzc_ps_256:
17200     case Intrinsic::x86_avx_vtestnzc_pd_256:
17201       IsTestPacked = true; // Fallthrough
17202     case Intrinsic::x86_sse41_ptestnzc:
17203     case Intrinsic::x86_avx_ptestnzc_256:
17204       // ZF and CF = 0
17205       X86CC = X86::COND_A;
17206       break;
17207     }
17208
17209     SDValue LHS = Op.getOperand(1);
17210     SDValue RHS = Op.getOperand(2);
17211     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
17212     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
17213     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
17214     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
17215     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17216   }
17217   case Intrinsic::x86_avx512_kortestz_w:
17218   case Intrinsic::x86_avx512_kortestc_w: {
17219     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
17220     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
17221     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
17222     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
17223     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
17224     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
17225     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17226   }
17227
17228   case Intrinsic::x86_sse42_pcmpistria128:
17229   case Intrinsic::x86_sse42_pcmpestria128:
17230   case Intrinsic::x86_sse42_pcmpistric128:
17231   case Intrinsic::x86_sse42_pcmpestric128:
17232   case Intrinsic::x86_sse42_pcmpistrio128:
17233   case Intrinsic::x86_sse42_pcmpestrio128:
17234   case Intrinsic::x86_sse42_pcmpistris128:
17235   case Intrinsic::x86_sse42_pcmpestris128:
17236   case Intrinsic::x86_sse42_pcmpistriz128:
17237   case Intrinsic::x86_sse42_pcmpestriz128: {
17238     unsigned Opcode;
17239     unsigned X86CC;
17240     switch (IntNo) {
17241     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
17242     case Intrinsic::x86_sse42_pcmpistria128:
17243       Opcode = X86ISD::PCMPISTRI;
17244       X86CC = X86::COND_A;
17245       break;
17246     case Intrinsic::x86_sse42_pcmpestria128:
17247       Opcode = X86ISD::PCMPESTRI;
17248       X86CC = X86::COND_A;
17249       break;
17250     case Intrinsic::x86_sse42_pcmpistric128:
17251       Opcode = X86ISD::PCMPISTRI;
17252       X86CC = X86::COND_B;
17253       break;
17254     case Intrinsic::x86_sse42_pcmpestric128:
17255       Opcode = X86ISD::PCMPESTRI;
17256       X86CC = X86::COND_B;
17257       break;
17258     case Intrinsic::x86_sse42_pcmpistrio128:
17259       Opcode = X86ISD::PCMPISTRI;
17260       X86CC = X86::COND_O;
17261       break;
17262     case Intrinsic::x86_sse42_pcmpestrio128:
17263       Opcode = X86ISD::PCMPESTRI;
17264       X86CC = X86::COND_O;
17265       break;
17266     case Intrinsic::x86_sse42_pcmpistris128:
17267       Opcode = X86ISD::PCMPISTRI;
17268       X86CC = X86::COND_S;
17269       break;
17270     case Intrinsic::x86_sse42_pcmpestris128:
17271       Opcode = X86ISD::PCMPESTRI;
17272       X86CC = X86::COND_S;
17273       break;
17274     case Intrinsic::x86_sse42_pcmpistriz128:
17275       Opcode = X86ISD::PCMPISTRI;
17276       X86CC = X86::COND_E;
17277       break;
17278     case Intrinsic::x86_sse42_pcmpestriz128:
17279       Opcode = X86ISD::PCMPESTRI;
17280       X86CC = X86::COND_E;
17281       break;
17282     }
17283     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17284     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17285     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
17286     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17287                                 DAG.getConstant(X86CC, MVT::i8),
17288                                 SDValue(PCMP.getNode(), 1));
17289     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
17290   }
17291
17292   case Intrinsic::x86_sse42_pcmpistri128:
17293   case Intrinsic::x86_sse42_pcmpestri128: {
17294     unsigned Opcode;
17295     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
17296       Opcode = X86ISD::PCMPISTRI;
17297     else
17298       Opcode = X86ISD::PCMPESTRI;
17299
17300     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
17301     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
17302     return DAG.getNode(Opcode, dl, VTs, NewOps);
17303   }
17304
17305   case Intrinsic::x86_fma_mask_vfmadd_ps_512:
17306   case Intrinsic::x86_fma_mask_vfmadd_pd_512:
17307   case Intrinsic::x86_fma_mask_vfmsub_ps_512:
17308   case Intrinsic::x86_fma_mask_vfmsub_pd_512:
17309   case Intrinsic::x86_fma_mask_vfnmadd_ps_512:
17310   case Intrinsic::x86_fma_mask_vfnmadd_pd_512:
17311   case Intrinsic::x86_fma_mask_vfnmsub_ps_512:
17312   case Intrinsic::x86_fma_mask_vfnmsub_pd_512:
17313   case Intrinsic::x86_fma_mask_vfmaddsub_ps_512:
17314   case Intrinsic::x86_fma_mask_vfmaddsub_pd_512:
17315   case Intrinsic::x86_fma_mask_vfmsubadd_ps_512:
17316   case Intrinsic::x86_fma_mask_vfmsubadd_pd_512: {
17317     auto *SAE = cast<ConstantSDNode>(Op.getOperand(5));
17318     if (SAE->getZExtValue() == X86::STATIC_ROUNDING::CUR_DIRECTION)
17319       return getVectorMaskingNode(DAG.getNode(getOpcodeForFMAIntrinsic(IntNo),
17320                                               dl, Op.getValueType(),
17321                                               Op.getOperand(1),
17322                                               Op.getOperand(2),
17323                                               Op.getOperand(3)),
17324                                   Op.getOperand(4), Op.getOperand(1),
17325                                   Subtarget, DAG);
17326     else
17327       return SDValue();
17328   }
17329
17330   case Intrinsic::x86_fma_vfmadd_ps:
17331   case Intrinsic::x86_fma_vfmadd_pd:
17332   case Intrinsic::x86_fma_vfmsub_ps:
17333   case Intrinsic::x86_fma_vfmsub_pd:
17334   case Intrinsic::x86_fma_vfnmadd_ps:
17335   case Intrinsic::x86_fma_vfnmadd_pd:
17336   case Intrinsic::x86_fma_vfnmsub_ps:
17337   case Intrinsic::x86_fma_vfnmsub_pd:
17338   case Intrinsic::x86_fma_vfmaddsub_ps:
17339   case Intrinsic::x86_fma_vfmaddsub_pd:
17340   case Intrinsic::x86_fma_vfmsubadd_ps:
17341   case Intrinsic::x86_fma_vfmsubadd_pd:
17342   case Intrinsic::x86_fma_vfmadd_ps_256:
17343   case Intrinsic::x86_fma_vfmadd_pd_256:
17344   case Intrinsic::x86_fma_vfmsub_ps_256:
17345   case Intrinsic::x86_fma_vfmsub_pd_256:
17346   case Intrinsic::x86_fma_vfnmadd_ps_256:
17347   case Intrinsic::x86_fma_vfnmadd_pd_256:
17348   case Intrinsic::x86_fma_vfnmsub_ps_256:
17349   case Intrinsic::x86_fma_vfnmsub_pd_256:
17350   case Intrinsic::x86_fma_vfmaddsub_ps_256:
17351   case Intrinsic::x86_fma_vfmaddsub_pd_256:
17352   case Intrinsic::x86_fma_vfmsubadd_ps_256:
17353   case Intrinsic::x86_fma_vfmsubadd_pd_256:
17354     return DAG.getNode(getOpcodeForFMAIntrinsic(IntNo), dl, Op.getValueType(),
17355                        Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
17356   }
17357 }
17358
17359 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17360                               SDValue Src, SDValue Mask, SDValue Base,
17361                               SDValue Index, SDValue ScaleOp, SDValue Chain,
17362                               const X86Subtarget * Subtarget) {
17363   SDLoc dl(Op);
17364   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
17365   assert(C && "Invalid scale type");
17366   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
17367   EVT MaskVT = MVT::getVectorVT(MVT::i1,
17368                              Index.getSimpleValueType().getVectorNumElements());
17369   SDValue MaskInReg;
17370   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17371   if (MaskC)
17372     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
17373   else
17374     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
17375   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
17376   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
17377   SDValue Segment = DAG.getRegister(0, MVT::i32);
17378   if (Src.getOpcode() == ISD::UNDEF)
17379     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
17380   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17381   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17382   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
17383   return DAG.getMergeValues(RetOps, dl);
17384 }
17385
17386 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17387                                SDValue Src, SDValue Mask, SDValue Base,
17388                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
17389   SDLoc dl(Op);
17390   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
17391   assert(C && "Invalid scale type");
17392   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
17393   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
17394   SDValue Segment = DAG.getRegister(0, MVT::i32);
17395   EVT MaskVT = MVT::getVectorVT(MVT::i1,
17396                              Index.getSimpleValueType().getVectorNumElements());
17397   SDValue MaskInReg;
17398   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17399   if (MaskC)
17400     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
17401   else
17402     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
17403   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
17404   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
17405   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
17406   return SDValue(Res, 1);
17407 }
17408
17409 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
17410                                SDValue Mask, SDValue Base, SDValue Index,
17411                                SDValue ScaleOp, SDValue Chain) {
17412   SDLoc dl(Op);
17413   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
17414   assert(C && "Invalid scale type");
17415   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
17416   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
17417   SDValue Segment = DAG.getRegister(0, MVT::i32);
17418   EVT MaskVT =
17419     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
17420   SDValue MaskInReg;
17421   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
17422   if (MaskC)
17423     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
17424   else
17425     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
17426   //SDVTList VTs = DAG.getVTList(MVT::Other);
17427   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
17428   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
17429   return SDValue(Res, 0);
17430 }
17431
17432 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
17433 // read performance monitor counters (x86_rdpmc).
17434 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
17435                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17436                               SmallVectorImpl<SDValue> &Results) {
17437   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17438   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17439   SDValue LO, HI;
17440
17441   // The ECX register is used to select the index of the performance counter
17442   // to read.
17443   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
17444                                    N->getOperand(2));
17445   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
17446
17447   // Reads the content of a 64-bit performance counter and returns it in the
17448   // registers EDX:EAX.
17449   if (Subtarget->is64Bit()) {
17450     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17451     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17452                             LO.getValue(2));
17453   } else {
17454     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17455     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17456                             LO.getValue(2));
17457   }
17458   Chain = HI.getValue(1);
17459
17460   if (Subtarget->is64Bit()) {
17461     // The EAX register is loaded with the low-order 32 bits. The EDX register
17462     // is loaded with the supported high-order bits of the counter.
17463     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17464                               DAG.getConstant(32, MVT::i8));
17465     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17466     Results.push_back(Chain);
17467     return;
17468   }
17469
17470   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17471   SDValue Ops[] = { LO, HI };
17472   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17473   Results.push_back(Pair);
17474   Results.push_back(Chain);
17475 }
17476
17477 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
17478 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
17479 // also used to custom lower READCYCLECOUNTER nodes.
17480 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
17481                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
17482                               SmallVectorImpl<SDValue> &Results) {
17483   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17484   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
17485   SDValue LO, HI;
17486
17487   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
17488   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
17489   // and the EAX register is loaded with the low-order 32 bits.
17490   if (Subtarget->is64Bit()) {
17491     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
17492     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
17493                             LO.getValue(2));
17494   } else {
17495     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
17496     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
17497                             LO.getValue(2));
17498   }
17499   SDValue Chain = HI.getValue(1);
17500
17501   if (Opcode == X86ISD::RDTSCP_DAG) {
17502     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
17503
17504     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
17505     // the ECX register. Add 'ecx' explicitly to the chain.
17506     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
17507                                      HI.getValue(2));
17508     // Explicitly store the content of ECX at the location passed in input
17509     // to the 'rdtscp' intrinsic.
17510     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
17511                          MachinePointerInfo(), false, false, 0);
17512   }
17513
17514   if (Subtarget->is64Bit()) {
17515     // The EDX register is loaded with the high-order 32 bits of the MSR, and
17516     // the EAX register is loaded with the low-order 32 bits.
17517     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
17518                               DAG.getConstant(32, MVT::i8));
17519     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
17520     Results.push_back(Chain);
17521     return;
17522   }
17523
17524   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
17525   SDValue Ops[] = { LO, HI };
17526   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
17527   Results.push_back(Pair);
17528   Results.push_back(Chain);
17529 }
17530
17531 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
17532                                      SelectionDAG &DAG) {
17533   SmallVector<SDValue, 2> Results;
17534   SDLoc DL(Op);
17535   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
17536                           Results);
17537   return DAG.getMergeValues(Results, DL);
17538 }
17539
17540
17541 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
17542                                       SelectionDAG &DAG) {
17543   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
17544
17545   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
17546   if (!IntrData)
17547     return SDValue();
17548
17549   SDLoc dl(Op);
17550   switch(IntrData->Type) {
17551   default:
17552     llvm_unreachable("Unknown Intrinsic Type");
17553     break;
17554   case RDSEED:
17555   case RDRAND: {
17556     // Emit the node with the right value type.
17557     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
17558     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17559
17560     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
17561     // Otherwise return the value from Rand, which is always 0, casted to i32.
17562     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
17563                       DAG.getConstant(1, Op->getValueType(1)),
17564                       DAG.getConstant(X86::COND_B, MVT::i32),
17565                       SDValue(Result.getNode(), 1) };
17566     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
17567                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
17568                                   Ops);
17569
17570     // Return { result, isValid, chain }.
17571     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
17572                        SDValue(Result.getNode(), 2));
17573   }
17574   case GATHER: {
17575   //gather(v1, mask, index, base, scale);
17576     SDValue Chain = Op.getOperand(0);
17577     SDValue Src   = Op.getOperand(2);
17578     SDValue Base  = Op.getOperand(3);
17579     SDValue Index = Op.getOperand(4);
17580     SDValue Mask  = Op.getOperand(5);
17581     SDValue Scale = Op.getOperand(6);
17582     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
17583                           Subtarget);
17584   }
17585   case SCATTER: {
17586   //scatter(base, mask, index, v1, scale);
17587     SDValue Chain = Op.getOperand(0);
17588     SDValue Base  = Op.getOperand(2);
17589     SDValue Mask  = Op.getOperand(3);
17590     SDValue Index = Op.getOperand(4);
17591     SDValue Src   = Op.getOperand(5);
17592     SDValue Scale = Op.getOperand(6);
17593     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
17594   }
17595   case PREFETCH: {
17596     SDValue Hint = Op.getOperand(6);
17597     unsigned HintVal;
17598     if (dyn_cast<ConstantSDNode> (Hint) == nullptr ||
17599         (HintVal = dyn_cast<ConstantSDNode> (Hint)->getZExtValue()) > 1)
17600       llvm_unreachable("Wrong prefetch hint in intrinsic: should be 0 or 1");
17601     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
17602     SDValue Chain = Op.getOperand(0);
17603     SDValue Mask  = Op.getOperand(2);
17604     SDValue Index = Op.getOperand(3);
17605     SDValue Base  = Op.getOperand(4);
17606     SDValue Scale = Op.getOperand(5);
17607     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17608   }
17609   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17610   case RDTSC: {
17611     SmallVector<SDValue, 2> Results;
17612     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget, Results);
17613     return DAG.getMergeValues(Results, dl);
17614   }
17615   // Read Performance Monitoring Counters.
17616   case RDPMC: {
17617     SmallVector<SDValue, 2> Results;
17618     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17619     return DAG.getMergeValues(Results, dl);
17620   }
17621   // XTEST intrinsics.
17622   case XTEST: {
17623     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17624     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17625     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17626                                 DAG.getConstant(X86::COND_NE, MVT::i8),
17627                                 InTrans);
17628     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17629     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17630                        Ret, SDValue(InTrans.getNode(), 1));
17631   }
17632   // ADC/ADCX/SBB
17633   case ADX: {
17634     SmallVector<SDValue, 2> Results;
17635     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17636     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17637     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17638                                 DAG.getConstant(-1, MVT::i8));
17639     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17640                               Op.getOperand(4), GenCF.getValue(1));
17641     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17642                                  Op.getOperand(5), MachinePointerInfo(),
17643                                  false, false, 0);
17644     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17645                                 DAG.getConstant(X86::COND_B, MVT::i8),
17646                                 Res.getValue(1));
17647     Results.push_back(SetCC);
17648     Results.push_back(Store);
17649     return DAG.getMergeValues(Results, dl);
17650   }
17651   case COMPRESS_TO_MEM: {
17652     SDLoc dl(Op);
17653     SDValue Mask = Op.getOperand(4);
17654     SDValue DataToCompress = Op.getOperand(3);
17655     SDValue Addr = Op.getOperand(2);
17656     SDValue Chain = Op.getOperand(0);
17657
17658     if (isAllOnes(Mask)) // return just a store
17659       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17660                           MachinePointerInfo(), false, false, 0);
17661
17662     EVT VT = DataToCompress.getValueType();
17663     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17664                                   VT.getVectorNumElements());
17665     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17666                                      Mask.getValueType().getSizeInBits());
17667     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17668                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
17669                                 DAG.getIntPtrConstant(0));
17670
17671     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
17672                                       DataToCompress, DAG.getUNDEF(VT));
17673     return DAG.getStore(Chain, dl, Compressed, Addr,
17674                         MachinePointerInfo(), false, false, 0);
17675   }
17676   case EXPAND_FROM_MEM: {
17677     SDLoc dl(Op);
17678     SDValue Mask = Op.getOperand(4);
17679     SDValue PathThru = Op.getOperand(3);
17680     SDValue Addr = Op.getOperand(2);
17681     SDValue Chain = Op.getOperand(0);
17682     EVT VT = Op.getValueType();
17683
17684     if (isAllOnes(Mask)) // return just a load
17685       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17686                          false, 0);
17687     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17688                                   VT.getVectorNumElements());
17689     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
17690                                      Mask.getValueType().getSizeInBits());
17691     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
17692                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
17693                                 DAG.getIntPtrConstant(0));
17694
17695     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17696                                    false, false, false, 0);
17697
17698     SmallVector<SDValue, 2> Results;
17699     Results.push_back(DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand,
17700                                   PathThru));
17701     Results.push_back(Chain);
17702     return DAG.getMergeValues(Results, dl);
17703   }
17704   }
17705 }
17706
17707 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17708                                            SelectionDAG &DAG) const {
17709   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17710   MFI->setReturnAddressIsTaken(true);
17711
17712   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17713     return SDValue();
17714
17715   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17716   SDLoc dl(Op);
17717   EVT PtrVT = getPointerTy();
17718
17719   if (Depth > 0) {
17720     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17721     const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
17722         DAG.getSubtarget().getRegisterInfo());
17723     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
17724     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17725                        DAG.getNode(ISD::ADD, dl, PtrVT,
17726                                    FrameAddr, Offset),
17727                        MachinePointerInfo(), false, false, false, 0);
17728   }
17729
17730   // Just load the return address.
17731   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17732   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17733                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17734 }
17735
17736 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17737   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17738   MFI->setFrameAddressIsTaken(true);
17739
17740   EVT VT = Op.getValueType();
17741   SDLoc dl(Op);  // FIXME probably not meaningful
17742   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17743   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
17744       DAG.getSubtarget().getRegisterInfo());
17745   unsigned FrameReg = RegInfo->getPtrSizedFrameRegister(
17746       DAG.getMachineFunction());
17747   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17748           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17749          "Invalid Frame Register!");
17750   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17751   while (Depth--)
17752     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17753                             MachinePointerInfo(),
17754                             false, false, false, 0);
17755   return FrameAddr;
17756 }
17757
17758 // FIXME? Maybe this could be a TableGen attribute on some registers and
17759 // this table could be generated automatically from RegInfo.
17760 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
17761                                               EVT VT) const {
17762   unsigned Reg = StringSwitch<unsigned>(RegName)
17763                        .Case("esp", X86::ESP)
17764                        .Case("rsp", X86::RSP)
17765                        .Default(0);
17766   if (Reg)
17767     return Reg;
17768   report_fatal_error("Invalid register name global variable");
17769 }
17770
17771 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17772                                                      SelectionDAG &DAG) const {
17773   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
17774       DAG.getSubtarget().getRegisterInfo());
17775   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
17776 }
17777
17778 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17779   SDValue Chain     = Op.getOperand(0);
17780   SDValue Offset    = Op.getOperand(1);
17781   SDValue Handler   = Op.getOperand(2);
17782   SDLoc dl      (Op);
17783
17784   EVT PtrVT = getPointerTy();
17785   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
17786       DAG.getSubtarget().getRegisterInfo());
17787   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17788   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17789           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17790          "Invalid Frame Register!");
17791   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17792   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17793
17794   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17795                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
17796   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17797   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17798                        false, false, 0);
17799   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17800
17801   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17802                      DAG.getRegister(StoreAddrReg, PtrVT));
17803 }
17804
17805 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17806                                                SelectionDAG &DAG) const {
17807   SDLoc DL(Op);
17808   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17809                      DAG.getVTList(MVT::i32, MVT::Other),
17810                      Op.getOperand(0), Op.getOperand(1));
17811 }
17812
17813 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17814                                                 SelectionDAG &DAG) const {
17815   SDLoc DL(Op);
17816   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17817                      Op.getOperand(0), Op.getOperand(1));
17818 }
17819
17820 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17821   return Op.getOperand(0);
17822 }
17823
17824 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17825                                                 SelectionDAG &DAG) const {
17826   SDValue Root = Op.getOperand(0);
17827   SDValue Trmp = Op.getOperand(1); // trampoline
17828   SDValue FPtr = Op.getOperand(2); // nested function
17829   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17830   SDLoc dl (Op);
17831
17832   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17833   const TargetRegisterInfo *TRI = DAG.getSubtarget().getRegisterInfo();
17834
17835   if (Subtarget->is64Bit()) {
17836     SDValue OutChains[6];
17837
17838     // Large code-model.
17839     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17840     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17841
17842     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17843     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17844
17845     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17846
17847     // Load the pointer to the nested function into R11.
17848     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17849     SDValue Addr = Trmp;
17850     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
17851                                 Addr, MachinePointerInfo(TrmpAddr),
17852                                 false, false, 0);
17853
17854     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17855                        DAG.getConstant(2, MVT::i64));
17856     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17857                                 MachinePointerInfo(TrmpAddr, 2),
17858                                 false, false, 2);
17859
17860     // Load the 'nest' parameter value into R10.
17861     // R10 is specified in X86CallingConv.td
17862     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17863     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17864                        DAG.getConstant(10, MVT::i64));
17865     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
17866                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17867                                 false, false, 0);
17868
17869     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17870                        DAG.getConstant(12, MVT::i64));
17871     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17872                                 MachinePointerInfo(TrmpAddr, 12),
17873                                 false, false, 2);
17874
17875     // Jump to the nested function.
17876     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17877     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17878                        DAG.getConstant(20, MVT::i64));
17879     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
17880                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17881                                 false, false, 0);
17882
17883     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17884     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17885                        DAG.getConstant(22, MVT::i64));
17886     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
17887                                 MachinePointerInfo(TrmpAddr, 22),
17888                                 false, false, 0);
17889
17890     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17891   } else {
17892     const Function *Func =
17893       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17894     CallingConv::ID CC = Func->getCallingConv();
17895     unsigned NestReg;
17896
17897     switch (CC) {
17898     default:
17899       llvm_unreachable("Unsupported calling convention");
17900     case CallingConv::C:
17901     case CallingConv::X86_StdCall: {
17902       // Pass 'nest' parameter in ECX.
17903       // Must be kept in sync with X86CallingConv.td
17904       NestReg = X86::ECX;
17905
17906       // Check that ECX wasn't needed by an 'inreg' parameter.
17907       FunctionType *FTy = Func->getFunctionType();
17908       const AttributeSet &Attrs = Func->getAttributes();
17909
17910       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17911         unsigned InRegCount = 0;
17912         unsigned Idx = 1;
17913
17914         for (FunctionType::param_iterator I = FTy->param_begin(),
17915              E = FTy->param_end(); I != E; ++I, ++Idx)
17916           if (Attrs.hasAttribute(Idx, Attribute::InReg))
17917             // FIXME: should only count parameters that are lowered to integers.
17918             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
17919
17920         if (InRegCount > 2) {
17921           report_fatal_error("Nest register in use - reduce number of inreg"
17922                              " parameters!");
17923         }
17924       }
17925       break;
17926     }
17927     case CallingConv::X86_FastCall:
17928     case CallingConv::X86_ThisCall:
17929     case CallingConv::Fast:
17930       // Pass 'nest' parameter in EAX.
17931       // Must be kept in sync with X86CallingConv.td
17932       NestReg = X86::EAX;
17933       break;
17934     }
17935
17936     SDValue OutChains[4];
17937     SDValue Addr, Disp;
17938
17939     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17940                        DAG.getConstant(10, MVT::i32));
17941     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17942
17943     // This is storing the opcode for MOV32ri.
17944     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17945     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17946     OutChains[0] = DAG.getStore(Root, dl,
17947                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
17948                                 Trmp, MachinePointerInfo(TrmpAddr),
17949                                 false, false, 0);
17950
17951     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17952                        DAG.getConstant(1, MVT::i32));
17953     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17954                                 MachinePointerInfo(TrmpAddr, 1),
17955                                 false, false, 1);
17956
17957     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17958     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17959                        DAG.getConstant(5, MVT::i32));
17960     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
17961                                 MachinePointerInfo(TrmpAddr, 5),
17962                                 false, false, 1);
17963
17964     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17965                        DAG.getConstant(6, MVT::i32));
17966     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17967                                 MachinePointerInfo(TrmpAddr, 6),
17968                                 false, false, 1);
17969
17970     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17971   }
17972 }
17973
17974 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17975                                             SelectionDAG &DAG) const {
17976   /*
17977    The rounding mode is in bits 11:10 of FPSR, and has the following
17978    settings:
17979      00 Round to nearest
17980      01 Round to -inf
17981      10 Round to +inf
17982      11 Round to 0
17983
17984   FLT_ROUNDS, on the other hand, expects the following:
17985     -1 Undefined
17986      0 Round to 0
17987      1 Round to nearest
17988      2 Round to +inf
17989      3 Round to -inf
17990
17991   To perform the conversion, we do:
17992     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17993   */
17994
17995   MachineFunction &MF = DAG.getMachineFunction();
17996   const TargetMachine &TM = MF.getTarget();
17997   const TargetFrameLowering &TFI = *TM.getSubtargetImpl()->getFrameLowering();
17998   unsigned StackAlignment = TFI.getStackAlignment();
17999   MVT VT = Op.getSimpleValueType();
18000   SDLoc DL(Op);
18001
18002   // Save FP Control Word to stack slot
18003   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
18004   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
18005
18006   MachineMemOperand *MMO =
18007    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
18008                            MachineMemOperand::MOStore, 2, 2);
18009
18010   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
18011   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
18012                                           DAG.getVTList(MVT::Other),
18013                                           Ops, MVT::i16, MMO);
18014
18015   // Load FP Control Word from stack slot
18016   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
18017                             MachinePointerInfo(), false, false, false, 0);
18018
18019   // Transform as necessary
18020   SDValue CWD1 =
18021     DAG.getNode(ISD::SRL, DL, MVT::i16,
18022                 DAG.getNode(ISD::AND, DL, MVT::i16,
18023                             CWD, DAG.getConstant(0x800, MVT::i16)),
18024                 DAG.getConstant(11, MVT::i8));
18025   SDValue CWD2 =
18026     DAG.getNode(ISD::SRL, DL, MVT::i16,
18027                 DAG.getNode(ISD::AND, DL, MVT::i16,
18028                             CWD, DAG.getConstant(0x400, MVT::i16)),
18029                 DAG.getConstant(9, MVT::i8));
18030
18031   SDValue RetVal =
18032     DAG.getNode(ISD::AND, DL, MVT::i16,
18033                 DAG.getNode(ISD::ADD, DL, MVT::i16,
18034                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
18035                             DAG.getConstant(1, MVT::i16)),
18036                 DAG.getConstant(3, MVT::i16));
18037
18038   return DAG.getNode((VT.getSizeInBits() < 16 ?
18039                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
18040 }
18041
18042 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
18043   MVT VT = Op.getSimpleValueType();
18044   EVT OpVT = VT;
18045   unsigned NumBits = VT.getSizeInBits();
18046   SDLoc dl(Op);
18047
18048   Op = Op.getOperand(0);
18049   if (VT == MVT::i8) {
18050     // Zero extend to i32 since there is not an i8 bsr.
18051     OpVT = MVT::i32;
18052     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
18053   }
18054
18055   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
18056   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
18057   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
18058
18059   // If src is zero (i.e. bsr sets ZF), returns NumBits.
18060   SDValue Ops[] = {
18061     Op,
18062     DAG.getConstant(NumBits+NumBits-1, OpVT),
18063     DAG.getConstant(X86::COND_E, MVT::i8),
18064     Op.getValue(1)
18065   };
18066   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
18067
18068   // Finally xor with NumBits-1.
18069   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
18070
18071   if (VT == MVT::i8)
18072     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18073   return Op;
18074 }
18075
18076 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
18077   MVT VT = Op.getSimpleValueType();
18078   EVT OpVT = VT;
18079   unsigned NumBits = VT.getSizeInBits();
18080   SDLoc dl(Op);
18081
18082   Op = Op.getOperand(0);
18083   if (VT == MVT::i8) {
18084     // Zero extend to i32 since there is not an i8 bsr.
18085     OpVT = MVT::i32;
18086     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
18087   }
18088
18089   // Issue a bsr (scan bits in reverse).
18090   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
18091   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
18092
18093   // And xor with NumBits-1.
18094   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
18095
18096   if (VT == MVT::i8)
18097     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
18098   return Op;
18099 }
18100
18101 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
18102   MVT VT = Op.getSimpleValueType();
18103   unsigned NumBits = VT.getSizeInBits();
18104   SDLoc dl(Op);
18105   Op = Op.getOperand(0);
18106
18107   // Issue a bsf (scan bits forward) which also sets EFLAGS.
18108   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
18109   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
18110
18111   // If src is zero (i.e. bsf sets ZF), returns NumBits.
18112   SDValue Ops[] = {
18113     Op,
18114     DAG.getConstant(NumBits, VT),
18115     DAG.getConstant(X86::COND_E, MVT::i8),
18116     Op.getValue(1)
18117   };
18118   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
18119 }
18120
18121 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
18122 // ones, and then concatenate the result back.
18123 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
18124   MVT VT = Op.getSimpleValueType();
18125
18126   assert(VT.is256BitVector() && VT.isInteger() &&
18127          "Unsupported value type for operation");
18128
18129   unsigned NumElems = VT.getVectorNumElements();
18130   SDLoc dl(Op);
18131
18132   // Extract the LHS vectors
18133   SDValue LHS = Op.getOperand(0);
18134   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
18135   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
18136
18137   // Extract the RHS vectors
18138   SDValue RHS = Op.getOperand(1);
18139   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
18140   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
18141
18142   MVT EltVT = VT.getVectorElementType();
18143   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18144
18145   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
18146                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
18147                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
18148 }
18149
18150 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
18151   assert(Op.getSimpleValueType().is256BitVector() &&
18152          Op.getSimpleValueType().isInteger() &&
18153          "Only handle AVX 256-bit vector integer operation");
18154   return Lower256IntArith(Op, DAG);
18155 }
18156
18157 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
18158   assert(Op.getSimpleValueType().is256BitVector() &&
18159          Op.getSimpleValueType().isInteger() &&
18160          "Only handle AVX 256-bit vector integer operation");
18161   return Lower256IntArith(Op, DAG);
18162 }
18163
18164 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
18165                         SelectionDAG &DAG) {
18166   SDLoc dl(Op);
18167   MVT VT = Op.getSimpleValueType();
18168
18169   // Decompose 256-bit ops into smaller 128-bit ops.
18170   if (VT.is256BitVector() && !Subtarget->hasInt256())
18171     return Lower256IntArith(Op, DAG);
18172
18173   SDValue A = Op.getOperand(0);
18174   SDValue B = Op.getOperand(1);
18175
18176   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
18177   if (VT == MVT::v4i32) {
18178     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
18179            "Should not custom lower when pmuldq is available!");
18180
18181     // Extract the odd parts.
18182     static const int UnpackMask[] = { 1, -1, 3, -1 };
18183     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
18184     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
18185
18186     // Multiply the even parts.
18187     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
18188     // Now multiply odd parts.
18189     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
18190
18191     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
18192     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
18193
18194     // Merge the two vectors back together with a shuffle. This expands into 2
18195     // shuffles.
18196     static const int ShufMask[] = { 0, 4, 2, 6 };
18197     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
18198   }
18199
18200   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
18201          "Only know how to lower V2I64/V4I64/V8I64 multiply");
18202
18203   //  Ahi = psrlqi(a, 32);
18204   //  Bhi = psrlqi(b, 32);
18205   //
18206   //  AloBlo = pmuludq(a, b);
18207   //  AloBhi = pmuludq(a, Bhi);
18208   //  AhiBlo = pmuludq(Ahi, b);
18209
18210   //  AloBhi = psllqi(AloBhi, 32);
18211   //  AhiBlo = psllqi(AhiBlo, 32);
18212   //  return AloBlo + AloBhi + AhiBlo;
18213
18214   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
18215   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
18216
18217   // Bit cast to 32-bit vectors for MULUDQ
18218   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
18219                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
18220   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
18221   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
18222   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
18223   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
18224
18225   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
18226   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
18227   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
18228
18229   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
18230   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
18231
18232   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
18233   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
18234 }
18235
18236 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
18237   assert(Subtarget->isTargetWin64() && "Unexpected target");
18238   EVT VT = Op.getValueType();
18239   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
18240          "Unexpected return type for lowering");
18241
18242   RTLIB::Libcall LC;
18243   bool isSigned;
18244   switch (Op->getOpcode()) {
18245   default: llvm_unreachable("Unexpected request for libcall!");
18246   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
18247   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
18248   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
18249   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
18250   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
18251   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
18252   }
18253
18254   SDLoc dl(Op);
18255   SDValue InChain = DAG.getEntryNode();
18256
18257   TargetLowering::ArgListTy Args;
18258   TargetLowering::ArgListEntry Entry;
18259   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
18260     EVT ArgVT = Op->getOperand(i).getValueType();
18261     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
18262            "Unexpected argument type for lowering");
18263     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
18264     Entry.Node = StackPtr;
18265     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
18266                            false, false, 16);
18267     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
18268     Entry.Ty = PointerType::get(ArgTy,0);
18269     Entry.isSExt = false;
18270     Entry.isZExt = false;
18271     Args.push_back(Entry);
18272   }
18273
18274   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
18275                                          getPointerTy());
18276
18277   TargetLowering::CallLoweringInfo CLI(DAG);
18278   CLI.setDebugLoc(dl).setChain(InChain)
18279     .setCallee(getLibcallCallingConv(LC),
18280                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
18281                Callee, std::move(Args), 0)
18282     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
18283
18284   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
18285   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
18286 }
18287
18288 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
18289                              SelectionDAG &DAG) {
18290   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
18291   EVT VT = Op0.getValueType();
18292   SDLoc dl(Op);
18293
18294   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
18295          (VT == MVT::v8i32 && Subtarget->hasInt256()));
18296
18297   // PMULxD operations multiply each even value (starting at 0) of LHS with
18298   // the related value of RHS and produce a widen result.
18299   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18300   // => <2 x i64> <ae|cg>
18301   //
18302   // In other word, to have all the results, we need to perform two PMULxD:
18303   // 1. one with the even values.
18304   // 2. one with the odd values.
18305   // To achieve #2, with need to place the odd values at an even position.
18306   //
18307   // Place the odd value at an even position (basically, shift all values 1
18308   // step to the left):
18309   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
18310   // <a|b|c|d> => <b|undef|d|undef>
18311   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
18312   // <e|f|g|h> => <f|undef|h|undef>
18313   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
18314
18315   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
18316   // ints.
18317   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
18318   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
18319   unsigned Opcode =
18320       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
18321   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
18322   // => <2 x i64> <ae|cg>
18323   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
18324                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
18325   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
18326   // => <2 x i64> <bf|dh>
18327   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
18328                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
18329
18330   // Shuffle it back into the right order.
18331   SDValue Highs, Lows;
18332   if (VT == MVT::v8i32) {
18333     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
18334     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18335     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
18336     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18337   } else {
18338     const int HighMask[] = {1, 5, 3, 7};
18339     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
18340     const int LowMask[] = {0, 4, 2, 6};
18341     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
18342   }
18343
18344   // If we have a signed multiply but no PMULDQ fix up the high parts of a
18345   // unsigned multiply.
18346   if (IsSigned && !Subtarget->hasSSE41()) {
18347     SDValue ShAmt =
18348         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
18349     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
18350                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
18351     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
18352                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
18353
18354     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
18355     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
18356   }
18357
18358   // The first result of MUL_LOHI is actually the low value, followed by the
18359   // high value.
18360   SDValue Ops[] = {Lows, Highs};
18361   return DAG.getMergeValues(Ops, dl);
18362 }
18363
18364 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18365                                          const X86Subtarget *Subtarget) {
18366   MVT VT = Op.getSimpleValueType();
18367   SDLoc dl(Op);
18368   SDValue R = Op.getOperand(0);
18369   SDValue Amt = Op.getOperand(1);
18370
18371   // Optimize shl/srl/sra with constant shift amount.
18372   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18373     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18374       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18375
18376       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
18377           (Subtarget->hasInt256() &&
18378            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
18379           (Subtarget->hasAVX512() &&
18380            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
18381         if (Op.getOpcode() == ISD::SHL)
18382           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
18383                                             DAG);
18384         if (Op.getOpcode() == ISD::SRL)
18385           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
18386                                             DAG);
18387         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
18388           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
18389                                             DAG);
18390       }
18391
18392       if (VT == MVT::v16i8) {
18393         if (Op.getOpcode() == ISD::SHL) {
18394           // Make a large shift.
18395           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl,
18396                                                    MVT::v8i16, R, ShiftAmt,
18397                                                    DAG);
18398           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
18399           // Zero out the rightmost bits.
18400           SmallVector<SDValue, 16> V(16,
18401                                      DAG.getConstant(uint8_t(-1U << ShiftAmt),
18402                                                      MVT::i8));
18403           return DAG.getNode(ISD::AND, dl, VT, SHL,
18404                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18405         }
18406         if (Op.getOpcode() == ISD::SRL) {
18407           // Make a large shift.
18408           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl,
18409                                                    MVT::v8i16, R, ShiftAmt,
18410                                                    DAG);
18411           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
18412           // Zero out the leftmost bits.
18413           SmallVector<SDValue, 16> V(16,
18414                                      DAG.getConstant(uint8_t(-1U) >> ShiftAmt,
18415                                                      MVT::i8));
18416           return DAG.getNode(ISD::AND, dl, VT, SRL,
18417                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18418         }
18419         if (Op.getOpcode() == ISD::SRA) {
18420           if (ShiftAmt == 7) {
18421             // R s>> 7  ===  R s< 0
18422             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18423             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18424           }
18425
18426           // R s>> a === ((R u>> a) ^ m) - m
18427           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18428           SmallVector<SDValue, 16> V(16, DAG.getConstant(128 >> ShiftAmt,
18429                                                          MVT::i8));
18430           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18431           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18432           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18433           return Res;
18434         }
18435         llvm_unreachable("Unknown shift opcode.");
18436       }
18437
18438       if (Subtarget->hasInt256() && VT == MVT::v32i8) {
18439         if (Op.getOpcode() == ISD::SHL) {
18440           // Make a large shift.
18441           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl,
18442                                                    MVT::v16i16, R, ShiftAmt,
18443                                                    DAG);
18444           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
18445           // Zero out the rightmost bits.
18446           SmallVector<SDValue, 32> V(32,
18447                                      DAG.getConstant(uint8_t(-1U << ShiftAmt),
18448                                                      MVT::i8));
18449           return DAG.getNode(ISD::AND, dl, VT, SHL,
18450                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18451         }
18452         if (Op.getOpcode() == ISD::SRL) {
18453           // Make a large shift.
18454           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl,
18455                                                    MVT::v16i16, R, ShiftAmt,
18456                                                    DAG);
18457           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
18458           // Zero out the leftmost bits.
18459           SmallVector<SDValue, 32> V(32,
18460                                      DAG.getConstant(uint8_t(-1U) >> ShiftAmt,
18461                                                      MVT::i8));
18462           return DAG.getNode(ISD::AND, dl, VT, SRL,
18463                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18464         }
18465         if (Op.getOpcode() == ISD::SRA) {
18466           if (ShiftAmt == 7) {
18467             // R s>> 7  ===  R s< 0
18468             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18469             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18470           }
18471
18472           // R s>> a === ((R u>> a) ^ m) - m
18473           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18474           SmallVector<SDValue, 32> V(32, DAG.getConstant(128 >> ShiftAmt,
18475                                                          MVT::i8));
18476           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18477           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18478           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18479           return Res;
18480         }
18481         llvm_unreachable("Unknown shift opcode.");
18482       }
18483     }
18484   }
18485
18486   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18487   if (!Subtarget->is64Bit() &&
18488       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18489       Amt.getOpcode() == ISD::BITCAST &&
18490       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18491     Amt = Amt.getOperand(0);
18492     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18493                      VT.getVectorNumElements();
18494     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18495     uint64_t ShiftAmt = 0;
18496     for (unsigned i = 0; i != Ratio; ++i) {
18497       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
18498       if (!C)
18499         return SDValue();
18500       // 6 == Log2(64)
18501       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18502     }
18503     // Check remaining shift amounts.
18504     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18505       uint64_t ShAmt = 0;
18506       for (unsigned j = 0; j != Ratio; ++j) {
18507         ConstantSDNode *C =
18508           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18509         if (!C)
18510           return SDValue();
18511         // 6 == Log2(64)
18512         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18513       }
18514       if (ShAmt != ShiftAmt)
18515         return SDValue();
18516     }
18517     switch (Op.getOpcode()) {
18518     default:
18519       llvm_unreachable("Unknown shift opcode!");
18520     case ISD::SHL:
18521       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
18522                                         DAG);
18523     case ISD::SRL:
18524       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
18525                                         DAG);
18526     case ISD::SRA:
18527       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
18528                                         DAG);
18529     }
18530   }
18531
18532   return SDValue();
18533 }
18534
18535 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18536                                         const X86Subtarget* Subtarget) {
18537   MVT VT = Op.getSimpleValueType();
18538   SDLoc dl(Op);
18539   SDValue R = Op.getOperand(0);
18540   SDValue Amt = Op.getOperand(1);
18541
18542   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
18543       VT == MVT::v4i32 || VT == MVT::v8i16 ||
18544       (Subtarget->hasInt256() &&
18545        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
18546         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
18547        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
18548     SDValue BaseShAmt;
18549     EVT EltVT = VT.getVectorElementType();
18550
18551     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18552       // Check if this build_vector node is doing a splat.
18553       // If so, then set BaseShAmt equal to the splat value.
18554       BaseShAmt = BV->getSplatValue();
18555       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18556         BaseShAmt = SDValue();
18557     } else {
18558       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18559         Amt = Amt.getOperand(0);
18560
18561       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18562       if (SVN && SVN->isSplat()) {
18563         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18564         SDValue InVec = Amt.getOperand(0);
18565         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18566           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18567                  "Unexpected shuffle index found!");
18568           BaseShAmt = InVec.getOperand(SplatIdx);
18569         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18570            if (ConstantSDNode *C =
18571                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18572              if (C->getZExtValue() == SplatIdx)
18573                BaseShAmt = InVec.getOperand(1);
18574            }
18575         }
18576
18577         if (!BaseShAmt)
18578           // Avoid introducing an extract element from a shuffle.
18579           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18580                                     DAG.getIntPtrConstant(SplatIdx));
18581       }
18582     }
18583
18584     if (BaseShAmt.getNode()) {
18585       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18586       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18587         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18588       else if (EltVT.bitsLT(MVT::i32))
18589         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18590
18591       switch (Op.getOpcode()) {
18592       default:
18593         llvm_unreachable("Unknown shift opcode!");
18594       case ISD::SHL:
18595         switch (VT.SimpleTy) {
18596         default: return SDValue();
18597         case MVT::v2i64:
18598         case MVT::v4i32:
18599         case MVT::v8i16:
18600         case MVT::v4i64:
18601         case MVT::v8i32:
18602         case MVT::v16i16:
18603         case MVT::v16i32:
18604         case MVT::v8i64:
18605           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
18606         }
18607       case ISD::SRA:
18608         switch (VT.SimpleTy) {
18609         default: return SDValue();
18610         case MVT::v4i32:
18611         case MVT::v8i16:
18612         case MVT::v8i32:
18613         case MVT::v16i16:
18614         case MVT::v16i32:
18615         case MVT::v8i64:
18616           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
18617         }
18618       case ISD::SRL:
18619         switch (VT.SimpleTy) {
18620         default: return SDValue();
18621         case MVT::v2i64:
18622         case MVT::v4i32:
18623         case MVT::v8i16:
18624         case MVT::v4i64:
18625         case MVT::v8i32:
18626         case MVT::v16i16:
18627         case MVT::v16i32:
18628         case MVT::v8i64:
18629           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
18630         }
18631       }
18632     }
18633   }
18634
18635   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18636   if (!Subtarget->is64Bit() &&
18637       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
18638       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
18639       Amt.getOpcode() == ISD::BITCAST &&
18640       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18641     Amt = Amt.getOperand(0);
18642     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18643                      VT.getVectorNumElements();
18644     std::vector<SDValue> Vals(Ratio);
18645     for (unsigned i = 0; i != Ratio; ++i)
18646       Vals[i] = Amt.getOperand(i);
18647     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18648       for (unsigned j = 0; j != Ratio; ++j)
18649         if (Vals[j] != Amt.getOperand(i + j))
18650           return SDValue();
18651     }
18652     switch (Op.getOpcode()) {
18653     default:
18654       llvm_unreachable("Unknown shift opcode!");
18655     case ISD::SHL:
18656       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
18657     case ISD::SRL:
18658       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
18659     case ISD::SRA:
18660       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
18661     }
18662   }
18663
18664   return SDValue();
18665 }
18666
18667 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18668                           SelectionDAG &DAG) {
18669   MVT VT = Op.getSimpleValueType();
18670   SDLoc dl(Op);
18671   SDValue R = Op.getOperand(0);
18672   SDValue Amt = Op.getOperand(1);
18673   SDValue V;
18674
18675   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18676   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18677
18678   V = LowerScalarImmediateShift(Op, DAG, Subtarget);
18679   if (V.getNode())
18680     return V;
18681
18682   V = LowerScalarVariableShift(Op, DAG, Subtarget);
18683   if (V.getNode())
18684       return V;
18685
18686   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
18687     return Op;
18688   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
18689   if (Subtarget->hasInt256()) {
18690     if (Op.getOpcode() == ISD::SRL &&
18691         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18692          VT == MVT::v4i64 || VT == MVT::v8i32))
18693       return Op;
18694     if (Op.getOpcode() == ISD::SHL &&
18695         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18696          VT == MVT::v4i64 || VT == MVT::v8i32))
18697       return Op;
18698     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
18699       return Op;
18700   }
18701
18702   // If possible, lower this packed shift into a vector multiply instead of
18703   // expanding it into a sequence of scalar shifts.
18704   // Do this only if the vector shift count is a constant build_vector.
18705   if (Op.getOpcode() == ISD::SHL &&
18706       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18707        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18708       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18709     SmallVector<SDValue, 8> Elts;
18710     EVT SVT = VT.getScalarType();
18711     unsigned SVTBits = SVT.getSizeInBits();
18712     const APInt &One = APInt(SVTBits, 1);
18713     unsigned NumElems = VT.getVectorNumElements();
18714
18715     for (unsigned i=0; i !=NumElems; ++i) {
18716       SDValue Op = Amt->getOperand(i);
18717       if (Op->getOpcode() == ISD::UNDEF) {
18718         Elts.push_back(Op);
18719         continue;
18720       }
18721
18722       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18723       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18724       uint64_t ShAmt = C.getZExtValue();
18725       if (ShAmt >= SVTBits) {
18726         Elts.push_back(DAG.getUNDEF(SVT));
18727         continue;
18728       }
18729       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
18730     }
18731     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18732     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18733   }
18734
18735   // Lower SHL with variable shift amount.
18736   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18737     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
18738
18739     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
18740     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
18741     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18742     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18743   }
18744
18745   // If possible, lower this shift as a sequence of two shifts by
18746   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18747   // Example:
18748   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18749   //
18750   // Could be rewritten as:
18751   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18752   //
18753   // The advantage is that the two shifts from the example would be
18754   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18755   // the vector shift into four scalar shifts plus four pairs of vector
18756   // insert/extract.
18757   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18758       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18759     unsigned TargetOpcode = X86ISD::MOVSS;
18760     bool CanBeSimplified;
18761     // The splat value for the first packed shift (the 'X' from the example).
18762     SDValue Amt1 = Amt->getOperand(0);
18763     // The splat value for the second packed shift (the 'Y' from the example).
18764     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18765                                         Amt->getOperand(2);
18766
18767     // See if it is possible to replace this node with a sequence of
18768     // two shifts followed by a MOVSS/MOVSD
18769     if (VT == MVT::v4i32) {
18770       // Check if it is legal to use a MOVSS.
18771       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18772                         Amt2 == Amt->getOperand(3);
18773       if (!CanBeSimplified) {
18774         // Otherwise, check if we can still simplify this node using a MOVSD.
18775         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18776                           Amt->getOperand(2) == Amt->getOperand(3);
18777         TargetOpcode = X86ISD::MOVSD;
18778         Amt2 = Amt->getOperand(2);
18779       }
18780     } else {
18781       // Do similar checks for the case where the machine value type
18782       // is MVT::v8i16.
18783       CanBeSimplified = Amt1 == Amt->getOperand(1);
18784       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18785         CanBeSimplified = Amt2 == Amt->getOperand(i);
18786
18787       if (!CanBeSimplified) {
18788         TargetOpcode = X86ISD::MOVSD;
18789         CanBeSimplified = true;
18790         Amt2 = Amt->getOperand(4);
18791         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18792           CanBeSimplified = Amt1 == Amt->getOperand(i);
18793         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18794           CanBeSimplified = Amt2 == Amt->getOperand(j);
18795       }
18796     }
18797
18798     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18799         isa<ConstantSDNode>(Amt2)) {
18800       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18801       EVT CastVT = MVT::v4i32;
18802       SDValue Splat1 =
18803         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
18804       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18805       SDValue Splat2 =
18806         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
18807       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18808       if (TargetOpcode == X86ISD::MOVSD)
18809         CastVT = MVT::v2i64;
18810       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
18811       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
18812       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18813                                             BitCast1, DAG);
18814       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
18815     }
18816   }
18817
18818   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
18819     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
18820
18821     // a = a << 5;
18822     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
18823     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
18824
18825     // Turn 'a' into a mask suitable for VSELECT
18826     SDValue VSelM = DAG.getConstant(0x80, VT);
18827     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
18828     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
18829
18830     SDValue CM1 = DAG.getConstant(0x0f, VT);
18831     SDValue CM2 = DAG.getConstant(0x3f, VT);
18832
18833     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
18834     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
18835     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
18836     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
18837     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
18838
18839     // a += a
18840     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
18841     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
18842     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
18843
18844     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
18845     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
18846     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
18847     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
18848     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
18849
18850     // a += a
18851     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
18852     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
18853     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
18854
18855     // return VSELECT(r, r+r, a);
18856     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
18857                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
18858     return R;
18859   }
18860
18861   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18862   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18863   // solution better.
18864   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18865     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
18866     unsigned ExtOpc =
18867         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18868     R = DAG.getNode(ExtOpc, dl, NewVT, R);
18869     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
18870     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18871                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
18872     }
18873
18874   // Decompose 256-bit shifts into smaller 128-bit shifts.
18875   if (VT.is256BitVector()) {
18876     unsigned NumElems = VT.getVectorNumElements();
18877     MVT EltVT = VT.getVectorElementType();
18878     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18879
18880     // Extract the two vectors
18881     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18882     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18883
18884     // Recreate the shift amount vectors
18885     SDValue Amt1, Amt2;
18886     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18887       // Constant shift amount
18888       SmallVector<SDValue, 4> Amt1Csts;
18889       SmallVector<SDValue, 4> Amt2Csts;
18890       for (unsigned i = 0; i != NumElems/2; ++i)
18891         Amt1Csts.push_back(Amt->getOperand(i));
18892       for (unsigned i = NumElems/2; i != NumElems; ++i)
18893         Amt2Csts.push_back(Amt->getOperand(i));
18894
18895       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18896       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18897     } else {
18898       // Variable shift amount
18899       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18900       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18901     }
18902
18903     // Issue new vector shifts for the smaller types
18904     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18905     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18906
18907     // Concatenate the result back
18908     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18909   }
18910
18911   return SDValue();
18912 }
18913
18914 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18915   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18916   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18917   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18918   // has only one use.
18919   SDNode *N = Op.getNode();
18920   SDValue LHS = N->getOperand(0);
18921   SDValue RHS = N->getOperand(1);
18922   unsigned BaseOp = 0;
18923   unsigned Cond = 0;
18924   SDLoc DL(Op);
18925   switch (Op.getOpcode()) {
18926   default: llvm_unreachable("Unknown ovf instruction!");
18927   case ISD::SADDO:
18928     // A subtract of one will be selected as a INC. Note that INC doesn't
18929     // set CF, so we can't do this for UADDO.
18930     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18931       if (C->isOne()) {
18932         BaseOp = X86ISD::INC;
18933         Cond = X86::COND_O;
18934         break;
18935       }
18936     BaseOp = X86ISD::ADD;
18937     Cond = X86::COND_O;
18938     break;
18939   case ISD::UADDO:
18940     BaseOp = X86ISD::ADD;
18941     Cond = X86::COND_B;
18942     break;
18943   case ISD::SSUBO:
18944     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18945     // set CF, so we can't do this for USUBO.
18946     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18947       if (C->isOne()) {
18948         BaseOp = X86ISD::DEC;
18949         Cond = X86::COND_O;
18950         break;
18951       }
18952     BaseOp = X86ISD::SUB;
18953     Cond = X86::COND_O;
18954     break;
18955   case ISD::USUBO:
18956     BaseOp = X86ISD::SUB;
18957     Cond = X86::COND_B;
18958     break;
18959   case ISD::SMULO:
18960     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18961     Cond = X86::COND_O;
18962     break;
18963   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18964     if (N->getValueType(0) == MVT::i8) {
18965       BaseOp = X86ISD::UMUL8;
18966       Cond = X86::COND_O;
18967       break;
18968     }
18969     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18970                                  MVT::i32);
18971     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18972
18973     SDValue SetCC =
18974       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18975                   DAG.getConstant(X86::COND_O, MVT::i32),
18976                   SDValue(Sum.getNode(), 2));
18977
18978     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18979   }
18980   }
18981
18982   // Also sets EFLAGS.
18983   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18984   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18985
18986   SDValue SetCC =
18987     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18988                 DAG.getConstant(Cond, MVT::i32),
18989                 SDValue(Sum.getNode(), 1));
18990
18991   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18992 }
18993
18994 // Sign extension of the low part of vector elements. This may be used either
18995 // when sign extend instructions are not available or if the vector element
18996 // sizes already match the sign-extended size. If the vector elements are in
18997 // their pre-extended size and sign extend instructions are available, that will
18998 // be handled by LowerSIGN_EXTEND.
18999 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
19000                                                   SelectionDAG &DAG) const {
19001   SDLoc dl(Op);
19002   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
19003   MVT VT = Op.getSimpleValueType();
19004
19005   if (!Subtarget->hasSSE2() || !VT.isVector())
19006     return SDValue();
19007
19008   unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
19009                       ExtraVT.getScalarType().getSizeInBits();
19010
19011   switch (VT.SimpleTy) {
19012     default: return SDValue();
19013     case MVT::v8i32:
19014     case MVT::v16i16:
19015       if (!Subtarget->hasFp256())
19016         return SDValue();
19017       if (!Subtarget->hasInt256()) {
19018         // needs to be split
19019         unsigned NumElems = VT.getVectorNumElements();
19020
19021         // Extract the LHS vectors
19022         SDValue LHS = Op.getOperand(0);
19023         SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
19024         SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
19025
19026         MVT EltVT = VT.getVectorElementType();
19027         EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
19028
19029         EVT ExtraEltVT = ExtraVT.getVectorElementType();
19030         unsigned ExtraNumElems = ExtraVT.getVectorNumElements();
19031         ExtraVT = EVT::getVectorVT(*DAG.getContext(), ExtraEltVT,
19032                                    ExtraNumElems/2);
19033         SDValue Extra = DAG.getValueType(ExtraVT);
19034
19035         LHS1 = DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, Extra);
19036         LHS2 = DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, Extra);
19037
19038         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, LHS1, LHS2);
19039       }
19040       // fall through
19041     case MVT::v4i32:
19042     case MVT::v8i16: {
19043       SDValue Op0 = Op.getOperand(0);
19044
19045       // This is a sign extension of some low part of vector elements without
19046       // changing the size of the vector elements themselves:
19047       // Shift-Left + Shift-Right-Algebraic.
19048       SDValue Shl = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, Op0,
19049                                                BitsDiff, DAG);
19050       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, Shl, BitsDiff,
19051                                         DAG);
19052     }
19053   }
19054 }
19055
19056 /// Returns true if the operand type is exactly twice the native width, and
19057 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
19058 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
19059 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
19060 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
19061   const X86Subtarget &Subtarget =
19062       getTargetMachine().getSubtarget<X86Subtarget>();
19063   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
19064
19065   if (OpWidth == 64)
19066     return !Subtarget.is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
19067   else if (OpWidth == 128)
19068     return Subtarget.hasCmpxchg16b();
19069   else
19070     return false;
19071 }
19072
19073 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
19074   return needsCmpXchgNb(SI->getValueOperand()->getType());
19075 }
19076
19077 // Note: this turns large loads into lock cmpxchg8b/16b.
19078 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
19079 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
19080   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
19081   return needsCmpXchgNb(PTy->getElementType());
19082 }
19083
19084 bool X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
19085   const X86Subtarget &Subtarget =
19086       getTargetMachine().getSubtarget<X86Subtarget>();
19087   unsigned NativeWidth = Subtarget.is64Bit() ? 64 : 32;
19088   const Type *MemType = AI->getType();
19089
19090   // If the operand is too big, we must see if cmpxchg8/16b is available
19091   // and default to library calls otherwise.
19092   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19093     return needsCmpXchgNb(MemType);
19094
19095   AtomicRMWInst::BinOp Op = AI->getOperation();
19096   switch (Op) {
19097   default:
19098     llvm_unreachable("Unknown atomic operation");
19099   case AtomicRMWInst::Xchg:
19100   case AtomicRMWInst::Add:
19101   case AtomicRMWInst::Sub:
19102     // It's better to use xadd, xsub or xchg for these in all cases.
19103     return false;
19104   case AtomicRMWInst::Or:
19105   case AtomicRMWInst::And:
19106   case AtomicRMWInst::Xor:
19107     // If the atomicrmw's result isn't actually used, we can just add a "lock"
19108     // prefix to a normal instruction for these operations.
19109     return !AI->use_empty();
19110   case AtomicRMWInst::Nand:
19111   case AtomicRMWInst::Max:
19112   case AtomicRMWInst::Min:
19113   case AtomicRMWInst::UMax:
19114   case AtomicRMWInst::UMin:
19115     // These always require a non-trivial set of data operations on x86. We must
19116     // use a cmpxchg loop.
19117     return true;
19118   }
19119 }
19120
19121 static bool hasMFENCE(const X86Subtarget& Subtarget) {
19122   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
19123   // no-sse2). There isn't any reason to disable it if the target processor
19124   // supports it.
19125   return Subtarget.hasSSE2() || Subtarget.is64Bit();
19126 }
19127
19128 LoadInst *
19129 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
19130   const X86Subtarget &Subtarget =
19131       getTargetMachine().getSubtarget<X86Subtarget>();
19132   unsigned NativeWidth = Subtarget.is64Bit() ? 64 : 32;
19133   const Type *MemType = AI->getType();
19134   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
19135   // there is no benefit in turning such RMWs into loads, and it is actually
19136   // harmful as it introduces a mfence.
19137   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
19138     return nullptr;
19139
19140   auto Builder = IRBuilder<>(AI);
19141   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
19142   auto SynchScope = AI->getSynchScope();
19143   // We must restrict the ordering to avoid generating loads with Release or
19144   // ReleaseAcquire orderings.
19145   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
19146   auto Ptr = AI->getPointerOperand();
19147
19148   // Before the load we need a fence. Here is an example lifted from
19149   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
19150   // is required:
19151   // Thread 0:
19152   //   x.store(1, relaxed);
19153   //   r1 = y.fetch_add(0, release);
19154   // Thread 1:
19155   //   y.fetch_add(42, acquire);
19156   //   r2 = x.load(relaxed);
19157   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
19158   // lowered to just a load without a fence. A mfence flushes the store buffer,
19159   // making the optimization clearly correct.
19160   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
19161   // otherwise, we might be able to be more agressive on relaxed idempotent
19162   // rmw. In practice, they do not look useful, so we don't try to be
19163   // especially clever.
19164   if (SynchScope == SingleThread) {
19165     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
19166     // the IR level, so we must wrap it in an intrinsic.
19167     return nullptr;
19168   } else if (hasMFENCE(Subtarget)) {
19169     Function *MFence = llvm::Intrinsic::getDeclaration(M,
19170             Intrinsic::x86_sse2_mfence);
19171     Builder.CreateCall(MFence);
19172   } else {
19173     // FIXME: it might make sense to use a locked operation here but on a
19174     // different cache-line to prevent cache-line bouncing. In practice it
19175     // is probably a small win, and x86 processors without mfence are rare
19176     // enough that we do not bother.
19177     return nullptr;
19178   }
19179
19180   // Finally we can emit the atomic load.
19181   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
19182           AI->getType()->getPrimitiveSizeInBits());
19183   Loaded->setAtomic(Order, SynchScope);
19184   AI->replaceAllUsesWith(Loaded);
19185   AI->eraseFromParent();
19186   return Loaded;
19187 }
19188
19189 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
19190                                  SelectionDAG &DAG) {
19191   SDLoc dl(Op);
19192   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
19193     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
19194   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
19195     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
19196
19197   // The only fence that needs an instruction is a sequentially-consistent
19198   // cross-thread fence.
19199   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
19200     if (hasMFENCE(*Subtarget))
19201       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
19202
19203     SDValue Chain = Op.getOperand(0);
19204     SDValue Zero = DAG.getConstant(0, MVT::i32);
19205     SDValue Ops[] = {
19206       DAG.getRegister(X86::ESP, MVT::i32), // Base
19207       DAG.getTargetConstant(1, MVT::i8),   // Scale
19208       DAG.getRegister(0, MVT::i32),        // Index
19209       DAG.getTargetConstant(0, MVT::i32),  // Disp
19210       DAG.getRegister(0, MVT::i32),        // Segment.
19211       Zero,
19212       Chain
19213     };
19214     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19215     return SDValue(Res, 0);
19216   }
19217
19218   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19219   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19220 }
19221
19222 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19223                              SelectionDAG &DAG) {
19224   MVT T = Op.getSimpleValueType();
19225   SDLoc DL(Op);
19226   unsigned Reg = 0;
19227   unsigned size = 0;
19228   switch(T.SimpleTy) {
19229   default: llvm_unreachable("Invalid value type!");
19230   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19231   case MVT::i16: Reg = X86::AX;  size = 2; break;
19232   case MVT::i32: Reg = X86::EAX; size = 4; break;
19233   case MVT::i64:
19234     assert(Subtarget->is64Bit() && "Node not type legal!");
19235     Reg = X86::RAX; size = 8;
19236     break;
19237   }
19238   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19239                                   Op.getOperand(2), SDValue());
19240   SDValue Ops[] = { cpIn.getValue(0),
19241                     Op.getOperand(1),
19242                     Op.getOperand(3),
19243                     DAG.getTargetConstant(size, MVT::i8),
19244                     cpIn.getValue(1) };
19245   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19246   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19247   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19248                                            Ops, T, MMO);
19249
19250   SDValue cpOut =
19251     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19252   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19253                                       MVT::i32, cpOut.getValue(2));
19254   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19255                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
19256
19257   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19258   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19259   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19260   return SDValue();
19261 }
19262
19263 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19264                             SelectionDAG &DAG) {
19265   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19266   MVT DstVT = Op.getSimpleValueType();
19267
19268   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19269     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19270     if (DstVT != MVT::f64)
19271       // This conversion needs to be expanded.
19272       return SDValue();
19273
19274     SDValue InVec = Op->getOperand(0);
19275     SDLoc dl(Op);
19276     unsigned NumElts = SrcVT.getVectorNumElements();
19277     EVT SVT = SrcVT.getVectorElementType();
19278
19279     // Widen the vector in input in the case of MVT::v2i32.
19280     // Example: from MVT::v2i32 to MVT::v4i32.
19281     SmallVector<SDValue, 16> Elts;
19282     for (unsigned i = 0, e = NumElts; i != e; ++i)
19283       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19284                                  DAG.getIntPtrConstant(i)));
19285
19286     // Explicitly mark the extra elements as Undef.
19287     SDValue Undef = DAG.getUNDEF(SVT);
19288     for (unsigned i = NumElts, e = NumElts * 2; i != e; ++i)
19289       Elts.push_back(Undef);
19290
19291     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19292     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19293     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
19294     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19295                        DAG.getIntPtrConstant(0));
19296   }
19297
19298   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19299          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19300   assert((DstVT == MVT::i64 ||
19301           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19302          "Unexpected custom BITCAST");
19303   // i64 <=> MMX conversions are Legal.
19304   if (SrcVT==MVT::i64 && DstVT.isVector())
19305     return Op;
19306   if (DstVT==MVT::i64 && SrcVT.isVector())
19307     return Op;
19308   // MMX <=> MMX conversions are Legal.
19309   if (SrcVT.isVector() && DstVT.isVector())
19310     return Op;
19311   // All other conversions need to be expanded.
19312   return SDValue();
19313 }
19314
19315 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19316                           SelectionDAG &DAG) {
19317   SDNode *Node = Op.getNode();
19318   SDLoc dl(Node);
19319
19320   Op = Op.getOperand(0);
19321   EVT VT = Op.getValueType();
19322   assert((VT.is128BitVector() || VT.is256BitVector()) &&
19323          "CTPOP lowering only implemented for 128/256-bit wide vector types");
19324
19325   unsigned NumElts = VT.getVectorNumElements();
19326   EVT EltVT = VT.getVectorElementType();
19327   unsigned Len = EltVT.getSizeInBits();
19328
19329   // This is the vectorized version of the "best" algorithm from
19330   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19331   // with a minor tweak to use a series of adds + shifts instead of vector
19332   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
19333   //
19334   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
19335   //  v8i32 => Always profitable
19336   //
19337   // FIXME: There a couple of possible improvements:
19338   //
19339   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
19340   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
19341   //
19342   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
19343          "CTPOP not implemented for this vector element type.");
19344
19345   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
19346   // extra legalization.
19347   bool NeedsBitcast = EltVT == MVT::i32;
19348   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
19349
19350   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), EltVT);
19351   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), EltVT);
19352   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), EltVT);
19353
19354   // v = v - ((v >> 1) & 0x55555555...)
19355   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, EltVT));
19356   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
19357   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
19358   if (NeedsBitcast)
19359     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
19360
19361   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
19362   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
19363   if (NeedsBitcast)
19364     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
19365
19366   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
19367   if (VT != And.getValueType())
19368     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
19369   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
19370
19371   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19372   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
19373   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
19374   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, EltVT));
19375   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
19376
19377   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
19378   if (NeedsBitcast) {
19379     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
19380     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
19381     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
19382   }
19383
19384   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
19385   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
19386   if (VT != AndRHS.getValueType()) {
19387     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
19388     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
19389   }
19390   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
19391
19392   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19393   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, EltVT));
19394   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
19395   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
19396   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
19397
19398   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
19399   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
19400   if (NeedsBitcast) {
19401     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
19402     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
19403   }
19404   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
19405   if (VT != And.getValueType())
19406     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
19407
19408   // The algorithm mentioned above uses:
19409   //    v = (v * 0x01010101...) >> (Len - 8)
19410   //
19411   // Change it to use vector adds + vector shifts which yield faster results on
19412   // Haswell than using vector integer multiplication.
19413   //
19414   // For i32 elements:
19415   //    v = v + (v >> 8)
19416   //    v = v + (v >> 16)
19417   //
19418   // For i64 elements:
19419   //    v = v + (v >> 8)
19420   //    v = v + (v >> 16)
19421   //    v = v + (v >> 32)
19422   //
19423   Add = And;
19424   SmallVector<SDValue, 8> Csts;
19425   for (unsigned i = 8; i <= Len/2; i *= 2) {
19426     Csts.assign(NumElts, DAG.getConstant(i, EltVT));
19427     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
19428     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
19429     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
19430     Csts.clear();
19431   }
19432
19433   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
19434   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), EltVT);
19435   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
19436   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
19437   if (NeedsBitcast) {
19438     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
19439     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
19440   }
19441   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
19442   if (VT != And.getValueType())
19443     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
19444
19445   return And;
19446 }
19447
19448 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19449   SDNode *Node = Op.getNode();
19450   SDLoc dl(Node);
19451   EVT T = Node->getValueType(0);
19452   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19453                               DAG.getConstant(0, T), Node->getOperand(2));
19454   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19455                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19456                        Node->getOperand(0),
19457                        Node->getOperand(1), negOp,
19458                        cast<AtomicSDNode>(Node)->getMemOperand(),
19459                        cast<AtomicSDNode>(Node)->getOrdering(),
19460                        cast<AtomicSDNode>(Node)->getSynchScope());
19461 }
19462
19463 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19464   SDNode *Node = Op.getNode();
19465   SDLoc dl(Node);
19466   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19467
19468   // Convert seq_cst store -> xchg
19469   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19470   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19471   //        (The only way to get a 16-byte store is cmpxchg16b)
19472   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19473   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19474       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19475     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19476                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19477                                  Node->getOperand(0),
19478                                  Node->getOperand(1), Node->getOperand(2),
19479                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19480                                  cast<AtomicSDNode>(Node)->getOrdering(),
19481                                  cast<AtomicSDNode>(Node)->getSynchScope());
19482     return Swap.getValue(1);
19483   }
19484   // Other atomic stores have a simple pattern.
19485   return Op;
19486 }
19487
19488 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19489   EVT VT = Op.getNode()->getSimpleValueType(0);
19490
19491   // Let legalize expand this if it isn't a legal type yet.
19492   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19493     return SDValue();
19494
19495   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19496
19497   unsigned Opc;
19498   bool ExtraOp = false;
19499   switch (Op.getOpcode()) {
19500   default: llvm_unreachable("Invalid code");
19501   case ISD::ADDC: Opc = X86ISD::ADD; break;
19502   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19503   case ISD::SUBC: Opc = X86ISD::SUB; break;
19504   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19505   }
19506
19507   if (!ExtraOp)
19508     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19509                        Op.getOperand(1));
19510   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19511                      Op.getOperand(1), Op.getOperand(2));
19512 }
19513
19514 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19515                             SelectionDAG &DAG) {
19516   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19517
19518   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19519   // which returns the values as { float, float } (in XMM0) or
19520   // { double, double } (which is returned in XMM0, XMM1).
19521   SDLoc dl(Op);
19522   SDValue Arg = Op.getOperand(0);
19523   EVT ArgVT = Arg.getValueType();
19524   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19525
19526   TargetLowering::ArgListTy Args;
19527   TargetLowering::ArgListEntry Entry;
19528
19529   Entry.Node = Arg;
19530   Entry.Ty = ArgTy;
19531   Entry.isSExt = false;
19532   Entry.isZExt = false;
19533   Args.push_back(Entry);
19534
19535   bool isF64 = ArgVT == MVT::f64;
19536   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19537   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19538   // the results are returned via SRet in memory.
19539   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19540   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19541   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
19542
19543   Type *RetTy = isF64
19544     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19545     : (Type*)VectorType::get(ArgTy, 4);
19546
19547   TargetLowering::CallLoweringInfo CLI(DAG);
19548   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19549     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19550
19551   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19552
19553   if (isF64)
19554     // Returned in xmm0 and xmm1.
19555     return CallResult.first;
19556
19557   // Returned in bits 0:31 and 32:64 xmm0.
19558   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19559                                CallResult.first, DAG.getIntPtrConstant(0));
19560   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19561                                CallResult.first, DAG.getIntPtrConstant(1));
19562   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19563   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19564 }
19565
19566 /// LowerOperation - Provide custom lowering hooks for some operations.
19567 ///
19568 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19569   switch (Op.getOpcode()) {
19570   default: llvm_unreachable("Should not custom lower this!");
19571   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
19572   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19573   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19574     return LowerCMP_SWAP(Op, Subtarget, DAG);
19575   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19576   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19577   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19578   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19579   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
19580   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
19581   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19582   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19583   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19584   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19585   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19586   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19587   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19588   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19589   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19590   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19591   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19592   case ISD::SHL_PARTS:
19593   case ISD::SRA_PARTS:
19594   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19595   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19596   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19597   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19598   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19599   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19600   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19601   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19602   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19603   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19604   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19605   case ISD::FABS:
19606   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19607   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19608   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19609   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19610   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19611   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19612   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19613   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19614   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19615   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19616   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19617   case ISD::INTRINSIC_VOID:
19618   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19619   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19620   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19621   case ISD::FRAME_TO_ARGS_OFFSET:
19622                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19623   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19624   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19625   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19626   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19627   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19628   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19629   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19630   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
19631   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
19632   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
19633   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19634   case ISD::UMUL_LOHI:
19635   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19636   case ISD::SRA:
19637   case ISD::SRL:
19638   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19639   case ISD::SADDO:
19640   case ISD::UADDO:
19641   case ISD::SSUBO:
19642   case ISD::USUBO:
19643   case ISD::SMULO:
19644   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19645   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19646   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19647   case ISD::ADDC:
19648   case ISD::ADDE:
19649   case ISD::SUBC:
19650   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19651   case ISD::ADD:                return LowerADD(Op, DAG);
19652   case ISD::SUB:                return LowerSUB(Op, DAG);
19653   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19654   }
19655 }
19656
19657 /// ReplaceNodeResults - Replace a node with an illegal result type
19658 /// with a new node built out of custom code.
19659 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19660                                            SmallVectorImpl<SDValue>&Results,
19661                                            SelectionDAG &DAG) const {
19662   SDLoc dl(N);
19663   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19664   switch (N->getOpcode()) {
19665   default:
19666     llvm_unreachable("Do not know how to custom type legalize this operation!");
19667   case ISD::SIGN_EXTEND_INREG:
19668   case ISD::ADDC:
19669   case ISD::ADDE:
19670   case ISD::SUBC:
19671   case ISD::SUBE:
19672     // We don't want to expand or promote these.
19673     return;
19674   case ISD::SDIV:
19675   case ISD::UDIV:
19676   case ISD::SREM:
19677   case ISD::UREM:
19678   case ISD::SDIVREM:
19679   case ISD::UDIVREM: {
19680     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19681     Results.push_back(V);
19682     return;
19683   }
19684   case ISD::FP_TO_SINT:
19685   case ISD::FP_TO_UINT: {
19686     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19687
19688     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
19689       return;
19690
19691     std::pair<SDValue,SDValue> Vals =
19692         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19693     SDValue FIST = Vals.first, StackSlot = Vals.second;
19694     if (FIST.getNode()) {
19695       EVT VT = N->getValueType(0);
19696       // Return a load from the stack slot.
19697       if (StackSlot.getNode())
19698         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19699                                       MachinePointerInfo(),
19700                                       false, false, false, 0));
19701       else
19702         Results.push_back(FIST);
19703     }
19704     return;
19705   }
19706   case ISD::UINT_TO_FP: {
19707     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19708     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19709         N->getValueType(0) != MVT::v2f32)
19710       return;
19711     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19712                                  N->getOperand(0));
19713     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
19714                                      MVT::f64);
19715     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19716     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19717                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
19718     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
19719     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19720     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19721     return;
19722   }
19723   case ISD::FP_ROUND: {
19724     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19725         return;
19726     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19727     Results.push_back(V);
19728     return;
19729   }
19730   case ISD::INTRINSIC_W_CHAIN: {
19731     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19732     switch (IntNo) {
19733     default : llvm_unreachable("Do not know how to custom type "
19734                                "legalize this intrinsic operation!");
19735     case Intrinsic::x86_rdtsc:
19736       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19737                                      Results);
19738     case Intrinsic::x86_rdtscp:
19739       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19740                                      Results);
19741     case Intrinsic::x86_rdpmc:
19742       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19743     }
19744   }
19745   case ISD::READCYCLECOUNTER: {
19746     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19747                                    Results);
19748   }
19749   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19750     EVT T = N->getValueType(0);
19751     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19752     bool Regs64bit = T == MVT::i128;
19753     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19754     SDValue cpInL, cpInH;
19755     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19756                         DAG.getConstant(0, HalfT));
19757     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19758                         DAG.getConstant(1, HalfT));
19759     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19760                              Regs64bit ? X86::RAX : X86::EAX,
19761                              cpInL, SDValue());
19762     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19763                              Regs64bit ? X86::RDX : X86::EDX,
19764                              cpInH, cpInL.getValue(1));
19765     SDValue swapInL, swapInH;
19766     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19767                           DAG.getConstant(0, HalfT));
19768     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19769                           DAG.getConstant(1, HalfT));
19770     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19771                                Regs64bit ? X86::RBX : X86::EBX,
19772                                swapInL, cpInH.getValue(1));
19773     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19774                                Regs64bit ? X86::RCX : X86::ECX,
19775                                swapInH, swapInL.getValue(1));
19776     SDValue Ops[] = { swapInH.getValue(0),
19777                       N->getOperand(1),
19778                       swapInH.getValue(1) };
19779     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19780     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19781     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19782                                   X86ISD::LCMPXCHG8_DAG;
19783     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19784     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19785                                         Regs64bit ? X86::RAX : X86::EAX,
19786                                         HalfT, Result.getValue(1));
19787     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19788                                         Regs64bit ? X86::RDX : X86::EDX,
19789                                         HalfT, cpOutL.getValue(2));
19790     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19791
19792     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19793                                         MVT::i32, cpOutH.getValue(2));
19794     SDValue Success =
19795         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19796                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
19797     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19798
19799     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19800     Results.push_back(Success);
19801     Results.push_back(EFLAGS.getValue(1));
19802     return;
19803   }
19804   case ISD::ATOMIC_SWAP:
19805   case ISD::ATOMIC_LOAD_ADD:
19806   case ISD::ATOMIC_LOAD_SUB:
19807   case ISD::ATOMIC_LOAD_AND:
19808   case ISD::ATOMIC_LOAD_OR:
19809   case ISD::ATOMIC_LOAD_XOR:
19810   case ISD::ATOMIC_LOAD_NAND:
19811   case ISD::ATOMIC_LOAD_MIN:
19812   case ISD::ATOMIC_LOAD_MAX:
19813   case ISD::ATOMIC_LOAD_UMIN:
19814   case ISD::ATOMIC_LOAD_UMAX:
19815   case ISD::ATOMIC_LOAD: {
19816     // Delegate to generic TypeLegalization. Situations we can really handle
19817     // should have already been dealt with by AtomicExpandPass.cpp.
19818     break;
19819   }
19820   case ISD::BITCAST: {
19821     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19822     EVT DstVT = N->getValueType(0);
19823     EVT SrcVT = N->getOperand(0)->getValueType(0);
19824
19825     if (SrcVT != MVT::f64 ||
19826         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19827       return;
19828
19829     unsigned NumElts = DstVT.getVectorNumElements();
19830     EVT SVT = DstVT.getVectorElementType();
19831     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19832     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19833                                    MVT::v2f64, N->getOperand(0));
19834     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
19835
19836     if (ExperimentalVectorWideningLegalization) {
19837       // If we are legalizing vectors by widening, we already have the desired
19838       // legal vector type, just return it.
19839       Results.push_back(ToVecInt);
19840       return;
19841     }
19842
19843     SmallVector<SDValue, 8> Elts;
19844     for (unsigned i = 0, e = NumElts; i != e; ++i)
19845       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19846                                    ToVecInt, DAG.getIntPtrConstant(i)));
19847
19848     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19849   }
19850   }
19851 }
19852
19853 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19854   switch (Opcode) {
19855   default: return nullptr;
19856   case X86ISD::BSF:                return "X86ISD::BSF";
19857   case X86ISD::BSR:                return "X86ISD::BSR";
19858   case X86ISD::SHLD:               return "X86ISD::SHLD";
19859   case X86ISD::SHRD:               return "X86ISD::SHRD";
19860   case X86ISD::FAND:               return "X86ISD::FAND";
19861   case X86ISD::FANDN:              return "X86ISD::FANDN";
19862   case X86ISD::FOR:                return "X86ISD::FOR";
19863   case X86ISD::FXOR:               return "X86ISD::FXOR";
19864   case X86ISD::FSRL:               return "X86ISD::FSRL";
19865   case X86ISD::FILD:               return "X86ISD::FILD";
19866   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19867   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19868   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19869   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19870   case X86ISD::FLD:                return "X86ISD::FLD";
19871   case X86ISD::FST:                return "X86ISD::FST";
19872   case X86ISD::CALL:               return "X86ISD::CALL";
19873   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19874   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19875   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19876   case X86ISD::BT:                 return "X86ISD::BT";
19877   case X86ISD::CMP:                return "X86ISD::CMP";
19878   case X86ISD::COMI:               return "X86ISD::COMI";
19879   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19880   case X86ISD::CMPM:               return "X86ISD::CMPM";
19881   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19882   case X86ISD::SETCC:              return "X86ISD::SETCC";
19883   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19884   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19885   case X86ISD::CMOV:               return "X86ISD::CMOV";
19886   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19887   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19888   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19889   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19890   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19891   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19892   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19893   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19894   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19895   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19896   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19897   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19898   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19899   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19900   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19901   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19902   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19903   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19904   case X86ISD::HADD:               return "X86ISD::HADD";
19905   case X86ISD::HSUB:               return "X86ISD::HSUB";
19906   case X86ISD::FHADD:              return "X86ISD::FHADD";
19907   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19908   case X86ISD::UMAX:               return "X86ISD::UMAX";
19909   case X86ISD::UMIN:               return "X86ISD::UMIN";
19910   case X86ISD::SMAX:               return "X86ISD::SMAX";
19911   case X86ISD::SMIN:               return "X86ISD::SMIN";
19912   case X86ISD::FMAX:               return "X86ISD::FMAX";
19913   case X86ISD::FMIN:               return "X86ISD::FMIN";
19914   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19915   case X86ISD::FMINC:              return "X86ISD::FMINC";
19916   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19917   case X86ISD::FRCP:               return "X86ISD::FRCP";
19918   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19919   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19920   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19921   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19922   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19923   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19924   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19925   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19926   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19927   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19928   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19929   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19930   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19931   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19932   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19933   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19934   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19935   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
19936   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19937   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19938   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19939   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19940   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19941   case X86ISD::VSHL:               return "X86ISD::VSHL";
19942   case X86ISD::VSRL:               return "X86ISD::VSRL";
19943   case X86ISD::VSRA:               return "X86ISD::VSRA";
19944   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19945   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19946   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19947   case X86ISD::CMPP:               return "X86ISD::CMPP";
19948   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19949   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19950   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19951   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19952   case X86ISD::ADD:                return "X86ISD::ADD";
19953   case X86ISD::SUB:                return "X86ISD::SUB";
19954   case X86ISD::ADC:                return "X86ISD::ADC";
19955   case X86ISD::SBB:                return "X86ISD::SBB";
19956   case X86ISD::SMUL:               return "X86ISD::SMUL";
19957   case X86ISD::UMUL:               return "X86ISD::UMUL";
19958   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19959   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19960   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19961   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19962   case X86ISD::INC:                return "X86ISD::INC";
19963   case X86ISD::DEC:                return "X86ISD::DEC";
19964   case X86ISD::OR:                 return "X86ISD::OR";
19965   case X86ISD::XOR:                return "X86ISD::XOR";
19966   case X86ISD::AND:                return "X86ISD::AND";
19967   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19968   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
19969   case X86ISD::PTEST:              return "X86ISD::PTEST";
19970   case X86ISD::TESTP:              return "X86ISD::TESTP";
19971   case X86ISD::TESTM:              return "X86ISD::TESTM";
19972   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
19973   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
19974   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
19975   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
19976   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
19977   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
19978   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
19979   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
19980   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
19981   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
19982   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
19983   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
19984   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
19985   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
19986   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
19987   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
19988   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
19989   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
19990   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
19991   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
19992   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
19993   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
19994   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
19995   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
19996   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
19997   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
19998   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
19999   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20000   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20001   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20002   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20003   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20004   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20005   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20006   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20007   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20008   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20009   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20010   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
20011   case X86ISD::SAHF:               return "X86ISD::SAHF";
20012   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20013   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20014   case X86ISD::FMADD:              return "X86ISD::FMADD";
20015   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20016   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20017   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20018   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20019   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20020   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20021   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20022   case X86ISD::XTEST:              return "X86ISD::XTEST";
20023   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20024   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20025   case X86ISD::SELECT:             return "X86ISD::SELECT";
20026   }
20027 }
20028
20029 // isLegalAddressingMode - Return true if the addressing mode represented
20030 // by AM is legal for this target, for a load/store of the specified type.
20031 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
20032                                               Type *Ty) const {
20033   // X86 supports extremely general addressing modes.
20034   CodeModel::Model M = getTargetMachine().getCodeModel();
20035   Reloc::Model R = getTargetMachine().getRelocationModel();
20036
20037   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20038   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20039     return false;
20040
20041   if (AM.BaseGV) {
20042     unsigned GVFlags =
20043       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20044
20045     // If a reference to this global requires an extra load, we can't fold it.
20046     if (isGlobalStubReference(GVFlags))
20047       return false;
20048
20049     // If BaseGV requires a register for the PIC base, we cannot also have a
20050     // BaseReg specified.
20051     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20052       return false;
20053
20054     // If lower 4G is not available, then we must use rip-relative addressing.
20055     if ((M != CodeModel::Small || R != Reloc::Static) &&
20056         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20057       return false;
20058   }
20059
20060   switch (AM.Scale) {
20061   case 0:
20062   case 1:
20063   case 2:
20064   case 4:
20065   case 8:
20066     // These scales always work.
20067     break;
20068   case 3:
20069   case 5:
20070   case 9:
20071     // These scales are formed with basereg+scalereg.  Only accept if there is
20072     // no basereg yet.
20073     if (AM.HasBaseReg)
20074       return false;
20075     break;
20076   default:  // Other stuff never works.
20077     return false;
20078   }
20079
20080   return true;
20081 }
20082
20083 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20084   unsigned Bits = Ty->getScalarSizeInBits();
20085
20086   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20087   // particularly cheaper than those without.
20088   if (Bits == 8)
20089     return false;
20090
20091   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20092   // variable shifts just as cheap as scalar ones.
20093   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20094     return false;
20095
20096   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20097   // fully general vector.
20098   return true;
20099 }
20100
20101 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20102   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20103     return false;
20104   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20105   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20106   return NumBits1 > NumBits2;
20107 }
20108
20109 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20110   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20111     return false;
20112
20113   if (!isTypeLegal(EVT::getEVT(Ty1)))
20114     return false;
20115
20116   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20117
20118   // Assuming the caller doesn't have a zeroext or signext return parameter,
20119   // truncation all the way down to i1 is valid.
20120   return true;
20121 }
20122
20123 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20124   return isInt<32>(Imm);
20125 }
20126
20127 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20128   // Can also use sub to handle negated immediates.
20129   return isInt<32>(Imm);
20130 }
20131
20132 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20133   if (!VT1.isInteger() || !VT2.isInteger())
20134     return false;
20135   unsigned NumBits1 = VT1.getSizeInBits();
20136   unsigned NumBits2 = VT2.getSizeInBits();
20137   return NumBits1 > NumBits2;
20138 }
20139
20140 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20141   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20142   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20143 }
20144
20145 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20146   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20147   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20148 }
20149
20150 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20151   EVT VT1 = Val.getValueType();
20152   if (isZExtFree(VT1, VT2))
20153     return true;
20154
20155   if (Val.getOpcode() != ISD::LOAD)
20156     return false;
20157
20158   if (!VT1.isSimple() || !VT1.isInteger() ||
20159       !VT2.isSimple() || !VT2.isInteger())
20160     return false;
20161
20162   switch (VT1.getSimpleVT().SimpleTy) {
20163   default: break;
20164   case MVT::i8:
20165   case MVT::i16:
20166   case MVT::i32:
20167     // X86 has 8, 16, and 32-bit zero-extending loads.
20168     return true;
20169   }
20170
20171   return false;
20172 }
20173
20174 bool
20175 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20176   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
20177     return false;
20178
20179   VT = VT.getScalarType();
20180
20181   if (!VT.isSimple())
20182     return false;
20183
20184   switch (VT.getSimpleVT().SimpleTy) {
20185   case MVT::f32:
20186   case MVT::f64:
20187     return true;
20188   default:
20189     break;
20190   }
20191
20192   return false;
20193 }
20194
20195 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20196   // i16 instructions are longer (0x66 prefix) and potentially slower.
20197   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20198 }
20199
20200 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20201 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20202 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20203 /// are assumed to be legal.
20204 bool
20205 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20206                                       EVT VT) const {
20207   if (!VT.isSimple())
20208     return false;
20209
20210   MVT SVT = VT.getSimpleVT();
20211
20212   // Very little shuffling can be done for 64-bit vectors right now.
20213   if (VT.getSizeInBits() == 64)
20214     return false;
20215
20216   // This is an experimental legality test that is tailored to match the
20217   // legality test of the experimental lowering more closely. They are gated
20218   // separately to ease testing of performance differences.
20219   if (ExperimentalVectorShuffleLegality)
20220     // We only care that the types being shuffled are legal. The lowering can
20221     // handle any possible shuffle mask that results.
20222     return isTypeLegal(SVT);
20223
20224   // If this is a single-input shuffle with no 128 bit lane crossings we can
20225   // lower it into pshufb.
20226   if ((SVT.is128BitVector() && Subtarget->hasSSSE3()) ||
20227       (SVT.is256BitVector() && Subtarget->hasInt256())) {
20228     bool isLegal = true;
20229     for (unsigned I = 0, E = M.size(); I != E; ++I) {
20230       if (M[I] >= (int)SVT.getVectorNumElements() ||
20231           ShuffleCrosses128bitLane(SVT, I, M[I])) {
20232         isLegal = false;
20233         break;
20234       }
20235     }
20236     if (isLegal)
20237       return true;
20238   }
20239
20240   // FIXME: blends, shifts.
20241   return (SVT.getVectorNumElements() == 2 ||
20242           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
20243           isMOVLMask(M, SVT) ||
20244           isCommutedMOVLMask(M, SVT) ||
20245           isMOVHLPSMask(M, SVT) ||
20246           isSHUFPMask(M, SVT) ||
20247           isSHUFPMask(M, SVT, /* Commuted */ true) ||
20248           isPSHUFDMask(M, SVT) ||
20249           isPSHUFDMask(M, SVT, /* SecondOperand */ true) ||
20250           isPSHUFHWMask(M, SVT, Subtarget->hasInt256()) ||
20251           isPSHUFLWMask(M, SVT, Subtarget->hasInt256()) ||
20252           isPALIGNRMask(M, SVT, Subtarget) ||
20253           isUNPCKLMask(M, SVT, Subtarget->hasInt256()) ||
20254           isUNPCKHMask(M, SVT, Subtarget->hasInt256()) ||
20255           isUNPCKL_v_undef_Mask(M, SVT, Subtarget->hasInt256()) ||
20256           isUNPCKH_v_undef_Mask(M, SVT, Subtarget->hasInt256()) ||
20257           isBlendMask(M, SVT, Subtarget->hasSSE41(), Subtarget->hasInt256()) ||
20258           (Subtarget->hasSSE41() && isINSERTPSMask(M, SVT)));
20259 }
20260
20261 bool
20262 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20263                                           EVT VT) const {
20264   if (!VT.isSimple())
20265     return false;
20266
20267   MVT SVT = VT.getSimpleVT();
20268
20269   // This is an experimental legality test that is tailored to match the
20270   // legality test of the experimental lowering more closely. They are gated
20271   // separately to ease testing of performance differences.
20272   if (ExperimentalVectorShuffleLegality)
20273     // The new vector shuffle lowering is very good at managing zero-inputs.
20274     return isShuffleMaskLegal(Mask, VT);
20275
20276   unsigned NumElts = SVT.getVectorNumElements();
20277   // FIXME: This collection of masks seems suspect.
20278   if (NumElts == 2)
20279     return true;
20280   if (NumElts == 4 && SVT.is128BitVector()) {
20281     return (isMOVLMask(Mask, SVT)  ||
20282             isCommutedMOVLMask(Mask, SVT, true) ||
20283             isSHUFPMask(Mask, SVT) ||
20284             isSHUFPMask(Mask, SVT, /* Commuted */ true) ||
20285             isBlendMask(Mask, SVT, Subtarget->hasSSE41(),
20286                         Subtarget->hasInt256()));
20287   }
20288   return false;
20289 }
20290
20291 //===----------------------------------------------------------------------===//
20292 //                           X86 Scheduler Hooks
20293 //===----------------------------------------------------------------------===//
20294
20295 /// Utility function to emit xbegin specifying the start of an RTM region.
20296 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20297                                      const TargetInstrInfo *TII) {
20298   DebugLoc DL = MI->getDebugLoc();
20299
20300   const BasicBlock *BB = MBB->getBasicBlock();
20301   MachineFunction::iterator I = MBB;
20302   ++I;
20303
20304   // For the v = xbegin(), we generate
20305   //
20306   // thisMBB:
20307   //  xbegin sinkMBB
20308   //
20309   // mainMBB:
20310   //  eax = -1
20311   //
20312   // sinkMBB:
20313   //  v = eax
20314
20315   MachineBasicBlock *thisMBB = MBB;
20316   MachineFunction *MF = MBB->getParent();
20317   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20318   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20319   MF->insert(I, mainMBB);
20320   MF->insert(I, sinkMBB);
20321
20322   // Transfer the remainder of BB and its successor edges to sinkMBB.
20323   sinkMBB->splice(sinkMBB->begin(), MBB,
20324                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20325   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20326
20327   // thisMBB:
20328   //  xbegin sinkMBB
20329   //  # fallthrough to mainMBB
20330   //  # abortion to sinkMBB
20331   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20332   thisMBB->addSuccessor(mainMBB);
20333   thisMBB->addSuccessor(sinkMBB);
20334
20335   // mainMBB:
20336   //  EAX = -1
20337   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20338   mainMBB->addSuccessor(sinkMBB);
20339
20340   // sinkMBB:
20341   // EAX is live into the sinkMBB
20342   sinkMBB->addLiveIn(X86::EAX);
20343   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20344           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20345     .addReg(X86::EAX);
20346
20347   MI->eraseFromParent();
20348   return sinkMBB;
20349 }
20350
20351 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20352 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20353 // in the .td file.
20354 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20355                                        const TargetInstrInfo *TII) {
20356   unsigned Opc;
20357   switch (MI->getOpcode()) {
20358   default: llvm_unreachable("illegal opcode!");
20359   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20360   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20361   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20362   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20363   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20364   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20365   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20366   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20367   }
20368
20369   DebugLoc dl = MI->getDebugLoc();
20370   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20371
20372   unsigned NumArgs = MI->getNumOperands();
20373   for (unsigned i = 1; i < NumArgs; ++i) {
20374     MachineOperand &Op = MI->getOperand(i);
20375     if (!(Op.isReg() && Op.isImplicit()))
20376       MIB.addOperand(Op);
20377   }
20378   if (MI->hasOneMemOperand())
20379     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20380
20381   BuildMI(*BB, MI, dl,
20382     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20383     .addReg(X86::XMM0);
20384
20385   MI->eraseFromParent();
20386   return BB;
20387 }
20388
20389 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20390 // defs in an instruction pattern
20391 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20392                                        const TargetInstrInfo *TII) {
20393   unsigned Opc;
20394   switch (MI->getOpcode()) {
20395   default: llvm_unreachable("illegal opcode!");
20396   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20397   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20398   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20399   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20400   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20401   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20402   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20403   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20404   }
20405
20406   DebugLoc dl = MI->getDebugLoc();
20407   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20408
20409   unsigned NumArgs = MI->getNumOperands(); // remove the results
20410   for (unsigned i = 1; i < NumArgs; ++i) {
20411     MachineOperand &Op = MI->getOperand(i);
20412     if (!(Op.isReg() && Op.isImplicit()))
20413       MIB.addOperand(Op);
20414   }
20415   if (MI->hasOneMemOperand())
20416     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20417
20418   BuildMI(*BB, MI, dl,
20419     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20420     .addReg(X86::ECX);
20421
20422   MI->eraseFromParent();
20423   return BB;
20424 }
20425
20426 static MachineBasicBlock * EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20427                                        const TargetInstrInfo *TII,
20428                                        const X86Subtarget* Subtarget) {
20429   DebugLoc dl = MI->getDebugLoc();
20430
20431   // Address into RAX/EAX, other two args into ECX, EDX.
20432   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20433   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20434   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20435   for (int i = 0; i < X86::AddrNumOperands; ++i)
20436     MIB.addOperand(MI->getOperand(i));
20437
20438   unsigned ValOps = X86::AddrNumOperands;
20439   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20440     .addReg(MI->getOperand(ValOps).getReg());
20441   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20442     .addReg(MI->getOperand(ValOps+1).getReg());
20443
20444   // The instruction doesn't actually take any operands though.
20445   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20446
20447   MI->eraseFromParent(); // The pseudo is gone now.
20448   return BB;
20449 }
20450
20451 MachineBasicBlock *
20452 X86TargetLowering::EmitVAARG64WithCustomInserter(
20453                    MachineInstr *MI,
20454                    MachineBasicBlock *MBB) const {
20455   // Emit va_arg instruction on X86-64.
20456
20457   // Operands to this pseudo-instruction:
20458   // 0  ) Output        : destination address (reg)
20459   // 1-5) Input         : va_list address (addr, i64mem)
20460   // 6  ) ArgSize       : Size (in bytes) of vararg type
20461   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20462   // 8  ) Align         : Alignment of type
20463   // 9  ) EFLAGS (implicit-def)
20464
20465   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20466   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
20467
20468   unsigned DestReg = MI->getOperand(0).getReg();
20469   MachineOperand &Base = MI->getOperand(1);
20470   MachineOperand &Scale = MI->getOperand(2);
20471   MachineOperand &Index = MI->getOperand(3);
20472   MachineOperand &Disp = MI->getOperand(4);
20473   MachineOperand &Segment = MI->getOperand(5);
20474   unsigned ArgSize = MI->getOperand(6).getImm();
20475   unsigned ArgMode = MI->getOperand(7).getImm();
20476   unsigned Align = MI->getOperand(8).getImm();
20477
20478   // Memory Reference
20479   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20480   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20481   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20482
20483   // Machine Information
20484   const TargetInstrInfo *TII = MBB->getParent()->getSubtarget().getInstrInfo();
20485   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20486   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20487   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20488   DebugLoc DL = MI->getDebugLoc();
20489
20490   // struct va_list {
20491   //   i32   gp_offset
20492   //   i32   fp_offset
20493   //   i64   overflow_area (address)
20494   //   i64   reg_save_area (address)
20495   // }
20496   // sizeof(va_list) = 24
20497   // alignment(va_list) = 8
20498
20499   unsigned TotalNumIntRegs = 6;
20500   unsigned TotalNumXMMRegs = 8;
20501   bool UseGPOffset = (ArgMode == 1);
20502   bool UseFPOffset = (ArgMode == 2);
20503   unsigned MaxOffset = TotalNumIntRegs * 8 +
20504                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20505
20506   /* Align ArgSize to a multiple of 8 */
20507   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20508   bool NeedsAlign = (Align > 8);
20509
20510   MachineBasicBlock *thisMBB = MBB;
20511   MachineBasicBlock *overflowMBB;
20512   MachineBasicBlock *offsetMBB;
20513   MachineBasicBlock *endMBB;
20514
20515   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20516   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20517   unsigned OffsetReg = 0;
20518
20519   if (!UseGPOffset && !UseFPOffset) {
20520     // If we only pull from the overflow region, we don't create a branch.
20521     // We don't need to alter control flow.
20522     OffsetDestReg = 0; // unused
20523     OverflowDestReg = DestReg;
20524
20525     offsetMBB = nullptr;
20526     overflowMBB = thisMBB;
20527     endMBB = thisMBB;
20528   } else {
20529     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20530     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20531     // If not, pull from overflow_area. (branch to overflowMBB)
20532     //
20533     //       thisMBB
20534     //         |     .
20535     //         |        .
20536     //     offsetMBB   overflowMBB
20537     //         |        .
20538     //         |     .
20539     //        endMBB
20540
20541     // Registers for the PHI in endMBB
20542     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20543     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20544
20545     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20546     MachineFunction *MF = MBB->getParent();
20547     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20548     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20549     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20550
20551     MachineFunction::iterator MBBIter = MBB;
20552     ++MBBIter;
20553
20554     // Insert the new basic blocks
20555     MF->insert(MBBIter, offsetMBB);
20556     MF->insert(MBBIter, overflowMBB);
20557     MF->insert(MBBIter, endMBB);
20558
20559     // Transfer the remainder of MBB and its successor edges to endMBB.
20560     endMBB->splice(endMBB->begin(), thisMBB,
20561                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20562     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20563
20564     // Make offsetMBB and overflowMBB successors of thisMBB
20565     thisMBB->addSuccessor(offsetMBB);
20566     thisMBB->addSuccessor(overflowMBB);
20567
20568     // endMBB is a successor of both offsetMBB and overflowMBB
20569     offsetMBB->addSuccessor(endMBB);
20570     overflowMBB->addSuccessor(endMBB);
20571
20572     // Load the offset value into a register
20573     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20574     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20575       .addOperand(Base)
20576       .addOperand(Scale)
20577       .addOperand(Index)
20578       .addDisp(Disp, UseFPOffset ? 4 : 0)
20579       .addOperand(Segment)
20580       .setMemRefs(MMOBegin, MMOEnd);
20581
20582     // Check if there is enough room left to pull this argument.
20583     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20584       .addReg(OffsetReg)
20585       .addImm(MaxOffset + 8 - ArgSizeA8);
20586
20587     // Branch to "overflowMBB" if offset >= max
20588     // Fall through to "offsetMBB" otherwise
20589     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20590       .addMBB(overflowMBB);
20591   }
20592
20593   // In offsetMBB, emit code to use the reg_save_area.
20594   if (offsetMBB) {
20595     assert(OffsetReg != 0);
20596
20597     // Read the reg_save_area address.
20598     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20599     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20600       .addOperand(Base)
20601       .addOperand(Scale)
20602       .addOperand(Index)
20603       .addDisp(Disp, 16)
20604       .addOperand(Segment)
20605       .setMemRefs(MMOBegin, MMOEnd);
20606
20607     // Zero-extend the offset
20608     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20609       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20610         .addImm(0)
20611         .addReg(OffsetReg)
20612         .addImm(X86::sub_32bit);
20613
20614     // Add the offset to the reg_save_area to get the final address.
20615     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20616       .addReg(OffsetReg64)
20617       .addReg(RegSaveReg);
20618
20619     // Compute the offset for the next argument
20620     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20621     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20622       .addReg(OffsetReg)
20623       .addImm(UseFPOffset ? 16 : 8);
20624
20625     // Store it back into the va_list.
20626     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20627       .addOperand(Base)
20628       .addOperand(Scale)
20629       .addOperand(Index)
20630       .addDisp(Disp, UseFPOffset ? 4 : 0)
20631       .addOperand(Segment)
20632       .addReg(NextOffsetReg)
20633       .setMemRefs(MMOBegin, MMOEnd);
20634
20635     // Jump to endMBB
20636     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20637       .addMBB(endMBB);
20638   }
20639
20640   //
20641   // Emit code to use overflow area
20642   //
20643
20644   // Load the overflow_area address into a register.
20645   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20646   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20647     .addOperand(Base)
20648     .addOperand(Scale)
20649     .addOperand(Index)
20650     .addDisp(Disp, 8)
20651     .addOperand(Segment)
20652     .setMemRefs(MMOBegin, MMOEnd);
20653
20654   // If we need to align it, do so. Otherwise, just copy the address
20655   // to OverflowDestReg.
20656   if (NeedsAlign) {
20657     // Align the overflow address
20658     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20659     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20660
20661     // aligned_addr = (addr + (align-1)) & ~(align-1)
20662     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20663       .addReg(OverflowAddrReg)
20664       .addImm(Align-1);
20665
20666     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20667       .addReg(TmpReg)
20668       .addImm(~(uint64_t)(Align-1));
20669   } else {
20670     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20671       .addReg(OverflowAddrReg);
20672   }
20673
20674   // Compute the next overflow address after this argument.
20675   // (the overflow address should be kept 8-byte aligned)
20676   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20677   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20678     .addReg(OverflowDestReg)
20679     .addImm(ArgSizeA8);
20680
20681   // Store the new overflow address.
20682   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20683     .addOperand(Base)
20684     .addOperand(Scale)
20685     .addOperand(Index)
20686     .addDisp(Disp, 8)
20687     .addOperand(Segment)
20688     .addReg(NextAddrReg)
20689     .setMemRefs(MMOBegin, MMOEnd);
20690
20691   // If we branched, emit the PHI to the front of endMBB.
20692   if (offsetMBB) {
20693     BuildMI(*endMBB, endMBB->begin(), DL,
20694             TII->get(X86::PHI), DestReg)
20695       .addReg(OffsetDestReg).addMBB(offsetMBB)
20696       .addReg(OverflowDestReg).addMBB(overflowMBB);
20697   }
20698
20699   // Erase the pseudo instruction
20700   MI->eraseFromParent();
20701
20702   return endMBB;
20703 }
20704
20705 MachineBasicBlock *
20706 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20707                                                  MachineInstr *MI,
20708                                                  MachineBasicBlock *MBB) const {
20709   // Emit code to save XMM registers to the stack. The ABI says that the
20710   // number of registers to save is given in %al, so it's theoretically
20711   // possible to do an indirect jump trick to avoid saving all of them,
20712   // however this code takes a simpler approach and just executes all
20713   // of the stores if %al is non-zero. It's less code, and it's probably
20714   // easier on the hardware branch predictor, and stores aren't all that
20715   // expensive anyway.
20716
20717   // Create the new basic blocks. One block contains all the XMM stores,
20718   // and one block is the final destination regardless of whether any
20719   // stores were performed.
20720   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20721   MachineFunction *F = MBB->getParent();
20722   MachineFunction::iterator MBBIter = MBB;
20723   ++MBBIter;
20724   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20725   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20726   F->insert(MBBIter, XMMSaveMBB);
20727   F->insert(MBBIter, EndMBB);
20728
20729   // Transfer the remainder of MBB and its successor edges to EndMBB.
20730   EndMBB->splice(EndMBB->begin(), MBB,
20731                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20732   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20733
20734   // The original block will now fall through to the XMM save block.
20735   MBB->addSuccessor(XMMSaveMBB);
20736   // The XMMSaveMBB will fall through to the end block.
20737   XMMSaveMBB->addSuccessor(EndMBB);
20738
20739   // Now add the instructions.
20740   const TargetInstrInfo *TII = MBB->getParent()->getSubtarget().getInstrInfo();
20741   DebugLoc DL = MI->getDebugLoc();
20742
20743   unsigned CountReg = MI->getOperand(0).getReg();
20744   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20745   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20746
20747   if (!Subtarget->isTargetWin64()) {
20748     // If %al is 0, branch around the XMM save block.
20749     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20750     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20751     MBB->addSuccessor(EndMBB);
20752   }
20753
20754   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20755   // that was just emitted, but clearly shouldn't be "saved".
20756   assert((MI->getNumOperands() <= 3 ||
20757           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20758           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20759          && "Expected last argument to be EFLAGS");
20760   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20761   // In the XMM save block, save all the XMM argument registers.
20762   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20763     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20764     MachineMemOperand *MMO =
20765       F->getMachineMemOperand(
20766           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
20767         MachineMemOperand::MOStore,
20768         /*Size=*/16, /*Align=*/16);
20769     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20770       .addFrameIndex(RegSaveFrameIndex)
20771       .addImm(/*Scale=*/1)
20772       .addReg(/*IndexReg=*/0)
20773       .addImm(/*Disp=*/Offset)
20774       .addReg(/*Segment=*/0)
20775       .addReg(MI->getOperand(i).getReg())
20776       .addMemOperand(MMO);
20777   }
20778
20779   MI->eraseFromParent();   // The pseudo instruction is gone now.
20780
20781   return EndMBB;
20782 }
20783
20784 // The EFLAGS operand of SelectItr might be missing a kill marker
20785 // because there were multiple uses of EFLAGS, and ISel didn't know
20786 // which to mark. Figure out whether SelectItr should have had a
20787 // kill marker, and set it if it should. Returns the correct kill
20788 // marker value.
20789 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20790                                      MachineBasicBlock* BB,
20791                                      const TargetRegisterInfo* TRI) {
20792   // Scan forward through BB for a use/def of EFLAGS.
20793   MachineBasicBlock::iterator miI(std::next(SelectItr));
20794   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20795     const MachineInstr& mi = *miI;
20796     if (mi.readsRegister(X86::EFLAGS))
20797       return false;
20798     if (mi.definesRegister(X86::EFLAGS))
20799       break; // Should have kill-flag - update below.
20800   }
20801
20802   // If we hit the end of the block, check whether EFLAGS is live into a
20803   // successor.
20804   if (miI == BB->end()) {
20805     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20806                                           sEnd = BB->succ_end();
20807          sItr != sEnd; ++sItr) {
20808       MachineBasicBlock* succ = *sItr;
20809       if (succ->isLiveIn(X86::EFLAGS))
20810         return false;
20811     }
20812   }
20813
20814   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20815   // out. SelectMI should have a kill flag on EFLAGS.
20816   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20817   return true;
20818 }
20819
20820 MachineBasicBlock *
20821 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20822                                      MachineBasicBlock *BB) const {
20823   const TargetInstrInfo *TII = BB->getParent()->getSubtarget().getInstrInfo();
20824   DebugLoc DL = MI->getDebugLoc();
20825
20826   // To "insert" a SELECT_CC instruction, we actually have to insert the
20827   // diamond control-flow pattern.  The incoming instruction knows the
20828   // destination vreg to set, the condition code register to branch on, the
20829   // true/false values to select between, and a branch opcode to use.
20830   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20831   MachineFunction::iterator It = BB;
20832   ++It;
20833
20834   //  thisMBB:
20835   //  ...
20836   //   TrueVal = ...
20837   //   cmpTY ccX, r1, r2
20838   //   bCC copy1MBB
20839   //   fallthrough --> copy0MBB
20840   MachineBasicBlock *thisMBB = BB;
20841   MachineFunction *F = BB->getParent();
20842   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
20843   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
20844   F->insert(It, copy0MBB);
20845   F->insert(It, sinkMBB);
20846
20847   // If the EFLAGS register isn't dead in the terminator, then claim that it's
20848   // live into the sink and copy blocks.
20849   const TargetRegisterInfo *TRI =
20850       BB->getParent()->getSubtarget().getRegisterInfo();
20851   if (!MI->killsRegister(X86::EFLAGS) &&
20852       !checkAndUpdateEFLAGSKill(MI, BB, TRI)) {
20853     copy0MBB->addLiveIn(X86::EFLAGS);
20854     sinkMBB->addLiveIn(X86::EFLAGS);
20855   }
20856
20857   // Transfer the remainder of BB and its successor edges to sinkMBB.
20858   sinkMBB->splice(sinkMBB->begin(), BB,
20859                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
20860   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
20861
20862   // Add the true and fallthrough blocks as its successors.
20863   BB->addSuccessor(copy0MBB);
20864   BB->addSuccessor(sinkMBB);
20865
20866   // Create the conditional branch instruction.
20867   unsigned Opc =
20868     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
20869   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
20870
20871   //  copy0MBB:
20872   //   %FalseValue = ...
20873   //   # fallthrough to sinkMBB
20874   copy0MBB->addSuccessor(sinkMBB);
20875
20876   //  sinkMBB:
20877   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
20878   //  ...
20879   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20880           TII->get(X86::PHI), MI->getOperand(0).getReg())
20881     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
20882     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
20883
20884   MI->eraseFromParent();   // The pseudo instruction is gone now.
20885   return sinkMBB;
20886 }
20887
20888 MachineBasicBlock *
20889 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
20890                                         MachineBasicBlock *BB) const {
20891   MachineFunction *MF = BB->getParent();
20892   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
20893   DebugLoc DL = MI->getDebugLoc();
20894   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20895
20896   assert(MF->shouldSplitStack());
20897
20898   const bool Is64Bit = Subtarget->is64Bit();
20899   const bool IsLP64 = Subtarget->isTarget64BitLP64();
20900
20901   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
20902   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
20903
20904   // BB:
20905   //  ... [Till the alloca]
20906   // If stacklet is not large enough, jump to mallocMBB
20907   //
20908   // bumpMBB:
20909   //  Allocate by subtracting from RSP
20910   //  Jump to continueMBB
20911   //
20912   // mallocMBB:
20913   //  Allocate by call to runtime
20914   //
20915   // continueMBB:
20916   //  ...
20917   //  [rest of original BB]
20918   //
20919
20920   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20921   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20922   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20923
20924   MachineRegisterInfo &MRI = MF->getRegInfo();
20925   const TargetRegisterClass *AddrRegClass =
20926     getRegClassFor(getPointerTy());
20927
20928   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20929     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20930     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
20931     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
20932     sizeVReg = MI->getOperand(1).getReg(),
20933     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
20934
20935   MachineFunction::iterator MBBIter = BB;
20936   ++MBBIter;
20937
20938   MF->insert(MBBIter, bumpMBB);
20939   MF->insert(MBBIter, mallocMBB);
20940   MF->insert(MBBIter, continueMBB);
20941
20942   continueMBB->splice(continueMBB->begin(), BB,
20943                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
20944   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
20945
20946   // Add code to the main basic block to check if the stack limit has been hit,
20947   // and if so, jump to mallocMBB otherwise to bumpMBB.
20948   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
20949   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
20950     .addReg(tmpSPVReg).addReg(sizeVReg);
20951   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
20952     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
20953     .addReg(SPLimitVReg);
20954   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
20955
20956   // bumpMBB simply decreases the stack pointer, since we know the current
20957   // stacklet has enough space.
20958   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
20959     .addReg(SPLimitVReg);
20960   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
20961     .addReg(SPLimitVReg);
20962   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
20963
20964   // Calls into a routine in libgcc to allocate more space from the heap.
20965   const uint32_t *RegMask = MF->getTarget()
20966                                 .getSubtargetImpl()
20967                                 ->getRegisterInfo()
20968                                 ->getCallPreservedMask(CallingConv::C);
20969   if (IsLP64) {
20970     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
20971       .addReg(sizeVReg);
20972     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
20973       .addExternalSymbol("__morestack_allocate_stack_space")
20974       .addRegMask(RegMask)
20975       .addReg(X86::RDI, RegState::Implicit)
20976       .addReg(X86::RAX, RegState::ImplicitDefine);
20977   } else if (Is64Bit) {
20978     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
20979       .addReg(sizeVReg);
20980     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
20981       .addExternalSymbol("__morestack_allocate_stack_space")
20982       .addRegMask(RegMask)
20983       .addReg(X86::EDI, RegState::Implicit)
20984       .addReg(X86::EAX, RegState::ImplicitDefine);
20985   } else {
20986     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
20987       .addImm(12);
20988     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
20989     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
20990       .addExternalSymbol("__morestack_allocate_stack_space")
20991       .addRegMask(RegMask)
20992       .addReg(X86::EAX, RegState::ImplicitDefine);
20993   }
20994
20995   if (!Is64Bit)
20996     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
20997       .addImm(16);
20998
20999   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21000     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21001   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21002
21003   // Set up the CFG correctly.
21004   BB->addSuccessor(bumpMBB);
21005   BB->addSuccessor(mallocMBB);
21006   mallocMBB->addSuccessor(continueMBB);
21007   bumpMBB->addSuccessor(continueMBB);
21008
21009   // Take care of the PHI nodes.
21010   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21011           MI->getOperand(0).getReg())
21012     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21013     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21014
21015   // Delete the original pseudo instruction.
21016   MI->eraseFromParent();
21017
21018   // And we're done.
21019   return continueMBB;
21020 }
21021
21022 MachineBasicBlock *
21023 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21024                                         MachineBasicBlock *BB) const {
21025   const TargetInstrInfo *TII = BB->getParent()->getSubtarget().getInstrInfo();
21026   DebugLoc DL = MI->getDebugLoc();
21027
21028   assert(!Subtarget->isTargetMachO());
21029
21030   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
21031   // non-trivial part is impdef of ESP.
21032
21033   if (Subtarget->isTargetWin64()) {
21034     if (Subtarget->isTargetCygMing()) {
21035       // ___chkstk(Mingw64):
21036       // Clobbers R10, R11, RAX and EFLAGS.
21037       // Updates RSP.
21038       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
21039         .addExternalSymbol("___chkstk")
21040         .addReg(X86::RAX, RegState::Implicit)
21041         .addReg(X86::RSP, RegState::Implicit)
21042         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
21043         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
21044         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
21045     } else {
21046       // __chkstk(MSVCRT): does not update stack pointer.
21047       // Clobbers R10, R11 and EFLAGS.
21048       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
21049         .addExternalSymbol("__chkstk")
21050         .addReg(X86::RAX, RegState::Implicit)
21051         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
21052       // RAX has the offset to be subtracted from RSP.
21053       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
21054         .addReg(X86::RSP)
21055         .addReg(X86::RAX);
21056     }
21057   } else {
21058     const char *StackProbeSymbol = (Subtarget->isTargetKnownWindowsMSVC() ||
21059                                     Subtarget->isTargetWindowsItanium())
21060                                        ? "_chkstk"
21061                                        : "_alloca";
21062
21063     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
21064       .addExternalSymbol(StackProbeSymbol)
21065       .addReg(X86::EAX, RegState::Implicit)
21066       .addReg(X86::ESP, RegState::Implicit)
21067       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
21068       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
21069       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
21070   }
21071
21072   MI->eraseFromParent();   // The pseudo instruction is gone now.
21073   return BB;
21074 }
21075
21076 MachineBasicBlock *
21077 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21078                                       MachineBasicBlock *BB) const {
21079   // This is pretty easy.  We're taking the value that we received from
21080   // our load from the relocation, sticking it in either RDI (x86-64)
21081   // or EAX and doing an indirect call.  The return value will then
21082   // be in the normal return register.
21083   MachineFunction *F = BB->getParent();
21084   const X86InstrInfo *TII =
21085       static_cast<const X86InstrInfo *>(F->getSubtarget().getInstrInfo());
21086   DebugLoc DL = MI->getDebugLoc();
21087
21088   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21089   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21090
21091   // Get a register mask for the lowered call.
21092   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21093   // proper register mask.
21094   const uint32_t *RegMask = F->getTarget()
21095                                 .getSubtargetImpl()
21096                                 ->getRegisterInfo()
21097                                 ->getCallPreservedMask(CallingConv::C);
21098   if (Subtarget->is64Bit()) {
21099     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21100                                       TII->get(X86::MOV64rm), X86::RDI)
21101     .addReg(X86::RIP)
21102     .addImm(0).addReg(0)
21103     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21104                       MI->getOperand(3).getTargetFlags())
21105     .addReg(0);
21106     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21107     addDirectMem(MIB, X86::RDI);
21108     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21109   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21110     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21111                                       TII->get(X86::MOV32rm), X86::EAX)
21112     .addReg(0)
21113     .addImm(0).addReg(0)
21114     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21115                       MI->getOperand(3).getTargetFlags())
21116     .addReg(0);
21117     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21118     addDirectMem(MIB, X86::EAX);
21119     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21120   } else {
21121     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21122                                       TII->get(X86::MOV32rm), X86::EAX)
21123     .addReg(TII->getGlobalBaseReg(F))
21124     .addImm(0).addReg(0)
21125     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21126                       MI->getOperand(3).getTargetFlags())
21127     .addReg(0);
21128     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21129     addDirectMem(MIB, X86::EAX);
21130     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21131   }
21132
21133   MI->eraseFromParent(); // The pseudo instruction is gone now.
21134   return BB;
21135 }
21136
21137 MachineBasicBlock *
21138 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21139                                     MachineBasicBlock *MBB) const {
21140   DebugLoc DL = MI->getDebugLoc();
21141   MachineFunction *MF = MBB->getParent();
21142   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
21143   MachineRegisterInfo &MRI = MF->getRegInfo();
21144
21145   const BasicBlock *BB = MBB->getBasicBlock();
21146   MachineFunction::iterator I = MBB;
21147   ++I;
21148
21149   // Memory Reference
21150   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21151   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21152
21153   unsigned DstReg;
21154   unsigned MemOpndSlot = 0;
21155
21156   unsigned CurOp = 0;
21157
21158   DstReg = MI->getOperand(CurOp++).getReg();
21159   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21160   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21161   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21162   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21163
21164   MemOpndSlot = CurOp;
21165
21166   MVT PVT = getPointerTy();
21167   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21168          "Invalid Pointer Size!");
21169
21170   // For v = setjmp(buf), we generate
21171   //
21172   // thisMBB:
21173   //  buf[LabelOffset] = restoreMBB
21174   //  SjLjSetup restoreMBB
21175   //
21176   // mainMBB:
21177   //  v_main = 0
21178   //
21179   // sinkMBB:
21180   //  v = phi(main, restore)
21181   //
21182   // restoreMBB:
21183   //  if base pointer being used, load it from frame
21184   //  v_restore = 1
21185
21186   MachineBasicBlock *thisMBB = MBB;
21187   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21188   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21189   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21190   MF->insert(I, mainMBB);
21191   MF->insert(I, sinkMBB);
21192   MF->push_back(restoreMBB);
21193
21194   MachineInstrBuilder MIB;
21195
21196   // Transfer the remainder of BB and its successor edges to sinkMBB.
21197   sinkMBB->splice(sinkMBB->begin(), MBB,
21198                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21199   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21200
21201   // thisMBB:
21202   unsigned PtrStoreOpc = 0;
21203   unsigned LabelReg = 0;
21204   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21205   Reloc::Model RM = MF->getTarget().getRelocationModel();
21206   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21207                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21208
21209   // Prepare IP either in reg or imm.
21210   if (!UseImmLabel) {
21211     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21212     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21213     LabelReg = MRI.createVirtualRegister(PtrRC);
21214     if (Subtarget->is64Bit()) {
21215       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21216               .addReg(X86::RIP)
21217               .addImm(0)
21218               .addReg(0)
21219               .addMBB(restoreMBB)
21220               .addReg(0);
21221     } else {
21222       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21223       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21224               .addReg(XII->getGlobalBaseReg(MF))
21225               .addImm(0)
21226               .addReg(0)
21227               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21228               .addReg(0);
21229     }
21230   } else
21231     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21232   // Store IP
21233   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21234   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21235     if (i == X86::AddrDisp)
21236       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21237     else
21238       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21239   }
21240   if (!UseImmLabel)
21241     MIB.addReg(LabelReg);
21242   else
21243     MIB.addMBB(restoreMBB);
21244   MIB.setMemRefs(MMOBegin, MMOEnd);
21245   // Setup
21246   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21247           .addMBB(restoreMBB);
21248
21249   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
21250       MF->getSubtarget().getRegisterInfo());
21251   MIB.addRegMask(RegInfo->getNoPreservedMask());
21252   thisMBB->addSuccessor(mainMBB);
21253   thisMBB->addSuccessor(restoreMBB);
21254
21255   // mainMBB:
21256   //  EAX = 0
21257   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21258   mainMBB->addSuccessor(sinkMBB);
21259
21260   // sinkMBB:
21261   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21262           TII->get(X86::PHI), DstReg)
21263     .addReg(mainDstReg).addMBB(mainMBB)
21264     .addReg(restoreDstReg).addMBB(restoreMBB);
21265
21266   // restoreMBB:
21267   if (RegInfo->hasBasePointer(*MF)) {
21268     const X86Subtarget &STI = MF->getTarget().getSubtarget<X86Subtarget>();
21269     const bool Uses64BitFramePtr = STI.isTarget64BitLP64() || STI.isTargetNaCl64();
21270     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21271     X86FI->setRestoreBasePointer(MF);
21272     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21273     unsigned BasePtr = RegInfo->getBaseRegister();
21274     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21275     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21276                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21277       .setMIFlag(MachineInstr::FrameSetup);
21278   }
21279   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21280   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21281   restoreMBB->addSuccessor(sinkMBB);
21282
21283   MI->eraseFromParent();
21284   return sinkMBB;
21285 }
21286
21287 MachineBasicBlock *
21288 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21289                                      MachineBasicBlock *MBB) const {
21290   DebugLoc DL = MI->getDebugLoc();
21291   MachineFunction *MF = MBB->getParent();
21292   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
21293   MachineRegisterInfo &MRI = MF->getRegInfo();
21294
21295   // Memory Reference
21296   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21297   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21298
21299   MVT PVT = getPointerTy();
21300   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21301          "Invalid Pointer Size!");
21302
21303   const TargetRegisterClass *RC =
21304     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21305   unsigned Tmp = MRI.createVirtualRegister(RC);
21306   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21307   const X86RegisterInfo *RegInfo = static_cast<const X86RegisterInfo *>(
21308       MF->getSubtarget().getRegisterInfo());
21309   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21310   unsigned SP = RegInfo->getStackRegister();
21311
21312   MachineInstrBuilder MIB;
21313
21314   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21315   const int64_t SPOffset = 2 * PVT.getStoreSize();
21316
21317   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21318   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21319
21320   // Reload FP
21321   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21322   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21323     MIB.addOperand(MI->getOperand(i));
21324   MIB.setMemRefs(MMOBegin, MMOEnd);
21325   // Reload IP
21326   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21327   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21328     if (i == X86::AddrDisp)
21329       MIB.addDisp(MI->getOperand(i), LabelOffset);
21330     else
21331       MIB.addOperand(MI->getOperand(i));
21332   }
21333   MIB.setMemRefs(MMOBegin, MMOEnd);
21334   // Reload SP
21335   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21336   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21337     if (i == X86::AddrDisp)
21338       MIB.addDisp(MI->getOperand(i), SPOffset);
21339     else
21340       MIB.addOperand(MI->getOperand(i));
21341   }
21342   MIB.setMemRefs(MMOBegin, MMOEnd);
21343   // Jump
21344   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21345
21346   MI->eraseFromParent();
21347   return MBB;
21348 }
21349
21350 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21351 // accumulator loops. Writing back to the accumulator allows the coalescer
21352 // to remove extra copies in the loop.
21353 MachineBasicBlock *
21354 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21355                                  MachineBasicBlock *MBB) const {
21356   MachineOperand &AddendOp = MI->getOperand(3);
21357
21358   // Bail out early if the addend isn't a register - we can't switch these.
21359   if (!AddendOp.isReg())
21360     return MBB;
21361
21362   MachineFunction &MF = *MBB->getParent();
21363   MachineRegisterInfo &MRI = MF.getRegInfo();
21364
21365   // Check whether the addend is defined by a PHI:
21366   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21367   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21368   if (!AddendDef.isPHI())
21369     return MBB;
21370
21371   // Look for the following pattern:
21372   // loop:
21373   //   %addend = phi [%entry, 0], [%loop, %result]
21374   //   ...
21375   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21376
21377   // Replace with:
21378   //   loop:
21379   //   %addend = phi [%entry, 0], [%loop, %result]
21380   //   ...
21381   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21382
21383   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21384     assert(AddendDef.getOperand(i).isReg());
21385     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21386     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21387     if (&PHISrcInst == MI) {
21388       // Found a matching instruction.
21389       unsigned NewFMAOpc = 0;
21390       switch (MI->getOpcode()) {
21391         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21392         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21393         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21394         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21395         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21396         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21397         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21398         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21399         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21400         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21401         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21402         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21403         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21404         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21405         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21406         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21407         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21408         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21409         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21410         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21411
21412         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21413         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21414         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21415         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21416         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21417         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21418         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21419         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21420         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21421         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21422         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21423         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21424         default: llvm_unreachable("Unrecognized FMA variant.");
21425       }
21426
21427       const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
21428       MachineInstrBuilder MIB =
21429         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21430         .addOperand(MI->getOperand(0))
21431         .addOperand(MI->getOperand(3))
21432         .addOperand(MI->getOperand(2))
21433         .addOperand(MI->getOperand(1));
21434       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21435       MI->eraseFromParent();
21436     }
21437   }
21438
21439   return MBB;
21440 }
21441
21442 MachineBasicBlock *
21443 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21444                                                MachineBasicBlock *BB) const {
21445   switch (MI->getOpcode()) {
21446   default: llvm_unreachable("Unexpected instr type to insert");
21447   case X86::TAILJMPd64:
21448   case X86::TAILJMPr64:
21449   case X86::TAILJMPm64:
21450     llvm_unreachable("TAILJMP64 would not be touched here.");
21451   case X86::TCRETURNdi64:
21452   case X86::TCRETURNri64:
21453   case X86::TCRETURNmi64:
21454     return BB;
21455   case X86::WIN_ALLOCA:
21456     return EmitLoweredWinAlloca(MI, BB);
21457   case X86::SEG_ALLOCA_32:
21458   case X86::SEG_ALLOCA_64:
21459     return EmitLoweredSegAlloca(MI, BB);
21460   case X86::TLSCall_32:
21461   case X86::TLSCall_64:
21462     return EmitLoweredTLSCall(MI, BB);
21463   case X86::CMOV_GR8:
21464   case X86::CMOV_FR32:
21465   case X86::CMOV_FR64:
21466   case X86::CMOV_V4F32:
21467   case X86::CMOV_V2F64:
21468   case X86::CMOV_V2I64:
21469   case X86::CMOV_V8F32:
21470   case X86::CMOV_V4F64:
21471   case X86::CMOV_V4I64:
21472   case X86::CMOV_V16F32:
21473   case X86::CMOV_V8F64:
21474   case X86::CMOV_V8I64:
21475   case X86::CMOV_GR16:
21476   case X86::CMOV_GR32:
21477   case X86::CMOV_RFP32:
21478   case X86::CMOV_RFP64:
21479   case X86::CMOV_RFP80:
21480     return EmitLoweredSelect(MI, BB);
21481
21482   case X86::FP32_TO_INT16_IN_MEM:
21483   case X86::FP32_TO_INT32_IN_MEM:
21484   case X86::FP32_TO_INT64_IN_MEM:
21485   case X86::FP64_TO_INT16_IN_MEM:
21486   case X86::FP64_TO_INT32_IN_MEM:
21487   case X86::FP64_TO_INT64_IN_MEM:
21488   case X86::FP80_TO_INT16_IN_MEM:
21489   case X86::FP80_TO_INT32_IN_MEM:
21490   case X86::FP80_TO_INT64_IN_MEM: {
21491     MachineFunction *F = BB->getParent();
21492     const TargetInstrInfo *TII = F->getSubtarget().getInstrInfo();
21493     DebugLoc DL = MI->getDebugLoc();
21494
21495     // Change the floating point control register to use "round towards zero"
21496     // mode when truncating to an integer value.
21497     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21498     addFrameReference(BuildMI(*BB, MI, DL,
21499                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21500
21501     // Load the old value of the high byte of the control word...
21502     unsigned OldCW =
21503       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21504     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21505                       CWFrameIdx);
21506
21507     // Set the high part to be round to zero...
21508     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21509       .addImm(0xC7F);
21510
21511     // Reload the modified control word now...
21512     addFrameReference(BuildMI(*BB, MI, DL,
21513                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21514
21515     // Restore the memory image of control word to original value
21516     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21517       .addReg(OldCW);
21518
21519     // Get the X86 opcode to use.
21520     unsigned Opc;
21521     switch (MI->getOpcode()) {
21522     default: llvm_unreachable("illegal opcode!");
21523     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21524     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21525     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21526     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21527     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21528     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21529     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21530     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21531     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21532     }
21533
21534     X86AddressMode AM;
21535     MachineOperand &Op = MI->getOperand(0);
21536     if (Op.isReg()) {
21537       AM.BaseType = X86AddressMode::RegBase;
21538       AM.Base.Reg = Op.getReg();
21539     } else {
21540       AM.BaseType = X86AddressMode::FrameIndexBase;
21541       AM.Base.FrameIndex = Op.getIndex();
21542     }
21543     Op = MI->getOperand(1);
21544     if (Op.isImm())
21545       AM.Scale = Op.getImm();
21546     Op = MI->getOperand(2);
21547     if (Op.isImm())
21548       AM.IndexReg = Op.getImm();
21549     Op = MI->getOperand(3);
21550     if (Op.isGlobal()) {
21551       AM.GV = Op.getGlobal();
21552     } else {
21553       AM.Disp = Op.getImm();
21554     }
21555     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21556                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21557
21558     // Reload the original control word now.
21559     addFrameReference(BuildMI(*BB, MI, DL,
21560                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21561
21562     MI->eraseFromParent();   // The pseudo instruction is gone now.
21563     return BB;
21564   }
21565     // String/text processing lowering.
21566   case X86::PCMPISTRM128REG:
21567   case X86::VPCMPISTRM128REG:
21568   case X86::PCMPISTRM128MEM:
21569   case X86::VPCMPISTRM128MEM:
21570   case X86::PCMPESTRM128REG:
21571   case X86::VPCMPESTRM128REG:
21572   case X86::PCMPESTRM128MEM:
21573   case X86::VPCMPESTRM128MEM:
21574     assert(Subtarget->hasSSE42() &&
21575            "Target must have SSE4.2 or AVX features enabled");
21576     return EmitPCMPSTRM(MI, BB, BB->getParent()->getSubtarget().getInstrInfo());
21577
21578   // String/text processing lowering.
21579   case X86::PCMPISTRIREG:
21580   case X86::VPCMPISTRIREG:
21581   case X86::PCMPISTRIMEM:
21582   case X86::VPCMPISTRIMEM:
21583   case X86::PCMPESTRIREG:
21584   case X86::VPCMPESTRIREG:
21585   case X86::PCMPESTRIMEM:
21586   case X86::VPCMPESTRIMEM:
21587     assert(Subtarget->hasSSE42() &&
21588            "Target must have SSE4.2 or AVX features enabled");
21589     return EmitPCMPSTRI(MI, BB, BB->getParent()->getSubtarget().getInstrInfo());
21590
21591   // Thread synchronization.
21592   case X86::MONITOR:
21593     return EmitMonitor(MI, BB, BB->getParent()->getSubtarget().getInstrInfo(),
21594                        Subtarget);
21595
21596   // xbegin
21597   case X86::XBEGIN:
21598     return EmitXBegin(MI, BB, BB->getParent()->getSubtarget().getInstrInfo());
21599
21600   case X86::VASTART_SAVE_XMM_REGS:
21601     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21602
21603   case X86::VAARG_64:
21604     return EmitVAARG64WithCustomInserter(MI, BB);
21605
21606   case X86::EH_SjLj_SetJmp32:
21607   case X86::EH_SjLj_SetJmp64:
21608     return emitEHSjLjSetJmp(MI, BB);
21609
21610   case X86::EH_SjLj_LongJmp32:
21611   case X86::EH_SjLj_LongJmp64:
21612     return emitEHSjLjLongJmp(MI, BB);
21613
21614   case TargetOpcode::STATEPOINT:
21615     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21616     // this point in the process.  We diverge later.
21617     return emitPatchPoint(MI, BB);
21618
21619   case TargetOpcode::STACKMAP:
21620   case TargetOpcode::PATCHPOINT:
21621     return emitPatchPoint(MI, BB);
21622
21623   case X86::VFMADDPDr213r:
21624   case X86::VFMADDPSr213r:
21625   case X86::VFMADDSDr213r:
21626   case X86::VFMADDSSr213r:
21627   case X86::VFMSUBPDr213r:
21628   case X86::VFMSUBPSr213r:
21629   case X86::VFMSUBSDr213r:
21630   case X86::VFMSUBSSr213r:
21631   case X86::VFNMADDPDr213r:
21632   case X86::VFNMADDPSr213r:
21633   case X86::VFNMADDSDr213r:
21634   case X86::VFNMADDSSr213r:
21635   case X86::VFNMSUBPDr213r:
21636   case X86::VFNMSUBPSr213r:
21637   case X86::VFNMSUBSDr213r:
21638   case X86::VFNMSUBSSr213r:
21639   case X86::VFMADDSUBPDr213r:
21640   case X86::VFMADDSUBPSr213r:
21641   case X86::VFMSUBADDPDr213r:
21642   case X86::VFMSUBADDPSr213r:
21643   case X86::VFMADDPDr213rY:
21644   case X86::VFMADDPSr213rY:
21645   case X86::VFMSUBPDr213rY:
21646   case X86::VFMSUBPSr213rY:
21647   case X86::VFNMADDPDr213rY:
21648   case X86::VFNMADDPSr213rY:
21649   case X86::VFNMSUBPDr213rY:
21650   case X86::VFNMSUBPSr213rY:
21651   case X86::VFMADDSUBPDr213rY:
21652   case X86::VFMADDSUBPSr213rY:
21653   case X86::VFMSUBADDPDr213rY:
21654   case X86::VFMSUBADDPSr213rY:
21655     return emitFMA3Instr(MI, BB);
21656   }
21657 }
21658
21659 //===----------------------------------------------------------------------===//
21660 //                           X86 Optimization Hooks
21661 //===----------------------------------------------------------------------===//
21662
21663 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21664                                                       APInt &KnownZero,
21665                                                       APInt &KnownOne,
21666                                                       const SelectionDAG &DAG,
21667                                                       unsigned Depth) const {
21668   unsigned BitWidth = KnownZero.getBitWidth();
21669   unsigned Opc = Op.getOpcode();
21670   assert((Opc >= ISD::BUILTIN_OP_END ||
21671           Opc == ISD::INTRINSIC_WO_CHAIN ||
21672           Opc == ISD::INTRINSIC_W_CHAIN ||
21673           Opc == ISD::INTRINSIC_VOID) &&
21674          "Should use MaskedValueIsZero if you don't know whether Op"
21675          " is a target node!");
21676
21677   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21678   switch (Opc) {
21679   default: break;
21680   case X86ISD::ADD:
21681   case X86ISD::SUB:
21682   case X86ISD::ADC:
21683   case X86ISD::SBB:
21684   case X86ISD::SMUL:
21685   case X86ISD::UMUL:
21686   case X86ISD::INC:
21687   case X86ISD::DEC:
21688   case X86ISD::OR:
21689   case X86ISD::XOR:
21690   case X86ISD::AND:
21691     // These nodes' second result is a boolean.
21692     if (Op.getResNo() == 0)
21693       break;
21694     // Fallthrough
21695   case X86ISD::SETCC:
21696     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21697     break;
21698   case ISD::INTRINSIC_WO_CHAIN: {
21699     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21700     unsigned NumLoBits = 0;
21701     switch (IntId) {
21702     default: break;
21703     case Intrinsic::x86_sse_movmsk_ps:
21704     case Intrinsic::x86_avx_movmsk_ps_256:
21705     case Intrinsic::x86_sse2_movmsk_pd:
21706     case Intrinsic::x86_avx_movmsk_pd_256:
21707     case Intrinsic::x86_mmx_pmovmskb:
21708     case Intrinsic::x86_sse2_pmovmskb_128:
21709     case Intrinsic::x86_avx2_pmovmskb: {
21710       // High bits of movmskp{s|d}, pmovmskb are known zero.
21711       switch (IntId) {
21712         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21713         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21714         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21715         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21716         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21717         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21718         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21719         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21720       }
21721       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21722       break;
21723     }
21724     }
21725     break;
21726   }
21727   }
21728 }
21729
21730 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
21731   SDValue Op,
21732   const SelectionDAG &,
21733   unsigned Depth) const {
21734   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
21735   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
21736     return Op.getValueType().getScalarType().getSizeInBits();
21737
21738   // Fallback case.
21739   return 1;
21740 }
21741
21742 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
21743 /// node is a GlobalAddress + offset.
21744 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
21745                                        const GlobalValue* &GA,
21746                                        int64_t &Offset) const {
21747   if (N->getOpcode() == X86ISD::Wrapper) {
21748     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
21749       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
21750       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
21751       return true;
21752     }
21753   }
21754   return TargetLowering::isGAPlusOffset(N, GA, Offset);
21755 }
21756
21757 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
21758 /// same as extracting the high 128-bit part of 256-bit vector and then
21759 /// inserting the result into the low part of a new 256-bit vector
21760 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
21761   EVT VT = SVOp->getValueType(0);
21762   unsigned NumElems = VT.getVectorNumElements();
21763
21764   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21765   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
21766     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21767         SVOp->getMaskElt(j) >= 0)
21768       return false;
21769
21770   return true;
21771 }
21772
21773 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
21774 /// same as extracting the low 128-bit part of 256-bit vector and then
21775 /// inserting the result into the high part of a new 256-bit vector
21776 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
21777   EVT VT = SVOp->getValueType(0);
21778   unsigned NumElems = VT.getVectorNumElements();
21779
21780   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21781   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
21782     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21783         SVOp->getMaskElt(j) >= 0)
21784       return false;
21785
21786   return true;
21787 }
21788
21789 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
21790 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
21791                                         TargetLowering::DAGCombinerInfo &DCI,
21792                                         const X86Subtarget* Subtarget) {
21793   SDLoc dl(N);
21794   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21795   SDValue V1 = SVOp->getOperand(0);
21796   SDValue V2 = SVOp->getOperand(1);
21797   EVT VT = SVOp->getValueType(0);
21798   unsigned NumElems = VT.getVectorNumElements();
21799
21800   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
21801       V2.getOpcode() == ISD::CONCAT_VECTORS) {
21802     //
21803     //                   0,0,0,...
21804     //                      |
21805     //    V      UNDEF    BUILD_VECTOR    UNDEF
21806     //     \      /           \           /
21807     //  CONCAT_VECTOR         CONCAT_VECTOR
21808     //         \                  /
21809     //          \                /
21810     //          RESULT: V + zero extended
21811     //
21812     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
21813         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
21814         V1.getOperand(1).getOpcode() != ISD::UNDEF)
21815       return SDValue();
21816
21817     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
21818       return SDValue();
21819
21820     // To match the shuffle mask, the first half of the mask should
21821     // be exactly the first vector, and all the rest a splat with the
21822     // first element of the second one.
21823     for (unsigned i = 0; i != NumElems/2; ++i)
21824       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
21825           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
21826         return SDValue();
21827
21828     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
21829     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
21830       if (Ld->hasNUsesOfValue(1, 0)) {
21831         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
21832         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
21833         SDValue ResNode =
21834           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
21835                                   Ld->getMemoryVT(),
21836                                   Ld->getPointerInfo(),
21837                                   Ld->getAlignment(),
21838                                   false/*isVolatile*/, true/*ReadMem*/,
21839                                   false/*WriteMem*/);
21840
21841         // Make sure the newly-created LOAD is in the same position as Ld in
21842         // terms of dependency. We create a TokenFactor for Ld and ResNode,
21843         // and update uses of Ld's output chain to use the TokenFactor.
21844         if (Ld->hasAnyUseOfValue(1)) {
21845           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21846                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
21847           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
21848           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
21849                                  SDValue(ResNode.getNode(), 1));
21850         }
21851
21852         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
21853       }
21854     }
21855
21856     // Emit a zeroed vector and insert the desired subvector on its
21857     // first half.
21858     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
21859     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
21860     return DCI.CombineTo(N, InsV);
21861   }
21862
21863   //===--------------------------------------------------------------------===//
21864   // Combine some shuffles into subvector extracts and inserts:
21865   //
21866
21867   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21868   if (isShuffleHigh128VectorInsertLow(SVOp)) {
21869     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
21870     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
21871     return DCI.CombineTo(N, InsV);
21872   }
21873
21874   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21875   if (isShuffleLow128VectorInsertHigh(SVOp)) {
21876     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
21877     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
21878     return DCI.CombineTo(N, InsV);
21879   }
21880
21881   return SDValue();
21882 }
21883
21884 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
21885 /// possible.
21886 ///
21887 /// This is the leaf of the recursive combinine below. When we have found some
21888 /// chain of single-use x86 shuffle instructions and accumulated the combined
21889 /// shuffle mask represented by them, this will try to pattern match that mask
21890 /// into either a single instruction if there is a special purpose instruction
21891 /// for this operation, or into a PSHUFB instruction which is a fully general
21892 /// instruction but should only be used to replace chains over a certain depth.
21893 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
21894                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
21895                                    TargetLowering::DAGCombinerInfo &DCI,
21896                                    const X86Subtarget *Subtarget) {
21897   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
21898
21899   // Find the operand that enters the chain. Note that multiple uses are OK
21900   // here, we're not going to remove the operand we find.
21901   SDValue Input = Op.getOperand(0);
21902   while (Input.getOpcode() == ISD::BITCAST)
21903     Input = Input.getOperand(0);
21904
21905   MVT VT = Input.getSimpleValueType();
21906   MVT RootVT = Root.getSimpleValueType();
21907   SDLoc DL(Root);
21908
21909   // Just remove no-op shuffle masks.
21910   if (Mask.size() == 1) {
21911     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
21912                   /*AddTo*/ true);
21913     return true;
21914   }
21915
21916   // Use the float domain if the operand type is a floating point type.
21917   bool FloatDomain = VT.isFloatingPoint();
21918
21919   // For floating point shuffles, we don't have free copies in the shuffle
21920   // instructions or the ability to load as part of the instruction, so
21921   // canonicalize their shuffles to UNPCK or MOV variants.
21922   //
21923   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
21924   // vectors because it can have a load folded into it that UNPCK cannot. This
21925   // doesn't preclude something switching to the shorter encoding post-RA.
21926   if (FloatDomain) {
21927     if (Mask.equals(0, 0) || Mask.equals(1, 1)) {
21928       bool Lo = Mask.equals(0, 0);
21929       unsigned Shuffle;
21930       MVT ShuffleVT;
21931       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
21932       // is no slower than UNPCKLPD but has the option to fold the input operand
21933       // into even an unaligned memory load.
21934       if (Lo && Subtarget->hasSSE3()) {
21935         Shuffle = X86ISD::MOVDDUP;
21936         ShuffleVT = MVT::v2f64;
21937       } else {
21938         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
21939         // than the UNPCK variants.
21940         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
21941         ShuffleVT = MVT::v4f32;
21942       }
21943       if (Depth == 1 && Root->getOpcode() == Shuffle)
21944         return false; // Nothing to do!
21945       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
21946       DCI.AddToWorklist(Op.getNode());
21947       if (Shuffle == X86ISD::MOVDDUP)
21948         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21949       else
21950         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21951       DCI.AddToWorklist(Op.getNode());
21952       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
21953                     /*AddTo*/ true);
21954       return true;
21955     }
21956     if (Subtarget->hasSSE3() &&
21957         (Mask.equals(0, 0, 2, 2) || Mask.equals(1, 1, 3, 3))) {
21958       bool Lo = Mask.equals(0, 0, 2, 2);
21959       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
21960       MVT ShuffleVT = MVT::v4f32;
21961       if (Depth == 1 && Root->getOpcode() == Shuffle)
21962         return false; // Nothing to do!
21963       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
21964       DCI.AddToWorklist(Op.getNode());
21965       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21966       DCI.AddToWorklist(Op.getNode());
21967       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
21968                     /*AddTo*/ true);
21969       return true;
21970     }
21971     if (Mask.equals(0, 0, 1, 1) || Mask.equals(2, 2, 3, 3)) {
21972       bool Lo = Mask.equals(0, 0, 1, 1);
21973       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
21974       MVT ShuffleVT = MVT::v4f32;
21975       if (Depth == 1 && Root->getOpcode() == Shuffle)
21976         return false; // Nothing to do!
21977       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
21978       DCI.AddToWorklist(Op.getNode());
21979       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21980       DCI.AddToWorklist(Op.getNode());
21981       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
21982                     /*AddTo*/ true);
21983       return true;
21984     }
21985   }
21986
21987   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
21988   // variants as none of these have single-instruction variants that are
21989   // superior to the UNPCK formulation.
21990   if (!FloatDomain &&
21991       (Mask.equals(0, 0, 1, 1, 2, 2, 3, 3) ||
21992        Mask.equals(4, 4, 5, 5, 6, 6, 7, 7) ||
21993        Mask.equals(0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7) ||
21994        Mask.equals(8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15,
21995                    15))) {
21996     bool Lo = Mask[0] == 0;
21997     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
21998     if (Depth == 1 && Root->getOpcode() == Shuffle)
21999       return false; // Nothing to do!
22000     MVT ShuffleVT;
22001     switch (Mask.size()) {
22002     case 8:
22003       ShuffleVT = MVT::v8i16;
22004       break;
22005     case 16:
22006       ShuffleVT = MVT::v16i8;
22007       break;
22008     default:
22009       llvm_unreachable("Impossible mask size!");
22010     };
22011     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
22012     DCI.AddToWorklist(Op.getNode());
22013     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22014     DCI.AddToWorklist(Op.getNode());
22015     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
22016                   /*AddTo*/ true);
22017     return true;
22018   }
22019
22020   // Don't try to re-form single instruction chains under any circumstances now
22021   // that we've done encoding canonicalization for them.
22022   if (Depth < 2)
22023     return false;
22024
22025   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22026   // can replace them with a single PSHUFB instruction profitably. Intel's
22027   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22028   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22029   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22030     SmallVector<SDValue, 16> PSHUFBMask;
22031     assert(Mask.size() <= 16 && "Can't shuffle elements smaller than bytes!");
22032     int Ratio = 16 / Mask.size();
22033     for (unsigned i = 0; i < 16; ++i) {
22034       if (Mask[i / Ratio] == SM_SentinelUndef) {
22035         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22036         continue;
22037       }
22038       int M = Mask[i / Ratio] != SM_SentinelZero
22039                   ? Ratio * Mask[i / Ratio] + i % Ratio
22040                   : 255;
22041       PSHUFBMask.push_back(DAG.getConstant(M, MVT::i8));
22042     }
22043     Op = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Input);
22044     DCI.AddToWorklist(Op.getNode());
22045     SDValue PSHUFBMaskOp =
22046         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, PSHUFBMask);
22047     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22048     Op = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, Op, PSHUFBMaskOp);
22049     DCI.AddToWorklist(Op.getNode());
22050     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
22051                   /*AddTo*/ true);
22052     return true;
22053   }
22054
22055   // Failed to find any combines.
22056   return false;
22057 }
22058
22059 /// \brief Fully generic combining of x86 shuffle instructions.
22060 ///
22061 /// This should be the last combine run over the x86 shuffle instructions. Once
22062 /// they have been fully optimized, this will recursively consider all chains
22063 /// of single-use shuffle instructions, build a generic model of the cumulative
22064 /// shuffle operation, and check for simpler instructions which implement this
22065 /// operation. We use this primarily for two purposes:
22066 ///
22067 /// 1) Collapse generic shuffles to specialized single instructions when
22068 ///    equivalent. In most cases, this is just an encoding size win, but
22069 ///    sometimes we will collapse multiple generic shuffles into a single
22070 ///    special-purpose shuffle.
22071 /// 2) Look for sequences of shuffle instructions with 3 or more total
22072 ///    instructions, and replace them with the slightly more expensive SSSE3
22073 ///    PSHUFB instruction if available. We do this as the last combining step
22074 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22075 ///    a suitable short sequence of other instructions. The PHUFB will either
22076 ///    use a register or have to read from memory and so is slightly (but only
22077 ///    slightly) more expensive than the other shuffle instructions.
22078 ///
22079 /// Because this is inherently a quadratic operation (for each shuffle in
22080 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22081 /// This should never be an issue in practice as the shuffle lowering doesn't
22082 /// produce sequences of more than 8 instructions.
22083 ///
22084 /// FIXME: We will currently miss some cases where the redundant shuffling
22085 /// would simplify under the threshold for PSHUFB formation because of
22086 /// combine-ordering. To fix this, we should do the redundant instruction
22087 /// combining in this recursive walk.
22088 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22089                                           ArrayRef<int> RootMask,
22090                                           int Depth, bool HasPSHUFB,
22091                                           SelectionDAG &DAG,
22092                                           TargetLowering::DAGCombinerInfo &DCI,
22093                                           const X86Subtarget *Subtarget) {
22094   // Bound the depth of our recursive combine because this is ultimately
22095   // quadratic in nature.
22096   if (Depth > 8)
22097     return false;
22098
22099   // Directly rip through bitcasts to find the underlying operand.
22100   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22101     Op = Op.getOperand(0);
22102
22103   MVT VT = Op.getSimpleValueType();
22104   if (!VT.isVector())
22105     return false; // Bail if we hit a non-vector.
22106   // FIXME: This routine should be taught about 256-bit shuffles, or a 256-bit
22107   // version should be added.
22108   if (VT.getSizeInBits() != 128)
22109     return false;
22110
22111   assert(Root.getSimpleValueType().isVector() &&
22112          "Shuffles operate on vector types!");
22113   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22114          "Can only combine shuffles of the same vector register size.");
22115
22116   if (!isTargetShuffle(Op.getOpcode()))
22117     return false;
22118   SmallVector<int, 16> OpMask;
22119   bool IsUnary;
22120   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22121   // We only can combine unary shuffles which we can decode the mask for.
22122   if (!HaveMask || !IsUnary)
22123     return false;
22124
22125   assert(VT.getVectorNumElements() == OpMask.size() &&
22126          "Different mask size from vector size!");
22127   assert(((RootMask.size() > OpMask.size() &&
22128            RootMask.size() % OpMask.size() == 0) ||
22129           (OpMask.size() > RootMask.size() &&
22130            OpMask.size() % RootMask.size() == 0) ||
22131           OpMask.size() == RootMask.size()) &&
22132          "The smaller number of elements must divide the larger.");
22133   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22134   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22135   assert(((RootRatio == 1 && OpRatio == 1) ||
22136           (RootRatio == 1) != (OpRatio == 1)) &&
22137          "Must not have a ratio for both incoming and op masks!");
22138
22139   SmallVector<int, 16> Mask;
22140   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22141
22142   // Merge this shuffle operation's mask into our accumulated mask. Note that
22143   // this shuffle's mask will be the first applied to the input, followed by the
22144   // root mask to get us all the way to the root value arrangement. The reason
22145   // for this order is that we are recursing up the operation chain.
22146   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22147     int RootIdx = i / RootRatio;
22148     if (RootMask[RootIdx] < 0) {
22149       // This is a zero or undef lane, we're done.
22150       Mask.push_back(RootMask[RootIdx]);
22151       continue;
22152     }
22153
22154     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22155     int OpIdx = RootMaskedIdx / OpRatio;
22156     if (OpMask[OpIdx] < 0) {
22157       // The incoming lanes are zero or undef, it doesn't matter which ones we
22158       // are using.
22159       Mask.push_back(OpMask[OpIdx]);
22160       continue;
22161     }
22162
22163     // Ok, we have non-zero lanes, map them through.
22164     Mask.push_back(OpMask[OpIdx] * OpRatio +
22165                    RootMaskedIdx % OpRatio);
22166   }
22167
22168   // See if we can recurse into the operand to combine more things.
22169   switch (Op.getOpcode()) {
22170     case X86ISD::PSHUFB:
22171       HasPSHUFB = true;
22172     case X86ISD::PSHUFD:
22173     case X86ISD::PSHUFHW:
22174     case X86ISD::PSHUFLW:
22175       if (Op.getOperand(0).hasOneUse() &&
22176           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22177                                         HasPSHUFB, DAG, DCI, Subtarget))
22178         return true;
22179       break;
22180
22181     case X86ISD::UNPCKL:
22182     case X86ISD::UNPCKH:
22183       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
22184       // We can't check for single use, we have to check that this shuffle is the only user.
22185       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22186           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22187                                         HasPSHUFB, DAG, DCI, Subtarget))
22188           return true;
22189       break;
22190   }
22191
22192   // Minor canonicalization of the accumulated shuffle mask to make it easier
22193   // to match below. All this does is detect masks with squential pairs of
22194   // elements, and shrink them to the half-width mask. It does this in a loop
22195   // so it will reduce the size of the mask to the minimal width mask which
22196   // performs an equivalent shuffle.
22197   SmallVector<int, 16> WidenedMask;
22198   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22199     Mask = std::move(WidenedMask);
22200     WidenedMask.clear();
22201   }
22202
22203   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22204                                 Subtarget);
22205 }
22206
22207 /// \brief Get the PSHUF-style mask from PSHUF node.
22208 ///
22209 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22210 /// PSHUF-style masks that can be reused with such instructions.
22211 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22212   SmallVector<int, 4> Mask;
22213   bool IsUnary;
22214   bool HaveMask = getTargetShuffleMask(N.getNode(), N.getSimpleValueType(), Mask, IsUnary);
22215   (void)HaveMask;
22216   assert(HaveMask);
22217
22218   switch (N.getOpcode()) {
22219   case X86ISD::PSHUFD:
22220     return Mask;
22221   case X86ISD::PSHUFLW:
22222     Mask.resize(4);
22223     return Mask;
22224   case X86ISD::PSHUFHW:
22225     Mask.erase(Mask.begin(), Mask.begin() + 4);
22226     for (int &M : Mask)
22227       M -= 4;
22228     return Mask;
22229   default:
22230     llvm_unreachable("No valid shuffle instruction found!");
22231   }
22232 }
22233
22234 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22235 ///
22236 /// We walk up the chain and look for a combinable shuffle, skipping over
22237 /// shuffles that we could hoist this shuffle's transformation past without
22238 /// altering anything.
22239 static SDValue
22240 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22241                              SelectionDAG &DAG,
22242                              TargetLowering::DAGCombinerInfo &DCI) {
22243   assert(N.getOpcode() == X86ISD::PSHUFD &&
22244          "Called with something other than an x86 128-bit half shuffle!");
22245   SDLoc DL(N);
22246
22247   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22248   // of the shuffles in the chain so that we can form a fresh chain to replace
22249   // this one.
22250   SmallVector<SDValue, 8> Chain;
22251   SDValue V = N.getOperand(0);
22252   for (; V.hasOneUse(); V = V.getOperand(0)) {
22253     switch (V.getOpcode()) {
22254     default:
22255       return SDValue(); // Nothing combined!
22256
22257     case ISD::BITCAST:
22258       // Skip bitcasts as we always know the type for the target specific
22259       // instructions.
22260       continue;
22261
22262     case X86ISD::PSHUFD:
22263       // Found another dword shuffle.
22264       break;
22265
22266     case X86ISD::PSHUFLW:
22267       // Check that the low words (being shuffled) are the identity in the
22268       // dword shuffle, and the high words are self-contained.
22269       if (Mask[0] != 0 || Mask[1] != 1 ||
22270           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22271         return SDValue();
22272
22273       Chain.push_back(V);
22274       continue;
22275
22276     case X86ISD::PSHUFHW:
22277       // Check that the high words (being shuffled) are the identity in the
22278       // dword shuffle, and the low words are self-contained.
22279       if (Mask[2] != 2 || Mask[3] != 3 ||
22280           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22281         return SDValue();
22282
22283       Chain.push_back(V);
22284       continue;
22285
22286     case X86ISD::UNPCKL:
22287     case X86ISD::UNPCKH:
22288       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22289       // shuffle into a preceding word shuffle.
22290       if (V.getValueType() != MVT::v16i8 && V.getValueType() != MVT::v8i16)
22291         return SDValue();
22292
22293       // Search for a half-shuffle which we can combine with.
22294       unsigned CombineOp =
22295           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22296       if (V.getOperand(0) != V.getOperand(1) ||
22297           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22298         return SDValue();
22299       Chain.push_back(V);
22300       V = V.getOperand(0);
22301       do {
22302         switch (V.getOpcode()) {
22303         default:
22304           return SDValue(); // Nothing to combine.
22305
22306         case X86ISD::PSHUFLW:
22307         case X86ISD::PSHUFHW:
22308           if (V.getOpcode() == CombineOp)
22309             break;
22310
22311           Chain.push_back(V);
22312
22313           // Fallthrough!
22314         case ISD::BITCAST:
22315           V = V.getOperand(0);
22316           continue;
22317         }
22318         break;
22319       } while (V.hasOneUse());
22320       break;
22321     }
22322     // Break out of the loop if we break out of the switch.
22323     break;
22324   }
22325
22326   if (!V.hasOneUse())
22327     // We fell out of the loop without finding a viable combining instruction.
22328     return SDValue();
22329
22330   // Merge this node's mask and our incoming mask.
22331   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22332   for (int &M : Mask)
22333     M = VMask[M];
22334   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22335                   getV4X86ShuffleImm8ForMask(Mask, DAG));
22336
22337   // Rebuild the chain around this new shuffle.
22338   while (!Chain.empty()) {
22339     SDValue W = Chain.pop_back_val();
22340
22341     if (V.getValueType() != W.getOperand(0).getValueType())
22342       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
22343
22344     switch (W.getOpcode()) {
22345     default:
22346       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22347
22348     case X86ISD::UNPCKL:
22349     case X86ISD::UNPCKH:
22350       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22351       break;
22352
22353     case X86ISD::PSHUFD:
22354     case X86ISD::PSHUFLW:
22355     case X86ISD::PSHUFHW:
22356       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22357       break;
22358     }
22359   }
22360   if (V.getValueType() != N.getValueType())
22361     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
22362
22363   // Return the new chain to replace N.
22364   return V;
22365 }
22366
22367 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
22368 ///
22369 /// We walk up the chain, skipping shuffles of the other half and looking
22370 /// through shuffles which switch halves trying to find a shuffle of the same
22371 /// pair of dwords.
22372 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22373                                         SelectionDAG &DAG,
22374                                         TargetLowering::DAGCombinerInfo &DCI) {
22375   assert(
22376       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22377       "Called with something other than an x86 128-bit half shuffle!");
22378   SDLoc DL(N);
22379   unsigned CombineOpcode = N.getOpcode();
22380
22381   // Walk up a single-use chain looking for a combinable shuffle.
22382   SDValue V = N.getOperand(0);
22383   for (; V.hasOneUse(); V = V.getOperand(0)) {
22384     switch (V.getOpcode()) {
22385     default:
22386       return false; // Nothing combined!
22387
22388     case ISD::BITCAST:
22389       // Skip bitcasts as we always know the type for the target specific
22390       // instructions.
22391       continue;
22392
22393     case X86ISD::PSHUFLW:
22394     case X86ISD::PSHUFHW:
22395       if (V.getOpcode() == CombineOpcode)
22396         break;
22397
22398       // Other-half shuffles are no-ops.
22399       continue;
22400     }
22401     // Break out of the loop if we break out of the switch.
22402     break;
22403   }
22404
22405   if (!V.hasOneUse())
22406     // We fell out of the loop without finding a viable combining instruction.
22407     return false;
22408
22409   // Combine away the bottom node as its shuffle will be accumulated into
22410   // a preceding shuffle.
22411   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22412
22413   // Record the old value.
22414   SDValue Old = V;
22415
22416   // Merge this node's mask and our incoming mask (adjusted to account for all
22417   // the pshufd instructions encountered).
22418   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22419   for (int &M : Mask)
22420     M = VMask[M];
22421   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22422                   getV4X86ShuffleImm8ForMask(Mask, DAG));
22423
22424   // Check that the shuffles didn't cancel each other out. If not, we need to
22425   // combine to the new one.
22426   if (Old != V)
22427     // Replace the combinable shuffle with the combined one, updating all users
22428     // so that we re-evaluate the chain here.
22429     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22430
22431   return true;
22432 }
22433
22434 /// \brief Try to combine x86 target specific shuffles.
22435 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22436                                            TargetLowering::DAGCombinerInfo &DCI,
22437                                            const X86Subtarget *Subtarget) {
22438   SDLoc DL(N);
22439   MVT VT = N.getSimpleValueType();
22440   SmallVector<int, 4> Mask;
22441
22442   switch (N.getOpcode()) {
22443   case X86ISD::PSHUFD:
22444   case X86ISD::PSHUFLW:
22445   case X86ISD::PSHUFHW:
22446     Mask = getPSHUFShuffleMask(N);
22447     assert(Mask.size() == 4);
22448     break;
22449   default:
22450     return SDValue();
22451   }
22452
22453   // Nuke no-op shuffles that show up after combining.
22454   if (isNoopShuffleMask(Mask))
22455     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22456
22457   // Look for simplifications involving one or two shuffle instructions.
22458   SDValue V = N.getOperand(0);
22459   switch (N.getOpcode()) {
22460   default:
22461     break;
22462   case X86ISD::PSHUFLW:
22463   case X86ISD::PSHUFHW:
22464     assert(VT == MVT::v8i16);
22465     (void)VT;
22466
22467     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22468       return SDValue(); // We combined away this shuffle, so we're done.
22469
22470     // See if this reduces to a PSHUFD which is no more expensive and can
22471     // combine with more operations. Note that it has to at least flip the
22472     // dwords as otherwise it would have been removed as a no-op.
22473     if (Mask[0] == 2 && Mask[1] == 3 && Mask[2] == 0 && Mask[3] == 1) {
22474       int DMask[] = {0, 1, 2, 3};
22475       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22476       DMask[DOffset + 0] = DOffset + 1;
22477       DMask[DOffset + 1] = DOffset + 0;
22478       V = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V);
22479       DCI.AddToWorklist(V.getNode());
22480       V = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V,
22481                       getV4X86ShuffleImm8ForMask(DMask, DAG));
22482       DCI.AddToWorklist(V.getNode());
22483       return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
22484     }
22485
22486     // Look for shuffle patterns which can be implemented as a single unpack.
22487     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22488     // only works when we have a PSHUFD followed by two half-shuffles.
22489     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22490         (V.getOpcode() == X86ISD::PSHUFLW ||
22491          V.getOpcode() == X86ISD::PSHUFHW) &&
22492         V.getOpcode() != N.getOpcode() &&
22493         V.hasOneUse()) {
22494       SDValue D = V.getOperand(0);
22495       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22496         D = D.getOperand(0);
22497       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22498         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22499         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22500         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22501         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22502         int WordMask[8];
22503         for (int i = 0; i < 4; ++i) {
22504           WordMask[i + NOffset] = Mask[i] + NOffset;
22505           WordMask[i + VOffset] = VMask[i] + VOffset;
22506         }
22507         // Map the word mask through the DWord mask.
22508         int MappedMask[8];
22509         for (int i = 0; i < 8; ++i)
22510           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22511         const int UnpackLoMask[] = {0, 0, 1, 1, 2, 2, 3, 3};
22512         const int UnpackHiMask[] = {4, 4, 5, 5, 6, 6, 7, 7};
22513         if (std::equal(std::begin(MappedMask), std::end(MappedMask),
22514                        std::begin(UnpackLoMask)) ||
22515             std::equal(std::begin(MappedMask), std::end(MappedMask),
22516                        std::begin(UnpackHiMask))) {
22517           // We can replace all three shuffles with an unpack.
22518           V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, D.getOperand(0));
22519           DCI.AddToWorklist(V.getNode());
22520           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22521                                                 : X86ISD::UNPCKH,
22522                              DL, MVT::v8i16, V, V);
22523         }
22524       }
22525     }
22526
22527     break;
22528
22529   case X86ISD::PSHUFD:
22530     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22531       return NewN;
22532
22533     break;
22534   }
22535
22536   return SDValue();
22537 }
22538
22539 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22540 ///
22541 /// We combine this directly on the abstract vector shuffle nodes so it is
22542 /// easier to generically match. We also insert dummy vector shuffle nodes for
22543 /// the operands which explicitly discard the lanes which are unused by this
22544 /// operation to try to flow through the rest of the combiner the fact that
22545 /// they're unused.
22546 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22547   SDLoc DL(N);
22548   EVT VT = N->getValueType(0);
22549
22550   // We only handle target-independent shuffles.
22551   // FIXME: It would be easy and harmless to use the target shuffle mask
22552   // extraction tool to support more.
22553   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22554     return SDValue();
22555
22556   auto *SVN = cast<ShuffleVectorSDNode>(N);
22557   ArrayRef<int> Mask = SVN->getMask();
22558   SDValue V1 = N->getOperand(0);
22559   SDValue V2 = N->getOperand(1);
22560
22561   // We require the first shuffle operand to be the SUB node, and the second to
22562   // be the ADD node.
22563   // FIXME: We should support the commuted patterns.
22564   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22565     return SDValue();
22566
22567   // If there are other uses of these operations we can't fold them.
22568   if (!V1->hasOneUse() || !V2->hasOneUse())
22569     return SDValue();
22570
22571   // Ensure that both operations have the same operands. Note that we can
22572   // commute the FADD operands.
22573   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22574   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22575       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22576     return SDValue();
22577
22578   // We're looking for blends between FADD and FSUB nodes. We insist on these
22579   // nodes being lined up in a specific expected pattern.
22580   if (!(isShuffleEquivalent(Mask, 0, 3) ||
22581         isShuffleEquivalent(Mask, 0, 5, 2, 7) ||
22582         isShuffleEquivalent(Mask, 0, 9, 2, 11, 4, 13, 6, 15)))
22583     return SDValue();
22584
22585   // Only specific types are legal at this point, assert so we notice if and
22586   // when these change.
22587   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22588           VT == MVT::v4f64) &&
22589          "Unknown vector type encountered!");
22590
22591   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22592 }
22593
22594 /// PerformShuffleCombine - Performs several different shuffle combines.
22595 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22596                                      TargetLowering::DAGCombinerInfo &DCI,
22597                                      const X86Subtarget *Subtarget) {
22598   SDLoc dl(N);
22599   SDValue N0 = N->getOperand(0);
22600   SDValue N1 = N->getOperand(1);
22601   EVT VT = N->getValueType(0);
22602
22603   // Don't create instructions with illegal types after legalize types has run.
22604   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22605   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22606     return SDValue();
22607
22608   // If we have legalized the vector types, look for blends of FADD and FSUB
22609   // nodes that we can fuse into an ADDSUB node.
22610   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22611     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22612       return AddSub;
22613
22614   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22615   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22616       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22617     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22618
22619   // During Type Legalization, when promoting illegal vector types,
22620   // the backend might introduce new shuffle dag nodes and bitcasts.
22621   //
22622   // This code performs the following transformation:
22623   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22624   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22625   //
22626   // We do this only if both the bitcast and the BINOP dag nodes have
22627   // one use. Also, perform this transformation only if the new binary
22628   // operation is legal. This is to avoid introducing dag nodes that
22629   // potentially need to be further expanded (or custom lowered) into a
22630   // less optimal sequence of dag nodes.
22631   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22632       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22633       N0.getOpcode() == ISD::BITCAST) {
22634     SDValue BC0 = N0.getOperand(0);
22635     EVT SVT = BC0.getValueType();
22636     unsigned Opcode = BC0.getOpcode();
22637     unsigned NumElts = VT.getVectorNumElements();
22638
22639     if (BC0.hasOneUse() && SVT.isVector() &&
22640         SVT.getVectorNumElements() * 2 == NumElts &&
22641         TLI.isOperationLegal(Opcode, VT)) {
22642       bool CanFold = false;
22643       switch (Opcode) {
22644       default : break;
22645       case ISD::ADD :
22646       case ISD::FADD :
22647       case ISD::SUB :
22648       case ISD::FSUB :
22649       case ISD::MUL :
22650       case ISD::FMUL :
22651         CanFold = true;
22652       }
22653
22654       unsigned SVTNumElts = SVT.getVectorNumElements();
22655       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22656       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22657         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22658       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22659         CanFold = SVOp->getMaskElt(i) < 0;
22660
22661       if (CanFold) {
22662         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
22663         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
22664         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22665         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22666       }
22667     }
22668   }
22669
22670   // Only handle 128 wide vector from here on.
22671   if (!VT.is128BitVector())
22672     return SDValue();
22673
22674   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22675   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22676   // consecutive, non-overlapping, and in the right order.
22677   SmallVector<SDValue, 16> Elts;
22678   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22679     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22680
22681   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
22682   if (LD.getNode())
22683     return LD;
22684
22685   if (isTargetShuffle(N->getOpcode())) {
22686     SDValue Shuffle =
22687         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22688     if (Shuffle.getNode())
22689       return Shuffle;
22690
22691     // Try recursively combining arbitrary sequences of x86 shuffle
22692     // instructions into higher-order shuffles. We do this after combining
22693     // specific PSHUF instruction sequences into their minimal form so that we
22694     // can evaluate how many specialized shuffle instructions are involved in
22695     // a particular chain.
22696     SmallVector<int, 1> NonceMask; // Just a placeholder.
22697     NonceMask.push_back(0);
22698     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22699                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22700                                       DCI, Subtarget))
22701       return SDValue(); // This routine will use CombineTo to replace N.
22702   }
22703
22704   return SDValue();
22705 }
22706
22707 /// PerformTruncateCombine - Converts truncate operation to
22708 /// a sequence of vector shuffle operations.
22709 /// It is possible when we truncate 256-bit vector to 128-bit vector
22710 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
22711                                       TargetLowering::DAGCombinerInfo &DCI,
22712                                       const X86Subtarget *Subtarget)  {
22713   return SDValue();
22714 }
22715
22716 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22717 /// specific shuffle of a load can be folded into a single element load.
22718 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
22719 /// shuffles have been custom lowered so we need to handle those here.
22720 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
22721                                          TargetLowering::DAGCombinerInfo &DCI) {
22722   if (DCI.isBeforeLegalizeOps())
22723     return SDValue();
22724
22725   SDValue InVec = N->getOperand(0);
22726   SDValue EltNo = N->getOperand(1);
22727
22728   if (!isa<ConstantSDNode>(EltNo))
22729     return SDValue();
22730
22731   EVT OriginalVT = InVec.getValueType();
22732
22733   if (InVec.getOpcode() == ISD::BITCAST) {
22734     // Don't duplicate a load with other uses.
22735     if (!InVec.hasOneUse())
22736       return SDValue();
22737     EVT BCVT = InVec.getOperand(0).getValueType();
22738     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
22739       return SDValue();
22740     InVec = InVec.getOperand(0);
22741   }
22742
22743   EVT CurrentVT = InVec.getValueType();
22744
22745   if (!isTargetShuffle(InVec.getOpcode()))
22746     return SDValue();
22747
22748   // Don't duplicate a load with other uses.
22749   if (!InVec.hasOneUse())
22750     return SDValue();
22751
22752   SmallVector<int, 16> ShuffleMask;
22753   bool UnaryShuffle;
22754   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
22755                             ShuffleMask, UnaryShuffle))
22756     return SDValue();
22757
22758   // Select the input vector, guarding against out of range extract vector.
22759   unsigned NumElems = CurrentVT.getVectorNumElements();
22760   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
22761   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
22762   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
22763                                          : InVec.getOperand(1);
22764
22765   // If inputs to shuffle are the same for both ops, then allow 2 uses
22766   unsigned AllowedUses = InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
22767
22768   if (LdNode.getOpcode() == ISD::BITCAST) {
22769     // Don't duplicate a load with other uses.
22770     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
22771       return SDValue();
22772
22773     AllowedUses = 1; // only allow 1 load use if we have a bitcast
22774     LdNode = LdNode.getOperand(0);
22775   }
22776
22777   if (!ISD::isNormalLoad(LdNode.getNode()))
22778     return SDValue();
22779
22780   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
22781
22782   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
22783     return SDValue();
22784
22785   EVT EltVT = N->getValueType(0);
22786   // If there's a bitcast before the shuffle, check if the load type and
22787   // alignment is valid.
22788   unsigned Align = LN0->getAlignment();
22789   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22790   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
22791       EltVT.getTypeForEVT(*DAG.getContext()));
22792
22793   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
22794     return SDValue();
22795
22796   // All checks match so transform back to vector_shuffle so that DAG combiner
22797   // can finish the job
22798   SDLoc dl(N);
22799
22800   // Create shuffle node taking into account the case that its a unary shuffle
22801   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
22802                                    : InVec.getOperand(1);
22803   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
22804                                  InVec.getOperand(0), Shuffle,
22805                                  &ShuffleMask[0]);
22806   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
22807   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
22808                      EltNo);
22809 }
22810
22811 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
22812 /// generation and convert it from being a bunch of shuffles and extracts
22813 /// into a somewhat faster sequence. For i686, the best sequence is apparently
22814 /// storing the value and loading scalars back, while for x64 we should
22815 /// use 64-bit extracts and shifts.
22816 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
22817                                          TargetLowering::DAGCombinerInfo &DCI) {
22818   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
22819   if (NewOp.getNode())
22820     return NewOp;
22821
22822   SDValue InputVector = N->getOperand(0);
22823
22824   // Detect whether we are trying to convert from mmx to i32 and the bitcast
22825   // from mmx to v2i32 has a single usage.
22826   if (InputVector.getNode()->getOpcode() == llvm::ISD::BITCAST &&
22827       InputVector.getNode()->getOperand(0).getValueType() == MVT::x86mmx &&
22828       InputVector.hasOneUse() && N->getValueType(0) == MVT::i32)
22829     return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22830                        N->getValueType(0),
22831                        InputVector.getNode()->getOperand(0));
22832
22833   // Only operate on vectors of 4 elements, where the alternative shuffling
22834   // gets to be more expensive.
22835   if (InputVector.getValueType() != MVT::v4i32)
22836     return SDValue();
22837
22838   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
22839   // single use which is a sign-extend or zero-extend, and all elements are
22840   // used.
22841   SmallVector<SDNode *, 4> Uses;
22842   unsigned ExtractedElements = 0;
22843   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
22844        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
22845     if (UI.getUse().getResNo() != InputVector.getResNo())
22846       return SDValue();
22847
22848     SDNode *Extract = *UI;
22849     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
22850       return SDValue();
22851
22852     if (Extract->getValueType(0) != MVT::i32)
22853       return SDValue();
22854     if (!Extract->hasOneUse())
22855       return SDValue();
22856     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
22857         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
22858       return SDValue();
22859     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
22860       return SDValue();
22861
22862     // Record which element was extracted.
22863     ExtractedElements |=
22864       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
22865
22866     Uses.push_back(Extract);
22867   }
22868
22869   // If not all the elements were used, this may not be worthwhile.
22870   if (ExtractedElements != 15)
22871     return SDValue();
22872
22873   // Ok, we've now decided to do the transformation.
22874   // If 64-bit shifts are legal, use the extract-shift sequence,
22875   // otherwise bounce the vector off the cache.
22876   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22877   SDValue Vals[4];
22878   SDLoc dl(InputVector);
22879
22880   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
22881     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
22882     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
22883     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22884       DAG.getConstant(0, VecIdxTy));
22885     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22886       DAG.getConstant(1, VecIdxTy));
22887
22888     SDValue ShAmt = DAG.getConstant(32,
22889       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
22890     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
22891     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22892       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
22893     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
22894     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22895       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
22896   } else {
22897     // Store the value to a temporary stack slot.
22898     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
22899     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
22900       MachinePointerInfo(), false, false, 0);
22901
22902     EVT ElementType = InputVector.getValueType().getVectorElementType();
22903     unsigned EltSize = ElementType.getSizeInBits() / 8;
22904
22905     // Replace each use (extract) with a load of the appropriate element.
22906     for (unsigned i = 0; i < 4; ++i) {
22907       uint64_t Offset = EltSize * i;
22908       SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
22909
22910       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
22911                                        StackPtr, OffsetVal);
22912
22913       // Load the scalar.
22914       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
22915                             ScalarAddr, MachinePointerInfo(),
22916                             false, false, false, 0);
22917
22918     }
22919   }
22920
22921   // Replace the extracts
22922   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
22923     UE = Uses.end(); UI != UE; ++UI) {
22924     SDNode *Extract = *UI;
22925
22926     SDValue Idx = Extract->getOperand(1);
22927     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
22928     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
22929   }
22930
22931   // The replacement was made in place; don't return anything.
22932   return SDValue();
22933 }
22934
22935 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
22936 static std::pair<unsigned, bool>
22937 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
22938                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
22939   if (!VT.isVector())
22940     return std::make_pair(0, false);
22941
22942   bool NeedSplit = false;
22943   switch (VT.getSimpleVT().SimpleTy) {
22944   default: return std::make_pair(0, false);
22945   case MVT::v4i64:
22946   case MVT::v2i64:
22947     if (!Subtarget->hasVLX())
22948       return std::make_pair(0, false);
22949     break;
22950   case MVT::v64i8:
22951   case MVT::v32i16:
22952     if (!Subtarget->hasBWI())
22953       return std::make_pair(0, false);
22954     break;
22955   case MVT::v16i32:
22956   case MVT::v8i64:
22957     if (!Subtarget->hasAVX512())
22958       return std::make_pair(0, false);
22959     break;
22960   case MVT::v32i8:
22961   case MVT::v16i16:
22962   case MVT::v8i32:
22963     if (!Subtarget->hasAVX2())
22964       NeedSplit = true;
22965     if (!Subtarget->hasAVX())
22966       return std::make_pair(0, false);
22967     break;
22968   case MVT::v16i8:
22969   case MVT::v8i16:
22970   case MVT::v4i32:
22971     if (!Subtarget->hasSSE2())
22972       return std::make_pair(0, false);
22973   }
22974
22975   // SSE2 has only a small subset of the operations.
22976   bool hasUnsigned = Subtarget->hasSSE41() ||
22977                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
22978   bool hasSigned = Subtarget->hasSSE41() ||
22979                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
22980
22981   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
22982
22983   unsigned Opc = 0;
22984   // Check for x CC y ? x : y.
22985   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
22986       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
22987     switch (CC) {
22988     default: break;
22989     case ISD::SETULT:
22990     case ISD::SETULE:
22991       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
22992     case ISD::SETUGT:
22993     case ISD::SETUGE:
22994       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
22995     case ISD::SETLT:
22996     case ISD::SETLE:
22997       Opc = hasSigned ? X86ISD::SMIN : 0; break;
22998     case ISD::SETGT:
22999     case ISD::SETGE:
23000       Opc = hasSigned ? X86ISD::SMAX : 0; break;
23001     }
23002   // Check for x CC y ? y : x -- a min/max with reversed arms.
23003   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23004              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23005     switch (CC) {
23006     default: break;
23007     case ISD::SETULT:
23008     case ISD::SETULE:
23009       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
23010     case ISD::SETUGT:
23011     case ISD::SETUGE:
23012       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
23013     case ISD::SETLT:
23014     case ISD::SETLE:
23015       Opc = hasSigned ? X86ISD::SMAX : 0; break;
23016     case ISD::SETGT:
23017     case ISD::SETGE:
23018       Opc = hasSigned ? X86ISD::SMIN : 0; break;
23019     }
23020   }
23021
23022   return std::make_pair(Opc, NeedSplit);
23023 }
23024
23025 static SDValue
23026 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23027                                       const X86Subtarget *Subtarget) {
23028   SDLoc dl(N);
23029   SDValue Cond = N->getOperand(0);
23030   SDValue LHS = N->getOperand(1);
23031   SDValue RHS = N->getOperand(2);
23032
23033   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23034     SDValue CondSrc = Cond->getOperand(0);
23035     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23036       Cond = CondSrc->getOperand(0);
23037   }
23038
23039   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23040     return SDValue();
23041
23042   // A vselect where all conditions and data are constants can be optimized into
23043   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23044   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23045       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23046     return SDValue();
23047
23048   unsigned MaskValue = 0;
23049   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23050     return SDValue();
23051
23052   MVT VT = N->getSimpleValueType(0);
23053   unsigned NumElems = VT.getVectorNumElements();
23054   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23055   for (unsigned i = 0; i < NumElems; ++i) {
23056     // Be sure we emit undef where we can.
23057     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23058       ShuffleMask[i] = -1;
23059     else
23060       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23061   }
23062
23063   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23064   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23065     return SDValue();
23066   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23067 }
23068
23069 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23070 /// nodes.
23071 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23072                                     TargetLowering::DAGCombinerInfo &DCI,
23073                                     const X86Subtarget *Subtarget) {
23074   SDLoc DL(N);
23075   SDValue Cond = N->getOperand(0);
23076   // Get the LHS/RHS of the select.
23077   SDValue LHS = N->getOperand(1);
23078   SDValue RHS = N->getOperand(2);
23079   EVT VT = LHS.getValueType();
23080   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23081
23082   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23083   // instructions match the semantics of the common C idiom x<y?x:y but not
23084   // x<=y?x:y, because of how they handle negative zero (which can be
23085   // ignored in unsafe-math mode).
23086   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23087       VT != MVT::f80 && TLI.isTypeLegal(VT) &&
23088       (Subtarget->hasSSE2() ||
23089        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23090     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23091
23092     unsigned Opcode = 0;
23093     // Check for x CC y ? x : y.
23094     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23095         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23096       switch (CC) {
23097       default: break;
23098       case ISD::SETULT:
23099         // Converting this to a min would handle NaNs incorrectly, and swapping
23100         // the operands would cause it to handle comparisons between positive
23101         // and negative zero incorrectly.
23102         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23103           if (!DAG.getTarget().Options.UnsafeFPMath &&
23104               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23105             break;
23106           std::swap(LHS, RHS);
23107         }
23108         Opcode = X86ISD::FMIN;
23109         break;
23110       case ISD::SETOLE:
23111         // Converting this to a min would handle comparisons between positive
23112         // and negative zero incorrectly.
23113         if (!DAG.getTarget().Options.UnsafeFPMath &&
23114             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23115           break;
23116         Opcode = X86ISD::FMIN;
23117         break;
23118       case ISD::SETULE:
23119         // Converting this to a min would handle both negative zeros and NaNs
23120         // incorrectly, but we can swap the operands to fix both.
23121         std::swap(LHS, RHS);
23122       case ISD::SETOLT:
23123       case ISD::SETLT:
23124       case ISD::SETLE:
23125         Opcode = X86ISD::FMIN;
23126         break;
23127
23128       case ISD::SETOGE:
23129         // Converting this to a max would handle comparisons between positive
23130         // and negative zero incorrectly.
23131         if (!DAG.getTarget().Options.UnsafeFPMath &&
23132             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23133           break;
23134         Opcode = X86ISD::FMAX;
23135         break;
23136       case ISD::SETUGT:
23137         // Converting this to a max would handle NaNs incorrectly, and swapping
23138         // the operands would cause it to handle comparisons between positive
23139         // and negative zero incorrectly.
23140         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23141           if (!DAG.getTarget().Options.UnsafeFPMath &&
23142               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23143             break;
23144           std::swap(LHS, RHS);
23145         }
23146         Opcode = X86ISD::FMAX;
23147         break;
23148       case ISD::SETUGE:
23149         // Converting this to a max would handle both negative zeros and NaNs
23150         // incorrectly, but we can swap the operands to fix both.
23151         std::swap(LHS, RHS);
23152       case ISD::SETOGT:
23153       case ISD::SETGT:
23154       case ISD::SETGE:
23155         Opcode = X86ISD::FMAX;
23156         break;
23157       }
23158     // Check for x CC y ? y : x -- a min/max with reversed arms.
23159     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23160                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23161       switch (CC) {
23162       default: break;
23163       case ISD::SETOGE:
23164         // Converting this to a min would handle comparisons between positive
23165         // and negative zero incorrectly, and swapping the operands would
23166         // cause it to handle NaNs incorrectly.
23167         if (!DAG.getTarget().Options.UnsafeFPMath &&
23168             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23169           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23170             break;
23171           std::swap(LHS, RHS);
23172         }
23173         Opcode = X86ISD::FMIN;
23174         break;
23175       case ISD::SETUGT:
23176         // Converting this to a min would handle NaNs incorrectly.
23177         if (!DAG.getTarget().Options.UnsafeFPMath &&
23178             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23179           break;
23180         Opcode = X86ISD::FMIN;
23181         break;
23182       case ISD::SETUGE:
23183         // Converting this to a min would handle both negative zeros and NaNs
23184         // incorrectly, but we can swap the operands to fix both.
23185         std::swap(LHS, RHS);
23186       case ISD::SETOGT:
23187       case ISD::SETGT:
23188       case ISD::SETGE:
23189         Opcode = X86ISD::FMIN;
23190         break;
23191
23192       case ISD::SETULT:
23193         // Converting this to a max would handle NaNs incorrectly.
23194         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23195           break;
23196         Opcode = X86ISD::FMAX;
23197         break;
23198       case ISD::SETOLE:
23199         // Converting this to a max would handle comparisons between positive
23200         // and negative zero incorrectly, and swapping the operands would
23201         // cause it to handle NaNs incorrectly.
23202         if (!DAG.getTarget().Options.UnsafeFPMath &&
23203             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23204           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23205             break;
23206           std::swap(LHS, RHS);
23207         }
23208         Opcode = X86ISD::FMAX;
23209         break;
23210       case ISD::SETULE:
23211         // Converting this to a max would handle both negative zeros and NaNs
23212         // incorrectly, but we can swap the operands to fix both.
23213         std::swap(LHS, RHS);
23214       case ISD::SETOLT:
23215       case ISD::SETLT:
23216       case ISD::SETLE:
23217         Opcode = X86ISD::FMAX;
23218         break;
23219       }
23220     }
23221
23222     if (Opcode)
23223       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23224   }
23225
23226   EVT CondVT = Cond.getValueType();
23227   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23228       CondVT.getVectorElementType() == MVT::i1) {
23229     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23230     // lowering on KNL. In this case we convert it to
23231     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23232     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23233     // Since SKX these selects have a proper lowering.
23234     EVT OpVT = LHS.getValueType();
23235     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23236         (OpVT.getVectorElementType() == MVT::i8 ||
23237          OpVT.getVectorElementType() == MVT::i16) &&
23238         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23239       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23240       DCI.AddToWorklist(Cond.getNode());
23241       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23242     }
23243   }
23244   // If this is a select between two integer constants, try to do some
23245   // optimizations.
23246   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23247     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23248       // Don't do this for crazy integer types.
23249       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23250         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23251         // so that TrueC (the true value) is larger than FalseC.
23252         bool NeedsCondInvert = false;
23253
23254         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23255             // Efficiently invertible.
23256             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23257              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23258               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23259           NeedsCondInvert = true;
23260           std::swap(TrueC, FalseC);
23261         }
23262
23263         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23264         if (FalseC->getAPIntValue() == 0 &&
23265             TrueC->getAPIntValue().isPowerOf2()) {
23266           if (NeedsCondInvert) // Invert the condition if needed.
23267             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23268                                DAG.getConstant(1, Cond.getValueType()));
23269
23270           // Zero extend the condition if needed.
23271           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23272
23273           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23274           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23275                              DAG.getConstant(ShAmt, MVT::i8));
23276         }
23277
23278         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23279         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23280           if (NeedsCondInvert) // Invert the condition if needed.
23281             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23282                                DAG.getConstant(1, Cond.getValueType()));
23283
23284           // Zero extend the condition if needed.
23285           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23286                              FalseC->getValueType(0), Cond);
23287           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23288                              SDValue(FalseC, 0));
23289         }
23290
23291         // Optimize cases that will turn into an LEA instruction.  This requires
23292         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23293         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23294           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23295           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23296
23297           bool isFastMultiplier = false;
23298           if (Diff < 10) {
23299             switch ((unsigned char)Diff) {
23300               default: break;
23301               case 1:  // result = add base, cond
23302               case 2:  // result = lea base(    , cond*2)
23303               case 3:  // result = lea base(cond, cond*2)
23304               case 4:  // result = lea base(    , cond*4)
23305               case 5:  // result = lea base(cond, cond*4)
23306               case 8:  // result = lea base(    , cond*8)
23307               case 9:  // result = lea base(cond, cond*8)
23308                 isFastMultiplier = true;
23309                 break;
23310             }
23311           }
23312
23313           if (isFastMultiplier) {
23314             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23315             if (NeedsCondInvert) // Invert the condition if needed.
23316               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23317                                  DAG.getConstant(1, Cond.getValueType()));
23318
23319             // Zero extend the condition if needed.
23320             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23321                                Cond);
23322             // Scale the condition by the difference.
23323             if (Diff != 1)
23324               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23325                                  DAG.getConstant(Diff, Cond.getValueType()));
23326
23327             // Add the base if non-zero.
23328             if (FalseC->getAPIntValue() != 0)
23329               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23330                                  SDValue(FalseC, 0));
23331             return Cond;
23332           }
23333         }
23334       }
23335   }
23336
23337   // Canonicalize max and min:
23338   // (x > y) ? x : y -> (x >= y) ? x : y
23339   // (x < y) ? x : y -> (x <= y) ? x : y
23340   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23341   // the need for an extra compare
23342   // against zero. e.g.
23343   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23344   // subl   %esi, %edi
23345   // testl  %edi, %edi
23346   // movl   $0, %eax
23347   // cmovgl %edi, %eax
23348   // =>
23349   // xorl   %eax, %eax
23350   // subl   %esi, $edi
23351   // cmovsl %eax, %edi
23352   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23353       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23354       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23355     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23356     switch (CC) {
23357     default: break;
23358     case ISD::SETLT:
23359     case ISD::SETGT: {
23360       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23361       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23362                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23363       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23364     }
23365     }
23366   }
23367
23368   // Early exit check
23369   if (!TLI.isTypeLegal(VT))
23370     return SDValue();
23371
23372   // Match VSELECTs into subs with unsigned saturation.
23373   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23374       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23375       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23376        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23377     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23378
23379     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23380     // left side invert the predicate to simplify logic below.
23381     SDValue Other;
23382     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23383       Other = RHS;
23384       CC = ISD::getSetCCInverse(CC, true);
23385     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23386       Other = LHS;
23387     }
23388
23389     if (Other.getNode() && Other->getNumOperands() == 2 &&
23390         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23391       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23392       SDValue CondRHS = Cond->getOperand(1);
23393
23394       // Look for a general sub with unsigned saturation first.
23395       // x >= y ? x-y : 0 --> subus x, y
23396       // x >  y ? x-y : 0 --> subus x, y
23397       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23398           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23399         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23400
23401       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23402         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23403           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23404             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23405               // If the RHS is a constant we have to reverse the const
23406               // canonicalization.
23407               // x > C-1 ? x+-C : 0 --> subus x, C
23408               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23409                   CondRHSConst->getAPIntValue() ==
23410                       (-OpRHSConst->getAPIntValue() - 1))
23411                 return DAG.getNode(
23412                     X86ISD::SUBUS, DL, VT, OpLHS,
23413                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
23414
23415           // Another special case: If C was a sign bit, the sub has been
23416           // canonicalized into a xor.
23417           // FIXME: Would it be better to use computeKnownBits to determine
23418           //        whether it's safe to decanonicalize the xor?
23419           // x s< 0 ? x^C : 0 --> subus x, C
23420           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23421               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23422               OpRHSConst->getAPIntValue().isSignBit())
23423             // Note that we have to rebuild the RHS constant here to ensure we
23424             // don't rely on particular values of undef lanes.
23425             return DAG.getNode(
23426                 X86ISD::SUBUS, DL, VT, OpLHS,
23427                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
23428         }
23429     }
23430   }
23431
23432   // Try to match a min/max vector operation.
23433   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
23434     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
23435     unsigned Opc = ret.first;
23436     bool NeedSplit = ret.second;
23437
23438     if (Opc && NeedSplit) {
23439       unsigned NumElems = VT.getVectorNumElements();
23440       // Extract the LHS vectors
23441       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
23442       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
23443
23444       // Extract the RHS vectors
23445       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
23446       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
23447
23448       // Create min/max for each subvector
23449       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
23450       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
23451
23452       // Merge the result
23453       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
23454     } else if (Opc)
23455       return DAG.getNode(Opc, DL, VT, LHS, RHS);
23456   }
23457
23458   // Simplify vector selection if condition value type matches vselect
23459   // operand type
23460   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23461     assert(Cond.getValueType().isVector() &&
23462            "vector select expects a vector selector!");
23463
23464     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23465     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23466
23467     // Try invert the condition if true value is not all 1s and false value
23468     // is not all 0s.
23469     if (!TValIsAllOnes && !FValIsAllZeros &&
23470         // Check if the selector will be produced by CMPP*/PCMP*
23471         Cond.getOpcode() == ISD::SETCC &&
23472         // Check if SETCC has already been promoted
23473         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
23474       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23475       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23476
23477       if (TValIsAllZeros || FValIsAllOnes) {
23478         SDValue CC = Cond.getOperand(2);
23479         ISD::CondCode NewCC =
23480           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23481                                Cond.getOperand(0).getValueType().isInteger());
23482         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23483         std::swap(LHS, RHS);
23484         TValIsAllOnes = FValIsAllOnes;
23485         FValIsAllZeros = TValIsAllZeros;
23486       }
23487     }
23488
23489     if (TValIsAllOnes || FValIsAllZeros) {
23490       SDValue Ret;
23491
23492       if (TValIsAllOnes && FValIsAllZeros)
23493         Ret = Cond;
23494       else if (TValIsAllOnes)
23495         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
23496                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
23497       else if (FValIsAllZeros)
23498         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23499                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
23500
23501       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
23502     }
23503   }
23504
23505   // If we know that this node is legal then we know that it is going to be
23506   // matched by one of the SSE/AVX BLEND instructions. These instructions only
23507   // depend on the highest bit in each word. Try to use SimplifyDemandedBits
23508   // to simplify previous instructions.
23509   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23510       !DCI.isBeforeLegalize() &&
23511       // We explicitly check against v8i16 and v16i16 because, although
23512       // they're marked as Custom, they might only be legal when Cond is a
23513       // build_vector of constants. This will be taken care in a later
23514       // condition.
23515       (TLI.isOperationLegalOrCustom(ISD::VSELECT, VT) && VT != MVT::v16i16 &&
23516        VT != MVT::v8i16) &&
23517       // Don't optimize vector of constants. Those are handled by
23518       // the generic code and all the bits must be properly set for
23519       // the generic optimizer.
23520       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23521     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23522
23523     // Don't optimize vector selects that map to mask-registers.
23524     if (BitWidth == 1)
23525       return SDValue();
23526
23527     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23528     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23529
23530     APInt KnownZero, KnownOne;
23531     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23532                                           DCI.isBeforeLegalizeOps());
23533     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23534         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23535                                  TLO)) {
23536       // If we changed the computation somewhere in the DAG, this change
23537       // will affect all users of Cond.
23538       // Make sure it is fine and update all the nodes so that we do not
23539       // use the generic VSELECT anymore. Otherwise, we may perform
23540       // wrong optimizations as we messed up with the actual expectation
23541       // for the vector boolean values.
23542       if (Cond != TLO.Old) {
23543         // Check all uses of that condition operand to check whether it will be
23544         // consumed by non-BLEND instructions, which may depend on all bits are
23545         // set properly.
23546         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23547              I != E; ++I)
23548           if (I->getOpcode() != ISD::VSELECT)
23549             // TODO: Add other opcodes eventually lowered into BLEND.
23550             return SDValue();
23551
23552         // Update all the users of the condition, before committing the change,
23553         // so that the VSELECT optimizations that expect the correct vector
23554         // boolean value will not be triggered.
23555         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23556              I != E; ++I)
23557           DAG.ReplaceAllUsesOfValueWith(
23558               SDValue(*I, 0),
23559               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23560                           Cond, I->getOperand(1), I->getOperand(2)));
23561         DCI.CommitTargetLoweringOpt(TLO);
23562         return SDValue();
23563       }
23564       // At this point, only Cond is changed. Change the condition
23565       // just for N to keep the opportunity to optimize all other
23566       // users their own way.
23567       DAG.ReplaceAllUsesOfValueWith(
23568           SDValue(N, 0),
23569           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23570                       TLO.New, N->getOperand(1), N->getOperand(2)));
23571       return SDValue();
23572     }
23573   }
23574
23575   // We should generate an X86ISD::BLENDI from a vselect if its argument
23576   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23577   // constants. This specific pattern gets generated when we split a
23578   // selector for a 512 bit vector in a machine without AVX512 (but with
23579   // 256-bit vectors), during legalization:
23580   //
23581   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23582   //
23583   // Iff we find this pattern and the build_vectors are built from
23584   // constants, we translate the vselect into a shuffle_vector that we
23585   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23586   if ((N->getOpcode() == ISD::VSELECT ||
23587        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23588       !DCI.isBeforeLegalize()) {
23589     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23590     if (Shuffle.getNode())
23591       return Shuffle;
23592   }
23593
23594   return SDValue();
23595 }
23596
23597 // Check whether a boolean test is testing a boolean value generated by
23598 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23599 // code.
23600 //
23601 // Simplify the following patterns:
23602 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23603 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23604 // to (Op EFLAGS Cond)
23605 //
23606 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23607 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23608 // to (Op EFLAGS !Cond)
23609 //
23610 // where Op could be BRCOND or CMOV.
23611 //
23612 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23613   // Quit if not CMP and SUB with its value result used.
23614   if (Cmp.getOpcode() != X86ISD::CMP &&
23615       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23616       return SDValue();
23617
23618   // Quit if not used as a boolean value.
23619   if (CC != X86::COND_E && CC != X86::COND_NE)
23620     return SDValue();
23621
23622   // Check CMP operands. One of them should be 0 or 1 and the other should be
23623   // an SetCC or extended from it.
23624   SDValue Op1 = Cmp.getOperand(0);
23625   SDValue Op2 = Cmp.getOperand(1);
23626
23627   SDValue SetCC;
23628   const ConstantSDNode* C = nullptr;
23629   bool needOppositeCond = (CC == X86::COND_E);
23630   bool checkAgainstTrue = false; // Is it a comparison against 1?
23631
23632   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23633     SetCC = Op2;
23634   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23635     SetCC = Op1;
23636   else // Quit if all operands are not constants.
23637     return SDValue();
23638
23639   if (C->getZExtValue() == 1) {
23640     needOppositeCond = !needOppositeCond;
23641     checkAgainstTrue = true;
23642   } else if (C->getZExtValue() != 0)
23643     // Quit if the constant is neither 0 or 1.
23644     return SDValue();
23645
23646   bool truncatedToBoolWithAnd = false;
23647   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23648   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23649          SetCC.getOpcode() == ISD::TRUNCATE ||
23650          SetCC.getOpcode() == ISD::AND) {
23651     if (SetCC.getOpcode() == ISD::AND) {
23652       int OpIdx = -1;
23653       ConstantSDNode *CS;
23654       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23655           CS->getZExtValue() == 1)
23656         OpIdx = 1;
23657       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23658           CS->getZExtValue() == 1)
23659         OpIdx = 0;
23660       if (OpIdx == -1)
23661         break;
23662       SetCC = SetCC.getOperand(OpIdx);
23663       truncatedToBoolWithAnd = true;
23664     } else
23665       SetCC = SetCC.getOperand(0);
23666   }
23667
23668   switch (SetCC.getOpcode()) {
23669   case X86ISD::SETCC_CARRY:
23670     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23671     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23672     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23673     // truncated to i1 using 'and'.
23674     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23675       break;
23676     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23677            "Invalid use of SETCC_CARRY!");
23678     // FALL THROUGH
23679   case X86ISD::SETCC:
23680     // Set the condition code or opposite one if necessary.
23681     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23682     if (needOppositeCond)
23683       CC = X86::GetOppositeBranchCondition(CC);
23684     return SetCC.getOperand(1);
23685   case X86ISD::CMOV: {
23686     // Check whether false/true value has canonical one, i.e. 0 or 1.
23687     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23688     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23689     // Quit if true value is not a constant.
23690     if (!TVal)
23691       return SDValue();
23692     // Quit if false value is not a constant.
23693     if (!FVal) {
23694       SDValue Op = SetCC.getOperand(0);
23695       // Skip 'zext' or 'trunc' node.
23696       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23697           Op.getOpcode() == ISD::TRUNCATE)
23698         Op = Op.getOperand(0);
23699       // A special case for rdrand/rdseed, where 0 is set if false cond is
23700       // found.
23701       if ((Op.getOpcode() != X86ISD::RDRAND &&
23702            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23703         return SDValue();
23704     }
23705     // Quit if false value is not the constant 0 or 1.
23706     bool FValIsFalse = true;
23707     if (FVal && FVal->getZExtValue() != 0) {
23708       if (FVal->getZExtValue() != 1)
23709         return SDValue();
23710       // If FVal is 1, opposite cond is needed.
23711       needOppositeCond = !needOppositeCond;
23712       FValIsFalse = false;
23713     }
23714     // Quit if TVal is not the constant opposite of FVal.
23715     if (FValIsFalse && TVal->getZExtValue() != 1)
23716       return SDValue();
23717     if (!FValIsFalse && TVal->getZExtValue() != 0)
23718       return SDValue();
23719     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23720     if (needOppositeCond)
23721       CC = X86::GetOppositeBranchCondition(CC);
23722     return SetCC.getOperand(3);
23723   }
23724   }
23725
23726   return SDValue();
23727 }
23728
23729 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
23730 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
23731                                   TargetLowering::DAGCombinerInfo &DCI,
23732                                   const X86Subtarget *Subtarget) {
23733   SDLoc DL(N);
23734
23735   // If the flag operand isn't dead, don't touch this CMOV.
23736   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
23737     return SDValue();
23738
23739   SDValue FalseOp = N->getOperand(0);
23740   SDValue TrueOp = N->getOperand(1);
23741   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
23742   SDValue Cond = N->getOperand(3);
23743
23744   if (CC == X86::COND_E || CC == X86::COND_NE) {
23745     switch (Cond.getOpcode()) {
23746     default: break;
23747     case X86ISD::BSR:
23748     case X86ISD::BSF:
23749       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
23750       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
23751         return (CC == X86::COND_E) ? FalseOp : TrueOp;
23752     }
23753   }
23754
23755   SDValue Flags;
23756
23757   Flags = checkBoolTestSetCCCombine(Cond, CC);
23758   if (Flags.getNode() &&
23759       // Extra check as FCMOV only supports a subset of X86 cond.
23760       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
23761     SDValue Ops[] = { FalseOp, TrueOp,
23762                       DAG.getConstant(CC, MVT::i8), Flags };
23763     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23764   }
23765
23766   // If this is a select between two integer constants, try to do some
23767   // optimizations.  Note that the operands are ordered the opposite of SELECT
23768   // operands.
23769   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
23770     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
23771       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
23772       // larger than FalseC (the false value).
23773       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
23774         CC = X86::GetOppositeBranchCondition(CC);
23775         std::swap(TrueC, FalseC);
23776         std::swap(TrueOp, FalseOp);
23777       }
23778
23779       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
23780       // This is efficient for any integer data type (including i8/i16) and
23781       // shift amount.
23782       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
23783         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23784                            DAG.getConstant(CC, MVT::i8), Cond);
23785
23786         // Zero extend the condition if needed.
23787         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
23788
23789         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23790         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
23791                            DAG.getConstant(ShAmt, MVT::i8));
23792         if (N->getNumValues() == 2)  // Dead flag value?
23793           return DCI.CombineTo(N, Cond, SDValue());
23794         return Cond;
23795       }
23796
23797       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
23798       // for any integer data type, including i8/i16.
23799       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23800         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23801                            DAG.getConstant(CC, MVT::i8), Cond);
23802
23803         // Zero extend the condition if needed.
23804         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23805                            FalseC->getValueType(0), Cond);
23806         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23807                            SDValue(FalseC, 0));
23808
23809         if (N->getNumValues() == 2)  // Dead flag value?
23810           return DCI.CombineTo(N, Cond, SDValue());
23811         return Cond;
23812       }
23813
23814       // Optimize cases that will turn into an LEA instruction.  This requires
23815       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23816       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23817         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23818         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23819
23820         bool isFastMultiplier = false;
23821         if (Diff < 10) {
23822           switch ((unsigned char)Diff) {
23823           default: break;
23824           case 1:  // result = add base, cond
23825           case 2:  // result = lea base(    , cond*2)
23826           case 3:  // result = lea base(cond, cond*2)
23827           case 4:  // result = lea base(    , cond*4)
23828           case 5:  // result = lea base(cond, cond*4)
23829           case 8:  // result = lea base(    , cond*8)
23830           case 9:  // result = lea base(cond, cond*8)
23831             isFastMultiplier = true;
23832             break;
23833           }
23834         }
23835
23836         if (isFastMultiplier) {
23837           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23838           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23839                              DAG.getConstant(CC, MVT::i8), Cond);
23840           // Zero extend the condition if needed.
23841           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23842                              Cond);
23843           // Scale the condition by the difference.
23844           if (Diff != 1)
23845             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23846                                DAG.getConstant(Diff, Cond.getValueType()));
23847
23848           // Add the base if non-zero.
23849           if (FalseC->getAPIntValue() != 0)
23850             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23851                                SDValue(FalseC, 0));
23852           if (N->getNumValues() == 2)  // Dead flag value?
23853             return DCI.CombineTo(N, Cond, SDValue());
23854           return Cond;
23855         }
23856       }
23857     }
23858   }
23859
23860   // Handle these cases:
23861   //   (select (x != c), e, c) -> select (x != c), e, x),
23862   //   (select (x == c), c, e) -> select (x == c), x, e)
23863   // where the c is an integer constant, and the "select" is the combination
23864   // of CMOV and CMP.
23865   //
23866   // The rationale for this change is that the conditional-move from a constant
23867   // needs two instructions, however, conditional-move from a register needs
23868   // only one instruction.
23869   //
23870   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
23871   //  some instruction-combining opportunities. This opt needs to be
23872   //  postponed as late as possible.
23873   //
23874   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
23875     // the DCI.xxxx conditions are provided to postpone the optimization as
23876     // late as possible.
23877
23878     ConstantSDNode *CmpAgainst = nullptr;
23879     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
23880         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
23881         !isa<ConstantSDNode>(Cond.getOperand(0))) {
23882
23883       if (CC == X86::COND_NE &&
23884           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
23885         CC = X86::GetOppositeBranchCondition(CC);
23886         std::swap(TrueOp, FalseOp);
23887       }
23888
23889       if (CC == X86::COND_E &&
23890           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
23891         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
23892                           DAG.getConstant(CC, MVT::i8), Cond };
23893         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
23894       }
23895     }
23896   }
23897
23898   return SDValue();
23899 }
23900
23901 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
23902                                                 const X86Subtarget *Subtarget) {
23903   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
23904   switch (IntNo) {
23905   default: return SDValue();
23906   // SSE/AVX/AVX2 blend intrinsics.
23907   case Intrinsic::x86_avx2_pblendvb:
23908   case Intrinsic::x86_avx2_pblendw:
23909   case Intrinsic::x86_avx2_pblendd_128:
23910   case Intrinsic::x86_avx2_pblendd_256:
23911     // Don't try to simplify this intrinsic if we don't have AVX2.
23912     if (!Subtarget->hasAVX2())
23913       return SDValue();
23914     // FALL-THROUGH
23915   case Intrinsic::x86_avx_blend_pd_256:
23916   case Intrinsic::x86_avx_blend_ps_256:
23917   case Intrinsic::x86_avx_blendv_pd_256:
23918   case Intrinsic::x86_avx_blendv_ps_256:
23919     // Don't try to simplify this intrinsic if we don't have AVX.
23920     if (!Subtarget->hasAVX())
23921       return SDValue();
23922     // FALL-THROUGH
23923   case Intrinsic::x86_sse41_pblendw:
23924   case Intrinsic::x86_sse41_blendpd:
23925   case Intrinsic::x86_sse41_blendps:
23926   case Intrinsic::x86_sse41_blendvps:
23927   case Intrinsic::x86_sse41_blendvpd:
23928   case Intrinsic::x86_sse41_pblendvb: {
23929     SDValue Op0 = N->getOperand(1);
23930     SDValue Op1 = N->getOperand(2);
23931     SDValue Mask = N->getOperand(3);
23932
23933     // Don't try to simplify this intrinsic if we don't have SSE4.1.
23934     if (!Subtarget->hasSSE41())
23935       return SDValue();
23936
23937     // fold (blend A, A, Mask) -> A
23938     if (Op0 == Op1)
23939       return Op0;
23940     // fold (blend A, B, allZeros) -> A
23941     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
23942       return Op0;
23943     // fold (blend A, B, allOnes) -> B
23944     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
23945       return Op1;
23946
23947     // Simplify the case where the mask is a constant i32 value.
23948     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
23949       if (C->isNullValue())
23950         return Op0;
23951       if (C->isAllOnesValue())
23952         return Op1;
23953     }
23954
23955     return SDValue();
23956   }
23957
23958   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
23959   case Intrinsic::x86_sse2_psrai_w:
23960   case Intrinsic::x86_sse2_psrai_d:
23961   case Intrinsic::x86_avx2_psrai_w:
23962   case Intrinsic::x86_avx2_psrai_d:
23963   case Intrinsic::x86_sse2_psra_w:
23964   case Intrinsic::x86_sse2_psra_d:
23965   case Intrinsic::x86_avx2_psra_w:
23966   case Intrinsic::x86_avx2_psra_d: {
23967     SDValue Op0 = N->getOperand(1);
23968     SDValue Op1 = N->getOperand(2);
23969     EVT VT = Op0.getValueType();
23970     assert(VT.isVector() && "Expected a vector type!");
23971
23972     if (isa<BuildVectorSDNode>(Op1))
23973       Op1 = Op1.getOperand(0);
23974
23975     if (!isa<ConstantSDNode>(Op1))
23976       return SDValue();
23977
23978     EVT SVT = VT.getVectorElementType();
23979     unsigned SVTBits = SVT.getSizeInBits();
23980
23981     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
23982     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
23983     uint64_t ShAmt = C.getZExtValue();
23984
23985     // Don't try to convert this shift into a ISD::SRA if the shift
23986     // count is bigger than or equal to the element size.
23987     if (ShAmt >= SVTBits)
23988       return SDValue();
23989
23990     // Trivial case: if the shift count is zero, then fold this
23991     // into the first operand.
23992     if (ShAmt == 0)
23993       return Op0;
23994
23995     // Replace this packed shift intrinsic with a target independent
23996     // shift dag node.
23997     SDValue Splat = DAG.getConstant(C, VT);
23998     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
23999   }
24000   }
24001 }
24002
24003 /// PerformMulCombine - Optimize a single multiply with constant into two
24004 /// in order to implement it with two cheaper instructions, e.g.
24005 /// LEA + SHL, LEA + LEA.
24006 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24007                                  TargetLowering::DAGCombinerInfo &DCI) {
24008   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24009     return SDValue();
24010
24011   EVT VT = N->getValueType(0);
24012   if (VT != MVT::i64)
24013     return SDValue();
24014
24015   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24016   if (!C)
24017     return SDValue();
24018   uint64_t MulAmt = C->getZExtValue();
24019   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24020     return SDValue();
24021
24022   uint64_t MulAmt1 = 0;
24023   uint64_t MulAmt2 = 0;
24024   if ((MulAmt % 9) == 0) {
24025     MulAmt1 = 9;
24026     MulAmt2 = MulAmt / 9;
24027   } else if ((MulAmt % 5) == 0) {
24028     MulAmt1 = 5;
24029     MulAmt2 = MulAmt / 5;
24030   } else if ((MulAmt % 3) == 0) {
24031     MulAmt1 = 3;
24032     MulAmt2 = MulAmt / 3;
24033   }
24034   if (MulAmt2 &&
24035       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24036     SDLoc DL(N);
24037
24038     if (isPowerOf2_64(MulAmt2) &&
24039         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24040       // If second multiplifer is pow2, issue it first. We want the multiply by
24041       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24042       // is an add.
24043       std::swap(MulAmt1, MulAmt2);
24044
24045     SDValue NewMul;
24046     if (isPowerOf2_64(MulAmt1))
24047       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24048                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
24049     else
24050       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24051                            DAG.getConstant(MulAmt1, VT));
24052
24053     if (isPowerOf2_64(MulAmt2))
24054       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24055                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
24056     else
24057       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24058                            DAG.getConstant(MulAmt2, VT));
24059
24060     // Do not add new nodes to DAG combiner worklist.
24061     DCI.CombineTo(N, NewMul, false);
24062   }
24063   return SDValue();
24064 }
24065
24066 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24067   SDValue N0 = N->getOperand(0);
24068   SDValue N1 = N->getOperand(1);
24069   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24070   EVT VT = N0.getValueType();
24071
24072   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24073   // since the result of setcc_c is all zero's or all ones.
24074   if (VT.isInteger() && !VT.isVector() &&
24075       N1C && N0.getOpcode() == ISD::AND &&
24076       N0.getOperand(1).getOpcode() == ISD::Constant) {
24077     SDValue N00 = N0.getOperand(0);
24078     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
24079         ((N00.getOpcode() == ISD::ANY_EXTEND ||
24080           N00.getOpcode() == ISD::ZERO_EXTEND) &&
24081          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
24082       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24083       APInt ShAmt = N1C->getAPIntValue();
24084       Mask = Mask.shl(ShAmt);
24085       if (Mask != 0)
24086         return DAG.getNode(ISD::AND, SDLoc(N), VT,
24087                            N00, DAG.getConstant(Mask, VT));
24088     }
24089   }
24090
24091   // Hardware support for vector shifts is sparse which makes us scalarize the
24092   // vector operations in many cases. Also, on sandybridge ADD is faster than
24093   // shl.
24094   // (shl V, 1) -> add V,V
24095   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24096     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24097       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24098       // We shift all of the values by one. In many cases we do not have
24099       // hardware support for this operation. This is better expressed as an ADD
24100       // of two values.
24101       if (N1SplatC->getZExtValue() == 1)
24102         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24103     }
24104
24105   return SDValue();
24106 }
24107
24108 /// \brief Returns a vector of 0s if the node in input is a vector logical
24109 /// shift by a constant amount which is known to be bigger than or equal
24110 /// to the vector element size in bits.
24111 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24112                                       const X86Subtarget *Subtarget) {
24113   EVT VT = N->getValueType(0);
24114
24115   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24116       (!Subtarget->hasInt256() ||
24117        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24118     return SDValue();
24119
24120   SDValue Amt = N->getOperand(1);
24121   SDLoc DL(N);
24122   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24123     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24124       APInt ShiftAmt = AmtSplat->getAPIntValue();
24125       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24126
24127       // SSE2/AVX2 logical shifts always return a vector of 0s
24128       // if the shift amount is bigger than or equal to
24129       // the element size. The constant shift amount will be
24130       // encoded as a 8-bit immediate.
24131       if (ShiftAmt.trunc(8).uge(MaxAmount))
24132         return getZeroVector(VT, Subtarget, DAG, DL);
24133     }
24134
24135   return SDValue();
24136 }
24137
24138 /// PerformShiftCombine - Combine shifts.
24139 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24140                                    TargetLowering::DAGCombinerInfo &DCI,
24141                                    const X86Subtarget *Subtarget) {
24142   if (N->getOpcode() == ISD::SHL) {
24143     SDValue V = PerformSHLCombine(N, DAG);
24144     if (V.getNode()) return V;
24145   }
24146
24147   if (N->getOpcode() != ISD::SRA) {
24148     // Try to fold this logical shift into a zero vector.
24149     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
24150     if (V.getNode()) return V;
24151   }
24152
24153   return SDValue();
24154 }
24155
24156 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24157 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24158 // and friends.  Likewise for OR -> CMPNEQSS.
24159 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24160                             TargetLowering::DAGCombinerInfo &DCI,
24161                             const X86Subtarget *Subtarget) {
24162   unsigned opcode;
24163
24164   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24165   // we're requiring SSE2 for both.
24166   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24167     SDValue N0 = N->getOperand(0);
24168     SDValue N1 = N->getOperand(1);
24169     SDValue CMP0 = N0->getOperand(1);
24170     SDValue CMP1 = N1->getOperand(1);
24171     SDLoc DL(N);
24172
24173     // The SETCCs should both refer to the same CMP.
24174     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24175       return SDValue();
24176
24177     SDValue CMP00 = CMP0->getOperand(0);
24178     SDValue CMP01 = CMP0->getOperand(1);
24179     EVT     VT    = CMP00.getValueType();
24180
24181     if (VT == MVT::f32 || VT == MVT::f64) {
24182       bool ExpectingFlags = false;
24183       // Check for any users that want flags:
24184       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24185            !ExpectingFlags && UI != UE; ++UI)
24186         switch (UI->getOpcode()) {
24187         default:
24188         case ISD::BR_CC:
24189         case ISD::BRCOND:
24190         case ISD::SELECT:
24191           ExpectingFlags = true;
24192           break;
24193         case ISD::CopyToReg:
24194         case ISD::SIGN_EXTEND:
24195         case ISD::ZERO_EXTEND:
24196         case ISD::ANY_EXTEND:
24197           break;
24198         }
24199
24200       if (!ExpectingFlags) {
24201         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24202         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24203
24204         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24205           X86::CondCode tmp = cc0;
24206           cc0 = cc1;
24207           cc1 = tmp;
24208         }
24209
24210         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24211             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24212           // FIXME: need symbolic constants for these magic numbers.
24213           // See X86ATTInstPrinter.cpp:printSSECC().
24214           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24215           if (Subtarget->hasAVX512()) {
24216             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24217                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
24218             if (N->getValueType(0) != MVT::i1)
24219               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24220                                  FSetCC);
24221             return FSetCC;
24222           }
24223           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24224                                               CMP00.getValueType(), CMP00, CMP01,
24225                                               DAG.getConstant(x86cc, MVT::i8));
24226
24227           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24228           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24229
24230           if (is64BitFP && !Subtarget->is64Bit()) {
24231             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24232             // 64-bit integer, since that's not a legal type. Since
24233             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24234             // bits, but can do this little dance to extract the lowest 32 bits
24235             // and work with those going forward.
24236             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24237                                            OnesOrZeroesF);
24238             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
24239                                            Vector64);
24240             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24241                                         Vector32, DAG.getIntPtrConstant(0));
24242             IntVT = MVT::i32;
24243           }
24244
24245           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
24246           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24247                                       DAG.getConstant(1, IntVT));
24248           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
24249           return OneBitOfTruth;
24250         }
24251       }
24252     }
24253   }
24254   return SDValue();
24255 }
24256
24257 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24258 /// so it can be folded inside ANDNP.
24259 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24260   EVT VT = N->getValueType(0);
24261
24262   // Match direct AllOnes for 128 and 256-bit vectors
24263   if (ISD::isBuildVectorAllOnes(N))
24264     return true;
24265
24266   // Look through a bit convert.
24267   if (N->getOpcode() == ISD::BITCAST)
24268     N = N->getOperand(0).getNode();
24269
24270   // Sometimes the operand may come from a insert_subvector building a 256-bit
24271   // allones vector
24272   if (VT.is256BitVector() &&
24273       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24274     SDValue V1 = N->getOperand(0);
24275     SDValue V2 = N->getOperand(1);
24276
24277     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24278         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24279         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24280         ISD::isBuildVectorAllOnes(V2.getNode()))
24281       return true;
24282   }
24283
24284   return false;
24285 }
24286
24287 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24288 // register. In most cases we actually compare or select YMM-sized registers
24289 // and mixing the two types creates horrible code. This method optimizes
24290 // some of the transition sequences.
24291 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24292                                  TargetLowering::DAGCombinerInfo &DCI,
24293                                  const X86Subtarget *Subtarget) {
24294   EVT VT = N->getValueType(0);
24295   if (!VT.is256BitVector())
24296     return SDValue();
24297
24298   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24299           N->getOpcode() == ISD::ZERO_EXTEND ||
24300           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24301
24302   SDValue Narrow = N->getOperand(0);
24303   EVT NarrowVT = Narrow->getValueType(0);
24304   if (!NarrowVT.is128BitVector())
24305     return SDValue();
24306
24307   if (Narrow->getOpcode() != ISD::XOR &&
24308       Narrow->getOpcode() != ISD::AND &&
24309       Narrow->getOpcode() != ISD::OR)
24310     return SDValue();
24311
24312   SDValue N0  = Narrow->getOperand(0);
24313   SDValue N1  = Narrow->getOperand(1);
24314   SDLoc DL(Narrow);
24315
24316   // The Left side has to be a trunc.
24317   if (N0.getOpcode() != ISD::TRUNCATE)
24318     return SDValue();
24319
24320   // The type of the truncated inputs.
24321   EVT WideVT = N0->getOperand(0)->getValueType(0);
24322   if (WideVT != VT)
24323     return SDValue();
24324
24325   // The right side has to be a 'trunc' or a constant vector.
24326   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24327   ConstantSDNode *RHSConstSplat = nullptr;
24328   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24329     RHSConstSplat = RHSBV->getConstantSplatNode();
24330   if (!RHSTrunc && !RHSConstSplat)
24331     return SDValue();
24332
24333   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24334
24335   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24336     return SDValue();
24337
24338   // Set N0 and N1 to hold the inputs to the new wide operation.
24339   N0 = N0->getOperand(0);
24340   if (RHSConstSplat) {
24341     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24342                      SDValue(RHSConstSplat, 0));
24343     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24344     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24345   } else if (RHSTrunc) {
24346     N1 = N1->getOperand(0);
24347   }
24348
24349   // Generate the wide operation.
24350   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24351   unsigned Opcode = N->getOpcode();
24352   switch (Opcode) {
24353   case ISD::ANY_EXTEND:
24354     return Op;
24355   case ISD::ZERO_EXTEND: {
24356     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24357     APInt Mask = APInt::getAllOnesValue(InBits);
24358     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24359     return DAG.getNode(ISD::AND, DL, VT,
24360                        Op, DAG.getConstant(Mask, VT));
24361   }
24362   case ISD::SIGN_EXTEND:
24363     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24364                        Op, DAG.getValueType(NarrowVT));
24365   default:
24366     llvm_unreachable("Unexpected opcode");
24367   }
24368 }
24369
24370 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24371                                  TargetLowering::DAGCombinerInfo &DCI,
24372                                  const X86Subtarget *Subtarget) {
24373   EVT VT = N->getValueType(0);
24374   if (DCI.isBeforeLegalizeOps())
24375     return SDValue();
24376
24377   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
24378   if (R.getNode())
24379     return R;
24380
24381   // Create BEXTR instructions
24382   // BEXTR is ((X >> imm) & (2**size-1))
24383   if (VT == MVT::i32 || VT == MVT::i64) {
24384     SDValue N0 = N->getOperand(0);
24385     SDValue N1 = N->getOperand(1);
24386     SDLoc DL(N);
24387
24388     // Check for BEXTR.
24389     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24390         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24391       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24392       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24393       if (MaskNode && ShiftNode) {
24394         uint64_t Mask = MaskNode->getZExtValue();
24395         uint64_t Shift = ShiftNode->getZExtValue();
24396         if (isMask_64(Mask)) {
24397           uint64_t MaskSize = CountPopulation_64(Mask);
24398           if (Shift + MaskSize <= VT.getSizeInBits())
24399             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24400                                DAG.getConstant(Shift | (MaskSize << 8), VT));
24401         }
24402       }
24403     } // BEXTR
24404
24405     return SDValue();
24406   }
24407
24408   // Want to form ANDNP nodes:
24409   // 1) In the hopes of then easily combining them with OR and AND nodes
24410   //    to form PBLEND/PSIGN.
24411   // 2) To match ANDN packed intrinsics
24412   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24413     return SDValue();
24414
24415   SDValue N0 = N->getOperand(0);
24416   SDValue N1 = N->getOperand(1);
24417   SDLoc DL(N);
24418
24419   // Check LHS for vnot
24420   if (N0.getOpcode() == ISD::XOR &&
24421       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24422       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24423     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24424
24425   // Check RHS for vnot
24426   if (N1.getOpcode() == ISD::XOR &&
24427       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24428       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24429     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24430
24431   return SDValue();
24432 }
24433
24434 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24435                                 TargetLowering::DAGCombinerInfo &DCI,
24436                                 const X86Subtarget *Subtarget) {
24437   if (DCI.isBeforeLegalizeOps())
24438     return SDValue();
24439
24440   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
24441   if (R.getNode())
24442     return R;
24443
24444   SDValue N0 = N->getOperand(0);
24445   SDValue N1 = N->getOperand(1);
24446   EVT VT = N->getValueType(0);
24447
24448   // look for psign/blend
24449   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24450     if (!Subtarget->hasSSSE3() ||
24451         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24452       return SDValue();
24453
24454     // Canonicalize pandn to RHS
24455     if (N0.getOpcode() == X86ISD::ANDNP)
24456       std::swap(N0, N1);
24457     // or (and (m, y), (pandn m, x))
24458     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24459       SDValue Mask = N1.getOperand(0);
24460       SDValue X    = N1.getOperand(1);
24461       SDValue Y;
24462       if (N0.getOperand(0) == Mask)
24463         Y = N0.getOperand(1);
24464       if (N0.getOperand(1) == Mask)
24465         Y = N0.getOperand(0);
24466
24467       // Check to see if the mask appeared in both the AND and ANDNP and
24468       if (!Y.getNode())
24469         return SDValue();
24470
24471       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24472       // Look through mask bitcast.
24473       if (Mask.getOpcode() == ISD::BITCAST)
24474         Mask = Mask.getOperand(0);
24475       if (X.getOpcode() == ISD::BITCAST)
24476         X = X.getOperand(0);
24477       if (Y.getOpcode() == ISD::BITCAST)
24478         Y = Y.getOperand(0);
24479
24480       EVT MaskVT = Mask.getValueType();
24481
24482       // Validate that the Mask operand is a vector sra node.
24483       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24484       // there is no psrai.b
24485       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24486       unsigned SraAmt = ~0;
24487       if (Mask.getOpcode() == ISD::SRA) {
24488         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24489           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24490             SraAmt = AmtConst->getZExtValue();
24491       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24492         SDValue SraC = Mask.getOperand(1);
24493         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24494       }
24495       if ((SraAmt + 1) != EltBits)
24496         return SDValue();
24497
24498       SDLoc DL(N);
24499
24500       // Now we know we at least have a plendvb with the mask val.  See if
24501       // we can form a psignb/w/d.
24502       // psign = x.type == y.type == mask.type && y = sub(0, x);
24503       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24504           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24505           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24506         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24507                "Unsupported VT for PSIGN");
24508         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24509         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
24510       }
24511       // PBLENDVB only available on SSE 4.1
24512       if (!Subtarget->hasSSE41())
24513         return SDValue();
24514
24515       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24516
24517       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
24518       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
24519       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
24520       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24521       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
24522     }
24523   }
24524
24525   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24526     return SDValue();
24527
24528   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24529   MachineFunction &MF = DAG.getMachineFunction();
24530   bool OptForSize = MF.getFunction()->getAttributes().
24531     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
24532
24533   // SHLD/SHRD instructions have lower register pressure, but on some
24534   // platforms they have higher latency than the equivalent
24535   // series of shifts/or that would otherwise be generated.
24536   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24537   // have higher latencies and we are not optimizing for size.
24538   if (!OptForSize && Subtarget->isSHLDSlow())
24539     return SDValue();
24540
24541   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24542     std::swap(N0, N1);
24543   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24544     return SDValue();
24545   if (!N0.hasOneUse() || !N1.hasOneUse())
24546     return SDValue();
24547
24548   SDValue ShAmt0 = N0.getOperand(1);
24549   if (ShAmt0.getValueType() != MVT::i8)
24550     return SDValue();
24551   SDValue ShAmt1 = N1.getOperand(1);
24552   if (ShAmt1.getValueType() != MVT::i8)
24553     return SDValue();
24554   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24555     ShAmt0 = ShAmt0.getOperand(0);
24556   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24557     ShAmt1 = ShAmt1.getOperand(0);
24558
24559   SDLoc DL(N);
24560   unsigned Opc = X86ISD::SHLD;
24561   SDValue Op0 = N0.getOperand(0);
24562   SDValue Op1 = N1.getOperand(0);
24563   if (ShAmt0.getOpcode() == ISD::SUB) {
24564     Opc = X86ISD::SHRD;
24565     std::swap(Op0, Op1);
24566     std::swap(ShAmt0, ShAmt1);
24567   }
24568
24569   unsigned Bits = VT.getSizeInBits();
24570   if (ShAmt1.getOpcode() == ISD::SUB) {
24571     SDValue Sum = ShAmt1.getOperand(0);
24572     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24573       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24574       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24575         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24576       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24577         return DAG.getNode(Opc, DL, VT,
24578                            Op0, Op1,
24579                            DAG.getNode(ISD::TRUNCATE, DL,
24580                                        MVT::i8, ShAmt0));
24581     }
24582   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24583     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24584     if (ShAmt0C &&
24585         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24586       return DAG.getNode(Opc, DL, VT,
24587                          N0.getOperand(0), N1.getOperand(0),
24588                          DAG.getNode(ISD::TRUNCATE, DL,
24589                                        MVT::i8, ShAmt0));
24590   }
24591
24592   return SDValue();
24593 }
24594
24595 // Generate NEG and CMOV for integer abs.
24596 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24597   EVT VT = N->getValueType(0);
24598
24599   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24600   // 8-bit integer abs to NEG and CMOV.
24601   if (VT.isInteger() && VT.getSizeInBits() == 8)
24602     return SDValue();
24603
24604   SDValue N0 = N->getOperand(0);
24605   SDValue N1 = N->getOperand(1);
24606   SDLoc DL(N);
24607
24608   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24609   // and change it to SUB and CMOV.
24610   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24611       N0.getOpcode() == ISD::ADD &&
24612       N0.getOperand(1) == N1 &&
24613       N1.getOpcode() == ISD::SRA &&
24614       N1.getOperand(0) == N0.getOperand(0))
24615     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24616       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24617         // Generate SUB & CMOV.
24618         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24619                                   DAG.getConstant(0, VT), N0.getOperand(0));
24620
24621         SDValue Ops[] = { N0.getOperand(0), Neg,
24622                           DAG.getConstant(X86::COND_GE, MVT::i8),
24623                           SDValue(Neg.getNode(), 1) };
24624         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
24625       }
24626   return SDValue();
24627 }
24628
24629 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
24630 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
24631                                  TargetLowering::DAGCombinerInfo &DCI,
24632                                  const X86Subtarget *Subtarget) {
24633   if (DCI.isBeforeLegalizeOps())
24634     return SDValue();
24635
24636   if (Subtarget->hasCMov()) {
24637     SDValue RV = performIntegerAbsCombine(N, DAG);
24638     if (RV.getNode())
24639       return RV;
24640   }
24641
24642   return SDValue();
24643 }
24644
24645 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
24646 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
24647                                   TargetLowering::DAGCombinerInfo &DCI,
24648                                   const X86Subtarget *Subtarget) {
24649   LoadSDNode *Ld = cast<LoadSDNode>(N);
24650   EVT RegVT = Ld->getValueType(0);
24651   EVT MemVT = Ld->getMemoryVT();
24652   SDLoc dl(Ld);
24653   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24654
24655   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
24656   // into two 16-byte operations.
24657   ISD::LoadExtType Ext = Ld->getExtensionType();
24658   unsigned Alignment = Ld->getAlignment();
24659   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
24660   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
24661       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
24662     unsigned NumElems = RegVT.getVectorNumElements();
24663     if (NumElems < 2)
24664       return SDValue();
24665
24666     SDValue Ptr = Ld->getBasePtr();
24667     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
24668
24669     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
24670                                   NumElems/2);
24671     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24672                                 Ld->getPointerInfo(), Ld->isVolatile(),
24673                                 Ld->isNonTemporal(), Ld->isInvariant(),
24674                                 Alignment);
24675     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24676     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24677                                 Ld->getPointerInfo(), Ld->isVolatile(),
24678                                 Ld->isNonTemporal(), Ld->isInvariant(),
24679                                 std::min(16U, Alignment));
24680     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
24681                              Load1.getValue(1),
24682                              Load2.getValue(1));
24683
24684     SDValue NewVec = DAG.getUNDEF(RegVT);
24685     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
24686     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
24687     return DCI.CombineTo(N, NewVec, TF, true);
24688   }
24689
24690   return SDValue();
24691 }
24692
24693 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
24694 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
24695                                    const X86Subtarget *Subtarget) {
24696   StoreSDNode *St = cast<StoreSDNode>(N);
24697   EVT VT = St->getValue().getValueType();
24698   EVT StVT = St->getMemoryVT();
24699   SDLoc dl(St);
24700   SDValue StoredVal = St->getOperand(1);
24701   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24702
24703   // If we are saving a concatenation of two XMM registers and 32-byte stores
24704   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
24705   unsigned Alignment = St->getAlignment();
24706   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
24707   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
24708       StVT == VT && !IsAligned) {
24709     unsigned NumElems = VT.getVectorNumElements();
24710     if (NumElems < 2)
24711       return SDValue();
24712
24713     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
24714     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
24715
24716     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
24717     SDValue Ptr0 = St->getBasePtr();
24718     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
24719
24720     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
24721                                 St->getPointerInfo(), St->isVolatile(),
24722                                 St->isNonTemporal(), Alignment);
24723     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
24724                                 St->getPointerInfo(), St->isVolatile(),
24725                                 St->isNonTemporal(),
24726                                 std::min(16U, Alignment));
24727     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
24728   }
24729
24730   // Optimize trunc store (of multiple scalars) to shuffle and store.
24731   // First, pack all of the elements in one place. Next, store to memory
24732   // in fewer chunks.
24733   if (St->isTruncatingStore() && VT.isVector()) {
24734     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24735     unsigned NumElems = VT.getVectorNumElements();
24736     assert(StVT != VT && "Cannot truncate to the same type");
24737     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
24738     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
24739
24740     // From, To sizes and ElemCount must be pow of two
24741     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
24742     // We are going to use the original vector elt for storing.
24743     // Accumulated smaller vector elements must be a multiple of the store size.
24744     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
24745
24746     unsigned SizeRatio  = FromSz / ToSz;
24747
24748     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
24749
24750     // Create a type on which we perform the shuffle
24751     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24752             StVT.getScalarType(), NumElems*SizeRatio);
24753
24754     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24755
24756     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
24757     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
24758     for (unsigned i = 0; i != NumElems; ++i)
24759       ShuffleVec[i] = i * SizeRatio;
24760
24761     // Can't shuffle using an illegal type.
24762     if (!TLI.isTypeLegal(WideVecVT))
24763       return SDValue();
24764
24765     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
24766                                          DAG.getUNDEF(WideVecVT),
24767                                          &ShuffleVec[0]);
24768     // At this point all of the data is stored at the bottom of the
24769     // register. We now need to save it to mem.
24770
24771     // Find the largest store unit
24772     MVT StoreType = MVT::i8;
24773     for (MVT Tp : MVT::integer_valuetypes()) {
24774       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
24775         StoreType = Tp;
24776     }
24777
24778     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
24779     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
24780         (64 <= NumElems * ToSz))
24781       StoreType = MVT::f64;
24782
24783     // Bitcast the original vector into a vector of store-size units
24784     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
24785             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
24786     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
24787     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
24788     SmallVector<SDValue, 8> Chains;
24789     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
24790                                         TLI.getPointerTy());
24791     SDValue Ptr = St->getBasePtr();
24792
24793     // Perform one or more big stores into memory.
24794     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
24795       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
24796                                    StoreType, ShuffWide,
24797                                    DAG.getIntPtrConstant(i));
24798       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
24799                                 St->getPointerInfo(), St->isVolatile(),
24800                                 St->isNonTemporal(), St->getAlignment());
24801       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24802       Chains.push_back(Ch);
24803     }
24804
24805     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
24806   }
24807
24808   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
24809   // the FP state in cases where an emms may be missing.
24810   // A preferable solution to the general problem is to figure out the right
24811   // places to insert EMMS.  This qualifies as a quick hack.
24812
24813   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
24814   if (VT.getSizeInBits() != 64)
24815     return SDValue();
24816
24817   const Function *F = DAG.getMachineFunction().getFunction();
24818   bool NoImplicitFloatOps = F->getAttributes().
24819     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
24820   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
24821                      && Subtarget->hasSSE2();
24822   if ((VT.isVector() ||
24823        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
24824       isa<LoadSDNode>(St->getValue()) &&
24825       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
24826       St->getChain().hasOneUse() && !St->isVolatile()) {
24827     SDNode* LdVal = St->getValue().getNode();
24828     LoadSDNode *Ld = nullptr;
24829     int TokenFactorIndex = -1;
24830     SmallVector<SDValue, 8> Ops;
24831     SDNode* ChainVal = St->getChain().getNode();
24832     // Must be a store of a load.  We currently handle two cases:  the load
24833     // is a direct child, and it's under an intervening TokenFactor.  It is
24834     // possible to dig deeper under nested TokenFactors.
24835     if (ChainVal == LdVal)
24836       Ld = cast<LoadSDNode>(St->getChain());
24837     else if (St->getValue().hasOneUse() &&
24838              ChainVal->getOpcode() == ISD::TokenFactor) {
24839       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
24840         if (ChainVal->getOperand(i).getNode() == LdVal) {
24841           TokenFactorIndex = i;
24842           Ld = cast<LoadSDNode>(St->getValue());
24843         } else
24844           Ops.push_back(ChainVal->getOperand(i));
24845       }
24846     }
24847
24848     if (!Ld || !ISD::isNormalLoad(Ld))
24849       return SDValue();
24850
24851     // If this is not the MMX case, i.e. we are just turning i64 load/store
24852     // into f64 load/store, avoid the transformation if there are multiple
24853     // uses of the loaded value.
24854     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
24855       return SDValue();
24856
24857     SDLoc LdDL(Ld);
24858     SDLoc StDL(N);
24859     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
24860     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
24861     // pair instead.
24862     if (Subtarget->is64Bit() || F64IsLegal) {
24863       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
24864       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
24865                                   Ld->getPointerInfo(), Ld->isVolatile(),
24866                                   Ld->isNonTemporal(), Ld->isInvariant(),
24867                                   Ld->getAlignment());
24868       SDValue NewChain = NewLd.getValue(1);
24869       if (TokenFactorIndex != -1) {
24870         Ops.push_back(NewChain);
24871         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
24872       }
24873       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
24874                           St->getPointerInfo(),
24875                           St->isVolatile(), St->isNonTemporal(),
24876                           St->getAlignment());
24877     }
24878
24879     // Otherwise, lower to two pairs of 32-bit loads / stores.
24880     SDValue LoAddr = Ld->getBasePtr();
24881     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
24882                                  DAG.getConstant(4, MVT::i32));
24883
24884     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
24885                                Ld->getPointerInfo(),
24886                                Ld->isVolatile(), Ld->isNonTemporal(),
24887                                Ld->isInvariant(), Ld->getAlignment());
24888     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
24889                                Ld->getPointerInfo().getWithOffset(4),
24890                                Ld->isVolatile(), Ld->isNonTemporal(),
24891                                Ld->isInvariant(),
24892                                MinAlign(Ld->getAlignment(), 4));
24893
24894     SDValue NewChain = LoLd.getValue(1);
24895     if (TokenFactorIndex != -1) {
24896       Ops.push_back(LoLd);
24897       Ops.push_back(HiLd);
24898       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
24899     }
24900
24901     LoAddr = St->getBasePtr();
24902     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
24903                          DAG.getConstant(4, MVT::i32));
24904
24905     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
24906                                 St->getPointerInfo(),
24907                                 St->isVolatile(), St->isNonTemporal(),
24908                                 St->getAlignment());
24909     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
24910                                 St->getPointerInfo().getWithOffset(4),
24911                                 St->isVolatile(),
24912                                 St->isNonTemporal(),
24913                                 MinAlign(St->getAlignment(), 4));
24914     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
24915   }
24916   return SDValue();
24917 }
24918
24919 /// Return 'true' if this vector operation is "horizontal"
24920 /// and return the operands for the horizontal operation in LHS and RHS.  A
24921 /// horizontal operation performs the binary operation on successive elements
24922 /// of its first operand, then on successive elements of its second operand,
24923 /// returning the resulting values in a vector.  For example, if
24924 ///   A = < float a0, float a1, float a2, float a3 >
24925 /// and
24926 ///   B = < float b0, float b1, float b2, float b3 >
24927 /// then the result of doing a horizontal operation on A and B is
24928 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
24929 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
24930 /// A horizontal-op B, for some already available A and B, and if so then LHS is
24931 /// set to A, RHS to B, and the routine returns 'true'.
24932 /// Note that the binary operation should have the property that if one of the
24933 /// operands is UNDEF then the result is UNDEF.
24934 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
24935   // Look for the following pattern: if
24936   //   A = < float a0, float a1, float a2, float a3 >
24937   //   B = < float b0, float b1, float b2, float b3 >
24938   // and
24939   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
24940   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
24941   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
24942   // which is A horizontal-op B.
24943
24944   // At least one of the operands should be a vector shuffle.
24945   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
24946       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
24947     return false;
24948
24949   MVT VT = LHS.getSimpleValueType();
24950
24951   assert((VT.is128BitVector() || VT.is256BitVector()) &&
24952          "Unsupported vector type for horizontal add/sub");
24953
24954   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
24955   // operate independently on 128-bit lanes.
24956   unsigned NumElts = VT.getVectorNumElements();
24957   unsigned NumLanes = VT.getSizeInBits()/128;
24958   unsigned NumLaneElts = NumElts / NumLanes;
24959   assert((NumLaneElts % 2 == 0) &&
24960          "Vector type should have an even number of elements in each lane");
24961   unsigned HalfLaneElts = NumLaneElts/2;
24962
24963   // View LHS in the form
24964   //   LHS = VECTOR_SHUFFLE A, B, LMask
24965   // If LHS is not a shuffle then pretend it is the shuffle
24966   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
24967   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
24968   // type VT.
24969   SDValue A, B;
24970   SmallVector<int, 16> LMask(NumElts);
24971   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
24972     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
24973       A = LHS.getOperand(0);
24974     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
24975       B = LHS.getOperand(1);
24976     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
24977     std::copy(Mask.begin(), Mask.end(), LMask.begin());
24978   } else {
24979     if (LHS.getOpcode() != ISD::UNDEF)
24980       A = LHS;
24981     for (unsigned i = 0; i != NumElts; ++i)
24982       LMask[i] = i;
24983   }
24984
24985   // Likewise, view RHS in the form
24986   //   RHS = VECTOR_SHUFFLE C, D, RMask
24987   SDValue C, D;
24988   SmallVector<int, 16> RMask(NumElts);
24989   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
24990     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
24991       C = RHS.getOperand(0);
24992     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
24993       D = RHS.getOperand(1);
24994     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
24995     std::copy(Mask.begin(), Mask.end(), RMask.begin());
24996   } else {
24997     if (RHS.getOpcode() != ISD::UNDEF)
24998       C = RHS;
24999     for (unsigned i = 0; i != NumElts; ++i)
25000       RMask[i] = i;
25001   }
25002
25003   // Check that the shuffles are both shuffling the same vectors.
25004   if (!(A == C && B == D) && !(A == D && B == C))
25005     return false;
25006
25007   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25008   if (!A.getNode() && !B.getNode())
25009     return false;
25010
25011   // If A and B occur in reverse order in RHS, then "swap" them (which means
25012   // rewriting the mask).
25013   if (A != C)
25014     CommuteVectorShuffleMask(RMask, NumElts);
25015
25016   // At this point LHS and RHS are equivalent to
25017   //   LHS = VECTOR_SHUFFLE A, B, LMask
25018   //   RHS = VECTOR_SHUFFLE A, B, RMask
25019   // Check that the masks correspond to performing a horizontal operation.
25020   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25021     for (unsigned i = 0; i != NumLaneElts; ++i) {
25022       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25023
25024       // Ignore any UNDEF components.
25025       if (LIdx < 0 || RIdx < 0 ||
25026           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25027           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25028         continue;
25029
25030       // Check that successive elements are being operated on.  If not, this is
25031       // not a horizontal operation.
25032       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25033       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25034       if (!(LIdx == Index && RIdx == Index + 1) &&
25035           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25036         return false;
25037     }
25038   }
25039
25040   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25041   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25042   return true;
25043 }
25044
25045 /// Do target-specific dag combines on floating point adds.
25046 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25047                                   const X86Subtarget *Subtarget) {
25048   EVT VT = N->getValueType(0);
25049   SDValue LHS = N->getOperand(0);
25050   SDValue RHS = N->getOperand(1);
25051
25052   // Try to synthesize horizontal adds from adds of shuffles.
25053   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25054        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25055       isHorizontalBinOp(LHS, RHS, true))
25056     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25057   return SDValue();
25058 }
25059
25060 /// Do target-specific dag combines on floating point subs.
25061 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25062                                   const X86Subtarget *Subtarget) {
25063   EVT VT = N->getValueType(0);
25064   SDValue LHS = N->getOperand(0);
25065   SDValue RHS = N->getOperand(1);
25066
25067   // Try to synthesize horizontal subs from subs of shuffles.
25068   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25069        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25070       isHorizontalBinOp(LHS, RHS, false))
25071     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25072   return SDValue();
25073 }
25074
25075 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25076 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
25077   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25078   // F[X]OR(0.0, x) -> x
25079   // F[X]OR(x, 0.0) -> x
25080   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25081     if (C->getValueAPF().isPosZero())
25082       return N->getOperand(1);
25083   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25084     if (C->getValueAPF().isPosZero())
25085       return N->getOperand(0);
25086   return SDValue();
25087 }
25088
25089 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25090 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25091   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25092
25093   // Only perform optimizations if UnsafeMath is used.
25094   if (!DAG.getTarget().Options.UnsafeFPMath)
25095     return SDValue();
25096
25097   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25098   // into FMINC and FMAXC, which are Commutative operations.
25099   unsigned NewOp = 0;
25100   switch (N->getOpcode()) {
25101     default: llvm_unreachable("unknown opcode");
25102     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25103     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25104   }
25105
25106   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25107                      N->getOperand(0), N->getOperand(1));
25108 }
25109
25110 /// Do target-specific dag combines on X86ISD::FAND nodes.
25111 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25112   // FAND(0.0, x) -> 0.0
25113   // FAND(x, 0.0) -> 0.0
25114   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25115     if (C->getValueAPF().isPosZero())
25116       return N->getOperand(0);
25117   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25118     if (C->getValueAPF().isPosZero())
25119       return N->getOperand(1);
25120   return SDValue();
25121 }
25122
25123 /// Do target-specific dag combines on X86ISD::FANDN nodes
25124 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25125   // FANDN(x, 0.0) -> 0.0
25126   // FANDN(0.0, x) -> x
25127   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25128     if (C->getValueAPF().isPosZero())
25129       return N->getOperand(1);
25130   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25131     if (C->getValueAPF().isPosZero())
25132       return N->getOperand(1);
25133   return SDValue();
25134 }
25135
25136 static SDValue PerformBTCombine(SDNode *N,
25137                                 SelectionDAG &DAG,
25138                                 TargetLowering::DAGCombinerInfo &DCI) {
25139   // BT ignores high bits in the bit index operand.
25140   SDValue Op1 = N->getOperand(1);
25141   if (Op1.hasOneUse()) {
25142     unsigned BitWidth = Op1.getValueSizeInBits();
25143     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25144     APInt KnownZero, KnownOne;
25145     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25146                                           !DCI.isBeforeLegalizeOps());
25147     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25148     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25149         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25150       DCI.CommitTargetLoweringOpt(TLO);
25151   }
25152   return SDValue();
25153 }
25154
25155 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25156   SDValue Op = N->getOperand(0);
25157   if (Op.getOpcode() == ISD::BITCAST)
25158     Op = Op.getOperand(0);
25159   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25160   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25161       VT.getVectorElementType().getSizeInBits() ==
25162       OpVT.getVectorElementType().getSizeInBits()) {
25163     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25164   }
25165   return SDValue();
25166 }
25167
25168 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25169                                                const X86Subtarget *Subtarget) {
25170   EVT VT = N->getValueType(0);
25171   if (!VT.isVector())
25172     return SDValue();
25173
25174   SDValue N0 = N->getOperand(0);
25175   SDValue N1 = N->getOperand(1);
25176   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25177   SDLoc dl(N);
25178
25179   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25180   // both SSE and AVX2 since there is no sign-extended shift right
25181   // operation on a vector with 64-bit elements.
25182   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25183   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25184   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25185       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25186     SDValue N00 = N0.getOperand(0);
25187
25188     // EXTLOAD has a better solution on AVX2,
25189     // it may be replaced with X86ISD::VSEXT node.
25190     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25191       if (!ISD::isNormalLoad(N00.getNode()))
25192         return SDValue();
25193
25194     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25195         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25196                                   N00, N1);
25197       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25198     }
25199   }
25200   return SDValue();
25201 }
25202
25203 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25204                                   TargetLowering::DAGCombinerInfo &DCI,
25205                                   const X86Subtarget *Subtarget) {
25206   SDValue N0 = N->getOperand(0);
25207   EVT VT = N->getValueType(0);
25208
25209   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25210   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25211   // This exposes the sext to the sdivrem lowering, so that it directly extends
25212   // from AH (which we otherwise need to do contortions to access).
25213   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25214       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
25215     SDLoc dl(N);
25216     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25217     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
25218                             N0.getOperand(0), N0.getOperand(1));
25219     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25220     return R.getValue(1);
25221   }
25222
25223   if (!DCI.isBeforeLegalizeOps())
25224     return SDValue();
25225
25226   if (!Subtarget->hasFp256())
25227     return SDValue();
25228
25229   if (VT.isVector() && VT.getSizeInBits() == 256) {
25230     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
25231     if (R.getNode())
25232       return R;
25233   }
25234
25235   return SDValue();
25236 }
25237
25238 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
25239                                  const X86Subtarget* Subtarget) {
25240   SDLoc dl(N);
25241   EVT VT = N->getValueType(0);
25242
25243   // Let legalize expand this if it isn't a legal type yet.
25244   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
25245     return SDValue();
25246
25247   EVT ScalarVT = VT.getScalarType();
25248   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
25249       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
25250     return SDValue();
25251
25252   SDValue A = N->getOperand(0);
25253   SDValue B = N->getOperand(1);
25254   SDValue C = N->getOperand(2);
25255
25256   bool NegA = (A.getOpcode() == ISD::FNEG);
25257   bool NegB = (B.getOpcode() == ISD::FNEG);
25258   bool NegC = (C.getOpcode() == ISD::FNEG);
25259
25260   // Negative multiplication when NegA xor NegB
25261   bool NegMul = (NegA != NegB);
25262   if (NegA)
25263     A = A.getOperand(0);
25264   if (NegB)
25265     B = B.getOperand(0);
25266   if (NegC)
25267     C = C.getOperand(0);
25268
25269   unsigned Opcode;
25270   if (!NegMul)
25271     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
25272   else
25273     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
25274
25275   return DAG.getNode(Opcode, dl, VT, A, B, C);
25276 }
25277
25278 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
25279                                   TargetLowering::DAGCombinerInfo &DCI,
25280                                   const X86Subtarget *Subtarget) {
25281   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
25282   //           (and (i32 x86isd::setcc_carry), 1)
25283   // This eliminates the zext. This transformation is necessary because
25284   // ISD::SETCC is always legalized to i8.
25285   SDLoc dl(N);
25286   SDValue N0 = N->getOperand(0);
25287   EVT VT = N->getValueType(0);
25288
25289   if (N0.getOpcode() == ISD::AND &&
25290       N0.hasOneUse() &&
25291       N0.getOperand(0).hasOneUse()) {
25292     SDValue N00 = N0.getOperand(0);
25293     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25294       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25295       if (!C || C->getZExtValue() != 1)
25296         return SDValue();
25297       return DAG.getNode(ISD::AND, dl, VT,
25298                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25299                                      N00.getOperand(0), N00.getOperand(1)),
25300                          DAG.getConstant(1, VT));
25301     }
25302   }
25303
25304   if (N0.getOpcode() == ISD::TRUNCATE &&
25305       N0.hasOneUse() &&
25306       N0.getOperand(0).hasOneUse()) {
25307     SDValue N00 = N0.getOperand(0);
25308     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25309       return DAG.getNode(ISD::AND, dl, VT,
25310                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25311                                      N00.getOperand(0), N00.getOperand(1)),
25312                          DAG.getConstant(1, VT));
25313     }
25314   }
25315   if (VT.is256BitVector()) {
25316     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
25317     if (R.getNode())
25318       return R;
25319   }
25320
25321   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
25322   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
25323   // This exposes the zext to the udivrem lowering, so that it directly extends
25324   // from AH (which we otherwise need to do contortions to access).
25325   if (N0.getOpcode() == ISD::UDIVREM &&
25326       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
25327       (VT == MVT::i32 || VT == MVT::i64)) {
25328     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25329     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
25330                             N0.getOperand(0), N0.getOperand(1));
25331     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25332     return R.getValue(1);
25333   }
25334
25335   return SDValue();
25336 }
25337
25338 // Optimize x == -y --> x+y == 0
25339 //          x != -y --> x+y != 0
25340 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
25341                                       const X86Subtarget* Subtarget) {
25342   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
25343   SDValue LHS = N->getOperand(0);
25344   SDValue RHS = N->getOperand(1);
25345   EVT VT = N->getValueType(0);
25346   SDLoc DL(N);
25347
25348   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
25349     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
25350       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
25351         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
25352                                    LHS.getValueType(), RHS, LHS.getOperand(1));
25353         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
25354                             addV, DAG.getConstant(0, addV.getValueType()), CC);
25355       }
25356   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
25357     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
25358       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
25359         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
25360                                    RHS.getValueType(), LHS, RHS.getOperand(1));
25361         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
25362                             addV, DAG.getConstant(0, addV.getValueType()), CC);
25363       }
25364
25365   if (VT.getScalarType() == MVT::i1) {
25366     bool IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25367       (LHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
25368     bool IsVZero0 = ISD::isBuildVectorAllZeros(LHS.getNode());
25369     if (!IsSEXT0 && !IsVZero0)
25370       return SDValue();
25371     bool IsSEXT1 = (RHS.getOpcode() == ISD::SIGN_EXTEND) &&
25372       (RHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
25373     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25374
25375     if (!IsSEXT1 && !IsVZero1)
25376       return SDValue();
25377
25378     if (IsSEXT0 && IsVZero1) {
25379       assert(VT == LHS.getOperand(0).getValueType() && "Uexpected operand type");
25380       if (CC == ISD::SETEQ)
25381         return DAG.getNOT(DL, LHS.getOperand(0), VT);
25382       return LHS.getOperand(0);
25383     }
25384     if (IsSEXT1 && IsVZero0) {
25385       assert(VT == RHS.getOperand(0).getValueType() && "Uexpected operand type");
25386       if (CC == ISD::SETEQ)
25387         return DAG.getNOT(DL, RHS.getOperand(0), VT);
25388       return RHS.getOperand(0);
25389     }
25390   }
25391
25392   return SDValue();
25393 }
25394
25395 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
25396                                       const X86Subtarget *Subtarget) {
25397   SDLoc dl(N);
25398   MVT VT = N->getOperand(1)->getSimpleValueType(0);
25399   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
25400          "X86insertps is only defined for v4x32");
25401
25402   SDValue Ld = N->getOperand(1);
25403   if (MayFoldLoad(Ld)) {
25404     // Extract the countS bits from the immediate so we can get the proper
25405     // address when narrowing the vector load to a specific element.
25406     // When the second source op is a memory address, interps doesn't use
25407     // countS and just gets an f32 from that address.
25408     unsigned DestIndex =
25409         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
25410     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
25411   } else
25412     return SDValue();
25413
25414   // Create this as a scalar to vector to match the instruction pattern.
25415   SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
25416   // countS bits are ignored when loading from memory on insertps, which
25417   // means we don't need to explicitly set them to 0.
25418   return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
25419                      LoadScalarToVector, N->getOperand(2));
25420 }
25421
25422 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
25423 // as "sbb reg,reg", since it can be extended without zext and produces
25424 // an all-ones bit which is more useful than 0/1 in some cases.
25425 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
25426                                MVT VT) {
25427   if (VT == MVT::i8)
25428     return DAG.getNode(ISD::AND, DL, VT,
25429                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25430                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
25431                        DAG.getConstant(1, VT));
25432   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
25433   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
25434                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25435                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
25436 }
25437
25438 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
25439 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
25440                                    TargetLowering::DAGCombinerInfo &DCI,
25441                                    const X86Subtarget *Subtarget) {
25442   SDLoc DL(N);
25443   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
25444   SDValue EFLAGS = N->getOperand(1);
25445
25446   if (CC == X86::COND_A) {
25447     // Try to convert COND_A into COND_B in an attempt to facilitate
25448     // materializing "setb reg".
25449     //
25450     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
25451     // cannot take an immediate as its first operand.
25452     //
25453     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
25454         EFLAGS.getValueType().isInteger() &&
25455         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
25456       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
25457                                    EFLAGS.getNode()->getVTList(),
25458                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
25459       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
25460       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
25461     }
25462   }
25463
25464   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
25465   // a zext and produces an all-ones bit which is more useful than 0/1 in some
25466   // cases.
25467   if (CC == X86::COND_B)
25468     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
25469
25470   SDValue Flags;
25471
25472   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
25473   if (Flags.getNode()) {
25474     SDValue Cond = DAG.getConstant(CC, MVT::i8);
25475     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
25476   }
25477
25478   return SDValue();
25479 }
25480
25481 // Optimize branch condition evaluation.
25482 //
25483 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
25484                                     TargetLowering::DAGCombinerInfo &DCI,
25485                                     const X86Subtarget *Subtarget) {
25486   SDLoc DL(N);
25487   SDValue Chain = N->getOperand(0);
25488   SDValue Dest = N->getOperand(1);
25489   SDValue EFLAGS = N->getOperand(3);
25490   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
25491
25492   SDValue Flags;
25493
25494   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
25495   if (Flags.getNode()) {
25496     SDValue Cond = DAG.getConstant(CC, MVT::i8);
25497     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
25498                        Flags);
25499   }
25500
25501   return SDValue();
25502 }
25503
25504 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
25505                                                          SelectionDAG &DAG) {
25506   // Take advantage of vector comparisons producing 0 or -1 in each lane to
25507   // optimize away operation when it's from a constant.
25508   //
25509   // The general transformation is:
25510   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
25511   //       AND(VECTOR_CMP(x,y), constant2)
25512   //    constant2 = UNARYOP(constant)
25513
25514   // Early exit if this isn't a vector operation, the operand of the
25515   // unary operation isn't a bitwise AND, or if the sizes of the operations
25516   // aren't the same.
25517   EVT VT = N->getValueType(0);
25518   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
25519       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
25520       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
25521     return SDValue();
25522
25523   // Now check that the other operand of the AND is a constant. We could
25524   // make the transformation for non-constant splats as well, but it's unclear
25525   // that would be a benefit as it would not eliminate any operations, just
25526   // perform one more step in scalar code before moving to the vector unit.
25527   if (BuildVectorSDNode *BV =
25528           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
25529     // Bail out if the vector isn't a constant.
25530     if (!BV->isConstant())
25531       return SDValue();
25532
25533     // Everything checks out. Build up the new and improved node.
25534     SDLoc DL(N);
25535     EVT IntVT = BV->getValueType(0);
25536     // Create a new constant of the appropriate type for the transformed
25537     // DAG.
25538     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
25539     // The AND node needs bitcasts to/from an integer vector type around it.
25540     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
25541     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
25542                                  N->getOperand(0)->getOperand(0), MaskConst);
25543     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
25544     return Res;
25545   }
25546
25547   return SDValue();
25548 }
25549
25550 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
25551                                         const X86TargetLowering *XTLI) {
25552   // First try to optimize away the conversion entirely when it's
25553   // conditionally from a constant. Vectors only.
25554   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
25555   if (Res != SDValue())
25556     return Res;
25557
25558   // Now move on to more general possibilities.
25559   SDValue Op0 = N->getOperand(0);
25560   EVT InVT = Op0->getValueType(0);
25561
25562   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
25563   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
25564     SDLoc dl(N);
25565     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
25566     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
25567     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
25568   }
25569
25570   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
25571   // a 32-bit target where SSE doesn't support i64->FP operations.
25572   if (Op0.getOpcode() == ISD::LOAD) {
25573     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
25574     EVT VT = Ld->getValueType(0);
25575     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
25576         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
25577         !XTLI->getSubtarget()->is64Bit() &&
25578         VT == MVT::i64) {
25579       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
25580                                           Ld->getChain(), Op0, DAG);
25581       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
25582       return FILDChain;
25583     }
25584   }
25585   return SDValue();
25586 }
25587
25588 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
25589 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
25590                                  X86TargetLowering::DAGCombinerInfo &DCI) {
25591   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
25592   // the result is either zero or one (depending on the input carry bit).
25593   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
25594   if (X86::isZeroNode(N->getOperand(0)) &&
25595       X86::isZeroNode(N->getOperand(1)) &&
25596       // We don't have a good way to replace an EFLAGS use, so only do this when
25597       // dead right now.
25598       SDValue(N, 1).use_empty()) {
25599     SDLoc DL(N);
25600     EVT VT = N->getValueType(0);
25601     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
25602     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
25603                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
25604                                            DAG.getConstant(X86::COND_B,MVT::i8),
25605                                            N->getOperand(2)),
25606                                DAG.getConstant(1, VT));
25607     return DCI.CombineTo(N, Res1, CarryOut);
25608   }
25609
25610   return SDValue();
25611 }
25612
25613 // fold (add Y, (sete  X, 0)) -> adc  0, Y
25614 //      (add Y, (setne X, 0)) -> sbb -1, Y
25615 //      (sub (sete  X, 0), Y) -> sbb  0, Y
25616 //      (sub (setne X, 0), Y) -> adc -1, Y
25617 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
25618   SDLoc DL(N);
25619
25620   // Look through ZExts.
25621   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
25622   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
25623     return SDValue();
25624
25625   SDValue SetCC = Ext.getOperand(0);
25626   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
25627     return SDValue();
25628
25629   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
25630   if (CC != X86::COND_E && CC != X86::COND_NE)
25631     return SDValue();
25632
25633   SDValue Cmp = SetCC.getOperand(1);
25634   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
25635       !X86::isZeroNode(Cmp.getOperand(1)) ||
25636       !Cmp.getOperand(0).getValueType().isInteger())
25637     return SDValue();
25638
25639   SDValue CmpOp0 = Cmp.getOperand(0);
25640   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
25641                                DAG.getConstant(1, CmpOp0.getValueType()));
25642
25643   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
25644   if (CC == X86::COND_NE)
25645     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
25646                        DL, OtherVal.getValueType(), OtherVal,
25647                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
25648   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
25649                      DL, OtherVal.getValueType(), OtherVal,
25650                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
25651 }
25652
25653 /// PerformADDCombine - Do target-specific dag combines on integer adds.
25654 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
25655                                  const X86Subtarget *Subtarget) {
25656   EVT VT = N->getValueType(0);
25657   SDValue Op0 = N->getOperand(0);
25658   SDValue Op1 = N->getOperand(1);
25659
25660   // Try to synthesize horizontal adds from adds of shuffles.
25661   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
25662        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
25663       isHorizontalBinOp(Op0, Op1, true))
25664     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
25665
25666   return OptimizeConditionalInDecrement(N, DAG);
25667 }
25668
25669 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
25670                                  const X86Subtarget *Subtarget) {
25671   SDValue Op0 = N->getOperand(0);
25672   SDValue Op1 = N->getOperand(1);
25673
25674   // X86 can't encode an immediate LHS of a sub. See if we can push the
25675   // negation into a preceding instruction.
25676   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
25677     // If the RHS of the sub is a XOR with one use and a constant, invert the
25678     // immediate. Then add one to the LHS of the sub so we can turn
25679     // X-Y -> X+~Y+1, saving one register.
25680     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
25681         isa<ConstantSDNode>(Op1.getOperand(1))) {
25682       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
25683       EVT VT = Op0.getValueType();
25684       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
25685                                    Op1.getOperand(0),
25686                                    DAG.getConstant(~XorC, VT));
25687       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
25688                          DAG.getConstant(C->getAPIntValue()+1, VT));
25689     }
25690   }
25691
25692   // Try to synthesize horizontal adds from adds of shuffles.
25693   EVT VT = N->getValueType(0);
25694   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
25695        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
25696       isHorizontalBinOp(Op0, Op1, true))
25697     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
25698
25699   return OptimizeConditionalInDecrement(N, DAG);
25700 }
25701
25702 /// performVZEXTCombine - Performs build vector combines
25703 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
25704                                    TargetLowering::DAGCombinerInfo &DCI,
25705                                    const X86Subtarget *Subtarget) {
25706   SDLoc DL(N);
25707   MVT VT = N->getSimpleValueType(0);
25708   SDValue Op = N->getOperand(0);
25709   MVT OpVT = Op.getSimpleValueType();
25710   MVT OpEltVT = OpVT.getVectorElementType();
25711   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
25712
25713   // (vzext (bitcast (vzext (x)) -> (vzext x)
25714   SDValue V = Op;
25715   while (V.getOpcode() == ISD::BITCAST)
25716     V = V.getOperand(0);
25717
25718   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
25719     MVT InnerVT = V.getSimpleValueType();
25720     MVT InnerEltVT = InnerVT.getVectorElementType();
25721
25722     // If the element sizes match exactly, we can just do one larger vzext. This
25723     // is always an exact type match as vzext operates on integer types.
25724     if (OpEltVT == InnerEltVT) {
25725       assert(OpVT == InnerVT && "Types must match for vzext!");
25726       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
25727     }
25728
25729     // The only other way we can combine them is if only a single element of the
25730     // inner vzext is used in the input to the outer vzext.
25731     if (InnerEltVT.getSizeInBits() < InputBits)
25732       return SDValue();
25733
25734     // In this case, the inner vzext is completely dead because we're going to
25735     // only look at bits inside of the low element. Just do the outer vzext on
25736     // a bitcast of the input to the inner.
25737     return DAG.getNode(X86ISD::VZEXT, DL, VT,
25738                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
25739   }
25740
25741   // Check if we can bypass extracting and re-inserting an element of an input
25742   // vector. Essentialy:
25743   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
25744   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
25745       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
25746       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
25747     SDValue ExtractedV = V.getOperand(0);
25748     SDValue OrigV = ExtractedV.getOperand(0);
25749     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
25750       if (ExtractIdx->getZExtValue() == 0) {
25751         MVT OrigVT = OrigV.getSimpleValueType();
25752         // Extract a subvector if necessary...
25753         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
25754           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
25755           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
25756                                     OrigVT.getVectorNumElements() / Ratio);
25757           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
25758                               DAG.getIntPtrConstant(0));
25759         }
25760         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
25761         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
25762       }
25763   }
25764
25765   return SDValue();
25766 }
25767
25768 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
25769                                              DAGCombinerInfo &DCI) const {
25770   SelectionDAG &DAG = DCI.DAG;
25771   switch (N->getOpcode()) {
25772   default: break;
25773   case ISD::EXTRACT_VECTOR_ELT:
25774     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
25775   case ISD::VSELECT:
25776   case ISD::SELECT:
25777   case X86ISD::SHRUNKBLEND:
25778     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
25779   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
25780   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
25781   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
25782   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
25783   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
25784   case ISD::SHL:
25785   case ISD::SRA:
25786   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
25787   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
25788   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
25789   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
25790   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
25791   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
25792   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
25793   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
25794   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
25795   case X86ISD::FXOR:
25796   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
25797   case X86ISD::FMIN:
25798   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
25799   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
25800   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
25801   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
25802   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
25803   case ISD::ANY_EXTEND:
25804   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
25805   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
25806   case ISD::SIGN_EXTEND_INREG:
25807     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
25808   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
25809   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
25810   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
25811   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
25812   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
25813   case X86ISD::SHUFP:       // Handle all target specific shuffles
25814   case X86ISD::PALIGNR:
25815   case X86ISD::UNPCKH:
25816   case X86ISD::UNPCKL:
25817   case X86ISD::MOVHLPS:
25818   case X86ISD::MOVLHPS:
25819   case X86ISD::PSHUFB:
25820   case X86ISD::PSHUFD:
25821   case X86ISD::PSHUFHW:
25822   case X86ISD::PSHUFLW:
25823   case X86ISD::MOVSS:
25824   case X86ISD::MOVSD:
25825   case X86ISD::VPERMILPI:
25826   case X86ISD::VPERM2X128:
25827   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
25828   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
25829   case ISD::INTRINSIC_WO_CHAIN:
25830     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
25831   case X86ISD::INSERTPS:
25832     return PerformINSERTPSCombine(N, DAG, Subtarget);
25833   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DAG, Subtarget);
25834   }
25835
25836   return SDValue();
25837 }
25838
25839 /// isTypeDesirableForOp - Return true if the target has native support for
25840 /// the specified value type and it is 'desirable' to use the type for the
25841 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
25842 /// instruction encodings are longer and some i16 instructions are slow.
25843 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
25844   if (!isTypeLegal(VT))
25845     return false;
25846   if (VT != MVT::i16)
25847     return true;
25848
25849   switch (Opc) {
25850   default:
25851     return true;
25852   case ISD::LOAD:
25853   case ISD::SIGN_EXTEND:
25854   case ISD::ZERO_EXTEND:
25855   case ISD::ANY_EXTEND:
25856   case ISD::SHL:
25857   case ISD::SRL:
25858   case ISD::SUB:
25859   case ISD::ADD:
25860   case ISD::MUL:
25861   case ISD::AND:
25862   case ISD::OR:
25863   case ISD::XOR:
25864     return false;
25865   }
25866 }
25867
25868 /// IsDesirableToPromoteOp - This method query the target whether it is
25869 /// beneficial for dag combiner to promote the specified node. If true, it
25870 /// should return the desired promotion type by reference.
25871 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
25872   EVT VT = Op.getValueType();
25873   if (VT != MVT::i16)
25874     return false;
25875
25876   bool Promote = false;
25877   bool Commute = false;
25878   switch (Op.getOpcode()) {
25879   default: break;
25880   case ISD::LOAD: {
25881     LoadSDNode *LD = cast<LoadSDNode>(Op);
25882     // If the non-extending load has a single use and it's not live out, then it
25883     // might be folded.
25884     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
25885                                                      Op.hasOneUse()*/) {
25886       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
25887              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
25888         // The only case where we'd want to promote LOAD (rather then it being
25889         // promoted as an operand is when it's only use is liveout.
25890         if (UI->getOpcode() != ISD::CopyToReg)
25891           return false;
25892       }
25893     }
25894     Promote = true;
25895     break;
25896   }
25897   case ISD::SIGN_EXTEND:
25898   case ISD::ZERO_EXTEND:
25899   case ISD::ANY_EXTEND:
25900     Promote = true;
25901     break;
25902   case ISD::SHL:
25903   case ISD::SRL: {
25904     SDValue N0 = Op.getOperand(0);
25905     // Look out for (store (shl (load), x)).
25906     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
25907       return false;
25908     Promote = true;
25909     break;
25910   }
25911   case ISD::ADD:
25912   case ISD::MUL:
25913   case ISD::AND:
25914   case ISD::OR:
25915   case ISD::XOR:
25916     Commute = true;
25917     // fallthrough
25918   case ISD::SUB: {
25919     SDValue N0 = Op.getOperand(0);
25920     SDValue N1 = Op.getOperand(1);
25921     if (!Commute && MayFoldLoad(N1))
25922       return false;
25923     // Avoid disabling potential load folding opportunities.
25924     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
25925       return false;
25926     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
25927       return false;
25928     Promote = true;
25929   }
25930   }
25931
25932   PVT = MVT::i32;
25933   return Promote;
25934 }
25935
25936 //===----------------------------------------------------------------------===//
25937 //                           X86 Inline Assembly Support
25938 //===----------------------------------------------------------------------===//
25939
25940 namespace {
25941   // Helper to match a string separated by whitespace.
25942   bool matchAsmImpl(StringRef s, ArrayRef<const StringRef *> args) {
25943     s = s.substr(s.find_first_not_of(" \t")); // Skip leading whitespace.
25944
25945     for (unsigned i = 0, e = args.size(); i != e; ++i) {
25946       StringRef piece(*args[i]);
25947       if (!s.startswith(piece)) // Check if the piece matches.
25948         return false;
25949
25950       s = s.substr(piece.size());
25951       StringRef::size_type pos = s.find_first_not_of(" \t");
25952       if (pos == 0) // We matched a prefix.
25953         return false;
25954
25955       s = s.substr(pos);
25956     }
25957
25958     return s.empty();
25959   }
25960   const VariadicFunction1<bool, StringRef, StringRef, matchAsmImpl> matchAsm={};
25961 }
25962
25963 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
25964
25965   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
25966     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
25967         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
25968         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
25969
25970       if (AsmPieces.size() == 3)
25971         return true;
25972       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
25973         return true;
25974     }
25975   }
25976   return false;
25977 }
25978
25979 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
25980   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
25981
25982   std::string AsmStr = IA->getAsmString();
25983
25984   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
25985   if (!Ty || Ty->getBitWidth() % 16 != 0)
25986     return false;
25987
25988   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
25989   SmallVector<StringRef, 4> AsmPieces;
25990   SplitString(AsmStr, AsmPieces, ";\n");
25991
25992   switch (AsmPieces.size()) {
25993   default: return false;
25994   case 1:
25995     // FIXME: this should verify that we are targeting a 486 or better.  If not,
25996     // we will turn this bswap into something that will be lowered to logical
25997     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
25998     // lower so don't worry about this.
25999     // bswap $0
26000     if (matchAsm(AsmPieces[0], "bswap", "$0") ||
26001         matchAsm(AsmPieces[0], "bswapl", "$0") ||
26002         matchAsm(AsmPieces[0], "bswapq", "$0") ||
26003         matchAsm(AsmPieces[0], "bswap", "${0:q}") ||
26004         matchAsm(AsmPieces[0], "bswapl", "${0:q}") ||
26005         matchAsm(AsmPieces[0], "bswapq", "${0:q}")) {
26006       // No need to check constraints, nothing other than the equivalent of
26007       // "=r,0" would be valid here.
26008       return IntrinsicLowering::LowerToByteSwap(CI);
26009     }
26010
26011     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26012     if (CI->getType()->isIntegerTy(16) &&
26013         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26014         (matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") ||
26015          matchAsm(AsmPieces[0], "rolw", "$$8,", "${0:w}"))) {
26016       AsmPieces.clear();
26017       const std::string &ConstraintsStr = IA->getConstraintString();
26018       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26019       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26020       if (clobbersFlagRegisters(AsmPieces))
26021         return IntrinsicLowering::LowerToByteSwap(CI);
26022     }
26023     break;
26024   case 3:
26025     if (CI->getType()->isIntegerTy(32) &&
26026         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26027         matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") &&
26028         matchAsm(AsmPieces[1], "rorl", "$$16,", "$0") &&
26029         matchAsm(AsmPieces[2], "rorw", "$$8,", "${0:w}")) {
26030       AsmPieces.clear();
26031       const std::string &ConstraintsStr = IA->getConstraintString();
26032       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26033       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26034       if (clobbersFlagRegisters(AsmPieces))
26035         return IntrinsicLowering::LowerToByteSwap(CI);
26036     }
26037
26038     if (CI->getType()->isIntegerTy(64)) {
26039       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26040       if (Constraints.size() >= 2 &&
26041           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26042           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26043         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26044         if (matchAsm(AsmPieces[0], "bswap", "%eax") &&
26045             matchAsm(AsmPieces[1], "bswap", "%edx") &&
26046             matchAsm(AsmPieces[2], "xchgl", "%eax,", "%edx"))
26047           return IntrinsicLowering::LowerToByteSwap(CI);
26048       }
26049     }
26050     break;
26051   }
26052   return false;
26053 }
26054
26055 /// getConstraintType - Given a constraint letter, return the type of
26056 /// constraint it is for this target.
26057 X86TargetLowering::ConstraintType
26058 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
26059   if (Constraint.size() == 1) {
26060     switch (Constraint[0]) {
26061     case 'R':
26062     case 'q':
26063     case 'Q':
26064     case 'f':
26065     case 't':
26066     case 'u':
26067     case 'y':
26068     case 'x':
26069     case 'Y':
26070     case 'l':
26071       return C_RegisterClass;
26072     case 'a':
26073     case 'b':
26074     case 'c':
26075     case 'd':
26076     case 'S':
26077     case 'D':
26078     case 'A':
26079       return C_Register;
26080     case 'I':
26081     case 'J':
26082     case 'K':
26083     case 'L':
26084     case 'M':
26085     case 'N':
26086     case 'G':
26087     case 'C':
26088     case 'e':
26089     case 'Z':
26090       return C_Other;
26091     default:
26092       break;
26093     }
26094   }
26095   return TargetLowering::getConstraintType(Constraint);
26096 }
26097
26098 /// Examine constraint type and operand type and determine a weight value.
26099 /// This object must already have been set up with the operand type
26100 /// and the current alternative constraint selected.
26101 TargetLowering::ConstraintWeight
26102   X86TargetLowering::getSingleConstraintMatchWeight(
26103     AsmOperandInfo &info, const char *constraint) const {
26104   ConstraintWeight weight = CW_Invalid;
26105   Value *CallOperandVal = info.CallOperandVal;
26106     // If we don't have a value, we can't do a match,
26107     // but allow it at the lowest weight.
26108   if (!CallOperandVal)
26109     return CW_Default;
26110   Type *type = CallOperandVal->getType();
26111   // Look at the constraint type.
26112   switch (*constraint) {
26113   default:
26114     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26115   case 'R':
26116   case 'q':
26117   case 'Q':
26118   case 'a':
26119   case 'b':
26120   case 'c':
26121   case 'd':
26122   case 'S':
26123   case 'D':
26124   case 'A':
26125     if (CallOperandVal->getType()->isIntegerTy())
26126       weight = CW_SpecificReg;
26127     break;
26128   case 'f':
26129   case 't':
26130   case 'u':
26131     if (type->isFloatingPointTy())
26132       weight = CW_SpecificReg;
26133     break;
26134   case 'y':
26135     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26136       weight = CW_SpecificReg;
26137     break;
26138   case 'x':
26139   case 'Y':
26140     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26141         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26142       weight = CW_Register;
26143     break;
26144   case 'I':
26145     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26146       if (C->getZExtValue() <= 31)
26147         weight = CW_Constant;
26148     }
26149     break;
26150   case 'J':
26151     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26152       if (C->getZExtValue() <= 63)
26153         weight = CW_Constant;
26154     }
26155     break;
26156   case 'K':
26157     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26158       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26159         weight = CW_Constant;
26160     }
26161     break;
26162   case 'L':
26163     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26164       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26165         weight = CW_Constant;
26166     }
26167     break;
26168   case 'M':
26169     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26170       if (C->getZExtValue() <= 3)
26171         weight = CW_Constant;
26172     }
26173     break;
26174   case 'N':
26175     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26176       if (C->getZExtValue() <= 0xff)
26177         weight = CW_Constant;
26178     }
26179     break;
26180   case 'G':
26181   case 'C':
26182     if (dyn_cast<ConstantFP>(CallOperandVal)) {
26183       weight = CW_Constant;
26184     }
26185     break;
26186   case 'e':
26187     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26188       if ((C->getSExtValue() >= -0x80000000LL) &&
26189           (C->getSExtValue() <= 0x7fffffffLL))
26190         weight = CW_Constant;
26191     }
26192     break;
26193   case 'Z':
26194     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26195       if (C->getZExtValue() <= 0xffffffff)
26196         weight = CW_Constant;
26197     }
26198     break;
26199   }
26200   return weight;
26201 }
26202
26203 /// LowerXConstraint - try to replace an X constraint, which matches anything,
26204 /// with another that has more specific requirements based on the type of the
26205 /// corresponding operand.
26206 const char *X86TargetLowering::
26207 LowerXConstraint(EVT ConstraintVT) const {
26208   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
26209   // 'f' like normal targets.
26210   if (ConstraintVT.isFloatingPoint()) {
26211     if (Subtarget->hasSSE2())
26212       return "Y";
26213     if (Subtarget->hasSSE1())
26214       return "x";
26215   }
26216
26217   return TargetLowering::LowerXConstraint(ConstraintVT);
26218 }
26219
26220 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
26221 /// vector.  If it is invalid, don't add anything to Ops.
26222 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
26223                                                      std::string &Constraint,
26224                                                      std::vector<SDValue>&Ops,
26225                                                      SelectionDAG &DAG) const {
26226   SDValue Result;
26227
26228   // Only support length 1 constraints for now.
26229   if (Constraint.length() > 1) return;
26230
26231   char ConstraintLetter = Constraint[0];
26232   switch (ConstraintLetter) {
26233   default: break;
26234   case 'I':
26235     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26236       if (C->getZExtValue() <= 31) {
26237         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
26238         break;
26239       }
26240     }
26241     return;
26242   case 'J':
26243     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26244       if (C->getZExtValue() <= 63) {
26245         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
26246         break;
26247       }
26248     }
26249     return;
26250   case 'K':
26251     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26252       if (isInt<8>(C->getSExtValue())) {
26253         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
26254         break;
26255       }
26256     }
26257     return;
26258   case 'N':
26259     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26260       if (C->getZExtValue() <= 255) {
26261         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
26262         break;
26263       }
26264     }
26265     return;
26266   case 'e': {
26267     // 32-bit signed value
26268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26269       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26270                                            C->getSExtValue())) {
26271         // Widen to 64 bits here to get it sign extended.
26272         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
26273         break;
26274       }
26275     // FIXME gcc accepts some relocatable values here too, but only in certain
26276     // memory models; it's complicated.
26277     }
26278     return;
26279   }
26280   case 'Z': {
26281     // 32-bit unsigned value
26282     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26283       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26284                                            C->getZExtValue())) {
26285         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
26286         break;
26287       }
26288     }
26289     // FIXME gcc accepts some relocatable values here too, but only in certain
26290     // memory models; it's complicated.
26291     return;
26292   }
26293   case 'i': {
26294     // Literal immediates are always ok.
26295     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
26296       // Widen to 64 bits here to get it sign extended.
26297       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
26298       break;
26299     }
26300
26301     // In any sort of PIC mode addresses need to be computed at runtime by
26302     // adding in a register or some sort of table lookup.  These can't
26303     // be used as immediates.
26304     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
26305       return;
26306
26307     // If we are in non-pic codegen mode, we allow the address of a global (with
26308     // an optional displacement) to be used with 'i'.
26309     GlobalAddressSDNode *GA = nullptr;
26310     int64_t Offset = 0;
26311
26312     // Match either (GA), (GA+C), (GA+C1+C2), etc.
26313     while (1) {
26314       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
26315         Offset += GA->getOffset();
26316         break;
26317       } else if (Op.getOpcode() == ISD::ADD) {
26318         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26319           Offset += C->getZExtValue();
26320           Op = Op.getOperand(0);
26321           continue;
26322         }
26323       } else if (Op.getOpcode() == ISD::SUB) {
26324         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26325           Offset += -C->getZExtValue();
26326           Op = Op.getOperand(0);
26327           continue;
26328         }
26329       }
26330
26331       // Otherwise, this isn't something we can handle, reject it.
26332       return;
26333     }
26334
26335     const GlobalValue *GV = GA->getGlobal();
26336     // If we require an extra load to get this address, as in PIC mode, we
26337     // can't accept it.
26338     if (isGlobalStubReference(
26339             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
26340       return;
26341
26342     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
26343                                         GA->getValueType(0), Offset);
26344     break;
26345   }
26346   }
26347
26348   if (Result.getNode()) {
26349     Ops.push_back(Result);
26350     return;
26351   }
26352   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
26353 }
26354
26355 std::pair<unsigned, const TargetRegisterClass*>
26356 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
26357                                                 MVT VT) const {
26358   // First, see if this is a constraint that directly corresponds to an LLVM
26359   // register class.
26360   if (Constraint.size() == 1) {
26361     // GCC Constraint Letters
26362     switch (Constraint[0]) {
26363     default: break;
26364       // TODO: Slight differences here in allocation order and leaving
26365       // RIP in the class. Do they matter any more here than they do
26366       // in the normal allocation?
26367     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
26368       if (Subtarget->is64Bit()) {
26369         if (VT == MVT::i32 || VT == MVT::f32)
26370           return std::make_pair(0U, &X86::GR32RegClass);
26371         if (VT == MVT::i16)
26372           return std::make_pair(0U, &X86::GR16RegClass);
26373         if (VT == MVT::i8 || VT == MVT::i1)
26374           return std::make_pair(0U, &X86::GR8RegClass);
26375         if (VT == MVT::i64 || VT == MVT::f64)
26376           return std::make_pair(0U, &X86::GR64RegClass);
26377         break;
26378       }
26379       // 32-bit fallthrough
26380     case 'Q':   // Q_REGS
26381       if (VT == MVT::i32 || VT == MVT::f32)
26382         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
26383       if (VT == MVT::i16)
26384         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
26385       if (VT == MVT::i8 || VT == MVT::i1)
26386         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
26387       if (VT == MVT::i64)
26388         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
26389       break;
26390     case 'r':   // GENERAL_REGS
26391     case 'l':   // INDEX_REGS
26392       if (VT == MVT::i8 || VT == MVT::i1)
26393         return std::make_pair(0U, &X86::GR8RegClass);
26394       if (VT == MVT::i16)
26395         return std::make_pair(0U, &X86::GR16RegClass);
26396       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
26397         return std::make_pair(0U, &X86::GR32RegClass);
26398       return std::make_pair(0U, &X86::GR64RegClass);
26399     case 'R':   // LEGACY_REGS
26400       if (VT == MVT::i8 || VT == MVT::i1)
26401         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
26402       if (VT == MVT::i16)
26403         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
26404       if (VT == MVT::i32 || !Subtarget->is64Bit())
26405         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
26406       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
26407     case 'f':  // FP Stack registers.
26408       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
26409       // value to the correct fpstack register class.
26410       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
26411         return std::make_pair(0U, &X86::RFP32RegClass);
26412       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
26413         return std::make_pair(0U, &X86::RFP64RegClass);
26414       return std::make_pair(0U, &X86::RFP80RegClass);
26415     case 'y':   // MMX_REGS if MMX allowed.
26416       if (!Subtarget->hasMMX()) break;
26417       return std::make_pair(0U, &X86::VR64RegClass);
26418     case 'Y':   // SSE_REGS if SSE2 allowed
26419       if (!Subtarget->hasSSE2()) break;
26420       // FALL THROUGH.
26421     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
26422       if (!Subtarget->hasSSE1()) break;
26423
26424       switch (VT.SimpleTy) {
26425       default: break;
26426       // Scalar SSE types.
26427       case MVT::f32:
26428       case MVT::i32:
26429         return std::make_pair(0U, &X86::FR32RegClass);
26430       case MVT::f64:
26431       case MVT::i64:
26432         return std::make_pair(0U, &X86::FR64RegClass);
26433       // Vector types.
26434       case MVT::v16i8:
26435       case MVT::v8i16:
26436       case MVT::v4i32:
26437       case MVT::v2i64:
26438       case MVT::v4f32:
26439       case MVT::v2f64:
26440         return std::make_pair(0U, &X86::VR128RegClass);
26441       // AVX types.
26442       case MVT::v32i8:
26443       case MVT::v16i16:
26444       case MVT::v8i32:
26445       case MVT::v4i64:
26446       case MVT::v8f32:
26447       case MVT::v4f64:
26448         return std::make_pair(0U, &X86::VR256RegClass);
26449       case MVT::v8f64:
26450       case MVT::v16f32:
26451       case MVT::v16i32:
26452       case MVT::v8i64:
26453         return std::make_pair(0U, &X86::VR512RegClass);
26454       }
26455       break;
26456     }
26457   }
26458
26459   // Use the default implementation in TargetLowering to convert the register
26460   // constraint into a member of a register class.
26461   std::pair<unsigned, const TargetRegisterClass*> Res;
26462   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
26463
26464   // Not found as a standard register?
26465   if (!Res.second) {
26466     // Map st(0) -> st(7) -> ST0
26467     if (Constraint.size() == 7 && Constraint[0] == '{' &&
26468         tolower(Constraint[1]) == 's' &&
26469         tolower(Constraint[2]) == 't' &&
26470         Constraint[3] == '(' &&
26471         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
26472         Constraint[5] == ')' &&
26473         Constraint[6] == '}') {
26474
26475       Res.first = X86::FP0+Constraint[4]-'0';
26476       Res.second = &X86::RFP80RegClass;
26477       return Res;
26478     }
26479
26480     // GCC allows "st(0)" to be called just plain "st".
26481     if (StringRef("{st}").equals_lower(Constraint)) {
26482       Res.first = X86::FP0;
26483       Res.second = &X86::RFP80RegClass;
26484       return Res;
26485     }
26486
26487     // flags -> EFLAGS
26488     if (StringRef("{flags}").equals_lower(Constraint)) {
26489       Res.first = X86::EFLAGS;
26490       Res.second = &X86::CCRRegClass;
26491       return Res;
26492     }
26493
26494     // 'A' means EAX + EDX.
26495     if (Constraint == "A") {
26496       Res.first = X86::EAX;
26497       Res.second = &X86::GR32_ADRegClass;
26498       return Res;
26499     }
26500     return Res;
26501   }
26502
26503   // Otherwise, check to see if this is a register class of the wrong value
26504   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
26505   // turn into {ax},{dx}.
26506   if (Res.second->hasType(VT))
26507     return Res;   // Correct type already, nothing to do.
26508
26509   // All of the single-register GCC register classes map their values onto
26510   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
26511   // really want an 8-bit or 32-bit register, map to the appropriate register
26512   // class and return the appropriate register.
26513   if (Res.second == &X86::GR16RegClass) {
26514     if (VT == MVT::i8 || VT == MVT::i1) {
26515       unsigned DestReg = 0;
26516       switch (Res.first) {
26517       default: break;
26518       case X86::AX: DestReg = X86::AL; break;
26519       case X86::DX: DestReg = X86::DL; break;
26520       case X86::CX: DestReg = X86::CL; break;
26521       case X86::BX: DestReg = X86::BL; break;
26522       }
26523       if (DestReg) {
26524         Res.first = DestReg;
26525         Res.second = &X86::GR8RegClass;
26526       }
26527     } else if (VT == MVT::i32 || VT == MVT::f32) {
26528       unsigned DestReg = 0;
26529       switch (Res.first) {
26530       default: break;
26531       case X86::AX: DestReg = X86::EAX; break;
26532       case X86::DX: DestReg = X86::EDX; break;
26533       case X86::CX: DestReg = X86::ECX; break;
26534       case X86::BX: DestReg = X86::EBX; break;
26535       case X86::SI: DestReg = X86::ESI; break;
26536       case X86::DI: DestReg = X86::EDI; break;
26537       case X86::BP: DestReg = X86::EBP; break;
26538       case X86::SP: DestReg = X86::ESP; break;
26539       }
26540       if (DestReg) {
26541         Res.first = DestReg;
26542         Res.second = &X86::GR32RegClass;
26543       }
26544     } else if (VT == MVT::i64 || VT == MVT::f64) {
26545       unsigned DestReg = 0;
26546       switch (Res.first) {
26547       default: break;
26548       case X86::AX: DestReg = X86::RAX; break;
26549       case X86::DX: DestReg = X86::RDX; break;
26550       case X86::CX: DestReg = X86::RCX; break;
26551       case X86::BX: DestReg = X86::RBX; break;
26552       case X86::SI: DestReg = X86::RSI; break;
26553       case X86::DI: DestReg = X86::RDI; break;
26554       case X86::BP: DestReg = X86::RBP; break;
26555       case X86::SP: DestReg = X86::RSP; break;
26556       }
26557       if (DestReg) {
26558         Res.first = DestReg;
26559         Res.second = &X86::GR64RegClass;
26560       }
26561     }
26562   } else if (Res.second == &X86::FR32RegClass ||
26563              Res.second == &X86::FR64RegClass ||
26564              Res.second == &X86::VR128RegClass ||
26565              Res.second == &X86::VR256RegClass ||
26566              Res.second == &X86::FR32XRegClass ||
26567              Res.second == &X86::FR64XRegClass ||
26568              Res.second == &X86::VR128XRegClass ||
26569              Res.second == &X86::VR256XRegClass ||
26570              Res.second == &X86::VR512RegClass) {
26571     // Handle references to XMM physical registers that got mapped into the
26572     // wrong class.  This can happen with constraints like {xmm0} where the
26573     // target independent register mapper will just pick the first match it can
26574     // find, ignoring the required type.
26575
26576     if (VT == MVT::f32 || VT == MVT::i32)
26577       Res.second = &X86::FR32RegClass;
26578     else if (VT == MVT::f64 || VT == MVT::i64)
26579       Res.second = &X86::FR64RegClass;
26580     else if (X86::VR128RegClass.hasType(VT))
26581       Res.second = &X86::VR128RegClass;
26582     else if (X86::VR256RegClass.hasType(VT))
26583       Res.second = &X86::VR256RegClass;
26584     else if (X86::VR512RegClass.hasType(VT))
26585       Res.second = &X86::VR512RegClass;
26586   }
26587
26588   return Res;
26589 }
26590
26591 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
26592                                             Type *Ty) const {
26593   // Scaling factors are not free at all.
26594   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
26595   // will take 2 allocations in the out of order engine instead of 1
26596   // for plain addressing mode, i.e. inst (reg1).
26597   // E.g.,
26598   // vaddps (%rsi,%drx), %ymm0, %ymm1
26599   // Requires two allocations (one for the load, one for the computation)
26600   // whereas:
26601   // vaddps (%rsi), %ymm0, %ymm1
26602   // Requires just 1 allocation, i.e., freeing allocations for other operations
26603   // and having less micro operations to execute.
26604   //
26605   // For some X86 architectures, this is even worse because for instance for
26606   // stores, the complex addressing mode forces the instruction to use the
26607   // "load" ports instead of the dedicated "store" port.
26608   // E.g., on Haswell:
26609   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
26610   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
26611   if (isLegalAddressingMode(AM, Ty))
26612     // Scale represents reg2 * scale, thus account for 1
26613     // as soon as we use a second register.
26614     return AM.Scale != 0;
26615   return -1;
26616 }
26617
26618 bool X86TargetLowering::isTargetFTOL() const {
26619   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
26620 }