lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Forward declarations.
  51 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  52                        SDValue V2);
  53
  54 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  55   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  56   default: llvm_unreachable("unknown subtarget type");
  57   case X86Subtarget::isDarwin:
  58     return new TargetLoweringObjectFileMachO();
  59   case X86Subtarget::isELF:
  60     return new TargetLoweringObjectFileELF();
  61   case X86Subtarget::isMingw:
  62   case X86Subtarget::isCygwin:
  63   case X86Subtarget::isWindows:
  64     return new TargetLoweringObjectFileCOFF();
  65   }
  66
  67 }
  68
  69 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  70   : TargetLowering(TM, createTLOF(TM)) {
  71   Subtarget = &TM.getSubtarget<X86Subtarget>();
  72   X86ScalarSSEf64 = Subtarget->hasSSE2();
  73   X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  75
  76   RegInfo = TM.getRegisterInfo();
  77   TD = getTargetData();
  78
  79   // Set up the TargetLowering object.
  80
  81   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  82   setShiftAmountType(MVT::i8);
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   setSchedulingPreference(SchedulingForRegPressure);
  85   setStackPointerRegisterToSaveRestore(X86StackPtr);
  86
  87   if (Subtarget->isTargetDarwin()) {
  88     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  89     setUseUnderscoreSetJmp(false);
  90     setUseUnderscoreLongJmp(false);
  91   } else if (Subtarget->isTargetMingw()) {
  92     // MS runtime is weird: it exports _setjmp, but longjmp!
  93     setUseUnderscoreSetJmp(true);
  94     setUseUnderscoreLongJmp(false);
  95   } else {
  96     setUseUnderscoreSetJmp(true);
  97     setUseUnderscoreLongJmp(true);
  98   }
  99
 100   // Set up the register classes.
 101   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 102   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 103   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 104   if (Subtarget->is64Bit())
 105     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 106
 107   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 108
 109   // We don't accept any truncstore of integer registers.
 110   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 111   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 112   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 113   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 114   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 115   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 116
 117   // SETOEQ and SETUNE require checking two conditions.
 118   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 119   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 120   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 121   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 122   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 123   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 124
 125   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 126   // operation.
 127   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 128   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 129   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 130
 131   if (Subtarget->is64Bit()) {
 132     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 133     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 134   } else if (!UseSoftFloat) {
 135     if (X86ScalarSSEf64) {
 136       // We have an impenetrably clever algorithm for ui64->double only.
 137       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 138     }
 139     // We have an algorithm for SSE2, and we turn this into a 64-bit
 140     // FILD for other targets.
 141     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 142   }
 143
 144   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 145   // this operation.
 146   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 147   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 148
 149   if (!UseSoftFloat) {
 150     // SSE has no i16 to fp conversion, only i32
 151     if (X86ScalarSSEf32) {
 152       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 153       // f32 and f64 cases are Legal, f80 case is not
 154       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 155     } else {
 156       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 157       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 158     }
 159   } else {
 160     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 161     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 162   }
 163
 164   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 165   // are Legal, f80 is custom lowered.
 166   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 167   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 168
 169   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 170   // this operation.
 171   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 172   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 173
 174   if (X86ScalarSSEf32) {
 175     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 176     // f32 and f64 cases are Legal, f80 case is not
 177     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 178   } else {
 179     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 180     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 181   }
 182
 183   // Handle FP_TO_UINT by promoting the destination to a larger signed
 184   // conversion.
 185   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 186   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 187   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 188
 189   if (Subtarget->is64Bit()) {
 190     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 191     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 192   } else if (!UseSoftFloat) {
 193     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 194       // Expand FP_TO_UINT into a select.
 195       // FIXME: We would like to use a Custom expander here eventually to do
 196       // the optimal thing for SSE vs. the default expansion in the legalizer.
 197       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 198     else
 199       // With SSE3 we can use fisttpll to convert to a signed i64; without
 200       // SSE, we're stuck with a fistpll.
 201       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 202   }
 203
 204   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 205   if (!X86ScalarSSEf64) {
 206     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 207     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 208   }
 209
 210   // Scalar integer divide and remainder are lowered to use operations that
 211   // produce two results, to match the available instructions. This exposes
 212   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 213   // into a single instruction.
 214   //
 215   // Scalar integer multiply-high is also lowered to use two-result
 216   // operations, to match the available instructions. However, plain multiply
 217   // (low) operations are left as Legal, as there are single-result
 218   // instructions for this in x86. Using the two-result multiply instructions
 219   // when both high and low results are needed must be arranged by dagcombine.
 220   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 221   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 222   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 223   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 224   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 225   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 226   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 227   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 228   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 229   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 230   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 231   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 232   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 233   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 234   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 235   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 236   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 237   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 238   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 244
 245   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 246   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 247   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 248   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 251   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 252   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 253   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 254   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 255   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 256   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 257   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 258   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 259
 260   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 261   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 262   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 263   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 264   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 265   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 266   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 267   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 268   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 269   if (Subtarget->is64Bit()) {
 270     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 271     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 272     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 273   }
 274
 275   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 276   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 277
 278   // These should be promoted to a larger select which is supported.
 279   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 280   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 281   // X86 wants to expand cmov itself.
 282   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 283   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 284   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 285   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 286   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 287   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 288   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 289   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 290   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 291   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 292   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 295     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 296   }
 297   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 298
 299   // Darwin ABI issue.
 300   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 301   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 302   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 303   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 304   if (Subtarget->is64Bit())
 305     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 306   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 307   if (Subtarget->is64Bit()) {
 308     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 309     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 310     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 311     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 312   }
 313   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 314   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 315   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 316   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 319     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 320     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 321   }
 322
 323   if (Subtarget->hasSSE1())
 324     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 325
 326   if (!Subtarget->hasSSE2())
 327     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 328
 329   // Expand certain atomics
 330   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 331   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 332   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 333   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 334
 335   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 336   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 337   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 338   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 339
 340   if (!Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 342     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 343     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 344     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 345     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 346     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 347     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 348   }
 349
 350   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 351   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 352   // FIXME - use subtarget debug flags
 353   if (!Subtarget->isTargetDarwin() &&
 354       !Subtarget->isTargetELF() &&
 355       !Subtarget->isTargetCygMing()) {
 356     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 357     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 358   }
 359
 360   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 361   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 362   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 363   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 364   if (Subtarget->is64Bit()) {
 365     setExceptionPointerRegister(X86::RAX);
 366     setExceptionSelectorRegister(X86::RDX);
 367   } else {
 368     setExceptionPointerRegister(X86::EAX);
 369     setExceptionSelectorRegister(X86::EDX);
 370   }
 371   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 372   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 373
 374   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 375
 376   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 377
 378   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 379   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 380   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 381   if (Subtarget->is64Bit()) {
 382     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 383     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 384   } else {
 385     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 386     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 387   }
 388
 389   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 390   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 391   if (Subtarget->is64Bit())
 392     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 393   if (Subtarget->isTargetCygMing())
 394     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 395   else
 396     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 397
 398   if (!UseSoftFloat && X86ScalarSSEf64) {
 399     // f32 and f64 use SSE.
 400     // Set up the FP register classes.
 401     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 402     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 403
 404     // Use ANDPD to simulate FABS.
 405     setOperationAction(ISD::FABS , MVT::f64, Custom);
 406     setOperationAction(ISD::FABS , MVT::f32, Custom);
 407
 408     // Use XORP to simulate FNEG.
 409     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 410     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 411
 412     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 413     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 414     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 415
 416     // We don't support sin/cos/fmod
 417     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 418     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 419     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 420     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 421
 422     // Expand FP immediates into loads from the stack, except for the special
 423     // cases we handle.
 424     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 425     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 426   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 427     // Use SSE for f32, x87 for f64.
 428     // Set up the FP register classes.
 429     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 430     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 431
 432     // Use ANDPS to simulate FABS.
 433     setOperationAction(ISD::FABS , MVT::f32, Custom);
 434
 435     // Use XORP to simulate FNEG.
 436     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 437
 438     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 439
 440     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 441     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 442     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 443
 444     // We don't support sin/cos/fmod
 445     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 446     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 447
 448     // Special cases we handle for FP constants.
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 451     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 452     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 453     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 454
 455     if (!UnsafeFPMath) {
 456       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 457       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 458     }
 459   } else if (!UseSoftFloat) {
 460     // f32 and f64 in x87.
 461     // Set up the FP register classes.
 462     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 463     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 464
 465     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 466     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 468     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 469
 470     if (!UnsafeFPMath) {
 471       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 472       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 473     }
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 479     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 480     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 481     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 482   }
 483
 484   // Long double always uses X87.
 485   if (!UseSoftFloat) {
 486     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 487     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 488     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 489     {
 490       bool ignored;
 491       APFloat TmpFlt(+0.0);
 492       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 493                      &ignored);
 494       addLegalFPImmediate(TmpFlt);  // FLD0
 495       TmpFlt.changeSign();
 496       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 497       APFloat TmpFlt2(+1.0);
 498       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 499                       &ignored);
 500       addLegalFPImmediate(TmpFlt2);  // FLD1
 501       TmpFlt2.changeSign();
 502       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 503     }
 504
 505     if (!UnsafeFPMath) {
 506       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 507       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 508     }
 509   }
 510
 511   // Always use a library call for pow.
 512   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 513   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 514   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 515
 516   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 517   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 518   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 519   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 520   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 521
 522   // First set operation action for all vector types to either promote
 523   // (for widening) or expand (for scalarization). Then we will selectively
 524   // turn on ones that can be effectively codegen'd.
 525   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 526        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 527     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 528     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 542     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 543     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 575   }
 576
 577   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 578   // with -msoft-float, disable use of MMX as well.
 579   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 580     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 581     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 582     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 583     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 584     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 585
 586     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 587     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 588     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 589     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 590
 591     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 592     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 593     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 594     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 595
 596     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 597     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 598
 599     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 600     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 601     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 602     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 603     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 604     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 605     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 606
 607     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 608     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 609     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 610     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 611     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 612     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 613     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 614
 615     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 616     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 617     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 618     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 619     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 620     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 621     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 622
 623     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 624     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 625     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 626     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 627     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 628     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 629     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 634     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 635     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 638
 639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 641     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 643
 644     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 645     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 646     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 648
 649     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 650
 651     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 652     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 653     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 654     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 655     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 656     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 657     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 658     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 659     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 660   }
 661
 662   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 663     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 664
 665     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 667     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 670     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 671     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 674     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 675     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 676     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 677   }
 678
 679   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 680     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 681
 682     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 683     // registers cannot be used even for integer operations.
 684     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 685     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 686     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 688
 689     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 690     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 691     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 693     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 694     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 695     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 696     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 698     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 699     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 700     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 701     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 704     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 705
 706     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 707     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 708     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 710
 711     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 712     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 713     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 714     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 716
 717     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 718     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 719       EVT VT = (MVT::SimpleValueType)i;
 720       // Do not attempt to custom lower non-power-of-2 vectors
 721       if (!isPowerOf2_32(VT.getVectorNumElements()))
 722         continue;
 723       // Do not attempt to custom lower non-128-bit vectors
 724       if (!VT.is128BitVector())
 725         continue;
 726       setOperationAction(ISD::BUILD_VECTOR,
 727                          VT.getSimpleVT().SimpleTy, Custom);
 728       setOperationAction(ISD::VECTOR_SHUFFLE,
 729                          VT.getSimpleVT().SimpleTy, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 731                          VT.getSimpleVT().SimpleTy, Custom);
 732     }
 733
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 735     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 737     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 739     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 740
 741     if (Subtarget->is64Bit()) {
 742       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 743       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 744     }
 745
 746     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 747     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 748       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 749       EVT VT = SVT;
 750
 751       // Do not attempt to promote non-128-bit vectors
 752       if (!VT.is128BitVector()) {
 753         continue;
 754       }
 755       setOperationAction(ISD::AND,    SVT, Promote);
 756       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 757       setOperationAction(ISD::OR,     SVT, Promote);
 758       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 759       setOperationAction(ISD::XOR,    SVT, Promote);
 760       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 761       setOperationAction(ISD::LOAD,   SVT, Promote);
 762       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 763       setOperationAction(ISD::SELECT, SVT, Promote);
 764       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 765     }
 766
 767     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 768
 769     // Custom lower v2i64 and v2f64 selects.
 770     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 771     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 772     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 773     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 774
 775     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 776     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 777     if (!DisableMMX && Subtarget->hasMMX()) {
 778       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 779       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 780     }
 781   }
 782
 783   if (Subtarget->hasSSE41()) {
 784     // FIXME: Do we need to handle scalar-to-vector here?
 785     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 786
 787     // i8 and i16 vectors are custom , because the source register and source
 788     // source memory operand types are not the same width.  f32 vectors are
 789     // custom since the immediate controlling the insert encodes additional
 790     // information.
 791     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 792     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 793     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 794     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 795
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 797     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 798     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 799     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 800
 801     if (Subtarget->is64Bit()) {
 802       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 803       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 804     }
 805   }
 806
 807   if (Subtarget->hasSSE42()) {
 808     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 809   }
 810
 811   if (!UseSoftFloat && Subtarget->hasAVX()) {
 812     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 813     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 814     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 815     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 816
 817     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 819     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 820     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 821     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 822     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 823     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 824     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 825     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 826     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 827     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 828     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 829     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 830     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 831     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 832
 833     // Operations to consider commented out -v16i16 v32i8
 834     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 835     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 836     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 837     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 838     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 839     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 840     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 841     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 842     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 843     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 845     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 846     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 847     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 848
 849     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 850     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 851     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 852     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 853
 854     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 855     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 856     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 857     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 858     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 859
 860     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 861     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 862     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 863     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 864     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 865     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 866
 867 #if 0
 868     // Not sure we want to do this since there are no 256-bit integer
 869     // operations in AVX
 870
 871     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 872     // This includes 256-bit vectors
 873     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 874       EVT VT = (MVT::SimpleValueType)i;
 875
 876       // Do not attempt to custom lower non-power-of-2 vectors
 877       if (!isPowerOf2_32(VT.getVectorNumElements()))
 878         continue;
 879
 880       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 881       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 882       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 883     }
 884
 885     if (Subtarget->is64Bit()) {
 886       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 887       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 888     }
 889 #endif
 890
 891 #if 0
 892     // Not sure we want to do this since there are no 256-bit integer
 893     // operations in AVX
 894
 895     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 896     // Including 256-bit vectors
 897     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 898       EVT VT = (MVT::SimpleValueType)i;
 899
 900       if (!VT.is256BitVector()) {
 901         continue;
 902       }
 903       setOperationAction(ISD::AND,    VT, Promote);
 904       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 905       setOperationAction(ISD::OR,     VT, Promote);
 906       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 907       setOperationAction(ISD::XOR,    VT, Promote);
 908       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 909       setOperationAction(ISD::LOAD,   VT, Promote);
 910       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 911       setOperationAction(ISD::SELECT, VT, Promote);
 912       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 913     }
 914
 915     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 916 #endif
 917   }
 918
 919   // We want to custom lower some of our intrinsics.
 920   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 921
 922   // Add/Sub/Mul with overflow operations are custom lowered.
 923   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 924   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 925   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 926   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 927   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 928   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 929   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 930   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 931   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 932   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 933
 934   if (!Subtarget->is64Bit()) {
 935     // These libcalls are not available in 32-bit.
 936     setLibcallName(RTLIB::SHL_I128, 0);
 937     setLibcallName(RTLIB::SRL_I128, 0);
 938     setLibcallName(RTLIB::SRA_I128, 0);
 939   }
 940
 941   // We have target-specific dag combine patterns for the following nodes:
 942   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 943   setTargetDAGCombine(ISD::BUILD_VECTOR);
 944   setTargetDAGCombine(ISD::SELECT);
 945   setTargetDAGCombine(ISD::SHL);
 946   setTargetDAGCombine(ISD::SRA);
 947   setTargetDAGCombine(ISD::SRL);
 948   setTargetDAGCombine(ISD::STORE);
 949   setTargetDAGCombine(ISD::MEMBARRIER);
 950   if (Subtarget->is64Bit())
 951     setTargetDAGCombine(ISD::MUL);
 952
 953   computeRegisterProperties();
 954
 955   // FIXME: These should be based on subtarget info. Plus, the values should
 956   // be smaller when we are in optimizing for size mode.
 957   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 958   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 959   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 960   allowUnalignedMemoryAccesses = true; // x86 supports it!
 961   setPrefLoopAlignment(16);
 962   benefitFromCodePlacementOpt = true;
 963 }
 964
 965
 966 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 967   return MVT::i8;
 968 }
 969
 970
 971 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 972 /// the desired ByVal argument alignment.
 973 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 974   if (MaxAlign == 16)
 975     return;
 976   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 977     if (VTy->getBitWidth() == 128)
 978       MaxAlign = 16;
 979   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 980     unsigned EltAlign = 0;
 981     getMaxByValAlign(ATy->getElementType(), EltAlign);
 982     if (EltAlign > MaxAlign)
 983       MaxAlign = EltAlign;
 984   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 985     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 986       unsigned EltAlign = 0;
 987       getMaxByValAlign(STy->getElementType(i), EltAlign);
 988       if (EltAlign > MaxAlign)
 989         MaxAlign = EltAlign;
 990       if (MaxAlign == 16)
 991         break;
 992     }
 993   }
 994   return;
 995 }
 996
 997 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 998 /// function arguments in the caller parameter area. For X86, aggregates
 999 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1000 /// are at 4-byte boundaries.
1001 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1002   if (Subtarget->is64Bit()) {
1003     // Max of 8 and alignment of type.
1004     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1005     if (TyAlign > 8)
1006       return TyAlign;
1007     return 8;
1008   }
1009
1010   unsigned Align = 4;
1011   if (Subtarget->hasSSE1())
1012     getMaxByValAlign(Ty, Align);
1013   return Align;
1014 }
1015
1016 /// getOptimalMemOpType - Returns the target specific optimal type for load
1017 /// and store operations as a result of memset, memcpy, and memmove
1018 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1019 /// determining it.
1020 EVT
1021 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1022                                        bool isSrcConst, bool isSrcStr,
1023                                        SelectionDAG &DAG) const {
1024   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1025   // linux.  This is because the stack realignment code can't handle certain
1026   // cases like PR2962.  This should be removed when PR2962 is fixed.
1027   const Function *F = DAG.getMachineFunction().getFunction();
1028   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1029   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1030     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1031       return MVT::v4i32;
1032     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1033       return MVT::v4f32;
1034   }
1035   if (Subtarget->is64Bit() && Size >= 8)
1036     return MVT::i64;
1037   return MVT::i32;
1038 }
1039
1040 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1041 /// jumptable.
1042 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1043                                                       SelectionDAG &DAG) const {
1044   if (usesGlobalOffsetTable())
1045     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1046   if (!Subtarget->is64Bit())
1047     // This doesn't have DebugLoc associated with it, but is not really the
1048     // same as a Register.
1049     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1050                        getPointerTy());
1051   return Table;
1052 }
1053
1054 /// getFunctionAlignment - Return the Log2 alignment of this function.
1055 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1056   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1057 }
1058
1059 //===----------------------------------------------------------------------===//
1060 //               Return Value Calling Convention Implementation
1061 //===----------------------------------------------------------------------===//
1062
1063 #include "X86GenCallingConv.inc"
1064
1065 SDValue
1066 X86TargetLowering::LowerReturn(SDValue Chain,
1067                                unsigned CallConv, bool isVarArg,
1068                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1069                                DebugLoc dl, SelectionDAG &DAG) {
1070
1071   SmallVector<CCValAssign, 16> RVLocs;
1072   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1073                  RVLocs, *DAG.getContext());
1074   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1075
1076   // If this is the first return lowered for this function, add the regs to the
1077   // liveout set for the function.
1078   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1079     for (unsigned i = 0; i != RVLocs.size(); ++i)
1080       if (RVLocs[i].isRegLoc())
1081         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1082   }
1083
1084   SDValue Flag;
1085
1086   SmallVector<SDValue, 6> RetOps;
1087   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1088   // Operand #1 = Bytes To Pop
1089   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1090
1091   // Copy the result values into the output registers.
1092   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1093     CCValAssign &VA = RVLocs[i];
1094     assert(VA.isRegLoc() && "Can only return in registers!");
1095     SDValue ValToCopy = Outs[i].Val;
1096
1097     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1098     // the RET instruction and handled by the FP Stackifier.
1099     if (VA.getLocReg() == X86::ST0 ||
1100         VA.getLocReg() == X86::ST1) {
1101       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1102       // change the value to the FP stack register class.
1103       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1104         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1105       RetOps.push_back(ValToCopy);
1106       // Don't emit a copytoreg.
1107       continue;
1108     }
1109
1110     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1111     // which is returned in RAX / RDX.
1112     if (Subtarget->is64Bit()) {
1113       EVT ValVT = ValToCopy.getValueType();
1114       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1115         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1116         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1117           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1118       }
1119     }
1120
1121     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1122     Flag = Chain.getValue(1);
1123   }
1124
1125   // The x86-64 ABI for returning structs by value requires that we copy
1126   // the sret argument into %rax for the return. We saved the argument into
1127   // a virtual register in the entry block, so now we copy the value out
1128   // and into %rax.
1129   if (Subtarget->is64Bit() &&
1130       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1131     MachineFunction &MF = DAG.getMachineFunction();
1132     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1133     unsigned Reg = FuncInfo->getSRetReturnReg();
1134     if (!Reg) {
1135       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1136       FuncInfo->setSRetReturnReg(Reg);
1137     }
1138     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1139
1140     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1141     Flag = Chain.getValue(1);
1142   }
1143
1144   RetOps[0] = Chain;  // Update chain.
1145
1146   // Add the flag if we have it.
1147   if (Flag.getNode())
1148     RetOps.push_back(Flag);
1149
1150   return DAG.getNode(X86ISD::RET_FLAG, dl,
1151                      MVT::Other, &RetOps[0], RetOps.size());
1152 }
1153
1154 /// LowerCallResult - Lower the result values of a call into the
1155 /// appropriate copies out of appropriate physical registers.
1156 ///
1157 SDValue
1158 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1159                                    unsigned CallConv, bool isVarArg,
1160                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1161                                    DebugLoc dl, SelectionDAG &DAG,
1162                                    SmallVectorImpl<SDValue> &InVals) {
1163
1164   // Assign locations to each value returned by this call.
1165   SmallVector<CCValAssign, 16> RVLocs;
1166   bool Is64Bit = Subtarget->is64Bit();
1167   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1168                  RVLocs, *DAG.getContext());
1169   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1170
1171   // Copy all of the result registers out of their specified physreg.
1172   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1173     CCValAssign &VA = RVLocs[i];
1174     EVT CopyVT = VA.getValVT();
1175
1176     // If this is x86-64, and we disabled SSE, we can't return FP values
1177     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1178         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1179       llvm_report_error("SSE register return with SSE disabled");
1180     }
1181
1182     // If this is a call to a function that returns an fp value on the floating
1183     // point stack, but where we prefer to use the value in xmm registers, copy
1184     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1185     if ((VA.getLocReg() == X86::ST0 ||
1186          VA.getLocReg() == X86::ST1) &&
1187         isScalarFPTypeInSSEReg(VA.getValVT())) {
1188       CopyVT = MVT::f80;
1189     }
1190
1191     SDValue Val;
1192     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1193       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1194       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1195         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1196                                    MVT::v2i64, InFlag).getValue(1);
1197         Val = Chain.getValue(0);
1198         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1199                           Val, DAG.getConstant(0, MVT::i64));
1200       } else {
1201         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1202                                    MVT::i64, InFlag).getValue(1);
1203         Val = Chain.getValue(0);
1204       }
1205       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1206     } else {
1207       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1208                                  CopyVT, InFlag).getValue(1);
1209       Val = Chain.getValue(0);
1210     }
1211     InFlag = Chain.getValue(2);
1212
1213     if (CopyVT != VA.getValVT()) {
1214       // Round the F80 the right size, which also moves to the appropriate xmm
1215       // register.
1216       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1217                         // This truncation won't change the value.
1218                         DAG.getIntPtrConstant(1));
1219     }
1220
1221     InVals.push_back(Val);
1222   }
1223
1224   return Chain;
1225 }
1226
1227
1228 //===----------------------------------------------------------------------===//
1229 //                C & StdCall & Fast Calling Convention implementation
1230 //===----------------------------------------------------------------------===//
1231 //  StdCall calling convention seems to be standard for many Windows' API
1232 //  routines and around. It differs from C calling convention just a little:
1233 //  callee should clean up the stack, not caller. Symbols should be also
1234 //  decorated in some fancy way :) It doesn't support any vector arguments.
1235 //  For info on fast calling convention see Fast Calling Convention (tail call)
1236 //  implementation LowerX86_32FastCCCallTo.
1237
1238 /// CallIsStructReturn - Determines whether a call uses struct return
1239 /// semantics.
1240 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1241   if (Outs.empty())
1242     return false;
1243
1244   return Outs[0].Flags.isSRet();
1245 }
1246
1247 /// ArgsAreStructReturn - Determines whether a function uses struct
1248 /// return semantics.
1249 static bool
1250 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1251   if (Ins.empty())
1252     return false;
1253
1254   return Ins[0].Flags.isSRet();
1255 }
1256
1257 /// IsCalleePop - Determines whether the callee is required to pop its
1258 /// own arguments. Callee pop is necessary to support tail calls.
1259 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1260   if (IsVarArg)
1261     return false;
1262
1263   switch (CallingConv) {
1264   default:
1265     return false;
1266   case CallingConv::X86_StdCall:
1267     return !Subtarget->is64Bit();
1268   case CallingConv::X86_FastCall:
1269     return !Subtarget->is64Bit();
1270   case CallingConv::Fast:
1271     return PerformTailCallOpt;
1272   }
1273 }
1274
1275 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1276 /// given CallingConvention value.
1277 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1278   if (Subtarget->is64Bit()) {
1279     if (Subtarget->isTargetWin64())
1280       return CC_X86_Win64_C;
1281     else
1282       return CC_X86_64_C;
1283   }
1284
1285   if (CC == CallingConv::X86_FastCall)
1286     return CC_X86_32_FastCall;
1287   else if (CC == CallingConv::Fast)
1288     return CC_X86_32_FastCC;
1289   else
1290     return CC_X86_32_C;
1291 }
1292
1293 /// NameDecorationForCallConv - Selects the appropriate decoration to
1294 /// apply to a MachineFunction containing a given calling convention.
1295 NameDecorationStyle
1296 X86TargetLowering::NameDecorationForCallConv(unsigned CallConv) {
1297   if (CallConv == CallingConv::X86_FastCall)
1298     return FastCall;
1299   else if (CallConv == CallingConv::X86_StdCall)
1300     return StdCall;
1301   return None;
1302 }
1303
1304
1305 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1306 /// by "Src" to address "Dst" with size and alignment information specified by
1307 /// the specific parameter attribute. The copy will be passed as a byval
1308 /// function parameter.
1309 static SDValue
1310 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1311                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1312                           DebugLoc dl) {
1313   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1314   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1315                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1316 }
1317
1318 SDValue
1319 X86TargetLowering::LowerMemArgument(SDValue Chain,
1320                                     unsigned CallConv,
1321                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1322                                     DebugLoc dl, SelectionDAG &DAG,
1323                                     const CCValAssign &VA,
1324                                     MachineFrameInfo *MFI,
1325                                     unsigned i) {
1326
1327   // Create the nodes corresponding to a load from this parameter slot.
1328   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1329   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1330   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1331
1332   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1333   // changed with more analysis.
1334   // In case of tail call optimization mark all arguments mutable. Since they
1335   // could be overwritten by lowering of arguments in case of a tail call.
1336   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1337                                   VA.getLocMemOffset(), isImmutable);
1338   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1339   if (Flags.isByVal())
1340     return FIN;
1341   return DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1342                      PseudoSourceValue::getFixedStack(FI), 0);
1343 }
1344
1345 SDValue
1346 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1347                                         unsigned CallConv,
1348                                         bool isVarArg,
1349                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1350                                         DebugLoc dl,
1351                                         SelectionDAG &DAG,
1352                                         SmallVectorImpl<SDValue> &InVals) {
1353
1354   MachineFunction &MF = DAG.getMachineFunction();
1355   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1356
1357   const Function* Fn = MF.getFunction();
1358   if (Fn->hasExternalLinkage() &&
1359       Subtarget->isTargetCygMing() &&
1360       Fn->getName() == "main")
1361     FuncInfo->setForceFramePointer(true);
1362
1363   // Decorate the function name.
1364   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1365
1366   MachineFrameInfo *MFI = MF.getFrameInfo();
1367   bool Is64Bit = Subtarget->is64Bit();
1368   bool IsWin64 = Subtarget->isTargetWin64();
1369
1370   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1371          "Var args not supported with calling convention fastcc");
1372
1373   // Assign locations to all of the incoming arguments.
1374   SmallVector<CCValAssign, 16> ArgLocs;
1375   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1376                  ArgLocs, *DAG.getContext());
1377   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1378
1379   unsigned LastVal = ~0U;
1380   SDValue ArgValue;
1381   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1382     CCValAssign &VA = ArgLocs[i];
1383     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1384     // places.
1385     assert(VA.getValNo() != LastVal &&
1386            "Don't support value assigned to multiple locs yet");
1387     LastVal = VA.getValNo();
1388
1389     if (VA.isRegLoc()) {
1390       EVT RegVT = VA.getLocVT();
1391       TargetRegisterClass *RC = NULL;
1392       if (RegVT == MVT::i32)
1393         RC = X86::GR32RegisterClass;
1394       else if (Is64Bit && RegVT == MVT::i64)
1395         RC = X86::GR64RegisterClass;
1396       else if (RegVT == MVT::f32)
1397         RC = X86::FR32RegisterClass;
1398       else if (RegVT == MVT::f64)
1399         RC = X86::FR64RegisterClass;
1400       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1401         RC = X86::VR128RegisterClass;
1402       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1403         RC = X86::VR64RegisterClass;
1404       else
1405         llvm_unreachable("Unknown argument type!");
1406
1407       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1408       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1409
1410       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1411       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1412       // right size.
1413       if (VA.getLocInfo() == CCValAssign::SExt)
1414         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1415                                DAG.getValueType(VA.getValVT()));
1416       else if (VA.getLocInfo() == CCValAssign::ZExt)
1417         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1418                                DAG.getValueType(VA.getValVT()));
1419       else if (VA.getLocInfo() == CCValAssign::BCvt)
1420         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1421
1422       if (VA.isExtInLoc()) {
1423         // Handle MMX values passed in XMM regs.
1424         if (RegVT.isVector()) {
1425           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1426                                  ArgValue, DAG.getConstant(0, MVT::i64));
1427           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1428         } else
1429           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1430       }
1431     } else {
1432       assert(VA.isMemLoc());
1433       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1434     }
1435
1436     // If value is passed via pointer - do a load.
1437     if (VA.getLocInfo() == CCValAssign::Indirect)
1438       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1439
1440     InVals.push_back(ArgValue);
1441   }
1442
1443   // The x86-64 ABI for returning structs by value requires that we copy
1444   // the sret argument into %rax for the return. Save the argument into
1445   // a virtual register so that we can access it from the return points.
1446   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1447     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1448     unsigned Reg = FuncInfo->getSRetReturnReg();
1449     if (!Reg) {
1450       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1451       FuncInfo->setSRetReturnReg(Reg);
1452     }
1453     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1454     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1455   }
1456
1457   unsigned StackSize = CCInfo.getNextStackOffset();
1458   // align stack specially for tail calls
1459   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1460     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1461
1462   // If the function takes variable number of arguments, make a frame index for
1463   // the start of the first vararg value... for expansion of llvm.va_start.
1464   if (isVarArg) {
1465     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1466       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1467     }
1468     if (Is64Bit) {
1469       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1470
1471       // FIXME: We should really autogenerate these arrays
1472       static const unsigned GPR64ArgRegsWin64[] = {
1473         X86::RCX, X86::RDX, X86::R8,  X86::R9
1474       };
1475       static const unsigned XMMArgRegsWin64[] = {
1476         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1477       };
1478       static const unsigned GPR64ArgRegs64Bit[] = {
1479         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1480       };
1481       static const unsigned XMMArgRegs64Bit[] = {
1482         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1483         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1484       };
1485       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1486
1487       if (IsWin64) {
1488         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1489         GPR64ArgRegs = GPR64ArgRegsWin64;
1490         XMMArgRegs = XMMArgRegsWin64;
1491       } else {
1492         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1493         GPR64ArgRegs = GPR64ArgRegs64Bit;
1494         XMMArgRegs = XMMArgRegs64Bit;
1495       }
1496       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1497                                                        TotalNumIntRegs);
1498       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1499                                                        TotalNumXMMRegs);
1500
1501       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1502       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1503              "SSE register cannot be used when SSE is disabled!");
1504       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1505              "SSE register cannot be used when SSE is disabled!");
1506       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1507         // Kernel mode asks for SSE to be disabled, so don't push them
1508         // on the stack.
1509         TotalNumXMMRegs = 0;
1510
1511       // For X86-64, if there are vararg parameters that are passed via
1512       // registers, then we must store them to their spots on the stack so they
1513       // may be loaded by deferencing the result of va_next.
1514       VarArgsGPOffset = NumIntRegs * 8;
1515       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1516       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1517                                                  TotalNumXMMRegs * 16, 16);
1518
1519       // Store the integer parameter registers.
1520       SmallVector<SDValue, 8> MemOps;
1521       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1522       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1523                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1524       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1525         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1526                                      X86::GR64RegisterClass);
1527         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1528         SDValue Store =
1529           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1530                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1531         MemOps.push_back(Store);
1532         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1533                           DAG.getIntPtrConstant(8));
1534       }
1535
1536       // Now store the XMM (fp + vector) parameter registers.
1537       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1538                         DAG.getIntPtrConstant(VarArgsFPOffset));
1539       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1540         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1541                                      X86::VR128RegisterClass);
1542         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1543         SDValue Store =
1544           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1545                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1546         MemOps.push_back(Store);
1547         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1548                           DAG.getIntPtrConstant(16));
1549       }
1550       if (!MemOps.empty())
1551           Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1552                              &MemOps[0], MemOps.size());
1553     }
1554   }
1555
1556   // Some CCs need callee pop.
1557   if (IsCalleePop(isVarArg, CallConv)) {
1558     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1559     BytesCallerReserves = 0;
1560   } else {
1561     BytesToPopOnReturn  = 0; // Callee pops nothing.
1562     // If this is an sret function, the return should pop the hidden pointer.
1563     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1564       BytesToPopOnReturn = 4;
1565     BytesCallerReserves = StackSize;
1566   }
1567
1568   if (!Is64Bit) {
1569     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1570     if (CallConv == CallingConv::X86_FastCall)
1571       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1572   }
1573
1574   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1575
1576   return Chain;
1577 }
1578
1579 SDValue
1580 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1581                                     SDValue StackPtr, SDValue Arg,
1582                                     DebugLoc dl, SelectionDAG &DAG,
1583                                     const CCValAssign &VA,
1584                                     ISD::ArgFlagsTy Flags) {
1585   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1586   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1587   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1588   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1589   if (Flags.isByVal()) {
1590     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1591   }
1592   return DAG.getStore(Chain, dl, Arg, PtrOff,
1593                       PseudoSourceValue::getStack(), LocMemOffset);
1594 }
1595
1596 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1597 /// optimization is performed and it is required.
1598 SDValue
1599 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1600                                            SDValue &OutRetAddr,
1601                                            SDValue Chain,
1602                                            bool IsTailCall,
1603                                            bool Is64Bit,
1604                                            int FPDiff,
1605                                            DebugLoc dl) {
1606   if (!IsTailCall || FPDiff==0) return Chain;
1607
1608   // Adjust the Return address stack slot.
1609   EVT VT = getPointerTy();
1610   OutRetAddr = getReturnAddressFrameIndex(DAG);
1611
1612   // Load the "old" Return address.
1613   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1614   return SDValue(OutRetAddr.getNode(), 1);
1615 }
1616
1617 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1618 /// optimization is performed and it is required (FPDiff!=0).
1619 static SDValue
1620 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1621                          SDValue Chain, SDValue RetAddrFrIdx,
1622                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1623   // Store the return address to the appropriate stack slot.
1624   if (!FPDiff) return Chain;
1625   // Calculate the new stack slot for the return address.
1626   int SlotSize = Is64Bit ? 8 : 4;
1627   int NewReturnAddrFI =
1628     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1629   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1630   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1631   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1632                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1633   return Chain;
1634 }
1635
1636 SDValue
1637 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1638                              unsigned CallConv, bool isVarArg, bool isTailCall,
1639                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1640                              const SmallVectorImpl<ISD::InputArg> &Ins,
1641                              DebugLoc dl, SelectionDAG &DAG,
1642                              SmallVectorImpl<SDValue> &InVals) {
1643
1644   MachineFunction &MF = DAG.getMachineFunction();
1645   bool Is64Bit        = Subtarget->is64Bit();
1646   bool IsStructRet    = CallIsStructReturn(Outs);
1647
1648   assert((!isTailCall ||
1649           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1650          "IsEligibleForTailCallOptimization missed a case!");
1651   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1652          "Var args not supported with calling convention fastcc");
1653
1654   // Analyze operands of the call, assigning locations to each operand.
1655   SmallVector<CCValAssign, 16> ArgLocs;
1656   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1657                  ArgLocs, *DAG.getContext());
1658   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1659
1660   // Get a count of how many bytes are to be pushed on the stack.
1661   unsigned NumBytes = CCInfo.getNextStackOffset();
1662   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1663     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1664
1665   int FPDiff = 0;
1666   if (isTailCall) {
1667     // Lower arguments at fp - stackoffset + fpdiff.
1668     unsigned NumBytesCallerPushed =
1669       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1670     FPDiff = NumBytesCallerPushed - NumBytes;
1671
1672     // Set the delta of movement of the returnaddr stackslot.
1673     // But only set if delta is greater than previous delta.
1674     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1675       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1676   }
1677
1678   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1679
1680   SDValue RetAddrFrIdx;
1681   // Load return adress for tail calls.
1682   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1683                                   FPDiff, dl);
1684
1685   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1686   SmallVector<SDValue, 8> MemOpChains;
1687   SDValue StackPtr;
1688
1689   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1690   // of tail call optimization arguments are handle later.
1691   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1692     CCValAssign &VA = ArgLocs[i];
1693     EVT RegVT = VA.getLocVT();
1694     SDValue Arg = Outs[i].Val;
1695     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1696     bool isByVal = Flags.isByVal();
1697
1698     // Promote the value if needed.
1699     switch (VA.getLocInfo()) {
1700     default: llvm_unreachable("Unknown loc info!");
1701     case CCValAssign::Full: break;
1702     case CCValAssign::SExt:
1703       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1704       break;
1705     case CCValAssign::ZExt:
1706       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1707       break;
1708     case CCValAssign::AExt:
1709       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1710         // Special case: passing MMX values in XMM registers.
1711         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1712         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1713         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1714       } else
1715         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1716       break;
1717     case CCValAssign::BCvt:
1718       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1719       break;
1720     case CCValAssign::Indirect: {
1721       // Store the argument.
1722       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1723       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1724       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1725                            PseudoSourceValue::getFixedStack(FI), 0);
1726       Arg = SpillSlot;
1727       break;
1728     }
1729     }
1730
1731     if (VA.isRegLoc()) {
1732       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1733     } else {
1734       if (!isTailCall || (isTailCall && isByVal)) {
1735         assert(VA.isMemLoc());
1736         if (StackPtr.getNode() == 0)
1737           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1738
1739         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1740                                                dl, DAG, VA, Flags));
1741       }
1742     }
1743   }
1744
1745   if (!MemOpChains.empty())
1746     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1747                         &MemOpChains[0], MemOpChains.size());
1748
1749   // Build a sequence of copy-to-reg nodes chained together with token chain
1750   // and flag operands which copy the outgoing args into registers.
1751   SDValue InFlag;
1752   // Tail call byval lowering might overwrite argument registers so in case of
1753   // tail call optimization the copies to registers are lowered later.
1754   if (!isTailCall)
1755     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1756       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1757                                RegsToPass[i].second, InFlag);
1758       InFlag = Chain.getValue(1);
1759     }
1760
1761
1762   if (Subtarget->isPICStyleGOT()) {
1763     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1764     // GOT pointer.
1765     if (!isTailCall) {
1766       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1767                                DAG.getNode(X86ISD::GlobalBaseReg,
1768                                            DebugLoc::getUnknownLoc(),
1769                                            getPointerTy()),
1770                                InFlag);
1771       InFlag = Chain.getValue(1);
1772     } else {
1773       // If we are tail calling and generating PIC/GOT style code load the
1774       // address of the callee into ECX. The value in ecx is used as target of
1775       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1776       // for tail calls on PIC/GOT architectures. Normally we would just put the
1777       // address of GOT into ebx and then call target@PLT. But for tail calls
1778       // ebx would be restored (since ebx is callee saved) before jumping to the
1779       // target@PLT.
1780
1781       // Note: The actual moving to ECX is done further down.
1782       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1783       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1784           !G->getGlobal()->hasProtectedVisibility())
1785         Callee = LowerGlobalAddress(Callee, DAG);
1786       else if (isa<ExternalSymbolSDNode>(Callee))
1787         Callee = LowerExternalSymbol(Callee, DAG);
1788     }
1789   }
1790
1791   if (Is64Bit && isVarArg) {
1792     // From AMD64 ABI document:
1793     // For calls that may call functions that use varargs or stdargs
1794     // (prototype-less calls or calls to functions containing ellipsis (...) in
1795     // the declaration) %al is used as hidden argument to specify the number
1796     // of SSE registers used. The contents of %al do not need to match exactly
1797     // the number of registers, but must be an ubound on the number of SSE
1798     // registers used and is in the range 0 - 8 inclusive.
1799
1800     // FIXME: Verify this on Win64
1801     // Count the number of XMM registers allocated.
1802     static const unsigned XMMArgRegs[] = {
1803       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1804       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1805     };
1806     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1807     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1808            && "SSE registers cannot be used when SSE is disabled");
1809
1810     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1811                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1812     InFlag = Chain.getValue(1);
1813   }
1814
1815
1816   // For tail calls lower the arguments to the 'real' stack slot.
1817   if (isTailCall) {
1818     // Force all the incoming stack arguments to be loaded from the stack
1819     // before any new outgoing arguments are stored to the stack, because the
1820     // outgoing stack slots may alias the incoming argument stack slots, and
1821     // the alias isn't otherwise explicit. This is slightly more conservative
1822     // than necessary, because it means that each store effectively depends
1823     // on every argument instead of just those arguments it would clobber.
1824     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1825
1826     SmallVector<SDValue, 8> MemOpChains2;
1827     SDValue FIN;
1828     int FI = 0;
1829     // Do not flag preceeding copytoreg stuff together with the following stuff.
1830     InFlag = SDValue();
1831     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1832       CCValAssign &VA = ArgLocs[i];
1833       if (!VA.isRegLoc()) {
1834         assert(VA.isMemLoc());
1835         SDValue Arg = Outs[i].Val;
1836         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1837         // Create frame index.
1838         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1839         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1840         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1841         FIN = DAG.getFrameIndex(FI, getPointerTy());
1842
1843         if (Flags.isByVal()) {
1844           // Copy relative to framepointer.
1845           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1846           if (StackPtr.getNode() == 0)
1847             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1848                                           getPointerTy());
1849           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1850
1851           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1852                                                            ArgChain,
1853                                                            Flags, DAG, dl));
1854         } else {
1855           // Store relative to framepointer.
1856           MemOpChains2.push_back(
1857             DAG.getStore(ArgChain, dl, Arg, FIN,
1858                          PseudoSourceValue::getFixedStack(FI), 0));
1859         }
1860       }
1861     }
1862
1863     if (!MemOpChains2.empty())
1864       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1865                           &MemOpChains2[0], MemOpChains2.size());
1866
1867     // Copy arguments to their registers.
1868     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1869       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1870                                RegsToPass[i].second, InFlag);
1871       InFlag = Chain.getValue(1);
1872     }
1873     InFlag =SDValue();
1874
1875     // Store the return address to the appropriate stack slot.
1876     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1877                                      FPDiff, dl);
1878   }
1879
1880   // If the callee is a GlobalAddress node (quite common, every direct call is)
1881   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1882   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1883     // We should use extra load for direct calls to dllimported functions in
1884     // non-JIT mode.
1885     GlobalValue *GV = G->getGlobal();
1886     if (!GV->hasDLLImportLinkage()) {
1887       unsigned char OpFlags = 0;
1888
1889       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1890       // external symbols most go through the PLT in PIC mode.  If the symbol
1891       // has hidden or protected visibility, or if it is static or local, then
1892       // we don't need to use the PLT - we can directly call it.
1893       if (Subtarget->isTargetELF() &&
1894           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1895           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1896         OpFlags = X86II::MO_PLT;
1897       } else if (Subtarget->isPICStyleStubAny() &&
1898                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1899                Subtarget->getDarwinVers() < 9) {
1900         // PC-relative references to external symbols should go through $stub,
1901         // unless we're building with the leopard linker or later, which
1902         // automatically synthesizes these stubs.
1903         OpFlags = X86II::MO_DARWIN_STUB;
1904       }
1905
1906       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1907                                           G->getOffset(), OpFlags);
1908     }
1909   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1910     unsigned char OpFlags = 0;
1911
1912     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1913     // symbols should go through the PLT.
1914     if (Subtarget->isTargetELF() &&
1915         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1916       OpFlags = X86II::MO_PLT;
1917     } else if (Subtarget->isPICStyleStubAny() &&
1918              Subtarget->getDarwinVers() < 9) {
1919       // PC-relative references to external symbols should go through $stub,
1920       // unless we're building with the leopard linker or later, which
1921       // automatically synthesizes these stubs.
1922       OpFlags = X86II::MO_DARWIN_STUB;
1923     }
1924
1925     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1926                                          OpFlags);
1927   } else if (isTailCall) {
1928     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1929
1930     Chain = DAG.getCopyToReg(Chain,  dl,
1931                              DAG.getRegister(Opc, getPointerTy()),
1932                              Callee,InFlag);
1933     Callee = DAG.getRegister(Opc, getPointerTy());
1934     // Add register as live out.
1935     MF.getRegInfo().addLiveOut(Opc);
1936   }
1937
1938   // Returns a chain & a flag for retval copy to use.
1939   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1940   SmallVector<SDValue, 8> Ops;
1941
1942   if (isTailCall) {
1943     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1944                            DAG.getIntPtrConstant(0, true), InFlag);
1945     InFlag = Chain.getValue(1);
1946   }
1947
1948   Ops.push_back(Chain);
1949   Ops.push_back(Callee);
1950
1951   if (isTailCall)
1952     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1953
1954   // Add argument registers to the end of the list so that they are known live
1955   // into the call.
1956   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1957     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1958                                   RegsToPass[i].second.getValueType()));
1959
1960   // Add an implicit use GOT pointer in EBX.
1961   if (!isTailCall && Subtarget->isPICStyleGOT())
1962     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1963
1964   // Add an implicit use of AL for x86 vararg functions.
1965   if (Is64Bit && isVarArg)
1966     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1967
1968   if (InFlag.getNode())
1969     Ops.push_back(InFlag);
1970
1971   if (isTailCall) {
1972     // If this is the first return lowered for this function, add the regs
1973     // to the liveout set for the function.
1974     if (MF.getRegInfo().liveout_empty()) {
1975       SmallVector<CCValAssign, 16> RVLocs;
1976       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1977                      *DAG.getContext());
1978       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1979       for (unsigned i = 0; i != RVLocs.size(); ++i)
1980         if (RVLocs[i].isRegLoc())
1981           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1982     }
1983
1984     assert(((Callee.getOpcode() == ISD::Register &&
1985                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
1986                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
1987               Callee.getOpcode() == ISD::TargetExternalSymbol ||
1988               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
1989              "Expecting an global address, external symbol, or register");
1990
1991     return DAG.getNode(X86ISD::TC_RETURN, dl,
1992                        NodeTys, &Ops[0], Ops.size());
1993   }
1994
1995   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1996   InFlag = Chain.getValue(1);
1997
1998   // Create the CALLSEQ_END node.
1999   unsigned NumBytesForCalleeToPush;
2000   if (IsCalleePop(isVarArg, CallConv))
2001     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2002   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2003     // If this is is a call to a struct-return function, the callee
2004     // pops the hidden struct pointer, so we have to push it back.
2005     // This is common for Darwin/X86, Linux & Mingw32 targets.
2006     NumBytesForCalleeToPush = 4;
2007   else
2008     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2009
2010   // Returns a flag for retval copy to use.
2011   Chain = DAG.getCALLSEQ_END(Chain,
2012                              DAG.getIntPtrConstant(NumBytes, true),
2013                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2014                                                    true),
2015                              InFlag);
2016   InFlag = Chain.getValue(1);
2017
2018   // Handle result values, copying them out of physregs into vregs that we
2019   // return.
2020   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2021                          Ins, dl, DAG, InVals);
2022 }
2023
2024
2025 //===----------------------------------------------------------------------===//
2026 //                Fast Calling Convention (tail call) implementation
2027 //===----------------------------------------------------------------------===//
2028
2029 //  Like std call, callee cleans arguments, convention except that ECX is
2030 //  reserved for storing the tail called function address. Only 2 registers are
2031 //  free for argument passing (inreg). Tail call optimization is performed
2032 //  provided:
2033 //                * tailcallopt is enabled
2034 //                * caller/callee are fastcc
2035 //  On X86_64 architecture with GOT-style position independent code only local
2036 //  (within module) calls are supported at the moment.
2037 //  To keep the stack aligned according to platform abi the function
2038 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2039 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2040 //  If a tail called function callee has more arguments than the caller the
2041 //  caller needs to make sure that there is room to move the RETADDR to. This is
2042 //  achieved by reserving an area the size of the argument delta right after the
2043 //  original REtADDR, but before the saved framepointer or the spilled registers
2044 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2045 //  stack layout:
2046 //    arg1
2047 //    arg2
2048 //    RETADDR
2049 //    [ new RETADDR
2050 //      move area ]
2051 //    (possible EBP)
2052 //    ESI
2053 //    EDI
2054 //    local1 ..
2055
2056 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2057 /// for a 16 byte align requirement.
2058 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2059                                                         SelectionDAG& DAG) {
2060   MachineFunction &MF = DAG.getMachineFunction();
2061   const TargetMachine &TM = MF.getTarget();
2062   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2063   unsigned StackAlignment = TFI.getStackAlignment();
2064   uint64_t AlignMask = StackAlignment - 1;
2065   int64_t Offset = StackSize;
2066   uint64_t SlotSize = TD->getPointerSize();
2067   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2068     // Number smaller than 12 so just add the difference.
2069     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2070   } else {
2071     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2072     Offset = ((~AlignMask) & Offset) + StackAlignment +
2073       (StackAlignment-SlotSize);
2074   }
2075   return Offset;
2076 }
2077
2078 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2079 /// for tail call optimization. Targets which want to do tail call
2080 /// optimization should implement this function.
2081 bool
2082 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2083                                                      unsigned CalleeCC,
2084                                                      bool isVarArg,
2085                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2086                                                      SelectionDAG& DAG) const {
2087   MachineFunction &MF = DAG.getMachineFunction();
2088   unsigned CallerCC = MF.getFunction()->getCallingConv();
2089   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2090 }
2091
2092 FastISel *
2093 X86TargetLowering::createFastISel(MachineFunction &mf,
2094                                   MachineModuleInfo *mmo,
2095                                   DwarfWriter *dw,
2096                                   DenseMap<const Value *, unsigned> &vm,
2097                                   DenseMap<const BasicBlock *,
2098                                            MachineBasicBlock *> &bm,
2099                                   DenseMap<const AllocaInst *, int> &am
2100 #ifndef NDEBUG
2101                                   , SmallSet<Instruction*, 8> &cil
2102 #endif
2103                                   ) {
2104   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2105 #ifndef NDEBUG
2106                              , cil
2107 #endif
2108                              );
2109 }
2110
2111
2112 //===----------------------------------------------------------------------===//
2113 //                           Other Lowering Hooks
2114 //===----------------------------------------------------------------------===//
2115
2116
2117 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2118   MachineFunction &MF = DAG.getMachineFunction();
2119   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2120   int ReturnAddrIndex = FuncInfo->getRAIndex();
2121
2122   if (ReturnAddrIndex == 0) {
2123     // Set up a frame object for the return address.
2124     uint64_t SlotSize = TD->getPointerSize();
2125     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2126     FuncInfo->setRAIndex(ReturnAddrIndex);
2127   }
2128
2129   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2130 }
2131
2132
2133 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2134                                        bool hasSymbolicDisplacement) {
2135   // Offset should fit into 32 bit immediate field.
2136   if (!isInt32(Offset))
2137     return false;
2138
2139   // If we don't have a symbolic displacement - we don't have any extra
2140   // restrictions.
2141   if (!hasSymbolicDisplacement)
2142     return true;
2143
2144   // FIXME: Some tweaks might be needed for medium code model.
2145   if (M != CodeModel::Small && M != CodeModel::Kernel)
2146     return false;
2147
2148   // For small code model we assume that latest object is 16MB before end of 31
2149   // bits boundary. We may also accept pretty large negative constants knowing
2150   // that all objects are in the positive half of address space.
2151   if (M == CodeModel::Small && Offset < 16*1024*1024)
2152     return true;
2153
2154   // For kernel code model we know that all object resist in the negative half
2155   // of 32bits address space. We may not accept negative offsets, since they may
2156   // be just off and we may accept pretty large positive ones.
2157   if (M == CodeModel::Kernel && Offset > 0)
2158     return true;
2159
2160   return false;
2161 }
2162
2163 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2164 /// specific condition code, returning the condition code and the LHS/RHS of the
2165 /// comparison to make.
2166 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2167                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2168   if (!isFP) {
2169     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2170       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2171         // X > -1   -> X == 0, jump !sign.
2172         RHS = DAG.getConstant(0, RHS.getValueType());
2173         return X86::COND_NS;
2174       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2175         // X < 0   -> X == 0, jump on sign.
2176         return X86::COND_S;
2177       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2178         // X < 1   -> X <= 0
2179         RHS = DAG.getConstant(0, RHS.getValueType());
2180         return X86::COND_LE;
2181       }
2182     }
2183
2184     switch (SetCCOpcode) {
2185     default: llvm_unreachable("Invalid integer condition!");
2186     case ISD::SETEQ:  return X86::COND_E;
2187     case ISD::SETGT:  return X86::COND_G;
2188     case ISD::SETGE:  return X86::COND_GE;
2189     case ISD::SETLT:  return X86::COND_L;
2190     case ISD::SETLE:  return X86::COND_LE;
2191     case ISD::SETNE:  return X86::COND_NE;
2192     case ISD::SETULT: return X86::COND_B;
2193     case ISD::SETUGT: return X86::COND_A;
2194     case ISD::SETULE: return X86::COND_BE;
2195     case ISD::SETUGE: return X86::COND_AE;
2196     }
2197   }
2198
2199   // First determine if it is required or is profitable to flip the operands.
2200
2201   // If LHS is a foldable load, but RHS is not, flip the condition.
2202   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2203       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2204     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2205     std::swap(LHS, RHS);
2206   }
2207
2208   switch (SetCCOpcode) {
2209   default: break;
2210   case ISD::SETOLT:
2211   case ISD::SETOLE:
2212   case ISD::SETUGT:
2213   case ISD::SETUGE:
2214     std::swap(LHS, RHS);
2215     break;
2216   }
2217
2218   // On a floating point condition, the flags are set as follows:
2219   // ZF  PF  CF   op
2220   //  0 | 0 | 0 | X > Y
2221   //  0 | 0 | 1 | X < Y
2222   //  1 | 0 | 0 | X == Y
2223   //  1 | 1 | 1 | unordered
2224   switch (SetCCOpcode) {
2225   default: llvm_unreachable("Condcode should be pre-legalized away");
2226   case ISD::SETUEQ:
2227   case ISD::SETEQ:   return X86::COND_E;
2228   case ISD::SETOLT:              // flipped
2229   case ISD::SETOGT:
2230   case ISD::SETGT:   return X86::COND_A;
2231   case ISD::SETOLE:              // flipped
2232   case ISD::SETOGE:
2233   case ISD::SETGE:   return X86::COND_AE;
2234   case ISD::SETUGT:              // flipped
2235   case ISD::SETULT:
2236   case ISD::SETLT:   return X86::COND_B;
2237   case ISD::SETUGE:              // flipped
2238   case ISD::SETULE:
2239   case ISD::SETLE:   return X86::COND_BE;
2240   case ISD::SETONE:
2241   case ISD::SETNE:   return X86::COND_NE;
2242   case ISD::SETUO:   return X86::COND_P;
2243   case ISD::SETO:    return X86::COND_NP;
2244   }
2245 }
2246
2247 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2248 /// code. Current x86 isa includes the following FP cmov instructions:
2249 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2250 static bool hasFPCMov(unsigned X86CC) {
2251   switch (X86CC) {
2252   default:
2253     return false;
2254   case X86::COND_B:
2255   case X86::COND_BE:
2256   case X86::COND_E:
2257   case X86::COND_P:
2258   case X86::COND_A:
2259   case X86::COND_AE:
2260   case X86::COND_NE:
2261   case X86::COND_NP:
2262     return true;
2263   }
2264 }
2265
2266 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2267 /// the specified range (L, H].
2268 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2269   return (Val < 0) || (Val >= Low && Val < Hi);
2270 }
2271
2272 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2273 /// specified value.
2274 static bool isUndefOrEqual(int Val, int CmpVal) {
2275   if (Val < 0 || Val == CmpVal)
2276     return true;
2277   return false;
2278 }
2279
2280 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2281 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2282 /// the second operand.
2283 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2284   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2285     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2286   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2287     return (Mask[0] < 2 && Mask[1] < 2);
2288   return false;
2289 }
2290
2291 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2292   SmallVector<int, 8> M;
2293   N->getMask(M);
2294   return ::isPSHUFDMask(M, N->getValueType(0));
2295 }
2296
2297 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2298 /// is suitable for input to PSHUFHW.
2299 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2300   if (VT != MVT::v8i16)
2301     return false;
2302
2303   // Lower quadword copied in order or undef.
2304   for (int i = 0; i != 4; ++i)
2305     if (Mask[i] >= 0 && Mask[i] != i)
2306       return false;
2307
2308   // Upper quadword shuffled.
2309   for (int i = 4; i != 8; ++i)
2310     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2311       return false;
2312
2313   return true;
2314 }
2315
2316 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2317   SmallVector<int, 8> M;
2318   N->getMask(M);
2319   return ::isPSHUFHWMask(M, N->getValueType(0));
2320 }
2321
2322 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2323 /// is suitable for input to PSHUFLW.
2324 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2325   if (VT != MVT::v8i16)
2326     return false;
2327
2328   // Upper quadword copied in order.
2329   for (int i = 4; i != 8; ++i)
2330     if (Mask[i] >= 0 && Mask[i] != i)
2331       return false;
2332
2333   // Lower quadword shuffled.
2334   for (int i = 0; i != 4; ++i)
2335     if (Mask[i] >= 4)
2336       return false;
2337
2338   return true;
2339 }
2340
2341 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2342   SmallVector<int, 8> M;
2343   N->getMask(M);
2344   return ::isPSHUFLWMask(M, N->getValueType(0));
2345 }
2346
2347 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2348 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2349 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2350   int NumElems = VT.getVectorNumElements();
2351   if (NumElems != 2 && NumElems != 4)
2352     return false;
2353
2354   int Half = NumElems / 2;
2355   for (int i = 0; i < Half; ++i)
2356     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2357       return false;
2358   for (int i = Half; i < NumElems; ++i)
2359     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2360       return false;
2361
2362   return true;
2363 }
2364
2365 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2366   SmallVector<int, 8> M;
2367   N->getMask(M);
2368   return ::isSHUFPMask(M, N->getValueType(0));
2369 }
2370
2371 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2372 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2373 /// half elements to come from vector 1 (which would equal the dest.) and
2374 /// the upper half to come from vector 2.
2375 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2376   int NumElems = VT.getVectorNumElements();
2377
2378   if (NumElems != 2 && NumElems != 4)
2379     return false;
2380
2381   int Half = NumElems / 2;
2382   for (int i = 0; i < Half; ++i)
2383     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2384       return false;
2385   for (int i = Half; i < NumElems; ++i)
2386     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2387       return false;
2388   return true;
2389 }
2390
2391 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2392   SmallVector<int, 8> M;
2393   N->getMask(M);
2394   return isCommutedSHUFPMask(M, N->getValueType(0));
2395 }
2396
2397 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2398 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2399 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2400   if (N->getValueType(0).getVectorNumElements() != 4)
2401     return false;
2402
2403   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2404   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2405          isUndefOrEqual(N->getMaskElt(1), 7) &&
2406          isUndefOrEqual(N->getMaskElt(2), 2) &&
2407          isUndefOrEqual(N->getMaskElt(3), 3);
2408 }
2409
2410 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2411 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2412 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2413   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2414
2415   if (NumElems != 2 && NumElems != 4)
2416     return false;
2417
2418   for (unsigned i = 0; i < NumElems/2; ++i)
2419     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2420       return false;
2421
2422   for (unsigned i = NumElems/2; i < NumElems; ++i)
2423     if (!isUndefOrEqual(N->getMaskElt(i), i))
2424       return false;
2425
2426   return true;
2427 }
2428
2429 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2430 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2431 /// and MOVLHPS.
2432 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2433   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2434
2435   if (NumElems != 2 && NumElems != 4)
2436     return false;
2437
2438   for (unsigned i = 0; i < NumElems/2; ++i)
2439     if (!isUndefOrEqual(N->getMaskElt(i), i))
2440       return false;
2441
2442   for (unsigned i = 0; i < NumElems/2; ++i)
2443     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2444       return false;
2445
2446   return true;
2447 }
2448
2449 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2450 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2451 /// <2, 3, 2, 3>
2452 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2453   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2454
2455   if (NumElems != 4)
2456     return false;
2457
2458   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2459          isUndefOrEqual(N->getMaskElt(1), 3) &&
2460          isUndefOrEqual(N->getMaskElt(2), 2) &&
2461          isUndefOrEqual(N->getMaskElt(3), 3);
2462 }
2463
2464 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2465 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2466 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2467                          bool V2IsSplat = false) {
2468   int NumElts = VT.getVectorNumElements();
2469   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2470     return false;
2471
2472   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2473     int BitI  = Mask[i];
2474     int BitI1 = Mask[i+1];
2475     if (!isUndefOrEqual(BitI, j))
2476       return false;
2477     if (V2IsSplat) {
2478       if (!isUndefOrEqual(BitI1, NumElts))
2479         return false;
2480     } else {
2481       if (!isUndefOrEqual(BitI1, j + NumElts))
2482         return false;
2483     }
2484   }
2485   return true;
2486 }
2487
2488 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2489   SmallVector<int, 8> M;
2490   N->getMask(M);
2491   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2492 }
2493
2494 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2495 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2496 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2497                          bool V2IsSplat = false) {
2498   int NumElts = VT.getVectorNumElements();
2499   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2500     return false;
2501
2502   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2503     int BitI  = Mask[i];
2504     int BitI1 = Mask[i+1];
2505     if (!isUndefOrEqual(BitI, j + NumElts/2))
2506       return false;
2507     if (V2IsSplat) {
2508       if (isUndefOrEqual(BitI1, NumElts))
2509         return false;
2510     } else {
2511       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2512         return false;
2513     }
2514   }
2515   return true;
2516 }
2517
2518 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2519   SmallVector<int, 8> M;
2520   N->getMask(M);
2521   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2522 }
2523
2524 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2525 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2526 /// <0, 0, 1, 1>
2527 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2528   int NumElems = VT.getVectorNumElements();
2529   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2530     return false;
2531
2532   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2533     int BitI  = Mask[i];
2534     int BitI1 = Mask[i+1];
2535     if (!isUndefOrEqual(BitI, j))
2536       return false;
2537     if (!isUndefOrEqual(BitI1, j))
2538       return false;
2539   }
2540   return true;
2541 }
2542
2543 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2544   SmallVector<int, 8> M;
2545   N->getMask(M);
2546   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2547 }
2548
2549 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2550 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2551 /// <2, 2, 3, 3>
2552 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2553   int NumElems = VT.getVectorNumElements();
2554   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2555     return false;
2556
2557   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2558     int BitI  = Mask[i];
2559     int BitI1 = Mask[i+1];
2560     if (!isUndefOrEqual(BitI, j))
2561       return false;
2562     if (!isUndefOrEqual(BitI1, j))
2563       return false;
2564   }
2565   return true;
2566 }
2567
2568 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2569   SmallVector<int, 8> M;
2570   N->getMask(M);
2571   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2572 }
2573
2574 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2575 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2576 /// MOVSD, and MOVD, i.e. setting the lowest element.
2577 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2578   if (VT.getVectorElementType().getSizeInBits() < 32)
2579     return false;
2580
2581   int NumElts = VT.getVectorNumElements();
2582
2583   if (!isUndefOrEqual(Mask[0], NumElts))
2584     return false;
2585
2586   for (int i = 1; i < NumElts; ++i)
2587     if (!isUndefOrEqual(Mask[i], i))
2588       return false;
2589
2590   return true;
2591 }
2592
2593 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2594   SmallVector<int, 8> M;
2595   N->getMask(M);
2596   return ::isMOVLMask(M, N->getValueType(0));
2597 }
2598
2599 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2600 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2601 /// element of vector 2 and the other elements to come from vector 1 in order.
2602 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2603                                bool V2IsSplat = false, bool V2IsUndef = false) {
2604   int NumOps = VT.getVectorNumElements();
2605   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2606     return false;
2607
2608   if (!isUndefOrEqual(Mask[0], 0))
2609     return false;
2610
2611   for (int i = 1; i < NumOps; ++i)
2612     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2613           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2614           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2615       return false;
2616
2617   return true;
2618 }
2619
2620 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2621                            bool V2IsUndef = false) {
2622   SmallVector<int, 8> M;
2623   N->getMask(M);
2624   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2625 }
2626
2627 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2628 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2629 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2630   if (N->getValueType(0).getVectorNumElements() != 4)
2631     return false;
2632
2633   // Expect 1, 1, 3, 3
2634   for (unsigned i = 0; i < 2; ++i) {
2635     int Elt = N->getMaskElt(i);
2636     if (Elt >= 0 && Elt != 1)
2637       return false;
2638   }
2639
2640   bool HasHi = false;
2641   for (unsigned i = 2; i < 4; ++i) {
2642     int Elt = N->getMaskElt(i);
2643     if (Elt >= 0 && Elt != 3)
2644       return false;
2645     if (Elt == 3)
2646       HasHi = true;
2647   }
2648   // Don't use movshdup if it can be done with a shufps.
2649   // FIXME: verify that matching u, u, 3, 3 is what we want.
2650   return HasHi;
2651 }
2652
2653 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2654 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2655 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2656   if (N->getValueType(0).getVectorNumElements() != 4)
2657     return false;
2658
2659   // Expect 0, 0, 2, 2
2660   for (unsigned i = 0; i < 2; ++i)
2661     if (N->getMaskElt(i) > 0)
2662       return false;
2663
2664   bool HasHi = false;
2665   for (unsigned i = 2; i < 4; ++i) {
2666     int Elt = N->getMaskElt(i);
2667     if (Elt >= 0 && Elt != 2)
2668       return false;
2669     if (Elt == 2)
2670       HasHi = true;
2671   }
2672   // Don't use movsldup if it can be done with a shufps.
2673   return HasHi;
2674 }
2675
2676 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2677 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2678 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2679   int e = N->getValueType(0).getVectorNumElements() / 2;
2680
2681   for (int i = 0; i < e; ++i)
2682     if (!isUndefOrEqual(N->getMaskElt(i), i))
2683       return false;
2684   for (int i = 0; i < e; ++i)
2685     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2686       return false;
2687   return true;
2688 }
2689
2690 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2691 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2692 /// instructions.
2693 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2694   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2695   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2696
2697   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2698   unsigned Mask = 0;
2699   for (int i = 0; i < NumOperands; ++i) {
2700     int Val = SVOp->getMaskElt(NumOperands-i-1);
2701     if (Val < 0) Val = 0;
2702     if (Val >= NumOperands) Val -= NumOperands;
2703     Mask |= Val;
2704     if (i != NumOperands - 1)
2705       Mask <<= Shift;
2706   }
2707   return Mask;
2708 }
2709
2710 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2711 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2712 /// instructions.
2713 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2714   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2715   unsigned Mask = 0;
2716   // 8 nodes, but we only care about the last 4.
2717   for (unsigned i = 7; i >= 4; --i) {
2718     int Val = SVOp->getMaskElt(i);
2719     if (Val >= 0)
2720       Mask |= (Val - 4);
2721     if (i != 4)
2722       Mask <<= 2;
2723   }
2724   return Mask;
2725 }
2726
2727 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2728 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2729 /// instructions.
2730 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2732   unsigned Mask = 0;
2733   // 8 nodes, but we only care about the first 4.
2734   for (int i = 3; i >= 0; --i) {
2735     int Val = SVOp->getMaskElt(i);
2736     if (Val >= 0)
2737       Mask |= Val;
2738     if (i != 0)
2739       Mask <<= 2;
2740   }
2741   return Mask;
2742 }
2743
2744 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2745 /// constant +0.0.
2746 bool X86::isZeroNode(SDValue Elt) {
2747   return ((isa<ConstantSDNode>(Elt) &&
2748            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2749           (isa<ConstantFPSDNode>(Elt) &&
2750            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2751 }
2752
2753 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2754 /// their permute mask.
2755 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2756                                     SelectionDAG &DAG) {
2757   EVT VT = SVOp->getValueType(0);
2758   unsigned NumElems = VT.getVectorNumElements();
2759   SmallVector<int, 8> MaskVec;
2760
2761   for (unsigned i = 0; i != NumElems; ++i) {
2762     int idx = SVOp->getMaskElt(i);
2763     if (idx < 0)
2764       MaskVec.push_back(idx);
2765     else if (idx < (int)NumElems)
2766       MaskVec.push_back(idx + NumElems);
2767     else
2768       MaskVec.push_back(idx - NumElems);
2769   }
2770   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2771                               SVOp->getOperand(0), &MaskVec[0]);
2772 }
2773
2774 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2775 /// the two vector operands have swapped position.
2776 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2777   unsigned NumElems = VT.getVectorNumElements();
2778   for (unsigned i = 0; i != NumElems; ++i) {
2779     int idx = Mask[i];
2780     if (idx < 0)
2781       continue;
2782     else if (idx < (int)NumElems)
2783       Mask[i] = idx + NumElems;
2784     else
2785       Mask[i] = idx - NumElems;
2786   }
2787 }
2788
2789 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2790 /// match movhlps. The lower half elements should come from upper half of
2791 /// V1 (and in order), and the upper half elements should come from the upper
2792 /// half of V2 (and in order).
2793 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2794   if (Op->getValueType(0).getVectorNumElements() != 4)
2795     return false;
2796   for (unsigned i = 0, e = 2; i != e; ++i)
2797     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2798       return false;
2799   for (unsigned i = 2; i != 4; ++i)
2800     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2801       return false;
2802   return true;
2803 }
2804
2805 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2806 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2807 /// required.
2808 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2809   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2810     return false;
2811   N = N->getOperand(0).getNode();
2812   if (!ISD::isNON_EXTLoad(N))
2813     return false;
2814   if (LD)
2815     *LD = cast<LoadSDNode>(N);
2816   return true;
2817 }
2818
2819 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2820 /// match movlp{s|d}. The lower half elements should come from lower half of
2821 /// V1 (and in order), and the upper half elements should come from the upper
2822 /// half of V2 (and in order). And since V1 will become the source of the
2823 /// MOVLP, it must be either a vector load or a scalar load to vector.
2824 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2825                                ShuffleVectorSDNode *Op) {
2826   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2827     return false;
2828   // Is V2 is a vector load, don't do this transformation. We will try to use
2829   // load folding shufps op.
2830   if (ISD::isNON_EXTLoad(V2))
2831     return false;
2832
2833   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2834
2835   if (NumElems != 2 && NumElems != 4)
2836     return false;
2837   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2838     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2839       return false;
2840   for (unsigned i = NumElems/2; i != NumElems; ++i)
2841     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2842       return false;
2843   return true;
2844 }
2845
2846 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2847 /// all the same.
2848 static bool isSplatVector(SDNode *N) {
2849   if (N->getOpcode() != ISD::BUILD_VECTOR)
2850     return false;
2851
2852   SDValue SplatValue = N->getOperand(0);
2853   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2854     if (N->getOperand(i) != SplatValue)
2855       return false;
2856   return true;
2857 }
2858
2859 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2860 /// to an zero vector.
2861 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2862 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2863   SDValue V1 = N->getOperand(0);
2864   SDValue V2 = N->getOperand(1);
2865   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2866   for (unsigned i = 0; i != NumElems; ++i) {
2867     int Idx = N->getMaskElt(i);
2868     if (Idx >= (int)NumElems) {
2869       unsigned Opc = V2.getOpcode();
2870       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2871         continue;
2872       if (Opc != ISD::BUILD_VECTOR ||
2873           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2874         return false;
2875     } else if (Idx >= 0) {
2876       unsigned Opc = V1.getOpcode();
2877       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2878         continue;
2879       if (Opc != ISD::BUILD_VECTOR ||
2880           !X86::isZeroNode(V1.getOperand(Idx)))
2881         return false;
2882     }
2883   }
2884   return true;
2885 }
2886
2887 /// getZeroVector - Returns a vector of specified type with all zero elements.
2888 ///
2889 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
2890                              DebugLoc dl) {
2891   assert(VT.isVector() && "Expected a vector type");
2892
2893   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2894   // type.  This ensures they get CSE'd.
2895   SDValue Vec;
2896   if (VT.getSizeInBits() == 64) { // MMX
2897     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2898     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2899   } else if (HasSSE2) {  // SSE2
2900     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2901     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2902   } else { // SSE1
2903     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2904     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2905   }
2906   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2907 }
2908
2909 /// getOnesVector - Returns a vector of specified type with all bits set.
2910 ///
2911 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2912   assert(VT.isVector() && "Expected a vector type");
2913
2914   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2915   // type.  This ensures they get CSE'd.
2916   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2917   SDValue Vec;
2918   if (VT.getSizeInBits() == 64)  // MMX
2919     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2920   else                                              // SSE
2921     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2922   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2923 }
2924
2925
2926 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2927 /// that point to V2 points to its first element.
2928 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2929   EVT VT = SVOp->getValueType(0);
2930   unsigned NumElems = VT.getVectorNumElements();
2931
2932   bool Changed = false;
2933   SmallVector<int, 8> MaskVec;
2934   SVOp->getMask(MaskVec);
2935
2936   for (unsigned i = 0; i != NumElems; ++i) {
2937     if (MaskVec[i] > (int)NumElems) {
2938       MaskVec[i] = NumElems;
2939       Changed = true;
2940     }
2941   }
2942   if (Changed)
2943     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2944                                 SVOp->getOperand(1), &MaskVec[0]);
2945   return SDValue(SVOp, 0);
2946 }
2947
2948 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2949 /// operation of specified width.
2950 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
2951                        SDValue V2) {
2952   unsigned NumElems = VT.getVectorNumElements();
2953   SmallVector<int, 8> Mask;
2954   Mask.push_back(NumElems);
2955   for (unsigned i = 1; i != NumElems; ++i)
2956     Mask.push_back(i);
2957   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2958 }
2959
2960 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2961 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
2962                           SDValue V2) {
2963   unsigned NumElems = VT.getVectorNumElements();
2964   SmallVector<int, 8> Mask;
2965   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2966     Mask.push_back(i);
2967     Mask.push_back(i + NumElems);
2968   }
2969   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2970 }
2971
2972 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2973 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
2974                           SDValue V2) {
2975   unsigned NumElems = VT.getVectorNumElements();
2976   unsigned Half = NumElems/2;
2977   SmallVector<int, 8> Mask;
2978   for (unsigned i = 0; i != Half; ++i) {
2979     Mask.push_back(i + Half);
2980     Mask.push_back(i + NumElems + Half);
2981   }
2982   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2983 }
2984
2985 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2986 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2987                             bool HasSSE2) {
2988   if (SV->getValueType(0).getVectorNumElements() <= 4)
2989     return SDValue(SV, 0);
2990
2991   EVT PVT = MVT::v4f32;
2992   EVT VT = SV->getValueType(0);
2993   DebugLoc dl = SV->getDebugLoc();
2994   SDValue V1 = SV->getOperand(0);
2995   int NumElems = VT.getVectorNumElements();
2996   int EltNo = SV->getSplatIndex();
2997
2998   // unpack elements to the correct location
2999   while (NumElems > 4) {
3000     if (EltNo < NumElems/2) {
3001       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3002     } else {
3003       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3004       EltNo -= NumElems/2;
3005     }
3006     NumElems >>= 1;
3007   }
3008
3009   // Perform the splat.
3010   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3011   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3012   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3013   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3014 }
3015
3016 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3017 /// vector of zero or undef vector.  This produces a shuffle where the low
3018 /// element of V2 is swizzled into the zero/undef vector, landing at element
3019 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3020 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3021                                              bool isZero, bool HasSSE2,
3022                                              SelectionDAG &DAG) {
3023   EVT VT = V2.getValueType();
3024   SDValue V1 = isZero
3025     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3026   unsigned NumElems = VT.getVectorNumElements();
3027   SmallVector<int, 16> MaskVec;
3028   for (unsigned i = 0; i != NumElems; ++i)
3029     // If this is the insertion idx, put the low elt of V2 here.
3030     MaskVec.push_back(i == Idx ? NumElems : i);
3031   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3032 }
3033
3034 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3035 /// a shuffle that is zero.
3036 static
3037 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3038                                   bool Low, SelectionDAG &DAG) {
3039   unsigned NumZeros = 0;
3040   for (int i = 0; i < NumElems; ++i) {
3041     unsigned Index = Low ? i : NumElems-i-1;
3042     int Idx = SVOp->getMaskElt(Index);
3043     if (Idx < 0) {
3044       ++NumZeros;
3045       continue;
3046     }
3047     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3048     if (Elt.getNode() && X86::isZeroNode(Elt))
3049       ++NumZeros;
3050     else
3051       break;
3052   }
3053   return NumZeros;
3054 }
3055
3056 /// isVectorShift - Returns true if the shuffle can be implemented as a
3057 /// logical left or right shift of a vector.
3058 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3059 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3060                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3061   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3062
3063   isLeft = true;
3064   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3065   if (!NumZeros) {
3066     isLeft = false;
3067     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3068     if (!NumZeros)
3069       return false;
3070   }
3071   bool SeenV1 = false;
3072   bool SeenV2 = false;
3073   for (int i = NumZeros; i < NumElems; ++i) {
3074     int Val = isLeft ? (i - NumZeros) : i;
3075     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3076     if (Idx < 0)
3077       continue;
3078     if (Idx < NumElems)
3079       SeenV1 = true;
3080     else {
3081       Idx -= NumElems;
3082       SeenV2 = true;
3083     }
3084     if (Idx != Val)
3085       return false;
3086   }
3087   if (SeenV1 && SeenV2)
3088     return false;
3089
3090   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3091   ShAmt = NumZeros;
3092   return true;
3093 }
3094
3095
3096 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3097 ///
3098 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3099                                        unsigned NumNonZero, unsigned NumZero,
3100                                        SelectionDAG &DAG, TargetLowering &TLI) {
3101   if (NumNonZero > 8)
3102     return SDValue();
3103
3104   DebugLoc dl = Op.getDebugLoc();
3105   SDValue V(0, 0);
3106   bool First = true;
3107   for (unsigned i = 0; i < 16; ++i) {
3108     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3109     if (ThisIsNonZero && First) {
3110       if (NumZero)
3111         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3112       else
3113         V = DAG.getUNDEF(MVT::v8i16);
3114       First = false;
3115     }
3116
3117     if ((i & 1) != 0) {
3118       SDValue ThisElt(0, 0), LastElt(0, 0);
3119       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3120       if (LastIsNonZero) {
3121         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3122                               MVT::i16, Op.getOperand(i-1));
3123       }
3124       if (ThisIsNonZero) {
3125         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3126         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3127                               ThisElt, DAG.getConstant(8, MVT::i8));
3128         if (LastIsNonZero)
3129           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3130       } else
3131         ThisElt = LastElt;
3132
3133       if (ThisElt.getNode())
3134         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3135                         DAG.getIntPtrConstant(i/2));
3136     }
3137   }
3138
3139   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3140 }
3141
3142 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3143 ///
3144 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3145                                        unsigned NumNonZero, unsigned NumZero,
3146                                        SelectionDAG &DAG, TargetLowering &TLI) {
3147   if (NumNonZero > 4)
3148     return SDValue();
3149
3150   DebugLoc dl = Op.getDebugLoc();
3151   SDValue V(0, 0);
3152   bool First = true;
3153   for (unsigned i = 0; i < 8; ++i) {
3154     bool isNonZero = (NonZeros & (1 << i)) != 0;
3155     if (isNonZero) {
3156       if (First) {
3157         if (NumZero)
3158           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3159         else
3160           V = DAG.getUNDEF(MVT::v8i16);
3161         First = false;
3162       }
3163       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3164                       MVT::v8i16, V, Op.getOperand(i),
3165                       DAG.getIntPtrConstant(i));
3166     }
3167   }
3168
3169   return V;
3170 }
3171
3172 /// getVShift - Return a vector logical shift node.
3173 ///
3174 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3175                          unsigned NumBits, SelectionDAG &DAG,
3176                          const TargetLowering &TLI, DebugLoc dl) {
3177   bool isMMX = VT.getSizeInBits() == 64;
3178   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3179   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3180   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3181   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3182                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3183                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3184 }
3185
3186 SDValue
3187 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3188   DebugLoc dl = Op.getDebugLoc();
3189   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3190   if (ISD::isBuildVectorAllZeros(Op.getNode())
3191       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3192     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3193     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3194     // eliminated on x86-32 hosts.
3195     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3196       return Op;
3197
3198     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3199       return getOnesVector(Op.getValueType(), DAG, dl);
3200     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3201   }
3202
3203   EVT VT = Op.getValueType();
3204   EVT ExtVT = VT.getVectorElementType();
3205   unsigned EVTBits = ExtVT.getSizeInBits();
3206
3207   unsigned NumElems = Op.getNumOperands();
3208   unsigned NumZero  = 0;
3209   unsigned NumNonZero = 0;
3210   unsigned NonZeros = 0;
3211   bool IsAllConstants = true;
3212   SmallSet<SDValue, 8> Values;
3213   for (unsigned i = 0; i < NumElems; ++i) {
3214     SDValue Elt = Op.getOperand(i);
3215     if (Elt.getOpcode() == ISD::UNDEF)
3216       continue;
3217     Values.insert(Elt);
3218     if (Elt.getOpcode() != ISD::Constant &&
3219         Elt.getOpcode() != ISD::ConstantFP)
3220       IsAllConstants = false;
3221     if (X86::isZeroNode(Elt))
3222       NumZero++;
3223     else {
3224       NonZeros |= (1 << i);
3225       NumNonZero++;
3226     }
3227   }
3228
3229   if (NumNonZero == 0) {
3230     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3231     return DAG.getUNDEF(VT);
3232   }
3233
3234   // Special case for single non-zero, non-undef, element.
3235   if (NumNonZero == 1) {
3236     unsigned Idx = CountTrailingZeros_32(NonZeros);
3237     SDValue Item = Op.getOperand(Idx);
3238
3239     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3240     // the value are obviously zero, truncate the value to i32 and do the
3241     // insertion that way.  Only do this if the value is non-constant or if the
3242     // value is a constant being inserted into element 0.  It is cheaper to do
3243     // a constant pool load than it is to do a movd + shuffle.
3244     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3245         (!IsAllConstants || Idx == 0)) {
3246       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3247         // Handle MMX and SSE both.
3248         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3249         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3250
3251         // Truncate the value (which may itself be a constant) to i32, and
3252         // convert it to a vector with movd (S2V+shuffle to zero extend).
3253         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3254         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3255         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3256                                            Subtarget->hasSSE2(), DAG);
3257
3258         // Now we have our 32-bit value zero extended in the low element of
3259         // a vector.  If Idx != 0, swizzle it into place.
3260         if (Idx != 0) {
3261           SmallVector<int, 4> Mask;
3262           Mask.push_back(Idx);
3263           for (unsigned i = 1; i != VecElts; ++i)
3264             Mask.push_back(i);
3265           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3266                                       DAG.getUNDEF(Item.getValueType()),
3267                                       &Mask[0]);
3268         }
3269         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3270       }
3271     }
3272
3273     // If we have a constant or non-constant insertion into the low element of
3274     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3275     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3276     // depending on what the source datatype is.
3277     if (Idx == 0) {
3278       if (NumZero == 0) {
3279         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3280       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3281           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3282         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3283         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3284         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3285                                            DAG);
3286       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3287         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3288         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3289         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3290         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3291                                            Subtarget->hasSSE2(), DAG);
3292         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3293       }
3294     }
3295
3296     // Is it a vector logical left shift?
3297     if (NumElems == 2 && Idx == 1 &&
3298         X86::isZeroNode(Op.getOperand(0)) &&
3299         !X86::isZeroNode(Op.getOperand(1))) {
3300       unsigned NumBits = VT.getSizeInBits();
3301       return getVShift(true, VT,
3302                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3303                                    VT, Op.getOperand(1)),
3304                        NumBits/2, DAG, *this, dl);
3305     }
3306
3307     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3308       return SDValue();
3309
3310     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3311     // is a non-constant being inserted into an element other than the low one,
3312     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3313     // movd/movss) to move this into the low element, then shuffle it into
3314     // place.
3315     if (EVTBits == 32) {
3316       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3317
3318       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3319       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3320                                          Subtarget->hasSSE2(), DAG);
3321       SmallVector<int, 8> MaskVec;
3322       for (unsigned i = 0; i < NumElems; i++)
3323         MaskVec.push_back(i == Idx ? 0 : 1);
3324       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3325     }
3326   }
3327
3328   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3329   if (Values.size() == 1)
3330     return SDValue();
3331
3332   // A vector full of immediates; various special cases are already
3333   // handled, so this is best done with a single constant-pool load.
3334   if (IsAllConstants)
3335     return SDValue();
3336
3337   // Let legalizer expand 2-wide build_vectors.
3338   if (EVTBits == 64) {
3339     if (NumNonZero == 1) {
3340       // One half is zero or undef.
3341       unsigned Idx = CountTrailingZeros_32(NonZeros);
3342       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3343                                  Op.getOperand(Idx));
3344       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3345                                          Subtarget->hasSSE2(), DAG);
3346     }
3347     return SDValue();
3348   }
3349
3350   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3351   if (EVTBits == 8 && NumElems == 16) {
3352     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3353                                         *this);
3354     if (V.getNode()) return V;
3355   }
3356
3357   if (EVTBits == 16 && NumElems == 8) {
3358     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3359                                         *this);
3360     if (V.getNode()) return V;
3361   }
3362
3363   // If element VT is == 32 bits, turn it into a number of shuffles.
3364   SmallVector<SDValue, 8> V;
3365   V.resize(NumElems);
3366   if (NumElems == 4 && NumZero > 0) {
3367     for (unsigned i = 0; i < 4; ++i) {
3368       bool isZero = !(NonZeros & (1 << i));
3369       if (isZero)
3370         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3371       else
3372         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3373     }
3374
3375     for (unsigned i = 0; i < 2; ++i) {
3376       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3377         default: break;
3378         case 0:
3379           V[i] = V[i*2];  // Must be a zero vector.
3380           break;
3381         case 1:
3382           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3383           break;
3384         case 2:
3385           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3386           break;
3387         case 3:
3388           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3389           break;
3390       }
3391     }
3392
3393     SmallVector<int, 8> MaskVec;
3394     bool Reverse = (NonZeros & 0x3) == 2;
3395     for (unsigned i = 0; i < 2; ++i)
3396       MaskVec.push_back(Reverse ? 1-i : i);
3397     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3398     for (unsigned i = 0; i < 2; ++i)
3399       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3400     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3401   }
3402
3403   if (Values.size() > 2) {
3404     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3405     // values to be inserted is equal to the number of elements, in which case
3406     // use the unpack code below in the hopes of matching the consecutive elts
3407     // load merge pattern for shuffles.
3408     // FIXME: We could probably just check that here directly.
3409     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3410         getSubtarget()->hasSSE41()) {
3411       V[0] = DAG.getUNDEF(VT);
3412       for (unsigned i = 0; i < NumElems; ++i)
3413         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3414           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3415                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3416       return V[0];
3417     }
3418     // Expand into a number of unpckl*.
3419     // e.g. for v4f32
3420     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3421     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3422     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3423     for (unsigned i = 0; i < NumElems; ++i)
3424       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3425     NumElems >>= 1;
3426     while (NumElems != 0) {
3427       for (unsigned i = 0; i < NumElems; ++i)
3428         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3429       NumElems >>= 1;
3430     }
3431     return V[0];
3432   }
3433
3434   return SDValue();
3435 }
3436
3437 // v8i16 shuffles - Prefer shuffles in the following order:
3438 // 1. [all]   pshuflw, pshufhw, optional move
3439 // 2. [ssse3] 1 x pshufb
3440 // 3. [ssse3] 2 x pshufb + 1 x por
3441 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3442 static
3443 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3444                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3445   SDValue V1 = SVOp->getOperand(0);
3446   SDValue V2 = SVOp->getOperand(1);
3447   DebugLoc dl = SVOp->getDebugLoc();
3448   SmallVector<int, 8> MaskVals;
3449
3450   // Determine if more than 1 of the words in each of the low and high quadwords
3451   // of the result come from the same quadword of one of the two inputs.  Undef
3452   // mask values count as coming from any quadword, for better codegen.
3453   SmallVector<unsigned, 4> LoQuad(4);
3454   SmallVector<unsigned, 4> HiQuad(4);
3455   BitVector InputQuads(4);
3456   for (unsigned i = 0; i < 8; ++i) {
3457     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3458     int EltIdx = SVOp->getMaskElt(i);
3459     MaskVals.push_back(EltIdx);
3460     if (EltIdx < 0) {
3461       ++Quad[0];
3462       ++Quad[1];
3463       ++Quad[2];
3464       ++Quad[3];
3465       continue;
3466     }
3467     ++Quad[EltIdx / 4];
3468     InputQuads.set(EltIdx / 4);
3469   }
3470
3471   int BestLoQuad = -1;
3472   unsigned MaxQuad = 1;
3473   for (unsigned i = 0; i < 4; ++i) {
3474     if (LoQuad[i] > MaxQuad) {
3475       BestLoQuad = i;
3476       MaxQuad = LoQuad[i];
3477     }
3478   }
3479
3480   int BestHiQuad = -1;
3481   MaxQuad = 1;
3482   for (unsigned i = 0; i < 4; ++i) {
3483     if (HiQuad[i] > MaxQuad) {
3484       BestHiQuad = i;
3485       MaxQuad = HiQuad[i];
3486     }
3487   }
3488
3489   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3490   // of the two input vectors, shuffle them into one input vector so only a
3491   // single pshufb instruction is necessary. If There are more than 2 input
3492   // quads, disable the next transformation since it does not help SSSE3.
3493   bool V1Used = InputQuads[0] || InputQuads[1];
3494   bool V2Used = InputQuads[2] || InputQuads[3];
3495   if (TLI.getSubtarget()->hasSSSE3()) {
3496     if (InputQuads.count() == 2 && V1Used && V2Used) {
3497       BestLoQuad = InputQuads.find_first();
3498       BestHiQuad = InputQuads.find_next(BestLoQuad);
3499     }
3500     if (InputQuads.count() > 2) {
3501       BestLoQuad = -1;
3502       BestHiQuad = -1;
3503     }
3504   }
3505
3506   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3507   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3508   // words from all 4 input quadwords.
3509   SDValue NewV;
3510   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3511     SmallVector<int, 8> MaskV;
3512     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3513     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3514     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3515                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3516                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3517     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3518
3519     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3520     // source words for the shuffle, to aid later transformations.
3521     bool AllWordsInNewV = true;
3522     bool InOrder[2] = { true, true };
3523     for (unsigned i = 0; i != 8; ++i) {
3524       int idx = MaskVals[i];
3525       if (idx != (int)i)
3526         InOrder[i/4] = false;
3527       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3528         continue;
3529       AllWordsInNewV = false;
3530       break;
3531     }
3532
3533     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3534     if (AllWordsInNewV) {
3535       for (int i = 0; i != 8; ++i) {
3536         int idx = MaskVals[i];
3537         if (idx < 0)
3538           continue;
3539         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3540         if ((idx != i) && idx < 4)
3541           pshufhw = false;
3542         if ((idx != i) && idx > 3)
3543           pshuflw = false;
3544       }
3545       V1 = NewV;
3546       V2Used = false;
3547       BestLoQuad = 0;
3548       BestHiQuad = 1;
3549     }
3550
3551     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3552     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3553     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3554       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3555                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3556     }
3557   }
3558
3559   // If we have SSSE3, and all words of the result are from 1 input vector,
3560   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3561   // is present, fall back to case 4.
3562   if (TLI.getSubtarget()->hasSSSE3()) {
3563     SmallVector<SDValue,16> pshufbMask;
3564
3565     // If we have elements from both input vectors, set the high bit of the
3566     // shuffle mask element to zero out elements that come from V2 in the V1
3567     // mask, and elements that come from V1 in the V2 mask, so that the two
3568     // results can be OR'd together.
3569     bool TwoInputs = V1Used && V2Used;
3570     for (unsigned i = 0; i != 8; ++i) {
3571       int EltIdx = MaskVals[i] * 2;
3572       if (TwoInputs && (EltIdx >= 16)) {
3573         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3574         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3575         continue;
3576       }
3577       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3578       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3579     }
3580     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3581     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3582                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3583                                  MVT::v16i8, &pshufbMask[0], 16));
3584     if (!TwoInputs)
3585       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3586
3587     // Calculate the shuffle mask for the second input, shuffle it, and
3588     // OR it with the first shuffled input.
3589     pshufbMask.clear();
3590     for (unsigned i = 0; i != 8; ++i) {
3591       int EltIdx = MaskVals[i] * 2;
3592       if (EltIdx < 16) {
3593         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3594         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3595         continue;
3596       }
3597       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3598       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3599     }
3600     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3601     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3602                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3603                                  MVT::v16i8, &pshufbMask[0], 16));
3604     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3605     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3606   }
3607
3608   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3609   // and update MaskVals with new element order.
3610   BitVector InOrder(8);
3611   if (BestLoQuad >= 0) {
3612     SmallVector<int, 8> MaskV;
3613     for (int i = 0; i != 4; ++i) {
3614       int idx = MaskVals[i];
3615       if (idx < 0) {
3616         MaskV.push_back(-1);
3617         InOrder.set(i);
3618       } else if ((idx / 4) == BestLoQuad) {
3619         MaskV.push_back(idx & 3);
3620         InOrder.set(i);
3621       } else {
3622         MaskV.push_back(-1);
3623       }
3624     }
3625     for (unsigned i = 4; i != 8; ++i)
3626       MaskV.push_back(i);
3627     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3628                                 &MaskV[0]);
3629   }
3630
3631   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3632   // and update MaskVals with the new element order.
3633   if (BestHiQuad >= 0) {
3634     SmallVector<int, 8> MaskV;
3635     for (unsigned i = 0; i != 4; ++i)
3636       MaskV.push_back(i);
3637     for (unsigned i = 4; i != 8; ++i) {
3638       int idx = MaskVals[i];
3639       if (idx < 0) {
3640         MaskV.push_back(-1);
3641         InOrder.set(i);
3642       } else if ((idx / 4) == BestHiQuad) {
3643         MaskV.push_back((idx & 3) + 4);
3644         InOrder.set(i);
3645       } else {
3646         MaskV.push_back(-1);
3647       }
3648     }
3649     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3650                                 &MaskV[0]);
3651   }
3652
3653   // In case BestHi & BestLo were both -1, which means each quadword has a word
3654   // from each of the four input quadwords, calculate the InOrder bitvector now
3655   // before falling through to the insert/extract cleanup.
3656   if (BestLoQuad == -1 && BestHiQuad == -1) {
3657     NewV = V1;
3658     for (int i = 0; i != 8; ++i)
3659       if (MaskVals[i] < 0 || MaskVals[i] == i)
3660         InOrder.set(i);
3661   }
3662
3663   // The other elements are put in the right place using pextrw and pinsrw.
3664   for (unsigned i = 0; i != 8; ++i) {
3665     if (InOrder[i])
3666       continue;
3667     int EltIdx = MaskVals[i];
3668     if (EltIdx < 0)
3669       continue;
3670     SDValue ExtOp = (EltIdx < 8)
3671     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3672                   DAG.getIntPtrConstant(EltIdx))
3673     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3674                   DAG.getIntPtrConstant(EltIdx - 8));
3675     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3676                        DAG.getIntPtrConstant(i));
3677   }
3678   return NewV;
3679 }
3680
3681 // v16i8 shuffles - Prefer shuffles in the following order:
3682 // 1. [ssse3] 1 x pshufb
3683 // 2. [ssse3] 2 x pshufb + 1 x por
3684 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3685 static
3686 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3687                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3688   SDValue V1 = SVOp->getOperand(0);
3689   SDValue V2 = SVOp->getOperand(1);
3690   DebugLoc dl = SVOp->getDebugLoc();
3691   SmallVector<int, 16> MaskVals;
3692   SVOp->getMask(MaskVals);
3693
3694   // If we have SSSE3, case 1 is generated when all result bytes come from
3695   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3696   // present, fall back to case 3.
3697   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3698   bool V1Only = true;
3699   bool V2Only = true;
3700   for (unsigned i = 0; i < 16; ++i) {
3701     int EltIdx = MaskVals[i];
3702     if (EltIdx < 0)
3703       continue;
3704     if (EltIdx < 16)
3705       V2Only = false;
3706     else
3707       V1Only = false;
3708   }
3709
3710   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3711   if (TLI.getSubtarget()->hasSSSE3()) {
3712     SmallVector<SDValue,16> pshufbMask;
3713
3714     // If all result elements are from one input vector, then only translate
3715     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3716     //
3717     // Otherwise, we have elements from both input vectors, and must zero out
3718     // elements that come from V2 in the first mask, and V1 in the second mask
3719     // so that we can OR them together.
3720     bool TwoInputs = !(V1Only || V2Only);
3721     for (unsigned i = 0; i != 16; ++i) {
3722       int EltIdx = MaskVals[i];
3723       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3724         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3725         continue;
3726       }
3727       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3728     }
3729     // If all the elements are from V2, assign it to V1 and return after
3730     // building the first pshufb.
3731     if (V2Only)
3732       V1 = V2;
3733     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3734                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3735                                  MVT::v16i8, &pshufbMask[0], 16));
3736     if (!TwoInputs)
3737       return V1;
3738
3739     // Calculate the shuffle mask for the second input, shuffle it, and
3740     // OR it with the first shuffled input.
3741     pshufbMask.clear();
3742     for (unsigned i = 0; i != 16; ++i) {
3743       int EltIdx = MaskVals[i];
3744       if (EltIdx < 16) {
3745         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3746         continue;
3747       }
3748       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3749     }
3750     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3751                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3752                                  MVT::v16i8, &pshufbMask[0], 16));
3753     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3754   }
3755
3756   // No SSSE3 - Calculate in place words and then fix all out of place words
3757   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3758   // the 16 different words that comprise the two doublequadword input vectors.
3759   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3760   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3761   SDValue NewV = V2Only ? V2 : V1;
3762   for (int i = 0; i != 8; ++i) {
3763     int Elt0 = MaskVals[i*2];
3764     int Elt1 = MaskVals[i*2+1];
3765
3766     // This word of the result is all undef, skip it.
3767     if (Elt0 < 0 && Elt1 < 0)
3768       continue;
3769
3770     // This word of the result is already in the correct place, skip it.
3771     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3772       continue;
3773     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3774       continue;
3775
3776     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3777     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3778     SDValue InsElt;
3779
3780     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3781     // using a single extract together, load it and store it.
3782     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3783       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3784                            DAG.getIntPtrConstant(Elt1 / 2));
3785       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3786                         DAG.getIntPtrConstant(i));
3787       continue;
3788     }
3789
3790     // If Elt1 is defined, extract it from the appropriate source.  If the
3791     // source byte is not also odd, shift the extracted word left 8 bits
3792     // otherwise clear the bottom 8 bits if we need to do an or.
3793     if (Elt1 >= 0) {
3794       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3795                            DAG.getIntPtrConstant(Elt1 / 2));
3796       if ((Elt1 & 1) == 0)
3797         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3798                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3799       else if (Elt0 >= 0)
3800         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3801                              DAG.getConstant(0xFF00, MVT::i16));
3802     }
3803     // If Elt0 is defined, extract it from the appropriate source.  If the
3804     // source byte is not also even, shift the extracted word right 8 bits. If
3805     // Elt1 was also defined, OR the extracted values together before
3806     // inserting them in the result.
3807     if (Elt0 >= 0) {
3808       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3809                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3810       if ((Elt0 & 1) != 0)
3811         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3812                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3813       else if (Elt1 >= 0)
3814         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3815                              DAG.getConstant(0x00FF, MVT::i16));
3816       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3817                          : InsElt0;
3818     }
3819     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3820                        DAG.getIntPtrConstant(i));
3821   }
3822   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3823 }
3824
3825 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3826 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3827 /// done when every pair / quad of shuffle mask elements point to elements in
3828 /// the right sequence. e.g.
3829 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3830 static
3831 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3832                                  SelectionDAG &DAG,
3833                                  TargetLowering &TLI, DebugLoc dl) {
3834   EVT VT = SVOp->getValueType(0);
3835   SDValue V1 = SVOp->getOperand(0);
3836   SDValue V2 = SVOp->getOperand(1);
3837   unsigned NumElems = VT.getVectorNumElements();
3838   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3839   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3840   EVT MaskEltVT = MaskVT.getVectorElementType();
3841   EVT NewVT = MaskVT;
3842   switch (VT.getSimpleVT().SimpleTy) {
3843   default: assert(false && "Unexpected!");
3844   case MVT::v4f32: NewVT = MVT::v2f64; break;
3845   case MVT::v4i32: NewVT = MVT::v2i64; break;
3846   case MVT::v8i16: NewVT = MVT::v4i32; break;
3847   case MVT::v16i8: NewVT = MVT::v4i32; break;
3848   }
3849
3850   if (NewWidth == 2) {
3851     if (VT.isInteger())
3852       NewVT = MVT::v2i64;
3853     else
3854       NewVT = MVT::v2f64;
3855   }
3856   int Scale = NumElems / NewWidth;
3857   SmallVector<int, 8> MaskVec;
3858   for (unsigned i = 0; i < NumElems; i += Scale) {
3859     int StartIdx = -1;
3860     for (int j = 0; j < Scale; ++j) {
3861       int EltIdx = SVOp->getMaskElt(i+j);
3862       if (EltIdx < 0)
3863         continue;
3864       if (StartIdx == -1)
3865         StartIdx = EltIdx - (EltIdx % Scale);
3866       if (EltIdx != StartIdx + j)
3867         return SDValue();
3868     }
3869     if (StartIdx == -1)
3870       MaskVec.push_back(-1);
3871     else
3872       MaskVec.push_back(StartIdx / Scale);
3873   }
3874
3875   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3876   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3877   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3878 }
3879
3880 /// getVZextMovL - Return a zero-extending vector move low node.
3881 ///
3882 static SDValue getVZextMovL(EVT VT, EVT OpVT,
3883                             SDValue SrcOp, SelectionDAG &DAG,
3884                             const X86Subtarget *Subtarget, DebugLoc dl) {
3885   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3886     LoadSDNode *LD = NULL;
3887     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3888       LD = dyn_cast<LoadSDNode>(SrcOp);
3889     if (!LD) {
3890       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3891       // instead.
3892       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3893       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
3894           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3895           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3896           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
3897         // PR2108
3898         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3899         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3900                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3901                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3902                                                    OpVT,
3903                                                    SrcOp.getOperand(0)
3904                                                           .getOperand(0))));
3905       }
3906     }
3907   }
3908
3909   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3910                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3911                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3912                                              OpVT, SrcOp)));
3913 }
3914
3915 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3916 /// shuffles.
3917 static SDValue
3918 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3919   SDValue V1 = SVOp->getOperand(0);
3920   SDValue V2 = SVOp->getOperand(1);
3921   DebugLoc dl = SVOp->getDebugLoc();
3922   EVT VT = SVOp->getValueType(0);
3923
3924   SmallVector<std::pair<int, int>, 8> Locs;
3925   Locs.resize(4);
3926   SmallVector<int, 8> Mask1(4U, -1);
3927   SmallVector<int, 8> PermMask;
3928   SVOp->getMask(PermMask);
3929
3930   unsigned NumHi = 0;
3931   unsigned NumLo = 0;
3932   for (unsigned i = 0; i != 4; ++i) {
3933     int Idx = PermMask[i];
3934     if (Idx < 0) {
3935       Locs[i] = std::make_pair(-1, -1);
3936     } else {
3937       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3938       if (Idx < 4) {
3939         Locs[i] = std::make_pair(0, NumLo);
3940         Mask1[NumLo] = Idx;
3941         NumLo++;
3942       } else {
3943         Locs[i] = std::make_pair(1, NumHi);
3944         if (2+NumHi < 4)
3945           Mask1[2+NumHi] = Idx;
3946         NumHi++;
3947       }
3948     }
3949   }
3950
3951   if (NumLo <= 2 && NumHi <= 2) {
3952     // If no more than two elements come from either vector. This can be
3953     // implemented with two shuffles. First shuffle gather the elements.
3954     // The second shuffle, which takes the first shuffle as both of its
3955     // vector operands, put the elements into the right order.
3956     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3957
3958     SmallVector<int, 8> Mask2(4U, -1);
3959
3960     for (unsigned i = 0; i != 4; ++i) {
3961       if (Locs[i].first == -1)
3962         continue;
3963       else {
3964         unsigned Idx = (i < 2) ? 0 : 4;
3965         Idx += Locs[i].first * 2 + Locs[i].second;
3966         Mask2[i] = Idx;
3967       }
3968     }
3969
3970     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3971   } else if (NumLo == 3 || NumHi == 3) {
3972     // Otherwise, we must have three elements from one vector, call it X, and
3973     // one element from the other, call it Y.  First, use a shufps to build an
3974     // intermediate vector with the one element from Y and the element from X
3975     // that will be in the same half in the final destination (the indexes don't
3976     // matter). Then, use a shufps to build the final vector, taking the half
3977     // containing the element from Y from the intermediate, and the other half
3978     // from X.
3979     if (NumHi == 3) {
3980       // Normalize it so the 3 elements come from V1.
3981       CommuteVectorShuffleMask(PermMask, VT);
3982       std::swap(V1, V2);
3983     }
3984
3985     // Find the element from V2.
3986     unsigned HiIndex;
3987     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3988       int Val = PermMask[HiIndex];
3989       if (Val < 0)
3990         continue;
3991       if (Val >= 4)
3992         break;
3993     }
3994
3995     Mask1[0] = PermMask[HiIndex];
3996     Mask1[1] = -1;
3997     Mask1[2] = PermMask[HiIndex^1];
3998     Mask1[3] = -1;
3999     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4000
4001     if (HiIndex >= 2) {
4002       Mask1[0] = PermMask[0];
4003       Mask1[1] = PermMask[1];
4004       Mask1[2] = HiIndex & 1 ? 6 : 4;
4005       Mask1[3] = HiIndex & 1 ? 4 : 6;
4006       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4007     } else {
4008       Mask1[0] = HiIndex & 1 ? 2 : 0;
4009       Mask1[1] = HiIndex & 1 ? 0 : 2;
4010       Mask1[2] = PermMask[2];
4011       Mask1[3] = PermMask[3];
4012       if (Mask1[2] >= 0)
4013         Mask1[2] += 4;
4014       if (Mask1[3] >= 0)
4015         Mask1[3] += 4;
4016       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4017     }
4018   }
4019
4020   // Break it into (shuffle shuffle_hi, shuffle_lo).
4021   Locs.clear();
4022   SmallVector<int,8> LoMask(4U, -1);
4023   SmallVector<int,8> HiMask(4U, -1);
4024
4025   SmallVector<int,8> *MaskPtr = &LoMask;
4026   unsigned MaskIdx = 0;
4027   unsigned LoIdx = 0;
4028   unsigned HiIdx = 2;
4029   for (unsigned i = 0; i != 4; ++i) {
4030     if (i == 2) {
4031       MaskPtr = &HiMask;
4032       MaskIdx = 1;
4033       LoIdx = 0;
4034       HiIdx = 2;
4035     }
4036     int Idx = PermMask[i];
4037     if (Idx < 0) {
4038       Locs[i] = std::make_pair(-1, -1);
4039     } else if (Idx < 4) {
4040       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4041       (*MaskPtr)[LoIdx] = Idx;
4042       LoIdx++;
4043     } else {
4044       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4045       (*MaskPtr)[HiIdx] = Idx;
4046       HiIdx++;
4047     }
4048   }
4049
4050   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4051   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4052   SmallVector<int, 8> MaskOps;
4053   for (unsigned i = 0; i != 4; ++i) {
4054     if (Locs[i].first == -1) {
4055       MaskOps.push_back(-1);
4056     } else {
4057       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4058       MaskOps.push_back(Idx);
4059     }
4060   }
4061   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4062 }
4063
4064 SDValue
4065 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4066   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4067   SDValue V1 = Op.getOperand(0);
4068   SDValue V2 = Op.getOperand(1);
4069   EVT VT = Op.getValueType();
4070   DebugLoc dl = Op.getDebugLoc();
4071   unsigned NumElems = VT.getVectorNumElements();
4072   bool isMMX = VT.getSizeInBits() == 64;
4073   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4074   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4075   bool V1IsSplat = false;
4076   bool V2IsSplat = false;
4077
4078   if (isZeroShuffle(SVOp))
4079     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4080
4081   // Promote splats to v4f32.
4082   if (SVOp->isSplat()) {
4083     if (isMMX || NumElems < 4)
4084       return Op;
4085     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4086   }
4087
4088   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4089   // do it!
4090   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4091     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4092     if (NewOp.getNode())
4093       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4094                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4095   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4096     // FIXME: Figure out a cleaner way to do this.
4097     // Try to make use of movq to zero out the top part.
4098     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4099       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4100       if (NewOp.getNode()) {
4101         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4102           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4103                               DAG, Subtarget, dl);
4104       }
4105     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4106       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4107       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4108         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4109                             DAG, Subtarget, dl);
4110     }
4111   }
4112
4113   if (X86::isPSHUFDMask(SVOp))
4114     return Op;
4115
4116   // Check if this can be converted into a logical shift.
4117   bool isLeft = false;
4118   unsigned ShAmt = 0;
4119   SDValue ShVal;
4120   bool isShift = getSubtarget()->hasSSE2() &&
4121   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4122   if (isShift && ShVal.hasOneUse()) {
4123     // If the shifted value has multiple uses, it may be cheaper to use
4124     // v_set0 + movlhps or movhlps, etc.
4125     EVT EVT = VT.getVectorElementType();
4126     ShAmt *= EVT.getSizeInBits();
4127     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4128   }
4129
4130   if (X86::isMOVLMask(SVOp)) {
4131     if (V1IsUndef)
4132       return V2;
4133     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4134       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4135     if (!isMMX)
4136       return Op;
4137   }
4138
4139   // FIXME: fold these into legal mask.
4140   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4141                  X86::isMOVSLDUPMask(SVOp) ||
4142                  X86::isMOVHLPSMask(SVOp) ||
4143                  X86::isMOVHPMask(SVOp) ||
4144                  X86::isMOVLPMask(SVOp)))
4145     return Op;
4146
4147   if (ShouldXformToMOVHLPS(SVOp) ||
4148       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4149     return CommuteVectorShuffle(SVOp, DAG);
4150
4151   if (isShift) {
4152     // No better options. Use a vshl / vsrl.
4153     EVT EVT = VT.getVectorElementType();
4154     ShAmt *= EVT.getSizeInBits();
4155     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4156   }
4157
4158   bool Commuted = false;
4159   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4160   // 1,1,1,1 -> v8i16 though.
4161   V1IsSplat = isSplatVector(V1.getNode());
4162   V2IsSplat = isSplatVector(V2.getNode());
4163
4164   // Canonicalize the splat or undef, if present, to be on the RHS.
4165   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4166     Op = CommuteVectorShuffle(SVOp, DAG);
4167     SVOp = cast<ShuffleVectorSDNode>(Op);
4168     V1 = SVOp->getOperand(0);
4169     V2 = SVOp->getOperand(1);
4170     std::swap(V1IsSplat, V2IsSplat);
4171     std::swap(V1IsUndef, V2IsUndef);
4172     Commuted = true;
4173   }
4174
4175   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4176     // Shuffling low element of v1 into undef, just return v1.
4177     if (V2IsUndef)
4178       return V1;
4179     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4180     // the instruction selector will not match, so get a canonical MOVL with
4181     // swapped operands to undo the commute.
4182     return getMOVL(DAG, dl, VT, V2, V1);
4183   }
4184
4185   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4186       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4187       X86::isUNPCKLMask(SVOp) ||
4188       X86::isUNPCKHMask(SVOp))
4189     return Op;
4190
4191   if (V2IsSplat) {
4192     // Normalize mask so all entries that point to V2 points to its first
4193     // element then try to match unpck{h|l} again. If match, return a
4194     // new vector_shuffle with the corrected mask.
4195     SDValue NewMask = NormalizeMask(SVOp, DAG);
4196     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4197     if (NSVOp != SVOp) {
4198       if (X86::isUNPCKLMask(NSVOp, true)) {
4199         return NewMask;
4200       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4201         return NewMask;
4202       }
4203     }
4204   }
4205
4206   if (Commuted) {
4207     // Commute is back and try unpck* again.
4208     // FIXME: this seems wrong.
4209     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4210     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4211     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4212         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4213         X86::isUNPCKLMask(NewSVOp) ||
4214         X86::isUNPCKHMask(NewSVOp))
4215       return NewOp;
4216   }
4217
4218   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4219
4220   // Normalize the node to match x86 shuffle ops if needed
4221   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4222     return CommuteVectorShuffle(SVOp, DAG);
4223
4224   // Check for legal shuffle and return?
4225   SmallVector<int, 16> PermMask;
4226   SVOp->getMask(PermMask);
4227   if (isShuffleMaskLegal(PermMask, VT))
4228     return Op;
4229
4230   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4231   if (VT == MVT::v8i16) {
4232     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4233     if (NewOp.getNode())
4234       return NewOp;
4235   }
4236
4237   if (VT == MVT::v16i8) {
4238     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4239     if (NewOp.getNode())
4240       return NewOp;
4241   }
4242
4243   // Handle all 4 wide cases with a number of shuffles except for MMX.
4244   if (NumElems == 4 && !isMMX)
4245     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4246
4247   return SDValue();
4248 }
4249
4250 SDValue
4251 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4252                                                 SelectionDAG &DAG) {
4253   EVT VT = Op.getValueType();
4254   DebugLoc dl = Op.getDebugLoc();
4255   if (VT.getSizeInBits() == 8) {
4256     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4257                                     Op.getOperand(0), Op.getOperand(1));
4258     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4259                                     DAG.getValueType(VT));
4260     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4261   } else if (VT.getSizeInBits() == 16) {
4262     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4263     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4264     if (Idx == 0)
4265       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4266                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4267                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4268                                                  MVT::v4i32,
4269                                                  Op.getOperand(0)),
4270                                      Op.getOperand(1)));
4271     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4272                                     Op.getOperand(0), Op.getOperand(1));
4273     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4274                                     DAG.getValueType(VT));
4275     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4276   } else if (VT == MVT::f32) {
4277     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4278     // the result back to FR32 register. It's only worth matching if the
4279     // result has a single use which is a store or a bitcast to i32.  And in
4280     // the case of a store, it's not worth it if the index is a constant 0,
4281     // because a MOVSSmr can be used instead, which is smaller and faster.
4282     if (!Op.hasOneUse())
4283       return SDValue();
4284     SDNode *User = *Op.getNode()->use_begin();
4285     if ((User->getOpcode() != ISD::STORE ||
4286          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4287           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4288         (User->getOpcode() != ISD::BIT_CONVERT ||
4289          User->getValueType(0) != MVT::i32))
4290       return SDValue();
4291     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4292                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4293                                               Op.getOperand(0)),
4294                                               Op.getOperand(1));
4295     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4296   } else if (VT == MVT::i32) {
4297     // ExtractPS works with constant index.
4298     if (isa<ConstantSDNode>(Op.getOperand(1)))
4299       return Op;
4300   }
4301   return SDValue();
4302 }
4303
4304
4305 SDValue
4306 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4307   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4308     return SDValue();
4309
4310   if (Subtarget->hasSSE41()) {
4311     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4312     if (Res.getNode())
4313       return Res;
4314   }
4315
4316   EVT VT = Op.getValueType();
4317   DebugLoc dl = Op.getDebugLoc();
4318   // TODO: handle v16i8.
4319   if (VT.getSizeInBits() == 16) {
4320     SDValue Vec = Op.getOperand(0);
4321     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4322     if (Idx == 0)
4323       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4324                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4325                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4326                                                  MVT::v4i32, Vec),
4327                                      Op.getOperand(1)));
4328     // Transform it so it match pextrw which produces a 32-bit result.
4329     EVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4330     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4331                                     Op.getOperand(0), Op.getOperand(1));
4332     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4333                                     DAG.getValueType(VT));
4334     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4335   } else if (VT.getSizeInBits() == 32) {
4336     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4337     if (Idx == 0)
4338       return Op;
4339
4340     // SHUFPS the element to the lowest double word, then movss.
4341     int Mask[4] = { Idx, -1, -1, -1 };
4342     EVT VVT = Op.getOperand(0).getValueType();
4343     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4344                                        DAG.getUNDEF(VVT), Mask);
4345     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4346                        DAG.getIntPtrConstant(0));
4347   } else if (VT.getSizeInBits() == 64) {
4348     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4349     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4350     //        to match extract_elt for f64.
4351     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4352     if (Idx == 0)
4353       return Op;
4354
4355     // UNPCKHPD the element to the lowest double word, then movsd.
4356     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4357     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4358     int Mask[2] = { 1, -1 };
4359     EVT VVT = Op.getOperand(0).getValueType();
4360     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4361                                        DAG.getUNDEF(VVT), Mask);
4362     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4363                        DAG.getIntPtrConstant(0));
4364   }
4365
4366   return SDValue();
4367 }
4368
4369 SDValue
4370 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4371   EVT VT = Op.getValueType();
4372   EVT EVT = VT.getVectorElementType();
4373   DebugLoc dl = Op.getDebugLoc();
4374
4375   SDValue N0 = Op.getOperand(0);
4376   SDValue N1 = Op.getOperand(1);
4377   SDValue N2 = Op.getOperand(2);
4378
4379   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4380       isa<ConstantSDNode>(N2)) {
4381     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4382                                               : X86ISD::PINSRW;
4383     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4384     // argument.
4385     if (N1.getValueType() != MVT::i32)
4386       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4387     if (N2.getValueType() != MVT::i32)
4388       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4389     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4390   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4391     // Bits [7:6] of the constant are the source select.  This will always be
4392     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4393     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4394     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4395     // Bits [5:4] of the constant are the destination select.  This is the
4396     //  value of the incoming immediate.
4397     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4398     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4399     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4400     // Create this as a scalar to vector..
4401     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4402     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4403   } else if (EVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4404     // PINSR* works with constant index.
4405     return Op;
4406   }
4407   return SDValue();
4408 }
4409
4410 SDValue
4411 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4412   EVT VT = Op.getValueType();
4413   EVT EVT = VT.getVectorElementType();
4414
4415   if (Subtarget->hasSSE41())
4416     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4417
4418   if (EVT == MVT::i8)
4419     return SDValue();
4420
4421   DebugLoc dl = Op.getDebugLoc();
4422   SDValue N0 = Op.getOperand(0);
4423   SDValue N1 = Op.getOperand(1);
4424   SDValue N2 = Op.getOperand(2);
4425
4426   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4427     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4428     // as its second argument.
4429     if (N1.getValueType() != MVT::i32)
4430       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4431     if (N2.getValueType() != MVT::i32)
4432       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4433     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4434   }
4435   return SDValue();
4436 }
4437
4438 SDValue
4439 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4440   DebugLoc dl = Op.getDebugLoc();
4441   if (Op.getValueType() == MVT::v2f32)
4442     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4443                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4444                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4445                                                Op.getOperand(0))));
4446
4447   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4448     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4449
4450   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4451   EVT VT = MVT::v2i32;
4452   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4453   default: break;
4454   case MVT::v16i8:
4455   case MVT::v8i16:
4456     VT = MVT::v4i32;
4457     break;
4458   }
4459   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4460                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4461 }
4462
4463 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4464 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4465 // one of the above mentioned nodes. It has to be wrapped because otherwise
4466 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4467 // be used to form addressing mode. These wrapped nodes will be selected
4468 // into MOV32ri.
4469 SDValue
4470 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4471   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4472
4473   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4474   // global base reg.
4475   unsigned char OpFlag = 0;
4476   unsigned WrapperKind = X86ISD::Wrapper;
4477   CodeModel::Model M = getTargetMachine().getCodeModel();
4478
4479   if (Subtarget->isPICStyleRIPRel() &&
4480       (M == CodeModel::Small || M == CodeModel::Kernel))
4481     WrapperKind = X86ISD::WrapperRIP;
4482   else if (Subtarget->isPICStyleGOT())
4483     OpFlag = X86II::MO_GOTOFF;
4484   else if (Subtarget->isPICStyleStubPIC())
4485     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4486
4487   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4488                                              CP->getAlignment(),
4489                                              CP->getOffset(), OpFlag);
4490   DebugLoc DL = CP->getDebugLoc();
4491   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4492   // With PIC, the address is actually $g + Offset.
4493   if (OpFlag) {
4494     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4495                          DAG.getNode(X86ISD::GlobalBaseReg,
4496                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4497                          Result);
4498   }
4499
4500   return Result;
4501 }
4502
4503 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4504   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4505
4506   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4507   // global base reg.
4508   unsigned char OpFlag = 0;
4509   unsigned WrapperKind = X86ISD::Wrapper;
4510   CodeModel::Model M = getTargetMachine().getCodeModel();
4511
4512   if (Subtarget->isPICStyleRIPRel() &&
4513       (M == CodeModel::Small || M == CodeModel::Kernel))
4514     WrapperKind = X86ISD::WrapperRIP;
4515   else if (Subtarget->isPICStyleGOT())
4516     OpFlag = X86II::MO_GOTOFF;
4517   else if (Subtarget->isPICStyleStubPIC())
4518     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4519
4520   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4521                                           OpFlag);
4522   DebugLoc DL = JT->getDebugLoc();
4523   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4524
4525   // With PIC, the address is actually $g + Offset.
4526   if (OpFlag) {
4527     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4528                          DAG.getNode(X86ISD::GlobalBaseReg,
4529                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4530                          Result);
4531   }
4532
4533   return Result;
4534 }
4535
4536 SDValue
4537 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4538   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4539
4540   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4541   // global base reg.
4542   unsigned char OpFlag = 0;
4543   unsigned WrapperKind = X86ISD::Wrapper;
4544   CodeModel::Model M = getTargetMachine().getCodeModel();
4545
4546   if (Subtarget->isPICStyleRIPRel() &&
4547       (M == CodeModel::Small || M == CodeModel::Kernel))
4548     WrapperKind = X86ISD::WrapperRIP;
4549   else if (Subtarget->isPICStyleGOT())
4550     OpFlag = X86II::MO_GOTOFF;
4551   else if (Subtarget->isPICStyleStubPIC())
4552     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4553
4554   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4555
4556   DebugLoc DL = Op.getDebugLoc();
4557   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4558
4559
4560   // With PIC, the address is actually $g + Offset.
4561   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4562       !Subtarget->is64Bit()) {
4563     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4564                          DAG.getNode(X86ISD::GlobalBaseReg,
4565                                      DebugLoc::getUnknownLoc(),
4566                                      getPointerTy()),
4567                          Result);
4568   }
4569
4570   return Result;
4571 }
4572
4573 SDValue
4574 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4575                                       int64_t Offset,
4576                                       SelectionDAG &DAG) const {
4577   // Create the TargetGlobalAddress node, folding in the constant
4578   // offset if it is legal.
4579   unsigned char OpFlags =
4580     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4581   CodeModel::Model M = getTargetMachine().getCodeModel();
4582   SDValue Result;
4583   if (OpFlags == X86II::MO_NO_FLAG &&
4584       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4585     // A direct static reference to a global.
4586     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4587     Offset = 0;
4588   } else {
4589     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4590   }
4591
4592   if (Subtarget->isPICStyleRIPRel() &&
4593       (M == CodeModel::Small || M == CodeModel::Kernel))
4594     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4595   else
4596     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4597
4598   // With PIC, the address is actually $g + Offset.
4599   if (isGlobalRelativeToPICBase(OpFlags)) {
4600     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4601                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4602                          Result);
4603   }
4604
4605   // For globals that require a load from a stub to get the address, emit the
4606   // load.
4607   if (isGlobalStubReference(OpFlags))
4608     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4609                          PseudoSourceValue::getGOT(), 0);
4610
4611   // If there was a non-zero offset that we didn't fold, create an explicit
4612   // addition for it.
4613   if (Offset != 0)
4614     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4615                          DAG.getConstant(Offset, getPointerTy()));
4616
4617   return Result;
4618 }
4619
4620 SDValue
4621 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4622   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4623   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4624   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4625 }
4626
4627 static SDValue
4628 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4629            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4630            unsigned char OperandFlags) {
4631   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4632   DebugLoc dl = GA->getDebugLoc();
4633   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4634                                            GA->getValueType(0),
4635                                            GA->getOffset(),
4636                                            OperandFlags);
4637   if (InFlag) {
4638     SDValue Ops[] = { Chain,  TGA, *InFlag };
4639     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4640   } else {
4641     SDValue Ops[]  = { Chain, TGA };
4642     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4643   }
4644   SDValue Flag = Chain.getValue(1);
4645   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4646 }
4647
4648 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4649 static SDValue
4650 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4651                                 const EVT PtrVT) {
4652   SDValue InFlag;
4653   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4654   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4655                                      DAG.getNode(X86ISD::GlobalBaseReg,
4656                                                  DebugLoc::getUnknownLoc(),
4657                                                  PtrVT), InFlag);
4658   InFlag = Chain.getValue(1);
4659
4660   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4661 }
4662
4663 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4664 static SDValue
4665 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4666                                 const EVT PtrVT) {
4667   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4668                     X86::RAX, X86II::MO_TLSGD);
4669 }
4670
4671 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4672 // "local exec" model.
4673 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4674                                    const EVT PtrVT, TLSModel::Model model,
4675                                    bool is64Bit) {
4676   DebugLoc dl = GA->getDebugLoc();
4677   // Get the Thread Pointer
4678   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4679                              DebugLoc::getUnknownLoc(), PtrVT,
4680                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4681                                              MVT::i32));
4682
4683   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4684                                       NULL, 0);
4685
4686   unsigned char OperandFlags = 0;
4687   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4688   // initialexec.
4689   unsigned WrapperKind = X86ISD::Wrapper;
4690   if (model == TLSModel::LocalExec) {
4691     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4692   } else if (is64Bit) {
4693     assert(model == TLSModel::InitialExec);
4694     OperandFlags = X86II::MO_GOTTPOFF;
4695     WrapperKind = X86ISD::WrapperRIP;
4696   } else {
4697     assert(model == TLSModel::InitialExec);
4698     OperandFlags = X86II::MO_INDNTPOFF;
4699   }
4700
4701   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4702   // exec)
4703   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4704                                            GA->getOffset(), OperandFlags);
4705   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4706
4707   if (model == TLSModel::InitialExec)
4708     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4709                          PseudoSourceValue::getGOT(), 0);
4710
4711   // The address of the thread local variable is the add of the thread
4712   // pointer with the offset of the variable.
4713   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4714 }
4715
4716 SDValue
4717 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4718   // TODO: implement the "local dynamic" model
4719   // TODO: implement the "initial exec"model for pic executables
4720   assert(Subtarget->isTargetELF() &&
4721          "TLS not implemented for non-ELF targets");
4722   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4723   const GlobalValue *GV = GA->getGlobal();
4724
4725   // If GV is an alias then use the aliasee for determining
4726   // thread-localness.
4727   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4728     GV = GA->resolveAliasedGlobal(false);
4729
4730   TLSModel::Model model = getTLSModel(GV,
4731                                       getTargetMachine().getRelocationModel());
4732
4733   switch (model) {
4734   case TLSModel::GeneralDynamic:
4735   case TLSModel::LocalDynamic: // not implemented
4736     if (Subtarget->is64Bit())
4737       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4738     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4739
4740   case TLSModel::InitialExec:
4741   case TLSModel::LocalExec:
4742     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4743                                Subtarget->is64Bit());
4744   }
4745
4746   llvm_unreachable("Unreachable");
4747   return SDValue();
4748 }
4749
4750
4751 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4752 /// take a 2 x i32 value to shift plus a shift amount.
4753 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4754   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4755   EVT VT = Op.getValueType();
4756   unsigned VTBits = VT.getSizeInBits();
4757   DebugLoc dl = Op.getDebugLoc();
4758   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4759   SDValue ShOpLo = Op.getOperand(0);
4760   SDValue ShOpHi = Op.getOperand(1);
4761   SDValue ShAmt  = Op.getOperand(2);
4762   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4763                                      DAG.getConstant(VTBits - 1, MVT::i8))
4764                        : DAG.getConstant(0, VT);
4765
4766   SDValue Tmp2, Tmp3;
4767   if (Op.getOpcode() == ISD::SHL_PARTS) {
4768     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4769     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4770   } else {
4771     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4772     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4773   }
4774
4775   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4776                                 DAG.getConstant(VTBits, MVT::i8));
4777   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4778                              AndNode, DAG.getConstant(0, MVT::i8));
4779
4780   SDValue Hi, Lo;
4781   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4782   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4783   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4784
4785   if (Op.getOpcode() == ISD::SHL_PARTS) {
4786     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4787     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4788   } else {
4789     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4790     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4791   }
4792
4793   SDValue Ops[2] = { Lo, Hi };
4794   return DAG.getMergeValues(Ops, 2, dl);
4795 }
4796
4797 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4798   EVT SrcVT = Op.getOperand(0).getValueType();
4799
4800   if (SrcVT.isVector()) {
4801     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4802       return Op;
4803     }
4804     return SDValue();
4805   }
4806
4807   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4808          "Unknown SINT_TO_FP to lower!");
4809
4810   // These are really Legal; return the operand so the caller accepts it as
4811   // Legal.
4812   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4813     return Op;
4814   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4815       Subtarget->is64Bit()) {
4816     return Op;
4817   }
4818
4819   DebugLoc dl = Op.getDebugLoc();
4820   unsigned Size = SrcVT.getSizeInBits()/8;
4821   MachineFunction &MF = DAG.getMachineFunction();
4822   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4823   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4824   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4825                                StackSlot,
4826                                PseudoSourceValue::getFixedStack(SSFI), 0);
4827   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4828 }
4829
4830 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
4831                                      SDValue StackSlot,
4832                                      SelectionDAG &DAG) {
4833   // Build the FILD
4834   DebugLoc dl = Op.getDebugLoc();
4835   SDVTList Tys;
4836   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4837   if (useSSE)
4838     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4839   else
4840     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4841   SmallVector<SDValue, 8> Ops;
4842   Ops.push_back(Chain);
4843   Ops.push_back(StackSlot);
4844   Ops.push_back(DAG.getValueType(SrcVT));
4845   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4846                                  Tys, &Ops[0], Ops.size());
4847
4848   if (useSSE) {
4849     Chain = Result.getValue(1);
4850     SDValue InFlag = Result.getValue(2);
4851
4852     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4853     // shouldn't be necessary except that RFP cannot be live across
4854     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4855     MachineFunction &MF = DAG.getMachineFunction();
4856     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4857     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4858     Tys = DAG.getVTList(MVT::Other);
4859     SmallVector<SDValue, 8> Ops;
4860     Ops.push_back(Chain);
4861     Ops.push_back(Result);
4862     Ops.push_back(StackSlot);
4863     Ops.push_back(DAG.getValueType(Op.getValueType()));
4864     Ops.push_back(InFlag);
4865     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4866     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4867                          PseudoSourceValue::getFixedStack(SSFI), 0);
4868   }
4869
4870   return Result;
4871 }
4872
4873 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4874 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4875   // This algorithm is not obvious. Here it is in C code, more or less:
4876   /*
4877     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4878       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4879       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4880
4881       // Copy ints to xmm registers.
4882       __m128i xh = _mm_cvtsi32_si128( hi );
4883       __m128i xl = _mm_cvtsi32_si128( lo );
4884
4885       // Combine into low half of a single xmm register.
4886       __m128i x = _mm_unpacklo_epi32( xh, xl );
4887       __m128d d;
4888       double sd;
4889
4890       // Merge in appropriate exponents to give the integer bits the right
4891       // magnitude.
4892       x = _mm_unpacklo_epi32( x, exp );
4893
4894       // Subtract away the biases to deal with the IEEE-754 double precision
4895       // implicit 1.
4896       d = _mm_sub_pd( (__m128d) x, bias );
4897
4898       // All conversions up to here are exact. The correctly rounded result is
4899       // calculated using the current rounding mode using the following
4900       // horizontal add.
4901       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4902       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4903                                 // store doesn't really need to be here (except
4904                                 // maybe to zero the other double)
4905       return sd;
4906     }
4907   */
4908
4909   DebugLoc dl = Op.getDebugLoc();
4910   LLVMContext *Context = DAG.getContext();
4911
4912   // Build some magic constants.
4913   std::vector<Constant*> CV0;
4914   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4915   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4916   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4917   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4918   Constant *C0 = ConstantVector::get(CV0);
4919   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4920
4921   std::vector<Constant*> CV1;
4922   CV1.push_back(
4923     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4924   CV1.push_back(
4925     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4926   Constant *C1 = ConstantVector::get(CV1);
4927   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4928
4929   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4930                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4931                                         Op.getOperand(0),
4932                                         DAG.getIntPtrConstant(1)));
4933   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4934                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4935                                         Op.getOperand(0),
4936                                         DAG.getIntPtrConstant(0)));
4937   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4938   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4939                               PseudoSourceValue::getConstantPool(), 0,
4940                               false, 16);
4941   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4942   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4943   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4944                               PseudoSourceValue::getConstantPool(), 0,
4945                               false, 16);
4946   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4947
4948   // Add the halves; easiest way is to swap them into another reg first.
4949   int ShufMask[2] = { 1, -1 };
4950   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4951                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4952   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4953   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4954                      DAG.getIntPtrConstant(0));
4955 }
4956
4957 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4958 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4959   DebugLoc dl = Op.getDebugLoc();
4960   // FP constant to bias correct the final result.
4961   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4962                                    MVT::f64);
4963
4964   // Load the 32-bit value into an XMM register.
4965   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4966                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4967                                          Op.getOperand(0),
4968                                          DAG.getIntPtrConstant(0)));
4969
4970   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4971                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4972                      DAG.getIntPtrConstant(0));
4973
4974   // Or the load with the bias.
4975   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4976                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4977                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4978                                                    MVT::v2f64, Load)),
4979                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4980                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4981                                                    MVT::v2f64, Bias)));
4982   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4983                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4984                    DAG.getIntPtrConstant(0));
4985
4986   // Subtract the bias.
4987   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4988
4989   // Handle final rounding.
4990   EVT DestVT = Op.getValueType();
4991
4992   if (DestVT.bitsLT(MVT::f64)) {
4993     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4994                        DAG.getIntPtrConstant(0));
4995   } else if (DestVT.bitsGT(MVT::f64)) {
4996     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4997   }
4998
4999   // Handle final rounding.
5000   return Sub;
5001 }
5002
5003 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5004   SDValue N0 = Op.getOperand(0);
5005   DebugLoc dl = Op.getDebugLoc();
5006
5007   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5008   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5009   // the optimization here.
5010   if (DAG.SignBitIsZero(N0))
5011     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5012
5013   EVT SrcVT = N0.getValueType();
5014   if (SrcVT == MVT::i64) {
5015     // We only handle SSE2 f64 target here; caller can expand the rest.
5016     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5017       return SDValue();
5018
5019     return LowerUINT_TO_FP_i64(Op, DAG);
5020   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5021     return LowerUINT_TO_FP_i32(Op, DAG);
5022   }
5023
5024   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5025
5026   // Make a 64-bit buffer, and use it to build an FILD.
5027   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5028   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5029   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5030                                    getPointerTy(), StackSlot, WordOff);
5031   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5032                                 StackSlot, NULL, 0);
5033   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5034                                 OffsetSlot, NULL, 0);
5035   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5036 }
5037
5038 std::pair<SDValue,SDValue> X86TargetLowering::
5039 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5040   DebugLoc dl = Op.getDebugLoc();
5041
5042   EVT DstTy = Op.getValueType();
5043
5044   if (!IsSigned) {
5045     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5046     DstTy = MVT::i64;
5047   }
5048
5049   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5050          DstTy.getSimpleVT() >= MVT::i16 &&
5051          "Unknown FP_TO_SINT to lower!");
5052
5053   // These are really Legal.
5054   if (DstTy == MVT::i32 &&
5055       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5056     return std::make_pair(SDValue(), SDValue());
5057   if (Subtarget->is64Bit() &&
5058       DstTy == MVT::i64 &&
5059       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5060     return std::make_pair(SDValue(), SDValue());
5061
5062   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5063   // stack slot.
5064   MachineFunction &MF = DAG.getMachineFunction();
5065   unsigned MemSize = DstTy.getSizeInBits()/8;
5066   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5067   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5068
5069   unsigned Opc;
5070   switch (DstTy.getSimpleVT().SimpleTy) {
5071   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5072   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5073   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5074   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5075   }
5076
5077   SDValue Chain = DAG.getEntryNode();
5078   SDValue Value = Op.getOperand(0);
5079   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5080     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5081     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5082                          PseudoSourceValue::getFixedStack(SSFI), 0);
5083     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5084     SDValue Ops[] = {
5085       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5086     };
5087     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5088     Chain = Value.getValue(1);
5089     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5090     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5091   }
5092
5093   // Build the FP_TO_INT*_IN_MEM
5094   SDValue Ops[] = { Chain, Value, StackSlot };
5095   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5096
5097   return std::make_pair(FIST, StackSlot);
5098 }
5099
5100 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5101   if (Op.getValueType().isVector()) {
5102     if (Op.getValueType() == MVT::v2i32 &&
5103         Op.getOperand(0).getValueType() == MVT::v2f64) {
5104       return Op;
5105     }
5106     return SDValue();
5107   }
5108
5109   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5110   SDValue FIST = Vals.first, StackSlot = Vals.second;
5111   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5112   if (FIST.getNode() == 0) return Op;
5113
5114   // Load the result.
5115   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5116                      FIST, StackSlot, NULL, 0);
5117 }
5118
5119 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5120   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5121   SDValue FIST = Vals.first, StackSlot = Vals.second;
5122   assert(FIST.getNode() && "Unexpected failure");
5123
5124   // Load the result.
5125   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5126                      FIST, StackSlot, NULL, 0);
5127 }
5128
5129 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5130   LLVMContext *Context = DAG.getContext();
5131   DebugLoc dl = Op.getDebugLoc();
5132   EVT VT = Op.getValueType();
5133   EVT EltVT = VT;
5134   if (VT.isVector())
5135     EltVT = VT.getVectorElementType();
5136   std::vector<Constant*> CV;
5137   if (EltVT == MVT::f64) {
5138     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5139     CV.push_back(C);
5140     CV.push_back(C);
5141   } else {
5142     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5143     CV.push_back(C);
5144     CV.push_back(C);
5145     CV.push_back(C);
5146     CV.push_back(C);
5147   }
5148   Constant *C = ConstantVector::get(CV);
5149   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5150   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5151                                PseudoSourceValue::getConstantPool(), 0,
5152                                false, 16);
5153   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5154 }
5155
5156 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5157   LLVMContext *Context = DAG.getContext();
5158   DebugLoc dl = Op.getDebugLoc();
5159   EVT VT = Op.getValueType();
5160   EVT EltVT = VT;
5161   unsigned EltNum = 1;
5162   if (VT.isVector()) {
5163     EltVT = VT.getVectorElementType();
5164     EltNum = VT.getVectorNumElements();
5165   }
5166   std::vector<Constant*> CV;
5167   if (EltVT == MVT::f64) {
5168     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5169     CV.push_back(C);
5170     CV.push_back(C);
5171   } else {
5172     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5173     CV.push_back(C);
5174     CV.push_back(C);
5175     CV.push_back(C);
5176     CV.push_back(C);
5177   }
5178   Constant *C = ConstantVector::get(CV);
5179   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5180   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5181                                PseudoSourceValue::getConstantPool(), 0,
5182                                false, 16);
5183   if (VT.isVector()) {
5184     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5185                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5186                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5187                                 Op.getOperand(0)),
5188                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5189   } else {
5190     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5191   }
5192 }
5193
5194 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5195   LLVMContext *Context = DAG.getContext();
5196   SDValue Op0 = Op.getOperand(0);
5197   SDValue Op1 = Op.getOperand(1);
5198   DebugLoc dl = Op.getDebugLoc();
5199   EVT VT = Op.getValueType();
5200   EVT SrcVT = Op1.getValueType();
5201
5202   // If second operand is smaller, extend it first.
5203   if (SrcVT.bitsLT(VT)) {
5204     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5205     SrcVT = VT;
5206   }
5207   // And if it is bigger, shrink it first.
5208   if (SrcVT.bitsGT(VT)) {
5209     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5210     SrcVT = VT;
5211   }
5212
5213   // At this point the operands and the result should have the same
5214   // type, and that won't be f80 since that is not custom lowered.
5215
5216   // First get the sign bit of second operand.
5217   std::vector<Constant*> CV;
5218   if (SrcVT == MVT::f64) {
5219     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5220     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5221   } else {
5222     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5223     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5224     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5225     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5226   }
5227   Constant *C = ConstantVector::get(CV);
5228   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5229   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5230                                 PseudoSourceValue::getConstantPool(), 0,
5231                                 false, 16);
5232   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5233
5234   // Shift sign bit right or left if the two operands have different types.
5235   if (SrcVT.bitsGT(VT)) {
5236     // Op0 is MVT::f32, Op1 is MVT::f64.
5237     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5238     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5239                           DAG.getConstant(32, MVT::i32));
5240     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5241     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5242                           DAG.getIntPtrConstant(0));
5243   }
5244
5245   // Clear first operand sign bit.
5246   CV.clear();
5247   if (VT == MVT::f64) {
5248     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5249     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5250   } else {
5251     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5252     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5253     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5254     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5255   }
5256   C = ConstantVector::get(CV);
5257   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5258   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5259                                 PseudoSourceValue::getConstantPool(), 0,
5260                                 false, 16);
5261   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5262
5263   // Or the value with the sign bit.
5264   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5265 }
5266
5267 /// Emit nodes that will be selected as "test Op0,Op0", or something
5268 /// equivalent.
5269 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5270                                     SelectionDAG &DAG) {
5271   DebugLoc dl = Op.getDebugLoc();
5272
5273   // CF and OF aren't always set the way we want. Determine which
5274   // of these we need.
5275   bool NeedCF = false;
5276   bool NeedOF = false;
5277   switch (X86CC) {
5278   case X86::COND_A: case X86::COND_AE:
5279   case X86::COND_B: case X86::COND_BE:
5280     NeedCF = true;
5281     break;
5282   case X86::COND_G: case X86::COND_GE:
5283   case X86::COND_L: case X86::COND_LE:
5284   case X86::COND_O: case X86::COND_NO:
5285     NeedOF = true;
5286     break;
5287   default: break;
5288   }
5289
5290   // See if we can use the EFLAGS value from the operand instead of
5291   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5292   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5293   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5294     unsigned Opcode = 0;
5295     unsigned NumOperands = 0;
5296     switch (Op.getNode()->getOpcode()) {
5297     case ISD::ADD:
5298       // Due to an isel shortcoming, be conservative if this add is likely to
5299       // be selected as part of a load-modify-store instruction. When the root
5300       // node in a match is a store, isel doesn't know how to remap non-chain
5301       // non-flag uses of other nodes in the match, such as the ADD in this
5302       // case. This leads to the ADD being left around and reselected, with
5303       // the result being two adds in the output.
5304       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5305            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5306         if (UI->getOpcode() == ISD::STORE)
5307           goto default_case;
5308       if (ConstantSDNode *C =
5309             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5310         // An add of one will be selected as an INC.
5311         if (C->getAPIntValue() == 1) {
5312           Opcode = X86ISD::INC;
5313           NumOperands = 1;
5314           break;
5315         }
5316         // An add of negative one (subtract of one) will be selected as a DEC.
5317         if (C->getAPIntValue().isAllOnesValue()) {
5318           Opcode = X86ISD::DEC;
5319           NumOperands = 1;
5320           break;
5321         }
5322       }
5323       // Otherwise use a regular EFLAGS-setting add.
5324       Opcode = X86ISD::ADD;
5325       NumOperands = 2;
5326       break;
5327     case ISD::SUB:
5328       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5329       // likely to be selected as part of a load-modify-store instruction.
5330       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5331            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5332         if (UI->getOpcode() == ISD::STORE)
5333           goto default_case;
5334       // Otherwise use a regular EFLAGS-setting sub.
5335       Opcode = X86ISD::SUB;
5336       NumOperands = 2;
5337       break;
5338     case X86ISD::ADD:
5339     case X86ISD::SUB:
5340     case X86ISD::INC:
5341     case X86ISD::DEC:
5342       return SDValue(Op.getNode(), 1);
5343     default:
5344     default_case:
5345       break;
5346     }
5347     if (Opcode != 0) {
5348       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5349       SmallVector<SDValue, 4> Ops;
5350       for (unsigned i = 0; i != NumOperands; ++i)
5351         Ops.push_back(Op.getOperand(i));
5352       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5353       DAG.ReplaceAllUsesWith(Op, New);
5354       return SDValue(New.getNode(), 1);
5355     }
5356   }
5357
5358   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5359   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5360                      DAG.getConstant(0, Op.getValueType()));
5361 }
5362
5363 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5364 /// equivalent.
5365 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5366                                    SelectionDAG &DAG) {
5367   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5368     if (C->getAPIntValue() == 0)
5369       return EmitTest(Op0, X86CC, DAG);
5370
5371   DebugLoc dl = Op0.getDebugLoc();
5372   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5373 }
5374
5375 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5376   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5377   SDValue Op0 = Op.getOperand(0);
5378   SDValue Op1 = Op.getOperand(1);
5379   DebugLoc dl = Op.getDebugLoc();
5380   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5381
5382   // Lower (X & (1 << N)) == 0 to BT(X, N).
5383   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5384   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5385   if (Op0.getOpcode() == ISD::AND &&
5386       Op0.hasOneUse() &&
5387       Op1.getOpcode() == ISD::Constant &&
5388       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5389       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5390     SDValue LHS, RHS;
5391     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5392       if (ConstantSDNode *Op010C =
5393             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5394         if (Op010C->getZExtValue() == 1) {
5395           LHS = Op0.getOperand(0);
5396           RHS = Op0.getOperand(1).getOperand(1);
5397         }
5398     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5399       if (ConstantSDNode *Op000C =
5400             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5401         if (Op000C->getZExtValue() == 1) {
5402           LHS = Op0.getOperand(1);
5403           RHS = Op0.getOperand(0).getOperand(1);
5404         }
5405     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5406       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5407       SDValue AndLHS = Op0.getOperand(0);
5408       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5409         LHS = AndLHS.getOperand(0);
5410         RHS = AndLHS.getOperand(1);
5411       }
5412     }
5413
5414     if (LHS.getNode()) {
5415       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5416       // instruction.  Since the shift amount is in-range-or-undefined, we know
5417       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5418       // the encoding for the i16 version is larger than the i32 version.
5419       if (LHS.getValueType() == MVT::i8)
5420         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5421
5422       // If the operand types disagree, extend the shift amount to match.  Since
5423       // BT ignores high bits (like shifts) we can use anyextend.
5424       if (LHS.getValueType() != RHS.getValueType())
5425         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5426
5427       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5428       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5429       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5430                          DAG.getConstant(Cond, MVT::i8), BT);
5431     }
5432   }
5433
5434   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5435   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5436
5437   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5438   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5439                      DAG.getConstant(X86CC, MVT::i8), Cond);
5440 }
5441
5442 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5443   SDValue Cond;
5444   SDValue Op0 = Op.getOperand(0);
5445   SDValue Op1 = Op.getOperand(1);
5446   SDValue CC = Op.getOperand(2);
5447   EVT VT = Op.getValueType();
5448   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5449   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5450   DebugLoc dl = Op.getDebugLoc();
5451
5452   if (isFP) {
5453     unsigned SSECC = 8;
5454     EVT VT0 = Op0.getValueType();
5455     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5456     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5457     bool Swap = false;
5458
5459     switch (SetCCOpcode) {
5460     default: break;
5461     case ISD::SETOEQ:
5462     case ISD::SETEQ:  SSECC = 0; break;
5463     case ISD::SETOGT:
5464     case ISD::SETGT: Swap = true; // Fallthrough
5465     case ISD::SETLT:
5466     case ISD::SETOLT: SSECC = 1; break;
5467     case ISD::SETOGE:
5468     case ISD::SETGE: Swap = true; // Fallthrough
5469     case ISD::SETLE:
5470     case ISD::SETOLE: SSECC = 2; break;
5471     case ISD::SETUO:  SSECC = 3; break;
5472     case ISD::SETUNE:
5473     case ISD::SETNE:  SSECC = 4; break;
5474     case ISD::SETULE: Swap = true;
5475     case ISD::SETUGE: SSECC = 5; break;
5476     case ISD::SETULT: Swap = true;
5477     case ISD::SETUGT: SSECC = 6; break;
5478     case ISD::SETO:   SSECC = 7; break;
5479     }
5480     if (Swap)
5481       std::swap(Op0, Op1);
5482
5483     // In the two special cases we can't handle, emit two comparisons.
5484     if (SSECC == 8) {
5485       if (SetCCOpcode == ISD::SETUEQ) {
5486         SDValue UNORD, EQ;
5487         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5488         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5489         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5490       }
5491       else if (SetCCOpcode == ISD::SETONE) {
5492         SDValue ORD, NEQ;
5493         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5494         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5495         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5496       }
5497       llvm_unreachable("Illegal FP comparison");
5498     }
5499     // Handle all other FP comparisons here.
5500     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5501   }
5502
5503   // We are handling one of the integer comparisons here.  Since SSE only has
5504   // GT and EQ comparisons for integer, swapping operands and multiple
5505   // operations may be required for some comparisons.
5506   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5507   bool Swap = false, Invert = false, FlipSigns = false;
5508
5509   switch (VT.getSimpleVT().SimpleTy) {
5510   default: break;
5511   case MVT::v8i8:
5512   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5513   case MVT::v4i16:
5514   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5515   case MVT::v2i32:
5516   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5517   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5518   }
5519
5520   switch (SetCCOpcode) {
5521   default: break;
5522   case ISD::SETNE:  Invert = true;
5523   case ISD::SETEQ:  Opc = EQOpc; break;
5524   case ISD::SETLT:  Swap = true;
5525   case ISD::SETGT:  Opc = GTOpc; break;
5526   case ISD::SETGE:  Swap = true;
5527   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5528   case ISD::SETULT: Swap = true;
5529   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5530   case ISD::SETUGE: Swap = true;
5531   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5532   }
5533   if (Swap)
5534     std::swap(Op0, Op1);
5535
5536   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5537   // bits of the inputs before performing those operations.
5538   if (FlipSigns) {
5539     EVT EltVT = VT.getVectorElementType();
5540     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5541                                       EltVT);
5542     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5543     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5544                                     SignBits.size());
5545     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5546     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5547   }
5548
5549   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5550
5551   // If the logical-not of the result is required, perform that now.
5552   if (Invert)
5553     Result = DAG.getNOT(dl, Result, VT);
5554
5555   return Result;
5556 }
5557
5558 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5559 static bool isX86LogicalCmp(SDValue Op) {
5560   unsigned Opc = Op.getNode()->getOpcode();
5561   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5562     return true;
5563   if (Op.getResNo() == 1 &&
5564       (Opc == X86ISD::ADD ||
5565        Opc == X86ISD::SUB ||
5566        Opc == X86ISD::SMUL ||
5567        Opc == X86ISD::UMUL ||
5568        Opc == X86ISD::INC ||
5569        Opc == X86ISD::DEC))
5570     return true;
5571
5572   return false;
5573 }
5574
5575 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5576   bool addTest = true;
5577   SDValue Cond  = Op.getOperand(0);
5578   DebugLoc dl = Op.getDebugLoc();
5579   SDValue CC;
5580
5581   if (Cond.getOpcode() == ISD::SETCC)
5582     Cond = LowerSETCC(Cond, DAG);
5583
5584   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5585   // setting operand in place of the X86ISD::SETCC.
5586   if (Cond.getOpcode() == X86ISD::SETCC) {
5587     CC = Cond.getOperand(0);
5588
5589     SDValue Cmp = Cond.getOperand(1);
5590     unsigned Opc = Cmp.getOpcode();
5591     EVT VT = Op.getValueType();
5592
5593     bool IllegalFPCMov = false;
5594     if (VT.isFloatingPoint() && !VT.isVector() &&
5595         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5596       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5597
5598     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5599         Opc == X86ISD::BT) { // FIXME
5600       Cond = Cmp;
5601       addTest = false;
5602     }
5603   }
5604
5605   if (addTest) {
5606     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5607     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5608   }
5609
5610   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5611   SmallVector<SDValue, 4> Ops;
5612   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5613   // condition is true.
5614   Ops.push_back(Op.getOperand(2));
5615   Ops.push_back(Op.getOperand(1));
5616   Ops.push_back(CC);
5617   Ops.push_back(Cond);
5618   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5619 }
5620
5621 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5622 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5623 // from the AND / OR.
5624 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5625   Opc = Op.getOpcode();
5626   if (Opc != ISD::OR && Opc != ISD::AND)
5627     return false;
5628   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5629           Op.getOperand(0).hasOneUse() &&
5630           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5631           Op.getOperand(1).hasOneUse());
5632 }
5633
5634 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5635 // 1 and that the SETCC node has a single use.
5636 static bool isXor1OfSetCC(SDValue Op) {
5637   if (Op.getOpcode() != ISD::XOR)
5638     return false;
5639   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5640   if (N1C && N1C->getAPIntValue() == 1) {
5641     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5642       Op.getOperand(0).hasOneUse();
5643   }
5644   return false;
5645 }
5646
5647 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5648   bool addTest = true;
5649   SDValue Chain = Op.getOperand(0);
5650   SDValue Cond  = Op.getOperand(1);
5651   SDValue Dest  = Op.getOperand(2);
5652   DebugLoc dl = Op.getDebugLoc();
5653   SDValue CC;
5654
5655   if (Cond.getOpcode() == ISD::SETCC)
5656     Cond = LowerSETCC(Cond, DAG);
5657 #if 0
5658   // FIXME: LowerXALUO doesn't handle these!!
5659   else if (Cond.getOpcode() == X86ISD::ADD  ||
5660            Cond.getOpcode() == X86ISD::SUB  ||
5661            Cond.getOpcode() == X86ISD::SMUL ||
5662            Cond.getOpcode() == X86ISD::UMUL)
5663     Cond = LowerXALUO(Cond, DAG);
5664 #endif
5665
5666   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5667   // setting operand in place of the X86ISD::SETCC.
5668   if (Cond.getOpcode() == X86ISD::SETCC) {
5669     CC = Cond.getOperand(0);
5670
5671     SDValue Cmp = Cond.getOperand(1);
5672     unsigned Opc = Cmp.getOpcode();
5673     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5674     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5675       Cond = Cmp;
5676       addTest = false;
5677     } else {
5678       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5679       default: break;
5680       case X86::COND_O:
5681       case X86::COND_B:
5682         // These can only come from an arithmetic instruction with overflow,
5683         // e.g. SADDO, UADDO.
5684         Cond = Cond.getNode()->getOperand(1);
5685         addTest = false;
5686         break;
5687       }
5688     }
5689   } else {
5690     unsigned CondOpc;
5691     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5692       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5693       if (CondOpc == ISD::OR) {
5694         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5695         // two branches instead of an explicit OR instruction with a
5696         // separate test.
5697         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5698             isX86LogicalCmp(Cmp)) {
5699           CC = Cond.getOperand(0).getOperand(0);
5700           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5701                               Chain, Dest, CC, Cmp);
5702           CC = Cond.getOperand(1).getOperand(0);
5703           Cond = Cmp;
5704           addTest = false;
5705         }
5706       } else { // ISD::AND
5707         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5708         // two branches instead of an explicit AND instruction with a
5709         // separate test. However, we only do this if this block doesn't
5710         // have a fall-through edge, because this requires an explicit
5711         // jmp when the condition is false.
5712         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5713             isX86LogicalCmp(Cmp) &&
5714             Op.getNode()->hasOneUse()) {
5715           X86::CondCode CCode =
5716             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5717           CCode = X86::GetOppositeBranchCondition(CCode);
5718           CC = DAG.getConstant(CCode, MVT::i8);
5719           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5720           // Look for an unconditional branch following this conditional branch.
5721           // We need this because we need to reverse the successors in order
5722           // to implement FCMP_OEQ.
5723           if (User.getOpcode() == ISD::BR) {
5724             SDValue FalseBB = User.getOperand(1);
5725             SDValue NewBR =
5726               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5727             assert(NewBR == User);
5728             Dest = FalseBB;
5729
5730             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5731                                 Chain, Dest, CC, Cmp);
5732             X86::CondCode CCode =
5733               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5734             CCode = X86::GetOppositeBranchCondition(CCode);
5735             CC = DAG.getConstant(CCode, MVT::i8);
5736             Cond = Cmp;
5737             addTest = false;
5738           }
5739         }
5740       }
5741     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5742       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5743       // It should be transformed during dag combiner except when the condition
5744       // is set by a arithmetics with overflow node.
5745       X86::CondCode CCode =
5746         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5747       CCode = X86::GetOppositeBranchCondition(CCode);
5748       CC = DAG.getConstant(CCode, MVT::i8);
5749       Cond = Cond.getOperand(0).getOperand(1);
5750       addTest = false;
5751     }
5752   }
5753
5754   if (addTest) {
5755     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5756     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5757   }
5758   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5759                      Chain, Dest, CC, Cond);
5760 }
5761
5762
5763 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5764 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5765 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5766 // that the guard pages used by the OS virtual memory manager are allocated in
5767 // correct sequence.
5768 SDValue
5769 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5770                                            SelectionDAG &DAG) {
5771   assert(Subtarget->isTargetCygMing() &&
5772          "This should be used only on Cygwin/Mingw targets");
5773   DebugLoc dl = Op.getDebugLoc();
5774
5775   // Get the inputs.
5776   SDValue Chain = Op.getOperand(0);
5777   SDValue Size  = Op.getOperand(1);
5778   // FIXME: Ensure alignment here
5779
5780   SDValue Flag;
5781
5782   EVT IntPtr = getPointerTy();
5783   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5784
5785   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5786
5787   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5788   Flag = Chain.getValue(1);
5789
5790   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5791   SDValue Ops[] = { Chain,
5792                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5793                       DAG.getRegister(X86::EAX, IntPtr),
5794                       DAG.getRegister(X86StackPtr, SPTy),
5795                       Flag };
5796   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5797   Flag = Chain.getValue(1);
5798
5799   Chain = DAG.getCALLSEQ_END(Chain,
5800                              DAG.getIntPtrConstant(0, true),
5801                              DAG.getIntPtrConstant(0, true),
5802                              Flag);
5803
5804   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5805
5806   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5807   return DAG.getMergeValues(Ops1, 2, dl);
5808 }
5809
5810 SDValue
5811 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5812                                            SDValue Chain,
5813                                            SDValue Dst, SDValue Src,
5814                                            SDValue Size, unsigned Align,
5815                                            const Value *DstSV,
5816                                            uint64_t DstSVOff) {
5817   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5818
5819   // If not DWORD aligned or size is more than the threshold, call the library.
5820   // The libc version is likely to be faster for these cases. It can use the
5821   // address value and run time information about the CPU.
5822   if ((Align & 3) != 0 ||
5823       !ConstantSize ||
5824       ConstantSize->getZExtValue() >
5825         getSubtarget()->getMaxInlineSizeThreshold()) {
5826     SDValue InFlag(0, 0);
5827
5828     // Check to see if there is a specialized entry-point for memory zeroing.
5829     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5830
5831     if (const char *bzeroEntry =  V &&
5832         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5833       EVT IntPtr = getPointerTy();
5834       const Type *IntPtrTy = TD->getIntPtrType();
5835       TargetLowering::ArgListTy Args;
5836       TargetLowering::ArgListEntry Entry;
5837       Entry.Node = Dst;
5838       Entry.Ty = IntPtrTy;
5839       Args.push_back(Entry);
5840       Entry.Node = Size;
5841       Args.push_back(Entry);
5842       std::pair<SDValue,SDValue> CallResult =
5843         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5844                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
5845                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5846       return CallResult.second;
5847     }
5848
5849     // Otherwise have the target-independent code call memset.
5850     return SDValue();
5851   }
5852
5853   uint64_t SizeVal = ConstantSize->getZExtValue();
5854   SDValue InFlag(0, 0);
5855   EVT AVT;
5856   SDValue Count;
5857   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5858   unsigned BytesLeft = 0;
5859   bool TwoRepStos = false;
5860   if (ValC) {
5861     unsigned ValReg;
5862     uint64_t Val = ValC->getZExtValue() & 255;
5863
5864     // If the value is a constant, then we can potentially use larger sets.
5865     switch (Align & 3) {
5866     case 2:   // WORD aligned
5867       AVT = MVT::i16;
5868       ValReg = X86::AX;
5869       Val = (Val << 8) | Val;
5870       break;
5871     case 0:  // DWORD aligned
5872       AVT = MVT::i32;
5873       ValReg = X86::EAX;
5874       Val = (Val << 8)  | Val;
5875       Val = (Val << 16) | Val;
5876       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5877         AVT = MVT::i64;
5878         ValReg = X86::RAX;
5879         Val = (Val << 32) | Val;
5880       }
5881       break;
5882     default:  // Byte aligned
5883       AVT = MVT::i8;
5884       ValReg = X86::AL;
5885       Count = DAG.getIntPtrConstant(SizeVal);
5886       break;
5887     }
5888
5889     if (AVT.bitsGT(MVT::i8)) {
5890       unsigned UBytes = AVT.getSizeInBits() / 8;
5891       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5892       BytesLeft = SizeVal % UBytes;
5893     }
5894
5895     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5896                               InFlag);
5897     InFlag = Chain.getValue(1);
5898   } else {
5899     AVT = MVT::i8;
5900     Count  = DAG.getIntPtrConstant(SizeVal);
5901     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5902     InFlag = Chain.getValue(1);
5903   }
5904
5905   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5906                                                               X86::ECX,
5907                             Count, InFlag);
5908   InFlag = Chain.getValue(1);
5909   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5910                                                               X86::EDI,
5911                             Dst, InFlag);
5912   InFlag = Chain.getValue(1);
5913
5914   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5915   SmallVector<SDValue, 8> Ops;
5916   Ops.push_back(Chain);
5917   Ops.push_back(DAG.getValueType(AVT));
5918   Ops.push_back(InFlag);
5919   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5920
5921   if (TwoRepStos) {
5922     InFlag = Chain.getValue(1);
5923     Count  = Size;
5924     EVT CVT = Count.getValueType();
5925     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5926                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5927     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5928                                                              X86::ECX,
5929                               Left, InFlag);
5930     InFlag = Chain.getValue(1);
5931     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5932     Ops.clear();
5933     Ops.push_back(Chain);
5934     Ops.push_back(DAG.getValueType(MVT::i8));
5935     Ops.push_back(InFlag);
5936     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5937   } else if (BytesLeft) {
5938     // Handle the last 1 - 7 bytes.
5939     unsigned Offset = SizeVal - BytesLeft;
5940     EVT AddrVT = Dst.getValueType();
5941     EVT SizeVT = Size.getValueType();
5942
5943     Chain = DAG.getMemset(Chain, dl,
5944                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5945                                       DAG.getConstant(Offset, AddrVT)),
5946                           Src,
5947                           DAG.getConstant(BytesLeft, SizeVT),
5948                           Align, DstSV, DstSVOff + Offset);
5949   }
5950
5951   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5952   return Chain;
5953 }
5954
5955 SDValue
5956 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5957                                       SDValue Chain, SDValue Dst, SDValue Src,
5958                                       SDValue Size, unsigned Align,
5959                                       bool AlwaysInline,
5960                                       const Value *DstSV, uint64_t DstSVOff,
5961                                       const Value *SrcSV, uint64_t SrcSVOff) {
5962   // This requires the copy size to be a constant, preferrably
5963   // within a subtarget-specific limit.
5964   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5965   if (!ConstantSize)
5966     return SDValue();
5967   uint64_t SizeVal = ConstantSize->getZExtValue();
5968   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5969     return SDValue();
5970
5971   /// If not DWORD aligned, call the library.
5972   if ((Align & 3) != 0)
5973     return SDValue();
5974
5975   // DWORD aligned
5976   EVT AVT = MVT::i32;
5977   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5978     AVT = MVT::i64;
5979
5980   unsigned UBytes = AVT.getSizeInBits() / 8;
5981   unsigned CountVal = SizeVal / UBytes;
5982   SDValue Count = DAG.getIntPtrConstant(CountVal);
5983   unsigned BytesLeft = SizeVal % UBytes;
5984
5985   SDValue InFlag(0, 0);
5986   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5987                                                               X86::ECX,
5988                             Count, InFlag);
5989   InFlag = Chain.getValue(1);
5990   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5991                                                              X86::EDI,
5992                             Dst, InFlag);
5993   InFlag = Chain.getValue(1);
5994   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5995                                                               X86::ESI,
5996                             Src, InFlag);
5997   InFlag = Chain.getValue(1);
5998
5999   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6000   SmallVector<SDValue, 8> Ops;
6001   Ops.push_back(Chain);
6002   Ops.push_back(DAG.getValueType(AVT));
6003   Ops.push_back(InFlag);
6004   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6005
6006   SmallVector<SDValue, 4> Results;
6007   Results.push_back(RepMovs);
6008   if (BytesLeft) {
6009     // Handle the last 1 - 7 bytes.
6010     unsigned Offset = SizeVal - BytesLeft;
6011     EVT DstVT = Dst.getValueType();
6012     EVT SrcVT = Src.getValueType();
6013     EVT SizeVT = Size.getValueType();
6014     Results.push_back(DAG.getMemcpy(Chain, dl,
6015                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6016                                                 DAG.getConstant(Offset, DstVT)),
6017                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6018                                                 DAG.getConstant(Offset, SrcVT)),
6019                                     DAG.getConstant(BytesLeft, SizeVT),
6020                                     Align, AlwaysInline,
6021                                     DstSV, DstSVOff + Offset,
6022                                     SrcSV, SrcSVOff + Offset));
6023   }
6024
6025   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6026                      &Results[0], Results.size());
6027 }
6028
6029 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6030   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6031   DebugLoc dl = Op.getDebugLoc();
6032
6033   if (!Subtarget->is64Bit()) {
6034     // vastart just stores the address of the VarArgsFrameIndex slot into the
6035     // memory location argument.
6036     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6037     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6038   }
6039
6040   // __va_list_tag:
6041   //   gp_offset         (0 - 6 * 8)
6042   //   fp_offset         (48 - 48 + 8 * 16)
6043   //   overflow_arg_area (point to parameters coming in memory).
6044   //   reg_save_area
6045   SmallVector<SDValue, 8> MemOps;
6046   SDValue FIN = Op.getOperand(1);
6047   // Store gp_offset
6048   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6049                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6050                                  FIN, SV, 0);
6051   MemOps.push_back(Store);
6052
6053   // Store fp_offset
6054   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6055                     FIN, DAG.getIntPtrConstant(4));
6056   Store = DAG.getStore(Op.getOperand(0), dl,
6057                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6058                        FIN, SV, 0);
6059   MemOps.push_back(Store);
6060
6061   // Store ptr to overflow_arg_area
6062   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6063                     FIN, DAG.getIntPtrConstant(4));
6064   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6065   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6066   MemOps.push_back(Store);
6067
6068   // Store ptr to reg_save_area.
6069   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6070                     FIN, DAG.getIntPtrConstant(8));
6071   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6072   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6073   MemOps.push_back(Store);
6074   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6075                      &MemOps[0], MemOps.size());
6076 }
6077
6078 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6079   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6080   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6081   SDValue Chain = Op.getOperand(0);
6082   SDValue SrcPtr = Op.getOperand(1);
6083   SDValue SrcSV = Op.getOperand(2);
6084
6085   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6086   return SDValue();
6087 }
6088
6089 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6090   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6091   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6092   SDValue Chain = Op.getOperand(0);
6093   SDValue DstPtr = Op.getOperand(1);
6094   SDValue SrcPtr = Op.getOperand(2);
6095   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6096   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6097   DebugLoc dl = Op.getDebugLoc();
6098
6099   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6100                        DAG.getIntPtrConstant(24), 8, false,
6101                        DstSV, 0, SrcSV, 0);
6102 }
6103
6104 SDValue
6105 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6106   DebugLoc dl = Op.getDebugLoc();
6107   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6108   switch (IntNo) {
6109   default: return SDValue();    // Don't custom lower most intrinsics.
6110   // Comparison intrinsics.
6111   case Intrinsic::x86_sse_comieq_ss:
6112   case Intrinsic::x86_sse_comilt_ss:
6113   case Intrinsic::x86_sse_comile_ss:
6114   case Intrinsic::x86_sse_comigt_ss:
6115   case Intrinsic::x86_sse_comige_ss:
6116   case Intrinsic::x86_sse_comineq_ss:
6117   case Intrinsic::x86_sse_ucomieq_ss:
6118   case Intrinsic::x86_sse_ucomilt_ss:
6119   case Intrinsic::x86_sse_ucomile_ss:
6120   case Intrinsic::x86_sse_ucomigt_ss:
6121   case Intrinsic::x86_sse_ucomige_ss:
6122   case Intrinsic::x86_sse_ucomineq_ss:
6123   case Intrinsic::x86_sse2_comieq_sd:
6124   case Intrinsic::x86_sse2_comilt_sd:
6125   case Intrinsic::x86_sse2_comile_sd:
6126   case Intrinsic::x86_sse2_comigt_sd:
6127   case Intrinsic::x86_sse2_comige_sd:
6128   case Intrinsic::x86_sse2_comineq_sd:
6129   case Intrinsic::x86_sse2_ucomieq_sd:
6130   case Intrinsic::x86_sse2_ucomilt_sd:
6131   case Intrinsic::x86_sse2_ucomile_sd:
6132   case Intrinsic::x86_sse2_ucomigt_sd:
6133   case Intrinsic::x86_sse2_ucomige_sd:
6134   case Intrinsic::x86_sse2_ucomineq_sd: {
6135     unsigned Opc = 0;
6136     ISD::CondCode CC = ISD::SETCC_INVALID;
6137     switch (IntNo) {
6138     default: break;
6139     case Intrinsic::x86_sse_comieq_ss:
6140     case Intrinsic::x86_sse2_comieq_sd:
6141       Opc = X86ISD::COMI;
6142       CC = ISD::SETEQ;
6143       break;
6144     case Intrinsic::x86_sse_comilt_ss:
6145     case Intrinsic::x86_sse2_comilt_sd:
6146       Opc = X86ISD::COMI;
6147       CC = ISD::SETLT;
6148       break;
6149     case Intrinsic::x86_sse_comile_ss:
6150     case Intrinsic::x86_sse2_comile_sd:
6151       Opc = X86ISD::COMI;
6152       CC = ISD::SETLE;
6153       break;
6154     case Intrinsic::x86_sse_comigt_ss:
6155     case Intrinsic::x86_sse2_comigt_sd:
6156       Opc = X86ISD::COMI;
6157       CC = ISD::SETGT;
6158       break;
6159     case Intrinsic::x86_sse_comige_ss:
6160     case Intrinsic::x86_sse2_comige_sd:
6161       Opc = X86ISD::COMI;
6162       CC = ISD::SETGE;
6163       break;
6164     case Intrinsic::x86_sse_comineq_ss:
6165     case Intrinsic::x86_sse2_comineq_sd:
6166       Opc = X86ISD::COMI;
6167       CC = ISD::SETNE;
6168       break;
6169     case Intrinsic::x86_sse_ucomieq_ss:
6170     case Intrinsic::x86_sse2_ucomieq_sd:
6171       Opc = X86ISD::UCOMI;
6172       CC = ISD::SETEQ;
6173       break;
6174     case Intrinsic::x86_sse_ucomilt_ss:
6175     case Intrinsic::x86_sse2_ucomilt_sd:
6176       Opc = X86ISD::UCOMI;
6177       CC = ISD::SETLT;
6178       break;
6179     case Intrinsic::x86_sse_ucomile_ss:
6180     case Intrinsic::x86_sse2_ucomile_sd:
6181       Opc = X86ISD::UCOMI;
6182       CC = ISD::SETLE;
6183       break;
6184     case Intrinsic::x86_sse_ucomigt_ss:
6185     case Intrinsic::x86_sse2_ucomigt_sd:
6186       Opc = X86ISD::UCOMI;
6187       CC = ISD::SETGT;
6188       break;
6189     case Intrinsic::x86_sse_ucomige_ss:
6190     case Intrinsic::x86_sse2_ucomige_sd:
6191       Opc = X86ISD::UCOMI;
6192       CC = ISD::SETGE;
6193       break;
6194     case Intrinsic::x86_sse_ucomineq_ss:
6195     case Intrinsic::x86_sse2_ucomineq_sd:
6196       Opc = X86ISD::UCOMI;
6197       CC = ISD::SETNE;
6198       break;
6199     }
6200
6201     SDValue LHS = Op.getOperand(1);
6202     SDValue RHS = Op.getOperand(2);
6203     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6204     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6205     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6206                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6207     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6208   }
6209   // ptest intrinsics. The intrinsic these come from are designed to return
6210   // an integer value, not just an instruction so lower it to the ptest
6211   // pattern and a setcc for the result.
6212   case Intrinsic::x86_sse41_ptestz:
6213   case Intrinsic::x86_sse41_ptestc:
6214   case Intrinsic::x86_sse41_ptestnzc:{
6215     unsigned X86CC = 0;
6216     switch (IntNo) {
6217     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6218     case Intrinsic::x86_sse41_ptestz:
6219       // ZF = 1
6220       X86CC = X86::COND_E;
6221       break;
6222     case Intrinsic::x86_sse41_ptestc:
6223       // CF = 1
6224       X86CC = X86::COND_B;
6225       break;
6226     case Intrinsic::x86_sse41_ptestnzc:
6227       // ZF and CF = 0
6228       X86CC = X86::COND_A;
6229       break;
6230     }
6231
6232     SDValue LHS = Op.getOperand(1);
6233     SDValue RHS = Op.getOperand(2);
6234     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6235     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6236     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6237     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6238   }
6239
6240   // Fix vector shift instructions where the last operand is a non-immediate
6241   // i32 value.
6242   case Intrinsic::x86_sse2_pslli_w:
6243   case Intrinsic::x86_sse2_pslli_d:
6244   case Intrinsic::x86_sse2_pslli_q:
6245   case Intrinsic::x86_sse2_psrli_w:
6246   case Intrinsic::x86_sse2_psrli_d:
6247   case Intrinsic::x86_sse2_psrli_q:
6248   case Intrinsic::x86_sse2_psrai_w:
6249   case Intrinsic::x86_sse2_psrai_d:
6250   case Intrinsic::x86_mmx_pslli_w:
6251   case Intrinsic::x86_mmx_pslli_d:
6252   case Intrinsic::x86_mmx_pslli_q:
6253   case Intrinsic::x86_mmx_psrli_w:
6254   case Intrinsic::x86_mmx_psrli_d:
6255   case Intrinsic::x86_mmx_psrli_q:
6256   case Intrinsic::x86_mmx_psrai_w:
6257   case Intrinsic::x86_mmx_psrai_d: {
6258     SDValue ShAmt = Op.getOperand(2);
6259     if (isa<ConstantSDNode>(ShAmt))
6260       return SDValue();
6261
6262     unsigned NewIntNo = 0;
6263     EVT ShAmtVT = MVT::v4i32;
6264     switch (IntNo) {
6265     case Intrinsic::x86_sse2_pslli_w:
6266       NewIntNo = Intrinsic::x86_sse2_psll_w;
6267       break;
6268     case Intrinsic::x86_sse2_pslli_d:
6269       NewIntNo = Intrinsic::x86_sse2_psll_d;
6270       break;
6271     case Intrinsic::x86_sse2_pslli_q:
6272       NewIntNo = Intrinsic::x86_sse2_psll_q;
6273       break;
6274     case Intrinsic::x86_sse2_psrli_w:
6275       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6276       break;
6277     case Intrinsic::x86_sse2_psrli_d:
6278       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6279       break;
6280     case Intrinsic::x86_sse2_psrli_q:
6281       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6282       break;
6283     case Intrinsic::x86_sse2_psrai_w:
6284       NewIntNo = Intrinsic::x86_sse2_psra_w;
6285       break;
6286     case Intrinsic::x86_sse2_psrai_d:
6287       NewIntNo = Intrinsic::x86_sse2_psra_d;
6288       break;
6289     default: {
6290       ShAmtVT = MVT::v2i32;
6291       switch (IntNo) {
6292       case Intrinsic::x86_mmx_pslli_w:
6293         NewIntNo = Intrinsic::x86_mmx_psll_w;
6294         break;
6295       case Intrinsic::x86_mmx_pslli_d:
6296         NewIntNo = Intrinsic::x86_mmx_psll_d;
6297         break;
6298       case Intrinsic::x86_mmx_pslli_q:
6299         NewIntNo = Intrinsic::x86_mmx_psll_q;
6300         break;
6301       case Intrinsic::x86_mmx_psrli_w:
6302         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6303         break;
6304       case Intrinsic::x86_mmx_psrli_d:
6305         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6306         break;
6307       case Intrinsic::x86_mmx_psrli_q:
6308         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6309         break;
6310       case Intrinsic::x86_mmx_psrai_w:
6311         NewIntNo = Intrinsic::x86_mmx_psra_w;
6312         break;
6313       case Intrinsic::x86_mmx_psrai_d:
6314         NewIntNo = Intrinsic::x86_mmx_psra_d;
6315         break;
6316       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6317       }
6318       break;
6319     }
6320     }
6321     EVT VT = Op.getValueType();
6322     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6323                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6324     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6325                        DAG.getConstant(NewIntNo, MVT::i32),
6326                        Op.getOperand(1), ShAmt);
6327   }
6328   }
6329 }
6330
6331 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6332   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6333   DebugLoc dl = Op.getDebugLoc();
6334
6335   if (Depth > 0) {
6336     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6337     SDValue Offset =
6338       DAG.getConstant(TD->getPointerSize(),
6339                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6340     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6341                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6342                                    FrameAddr, Offset),
6343                        NULL, 0);
6344   }
6345
6346   // Just load the return address.
6347   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6348   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6349                      RetAddrFI, NULL, 0);
6350 }
6351
6352 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6353   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6354   MFI->setFrameAddressIsTaken(true);
6355   EVT VT = Op.getValueType();
6356   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6357   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6358   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6359   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6360   while (Depth--)
6361     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6362   return FrameAddr;
6363 }
6364
6365 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6366                                                      SelectionDAG &DAG) {
6367   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6368 }
6369
6370 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6371 {
6372   MachineFunction &MF = DAG.getMachineFunction();
6373   SDValue Chain     = Op.getOperand(0);
6374   SDValue Offset    = Op.getOperand(1);
6375   SDValue Handler   = Op.getOperand(2);
6376   DebugLoc dl       = Op.getDebugLoc();
6377
6378   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6379                                   getPointerTy());
6380   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6381
6382   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6383                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6384   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6385   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6386   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6387   MF.getRegInfo().addLiveOut(StoreAddrReg);
6388
6389   return DAG.getNode(X86ISD::EH_RETURN, dl,
6390                      MVT::Other,
6391                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6392 }
6393
6394 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6395                                              SelectionDAG &DAG) {
6396   SDValue Root = Op.getOperand(0);
6397   SDValue Trmp = Op.getOperand(1); // trampoline
6398   SDValue FPtr = Op.getOperand(2); // nested function
6399   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6400   DebugLoc dl  = Op.getDebugLoc();
6401
6402   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6403
6404   const X86InstrInfo *TII =
6405     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6406
6407   if (Subtarget->is64Bit()) {
6408     SDValue OutChains[6];
6409
6410     // Large code-model.
6411
6412     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6413     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6414
6415     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6416     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6417
6418     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6419
6420     // Load the pointer to the nested function into R11.
6421     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6422     SDValue Addr = Trmp;
6423     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6424                                 Addr, TrmpAddr, 0);
6425
6426     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6427                        DAG.getConstant(2, MVT::i64));
6428     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6429
6430     // Load the 'nest' parameter value into R10.
6431     // R10 is specified in X86CallingConv.td
6432     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6433     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6434                        DAG.getConstant(10, MVT::i64));
6435     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6436                                 Addr, TrmpAddr, 10);
6437
6438     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6439                        DAG.getConstant(12, MVT::i64));
6440     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6441
6442     // Jump to the nested function.
6443     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6444     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6445                        DAG.getConstant(20, MVT::i64));
6446     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6447                                 Addr, TrmpAddr, 20);
6448
6449     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6450     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6451                        DAG.getConstant(22, MVT::i64));
6452     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6453                                 TrmpAddr, 22);
6454
6455     SDValue Ops[] =
6456       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6457     return DAG.getMergeValues(Ops, 2, dl);
6458   } else {
6459     const Function *Func =
6460       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6461     unsigned CC = Func->getCallingConv();
6462     unsigned NestReg;
6463
6464     switch (CC) {
6465     default:
6466       llvm_unreachable("Unsupported calling convention");
6467     case CallingConv::C:
6468     case CallingConv::X86_StdCall: {
6469       // Pass 'nest' parameter in ECX.
6470       // Must be kept in sync with X86CallingConv.td
6471       NestReg = X86::ECX;
6472
6473       // Check that ECX wasn't needed by an 'inreg' parameter.
6474       const FunctionType *FTy = Func->getFunctionType();
6475       const AttrListPtr &Attrs = Func->getAttributes();
6476
6477       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6478         unsigned InRegCount = 0;
6479         unsigned Idx = 1;
6480
6481         for (FunctionType::param_iterator I = FTy->param_begin(),
6482              E = FTy->param_end(); I != E; ++I, ++Idx)
6483           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6484             // FIXME: should only count parameters that are lowered to integers.
6485             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6486
6487         if (InRegCount > 2) {
6488           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6489         }
6490       }
6491       break;
6492     }
6493     case CallingConv::X86_FastCall:
6494     case CallingConv::Fast:
6495       // Pass 'nest' parameter in EAX.
6496       // Must be kept in sync with X86CallingConv.td
6497       NestReg = X86::EAX;
6498       break;
6499     }
6500
6501     SDValue OutChains[4];
6502     SDValue Addr, Disp;
6503
6504     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6505                        DAG.getConstant(10, MVT::i32));
6506     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6507
6508     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6509     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6510     OutChains[0] = DAG.getStore(Root, dl,
6511                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6512                                 Trmp, TrmpAddr, 0);
6513
6514     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6515                        DAG.getConstant(1, MVT::i32));
6516     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6517
6518     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6519     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6520                        DAG.getConstant(5, MVT::i32));
6521     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6522                                 TrmpAddr, 5, false, 1);
6523
6524     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6525                        DAG.getConstant(6, MVT::i32));
6526     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6527
6528     SDValue Ops[] =
6529       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6530     return DAG.getMergeValues(Ops, 2, dl);
6531   }
6532 }
6533
6534 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6535   /*
6536    The rounding mode is in bits 11:10 of FPSR, and has the following
6537    settings:
6538      00 Round to nearest
6539      01 Round to -inf
6540      10 Round to +inf
6541      11 Round to 0
6542
6543   FLT_ROUNDS, on the other hand, expects the following:
6544     -1 Undefined
6545      0 Round to 0
6546      1 Round to nearest
6547      2 Round to +inf
6548      3 Round to -inf
6549
6550   To perform the conversion, we do:
6551     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6552   */
6553
6554   MachineFunction &MF = DAG.getMachineFunction();
6555   const TargetMachine &TM = MF.getTarget();
6556   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6557   unsigned StackAlignment = TFI.getStackAlignment();
6558   EVT VT = Op.getValueType();
6559   DebugLoc dl = Op.getDebugLoc();
6560
6561   // Save FP Control Word to stack slot
6562   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6563   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6564
6565   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6566                               DAG.getEntryNode(), StackSlot);
6567
6568   // Load FP Control Word from stack slot
6569   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6570
6571   // Transform as necessary
6572   SDValue CWD1 =
6573     DAG.getNode(ISD::SRL, dl, MVT::i16,
6574                 DAG.getNode(ISD::AND, dl, MVT::i16,
6575                             CWD, DAG.getConstant(0x800, MVT::i16)),
6576                 DAG.getConstant(11, MVT::i8));
6577   SDValue CWD2 =
6578     DAG.getNode(ISD::SRL, dl, MVT::i16,
6579                 DAG.getNode(ISD::AND, dl, MVT::i16,
6580                             CWD, DAG.getConstant(0x400, MVT::i16)),
6581                 DAG.getConstant(9, MVT::i8));
6582
6583   SDValue RetVal =
6584     DAG.getNode(ISD::AND, dl, MVT::i16,
6585                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6586                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6587                             DAG.getConstant(1, MVT::i16)),
6588                 DAG.getConstant(3, MVT::i16));
6589
6590
6591   return DAG.getNode((VT.getSizeInBits() < 16 ?
6592                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6593 }
6594
6595 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6596   EVT VT = Op.getValueType();
6597   EVT OpVT = VT;
6598   unsigned NumBits = VT.getSizeInBits();
6599   DebugLoc dl = Op.getDebugLoc();
6600
6601   Op = Op.getOperand(0);
6602   if (VT == MVT::i8) {
6603     // Zero extend to i32 since there is not an i8 bsr.
6604     OpVT = MVT::i32;
6605     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6606   }
6607
6608   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6609   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6610   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6611
6612   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6613   SmallVector<SDValue, 4> Ops;
6614   Ops.push_back(Op);
6615   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6616   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6617   Ops.push_back(Op.getValue(1));
6618   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6619
6620   // Finally xor with NumBits-1.
6621   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6622
6623   if (VT == MVT::i8)
6624     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6625   return Op;
6626 }
6627
6628 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6629   EVT VT = Op.getValueType();
6630   EVT OpVT = VT;
6631   unsigned NumBits = VT.getSizeInBits();
6632   DebugLoc dl = Op.getDebugLoc();
6633
6634   Op = Op.getOperand(0);
6635   if (VT == MVT::i8) {
6636     OpVT = MVT::i32;
6637     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6638   }
6639
6640   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6641   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6642   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6643
6644   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6645   SmallVector<SDValue, 4> Ops;
6646   Ops.push_back(Op);
6647   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6648   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6649   Ops.push_back(Op.getValue(1));
6650   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6651
6652   if (VT == MVT::i8)
6653     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6654   return Op;
6655 }
6656
6657 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6658   EVT VT = Op.getValueType();
6659   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6660   DebugLoc dl = Op.getDebugLoc();
6661
6662   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6663   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6664   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6665   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6666   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6667   //
6668   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6669   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6670   //  return AloBlo + AloBhi + AhiBlo;
6671
6672   SDValue A = Op.getOperand(0);
6673   SDValue B = Op.getOperand(1);
6674
6675   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6676                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6677                        A, DAG.getConstant(32, MVT::i32));
6678   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6679                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6680                        B, DAG.getConstant(32, MVT::i32));
6681   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6682                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6683                        A, B);
6684   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6685                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6686                        A, Bhi);
6687   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6688                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6689                        Ahi, B);
6690   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6691                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6692                        AloBhi, DAG.getConstant(32, MVT::i32));
6693   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6694                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6695                        AhiBlo, DAG.getConstant(32, MVT::i32));
6696   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6697   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6698   return Res;
6699 }
6700
6701
6702 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6703   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6704   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6705   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6706   // has only one use.
6707   SDNode *N = Op.getNode();
6708   SDValue LHS = N->getOperand(0);
6709   SDValue RHS = N->getOperand(1);
6710   unsigned BaseOp = 0;
6711   unsigned Cond = 0;
6712   DebugLoc dl = Op.getDebugLoc();
6713
6714   switch (Op.getOpcode()) {
6715   default: llvm_unreachable("Unknown ovf instruction!");
6716   case ISD::SADDO:
6717     // A subtract of one will be selected as a INC. Note that INC doesn't
6718     // set CF, so we can't do this for UADDO.
6719     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6720       if (C->getAPIntValue() == 1) {
6721         BaseOp = X86ISD::INC;
6722         Cond = X86::COND_O;
6723         break;
6724       }
6725     BaseOp = X86ISD::ADD;
6726     Cond = X86::COND_O;
6727     break;
6728   case ISD::UADDO:
6729     BaseOp = X86ISD::ADD;
6730     Cond = X86::COND_B;
6731     break;
6732   case ISD::SSUBO:
6733     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6734     // set CF, so we can't do this for USUBO.
6735     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6736       if (C->getAPIntValue() == 1) {
6737         BaseOp = X86ISD::DEC;
6738         Cond = X86::COND_O;
6739         break;
6740       }
6741     BaseOp = X86ISD::SUB;
6742     Cond = X86::COND_O;
6743     break;
6744   case ISD::USUBO:
6745     BaseOp = X86ISD::SUB;
6746     Cond = X86::COND_B;
6747     break;
6748   case ISD::SMULO:
6749     BaseOp = X86ISD::SMUL;
6750     Cond = X86::COND_O;
6751     break;
6752   case ISD::UMULO:
6753     BaseOp = X86ISD::UMUL;
6754     Cond = X86::COND_B;
6755     break;
6756   }
6757
6758   // Also sets EFLAGS.
6759   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6760   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6761
6762   SDValue SetCC =
6763     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6764                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6765
6766   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6767   return Sum;
6768 }
6769
6770 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6771   EVT T = Op.getValueType();
6772   DebugLoc dl = Op.getDebugLoc();
6773   unsigned Reg = 0;
6774   unsigned size = 0;
6775   switch(T.getSimpleVT().SimpleTy) {
6776   default:
6777     assert(false && "Invalid value type!");
6778   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6779   case MVT::i16: Reg = X86::AX;  size = 2; break;
6780   case MVT::i32: Reg = X86::EAX; size = 4; break;
6781   case MVT::i64:
6782     assert(Subtarget->is64Bit() && "Node not type legal!");
6783     Reg = X86::RAX; size = 8;
6784     break;
6785   }
6786   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6787                                     Op.getOperand(2), SDValue());
6788   SDValue Ops[] = { cpIn.getValue(0),
6789                     Op.getOperand(1),
6790                     Op.getOperand(3),
6791                     DAG.getTargetConstant(size, MVT::i8),
6792                     cpIn.getValue(1) };
6793   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6794   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6795   SDValue cpOut =
6796     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6797   return cpOut;
6798 }
6799
6800 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6801                                                  SelectionDAG &DAG) {
6802   assert(Subtarget->is64Bit() && "Result not type legalized?");
6803   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6804   SDValue TheChain = Op.getOperand(0);
6805   DebugLoc dl = Op.getDebugLoc();
6806   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6807   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6808   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6809                                    rax.getValue(2));
6810   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6811                             DAG.getConstant(32, MVT::i8));
6812   SDValue Ops[] = {
6813     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6814     rdx.getValue(1)
6815   };
6816   return DAG.getMergeValues(Ops, 2, dl);
6817 }
6818
6819 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6820   SDNode *Node = Op.getNode();
6821   DebugLoc dl = Node->getDebugLoc();
6822   EVT T = Node->getValueType(0);
6823   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6824                               DAG.getConstant(0, T), Node->getOperand(2));
6825   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6826                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6827                        Node->getOperand(0),
6828                        Node->getOperand(1), negOp,
6829                        cast<AtomicSDNode>(Node)->getSrcValue(),
6830                        cast<AtomicSDNode>(Node)->getAlignment());
6831 }
6832
6833 /// LowerOperation - Provide custom lowering hooks for some operations.
6834 ///
6835 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6836   switch (Op.getOpcode()) {
6837   default: llvm_unreachable("Should not custom lower this!");
6838   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6839   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6840   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6841   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6842   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6843   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6844   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6845   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6846   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6847   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6848   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6849   case ISD::SHL_PARTS:
6850   case ISD::SRA_PARTS:
6851   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6852   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6853   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6854   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6855   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6856   case ISD::FABS:               return LowerFABS(Op, DAG);
6857   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6858   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6859   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6860   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6861   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6862   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6863   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6864   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6865   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6866   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6867   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6868   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6869   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6870   case ISD::FRAME_TO_ARGS_OFFSET:
6871                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6872   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6873   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6874   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6875   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6876   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6877   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6878   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6879   case ISD::SADDO:
6880   case ISD::UADDO:
6881   case ISD::SSUBO:
6882   case ISD::USUBO:
6883   case ISD::SMULO:
6884   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6885   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6886   }
6887 }
6888
6889 void X86TargetLowering::
6890 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6891                         SelectionDAG &DAG, unsigned NewOp) {
6892   EVT T = Node->getValueType(0);
6893   DebugLoc dl = Node->getDebugLoc();
6894   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6895
6896   SDValue Chain = Node->getOperand(0);
6897   SDValue In1 = Node->getOperand(1);
6898   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6899                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6900   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6901                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6902   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6903   // have a MemOperand.  Pass the info through as a normal operand.
6904   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6905   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6906   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6907   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6908   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6909   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6910   Results.push_back(Result.getValue(2));
6911 }
6912
6913 /// ReplaceNodeResults - Replace a node with an illegal result type
6914 /// with a new node built out of custom code.
6915 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6916                                            SmallVectorImpl<SDValue>&Results,
6917                                            SelectionDAG &DAG) {
6918   DebugLoc dl = N->getDebugLoc();
6919   switch (N->getOpcode()) {
6920   default:
6921     assert(false && "Do not know how to custom type legalize this operation!");
6922     return;
6923   case ISD::FP_TO_SINT: {
6924     std::pair<SDValue,SDValue> Vals =
6925         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6926     SDValue FIST = Vals.first, StackSlot = Vals.second;
6927     if (FIST.getNode() != 0) {
6928       EVT VT = N->getValueType(0);
6929       // Return a load from the stack slot.
6930       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6931     }
6932     return;
6933   }
6934   case ISD::READCYCLECOUNTER: {
6935     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6936     SDValue TheChain = N->getOperand(0);
6937     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6938     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6939                                      rd.getValue(1));
6940     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6941                                      eax.getValue(2));
6942     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6943     SDValue Ops[] = { eax, edx };
6944     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6945     Results.push_back(edx.getValue(1));
6946     return;
6947   }
6948   case ISD::ATOMIC_CMP_SWAP: {
6949     EVT T = N->getValueType(0);
6950     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6951     SDValue cpInL, cpInH;
6952     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6953                         DAG.getConstant(0, MVT::i32));
6954     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6955                         DAG.getConstant(1, MVT::i32));
6956     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6957     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6958                              cpInL.getValue(1));
6959     SDValue swapInL, swapInH;
6960     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6961                           DAG.getConstant(0, MVT::i32));
6962     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6963                           DAG.getConstant(1, MVT::i32));
6964     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6965                                cpInH.getValue(1));
6966     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6967                                swapInL.getValue(1));
6968     SDValue Ops[] = { swapInH.getValue(0),
6969                       N->getOperand(1),
6970                       swapInH.getValue(1) };
6971     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6972     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6973     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6974                                         MVT::i32, Result.getValue(1));
6975     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6976                                         MVT::i32, cpOutL.getValue(2));
6977     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6978     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6979     Results.push_back(cpOutH.getValue(1));
6980     return;
6981   }
6982   case ISD::ATOMIC_LOAD_ADD:
6983     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6984     return;
6985   case ISD::ATOMIC_LOAD_AND:
6986     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6987     return;
6988   case ISD::ATOMIC_LOAD_NAND:
6989     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6990     return;
6991   case ISD::ATOMIC_LOAD_OR:
6992     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6993     return;
6994   case ISD::ATOMIC_LOAD_SUB:
6995     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6996     return;
6997   case ISD::ATOMIC_LOAD_XOR:
6998     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6999     return;
7000   case ISD::ATOMIC_SWAP:
7001     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7002     return;
7003   }
7004 }
7005
7006 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7007   switch (Opcode) {
7008   default: return NULL;
7009   case X86ISD::BSF:                return "X86ISD::BSF";
7010   case X86ISD::BSR:                return "X86ISD::BSR";
7011   case X86ISD::SHLD:               return "X86ISD::SHLD";
7012   case X86ISD::SHRD:               return "X86ISD::SHRD";
7013   case X86ISD::FAND:               return "X86ISD::FAND";
7014   case X86ISD::FOR:                return "X86ISD::FOR";
7015   case X86ISD::FXOR:               return "X86ISD::FXOR";
7016   case X86ISD::FSRL:               return "X86ISD::FSRL";
7017   case X86ISD::FILD:               return "X86ISD::FILD";
7018   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7019   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7020   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7021   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7022   case X86ISD::FLD:                return "X86ISD::FLD";
7023   case X86ISD::FST:                return "X86ISD::FST";
7024   case X86ISD::CALL:               return "X86ISD::CALL";
7025   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7026   case X86ISD::BT:                 return "X86ISD::BT";
7027   case X86ISD::CMP:                return "X86ISD::CMP";
7028   case X86ISD::COMI:               return "X86ISD::COMI";
7029   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7030   case X86ISD::SETCC:              return "X86ISD::SETCC";
7031   case X86ISD::CMOV:               return "X86ISD::CMOV";
7032   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7033   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7034   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7035   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7036   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7037   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7038   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7039   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7040   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7041   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7042   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7043   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7044   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7045   case X86ISD::FMAX:               return "X86ISD::FMAX";
7046   case X86ISD::FMIN:               return "X86ISD::FMIN";
7047   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7048   case X86ISD::FRCP:               return "X86ISD::FRCP";
7049   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7050   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7051   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7052   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7053   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7054   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7055   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7056   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7057   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7058   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7059   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7060   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7061   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7062   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7063   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7064   case X86ISD::VSHL:               return "X86ISD::VSHL";
7065   case X86ISD::VSRL:               return "X86ISD::VSRL";
7066   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7067   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7068   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7069   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7070   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7071   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7072   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7073   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7074   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7075   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7076   case X86ISD::ADD:                return "X86ISD::ADD";
7077   case X86ISD::SUB:                return "X86ISD::SUB";
7078   case X86ISD::SMUL:               return "X86ISD::SMUL";
7079   case X86ISD::UMUL:               return "X86ISD::UMUL";
7080   case X86ISD::INC:                return "X86ISD::INC";
7081   case X86ISD::DEC:                return "X86ISD::DEC";
7082   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7083   case X86ISD::PTEST:              return "X86ISD::PTEST";
7084   }
7085 }
7086
7087 // isLegalAddressingMode - Return true if the addressing mode represented
7088 // by AM is legal for this target, for a load/store of the specified type.
7089 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7090                                               const Type *Ty) const {
7091   // X86 supports extremely general addressing modes.
7092   CodeModel::Model M = getTargetMachine().getCodeModel();
7093
7094   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7095   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7096     return false;
7097
7098   if (AM.BaseGV) {
7099     unsigned GVFlags =
7100       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7101
7102     // If a reference to this global requires an extra load, we can't fold it.
7103     if (isGlobalStubReference(GVFlags))
7104       return false;
7105
7106     // If BaseGV requires a register for the PIC base, we cannot also have a
7107     // BaseReg specified.
7108     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7109       return false;
7110
7111     // If lower 4G is not available, then we must use rip-relative addressing.
7112     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7113       return false;
7114   }
7115
7116   switch (AM.Scale) {
7117   case 0:
7118   case 1:
7119   case 2:
7120   case 4:
7121   case 8:
7122     // These scales always work.
7123     break;
7124   case 3:
7125   case 5:
7126   case 9:
7127     // These scales are formed with basereg+scalereg.  Only accept if there is
7128     // no basereg yet.
7129     if (AM.HasBaseReg)
7130       return false;
7131     break;
7132   default:  // Other stuff never works.
7133     return false;
7134   }
7135
7136   return true;
7137 }
7138
7139
7140 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7141   if (!Ty1->isInteger() || !Ty2->isInteger())
7142     return false;
7143   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7144   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7145   if (NumBits1 <= NumBits2)
7146     return false;
7147   return Subtarget->is64Bit() || NumBits1 < 64;
7148 }
7149
7150 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7151   if (!VT1.isInteger() || !VT2.isInteger())
7152     return false;
7153   unsigned NumBits1 = VT1.getSizeInBits();
7154   unsigned NumBits2 = VT2.getSizeInBits();
7155   if (NumBits1 <= NumBits2)
7156     return false;
7157   return Subtarget->is64Bit() || NumBits1 < 64;
7158 }
7159
7160 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7161   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7162   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7163 }
7164
7165 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7166   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7167   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7168 }
7169
7170 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7171   // i16 instructions are longer (0x66 prefix) and potentially slower.
7172   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7173 }
7174
7175 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7176 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7177 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7178 /// are assumed to be legal.
7179 bool
7180 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7181                                       EVT VT) const {
7182   // Only do shuffles on 128-bit vector types for now.
7183   if (VT.getSizeInBits() == 64)
7184     return false;
7185
7186   // FIXME: pshufb, blends, palignr, shifts.
7187   return (VT.getVectorNumElements() == 2 ||
7188           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7189           isMOVLMask(M, VT) ||
7190           isSHUFPMask(M, VT) ||
7191           isPSHUFDMask(M, VT) ||
7192           isPSHUFHWMask(M, VT) ||
7193           isPSHUFLWMask(M, VT) ||
7194           isUNPCKLMask(M, VT) ||
7195           isUNPCKHMask(M, VT) ||
7196           isUNPCKL_v_undef_Mask(M, VT) ||
7197           isUNPCKH_v_undef_Mask(M, VT));
7198 }
7199
7200 bool
7201 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7202                                           EVT VT) const {
7203   unsigned NumElts = VT.getVectorNumElements();
7204   // FIXME: This collection of masks seems suspect.
7205   if (NumElts == 2)
7206     return true;
7207   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7208     return (isMOVLMask(Mask, VT)  ||
7209             isCommutedMOVLMask(Mask, VT, true) ||
7210             isSHUFPMask(Mask, VT) ||
7211             isCommutedSHUFPMask(Mask, VT));
7212   }
7213   return false;
7214 }
7215
7216 //===----------------------------------------------------------------------===//
7217 //                           X86 Scheduler Hooks
7218 //===----------------------------------------------------------------------===//
7219
7220 // private utility function
7221 MachineBasicBlock *
7222 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7223                                                        MachineBasicBlock *MBB,
7224                                                        unsigned regOpc,
7225                                                        unsigned immOpc,
7226                                                        unsigned LoadOpc,
7227                                                        unsigned CXchgOpc,
7228                                                        unsigned copyOpc,
7229                                                        unsigned notOpc,
7230                                                        unsigned EAXreg,
7231                                                        TargetRegisterClass *RC,
7232                                                        bool invSrc) const {
7233   // For the atomic bitwise operator, we generate
7234   //   thisMBB:
7235   //   newMBB:
7236   //     ld  t1 = [bitinstr.addr]
7237   //     op  t2 = t1, [bitinstr.val]
7238   //     mov EAX = t1
7239   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7240   //     bz  newMBB
7241   //     fallthrough -->nextMBB
7242   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7243   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7244   MachineFunction::iterator MBBIter = MBB;
7245   ++MBBIter;
7246
7247   /// First build the CFG
7248   MachineFunction *F = MBB->getParent();
7249   MachineBasicBlock *thisMBB = MBB;
7250   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7251   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7252   F->insert(MBBIter, newMBB);
7253   F->insert(MBBIter, nextMBB);
7254
7255   // Move all successors to thisMBB to nextMBB
7256   nextMBB->transferSuccessors(thisMBB);
7257
7258   // Update thisMBB to fall through to newMBB
7259   thisMBB->addSuccessor(newMBB);
7260
7261   // newMBB jumps to itself and fall through to nextMBB
7262   newMBB->addSuccessor(nextMBB);
7263   newMBB->addSuccessor(newMBB);
7264
7265   // Insert instructions into newMBB based on incoming instruction
7266   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7267          "unexpected number of operands");
7268   DebugLoc dl = bInstr->getDebugLoc();
7269   MachineOperand& destOper = bInstr->getOperand(0);
7270   MachineOperand* argOpers[2 + X86AddrNumOperands];
7271   int numArgs = bInstr->getNumOperands() - 1;
7272   for (int i=0; i < numArgs; ++i)
7273     argOpers[i] = &bInstr->getOperand(i+1);
7274
7275   // x86 address has 4 operands: base, index, scale, and displacement
7276   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7277   int valArgIndx = lastAddrIndx + 1;
7278
7279   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7280   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7281   for (int i=0; i <= lastAddrIndx; ++i)
7282     (*MIB).addOperand(*argOpers[i]);
7283
7284   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7285   if (invSrc) {
7286     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7287   }
7288   else
7289     tt = t1;
7290
7291   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7292   assert((argOpers[valArgIndx]->isReg() ||
7293           argOpers[valArgIndx]->isImm()) &&
7294          "invalid operand");
7295   if (argOpers[valArgIndx]->isReg())
7296     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7297   else
7298     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7299   MIB.addReg(tt);
7300   (*MIB).addOperand(*argOpers[valArgIndx]);
7301
7302   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7303   MIB.addReg(t1);
7304
7305   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7306   for (int i=0; i <= lastAddrIndx; ++i)
7307     (*MIB).addOperand(*argOpers[i]);
7308   MIB.addReg(t2);
7309   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7310   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7311
7312   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7313   MIB.addReg(EAXreg);
7314
7315   // insert branch
7316   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7317
7318   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7319   return nextMBB;
7320 }
7321
7322 // private utility function:  64 bit atomics on 32 bit host.
7323 MachineBasicBlock *
7324 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7325                                                        MachineBasicBlock *MBB,
7326                                                        unsigned regOpcL,
7327                                                        unsigned regOpcH,
7328                                                        unsigned immOpcL,
7329                                                        unsigned immOpcH,
7330                                                        bool invSrc) const {
7331   // For the atomic bitwise operator, we generate
7332   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7333   //     ld t1,t2 = [bitinstr.addr]
7334   //   newMBB:
7335   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7336   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7337   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7338   //     mov ECX, EBX <- t5, t6
7339   //     mov EAX, EDX <- t1, t2
7340   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7341   //     mov t3, t4 <- EAX, EDX
7342   //     bz  newMBB
7343   //     result in out1, out2
7344   //     fallthrough -->nextMBB
7345
7346   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7347   const unsigned LoadOpc = X86::MOV32rm;
7348   const unsigned copyOpc = X86::MOV32rr;
7349   const unsigned NotOpc = X86::NOT32r;
7350   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7351   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7352   MachineFunction::iterator MBBIter = MBB;
7353   ++MBBIter;
7354
7355   /// First build the CFG
7356   MachineFunction *F = MBB->getParent();
7357   MachineBasicBlock *thisMBB = MBB;
7358   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7359   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7360   F->insert(MBBIter, newMBB);
7361   F->insert(MBBIter, nextMBB);
7362
7363   // Move all successors to thisMBB to nextMBB
7364   nextMBB->transferSuccessors(thisMBB);
7365
7366   // Update thisMBB to fall through to newMBB
7367   thisMBB->addSuccessor(newMBB);
7368
7369   // newMBB jumps to itself and fall through to nextMBB
7370   newMBB->addSuccessor(nextMBB);
7371   newMBB->addSuccessor(newMBB);
7372
7373   DebugLoc dl = bInstr->getDebugLoc();
7374   // Insert instructions into newMBB based on incoming instruction
7375   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7376   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7377          "unexpected number of operands");
7378   MachineOperand& dest1Oper = bInstr->getOperand(0);
7379   MachineOperand& dest2Oper = bInstr->getOperand(1);
7380   MachineOperand* argOpers[2 + X86AddrNumOperands];
7381   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7382     argOpers[i] = &bInstr->getOperand(i+2);
7383
7384   // x86 address has 4 operands: base, index, scale, and displacement
7385   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7386
7387   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7388   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7389   for (int i=0; i <= lastAddrIndx; ++i)
7390     (*MIB).addOperand(*argOpers[i]);
7391   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7392   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7393   // add 4 to displacement.
7394   for (int i=0; i <= lastAddrIndx-2; ++i)
7395     (*MIB).addOperand(*argOpers[i]);
7396   MachineOperand newOp3 = *(argOpers[3]);
7397   if (newOp3.isImm())
7398     newOp3.setImm(newOp3.getImm()+4);
7399   else
7400     newOp3.setOffset(newOp3.getOffset()+4);
7401   (*MIB).addOperand(newOp3);
7402   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7403
7404   // t3/4 are defined later, at the bottom of the loop
7405   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7406   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7407   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7408     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7409   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7410     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7411
7412   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7413   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7414   if (invSrc) {
7415     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7416     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7417   } else {
7418     tt1 = t1;
7419     tt2 = t2;
7420   }
7421
7422   int valArgIndx = lastAddrIndx + 1;
7423   assert((argOpers[valArgIndx]->isReg() ||
7424           argOpers[valArgIndx]->isImm()) &&
7425          "invalid operand");
7426   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7427   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7428   if (argOpers[valArgIndx]->isReg())
7429     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7430   else
7431     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7432   if (regOpcL != X86::MOV32rr)
7433     MIB.addReg(tt1);
7434   (*MIB).addOperand(*argOpers[valArgIndx]);
7435   assert(argOpers[valArgIndx + 1]->isReg() ==
7436          argOpers[valArgIndx]->isReg());
7437   assert(argOpers[valArgIndx + 1]->isImm() ==
7438          argOpers[valArgIndx]->isImm());
7439   if (argOpers[valArgIndx + 1]->isReg())
7440     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7441   else
7442     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7443   if (regOpcH != X86::MOV32rr)
7444     MIB.addReg(tt2);
7445   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7446
7447   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7448   MIB.addReg(t1);
7449   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7450   MIB.addReg(t2);
7451
7452   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7453   MIB.addReg(t5);
7454   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7455   MIB.addReg(t6);
7456
7457   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7458   for (int i=0; i <= lastAddrIndx; ++i)
7459     (*MIB).addOperand(*argOpers[i]);
7460
7461   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7462   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7463
7464   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7465   MIB.addReg(X86::EAX);
7466   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7467   MIB.addReg(X86::EDX);
7468
7469   // insert branch
7470   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7471
7472   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7473   return nextMBB;
7474 }
7475
7476 // private utility function
7477 MachineBasicBlock *
7478 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7479                                                       MachineBasicBlock *MBB,
7480                                                       unsigned cmovOpc) const {
7481   // For the atomic min/max operator, we generate
7482   //   thisMBB:
7483   //   newMBB:
7484   //     ld t1 = [min/max.addr]
7485   //     mov t2 = [min/max.val]
7486   //     cmp  t1, t2
7487   //     cmov[cond] t2 = t1
7488   //     mov EAX = t1
7489   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7490   //     bz   newMBB
7491   //     fallthrough -->nextMBB
7492   //
7493   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7494   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7495   MachineFunction::iterator MBBIter = MBB;
7496   ++MBBIter;
7497
7498   /// First build the CFG
7499   MachineFunction *F = MBB->getParent();
7500   MachineBasicBlock *thisMBB = MBB;
7501   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7502   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7503   F->insert(MBBIter, newMBB);
7504   F->insert(MBBIter, nextMBB);
7505
7506   // Move all successors to thisMBB to nextMBB
7507   nextMBB->transferSuccessors(thisMBB);
7508
7509   // Update thisMBB to fall through to newMBB
7510   thisMBB->addSuccessor(newMBB);
7511
7512   // newMBB jumps to newMBB and fall through to nextMBB
7513   newMBB->addSuccessor(nextMBB);
7514   newMBB->addSuccessor(newMBB);
7515
7516   DebugLoc dl = mInstr->getDebugLoc();
7517   // Insert instructions into newMBB based on incoming instruction
7518   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7519          "unexpected number of operands");
7520   MachineOperand& destOper = mInstr->getOperand(0);
7521   MachineOperand* argOpers[2 + X86AddrNumOperands];
7522   int numArgs = mInstr->getNumOperands() - 1;
7523   for (int i=0; i < numArgs; ++i)
7524     argOpers[i] = &mInstr->getOperand(i+1);
7525
7526   // x86 address has 4 operands: base, index, scale, and displacement
7527   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7528   int valArgIndx = lastAddrIndx + 1;
7529
7530   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7531   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7532   for (int i=0; i <= lastAddrIndx; ++i)
7533     (*MIB).addOperand(*argOpers[i]);
7534
7535   // We only support register and immediate values
7536   assert((argOpers[valArgIndx]->isReg() ||
7537           argOpers[valArgIndx]->isImm()) &&
7538          "invalid operand");
7539
7540   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7541   if (argOpers[valArgIndx]->isReg())
7542     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7543   else
7544     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7545   (*MIB).addOperand(*argOpers[valArgIndx]);
7546
7547   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7548   MIB.addReg(t1);
7549
7550   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7551   MIB.addReg(t1);
7552   MIB.addReg(t2);
7553
7554   // Generate movc
7555   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7556   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7557   MIB.addReg(t2);
7558   MIB.addReg(t1);
7559
7560   // Cmp and exchange if none has modified the memory location
7561   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7562   for (int i=0; i <= lastAddrIndx; ++i)
7563     (*MIB).addOperand(*argOpers[i]);
7564   MIB.addReg(t3);
7565   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7566   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7567
7568   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7569   MIB.addReg(X86::EAX);
7570
7571   // insert branch
7572   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7573
7574   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7575   return nextMBB;
7576 }
7577
7578
7579 MachineBasicBlock *
7580 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7581                                                MachineBasicBlock *BB) const {
7582   DebugLoc dl = MI->getDebugLoc();
7583   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7584   switch (MI->getOpcode()) {
7585   default: assert(false && "Unexpected instr type to insert");
7586   case X86::CMOV_V1I64:
7587   case X86::CMOV_FR32:
7588   case X86::CMOV_FR64:
7589   case X86::CMOV_V4F32:
7590   case X86::CMOV_V2F64:
7591   case X86::CMOV_V2I64: {
7592     // To "insert" a SELECT_CC instruction, we actually have to insert the
7593     // diamond control-flow pattern.  The incoming instruction knows the
7594     // destination vreg to set, the condition code register to branch on, the
7595     // true/false values to select between, and a branch opcode to use.
7596     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7597     MachineFunction::iterator It = BB;
7598     ++It;
7599
7600     //  thisMBB:
7601     //  ...
7602     //   TrueVal = ...
7603     //   cmpTY ccX, r1, r2
7604     //   bCC copy1MBB
7605     //   fallthrough --> copy0MBB
7606     MachineBasicBlock *thisMBB = BB;
7607     MachineFunction *F = BB->getParent();
7608     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7609     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7610     unsigned Opc =
7611       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7612     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7613     F->insert(It, copy0MBB);
7614     F->insert(It, sinkMBB);
7615     // Update machine-CFG edges by transferring all successors of the current
7616     // block to the new block which will contain the Phi node for the select.
7617     sinkMBB->transferSuccessors(BB);
7618
7619     // Add the true and fallthrough blocks as its successors.
7620     BB->addSuccessor(copy0MBB);
7621     BB->addSuccessor(sinkMBB);
7622
7623     //  copy0MBB:
7624     //   %FalseValue = ...
7625     //   # fallthrough to sinkMBB
7626     BB = copy0MBB;
7627
7628     // Update machine-CFG edges
7629     BB->addSuccessor(sinkMBB);
7630
7631     //  sinkMBB:
7632     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7633     //  ...
7634     BB = sinkMBB;
7635     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7636       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7637       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7638
7639     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7640     return BB;
7641   }
7642
7643   case X86::FP32_TO_INT16_IN_MEM:
7644   case X86::FP32_TO_INT32_IN_MEM:
7645   case X86::FP32_TO_INT64_IN_MEM:
7646   case X86::FP64_TO_INT16_IN_MEM:
7647   case X86::FP64_TO_INT32_IN_MEM:
7648   case X86::FP64_TO_INT64_IN_MEM:
7649   case X86::FP80_TO_INT16_IN_MEM:
7650   case X86::FP80_TO_INT32_IN_MEM:
7651   case X86::FP80_TO_INT64_IN_MEM: {
7652     // Change the floating point control register to use "round towards zero"
7653     // mode when truncating to an integer value.
7654     MachineFunction *F = BB->getParent();
7655     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7656     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7657
7658     // Load the old value of the high byte of the control word...
7659     unsigned OldCW =
7660       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7661     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7662                       CWFrameIdx);
7663
7664     // Set the high part to be round to zero...
7665     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7666       .addImm(0xC7F);
7667
7668     // Reload the modified control word now...
7669     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7670
7671     // Restore the memory image of control word to original value
7672     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7673       .addReg(OldCW);
7674
7675     // Get the X86 opcode to use.
7676     unsigned Opc;
7677     switch (MI->getOpcode()) {
7678     default: llvm_unreachable("illegal opcode!");
7679     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7680     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7681     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7682     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7683     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7684     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7685     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7686     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7687     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7688     }
7689
7690     X86AddressMode AM;
7691     MachineOperand &Op = MI->getOperand(0);
7692     if (Op.isReg()) {
7693       AM.BaseType = X86AddressMode::RegBase;
7694       AM.Base.Reg = Op.getReg();
7695     } else {
7696       AM.BaseType = X86AddressMode::FrameIndexBase;
7697       AM.Base.FrameIndex = Op.getIndex();
7698     }
7699     Op = MI->getOperand(1);
7700     if (Op.isImm())
7701       AM.Scale = Op.getImm();
7702     Op = MI->getOperand(2);
7703     if (Op.isImm())
7704       AM.IndexReg = Op.getImm();
7705     Op = MI->getOperand(3);
7706     if (Op.isGlobal()) {
7707       AM.GV = Op.getGlobal();
7708     } else {
7709       AM.Disp = Op.getImm();
7710     }
7711     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7712                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7713
7714     // Reload the original control word now.
7715     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7716
7717     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7718     return BB;
7719   }
7720   case X86::ATOMAND32:
7721     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7722                                                X86::AND32ri, X86::MOV32rm,
7723                                                X86::LCMPXCHG32, X86::MOV32rr,
7724                                                X86::NOT32r, X86::EAX,
7725                                                X86::GR32RegisterClass);
7726   case X86::ATOMOR32:
7727     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7728                                                X86::OR32ri, X86::MOV32rm,
7729                                                X86::LCMPXCHG32, X86::MOV32rr,
7730                                                X86::NOT32r, X86::EAX,
7731                                                X86::GR32RegisterClass);
7732   case X86::ATOMXOR32:
7733     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7734                                                X86::XOR32ri, X86::MOV32rm,
7735                                                X86::LCMPXCHG32, X86::MOV32rr,
7736                                                X86::NOT32r, X86::EAX,
7737                                                X86::GR32RegisterClass);
7738   case X86::ATOMNAND32:
7739     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7740                                                X86::AND32ri, X86::MOV32rm,
7741                                                X86::LCMPXCHG32, X86::MOV32rr,
7742                                                X86::NOT32r, X86::EAX,
7743                                                X86::GR32RegisterClass, true);
7744   case X86::ATOMMIN32:
7745     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7746   case X86::ATOMMAX32:
7747     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7748   case X86::ATOMUMIN32:
7749     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7750   case X86::ATOMUMAX32:
7751     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7752
7753   case X86::ATOMAND16:
7754     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7755                                                X86::AND16ri, X86::MOV16rm,
7756                                                X86::LCMPXCHG16, X86::MOV16rr,
7757                                                X86::NOT16r, X86::AX,
7758                                                X86::GR16RegisterClass);
7759   case X86::ATOMOR16:
7760     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7761                                                X86::OR16ri, X86::MOV16rm,
7762                                                X86::LCMPXCHG16, X86::MOV16rr,
7763                                                X86::NOT16r, X86::AX,
7764                                                X86::GR16RegisterClass);
7765   case X86::ATOMXOR16:
7766     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7767                                                X86::XOR16ri, X86::MOV16rm,
7768                                                X86::LCMPXCHG16, X86::MOV16rr,
7769                                                X86::NOT16r, X86::AX,
7770                                                X86::GR16RegisterClass);
7771   case X86::ATOMNAND16:
7772     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7773                                                X86::AND16ri, X86::MOV16rm,
7774                                                X86::LCMPXCHG16, X86::MOV16rr,
7775                                                X86::NOT16r, X86::AX,
7776                                                X86::GR16RegisterClass, true);
7777   case X86::ATOMMIN16:
7778     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7779   case X86::ATOMMAX16:
7780     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7781   case X86::ATOMUMIN16:
7782     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7783   case X86::ATOMUMAX16:
7784     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7785
7786   case X86::ATOMAND8:
7787     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7788                                                X86::AND8ri, X86::MOV8rm,
7789                                                X86::LCMPXCHG8, X86::MOV8rr,
7790                                                X86::NOT8r, X86::AL,
7791                                                X86::GR8RegisterClass);
7792   case X86::ATOMOR8:
7793     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7794                                                X86::OR8ri, X86::MOV8rm,
7795                                                X86::LCMPXCHG8, X86::MOV8rr,
7796                                                X86::NOT8r, X86::AL,
7797                                                X86::GR8RegisterClass);
7798   case X86::ATOMXOR8:
7799     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7800                                                X86::XOR8ri, X86::MOV8rm,
7801                                                X86::LCMPXCHG8, X86::MOV8rr,
7802                                                X86::NOT8r, X86::AL,
7803                                                X86::GR8RegisterClass);
7804   case X86::ATOMNAND8:
7805     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7806                                                X86::AND8ri, X86::MOV8rm,
7807                                                X86::LCMPXCHG8, X86::MOV8rr,
7808                                                X86::NOT8r, X86::AL,
7809                                                X86::GR8RegisterClass, true);
7810   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7811   // This group is for 64-bit host.
7812   case X86::ATOMAND64:
7813     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7814                                                X86::AND64ri32, X86::MOV64rm,
7815                                                X86::LCMPXCHG64, X86::MOV64rr,
7816                                                X86::NOT64r, X86::RAX,
7817                                                X86::GR64RegisterClass);
7818   case X86::ATOMOR64:
7819     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7820                                                X86::OR64ri32, X86::MOV64rm,
7821                                                X86::LCMPXCHG64, X86::MOV64rr,
7822                                                X86::NOT64r, X86::RAX,
7823                                                X86::GR64RegisterClass);
7824   case X86::ATOMXOR64:
7825     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7826                                                X86::XOR64ri32, X86::MOV64rm,
7827                                                X86::LCMPXCHG64, X86::MOV64rr,
7828                                                X86::NOT64r, X86::RAX,
7829                                                X86::GR64RegisterClass);
7830   case X86::ATOMNAND64:
7831     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7832                                                X86::AND64ri32, X86::MOV64rm,
7833                                                X86::LCMPXCHG64, X86::MOV64rr,
7834                                                X86::NOT64r, X86::RAX,
7835                                                X86::GR64RegisterClass, true);
7836   case X86::ATOMMIN64:
7837     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7838   case X86::ATOMMAX64:
7839     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7840   case X86::ATOMUMIN64:
7841     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7842   case X86::ATOMUMAX64:
7843     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7844
7845   // This group does 64-bit operations on a 32-bit host.
7846   case X86::ATOMAND6432:
7847     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7848                                                X86::AND32rr, X86::AND32rr,
7849                                                X86::AND32ri, X86::AND32ri,
7850                                                false);
7851   case X86::ATOMOR6432:
7852     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7853                                                X86::OR32rr, X86::OR32rr,
7854                                                X86::OR32ri, X86::OR32ri,
7855                                                false);
7856   case X86::ATOMXOR6432:
7857     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7858                                                X86::XOR32rr, X86::XOR32rr,
7859                                                X86::XOR32ri, X86::XOR32ri,
7860                                                false);
7861   case X86::ATOMNAND6432:
7862     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7863                                                X86::AND32rr, X86::AND32rr,
7864                                                X86::AND32ri, X86::AND32ri,
7865                                                true);
7866   case X86::ATOMADD6432:
7867     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7868                                                X86::ADD32rr, X86::ADC32rr,
7869                                                X86::ADD32ri, X86::ADC32ri,
7870                                                false);
7871   case X86::ATOMSUB6432:
7872     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7873                                                X86::SUB32rr, X86::SBB32rr,
7874                                                X86::SUB32ri, X86::SBB32ri,
7875                                                false);
7876   case X86::ATOMSWAP6432:
7877     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7878                                                X86::MOV32rr, X86::MOV32rr,
7879                                                X86::MOV32ri, X86::MOV32ri,
7880                                                false);
7881   }
7882 }
7883
7884 //===----------------------------------------------------------------------===//
7885 //                           X86 Optimization Hooks
7886 //===----------------------------------------------------------------------===//
7887
7888 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7889                                                        const APInt &Mask,
7890                                                        APInt &KnownZero,
7891                                                        APInt &KnownOne,
7892                                                        const SelectionDAG &DAG,
7893                                                        unsigned Depth) const {
7894   unsigned Opc = Op.getOpcode();
7895   assert((Opc >= ISD::BUILTIN_OP_END ||
7896           Opc == ISD::INTRINSIC_WO_CHAIN ||
7897           Opc == ISD::INTRINSIC_W_CHAIN ||
7898           Opc == ISD::INTRINSIC_VOID) &&
7899          "Should use MaskedValueIsZero if you don't know whether Op"
7900          " is a target node!");
7901
7902   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7903   switch (Opc) {
7904   default: break;
7905   case X86ISD::ADD:
7906   case X86ISD::SUB:
7907   case X86ISD::SMUL:
7908   case X86ISD::UMUL:
7909   case X86ISD::INC:
7910   case X86ISD::DEC:
7911     // These nodes' second result is a boolean.
7912     if (Op.getResNo() == 0)
7913       break;
7914     // Fallthrough
7915   case X86ISD::SETCC:
7916     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7917                                        Mask.getBitWidth() - 1);
7918     break;
7919   }
7920 }
7921
7922 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7923 /// node is a GlobalAddress + offset.
7924 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7925                                        GlobalValue* &GA, int64_t &Offset) const{
7926   if (N->getOpcode() == X86ISD::Wrapper) {
7927     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7928       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7929       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7930       return true;
7931     }
7932   }
7933   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7934 }
7935
7936 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7937                                const TargetLowering &TLI) {
7938   GlobalValue *GV;
7939   int64_t Offset = 0;
7940   if (TLI.isGAPlusOffset(Base, GV, Offset))
7941     return (GV->getAlignment() >= N && (Offset % N) == 0);
7942   // DAG combine handles the stack object case.
7943   return false;
7944 }
7945
7946 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7947                                      EVT EVT, LoadSDNode *&LDBase,
7948                                      unsigned &LastLoadedElt,
7949                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7950                                      const TargetLowering &TLI) {
7951   LDBase = NULL;
7952   LastLoadedElt = -1U;
7953   for (unsigned i = 0; i < NumElems; ++i) {
7954     if (N->getMaskElt(i) < 0) {
7955       if (!LDBase)
7956         return false;
7957       continue;
7958     }
7959
7960     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7961     if (!Elt.getNode() ||
7962         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7963       return false;
7964     if (!LDBase) {
7965       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7966         return false;
7967       LDBase = cast<LoadSDNode>(Elt.getNode());
7968       LastLoadedElt = i;
7969       continue;
7970     }
7971     if (Elt.getOpcode() == ISD::UNDEF)
7972       continue;
7973
7974     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7975     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7976       return false;
7977     LastLoadedElt = i;
7978   }
7979   return true;
7980 }
7981
7982 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7983 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7984 /// if the load addresses are consecutive, non-overlapping, and in the right
7985 /// order.  In the case of v2i64, it will see if it can rewrite the
7986 /// shuffle to be an appropriate build vector so it can take advantage of
7987 // performBuildVectorCombine.
7988 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7989                                      const TargetLowering &TLI) {
7990   DebugLoc dl = N->getDebugLoc();
7991   EVT VT = N->getValueType(0);
7992   EVT EVT = VT.getVectorElementType();
7993   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7994   unsigned NumElems = VT.getVectorNumElements();
7995
7996   if (VT.getSizeInBits() != 128)
7997     return SDValue();
7998
7999   // Try to combine a vector_shuffle into a 128-bit load.
8000   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8001   LoadSDNode *LD = NULL;
8002   unsigned LastLoadedElt;
8003   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
8004                                 MFI, TLI))
8005     return SDValue();
8006
8007   if (LastLoadedElt == NumElems - 1) {
8008     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8009       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8010                          LD->getSrcValue(), LD->getSrcValueOffset(),
8011                          LD->isVolatile());
8012     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8013                        LD->getSrcValue(), LD->getSrcValueOffset(),
8014                        LD->isVolatile(), LD->getAlignment());
8015   } else if (NumElems == 4 && LastLoadedElt == 1) {
8016     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8017     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8018     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8019     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8020   }
8021   return SDValue();
8022 }
8023
8024 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8025 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8026                                     const X86Subtarget *Subtarget) {
8027   DebugLoc DL = N->getDebugLoc();
8028   SDValue Cond = N->getOperand(0);
8029   // Get the LHS/RHS of the select.
8030   SDValue LHS = N->getOperand(1);
8031   SDValue RHS = N->getOperand(2);
8032
8033   // If we have SSE[12] support, try to form min/max nodes.
8034   if (Subtarget->hasSSE2() &&
8035       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8036       Cond.getOpcode() == ISD::SETCC) {
8037     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8038
8039     unsigned Opcode = 0;
8040     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8041       switch (CC) {
8042       default: break;
8043       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8044       case ISD::SETULE:
8045       case ISD::SETLE:
8046         if (!UnsafeFPMath) break;
8047         // FALL THROUGH.
8048       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8049       case ISD::SETLT:
8050         Opcode = X86ISD::FMIN;
8051         break;
8052
8053       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8054       case ISD::SETUGT:
8055       case ISD::SETGT:
8056         if (!UnsafeFPMath) break;
8057         // FALL THROUGH.
8058       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8059       case ISD::SETGE:
8060         Opcode = X86ISD::FMAX;
8061         break;
8062       }
8063     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8064       switch (CC) {
8065       default: break;
8066       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8067       case ISD::SETUGT:
8068       case ISD::SETGT:
8069         if (!UnsafeFPMath) break;
8070         // FALL THROUGH.
8071       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8072       case ISD::SETGE:
8073         Opcode = X86ISD::FMIN;
8074         break;
8075
8076       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8077       case ISD::SETULE:
8078       case ISD::SETLE:
8079         if (!UnsafeFPMath) break;
8080         // FALL THROUGH.
8081       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8082       case ISD::SETLT:
8083         Opcode = X86ISD::FMAX;
8084         break;
8085       }
8086     }
8087
8088     if (Opcode)
8089       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8090   }
8091
8092   // If this is a select between two integer constants, try to do some
8093   // optimizations.
8094   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8095     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8096       // Don't do this for crazy integer types.
8097       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8098         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8099         // so that TrueC (the true value) is larger than FalseC.
8100         bool NeedsCondInvert = false;
8101
8102         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8103             // Efficiently invertible.
8104             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8105              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8106               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8107           NeedsCondInvert = true;
8108           std::swap(TrueC, FalseC);
8109         }
8110
8111         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8112         if (FalseC->getAPIntValue() == 0 &&
8113             TrueC->getAPIntValue().isPowerOf2()) {
8114           if (NeedsCondInvert) // Invert the condition if needed.
8115             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8116                                DAG.getConstant(1, Cond.getValueType()));
8117
8118           // Zero extend the condition if needed.
8119           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8120
8121           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8122           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8123                              DAG.getConstant(ShAmt, MVT::i8));
8124         }
8125
8126         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8127         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8128           if (NeedsCondInvert) // Invert the condition if needed.
8129             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8130                                DAG.getConstant(1, Cond.getValueType()));
8131
8132           // Zero extend the condition if needed.
8133           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8134                              FalseC->getValueType(0), Cond);
8135           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8136                              SDValue(FalseC, 0));
8137         }
8138
8139         // Optimize cases that will turn into an LEA instruction.  This requires
8140         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8141         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8142           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8143           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8144
8145           bool isFastMultiplier = false;
8146           if (Diff < 10) {
8147             switch ((unsigned char)Diff) {
8148               default: break;
8149               case 1:  // result = add base, cond
8150               case 2:  // result = lea base(    , cond*2)
8151               case 3:  // result = lea base(cond, cond*2)
8152               case 4:  // result = lea base(    , cond*4)
8153               case 5:  // result = lea base(cond, cond*4)
8154               case 8:  // result = lea base(    , cond*8)
8155               case 9:  // result = lea base(cond, cond*8)
8156                 isFastMultiplier = true;
8157                 break;
8158             }
8159           }
8160
8161           if (isFastMultiplier) {
8162             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8163             if (NeedsCondInvert) // Invert the condition if needed.
8164               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8165                                  DAG.getConstant(1, Cond.getValueType()));
8166
8167             // Zero extend the condition if needed.
8168             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8169                                Cond);
8170             // Scale the condition by the difference.
8171             if (Diff != 1)
8172               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8173                                  DAG.getConstant(Diff, Cond.getValueType()));
8174
8175             // Add the base if non-zero.
8176             if (FalseC->getAPIntValue() != 0)
8177               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8178                                  SDValue(FalseC, 0));
8179             return Cond;
8180           }
8181         }
8182       }
8183   }
8184
8185   return SDValue();
8186 }
8187
8188 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8189 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8190                                   TargetLowering::DAGCombinerInfo &DCI) {
8191   DebugLoc DL = N->getDebugLoc();
8192
8193   // If the flag operand isn't dead, don't touch this CMOV.
8194   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8195     return SDValue();
8196
8197   // If this is a select between two integer constants, try to do some
8198   // optimizations.  Note that the operands are ordered the opposite of SELECT
8199   // operands.
8200   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8201     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8202       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8203       // larger than FalseC (the false value).
8204       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8205
8206       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8207         CC = X86::GetOppositeBranchCondition(CC);
8208         std::swap(TrueC, FalseC);
8209       }
8210
8211       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8212       // This is efficient for any integer data type (including i8/i16) and
8213       // shift amount.
8214       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8215         SDValue Cond = N->getOperand(3);
8216         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8217                            DAG.getConstant(CC, MVT::i8), Cond);
8218
8219         // Zero extend the condition if needed.
8220         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8221
8222         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8223         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8224                            DAG.getConstant(ShAmt, MVT::i8));
8225         if (N->getNumValues() == 2)  // Dead flag value?
8226           return DCI.CombineTo(N, Cond, SDValue());
8227         return Cond;
8228       }
8229
8230       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8231       // for any integer data type, including i8/i16.
8232       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8233         SDValue Cond = N->getOperand(3);
8234         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8235                            DAG.getConstant(CC, MVT::i8), Cond);
8236
8237         // Zero extend the condition if needed.
8238         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8239                            FalseC->getValueType(0), Cond);
8240         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8241                            SDValue(FalseC, 0));
8242
8243         if (N->getNumValues() == 2)  // Dead flag value?
8244           return DCI.CombineTo(N, Cond, SDValue());
8245         return Cond;
8246       }
8247
8248       // Optimize cases that will turn into an LEA instruction.  This requires
8249       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8250       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8251         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8252         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8253
8254         bool isFastMultiplier = false;
8255         if (Diff < 10) {
8256           switch ((unsigned char)Diff) {
8257           default: break;
8258           case 1:  // result = add base, cond
8259           case 2:  // result = lea base(    , cond*2)
8260           case 3:  // result = lea base(cond, cond*2)
8261           case 4:  // result = lea base(    , cond*4)
8262           case 5:  // result = lea base(cond, cond*4)
8263           case 8:  // result = lea base(    , cond*8)
8264           case 9:  // result = lea base(cond, cond*8)
8265             isFastMultiplier = true;
8266             break;
8267           }
8268         }
8269
8270         if (isFastMultiplier) {
8271           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8272           SDValue Cond = N->getOperand(3);
8273           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8274                              DAG.getConstant(CC, MVT::i8), Cond);
8275           // Zero extend the condition if needed.
8276           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8277                              Cond);
8278           // Scale the condition by the difference.
8279           if (Diff != 1)
8280             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8281                                DAG.getConstant(Diff, Cond.getValueType()));
8282
8283           // Add the base if non-zero.
8284           if (FalseC->getAPIntValue() != 0)
8285             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8286                                SDValue(FalseC, 0));
8287           if (N->getNumValues() == 2)  // Dead flag value?
8288             return DCI.CombineTo(N, Cond, SDValue());
8289           return Cond;
8290         }
8291       }
8292     }
8293   }
8294   return SDValue();
8295 }
8296
8297
8298 /// PerformMulCombine - Optimize a single multiply with constant into two
8299 /// in order to implement it with two cheaper instructions, e.g.
8300 /// LEA + SHL, LEA + LEA.
8301 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8302                                  TargetLowering::DAGCombinerInfo &DCI) {
8303   if (DAG.getMachineFunction().
8304       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8305     return SDValue();
8306
8307   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8308     return SDValue();
8309
8310   EVT VT = N->getValueType(0);
8311   if (VT != MVT::i64)
8312     return SDValue();
8313
8314   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8315   if (!C)
8316     return SDValue();
8317   uint64_t MulAmt = C->getZExtValue();
8318   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8319     return SDValue();
8320
8321   uint64_t MulAmt1 = 0;
8322   uint64_t MulAmt2 = 0;
8323   if ((MulAmt % 9) == 0) {
8324     MulAmt1 = 9;
8325     MulAmt2 = MulAmt / 9;
8326   } else if ((MulAmt % 5) == 0) {
8327     MulAmt1 = 5;
8328     MulAmt2 = MulAmt / 5;
8329   } else if ((MulAmt % 3) == 0) {
8330     MulAmt1 = 3;
8331     MulAmt2 = MulAmt / 3;
8332   }
8333   if (MulAmt2 &&
8334       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8335     DebugLoc DL = N->getDebugLoc();
8336
8337     if (isPowerOf2_64(MulAmt2) &&
8338         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8339       // If second multiplifer is pow2, issue it first. We want the multiply by
8340       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8341       // is an add.
8342       std::swap(MulAmt1, MulAmt2);
8343
8344     SDValue NewMul;
8345     if (isPowerOf2_64(MulAmt1))
8346       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8347                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8348     else
8349       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8350                            DAG.getConstant(MulAmt1, VT));
8351
8352     if (isPowerOf2_64(MulAmt2))
8353       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8354                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8355     else
8356       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8357                            DAG.getConstant(MulAmt2, VT));
8358
8359     // Do not add new nodes to DAG combiner worklist.
8360     DCI.CombineTo(N, NewMul, false);
8361   }
8362   return SDValue();
8363 }
8364
8365
8366 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8367 ///                       when possible.
8368 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8369                                    const X86Subtarget *Subtarget) {
8370   // On X86 with SSE2 support, we can transform this to a vector shift if
8371   // all elements are shifted by the same amount.  We can't do this in legalize
8372   // because the a constant vector is typically transformed to a constant pool
8373   // so we have no knowledge of the shift amount.
8374   if (!Subtarget->hasSSE2())
8375     return SDValue();
8376
8377   EVT VT = N->getValueType(0);
8378   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8379     return SDValue();
8380
8381   SDValue ShAmtOp = N->getOperand(1);
8382   EVT EltVT = VT.getVectorElementType();
8383   DebugLoc DL = N->getDebugLoc();
8384   SDValue BaseShAmt;
8385   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8386     unsigned NumElts = VT.getVectorNumElements();
8387     unsigned i = 0;
8388     for (; i != NumElts; ++i) {
8389       SDValue Arg = ShAmtOp.getOperand(i);
8390       if (Arg.getOpcode() == ISD::UNDEF) continue;
8391       BaseShAmt = Arg;
8392       break;
8393     }
8394     for (; i != NumElts; ++i) {
8395       SDValue Arg = ShAmtOp.getOperand(i);
8396       if (Arg.getOpcode() == ISD::UNDEF) continue;
8397       if (Arg != BaseShAmt) {
8398         return SDValue();
8399       }
8400     }
8401   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8402              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8403     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8404                             DAG.getIntPtrConstant(0));
8405   } else
8406     return SDValue();
8407
8408   if (EltVT.bitsGT(MVT::i32))
8409     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8410   else if (EltVT.bitsLT(MVT::i32))
8411     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8412
8413   // The shift amount is identical so we can do a vector shift.
8414   SDValue  ValOp = N->getOperand(0);
8415   switch (N->getOpcode()) {
8416   default:
8417     llvm_unreachable("Unknown shift opcode!");
8418     break;
8419   case ISD::SHL:
8420     if (VT == MVT::v2i64)
8421       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8422                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8423                          ValOp, BaseShAmt);
8424     if (VT == MVT::v4i32)
8425       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8426                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8427                          ValOp, BaseShAmt);
8428     if (VT == MVT::v8i16)
8429       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8430                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8431                          ValOp, BaseShAmt);
8432     break;
8433   case ISD::SRA:
8434     if (VT == MVT::v4i32)
8435       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8436                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8437                          ValOp, BaseShAmt);
8438     if (VT == MVT::v8i16)
8439       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8440                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8441                          ValOp, BaseShAmt);
8442     break;
8443   case ISD::SRL:
8444     if (VT == MVT::v2i64)
8445       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8446                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8447                          ValOp, BaseShAmt);
8448     if (VT == MVT::v4i32)
8449       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8450                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8451                          ValOp, BaseShAmt);
8452     if (VT ==  MVT::v8i16)
8453       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8454                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8455                          ValOp, BaseShAmt);
8456     break;
8457   }
8458   return SDValue();
8459 }
8460
8461 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8462 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8463                                    const X86Subtarget *Subtarget) {
8464   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8465   // the FP state in cases where an emms may be missing.
8466   // A preferable solution to the general problem is to figure out the right
8467   // places to insert EMMS.  This qualifies as a quick hack.
8468
8469   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8470   StoreSDNode *St = cast<StoreSDNode>(N);
8471   EVT VT = St->getValue().getValueType();
8472   if (VT.getSizeInBits() != 64)
8473     return SDValue();
8474
8475   const Function *F = DAG.getMachineFunction().getFunction();
8476   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8477   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8478     && Subtarget->hasSSE2();
8479   if ((VT.isVector() ||
8480        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8481       isa<LoadSDNode>(St->getValue()) &&
8482       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8483       St->getChain().hasOneUse() && !St->isVolatile()) {
8484     SDNode* LdVal = St->getValue().getNode();
8485     LoadSDNode *Ld = 0;
8486     int TokenFactorIndex = -1;
8487     SmallVector<SDValue, 8> Ops;
8488     SDNode* ChainVal = St->getChain().getNode();
8489     // Must be a store of a load.  We currently handle two cases:  the load
8490     // is a direct child, and it's under an intervening TokenFactor.  It is
8491     // possible to dig deeper under nested TokenFactors.
8492     if (ChainVal == LdVal)
8493       Ld = cast<LoadSDNode>(St->getChain());
8494     else if (St->getValue().hasOneUse() &&
8495              ChainVal->getOpcode() == ISD::TokenFactor) {
8496       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8497         if (ChainVal->getOperand(i).getNode() == LdVal) {
8498           TokenFactorIndex = i;
8499           Ld = cast<LoadSDNode>(St->getValue());
8500         } else
8501           Ops.push_back(ChainVal->getOperand(i));
8502       }
8503     }
8504
8505     if (!Ld || !ISD::isNormalLoad(Ld))
8506       return SDValue();
8507
8508     // If this is not the MMX case, i.e. we are just turning i64 load/store
8509     // into f64 load/store, avoid the transformation if there are multiple
8510     // uses of the loaded value.
8511     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8512       return SDValue();
8513
8514     DebugLoc LdDL = Ld->getDebugLoc();
8515     DebugLoc StDL = N->getDebugLoc();
8516     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8517     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8518     // pair instead.
8519     if (Subtarget->is64Bit() || F64IsLegal) {
8520       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8521       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8522                                   Ld->getBasePtr(), Ld->getSrcValue(),
8523                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8524                                   Ld->getAlignment());
8525       SDValue NewChain = NewLd.getValue(1);
8526       if (TokenFactorIndex != -1) {
8527         Ops.push_back(NewChain);
8528         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8529                                Ops.size());
8530       }
8531       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8532                           St->getSrcValue(), St->getSrcValueOffset(),
8533                           St->isVolatile(), St->getAlignment());
8534     }
8535
8536     // Otherwise, lower to two pairs of 32-bit loads / stores.
8537     SDValue LoAddr = Ld->getBasePtr();
8538     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8539                                  DAG.getConstant(4, MVT::i32));
8540
8541     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8542                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8543                                Ld->isVolatile(), Ld->getAlignment());
8544     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8545                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8546                                Ld->isVolatile(),
8547                                MinAlign(Ld->getAlignment(), 4));
8548
8549     SDValue NewChain = LoLd.getValue(1);
8550     if (TokenFactorIndex != -1) {
8551       Ops.push_back(LoLd);
8552       Ops.push_back(HiLd);
8553       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8554                              Ops.size());
8555     }
8556
8557     LoAddr = St->getBasePtr();
8558     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8559                          DAG.getConstant(4, MVT::i32));
8560
8561     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8562                                 St->getSrcValue(), St->getSrcValueOffset(),
8563                                 St->isVolatile(), St->getAlignment());
8564     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8565                                 St->getSrcValue(),
8566                                 St->getSrcValueOffset() + 4,
8567                                 St->isVolatile(),
8568                                 MinAlign(St->getAlignment(), 4));
8569     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8570   }
8571   return SDValue();
8572 }
8573
8574 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8575 /// X86ISD::FXOR nodes.
8576 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8577   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8578   // F[X]OR(0.0, x) -> x
8579   // F[X]OR(x, 0.0) -> x
8580   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8581     if (C->getValueAPF().isPosZero())
8582       return N->getOperand(1);
8583   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8584     if (C->getValueAPF().isPosZero())
8585       return N->getOperand(0);
8586   return SDValue();
8587 }
8588
8589 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8590 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8591   // FAND(0.0, x) -> 0.0
8592   // FAND(x, 0.0) -> 0.0
8593   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8594     if (C->getValueAPF().isPosZero())
8595       return N->getOperand(0);
8596   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8597     if (C->getValueAPF().isPosZero())
8598       return N->getOperand(1);
8599   return SDValue();
8600 }
8601
8602 static SDValue PerformBTCombine(SDNode *N,
8603                                 SelectionDAG &DAG,
8604                                 TargetLowering::DAGCombinerInfo &DCI) {
8605   // BT ignores high bits in the bit index operand.
8606   SDValue Op1 = N->getOperand(1);
8607   if (Op1.hasOneUse()) {
8608     unsigned BitWidth = Op1.getValueSizeInBits();
8609     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8610     APInt KnownZero, KnownOne;
8611     TargetLowering::TargetLoweringOpt TLO(DAG);
8612     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8613     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8614         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8615       DCI.CommitTargetLoweringOpt(TLO);
8616   }
8617   return SDValue();
8618 }
8619
8620 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8621   SDValue Op = N->getOperand(0);
8622   if (Op.getOpcode() == ISD::BIT_CONVERT)
8623     Op = Op.getOperand(0);
8624   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
8625   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8626       VT.getVectorElementType().getSizeInBits() ==
8627       OpVT.getVectorElementType().getSizeInBits()) {
8628     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8629   }
8630   return SDValue();
8631 }
8632
8633 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8634 // Locked instructions, in turn, have implicit fence semantics (all memory
8635 // operations are flushed before issuing the locked instruction, and the
8636 // are not buffered), so we can fold away the common pattern of
8637 // fence-atomic-fence.
8638 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8639   SDValue atomic = N->getOperand(0);
8640   switch (atomic.getOpcode()) {
8641     case ISD::ATOMIC_CMP_SWAP:
8642     case ISD::ATOMIC_SWAP:
8643     case ISD::ATOMIC_LOAD_ADD:
8644     case ISD::ATOMIC_LOAD_SUB:
8645     case ISD::ATOMIC_LOAD_AND:
8646     case ISD::ATOMIC_LOAD_OR:
8647     case ISD::ATOMIC_LOAD_XOR:
8648     case ISD::ATOMIC_LOAD_NAND:
8649     case ISD::ATOMIC_LOAD_MIN:
8650     case ISD::ATOMIC_LOAD_MAX:
8651     case ISD::ATOMIC_LOAD_UMIN:
8652     case ISD::ATOMIC_LOAD_UMAX:
8653       break;
8654     default:
8655       return SDValue();
8656   }
8657
8658   SDValue fence = atomic.getOperand(0);
8659   if (fence.getOpcode() != ISD::MEMBARRIER)
8660     return SDValue();
8661
8662   switch (atomic.getOpcode()) {
8663     case ISD::ATOMIC_CMP_SWAP:
8664       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8665                                     atomic.getOperand(1), atomic.getOperand(2),
8666                                     atomic.getOperand(3));
8667     case ISD::ATOMIC_SWAP:
8668     case ISD::ATOMIC_LOAD_ADD:
8669     case ISD::ATOMIC_LOAD_SUB:
8670     case ISD::ATOMIC_LOAD_AND:
8671     case ISD::ATOMIC_LOAD_OR:
8672     case ISD::ATOMIC_LOAD_XOR:
8673     case ISD::ATOMIC_LOAD_NAND:
8674     case ISD::ATOMIC_LOAD_MIN:
8675     case ISD::ATOMIC_LOAD_MAX:
8676     case ISD::ATOMIC_LOAD_UMIN:
8677     case ISD::ATOMIC_LOAD_UMAX:
8678       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8679                                     atomic.getOperand(1), atomic.getOperand(2));
8680     default:
8681       return SDValue();
8682   }
8683 }
8684
8685 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8686                                              DAGCombinerInfo &DCI) const {
8687   SelectionDAG &DAG = DCI.DAG;
8688   switch (N->getOpcode()) {
8689   default: break;
8690   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8691   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8692   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8693   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8694   case ISD::SHL:
8695   case ISD::SRA:
8696   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8697   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8698   case X86ISD::FXOR:
8699   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8700   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8701   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8702   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8703   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8704   }
8705
8706   return SDValue();
8707 }
8708
8709 //===----------------------------------------------------------------------===//
8710 //                           X86 Inline Assembly Support
8711 //===----------------------------------------------------------------------===//
8712
8713 static bool LowerToBSwap(CallInst *CI) {
8714   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8715   // we will turn this bswap into something that will be lowered to logical ops
8716   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8717   // so don't worry about this.
8718
8719   // Verify this is a simple bswap.
8720   if (CI->getNumOperands() != 2 ||
8721       CI->getType() != CI->getOperand(1)->getType() ||
8722       !CI->getType()->isInteger())
8723     return false;
8724
8725   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8726   if (!Ty || Ty->getBitWidth() % 16 != 0)
8727     return false;
8728
8729   // Okay, we can do this xform, do so now.
8730   const Type *Tys[] = { Ty };
8731   Module *M = CI->getParent()->getParent()->getParent();
8732   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8733
8734   Value *Op = CI->getOperand(1);
8735   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8736
8737   CI->replaceAllUsesWith(Op);
8738   CI->eraseFromParent();
8739   return true;
8740 }
8741
8742 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8743   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8744   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8745
8746   std::string AsmStr = IA->getAsmString();
8747
8748   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8749   std::vector<std::string> AsmPieces;
8750   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8751
8752   switch (AsmPieces.size()) {
8753   default: return false;
8754   case 1:
8755     AsmStr = AsmPieces[0];
8756     AsmPieces.clear();
8757     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8758
8759     // bswap $0
8760     if (AsmPieces.size() == 2 &&
8761         (AsmPieces[0] == "bswap" ||
8762          AsmPieces[0] == "bswapq" ||
8763          AsmPieces[0] == "bswapl") &&
8764         (AsmPieces[1] == "$0" ||
8765          AsmPieces[1] == "${0:q}")) {
8766       // No need to check constraints, nothing other than the equivalent of
8767       // "=r,0" would be valid here.
8768       return LowerToBSwap(CI);
8769     }
8770     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8771     if (CI->getType() == Type::Int16Ty &&
8772         AsmPieces.size() == 3 &&
8773         AsmPieces[0] == "rorw" &&
8774         AsmPieces[1] == "$$8," &&
8775         AsmPieces[2] == "${0:w}" &&
8776         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
8777       return LowerToBSwap(CI);
8778     }
8779     break;
8780   case 3:
8781     if (CI->getType() == Type::Int64Ty && Constraints.size() >= 2 &&
8782         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
8783         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
8784       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
8785       std::vector<std::string> Words;
8786       SplitString(AsmPieces[0], Words, " \t");
8787       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
8788         Words.clear();
8789         SplitString(AsmPieces[1], Words, " \t");
8790         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
8791           Words.clear();
8792           SplitString(AsmPieces[2], Words, " \t,");
8793           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
8794               Words[2] == "%edx") {
8795             return LowerToBSwap(CI);
8796           }
8797         }
8798       }
8799     }
8800     break;
8801   }
8802   return false;
8803 }
8804
8805
8806
8807 /// getConstraintType - Given a constraint letter, return the type of
8808 /// constraint it is for this target.
8809 X86TargetLowering::ConstraintType
8810 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8811   if (Constraint.size() == 1) {
8812     switch (Constraint[0]) {
8813     case 'A':
8814       return C_Register;
8815     case 'f':
8816     case 'r':
8817     case 'R':
8818     case 'l':
8819     case 'q':
8820     case 'Q':
8821     case 'x':
8822     case 'y':
8823     case 'Y':
8824       return C_RegisterClass;
8825     case 'e':
8826     case 'Z':
8827       return C_Other;
8828     default:
8829       break;
8830     }
8831   }
8832   return TargetLowering::getConstraintType(Constraint);
8833 }
8834
8835 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8836 /// with another that has more specific requirements based on the type of the
8837 /// corresponding operand.
8838 const char *X86TargetLowering::
8839 LowerXConstraint(EVT ConstraintVT) const {
8840   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8841   // 'f' like normal targets.
8842   if (ConstraintVT.isFloatingPoint()) {
8843     if (Subtarget->hasSSE2())
8844       return "Y";
8845     if (Subtarget->hasSSE1())
8846       return "x";
8847   }
8848
8849   return TargetLowering::LowerXConstraint(ConstraintVT);
8850 }
8851
8852 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8853 /// vector.  If it is invalid, don't add anything to Ops.
8854 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8855                                                      char Constraint,
8856                                                      bool hasMemory,
8857                                                      std::vector<SDValue>&Ops,
8858                                                      SelectionDAG &DAG) const {
8859   SDValue Result(0, 0);
8860
8861   switch (Constraint) {
8862   default: break;
8863   case 'I':
8864     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8865       if (C->getZExtValue() <= 31) {
8866         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8867         break;
8868       }
8869     }
8870     return;
8871   case 'J':
8872     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8873       if (C->getZExtValue() <= 63) {
8874         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8875         break;
8876       }
8877     }
8878     return;
8879   case 'K':
8880     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8881       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8882         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8883         break;
8884       }
8885     }
8886     return;
8887   case 'N':
8888     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8889       if (C->getZExtValue() <= 255) {
8890         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8891         break;
8892       }
8893     }
8894     return;
8895   case 'e': {
8896     // 32-bit signed value
8897     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8898       const ConstantInt *CI = C->getConstantIntValue();
8899       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8900         // Widen to 64 bits here to get it sign extended.
8901         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8902         break;
8903       }
8904     // FIXME gcc accepts some relocatable values here too, but only in certain
8905     // memory models; it's complicated.
8906     }
8907     return;
8908   }
8909   case 'Z': {
8910     // 32-bit unsigned value
8911     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8912       const ConstantInt *CI = C->getConstantIntValue();
8913       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8914         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8915         break;
8916       }
8917     }
8918     // FIXME gcc accepts some relocatable values here too, but only in certain
8919     // memory models; it's complicated.
8920     return;
8921   }
8922   case 'i': {
8923     // Literal immediates are always ok.
8924     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8925       // Widen to 64 bits here to get it sign extended.
8926       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8927       break;
8928     }
8929
8930     // If we are in non-pic codegen mode, we allow the address of a global (with
8931     // an optional displacement) to be used with 'i'.
8932     GlobalAddressSDNode *GA = 0;
8933     int64_t Offset = 0;
8934
8935     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8936     while (1) {
8937       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8938         Offset += GA->getOffset();
8939         break;
8940       } else if (Op.getOpcode() == ISD::ADD) {
8941         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8942           Offset += C->getZExtValue();
8943           Op = Op.getOperand(0);
8944           continue;
8945         }
8946       } else if (Op.getOpcode() == ISD::SUB) {
8947         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8948           Offset += -C->getZExtValue();
8949           Op = Op.getOperand(0);
8950           continue;
8951         }
8952       }
8953
8954       // Otherwise, this isn't something we can handle, reject it.
8955       return;
8956     }
8957
8958     GlobalValue *GV = GA->getGlobal();
8959     // If we require an extra load to get this address, as in PIC mode, we
8960     // can't accept it.
8961     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8962                                                         getTargetMachine())))
8963       return;
8964
8965     if (hasMemory)
8966       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8967     else
8968       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8969     Result = Op;
8970     break;
8971   }
8972   }
8973
8974   if (Result.getNode()) {
8975     Ops.push_back(Result);
8976     return;
8977   }
8978   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8979                                                       Ops, DAG);
8980 }
8981
8982 std::vector<unsigned> X86TargetLowering::
8983 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8984                                   EVT VT) const {
8985   if (Constraint.size() == 1) {
8986     // FIXME: not handling fp-stack yet!
8987     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8988     default: break;  // Unknown constraint letter
8989     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
8990       if (Subtarget->is64Bit()) {
8991         if (VT == MVT::i32)
8992           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
8993                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
8994                                        X86::R10D,X86::R11D,X86::R12D,
8995                                        X86::R13D,X86::R14D,X86::R15D,
8996                                        X86::EBP, X86::ESP, 0);
8997         else if (VT == MVT::i16)
8998           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
8999                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9000                                        X86::R10W,X86::R11W,X86::R12W,
9001                                        X86::R13W,X86::R14W,X86::R15W,
9002                                        X86::BP,  X86::SP, 0);
9003         else if (VT == MVT::i8)
9004           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9005                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9006                                        X86::R10B,X86::R11B,X86::R12B,
9007                                        X86::R13B,X86::R14B,X86::R15B,
9008                                        X86::BPL, X86::SPL, 0);
9009
9010         else if (VT == MVT::i64)
9011           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9012                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9013                                        X86::R10, X86::R11, X86::R12,
9014                                        X86::R13, X86::R14, X86::R15,
9015                                        X86::RBP, X86::RSP, 0);
9016
9017         break;
9018       }
9019       // 32-bit fallthrough
9020     case 'Q':   // Q_REGS
9021       if (VT == MVT::i32)
9022         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9023       else if (VT == MVT::i16)
9024         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9025       else if (VT == MVT::i8)
9026         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9027       else if (VT == MVT::i64)
9028         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9029       break;
9030     }
9031   }
9032
9033   return std::vector<unsigned>();
9034 }
9035
9036 std::pair<unsigned, const TargetRegisterClass*>
9037 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9038                                                 EVT VT) const {
9039   // First, see if this is a constraint that directly corresponds to an LLVM
9040   // register class.
9041   if (Constraint.size() == 1) {
9042     // GCC Constraint Letters
9043     switch (Constraint[0]) {
9044     default: break;
9045     case 'r':   // GENERAL_REGS
9046     case 'R':   // LEGACY_REGS
9047     case 'l':   // INDEX_REGS
9048       if (VT == MVT::i8)
9049         return std::make_pair(0U, X86::GR8RegisterClass);
9050       if (VT == MVT::i16)
9051         return std::make_pair(0U, X86::GR16RegisterClass);
9052       if (VT == MVT::i32 || !Subtarget->is64Bit())
9053         return std::make_pair(0U, X86::GR32RegisterClass);
9054       return std::make_pair(0U, X86::GR64RegisterClass);
9055     case 'f':  // FP Stack registers.
9056       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9057       // value to the correct fpstack register class.
9058       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9059         return std::make_pair(0U, X86::RFP32RegisterClass);
9060       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9061         return std::make_pair(0U, X86::RFP64RegisterClass);
9062       return std::make_pair(0U, X86::RFP80RegisterClass);
9063     case 'y':   // MMX_REGS if MMX allowed.
9064       if (!Subtarget->hasMMX()) break;
9065       return std::make_pair(0U, X86::VR64RegisterClass);
9066     case 'Y':   // SSE_REGS if SSE2 allowed
9067       if (!Subtarget->hasSSE2()) break;
9068       // FALL THROUGH.
9069     case 'x':   // SSE_REGS if SSE1 allowed
9070       if (!Subtarget->hasSSE1()) break;
9071
9072       switch (VT.getSimpleVT().SimpleTy) {
9073       default: break;
9074       // Scalar SSE types.
9075       case MVT::f32:
9076       case MVT::i32:
9077         return std::make_pair(0U, X86::FR32RegisterClass);
9078       case MVT::f64:
9079       case MVT::i64:
9080         return std::make_pair(0U, X86::FR64RegisterClass);
9081       // Vector types.
9082       case MVT::v16i8:
9083       case MVT::v8i16:
9084       case MVT::v4i32:
9085       case MVT::v2i64:
9086       case MVT::v4f32:
9087       case MVT::v2f64:
9088         return std::make_pair(0U, X86::VR128RegisterClass);
9089       }
9090       break;
9091     }
9092   }
9093
9094   // Use the default implementation in TargetLowering to convert the register
9095   // constraint into a member of a register class.
9096   std::pair<unsigned, const TargetRegisterClass*> Res;
9097   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9098
9099   // Not found as a standard register?
9100   if (Res.second == 0) {
9101     // GCC calls "st(0)" just plain "st".
9102     if (StringsEqualNoCase("{st}", Constraint)) {
9103       Res.first = X86::ST0;
9104       Res.second = X86::RFP80RegisterClass;
9105     }
9106     // 'A' means EAX + EDX.
9107     if (Constraint == "A") {
9108       Res.first = X86::EAX;
9109       Res.second = X86::GR32_ADRegisterClass;
9110     }
9111     return Res;
9112   }
9113
9114   // Otherwise, check to see if this is a register class of the wrong value
9115   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9116   // turn into {ax},{dx}.
9117   if (Res.second->hasType(VT))
9118     return Res;   // Correct type already, nothing to do.
9119
9120   // All of the single-register GCC register classes map their values onto
9121   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9122   // really want an 8-bit or 32-bit register, map to the appropriate register
9123   // class and return the appropriate register.
9124   if (Res.second == X86::GR16RegisterClass) {
9125     if (VT == MVT::i8) {
9126       unsigned DestReg = 0;
9127       switch (Res.first) {
9128       default: break;
9129       case X86::AX: DestReg = X86::AL; break;
9130       case X86::DX: DestReg = X86::DL; break;
9131       case X86::CX: DestReg = X86::CL; break;
9132       case X86::BX: DestReg = X86::BL; break;
9133       }
9134       if (DestReg) {
9135         Res.first = DestReg;
9136         Res.second = X86::GR8RegisterClass;
9137       }
9138     } else if (VT == MVT::i32) {
9139       unsigned DestReg = 0;
9140       switch (Res.first) {
9141       default: break;
9142       case X86::AX: DestReg = X86::EAX; break;
9143       case X86::DX: DestReg = X86::EDX; break;
9144       case X86::CX: DestReg = X86::ECX; break;
9145       case X86::BX: DestReg = X86::EBX; break;
9146       case X86::SI: DestReg = X86::ESI; break;
9147       case X86::DI: DestReg = X86::EDI; break;
9148       case X86::BP: DestReg = X86::EBP; break;
9149       case X86::SP: DestReg = X86::ESP; break;
9150       }
9151       if (DestReg) {
9152         Res.first = DestReg;
9153         Res.second = X86::GR32RegisterClass;
9154       }
9155     } else if (VT == MVT::i64) {
9156       unsigned DestReg = 0;
9157       switch (Res.first) {
9158       default: break;
9159       case X86::AX: DestReg = X86::RAX; break;
9160       case X86::DX: DestReg = X86::RDX; break;
9161       case X86::CX: DestReg = X86::RCX; break;
9162       case X86::BX: DestReg = X86::RBX; break;
9163       case X86::SI: DestReg = X86::RSI; break;
9164       case X86::DI: DestReg = X86::RDI; break;
9165       case X86::BP: DestReg = X86::RBP; break;
9166       case X86::SP: DestReg = X86::RSP; break;
9167       }
9168       if (DestReg) {
9169         Res.first = DestReg;
9170         Res.second = X86::GR64RegisterClass;
9171       }
9172     }
9173   } else if (Res.second == X86::FR32RegisterClass ||
9174              Res.second == X86::FR64RegisterClass ||
9175              Res.second == X86::VR128RegisterClass) {
9176     // Handle references to XMM physical registers that got mapped into the
9177     // wrong class.  This can happen with constraints like {xmm0} where the
9178     // target independent register mapper will just pick the first match it can
9179     // find, ignoring the required type.
9180     if (VT == MVT::f32)
9181       Res.second = X86::FR32RegisterClass;
9182     else if (VT == MVT::f64)
9183       Res.second = X86::FR64RegisterClass;
9184     else if (X86::VR128RegisterClass->hasType(VT))
9185       Res.second = X86::VR128RegisterClass;
9186   }
9187
9188   return Res;
9189 }
9190
9191 //===----------------------------------------------------------------------===//
9192 //                           X86 Widen vector type
9193 //===----------------------------------------------------------------------===//
9194
9195 /// getWidenVectorType: given a vector type, returns the type to widen
9196 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9197 /// If there is no vector type that we want to widen to, returns MVT::Other
9198 /// When and where to widen is target dependent based on the cost of
9199 /// scalarizing vs using the wider vector type.
9200
9201 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9202   assert(VT.isVector());
9203   if (isTypeLegal(VT))
9204     return VT;
9205
9206   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9207   //       type based on element type.  This would speed up our search (though
9208   //       it may not be worth it since the size of the list is relatively
9209   //       small).
9210   EVT EltVT = VT.getVectorElementType();
9211   unsigned NElts = VT.getVectorNumElements();
9212
9213   // On X86, it make sense to widen any vector wider than 1
9214   if (NElts <= 1)
9215     return MVT::Other;
9216
9217   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9218        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9219     EVT SVT = (MVT::SimpleValueType)nVT;
9220
9221     if (isTypeLegal(SVT) &&
9222         SVT.getVectorElementType() == EltVT &&
9223         SVT.getVectorNumElements() > NElts)
9224       return SVT;
9225   }
9226   return MVT::Other;
9227 }