lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (Subtarget->isTargetDarwin()) {
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmp(false);
  60     setUseUnderscoreLongJmp(false);
  61   } else if (Subtarget->isTargetMingw()) {
  62     // MS runtime is weird: it exports _setjmp, but longjmp!
  63     setUseUnderscoreSetJmp(true);
  64     setUseUnderscoreLongJmp(false);
  65   } else {
  66     setUseUnderscoreSetJmp(true);
  67     setUseUnderscoreLongJmp(true);
  68   }
  69
  70   // Add legal addressing mode scale values.
  71   addLegalAddressScale(8);
  72   addLegalAddressScale(4);
  73   addLegalAddressScale(2);
  74   // Enter the ones which require both scale + index last. These are more
  75   // expensive.
  76   addLegalAddressScale(9);
  77   addLegalAddressScale(5);
  78   addLegalAddressScale(3);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  88
  89   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  90   // operation.
  91   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  94
  95   if (Subtarget->is64Bit()) {
  96     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  98   } else {
  99     if (X86ScalarSSE)
 100       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 101       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 102     else
 103       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 104   }
 105
 106   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 107   // this operation.
 108   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 110   // SSE has no i16 to fp conversion, only i32
 111   if (X86ScalarSSE)
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 113   else {
 114     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 116   }
 117
 118   if (!Subtarget->is64Bit()) {
 119     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 122   }
 123
 124   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 125   // this operation.
 126   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 128
 129   if (X86ScalarSSE) {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 131   } else {
 132     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 134   }
 135
 136   // Handle FP_TO_UINT by promoting the destination to a larger signed
 137   // conversion.
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 145   } else {
 146     if (X86ScalarSSE && !Subtarget->hasSSE3())
 147       // Expand FP_TO_UINT into a select.
 148       // FIXME: We would like to use a Custom expander here eventually to do
 149       // the optimal thing for SSE vs. the default expansion in the legalizer.
 150       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 151     else
 152       // With SSE3 we can use fisttpll to convert to a signed i64.
 153       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 154   }
 155
 156   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 157   if (!X86ScalarSSE) {
 158     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 160   }
 161
 162   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 163   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 164   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 165   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 166   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 167   if (Subtarget->is64Bit())
 168     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 169   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 172   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 173   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 174
 175   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 176   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 179   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 182   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 184   if (Subtarget->is64Bit()) {
 185     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 186     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 188   }
 189
 190   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 191   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 192
 193   // These should be promoted to a larger select which is supported.
 194   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 195   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 196   // X86 wants to expand cmov itself.
 197   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 198   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 201   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 208     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 209   }
 210   // X86 ret instruction may pop stack.
 211   setOperationAction(ISD::RET             , MVT::Other, Custom);
 212   // Darwin ABI issue.
 213   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 214   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 215   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 216   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 217   if (Subtarget->is64Bit()) {
 218     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 219     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 220     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 221     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 222   }
 223   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 224   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 225   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 227   // X86 wants to expand memset / memcpy itself.
 228   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 229   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 230
 231   // We don't have line number support yet.
 232   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 233   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 234   // FIXME - use subtarget debug flags
 235   if (!Subtarget->isTargetDarwin() &&
 236       !Subtarget->isTargetELF() &&
 237       !Subtarget->isTargetCygMing())
 238     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 239
 240   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 241   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 242
 243   // Use the default implementation.
 244   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 245   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 246   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 247   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 248   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 251   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 252
 253   if (X86ScalarSSE) {
 254     // Set up the FP register classes.
 255     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 256     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 257
 258     // Use ANDPD to simulate FABS.
 259     setOperationAction(ISD::FABS , MVT::f64, Custom);
 260     setOperationAction(ISD::FABS , MVT::f32, Custom);
 261
 262     // Use XORP to simulate FNEG.
 263     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 264     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 265
 266     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 267     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 269
 270     // We don't support sin/cos/fmod
 271     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 272     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 273     setOperationAction(ISD::FREM , MVT::f64, Expand);
 274     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 275     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 276     setOperationAction(ISD::FREM , MVT::f32, Expand);
 277
 278     // Expand FP immediates into loads from the stack, except for the special
 279     // cases we handle.
 280     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 281     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 282     addLegalFPImmediate(+0.0); // xorps / xorpd
 283   } else {
 284     // Set up the FP register classes.
 285     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 286
 287     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 290
 291     if (!UnsafeFPMath) {
 292       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 293       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 294     }
 295
 296     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 297     addLegalFPImmediate(+0.0); // FLD0
 298     addLegalFPImmediate(+1.0); // FLD1
 299     addLegalFPImmediate(-0.0); // FLD0/FCHS
 300     addLegalFPImmediate(-1.0); // FLD1/FCHS
 301   }
 302
 303   // First set operation action for all vector types to expand. Then we
 304   // will selectively turn on ones that can be effectively codegen'd.
 305   for (unsigned VT = (unsigned)MVT::Vector + 1;
 306        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 307     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 308     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 322   }
 323
 324   if (Subtarget->hasMMX()) {
 325     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 326     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 328
 329     // FIXME: add MMX packed arithmetics
 330     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 333   }
 334
 335   if (Subtarget->hasSSE1()) {
 336     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 337
 338     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 339     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 344     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 345     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 346     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 347   }
 348
 349   if (Subtarget->hasSSE2()) {
 350     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 351     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 355
 356     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 357     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 359     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 362     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 363     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 364     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 367
 368     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 370     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 372     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 374
 375     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 376     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 377       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 378       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 380     }
 381     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 383     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 385     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 387
 388     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 389     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 390       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 391       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 392       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 393       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 394       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 395       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 396       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 397       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 398       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 399       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 400     }
 401
 402     // Custom lower v2i64 and v2f64 selects.
 403     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 404     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 405     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 406     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 407   }
 408
 409   // We want to custom lower some of our intrinsics.
 410   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 411
 412   // We have target-specific dag combine patterns for the following nodes:
 413   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 414   setTargetDAGCombine(ISD::SELECT);
 415
 416   computeRegisterProperties();
 417
 418   // FIXME: These should be based on subtarget info. Plus, the values should
 419   // be smaller when we are in optimizing for size mode.
 420   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 421   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 422   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 423   allowUnalignedMemoryAccesses = true; // x86 supports it!
 424 }
 425
 426 //===----------------------------------------------------------------------===//
 427 //                C & StdCall Calling Convention implementation
 428 //===----------------------------------------------------------------------===//
 429 //  StdCall calling convention seems to be standard for many Windows' API
 430 //  routines and around. It differs from C calling convention just a little:
 431 //  callee should clean up the stack, not caller. Symbols should be also
 432 //  decorated in some fancy way :) It doesn't support any vector arguments.
 433
 434 /// AddLiveIn - This helper function adds the specified physical register to the
 435 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 436 /// register for it.
 437 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 438                           const TargetRegisterClass *RC) {
 439   assert(RC->contains(PReg) && "Not the correct regclass!");
 440   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 441   MF.addLiveIn(PReg, VReg);
 442   return VReg;
 443 }
 444
 445 /// HowToPassArgument - Returns how an formal argument of the specified type
 446 /// should be passed. If it is through stack, returns the size of the stack
 447 /// slot; if it is through integer or XMM register, returns the number of
 448 /// integer or XMM registers are needed.
 449 static void
 450 HowToPassCallArgument(MVT::ValueType ObjectVT,
 451                       bool ArgInReg,
 452                       unsigned NumIntRegs, unsigned NumXMMRegs,
 453                       unsigned MaxNumIntRegs,
 454                       unsigned &ObjSize, unsigned &ObjIntRegs,
 455                       unsigned &ObjXMMRegs,
 456                       bool AllowVectors = true) {
 457   ObjSize = 0;
 458   ObjIntRegs = 0;
 459   ObjXMMRegs = 0;
 460
 461   if (MaxNumIntRegs>3) {
 462     // We don't have too much registers on ia32! :)
 463     MaxNumIntRegs = 3;
 464   }
 465
 466   switch (ObjectVT) {
 467   default: assert(0 && "Unhandled argument type!");
 468   case MVT::i8:
 469    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 470      ObjIntRegs = 1;
 471    else
 472      ObjSize = 1;
 473    break;
 474   case MVT::i16:
 475    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 476      ObjIntRegs = 1;
 477    else
 478      ObjSize = 2;
 479    break;
 480   case MVT::i32:
 481    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 482      ObjIntRegs = 1;
 483    else
 484      ObjSize = 4;
 485    break;
 486   case MVT::i64:
 487    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 488      ObjIntRegs = 2;
 489    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 490      ObjIntRegs = 1;
 491      ObjSize = 4;
 492    } else
 493      ObjSize = 8;
 494   case MVT::f32:
 495     ObjSize = 4;
 496     break;
 497   case MVT::f64:
 498     ObjSize = 8;
 499     break;
 500   case MVT::v16i8:
 501   case MVT::v8i16:
 502   case MVT::v4i32:
 503   case MVT::v2i64:
 504   case MVT::v4f32:
 505   case MVT::v2f64:
 506    if (AllowVectors) {
 507      if (NumXMMRegs < 4)
 508        ObjXMMRegs = 1;
 509      else
 510        ObjSize = 16;
 511      break;
 512    } else
 513      assert(0 && "Unhandled argument type [vector]!");
 514   }
 515 }
 516
 517 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 518                                                bool isStdCall) {
 519   unsigned NumArgs = Op.Val->getNumValues() - 1;
 520   MachineFunction &MF = DAG.getMachineFunction();
 521   MachineFrameInfo *MFI = MF.getFrameInfo();
 522   SDOperand Root = Op.getOperand(0);
 523   std::vector<SDOperand> ArgValues;
 524   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 525
 526   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 527   // the stack frame looks like this:
 528   //
 529   // [ESP] -- return address
 530   // [ESP + 4] -- first argument (leftmost lexically)
 531   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 532   //    ...
 533   //
 534   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 535   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 536   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 537   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 538
 539   static const unsigned XMMArgRegs[] = {
 540     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 541   };
 542   static const unsigned GPRArgRegs[][3] = {
 543     { X86::AL,  X86::DL,  X86::CL  },
 544     { X86::AX,  X86::DX,  X86::CX  },
 545     { X86::EAX, X86::EDX, X86::ECX }
 546   };
 547   static const TargetRegisterClass* GPRClasses[3] = {
 548     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 549   };
 550
 551   // Handle regparm attribute
 552   std::vector<bool> ArgInRegs(NumArgs, false);
 553   std::vector<bool> SRetArgs(NumArgs, false);
 554   if (!isVarArg) {
 555     for (unsigned i = 0; i<NumArgs; ++i) {
 556       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 557       ArgInRegs[i]   = (Flags >> 1) & 1;
 558       SRetArgs[i]    = (Flags >> 2) & 1;
 559     }
 560   }
 561
 562   for (unsigned i = 0; i < NumArgs; ++i) {
 563     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 564     unsigned ArgIncrement = 4;
 565     unsigned ObjSize = 0;
 566     unsigned ObjXMMRegs = 0;
 567     unsigned ObjIntRegs = 0;
 568     unsigned Reg = 0;
 569     SDOperand ArgValue;
 570
 571     HowToPassCallArgument(ObjectVT,
 572                           ArgInRegs[i],
 573                           NumIntRegs, NumXMMRegs, 3,
 574                           ObjSize, ObjIntRegs, ObjXMMRegs,
 575                           !isStdCall);
 576
 577     if (ObjSize > 4)
 578       ArgIncrement = ObjSize;
 579
 580     if (ObjIntRegs || ObjXMMRegs) {
 581       switch (ObjectVT) {
 582       default: assert(0 && "Unhandled argument type!");
 583       case MVT::i8:
 584       case MVT::i16:
 585       case MVT::i32: {
 586        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 587        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 588        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 589        break;
 590       }
 591       case MVT::v16i8:
 592       case MVT::v8i16:
 593       case MVT::v4i32:
 594       case MVT::v2i64:
 595       case MVT::v4f32:
 596       case MVT::v2f64:
 597        assert(!isStdCall && "Unhandled argument type!");
 598        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 599        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 600        break;
 601       }
 602       NumIntRegs += ObjIntRegs;
 603       NumXMMRegs += ObjXMMRegs;
 604     }
 605     if (ObjSize) {
 606       // XMM arguments have to be aligned on 16-byte boundary.
 607       if (ObjSize == 16)
 608         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 609       // Create the SelectionDAG nodes corresponding to a load from this
 610       // parameter.
 611       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 612       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 613       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 614
 615       ArgOffset += ArgIncrement;   // Move on to the next argument.
 616       if (SRetArgs[i])
 617         NumSRetBytes += ArgIncrement;
 618     }
 619
 620     ArgValues.push_back(ArgValue);
 621   }
 622
 623   ArgValues.push_back(Root);
 624
 625   // If the function takes variable number of arguments, make a frame index for
 626   // the start of the first vararg value... for expansion of llvm.va_start.
 627   if (isVarArg)
 628     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 629
 630   if (isStdCall && !isVarArg) {
 631     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 632     BytesCallerReserves = 0;
 633   } else {
 634     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 635     BytesCallerReserves = ArgOffset;
 636   }
 637
 638   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 639   ReturnAddrIndex = 0;            // No return address slot generated yet.
 640
 641
 642   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 643
 644   // Return the new list of results.
 645   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
 646                                      Op.Val->value_end());
 647   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
 648 }
 649
 650 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 651                                             bool isStdCall) {
 652   SDOperand Chain     = Op.getOperand(0);
 653   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 654   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 655   SDOperand Callee    = Op.getOperand(4);
 656   MVT::ValueType RetVT= Op.Val->getValueType(0);
 657   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 658
 659   static const unsigned XMMArgRegs[] = {
 660     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 661   };
 662   static const unsigned GPR32ArgRegs[] = {
 663     X86::EAX, X86::EDX,  X86::ECX
 664   };
 665
 666   // Count how many bytes are to be pushed on the stack.
 667   unsigned NumBytes   = 0;
 668   // Keep track of the number of integer regs passed so far.
 669   unsigned NumIntRegs = 0;
 670   // Keep track of the number of XMM regs passed so far.
 671   unsigned NumXMMRegs = 0;
 672   // How much bytes on stack used for struct return
 673   unsigned NumSRetBytes= 0;
 674
 675   // Handle regparm attribute
 676   std::vector<bool> ArgInRegs(NumOps, false);
 677   std::vector<bool> SRetArgs(NumOps, false);
 678   for (unsigned i = 0; i<NumOps; ++i) {
 679     unsigned Flags =
 680       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 681     ArgInRegs[i] = (Flags >> 1) & 1;
 682     SRetArgs[i]  = (Flags >> 2) & 1;
 683   }
 684
 685   // Calculate stack frame size
 686   for (unsigned i = 0; i != NumOps; ++i) {
 687     SDOperand Arg = Op.getOperand(5+2*i);
 688     unsigned ArgIncrement = 4;
 689     unsigned ObjSize = 0;
 690     unsigned ObjIntRegs = 0;
 691     unsigned ObjXMMRegs = 0;
 692
 693     HowToPassCallArgument(Arg.getValueType(),
 694                           ArgInRegs[i],
 695                           NumIntRegs, NumXMMRegs, 3,
 696                           ObjSize, ObjIntRegs, ObjXMMRegs,
 697                           !isStdCall);
 698     if (ObjSize > 4)
 699       ArgIncrement = ObjSize;
 700
 701     NumIntRegs += ObjIntRegs;
 702     NumXMMRegs += ObjXMMRegs;
 703     if (ObjSize) {
 704       // XMM arguments have to be aligned on 16-byte boundary.
 705       if (ObjSize == 16)
 706         NumBytes = ((NumBytes + 15) / 16) * 16;
 707       NumBytes += ArgIncrement;
 708     }
 709   }
 710
 711   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 712
 713   // Arguments go on the stack in reverse order, as specified by the ABI.
 714   unsigned ArgOffset = 0;
 715   NumXMMRegs = 0;
 716   NumIntRegs = 0;
 717   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
 718   std::vector<SDOperand> MemOpChains;
 719   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 720   for (unsigned i = 0; i != NumOps; ++i) {
 721     SDOperand Arg = Op.getOperand(5+2*i);
 722     unsigned ArgIncrement = 4;
 723     unsigned ObjSize = 0;
 724     unsigned ObjIntRegs = 0;
 725     unsigned ObjXMMRegs = 0;
 726
 727     HowToPassCallArgument(Arg.getValueType(),
 728                           ArgInRegs[i],
 729                           NumIntRegs, NumXMMRegs, 3,
 730                           ObjSize, ObjIntRegs, ObjXMMRegs,
 731                           !isStdCall);
 732
 733     if (ObjSize > 4)
 734       ArgIncrement = ObjSize;
 735
 736     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 737       // Promote the integer to 32 bits.  If the input type is signed use a
 738       // sign extend, otherwise use a zero extend.
 739       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 740
 741       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 742       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 743     }
 744
 745     if (ObjIntRegs || ObjXMMRegs) {
 746       switch (Arg.getValueType()) {
 747       default: assert(0 && "Unhandled argument type!");
 748       case MVT::i32:
 749        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 750        break;
 751       case MVT::v16i8:
 752       case MVT::v8i16:
 753       case MVT::v4i32:
 754       case MVT::v2i64:
 755       case MVT::v4f32:
 756       case MVT::v2f64:
 757        assert(!isStdCall && "Unhandled argument type!");
 758        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 759        break;
 760       }
 761
 762       NumIntRegs += ObjIntRegs;
 763       NumXMMRegs += ObjXMMRegs;
 764     }
 765     if (ObjSize) {
 766       // XMM arguments have to be aligned on 16-byte boundary.
 767       if (ObjSize == 16)
 768         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 769
 770       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 771       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 772       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 773
 774       ArgOffset += ArgIncrement;   // Move on to the next argument.
 775       if (SRetArgs[i])
 776         NumSRetBytes += ArgIncrement;
 777     }
 778   }
 779
 780   if (!MemOpChains.empty())
 781     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 782                         &MemOpChains[0], MemOpChains.size());
 783
 784   // Build a sequence of copy-to-reg nodes chained together with token chain
 785   // and flag operands which copy the outgoing args into registers.
 786   SDOperand InFlag;
 787   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 788     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 789                              InFlag);
 790     InFlag = Chain.getValue(1);
 791   }
 792
 793   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 794       Subtarget->isPICStyleGOT()) {
 795     Chain = DAG.getCopyToReg(Chain, X86::EBX,
 796                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
 797                              InFlag);
 798     InFlag = Chain.getValue(1);
 799   }
 800
 801   // If the callee is a GlobalAddress node (quite common, every direct call is)
 802   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 803   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 804     // We should use extra load for direct calls to dllimported functions in
 805     // non-JIT mode.
 806     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
 807                                         getTargetMachine(), true))
 808       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
 809   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 810     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 811
 812   std::vector<MVT::ValueType> NodeTys;
 813   NodeTys.push_back(MVT::Other);   // Returns a chain
 814   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 815   std::vector<SDOperand> Ops;
 816   Ops.push_back(Chain);
 817   Ops.push_back(Callee);
 818
 819   // Add argument registers to the end of the list so that they are known live
 820   // into the call.
 821   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 822     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 823                                   RegsToPass[i].second.getValueType()));
 824
 825   if (InFlag.Val)
 826     Ops.push_back(InFlag);
 827
 828   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 829                       NodeTys, &Ops[0], Ops.size());
 830   InFlag = Chain.getValue(1);
 831
 832   // Create the CALLSEQ_END node.
 833   unsigned NumBytesForCalleeToPush = 0;
 834
 835   if (isStdCall) {
 836     if (isVarArg) {
 837       NumBytesForCalleeToPush = NumSRetBytes;
 838     } else {
 839       NumBytesForCalleeToPush = NumBytes;
 840     }
 841   } else {
 842     // If this is is a call to a struct-return function, the callee
 843     // pops the hidden struct pointer, so we have to push it back.
 844     // This is common for Darwin/X86, Linux & Mingw32 targets.
 845     NumBytesForCalleeToPush = NumSRetBytes;
 846   }
 847
 848   NodeTys.clear();
 849   NodeTys.push_back(MVT::Other);   // Returns a chain
 850   if (RetVT != MVT::Other)
 851     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
 852   Ops.clear();
 853   Ops.push_back(Chain);
 854   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 855   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
 856   Ops.push_back(InFlag);
 857   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
 858   if (RetVT != MVT::Other)
 859     InFlag = Chain.getValue(1);
 860
 861   std::vector<SDOperand> ResultVals;
 862   NodeTys.clear();
 863   switch (RetVT) {
 864   default: assert(0 && "Unknown value type to return!");
 865   case MVT::Other: break;
 866   case MVT::i8:
 867     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
 868     ResultVals.push_back(Chain.getValue(0));
 869     NodeTys.push_back(MVT::i8);
 870     break;
 871   case MVT::i16:
 872     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
 873     ResultVals.push_back(Chain.getValue(0));
 874     NodeTys.push_back(MVT::i16);
 875     break;
 876   case MVT::i32:
 877     if (Op.Val->getValueType(1) == MVT::i32) {
 878       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 879       ResultVals.push_back(Chain.getValue(0));
 880       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
 881                                  Chain.getValue(2)).getValue(1);
 882       ResultVals.push_back(Chain.getValue(0));
 883       NodeTys.push_back(MVT::i32);
 884     } else {
 885       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 886       ResultVals.push_back(Chain.getValue(0));
 887     }
 888     NodeTys.push_back(MVT::i32);
 889     break;
 890   case MVT::v16i8:
 891   case MVT::v8i16:
 892   case MVT::v4i32:
 893   case MVT::v2i64:
 894   case MVT::v4f32:
 895   case MVT::v2f64:
 896     assert(!isStdCall && "Unknown value type to return!");
 897     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
 898     ResultVals.push_back(Chain.getValue(0));
 899     NodeTys.push_back(RetVT);
 900     break;
 901   case MVT::f32:
 902   case MVT::f64: {
 903     std::vector<MVT::ValueType> Tys;
 904     Tys.push_back(MVT::f64);
 905     Tys.push_back(MVT::Other);
 906     Tys.push_back(MVT::Flag);
 907     std::vector<SDOperand> Ops;
 908     Ops.push_back(Chain);
 909     Ops.push_back(InFlag);
 910     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
 911                                    &Ops[0], Ops.size());
 912     Chain  = RetVal.getValue(1);
 913     InFlag = RetVal.getValue(2);
 914     if (X86ScalarSSE) {
 915       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 916       // shouldn't be necessary except that RFP cannot be live across
 917       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 918       MachineFunction &MF = DAG.getMachineFunction();
 919       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 920       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 921       Tys.clear();
 922       Tys.push_back(MVT::Other);
 923       Ops.clear();
 924       Ops.push_back(Chain);
 925       Ops.push_back(RetVal);
 926       Ops.push_back(StackSlot);
 927       Ops.push_back(DAG.getValueType(RetVT));
 928       Ops.push_back(InFlag);
 929       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
 930       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
 931       Chain = RetVal.getValue(1);
 932     }
 933
 934     if (RetVT == MVT::f32 && !X86ScalarSSE)
 935       // FIXME: we would really like to remember that this FP_ROUND
 936       // operation is okay to eliminate if we allow excess FP precision.
 937       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 938     ResultVals.push_back(RetVal);
 939     NodeTys.push_back(RetVT);
 940     break;
 941   }
 942   }
 943
 944   // If the function returns void, just return the chain.
 945   if (ResultVals.empty())
 946     return Chain;
 947
 948   // Otherwise, merge everything together with a MERGE_VALUES node.
 949   NodeTys.push_back(MVT::Other);
 950   ResultVals.push_back(Chain);
 951   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
 952                               &ResultVals[0], ResultVals.size());
 953   return Res.getValue(Op.ResNo);
 954 }
 955
 956
 957 //===----------------------------------------------------------------------===//
 958 //                 X86-64 C Calling Convention implementation
 959 //===----------------------------------------------------------------------===//
 960
 961 /// HowToPassX86_64CCCArgument - Returns how an formal argument of the specified
 962 /// type should be passed. If it is through stack, returns the size of the stack
 963 /// slot; if it is through integer or XMM register, returns the number of
 964 /// integer or XMM registers are needed.
 965 static void
 966 HowToPassX86_64CCCArgument(MVT::ValueType ObjectVT,
 967                            unsigned NumIntRegs, unsigned NumXMMRegs,
 968                            unsigned &ObjSize, unsigned &ObjIntRegs,
 969                            unsigned &ObjXMMRegs) {
 970   ObjSize = 0;
 971   ObjIntRegs = 0;
 972   ObjXMMRegs = 0;
 973
 974   switch (ObjectVT) {
 975   default: assert(0 && "Unhandled argument type!");
 976   case MVT::i8:
 977   case MVT::i16:
 978   case MVT::i32:
 979   case MVT::i64:
 980     if (NumIntRegs < 6)
 981       ObjIntRegs = 1;
 982     else {
 983       switch (ObjectVT) {
 984       default: break;
 985       case MVT::i8:  ObjSize = 1; break;
 986       case MVT::i16: ObjSize = 2; break;
 987       case MVT::i32: ObjSize = 4; break;
 988       case MVT::i64: ObjSize = 8; break;
 989       }
 990     }
 991     break;
 992   case MVT::f32:
 993   case MVT::f64:
 994   case MVT::v16i8:
 995   case MVT::v8i16:
 996   case MVT::v4i32:
 997   case MVT::v2i64:
 998   case MVT::v4f32:
 999   case MVT::v2f64:
1000     if (NumXMMRegs < 8)
1001       ObjXMMRegs = 1;
1002     else {
1003       switch (ObjectVT) {
1004       default: break;
1005       case MVT::f32:  ObjSize = 4; break;
1006       case MVT::f64:  ObjSize = 8; break;
1007       case MVT::v16i8:
1008       case MVT::v8i16:
1009       case MVT::v4i32:
1010       case MVT::v2i64:
1011       case MVT::v4f32:
1012       case MVT::v2f64: ObjSize = 16; break;
1013     }
1014     break;
1015   }
1016   }
1017 }
1018
1019 SDOperand
1020 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1021   unsigned NumArgs = Op.Val->getNumValues() - 1;
1022   MachineFunction &MF = DAG.getMachineFunction();
1023   MachineFrameInfo *MFI = MF.getFrameInfo();
1024   SDOperand Root = Op.getOperand(0);
1025   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1026   std::vector<SDOperand> ArgValues;
1027
1028   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
1029   // the stack frame looks like this:
1030   //
1031   // [RSP] -- return address
1032   // [RSP + 8] -- first nonreg argument (leftmost lexically)
1033   // [RSP +16] -- second nonreg argument, if 1st argument is <= 8 bytes in size
1034   //    ...
1035   //
1036   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1037   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1038   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1039
1040   static const unsigned GPR8ArgRegs[] = {
1041     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1042   };
1043   static const unsigned GPR16ArgRegs[] = {
1044     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1045   };
1046   static const unsigned GPR32ArgRegs[] = {
1047     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1048   };
1049   static const unsigned GPR64ArgRegs[] = {
1050     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1051   };
1052   static const unsigned XMMArgRegs[] = {
1053     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1054     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1055   };
1056
1057   for (unsigned i = 0; i < NumArgs; ++i) {
1058     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1059     unsigned ArgIncrement = 8;
1060     unsigned ObjSize = 0;
1061     unsigned ObjIntRegs = 0;
1062     unsigned ObjXMMRegs = 0;
1063
1064     // FIXME: __int128 and long double support?
1065     HowToPassX86_64CCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
1066                                ObjSize, ObjIntRegs, ObjXMMRegs);
1067     if (ObjSize > 8)
1068       ArgIncrement = ObjSize;
1069
1070     unsigned Reg = 0;
1071     SDOperand ArgValue;
1072     if (ObjIntRegs || ObjXMMRegs) {
1073       switch (ObjectVT) {
1074       default: assert(0 && "Unhandled argument type!");
1075       case MVT::i8:
1076       case MVT::i16:
1077       case MVT::i32:
1078       case MVT::i64: {
1079         TargetRegisterClass *RC = NULL;
1080         switch (ObjectVT) {
1081         default: break;
1082         case MVT::i8:
1083           RC = X86::GR8RegisterClass;
1084           Reg = GPR8ArgRegs[NumIntRegs];
1085           break;
1086         case MVT::i16:
1087           RC = X86::GR16RegisterClass;
1088           Reg = GPR16ArgRegs[NumIntRegs];
1089           break;
1090         case MVT::i32:
1091           RC = X86::GR32RegisterClass;
1092           Reg = GPR32ArgRegs[NumIntRegs];
1093           break;
1094         case MVT::i64:
1095           RC = X86::GR64RegisterClass;
1096           Reg = GPR64ArgRegs[NumIntRegs];
1097           break;
1098         }
1099         Reg = AddLiveIn(MF, Reg, RC);
1100         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1101         break;
1102       }
1103       case MVT::f32:
1104       case MVT::f64:
1105       case MVT::v16i8:
1106       case MVT::v8i16:
1107       case MVT::v4i32:
1108       case MVT::v2i64:
1109       case MVT::v4f32:
1110       case MVT::v2f64: {
1111         TargetRegisterClass *RC= (ObjectVT == MVT::f32) ?
1112           X86::FR32RegisterClass : ((ObjectVT == MVT::f64) ?
1113                               X86::FR64RegisterClass : X86::VR128RegisterClass);
1114         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], RC);
1115         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1116         break;
1117       }
1118       }
1119       NumIntRegs += ObjIntRegs;
1120       NumXMMRegs += ObjXMMRegs;
1121     } else if (ObjSize) {
1122       // XMM arguments have to be aligned on 16-byte boundary.
1123       if (ObjSize == 16)
1124         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1125       // Create the SelectionDAG nodes corresponding to a load from this
1126       // parameter.
1127       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1128       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1129       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1130       ArgOffset += ArgIncrement;   // Move on to the next argument.
1131     }
1132
1133     ArgValues.push_back(ArgValue);
1134   }
1135
1136   // If the function takes variable number of arguments, make a frame index for
1137   // the start of the first vararg value... for expansion of llvm.va_start.
1138   if (isVarArg) {
1139     // For X86-64, if there are vararg parameters that are passed via
1140     // registers, then we must store them to their spots on the stack so they
1141     // may be loaded by deferencing the result of va_next.
1142     VarArgsGPOffset = NumIntRegs * 8;
1143     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1144     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
1145     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1146
1147     // Store the integer parameter registers.
1148     std::vector<SDOperand> MemOps;
1149     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1150     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1151                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1152     for (; NumIntRegs != 6; ++NumIntRegs) {
1153       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1154                                 X86::GR64RegisterClass);
1155       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1156       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1157       MemOps.push_back(Store);
1158       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1159                         DAG.getConstant(8, getPointerTy()));
1160     }
1161
1162     // Now store the XMM (fp + vector) parameter registers.
1163     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1164                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1165     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1166       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1167                                 X86::VR128RegisterClass);
1168       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1169       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1170       MemOps.push_back(Store);
1171       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1172                         DAG.getConstant(16, getPointerTy()));
1173     }
1174     if (!MemOps.empty())
1175         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1176                            &MemOps[0], MemOps.size());
1177   }
1178
1179   ArgValues.push_back(Root);
1180
1181   ReturnAddrIndex = 0;     // No return address slot generated yet.
1182   BytesToPopOnReturn = 0;  // Callee pops nothing.
1183   BytesCallerReserves = ArgOffset;
1184
1185   // Return the new list of results.
1186   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
1187                                      Op.Val->value_end());
1188   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
1189 }
1190
1191 SDOperand
1192 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG) {
1193   SDOperand Chain     = Op.getOperand(0);
1194   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1195   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1196   SDOperand Callee    = Op.getOperand(4);
1197   MVT::ValueType RetVT= Op.Val->getValueType(0);
1198   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1199
1200   // Count how many bytes are to be pushed on the stack.
1201   unsigned NumBytes = 0;
1202   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1203   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1204
1205   static const unsigned GPR8ArgRegs[] = {
1206     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1207   };
1208   static const unsigned GPR16ArgRegs[] = {
1209     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1210   };
1211   static const unsigned GPR32ArgRegs[] = {
1212     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1213   };
1214   static const unsigned GPR64ArgRegs[] = {
1215     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1216   };
1217   static const unsigned XMMArgRegs[] = {
1218     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1219     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1220   };
1221
1222   for (unsigned i = 0; i != NumOps; ++i) {
1223     SDOperand Arg = Op.getOperand(5+2*i);
1224     MVT::ValueType ArgVT = Arg.getValueType();
1225
1226     switch (ArgVT) {
1227     default: assert(0 && "Unknown value type!");
1228     case MVT::i8:
1229     case MVT::i16:
1230     case MVT::i32:
1231     case MVT::i64:
1232       if (NumIntRegs < 6)
1233         ++NumIntRegs;
1234       else
1235         NumBytes += 8;
1236       break;
1237     case MVT::f32:
1238     case MVT::f64:
1239     case MVT::v16i8:
1240     case MVT::v8i16:
1241     case MVT::v4i32:
1242     case MVT::v2i64:
1243     case MVT::v4f32:
1244     case MVT::v2f64:
1245       if (NumXMMRegs < 8)
1246         NumXMMRegs++;
1247       else if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1248         NumBytes += 8;
1249       else {
1250         // XMM arguments have to be aligned on 16-byte boundary.
1251         NumBytes = ((NumBytes + 15) / 16) * 16;
1252         NumBytes += 16;
1253       }
1254       break;
1255     }
1256   }
1257
1258   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1259
1260   // Arguments go on the stack in reverse order, as specified by the ABI.
1261   unsigned ArgOffset = 0;
1262   NumIntRegs = 0;
1263   NumXMMRegs = 0;
1264   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1265   std::vector<SDOperand> MemOpChains;
1266   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1267   for (unsigned i = 0; i != NumOps; ++i) {
1268     SDOperand Arg = Op.getOperand(5+2*i);
1269     MVT::ValueType ArgVT = Arg.getValueType();
1270
1271     switch (ArgVT) {
1272     default: assert(0 && "Unexpected ValueType for argument!");
1273     case MVT::i8:
1274     case MVT::i16:
1275     case MVT::i32:
1276     case MVT::i64:
1277       if (NumIntRegs < 6) {
1278         unsigned Reg = 0;
1279         switch (ArgVT) {
1280         default: break;
1281         case MVT::i8:  Reg = GPR8ArgRegs[NumIntRegs];  break;
1282         case MVT::i16: Reg = GPR16ArgRegs[NumIntRegs]; break;
1283         case MVT::i32: Reg = GPR32ArgRegs[NumIntRegs]; break;
1284         case MVT::i64: Reg = GPR64ArgRegs[NumIntRegs]; break;
1285         }
1286         RegsToPass.push_back(std::make_pair(Reg, Arg));
1287         ++NumIntRegs;
1288       } else {
1289         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1290         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1291         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1292         ArgOffset += 8;
1293       }
1294       break;
1295     case MVT::f32:
1296     case MVT::f64:
1297     case MVT::v16i8:
1298     case MVT::v8i16:
1299     case MVT::v4i32:
1300     case MVT::v2i64:
1301     case MVT::v4f32:
1302     case MVT::v2f64:
1303       if (NumXMMRegs < 8) {
1304         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1305         NumXMMRegs++;
1306       } else {
1307         if (ArgVT != MVT::f32 && ArgVT != MVT::f64) {
1308           // XMM arguments have to be aligned on 16-byte boundary.
1309           ArgOffset = ((ArgOffset + 15) / 16) * 16;
1310         }
1311         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1312         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1313         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1314         if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1315           ArgOffset += 8;
1316         else
1317           ArgOffset += 16;
1318       }
1319     }
1320   }
1321
1322   if (!MemOpChains.empty())
1323     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1324                         &MemOpChains[0], MemOpChains.size());
1325
1326   // Build a sequence of copy-to-reg nodes chained together with token chain
1327   // and flag operands which copy the outgoing args into registers.
1328   SDOperand InFlag;
1329   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1330     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1331                              InFlag);
1332     InFlag = Chain.getValue(1);
1333   }
1334
1335   if (isVarArg) {
1336     // From AMD64 ABI document:
1337     // For calls that may call functions that use varargs or stdargs
1338     // (prototype-less calls or calls to functions containing ellipsis (...) in
1339     // the declaration) %al is used as hidden argument to specify the number
1340     // of SSE registers used. The contents of %al do not need to match exactly
1341     // the number of registers, but must be an ubound on the number of SSE
1342     // registers used and is in the range 0 - 8 inclusive.
1343     Chain = DAG.getCopyToReg(Chain, X86::AL,
1344                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1345     InFlag = Chain.getValue(1);
1346   }
1347
1348   // If the callee is a GlobalAddress node (quite common, every direct call is)
1349   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1350   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1351     // We should use extra load for direct calls to dllimported functions in
1352     // non-JIT mode.
1353     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1354                                         getTargetMachine(), true))
1355       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1356   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1357     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1358
1359   std::vector<MVT::ValueType> NodeTys;
1360   NodeTys.push_back(MVT::Other);   // Returns a chain
1361   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1362   std::vector<SDOperand> Ops;
1363   Ops.push_back(Chain);
1364   Ops.push_back(Callee);
1365
1366   // Add argument registers to the end of the list so that they are known live
1367   // into the call.
1368   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1369     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1370                                   RegsToPass[i].second.getValueType()));
1371
1372   if (InFlag.Val)
1373     Ops.push_back(InFlag);
1374
1375   // FIXME: Do not generate X86ISD::TAILCALL for now.
1376   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1377                       NodeTys, &Ops[0], Ops.size());
1378   InFlag = Chain.getValue(1);
1379
1380   NodeTys.clear();
1381   NodeTys.push_back(MVT::Other);   // Returns a chain
1382   if (RetVT != MVT::Other)
1383     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
1384   Ops.clear();
1385   Ops.push_back(Chain);
1386   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1387   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1388   Ops.push_back(InFlag);
1389   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1390   if (RetVT != MVT::Other)
1391     InFlag = Chain.getValue(1);
1392
1393   std::vector<SDOperand> ResultVals;
1394   NodeTys.clear();
1395   switch (RetVT) {
1396   default: assert(0 && "Unknown value type to return!");
1397   case MVT::Other: break;
1398   case MVT::i8:
1399     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1400     ResultVals.push_back(Chain.getValue(0));
1401     NodeTys.push_back(MVT::i8);
1402     break;
1403   case MVT::i16:
1404     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1405     ResultVals.push_back(Chain.getValue(0));
1406     NodeTys.push_back(MVT::i16);
1407     break;
1408   case MVT::i32:
1409     Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1410     ResultVals.push_back(Chain.getValue(0));
1411     NodeTys.push_back(MVT::i32);
1412     break;
1413   case MVT::i64:
1414     if (Op.Val->getValueType(1) == MVT::i64) {
1415       // FIXME: __int128 support?
1416       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1417       ResultVals.push_back(Chain.getValue(0));
1418       Chain = DAG.getCopyFromReg(Chain, X86::RDX, MVT::i64,
1419                                  Chain.getValue(2)).getValue(1);
1420       ResultVals.push_back(Chain.getValue(0));
1421       NodeTys.push_back(MVT::i64);
1422     } else {
1423       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1424       ResultVals.push_back(Chain.getValue(0));
1425     }
1426     NodeTys.push_back(MVT::i64);
1427     break;
1428   case MVT::f32:
1429   case MVT::f64:
1430   case MVT::v16i8:
1431   case MVT::v8i16:
1432   case MVT::v4i32:
1433   case MVT::v2i64:
1434   case MVT::v4f32:
1435   case MVT::v2f64:
1436     // FIXME: long double support?
1437     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1438     ResultVals.push_back(Chain.getValue(0));
1439     NodeTys.push_back(RetVT);
1440     break;
1441   }
1442
1443   // If the function returns void, just return the chain.
1444   if (ResultVals.empty())
1445     return Chain;
1446
1447   // Otherwise, merge everything together with a MERGE_VALUES node.
1448   NodeTys.push_back(MVT::Other);
1449   ResultVals.push_back(Chain);
1450   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1451                               &ResultVals[0], ResultVals.size());
1452   return Res.getValue(Op.ResNo);
1453 }
1454
1455 //===----------------------------------------------------------------------===//
1456 //                 Fast & FastCall Calling Convention implementation
1457 //===----------------------------------------------------------------------===//
1458 //
1459 // The X86 'fast' calling convention passes up to two integer arguments in
1460 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1461 // and requires that the callee pop its arguments off the stack (allowing proper
1462 // tail calls), and has the same return value conventions as C calling convs.
1463 //
1464 // This calling convention always arranges for the callee pop value to be 8n+4
1465 // bytes, which is needed for tail recursion elimination and stack alignment
1466 // reasons.
1467 //
1468 // Note that this can be enhanced in the future to pass fp vals in registers
1469 // (when we have a global fp allocator) and do other tricks.
1470 //
1471 //===----------------------------------------------------------------------===//
1472 // The X86 'fastcall' calling convention passes up to two integer arguments in
1473 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1474 // and requires that the callee pop its arguments off the stack (allowing proper
1475 // tail calls), and has the same return value conventions as C calling convs.
1476 //
1477 // This calling convention always arranges for the callee pop value to be 8n+4
1478 // bytes, which is needed for tail recursion elimination and stack alignment
1479 // reasons.
1480
1481
1482 SDOperand
1483 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1484                                         bool isFastCall) {
1485   unsigned NumArgs = Op.Val->getNumValues()-1;
1486   MachineFunction &MF = DAG.getMachineFunction();
1487   MachineFrameInfo *MFI = MF.getFrameInfo();
1488   SDOperand Root = Op.getOperand(0);
1489   std::vector<SDOperand> ArgValues;
1490
1491   // Add DAG nodes to load the arguments...  On entry to a function the stack
1492   // frame looks like this:
1493   //
1494   // [ESP] -- return address
1495   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1496   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1497   //    ...
1498   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1499
1500   // Keep track of the number of integer regs passed so far.  This can be either
1501   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1502   // are both used).
1503   unsigned NumIntRegs = 0;
1504   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1505
1506   static const unsigned XMMArgRegs[] = {
1507     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1508   };
1509
1510   static const unsigned GPRArgRegs[][2][2] = {
1511     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1512     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1513     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1514   };
1515
1516   static const TargetRegisterClass* GPRClasses[3] = {
1517     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1518   };
1519
1520   unsigned GPRInd = (isFastCall ? 1 : 0);
1521   for (unsigned i = 0; i < NumArgs; ++i) {
1522     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1523     unsigned ArgIncrement = 4;
1524     unsigned ObjSize = 0;
1525     unsigned ObjXMMRegs = 0;
1526     unsigned ObjIntRegs = 0;
1527     unsigned Reg = 0;
1528     SDOperand ArgValue;
1529
1530     HowToPassCallArgument(ObjectVT,
1531                           true, // Use as much registers as possible
1532                           NumIntRegs, NumXMMRegs,
1533                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1534                           ObjSize, ObjIntRegs, ObjXMMRegs,
1535                           !isFastCall);
1536
1537     if (ObjSize > 4)
1538       ArgIncrement = ObjSize;
1539
1540     if (ObjIntRegs || ObjXMMRegs) {
1541       switch (ObjectVT) {
1542       default: assert(0 && "Unhandled argument type!");
1543       case MVT::i8:
1544       case MVT::i16:
1545       case MVT::i32: {
1546         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1547         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1548         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1549         break;
1550       }
1551       case MVT::v16i8:
1552       case MVT::v8i16:
1553       case MVT::v4i32:
1554       case MVT::v2i64:
1555       case MVT::v4f32:
1556       case MVT::v2f64: {
1557         assert(!isFastCall && "Unhandled argument type!");
1558         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1559         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1560         break;
1561       }
1562       }
1563       NumIntRegs += ObjIntRegs;
1564       NumXMMRegs += ObjXMMRegs;
1565     }
1566     if (ObjSize) {
1567       // XMM arguments have to be aligned on 16-byte boundary.
1568       if (ObjSize == 16)
1569         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1570       // Create the SelectionDAG nodes corresponding to a load from this
1571       // parameter.
1572       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1573       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1574       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1575
1576       ArgOffset += ArgIncrement;   // Move on to the next argument.
1577     }
1578
1579     ArgValues.push_back(ArgValue);
1580   }
1581
1582   ArgValues.push_back(Root);
1583
1584   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1585   // arguments and the arguments after the retaddr has been pushed are aligned.
1586   if ((ArgOffset & 7) == 0)
1587     ArgOffset += 4;
1588
1589   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1590   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1591   ReturnAddrIndex = 0;             // No return address slot generated yet.
1592   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1593   BytesCallerReserves = 0;
1594
1595   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1596
1597   // Finally, inform the code generator which regs we return values in.
1598   switch (getValueType(MF.getFunction()->getReturnType())) {
1599   default: assert(0 && "Unknown type!");
1600   case MVT::isVoid: break;
1601   case MVT::i1:
1602   case MVT::i8:
1603   case MVT::i16:
1604   case MVT::i32:
1605     MF.addLiveOut(X86::EAX);
1606     break;
1607   case MVT::i64:
1608     MF.addLiveOut(X86::EAX);
1609     MF.addLiveOut(X86::EDX);
1610     break;
1611   case MVT::f32:
1612   case MVT::f64:
1613     MF.addLiveOut(X86::ST0);
1614     break;
1615   case MVT::v16i8:
1616   case MVT::v8i16:
1617   case MVT::v4i32:
1618   case MVT::v2i64:
1619   case MVT::v4f32:
1620   case MVT::v2f64:
1621     assert(!isFastCall && "Unknown result type");
1622     MF.addLiveOut(X86::XMM0);
1623     break;
1624   }
1625
1626   // Return the new list of results.
1627   std::vector<MVT::ValueType> RetVTs(Op.Val->value_begin(),
1628                                      Op.Val->value_end());
1629   return DAG.getNode(ISD::MERGE_VALUES, RetVTs, &ArgValues[0],ArgValues.size());
1630 }
1631
1632 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1633                                                bool isFastCall) {
1634   SDOperand Chain     = Op.getOperand(0);
1635   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1636   SDOperand Callee    = Op.getOperand(4);
1637   MVT::ValueType RetVT= Op.Val->getValueType(0);
1638   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1639
1640   // Count how many bytes are to be pushed on the stack.
1641   unsigned NumBytes = 0;
1642
1643   // Keep track of the number of integer regs passed so far.  This can be either
1644   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1645   // are both used).
1646   unsigned NumIntRegs = 0;
1647   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1648
1649   static const unsigned GPRArgRegs[][2][2] = {
1650     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1651     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1652     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1653   };
1654   static const unsigned XMMArgRegs[] = {
1655     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1656   };
1657
1658   unsigned GPRInd = (isFastCall ? 1 : 0);
1659   for (unsigned i = 0; i != NumOps; ++i) {
1660     SDOperand Arg = Op.getOperand(5+2*i);
1661
1662     switch (Arg.getValueType()) {
1663     default: assert(0 && "Unknown value type!");
1664     case MVT::i8:
1665     case MVT::i16:
1666     case MVT::i32: {
1667      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1668      if (NumIntRegs < MaxNumIntRegs) {
1669        ++NumIntRegs;
1670        break;
1671      }
1672      } // Fall through
1673     case MVT::f32:
1674       NumBytes += 4;
1675       break;
1676     case MVT::f64:
1677       NumBytes += 8;
1678       break;
1679     case MVT::v16i8:
1680     case MVT::v8i16:
1681     case MVT::v4i32:
1682     case MVT::v2i64:
1683     case MVT::v4f32:
1684     case MVT::v2f64:
1685       assert(!isFastCall && "Unknown value type!");
1686       if (NumXMMRegs < 4)
1687         NumXMMRegs++;
1688       else {
1689         // XMM arguments have to be aligned on 16-byte boundary.
1690         NumBytes = ((NumBytes + 15) / 16) * 16;
1691         NumBytes += 16;
1692       }
1693       break;
1694     }
1695   }
1696
1697   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1698   // arguments and the arguments after the retaddr has been pushed are aligned.
1699   if ((NumBytes & 7) == 0)
1700     NumBytes += 4;
1701
1702   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1703
1704   // Arguments go on the stack in reverse order, as specified by the ABI.
1705   unsigned ArgOffset = 0;
1706   NumIntRegs = 0;
1707   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1708   std::vector<SDOperand> MemOpChains;
1709   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1710   for (unsigned i = 0; i != NumOps; ++i) {
1711     SDOperand Arg = Op.getOperand(5+2*i);
1712
1713     switch (Arg.getValueType()) {
1714     default: assert(0 && "Unexpected ValueType for argument!");
1715     case MVT::i8:
1716     case MVT::i16:
1717     case MVT::i32: {
1718      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1719      if (NumIntRegs < MaxNumIntRegs) {
1720        unsigned RegToUse =
1721          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1722        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1723        ++NumIntRegs;
1724        break;
1725      }
1726     } // Fall through
1727     case MVT::f32: {
1728       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1729       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1730       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1731       ArgOffset += 4;
1732       break;
1733     }
1734     case MVT::f64: {
1735       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1736       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1737       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1738       ArgOffset += 8;
1739       break;
1740     }
1741     case MVT::v16i8:
1742     case MVT::v8i16:
1743     case MVT::v4i32:
1744     case MVT::v2i64:
1745     case MVT::v4f32:
1746     case MVT::v2f64:
1747       assert(!isFastCall && "Unexpected ValueType for argument!");
1748       if (NumXMMRegs < 4) {
1749         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1750         NumXMMRegs++;
1751       } else {
1752         // XMM arguments have to be aligned on 16-byte boundary.
1753         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1754         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1755         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1756         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1757         ArgOffset += 16;
1758       }
1759       break;
1760     }
1761   }
1762
1763   if (!MemOpChains.empty())
1764     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1765                         &MemOpChains[0], MemOpChains.size());
1766
1767   // Build a sequence of copy-to-reg nodes chained together with token chain
1768   // and flag operands which copy the outgoing args into registers.
1769   SDOperand InFlag;
1770   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1771     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1772                              InFlag);
1773     InFlag = Chain.getValue(1);
1774   }
1775
1776   // If the callee is a GlobalAddress node (quite common, every direct call is)
1777   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1778   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1779     // We should use extra load for direct calls to dllimported functions in
1780     // non-JIT mode.
1781     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1782                                         getTargetMachine(), true))
1783       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1784   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1785     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1786
1787   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1788       Subtarget->isPICStyleGOT()) {
1789     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1790                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1791                              InFlag);
1792     InFlag = Chain.getValue(1);
1793   }
1794
1795   std::vector<MVT::ValueType> NodeTys;
1796   NodeTys.push_back(MVT::Other);   // Returns a chain
1797   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1798   std::vector<SDOperand> Ops;
1799   Ops.push_back(Chain);
1800   Ops.push_back(Callee);
1801
1802   // Add argument registers to the end of the list so that they are known live
1803   // into the call.
1804   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1805     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1806                                   RegsToPass[i].second.getValueType()));
1807
1808   if (InFlag.Val)
1809     Ops.push_back(InFlag);
1810
1811   // FIXME: Do not generate X86ISD::TAILCALL for now.
1812   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1813                       NodeTys, &Ops[0], Ops.size());
1814   InFlag = Chain.getValue(1);
1815
1816   NodeTys.clear();
1817   NodeTys.push_back(MVT::Other);   // Returns a chain
1818   if (RetVT != MVT::Other)
1819     NodeTys.push_back(MVT::Flag);  // Returns a flag for retval copy to use.
1820   Ops.clear();
1821   Ops.push_back(Chain);
1822   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1823   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1824   Ops.push_back(InFlag);
1825   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1826   if (RetVT != MVT::Other)
1827     InFlag = Chain.getValue(1);
1828
1829   std::vector<SDOperand> ResultVals;
1830   NodeTys.clear();
1831   switch (RetVT) {
1832   default: assert(0 && "Unknown value type to return!");
1833   case MVT::Other: break;
1834   case MVT::i8:
1835     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1836     ResultVals.push_back(Chain.getValue(0));
1837     NodeTys.push_back(MVT::i8);
1838     break;
1839   case MVT::i16:
1840     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1841     ResultVals.push_back(Chain.getValue(0));
1842     NodeTys.push_back(MVT::i16);
1843     break;
1844   case MVT::i32:
1845     if (Op.Val->getValueType(1) == MVT::i32) {
1846       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1847       ResultVals.push_back(Chain.getValue(0));
1848       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
1849                                  Chain.getValue(2)).getValue(1);
1850       ResultVals.push_back(Chain.getValue(0));
1851       NodeTys.push_back(MVT::i32);
1852     } else {
1853       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1854       ResultVals.push_back(Chain.getValue(0));
1855     }
1856     NodeTys.push_back(MVT::i32);
1857     break;
1858   case MVT::v16i8:
1859   case MVT::v8i16:
1860   case MVT::v4i32:
1861   case MVT::v2i64:
1862   case MVT::v4f32:
1863   case MVT::v2f64:
1864    if (isFastCall) {
1865      assert(0 && "Unknown value type to return!");
1866    } else {
1867      Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1868      ResultVals.push_back(Chain.getValue(0));
1869      NodeTys.push_back(RetVT);
1870    }
1871    break;
1872   case MVT::f32:
1873   case MVT::f64: {
1874     std::vector<MVT::ValueType> Tys;
1875     Tys.push_back(MVT::f64);
1876     Tys.push_back(MVT::Other);
1877     Tys.push_back(MVT::Flag);
1878     std::vector<SDOperand> Ops;
1879     Ops.push_back(Chain);
1880     Ops.push_back(InFlag);
1881     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
1882                                    &Ops[0], Ops.size());
1883     Chain  = RetVal.getValue(1);
1884     InFlag = RetVal.getValue(2);
1885     if (X86ScalarSSE) {
1886       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
1887       // shouldn't be necessary except that RFP cannot be live across
1888       // multiple blocks. When stackifier is fixed, they can be uncoupled.
1889       MachineFunction &MF = DAG.getMachineFunction();
1890       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
1891       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
1892       Tys.clear();
1893       Tys.push_back(MVT::Other);
1894       Ops.clear();
1895       Ops.push_back(Chain);
1896       Ops.push_back(RetVal);
1897       Ops.push_back(StackSlot);
1898       Ops.push_back(DAG.getValueType(RetVT));
1899       Ops.push_back(InFlag);
1900       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
1901       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
1902       Chain = RetVal.getValue(1);
1903     }
1904
1905     if (RetVT == MVT::f32 && !X86ScalarSSE)
1906       // FIXME: we would really like to remember that this FP_ROUND
1907       // operation is okay to eliminate if we allow excess FP precision.
1908       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
1909     ResultVals.push_back(RetVal);
1910     NodeTys.push_back(RetVT);
1911     break;
1912   }
1913   }
1914
1915
1916   // If the function returns void, just return the chain.
1917   if (ResultVals.empty())
1918     return Chain;
1919
1920   // Otherwise, merge everything together with a MERGE_VALUES node.
1921   NodeTys.push_back(MVT::Other);
1922   ResultVals.push_back(Chain);
1923   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1924                               &ResultVals[0], ResultVals.size());
1925   return Res.getValue(Op.ResNo);
1926 }
1927
1928 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1929   if (ReturnAddrIndex == 0) {
1930     // Set up a frame object for the return address.
1931     MachineFunction &MF = DAG.getMachineFunction();
1932     if (Subtarget->is64Bit())
1933       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1934     else
1935       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1936   }
1937
1938   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1939 }
1940
1941
1942
1943 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1944 /// specific condition code. It returns a false if it cannot do a direct
1945 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1946 /// needed.
1947 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1948                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1949                            SelectionDAG &DAG) {
1950   X86CC = X86::COND_INVALID;
1951   if (!isFP) {
1952     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1953       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1954         // X > -1   -> X == 0, jump !sign.
1955         RHS = DAG.getConstant(0, RHS.getValueType());
1956         X86CC = X86::COND_NS;
1957         return true;
1958       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1959         // X < 0   -> X == 0, jump on sign.
1960         X86CC = X86::COND_S;
1961         return true;
1962       }
1963     }
1964
1965     switch (SetCCOpcode) {
1966     default: break;
1967     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1968     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1969     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1970     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1971     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1972     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1973     case ISD::SETULT: X86CC = X86::COND_B;  break;
1974     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1975     case ISD::SETULE: X86CC = X86::COND_BE; break;
1976     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1977     }
1978   } else {
1979     // On a floating point condition, the flags are set as follows:
1980     // ZF  PF  CF   op
1981     //  0 | 0 | 0 | X > Y
1982     //  0 | 0 | 1 | X < Y
1983     //  1 | 0 | 0 | X == Y
1984     //  1 | 1 | 1 | unordered
1985     bool Flip = false;
1986     switch (SetCCOpcode) {
1987     default: break;
1988     case ISD::SETUEQ:
1989     case ISD::SETEQ: X86CC = X86::COND_E;  break;
1990     case ISD::SETOLT: Flip = true; // Fallthrough
1991     case ISD::SETOGT:
1992     case ISD::SETGT: X86CC = X86::COND_A;  break;
1993     case ISD::SETOLE: Flip = true; // Fallthrough
1994     case ISD::SETOGE:
1995     case ISD::SETGE: X86CC = X86::COND_AE; break;
1996     case ISD::SETUGT: Flip = true; // Fallthrough
1997     case ISD::SETULT:
1998     case ISD::SETLT: X86CC = X86::COND_B;  break;
1999     case ISD::SETUGE: Flip = true; // Fallthrough
2000     case ISD::SETULE:
2001     case ISD::SETLE: X86CC = X86::COND_BE; break;
2002     case ISD::SETONE:
2003     case ISD::SETNE: X86CC = X86::COND_NE; break;
2004     case ISD::SETUO: X86CC = X86::COND_P;  break;
2005     case ISD::SETO:  X86CC = X86::COND_NP; break;
2006     }
2007     if (Flip)
2008       std::swap(LHS, RHS);
2009   }
2010
2011   return X86CC != X86::COND_INVALID;
2012 }
2013
2014 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2015 /// code. Current x86 isa includes the following FP cmov instructions:
2016 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2017 static bool hasFPCMov(unsigned X86CC) {
2018   switch (X86CC) {
2019   default:
2020     return false;
2021   case X86::COND_B:
2022   case X86::COND_BE:
2023   case X86::COND_E:
2024   case X86::COND_P:
2025   case X86::COND_A:
2026   case X86::COND_AE:
2027   case X86::COND_NE:
2028   case X86::COND_NP:
2029     return true;
2030   }
2031 }
2032
2033 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2034 /// true if Op is undef or if its value falls within the specified range (L, H].
2035 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2036   if (Op.getOpcode() == ISD::UNDEF)
2037     return true;
2038
2039   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2040   return (Val >= Low && Val < Hi);
2041 }
2042
2043 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2044 /// true if Op is undef or if its value equal to the specified value.
2045 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2046   if (Op.getOpcode() == ISD::UNDEF)
2047     return true;
2048   return cast<ConstantSDNode>(Op)->getValue() == Val;
2049 }
2050
2051 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2052 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2053 bool X86::isPSHUFDMask(SDNode *N) {
2054   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2055
2056   if (N->getNumOperands() != 4)
2057     return false;
2058
2059   // Check if the value doesn't reference the second vector.
2060   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2061     SDOperand Arg = N->getOperand(i);
2062     if (Arg.getOpcode() == ISD::UNDEF) continue;
2063     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2064     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
2065       return false;
2066   }
2067
2068   return true;
2069 }
2070
2071 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2072 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2073 bool X86::isPSHUFHWMask(SDNode *N) {
2074   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2075
2076   if (N->getNumOperands() != 8)
2077     return false;
2078
2079   // Lower quadword copied in order.
2080   for (unsigned i = 0; i != 4; ++i) {
2081     SDOperand Arg = N->getOperand(i);
2082     if (Arg.getOpcode() == ISD::UNDEF) continue;
2083     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2084     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2085       return false;
2086   }
2087
2088   // Upper quadword shuffled.
2089   for (unsigned i = 4; i != 8; ++i) {
2090     SDOperand Arg = N->getOperand(i);
2091     if (Arg.getOpcode() == ISD::UNDEF) continue;
2092     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2093     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2094     if (Val < 4 || Val > 7)
2095       return false;
2096   }
2097
2098   return true;
2099 }
2100
2101 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2102 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2103 bool X86::isPSHUFLWMask(SDNode *N) {
2104   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2105
2106   if (N->getNumOperands() != 8)
2107     return false;
2108
2109   // Upper quadword copied in order.
2110   for (unsigned i = 4; i != 8; ++i)
2111     if (!isUndefOrEqual(N->getOperand(i), i))
2112       return false;
2113
2114   // Lower quadword shuffled.
2115   for (unsigned i = 0; i != 4; ++i)
2116     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2117       return false;
2118
2119   return true;
2120 }
2121
2122 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2123 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2124 static bool isSHUFPMask(std::vector<SDOperand> &N) {
2125   unsigned NumElems = N.size();
2126   if (NumElems != 2 && NumElems != 4) return false;
2127
2128   unsigned Half = NumElems / 2;
2129   for (unsigned i = 0; i < Half; ++i)
2130     if (!isUndefOrInRange(N[i], 0, NumElems))
2131       return false;
2132   for (unsigned i = Half; i < NumElems; ++i)
2133     if (!isUndefOrInRange(N[i], NumElems, NumElems*2))
2134       return false;
2135
2136   return true;
2137 }
2138
2139 bool X86::isSHUFPMask(SDNode *N) {
2140   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2141   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2142   return ::isSHUFPMask(Ops);
2143 }
2144
2145 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2146 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2147 /// half elements to come from vector 1 (which would equal the dest.) and
2148 /// the upper half to come from vector 2.
2149 static bool isCommutedSHUFP(std::vector<SDOperand> &Ops) {
2150   unsigned NumElems = Ops.size();
2151   if (NumElems != 2 && NumElems != 4) return false;
2152
2153   unsigned Half = NumElems / 2;
2154   for (unsigned i = 0; i < Half; ++i)
2155     if (!isUndefOrInRange(Ops[i], NumElems, NumElems*2))
2156       return false;
2157   for (unsigned i = Half; i < NumElems; ++i)
2158     if (!isUndefOrInRange(Ops[i], 0, NumElems))
2159       return false;
2160   return true;
2161 }
2162
2163 static bool isCommutedSHUFP(SDNode *N) {
2164   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2165   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2166   return isCommutedSHUFP(Ops);
2167 }
2168
2169 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2170 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2171 bool X86::isMOVHLPSMask(SDNode *N) {
2172   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2173
2174   if (N->getNumOperands() != 4)
2175     return false;
2176
2177   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2178   return isUndefOrEqual(N->getOperand(0), 6) &&
2179          isUndefOrEqual(N->getOperand(1), 7) &&
2180          isUndefOrEqual(N->getOperand(2), 2) &&
2181          isUndefOrEqual(N->getOperand(3), 3);
2182 }
2183
2184 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2185 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2186 /// <2, 3, 2, 3>
2187 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2188   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2189
2190   if (N->getNumOperands() != 4)
2191     return false;
2192
2193   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2194   return isUndefOrEqual(N->getOperand(0), 2) &&
2195          isUndefOrEqual(N->getOperand(1), 3) &&
2196          isUndefOrEqual(N->getOperand(2), 2) &&
2197          isUndefOrEqual(N->getOperand(3), 3);
2198 }
2199
2200 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2201 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2202 bool X86::isMOVLPMask(SDNode *N) {
2203   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2204
2205   unsigned NumElems = N->getNumOperands();
2206   if (NumElems != 2 && NumElems != 4)
2207     return false;
2208
2209   for (unsigned i = 0; i < NumElems/2; ++i)
2210     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2211       return false;
2212
2213   for (unsigned i = NumElems/2; i < NumElems; ++i)
2214     if (!isUndefOrEqual(N->getOperand(i), i))
2215       return false;
2216
2217   return true;
2218 }
2219
2220 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2221 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2222 /// and MOVLHPS.
2223 bool X86::isMOVHPMask(SDNode *N) {
2224   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2225
2226   unsigned NumElems = N->getNumOperands();
2227   if (NumElems != 2 && NumElems != 4)
2228     return false;
2229
2230   for (unsigned i = 0; i < NumElems/2; ++i)
2231     if (!isUndefOrEqual(N->getOperand(i), i))
2232       return false;
2233
2234   for (unsigned i = 0; i < NumElems/2; ++i) {
2235     SDOperand Arg = N->getOperand(i + NumElems/2);
2236     if (!isUndefOrEqual(Arg, i + NumElems))
2237       return false;
2238   }
2239
2240   return true;
2241 }
2242
2243 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2244 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2245 bool static isUNPCKLMask(std::vector<SDOperand> &N, bool V2IsSplat = false) {
2246   unsigned NumElems = N.size();
2247   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2248     return false;
2249
2250   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2251     SDOperand BitI  = N[i];
2252     SDOperand BitI1 = N[i+1];
2253     if (!isUndefOrEqual(BitI, j))
2254       return false;
2255     if (V2IsSplat) {
2256       if (isUndefOrEqual(BitI1, NumElems))
2257         return false;
2258     } else {
2259       if (!isUndefOrEqual(BitI1, j + NumElems))
2260         return false;
2261     }
2262   }
2263
2264   return true;
2265 }
2266
2267 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2268   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2269   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2270   return ::isUNPCKLMask(Ops, V2IsSplat);
2271 }
2272
2273 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2274 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2275 bool static isUNPCKHMask(std::vector<SDOperand> &N, bool V2IsSplat = false) {
2276   unsigned NumElems = N.size();
2277   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2278     return false;
2279
2280   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2281     SDOperand BitI  = N[i];
2282     SDOperand BitI1 = N[i+1];
2283     if (!isUndefOrEqual(BitI, j + NumElems/2))
2284       return false;
2285     if (V2IsSplat) {
2286       if (isUndefOrEqual(BitI1, NumElems))
2287         return false;
2288     } else {
2289       if (!isUndefOrEqual(BitI1, j + NumElems/2 + NumElems))
2290         return false;
2291     }
2292   }
2293
2294   return true;
2295 }
2296
2297 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2298   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2299   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2300   return ::isUNPCKHMask(Ops, V2IsSplat);
2301 }
2302
2303 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2304 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2305 /// <0, 0, 1, 1>
2306 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2307   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2308
2309   unsigned NumElems = N->getNumOperands();
2310   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2311     return false;
2312
2313   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2314     SDOperand BitI  = N->getOperand(i);
2315     SDOperand BitI1 = N->getOperand(i+1);
2316
2317     if (!isUndefOrEqual(BitI, j))
2318       return false;
2319     if (!isUndefOrEqual(BitI1, j))
2320       return false;
2321   }
2322
2323   return true;
2324 }
2325
2326 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2327 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2328 /// MOVSD, and MOVD, i.e. setting the lowest element.
2329 static bool isMOVLMask(std::vector<SDOperand> &N) {
2330   unsigned NumElems = N.size();
2331   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2332     return false;
2333
2334   if (!isUndefOrEqual(N[0], NumElems))
2335     return false;
2336
2337   for (unsigned i = 1; i < NumElems; ++i) {
2338     SDOperand Arg = N[i];
2339     if (!isUndefOrEqual(Arg, i))
2340       return false;
2341   }
2342
2343   return true;
2344 }
2345
2346 bool X86::isMOVLMask(SDNode *N) {
2347   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2348   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2349   return ::isMOVLMask(Ops);
2350 }
2351
2352 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2353 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2354 /// element of vector 2 and the other elements to come from vector 1 in order.
2355 static bool isCommutedMOVL(std::vector<SDOperand> &Ops, bool V2IsSplat = false,
2356                            bool V2IsUndef = false) {
2357   unsigned NumElems = Ops.size();
2358   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2359     return false;
2360
2361   if (!isUndefOrEqual(Ops[0], 0))
2362     return false;
2363
2364   for (unsigned i = 1; i < NumElems; ++i) {
2365     SDOperand Arg = Ops[i];
2366     if (!(isUndefOrEqual(Arg, i+NumElems) ||
2367           (V2IsUndef && isUndefOrInRange(Arg, NumElems, NumElems*2)) ||
2368           (V2IsSplat && isUndefOrEqual(Arg, NumElems))))
2369       return false;
2370   }
2371
2372   return true;
2373 }
2374
2375 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2376                            bool V2IsUndef = false) {
2377   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2378   std::vector<SDOperand> Ops(N->op_begin(), N->op_end());
2379   return isCommutedMOVL(Ops, V2IsSplat, V2IsUndef);
2380 }
2381
2382 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2383 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2384 bool X86::isMOVSHDUPMask(SDNode *N) {
2385   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2386
2387   if (N->getNumOperands() != 4)
2388     return false;
2389
2390   // Expect 1, 1, 3, 3
2391   for (unsigned i = 0; i < 2; ++i) {
2392     SDOperand Arg = N->getOperand(i);
2393     if (Arg.getOpcode() == ISD::UNDEF) continue;
2394     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2395     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2396     if (Val != 1) return false;
2397   }
2398
2399   bool HasHi = false;
2400   for (unsigned i = 2; i < 4; ++i) {
2401     SDOperand Arg = N->getOperand(i);
2402     if (Arg.getOpcode() == ISD::UNDEF) continue;
2403     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2404     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2405     if (Val != 3) return false;
2406     HasHi = true;
2407   }
2408
2409   // Don't use movshdup if it can be done with a shufps.
2410   return HasHi;
2411 }
2412
2413 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2414 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2415 bool X86::isMOVSLDUPMask(SDNode *N) {
2416   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2417
2418   if (N->getNumOperands() != 4)
2419     return false;
2420
2421   // Expect 0, 0, 2, 2
2422   for (unsigned i = 0; i < 2; ++i) {
2423     SDOperand Arg = N->getOperand(i);
2424     if (Arg.getOpcode() == ISD::UNDEF) continue;
2425     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2426     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2427     if (Val != 0) return false;
2428   }
2429
2430   bool HasHi = false;
2431   for (unsigned i = 2; i < 4; ++i) {
2432     SDOperand Arg = N->getOperand(i);
2433     if (Arg.getOpcode() == ISD::UNDEF) continue;
2434     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2435     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2436     if (Val != 2) return false;
2437     HasHi = true;
2438   }
2439
2440   // Don't use movshdup if it can be done with a shufps.
2441   return HasHi;
2442 }
2443
2444 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2445 /// a splat of a single element.
2446 static bool isSplatMask(SDNode *N) {
2447   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2448
2449   // This is a splat operation if each element of the permute is the same, and
2450   // if the value doesn't reference the second vector.
2451   unsigned NumElems = N->getNumOperands();
2452   SDOperand ElementBase;
2453   unsigned i = 0;
2454   for (; i != NumElems; ++i) {
2455     SDOperand Elt = N->getOperand(i);
2456     if (isa<ConstantSDNode>(Elt)) {
2457       ElementBase = Elt;
2458       break;
2459     }
2460   }
2461
2462   if (!ElementBase.Val)
2463     return false;
2464
2465   for (; i != NumElems; ++i) {
2466     SDOperand Arg = N->getOperand(i);
2467     if (Arg.getOpcode() == ISD::UNDEF) continue;
2468     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2469     if (Arg != ElementBase) return false;
2470   }
2471
2472   // Make sure it is a splat of the first vector operand.
2473   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2474 }
2475
2476 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2477 /// a splat of a single element and it's a 2 or 4 element mask.
2478 bool X86::isSplatMask(SDNode *N) {
2479   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2480
2481   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2482   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2483     return false;
2484   return ::isSplatMask(N);
2485 }
2486
2487 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2488 /// specifies a splat of zero element.
2489 bool X86::isSplatLoMask(SDNode *N) {
2490   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2491
2492   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2493     if (!isUndefOrEqual(N->getOperand(i), 0))
2494       return false;
2495   return true;
2496 }
2497
2498 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2499 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2500 /// instructions.
2501 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2502   unsigned NumOperands = N->getNumOperands();
2503   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2504   unsigned Mask = 0;
2505   for (unsigned i = 0; i < NumOperands; ++i) {
2506     unsigned Val = 0;
2507     SDOperand Arg = N->getOperand(NumOperands-i-1);
2508     if (Arg.getOpcode() != ISD::UNDEF)
2509       Val = cast<ConstantSDNode>(Arg)->getValue();
2510     if (Val >= NumOperands) Val -= NumOperands;
2511     Mask |= Val;
2512     if (i != NumOperands - 1)
2513       Mask <<= Shift;
2514   }
2515
2516   return Mask;
2517 }
2518
2519 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2520 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2521 /// instructions.
2522 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2523   unsigned Mask = 0;
2524   // 8 nodes, but we only care about the last 4.
2525   for (unsigned i = 7; i >= 4; --i) {
2526     unsigned Val = 0;
2527     SDOperand Arg = N->getOperand(i);
2528     if (Arg.getOpcode() != ISD::UNDEF)
2529       Val = cast<ConstantSDNode>(Arg)->getValue();
2530     Mask |= (Val - 4);
2531     if (i != 4)
2532       Mask <<= 2;
2533   }
2534
2535   return Mask;
2536 }
2537
2538 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2539 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2540 /// instructions.
2541 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2542   unsigned Mask = 0;
2543   // 8 nodes, but we only care about the first 4.
2544   for (int i = 3; i >= 0; --i) {
2545     unsigned Val = 0;
2546     SDOperand Arg = N->getOperand(i);
2547     if (Arg.getOpcode() != ISD::UNDEF)
2548       Val = cast<ConstantSDNode>(Arg)->getValue();
2549     Mask |= Val;
2550     if (i != 0)
2551       Mask <<= 2;
2552   }
2553
2554   return Mask;
2555 }
2556
2557 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2558 /// specifies a 8 element shuffle that can be broken into a pair of
2559 /// PSHUFHW and PSHUFLW.
2560 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2561   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2562
2563   if (N->getNumOperands() != 8)
2564     return false;
2565
2566   // Lower quadword shuffled.
2567   for (unsigned i = 0; i != 4; ++i) {
2568     SDOperand Arg = N->getOperand(i);
2569     if (Arg.getOpcode() == ISD::UNDEF) continue;
2570     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2571     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2572     if (Val > 4)
2573       return false;
2574   }
2575
2576   // Upper quadword shuffled.
2577   for (unsigned i = 4; i != 8; ++i) {
2578     SDOperand Arg = N->getOperand(i);
2579     if (Arg.getOpcode() == ISD::UNDEF) continue;
2580     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2581     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2582     if (Val < 4 || Val > 7)
2583       return false;
2584   }
2585
2586   return true;
2587 }
2588
2589 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2590 /// values in ther permute mask.
2591 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2592                                       SDOperand &V2, SDOperand &Mask,
2593                                       SelectionDAG &DAG) {
2594   MVT::ValueType VT = Op.getValueType();
2595   MVT::ValueType MaskVT = Mask.getValueType();
2596   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2597   unsigned NumElems = Mask.getNumOperands();
2598   std::vector<SDOperand> MaskVec;
2599
2600   for (unsigned i = 0; i != NumElems; ++i) {
2601     SDOperand Arg = Mask.getOperand(i);
2602     if (Arg.getOpcode() == ISD::UNDEF) {
2603       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2604       continue;
2605     }
2606     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2607     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2608     if (Val < NumElems)
2609       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2610     else
2611       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2612   }
2613
2614   std::swap(V1, V2);
2615   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2616   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2617 }
2618
2619 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2620 /// match movhlps. The lower half elements should come from upper half of
2621 /// V1 (and in order), and the upper half elements should come from the upper
2622 /// half of V2 (and in order).
2623 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2624   unsigned NumElems = Mask->getNumOperands();
2625   if (NumElems != 4)
2626     return false;
2627   for (unsigned i = 0, e = 2; i != e; ++i)
2628     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2629       return false;
2630   for (unsigned i = 2; i != 4; ++i)
2631     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2632       return false;
2633   return true;
2634 }
2635
2636 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2637 /// is promoted to a vector.
2638 static inline bool isScalarLoadToVector(SDNode *N) {
2639   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2640     N = N->getOperand(0).Val;
2641     return ISD::isNON_EXTLoad(N);
2642   }
2643   return false;
2644 }
2645
2646 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2647 /// match movlp{s|d}. The lower half elements should come from lower half of
2648 /// V1 (and in order), and the upper half elements should come from the upper
2649 /// half of V2 (and in order). And since V1 will become the source of the
2650 /// MOVLP, it must be either a vector load or a scalar load to vector.
2651 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2652   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2653     return false;
2654   // Is V2 is a vector load, don't do this transformation. We will try to use
2655   // load folding shufps op.
2656   if (ISD::isNON_EXTLoad(V2))
2657     return false;
2658
2659   unsigned NumElems = Mask->getNumOperands();
2660   if (NumElems != 2 && NumElems != 4)
2661     return false;
2662   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2663     if (!isUndefOrEqual(Mask->getOperand(i), i))
2664       return false;
2665   for (unsigned i = NumElems/2; i != NumElems; ++i)
2666     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2667       return false;
2668   return true;
2669 }
2670
2671 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2672 /// all the same.
2673 static bool isSplatVector(SDNode *N) {
2674   if (N->getOpcode() != ISD::BUILD_VECTOR)
2675     return false;
2676
2677   SDOperand SplatValue = N->getOperand(0);
2678   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2679     if (N->getOperand(i) != SplatValue)
2680       return false;
2681   return true;
2682 }
2683
2684 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2685 /// to an undef.
2686 static bool isUndefShuffle(SDNode *N) {
2687   if (N->getOpcode() != ISD::BUILD_VECTOR)
2688     return false;
2689
2690   SDOperand V1 = N->getOperand(0);
2691   SDOperand V2 = N->getOperand(1);
2692   SDOperand Mask = N->getOperand(2);
2693   unsigned NumElems = Mask.getNumOperands();
2694   for (unsigned i = 0; i != NumElems; ++i) {
2695     SDOperand Arg = Mask.getOperand(i);
2696     if (Arg.getOpcode() != ISD::UNDEF) {
2697       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2698       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2699         return false;
2700       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2701         return false;
2702     }
2703   }
2704   return true;
2705 }
2706
2707 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2708 /// that point to V2 points to its first element.
2709 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2710   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2711
2712   bool Changed = false;
2713   std::vector<SDOperand> MaskVec;
2714   unsigned NumElems = Mask.getNumOperands();
2715   for (unsigned i = 0; i != NumElems; ++i) {
2716     SDOperand Arg = Mask.getOperand(i);
2717     if (Arg.getOpcode() != ISD::UNDEF) {
2718       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2719       if (Val > NumElems) {
2720         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2721         Changed = true;
2722       }
2723     }
2724     MaskVec.push_back(Arg);
2725   }
2726
2727   if (Changed)
2728     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2729                        &MaskVec[0], MaskVec.size());
2730   return Mask;
2731 }
2732
2733 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2734 /// operation of specified width.
2735 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2736   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2737   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2738
2739   std::vector<SDOperand> MaskVec;
2740   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2741   for (unsigned i = 1; i != NumElems; ++i)
2742     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2743   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2744 }
2745
2746 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2747 /// of specified width.
2748 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2749   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2750   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2751   std::vector<SDOperand> MaskVec;
2752   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2753     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2754     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2755   }
2756   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2757 }
2758
2759 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2760 /// of specified width.
2761 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2762   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2763   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2764   unsigned Half = NumElems/2;
2765   std::vector<SDOperand> MaskVec;
2766   for (unsigned i = 0; i != Half; ++i) {
2767     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2768     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2769   }
2770   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2771 }
2772
2773 /// getZeroVector - Returns a vector of specified type with all zero elements.
2774 ///
2775 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2776   assert(MVT::isVector(VT) && "Expected a vector type");
2777   unsigned NumElems = getVectorNumElements(VT);
2778   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2779   bool isFP = MVT::isFloatingPoint(EVT);
2780   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2781   std::vector<SDOperand> ZeroVec(NumElems, Zero);
2782   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2783 }
2784
2785 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2786 ///
2787 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2788   SDOperand V1 = Op.getOperand(0);
2789   SDOperand Mask = Op.getOperand(2);
2790   MVT::ValueType VT = Op.getValueType();
2791   unsigned NumElems = Mask.getNumOperands();
2792   Mask = getUnpacklMask(NumElems, DAG);
2793   while (NumElems != 4) {
2794     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2795     NumElems >>= 1;
2796   }
2797   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2798
2799   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2800   Mask = getZeroVector(MaskVT, DAG);
2801   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2802                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2803   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2804 }
2805
2806 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2807 /// constant +0.0.
2808 static inline bool isZeroNode(SDOperand Elt) {
2809   return ((isa<ConstantSDNode>(Elt) &&
2810            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2811           (isa<ConstantFPSDNode>(Elt) &&
2812            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2813 }
2814
2815 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2816 /// vector and zero or undef vector.
2817 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2818                                              unsigned NumElems, unsigned Idx,
2819                                              bool isZero, SelectionDAG &DAG) {
2820   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2821   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2822   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2823   SDOperand Zero = DAG.getConstant(0, EVT);
2824   std::vector<SDOperand> MaskVec(NumElems, Zero);
2825   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2826   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2827                                &MaskVec[0], MaskVec.size());
2828   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2829 }
2830
2831 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2832 ///
2833 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2834                                        unsigned NumNonZero, unsigned NumZero,
2835                                        SelectionDAG &DAG, TargetLowering &TLI) {
2836   if (NumNonZero > 8)
2837     return SDOperand();
2838
2839   SDOperand V(0, 0);
2840   bool First = true;
2841   for (unsigned i = 0; i < 16; ++i) {
2842     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2843     if (ThisIsNonZero && First) {
2844       if (NumZero)
2845         V = getZeroVector(MVT::v8i16, DAG);
2846       else
2847         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2848       First = false;
2849     }
2850
2851     if ((i & 1) != 0) {
2852       SDOperand ThisElt(0, 0), LastElt(0, 0);
2853       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2854       if (LastIsNonZero) {
2855         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2856       }
2857       if (ThisIsNonZero) {
2858         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2859         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2860                               ThisElt, DAG.getConstant(8, MVT::i8));
2861         if (LastIsNonZero)
2862           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2863       } else
2864         ThisElt = LastElt;
2865
2866       if (ThisElt.Val)
2867         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2868                         DAG.getConstant(i/2, TLI.getPointerTy()));
2869     }
2870   }
2871
2872   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2873 }
2874
2875 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2876 ///
2877 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2878                                        unsigned NumNonZero, unsigned NumZero,
2879                                        SelectionDAG &DAG, TargetLowering &TLI) {
2880   if (NumNonZero > 4)
2881     return SDOperand();
2882
2883   SDOperand V(0, 0);
2884   bool First = true;
2885   for (unsigned i = 0; i < 8; ++i) {
2886     bool isNonZero = (NonZeros & (1 << i)) != 0;
2887     if (isNonZero) {
2888       if (First) {
2889         if (NumZero)
2890           V = getZeroVector(MVT::v8i16, DAG);
2891         else
2892           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2893         First = false;
2894       }
2895       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2896                       DAG.getConstant(i, TLI.getPointerTy()));
2897     }
2898   }
2899
2900   return V;
2901 }
2902
2903 SDOperand
2904 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2905   // All zero's are handled with pxor.
2906   if (ISD::isBuildVectorAllZeros(Op.Val))
2907     return Op;
2908
2909   // All one's are handled with pcmpeqd.
2910   if (ISD::isBuildVectorAllOnes(Op.Val))
2911     return Op;
2912
2913   MVT::ValueType VT = Op.getValueType();
2914   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2915   unsigned EVTBits = MVT::getSizeInBits(EVT);
2916
2917   unsigned NumElems = Op.getNumOperands();
2918   unsigned NumZero  = 0;
2919   unsigned NumNonZero = 0;
2920   unsigned NonZeros = 0;
2921   std::set<SDOperand> Values;
2922   for (unsigned i = 0; i < NumElems; ++i) {
2923     SDOperand Elt = Op.getOperand(i);
2924     if (Elt.getOpcode() != ISD::UNDEF) {
2925       Values.insert(Elt);
2926       if (isZeroNode(Elt))
2927         NumZero++;
2928       else {
2929         NonZeros |= (1 << i);
2930         NumNonZero++;
2931       }
2932     }
2933   }
2934
2935   if (NumNonZero == 0)
2936     // Must be a mix of zero and undef. Return a zero vector.
2937     return getZeroVector(VT, DAG);
2938
2939   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2940   if (Values.size() == 1)
2941     return SDOperand();
2942
2943   // Special case for single non-zero element.
2944   if (NumNonZero == 1) {
2945     unsigned Idx = CountTrailingZeros_32(NonZeros);
2946     SDOperand Item = Op.getOperand(Idx);
2947     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2948     if (Idx == 0)
2949       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2950       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2951                                          NumZero > 0, DAG);
2952
2953     if (EVTBits == 32) {
2954       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2955       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2956                                          DAG);
2957       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2958       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2959       std::vector<SDOperand> MaskVec;
2960       for (unsigned i = 0; i < NumElems; i++)
2961         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2962       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2963                                    &MaskVec[0], MaskVec.size());
2964       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2965                          DAG.getNode(ISD::UNDEF, VT), Mask);
2966     }
2967   }
2968
2969   // Let legalizer expand 2-wide build_vector's.
2970   if (EVTBits == 64)
2971     return SDOperand();
2972
2973   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2974   if (EVTBits == 8) {
2975     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2976                                         *this);
2977     if (V.Val) return V;
2978   }
2979
2980   if (EVTBits == 16) {
2981     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2982                                         *this);
2983     if (V.Val) return V;
2984   }
2985
2986   // If element VT is == 32 bits, turn it into a number of shuffles.
2987   std::vector<SDOperand> V(NumElems);
2988   if (NumElems == 4 && NumZero > 0) {
2989     for (unsigned i = 0; i < 4; ++i) {
2990       bool isZero = !(NonZeros & (1 << i));
2991       if (isZero)
2992         V[i] = getZeroVector(VT, DAG);
2993       else
2994         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2995     }
2996
2997     for (unsigned i = 0; i < 2; ++i) {
2998       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
2999         default: break;
3000         case 0:
3001           V[i] = V[i*2];  // Must be a zero vector.
3002           break;
3003         case 1:
3004           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3005                              getMOVLMask(NumElems, DAG));
3006           break;
3007         case 2:
3008           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3009                              getMOVLMask(NumElems, DAG));
3010           break;
3011         case 3:
3012           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3013                              getUnpacklMask(NumElems, DAG));
3014           break;
3015       }
3016     }
3017
3018     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3019     // clears the upper bits.
3020     // FIXME: we can do the same for v4f32 case when we know both parts of
3021     // the lower half come from scalar_to_vector (loadf32). We should do
3022     // that in post legalizer dag combiner with target specific hooks.
3023     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3024       return V[0];
3025     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3026     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3027     std::vector<SDOperand> MaskVec;
3028     bool Reverse = (NonZeros & 0x3) == 2;
3029     for (unsigned i = 0; i < 2; ++i)
3030       if (Reverse)
3031         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3032       else
3033         MaskVec.push_back(DAG.getConstant(i, EVT));
3034     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3035     for (unsigned i = 0; i < 2; ++i)
3036       if (Reverse)
3037         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3038       else
3039         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3040     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3041                                      &MaskVec[0], MaskVec.size());
3042     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3043   }
3044
3045   if (Values.size() > 2) {
3046     // Expand into a number of unpckl*.
3047     // e.g. for v4f32
3048     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3049     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3050     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3051     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3052     for (unsigned i = 0; i < NumElems; ++i)
3053       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3054     NumElems >>= 1;
3055     while (NumElems != 0) {
3056       for (unsigned i = 0; i < NumElems; ++i)
3057         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3058                            UnpckMask);
3059       NumElems >>= 1;
3060     }
3061     return V[0];
3062   }
3063
3064   return SDOperand();
3065 }
3066
3067 SDOperand
3068 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3069   SDOperand V1 = Op.getOperand(0);
3070   SDOperand V2 = Op.getOperand(1);
3071   SDOperand PermMask = Op.getOperand(2);
3072   MVT::ValueType VT = Op.getValueType();
3073   unsigned NumElems = PermMask.getNumOperands();
3074   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3075   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3076   bool V1IsSplat = false;
3077   bool V2IsSplat = false;
3078
3079   if (isUndefShuffle(Op.Val))
3080     return DAG.getNode(ISD::UNDEF, VT);
3081
3082   if (isSplatMask(PermMask.Val)) {
3083     if (NumElems <= 4) return Op;
3084     // Promote it to a v4i32 splat.
3085     return PromoteSplat(Op, DAG);
3086   }
3087
3088   if (X86::isMOVLMask(PermMask.Val))
3089     return (V1IsUndef) ? V2 : Op;
3090
3091   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3092       X86::isMOVSLDUPMask(PermMask.Val) ||
3093       X86::isMOVHLPSMask(PermMask.Val) ||
3094       X86::isMOVHPMask(PermMask.Val) ||
3095       X86::isMOVLPMask(PermMask.Val))
3096     return Op;
3097
3098   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3099       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3100     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3101
3102   bool Commuted = false;
3103   V1IsSplat = isSplatVector(V1.Val);
3104   V2IsSplat = isSplatVector(V2.Val);
3105   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3106     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3107     std::swap(V1IsSplat, V2IsSplat);
3108     std::swap(V1IsUndef, V2IsUndef);
3109     Commuted = true;
3110   }
3111
3112   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3113     if (V2IsUndef) return V1;
3114     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3115     if (V2IsSplat) {
3116       // V2 is a splat, so the mask may be malformed. That is, it may point
3117       // to any V2 element. The instruction selectior won't like this. Get
3118       // a corrected mask and commute to form a proper MOVS{S|D}.
3119       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3120       if (NewMask.Val != PermMask.Val)
3121         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3122     }
3123     return Op;
3124   }
3125
3126   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3127       X86::isUNPCKLMask(PermMask.Val) ||
3128       X86::isUNPCKHMask(PermMask.Val))
3129     return Op;
3130
3131   if (V2IsSplat) {
3132     // Normalize mask so all entries that point to V2 points to its first
3133     // element then try to match unpck{h|l} again. If match, return a
3134     // new vector_shuffle with the corrected mask.
3135     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3136     if (NewMask.Val != PermMask.Val) {
3137       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3138         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3139         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3140       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3141         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3142         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3143       }
3144     }
3145   }
3146
3147   // Normalize the node to match x86 shuffle ops if needed
3148   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3149       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3150
3151   if (Commuted) {
3152     // Commute is back and try unpck* again.
3153     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3154     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3155         X86::isUNPCKLMask(PermMask.Val) ||
3156         X86::isUNPCKHMask(PermMask.Val))
3157       return Op;
3158   }
3159
3160   // If VT is integer, try PSHUF* first, then SHUFP*.
3161   if (MVT::isInteger(VT)) {
3162     if (X86::isPSHUFDMask(PermMask.Val) ||
3163         X86::isPSHUFHWMask(PermMask.Val) ||
3164         X86::isPSHUFLWMask(PermMask.Val)) {
3165       if (V2.getOpcode() != ISD::UNDEF)
3166         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3167                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3168       return Op;
3169     }
3170
3171     if (X86::isSHUFPMask(PermMask.Val))
3172       return Op;
3173
3174     // Handle v8i16 shuffle high / low shuffle node pair.
3175     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3176       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3177       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3178       std::vector<SDOperand> MaskVec;
3179       for (unsigned i = 0; i != 4; ++i)
3180         MaskVec.push_back(PermMask.getOperand(i));
3181       for (unsigned i = 4; i != 8; ++i)
3182         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3183       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3184                                    &MaskVec[0], MaskVec.size());
3185       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3186       MaskVec.clear();
3187       for (unsigned i = 0; i != 4; ++i)
3188         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3189       for (unsigned i = 4; i != 8; ++i)
3190         MaskVec.push_back(PermMask.getOperand(i));
3191       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3192       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3193     }
3194   } else {
3195     // Floating point cases in the other order.
3196     if (X86::isSHUFPMask(PermMask.Val))
3197       return Op;
3198     if (X86::isPSHUFDMask(PermMask.Val) ||
3199         X86::isPSHUFHWMask(PermMask.Val) ||
3200         X86::isPSHUFLWMask(PermMask.Val)) {
3201       if (V2.getOpcode() != ISD::UNDEF)
3202         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3203                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3204       return Op;
3205     }
3206   }
3207
3208   if (NumElems == 4) {
3209     MVT::ValueType MaskVT = PermMask.getValueType();
3210     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3211     std::vector<std::pair<int, int> > Locs;
3212     Locs.reserve(NumElems);
3213     std::vector<SDOperand> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3214     std::vector<SDOperand> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3215     unsigned NumHi = 0;
3216     unsigned NumLo = 0;
3217     // If no more than two elements come from either vector. This can be
3218     // implemented with two shuffles. First shuffle gather the elements.
3219     // The second shuffle, which takes the first shuffle as both of its
3220     // vector operands, put the elements into the right order.
3221     for (unsigned i = 0; i != NumElems; ++i) {
3222       SDOperand Elt = PermMask.getOperand(i);
3223       if (Elt.getOpcode() == ISD::UNDEF) {
3224         Locs[i] = std::make_pair(-1, -1);
3225       } else {
3226         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3227         if (Val < NumElems) {
3228           Locs[i] = std::make_pair(0, NumLo);
3229           Mask1[NumLo] = Elt;
3230           NumLo++;
3231         } else {
3232           Locs[i] = std::make_pair(1, NumHi);
3233           if (2+NumHi < NumElems)
3234             Mask1[2+NumHi] = Elt;
3235           NumHi++;
3236         }
3237       }
3238     }
3239     if (NumLo <= 2 && NumHi <= 2) {
3240       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3241                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3242                                    &Mask1[0], Mask1.size()));
3243       for (unsigned i = 0; i != NumElems; ++i) {
3244         if (Locs[i].first == -1)
3245           continue;
3246         else {
3247           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3248           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3249           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3250         }
3251       }
3252
3253       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3254                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3255                                      &Mask2[0], Mask2.size()));
3256     }
3257
3258     // Break it into (shuffle shuffle_hi, shuffle_lo).
3259     Locs.clear();
3260     std::vector<SDOperand> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3261     std::vector<SDOperand> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3262     std::vector<SDOperand> *MaskPtr = &LoMask;
3263     unsigned MaskIdx = 0;
3264     unsigned LoIdx = 0;
3265     unsigned HiIdx = NumElems/2;
3266     for (unsigned i = 0; i != NumElems; ++i) {
3267       if (i == NumElems/2) {
3268         MaskPtr = &HiMask;
3269         MaskIdx = 1;
3270         LoIdx = 0;
3271         HiIdx = NumElems/2;
3272       }
3273       SDOperand Elt = PermMask.getOperand(i);
3274       if (Elt.getOpcode() == ISD::UNDEF) {
3275         Locs[i] = std::make_pair(-1, -1);
3276       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3277         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3278         (*MaskPtr)[LoIdx] = Elt;
3279         LoIdx++;
3280       } else {
3281         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3282         (*MaskPtr)[HiIdx] = Elt;
3283         HiIdx++;
3284       }
3285     }
3286
3287     SDOperand LoShuffle =
3288       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3289                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3290                               &LoMask[0], LoMask.size()));
3291     SDOperand HiShuffle =
3292       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3293                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3294                               &HiMask[0], HiMask.size()));
3295     std::vector<SDOperand> MaskOps;
3296     for (unsigned i = 0; i != NumElems; ++i) {
3297       if (Locs[i].first == -1) {
3298         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3299       } else {
3300         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3301         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3302       }
3303     }
3304     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3305                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3306                                    &MaskOps[0], MaskOps.size()));
3307   }
3308
3309   return SDOperand();
3310 }
3311
3312 SDOperand
3313 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3314   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3315     return SDOperand();
3316
3317   MVT::ValueType VT = Op.getValueType();
3318   // TODO: handle v16i8.
3319   if (MVT::getSizeInBits(VT) == 16) {
3320     // Transform it so it match pextrw which produces a 32-bit result.
3321     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3322     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3323                                     Op.getOperand(0), Op.getOperand(1));
3324     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3325                                     DAG.getValueType(VT));
3326     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3327   } else if (MVT::getSizeInBits(VT) == 32) {
3328     SDOperand Vec = Op.getOperand(0);
3329     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3330     if (Idx == 0)
3331       return Op;
3332     // SHUFPS the element to the lowest double word, then movss.
3333     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3334     std::vector<SDOperand> IdxVec;
3335     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3336     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3337     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3338     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3339     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3340                                  &IdxVec[0], IdxVec.size());
3341     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3342                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3343     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3344                        DAG.getConstant(0, getPointerTy()));
3345   } else if (MVT::getSizeInBits(VT) == 64) {
3346     SDOperand Vec = Op.getOperand(0);
3347     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3348     if (Idx == 0)
3349       return Op;
3350
3351     // UNPCKHPD the element to the lowest double word, then movsd.
3352     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3353     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3354     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3355     std::vector<SDOperand> IdxVec;
3356     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3357     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3358     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3359                                  &IdxVec[0], IdxVec.size());
3360     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3361                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3362     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3363                        DAG.getConstant(0, getPointerTy()));
3364   }
3365
3366   return SDOperand();
3367 }
3368
3369 SDOperand
3370 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3371   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3372   // as its second argument.
3373   MVT::ValueType VT = Op.getValueType();
3374   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3375   SDOperand N0 = Op.getOperand(0);
3376   SDOperand N1 = Op.getOperand(1);
3377   SDOperand N2 = Op.getOperand(2);
3378   if (MVT::getSizeInBits(BaseVT) == 16) {
3379     if (N1.getValueType() != MVT::i32)
3380       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3381     if (N2.getValueType() != MVT::i32)
3382       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3383     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3384   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3385     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3386     if (Idx == 0) {
3387       // Use a movss.
3388       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3389       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3390       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3391       std::vector<SDOperand> MaskVec;
3392       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3393       for (unsigned i = 1; i <= 3; ++i)
3394         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3395       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3396                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3397                                      &MaskVec[0], MaskVec.size()));
3398     } else {
3399       // Use two pinsrw instructions to insert a 32 bit value.
3400       Idx <<= 1;
3401       if (MVT::isFloatingPoint(N1.getValueType())) {
3402         if (ISD::isNON_EXTLoad(N1.Val)) {
3403           // Just load directly from f32mem to GR32.
3404           LoadSDNode *LD = cast<LoadSDNode>(N1);
3405           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3406                            LD->getSrcValue(), LD->getSrcValueOffset());
3407         } else {
3408           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3409           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3410           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3411                            DAG.getConstant(0, getPointerTy()));
3412         }
3413       }
3414       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3415       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3416                        DAG.getConstant(Idx, getPointerTy()));
3417       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3418       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3419                        DAG.getConstant(Idx+1, getPointerTy()));
3420       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3421     }
3422   }
3423
3424   return SDOperand();
3425 }
3426
3427 SDOperand
3428 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3429   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3430   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3431 }
3432
3433 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3434 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3435 // one of the above mentioned nodes. It has to be wrapped because otherwise
3436 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3437 // be used to form addressing mode. These wrapped nodes will be selected
3438 // into MOV32ri.
3439 SDOperand
3440 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3441   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3442   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3443                                                getPointerTy(),
3444                                                CP->getAlignment());
3445   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3446   // With PIC, the address is actually $g + Offset.
3447   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3448       !Subtarget->isPICStyleRIPRel()) {
3449     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3450                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3451                          Result);
3452   }
3453
3454   return Result;
3455 }
3456
3457 SDOperand
3458 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3459   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3460   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3461   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3462   // With PIC, the address is actually $g + Offset.
3463   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3464       !Subtarget->isPICStyleRIPRel()) {
3465     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3466                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3467                          Result);
3468   }
3469
3470   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3471   // load the value at address GV, not the value of GV itself. This means that
3472   // the GlobalAddress must be in the base or index register of the address, not
3473   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3474   // The same applies for external symbols during PIC codegen
3475   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3476     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3477
3478   return Result;
3479 }
3480
3481 SDOperand
3482 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3483   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3484   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3485   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3486   // With PIC, the address is actually $g + Offset.
3487   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3488       !Subtarget->isPICStyleRIPRel()) {
3489     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3490                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3491                          Result);
3492   }
3493
3494   return Result;
3495 }
3496
3497 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3498   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3499   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3500   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3501   // With PIC, the address is actually $g + Offset.
3502   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3503       !Subtarget->isPICStyleRIPRel()) {
3504     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3505                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3506                          Result);
3507   }
3508
3509   return Result;
3510 }
3511
3512 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3513     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3514            "Not an i64 shift!");
3515     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3516     SDOperand ShOpLo = Op.getOperand(0);
3517     SDOperand ShOpHi = Op.getOperand(1);
3518     SDOperand ShAmt  = Op.getOperand(2);
3519     SDOperand Tmp1 = isSRA ?
3520       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3521       DAG.getConstant(0, MVT::i32);
3522
3523     SDOperand Tmp2, Tmp3;
3524     if (Op.getOpcode() == ISD::SHL_PARTS) {
3525       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3526       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3527     } else {
3528       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3529       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3530     }
3531
3532     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3533     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3534                                     DAG.getConstant(32, MVT::i8));
3535     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3536     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3537
3538     SDOperand Hi, Lo;
3539     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3540
3541     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3542     SmallVector<SDOperand, 4> Ops;
3543     if (Op.getOpcode() == ISD::SHL_PARTS) {
3544       Ops.push_back(Tmp2);
3545       Ops.push_back(Tmp3);
3546       Ops.push_back(CC);
3547       Ops.push_back(InFlag);
3548       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3549       InFlag = Hi.getValue(1);
3550
3551       Ops.clear();
3552       Ops.push_back(Tmp3);
3553       Ops.push_back(Tmp1);
3554       Ops.push_back(CC);
3555       Ops.push_back(InFlag);
3556       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3557     } else {
3558       Ops.push_back(Tmp2);
3559       Ops.push_back(Tmp3);
3560       Ops.push_back(CC);
3561       Ops.push_back(InFlag);
3562       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3563       InFlag = Lo.getValue(1);
3564
3565       Ops.clear();
3566       Ops.push_back(Tmp3);
3567       Ops.push_back(Tmp1);
3568       Ops.push_back(CC);
3569       Ops.push_back(InFlag);
3570       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3571     }
3572
3573     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3574     Ops.clear();
3575     Ops.push_back(Lo);
3576     Ops.push_back(Hi);
3577     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3578 }
3579
3580 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3581   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3582          Op.getOperand(0).getValueType() >= MVT::i16 &&
3583          "Unknown SINT_TO_FP to lower!");
3584
3585   SDOperand Result;
3586   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3587   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3588   MachineFunction &MF = DAG.getMachineFunction();
3589   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3590   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3591   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3592                                  StackSlot, NULL, 0);
3593
3594   // Build the FILD
3595   std::vector<MVT::ValueType> Tys;
3596   Tys.push_back(MVT::f64);
3597   Tys.push_back(MVT::Other);
3598   if (X86ScalarSSE) Tys.push_back(MVT::Flag);
3599   std::vector<SDOperand> Ops;
3600   Ops.push_back(Chain);
3601   Ops.push_back(StackSlot);
3602   Ops.push_back(DAG.getValueType(SrcVT));
3603   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3604                        Tys, &Ops[0], Ops.size());
3605
3606   if (X86ScalarSSE) {
3607     Chain = Result.getValue(1);
3608     SDOperand InFlag = Result.getValue(2);
3609
3610     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3611     // shouldn't be necessary except that RFP cannot be live across
3612     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3613     MachineFunction &MF = DAG.getMachineFunction();
3614     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3615     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3616     std::vector<MVT::ValueType> Tys;
3617     Tys.push_back(MVT::Other);
3618     std::vector<SDOperand> Ops;
3619     Ops.push_back(Chain);
3620     Ops.push_back(Result);
3621     Ops.push_back(StackSlot);
3622     Ops.push_back(DAG.getValueType(Op.getValueType()));
3623     Ops.push_back(InFlag);
3624     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3625     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3626   }
3627
3628   return Result;
3629 }
3630
3631 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3632   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3633          "Unknown FP_TO_SINT to lower!");
3634   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3635   // stack slot.
3636   MachineFunction &MF = DAG.getMachineFunction();
3637   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3638   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3639   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3640
3641   unsigned Opc;
3642   switch (Op.getValueType()) {
3643     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3644     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3645     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3646     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3647   }
3648
3649   SDOperand Chain = DAG.getEntryNode();
3650   SDOperand Value = Op.getOperand(0);
3651   if (X86ScalarSSE) {
3652     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3653     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3654     std::vector<MVT::ValueType> Tys;
3655     Tys.push_back(MVT::f64);
3656     Tys.push_back(MVT::Other);
3657     std::vector<SDOperand> Ops;
3658     Ops.push_back(Chain);
3659     Ops.push_back(StackSlot);
3660     Ops.push_back(DAG.getValueType(Op.getOperand(0).getValueType()));
3661     Value = DAG.getNode(X86ISD::FLD, Tys, &Ops[0], Ops.size());
3662     Chain = Value.getValue(1);
3663     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3664     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3665   }
3666
3667   // Build the FP_TO_INT*_IN_MEM
3668   std::vector<SDOperand> Ops;
3669   Ops.push_back(Chain);
3670   Ops.push_back(Value);
3671   Ops.push_back(StackSlot);
3672   SDOperand FIST = DAG.getNode(Opc, MVT::Other, &Ops[0], Ops.size());
3673
3674   // Load the result.
3675   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3676 }
3677
3678 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3679   MVT::ValueType VT = Op.getValueType();
3680   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3681   std::vector<Constant*> CV;
3682   if (VT == MVT::f64) {
3683     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3684     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3685   } else {
3686     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3687     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3688     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3689     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3690   }
3691   Constant *CS = ConstantStruct::get(CV);
3692   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3693   std::vector<MVT::ValueType> Tys;
3694   Tys.push_back(VT);
3695   Tys.push_back(MVT::Other);
3696   SmallVector<SDOperand, 3> Ops;
3697   Ops.push_back(DAG.getEntryNode());
3698   Ops.push_back(CPIdx);
3699   Ops.push_back(DAG.getSrcValue(NULL));
3700   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3701   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3702 }
3703
3704 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3705   MVT::ValueType VT = Op.getValueType();
3706   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3707   std::vector<Constant*> CV;
3708   if (VT == MVT::f64) {
3709     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3710     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3711   } else {
3712     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3713     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3714     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3715     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3716   }
3717   Constant *CS = ConstantStruct::get(CV);
3718   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3719   std::vector<MVT::ValueType> Tys;
3720   Tys.push_back(VT);
3721   Tys.push_back(MVT::Other);
3722   SmallVector<SDOperand, 3> Ops;
3723   Ops.push_back(DAG.getEntryNode());
3724   Ops.push_back(CPIdx);
3725   Ops.push_back(DAG.getSrcValue(NULL));
3726   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3727   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3728 }
3729
3730 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3731   SDOperand Op0 = Op.getOperand(0);
3732   SDOperand Op1 = Op.getOperand(1);
3733   MVT::ValueType VT = Op.getValueType();
3734   MVT::ValueType SrcVT = Op1.getValueType();
3735   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3736
3737   // If second operand is smaller, extend it first.
3738   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3739     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3740     SrcVT = VT;
3741   }
3742
3743   // First get the sign bit of second operand.
3744   std::vector<Constant*> CV;
3745   if (SrcVT == MVT::f64) {
3746     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3747     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3748   } else {
3749     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3750     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3751     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3752     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3753   }
3754   Constant *CS = ConstantStruct::get(CV);
3755   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3756   std::vector<MVT::ValueType> Tys;
3757   Tys.push_back(SrcVT);
3758   Tys.push_back(MVT::Other);
3759   SmallVector<SDOperand, 3> Ops;
3760   Ops.push_back(DAG.getEntryNode());
3761   Ops.push_back(CPIdx);
3762   Ops.push_back(DAG.getSrcValue(NULL));
3763   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3764   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3765
3766   // Shift sign bit right or left if the two operands have different types.
3767   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3768     // Op0 is MVT::f32, Op1 is MVT::f64.
3769     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3770     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3771                           DAG.getConstant(32, MVT::i32));
3772     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3773     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3774                           DAG.getConstant(0, getPointerTy()));
3775   }
3776
3777   // Clear first operand sign bit.
3778   CV.clear();
3779   if (VT == MVT::f64) {
3780     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3781     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3782   } else {
3783     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3784     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3785     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3786     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3787   }
3788   CS = ConstantStruct::get(CV);
3789   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3790   Tys.clear();
3791   Tys.push_back(VT);
3792   Tys.push_back(MVT::Other);
3793   Ops.clear();
3794   Ops.push_back(DAG.getEntryNode());
3795   Ops.push_back(CPIdx);
3796   Ops.push_back(DAG.getSrcValue(NULL));
3797   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3798   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3799
3800   // Or the value with the sign bit.
3801   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3802 }
3803
3804 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3805                                         SDOperand Chain) {
3806   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3807   SDOperand Cond;
3808   SDOperand Op0 = Op.getOperand(0);
3809   SDOperand Op1 = Op.getOperand(1);
3810   SDOperand CC = Op.getOperand(2);
3811   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3812   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3813   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3814   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3815   unsigned X86CC;
3816
3817   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3818                      Op0, Op1, DAG)) {
3819     SDOperand Ops1[] = { Chain, Op0, Op1 };
3820     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3821     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3822     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3823   }
3824
3825   assert(isFP && "Illegal integer SetCC!");
3826
3827   SDOperand COps[] = { Chain, Op0, Op1 };
3828   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3829
3830   switch (SetCCOpcode) {
3831   default: assert(false && "Illegal floating point SetCC!");
3832   case ISD::SETOEQ: {  // !PF & ZF
3833     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3834     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3835     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3836                          Tmp1.getValue(1) };
3837     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3838     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3839   }
3840   case ISD::SETUNE: {  // PF | !ZF
3841     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3842     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3843     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3844                          Tmp1.getValue(1) };
3845     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3846     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3847   }
3848   }
3849 }
3850
3851 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3852   bool addTest = true;
3853   SDOperand Chain = DAG.getEntryNode();
3854   SDOperand Cond  = Op.getOperand(0);
3855   SDOperand CC;
3856   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3857
3858   if (Cond.getOpcode() == ISD::SETCC)
3859     Cond = LowerSETCC(Cond, DAG, Chain);
3860
3861   if (Cond.getOpcode() == X86ISD::SETCC) {
3862     CC = Cond.getOperand(0);
3863
3864     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3865     // (since flag operand cannot be shared). Use it as the condition setting
3866     // operand in place of the X86ISD::SETCC.
3867     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3868     // to use a test instead of duplicating the X86ISD::CMP (for register
3869     // pressure reason)?
3870     SDOperand Cmp = Cond.getOperand(1);
3871     unsigned Opc = Cmp.getOpcode();
3872     bool IllegalFPCMov = !X86ScalarSSE &&
3873       MVT::isFloatingPoint(Op.getValueType()) &&
3874       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3875     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3876         !IllegalFPCMov) {
3877       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3878       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3879       addTest = false;
3880     }
3881   }
3882
3883   if (addTest) {
3884     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3885     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3886     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3887   }
3888
3889   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3890   SmallVector<SDOperand, 4> Ops;
3891   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3892   // condition is true.
3893   Ops.push_back(Op.getOperand(2));
3894   Ops.push_back(Op.getOperand(1));
3895   Ops.push_back(CC);
3896   Ops.push_back(Cond.getValue(1));
3897   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3898 }
3899
3900 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3901   bool addTest = true;
3902   SDOperand Chain = Op.getOperand(0);
3903   SDOperand Cond  = Op.getOperand(1);
3904   SDOperand Dest  = Op.getOperand(2);
3905   SDOperand CC;
3906   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3907
3908   if (Cond.getOpcode() == ISD::SETCC)
3909     Cond = LowerSETCC(Cond, DAG, Chain);
3910
3911   if (Cond.getOpcode() == X86ISD::SETCC) {
3912     CC = Cond.getOperand(0);
3913
3914     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3915     // (since flag operand cannot be shared). Use it as the condition setting
3916     // operand in place of the X86ISD::SETCC.
3917     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3918     // to use a test instead of duplicating the X86ISD::CMP (for register
3919     // pressure reason)?
3920     SDOperand Cmp = Cond.getOperand(1);
3921     unsigned Opc = Cmp.getOpcode();
3922     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3923       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3924       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3925       addTest = false;
3926     }
3927   }
3928
3929   if (addTest) {
3930     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3931     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3932     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3933   }
3934   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3935                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3936 }
3937
3938 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3939   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3940
3941   if (Subtarget->is64Bit())
3942     return LowerX86_64CCCCallTo(Op, DAG);
3943   else
3944     switch (CallingConv) {
3945     default:
3946       assert(0 && "Unsupported calling convention");
3947     case CallingConv::Fast:
3948       if (EnableFastCC) {
3949         return LowerFastCCCallTo(Op, DAG);
3950       }
3951       // Falls through
3952     case CallingConv::C:
3953       return LowerCCCCallTo(Op, DAG);
3954     case CallingConv::X86_StdCall:
3955       return LowerCCCCallTo(Op, DAG, true);
3956     case CallingConv::X86_FastCall:
3957       return LowerFastCCCallTo(Op, DAG, true);
3958     }
3959 }
3960
3961 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
3962   SDOperand Copy;
3963
3964   switch(Op.getNumOperands()) {
3965     default:
3966       assert(0 && "Do not know how to return this many arguments!");
3967       abort();
3968     case 1:    // ret void.
3969       return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Op.getOperand(0),
3970                         DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
3971     case 3: {
3972       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
3973
3974       if (MVT::isVector(ArgVT) ||
3975           (Subtarget->is64Bit() && MVT::isFloatingPoint(ArgVT))) {
3976         // Integer or FP vector result -> XMM0.
3977         if (DAG.getMachineFunction().liveout_empty())
3978           DAG.getMachineFunction().addLiveOut(X86::XMM0);
3979         Copy = DAG.getCopyToReg(Op.getOperand(0), X86::XMM0, Op.getOperand(1),
3980                                 SDOperand());
3981       } else if (MVT::isInteger(ArgVT)) {
3982         // Integer result -> EAX / RAX.
3983         // The C calling convention guarantees the return value has been
3984         // promoted to at least MVT::i32. The X86-64 ABI doesn't require the
3985         // value to be promoted MVT::i64. So we don't have to extend it to
3986         // 64-bit. Return the value in EAX, but mark RAX as liveout.
3987         unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
3988         if (DAG.getMachineFunction().liveout_empty())
3989           DAG.getMachineFunction().addLiveOut(Reg);
3990
3991         Reg = (ArgVT == MVT::i64) ? X86::RAX : X86::EAX;
3992         Copy = DAG.getCopyToReg(Op.getOperand(0), Reg, Op.getOperand(1),
3993                                 SDOperand());
3994       } else if (!X86ScalarSSE) {
3995         // FP return with fp-stack value.
3996         if (DAG.getMachineFunction().liveout_empty())
3997           DAG.getMachineFunction().addLiveOut(X86::ST0);
3998
3999         std::vector<MVT::ValueType> Tys;
4000         Tys.push_back(MVT::Other);
4001         Tys.push_back(MVT::Flag);
4002         std::vector<SDOperand> Ops;
4003         Ops.push_back(Op.getOperand(0));
4004         Ops.push_back(Op.getOperand(1));
4005         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, &Ops[0], Ops.size());
4006       } else {
4007         // FP return with ScalarSSE (return on fp-stack).
4008         if (DAG.getMachineFunction().liveout_empty())
4009           DAG.getMachineFunction().addLiveOut(X86::ST0);
4010
4011         SDOperand MemLoc;
4012         SDOperand Chain = Op.getOperand(0);
4013         SDOperand Value = Op.getOperand(1);
4014
4015         if (ISD::isNON_EXTLoad(Value.Val) &&
4016             (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
4017           Chain  = Value.getOperand(0);
4018           MemLoc = Value.getOperand(1);
4019         } else {
4020           // Spill the value to memory and reload it into top of stack.
4021           unsigned Size = MVT::getSizeInBits(ArgVT)/8;
4022           MachineFunction &MF = DAG.getMachineFunction();
4023           int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4024           MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
4025           Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
4026         }
4027         std::vector<MVT::ValueType> Tys;
4028         Tys.push_back(MVT::f64);
4029         Tys.push_back(MVT::Other);
4030         std::vector<SDOperand> Ops;
4031         Ops.push_back(Chain);
4032         Ops.push_back(MemLoc);
4033         Ops.push_back(DAG.getValueType(ArgVT));
4034         Copy = DAG.getNode(X86ISD::FLD, Tys, &Ops[0], Ops.size());
4035         Tys.clear();
4036         Tys.push_back(MVT::Other);
4037         Tys.push_back(MVT::Flag);
4038         Ops.clear();
4039         Ops.push_back(Copy.getValue(1));
4040         Ops.push_back(Copy);
4041         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, &Ops[0], Ops.size());
4042       }
4043       break;
4044     }
4045     case 5: {
4046       unsigned Reg1 = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
4047       unsigned Reg2 = Subtarget->is64Bit() ? X86::RDX : X86::EDX;
4048       if (DAG.getMachineFunction().liveout_empty()) {
4049         DAG.getMachineFunction().addLiveOut(Reg1);
4050         DAG.getMachineFunction().addLiveOut(Reg2);
4051       }
4052
4053       Copy = DAG.getCopyToReg(Op.getOperand(0), Reg2, Op.getOperand(3),
4054                               SDOperand());
4055       Copy = DAG.getCopyToReg(Copy, Reg1, Op.getOperand(1), Copy.getValue(1));
4056       break;
4057     }
4058   }
4059   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other,
4060                      Copy, DAG.getConstant(getBytesToPopOnReturn(), MVT::i16),
4061                      Copy.getValue(1));
4062 }
4063
4064 SDOperand
4065 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4066   MachineFunction &MF = DAG.getMachineFunction();
4067   const Function* Fn = MF.getFunction();
4068   if (Fn->hasExternalLinkage() &&
4069       Subtarget->isTargetCygMing() &&
4070       Fn->getName() == "main")
4071     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
4072
4073   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4074   if (Subtarget->is64Bit())
4075     return LowerX86_64CCCArguments(Op, DAG);
4076   else
4077     switch(CC) {
4078     default:
4079       assert(0 && "Unsupported calling convention");
4080     case CallingConv::Fast:
4081       if (EnableFastCC) {
4082         return LowerFastCCArguments(Op, DAG);
4083       }
4084       // Falls through
4085     case CallingConv::C:
4086       return LowerCCCArguments(Op, DAG);
4087     case CallingConv::X86_StdCall:
4088       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
4089       return LowerCCCArguments(Op, DAG, true);
4090     case CallingConv::X86_FastCall:
4091       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
4092       return LowerFastCCArguments(Op, DAG, true);
4093     }
4094 }
4095
4096 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4097   SDOperand InFlag(0, 0);
4098   SDOperand Chain = Op.getOperand(0);
4099   unsigned Align =
4100     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4101   if (Align == 0) Align = 1;
4102
4103   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4104   // If not DWORD aligned, call memset if size is less than the threshold.
4105   // It knows how to align to the right boundary first.
4106   if ((Align & 3) != 0 ||
4107       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4108     MVT::ValueType IntPtr = getPointerTy();
4109     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4110     TargetLowering::ArgListTy Args;
4111     TargetLowering::ArgListEntry Entry;
4112     Entry.Node = Op.getOperand(1);
4113     Entry.Ty = IntPtrTy;
4114     Entry.isSigned = false;
4115     Entry.isInReg = false;
4116     Entry.isSRet = false;
4117     Args.push_back(Entry);
4118     // Extend the unsigned i8 argument to be an int value for the call.
4119     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4120     Entry.Ty = IntPtrTy;
4121     Entry.isSigned = false;
4122     Entry.isInReg = false;
4123     Entry.isSRet = false;
4124     Args.push_back(Entry);
4125     Entry.Node = Op.getOperand(3);
4126     Args.push_back(Entry);
4127     std::pair<SDOperand,SDOperand> CallResult =
4128       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4129                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4130     return CallResult.second;
4131   }
4132
4133   MVT::ValueType AVT;
4134   SDOperand Count;
4135   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4136   unsigned BytesLeft = 0;
4137   bool TwoRepStos = false;
4138   if (ValC) {
4139     unsigned ValReg;
4140     uint64_t Val = ValC->getValue() & 255;
4141
4142     // If the value is a constant, then we can potentially use larger sets.
4143     switch (Align & 3) {
4144       case 2:   // WORD aligned
4145         AVT = MVT::i16;
4146         ValReg = X86::AX;
4147         Val = (Val << 8) | Val;
4148         break;
4149       case 0:  // DWORD aligned
4150         AVT = MVT::i32;
4151         ValReg = X86::EAX;
4152         Val = (Val << 8)  | Val;
4153         Val = (Val << 16) | Val;
4154         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4155           AVT = MVT::i64;
4156           ValReg = X86::RAX;
4157           Val = (Val << 32) | Val;
4158         }
4159         break;
4160       default:  // Byte aligned
4161         AVT = MVT::i8;
4162         ValReg = X86::AL;
4163         Count = Op.getOperand(3);
4164         break;
4165     }
4166
4167     if (AVT > MVT::i8) {
4168       if (I) {
4169         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4170         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4171         BytesLeft = I->getValue() % UBytes;
4172       } else {
4173         assert(AVT >= MVT::i32 &&
4174                "Do not use rep;stos if not at least DWORD aligned");
4175         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4176                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4177         TwoRepStos = true;
4178       }
4179     }
4180
4181     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4182                               InFlag);
4183     InFlag = Chain.getValue(1);
4184   } else {
4185     AVT = MVT::i8;
4186     Count  = Op.getOperand(3);
4187     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4188     InFlag = Chain.getValue(1);
4189   }
4190
4191   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4192                             Count, InFlag);
4193   InFlag = Chain.getValue(1);
4194   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4195                             Op.getOperand(1), InFlag);
4196   InFlag = Chain.getValue(1);
4197
4198   std::vector<MVT::ValueType> Tys;
4199   Tys.push_back(MVT::Other);
4200   Tys.push_back(MVT::Flag);
4201   std::vector<SDOperand> Ops;
4202   Ops.push_back(Chain);
4203   Ops.push_back(DAG.getValueType(AVT));
4204   Ops.push_back(InFlag);
4205   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4206
4207   if (TwoRepStos) {
4208     InFlag = Chain.getValue(1);
4209     Count = Op.getOperand(3);
4210     MVT::ValueType CVT = Count.getValueType();
4211     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4212                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4213     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4214                               Left, InFlag);
4215     InFlag = Chain.getValue(1);
4216     Tys.clear();
4217     Tys.push_back(MVT::Other);
4218     Tys.push_back(MVT::Flag);
4219     Ops.clear();
4220     Ops.push_back(Chain);
4221     Ops.push_back(DAG.getValueType(MVT::i8));
4222     Ops.push_back(InFlag);
4223     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4224   } else if (BytesLeft) {
4225     // Issue stores for the last 1 - 7 bytes.
4226     SDOperand Value;
4227     unsigned Val = ValC->getValue() & 255;
4228     unsigned Offset = I->getValue() - BytesLeft;
4229     SDOperand DstAddr = Op.getOperand(1);
4230     MVT::ValueType AddrVT = DstAddr.getValueType();
4231     if (BytesLeft >= 4) {
4232       Val = (Val << 8)  | Val;
4233       Val = (Val << 16) | Val;
4234       Value = DAG.getConstant(Val, MVT::i32);
4235       Chain = DAG.getStore(Chain, Value,
4236                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4237                                        DAG.getConstant(Offset, AddrVT)),
4238                            NULL, 0);
4239       BytesLeft -= 4;
4240       Offset += 4;
4241     }
4242     if (BytesLeft >= 2) {
4243       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4244       Chain = DAG.getStore(Chain, Value,
4245                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4246                                        DAG.getConstant(Offset, AddrVT)),
4247                            NULL, 0);
4248       BytesLeft -= 2;
4249       Offset += 2;
4250     }
4251     if (BytesLeft == 1) {
4252       Value = DAG.getConstant(Val, MVT::i8);
4253       Chain = DAG.getStore(Chain, Value,
4254                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4255                                        DAG.getConstant(Offset, AddrVT)),
4256                            NULL, 0);
4257     }
4258   }
4259
4260   return Chain;
4261 }
4262
4263 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4264   SDOperand Chain = Op.getOperand(0);
4265   unsigned Align =
4266     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4267   if (Align == 0) Align = 1;
4268
4269   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4270   // If not DWORD aligned, call memcpy if size is less than the threshold.
4271   // It knows how to align to the right boundary first.
4272   if ((Align & 3) != 0 ||
4273       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4274     MVT::ValueType IntPtr = getPointerTy();
4275     TargetLowering::ArgListTy Args;
4276     TargetLowering::ArgListEntry Entry;
4277     Entry.Ty = getTargetData()->getIntPtrType();
4278     Entry.isSigned = false;
4279     Entry.isInReg = false;
4280     Entry.isSRet = false;
4281     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4282     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4283     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4284     std::pair<SDOperand,SDOperand> CallResult =
4285       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4286                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4287     return CallResult.second;
4288   }
4289
4290   MVT::ValueType AVT;
4291   SDOperand Count;
4292   unsigned BytesLeft = 0;
4293   bool TwoRepMovs = false;
4294   switch (Align & 3) {
4295     case 2:   // WORD aligned
4296       AVT = MVT::i16;
4297       break;
4298     case 0:  // DWORD aligned
4299       AVT = MVT::i32;
4300       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4301         AVT = MVT::i64;
4302       break;
4303     default:  // Byte aligned
4304       AVT = MVT::i8;
4305       Count = Op.getOperand(3);
4306       break;
4307   }
4308
4309   if (AVT > MVT::i8) {
4310     if (I) {
4311       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4312       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4313       BytesLeft = I->getValue() % UBytes;
4314     } else {
4315       assert(AVT >= MVT::i32 &&
4316              "Do not use rep;movs if not at least DWORD aligned");
4317       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4318                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4319       TwoRepMovs = true;
4320     }
4321   }
4322
4323   SDOperand InFlag(0, 0);
4324   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4325                             Count, InFlag);
4326   InFlag = Chain.getValue(1);
4327   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4328                             Op.getOperand(1), InFlag);
4329   InFlag = Chain.getValue(1);
4330   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4331                             Op.getOperand(2), InFlag);
4332   InFlag = Chain.getValue(1);
4333
4334   std::vector<MVT::ValueType> Tys;
4335   Tys.push_back(MVT::Other);
4336   Tys.push_back(MVT::Flag);
4337   std::vector<SDOperand> Ops;
4338   Ops.push_back(Chain);
4339   Ops.push_back(DAG.getValueType(AVT));
4340   Ops.push_back(InFlag);
4341   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4342
4343   if (TwoRepMovs) {
4344     InFlag = Chain.getValue(1);
4345     Count = Op.getOperand(3);
4346     MVT::ValueType CVT = Count.getValueType();
4347     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4348                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4349     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4350                               Left, InFlag);
4351     InFlag = Chain.getValue(1);
4352     Tys.clear();
4353     Tys.push_back(MVT::Other);
4354     Tys.push_back(MVT::Flag);
4355     Ops.clear();
4356     Ops.push_back(Chain);
4357     Ops.push_back(DAG.getValueType(MVT::i8));
4358     Ops.push_back(InFlag);
4359     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4360   } else if (BytesLeft) {
4361     // Issue loads and stores for the last 1 - 7 bytes.
4362     unsigned Offset = I->getValue() - BytesLeft;
4363     SDOperand DstAddr = Op.getOperand(1);
4364     MVT::ValueType DstVT = DstAddr.getValueType();
4365     SDOperand SrcAddr = Op.getOperand(2);
4366     MVT::ValueType SrcVT = SrcAddr.getValueType();
4367     SDOperand Value;
4368     if (BytesLeft >= 4) {
4369       Value = DAG.getLoad(MVT::i32, Chain,
4370                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4371                                       DAG.getConstant(Offset, SrcVT)),
4372                           NULL, 0);
4373       Chain = Value.getValue(1);
4374       Chain = DAG.getStore(Chain, Value,
4375                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4376                                        DAG.getConstant(Offset, DstVT)),
4377                            NULL, 0);
4378       BytesLeft -= 4;
4379       Offset += 4;
4380     }
4381     if (BytesLeft >= 2) {
4382       Value = DAG.getLoad(MVT::i16, Chain,
4383                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4384                                       DAG.getConstant(Offset, SrcVT)),
4385                           NULL, 0);
4386       Chain = Value.getValue(1);
4387       Chain = DAG.getStore(Chain, Value,
4388                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4389                                        DAG.getConstant(Offset, DstVT)),
4390                            NULL, 0);
4391       BytesLeft -= 2;
4392       Offset += 2;
4393     }
4394
4395     if (BytesLeft == 1) {
4396       Value = DAG.getLoad(MVT::i8, Chain,
4397                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4398                                       DAG.getConstant(Offset, SrcVT)),
4399                           NULL, 0);
4400       Chain = Value.getValue(1);
4401       Chain = DAG.getStore(Chain, Value,
4402                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4403                                        DAG.getConstant(Offset, DstVT)),
4404                            NULL, 0);
4405     }
4406   }
4407
4408   return Chain;
4409 }
4410
4411 SDOperand
4412 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4413   std::vector<MVT::ValueType> Tys;
4414   Tys.push_back(MVT::Other);
4415   Tys.push_back(MVT::Flag);
4416   std::vector<SDOperand> Ops;
4417   Ops.push_back(Op.getOperand(0));
4418   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &Ops[0], Ops.size());
4419   Ops.clear();
4420   if (Subtarget->is64Bit()) {
4421     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4422     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4423                                          MVT::i64, Copy1.getValue(2));
4424     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4425                                 DAG.getConstant(32, MVT::i8));
4426     Ops.push_back(DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp));
4427     Ops.push_back(Copy2.getValue(1));
4428     Tys[0] = MVT::i64;
4429     Tys[1] = MVT::Other;
4430   } else {
4431     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4432     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4433                                          MVT::i32, Copy1.getValue(2));
4434     Ops.push_back(Copy1);
4435     Ops.push_back(Copy2);
4436     Ops.push_back(Copy2.getValue(1));
4437     Tys[0] = Tys[1] = MVT::i32;
4438     Tys.push_back(MVT::Other);
4439   }
4440   return DAG.getNode(ISD::MERGE_VALUES, Tys, &Ops[0], Ops.size());
4441 }
4442
4443 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4444   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4445
4446   if (!Subtarget->is64Bit()) {
4447     // vastart just stores the address of the VarArgsFrameIndex slot into the
4448     // memory location argument.
4449     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4450     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4451                         SV->getOffset());
4452   }
4453
4454   // __va_list_tag:
4455   //   gp_offset         (0 - 6 * 8)
4456   //   fp_offset         (48 - 48 + 8 * 16)
4457   //   overflow_arg_area (point to parameters coming in memory).
4458   //   reg_save_area
4459   std::vector<SDOperand> MemOps;
4460   SDOperand FIN = Op.getOperand(1);
4461   // Store gp_offset
4462   SDOperand Store = DAG.getStore(Op.getOperand(0),
4463                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4464                                  FIN, SV->getValue(), SV->getOffset());
4465   MemOps.push_back(Store);
4466
4467   // Store fp_offset
4468   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4469                     DAG.getConstant(4, getPointerTy()));
4470   Store = DAG.getStore(Op.getOperand(0),
4471                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4472                        FIN, SV->getValue(), SV->getOffset());
4473   MemOps.push_back(Store);
4474
4475   // Store ptr to overflow_arg_area
4476   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4477                     DAG.getConstant(4, getPointerTy()));
4478   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4479   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4480                        SV->getOffset());
4481   MemOps.push_back(Store);
4482
4483   // Store ptr to reg_save_area.
4484   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4485                     DAG.getConstant(8, getPointerTy()));
4486   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4487   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4488                        SV->getOffset());
4489   MemOps.push_back(Store);
4490   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4491 }
4492
4493 SDOperand
4494 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4495   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4496   switch (IntNo) {
4497   default: return SDOperand();    // Don't custom lower most intrinsics.
4498     // Comparison intrinsics.
4499   case Intrinsic::x86_sse_comieq_ss:
4500   case Intrinsic::x86_sse_comilt_ss:
4501   case Intrinsic::x86_sse_comile_ss:
4502   case Intrinsic::x86_sse_comigt_ss:
4503   case Intrinsic::x86_sse_comige_ss:
4504   case Intrinsic::x86_sse_comineq_ss:
4505   case Intrinsic::x86_sse_ucomieq_ss:
4506   case Intrinsic::x86_sse_ucomilt_ss:
4507   case Intrinsic::x86_sse_ucomile_ss:
4508   case Intrinsic::x86_sse_ucomigt_ss:
4509   case Intrinsic::x86_sse_ucomige_ss:
4510   case Intrinsic::x86_sse_ucomineq_ss:
4511   case Intrinsic::x86_sse2_comieq_sd:
4512   case Intrinsic::x86_sse2_comilt_sd:
4513   case Intrinsic::x86_sse2_comile_sd:
4514   case Intrinsic::x86_sse2_comigt_sd:
4515   case Intrinsic::x86_sse2_comige_sd:
4516   case Intrinsic::x86_sse2_comineq_sd:
4517   case Intrinsic::x86_sse2_ucomieq_sd:
4518   case Intrinsic::x86_sse2_ucomilt_sd:
4519   case Intrinsic::x86_sse2_ucomile_sd:
4520   case Intrinsic::x86_sse2_ucomigt_sd:
4521   case Intrinsic::x86_sse2_ucomige_sd:
4522   case Intrinsic::x86_sse2_ucomineq_sd: {
4523     unsigned Opc = 0;
4524     ISD::CondCode CC = ISD::SETCC_INVALID;
4525     switch (IntNo) {
4526     default: break;
4527     case Intrinsic::x86_sse_comieq_ss:
4528     case Intrinsic::x86_sse2_comieq_sd:
4529       Opc = X86ISD::COMI;
4530       CC = ISD::SETEQ;
4531       break;
4532     case Intrinsic::x86_sse_comilt_ss:
4533     case Intrinsic::x86_sse2_comilt_sd:
4534       Opc = X86ISD::COMI;
4535       CC = ISD::SETLT;
4536       break;
4537     case Intrinsic::x86_sse_comile_ss:
4538     case Intrinsic::x86_sse2_comile_sd:
4539       Opc = X86ISD::COMI;
4540       CC = ISD::SETLE;
4541       break;
4542     case Intrinsic::x86_sse_comigt_ss:
4543     case Intrinsic::x86_sse2_comigt_sd:
4544       Opc = X86ISD::COMI;
4545       CC = ISD::SETGT;
4546       break;
4547     case Intrinsic::x86_sse_comige_ss:
4548     case Intrinsic::x86_sse2_comige_sd:
4549       Opc = X86ISD::COMI;
4550       CC = ISD::SETGE;
4551       break;
4552     case Intrinsic::x86_sse_comineq_ss:
4553     case Intrinsic::x86_sse2_comineq_sd:
4554       Opc = X86ISD::COMI;
4555       CC = ISD::SETNE;
4556       break;
4557     case Intrinsic::x86_sse_ucomieq_ss:
4558     case Intrinsic::x86_sse2_ucomieq_sd:
4559       Opc = X86ISD::UCOMI;
4560       CC = ISD::SETEQ;
4561       break;
4562     case Intrinsic::x86_sse_ucomilt_ss:
4563     case Intrinsic::x86_sse2_ucomilt_sd:
4564       Opc = X86ISD::UCOMI;
4565       CC = ISD::SETLT;
4566       break;
4567     case Intrinsic::x86_sse_ucomile_ss:
4568     case Intrinsic::x86_sse2_ucomile_sd:
4569       Opc = X86ISD::UCOMI;
4570       CC = ISD::SETLE;
4571       break;
4572     case Intrinsic::x86_sse_ucomigt_ss:
4573     case Intrinsic::x86_sse2_ucomigt_sd:
4574       Opc = X86ISD::UCOMI;
4575       CC = ISD::SETGT;
4576       break;
4577     case Intrinsic::x86_sse_ucomige_ss:
4578     case Intrinsic::x86_sse2_ucomige_sd:
4579       Opc = X86ISD::UCOMI;
4580       CC = ISD::SETGE;
4581       break;
4582     case Intrinsic::x86_sse_ucomineq_ss:
4583     case Intrinsic::x86_sse2_ucomineq_sd:
4584       Opc = X86ISD::UCOMI;
4585       CC = ISD::SETNE;
4586       break;
4587     }
4588
4589     unsigned X86CC;
4590     SDOperand LHS = Op.getOperand(1);
4591     SDOperand RHS = Op.getOperand(2);
4592     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4593
4594     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4595     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4596     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4597     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4598     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4599     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4600     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4601   }
4602   }
4603 }
4604
4605 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4606   // Depths > 0 not supported yet!
4607   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4608     return SDOperand();
4609
4610   // Just load the return address
4611   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4612   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4613 }
4614
4615 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4616   // Depths > 0 not supported yet!
4617   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4618     return SDOperand();
4619
4620   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4621   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4622                      DAG.getConstant(4, getPointerTy()));
4623 }
4624
4625 /// LowerOperation - Provide custom lowering hooks for some operations.
4626 ///
4627 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4628   switch (Op.getOpcode()) {
4629   default: assert(0 && "Should not custom lower this!");
4630   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4631   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4632   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4633   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4634   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4635   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4636   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4637   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4638   case ISD::SHL_PARTS:
4639   case ISD::SRA_PARTS:
4640   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4641   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4642   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4643   case ISD::FABS:               return LowerFABS(Op, DAG);
4644   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4645   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4646   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4647   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4648   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4649   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4650   case ISD::CALL:               return LowerCALL(Op, DAG);
4651   case ISD::RET:                return LowerRET(Op, DAG);
4652   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4653   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4654   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4655   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4656   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4657   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4658   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4659   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4660   }
4661 }
4662
4663 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4664   switch (Opcode) {
4665   default: return NULL;
4666   case X86ISD::SHLD:               return "X86ISD::SHLD";
4667   case X86ISD::SHRD:               return "X86ISD::SHRD";
4668   case X86ISD::FAND:               return "X86ISD::FAND";
4669   case X86ISD::FOR:                return "X86ISD::FOR";
4670   case X86ISD::FXOR:               return "X86ISD::FXOR";
4671   case X86ISD::FSRL:               return "X86ISD::FSRL";
4672   case X86ISD::FILD:               return "X86ISD::FILD";
4673   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4674   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4675   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4676   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4677   case X86ISD::FLD:                return "X86ISD::FLD";
4678   case X86ISD::FST:                return "X86ISD::FST";
4679   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4680   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4681   case X86ISD::CALL:               return "X86ISD::CALL";
4682   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4683   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4684   case X86ISD::CMP:                return "X86ISD::CMP";
4685   case X86ISD::COMI:               return "X86ISD::COMI";
4686   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4687   case X86ISD::SETCC:              return "X86ISD::SETCC";
4688   case X86ISD::CMOV:               return "X86ISD::CMOV";
4689   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4690   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4691   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4692   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4693   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4694   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4695   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4696   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4697   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4698   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4699   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4700   case X86ISD::FMAX:               return "X86ISD::FMAX";
4701   case X86ISD::FMIN:               return "X86ISD::FMIN";
4702   }
4703 }
4704
4705 /// isLegalAddressImmediate - Return true if the integer value or
4706 /// GlobalValue can be used as the offset of the target addressing mode.
4707 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4708   // X86 allows a sign-extended 32-bit immediate field.
4709   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4710 }
4711
4712 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4713   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4714   // field unless we are in small code model.
4715   if (Subtarget->is64Bit() &&
4716       getTargetMachine().getCodeModel() != CodeModel::Small)
4717     return false;
4718
4719   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4720 }
4721
4722 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4723 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4724 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4725 /// are assumed to be legal.
4726 bool
4727 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4728   // Only do shuffles on 128-bit vector types for now.
4729   if (MVT::getSizeInBits(VT) == 64) return false;
4730   return (Mask.Val->getNumOperands() <= 4 ||
4731           isSplatMask(Mask.Val)  ||
4732           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4733           X86::isUNPCKLMask(Mask.Val) ||
4734           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4735           X86::isUNPCKHMask(Mask.Val));
4736 }
4737
4738 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4739                                                MVT::ValueType EVT,
4740                                                SelectionDAG &DAG) const {
4741   unsigned NumElts = BVOps.size();
4742   // Only do shuffles on 128-bit vector types for now.
4743   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4744   if (NumElts == 2) return true;
4745   if (NumElts == 4) {
4746     return (isMOVLMask(BVOps)  || isCommutedMOVL(BVOps, true) ||
4747             isSHUFPMask(BVOps) || isCommutedSHUFP(BVOps));
4748   }
4749   return false;
4750 }
4751
4752 //===----------------------------------------------------------------------===//
4753 //                           X86 Scheduler Hooks
4754 //===----------------------------------------------------------------------===//
4755
4756 MachineBasicBlock *
4757 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4758                                            MachineBasicBlock *BB) {
4759   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4760   switch (MI->getOpcode()) {
4761   default: assert(false && "Unexpected instr type to insert");
4762   case X86::CMOV_FR32:
4763   case X86::CMOV_FR64:
4764   case X86::CMOV_V4F32:
4765   case X86::CMOV_V2F64:
4766   case X86::CMOV_V2I64: {
4767     // To "insert" a SELECT_CC instruction, we actually have to insert the
4768     // diamond control-flow pattern.  The incoming instruction knows the
4769     // destination vreg to set, the condition code register to branch on, the
4770     // true/false values to select between, and a branch opcode to use.
4771     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4772     ilist<MachineBasicBlock>::iterator It = BB;
4773     ++It;
4774
4775     //  thisMBB:
4776     //  ...
4777     //   TrueVal = ...
4778     //   cmpTY ccX, r1, r2
4779     //   bCC copy1MBB
4780     //   fallthrough --> copy0MBB
4781     MachineBasicBlock *thisMBB = BB;
4782     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4783     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4784     unsigned Opc =
4785       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4786     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4787     MachineFunction *F = BB->getParent();
4788     F->getBasicBlockList().insert(It, copy0MBB);
4789     F->getBasicBlockList().insert(It, sinkMBB);
4790     // Update machine-CFG edges by first adding all successors of the current
4791     // block to the new block which will contain the Phi node for the select.
4792     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4793         e = BB->succ_end(); i != e; ++i)
4794       sinkMBB->addSuccessor(*i);
4795     // Next, remove all successors of the current block, and add the true
4796     // and fallthrough blocks as its successors.
4797     while(!BB->succ_empty())
4798       BB->removeSuccessor(BB->succ_begin());
4799     BB->addSuccessor(copy0MBB);
4800     BB->addSuccessor(sinkMBB);
4801
4802     //  copy0MBB:
4803     //   %FalseValue = ...
4804     //   # fallthrough to sinkMBB
4805     BB = copy0MBB;
4806
4807     // Update machine-CFG edges
4808     BB->addSuccessor(sinkMBB);
4809
4810     //  sinkMBB:
4811     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4812     //  ...
4813     BB = sinkMBB;
4814     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4815       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4816       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4817
4818     delete MI;   // The pseudo instruction is gone now.
4819     return BB;
4820   }
4821
4822   case X86::FP_TO_INT16_IN_MEM:
4823   case X86::FP_TO_INT32_IN_MEM:
4824   case X86::FP_TO_INT64_IN_MEM: {
4825     // Change the floating point control register to use "round towards zero"
4826     // mode when truncating to an integer value.
4827     MachineFunction *F = BB->getParent();
4828     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4829     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4830
4831     // Load the old value of the high byte of the control word...
4832     unsigned OldCW =
4833       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4834     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4835
4836     // Set the high part to be round to zero...
4837     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4838       .addImm(0xC7F);
4839
4840     // Reload the modified control word now...
4841     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4842
4843     // Restore the memory image of control word to original value
4844     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4845       .addReg(OldCW);
4846
4847     // Get the X86 opcode to use.
4848     unsigned Opc;
4849     switch (MI->getOpcode()) {
4850     default: assert(0 && "illegal opcode!");
4851     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4852     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4853     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4854     }
4855
4856     X86AddressMode AM;
4857     MachineOperand &Op = MI->getOperand(0);
4858     if (Op.isRegister()) {
4859       AM.BaseType = X86AddressMode::RegBase;
4860       AM.Base.Reg = Op.getReg();
4861     } else {
4862       AM.BaseType = X86AddressMode::FrameIndexBase;
4863       AM.Base.FrameIndex = Op.getFrameIndex();
4864     }
4865     Op = MI->getOperand(1);
4866     if (Op.isImmediate())
4867       AM.Scale = Op.getImm();
4868     Op = MI->getOperand(2);
4869     if (Op.isImmediate())
4870       AM.IndexReg = Op.getImm();
4871     Op = MI->getOperand(3);
4872     if (Op.isGlobalAddress()) {
4873       AM.GV = Op.getGlobal();
4874     } else {
4875       AM.Disp = Op.getImm();
4876     }
4877     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4878                       .addReg(MI->getOperand(4).getReg());
4879
4880     // Reload the original control word now.
4881     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4882
4883     delete MI;   // The pseudo instruction is gone now.
4884     return BB;
4885   }
4886   }
4887 }
4888
4889 //===----------------------------------------------------------------------===//
4890 //                           X86 Optimization Hooks
4891 //===----------------------------------------------------------------------===//
4892
4893 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4894                                                        uint64_t Mask,
4895                                                        uint64_t &KnownZero,
4896                                                        uint64_t &KnownOne,
4897                                                        unsigned Depth) const {
4898   unsigned Opc = Op.getOpcode();
4899   assert((Opc >= ISD::BUILTIN_OP_END ||
4900           Opc == ISD::INTRINSIC_WO_CHAIN ||
4901           Opc == ISD::INTRINSIC_W_CHAIN ||
4902           Opc == ISD::INTRINSIC_VOID) &&
4903          "Should use MaskedValueIsZero if you don't know whether Op"
4904          " is a target node!");
4905
4906   KnownZero = KnownOne = 0;   // Don't know anything.
4907   switch (Opc) {
4908   default: break;
4909   case X86ISD::SETCC:
4910     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4911     break;
4912   }
4913 }
4914
4915 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4916 /// element of the result of the vector shuffle.
4917 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4918   MVT::ValueType VT = N->getValueType(0);
4919   SDOperand PermMask = N->getOperand(2);
4920   unsigned NumElems = PermMask.getNumOperands();
4921   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4922   i %= NumElems;
4923   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4924     return (i == 0)
4925       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4926   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4927     SDOperand Idx = PermMask.getOperand(i);
4928     if (Idx.getOpcode() == ISD::UNDEF)
4929       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4930     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4931   }
4932   return SDOperand();
4933 }
4934
4935 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4936 /// node is a GlobalAddress + an offset.
4937 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4938   unsigned Opc = N->getOpcode();
4939   if (Opc == X86ISD::Wrapper) {
4940     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4941       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4942       return true;
4943     }
4944   } else if (Opc == ISD::ADD) {
4945     SDOperand N1 = N->getOperand(0);
4946     SDOperand N2 = N->getOperand(1);
4947     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4948       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4949       if (V) {
4950         Offset += V->getSignExtended();
4951         return true;
4952       }
4953     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4954       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4955       if (V) {
4956         Offset += V->getSignExtended();
4957         return true;
4958       }
4959     }
4960   }
4961   return false;
4962 }
4963
4964 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4965 /// + Dist * Size.
4966 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4967                               MachineFrameInfo *MFI) {
4968   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4969     return false;
4970
4971   SDOperand Loc = N->getOperand(1);
4972   SDOperand BaseLoc = Base->getOperand(1);
4973   if (Loc.getOpcode() == ISD::FrameIndex) {
4974     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4975       return false;
4976     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4977     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4978     int FS  = MFI->getObjectSize(FI);
4979     int BFS = MFI->getObjectSize(BFI);
4980     if (FS != BFS || FS != Size) return false;
4981     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4982   } else {
4983     GlobalValue *GV1 = NULL;
4984     GlobalValue *GV2 = NULL;
4985     int64_t Offset1 = 0;
4986     int64_t Offset2 = 0;
4987     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4988     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4989     if (isGA1 && isGA2 && GV1 == GV2)
4990       return Offset1 == (Offset2 + Dist*Size);
4991   }
4992
4993   return false;
4994 }
4995
4996 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4997                               const X86Subtarget *Subtarget) {
4998   GlobalValue *GV;
4999   int64_t Offset;
5000   if (isGAPlusOffset(Base, GV, Offset))
5001     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
5002   else {
5003     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
5004     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
5005     if (BFI < 0)
5006       // Fixed objects do not specify alignment, however the offsets are known.
5007       return ((Subtarget->getStackAlignment() % 16) == 0 &&
5008               (MFI->getObjectOffset(BFI) % 16) == 0);
5009     else
5010       return MFI->getObjectAlignment(BFI) >= 16;
5011   }
5012   return false;
5013 }
5014
5015
5016 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
5017 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
5018 /// if the load addresses are consecutive, non-overlapping, and in the right
5019 /// order.
5020 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
5021                                        const X86Subtarget *Subtarget) {
5022   MachineFunction &MF = DAG.getMachineFunction();
5023   MachineFrameInfo *MFI = MF.getFrameInfo();
5024   MVT::ValueType VT = N->getValueType(0);
5025   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
5026   SDOperand PermMask = N->getOperand(2);
5027   int NumElems = (int)PermMask.getNumOperands();
5028   SDNode *Base = NULL;
5029   for (int i = 0; i < NumElems; ++i) {
5030     SDOperand Idx = PermMask.getOperand(i);
5031     if (Idx.getOpcode() == ISD::UNDEF) {
5032       if (!Base) return SDOperand();
5033     } else {
5034       SDOperand Arg =
5035         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
5036       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5037         return SDOperand();
5038       if (!Base)
5039         Base = Arg.Val;
5040       else if (!isConsecutiveLoad(Arg.Val, Base,
5041                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5042         return SDOperand();
5043     }
5044   }
5045
5046   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5047   if (isAlign16) {
5048     LoadSDNode *LD = cast<LoadSDNode>(Base);
5049     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5050                        LD->getSrcValueOffset());
5051   } else {
5052     // Just use movups, it's shorter.
5053     std::vector<MVT::ValueType> Tys;
5054     Tys.push_back(MVT::v4f32);
5055     Tys.push_back(MVT::Other);
5056     SmallVector<SDOperand, 3> Ops;
5057     Ops.push_back(Base->getOperand(0));
5058     Ops.push_back(Base->getOperand(1));
5059     Ops.push_back(Base->getOperand(2));
5060     return DAG.getNode(ISD::BIT_CONVERT, VT,
5061                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
5062   }
5063 }
5064
5065 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5066 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5067                                       const X86Subtarget *Subtarget) {
5068   SDOperand Cond = N->getOperand(0);
5069
5070   // If we have SSE[12] support, try to form min/max nodes.
5071   if (Subtarget->hasSSE2() &&
5072       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5073     if (Cond.getOpcode() == ISD::SETCC) {
5074       // Get the LHS/RHS of the select.
5075       SDOperand LHS = N->getOperand(1);
5076       SDOperand RHS = N->getOperand(2);
5077       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5078
5079       unsigned Opcode = 0;
5080       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5081         switch (CC) {
5082         default: break;
5083         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5084         case ISD::SETULE:
5085         case ISD::SETLE:
5086           if (!UnsafeFPMath) break;
5087           // FALL THROUGH.
5088         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5089         case ISD::SETLT:
5090           Opcode = X86ISD::FMIN;
5091           break;
5092
5093         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5094         case ISD::SETUGT:
5095         case ISD::SETGT:
5096           if (!UnsafeFPMath) break;
5097           // FALL THROUGH.
5098         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5099         case ISD::SETGE:
5100           Opcode = X86ISD::FMAX;
5101           break;
5102         }
5103       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5104         switch (CC) {
5105         default: break;
5106         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5107         case ISD::SETUGT:
5108         case ISD::SETGT:
5109           if (!UnsafeFPMath) break;
5110           // FALL THROUGH.
5111         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5112         case ISD::SETGE:
5113           Opcode = X86ISD::FMIN;
5114           break;
5115
5116         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5117         case ISD::SETULE:
5118         case ISD::SETLE:
5119           if (!UnsafeFPMath) break;
5120           // FALL THROUGH.
5121         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5122         case ISD::SETLT:
5123           Opcode = X86ISD::FMAX;
5124           break;
5125         }
5126       }
5127
5128       if (Opcode)
5129         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5130     }
5131
5132   }
5133
5134   return SDOperand();
5135 }
5136
5137
5138 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5139                                                DAGCombinerInfo &DCI) const {
5140   SelectionDAG &DAG = DCI.DAG;
5141   switch (N->getOpcode()) {
5142   default: break;
5143   case ISD::VECTOR_SHUFFLE:
5144     return PerformShuffleCombine(N, DAG, Subtarget);
5145   case ISD::SELECT:
5146     return PerformSELECTCombine(N, DAG, Subtarget);
5147   }
5148
5149   return SDOperand();
5150 }
5151
5152 //===----------------------------------------------------------------------===//
5153 //                           X86 Inline Assembly Support
5154 //===----------------------------------------------------------------------===//
5155
5156 /// getConstraintType - Given a constraint letter, return the type of
5157 /// constraint it is for this target.
5158 X86TargetLowering::ConstraintType
5159 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
5160   switch (ConstraintLetter) {
5161   case 'A':
5162   case 'r':
5163   case 'R':
5164   case 'l':
5165   case 'q':
5166   case 'Q':
5167   case 'x':
5168   case 'Y':
5169     return C_RegisterClass;
5170   default: return TargetLowering::getConstraintType(ConstraintLetter);
5171   }
5172 }
5173
5174 /// isOperandValidForConstraint - Return the specified operand (possibly
5175 /// modified) if the specified SDOperand is valid for the specified target
5176 /// constraint letter, otherwise return null.
5177 SDOperand X86TargetLowering::
5178 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
5179   switch (Constraint) {
5180   default: break;
5181   case 'i':
5182     // Literal immediates are always ok.
5183     if (isa<ConstantSDNode>(Op)) return Op;
5184
5185     // If we are in non-pic codegen mode, we allow the address of a global to
5186     // be used with 'i'.
5187     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5188       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
5189         return SDOperand(0, 0);
5190
5191       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5192         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5193                                         GA->getOffset());
5194       return Op;
5195     }
5196
5197     // Otherwise, not valid for this mode.
5198     return SDOperand(0, 0);
5199   }
5200   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5201 }
5202
5203
5204 std::vector<unsigned> X86TargetLowering::
5205 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5206                                   MVT::ValueType VT) const {
5207   if (Constraint.size() == 1) {
5208     // FIXME: not handling fp-stack yet!
5209     // FIXME: not handling MMX registers yet ('y' constraint).
5210     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5211     default: break;  // Unknown constraint letter
5212     case 'A':   // EAX/EDX
5213       if (VT == MVT::i32 || VT == MVT::i64)
5214         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5215       break;
5216     case 'r':   // GENERAL_REGS
5217     case 'R':   // LEGACY_REGS
5218       if (VT == MVT::i64 && Subtarget->is64Bit())
5219         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
5220                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
5221                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
5222                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
5223       if (VT == MVT::i32)
5224         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5225                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5226       else if (VT == MVT::i16)
5227         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5228                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5229       else if (VT == MVT::i8)
5230         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5231       break;
5232     case 'l':   // INDEX_REGS
5233       if (VT == MVT::i32)
5234         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5235                                      X86::ESI, X86::EDI, X86::EBP, 0);
5236       else if (VT == MVT::i16)
5237         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5238                                      X86::SI, X86::DI, X86::BP, 0);
5239       else if (VT == MVT::i8)
5240         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5241       break;
5242     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5243     case 'Q':   // Q_REGS
5244       if (VT == MVT::i32)
5245         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5246       else if (VT == MVT::i16)
5247         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5248       else if (VT == MVT::i8)
5249         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5250         break;
5251     case 'x':   // SSE_REGS if SSE1 allowed
5252       if (Subtarget->hasSSE1())
5253         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5254                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5255                                      0);
5256       return std::vector<unsigned>();
5257     case 'Y':   // SSE_REGS if SSE2 allowed
5258       if (Subtarget->hasSSE2())
5259         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5260                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5261                                      0);
5262       return std::vector<unsigned>();
5263     }
5264   }
5265
5266   return std::vector<unsigned>();
5267 }
5268
5269 std::pair<unsigned, const TargetRegisterClass*>
5270 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5271                                                 MVT::ValueType VT) const {
5272   // Use the default implementation in TargetLowering to convert the register
5273   // constraint into a member of a register class.
5274   std::pair<unsigned, const TargetRegisterClass*> Res;
5275   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5276
5277   // Not found as a standard register?
5278   if (Res.second == 0) {
5279     // GCC calls "st(0)" just plain "st".
5280     if (StringsEqualNoCase("{st}", Constraint)) {
5281       Res.first = X86::ST0;
5282       Res.second = X86::RSTRegisterClass;
5283     }
5284
5285     return Res;
5286   }
5287
5288   // Otherwise, check to see if this is a register class of the wrong value
5289   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5290   // turn into {ax},{dx}.
5291   if (Res.second->hasType(VT))
5292     return Res;   // Correct type already, nothing to do.
5293
5294   // All of the single-register GCC register classes map their values onto
5295   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5296   // really want an 8-bit or 32-bit register, map to the appropriate register
5297   // class and return the appropriate register.
5298   if (Res.second != X86::GR16RegisterClass)
5299     return Res;
5300
5301   if (VT == MVT::i8) {
5302     unsigned DestReg = 0;
5303     switch (Res.first) {
5304     default: break;
5305     case X86::AX: DestReg = X86::AL; break;
5306     case X86::DX: DestReg = X86::DL; break;
5307     case X86::CX: DestReg = X86::CL; break;
5308     case X86::BX: DestReg = X86::BL; break;
5309     }
5310     if (DestReg) {
5311       Res.first = DestReg;
5312       Res.second = Res.second = X86::GR8RegisterClass;
5313     }
5314   } else if (VT == MVT::i32) {
5315     unsigned DestReg = 0;
5316     switch (Res.first) {
5317     default: break;
5318     case X86::AX: DestReg = X86::EAX; break;
5319     case X86::DX: DestReg = X86::EDX; break;
5320     case X86::CX: DestReg = X86::ECX; break;
5321     case X86::BX: DestReg = X86::EBX; break;
5322     case X86::SI: DestReg = X86::ESI; break;
5323     case X86::DI: DestReg = X86::EDI; break;
5324     case X86::BP: DestReg = X86::EBP; break;
5325     case X86::SP: DestReg = X86::ESP; break;
5326     }
5327     if (DestReg) {
5328       Res.first = DestReg;
5329       Res.second = Res.second = X86::GR32RegisterClass;
5330     }
5331   } else if (VT == MVT::i64) {
5332     unsigned DestReg = 0;
5333     switch (Res.first) {
5334     default: break;
5335     case X86::AX: DestReg = X86::RAX; break;
5336     case X86::DX: DestReg = X86::RDX; break;
5337     case X86::CX: DestReg = X86::RCX; break;
5338     case X86::BX: DestReg = X86::RBX; break;
5339     case X86::SI: DestReg = X86::RSI; break;
5340     case X86::DI: DestReg = X86::RDI; break;
5341     case X86::BP: DestReg = X86::RBP; break;
5342     case X86::SP: DestReg = X86::RSP; break;
5343     }
5344     if (DestReg) {
5345       Res.first = DestReg;
5346       Res.second = Res.second = X86::GR64RegisterClass;
5347     }
5348   }
5349
5350   return Res;
5351 }