lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl);
  49
  50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  51   : TargetLowering(TM) {
  52   Subtarget = &TM.getSubtarget<X86Subtarget>();
  53   X86ScalarSSEf64 = Subtarget->hasSSE2();
  54   X86ScalarSSEf32 = Subtarget->hasSSE1();
  55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  56
  57   bool Fast = false;
  58
  59   RegInfo = TM.getRegisterInfo();
  60   TD = getTargetData();
  61
  62   // Set up the TargetLowering object.
  63
  64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  65   setShiftAmountType(MVT::i8);
  66   setBooleanContents(ZeroOrOneBooleanContent);
  67   setSchedulingPreference(SchedulingForRegPressure);
  68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 118   } else {
 119     if (!UseSoftFloat && !NoImplicitFloat && X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122
 123       // We have faster algorithm for ui32->single only.
 124       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125     } else {
 126       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 127     }
 128   }
 129
 130   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 131   // this operation.
 132   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 133   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 134
 135   if (!UseSoftFloat && !NoImplicitFloat) {
 136     // SSE has no i16 to fp conversion, only i32
 137     if (X86ScalarSSEf32) {
 138       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 139       // f32 and f64 cases are Legal, f80 case is not
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141     } else {
 142       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 143       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 144     }
 145   } else {
 146     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 147     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 148   }
 149
 150   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 151   // are Legal, f80 is custom lowered.
 152   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 153   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 154
 155   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 158   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 159
 160   if (X86ScalarSSEf32) {
 161     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 162     // f32 and f64 cases are Legal, f80 case is not
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 164   } else {
 165     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 166     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 167   }
 168
 169   // Handle FP_TO_UINT by promoting the destination to a larger signed
 170   // conversion.
 171   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 172   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 173   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 174
 175   if (Subtarget->is64Bit()) {
 176     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 177     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 178   } else {
 179     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 180       // Expand FP_TO_UINT into a select.
 181       // FIXME: We would like to use a Custom expander here eventually to do
 182       // the optimal thing for SSE vs. the default expansion in the legalizer.
 183       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 184     else
 185       // With SSE3 we can use fisttpll to convert to a signed i64.
 186       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 187   }
 188
 189   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 190   if (!X86ScalarSSEf64) {
 191     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 192     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 193   }
 194
 195   // Scalar integer divide and remainder are lowered to use operations that
 196   // produce two results, to match the available instructions. This exposes
 197   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 198   // into a single instruction.
 199   //
 200   // Scalar integer multiply-high is also lowered to use two-result
 201   // operations, to match the available instructions. However, plain multiply
 202   // (low) operations are left as Legal, as there are single-result
 203   // instructions for this in x86. Using the two-result multiply instructions
 204   // when both high and low results are needed must be arranged by dagcombine.
 205   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 206   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 207   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 208   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 209   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 210   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 211   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 212   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 213   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 214   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 215   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 216   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 217   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 218   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 219   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 220   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 221   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 222   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 223   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 224   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 225   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 226   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 227   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 228   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 229
 230   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 231   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 232   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 233   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 234   if (Subtarget->is64Bit())
 235     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 237   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 238   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 239   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 241   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 242   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 243   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 244
 245   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 246   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 247   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 248   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 249   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 250   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 251   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 252   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 253   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 256     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 257     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 258   }
 259
 260   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 261   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 262
 263   // These should be promoted to a larger select which is supported.
 264   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 265   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 266   // X86 wants to expand cmov itself.
 267   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 270   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 271   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 276   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 277   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 278   if (Subtarget->is64Bit()) {
 279     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 280     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 281   }
 282   // X86 ret instruction may pop stack.
 283   setOperationAction(ISD::RET             , MVT::Other, Custom);
 284   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 285
 286   // Darwin ABI issue.
 287   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 288   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 289   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 290   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 291   if (Subtarget->is64Bit())
 292     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 293   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 294   if (Subtarget->is64Bit()) {
 295     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 296     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 297     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 298     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 299   }
 300   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 301   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 302   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 303   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 304   if (Subtarget->is64Bit()) {
 305     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 306     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 307     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 308   }
 309
 310   if (Subtarget->hasSSE1())
 311     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 312
 313   if (!Subtarget->hasSSE2())
 314     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 315
 316   // Expand certain atomics
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 319   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 320   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 321
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 324   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 325   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 326
 327   if (!Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 333     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 334     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 335   }
 336
 337   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 338   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 339   // FIXME - use subtarget debug flags
 340   if (!Subtarget->isTargetDarwin() &&
 341       !Subtarget->isTargetELF() &&
 342       !Subtarget->isTargetCygMing()) {
 343     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 344     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 345   }
 346
 347   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 348   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 349   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 350   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 351   if (Subtarget->is64Bit()) {
 352     setExceptionPointerRegister(X86::RAX);
 353     setExceptionSelectorRegister(X86::RDX);
 354   } else {
 355     setExceptionPointerRegister(X86::EAX);
 356     setExceptionSelectorRegister(X86::EDX);
 357   }
 358   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 359   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 362
 363   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 364
 365   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 366   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 367   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 368   if (Subtarget->is64Bit()) {
 369     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 370     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 371   } else {
 372     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 373     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 374   }
 375
 376   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 377   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 378   if (Subtarget->is64Bit())
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 380   if (Subtarget->isTargetCygMing())
 381     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 382   else
 383     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 384
 385   if (!UseSoftFloat && X86ScalarSSEf64) {
 386     // f32 and f64 use SSE.
 387     // Set up the FP register classes.
 388     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 389     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 390
 391     // Use ANDPD to simulate FABS.
 392     setOperationAction(ISD::FABS , MVT::f64, Custom);
 393     setOperationAction(ISD::FABS , MVT::f32, Custom);
 394
 395     // Use XORP to simulate FNEG.
 396     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 397     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 398
 399     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 400     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 401     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 402
 403     // We don't support sin/cos/fmod
 404     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 405     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 406     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 407     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 408
 409     // Expand FP immediates into loads from the stack, except for the special
 410     // cases we handle.
 411     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 412     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 413
 414     // Floating truncations from f80 and extensions to f80 go through memory.
 415     // If optimizing, we lie about this though and handle it in
 416     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 417     if (Fast) {
 418       setConvertAction(MVT::f32, MVT::f80, Expand);
 419       setConvertAction(MVT::f64, MVT::f80, Expand);
 420       setConvertAction(MVT::f80, MVT::f32, Expand);
 421       setConvertAction(MVT::f80, MVT::f64, Expand);
 422     }
 423   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 424     // Use SSE for f32, x87 for f64.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 428
 429     // Use ANDPS to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 436
 437     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Special cases we handle for FP constants.
 446     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 447     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 448     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 449     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 450     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 451
 452     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 453     // this though and handle it in InstructionSelectPreprocess so that
 454     // dagcombine2 can hack on these.
 455     if (Fast) {
 456       setConvertAction(MVT::f32, MVT::f64, Expand);
 457       setConvertAction(MVT::f32, MVT::f80, Expand);
 458       setConvertAction(MVT::f80, MVT::f32, Expand);
 459       setConvertAction(MVT::f64, MVT::f32, Expand);
 460       // And x87->x87 truncations also.
 461       setConvertAction(MVT::f80, MVT::f64, Expand);
 462     }
 463
 464     if (!UnsafeFPMath) {
 465       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 466       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 467     }
 468   } else if (!UseSoftFloat) {
 469     // f32 and f64 in x87.
 470     // Set up the FP register classes.
 471     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 472     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 473
 474     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 475     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 477     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 478
 479     // Floating truncations go through memory.  If optimizing, we lie about
 480     // this though and handle it in InstructionSelectPreprocess so that
 481     // dagcombine2 can hack on these.
 482     if (Fast) {
 483       setConvertAction(MVT::f80, MVT::f32, Expand);
 484       setConvertAction(MVT::f64, MVT::f32, Expand);
 485       setConvertAction(MVT::f80, MVT::f64, Expand);
 486     }
 487
 488     if (!UnsafeFPMath) {
 489       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 490       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 491     }
 492     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 493     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 494     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 495     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 496     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 497     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 498     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 499     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 500   }
 501
 502   // Long double always uses X87.
 503   if (!UseSoftFloat) {
 504     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 505     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 506     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 507     {
 508       bool ignored;
 509       APFloat TmpFlt(+0.0);
 510       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 511                      &ignored);
 512       addLegalFPImmediate(TmpFlt);  // FLD0
 513       TmpFlt.changeSign();
 514       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 515       APFloat TmpFlt2(+1.0);
 516       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                       &ignored);
 518       addLegalFPImmediate(TmpFlt2);  // FLD1
 519       TmpFlt2.changeSign();
 520       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 521     }
 522
 523     if (!UnsafeFPMath) {
 524       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 525       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 526     }
 527   }
 528
 529   // Always use a library call for pow.
 530   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 531   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 532   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 533
 534   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 535   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 536   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 537   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 538   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 539
 540   // First set operation action for all vector types to either promote
 541   // (for widening) or expand (for scalarization). Then we will selectively
 542   // turn on ones that can be effectively codegen'd.
 543   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 544        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 545     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 560     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 588   }
 589
 590   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 591   // with -msoft-float, disable use of MMX as well.
 592   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 593     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 594     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 595     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 596     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 597     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 598
 599     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 600     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 601     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 602     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 603
 604     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 605     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 606     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 607     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 610     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 611
 612     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 613     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 614     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 615     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 616     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 617     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 618     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 619
 620     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 621     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 622     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 623     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 624     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 625     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 626     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 627
 628     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 629     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 630     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 631     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 632     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 633     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 634     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 635
 636     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 637     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 638     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 639     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 640     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 641     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 642     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 643     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 644     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 645
 646     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 647     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 648     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 649     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 650     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 651
 652     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 653     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 654     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 656
 657     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 658     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 659     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 660     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 661
 662     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 663
 664     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 665     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 666     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 667     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 668     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 669     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 670   }
 671
 672   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 673     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 674
 675     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 676     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 677     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 678     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 679     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 680     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 681     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 684     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 685     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 686     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 687   }
 688
 689   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 690     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 691
 692     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 693     // registers cannot be used even for integer operations.
 694     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 695     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 696     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 697     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 698
 699     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 700     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 701     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 702     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 703     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 704     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 705     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 706     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 707     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 708     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 709     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 710     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 711     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 712     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 713     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 714     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 715
 716     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 718     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 719     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 720
 721     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 722     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 723     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 724     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 725     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 726
 727     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 728     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 729       MVT VT = (MVT::SimpleValueType)i;
 730       // Do not attempt to custom lower non-power-of-2 vectors
 731       if (!isPowerOf2_32(VT.getVectorNumElements()))
 732         continue;
 733       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 734       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 735       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 736     }
 737
 738     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 739     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 740     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 741     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 742     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 743     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 744
 745     if (Subtarget->is64Bit()) {
 746       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 747       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 748     }
 749
 750     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 751     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 752       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 753       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 754       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 755       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 756       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 757       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 758       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 759       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 760       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 761       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 762     }
 763
 764     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 765
 766     // Custom lower v2i64 and v2f64 selects.
 767     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 768     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 769     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 770     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 771
 772   }
 773
 774   if (Subtarget->hasSSE41()) {
 775     // FIXME: Do we need to handle scalar-to-vector here?
 776     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 777
 778     // i8 and i16 vectors are custom , because the source register and source
 779     // source memory operand types are not the same width.  f32 vectors are
 780     // custom since the immediate controlling the insert encodes additional
 781     // information.
 782     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 783     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 784     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 786
 787     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 788     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 789     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 790     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 791
 792     if (Subtarget->is64Bit()) {
 793       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 794       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 795     }
 796   }
 797
 798   if (Subtarget->hasSSE42()) {
 799     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 800   }
 801
 802   // We want to custom lower some of our intrinsics.
 803   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 804
 805   // Add/Sub/Mul with overflow operations are custom lowered.
 806   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 807   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 808   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 809   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 810   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 811   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 812   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 813   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 814   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 815   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 816   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 817   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 818
 819   if (!Subtarget->is64Bit()) {
 820     // These libcalls are not available in 32-bit.
 821     setLibcallName(RTLIB::SHL_I128, 0);
 822     setLibcallName(RTLIB::SRL_I128, 0);
 823     setLibcallName(RTLIB::SRA_I128, 0);
 824   }
 825
 826   // We have target-specific dag combine patterns for the following nodes:
 827   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 828   setTargetDAGCombine(ISD::BUILD_VECTOR);
 829   setTargetDAGCombine(ISD::SELECT);
 830   setTargetDAGCombine(ISD::SHL);
 831   setTargetDAGCombine(ISD::SRA);
 832   setTargetDAGCombine(ISD::SRL);
 833   setTargetDAGCombine(ISD::STORE);
 834   if (Subtarget->is64Bit())
 835     setTargetDAGCombine(ISD::MUL);
 836
 837   computeRegisterProperties();
 838
 839   // FIXME: These should be based on subtarget info. Plus, the values should
 840   // be smaller when we are in optimizing for size mode.
 841   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 842   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 843   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 844   allowUnalignedMemoryAccesses = true; // x86 supports it!
 845   setPrefLoopAlignment(16);
 846 }
 847
 848
 849 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 850   return MVT::i8;
 851 }
 852
 853
 854 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 855 /// the desired ByVal argument alignment.
 856 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 857   if (MaxAlign == 16)
 858     return;
 859   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 860     if (VTy->getBitWidth() == 128)
 861       MaxAlign = 16;
 862   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 863     unsigned EltAlign = 0;
 864     getMaxByValAlign(ATy->getElementType(), EltAlign);
 865     if (EltAlign > MaxAlign)
 866       MaxAlign = EltAlign;
 867   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 868     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 869       unsigned EltAlign = 0;
 870       getMaxByValAlign(STy->getElementType(i), EltAlign);
 871       if (EltAlign > MaxAlign)
 872         MaxAlign = EltAlign;
 873       if (MaxAlign == 16)
 874         break;
 875     }
 876   }
 877   return;
 878 }
 879
 880 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 881 /// function arguments in the caller parameter area. For X86, aggregates
 882 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 883 /// are at 4-byte boundaries.
 884 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 885   if (Subtarget->is64Bit()) {
 886     // Max of 8 and alignment of type.
 887     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 888     if (TyAlign > 8)
 889       return TyAlign;
 890     return 8;
 891   }
 892
 893   unsigned Align = 4;
 894   if (Subtarget->hasSSE1())
 895     getMaxByValAlign(Ty, Align);
 896   return Align;
 897 }
 898
 899 /// getOptimalMemOpType - Returns the target specific optimal type for load
 900 /// and store operations as a result of memset, memcpy, and memmove
 901 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 902 /// determining it.
 903 MVT
 904 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 905                                        bool isSrcConst, bool isSrcStr) const {
 906   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 907   // linux.  This is because the stack realignment code can't handle certain
 908   // cases like PR2962.  This should be removed when PR2962 is fixed.
 909   if (!NoImplicitFloat && Subtarget->getStackAlignment() >= 16) {
 910     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 911       return MVT::v4i32;
 912     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 913       return MVT::v4f32;
 914   }
 915   if (Subtarget->is64Bit() && Size >= 8)
 916     return MVT::i64;
 917   return MVT::i32;
 918 }
 919
 920 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 921 /// jumptable.
 922 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 923                                                       SelectionDAG &DAG) const {
 924   if (usesGlobalOffsetTable())
 925     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 926   if (!Subtarget->isPICStyleRIPRel())
 927     // This doesn't have DebugLoc associated with it, but is not really the
 928     // same as a Register.
 929     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
 930                        getPointerTy());
 931   return Table;
 932 }
 933
 934 //===----------------------------------------------------------------------===//
 935 //               Return Value Calling Convention Implementation
 936 //===----------------------------------------------------------------------===//
 937
 938 #include "X86GenCallingConv.inc"
 939
 940 /// LowerRET - Lower an ISD::RET node.
 941 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 942   DebugLoc dl = Op.getDebugLoc();
 943   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 944
 945   SmallVector<CCValAssign, 16> RVLocs;
 946   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 947   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 948   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 949   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 950
 951   // If this is the first return lowered for this function, add the regs to the
 952   // liveout set for the function.
 953   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 954     for (unsigned i = 0; i != RVLocs.size(); ++i)
 955       if (RVLocs[i].isRegLoc())
 956         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 957   }
 958   SDValue Chain = Op.getOperand(0);
 959
 960   // Handle tail call return.
 961   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 962   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 963     SDValue TailCall = Chain;
 964     SDValue TargetAddress = TailCall.getOperand(1);
 965     SDValue StackAdjustment = TailCall.getOperand(2);
 966     assert(((TargetAddress.getOpcode() == ISD::Register &&
 967                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 968                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 969               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 970               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 971              "Expecting an global address, external symbol, or register");
 972     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 973            "Expecting a const value");
 974
 975     SmallVector<SDValue,8> Operands;
 976     Operands.push_back(Chain.getOperand(0));
 977     Operands.push_back(TargetAddress);
 978     Operands.push_back(StackAdjustment);
 979     // Copy registers used by the call. Last operand is a flag so it is not
 980     // copied.
 981     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 982       Operands.push_back(Chain.getOperand(i));
 983     }
 984     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
 985                        Operands.size());
 986   }
 987
 988   // Regular return.
 989   SDValue Flag;
 990
 991   SmallVector<SDValue, 6> RetOps;
 992   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 993   // Operand #1 = Bytes To Pop
 994   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 995
 996   // Copy the result values into the output registers.
 997   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 998     CCValAssign &VA = RVLocs[i];
 999     assert(VA.isRegLoc() && "Can only return in registers!");
1000     SDValue ValToCopy = Op.getOperand(i*2+1);
1001
1002     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1003     // the RET instruction and handled by the FP Stackifier.
1004     if (VA.getLocReg() == X86::ST0 ||
1005         VA.getLocReg() == X86::ST1) {
1006       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1007       // change the value to the FP stack register class.
1008       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1009         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1010       RetOps.push_back(ValToCopy);
1011       // Don't emit a copytoreg.
1012       continue;
1013     }
1014
1015     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1016     // which is returned in RAX / RDX.
1017     if (Subtarget->is64Bit()) {
1018       MVT ValVT = ValToCopy.getValueType();
1019       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1020         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1021         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1022           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1023       }
1024     }
1025
1026     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1027     Flag = Chain.getValue(1);
1028   }
1029
1030   // The x86-64 ABI for returning structs by value requires that we copy
1031   // the sret argument into %rax for the return. We saved the argument into
1032   // a virtual register in the entry block, so now we copy the value out
1033   // and into %rax.
1034   if (Subtarget->is64Bit() &&
1035       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1036     MachineFunction &MF = DAG.getMachineFunction();
1037     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1038     unsigned Reg = FuncInfo->getSRetReturnReg();
1039     if (!Reg) {
1040       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1041       FuncInfo->setSRetReturnReg(Reg);
1042     }
1043     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1044
1045     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1046     Flag = Chain.getValue(1);
1047   }
1048
1049   RetOps[0] = Chain;  // Update chain.
1050
1051   // Add the flag if we have it.
1052   if (Flag.getNode())
1053     RetOps.push_back(Flag);
1054
1055   return DAG.getNode(X86ISD::RET_FLAG, dl,
1056                      MVT::Other, &RetOps[0], RetOps.size());
1057 }
1058
1059
1060 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1061 /// appropriate copies out of appropriate physical registers.  This assumes that
1062 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1063 /// being lowered.  The returns a SDNode with the same number of values as the
1064 /// ISD::CALL.
1065 SDNode *X86TargetLowering::
1066 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1067                 unsigned CallingConv, SelectionDAG &DAG) {
1068
1069   DebugLoc dl = TheCall->getDebugLoc();
1070   // Assign locations to each value returned by this call.
1071   SmallVector<CCValAssign, 16> RVLocs;
1072   bool isVarArg = TheCall->isVarArg();
1073   bool Is64Bit = Subtarget->is64Bit();
1074   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1075   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1076
1077   SmallVector<SDValue, 8> ResultVals;
1078
1079   // Copy all of the result registers out of their specified physreg.
1080   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1081     CCValAssign &VA = RVLocs[i];
1082     MVT CopyVT = VA.getValVT();
1083
1084     // If this is x86-64, and we disabled SSE, we can't return FP values
1085     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1086         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1087       cerr << "SSE register return with SSE disabled\n";
1088       exit(1);
1089     }
1090
1091     // If this is a call to a function that returns an fp value on the floating
1092     // point stack, but where we prefer to use the value in xmm registers, copy
1093     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1094     if ((VA.getLocReg() == X86::ST0 ||
1095          VA.getLocReg() == X86::ST1) &&
1096         isScalarFPTypeInSSEReg(VA.getValVT())) {
1097       CopyVT = MVT::f80;
1098     }
1099
1100     SDValue Val;
1101     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1102       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1103       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1104         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1105                                    MVT::v2i64, InFlag).getValue(1);
1106         Val = Chain.getValue(0);
1107         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1108                           Val, DAG.getConstant(0, MVT::i64));
1109       } else {
1110         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1111                                    MVT::i64, InFlag).getValue(1);
1112         Val = Chain.getValue(0);
1113       }
1114       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1115     } else {
1116       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1117                                  CopyVT, InFlag).getValue(1);
1118       Val = Chain.getValue(0);
1119     }
1120     InFlag = Chain.getValue(2);
1121
1122     if (CopyVT != VA.getValVT()) {
1123       // Round the F80 the right size, which also moves to the appropriate xmm
1124       // register.
1125       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1126                         // This truncation won't change the value.
1127                         DAG.getIntPtrConstant(1));
1128     }
1129
1130     ResultVals.push_back(Val);
1131   }
1132
1133   // Merge everything together with a MERGE_VALUES node.
1134   ResultVals.push_back(Chain);
1135   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1136                      &ResultVals[0], ResultVals.size()).getNode();
1137 }
1138
1139
1140 //===----------------------------------------------------------------------===//
1141 //                C & StdCall & Fast Calling Convention implementation
1142 //===----------------------------------------------------------------------===//
1143 //  StdCall calling convention seems to be standard for many Windows' API
1144 //  routines and around. It differs from C calling convention just a little:
1145 //  callee should clean up the stack, not caller. Symbols should be also
1146 //  decorated in some fancy way :) It doesn't support any vector arguments.
1147 //  For info on fast calling convention see Fast Calling Convention (tail call)
1148 //  implementation LowerX86_32FastCCCallTo.
1149
1150 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1151 /// semantics.
1152 static bool CallIsStructReturn(CallSDNode *TheCall) {
1153   unsigned NumOps = TheCall->getNumArgs();
1154   if (!NumOps)
1155     return false;
1156
1157   return TheCall->getArgFlags(0).isSRet();
1158 }
1159
1160 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1161 /// return semantics.
1162 static bool ArgsAreStructReturn(SDValue Op) {
1163   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1164   if (!NumArgs)
1165     return false;
1166
1167   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1168 }
1169
1170 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1171 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1172 /// calls.
1173 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1174   if (IsVarArg)
1175     return false;
1176
1177   switch (CallingConv) {
1178   default:
1179     return false;
1180   case CallingConv::X86_StdCall:
1181     return !Subtarget->is64Bit();
1182   case CallingConv::X86_FastCall:
1183     return !Subtarget->is64Bit();
1184   case CallingConv::Fast:
1185     return PerformTailCallOpt;
1186   }
1187 }
1188
1189 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1190 /// given CallingConvention value.
1191 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1192   if (Subtarget->is64Bit()) {
1193     if (Subtarget->isTargetWin64())
1194       return CC_X86_Win64_C;
1195     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1196       return CC_X86_64_TailCall;
1197     else
1198       return CC_X86_64_C;
1199   }
1200
1201   if (CC == CallingConv::X86_FastCall)
1202     return CC_X86_32_FastCall;
1203   else if (CC == CallingConv::Fast)
1204     return CC_X86_32_FastCC;
1205   else
1206     return CC_X86_32_C;
1207 }
1208
1209 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1210 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1211 NameDecorationStyle
1212 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1213   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1214   if (CC == CallingConv::X86_FastCall)
1215     return FastCall;
1216   else if (CC == CallingConv::X86_StdCall)
1217     return StdCall;
1218   return None;
1219 }
1220
1221
1222 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1223 /// in a register before calling.
1224 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1225   return !IsTailCall && !Is64Bit &&
1226     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1227     Subtarget->isPICStyleGOT();
1228 }
1229
1230 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1231 /// address to be loaded in a register.
1232 bool
1233 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1234   return !Is64Bit && IsTailCall &&
1235     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1236     Subtarget->isPICStyleGOT();
1237 }
1238
1239 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1240 /// by "Src" to address "Dst" with size and alignment information specified by
1241 /// the specific parameter attribute. The copy will be passed as a byval
1242 /// function parameter.
1243 static SDValue
1244 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1245                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1246                           DebugLoc dl) {
1247   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1248   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1249                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1250 }
1251
1252 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1253                                               const CCValAssign &VA,
1254                                               MachineFrameInfo *MFI,
1255                                               unsigned CC,
1256                                               SDValue Root, unsigned i) {
1257   // Create the nodes corresponding to a load from this parameter slot.
1258   ISD::ArgFlagsTy Flags =
1259     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1260   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1261   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1262
1263   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1264   // changed with more analysis.
1265   // In case of tail call optimization mark all arguments mutable. Since they
1266   // could be overwritten by lowering of arguments in case of a tail call.
1267   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1268                                   VA.getLocMemOffset(), isImmutable);
1269   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1270   if (Flags.isByVal())
1271     return FIN;
1272   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1273                      PseudoSourceValue::getFixedStack(FI), 0);
1274 }
1275
1276 SDValue
1277 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1278   MachineFunction &MF = DAG.getMachineFunction();
1279   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1280   DebugLoc dl = Op.getDebugLoc();
1281
1282   const Function* Fn = MF.getFunction();
1283   if (Fn->hasExternalLinkage() &&
1284       Subtarget->isTargetCygMing() &&
1285       Fn->getName() == "main")
1286     FuncInfo->setForceFramePointer(true);
1287
1288   // Decorate the function name.
1289   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1290
1291   MachineFrameInfo *MFI = MF.getFrameInfo();
1292   SDValue Root = Op.getOperand(0);
1293   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1294   unsigned CC = MF.getFunction()->getCallingConv();
1295   bool Is64Bit = Subtarget->is64Bit();
1296   bool IsWin64 = Subtarget->isTargetWin64();
1297
1298   assert(!(isVarArg && CC == CallingConv::Fast) &&
1299          "Var args not supported with calling convention fastcc");
1300
1301   // Assign locations to all of the incoming arguments.
1302   SmallVector<CCValAssign, 16> ArgLocs;
1303   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1304   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1305
1306   SmallVector<SDValue, 8> ArgValues;
1307   unsigned LastVal = ~0U;
1308   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1309     CCValAssign &VA = ArgLocs[i];
1310     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1311     // places.
1312     assert(VA.getValNo() != LastVal &&
1313            "Don't support value assigned to multiple locs yet");
1314     LastVal = VA.getValNo();
1315
1316     if (VA.isRegLoc()) {
1317       MVT RegVT = VA.getLocVT();
1318       TargetRegisterClass *RC = NULL;
1319       if (RegVT == MVT::i32)
1320         RC = X86::GR32RegisterClass;
1321       else if (Is64Bit && RegVT == MVT::i64)
1322         RC = X86::GR64RegisterClass;
1323       else if (RegVT == MVT::f32)
1324         RC = X86::FR32RegisterClass;
1325       else if (RegVT == MVT::f64)
1326         RC = X86::FR64RegisterClass;
1327       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1328         RC = X86::VR128RegisterClass;
1329       else if (RegVT.isVector()) {
1330         assert(RegVT.getSizeInBits() == 64);
1331         if (!Is64Bit)
1332           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1333         else {
1334           // Darwin calling convention passes MMX values in either GPRs or
1335           // XMMs in x86-64. Other targets pass them in memory.
1336           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1337             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1338             RegVT = MVT::v2i64;
1339           } else {
1340             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1341             RegVT = MVT::i64;
1342           }
1343         }
1344       } else {
1345         assert(0 && "Unknown argument type!");
1346       }
1347
1348       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1349       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1350
1351       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1352       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1353       // right size.
1354       if (VA.getLocInfo() == CCValAssign::SExt)
1355         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1356                                DAG.getValueType(VA.getValVT()));
1357       else if (VA.getLocInfo() == CCValAssign::ZExt)
1358         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1359                                DAG.getValueType(VA.getValVT()));
1360
1361       if (VA.getLocInfo() != CCValAssign::Full)
1362         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1363
1364       // Handle MMX values passed in GPRs.
1365       if (Is64Bit && RegVT != VA.getLocVT()) {
1366         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1367           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1368         else if (RC == X86::VR128RegisterClass) {
1369           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1370                                  ArgValue, DAG.getConstant(0, MVT::i64));
1371           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1372         }
1373       }
1374
1375       ArgValues.push_back(ArgValue);
1376     } else {
1377       assert(VA.isMemLoc());
1378       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1379     }
1380   }
1381
1382   // The x86-64 ABI for returning structs by value requires that we copy
1383   // the sret argument into %rax for the return. Save the argument into
1384   // a virtual register so that we can access it from the return points.
1385   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1386     MachineFunction &MF = DAG.getMachineFunction();
1387     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1388     unsigned Reg = FuncInfo->getSRetReturnReg();
1389     if (!Reg) {
1390       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1391       FuncInfo->setSRetReturnReg(Reg);
1392     }
1393     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1394     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1395   }
1396
1397   unsigned StackSize = CCInfo.getNextStackOffset();
1398   // align stack specially for tail calls
1399   if (PerformTailCallOpt && CC == CallingConv::Fast)
1400     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1401
1402   // If the function takes variable number of arguments, make a frame index for
1403   // the start of the first vararg value... for expansion of llvm.va_start.
1404   if (isVarArg) {
1405     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1406       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1407     }
1408     if (Is64Bit) {
1409       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1410
1411       // FIXME: We should really autogenerate these arrays
1412       static const unsigned GPR64ArgRegsWin64[] = {
1413         X86::RCX, X86::RDX, X86::R8,  X86::R9
1414       };
1415       static const unsigned XMMArgRegsWin64[] = {
1416         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1417       };
1418       static const unsigned GPR64ArgRegs64Bit[] = {
1419         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1420       };
1421       static const unsigned XMMArgRegs64Bit[] = {
1422         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1423         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1424       };
1425       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1426
1427       if (IsWin64) {
1428         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1429         GPR64ArgRegs = GPR64ArgRegsWin64;
1430         XMMArgRegs = XMMArgRegsWin64;
1431       } else {
1432         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1433         GPR64ArgRegs = GPR64ArgRegs64Bit;
1434         XMMArgRegs = XMMArgRegs64Bit;
1435       }
1436       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1437                                                        TotalNumIntRegs);
1438       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1439                                                        TotalNumXMMRegs);
1440
1441       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1442              "SSE register cannot be used when SSE is disabled!");
1443       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloat) &&
1444              "SSE register cannot be used when SSE is disabled!");
1445       if (UseSoftFloat || NoImplicitFloat || !Subtarget->hasSSE1())
1446         // Kernel mode asks for SSE to be disabled, so don't push them
1447         // on the stack.
1448         TotalNumXMMRegs = 0;
1449
1450       // For X86-64, if there are vararg parameters that are passed via
1451       // registers, then we must store them to their spots on the stack so they
1452       // may be loaded by deferencing the result of va_next.
1453       VarArgsGPOffset = NumIntRegs * 8;
1454       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1455       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1456                                                  TotalNumXMMRegs * 16, 16);
1457
1458       // Store the integer parameter registers.
1459       SmallVector<SDValue, 8> MemOps;
1460       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1461       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1462                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1463       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1464         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1465                                      X86::GR64RegisterClass);
1466         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1467         SDValue Store =
1468           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1469                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1470         MemOps.push_back(Store);
1471         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1472                           DAG.getIntPtrConstant(8));
1473       }
1474
1475       // Now store the XMM (fp + vector) parameter registers.
1476       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1477                         DAG.getIntPtrConstant(VarArgsFPOffset));
1478       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1479         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1480                                      X86::VR128RegisterClass);
1481         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1482         SDValue Store =
1483           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1484                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1485         MemOps.push_back(Store);
1486         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1487                           DAG.getIntPtrConstant(16));
1488       }
1489       if (!MemOps.empty())
1490           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1491                              &MemOps[0], MemOps.size());
1492     }
1493   }
1494
1495   ArgValues.push_back(Root);
1496
1497   // Some CCs need callee pop.
1498   if (IsCalleePop(isVarArg, CC)) {
1499     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1500     BytesCallerReserves = 0;
1501   } else {
1502     BytesToPopOnReturn  = 0; // Callee pops nothing.
1503     // If this is an sret function, the return should pop the hidden pointer.
1504     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1505       BytesToPopOnReturn = 4;
1506     BytesCallerReserves = StackSize;
1507   }
1508
1509   if (!Is64Bit) {
1510     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1511     if (CC == CallingConv::X86_FastCall)
1512       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1513   }
1514
1515   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1516
1517   // Return the new list of results.
1518   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1519                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1520 }
1521
1522 SDValue
1523 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1524                                     const SDValue &StackPtr,
1525                                     const CCValAssign &VA,
1526                                     SDValue Chain,
1527                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1528   DebugLoc dl = TheCall->getDebugLoc();
1529   unsigned LocMemOffset = VA.getLocMemOffset();
1530   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1531   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1532   if (Flags.isByVal()) {
1533     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1534   }
1535   return DAG.getStore(Chain, dl, Arg, PtrOff,
1536                       PseudoSourceValue::getStack(), LocMemOffset);
1537 }
1538
1539 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1540 /// optimization is performed and it is required.
1541 SDValue
1542 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1543                                            SDValue &OutRetAddr,
1544                                            SDValue Chain,
1545                                            bool IsTailCall,
1546                                            bool Is64Bit,
1547                                            int FPDiff,
1548                                            DebugLoc dl) {
1549   if (!IsTailCall || FPDiff==0) return Chain;
1550
1551   // Adjust the Return address stack slot.
1552   MVT VT = getPointerTy();
1553   OutRetAddr = getReturnAddressFrameIndex(DAG);
1554
1555   // Load the "old" Return address.
1556   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1557   return SDValue(OutRetAddr.getNode(), 1);
1558 }
1559
1560 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1561 /// optimization is performed and it is required (FPDiff!=0).
1562 static SDValue
1563 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1564                          SDValue Chain, SDValue RetAddrFrIdx,
1565                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1566   // Store the return address to the appropriate stack slot.
1567   if (!FPDiff) return Chain;
1568   // Calculate the new stack slot for the return address.
1569   int SlotSize = Is64Bit ? 8 : 4;
1570   int NewReturnAddrFI =
1571     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1572   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1573   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1574   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1575                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1576   return Chain;
1577 }
1578
1579 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1580   MachineFunction &MF = DAG.getMachineFunction();
1581   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1582   SDValue Chain       = TheCall->getChain();
1583   unsigned CC         = TheCall->getCallingConv();
1584   bool isVarArg       = TheCall->isVarArg();
1585   bool IsTailCall     = TheCall->isTailCall() &&
1586                         CC == CallingConv::Fast && PerformTailCallOpt;
1587   SDValue Callee      = TheCall->getCallee();
1588   bool Is64Bit        = Subtarget->is64Bit();
1589   bool IsStructRet    = CallIsStructReturn(TheCall);
1590   DebugLoc dl         = TheCall->getDebugLoc();
1591
1592   assert(!(isVarArg && CC == CallingConv::Fast) &&
1593          "Var args not supported with calling convention fastcc");
1594
1595   // Analyze operands of the call, assigning locations to each operand.
1596   SmallVector<CCValAssign, 16> ArgLocs;
1597   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1598   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1599
1600   // Get a count of how many bytes are to be pushed on the stack.
1601   unsigned NumBytes = CCInfo.getNextStackOffset();
1602   if (PerformTailCallOpt && CC == CallingConv::Fast)
1603     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1604
1605   int FPDiff = 0;
1606   if (IsTailCall) {
1607     // Lower arguments at fp - stackoffset + fpdiff.
1608     unsigned NumBytesCallerPushed =
1609       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1610     FPDiff = NumBytesCallerPushed - NumBytes;
1611
1612     // Set the delta of movement of the returnaddr stackslot.
1613     // But only set if delta is greater than previous delta.
1614     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1615       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1616   }
1617
1618   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1619
1620   SDValue RetAddrFrIdx;
1621   // Load return adress for tail calls.
1622   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1623                                   FPDiff, dl);
1624
1625   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1626   SmallVector<SDValue, 8> MemOpChains;
1627   SDValue StackPtr;
1628
1629   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1630   // of tail call optimization arguments are handle later.
1631   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1632     CCValAssign &VA = ArgLocs[i];
1633     SDValue Arg = TheCall->getArg(i);
1634     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1635     bool isByVal = Flags.isByVal();
1636
1637     // Promote the value if needed.
1638     switch (VA.getLocInfo()) {
1639     default: assert(0 && "Unknown loc info!");
1640     case CCValAssign::Full: break;
1641     case CCValAssign::SExt:
1642       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1643       break;
1644     case CCValAssign::ZExt:
1645       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1646       break;
1647     case CCValAssign::AExt:
1648       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1649       break;
1650     }
1651
1652     if (VA.isRegLoc()) {
1653       if (Is64Bit) {
1654         MVT RegVT = VA.getLocVT();
1655         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1656           switch (VA.getLocReg()) {
1657           default:
1658             break;
1659           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1660           case X86::R8: {
1661             // Special case: passing MMX values in GPR registers.
1662             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1663             break;
1664           }
1665           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1666           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1667             // Special case: passing MMX values in XMM registers.
1668             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1669             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1670             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
1671                               DAG.getUNDEF(MVT::v2i64), Arg,
1672                               getMOVLMask(2, DAG, dl));
1673             break;
1674           }
1675           }
1676       }
1677       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1678     } else {
1679       if (!IsTailCall || (IsTailCall && isByVal)) {
1680         assert(VA.isMemLoc());
1681         if (StackPtr.getNode() == 0)
1682           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1683
1684         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1685                                                Chain, Arg, Flags));
1686       }
1687     }
1688   }
1689
1690   if (!MemOpChains.empty())
1691     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1692                         &MemOpChains[0], MemOpChains.size());
1693
1694   // Build a sequence of copy-to-reg nodes chained together with token chain
1695   // and flag operands which copy the outgoing args into registers.
1696   SDValue InFlag;
1697   // Tail call byval lowering might overwrite argument registers so in case of
1698   // tail call optimization the copies to registers are lowered later.
1699   if (!IsTailCall)
1700     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1701       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1702                                RegsToPass[i].second, InFlag);
1703       InFlag = Chain.getValue(1);
1704     }
1705
1706   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1707   // GOT pointer.
1708   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1709     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1710                              DAG.getNode(X86ISD::GlobalBaseReg,
1711                                          DebugLoc::getUnknownLoc(),
1712                                          getPointerTy()),
1713                              InFlag);
1714     InFlag = Chain.getValue(1);
1715   }
1716   // If we are tail calling and generating PIC/GOT style code load the address
1717   // of the callee into ecx. The value in ecx is used as target of the tail
1718   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1719   // calls on PIC/GOT architectures. Normally we would just put the address of
1720   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1721   // restored (since ebx is callee saved) before jumping to the target@PLT.
1722   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1723     // Note: The actual moving to ecx is done further down.
1724     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1725     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1726         !G->getGlobal()->hasProtectedVisibility())
1727       Callee =  LowerGlobalAddress(Callee, DAG);
1728     else if (isa<ExternalSymbolSDNode>(Callee))
1729       Callee = LowerExternalSymbol(Callee,DAG);
1730   }
1731
1732   if (Is64Bit && isVarArg) {
1733     // From AMD64 ABI document:
1734     // For calls that may call functions that use varargs or stdargs
1735     // (prototype-less calls or calls to functions containing ellipsis (...) in
1736     // the declaration) %al is used as hidden argument to specify the number
1737     // of SSE registers used. The contents of %al do not need to match exactly
1738     // the number of registers, but must be an ubound on the number of SSE
1739     // registers used and is in the range 0 - 8 inclusive.
1740
1741     // FIXME: Verify this on Win64
1742     // Count the number of XMM registers allocated.
1743     static const unsigned XMMArgRegs[] = {
1744       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1745       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1746     };
1747     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1748     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1749            && "SSE registers cannot be used when SSE is disabled");
1750
1751     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1752                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1753     InFlag = Chain.getValue(1);
1754   }
1755
1756
1757   // For tail calls lower the arguments to the 'real' stack slot.
1758   if (IsTailCall) {
1759     SmallVector<SDValue, 8> MemOpChains2;
1760     SDValue FIN;
1761     int FI = 0;
1762     // Do not flag preceeding copytoreg stuff together with the following stuff.
1763     InFlag = SDValue();
1764     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1765       CCValAssign &VA = ArgLocs[i];
1766       if (!VA.isRegLoc()) {
1767         assert(VA.isMemLoc());
1768         SDValue Arg = TheCall->getArg(i);
1769         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1770         // Create frame index.
1771         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1772         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1773         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1774         FIN = DAG.getFrameIndex(FI, getPointerTy());
1775
1776         if (Flags.isByVal()) {
1777           // Copy relative to framepointer.
1778           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1779           if (StackPtr.getNode() == 0)
1780             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1781                                           getPointerTy());
1782           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1783
1784           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1785                                                            Flags, DAG, dl));
1786         } else {
1787           // Store relative to framepointer.
1788           MemOpChains2.push_back(
1789             DAG.getStore(Chain, dl, Arg, FIN,
1790                          PseudoSourceValue::getFixedStack(FI), 0));
1791         }
1792       }
1793     }
1794
1795     if (!MemOpChains2.empty())
1796       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1797                           &MemOpChains2[0], MemOpChains2.size());
1798
1799     // Copy arguments to their registers.
1800     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1801       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1802                                RegsToPass[i].second, InFlag);
1803       InFlag = Chain.getValue(1);
1804     }
1805     InFlag =SDValue();
1806
1807     // Store the return address to the appropriate stack slot.
1808     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1809                                      FPDiff, dl);
1810   }
1811
1812   // If the callee is a GlobalAddress node (quite common, every direct call is)
1813   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1814   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1815     // We should use extra load for direct calls to dllimported functions in
1816     // non-JIT mode.
1817     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1818                                         getTargetMachine(), true))
1819       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1820                                           G->getOffset());
1821   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1822     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1823   } else if (IsTailCall) {
1824     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1825
1826     Chain = DAG.getCopyToReg(Chain,  dl,
1827                              DAG.getRegister(Opc, getPointerTy()),
1828                              Callee,InFlag);
1829     Callee = DAG.getRegister(Opc, getPointerTy());
1830     // Add register as live out.
1831     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1832   }
1833
1834   // Returns a chain & a flag for retval copy to use.
1835   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1836   SmallVector<SDValue, 8> Ops;
1837
1838   if (IsTailCall) {
1839     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1840                            DAG.getIntPtrConstant(0, true), InFlag);
1841     InFlag = Chain.getValue(1);
1842
1843     // Returns a chain & a flag for retval copy to use.
1844     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1845     Ops.clear();
1846   }
1847
1848   Ops.push_back(Chain);
1849   Ops.push_back(Callee);
1850
1851   if (IsTailCall)
1852     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1853
1854   // Add argument registers to the end of the list so that they are known live
1855   // into the call.
1856   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1857     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1858                                   RegsToPass[i].second.getValueType()));
1859
1860   // Add an implicit use GOT pointer in EBX.
1861   if (!IsTailCall && !Is64Bit &&
1862       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1863       Subtarget->isPICStyleGOT())
1864     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1865
1866   // Add an implicit use of AL for x86 vararg functions.
1867   if (Is64Bit && isVarArg)
1868     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1869
1870   if (InFlag.getNode())
1871     Ops.push_back(InFlag);
1872
1873   if (IsTailCall) {
1874     assert(InFlag.getNode() &&
1875            "Flag must be set. Depend on flag being set in LowerRET");
1876     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1877                         TheCall->getVTList(), &Ops[0], Ops.size());
1878
1879     return SDValue(Chain.getNode(), Op.getResNo());
1880   }
1881
1882   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1883   InFlag = Chain.getValue(1);
1884
1885   // Create the CALLSEQ_END node.
1886   unsigned NumBytesForCalleeToPush;
1887   if (IsCalleePop(isVarArg, CC))
1888     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1889   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1890     // If this is is a call to a struct-return function, the callee
1891     // pops the hidden struct pointer, so we have to push it back.
1892     // This is common for Darwin/X86, Linux & Mingw32 targets.
1893     NumBytesForCalleeToPush = 4;
1894   else
1895     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1896
1897   // Returns a flag for retval copy to use.
1898   Chain = DAG.getCALLSEQ_END(Chain,
1899                              DAG.getIntPtrConstant(NumBytes, true),
1900                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1901                                                    true),
1902                              InFlag);
1903   InFlag = Chain.getValue(1);
1904
1905   // Handle result values, copying them out of physregs into vregs that we
1906   // return.
1907   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1908                  Op.getResNo());
1909 }
1910
1911
1912 //===----------------------------------------------------------------------===//
1913 //                Fast Calling Convention (tail call) implementation
1914 //===----------------------------------------------------------------------===//
1915
1916 //  Like std call, callee cleans arguments, convention except that ECX is
1917 //  reserved for storing the tail called function address. Only 2 registers are
1918 //  free for argument passing (inreg). Tail call optimization is performed
1919 //  provided:
1920 //                * tailcallopt is enabled
1921 //                * caller/callee are fastcc
1922 //  On X86_64 architecture with GOT-style position independent code only local
1923 //  (within module) calls are supported at the moment.
1924 //  To keep the stack aligned according to platform abi the function
1925 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1926 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1927 //  If a tail called function callee has more arguments than the caller the
1928 //  caller needs to make sure that there is room to move the RETADDR to. This is
1929 //  achieved by reserving an area the size of the argument delta right after the
1930 //  original REtADDR, but before the saved framepointer or the spilled registers
1931 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1932 //  stack layout:
1933 //    arg1
1934 //    arg2
1935 //    RETADDR
1936 //    [ new RETADDR
1937 //      move area ]
1938 //    (possible EBP)
1939 //    ESI
1940 //    EDI
1941 //    local1 ..
1942
1943 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1944 /// for a 16 byte align requirement.
1945 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1946                                                         SelectionDAG& DAG) {
1947   MachineFunction &MF = DAG.getMachineFunction();
1948   const TargetMachine &TM = MF.getTarget();
1949   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1950   unsigned StackAlignment = TFI.getStackAlignment();
1951   uint64_t AlignMask = StackAlignment - 1;
1952   int64_t Offset = StackSize;
1953   uint64_t SlotSize = TD->getPointerSize();
1954   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1955     // Number smaller than 12 so just add the difference.
1956     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1957   } else {
1958     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1959     Offset = ((~AlignMask) & Offset) + StackAlignment +
1960       (StackAlignment-SlotSize);
1961   }
1962   return Offset;
1963 }
1964
1965 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1966 /// following the call is a return. A function is eligible if caller/callee
1967 /// calling conventions match, currently only fastcc supports tail calls, and
1968 /// the function CALL is immediatly followed by a RET.
1969 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1970                                                       SDValue Ret,
1971                                                       SelectionDAG& DAG) const {
1972   if (!PerformTailCallOpt)
1973     return false;
1974
1975   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1976     MachineFunction &MF = DAG.getMachineFunction();
1977     unsigned CallerCC = MF.getFunction()->getCallingConv();
1978     unsigned CalleeCC= TheCall->getCallingConv();
1979     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1980       SDValue Callee = TheCall->getCallee();
1981       // On x86/32Bit PIC/GOT  tail calls are supported.
1982       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1983           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1984         return true;
1985
1986       // Can only do local tail calls (in same module, hidden or protected) on
1987       // x86_64 PIC/GOT at the moment.
1988       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1989         return G->getGlobal()->hasHiddenVisibility()
1990             || G->getGlobal()->hasProtectedVisibility();
1991     }
1992   }
1993
1994   return false;
1995 }
1996
1997 FastISel *
1998 X86TargetLowering::createFastISel(MachineFunction &mf,
1999                                   MachineModuleInfo *mmo,
2000                                   DwarfWriter *dw,
2001                                   DenseMap<const Value *, unsigned> &vm,
2002                                   DenseMap<const BasicBlock *,
2003                                            MachineBasicBlock *> &bm,
2004                                   DenseMap<const AllocaInst *, int> &am
2005 #ifndef NDEBUG
2006                                   , SmallSet<Instruction*, 8> &cil
2007 #endif
2008                                   ) {
2009   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2010 #ifndef NDEBUG
2011                              , cil
2012 #endif
2013                              );
2014 }
2015
2016
2017 //===----------------------------------------------------------------------===//
2018 //                           Other Lowering Hooks
2019 //===----------------------------------------------------------------------===//
2020
2021
2022 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2023   MachineFunction &MF = DAG.getMachineFunction();
2024   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2025   int ReturnAddrIndex = FuncInfo->getRAIndex();
2026
2027   if (ReturnAddrIndex == 0) {
2028     // Set up a frame object for the return address.
2029     uint64_t SlotSize = TD->getPointerSize();
2030     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2031     FuncInfo->setRAIndex(ReturnAddrIndex);
2032   }
2033
2034   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2035 }
2036
2037
2038 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2039 /// specific condition code, returning the condition code and the LHS/RHS of the
2040 /// comparison to make.
2041 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2042                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2043   if (!isFP) {
2044     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2045       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2046         // X > -1   -> X == 0, jump !sign.
2047         RHS = DAG.getConstant(0, RHS.getValueType());
2048         return X86::COND_NS;
2049       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2050         // X < 0   -> X == 0, jump on sign.
2051         return X86::COND_S;
2052       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2053         // X < 1   -> X <= 0
2054         RHS = DAG.getConstant(0, RHS.getValueType());
2055         return X86::COND_LE;
2056       }
2057     }
2058
2059     switch (SetCCOpcode) {
2060     default: assert(0 && "Invalid integer condition!");
2061     case ISD::SETEQ:  return X86::COND_E;
2062     case ISD::SETGT:  return X86::COND_G;
2063     case ISD::SETGE:  return X86::COND_GE;
2064     case ISD::SETLT:  return X86::COND_L;
2065     case ISD::SETLE:  return X86::COND_LE;
2066     case ISD::SETNE:  return X86::COND_NE;
2067     case ISD::SETULT: return X86::COND_B;
2068     case ISD::SETUGT: return X86::COND_A;
2069     case ISD::SETULE: return X86::COND_BE;
2070     case ISD::SETUGE: return X86::COND_AE;
2071     }
2072   }
2073
2074   // First determine if it is required or is profitable to flip the operands.
2075
2076   // If LHS is a foldable load, but RHS is not, flip the condition.
2077   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2078       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2079     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2080     std::swap(LHS, RHS);
2081   }
2082
2083   switch (SetCCOpcode) {
2084   default: break;
2085   case ISD::SETOLT:
2086   case ISD::SETOLE:
2087   case ISD::SETUGT:
2088   case ISD::SETUGE:
2089     std::swap(LHS, RHS);
2090     break;
2091   }
2092
2093   // On a floating point condition, the flags are set as follows:
2094   // ZF  PF  CF   op
2095   //  0 | 0 | 0 | X > Y
2096   //  0 | 0 | 1 | X < Y
2097   //  1 | 0 | 0 | X == Y
2098   //  1 | 1 | 1 | unordered
2099   switch (SetCCOpcode) {
2100   default: assert(0 && "Condcode should be pre-legalized away");
2101   case ISD::SETUEQ:
2102   case ISD::SETEQ:   return X86::COND_E;
2103   case ISD::SETOLT:              // flipped
2104   case ISD::SETOGT:
2105   case ISD::SETGT:   return X86::COND_A;
2106   case ISD::SETOLE:              // flipped
2107   case ISD::SETOGE:
2108   case ISD::SETGE:   return X86::COND_AE;
2109   case ISD::SETUGT:              // flipped
2110   case ISD::SETULT:
2111   case ISD::SETLT:   return X86::COND_B;
2112   case ISD::SETUGE:              // flipped
2113   case ISD::SETULE:
2114   case ISD::SETLE:   return X86::COND_BE;
2115   case ISD::SETONE:
2116   case ISD::SETNE:   return X86::COND_NE;
2117   case ISD::SETUO:   return X86::COND_P;
2118   case ISD::SETO:    return X86::COND_NP;
2119   }
2120 }
2121
2122 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2123 /// code. Current x86 isa includes the following FP cmov instructions:
2124 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2125 static bool hasFPCMov(unsigned X86CC) {
2126   switch (X86CC) {
2127   default:
2128     return false;
2129   case X86::COND_B:
2130   case X86::COND_BE:
2131   case X86::COND_E:
2132   case X86::COND_P:
2133   case X86::COND_A:
2134   case X86::COND_AE:
2135   case X86::COND_NE:
2136   case X86::COND_NP:
2137     return true;
2138   }
2139 }
2140
2141 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2142 /// true if Op is undef or if its value falls within the specified range (L, H].
2143 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2144   if (Op.getOpcode() == ISD::UNDEF)
2145     return true;
2146
2147   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2148   return (Val >= Low && Val < Hi);
2149 }
2150
2151 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2152 /// true if Op is undef or if its value equal to the specified value.
2153 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2154   if (Op.getOpcode() == ISD::UNDEF)
2155     return true;
2156   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2157 }
2158
2159 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2160 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2161 bool X86::isPSHUFDMask(SDNode *N) {
2162   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2163
2164   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2165     return false;
2166
2167   // Check if the value doesn't reference the second vector.
2168   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2169     SDValue Arg = N->getOperand(i);
2170     if (Arg.getOpcode() == ISD::UNDEF) continue;
2171     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2172     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2173       return false;
2174   }
2175
2176   return true;
2177 }
2178
2179 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2180 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2181 bool X86::isPSHUFHWMask(SDNode *N) {
2182   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2183
2184   if (N->getNumOperands() != 8)
2185     return false;
2186
2187   // Lower quadword copied in order.
2188   for (unsigned i = 0; i != 4; ++i) {
2189     SDValue Arg = N->getOperand(i);
2190     if (Arg.getOpcode() == ISD::UNDEF) continue;
2191     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2192     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2193       return false;
2194   }
2195
2196   // Upper quadword shuffled.
2197   for (unsigned i = 4; i != 8; ++i) {
2198     SDValue Arg = N->getOperand(i);
2199     if (Arg.getOpcode() == ISD::UNDEF) continue;
2200     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2201     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2202     if (Val < 4 || Val > 7)
2203       return false;
2204   }
2205
2206   return true;
2207 }
2208
2209 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2210 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2211 bool X86::isPSHUFLWMask(SDNode *N) {
2212   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2213
2214   if (N->getNumOperands() != 8)
2215     return false;
2216
2217   // Upper quadword copied in order.
2218   for (unsigned i = 4; i != 8; ++i)
2219     if (!isUndefOrEqual(N->getOperand(i), i))
2220       return false;
2221
2222   // Lower quadword shuffled.
2223   for (unsigned i = 0; i != 4; ++i)
2224     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2225       return false;
2226
2227   return true;
2228 }
2229
2230 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2231 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2232 template<class SDOperand>
2233 static bool isSHUFPMask(SDOperand *Elems, unsigned NumElems) {
2234   if (NumElems != 2 && NumElems != 4) return false;
2235
2236   unsigned Half = NumElems / 2;
2237   for (unsigned i = 0; i < Half; ++i)
2238     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2239       return false;
2240   for (unsigned i = Half; i < NumElems; ++i)
2241     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2242       return false;
2243
2244   return true;
2245 }
2246
2247 bool X86::isSHUFPMask(SDNode *N) {
2248   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2249   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2250 }
2251
2252 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2253 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2254 /// half elements to come from vector 1 (which would equal the dest.) and
2255 /// the upper half to come from vector 2.
2256 template<class SDOperand>
2257 static bool isCommutedSHUFP(SDOperand *Ops, unsigned NumOps) {
2258   if (NumOps != 2 && NumOps != 4) return false;
2259
2260   unsigned Half = NumOps / 2;
2261   for (unsigned i = 0; i < Half; ++i)
2262     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2263       return false;
2264   for (unsigned i = Half; i < NumOps; ++i)
2265     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2266       return false;
2267   return true;
2268 }
2269
2270 static bool isCommutedSHUFP(SDNode *N) {
2271   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2272   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2273 }
2274
2275 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2276 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2277 bool X86::isMOVHLPSMask(SDNode *N) {
2278   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2279
2280   if (N->getNumOperands() != 4)
2281     return false;
2282
2283   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2284   return isUndefOrEqual(N->getOperand(0), 6) &&
2285          isUndefOrEqual(N->getOperand(1), 7) &&
2286          isUndefOrEqual(N->getOperand(2), 2) &&
2287          isUndefOrEqual(N->getOperand(3), 3);
2288 }
2289
2290 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2291 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2292 /// <2, 3, 2, 3>
2293 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2294   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2295
2296   if (N->getNumOperands() != 4)
2297     return false;
2298
2299   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2300   return isUndefOrEqual(N->getOperand(0), 2) &&
2301          isUndefOrEqual(N->getOperand(1), 3) &&
2302          isUndefOrEqual(N->getOperand(2), 2) &&
2303          isUndefOrEqual(N->getOperand(3), 3);
2304 }
2305
2306 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2307 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2308 bool X86::isMOVLPMask(SDNode *N) {
2309   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2310
2311   unsigned NumElems = N->getNumOperands();
2312   if (NumElems != 2 && NumElems != 4)
2313     return false;
2314
2315   for (unsigned i = 0; i < NumElems/2; ++i)
2316     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2317       return false;
2318
2319   for (unsigned i = NumElems/2; i < NumElems; ++i)
2320     if (!isUndefOrEqual(N->getOperand(i), i))
2321       return false;
2322
2323   return true;
2324 }
2325
2326 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2327 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2328 /// and MOVLHPS.
2329 bool X86::isMOVHPMask(SDNode *N) {
2330   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2331
2332   unsigned NumElems = N->getNumOperands();
2333   if (NumElems != 2 && NumElems != 4)
2334     return false;
2335
2336   for (unsigned i = 0; i < NumElems/2; ++i)
2337     if (!isUndefOrEqual(N->getOperand(i), i))
2338       return false;
2339
2340   for (unsigned i = 0; i < NumElems/2; ++i) {
2341     SDValue Arg = N->getOperand(i + NumElems/2);
2342     if (!isUndefOrEqual(Arg, i + NumElems))
2343       return false;
2344   }
2345
2346   return true;
2347 }
2348
2349 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2350 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2351 template<class SDOperand>
2352 bool static isUNPCKLMask(SDOperand *Elts, unsigned NumElts,
2353                          bool V2IsSplat = false) {
2354   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2355     return false;
2356
2357   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2358     SDValue BitI  = Elts[i];
2359     SDValue BitI1 = Elts[i+1];
2360     if (!isUndefOrEqual(BitI, j))
2361       return false;
2362     if (V2IsSplat) {
2363       if (!isUndefOrEqual(BitI1, NumElts))
2364         return false;
2365     } else {
2366       if (!isUndefOrEqual(BitI1, j + NumElts))
2367         return false;
2368     }
2369   }
2370
2371   return true;
2372 }
2373
2374 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2375   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2376   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2377 }
2378
2379 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2380 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2381 template<class SDOperand>
2382 bool static isUNPCKHMask(SDOperand *Elts, unsigned NumElts,
2383                          bool V2IsSplat = false) {
2384   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2385     return false;
2386
2387   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2388     SDValue BitI  = Elts[i];
2389     SDValue BitI1 = Elts[i+1];
2390     if (!isUndefOrEqual(BitI, j + NumElts/2))
2391       return false;
2392     if (V2IsSplat) {
2393       if (isUndefOrEqual(BitI1, NumElts))
2394         return false;
2395     } else {
2396       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2397         return false;
2398     }
2399   }
2400
2401   return true;
2402 }
2403
2404 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2405   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2406   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2407 }
2408
2409 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2410 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2411 /// <0, 0, 1, 1>
2412 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2413   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2414
2415   unsigned NumElems = N->getNumOperands();
2416   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2417     return false;
2418
2419   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2420     SDValue BitI  = N->getOperand(i);
2421     SDValue BitI1 = N->getOperand(i+1);
2422
2423     if (!isUndefOrEqual(BitI, j))
2424       return false;
2425     if (!isUndefOrEqual(BitI1, j))
2426       return false;
2427   }
2428
2429   return true;
2430 }
2431
2432 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2433 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2434 /// <2, 2, 3, 3>
2435 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2436   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2437
2438   unsigned NumElems = N->getNumOperands();
2439   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2440     return false;
2441
2442   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2443     SDValue BitI  = N->getOperand(i);
2444     SDValue BitI1 = N->getOperand(i + 1);
2445
2446     if (!isUndefOrEqual(BitI, j))
2447       return false;
2448     if (!isUndefOrEqual(BitI1, j))
2449       return false;
2450   }
2451
2452   return true;
2453 }
2454
2455 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2456 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2457 /// MOVSD, and MOVD, i.e. setting the lowest element.
2458 template<class SDOperand>
2459 static bool isMOVLMask(SDOperand *Elts, unsigned NumElts) {
2460   if (NumElts != 2 && NumElts != 4)
2461     return false;
2462
2463   if (!isUndefOrEqual(Elts[0], NumElts))
2464     return false;
2465
2466   for (unsigned i = 1; i < NumElts; ++i) {
2467     if (!isUndefOrEqual(Elts[i], i))
2468       return false;
2469   }
2470
2471   return true;
2472 }
2473
2474 bool X86::isMOVLMask(SDNode *N) {
2475   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2476   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2477 }
2478
2479 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2480 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2481 /// element of vector 2 and the other elements to come from vector 1 in order.
2482 template<class SDOperand>
2483 static bool isCommutedMOVL(SDOperand *Ops, unsigned NumOps,
2484                            bool V2IsSplat = false,
2485                            bool V2IsUndef = false) {
2486   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2487     return false;
2488
2489   if (!isUndefOrEqual(Ops[0], 0))
2490     return false;
2491
2492   for (unsigned i = 1; i < NumOps; ++i) {
2493     SDValue Arg = Ops[i];
2494     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2495           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2496           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2497       return false;
2498   }
2499
2500   return true;
2501 }
2502
2503 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2504                            bool V2IsUndef = false) {
2505   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2506   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2507                         V2IsSplat, V2IsUndef);
2508 }
2509
2510 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2511 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2512 bool X86::isMOVSHDUPMask(SDNode *N) {
2513   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2514
2515   if (N->getNumOperands() != 4)
2516     return false;
2517
2518   // Expect 1, 1, 3, 3
2519   for (unsigned i = 0; i < 2; ++i) {
2520     SDValue Arg = N->getOperand(i);
2521     if (Arg.getOpcode() == ISD::UNDEF) continue;
2522     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2523     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2524     if (Val != 1) return false;
2525   }
2526
2527   bool HasHi = false;
2528   for (unsigned i = 2; i < 4; ++i) {
2529     SDValue Arg = N->getOperand(i);
2530     if (Arg.getOpcode() == ISD::UNDEF) continue;
2531     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2532     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2533     if (Val != 3) return false;
2534     HasHi = true;
2535   }
2536
2537   // Don't use movshdup if it can be done with a shufps.
2538   return HasHi;
2539 }
2540
2541 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2542 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2543 bool X86::isMOVSLDUPMask(SDNode *N) {
2544   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2545
2546   if (N->getNumOperands() != 4)
2547     return false;
2548
2549   // Expect 0, 0, 2, 2
2550   for (unsigned i = 0; i < 2; ++i) {
2551     SDValue Arg = N->getOperand(i);
2552     if (Arg.getOpcode() == ISD::UNDEF) continue;
2553     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2554     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2555     if (Val != 0) return false;
2556   }
2557
2558   bool HasHi = false;
2559   for (unsigned i = 2; i < 4; ++i) {
2560     SDValue Arg = N->getOperand(i);
2561     if (Arg.getOpcode() == ISD::UNDEF) continue;
2562     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2563     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2564     if (Val != 2) return false;
2565     HasHi = true;
2566   }
2567
2568   // Don't use movshdup if it can be done with a shufps.
2569   return HasHi;
2570 }
2571
2572 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2573 /// specifies a identity operation on the LHS or RHS.
2574 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2575   unsigned NumElems = N->getNumOperands();
2576   for (unsigned i = 0; i < NumElems; ++i)
2577     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2578       return false;
2579   return true;
2580 }
2581
2582 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2583 /// a splat of a single element.
2584 static bool isSplatMask(SDNode *N) {
2585   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2586
2587   // This is a splat operation if each element of the permute is the same, and
2588   // if the value doesn't reference the second vector.
2589   unsigned NumElems = N->getNumOperands();
2590   SDValue ElementBase;
2591   unsigned i = 0;
2592   for (; i != NumElems; ++i) {
2593     SDValue Elt = N->getOperand(i);
2594     if (isa<ConstantSDNode>(Elt)) {
2595       ElementBase = Elt;
2596       break;
2597     }
2598   }
2599
2600   if (!ElementBase.getNode())
2601     return false;
2602
2603   for (; i != NumElems; ++i) {
2604     SDValue Arg = N->getOperand(i);
2605     if (Arg.getOpcode() == ISD::UNDEF) continue;
2606     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2607     if (Arg != ElementBase) return false;
2608   }
2609
2610   // Make sure it is a splat of the first vector operand.
2611   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2612 }
2613
2614 /// getSplatMaskEltNo - Given a splat mask, return the index to the element
2615 /// we want to splat.
2616 static SDValue getSplatMaskEltNo(SDNode *N) {
2617   assert(isSplatMask(N) && "Not a splat mask");
2618   unsigned NumElems = N->getNumOperands();
2619   SDValue ElementBase;
2620   unsigned i = 0;
2621   for (; i != NumElems; ++i) {
2622     SDValue Elt = N->getOperand(i);
2623     if (isa<ConstantSDNode>(Elt))
2624       return Elt;
2625   }
2626   assert(0 && " No splat value found!");
2627   return SDValue();
2628 }
2629
2630
2631 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2632 /// a splat of a single element and it's a 2 or 4 element mask.
2633 bool X86::isSplatMask(SDNode *N) {
2634   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2635
2636   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2637   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2638     return false;
2639   return ::isSplatMask(N);
2640 }
2641
2642 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2643 /// specifies a splat of zero element.
2644 bool X86::isSplatLoMask(SDNode *N) {
2645   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2646
2647   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2648     if (!isUndefOrEqual(N->getOperand(i), 0))
2649       return false;
2650   return true;
2651 }
2652
2653 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2654 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2655 bool X86::isMOVDDUPMask(SDNode *N) {
2656   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2657
2658   unsigned e = N->getNumOperands() / 2;
2659   for (unsigned i = 0; i < e; ++i)
2660     if (!isUndefOrEqual(N->getOperand(i), i))
2661       return false;
2662   for (unsigned i = 0; i < e; ++i)
2663     if (!isUndefOrEqual(N->getOperand(e+i), i))
2664       return false;
2665   return true;
2666 }
2667
2668 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2669 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2670 /// instructions.
2671 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2672   unsigned NumOperands = N->getNumOperands();
2673   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2674   unsigned Mask = 0;
2675   for (unsigned i = 0; i < NumOperands; ++i) {
2676     unsigned Val = 0;
2677     SDValue Arg = N->getOperand(NumOperands-i-1);
2678     if (Arg.getOpcode() != ISD::UNDEF)
2679       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2680     if (Val >= NumOperands) Val -= NumOperands;
2681     Mask |= Val;
2682     if (i != NumOperands - 1)
2683       Mask <<= Shift;
2684   }
2685
2686   return Mask;
2687 }
2688
2689 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2690 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2691 /// instructions.
2692 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2693   unsigned Mask = 0;
2694   // 8 nodes, but we only care about the last 4.
2695   for (unsigned i = 7; i >= 4; --i) {
2696     unsigned Val = 0;
2697     SDValue Arg = N->getOperand(i);
2698     if (Arg.getOpcode() != ISD::UNDEF) {
2699       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2700       Mask |= (Val - 4);
2701     }
2702     if (i != 4)
2703       Mask <<= 2;
2704   }
2705
2706   return Mask;
2707 }
2708
2709 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2710 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2711 /// instructions.
2712 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2713   unsigned Mask = 0;
2714   // 8 nodes, but we only care about the first 4.
2715   for (int i = 3; i >= 0; --i) {
2716     unsigned Val = 0;
2717     SDValue Arg = N->getOperand(i);
2718     if (Arg.getOpcode() != ISD::UNDEF)
2719       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2720     Mask |= Val;
2721     if (i != 0)
2722       Mask <<= 2;
2723   }
2724
2725   return Mask;
2726 }
2727
2728 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2729 /// values in ther permute mask.
2730 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2731                                       SDValue &V2, SDValue &Mask,
2732                                       SelectionDAG &DAG) {
2733   MVT VT = Op.getValueType();
2734   MVT MaskVT = Mask.getValueType();
2735   MVT EltVT = MaskVT.getVectorElementType();
2736   unsigned NumElems = Mask.getNumOperands();
2737   SmallVector<SDValue, 8> MaskVec;
2738   DebugLoc dl = Op.getDebugLoc();
2739
2740   for (unsigned i = 0; i != NumElems; ++i) {
2741     SDValue Arg = Mask.getOperand(i);
2742     if (Arg.getOpcode() == ISD::UNDEF) {
2743       MaskVec.push_back(DAG.getUNDEF(EltVT));
2744       continue;
2745     }
2746     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2747     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2748     if (Val < NumElems)
2749       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2750     else
2751       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2752   }
2753
2754   std::swap(V1, V2);
2755   Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2756   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
2757 }
2758
2759 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2760 /// the two vector operands have swapped position.
2761 static
2762 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG, DebugLoc dl) {
2763   MVT MaskVT = Mask.getValueType();
2764   MVT EltVT = MaskVT.getVectorElementType();
2765   unsigned NumElems = Mask.getNumOperands();
2766   SmallVector<SDValue, 8> MaskVec;
2767   for (unsigned i = 0; i != NumElems; ++i) {
2768     SDValue Arg = Mask.getOperand(i);
2769     if (Arg.getOpcode() == ISD::UNDEF) {
2770       MaskVec.push_back(DAG.getUNDEF(EltVT));
2771       continue;
2772     }
2773     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2774     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2775     if (Val < NumElems)
2776       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2777     else
2778       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2779   }
2780   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2781 }
2782
2783
2784 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2785 /// match movhlps. The lower half elements should come from upper half of
2786 /// V1 (and in order), and the upper half elements should come from the upper
2787 /// half of V2 (and in order).
2788 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2789   unsigned NumElems = Mask->getNumOperands();
2790   if (NumElems != 4)
2791     return false;
2792   for (unsigned i = 0, e = 2; i != e; ++i)
2793     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2794       return false;
2795   for (unsigned i = 2; i != 4; ++i)
2796     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2797       return false;
2798   return true;
2799 }
2800
2801 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2802 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2803 /// required.
2804 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2805   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2806     return false;
2807   N = N->getOperand(0).getNode();
2808   if (!ISD::isNON_EXTLoad(N))
2809     return false;
2810   if (LD)
2811     *LD = cast<LoadSDNode>(N);
2812   return true;
2813 }
2814
2815 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2816 /// match movlp{s|d}. The lower half elements should come from lower half of
2817 /// V1 (and in order), and the upper half elements should come from the upper
2818 /// half of V2 (and in order). And since V1 will become the source of the
2819 /// MOVLP, it must be either a vector load or a scalar load to vector.
2820 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2821   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2822     return false;
2823   // Is V2 is a vector load, don't do this transformation. We will try to use
2824   // load folding shufps op.
2825   if (ISD::isNON_EXTLoad(V2))
2826     return false;
2827
2828   unsigned NumElems = Mask->getNumOperands();
2829   if (NumElems != 2 && NumElems != 4)
2830     return false;
2831   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2832     if (!isUndefOrEqual(Mask->getOperand(i), i))
2833       return false;
2834   for (unsigned i = NumElems/2; i != NumElems; ++i)
2835     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2836       return false;
2837   return true;
2838 }
2839
2840 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2841 /// all the same.
2842 static bool isSplatVector(SDNode *N) {
2843   if (N->getOpcode() != ISD::BUILD_VECTOR)
2844     return false;
2845
2846   SDValue SplatValue = N->getOperand(0);
2847   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2848     if (N->getOperand(i) != SplatValue)
2849       return false;
2850   return true;
2851 }
2852
2853 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2854 /// to an undef.
2855 static bool isUndefShuffle(SDNode *N) {
2856   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2857     return false;
2858
2859   SDValue V1 = N->getOperand(0);
2860   SDValue V2 = N->getOperand(1);
2861   SDValue Mask = N->getOperand(2);
2862   unsigned NumElems = Mask.getNumOperands();
2863   for (unsigned i = 0; i != NumElems; ++i) {
2864     SDValue Arg = Mask.getOperand(i);
2865     if (Arg.getOpcode() != ISD::UNDEF) {
2866       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2867       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2868         return false;
2869       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2870         return false;
2871     }
2872   }
2873   return true;
2874 }
2875
2876 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2877 /// constant +0.0.
2878 static inline bool isZeroNode(SDValue Elt) {
2879   return ((isa<ConstantSDNode>(Elt) &&
2880            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2881           (isa<ConstantFPSDNode>(Elt) &&
2882            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2883 }
2884
2885 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2886 /// to an zero vector.
2887 static bool isZeroShuffle(SDNode *N) {
2888   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2889     return false;
2890
2891   SDValue V1 = N->getOperand(0);
2892   SDValue V2 = N->getOperand(1);
2893   SDValue Mask = N->getOperand(2);
2894   unsigned NumElems = Mask.getNumOperands();
2895   for (unsigned i = 0; i != NumElems; ++i) {
2896     SDValue Arg = Mask.getOperand(i);
2897     if (Arg.getOpcode() == ISD::UNDEF)
2898       continue;
2899
2900     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2901     if (Idx < NumElems) {
2902       unsigned Opc = V1.getNode()->getOpcode();
2903       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2904         continue;
2905       if (Opc != ISD::BUILD_VECTOR ||
2906           !isZeroNode(V1.getNode()->getOperand(Idx)))
2907         return false;
2908     } else if (Idx >= NumElems) {
2909       unsigned Opc = V2.getNode()->getOpcode();
2910       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2911         continue;
2912       if (Opc != ISD::BUILD_VECTOR ||
2913           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2914         return false;
2915     }
2916   }
2917   return true;
2918 }
2919
2920 /// getZeroVector - Returns a vector of specified type with all zero elements.
2921 ///
2922 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2923                              DebugLoc dl) {
2924   assert(VT.isVector() && "Expected a vector type");
2925
2926   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2927   // type.  This ensures they get CSE'd.
2928   SDValue Vec;
2929   if (VT.getSizeInBits() == 64) { // MMX
2930     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2931     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2932   } else if (HasSSE2) {  // SSE2
2933     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2934     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2935   } else { // SSE1
2936     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2937     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2938   }
2939   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2940 }
2941
2942 /// getOnesVector - Returns a vector of specified type with all bits set.
2943 ///
2944 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2945   assert(VT.isVector() && "Expected a vector type");
2946
2947   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2948   // type.  This ensures they get CSE'd.
2949   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2950   SDValue Vec;
2951   if (VT.getSizeInBits() == 64)  // MMX
2952     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2953   else                                              // SSE
2954     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2955   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2956 }
2957
2958
2959 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2960 /// that point to V2 points to its first element.
2961 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2962   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2963
2964   bool Changed = false;
2965   SmallVector<SDValue, 8> MaskVec;
2966   unsigned NumElems = Mask.getNumOperands();
2967   for (unsigned i = 0; i != NumElems; ++i) {
2968     SDValue Arg = Mask.getOperand(i);
2969     if (Arg.getOpcode() != ISD::UNDEF) {
2970       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2971       if (Val > NumElems) {
2972         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2973         Changed = true;
2974       }
2975     }
2976     MaskVec.push_back(Arg);
2977   }
2978
2979   if (Changed)
2980     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getDebugLoc(),
2981                        Mask.getValueType(),
2982                        &MaskVec[0], MaskVec.size());
2983   return Mask;
2984 }
2985
2986 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2987 /// operation of specified width.
2988 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl) {
2989   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2990   MVT BaseVT = MaskVT.getVectorElementType();
2991
2992   SmallVector<SDValue, 8> MaskVec;
2993   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2994   for (unsigned i = 1; i != NumElems; ++i)
2995     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2996   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
2997                      &MaskVec[0], MaskVec.size());
2998 }
2999
3000 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
3001 /// of specified width.
3002 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG,
3003                               DebugLoc dl) {
3004   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3005   MVT BaseVT = MaskVT.getVectorElementType();
3006   SmallVector<SDValue, 8> MaskVec;
3007   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3008     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
3009     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
3010   }
3011   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3012                      &MaskVec[0], MaskVec.size());
3013 }
3014
3015 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
3016 /// of specified width.
3017 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG,
3018                               DebugLoc dl) {
3019   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3020   MVT BaseVT = MaskVT.getVectorElementType();
3021   unsigned Half = NumElems/2;
3022   SmallVector<SDValue, 8> MaskVec;
3023   for (unsigned i = 0; i != Half; ++i) {
3024     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
3025     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
3026   }
3027   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3028                      &MaskVec[0], MaskVec.size());
3029 }
3030
3031 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
3032 /// element #0 of a vector with the specified index, leaving the rest of the
3033 /// elements in place.
3034 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
3035                                    SelectionDAG &DAG, DebugLoc dl) {
3036   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3037   MVT BaseVT = MaskVT.getVectorElementType();
3038   SmallVector<SDValue, 8> MaskVec;
3039   // Element #0 of the result gets the elt we are replacing.
3040   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
3041   for (unsigned i = 1; i != NumElems; ++i)
3042     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
3043   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3044                      &MaskVec[0], MaskVec.size());
3045 }
3046
3047 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3048 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
3049   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
3050   MVT VT = Op.getValueType();
3051   if (PVT == VT)
3052     return Op;
3053   SDValue V1 = Op.getOperand(0);
3054   SDValue Mask = Op.getOperand(2);
3055   unsigned MaskNumElems = Mask.getNumOperands();
3056   unsigned NumElems = MaskNumElems;
3057   DebugLoc dl = Op.getDebugLoc();
3058   // Special handling of v4f32 -> v4i32.
3059   if (VT != MVT::v4f32) {
3060     // Find which element we want to splat.
3061     SDNode* EltNoNode = getSplatMaskEltNo(Mask.getNode()).getNode();
3062     unsigned EltNo = cast<ConstantSDNode>(EltNoNode)->getZExtValue();
3063     // unpack elements to the correct location
3064     while (NumElems > 4) {
3065       if (EltNo < NumElems/2) {
3066         Mask = getUnpacklMask(MaskNumElems, DAG, dl);
3067       } else {
3068         Mask = getUnpackhMask(MaskNumElems, DAG, dl);
3069         EltNo -= NumElems/2;
3070       }
3071       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1, Mask);
3072       NumElems >>= 1;
3073     }
3074     SDValue Cst = DAG.getConstant(EltNo, MVT::i32);
3075     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3076   }
3077
3078   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3079   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3080                                   DAG.getUNDEF(PVT), Mask);
3081   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3082 }
3083
3084 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3085 /// load that's promoted to vector, or a load bitcasted.
3086 static bool isVectorLoad(SDValue Op) {
3087   assert(Op.getValueType().isVector() && "Expected a vector type");
3088   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3089       Op.getOpcode() == ISD::BIT_CONVERT) {
3090     return isa<LoadSDNode>(Op.getOperand(0));
3091   }
3092   return isa<LoadSDNode>(Op);
3093 }
3094
3095
3096 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3097 ///
3098 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3099                                    SelectionDAG &DAG, bool HasSSE3) {
3100   // If we have sse3 and shuffle has more than one use or input is a load, then
3101   // use movddup. Otherwise, use movlhps.
3102   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3103   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3104   MVT VT = Op.getValueType();
3105   if (VT == PVT)
3106     return Op;
3107   DebugLoc dl = Op.getDebugLoc();
3108   unsigned NumElems = PVT.getVectorNumElements();
3109   if (NumElems == 2) {
3110     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3111     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3112   } else {
3113     assert(NumElems == 4);
3114     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3115     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3116     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3117                        Cst0, Cst1, Cst0, Cst1);
3118   }
3119
3120   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3121   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3122                                 DAG.getUNDEF(PVT), Mask);
3123   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3124 }
3125
3126 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3127 /// vector of zero or undef vector.  This produces a shuffle where the low
3128 /// element of V2 is swizzled into the zero/undef vector, landing at element
3129 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3130 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3131                                              bool isZero, bool HasSSE2,
3132                                              SelectionDAG &DAG) {
3133   DebugLoc dl = V2.getDebugLoc();
3134   MVT VT = V2.getValueType();
3135   SDValue V1 = isZero
3136     ? getZeroVector(VT, HasSSE2, DAG, dl) : DAG.getUNDEF(VT);
3137   unsigned NumElems = V2.getValueType().getVectorNumElements();
3138   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3139   MVT EVT = MaskVT.getVectorElementType();
3140   SmallVector<SDValue, 16> MaskVec;
3141   for (unsigned i = 0; i != NumElems; ++i)
3142     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3143       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3144     else
3145       MaskVec.push_back(DAG.getConstant(i, EVT));
3146   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3147                                &MaskVec[0], MaskVec.size());
3148   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
3149 }
3150
3151 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3152 /// a shuffle that is zero.
3153 static
3154 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3155                                   unsigned NumElems, bool Low,
3156                                   SelectionDAG &DAG) {
3157   unsigned NumZeros = 0;
3158   for (unsigned i = 0; i < NumElems; ++i) {
3159     unsigned Index = Low ? i : NumElems-i-1;
3160     SDValue Idx = Mask.getOperand(Index);
3161     if (Idx.getOpcode() == ISD::UNDEF) {
3162       ++NumZeros;
3163       continue;
3164     }
3165     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3166     if (Elt.getNode() && isZeroNode(Elt))
3167       ++NumZeros;
3168     else
3169       break;
3170   }
3171   return NumZeros;
3172 }
3173
3174 /// isVectorShift - Returns true if the shuffle can be implemented as a
3175 /// logical left or right shift of a vector.
3176 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3177                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3178   unsigned NumElems = Mask.getNumOperands();
3179
3180   isLeft = true;
3181   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3182   if (!NumZeros) {
3183     isLeft = false;
3184     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3185     if (!NumZeros)
3186       return false;
3187   }
3188
3189   bool SeenV1 = false;
3190   bool SeenV2 = false;
3191   for (unsigned i = NumZeros; i < NumElems; ++i) {
3192     unsigned Val = isLeft ? (i - NumZeros) : i;
3193     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3194     if (Idx.getOpcode() == ISD::UNDEF)
3195       continue;
3196     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3197     if (Index < NumElems)
3198       SeenV1 = true;
3199     else {
3200       Index -= NumElems;
3201       SeenV2 = true;
3202     }
3203     if (Index != Val)
3204       return false;
3205   }
3206   if (SeenV1 && SeenV2)
3207     return false;
3208
3209   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3210   ShAmt = NumZeros;
3211   return true;
3212 }
3213
3214
3215 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3216 ///
3217 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3218                                        unsigned NumNonZero, unsigned NumZero,
3219                                        SelectionDAG &DAG, TargetLowering &TLI) {
3220   if (NumNonZero > 8)
3221     return SDValue();
3222
3223   DebugLoc dl = Op.getDebugLoc();
3224   SDValue V(0, 0);
3225   bool First = true;
3226   for (unsigned i = 0; i < 16; ++i) {
3227     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3228     if (ThisIsNonZero && First) {
3229       if (NumZero)
3230         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3231       else
3232         V = DAG.getUNDEF(MVT::v8i16);
3233       First = false;
3234     }
3235
3236     if ((i & 1) != 0) {
3237       SDValue ThisElt(0, 0), LastElt(0, 0);
3238       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3239       if (LastIsNonZero) {
3240         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3241                               MVT::i16, Op.getOperand(i-1));
3242       }
3243       if (ThisIsNonZero) {
3244         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3245         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3246                               ThisElt, DAG.getConstant(8, MVT::i8));
3247         if (LastIsNonZero)
3248           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3249       } else
3250         ThisElt = LastElt;
3251
3252       if (ThisElt.getNode())
3253         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3254                         DAG.getIntPtrConstant(i/2));
3255     }
3256   }
3257
3258   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3259 }
3260
3261 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3262 ///
3263 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3264                                        unsigned NumNonZero, unsigned NumZero,
3265                                        SelectionDAG &DAG, TargetLowering &TLI) {
3266   if (NumNonZero > 4)
3267     return SDValue();
3268
3269   DebugLoc dl = Op.getDebugLoc();
3270   SDValue V(0, 0);
3271   bool First = true;
3272   for (unsigned i = 0; i < 8; ++i) {
3273     bool isNonZero = (NonZeros & (1 << i)) != 0;
3274     if (isNonZero) {
3275       if (First) {
3276         if (NumZero)
3277           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3278         else
3279           V = DAG.getUNDEF(MVT::v8i16);
3280         First = false;
3281       }
3282       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3283                       MVT::v8i16, V, Op.getOperand(i),
3284                       DAG.getIntPtrConstant(i));
3285     }
3286   }
3287
3288   return V;
3289 }
3290
3291 /// getVShift - Return a vector logical shift node.
3292 ///
3293 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3294                            unsigned NumBits, SelectionDAG &DAG,
3295                            const TargetLowering &TLI, DebugLoc dl) {
3296   bool isMMX = VT.getSizeInBits() == 64;
3297   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3298   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3299   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3300   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3301                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3302                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3303 }
3304
3305 SDValue
3306 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3307   DebugLoc dl = Op.getDebugLoc();
3308   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3309   if (ISD::isBuildVectorAllZeros(Op.getNode())
3310       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3311     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3312     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3313     // eliminated on x86-32 hosts.
3314     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3315       return Op;
3316
3317     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3318       return getOnesVector(Op.getValueType(), DAG, dl);
3319     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3320   }
3321
3322   MVT VT = Op.getValueType();
3323   MVT EVT = VT.getVectorElementType();
3324   unsigned EVTBits = EVT.getSizeInBits();
3325
3326   unsigned NumElems = Op.getNumOperands();
3327   unsigned NumZero  = 0;
3328   unsigned NumNonZero = 0;
3329   unsigned NonZeros = 0;
3330   bool IsAllConstants = true;
3331   SmallSet<SDValue, 8> Values;
3332   for (unsigned i = 0; i < NumElems; ++i) {
3333     SDValue Elt = Op.getOperand(i);
3334     if (Elt.getOpcode() == ISD::UNDEF)
3335       continue;
3336     Values.insert(Elt);
3337     if (Elt.getOpcode() != ISD::Constant &&
3338         Elt.getOpcode() != ISD::ConstantFP)
3339       IsAllConstants = false;
3340     if (isZeroNode(Elt))
3341       NumZero++;
3342     else {
3343       NonZeros |= (1 << i);
3344       NumNonZero++;
3345     }
3346   }
3347
3348   if (NumNonZero == 0) {
3349     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3350     return DAG.getUNDEF(VT);
3351   }
3352
3353   // Special case for single non-zero, non-undef, element.
3354   if (NumNonZero == 1 && NumElems <= 4) {
3355     unsigned Idx = CountTrailingZeros_32(NonZeros);
3356     SDValue Item = Op.getOperand(Idx);
3357
3358     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3359     // the value are obviously zero, truncate the value to i32 and do the
3360     // insertion that way.  Only do this if the value is non-constant or if the
3361     // value is a constant being inserted into element 0.  It is cheaper to do
3362     // a constant pool load than it is to do a movd + shuffle.
3363     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3364         (!IsAllConstants || Idx == 0)) {
3365       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3366         // Handle MMX and SSE both.
3367         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3368         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3369
3370         // Truncate the value (which may itself be a constant) to i32, and
3371         // convert it to a vector with movd (S2V+shuffle to zero extend).
3372         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3373         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3374         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3375                                            Subtarget->hasSSE2(), DAG);
3376
3377         // Now we have our 32-bit value zero extended in the low element of
3378         // a vector.  If Idx != 0, swizzle it into place.
3379         if (Idx != 0) {
3380           SDValue Ops[] = {
3381             Item, DAG.getUNDEF(Item.getValueType()),
3382             getSwapEltZeroMask(VecElts, Idx, DAG, dl)
3383           };
3384           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VecVT, Ops, 3);
3385         }
3386         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3387       }
3388     }
3389
3390     // If we have a constant or non-constant insertion into the low element of
3391     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3392     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3393     // depending on what the source datatype is.  Because we can only get here
3394     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3395     if (Idx == 0 &&
3396         // Don't do this for i64 values on x86-32.
3397         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3398       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3399       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3400       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3401                                          Subtarget->hasSSE2(), DAG);
3402     }
3403
3404     // Is it a vector logical left shift?
3405     if (NumElems == 2 && Idx == 1 &&
3406         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3407       unsigned NumBits = VT.getSizeInBits();
3408       return getVShift(true, VT,
3409                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3410                                    VT, Op.getOperand(1)),
3411                        NumBits/2, DAG, *this, dl);
3412     }
3413
3414     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3415       return SDValue();
3416
3417     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3418     // is a non-constant being inserted into an element other than the low one,
3419     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3420     // movd/movss) to move this into the low element, then shuffle it into
3421     // place.
3422     if (EVTBits == 32) {
3423       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3424
3425       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3426       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3427                                          Subtarget->hasSSE2(), DAG);
3428       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3429       MVT MaskEVT = MaskVT.getVectorElementType();
3430       SmallVector<SDValue, 8> MaskVec;
3431       for (unsigned i = 0; i < NumElems; i++)
3432         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3433       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3434                                    &MaskVec[0], MaskVec.size());
3435       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, Item,
3436                          DAG.getUNDEF(VT), Mask);
3437     }
3438   }
3439
3440   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3441   if (Values.size() == 1)
3442     return SDValue();
3443
3444   // A vector full of immediates; various special cases are already
3445   // handled, so this is best done with a single constant-pool load.
3446   if (IsAllConstants)
3447     return SDValue();
3448
3449   // Let legalizer expand 2-wide build_vectors.
3450   if (EVTBits == 64) {
3451     if (NumNonZero == 1) {
3452       // One half is zero or undef.
3453       unsigned Idx = CountTrailingZeros_32(NonZeros);
3454       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3455                                  Op.getOperand(Idx));
3456       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3457                                          Subtarget->hasSSE2(), DAG);
3458     }
3459     return SDValue();
3460   }
3461
3462   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3463   if (EVTBits == 8 && NumElems == 16) {
3464     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3465                                         *this);
3466     if (V.getNode()) return V;
3467   }
3468
3469   if (EVTBits == 16 && NumElems == 8) {
3470     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3471                                         *this);
3472     if (V.getNode()) return V;
3473   }
3474
3475   // If element VT is == 32 bits, turn it into a number of shuffles.
3476   SmallVector<SDValue, 8> V;
3477   V.resize(NumElems);
3478   if (NumElems == 4 && NumZero > 0) {
3479     for (unsigned i = 0; i < 4; ++i) {
3480       bool isZero = !(NonZeros & (1 << i));
3481       if (isZero)
3482         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3483       else
3484         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3485     }
3486
3487     for (unsigned i = 0; i < 2; ++i) {
3488       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3489         default: break;
3490         case 0:
3491           V[i] = V[i*2];  // Must be a zero vector.
3492           break;
3493         case 1:
3494           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2+1], V[i*2],
3495                              getMOVLMask(NumElems, DAG, dl));
3496           break;
3497         case 2:
3498           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3499                              getMOVLMask(NumElems, DAG, dl));
3500           break;
3501         case 3:
3502           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3503                              getUnpacklMask(NumElems, DAG, dl));
3504           break;
3505       }
3506     }
3507
3508     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3509     MVT EVT = MaskVT.getVectorElementType();
3510     SmallVector<SDValue, 8> MaskVec;
3511     bool Reverse = (NonZeros & 0x3) == 2;
3512     for (unsigned i = 0; i < 2; ++i)
3513       if (Reverse)
3514         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3515       else
3516         MaskVec.push_back(DAG.getConstant(i, EVT));
3517     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3518     for (unsigned i = 0; i < 2; ++i)
3519       if (Reverse)
3520         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3521       else
3522         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3523     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3524                                      &MaskVec[0], MaskVec.size());
3525     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[0], V[1], ShufMask);
3526   }
3527
3528   if (Values.size() > 2) {
3529     // Expand into a number of unpckl*.
3530     // e.g. for v4f32
3531     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3532     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3533     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3534     SDValue UnpckMask = getUnpacklMask(NumElems, DAG, dl);
3535     for (unsigned i = 0; i < NumElems; ++i)
3536       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3537     NumElems >>= 1;
3538     while (NumElems != 0) {
3539       for (unsigned i = 0; i < NumElems; ++i)
3540         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i], V[i + NumElems],
3541                            UnpckMask);
3542       NumElems >>= 1;
3543     }
3544     return V[0];
3545   }
3546
3547   return SDValue();
3548 }
3549
3550 // v8i16 shuffles - Prefer shuffles in the following order:
3551 // 1. [all]   pshuflw, pshufhw, optional move
3552 // 2. [ssse3] 1 x pshufb
3553 // 3. [ssse3] 2 x pshufb + 1 x por
3554 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3555 static
3556 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3557                                  SDValue PermMask, SelectionDAG &DAG,
3558                                  X86TargetLowering &TLI, DebugLoc dl) {
3559   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3560                                    PermMask.getNode()->op_end());
3561   SmallVector<int, 8> MaskVals;
3562
3563   // Determine if more than 1 of the words in each of the low and high quadwords
3564   // of the result come from the same quadword of one of the two inputs.  Undef
3565   // mask values count as coming from any quadword, for better codegen.
3566   SmallVector<unsigned, 4> LoQuad(4);
3567   SmallVector<unsigned, 4> HiQuad(4);
3568   BitVector InputQuads(4);
3569   for (unsigned i = 0; i < 8; ++i) {
3570     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3571     SDValue Elt = MaskElts[i];
3572     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3573                  cast<ConstantSDNode>(Elt)->getZExtValue();
3574     MaskVals.push_back(EltIdx);
3575     if (EltIdx < 0) {
3576       ++Quad[0];
3577       ++Quad[1];
3578       ++Quad[2];
3579       ++Quad[3];
3580       continue;
3581     }
3582     ++Quad[EltIdx / 4];
3583     InputQuads.set(EltIdx / 4);
3584   }
3585
3586   int BestLoQuad = -1;
3587   unsigned MaxQuad = 1;
3588   for (unsigned i = 0; i < 4; ++i) {
3589     if (LoQuad[i] > MaxQuad) {
3590       BestLoQuad = i;
3591       MaxQuad = LoQuad[i];
3592     }
3593   }
3594
3595   int BestHiQuad = -1;
3596   MaxQuad = 1;
3597   for (unsigned i = 0; i < 4; ++i) {
3598     if (HiQuad[i] > MaxQuad) {
3599       BestHiQuad = i;
3600       MaxQuad = HiQuad[i];
3601     }
3602   }
3603
3604   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3605   // of the two input vectors, shuffle them into one input vector so only a
3606   // single pshufb instruction is necessary. If There are more than 2 input
3607   // quads, disable the next transformation since it does not help SSSE3.
3608   bool V1Used = InputQuads[0] || InputQuads[1];
3609   bool V2Used = InputQuads[2] || InputQuads[3];
3610   if (TLI.getSubtarget()->hasSSSE3()) {
3611     if (InputQuads.count() == 2 && V1Used && V2Used) {
3612       BestLoQuad = InputQuads.find_first();
3613       BestHiQuad = InputQuads.find_next(BestLoQuad);
3614     }
3615     if (InputQuads.count() > 2) {
3616       BestLoQuad = -1;
3617       BestHiQuad = -1;
3618     }
3619   }
3620
3621   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3622   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3623   // words from all 4 input quadwords.
3624   SDValue NewV;
3625   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3626     SmallVector<SDValue,8> MaskV;
3627     MaskV.push_back(DAG.getConstant(BestLoQuad < 0 ? 0 : BestLoQuad, MVT::i64));
3628     MaskV.push_back(DAG.getConstant(BestHiQuad < 0 ? 1 : BestHiQuad, MVT::i64));
3629     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64, &MaskV[0], 2);
3630
3631     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
3632                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3633                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), Mask);
3634     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3635
3636     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3637     // source words for the shuffle, to aid later transformations.
3638     bool AllWordsInNewV = true;
3639     bool InOrder[2] = { true, true };
3640     for (unsigned i = 0; i != 8; ++i) {
3641       int idx = MaskVals[i];
3642       if (idx != (int)i)
3643         InOrder[i/4] = false;
3644       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3645         continue;
3646       AllWordsInNewV = false;
3647       break;
3648     }
3649
3650     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3651     if (AllWordsInNewV) {
3652       for (int i = 0; i != 8; ++i) {
3653         int idx = MaskVals[i];
3654         if (idx < 0)
3655           continue;
3656         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3657         if ((idx != i) && idx < 4)
3658           pshufhw = false;
3659         if ((idx != i) && idx > 3)
3660           pshuflw = false;
3661       }
3662       V1 = NewV;
3663       V2Used = false;
3664       BestLoQuad = 0;
3665       BestHiQuad = 1;
3666     }
3667
3668     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3669     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3670     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3671       MaskV.clear();
3672       for (unsigned i = 0; i != 8; ++i)
3673         MaskV.push_back((MaskVals[i] < 0) ? DAG.getUNDEF(MVT::i16)
3674                                           : DAG.getConstant(MaskVals[i],
3675                                                             MVT::i16));
3676       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3677                          DAG.getUNDEF(MVT::v8i16),
3678                          DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i16,
3679                                      &MaskV[0], 8));
3680     }
3681   }
3682
3683   // If we have SSSE3, and all words of the result are from 1 input vector,
3684   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3685   // is present, fall back to case 4.
3686   if (TLI.getSubtarget()->hasSSSE3()) {
3687     SmallVector<SDValue,16> pshufbMask;
3688
3689     // If we have elements from both input vectors, set the high bit of the
3690     // shuffle mask element to zero out elements that come from V2 in the V1
3691     // mask, and elements that come from V1 in the V2 mask, so that the two
3692     // results can be OR'd together.
3693     bool TwoInputs = V1Used && V2Used;
3694     for (unsigned i = 0; i != 8; ++i) {
3695       int EltIdx = MaskVals[i] * 2;
3696       if (TwoInputs && (EltIdx >= 16)) {
3697         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3698         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3699         continue;
3700       }
3701       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3702       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3703     }
3704     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3705     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3706                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3707                                  MVT::v16i8, &pshufbMask[0], 16));
3708     if (!TwoInputs)
3709       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3710
3711     // Calculate the shuffle mask for the second input, shuffle it, and
3712     // OR it with the first shuffled input.
3713     pshufbMask.clear();
3714     for (unsigned i = 0; i != 8; ++i) {
3715       int EltIdx = MaskVals[i] * 2;
3716       if (EltIdx < 16) {
3717         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3718         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3719         continue;
3720       }
3721       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3722       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3723     }
3724     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3725     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3726                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3727                                  MVT::v16i8, &pshufbMask[0], 16));
3728     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3729     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3730   }
3731
3732   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3733   // and update MaskVals with new element order.
3734   BitVector InOrder(8);
3735   if (BestLoQuad >= 0) {
3736     SmallVector<SDValue, 8> MaskV;
3737     for (int i = 0; i != 4; ++i) {
3738       int idx = MaskVals[i];
3739       if (idx < 0) {
3740         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3741         InOrder.set(i);
3742       } else if ((idx / 4) == BestLoQuad) {
3743         MaskV.push_back(DAG.getConstant(idx & 3, MVT::i16));
3744         InOrder.set(i);
3745       } else {
3746         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3747       }
3748     }
3749     for (unsigned i = 4; i != 8; ++i)
3750       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3751     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3752                        DAG.getUNDEF(MVT::v8i16),
3753                        DAG.getNode(ISD::BUILD_VECTOR, dl,
3754                                    MVT::v8i16, &MaskV[0], 8));
3755   }
3756
3757   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3758   // and update MaskVals with the new element order.
3759   if (BestHiQuad >= 0) {
3760     SmallVector<SDValue, 8> MaskV;
3761     for (unsigned i = 0; i != 4; ++i)
3762       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3763     for (unsigned i = 4; i != 8; ++i) {
3764       int idx = MaskVals[i];
3765       if (idx < 0) {
3766         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3767         InOrder.set(i);
3768       } else if ((idx / 4) == BestHiQuad) {
3769         MaskV.push_back(DAG.getConstant((idx & 3) + 4, MVT::i16));
3770         InOrder.set(i);
3771       } else {
3772         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3773       }
3774     }
3775     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3776                        DAG.getUNDEF(MVT::v8i16),
3777                        DAG.getNode(ISD::BUILD_VECTOR, dl,
3778                                    MVT::v8i16, &MaskV[0], 8));
3779   }
3780
3781   // In case BestHi & BestLo were both -1, which means each quadword has a word
3782   // from each of the four input quadwords, calculate the InOrder bitvector now
3783   // before falling through to the insert/extract cleanup.
3784   if (BestLoQuad == -1 && BestHiQuad == -1) {
3785     NewV = V1;
3786     for (int i = 0; i != 8; ++i)
3787       if (MaskVals[i] < 0 || MaskVals[i] == i)
3788         InOrder.set(i);
3789   }
3790
3791   // The other elements are put in the right place using pextrw and pinsrw.
3792   for (unsigned i = 0; i != 8; ++i) {
3793     if (InOrder[i])
3794       continue;
3795     int EltIdx = MaskVals[i];
3796     if (EltIdx < 0)
3797       continue;
3798     SDValue ExtOp = (EltIdx < 8)
3799     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3800                   DAG.getIntPtrConstant(EltIdx))
3801     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3802                   DAG.getIntPtrConstant(EltIdx - 8));
3803     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3804                        DAG.getIntPtrConstant(i));
3805   }
3806   return NewV;
3807 }
3808
3809 // v16i8 shuffles - Prefer shuffles in the following order:
3810 // 1. [ssse3] 1 x pshufb
3811 // 2. [ssse3] 2 x pshufb + 1 x por
3812 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3813 static
3814 SDValue LowerVECTOR_SHUFFLEv16i8(SDValue V1, SDValue V2,
3815                                  SDValue PermMask, SelectionDAG &DAG,
3816                                  X86TargetLowering &TLI, DebugLoc dl) {
3817   SmallVector<SDValue, 16> MaskElts(PermMask.getNode()->op_begin(),
3818                                     PermMask.getNode()->op_end());
3819   SmallVector<int, 16> MaskVals;
3820
3821   // If we have SSSE3, case 1 is generated when all result bytes come from
3822   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3823   // present, fall back to case 3.
3824   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3825   bool V1Only = true;
3826   bool V2Only = true;
3827   for (unsigned i = 0; i < 16; ++i) {
3828     SDValue Elt = MaskElts[i];
3829     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3830                  cast<ConstantSDNode>(Elt)->getZExtValue();
3831     MaskVals.push_back(EltIdx);
3832     if (EltIdx < 0)
3833       continue;
3834     if (EltIdx < 16)
3835       V2Only = false;
3836     else
3837       V1Only = false;
3838   }
3839
3840   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3841   if (TLI.getSubtarget()->hasSSSE3()) {
3842     SmallVector<SDValue,16> pshufbMask;
3843
3844     // If all result elements are from one input vector, then only translate
3845     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3846     //
3847     // Otherwise, we have elements from both input vectors, and must zero out
3848     // elements that come from V2 in the first mask, and V1 in the second mask
3849     // so that we can OR them together.
3850     bool TwoInputs = !(V1Only || V2Only);
3851     for (unsigned i = 0; i != 16; ++i) {
3852       int EltIdx = MaskVals[i];
3853       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3854         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3855         continue;
3856       }
3857       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3858     }
3859     // If all the elements are from V2, assign it to V1 and return after
3860     // building the first pshufb.
3861     if (V2Only)
3862       V1 = V2;
3863     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3864                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3865                                  MVT::v16i8, &pshufbMask[0], 16));
3866     if (!TwoInputs)
3867       return V1;
3868
3869     // Calculate the shuffle mask for the second input, shuffle it, and
3870     // OR it with the first shuffled input.
3871     pshufbMask.clear();
3872     for (unsigned i = 0; i != 16; ++i) {
3873       int EltIdx = MaskVals[i];
3874       if (EltIdx < 16) {
3875         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3876         continue;
3877       }
3878       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3879     }
3880     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3881                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3882                                  MVT::v16i8, &pshufbMask[0], 16));
3883     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3884   }
3885
3886   // No SSSE3 - Calculate in place words and then fix all out of place words
3887   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3888   // the 16 different words that comprise the two doublequadword input vectors.
3889   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3890   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3891   SDValue NewV = V2Only ? V2 : V1;
3892   for (int i = 0; i != 8; ++i) {
3893     int Elt0 = MaskVals[i*2];
3894     int Elt1 = MaskVals[i*2+1];
3895
3896     // This word of the result is all undef, skip it.
3897     if (Elt0 < 0 && Elt1 < 0)
3898       continue;
3899
3900     // This word of the result is already in the correct place, skip it.
3901     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3902       continue;
3903     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3904       continue;
3905
3906     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3907     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3908     SDValue InsElt;
3909
3910     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3911     // using a single extract together, load it and store it.
3912     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3913       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3914                            DAG.getIntPtrConstant(Elt1 / 2));
3915       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3916                         DAG.getIntPtrConstant(i));
3917       continue;
3918     }
3919
3920     // If Elt1 is defined, extract it from the appropriate source.  If the
3921     // source byte is not also odd, shift the extracted word left 8 bits
3922     // otherwise clear the bottom 8 bits if we need to do an or.
3923     if (Elt1 >= 0) {
3924       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3925                            DAG.getIntPtrConstant(Elt1 / 2));
3926       if ((Elt1 & 1) == 0)
3927         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3928                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3929       else if (Elt0 >= 0)
3930         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3931                              DAG.getConstant(0xFF00, MVT::i16));
3932     }
3933     // If Elt0 is defined, extract it from the appropriate source.  If the
3934     // source byte is not also even, shift the extracted word right 8 bits. If
3935     // Elt1 was also defined, OR the extracted values together before
3936     // inserting them in the result.
3937     if (Elt0 >= 0) {
3938       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3939                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3940       if ((Elt0 & 1) != 0)
3941         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3942                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3943       else if (Elt1 >= 0)
3944         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3945                              DAG.getConstant(0x00FF, MVT::i16));
3946       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3947                          : InsElt0;
3948     }
3949     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3950                        DAG.getIntPtrConstant(i));
3951   }
3952   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3953 }
3954
3955 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3956 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3957 /// done when every pair / quad of shuffle mask elements point to elements in
3958 /// the right sequence. e.g.
3959 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3960 static
3961 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3962                                 MVT VT,
3963                                 SDValue PermMask, SelectionDAG &DAG,
3964                                 TargetLowering &TLI, DebugLoc dl) {
3965   unsigned NumElems = PermMask.getNumOperands();
3966   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3967   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3968   MVT MaskEltVT = MaskVT.getVectorElementType();
3969   MVT NewVT = MaskVT;
3970   switch (VT.getSimpleVT()) {
3971   default: assert(false && "Unexpected!");
3972   case MVT::v4f32: NewVT = MVT::v2f64; break;
3973   case MVT::v4i32: NewVT = MVT::v2i64; break;
3974   case MVT::v8i16: NewVT = MVT::v4i32; break;
3975   case MVT::v16i8: NewVT = MVT::v4i32; break;
3976   }
3977
3978   if (NewWidth == 2) {
3979     if (VT.isInteger())
3980       NewVT = MVT::v2i64;
3981     else
3982       NewVT = MVT::v2f64;
3983   }
3984   unsigned Scale = NumElems / NewWidth;
3985   SmallVector<SDValue, 8> MaskVec;
3986   for (unsigned i = 0; i < NumElems; i += Scale) {
3987     unsigned StartIdx = ~0U;
3988     for (unsigned j = 0; j < Scale; ++j) {
3989       SDValue Elt = PermMask.getOperand(i+j);
3990       if (Elt.getOpcode() == ISD::UNDEF)
3991         continue;
3992       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3993       if (StartIdx == ~0U)
3994         StartIdx = EltIdx - (EltIdx % Scale);
3995       if (EltIdx != StartIdx + j)
3996         return SDValue();
3997     }
3998     if (StartIdx == ~0U)
3999       MaskVec.push_back(DAG.getUNDEF(MaskEltVT));
4000     else
4001       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
4002   }
4003
4004   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4005   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4006   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, NewVT, V1, V2,
4007                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4008                                  &MaskVec[0], MaskVec.size()));
4009 }
4010
4011 /// getVZextMovL - Return a zero-extending vector move low node.
4012 ///
4013 static SDValue getVZextMovL(MVT VT, MVT OpVT,
4014                               SDValue SrcOp, SelectionDAG &DAG,
4015                               const X86Subtarget *Subtarget, DebugLoc dl) {
4016   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4017     LoadSDNode *LD = NULL;
4018     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4019       LD = dyn_cast<LoadSDNode>(SrcOp);
4020     if (!LD) {
4021       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4022       // instead.
4023       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4024       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
4025           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4026           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4027           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
4028         // PR2108
4029         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4030         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4031                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4032                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4033                                                    OpVT,
4034                                                    SrcOp.getOperand(0)
4035                                                           .getOperand(0))));
4036       }
4037     }
4038   }
4039
4040   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4041                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4042                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4043                                              OpVT, SrcOp)));
4044 }
4045
4046 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4047 /// shuffles.
4048 static SDValue
4049 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
4050                           SDValue PermMask, MVT VT, SelectionDAG &DAG,
4051                           DebugLoc dl) {
4052   MVT MaskVT = PermMask.getValueType();
4053   MVT MaskEVT = MaskVT.getVectorElementType();
4054   SmallVector<std::pair<int, int>, 8> Locs;
4055   Locs.resize(4);
4056   SmallVector<SDValue, 8> Mask1(4, DAG.getUNDEF(MaskEVT));
4057   unsigned NumHi = 0;
4058   unsigned NumLo = 0;
4059   for (unsigned i = 0; i != 4; ++i) {
4060     SDValue Elt = PermMask.getOperand(i);
4061     if (Elt.getOpcode() == ISD::UNDEF) {
4062       Locs[i] = std::make_pair(-1, -1);
4063     } else {
4064       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4065       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
4066       if (Val < 4) {
4067         Locs[i] = std::make_pair(0, NumLo);
4068         Mask1[NumLo] = Elt;
4069         NumLo++;
4070       } else {
4071         Locs[i] = std::make_pair(1, NumHi);
4072         if (2+NumHi < 4)
4073           Mask1[2+NumHi] = Elt;
4074         NumHi++;
4075       }
4076     }
4077   }
4078
4079   if (NumLo <= 2 && NumHi <= 2) {
4080     // If no more than two elements come from either vector. This can be
4081     // implemented with two shuffles. First shuffle gather the elements.
4082     // The second shuffle, which takes the first shuffle as both of its
4083     // vector operands, put the elements into the right order.
4084     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4085                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4086                                  &Mask1[0], Mask1.size()));
4087
4088     SmallVector<SDValue, 8> Mask2(4, DAG.getUNDEF(MaskEVT));
4089     for (unsigned i = 0; i != 4; ++i) {
4090       if (Locs[i].first == -1)
4091         continue;
4092       else {
4093         unsigned Idx = (i < 2) ? 0 : 4;
4094         Idx += Locs[i].first * 2 + Locs[i].second;
4095         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
4096       }
4097     }
4098
4099     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1,
4100                        DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4101                                    &Mask2[0], Mask2.size()));
4102   } else if (NumLo == 3 || NumHi == 3) {
4103     // Otherwise, we must have three elements from one vector, call it X, and
4104     // one element from the other, call it Y.  First, use a shufps to build an
4105     // intermediate vector with the one element from Y and the element from X
4106     // that will be in the same half in the final destination (the indexes don't
4107     // matter). Then, use a shufps to build the final vector, taking the half
4108     // containing the element from Y from the intermediate, and the other half
4109     // from X.
4110     if (NumHi == 3) {
4111       // Normalize it so the 3 elements come from V1.
4112       PermMask = CommuteVectorShuffleMask(PermMask, DAG, dl);
4113       std::swap(V1, V2);
4114     }
4115
4116     // Find the element from V2.
4117     unsigned HiIndex;
4118     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4119       SDValue Elt = PermMask.getOperand(HiIndex);
4120       if (Elt.getOpcode() == ISD::UNDEF)
4121         continue;
4122       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4123       if (Val >= 4)
4124         break;
4125     }
4126
4127     Mask1[0] = PermMask.getOperand(HiIndex);
4128     Mask1[1] = DAG.getUNDEF(MaskEVT);
4129     Mask1[2] = PermMask.getOperand(HiIndex^1);
4130     Mask1[3] = DAG.getUNDEF(MaskEVT);
4131     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4132                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &Mask1[0], 4));
4133
4134     if (HiIndex >= 2) {
4135       Mask1[0] = PermMask.getOperand(0);
4136       Mask1[1] = PermMask.getOperand(1);
4137       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
4138       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
4139       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4140                          DAG.getNode(ISD::BUILD_VECTOR, dl,
4141                                      MaskVT, &Mask1[0], 4));
4142     } else {
4143       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
4144       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
4145       Mask1[2] = PermMask.getOperand(2);
4146       Mask1[3] = PermMask.getOperand(3);
4147       if (Mask1[2].getOpcode() != ISD::UNDEF)
4148         Mask1[2] =
4149           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
4150                           MaskEVT);
4151       if (Mask1[3].getOpcode() != ISD::UNDEF)
4152         Mask1[3] =
4153           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
4154                           MaskEVT);
4155       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V2, V1,
4156                          DAG.getNode(ISD::BUILD_VECTOR, dl,
4157                                      MaskVT, &Mask1[0], 4));
4158     }
4159   }
4160
4161   // Break it into (shuffle shuffle_hi, shuffle_lo).
4162   Locs.clear();
4163   SmallVector<SDValue,8> LoMask(4, DAG.getUNDEF(MaskEVT));
4164   SmallVector<SDValue,8> HiMask(4, DAG.getUNDEF(MaskEVT));
4165   SmallVector<SDValue,8> *MaskPtr = &LoMask;
4166   unsigned MaskIdx = 0;
4167   unsigned LoIdx = 0;
4168   unsigned HiIdx = 2;
4169   for (unsigned i = 0; i != 4; ++i) {
4170     if (i == 2) {
4171       MaskPtr = &HiMask;
4172       MaskIdx = 1;
4173       LoIdx = 0;
4174       HiIdx = 2;
4175     }
4176     SDValue Elt = PermMask.getOperand(i);
4177     if (Elt.getOpcode() == ISD::UNDEF) {
4178       Locs[i] = std::make_pair(-1, -1);
4179     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
4180       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4181       (*MaskPtr)[LoIdx] = Elt;
4182       LoIdx++;
4183     } else {
4184       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4185       (*MaskPtr)[HiIdx] = Elt;
4186       HiIdx++;
4187     }
4188   }
4189
4190   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4191                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4192                                                 &LoMask[0], LoMask.size()));
4193   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4194                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4195                                                 &HiMask[0], HiMask.size()));
4196   SmallVector<SDValue, 8> MaskOps;
4197   for (unsigned i = 0; i != 4; ++i) {
4198     if (Locs[i].first == -1) {
4199       MaskOps.push_back(DAG.getUNDEF(MaskEVT));
4200     } else {
4201       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4202       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
4203     }
4204   }
4205   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, LoShuffle, HiShuffle,
4206                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4207                                  &MaskOps[0], MaskOps.size()));
4208 }
4209
4210 SDValue
4211 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4212   SDValue V1 = Op.getOperand(0);
4213   SDValue V2 = Op.getOperand(1);
4214   SDValue PermMask = Op.getOperand(2);
4215   MVT VT = Op.getValueType();
4216   DebugLoc dl = Op.getDebugLoc();
4217   unsigned NumElems = PermMask.getNumOperands();
4218   bool isMMX = VT.getSizeInBits() == 64;
4219   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4220   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4221   bool V1IsSplat = false;
4222   bool V2IsSplat = false;
4223
4224   // FIXME: Check for legal shuffle and return?
4225
4226   if (isUndefShuffle(Op.getNode()))
4227     return DAG.getUNDEF(VT);
4228
4229   if (isZeroShuffle(Op.getNode()))
4230     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4231
4232   if (isIdentityMask(PermMask.getNode()))
4233     return V1;
4234   else if (isIdentityMask(PermMask.getNode(), true))
4235     return V2;
4236
4237   // Canonicalize movddup shuffles.
4238   if (V2IsUndef && Subtarget->hasSSE2() &&
4239       VT.getSizeInBits() == 128 &&
4240       X86::isMOVDDUPMask(PermMask.getNode()))
4241     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
4242
4243   if (isSplatMask(PermMask.getNode())) {
4244     if (isMMX || NumElems < 4) return Op;
4245     // Promote it to a v4{if}32 splat.
4246     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4247   }
4248
4249   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4250   // do it!
4251   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4252     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG,
4253                                             *this, dl);
4254     if (NewOp.getNode())
4255       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4256                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4257   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4258     // FIXME: Figure out a cleaner way to do this.
4259     // Try to make use of movq to zero out the top part.
4260     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4261       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4262                                                  DAG, *this, dl);
4263       if (NewOp.getNode()) {
4264         SDValue NewV1 = NewOp.getOperand(0);
4265         SDValue NewV2 = NewOp.getOperand(1);
4266         SDValue NewMask = NewOp.getOperand(2);
4267         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4268           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4269           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget,
4270                               dl);
4271         }
4272       }
4273     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4274       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4275                                                 DAG, *this, dl);
4276       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4277         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4278                              DAG, Subtarget, dl);
4279     }
4280   }
4281
4282   // Check if this can be converted into a logical shift.
4283   bool isLeft = false;
4284   unsigned ShAmt = 0;
4285   SDValue ShVal;
4286   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4287   if (isShift && ShVal.hasOneUse()) {
4288     // If the shifted value has multiple uses, it may be cheaper to use
4289     // v_set0 + movlhps or movhlps, etc.
4290     MVT EVT = VT.getVectorElementType();
4291     ShAmt *= EVT.getSizeInBits();
4292     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4293   }
4294
4295   if (X86::isMOVLMask(PermMask.getNode())) {
4296     if (V1IsUndef)
4297       return V2;
4298     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4299       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4300     if (!isMMX)
4301       return Op;
4302   }
4303
4304   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4305                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4306                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4307                  X86::isMOVHPMask(PermMask.getNode()) ||
4308                  X86::isMOVLPMask(PermMask.getNode())))
4309     return Op;
4310
4311   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4312       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4313     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4314
4315   if (isShift) {
4316     // No better options. Use a vshl / vsrl.
4317     MVT EVT = VT.getVectorElementType();
4318     ShAmt *= EVT.getSizeInBits();
4319     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4320   }
4321
4322   bool Commuted = false;
4323   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4324   // 1,1,1,1 -> v8i16 though.
4325   V1IsSplat = isSplatVector(V1.getNode());
4326   V2IsSplat = isSplatVector(V2.getNode());
4327
4328   // Canonicalize the splat or undef, if present, to be on the RHS.
4329   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4330     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4331     std::swap(V1IsSplat, V2IsSplat);
4332     std::swap(V1IsUndef, V2IsUndef);
4333     Commuted = true;
4334   }
4335
4336   // FIXME: Figure out a cleaner way to do this.
4337   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4338     if (V2IsUndef) return V1;
4339     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4340     if (V2IsSplat) {
4341       // V2 is a splat, so the mask may be malformed. That is, it may point
4342       // to any V2 element. The instruction selectior won't like this. Get
4343       // a corrected mask and commute to form a proper MOVS{S|D}.
4344       SDValue NewMask = getMOVLMask(NumElems, DAG, dl);
4345       if (NewMask.getNode() != PermMask.getNode())
4346         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4347     }
4348     return Op;
4349   }
4350
4351   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4352       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4353       X86::isUNPCKLMask(PermMask.getNode()) ||
4354       X86::isUNPCKHMask(PermMask.getNode()))
4355     return Op;
4356
4357   if (V2IsSplat) {
4358     // Normalize mask so all entries that point to V2 points to its first
4359     // element then try to match unpck{h|l} again. If match, return a
4360     // new vector_shuffle with the corrected mask.
4361     SDValue NewMask = NormalizeMask(PermMask, DAG);
4362     if (NewMask.getNode() != PermMask.getNode()) {
4363       if (X86::isUNPCKLMask(NewMask.getNode(), true)) {
4364         SDValue NewMask = getUnpacklMask(NumElems, DAG, dl);
4365         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4366       } else if (X86::isUNPCKHMask(NewMask.getNode(), true)) {
4367         SDValue NewMask = getUnpackhMask(NumElems, DAG, dl);
4368         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4369       }
4370     }
4371   }
4372
4373   // Normalize the node to match x86 shuffle ops if needed
4374   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4375       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4376
4377   if (Commuted) {
4378     // Commute is back and try unpck* again.
4379     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4380     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4381         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4382         X86::isUNPCKLMask(PermMask.getNode()) ||
4383         X86::isUNPCKHMask(PermMask.getNode()))
4384       return Op;
4385   }
4386
4387   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4388   // Try PSHUF* first, then SHUFP*.
4389   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4390   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4391   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4392     if (V2.getOpcode() != ISD::UNDEF)
4393       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1,
4394                          DAG.getUNDEF(VT), PermMask);
4395     return Op;
4396   }
4397
4398   if (!isMMX) {
4399     if (Subtarget->hasSSE2() &&
4400         (X86::isPSHUFDMask(PermMask.getNode()) ||
4401          X86::isPSHUFHWMask(PermMask.getNode()) ||
4402          X86::isPSHUFLWMask(PermMask.getNode()))) {
4403       MVT RVT = VT;
4404       if (VT == MVT::v4f32) {
4405         RVT = MVT::v4i32;
4406         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT,
4407                          DAG.getNode(ISD::BIT_CONVERT, dl, RVT, V1),
4408                          DAG.getUNDEF(RVT), PermMask);
4409       } else if (V2.getOpcode() != ISD::UNDEF)
4410         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT, V1,
4411                          DAG.getUNDEF(RVT), PermMask);
4412       if (RVT != VT)
4413         Op = DAG.getNode(ISD::BIT_CONVERT, dl, VT, Op);
4414       return Op;
4415     }
4416
4417     // Binary or unary shufps.
4418     if (X86::isSHUFPMask(PermMask.getNode()) ||
4419         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4420       return Op;
4421   }
4422
4423   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4424   if (VT == MVT::v8i16) {
4425     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this, dl);
4426     if (NewOp.getNode())
4427       return NewOp;
4428   }
4429
4430   if (VT == MVT::v16i8) {
4431     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(V1, V2, PermMask, DAG, *this, dl);
4432     if (NewOp.getNode())
4433       return NewOp;
4434   }
4435
4436   // Handle all 4 wide cases with a number of shuffles except for MMX.
4437   if (NumElems == 4 && !isMMX)
4438     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG, dl);
4439
4440   return SDValue();
4441 }
4442
4443 SDValue
4444 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4445                                                 SelectionDAG &DAG) {
4446   MVT VT = Op.getValueType();
4447   DebugLoc dl = Op.getDebugLoc();
4448   if (VT.getSizeInBits() == 8) {
4449     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4450                                     Op.getOperand(0), Op.getOperand(1));
4451     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4452                                     DAG.getValueType(VT));
4453     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4454   } else if (VT.getSizeInBits() == 16) {
4455     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4456     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4457     if (Idx == 0)
4458       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4459                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4460                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4461                                                  MVT::v4i32,
4462                                                  Op.getOperand(0)),
4463                                      Op.getOperand(1)));
4464     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4465                                     Op.getOperand(0), Op.getOperand(1));
4466     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4467                                     DAG.getValueType(VT));
4468     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4469   } else if (VT == MVT::f32) {
4470     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4471     // the result back to FR32 register. It's only worth matching if the
4472     // result has a single use which is a store or a bitcast to i32.  And in
4473     // the case of a store, it's not worth it if the index is a constant 0,
4474     // because a MOVSSmr can be used instead, which is smaller and faster.
4475     if (!Op.hasOneUse())
4476       return SDValue();
4477     SDNode *User = *Op.getNode()->use_begin();
4478     if ((User->getOpcode() != ISD::STORE ||
4479          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4480           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4481         (User->getOpcode() != ISD::BIT_CONVERT ||
4482          User->getValueType(0) != MVT::i32))
4483       return SDValue();
4484     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4485                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4486                                               Op.getOperand(0)),
4487                                               Op.getOperand(1));
4488     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4489   } else if (VT == MVT::i32) {
4490     // ExtractPS works with constant index.
4491     if (isa<ConstantSDNode>(Op.getOperand(1)))
4492       return Op;
4493   }
4494   return SDValue();
4495 }
4496
4497
4498 SDValue
4499 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4500   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4501     return SDValue();
4502
4503   if (Subtarget->hasSSE41()) {
4504     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4505     if (Res.getNode())
4506       return Res;
4507   }
4508
4509   MVT VT = Op.getValueType();
4510   DebugLoc dl = Op.getDebugLoc();
4511   // TODO: handle v16i8.
4512   if (VT.getSizeInBits() == 16) {
4513     SDValue Vec = Op.getOperand(0);
4514     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4515     if (Idx == 0)
4516       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4517                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4518                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4519                                                  MVT::v4i32, Vec),
4520                                      Op.getOperand(1)));
4521     // Transform it so it match pextrw which produces a 32-bit result.
4522     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4523     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4524                                     Op.getOperand(0), Op.getOperand(1));
4525     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4526                                     DAG.getValueType(VT));
4527     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4528   } else if (VT.getSizeInBits() == 32) {
4529     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4530     if (Idx == 0)
4531       return Op;
4532     // SHUFPS the element to the lowest double word, then movss.
4533     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4534     SmallVector<SDValue, 8> IdxVec;
4535     IdxVec.
4536       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4537     IdxVec.
4538       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4539     IdxVec.
4540       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4541     IdxVec.
4542       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4543     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4544                                  &IdxVec[0], IdxVec.size());
4545     SDValue Vec = Op.getOperand(0);
4546     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4547                       Vec, DAG.getUNDEF(Vec.getValueType()), Mask);
4548     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4549                        DAG.getIntPtrConstant(0));
4550   } else if (VT.getSizeInBits() == 64) {
4551     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4552     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4553     //        to match extract_elt for f64.
4554     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4555     if (Idx == 0)
4556       return Op;
4557
4558     // UNPCKHPD the element to the lowest double word, then movsd.
4559     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4560     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4561     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4562     SmallVector<SDValue, 8> IdxVec;
4563     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4564     IdxVec.
4565       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4566     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4567                                  &IdxVec[0], IdxVec.size());
4568     SDValue Vec = Op.getOperand(0);
4569     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4570                       Vec, DAG.getUNDEF(Vec.getValueType()),
4571                       Mask);
4572     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4573                        DAG.getIntPtrConstant(0));
4574   }
4575
4576   return SDValue();
4577 }
4578
4579 SDValue
4580 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4581   MVT VT = Op.getValueType();
4582   MVT EVT = VT.getVectorElementType();
4583   DebugLoc dl = Op.getDebugLoc();
4584
4585   SDValue N0 = Op.getOperand(0);
4586   SDValue N1 = Op.getOperand(1);
4587   SDValue N2 = Op.getOperand(2);
4588
4589   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4590       isa<ConstantSDNode>(N2)) {
4591     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4592                                               : X86ISD::PINSRW;
4593     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4594     // argument.
4595     if (N1.getValueType() != MVT::i32)
4596       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4597     if (N2.getValueType() != MVT::i32)
4598       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4599     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4600   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4601     // Bits [7:6] of the constant are the source select.  This will always be
4602     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4603     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4604     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4605     // Bits [5:4] of the constant are the destination select.  This is the
4606     //  value of the incoming immediate.
4607     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4608     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4609     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4610     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4611   } else if (EVT == MVT::i32) {
4612     // InsertPS works with constant index.
4613     if (isa<ConstantSDNode>(N2))
4614       return Op;
4615   }
4616   return SDValue();
4617 }
4618
4619 SDValue
4620 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4621   MVT VT = Op.getValueType();
4622   MVT EVT = VT.getVectorElementType();
4623
4624   if (Subtarget->hasSSE41())
4625     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4626
4627   if (EVT == MVT::i8)
4628     return SDValue();
4629
4630   DebugLoc dl = Op.getDebugLoc();
4631   SDValue N0 = Op.getOperand(0);
4632   SDValue N1 = Op.getOperand(1);
4633   SDValue N2 = Op.getOperand(2);
4634
4635   if (EVT.getSizeInBits() == 16) {
4636     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4637     // as its second argument.
4638     if (N1.getValueType() != MVT::i32)
4639       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4640     if (N2.getValueType() != MVT::i32)
4641       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4642     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4643   }
4644   return SDValue();
4645 }
4646
4647 SDValue
4648 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4649   DebugLoc dl = Op.getDebugLoc();
4650   if (Op.getValueType() == MVT::v2f32)
4651     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4652                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4653                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4654                                                Op.getOperand(0))));
4655
4656   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4657   MVT VT = MVT::v2i32;
4658   switch (Op.getValueType().getSimpleVT()) {
4659   default: break;
4660   case MVT::v16i8:
4661   case MVT::v8i16:
4662     VT = MVT::v4i32;
4663     break;
4664   }
4665   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4666                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4667 }
4668
4669 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4670 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4671 // one of the above mentioned nodes. It has to be wrapped because otherwise
4672 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4673 // be used to form addressing mode. These wrapped nodes will be selected
4674 // into MOV32ri.
4675 SDValue
4676 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4677   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4678   // FIXME there isn't really any debug info here, should come from the parent
4679   DebugLoc dl = CP->getDebugLoc();
4680   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4681                                              CP->getAlignment());
4682   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4683   // With PIC, the address is actually $g + Offset.
4684   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4685       !Subtarget->isPICStyleRIPRel()) {
4686     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4687                          DAG.getNode(X86ISD::GlobalBaseReg,
4688                                      DebugLoc::getUnknownLoc(),
4689                                      getPointerTy()),
4690                          Result);
4691   }
4692
4693   return Result;
4694 }
4695
4696 SDValue
4697 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4698                                       int64_t Offset,
4699                                       SelectionDAG &DAG) const {
4700   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4701   bool ExtraLoadRequired =
4702     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4703
4704   // Create the TargetGlobalAddress node, folding in the constant
4705   // offset if it is legal.
4706   SDValue Result;
4707   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4708     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4709     Offset = 0;
4710   } else
4711     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4712   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4713
4714   // With PIC, the address is actually $g + Offset.
4715   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4716     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4717                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4718                          Result);
4719   }
4720
4721   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4722   // load the value at address GV, not the value of GV itself. This means that
4723   // the GlobalAddress must be in the base or index register of the address, not
4724   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4725   // The same applies for external symbols during PIC codegen
4726   if (ExtraLoadRequired)
4727     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4728                          PseudoSourceValue::getGOT(), 0);
4729
4730   // If there was a non-zero offset that we didn't fold, create an explicit
4731   // addition for it.
4732   if (Offset != 0)
4733     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4734                          DAG.getConstant(Offset, getPointerTy()));
4735
4736   return Result;
4737 }
4738
4739 SDValue
4740 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4741   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4742   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4743   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4744 }
4745
4746 static SDValue
4747 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4748            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg) {
4749   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4750   DebugLoc dl = GA->getDebugLoc();
4751   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4752                                            GA->getValueType(0),
4753                                            GA->getOffset());
4754   if (InFlag) {
4755     SDValue Ops[] = { Chain,  TGA, *InFlag };
4756     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4757   } else {
4758     SDValue Ops[]  = { Chain, TGA };
4759     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4760   }
4761   SDValue Flag = Chain.getValue(1);
4762   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4763 }
4764
4765 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4766 static SDValue
4767 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4768                                 const MVT PtrVT) {
4769   SDValue InFlag;
4770   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4771   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4772                                      DAG.getNode(X86ISD::GlobalBaseReg,
4773                                                  DebugLoc::getUnknownLoc(),
4774                                                  PtrVT), InFlag);
4775   InFlag = Chain.getValue(1);
4776
4777   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX);
4778 }
4779
4780 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4781 static SDValue
4782 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4783                                 const MVT PtrVT) {
4784   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT, X86::RAX);
4785 }
4786
4787 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4788 // "local exec" model.
4789 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4790                                    const MVT PtrVT, TLSModel::Model model,
4791                                    bool is64Bit) {
4792   DebugLoc dl = GA->getDebugLoc();
4793   // Get the Thread Pointer
4794   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4795                              DebugLoc::getUnknownLoc(), PtrVT,
4796                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4797                                              MVT::i32));
4798
4799   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4800                                       NULL, 0);
4801
4802   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4803   // exec)
4804   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4805                                              GA->getValueType(0),
4806                                              GA->getOffset());
4807   SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
4808
4809   if (model == TLSModel::InitialExec)
4810     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4811                          PseudoSourceValue::getGOT(), 0);
4812
4813   // The address of the thread local variable is the add of the thread
4814   // pointer with the offset of the variable.
4815   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4816 }
4817
4818 SDValue
4819 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4820   // TODO: implement the "local dynamic" model
4821   // TODO: implement the "initial exec"model for pic executables
4822   assert(Subtarget->isTargetELF() &&
4823          "TLS not implemented for non-ELF targets");
4824   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4825   GlobalValue *GV = GA->getGlobal();
4826   TLSModel::Model model =
4827     getTLSModel (GV, getTargetMachine().getRelocationModel());
4828   if (Subtarget->is64Bit()) {
4829     switch (model) {
4830     case TLSModel::GeneralDynamic:
4831     case TLSModel::LocalDynamic: // not implemented
4832       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4833
4834     case TLSModel::InitialExec:
4835     case TLSModel::LocalExec:
4836       return LowerToTLSExecModel(GA, DAG, getPointerTy(), model, true);
4837     }
4838   } else {
4839     switch (model) {
4840     case TLSModel::GeneralDynamic:
4841     case TLSModel::LocalDynamic: // not implemented
4842       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4843
4844     case TLSModel::InitialExec:
4845     case TLSModel::LocalExec:
4846       return LowerToTLSExecModel(GA, DAG, getPointerTy(), model, false);
4847     }
4848   }
4849   assert(0 && "Unreachable");
4850   return SDValue();
4851 }
4852
4853 SDValue
4854 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4855   // FIXME there isn't really any debug info here
4856   DebugLoc dl = Op.getDebugLoc();
4857   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4858   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4859   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4860   // With PIC, the address is actually $g + Offset.
4861   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4862       !Subtarget->isPICStyleRIPRel()) {
4863     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4864                          DAG.getNode(X86ISD::GlobalBaseReg,
4865                                      DebugLoc::getUnknownLoc(),
4866                                      getPointerTy()),
4867                          Result);
4868   }
4869
4870   return Result;
4871 }
4872
4873 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4874   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4875   // FIXME there isn't really any debug into here
4876   DebugLoc dl = JT->getDebugLoc();
4877   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4878   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4879   // With PIC, the address is actually $g + Offset.
4880   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4881       !Subtarget->isPICStyleRIPRel()) {
4882     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4883                          DAG.getNode(X86ISD::GlobalBaseReg,
4884                                      DebugLoc::getUnknownLoc(),
4885                                      getPointerTy()),
4886                          Result);
4887   }
4888
4889   return Result;
4890 }
4891
4892 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4893 /// take a 2 x i32 value to shift plus a shift amount.
4894 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4895   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4896   MVT VT = Op.getValueType();
4897   unsigned VTBits = VT.getSizeInBits();
4898   DebugLoc dl = Op.getDebugLoc();
4899   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4900   SDValue ShOpLo = Op.getOperand(0);
4901   SDValue ShOpHi = Op.getOperand(1);
4902   SDValue ShAmt  = Op.getOperand(2);
4903   SDValue Tmp1 = isSRA ?
4904     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4905                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4906     DAG.getConstant(0, VT);
4907
4908   SDValue Tmp2, Tmp3;
4909   if (Op.getOpcode() == ISD::SHL_PARTS) {
4910     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4911     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4912   } else {
4913     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4914     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4915   }
4916
4917   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4918                                   DAG.getConstant(VTBits, MVT::i8));
4919   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4920                                AndNode, DAG.getConstant(0, MVT::i8));
4921
4922   SDValue Hi, Lo;
4923   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4924   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4925   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4926
4927   if (Op.getOpcode() == ISD::SHL_PARTS) {
4928     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4929     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4930   } else {
4931     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4932     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4933   }
4934
4935   SDValue Ops[2] = { Lo, Hi };
4936   return DAG.getMergeValues(Ops, 2, dl);
4937 }
4938
4939 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4940   MVT SrcVT = Op.getOperand(0).getValueType();
4941   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4942          "Unknown SINT_TO_FP to lower!");
4943
4944   // These are really Legal; caller falls through into that case.
4945   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4946     return SDValue();
4947   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4948       Subtarget->is64Bit())
4949     return SDValue();
4950
4951   DebugLoc dl = Op.getDebugLoc();
4952   unsigned Size = SrcVT.getSizeInBits()/8;
4953   MachineFunction &MF = DAG.getMachineFunction();
4954   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4955   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4956   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4957                                StackSlot,
4958                                PseudoSourceValue::getFixedStack(SSFI), 0);
4959
4960   // Build the FILD
4961   SDVTList Tys;
4962   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4963   if (useSSE)
4964     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4965   else
4966     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4967   SmallVector<SDValue, 8> Ops;
4968   Ops.push_back(Chain);
4969   Ops.push_back(StackSlot);
4970   Ops.push_back(DAG.getValueType(SrcVT));
4971   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4972                                  Tys, &Ops[0], Ops.size());
4973
4974   if (useSSE) {
4975     Chain = Result.getValue(1);
4976     SDValue InFlag = Result.getValue(2);
4977
4978     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4979     // shouldn't be necessary except that RFP cannot be live across
4980     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4981     MachineFunction &MF = DAG.getMachineFunction();
4982     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4983     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4984     Tys = DAG.getVTList(MVT::Other);
4985     SmallVector<SDValue, 8> Ops;
4986     Ops.push_back(Chain);
4987     Ops.push_back(Result);
4988     Ops.push_back(StackSlot);
4989     Ops.push_back(DAG.getValueType(Op.getValueType()));
4990     Ops.push_back(InFlag);
4991     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4992     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4993                          PseudoSourceValue::getFixedStack(SSFI), 0);
4994   }
4995
4996   return Result;
4997 }
4998
4999 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5000 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5001   // This algorithm is not obvious. Here it is in C code, more or less:
5002   /*
5003     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5004       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5005       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5006
5007       // Copy ints to xmm registers.
5008       __m128i xh = _mm_cvtsi32_si128( hi );
5009       __m128i xl = _mm_cvtsi32_si128( lo );
5010
5011       // Combine into low half of a single xmm register.
5012       __m128i x = _mm_unpacklo_epi32( xh, xl );
5013       __m128d d;
5014       double sd;
5015
5016       // Merge in appropriate exponents to give the integer bits the right
5017       // magnitude.
5018       x = _mm_unpacklo_epi32( x, exp );
5019
5020       // Subtract away the biases to deal with the IEEE-754 double precision
5021       // implicit 1.
5022       d = _mm_sub_pd( (__m128d) x, bias );
5023
5024       // All conversions up to here are exact. The correctly rounded result is
5025       // calculated using the current rounding mode using the following
5026       // horizontal add.
5027       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5028       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5029                                 // store doesn't really need to be here (except
5030                                 // maybe to zero the other double)
5031       return sd;
5032     }
5033   */
5034
5035   DebugLoc dl = Op.getDebugLoc();
5036
5037   // Build some magic constants.
5038   std::vector<Constant*> CV0;
5039   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
5040   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
5041   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5042   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5043   Constant *C0 = ConstantVector::get(CV0);
5044   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5045
5046   std::vector<Constant*> CV1;
5047   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
5048   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
5049   Constant *C1 = ConstantVector::get(CV1);
5050   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5051
5052   SmallVector<SDValue, 4> MaskVec;
5053   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
5054   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
5055   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
5056   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
5057   SDValue UnpcklMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
5058                                    &MaskVec[0], MaskVec.size());
5059   SmallVector<SDValue, 4> MaskVec2;
5060   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
5061   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
5062   SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32,
5063                                  &MaskVec2[0], MaskVec2.size());
5064
5065   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5066                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5067                                         Op.getOperand(0),
5068                                         DAG.getIntPtrConstant(1)));
5069   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5070                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5071                                         Op.getOperand(0),
5072                                         DAG.getIntPtrConstant(0)));
5073   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5074                                 XR1, XR2, UnpcklMask);
5075   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5076                               PseudoSourceValue::getConstantPool(), 0,
5077                               false, 16);
5078   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5079                                Unpck1, CLod0, UnpcklMask);
5080   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5081   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5082                               PseudoSourceValue::getConstantPool(), 0,
5083                               false, 16);
5084   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5085
5086   // Add the halves; easiest way is to swap them into another reg first.
5087   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2f64,
5088                              Sub, Sub, ShufMask);
5089   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5090   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5091                      DAG.getIntPtrConstant(0));
5092 }
5093
5094 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5095 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5096   DebugLoc dl = Op.getDebugLoc();
5097   // FP constant to bias correct the final result.
5098   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5099                                    MVT::f64);
5100
5101   // Load the 32-bit value into an XMM register.
5102   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5103                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5104                                          Op.getOperand(0),
5105                                          DAG.getIntPtrConstant(0)));
5106
5107   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5108                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5109                      DAG.getIntPtrConstant(0));
5110
5111   // Or the load with the bias.
5112   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5113                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5114                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5115                                                    MVT::v2f64, Load)),
5116                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5117                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5118                                                    MVT::v2f64, Bias)));
5119   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5120                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5121                    DAG.getIntPtrConstant(0));
5122
5123   // Subtract the bias.
5124   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5125
5126   // Handle final rounding.
5127   MVT DestVT = Op.getValueType();
5128
5129   if (DestVT.bitsLT(MVT::f64)) {
5130     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5131                        DAG.getIntPtrConstant(0));
5132   } else if (DestVT.bitsGT(MVT::f64)) {
5133     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5134   }
5135
5136   // Handle final rounding.
5137   return Sub;
5138 }
5139
5140 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5141   SDValue N0 = Op.getOperand(0);
5142   DebugLoc dl = Op.getDebugLoc();
5143
5144   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5145   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5146   // the optimization here.
5147   if (DAG.SignBitIsZero(N0))
5148     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5149
5150   MVT SrcVT = N0.getValueType();
5151   if (SrcVT == MVT::i64) {
5152     // We only handle SSE2 f64 target here; caller can handle the rest.
5153     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5154       return SDValue();
5155
5156     return LowerUINT_TO_FP_i64(Op, DAG);
5157   } else if (SrcVT == MVT::i32) {
5158     return LowerUINT_TO_FP_i32(Op, DAG);
5159   }
5160
5161   assert(0 && "Unknown UINT_TO_FP to lower!");
5162   return SDValue();
5163 }
5164
5165 std::pair<SDValue,SDValue> X86TargetLowering::
5166 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
5167   DebugLoc dl = Op.getDebugLoc();
5168   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
5169          Op.getValueType().getSimpleVT() >= MVT::i16 &&
5170          "Unknown FP_TO_SINT to lower!");
5171
5172   // These are really Legal.
5173   if (Op.getValueType() == MVT::i32 &&
5174       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5175     return std::make_pair(SDValue(), SDValue());
5176   if (Subtarget->is64Bit() &&
5177       Op.getValueType() == MVT::i64 &&
5178       Op.getOperand(0).getValueType() != MVT::f80)
5179     return std::make_pair(SDValue(), SDValue());
5180
5181   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5182   // stack slot.
5183   MachineFunction &MF = DAG.getMachineFunction();
5184   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
5185   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5186   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5187   unsigned Opc;
5188   switch (Op.getValueType().getSimpleVT()) {
5189   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5190   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5191   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5192   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5193   }
5194
5195   SDValue Chain = DAG.getEntryNode();
5196   SDValue Value = Op.getOperand(0);
5197   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5198     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5199     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5200                          PseudoSourceValue::getFixedStack(SSFI), 0);
5201     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5202     SDValue Ops[] = {
5203       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5204     };
5205     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5206     Chain = Value.getValue(1);
5207     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5208     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5209   }
5210
5211   // Build the FP_TO_INT*_IN_MEM
5212   SDValue Ops[] = { Chain, Value, StackSlot };
5213   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5214
5215   return std::make_pair(FIST, StackSlot);
5216 }
5217
5218 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5219   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
5220   SDValue FIST = Vals.first, StackSlot = Vals.second;
5221   if (FIST.getNode() == 0) return SDValue();
5222
5223   // Load the result.
5224   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5225                      FIST, StackSlot, NULL, 0);
5226 }
5227
5228 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5229   DebugLoc dl = Op.getDebugLoc();
5230   MVT VT = Op.getValueType();
5231   MVT EltVT = VT;
5232   if (VT.isVector())
5233     EltVT = VT.getVectorElementType();
5234   std::vector<Constant*> CV;
5235   if (EltVT == MVT::f64) {
5236     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5237     CV.push_back(C);
5238     CV.push_back(C);
5239   } else {
5240     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5241     CV.push_back(C);
5242     CV.push_back(C);
5243     CV.push_back(C);
5244     CV.push_back(C);
5245   }
5246   Constant *C = ConstantVector::get(CV);
5247   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5248   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5249                                PseudoSourceValue::getConstantPool(), 0,
5250                                false, 16);
5251   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5252 }
5253
5254 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5255   DebugLoc dl = Op.getDebugLoc();
5256   MVT VT = Op.getValueType();
5257   MVT EltVT = VT;
5258   unsigned EltNum = 1;
5259   if (VT.isVector()) {
5260     EltVT = VT.getVectorElementType();
5261     EltNum = VT.getVectorNumElements();
5262   }
5263   std::vector<Constant*> CV;
5264   if (EltVT == MVT::f64) {
5265     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5266     CV.push_back(C);
5267     CV.push_back(C);
5268   } else {
5269     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5270     CV.push_back(C);
5271     CV.push_back(C);
5272     CV.push_back(C);
5273     CV.push_back(C);
5274   }
5275   Constant *C = ConstantVector::get(CV);
5276   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5277   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5278                                PseudoSourceValue::getConstantPool(), 0,
5279                                false, 16);
5280   if (VT.isVector()) {
5281     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5282                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5283                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5284                                 Op.getOperand(0)),
5285                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5286   } else {
5287     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5288   }
5289 }
5290
5291 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5292   SDValue Op0 = Op.getOperand(0);
5293   SDValue Op1 = Op.getOperand(1);
5294   DebugLoc dl = Op.getDebugLoc();
5295   MVT VT = Op.getValueType();
5296   MVT SrcVT = Op1.getValueType();
5297
5298   // If second operand is smaller, extend it first.
5299   if (SrcVT.bitsLT(VT)) {
5300     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5301     SrcVT = VT;
5302   }
5303   // And if it is bigger, shrink it first.
5304   if (SrcVT.bitsGT(VT)) {
5305     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5306     SrcVT = VT;
5307   }
5308
5309   // At this point the operands and the result should have the same
5310   // type, and that won't be f80 since that is not custom lowered.
5311
5312   // First get the sign bit of second operand.
5313   std::vector<Constant*> CV;
5314   if (SrcVT == MVT::f64) {
5315     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5316     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5317   } else {
5318     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5319     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5320     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5321     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5322   }
5323   Constant *C = ConstantVector::get(CV);
5324   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5325   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5326                                 PseudoSourceValue::getConstantPool(), 0,
5327                                 false, 16);
5328   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5329
5330   // Shift sign bit right or left if the two operands have different types.
5331   if (SrcVT.bitsGT(VT)) {
5332     // Op0 is MVT::f32, Op1 is MVT::f64.
5333     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5334     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5335                           DAG.getConstant(32, MVT::i32));
5336     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5337     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5338                           DAG.getIntPtrConstant(0));
5339   }
5340
5341   // Clear first operand sign bit.
5342   CV.clear();
5343   if (VT == MVT::f64) {
5344     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5345     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5346   } else {
5347     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5348     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5349     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5350     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5351   }
5352   C = ConstantVector::get(CV);
5353   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5354   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5355                                 PseudoSourceValue::getConstantPool(), 0,
5356                                 false, 16);
5357   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5358
5359   // Or the value with the sign bit.
5360   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5361 }
5362
5363 /// Emit nodes that will be selected as "test Op0,Op0", or something
5364 /// equivalent.
5365 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5366                                     SelectionDAG &DAG) {
5367   DebugLoc dl = Op.getDebugLoc();
5368
5369   // CF and OF aren't always set the way we want. Determine which
5370   // of these we need.
5371   bool NeedCF = false;
5372   bool NeedOF = false;
5373   switch (X86CC) {
5374   case X86::COND_A: case X86::COND_AE:
5375   case X86::COND_B: case X86::COND_BE:
5376     NeedCF = true;
5377     break;
5378   case X86::COND_G: case X86::COND_GE:
5379   case X86::COND_L: case X86::COND_LE:
5380   case X86::COND_O: case X86::COND_NO:
5381     NeedOF = true;
5382     break;
5383   default: break;
5384   }
5385
5386   // See if we can use the EFLAGS value from the operand instead of
5387   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5388   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5389   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5390     unsigned Opcode = 0;
5391     unsigned NumOperands = 0;
5392     switch (Op.getNode()->getOpcode()) {
5393     case ISD::ADD:
5394       // Due to an isel shortcoming, be conservative if this add is likely to
5395       // be selected as part of a load-modify-store instruction. When the root
5396       // node in a match is a store, isel doesn't know how to remap non-chain
5397       // non-flag uses of other nodes in the match, such as the ADD in this
5398       // case. This leads to the ADD being left around and reselected, with
5399       // the result being two adds in the output.
5400       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5401            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5402         if (UI->getOpcode() == ISD::STORE)
5403           goto default_case;
5404       if (ConstantSDNode *C =
5405             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5406         // An add of one will be selected as an INC.
5407         if (C->getAPIntValue() == 1) {
5408           Opcode = X86ISD::INC;
5409           NumOperands = 1;
5410           break;
5411         }
5412         // An add of negative one (subtract of one) will be selected as a DEC.
5413         if (C->getAPIntValue().isAllOnesValue()) {
5414           Opcode = X86ISD::DEC;
5415           NumOperands = 1;
5416           break;
5417         }
5418       }
5419       // Otherwise use a regular EFLAGS-setting add.
5420       Opcode = X86ISD::ADD;
5421       NumOperands = 2;
5422       break;
5423     case ISD::SUB:
5424       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5425       // likely to be selected as part of a load-modify-store instruction.
5426       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5427            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5428         if (UI->getOpcode() == ISD::STORE)
5429           goto default_case;
5430       // Otherwise use a regular EFLAGS-setting sub.
5431       Opcode = X86ISD::SUB;
5432       NumOperands = 2;
5433       break;
5434     case X86ISD::ADD:
5435     case X86ISD::SUB:
5436     case X86ISD::INC:
5437     case X86ISD::DEC:
5438       return SDValue(Op.getNode(), 1);
5439     default:
5440     default_case:
5441       break;
5442     }
5443     if (Opcode != 0) {
5444       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5445       SmallVector<SDValue, 4> Ops;
5446       for (unsigned i = 0; i != NumOperands; ++i)
5447         Ops.push_back(Op.getOperand(i));
5448       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5449       DAG.ReplaceAllUsesWith(Op, New);
5450       return SDValue(New.getNode(), 1);
5451     }
5452   }
5453
5454   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5455   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5456                      DAG.getConstant(0, Op.getValueType()));
5457 }
5458
5459 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5460 /// equivalent.
5461 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5462                                    SelectionDAG &DAG) {
5463   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5464     if (C->getAPIntValue() == 0)
5465       return EmitTest(Op0, X86CC, DAG);
5466
5467   DebugLoc dl = Op0.getDebugLoc();
5468   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5469 }
5470
5471 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5472   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5473   SDValue Op0 = Op.getOperand(0);
5474   SDValue Op1 = Op.getOperand(1);
5475   DebugLoc dl = Op.getDebugLoc();
5476   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5477
5478   // Lower (X & (1 << N)) == 0 to BT(X, N).
5479   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5480   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5481   if (Op0.getOpcode() == ISD::AND &&
5482       Op0.hasOneUse() &&
5483       Op1.getOpcode() == ISD::Constant &&
5484       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5485       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5486     SDValue LHS, RHS;
5487     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5488       if (ConstantSDNode *Op010C =
5489             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5490         if (Op010C->getZExtValue() == 1) {
5491           LHS = Op0.getOperand(0);
5492           RHS = Op0.getOperand(1).getOperand(1);
5493         }
5494     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5495       if (ConstantSDNode *Op000C =
5496             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5497         if (Op000C->getZExtValue() == 1) {
5498           LHS = Op0.getOperand(1);
5499           RHS = Op0.getOperand(0).getOperand(1);
5500         }
5501     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5502       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5503       SDValue AndLHS = Op0.getOperand(0);
5504       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5505         LHS = AndLHS.getOperand(0);
5506         RHS = AndLHS.getOperand(1);
5507       }
5508     }
5509
5510     if (LHS.getNode()) {
5511       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5512       // instruction.  Since the shift amount is in-range-or-undefined, we know
5513       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5514       // the encoding for the i16 version is larger than the i32 version.
5515       if (LHS.getValueType() == MVT::i8)
5516         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5517
5518       // If the operand types disagree, extend the shift amount to match.  Since
5519       // BT ignores high bits (like shifts) we can use anyextend.
5520       if (LHS.getValueType() != RHS.getValueType())
5521         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5522
5523       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5524       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5525       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5526                          DAG.getConstant(Cond, MVT::i8), BT);
5527     }
5528   }
5529
5530   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5531   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5532
5533   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5534   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5535                      DAG.getConstant(X86CC, MVT::i8), Cond);
5536 }
5537
5538 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5539   SDValue Cond;
5540   SDValue Op0 = Op.getOperand(0);
5541   SDValue Op1 = Op.getOperand(1);
5542   SDValue CC = Op.getOperand(2);
5543   MVT VT = Op.getValueType();
5544   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5545   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5546   DebugLoc dl = Op.getDebugLoc();
5547
5548   if (isFP) {
5549     unsigned SSECC = 8;
5550     MVT VT0 = Op0.getValueType();
5551     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5552     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5553     bool Swap = false;
5554
5555     switch (SetCCOpcode) {
5556     default: break;
5557     case ISD::SETOEQ:
5558     case ISD::SETEQ:  SSECC = 0; break;
5559     case ISD::SETOGT:
5560     case ISD::SETGT: Swap = true; // Fallthrough
5561     case ISD::SETLT:
5562     case ISD::SETOLT: SSECC = 1; break;
5563     case ISD::SETOGE:
5564     case ISD::SETGE: Swap = true; // Fallthrough
5565     case ISD::SETLE:
5566     case ISD::SETOLE: SSECC = 2; break;
5567     case ISD::SETUO:  SSECC = 3; break;
5568     case ISD::SETUNE:
5569     case ISD::SETNE:  SSECC = 4; break;
5570     case ISD::SETULE: Swap = true;
5571     case ISD::SETUGE: SSECC = 5; break;
5572     case ISD::SETULT: Swap = true;
5573     case ISD::SETUGT: SSECC = 6; break;
5574     case ISD::SETO:   SSECC = 7; break;
5575     }
5576     if (Swap)
5577       std::swap(Op0, Op1);
5578
5579     // In the two special cases we can't handle, emit two comparisons.
5580     if (SSECC == 8) {
5581       if (SetCCOpcode == ISD::SETUEQ) {
5582         SDValue UNORD, EQ;
5583         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5584         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5585         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5586       }
5587       else if (SetCCOpcode == ISD::SETONE) {
5588         SDValue ORD, NEQ;
5589         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5590         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5591         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5592       }
5593       assert(0 && "Illegal FP comparison");
5594     }
5595     // Handle all other FP comparisons here.
5596     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5597   }
5598
5599   // We are handling one of the integer comparisons here.  Since SSE only has
5600   // GT and EQ comparisons for integer, swapping operands and multiple
5601   // operations may be required for some comparisons.
5602   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5603   bool Swap = false, Invert = false, FlipSigns = false;
5604
5605   switch (VT.getSimpleVT()) {
5606   default: break;
5607   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5608   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5609   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5610   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5611   }
5612
5613   switch (SetCCOpcode) {
5614   default: break;
5615   case ISD::SETNE:  Invert = true;
5616   case ISD::SETEQ:  Opc = EQOpc; break;
5617   case ISD::SETLT:  Swap = true;
5618   case ISD::SETGT:  Opc = GTOpc; break;
5619   case ISD::SETGE:  Swap = true;
5620   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5621   case ISD::SETULT: Swap = true;
5622   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5623   case ISD::SETUGE: Swap = true;
5624   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5625   }
5626   if (Swap)
5627     std::swap(Op0, Op1);
5628
5629   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5630   // bits of the inputs before performing those operations.
5631   if (FlipSigns) {
5632     MVT EltVT = VT.getVectorElementType();
5633     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5634                                       EltVT);
5635     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5636     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5637                                     SignBits.size());
5638     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5639     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5640   }
5641
5642   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5643
5644   // If the logical-not of the result is required, perform that now.
5645   if (Invert)
5646     Result = DAG.getNOT(dl, Result, VT);
5647
5648   return Result;
5649 }
5650
5651 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5652 static bool isX86LogicalCmp(SDValue Op) {
5653   unsigned Opc = Op.getNode()->getOpcode();
5654   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5655     return true;
5656   if (Op.getResNo() == 1 &&
5657       (Opc == X86ISD::ADD ||
5658        Opc == X86ISD::SUB ||
5659        Opc == X86ISD::SMUL ||
5660        Opc == X86ISD::UMUL ||
5661        Opc == X86ISD::INC ||
5662        Opc == X86ISD::DEC))
5663     return true;
5664
5665   return false;
5666 }
5667
5668 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5669   bool addTest = true;
5670   SDValue Cond  = Op.getOperand(0);
5671   DebugLoc dl = Op.getDebugLoc();
5672   SDValue CC;
5673
5674   if (Cond.getOpcode() == ISD::SETCC)
5675     Cond = LowerSETCC(Cond, DAG);
5676
5677   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5678   // setting operand in place of the X86ISD::SETCC.
5679   if (Cond.getOpcode() == X86ISD::SETCC) {
5680     CC = Cond.getOperand(0);
5681
5682     SDValue Cmp = Cond.getOperand(1);
5683     unsigned Opc = Cmp.getOpcode();
5684     MVT VT = Op.getValueType();
5685
5686     bool IllegalFPCMov = false;
5687     if (VT.isFloatingPoint() && !VT.isVector() &&
5688         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5689       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5690
5691     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5692         Opc == X86ISD::BT) { // FIXME
5693       Cond = Cmp;
5694       addTest = false;
5695     }
5696   }
5697
5698   if (addTest) {
5699     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5700     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5701   }
5702
5703   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5704   SmallVector<SDValue, 4> Ops;
5705   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5706   // condition is true.
5707   Ops.push_back(Op.getOperand(2));
5708   Ops.push_back(Op.getOperand(1));
5709   Ops.push_back(CC);
5710   Ops.push_back(Cond);
5711   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5712 }
5713
5714 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5715 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5716 // from the AND / OR.
5717 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5718   Opc = Op.getOpcode();
5719   if (Opc != ISD::OR && Opc != ISD::AND)
5720     return false;
5721   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5722           Op.getOperand(0).hasOneUse() &&
5723           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5724           Op.getOperand(1).hasOneUse());
5725 }
5726
5727 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5728 // 1 and that the SETCC node has a single use.
5729 static bool isXor1OfSetCC(SDValue Op) {
5730   if (Op.getOpcode() != ISD::XOR)
5731     return false;
5732   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5733   if (N1C && N1C->getAPIntValue() == 1) {
5734     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5735       Op.getOperand(0).hasOneUse();
5736   }
5737   return false;
5738 }
5739
5740 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5741   bool addTest = true;
5742   SDValue Chain = Op.getOperand(0);
5743   SDValue Cond  = Op.getOperand(1);
5744   SDValue Dest  = Op.getOperand(2);
5745   DebugLoc dl = Op.getDebugLoc();
5746   SDValue CC;
5747
5748   if (Cond.getOpcode() == ISD::SETCC)
5749     Cond = LowerSETCC(Cond, DAG);
5750 #if 0
5751   // FIXME: LowerXALUO doesn't handle these!!
5752   else if (Cond.getOpcode() == X86ISD::ADD  ||
5753            Cond.getOpcode() == X86ISD::SUB  ||
5754            Cond.getOpcode() == X86ISD::SMUL ||
5755            Cond.getOpcode() == X86ISD::UMUL)
5756     Cond = LowerXALUO(Cond, DAG);
5757 #endif
5758
5759   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5760   // setting operand in place of the X86ISD::SETCC.
5761   if (Cond.getOpcode() == X86ISD::SETCC) {
5762     CC = Cond.getOperand(0);
5763
5764     SDValue Cmp = Cond.getOperand(1);
5765     unsigned Opc = Cmp.getOpcode();
5766     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5767     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5768       Cond = Cmp;
5769       addTest = false;
5770     } else {
5771       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5772       default: break;
5773       case X86::COND_O:
5774       case X86::COND_B:
5775         // These can only come from an arithmetic instruction with overflow,
5776         // e.g. SADDO, UADDO.
5777         Cond = Cond.getNode()->getOperand(1);
5778         addTest = false;
5779         break;
5780       }
5781     }
5782   } else {
5783     unsigned CondOpc;
5784     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5785       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5786       if (CondOpc == ISD::OR) {
5787         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5788         // two branches instead of an explicit OR instruction with a
5789         // separate test.
5790         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5791             isX86LogicalCmp(Cmp)) {
5792           CC = Cond.getOperand(0).getOperand(0);
5793           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5794                               Chain, Dest, CC, Cmp);
5795           CC = Cond.getOperand(1).getOperand(0);
5796           Cond = Cmp;
5797           addTest = false;
5798         }
5799       } else { // ISD::AND
5800         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5801         // two branches instead of an explicit AND instruction with a
5802         // separate test. However, we only do this if this block doesn't
5803         // have a fall-through edge, because this requires an explicit
5804         // jmp when the condition is false.
5805         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5806             isX86LogicalCmp(Cmp) &&
5807             Op.getNode()->hasOneUse()) {
5808           X86::CondCode CCode =
5809             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5810           CCode = X86::GetOppositeBranchCondition(CCode);
5811           CC = DAG.getConstant(CCode, MVT::i8);
5812           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5813           // Look for an unconditional branch following this conditional branch.
5814           // We need this because we need to reverse the successors in order
5815           // to implement FCMP_OEQ.
5816           if (User.getOpcode() == ISD::BR) {
5817             SDValue FalseBB = User.getOperand(1);
5818             SDValue NewBR =
5819               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5820             assert(NewBR == User);
5821             Dest = FalseBB;
5822
5823             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5824                                 Chain, Dest, CC, Cmp);
5825             X86::CondCode CCode =
5826               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5827             CCode = X86::GetOppositeBranchCondition(CCode);
5828             CC = DAG.getConstant(CCode, MVT::i8);
5829             Cond = Cmp;
5830             addTest = false;
5831           }
5832         }
5833       }
5834     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5835       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5836       // It should be transformed during dag combiner except when the condition
5837       // is set by a arithmetics with overflow node.
5838       X86::CondCode CCode =
5839         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5840       CCode = X86::GetOppositeBranchCondition(CCode);
5841       CC = DAG.getConstant(CCode, MVT::i8);
5842       Cond = Cond.getOperand(0).getOperand(1);
5843       addTest = false;
5844     }
5845   }
5846
5847   if (addTest) {
5848     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5849     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5850   }
5851   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5852                      Chain, Dest, CC, Cond);
5853 }
5854
5855
5856 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5857 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5858 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5859 // that the guard pages used by the OS virtual memory manager are allocated in
5860 // correct sequence.
5861 SDValue
5862 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5863                                            SelectionDAG &DAG) {
5864   assert(Subtarget->isTargetCygMing() &&
5865          "This should be used only on Cygwin/Mingw targets");
5866   DebugLoc dl = Op.getDebugLoc();
5867
5868   // Get the inputs.
5869   SDValue Chain = Op.getOperand(0);
5870   SDValue Size  = Op.getOperand(1);
5871   // FIXME: Ensure alignment here
5872
5873   SDValue Flag;
5874
5875   MVT IntPtr = getPointerTy();
5876   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5877
5878   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5879
5880   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5881   Flag = Chain.getValue(1);
5882
5883   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5884   SDValue Ops[] = { Chain,
5885                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5886                       DAG.getRegister(X86::EAX, IntPtr),
5887                       DAG.getRegister(X86StackPtr, SPTy),
5888                       Flag };
5889   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5890   Flag = Chain.getValue(1);
5891
5892   Chain = DAG.getCALLSEQ_END(Chain,
5893                              DAG.getIntPtrConstant(0, true),
5894                              DAG.getIntPtrConstant(0, true),
5895                              Flag);
5896
5897   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5898
5899   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5900   return DAG.getMergeValues(Ops1, 2, dl);
5901 }
5902
5903 SDValue
5904 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5905                                            SDValue Chain,
5906                                            SDValue Dst, SDValue Src,
5907                                            SDValue Size, unsigned Align,
5908                                            const Value *DstSV,
5909                                            uint64_t DstSVOff) {
5910   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5911
5912   // If not DWORD aligned or size is more than the threshold, call the library.
5913   // The libc version is likely to be faster for these cases. It can use the
5914   // address value and run time information about the CPU.
5915   if ((Align & 3) != 0 ||
5916       !ConstantSize ||
5917       ConstantSize->getZExtValue() >
5918         getSubtarget()->getMaxInlineSizeThreshold()) {
5919     SDValue InFlag(0, 0);
5920
5921     // Check to see if there is a specialized entry-point for memory zeroing.
5922     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5923
5924     if (const char *bzeroEntry =  V &&
5925         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5926       MVT IntPtr = getPointerTy();
5927       const Type *IntPtrTy = TD->getIntPtrType();
5928       TargetLowering::ArgListTy Args;
5929       TargetLowering::ArgListEntry Entry;
5930       Entry.Node = Dst;
5931       Entry.Ty = IntPtrTy;
5932       Args.push_back(Entry);
5933       Entry.Node = Size;
5934       Args.push_back(Entry);
5935       std::pair<SDValue,SDValue> CallResult =
5936         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5937                     CallingConv::C, false,
5938                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5939       return CallResult.second;
5940     }
5941
5942     // Otherwise have the target-independent code call memset.
5943     return SDValue();
5944   }
5945
5946   uint64_t SizeVal = ConstantSize->getZExtValue();
5947   SDValue InFlag(0, 0);
5948   MVT AVT;
5949   SDValue Count;
5950   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5951   unsigned BytesLeft = 0;
5952   bool TwoRepStos = false;
5953   if (ValC) {
5954     unsigned ValReg;
5955     uint64_t Val = ValC->getZExtValue() & 255;
5956
5957     // If the value is a constant, then we can potentially use larger sets.
5958     switch (Align & 3) {
5959     case 2:   // WORD aligned
5960       AVT = MVT::i16;
5961       ValReg = X86::AX;
5962       Val = (Val << 8) | Val;
5963       break;
5964     case 0:  // DWORD aligned
5965       AVT = MVT::i32;
5966       ValReg = X86::EAX;
5967       Val = (Val << 8)  | Val;
5968       Val = (Val << 16) | Val;
5969       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5970         AVT = MVT::i64;
5971         ValReg = X86::RAX;
5972         Val = (Val << 32) | Val;
5973       }
5974       break;
5975     default:  // Byte aligned
5976       AVT = MVT::i8;
5977       ValReg = X86::AL;
5978       Count = DAG.getIntPtrConstant(SizeVal);
5979       break;
5980     }
5981
5982     if (AVT.bitsGT(MVT::i8)) {
5983       unsigned UBytes = AVT.getSizeInBits() / 8;
5984       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5985       BytesLeft = SizeVal % UBytes;
5986     }
5987
5988     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5989                               InFlag);
5990     InFlag = Chain.getValue(1);
5991   } else {
5992     AVT = MVT::i8;
5993     Count  = DAG.getIntPtrConstant(SizeVal);
5994     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5995     InFlag = Chain.getValue(1);
5996   }
5997
5998   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5999                                                               X86::ECX,
6000                             Count, InFlag);
6001   InFlag = Chain.getValue(1);
6002   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6003                                                               X86::EDI,
6004                             Dst, InFlag);
6005   InFlag = Chain.getValue(1);
6006
6007   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6008   SmallVector<SDValue, 8> Ops;
6009   Ops.push_back(Chain);
6010   Ops.push_back(DAG.getValueType(AVT));
6011   Ops.push_back(InFlag);
6012   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6013
6014   if (TwoRepStos) {
6015     InFlag = Chain.getValue(1);
6016     Count  = Size;
6017     MVT CVT = Count.getValueType();
6018     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6019                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6020     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6021                                                              X86::ECX,
6022                               Left, InFlag);
6023     InFlag = Chain.getValue(1);
6024     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6025     Ops.clear();
6026     Ops.push_back(Chain);
6027     Ops.push_back(DAG.getValueType(MVT::i8));
6028     Ops.push_back(InFlag);
6029     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6030   } else if (BytesLeft) {
6031     // Handle the last 1 - 7 bytes.
6032     unsigned Offset = SizeVal - BytesLeft;
6033     MVT AddrVT = Dst.getValueType();
6034     MVT SizeVT = Size.getValueType();
6035
6036     Chain = DAG.getMemset(Chain, dl,
6037                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6038                                       DAG.getConstant(Offset, AddrVT)),
6039                           Src,
6040                           DAG.getConstant(BytesLeft, SizeVT),
6041                           Align, DstSV, DstSVOff + Offset);
6042   }
6043
6044   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6045   return Chain;
6046 }
6047
6048 SDValue
6049 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6050                                       SDValue Chain, SDValue Dst, SDValue Src,
6051                                       SDValue Size, unsigned Align,
6052                                       bool AlwaysInline,
6053                                       const Value *DstSV, uint64_t DstSVOff,
6054                                       const Value *SrcSV, uint64_t SrcSVOff) {
6055   // This requires the copy size to be a constant, preferrably
6056   // within a subtarget-specific limit.
6057   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6058   if (!ConstantSize)
6059     return SDValue();
6060   uint64_t SizeVal = ConstantSize->getZExtValue();
6061   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6062     return SDValue();
6063
6064   /// If not DWORD aligned, call the library.
6065   if ((Align & 3) != 0)
6066     return SDValue();
6067
6068   // DWORD aligned
6069   MVT AVT = MVT::i32;
6070   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6071     AVT = MVT::i64;
6072
6073   unsigned UBytes = AVT.getSizeInBits() / 8;
6074   unsigned CountVal = SizeVal / UBytes;
6075   SDValue Count = DAG.getIntPtrConstant(CountVal);
6076   unsigned BytesLeft = SizeVal % UBytes;
6077
6078   SDValue InFlag(0, 0);
6079   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6080                                                               X86::ECX,
6081                             Count, InFlag);
6082   InFlag = Chain.getValue(1);
6083   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6084                                                              X86::EDI,
6085                             Dst, InFlag);
6086   InFlag = Chain.getValue(1);
6087   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6088                                                               X86::ESI,
6089                             Src, InFlag);
6090   InFlag = Chain.getValue(1);
6091
6092   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6093   SmallVector<SDValue, 8> Ops;
6094   Ops.push_back(Chain);
6095   Ops.push_back(DAG.getValueType(AVT));
6096   Ops.push_back(InFlag);
6097   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6098
6099   SmallVector<SDValue, 4> Results;
6100   Results.push_back(RepMovs);
6101   if (BytesLeft) {
6102     // Handle the last 1 - 7 bytes.
6103     unsigned Offset = SizeVal - BytesLeft;
6104     MVT DstVT = Dst.getValueType();
6105     MVT SrcVT = Src.getValueType();
6106     MVT SizeVT = Size.getValueType();
6107     Results.push_back(DAG.getMemcpy(Chain, dl,
6108                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6109                                                 DAG.getConstant(Offset, DstVT)),
6110                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6111                                                 DAG.getConstant(Offset, SrcVT)),
6112                                     DAG.getConstant(BytesLeft, SizeVT),
6113                                     Align, AlwaysInline,
6114                                     DstSV, DstSVOff + Offset,
6115                                     SrcSV, SrcSVOff + Offset));
6116   }
6117
6118   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6119                      &Results[0], Results.size());
6120 }
6121
6122 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6123   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6124   DebugLoc dl = Op.getDebugLoc();
6125
6126   if (!Subtarget->is64Bit()) {
6127     // vastart just stores the address of the VarArgsFrameIndex slot into the
6128     // memory location argument.
6129     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6130     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6131   }
6132
6133   // __va_list_tag:
6134   //   gp_offset         (0 - 6 * 8)
6135   //   fp_offset         (48 - 48 + 8 * 16)
6136   //   overflow_arg_area (point to parameters coming in memory).
6137   //   reg_save_area
6138   SmallVector<SDValue, 8> MemOps;
6139   SDValue FIN = Op.getOperand(1);
6140   // Store gp_offset
6141   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6142                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6143                                  FIN, SV, 0);
6144   MemOps.push_back(Store);
6145
6146   // Store fp_offset
6147   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6148                     FIN, DAG.getIntPtrConstant(4));
6149   Store = DAG.getStore(Op.getOperand(0), dl,
6150                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6151                        FIN, SV, 0);
6152   MemOps.push_back(Store);
6153
6154   // Store ptr to overflow_arg_area
6155   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6156                     FIN, DAG.getIntPtrConstant(4));
6157   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6158   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6159   MemOps.push_back(Store);
6160
6161   // Store ptr to reg_save_area.
6162   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6163                     FIN, DAG.getIntPtrConstant(8));
6164   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6165   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6166   MemOps.push_back(Store);
6167   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6168                      &MemOps[0], MemOps.size());
6169 }
6170
6171 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6172   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6173   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6174   SDValue Chain = Op.getOperand(0);
6175   SDValue SrcPtr = Op.getOperand(1);
6176   SDValue SrcSV = Op.getOperand(2);
6177
6178   assert(0 && "VAArgInst is not yet implemented for x86-64!");
6179   abort();
6180   return SDValue();
6181 }
6182
6183 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6184   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6185   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6186   SDValue Chain = Op.getOperand(0);
6187   SDValue DstPtr = Op.getOperand(1);
6188   SDValue SrcPtr = Op.getOperand(2);
6189   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6190   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6191   DebugLoc dl = Op.getDebugLoc();
6192
6193   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6194                        DAG.getIntPtrConstant(24), 8, false,
6195                        DstSV, 0, SrcSV, 0);
6196 }
6197
6198 SDValue
6199 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6200   DebugLoc dl = Op.getDebugLoc();
6201   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6202   switch (IntNo) {
6203   default: return SDValue();    // Don't custom lower most intrinsics.
6204   // Comparison intrinsics.
6205   case Intrinsic::x86_sse_comieq_ss:
6206   case Intrinsic::x86_sse_comilt_ss:
6207   case Intrinsic::x86_sse_comile_ss:
6208   case Intrinsic::x86_sse_comigt_ss:
6209   case Intrinsic::x86_sse_comige_ss:
6210   case Intrinsic::x86_sse_comineq_ss:
6211   case Intrinsic::x86_sse_ucomieq_ss:
6212   case Intrinsic::x86_sse_ucomilt_ss:
6213   case Intrinsic::x86_sse_ucomile_ss:
6214   case Intrinsic::x86_sse_ucomigt_ss:
6215   case Intrinsic::x86_sse_ucomige_ss:
6216   case Intrinsic::x86_sse_ucomineq_ss:
6217   case Intrinsic::x86_sse2_comieq_sd:
6218   case Intrinsic::x86_sse2_comilt_sd:
6219   case Intrinsic::x86_sse2_comile_sd:
6220   case Intrinsic::x86_sse2_comigt_sd:
6221   case Intrinsic::x86_sse2_comige_sd:
6222   case Intrinsic::x86_sse2_comineq_sd:
6223   case Intrinsic::x86_sse2_ucomieq_sd:
6224   case Intrinsic::x86_sse2_ucomilt_sd:
6225   case Intrinsic::x86_sse2_ucomile_sd:
6226   case Intrinsic::x86_sse2_ucomigt_sd:
6227   case Intrinsic::x86_sse2_ucomige_sd:
6228   case Intrinsic::x86_sse2_ucomineq_sd: {
6229     unsigned Opc = 0;
6230     ISD::CondCode CC = ISD::SETCC_INVALID;
6231     switch (IntNo) {
6232     default: break;
6233     case Intrinsic::x86_sse_comieq_ss:
6234     case Intrinsic::x86_sse2_comieq_sd:
6235       Opc = X86ISD::COMI;
6236       CC = ISD::SETEQ;
6237       break;
6238     case Intrinsic::x86_sse_comilt_ss:
6239     case Intrinsic::x86_sse2_comilt_sd:
6240       Opc = X86ISD::COMI;
6241       CC = ISD::SETLT;
6242       break;
6243     case Intrinsic::x86_sse_comile_ss:
6244     case Intrinsic::x86_sse2_comile_sd:
6245       Opc = X86ISD::COMI;
6246       CC = ISD::SETLE;
6247       break;
6248     case Intrinsic::x86_sse_comigt_ss:
6249     case Intrinsic::x86_sse2_comigt_sd:
6250       Opc = X86ISD::COMI;
6251       CC = ISD::SETGT;
6252       break;
6253     case Intrinsic::x86_sse_comige_ss:
6254     case Intrinsic::x86_sse2_comige_sd:
6255       Opc = X86ISD::COMI;
6256       CC = ISD::SETGE;
6257       break;
6258     case Intrinsic::x86_sse_comineq_ss:
6259     case Intrinsic::x86_sse2_comineq_sd:
6260       Opc = X86ISD::COMI;
6261       CC = ISD::SETNE;
6262       break;
6263     case Intrinsic::x86_sse_ucomieq_ss:
6264     case Intrinsic::x86_sse2_ucomieq_sd:
6265       Opc = X86ISD::UCOMI;
6266       CC = ISD::SETEQ;
6267       break;
6268     case Intrinsic::x86_sse_ucomilt_ss:
6269     case Intrinsic::x86_sse2_ucomilt_sd:
6270       Opc = X86ISD::UCOMI;
6271       CC = ISD::SETLT;
6272       break;
6273     case Intrinsic::x86_sse_ucomile_ss:
6274     case Intrinsic::x86_sse2_ucomile_sd:
6275       Opc = X86ISD::UCOMI;
6276       CC = ISD::SETLE;
6277       break;
6278     case Intrinsic::x86_sse_ucomigt_ss:
6279     case Intrinsic::x86_sse2_ucomigt_sd:
6280       Opc = X86ISD::UCOMI;
6281       CC = ISD::SETGT;
6282       break;
6283     case Intrinsic::x86_sse_ucomige_ss:
6284     case Intrinsic::x86_sse2_ucomige_sd:
6285       Opc = X86ISD::UCOMI;
6286       CC = ISD::SETGE;
6287       break;
6288     case Intrinsic::x86_sse_ucomineq_ss:
6289     case Intrinsic::x86_sse2_ucomineq_sd:
6290       Opc = X86ISD::UCOMI;
6291       CC = ISD::SETNE;
6292       break;
6293     }
6294
6295     SDValue LHS = Op.getOperand(1);
6296     SDValue RHS = Op.getOperand(2);
6297     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6298     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6299     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6300                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6301     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6302   }
6303
6304   // Fix vector shift instructions where the last operand is a non-immediate
6305   // i32 value.
6306   case Intrinsic::x86_sse2_pslli_w:
6307   case Intrinsic::x86_sse2_pslli_d:
6308   case Intrinsic::x86_sse2_pslli_q:
6309   case Intrinsic::x86_sse2_psrli_w:
6310   case Intrinsic::x86_sse2_psrli_d:
6311   case Intrinsic::x86_sse2_psrli_q:
6312   case Intrinsic::x86_sse2_psrai_w:
6313   case Intrinsic::x86_sse2_psrai_d:
6314   case Intrinsic::x86_mmx_pslli_w:
6315   case Intrinsic::x86_mmx_pslli_d:
6316   case Intrinsic::x86_mmx_pslli_q:
6317   case Intrinsic::x86_mmx_psrli_w:
6318   case Intrinsic::x86_mmx_psrli_d:
6319   case Intrinsic::x86_mmx_psrli_q:
6320   case Intrinsic::x86_mmx_psrai_w:
6321   case Intrinsic::x86_mmx_psrai_d: {
6322     SDValue ShAmt = Op.getOperand(2);
6323     if (isa<ConstantSDNode>(ShAmt))
6324       return SDValue();
6325
6326     unsigned NewIntNo = 0;
6327     MVT ShAmtVT = MVT::v4i32;
6328     switch (IntNo) {
6329     case Intrinsic::x86_sse2_pslli_w:
6330       NewIntNo = Intrinsic::x86_sse2_psll_w;
6331       break;
6332     case Intrinsic::x86_sse2_pslli_d:
6333       NewIntNo = Intrinsic::x86_sse2_psll_d;
6334       break;
6335     case Intrinsic::x86_sse2_pslli_q:
6336       NewIntNo = Intrinsic::x86_sse2_psll_q;
6337       break;
6338     case Intrinsic::x86_sse2_psrli_w:
6339       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6340       break;
6341     case Intrinsic::x86_sse2_psrli_d:
6342       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6343       break;
6344     case Intrinsic::x86_sse2_psrli_q:
6345       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6346       break;
6347     case Intrinsic::x86_sse2_psrai_w:
6348       NewIntNo = Intrinsic::x86_sse2_psra_w;
6349       break;
6350     case Intrinsic::x86_sse2_psrai_d:
6351       NewIntNo = Intrinsic::x86_sse2_psra_d;
6352       break;
6353     default: {
6354       ShAmtVT = MVT::v2i32;
6355       switch (IntNo) {
6356       case Intrinsic::x86_mmx_pslli_w:
6357         NewIntNo = Intrinsic::x86_mmx_psll_w;
6358         break;
6359       case Intrinsic::x86_mmx_pslli_d:
6360         NewIntNo = Intrinsic::x86_mmx_psll_d;
6361         break;
6362       case Intrinsic::x86_mmx_pslli_q:
6363         NewIntNo = Intrinsic::x86_mmx_psll_q;
6364         break;
6365       case Intrinsic::x86_mmx_psrli_w:
6366         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6367         break;
6368       case Intrinsic::x86_mmx_psrli_d:
6369         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6370         break;
6371       case Intrinsic::x86_mmx_psrli_q:
6372         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6373         break;
6374       case Intrinsic::x86_mmx_psrai_w:
6375         NewIntNo = Intrinsic::x86_mmx_psra_w;
6376         break;
6377       case Intrinsic::x86_mmx_psrai_d:
6378         NewIntNo = Intrinsic::x86_mmx_psra_d;
6379         break;
6380       default: abort();  // Can't reach here.
6381       }
6382       break;
6383     }
6384     }
6385     MVT VT = Op.getValueType();
6386     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6387                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6388     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6389                        DAG.getConstant(NewIntNo, MVT::i32),
6390                        Op.getOperand(1), ShAmt);
6391   }
6392   }
6393 }
6394
6395 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6396   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6397   DebugLoc dl = Op.getDebugLoc();
6398
6399   if (Depth > 0) {
6400     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6401     SDValue Offset =
6402       DAG.getConstant(TD->getPointerSize(),
6403                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6404     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6405                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6406                                    FrameAddr, Offset),
6407                        NULL, 0);
6408   }
6409
6410   // Just load the return address.
6411   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6412   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6413                      RetAddrFI, NULL, 0);
6414 }
6415
6416 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6417   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6418   MFI->setFrameAddressIsTaken(true);
6419   MVT VT = Op.getValueType();
6420   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6421   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6422   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6423   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6424   while (Depth--)
6425     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6426   return FrameAddr;
6427 }
6428
6429 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6430                                                      SelectionDAG &DAG) {
6431   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6432 }
6433
6434 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6435 {
6436   MachineFunction &MF = DAG.getMachineFunction();
6437   SDValue Chain     = Op.getOperand(0);
6438   SDValue Offset    = Op.getOperand(1);
6439   SDValue Handler   = Op.getOperand(2);
6440   DebugLoc dl       = Op.getDebugLoc();
6441
6442   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6443                                   getPointerTy());
6444   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6445
6446   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6447                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6448   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6449   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6450   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6451   MF.getRegInfo().addLiveOut(StoreAddrReg);
6452
6453   return DAG.getNode(X86ISD::EH_RETURN, dl,
6454                      MVT::Other,
6455                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6456 }
6457
6458 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6459                                              SelectionDAG &DAG) {
6460   SDValue Root = Op.getOperand(0);
6461   SDValue Trmp = Op.getOperand(1); // trampoline
6462   SDValue FPtr = Op.getOperand(2); // nested function
6463   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6464   DebugLoc dl  = Op.getDebugLoc();
6465
6466   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6467
6468   const X86InstrInfo *TII =
6469     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6470
6471   if (Subtarget->is64Bit()) {
6472     SDValue OutChains[6];
6473
6474     // Large code-model.
6475
6476     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6477     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6478
6479     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6480     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6481
6482     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6483
6484     // Load the pointer to the nested function into R11.
6485     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6486     SDValue Addr = Trmp;
6487     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6488                                 Addr, TrmpAddr, 0);
6489
6490     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6491                        DAG.getConstant(2, MVT::i64));
6492     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6493
6494     // Load the 'nest' parameter value into R10.
6495     // R10 is specified in X86CallingConv.td
6496     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6497     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6498                        DAG.getConstant(10, MVT::i64));
6499     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6500                                 Addr, TrmpAddr, 10);
6501
6502     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6503                        DAG.getConstant(12, MVT::i64));
6504     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6505
6506     // Jump to the nested function.
6507     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6508     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6509                        DAG.getConstant(20, MVT::i64));
6510     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6511                                 Addr, TrmpAddr, 20);
6512
6513     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6514     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6515                        DAG.getConstant(22, MVT::i64));
6516     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6517                                 TrmpAddr, 22);
6518
6519     SDValue Ops[] =
6520       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6521     return DAG.getMergeValues(Ops, 2, dl);
6522   } else {
6523     const Function *Func =
6524       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6525     unsigned CC = Func->getCallingConv();
6526     unsigned NestReg;
6527
6528     switch (CC) {
6529     default:
6530       assert(0 && "Unsupported calling convention");
6531     case CallingConv::C:
6532     case CallingConv::X86_StdCall: {
6533       // Pass 'nest' parameter in ECX.
6534       // Must be kept in sync with X86CallingConv.td
6535       NestReg = X86::ECX;
6536
6537       // Check that ECX wasn't needed by an 'inreg' parameter.
6538       const FunctionType *FTy = Func->getFunctionType();
6539       const AttrListPtr &Attrs = Func->getAttributes();
6540
6541       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6542         unsigned InRegCount = 0;
6543         unsigned Idx = 1;
6544
6545         for (FunctionType::param_iterator I = FTy->param_begin(),
6546              E = FTy->param_end(); I != E; ++I, ++Idx)
6547           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6548             // FIXME: should only count parameters that are lowered to integers.
6549             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6550
6551         if (InRegCount > 2) {
6552           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6553           abort();
6554         }
6555       }
6556       break;
6557     }
6558     case CallingConv::X86_FastCall:
6559     case CallingConv::Fast:
6560       // Pass 'nest' parameter in EAX.
6561       // Must be kept in sync with X86CallingConv.td
6562       NestReg = X86::EAX;
6563       break;
6564     }
6565
6566     SDValue OutChains[4];
6567     SDValue Addr, Disp;
6568
6569     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6570                        DAG.getConstant(10, MVT::i32));
6571     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6572
6573     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6574     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6575     OutChains[0] = DAG.getStore(Root, dl,
6576                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6577                                 Trmp, TrmpAddr, 0);
6578
6579     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6580                        DAG.getConstant(1, MVT::i32));
6581     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6582
6583     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6584     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6585                        DAG.getConstant(5, MVT::i32));
6586     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6587                                 TrmpAddr, 5, false, 1);
6588
6589     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6590                        DAG.getConstant(6, MVT::i32));
6591     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6592
6593     SDValue Ops[] =
6594       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6595     return DAG.getMergeValues(Ops, 2, dl);
6596   }
6597 }
6598
6599 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6600   /*
6601    The rounding mode is in bits 11:10 of FPSR, and has the following
6602    settings:
6603      00 Round to nearest
6604      01 Round to -inf
6605      10 Round to +inf
6606      11 Round to 0
6607
6608   FLT_ROUNDS, on the other hand, expects the following:
6609     -1 Undefined
6610      0 Round to 0
6611      1 Round to nearest
6612      2 Round to +inf
6613      3 Round to -inf
6614
6615   To perform the conversion, we do:
6616     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6617   */
6618
6619   MachineFunction &MF = DAG.getMachineFunction();
6620   const TargetMachine &TM = MF.getTarget();
6621   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6622   unsigned StackAlignment = TFI.getStackAlignment();
6623   MVT VT = Op.getValueType();
6624   DebugLoc dl = Op.getDebugLoc();
6625
6626   // Save FP Control Word to stack slot
6627   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6628   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6629
6630   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6631                               DAG.getEntryNode(), StackSlot);
6632
6633   // Load FP Control Word from stack slot
6634   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6635
6636   // Transform as necessary
6637   SDValue CWD1 =
6638     DAG.getNode(ISD::SRL, dl, MVT::i16,
6639                 DAG.getNode(ISD::AND, dl, MVT::i16,
6640                             CWD, DAG.getConstant(0x800, MVT::i16)),
6641                 DAG.getConstant(11, MVT::i8));
6642   SDValue CWD2 =
6643     DAG.getNode(ISD::SRL, dl, MVT::i16,
6644                 DAG.getNode(ISD::AND, dl, MVT::i16,
6645                             CWD, DAG.getConstant(0x400, MVT::i16)),
6646                 DAG.getConstant(9, MVT::i8));
6647
6648   SDValue RetVal =
6649     DAG.getNode(ISD::AND, dl, MVT::i16,
6650                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6651                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6652                             DAG.getConstant(1, MVT::i16)),
6653                 DAG.getConstant(3, MVT::i16));
6654
6655
6656   return DAG.getNode((VT.getSizeInBits() < 16 ?
6657                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6658 }
6659
6660 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6661   MVT VT = Op.getValueType();
6662   MVT OpVT = VT;
6663   unsigned NumBits = VT.getSizeInBits();
6664   DebugLoc dl = Op.getDebugLoc();
6665
6666   Op = Op.getOperand(0);
6667   if (VT == MVT::i8) {
6668     // Zero extend to i32 since there is not an i8 bsr.
6669     OpVT = MVT::i32;
6670     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6671   }
6672
6673   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6674   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6675   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6676
6677   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6678   SmallVector<SDValue, 4> Ops;
6679   Ops.push_back(Op);
6680   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6681   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6682   Ops.push_back(Op.getValue(1));
6683   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6684
6685   // Finally xor with NumBits-1.
6686   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6687
6688   if (VT == MVT::i8)
6689     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6690   return Op;
6691 }
6692
6693 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6694   MVT VT = Op.getValueType();
6695   MVT OpVT = VT;
6696   unsigned NumBits = VT.getSizeInBits();
6697   DebugLoc dl = Op.getDebugLoc();
6698
6699   Op = Op.getOperand(0);
6700   if (VT == MVT::i8) {
6701     OpVT = MVT::i32;
6702     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6703   }
6704
6705   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6706   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6707   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6708
6709   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6710   SmallVector<SDValue, 4> Ops;
6711   Ops.push_back(Op);
6712   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6713   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6714   Ops.push_back(Op.getValue(1));
6715   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6716
6717   if (VT == MVT::i8)
6718     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6719   return Op;
6720 }
6721
6722 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6723   MVT VT = Op.getValueType();
6724   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6725   DebugLoc dl = Op.getDebugLoc();
6726
6727   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6728   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6729   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6730   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6731   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6732   //
6733   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6734   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6735   //  return AloBlo + AloBhi + AhiBlo;
6736
6737   SDValue A = Op.getOperand(0);
6738   SDValue B = Op.getOperand(1);
6739
6740   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6741                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6742                        A, DAG.getConstant(32, MVT::i32));
6743   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6744                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6745                        B, DAG.getConstant(32, MVT::i32));
6746   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6747                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6748                        A, B);
6749   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6750                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6751                        A, Bhi);
6752   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6753                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6754                        Ahi, B);
6755   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6756                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6757                        AloBhi, DAG.getConstant(32, MVT::i32));
6758   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6759                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6760                        AhiBlo, DAG.getConstant(32, MVT::i32));
6761   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6762   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6763   return Res;
6764 }
6765
6766
6767 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6768   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6769   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6770   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6771   // has only one use.
6772   SDNode *N = Op.getNode();
6773   SDValue LHS = N->getOperand(0);
6774   SDValue RHS = N->getOperand(1);
6775   unsigned BaseOp = 0;
6776   unsigned Cond = 0;
6777   DebugLoc dl = Op.getDebugLoc();
6778
6779   switch (Op.getOpcode()) {
6780   default: assert(0 && "Unknown ovf instruction!");
6781   case ISD::SADDO:
6782     // A subtract of one will be selected as a INC. Note that INC doesn't
6783     // set CF, so we can't do this for UADDO.
6784     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6785       if (C->getAPIntValue() == 1) {
6786         BaseOp = X86ISD::INC;
6787         Cond = X86::COND_O;
6788         break;
6789       }
6790     BaseOp = X86ISD::ADD;
6791     Cond = X86::COND_O;
6792     break;
6793   case ISD::UADDO:
6794     BaseOp = X86ISD::ADD;
6795     Cond = X86::COND_B;
6796     break;
6797   case ISD::SSUBO:
6798     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6799     // set CF, so we can't do this for USUBO.
6800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6801       if (C->getAPIntValue() == 1) {
6802         BaseOp = X86ISD::DEC;
6803         Cond = X86::COND_O;
6804         break;
6805       }
6806     BaseOp = X86ISD::SUB;
6807     Cond = X86::COND_O;
6808     break;
6809   case ISD::USUBO:
6810     BaseOp = X86ISD::SUB;
6811     Cond = X86::COND_B;
6812     break;
6813   case ISD::SMULO:
6814     BaseOp = X86ISD::SMUL;
6815     Cond = X86::COND_O;
6816     break;
6817   case ISD::UMULO:
6818     BaseOp = X86ISD::UMUL;
6819     Cond = X86::COND_B;
6820     break;
6821   }
6822
6823   // Also sets EFLAGS.
6824   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6825   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6826
6827   SDValue SetCC =
6828     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6829                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6830
6831   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6832   return Sum;
6833 }
6834
6835 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6836   MVT T = Op.getValueType();
6837   DebugLoc dl = Op.getDebugLoc();
6838   unsigned Reg = 0;
6839   unsigned size = 0;
6840   switch(T.getSimpleVT()) {
6841   default:
6842     assert(false && "Invalid value type!");
6843   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6844   case MVT::i16: Reg = X86::AX;  size = 2; break;
6845   case MVT::i32: Reg = X86::EAX; size = 4; break;
6846   case MVT::i64:
6847     assert(Subtarget->is64Bit() && "Node not type legal!");
6848     Reg = X86::RAX; size = 8;
6849     break;
6850   }
6851   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6852                                     Op.getOperand(2), SDValue());
6853   SDValue Ops[] = { cpIn.getValue(0),
6854                     Op.getOperand(1),
6855                     Op.getOperand(3),
6856                     DAG.getTargetConstant(size, MVT::i8),
6857                     cpIn.getValue(1) };
6858   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6859   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6860   SDValue cpOut =
6861     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6862   return cpOut;
6863 }
6864
6865 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6866                                                  SelectionDAG &DAG) {
6867   assert(Subtarget->is64Bit() && "Result not type legalized?");
6868   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6869   SDValue TheChain = Op.getOperand(0);
6870   DebugLoc dl = Op.getDebugLoc();
6871   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6872   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6873   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6874                                    rax.getValue(2));
6875   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6876                             DAG.getConstant(32, MVT::i8));
6877   SDValue Ops[] = {
6878     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6879     rdx.getValue(1)
6880   };
6881   return DAG.getMergeValues(Ops, 2, dl);
6882 }
6883
6884 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6885   SDNode *Node = Op.getNode();
6886   DebugLoc dl = Node->getDebugLoc();
6887   MVT T = Node->getValueType(0);
6888   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6889                               DAG.getConstant(0, T), Node->getOperand(2));
6890   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6891                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6892                        Node->getOperand(0),
6893                        Node->getOperand(1), negOp,
6894                        cast<AtomicSDNode>(Node)->getSrcValue(),
6895                        cast<AtomicSDNode>(Node)->getAlignment());
6896 }
6897
6898 /// LowerOperation - Provide custom lowering hooks for some operations.
6899 ///
6900 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6901   switch (Op.getOpcode()) {
6902   default: assert(0 && "Should not custom lower this!");
6903   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6904   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6905   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6906   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6907   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6908   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6909   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6910   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6911   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6912   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6913   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6914   case ISD::SHL_PARTS:
6915   case ISD::SRA_PARTS:
6916   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6917   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6918   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6919   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6920   case ISD::FABS:               return LowerFABS(Op, DAG);
6921   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6922   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6923   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6924   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6925   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6926   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6927   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6928   case ISD::CALL:               return LowerCALL(Op, DAG);
6929   case ISD::RET:                return LowerRET(Op, DAG);
6930   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6931   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6932   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6933   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6934   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6935   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6936   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6937   case ISD::FRAME_TO_ARGS_OFFSET:
6938                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6939   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6940   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6941   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6942   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6943   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6944   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6945   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6946   case ISD::SADDO:
6947   case ISD::UADDO:
6948   case ISD::SSUBO:
6949   case ISD::USUBO:
6950   case ISD::SMULO:
6951   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6952   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6953   }
6954 }
6955
6956 void X86TargetLowering::
6957 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6958                         SelectionDAG &DAG, unsigned NewOp) {
6959   MVT T = Node->getValueType(0);
6960   DebugLoc dl = Node->getDebugLoc();
6961   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6962
6963   SDValue Chain = Node->getOperand(0);
6964   SDValue In1 = Node->getOperand(1);
6965   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6966                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6967   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6968                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6969   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6970   // have a MemOperand.  Pass the info through as a normal operand.
6971   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6972   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6973   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6974   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6975   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6976   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6977   Results.push_back(Result.getValue(2));
6978 }
6979
6980 /// ReplaceNodeResults - Replace a node with an illegal result type
6981 /// with a new node built out of custom code.
6982 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6983                                            SmallVectorImpl<SDValue>&Results,
6984                                            SelectionDAG &DAG) {
6985   DebugLoc dl = N->getDebugLoc();
6986   switch (N->getOpcode()) {
6987   default:
6988     assert(false && "Do not know how to custom type legalize this operation!");
6989     return;
6990   case ISD::FP_TO_SINT: {
6991     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
6992     SDValue FIST = Vals.first, StackSlot = Vals.second;
6993     if (FIST.getNode() != 0) {
6994       MVT VT = N->getValueType(0);
6995       // Return a load from the stack slot.
6996       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6997     }
6998     return;
6999   }
7000   case ISD::READCYCLECOUNTER: {
7001     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7002     SDValue TheChain = N->getOperand(0);
7003     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7004     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7005                                      rd.getValue(1));
7006     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7007                                      eax.getValue(2));
7008     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7009     SDValue Ops[] = { eax, edx };
7010     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7011     Results.push_back(edx.getValue(1));
7012     return;
7013   }
7014   case ISD::ATOMIC_CMP_SWAP: {
7015     MVT T = N->getValueType(0);
7016     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7017     SDValue cpInL, cpInH;
7018     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7019                         DAG.getConstant(0, MVT::i32));
7020     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7021                         DAG.getConstant(1, MVT::i32));
7022     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7023     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7024                              cpInL.getValue(1));
7025     SDValue swapInL, swapInH;
7026     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7027                           DAG.getConstant(0, MVT::i32));
7028     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7029                           DAG.getConstant(1, MVT::i32));
7030     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7031                                cpInH.getValue(1));
7032     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7033                                swapInL.getValue(1));
7034     SDValue Ops[] = { swapInH.getValue(0),
7035                       N->getOperand(1),
7036                       swapInH.getValue(1) };
7037     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7038     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7039     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7040                                         MVT::i32, Result.getValue(1));
7041     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7042                                         MVT::i32, cpOutL.getValue(2));
7043     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7044     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7045     Results.push_back(cpOutH.getValue(1));
7046     return;
7047   }
7048   case ISD::ATOMIC_LOAD_ADD:
7049     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7050     return;
7051   case ISD::ATOMIC_LOAD_AND:
7052     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7053     return;
7054   case ISD::ATOMIC_LOAD_NAND:
7055     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7056     return;
7057   case ISD::ATOMIC_LOAD_OR:
7058     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7059     return;
7060   case ISD::ATOMIC_LOAD_SUB:
7061     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7062     return;
7063   case ISD::ATOMIC_LOAD_XOR:
7064     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7065     return;
7066   case ISD::ATOMIC_SWAP:
7067     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7068     return;
7069   }
7070 }
7071
7072 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7073   switch (Opcode) {
7074   default: return NULL;
7075   case X86ISD::BSF:                return "X86ISD::BSF";
7076   case X86ISD::BSR:                return "X86ISD::BSR";
7077   case X86ISD::SHLD:               return "X86ISD::SHLD";
7078   case X86ISD::SHRD:               return "X86ISD::SHRD";
7079   case X86ISD::FAND:               return "X86ISD::FAND";
7080   case X86ISD::FOR:                return "X86ISD::FOR";
7081   case X86ISD::FXOR:               return "X86ISD::FXOR";
7082   case X86ISD::FSRL:               return "X86ISD::FSRL";
7083   case X86ISD::FILD:               return "X86ISD::FILD";
7084   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7085   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7086   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7087   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7088   case X86ISD::FLD:                return "X86ISD::FLD";
7089   case X86ISD::FST:                return "X86ISD::FST";
7090   case X86ISD::CALL:               return "X86ISD::CALL";
7091   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7092   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7093   case X86ISD::BT:                 return "X86ISD::BT";
7094   case X86ISD::CMP:                return "X86ISD::CMP";
7095   case X86ISD::COMI:               return "X86ISD::COMI";
7096   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7097   case X86ISD::SETCC:              return "X86ISD::SETCC";
7098   case X86ISD::CMOV:               return "X86ISD::CMOV";
7099   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7100   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7101   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7102   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7103   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7104   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7105   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7106   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7107   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7108   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7109   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7110   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7111   case X86ISD::FMAX:               return "X86ISD::FMAX";
7112   case X86ISD::FMIN:               return "X86ISD::FMIN";
7113   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7114   case X86ISD::FRCP:               return "X86ISD::FRCP";
7115   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7116   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7117   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7118   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7119   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7120   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7121   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7122   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7123   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7124   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7125   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7126   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7127   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7128   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7129   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7130   case X86ISD::VSHL:               return "X86ISD::VSHL";
7131   case X86ISD::VSRL:               return "X86ISD::VSRL";
7132   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7133   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7134   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7135   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7136   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7137   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7138   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7139   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7140   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7141   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7142   case X86ISD::ADD:                return "X86ISD::ADD";
7143   case X86ISD::SUB:                return "X86ISD::SUB";
7144   case X86ISD::SMUL:               return "X86ISD::SMUL";
7145   case X86ISD::UMUL:               return "X86ISD::UMUL";
7146   case X86ISD::INC:                return "X86ISD::INC";
7147   case X86ISD::DEC:                return "X86ISD::DEC";
7148   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7149   }
7150 }
7151
7152 // isLegalAddressingMode - Return true if the addressing mode represented
7153 // by AM is legal for this target, for a load/store of the specified type.
7154 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7155                                               const Type *Ty) const {
7156   // X86 supports extremely general addressing modes.
7157
7158   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7159   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7160     return false;
7161
7162   if (AM.BaseGV) {
7163     // We can only fold this if we don't need an extra load.
7164     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
7165       return false;
7166     // If BaseGV requires a register, we cannot also have a BaseReg.
7167     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
7168         AM.HasBaseReg)
7169       return false;
7170
7171     // X86-64 only supports addr of globals in small code model.
7172     if (Subtarget->is64Bit()) {
7173       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7174         return false;
7175       // If lower 4G is not available, then we must use rip-relative addressing.
7176       if (AM.BaseOffs || AM.Scale > 1)
7177         return false;
7178     }
7179   }
7180
7181   switch (AM.Scale) {
7182   case 0:
7183   case 1:
7184   case 2:
7185   case 4:
7186   case 8:
7187     // These scales always work.
7188     break;
7189   case 3:
7190   case 5:
7191   case 9:
7192     // These scales are formed with basereg+scalereg.  Only accept if there is
7193     // no basereg yet.
7194     if (AM.HasBaseReg)
7195       return false;
7196     break;
7197   default:  // Other stuff never works.
7198     return false;
7199   }
7200
7201   return true;
7202 }
7203
7204
7205 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7206   if (!Ty1->isInteger() || !Ty2->isInteger())
7207     return false;
7208   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7209   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7210   if (NumBits1 <= NumBits2)
7211     return false;
7212   return Subtarget->is64Bit() || NumBits1 < 64;
7213 }
7214
7215 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7216   if (!VT1.isInteger() || !VT2.isInteger())
7217     return false;
7218   unsigned NumBits1 = VT1.getSizeInBits();
7219   unsigned NumBits2 = VT2.getSizeInBits();
7220   if (NumBits1 <= NumBits2)
7221     return false;
7222   return Subtarget->is64Bit() || NumBits1 < 64;
7223 }
7224
7225 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7226   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7227   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7228 }
7229
7230 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7231   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7232   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7233 }
7234
7235 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7236 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7237 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7238 /// are assumed to be legal.
7239 bool
7240 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
7241   // Only do shuffles on 128-bit vector types for now.
7242   // FIXME: pshufb, blends
7243   if (VT.getSizeInBits() == 64) return false;
7244   return (Mask.getNode()->getNumOperands() <= 4 ||
7245           isIdentityMask(Mask.getNode()) ||
7246           isIdentityMask(Mask.getNode(), true) ||
7247           isSplatMask(Mask.getNode())  ||
7248           X86::isPSHUFHWMask(Mask.getNode()) ||
7249           X86::isPSHUFLWMask(Mask.getNode()) ||
7250           X86::isUNPCKLMask(Mask.getNode()) ||
7251           X86::isUNPCKHMask(Mask.getNode()) ||
7252           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
7253           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
7254 }
7255
7256 bool
7257 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
7258                                           MVT EVT, SelectionDAG &DAG) const {
7259   unsigned NumElts = BVOps.size();
7260   // Only do shuffles on 128-bit vector types for now.
7261   if (EVT.getSizeInBits() * NumElts == 64) return false;
7262   if (NumElts == 2) return true;
7263   if (NumElts == 4) {
7264     return (isMOVLMask(&BVOps[0], 4)  ||
7265             isCommutedMOVL(&BVOps[0], 4, true) ||
7266             isSHUFPMask(&BVOps[0], 4) ||
7267             isCommutedSHUFP(&BVOps[0], 4));
7268   }
7269   return false;
7270 }
7271
7272 //===----------------------------------------------------------------------===//
7273 //                           X86 Scheduler Hooks
7274 //===----------------------------------------------------------------------===//
7275
7276 // private utility function
7277 MachineBasicBlock *
7278 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7279                                                        MachineBasicBlock *MBB,
7280                                                        unsigned regOpc,
7281                                                        unsigned immOpc,
7282                                                        unsigned LoadOpc,
7283                                                        unsigned CXchgOpc,
7284                                                        unsigned copyOpc,
7285                                                        unsigned notOpc,
7286                                                        unsigned EAXreg,
7287                                                        TargetRegisterClass *RC,
7288                                                        bool invSrc) const {
7289   // For the atomic bitwise operator, we generate
7290   //   thisMBB:
7291   //   newMBB:
7292   //     ld  t1 = [bitinstr.addr]
7293   //     op  t2 = t1, [bitinstr.val]
7294   //     mov EAX = t1
7295   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7296   //     bz  newMBB
7297   //     fallthrough -->nextMBB
7298   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7299   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7300   MachineFunction::iterator MBBIter = MBB;
7301   ++MBBIter;
7302
7303   /// First build the CFG
7304   MachineFunction *F = MBB->getParent();
7305   MachineBasicBlock *thisMBB = MBB;
7306   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7307   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7308   F->insert(MBBIter, newMBB);
7309   F->insert(MBBIter, nextMBB);
7310
7311   // Move all successors to thisMBB to nextMBB
7312   nextMBB->transferSuccessors(thisMBB);
7313
7314   // Update thisMBB to fall through to newMBB
7315   thisMBB->addSuccessor(newMBB);
7316
7317   // newMBB jumps to itself and fall through to nextMBB
7318   newMBB->addSuccessor(nextMBB);
7319   newMBB->addSuccessor(newMBB);
7320
7321   // Insert instructions into newMBB based on incoming instruction
7322   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7323          "unexpected number of operands");
7324   DebugLoc dl = bInstr->getDebugLoc();
7325   MachineOperand& destOper = bInstr->getOperand(0);
7326   MachineOperand* argOpers[2 + X86AddrNumOperands];
7327   int numArgs = bInstr->getNumOperands() - 1;
7328   for (int i=0; i < numArgs; ++i)
7329     argOpers[i] = &bInstr->getOperand(i+1);
7330
7331   // x86 address has 4 operands: base, index, scale, and displacement
7332   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7333   int valArgIndx = lastAddrIndx + 1;
7334
7335   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7336   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7337   for (int i=0; i <= lastAddrIndx; ++i)
7338     (*MIB).addOperand(*argOpers[i]);
7339
7340   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7341   if (invSrc) {
7342     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7343   }
7344   else
7345     tt = t1;
7346
7347   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7348   assert((argOpers[valArgIndx]->isReg() ||
7349           argOpers[valArgIndx]->isImm()) &&
7350          "invalid operand");
7351   if (argOpers[valArgIndx]->isReg())
7352     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7353   else
7354     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7355   MIB.addReg(tt);
7356   (*MIB).addOperand(*argOpers[valArgIndx]);
7357
7358   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7359   MIB.addReg(t1);
7360
7361   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7362   for (int i=0; i <= lastAddrIndx; ++i)
7363     (*MIB).addOperand(*argOpers[i]);
7364   MIB.addReg(t2);
7365   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7366   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7367
7368   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7369   MIB.addReg(EAXreg);
7370
7371   // insert branch
7372   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7373
7374   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7375   return nextMBB;
7376 }
7377
7378 // private utility function:  64 bit atomics on 32 bit host.
7379 MachineBasicBlock *
7380 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7381                                                        MachineBasicBlock *MBB,
7382                                                        unsigned regOpcL,
7383                                                        unsigned regOpcH,
7384                                                        unsigned immOpcL,
7385                                                        unsigned immOpcH,
7386                                                        bool invSrc) const {
7387   // For the atomic bitwise operator, we generate
7388   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7389   //     ld t1,t2 = [bitinstr.addr]
7390   //   newMBB:
7391   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7392   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7393   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7394   //     mov ECX, EBX <- t5, t6
7395   //     mov EAX, EDX <- t1, t2
7396   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7397   //     mov t3, t4 <- EAX, EDX
7398   //     bz  newMBB
7399   //     result in out1, out2
7400   //     fallthrough -->nextMBB
7401
7402   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7403   const unsigned LoadOpc = X86::MOV32rm;
7404   const unsigned copyOpc = X86::MOV32rr;
7405   const unsigned NotOpc = X86::NOT32r;
7406   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7407   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7408   MachineFunction::iterator MBBIter = MBB;
7409   ++MBBIter;
7410
7411   /// First build the CFG
7412   MachineFunction *F = MBB->getParent();
7413   MachineBasicBlock *thisMBB = MBB;
7414   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7415   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7416   F->insert(MBBIter, newMBB);
7417   F->insert(MBBIter, nextMBB);
7418
7419   // Move all successors to thisMBB to nextMBB
7420   nextMBB->transferSuccessors(thisMBB);
7421
7422   // Update thisMBB to fall through to newMBB
7423   thisMBB->addSuccessor(newMBB);
7424
7425   // newMBB jumps to itself and fall through to nextMBB
7426   newMBB->addSuccessor(nextMBB);
7427   newMBB->addSuccessor(newMBB);
7428
7429   DebugLoc dl = bInstr->getDebugLoc();
7430   // Insert instructions into newMBB based on incoming instruction
7431   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7432   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7433          "unexpected number of operands");
7434   MachineOperand& dest1Oper = bInstr->getOperand(0);
7435   MachineOperand& dest2Oper = bInstr->getOperand(1);
7436   MachineOperand* argOpers[2 + X86AddrNumOperands];
7437   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7438     argOpers[i] = &bInstr->getOperand(i+2);
7439
7440   // x86 address has 4 operands: base, index, scale, and displacement
7441   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7442
7443   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7444   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7445   for (int i=0; i <= lastAddrIndx; ++i)
7446     (*MIB).addOperand(*argOpers[i]);
7447   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7448   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7449   // add 4 to displacement.
7450   for (int i=0; i <= lastAddrIndx-2; ++i)
7451     (*MIB).addOperand(*argOpers[i]);
7452   MachineOperand newOp3 = *(argOpers[3]);
7453   if (newOp3.isImm())
7454     newOp3.setImm(newOp3.getImm()+4);
7455   else
7456     newOp3.setOffset(newOp3.getOffset()+4);
7457   (*MIB).addOperand(newOp3);
7458   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7459
7460   // t3/4 are defined later, at the bottom of the loop
7461   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7462   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7463   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7464     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7465   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7466     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7467
7468   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7469   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7470   if (invSrc) {
7471     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7472     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7473   } else {
7474     tt1 = t1;
7475     tt2 = t2;
7476   }
7477
7478   int valArgIndx = lastAddrIndx + 1;
7479   assert((argOpers[valArgIndx]->isReg() ||
7480           argOpers[valArgIndx]->isImm()) &&
7481          "invalid operand");
7482   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7483   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7484   if (argOpers[valArgIndx]->isReg())
7485     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7486   else
7487     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7488   if (regOpcL != X86::MOV32rr)
7489     MIB.addReg(tt1);
7490   (*MIB).addOperand(*argOpers[valArgIndx]);
7491   assert(argOpers[valArgIndx + 1]->isReg() ==
7492          argOpers[valArgIndx]->isReg());
7493   assert(argOpers[valArgIndx + 1]->isImm() ==
7494          argOpers[valArgIndx]->isImm());
7495   if (argOpers[valArgIndx + 1]->isReg())
7496     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7497   else
7498     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7499   if (regOpcH != X86::MOV32rr)
7500     MIB.addReg(tt2);
7501   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7502
7503   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7504   MIB.addReg(t1);
7505   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7506   MIB.addReg(t2);
7507
7508   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7509   MIB.addReg(t5);
7510   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7511   MIB.addReg(t6);
7512
7513   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7514   for (int i=0; i <= lastAddrIndx; ++i)
7515     (*MIB).addOperand(*argOpers[i]);
7516
7517   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7518   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7519
7520   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7521   MIB.addReg(X86::EAX);
7522   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7523   MIB.addReg(X86::EDX);
7524
7525   // insert branch
7526   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7527
7528   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7529   return nextMBB;
7530 }
7531
7532 // private utility function
7533 MachineBasicBlock *
7534 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7535                                                       MachineBasicBlock *MBB,
7536                                                       unsigned cmovOpc) const {
7537   // For the atomic min/max operator, we generate
7538   //   thisMBB:
7539   //   newMBB:
7540   //     ld t1 = [min/max.addr]
7541   //     mov t2 = [min/max.val]
7542   //     cmp  t1, t2
7543   //     cmov[cond] t2 = t1
7544   //     mov EAX = t1
7545   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7546   //     bz   newMBB
7547   //     fallthrough -->nextMBB
7548   //
7549   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7550   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7551   MachineFunction::iterator MBBIter = MBB;
7552   ++MBBIter;
7553
7554   /// First build the CFG
7555   MachineFunction *F = MBB->getParent();
7556   MachineBasicBlock *thisMBB = MBB;
7557   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7558   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7559   F->insert(MBBIter, newMBB);
7560   F->insert(MBBIter, nextMBB);
7561
7562   // Move all successors to thisMBB to nextMBB
7563   nextMBB->transferSuccessors(thisMBB);
7564
7565   // Update thisMBB to fall through to newMBB
7566   thisMBB->addSuccessor(newMBB);
7567
7568   // newMBB jumps to newMBB and fall through to nextMBB
7569   newMBB->addSuccessor(nextMBB);
7570   newMBB->addSuccessor(newMBB);
7571
7572   DebugLoc dl = mInstr->getDebugLoc();
7573   // Insert instructions into newMBB based on incoming instruction
7574   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7575          "unexpected number of operands");
7576   MachineOperand& destOper = mInstr->getOperand(0);
7577   MachineOperand* argOpers[2 + X86AddrNumOperands];
7578   int numArgs = mInstr->getNumOperands() - 1;
7579   for (int i=0; i < numArgs; ++i)
7580     argOpers[i] = &mInstr->getOperand(i+1);
7581
7582   // x86 address has 4 operands: base, index, scale, and displacement
7583   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7584   int valArgIndx = lastAddrIndx + 1;
7585
7586   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7587   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7588   for (int i=0; i <= lastAddrIndx; ++i)
7589     (*MIB).addOperand(*argOpers[i]);
7590
7591   // We only support register and immediate values
7592   assert((argOpers[valArgIndx]->isReg() ||
7593           argOpers[valArgIndx]->isImm()) &&
7594          "invalid operand");
7595
7596   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7597   if (argOpers[valArgIndx]->isReg())
7598     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7599   else
7600     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7601   (*MIB).addOperand(*argOpers[valArgIndx]);
7602
7603   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7604   MIB.addReg(t1);
7605
7606   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7607   MIB.addReg(t1);
7608   MIB.addReg(t2);
7609
7610   // Generate movc
7611   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7612   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7613   MIB.addReg(t2);
7614   MIB.addReg(t1);
7615
7616   // Cmp and exchange if none has modified the memory location
7617   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7618   for (int i=0; i <= lastAddrIndx; ++i)
7619     (*MIB).addOperand(*argOpers[i]);
7620   MIB.addReg(t3);
7621   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7622   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7623
7624   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7625   MIB.addReg(X86::EAX);
7626
7627   // insert branch
7628   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7629
7630   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7631   return nextMBB;
7632 }
7633
7634
7635 MachineBasicBlock *
7636 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7637                                                MachineBasicBlock *BB) const {
7638   DebugLoc dl = MI->getDebugLoc();
7639   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7640   switch (MI->getOpcode()) {
7641   default: assert(false && "Unexpected instr type to insert");
7642   case X86::CMOV_V1I64:
7643   case X86::CMOV_FR32:
7644   case X86::CMOV_FR64:
7645   case X86::CMOV_V4F32:
7646   case X86::CMOV_V2F64:
7647   case X86::CMOV_V2I64: {
7648     // To "insert" a SELECT_CC instruction, we actually have to insert the
7649     // diamond control-flow pattern.  The incoming instruction knows the
7650     // destination vreg to set, the condition code register to branch on, the
7651     // true/false values to select between, and a branch opcode to use.
7652     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7653     MachineFunction::iterator It = BB;
7654     ++It;
7655
7656     //  thisMBB:
7657     //  ...
7658     //   TrueVal = ...
7659     //   cmpTY ccX, r1, r2
7660     //   bCC copy1MBB
7661     //   fallthrough --> copy0MBB
7662     MachineBasicBlock *thisMBB = BB;
7663     MachineFunction *F = BB->getParent();
7664     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7665     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7666     unsigned Opc =
7667       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7668     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7669     F->insert(It, copy0MBB);
7670     F->insert(It, sinkMBB);
7671     // Update machine-CFG edges by transferring all successors of the current
7672     // block to the new block which will contain the Phi node for the select.
7673     sinkMBB->transferSuccessors(BB);
7674
7675     // Add the true and fallthrough blocks as its successors.
7676     BB->addSuccessor(copy0MBB);
7677     BB->addSuccessor(sinkMBB);
7678
7679     //  copy0MBB:
7680     //   %FalseValue = ...
7681     //   # fallthrough to sinkMBB
7682     BB = copy0MBB;
7683
7684     // Update machine-CFG edges
7685     BB->addSuccessor(sinkMBB);
7686
7687     //  sinkMBB:
7688     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7689     //  ...
7690     BB = sinkMBB;
7691     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7692       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7693       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7694
7695     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7696     return BB;
7697   }
7698
7699   case X86::FP32_TO_INT16_IN_MEM:
7700   case X86::FP32_TO_INT32_IN_MEM:
7701   case X86::FP32_TO_INT64_IN_MEM:
7702   case X86::FP64_TO_INT16_IN_MEM:
7703   case X86::FP64_TO_INT32_IN_MEM:
7704   case X86::FP64_TO_INT64_IN_MEM:
7705   case X86::FP80_TO_INT16_IN_MEM:
7706   case X86::FP80_TO_INT32_IN_MEM:
7707   case X86::FP80_TO_INT64_IN_MEM: {
7708     // Change the floating point control register to use "round towards zero"
7709     // mode when truncating to an integer value.
7710     MachineFunction *F = BB->getParent();
7711     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7712     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7713
7714     // Load the old value of the high byte of the control word...
7715     unsigned OldCW =
7716       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7717     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7718                       CWFrameIdx);
7719
7720     // Set the high part to be round to zero...
7721     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7722       .addImm(0xC7F);
7723
7724     // Reload the modified control word now...
7725     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7726
7727     // Restore the memory image of control word to original value
7728     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7729       .addReg(OldCW);
7730
7731     // Get the X86 opcode to use.
7732     unsigned Opc;
7733     switch (MI->getOpcode()) {
7734     default: assert(0 && "illegal opcode!");
7735     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7736     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7737     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7738     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7739     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7740     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7741     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7742     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7743     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7744     }
7745
7746     X86AddressMode AM;
7747     MachineOperand &Op = MI->getOperand(0);
7748     if (Op.isReg()) {
7749       AM.BaseType = X86AddressMode::RegBase;
7750       AM.Base.Reg = Op.getReg();
7751     } else {
7752       AM.BaseType = X86AddressMode::FrameIndexBase;
7753       AM.Base.FrameIndex = Op.getIndex();
7754     }
7755     Op = MI->getOperand(1);
7756     if (Op.isImm())
7757       AM.Scale = Op.getImm();
7758     Op = MI->getOperand(2);
7759     if (Op.isImm())
7760       AM.IndexReg = Op.getImm();
7761     Op = MI->getOperand(3);
7762     if (Op.isGlobal()) {
7763       AM.GV = Op.getGlobal();
7764     } else {
7765       AM.Disp = Op.getImm();
7766     }
7767     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7768                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7769
7770     // Reload the original control word now.
7771     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7772
7773     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7774     return BB;
7775   }
7776   case X86::ATOMAND32:
7777     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7778                                                X86::AND32ri, X86::MOV32rm,
7779                                                X86::LCMPXCHG32, X86::MOV32rr,
7780                                                X86::NOT32r, X86::EAX,
7781                                                X86::GR32RegisterClass);
7782   case X86::ATOMOR32:
7783     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7784                                                X86::OR32ri, X86::MOV32rm,
7785                                                X86::LCMPXCHG32, X86::MOV32rr,
7786                                                X86::NOT32r, X86::EAX,
7787                                                X86::GR32RegisterClass);
7788   case X86::ATOMXOR32:
7789     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7790                                                X86::XOR32ri, X86::MOV32rm,
7791                                                X86::LCMPXCHG32, X86::MOV32rr,
7792                                                X86::NOT32r, X86::EAX,
7793                                                X86::GR32RegisterClass);
7794   case X86::ATOMNAND32:
7795     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7796                                                X86::AND32ri, X86::MOV32rm,
7797                                                X86::LCMPXCHG32, X86::MOV32rr,
7798                                                X86::NOT32r, X86::EAX,
7799                                                X86::GR32RegisterClass, true);
7800   case X86::ATOMMIN32:
7801     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7802   case X86::ATOMMAX32:
7803     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7804   case X86::ATOMUMIN32:
7805     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7806   case X86::ATOMUMAX32:
7807     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7808
7809   case X86::ATOMAND16:
7810     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7811                                                X86::AND16ri, X86::MOV16rm,
7812                                                X86::LCMPXCHG16, X86::MOV16rr,
7813                                                X86::NOT16r, X86::AX,
7814                                                X86::GR16RegisterClass);
7815   case X86::ATOMOR16:
7816     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7817                                                X86::OR16ri, X86::MOV16rm,
7818                                                X86::LCMPXCHG16, X86::MOV16rr,
7819                                                X86::NOT16r, X86::AX,
7820                                                X86::GR16RegisterClass);
7821   case X86::ATOMXOR16:
7822     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7823                                                X86::XOR16ri, X86::MOV16rm,
7824                                                X86::LCMPXCHG16, X86::MOV16rr,
7825                                                X86::NOT16r, X86::AX,
7826                                                X86::GR16RegisterClass);
7827   case X86::ATOMNAND16:
7828     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7829                                                X86::AND16ri, X86::MOV16rm,
7830                                                X86::LCMPXCHG16, X86::MOV16rr,
7831                                                X86::NOT16r, X86::AX,
7832                                                X86::GR16RegisterClass, true);
7833   case X86::ATOMMIN16:
7834     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7835   case X86::ATOMMAX16:
7836     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7837   case X86::ATOMUMIN16:
7838     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7839   case X86::ATOMUMAX16:
7840     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7841
7842   case X86::ATOMAND8:
7843     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7844                                                X86::AND8ri, X86::MOV8rm,
7845                                                X86::LCMPXCHG8, X86::MOV8rr,
7846                                                X86::NOT8r, X86::AL,
7847                                                X86::GR8RegisterClass);
7848   case X86::ATOMOR8:
7849     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7850                                                X86::OR8ri, X86::MOV8rm,
7851                                                X86::LCMPXCHG8, X86::MOV8rr,
7852                                                X86::NOT8r, X86::AL,
7853                                                X86::GR8RegisterClass);
7854   case X86::ATOMXOR8:
7855     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7856                                                X86::XOR8ri, X86::MOV8rm,
7857                                                X86::LCMPXCHG8, X86::MOV8rr,
7858                                                X86::NOT8r, X86::AL,
7859                                                X86::GR8RegisterClass);
7860   case X86::ATOMNAND8:
7861     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7862                                                X86::AND8ri, X86::MOV8rm,
7863                                                X86::LCMPXCHG8, X86::MOV8rr,
7864                                                X86::NOT8r, X86::AL,
7865                                                X86::GR8RegisterClass, true);
7866   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7867   // This group is for 64-bit host.
7868   case X86::ATOMAND64:
7869     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7870                                                X86::AND64ri32, X86::MOV64rm,
7871                                                X86::LCMPXCHG64, X86::MOV64rr,
7872                                                X86::NOT64r, X86::RAX,
7873                                                X86::GR64RegisterClass);
7874   case X86::ATOMOR64:
7875     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7876                                                X86::OR64ri32, X86::MOV64rm,
7877                                                X86::LCMPXCHG64, X86::MOV64rr,
7878                                                X86::NOT64r, X86::RAX,
7879                                                X86::GR64RegisterClass);
7880   case X86::ATOMXOR64:
7881     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7882                                                X86::XOR64ri32, X86::MOV64rm,
7883                                                X86::LCMPXCHG64, X86::MOV64rr,
7884                                                X86::NOT64r, X86::RAX,
7885                                                X86::GR64RegisterClass);
7886   case X86::ATOMNAND64:
7887     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7888                                                X86::AND64ri32, X86::MOV64rm,
7889                                                X86::LCMPXCHG64, X86::MOV64rr,
7890                                                X86::NOT64r, X86::RAX,
7891                                                X86::GR64RegisterClass, true);
7892   case X86::ATOMMIN64:
7893     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7894   case X86::ATOMMAX64:
7895     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7896   case X86::ATOMUMIN64:
7897     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7898   case X86::ATOMUMAX64:
7899     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7900
7901   // This group does 64-bit operations on a 32-bit host.
7902   case X86::ATOMAND6432:
7903     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7904                                                X86::AND32rr, X86::AND32rr,
7905                                                X86::AND32ri, X86::AND32ri,
7906                                                false);
7907   case X86::ATOMOR6432:
7908     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7909                                                X86::OR32rr, X86::OR32rr,
7910                                                X86::OR32ri, X86::OR32ri,
7911                                                false);
7912   case X86::ATOMXOR6432:
7913     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7914                                                X86::XOR32rr, X86::XOR32rr,
7915                                                X86::XOR32ri, X86::XOR32ri,
7916                                                false);
7917   case X86::ATOMNAND6432:
7918     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7919                                                X86::AND32rr, X86::AND32rr,
7920                                                X86::AND32ri, X86::AND32ri,
7921                                                true);
7922   case X86::ATOMADD6432:
7923     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7924                                                X86::ADD32rr, X86::ADC32rr,
7925                                                X86::ADD32ri, X86::ADC32ri,
7926                                                false);
7927   case X86::ATOMSUB6432:
7928     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7929                                                X86::SUB32rr, X86::SBB32rr,
7930                                                X86::SUB32ri, X86::SBB32ri,
7931                                                false);
7932   case X86::ATOMSWAP6432:
7933     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7934                                                X86::MOV32rr, X86::MOV32rr,
7935                                                X86::MOV32ri, X86::MOV32ri,
7936                                                false);
7937   }
7938 }
7939
7940 //===----------------------------------------------------------------------===//
7941 //                           X86 Optimization Hooks
7942 //===----------------------------------------------------------------------===//
7943
7944 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7945                                                        const APInt &Mask,
7946                                                        APInt &KnownZero,
7947                                                        APInt &KnownOne,
7948                                                        const SelectionDAG &DAG,
7949                                                        unsigned Depth) const {
7950   unsigned Opc = Op.getOpcode();
7951   assert((Opc >= ISD::BUILTIN_OP_END ||
7952           Opc == ISD::INTRINSIC_WO_CHAIN ||
7953           Opc == ISD::INTRINSIC_W_CHAIN ||
7954           Opc == ISD::INTRINSIC_VOID) &&
7955          "Should use MaskedValueIsZero if you don't know whether Op"
7956          " is a target node!");
7957
7958   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7959   switch (Opc) {
7960   default: break;
7961   case X86ISD::ADD:
7962   case X86ISD::SUB:
7963   case X86ISD::SMUL:
7964   case X86ISD::UMUL:
7965   case X86ISD::INC:
7966   case X86ISD::DEC:
7967     // These nodes' second result is a boolean.
7968     if (Op.getResNo() == 0)
7969       break;
7970     // Fallthrough
7971   case X86ISD::SETCC:
7972     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7973                                        Mask.getBitWidth() - 1);
7974     break;
7975   }
7976 }
7977
7978 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7979 /// node is a GlobalAddress + offset.
7980 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7981                                        GlobalValue* &GA, int64_t &Offset) const{
7982   if (N->getOpcode() == X86ISD::Wrapper) {
7983     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7984       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7985       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7986       return true;
7987     }
7988   }
7989   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7990 }
7991
7992 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7993                                const TargetLowering &TLI) {
7994   GlobalValue *GV;
7995   int64_t Offset = 0;
7996   if (TLI.isGAPlusOffset(Base, GV, Offset))
7997     return (GV->getAlignment() >= N && (Offset % N) == 0);
7998   // DAG combine handles the stack object case.
7999   return false;
8000 }
8001
8002 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
8003                                      unsigned NumElems, MVT EVT,
8004                                      SDNode *&Base,
8005                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8006                                      const TargetLowering &TLI) {
8007   Base = NULL;
8008   for (unsigned i = 0; i < NumElems; ++i) {
8009     SDValue Idx = PermMask.getOperand(i);
8010     if (Idx.getOpcode() == ISD::UNDEF) {
8011       if (!Base)
8012         return false;
8013       continue;
8014     }
8015
8016     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8017     if (!Elt.getNode() ||
8018         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8019       return false;
8020     if (!Base) {
8021       Base = Elt.getNode();
8022       if (Base->getOpcode() == ISD::UNDEF)
8023         return false;
8024       continue;
8025     }
8026     if (Elt.getOpcode() == ISD::UNDEF)
8027       continue;
8028
8029     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
8030                                EVT.getSizeInBits()/8, i, MFI))
8031       return false;
8032   }
8033   return true;
8034 }
8035
8036 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8037 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8038 /// if the load addresses are consecutive, non-overlapping, and in the right
8039 /// order.  In the case of v2i64, it will see if it can rewrite the
8040 /// shuffle to be an appropriate build vector so it can take advantage of
8041 // performBuildVectorCombine.
8042 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8043                                        const TargetLowering &TLI) {
8044   DebugLoc dl = N->getDebugLoc();
8045   MVT VT = N->getValueType(0);
8046   MVT EVT = VT.getVectorElementType();
8047   SDValue PermMask = N->getOperand(2);
8048   unsigned NumElems = PermMask.getNumOperands();
8049
8050   // For x86-32 machines, if we see an insert and then a shuffle in a v2i64
8051   // where the upper half is 0, it is advantageous to rewrite it as a build
8052   // vector of (0, val) so it can use movq.
8053   if (VT == MVT::v2i64) {
8054     SDValue In[2];
8055     In[0] = N->getOperand(0);
8056     In[1] = N->getOperand(1);
8057     unsigned Idx0 =cast<ConstantSDNode>(PermMask.getOperand(0))->getZExtValue();
8058     unsigned Idx1 =cast<ConstantSDNode>(PermMask.getOperand(1))->getZExtValue();
8059     if (In[0].getValueType().getVectorNumElements() == NumElems &&
8060         In[Idx0/2].getOpcode() == ISD::INSERT_VECTOR_ELT &&
8061         In[Idx1/2].getOpcode() == ISD::BUILD_VECTOR) {
8062       ConstantSDNode* InsertVecIdx =
8063                              dyn_cast<ConstantSDNode>(In[Idx0/2].getOperand(2));
8064       if (InsertVecIdx &&
8065           InsertVecIdx->getZExtValue() == (Idx0 % 2) &&
8066           isZeroNode(In[Idx1/2].getOperand(Idx1 % 2))) {
8067         return DAG.getNode(ISD::BUILD_VECTOR, dl, VT,
8068                            In[Idx0/2].getOperand(1),
8069                            In[Idx1/2].getOperand(Idx1 % 2));
8070       }
8071     }
8072   }
8073
8074   // Try to combine a vector_shuffle into a 128-bit load.
8075   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8076   SDNode *Base = NULL;
8077   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
8078                                 DAG, MFI, TLI))
8079     return SDValue();
8080
8081   LoadSDNode *LD = cast<LoadSDNode>(Base);
8082   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
8083     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8084                        LD->getSrcValue(), LD->getSrcValueOffset(),
8085                        LD->isVolatile());
8086   return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8087                      LD->getSrcValue(), LD->getSrcValueOffset(),
8088                      LD->isVolatile(), LD->getAlignment());
8089 }
8090
8091 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
8092 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
8093                                          TargetLowering::DAGCombinerInfo &DCI,
8094                                          const X86Subtarget *Subtarget,
8095                                          const TargetLowering &TLI) {
8096   unsigned NumOps = N->getNumOperands();
8097   DebugLoc dl = N->getDebugLoc();
8098
8099   // Ignore single operand BUILD_VECTOR.
8100   if (NumOps == 1)
8101     return SDValue();
8102
8103   MVT VT = N->getValueType(0);
8104   MVT EVT = VT.getVectorElementType();
8105   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
8106     // We are looking for load i64 and zero extend. We want to transform
8107     // it before legalizer has a chance to expand it. Also look for i64
8108     // BUILD_PAIR bit casted to f64.
8109     return SDValue();
8110   // This must be an insertion into a zero vector.
8111   SDValue HighElt = N->getOperand(1);
8112   if (!isZeroNode(HighElt))
8113     return SDValue();
8114
8115   // Value must be a load.
8116   SDNode *Base = N->getOperand(0).getNode();
8117   if (!isa<LoadSDNode>(Base)) {
8118     if (Base->getOpcode() != ISD::BIT_CONVERT)
8119       return SDValue();
8120     Base = Base->getOperand(0).getNode();
8121     if (!isa<LoadSDNode>(Base))
8122       return SDValue();
8123   }
8124
8125   // Transform it into VZEXT_LOAD addr.
8126   LoadSDNode *LD = cast<LoadSDNode>(Base);
8127
8128   // Load must not be an extload.
8129   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
8130     return SDValue();
8131
8132   // Load type should legal type so we don't have to legalize it.
8133   if (!TLI.isTypeLegal(VT))
8134     return SDValue();
8135
8136   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
8137   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8138   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8139   TargetLowering::TargetLoweringOpt TLO(DAG);
8140   TLO.CombineTo(SDValue(Base, 1), ResNode.getValue(1));
8141   DCI.CommitTargetLoweringOpt(TLO);
8142   return ResNode;
8143 }
8144
8145 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8146 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8147                                     const X86Subtarget *Subtarget) {
8148   DebugLoc DL = N->getDebugLoc();
8149   SDValue Cond = N->getOperand(0);
8150   // Get the LHS/RHS of the select.
8151   SDValue LHS = N->getOperand(1);
8152   SDValue RHS = N->getOperand(2);
8153
8154   // If we have SSE[12] support, try to form min/max nodes.
8155   if (Subtarget->hasSSE2() &&
8156       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8157       Cond.getOpcode() == ISD::SETCC) {
8158     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8159
8160     unsigned Opcode = 0;
8161     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8162       switch (CC) {
8163       default: break;
8164       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8165       case ISD::SETULE:
8166       case ISD::SETLE:
8167         if (!UnsafeFPMath) break;
8168         // FALL THROUGH.
8169       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8170       case ISD::SETLT:
8171         Opcode = X86ISD::FMIN;
8172         break;
8173
8174       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8175       case ISD::SETUGT:
8176       case ISD::SETGT:
8177         if (!UnsafeFPMath) break;
8178         // FALL THROUGH.
8179       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8180       case ISD::SETGE:
8181         Opcode = X86ISD::FMAX;
8182         break;
8183       }
8184     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8185       switch (CC) {
8186       default: break;
8187       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8188       case ISD::SETUGT:
8189       case ISD::SETGT:
8190         if (!UnsafeFPMath) break;
8191         // FALL THROUGH.
8192       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8193       case ISD::SETGE:
8194         Opcode = X86ISD::FMIN;
8195         break;
8196
8197       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8198       case ISD::SETULE:
8199       case ISD::SETLE:
8200         if (!UnsafeFPMath) break;
8201         // FALL THROUGH.
8202       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8203       case ISD::SETLT:
8204         Opcode = X86ISD::FMAX;
8205         break;
8206       }
8207     }
8208
8209     if (Opcode)
8210       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8211   }
8212
8213   // If this is a select between two integer constants, try to do some
8214   // optimizations.
8215   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8216     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8217       // Don't do this for crazy integer types.
8218       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8219         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8220         // so that TrueC (the true value) is larger than FalseC.
8221         bool NeedsCondInvert = false;
8222
8223         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8224             // Efficiently invertible.
8225             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8226              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8227               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8228           NeedsCondInvert = true;
8229           std::swap(TrueC, FalseC);
8230         }
8231
8232         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8233         if (FalseC->getAPIntValue() == 0 &&
8234             TrueC->getAPIntValue().isPowerOf2()) {
8235           if (NeedsCondInvert) // Invert the condition if needed.
8236             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8237                                DAG.getConstant(1, Cond.getValueType()));
8238
8239           // Zero extend the condition if needed.
8240           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8241
8242           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8243           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8244                              DAG.getConstant(ShAmt, MVT::i8));
8245         }
8246
8247         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8248         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8249           if (NeedsCondInvert) // Invert the condition if needed.
8250             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8251                                DAG.getConstant(1, Cond.getValueType()));
8252
8253           // Zero extend the condition if needed.
8254           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8255                              FalseC->getValueType(0), Cond);
8256           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8257                              SDValue(FalseC, 0));
8258         }
8259
8260         // Optimize cases that will turn into an LEA instruction.  This requires
8261         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8262         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8263           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8264           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8265
8266           bool isFastMultiplier = false;
8267           if (Diff < 10) {
8268             switch ((unsigned char)Diff) {
8269               default: break;
8270               case 1:  // result = add base, cond
8271               case 2:  // result = lea base(    , cond*2)
8272               case 3:  // result = lea base(cond, cond*2)
8273               case 4:  // result = lea base(    , cond*4)
8274               case 5:  // result = lea base(cond, cond*4)
8275               case 8:  // result = lea base(    , cond*8)
8276               case 9:  // result = lea base(cond, cond*8)
8277                 isFastMultiplier = true;
8278                 break;
8279             }
8280           }
8281
8282           if (isFastMultiplier) {
8283             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8284             if (NeedsCondInvert) // Invert the condition if needed.
8285               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8286                                  DAG.getConstant(1, Cond.getValueType()));
8287
8288             // Zero extend the condition if needed.
8289             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8290                                Cond);
8291             // Scale the condition by the difference.
8292             if (Diff != 1)
8293               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8294                                  DAG.getConstant(Diff, Cond.getValueType()));
8295
8296             // Add the base if non-zero.
8297             if (FalseC->getAPIntValue() != 0)
8298               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8299                                  SDValue(FalseC, 0));
8300             return Cond;
8301           }
8302         }
8303       }
8304   }
8305
8306   return SDValue();
8307 }
8308
8309 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8310 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8311                                   TargetLowering::DAGCombinerInfo &DCI) {
8312   DebugLoc DL = N->getDebugLoc();
8313
8314   // If the flag operand isn't dead, don't touch this CMOV.
8315   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8316     return SDValue();
8317
8318   // If this is a select between two integer constants, try to do some
8319   // optimizations.  Note that the operands are ordered the opposite of SELECT
8320   // operands.
8321   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8322     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8323       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8324       // larger than FalseC (the false value).
8325       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8326
8327       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8328         CC = X86::GetOppositeBranchCondition(CC);
8329         std::swap(TrueC, FalseC);
8330       }
8331
8332       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8333       // This is efficient for any integer data type (including i8/i16) and
8334       // shift amount.
8335       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8336         SDValue Cond = N->getOperand(3);
8337         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8338                            DAG.getConstant(CC, MVT::i8), Cond);
8339
8340         // Zero extend the condition if needed.
8341         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8342
8343         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8344         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8345                            DAG.getConstant(ShAmt, MVT::i8));
8346         if (N->getNumValues() == 2)  // Dead flag value?
8347           return DCI.CombineTo(N, Cond, SDValue());
8348         return Cond;
8349       }
8350
8351       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8352       // for any integer data type, including i8/i16.
8353       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8354         SDValue Cond = N->getOperand(3);
8355         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8356                            DAG.getConstant(CC, MVT::i8), Cond);
8357
8358         // Zero extend the condition if needed.
8359         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8360                            FalseC->getValueType(0), Cond);
8361         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8362                            SDValue(FalseC, 0));
8363
8364         if (N->getNumValues() == 2)  // Dead flag value?
8365           return DCI.CombineTo(N, Cond, SDValue());
8366         return Cond;
8367       }
8368
8369       // Optimize cases that will turn into an LEA instruction.  This requires
8370       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8371       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8372         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8373         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8374
8375         bool isFastMultiplier = false;
8376         if (Diff < 10) {
8377           switch ((unsigned char)Diff) {
8378           default: break;
8379           case 1:  // result = add base, cond
8380           case 2:  // result = lea base(    , cond*2)
8381           case 3:  // result = lea base(cond, cond*2)
8382           case 4:  // result = lea base(    , cond*4)
8383           case 5:  // result = lea base(cond, cond*4)
8384           case 8:  // result = lea base(    , cond*8)
8385           case 9:  // result = lea base(cond, cond*8)
8386             isFastMultiplier = true;
8387             break;
8388           }
8389         }
8390
8391         if (isFastMultiplier) {
8392           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8393           SDValue Cond = N->getOperand(3);
8394           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8395                              DAG.getConstant(CC, MVT::i8), Cond);
8396           // Zero extend the condition if needed.
8397           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8398                              Cond);
8399           // Scale the condition by the difference.
8400           if (Diff != 1)
8401             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8402                                DAG.getConstant(Diff, Cond.getValueType()));
8403
8404           // Add the base if non-zero.
8405           if (FalseC->getAPIntValue() != 0)
8406             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8407                                SDValue(FalseC, 0));
8408           if (N->getNumValues() == 2)  // Dead flag value?
8409             return DCI.CombineTo(N, Cond, SDValue());
8410           return Cond;
8411         }
8412       }
8413     }
8414   }
8415   return SDValue();
8416 }
8417
8418
8419 /// PerformMulCombine - Optimize a single multiply with constant into two
8420 /// in order to implement it with two cheaper instructions, e.g.
8421 /// LEA + SHL, LEA + LEA.
8422 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8423                                  TargetLowering::DAGCombinerInfo &DCI) {
8424   if (DAG.getMachineFunction().
8425       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8426     return SDValue();
8427
8428   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8429     return SDValue();
8430
8431   MVT VT = N->getValueType(0);
8432   if (VT != MVT::i64)
8433     return SDValue();
8434
8435   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8436   if (!C)
8437     return SDValue();
8438   uint64_t MulAmt = C->getZExtValue();
8439   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8440     return SDValue();
8441
8442   uint64_t MulAmt1 = 0;
8443   uint64_t MulAmt2 = 0;
8444   if ((MulAmt % 9) == 0) {
8445     MulAmt1 = 9;
8446     MulAmt2 = MulAmt / 9;
8447   } else if ((MulAmt % 5) == 0) {
8448     MulAmt1 = 5;
8449     MulAmt2 = MulAmt / 5;
8450   } else if ((MulAmt % 3) == 0) {
8451     MulAmt1 = 3;
8452     MulAmt2 = MulAmt / 3;
8453   }
8454   if (MulAmt2 &&
8455       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8456     DebugLoc DL = N->getDebugLoc();
8457
8458     if (isPowerOf2_64(MulAmt2) &&
8459         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8460       // If second multiplifer is pow2, issue it first. We want the multiply by
8461       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8462       // is an add.
8463       std::swap(MulAmt1, MulAmt2);
8464
8465     SDValue NewMul;
8466     if (isPowerOf2_64(MulAmt1))
8467       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8468                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8469     else
8470       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8471                            DAG.getConstant(MulAmt1, VT));
8472
8473     if (isPowerOf2_64(MulAmt2))
8474       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8475                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8476     else
8477       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8478                            DAG.getConstant(MulAmt2, VT));
8479
8480     // Do not add new nodes to DAG combiner worklist.
8481     DCI.CombineTo(N, NewMul, false);
8482   }
8483   return SDValue();
8484 }
8485
8486
8487 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8488 ///                       when possible.
8489 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8490                                    const X86Subtarget *Subtarget) {
8491   // On X86 with SSE2 support, we can transform this to a vector shift if
8492   // all elements are shifted by the same amount.  We can't do this in legalize
8493   // because the a constant vector is typically transformed to a constant pool
8494   // so we have no knowledge of the shift amount.
8495   if (!Subtarget->hasSSE2())
8496     return SDValue();
8497
8498   MVT VT = N->getValueType(0);
8499   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8500     return SDValue();
8501
8502   SDValue ShAmtOp = N->getOperand(1);
8503   MVT EltVT = VT.getVectorElementType();
8504   DebugLoc DL = N->getDebugLoc();
8505   SDValue BaseShAmt;
8506   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8507     unsigned NumElts = VT.getVectorNumElements();
8508     unsigned i = 0;
8509     for (; i != NumElts; ++i) {
8510       SDValue Arg = ShAmtOp.getOperand(i);
8511       if (Arg.getOpcode() == ISD::UNDEF) continue;
8512       BaseShAmt = Arg;
8513       break;
8514     }
8515     for (; i != NumElts; ++i) {
8516       SDValue Arg = ShAmtOp.getOperand(i);
8517       if (Arg.getOpcode() == ISD::UNDEF) continue;
8518       if (Arg != BaseShAmt) {
8519         return SDValue();
8520       }
8521     }
8522   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8523              isSplatMask(ShAmtOp.getOperand(2).getNode())) {
8524       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8525                               DAG.getIntPtrConstant(0));
8526   } else
8527     return SDValue();
8528
8529   if (EltVT.bitsGT(MVT::i32))
8530     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8531   else if (EltVT.bitsLT(MVT::i32))
8532     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8533
8534   // The shift amount is identical so we can do a vector shift.
8535   SDValue  ValOp = N->getOperand(0);
8536   switch (N->getOpcode()) {
8537   default:
8538     assert(0 && "Unknown shift opcode!");
8539     break;
8540   case ISD::SHL:
8541     if (VT == MVT::v2i64)
8542       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8543                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8544                          ValOp, BaseShAmt);
8545     if (VT == MVT::v4i32)
8546       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8547                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8548                          ValOp, BaseShAmt);
8549     if (VT == MVT::v8i16)
8550       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8551                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8552                          ValOp, BaseShAmt);
8553     break;
8554   case ISD::SRA:
8555     if (VT == MVT::v4i32)
8556       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8557                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8558                          ValOp, BaseShAmt);
8559     if (VT == MVT::v8i16)
8560       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8561                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8562                          ValOp, BaseShAmt);
8563     break;
8564   case ISD::SRL:
8565     if (VT == MVT::v2i64)
8566       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8567                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8568                          ValOp, BaseShAmt);
8569     if (VT == MVT::v4i32)
8570       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8571                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8572                          ValOp, BaseShAmt);
8573     if (VT ==  MVT::v8i16)
8574       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8575                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8576                          ValOp, BaseShAmt);
8577     break;
8578   }
8579   return SDValue();
8580 }
8581
8582 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8583 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8584                                    const X86Subtarget *Subtarget) {
8585   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8586   // the FP state in cases where an emms may be missing.
8587   // A preferable solution to the general problem is to figure out the right
8588   // places to insert EMMS.  This qualifies as a quick hack.
8589
8590   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8591   StoreSDNode *St = cast<StoreSDNode>(N);
8592   MVT VT = St->getValue().getValueType();
8593   if (VT.getSizeInBits() != 64)
8594     return SDValue();
8595
8596   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloat && Subtarget->hasSSE2();
8597   if ((VT.isVector() ||
8598        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8599       isa<LoadSDNode>(St->getValue()) &&
8600       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8601       St->getChain().hasOneUse() && !St->isVolatile()) {
8602     SDNode* LdVal = St->getValue().getNode();
8603     LoadSDNode *Ld = 0;
8604     int TokenFactorIndex = -1;
8605     SmallVector<SDValue, 8> Ops;
8606     SDNode* ChainVal = St->getChain().getNode();
8607     // Must be a store of a load.  We currently handle two cases:  the load
8608     // is a direct child, and it's under an intervening TokenFactor.  It is
8609     // possible to dig deeper under nested TokenFactors.
8610     if (ChainVal == LdVal)
8611       Ld = cast<LoadSDNode>(St->getChain());
8612     else if (St->getValue().hasOneUse() &&
8613              ChainVal->getOpcode() == ISD::TokenFactor) {
8614       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8615         if (ChainVal->getOperand(i).getNode() == LdVal) {
8616           TokenFactorIndex = i;
8617           Ld = cast<LoadSDNode>(St->getValue());
8618         } else
8619           Ops.push_back(ChainVal->getOperand(i));
8620       }
8621     }
8622
8623     if (!Ld || !ISD::isNormalLoad(Ld))
8624       return SDValue();
8625
8626     // If this is not the MMX case, i.e. we are just turning i64 load/store
8627     // into f64 load/store, avoid the transformation if there are multiple
8628     // uses of the loaded value.
8629     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8630       return SDValue();
8631
8632     DebugLoc LdDL = Ld->getDebugLoc();
8633     DebugLoc StDL = N->getDebugLoc();
8634     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8635     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8636     // pair instead.
8637     if (Subtarget->is64Bit() || F64IsLegal) {
8638       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8639       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8640                                   Ld->getBasePtr(), Ld->getSrcValue(),
8641                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8642                                   Ld->getAlignment());
8643       SDValue NewChain = NewLd.getValue(1);
8644       if (TokenFactorIndex != -1) {
8645         Ops.push_back(NewChain);
8646         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8647                                Ops.size());
8648       }
8649       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8650                           St->getSrcValue(), St->getSrcValueOffset(),
8651                           St->isVolatile(), St->getAlignment());
8652     }
8653
8654     // Otherwise, lower to two pairs of 32-bit loads / stores.
8655     SDValue LoAddr = Ld->getBasePtr();
8656     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8657                                  DAG.getConstant(4, MVT::i32));
8658
8659     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8660                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8661                                Ld->isVolatile(), Ld->getAlignment());
8662     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8663                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8664                                Ld->isVolatile(),
8665                                MinAlign(Ld->getAlignment(), 4));
8666
8667     SDValue NewChain = LoLd.getValue(1);
8668     if (TokenFactorIndex != -1) {
8669       Ops.push_back(LoLd);
8670       Ops.push_back(HiLd);
8671       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8672                              Ops.size());
8673     }
8674
8675     LoAddr = St->getBasePtr();
8676     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8677                          DAG.getConstant(4, MVT::i32));
8678
8679     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8680                                 St->getSrcValue(), St->getSrcValueOffset(),
8681                                 St->isVolatile(), St->getAlignment());
8682     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8683                                 St->getSrcValue(),
8684                                 St->getSrcValueOffset() + 4,
8685                                 St->isVolatile(),
8686                                 MinAlign(St->getAlignment(), 4));
8687     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8688   }
8689   return SDValue();
8690 }
8691
8692 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8693 /// X86ISD::FXOR nodes.
8694 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8695   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8696   // F[X]OR(0.0, x) -> x
8697   // F[X]OR(x, 0.0) -> x
8698   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8699     if (C->getValueAPF().isPosZero())
8700       return N->getOperand(1);
8701   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8702     if (C->getValueAPF().isPosZero())
8703       return N->getOperand(0);
8704   return SDValue();
8705 }
8706
8707 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8708 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8709   // FAND(0.0, x) -> 0.0
8710   // FAND(x, 0.0) -> 0.0
8711   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8712     if (C->getValueAPF().isPosZero())
8713       return N->getOperand(0);
8714   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8715     if (C->getValueAPF().isPosZero())
8716       return N->getOperand(1);
8717   return SDValue();
8718 }
8719
8720 static SDValue PerformBTCombine(SDNode *N,
8721                                 SelectionDAG &DAG,
8722                                 TargetLowering::DAGCombinerInfo &DCI) {
8723   // BT ignores high bits in the bit index operand.
8724   SDValue Op1 = N->getOperand(1);
8725   if (Op1.hasOneUse()) {
8726     unsigned BitWidth = Op1.getValueSizeInBits();
8727     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8728     APInt KnownZero, KnownOne;
8729     TargetLowering::TargetLoweringOpt TLO(DAG);
8730     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8731     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8732         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8733       DCI.CommitTargetLoweringOpt(TLO);
8734   }
8735   return SDValue();
8736 }
8737
8738 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8739                                              DAGCombinerInfo &DCI) const {
8740   SelectionDAG &DAG = DCI.DAG;
8741   switch (N->getOpcode()) {
8742   default: break;
8743   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8744   case ISD::BUILD_VECTOR:
8745     return PerformBuildVectorCombine(N, DAG, DCI, Subtarget, *this);
8746   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8747   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8748   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8749   case ISD::SHL:
8750   case ISD::SRA:
8751   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8752   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8753   case X86ISD::FXOR:
8754   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8755   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8756   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8757   }
8758
8759   return SDValue();
8760 }
8761
8762 //===----------------------------------------------------------------------===//
8763 //                           X86 Inline Assembly Support
8764 //===----------------------------------------------------------------------===//
8765
8766 /// getConstraintType - Given a constraint letter, return the type of
8767 /// constraint it is for this target.
8768 X86TargetLowering::ConstraintType
8769 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8770   if (Constraint.size() == 1) {
8771     switch (Constraint[0]) {
8772     case 'A':
8773       return C_Register;
8774     case 'f':
8775     case 'r':
8776     case 'R':
8777     case 'l':
8778     case 'q':
8779     case 'Q':
8780     case 'x':
8781     case 'y':
8782     case 'Y':
8783       return C_RegisterClass;
8784     case 'e':
8785     case 'Z':
8786       return C_Other;
8787     default:
8788       break;
8789     }
8790   }
8791   return TargetLowering::getConstraintType(Constraint);
8792 }
8793
8794 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8795 /// with another that has more specific requirements based on the type of the
8796 /// corresponding operand.
8797 const char *X86TargetLowering::
8798 LowerXConstraint(MVT ConstraintVT) const {
8799   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8800   // 'f' like normal targets.
8801   if (ConstraintVT.isFloatingPoint()) {
8802     if (Subtarget->hasSSE2())
8803       return "Y";
8804     if (Subtarget->hasSSE1())
8805       return "x";
8806   }
8807
8808   return TargetLowering::LowerXConstraint(ConstraintVT);
8809 }
8810
8811 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8812 /// vector.  If it is invalid, don't add anything to Ops.
8813 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8814                                                      char Constraint,
8815                                                      bool hasMemory,
8816                                                      std::vector<SDValue>&Ops,
8817                                                      SelectionDAG &DAG) const {
8818   SDValue Result(0, 0);
8819
8820   switch (Constraint) {
8821   default: break;
8822   case 'I':
8823     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8824       if (C->getZExtValue() <= 31) {
8825         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8826         break;
8827       }
8828     }
8829     return;
8830   case 'J':
8831     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8832       if (C->getZExtValue() <= 63) {
8833         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8834         break;
8835       }
8836     }
8837     return;
8838   case 'N':
8839     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8840       if (C->getZExtValue() <= 255) {
8841         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8842         break;
8843       }
8844     }
8845     return;
8846   case 'e': {
8847     // 32-bit signed value
8848     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8849       const ConstantInt *CI = C->getConstantIntValue();
8850       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8851         // Widen to 64 bits here to get it sign extended.
8852         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8853         break;
8854       }
8855     // FIXME gcc accepts some relocatable values here too, but only in certain
8856     // memory models; it's complicated.
8857     }
8858     return;
8859   }
8860   case 'Z': {
8861     // 32-bit unsigned value
8862     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8863       const ConstantInt *CI = C->getConstantIntValue();
8864       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8865         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8866         break;
8867       }
8868     }
8869     // FIXME gcc accepts some relocatable values here too, but only in certain
8870     // memory models; it's complicated.
8871     return;
8872   }
8873   case 'i': {
8874     // Literal immediates are always ok.
8875     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8876       // Widen to 64 bits here to get it sign extended.
8877       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8878       break;
8879     }
8880
8881     // If we are in non-pic codegen mode, we allow the address of a global (with
8882     // an optional displacement) to be used with 'i'.
8883     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
8884     int64_t Offset = 0;
8885
8886     // Match either (GA) or (GA+C)
8887     if (GA) {
8888       Offset = GA->getOffset();
8889     } else if (Op.getOpcode() == ISD::ADD) {
8890       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8891       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8892       if (C && GA) {
8893         Offset = GA->getOffset()+C->getZExtValue();
8894       } else {
8895         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8896         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8897         if (C && GA)
8898           Offset = GA->getOffset()+C->getZExtValue();
8899         else
8900           C = 0, GA = 0;
8901       }
8902     }
8903
8904     if (GA) {
8905       if (hasMemory)
8906         Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(),
8907                                 Offset, DAG);
8908       else
8909         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8910                                         Offset);
8911       Result = Op;
8912       break;
8913     }
8914
8915     // Otherwise, not valid for this mode.
8916     return;
8917   }
8918   }
8919
8920   if (Result.getNode()) {
8921     Ops.push_back(Result);
8922     return;
8923   }
8924   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8925                                                       Ops, DAG);
8926 }
8927
8928 std::vector<unsigned> X86TargetLowering::
8929 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8930                                   MVT VT) const {
8931   if (Constraint.size() == 1) {
8932     // FIXME: not handling fp-stack yet!
8933     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8934     default: break;  // Unknown constraint letter
8935     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8936     case 'Q':   // Q_REGS
8937       if (VT == MVT::i32)
8938         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8939       else if (VT == MVT::i16)
8940         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8941       else if (VT == MVT::i8)
8942         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8943       else if (VT == MVT::i64)
8944         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8945       break;
8946     }
8947   }
8948
8949   return std::vector<unsigned>();
8950 }
8951
8952 std::pair<unsigned, const TargetRegisterClass*>
8953 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8954                                                 MVT VT) const {
8955   // First, see if this is a constraint that directly corresponds to an LLVM
8956   // register class.
8957   if (Constraint.size() == 1) {
8958     // GCC Constraint Letters
8959     switch (Constraint[0]) {
8960     default: break;
8961     case 'r':   // GENERAL_REGS
8962     case 'R':   // LEGACY_REGS
8963     case 'l':   // INDEX_REGS
8964       if (VT == MVT::i8)
8965         return std::make_pair(0U, X86::GR8RegisterClass);
8966       if (VT == MVT::i16)
8967         return std::make_pair(0U, X86::GR16RegisterClass);
8968       if (VT == MVT::i32 || !Subtarget->is64Bit())
8969         return std::make_pair(0U, X86::GR32RegisterClass);
8970       return std::make_pair(0U, X86::GR64RegisterClass);
8971     case 'f':  // FP Stack registers.
8972       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8973       // value to the correct fpstack register class.
8974       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8975         return std::make_pair(0U, X86::RFP32RegisterClass);
8976       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8977         return std::make_pair(0U, X86::RFP64RegisterClass);
8978       return std::make_pair(0U, X86::RFP80RegisterClass);
8979     case 'y':   // MMX_REGS if MMX allowed.
8980       if (!Subtarget->hasMMX()) break;
8981       return std::make_pair(0U, X86::VR64RegisterClass);
8982     case 'Y':   // SSE_REGS if SSE2 allowed
8983       if (!Subtarget->hasSSE2()) break;
8984       // FALL THROUGH.
8985     case 'x':   // SSE_REGS if SSE1 allowed
8986       if (!Subtarget->hasSSE1()) break;
8987
8988       switch (VT.getSimpleVT()) {
8989       default: break;
8990       // Scalar SSE types.
8991       case MVT::f32:
8992       case MVT::i32:
8993         return std::make_pair(0U, X86::FR32RegisterClass);
8994       case MVT::f64:
8995       case MVT::i64:
8996         return std::make_pair(0U, X86::FR64RegisterClass);
8997       // Vector types.
8998       case MVT::v16i8:
8999       case MVT::v8i16:
9000       case MVT::v4i32:
9001       case MVT::v2i64:
9002       case MVT::v4f32:
9003       case MVT::v2f64:
9004         return std::make_pair(0U, X86::VR128RegisterClass);
9005       }
9006       break;
9007     }
9008   }
9009
9010   // Use the default implementation in TargetLowering to convert the register
9011   // constraint into a member of a register class.
9012   std::pair<unsigned, const TargetRegisterClass*> Res;
9013   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9014
9015   // Not found as a standard register?
9016   if (Res.second == 0) {
9017     // GCC calls "st(0)" just plain "st".
9018     if (StringsEqualNoCase("{st}", Constraint)) {
9019       Res.first = X86::ST0;
9020       Res.second = X86::RFP80RegisterClass;
9021     }
9022     // 'A' means EAX + EDX.
9023     if (Constraint == "A") {
9024       Res.first = X86::EAX;
9025       Res.second = X86::GRADRegisterClass;
9026     }
9027     return Res;
9028   }
9029
9030   // Otherwise, check to see if this is a register class of the wrong value
9031   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9032   // turn into {ax},{dx}.
9033   if (Res.second->hasType(VT))
9034     return Res;   // Correct type already, nothing to do.
9035
9036   // All of the single-register GCC register classes map their values onto
9037   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9038   // really want an 8-bit or 32-bit register, map to the appropriate register
9039   // class and return the appropriate register.
9040   if (Res.second == X86::GR16RegisterClass) {
9041     if (VT == MVT::i8) {
9042       unsigned DestReg = 0;
9043       switch (Res.first) {
9044       default: break;
9045       case X86::AX: DestReg = X86::AL; break;
9046       case X86::DX: DestReg = X86::DL; break;
9047       case X86::CX: DestReg = X86::CL; break;
9048       case X86::BX: DestReg = X86::BL; break;
9049       }
9050       if (DestReg) {
9051         Res.first = DestReg;
9052         Res.second = X86::GR8RegisterClass;
9053       }
9054     } else if (VT == MVT::i32) {
9055       unsigned DestReg = 0;
9056       switch (Res.first) {
9057       default: break;
9058       case X86::AX: DestReg = X86::EAX; break;
9059       case X86::DX: DestReg = X86::EDX; break;
9060       case X86::CX: DestReg = X86::ECX; break;
9061       case X86::BX: DestReg = X86::EBX; break;
9062       case X86::SI: DestReg = X86::ESI; break;
9063       case X86::DI: DestReg = X86::EDI; break;
9064       case X86::BP: DestReg = X86::EBP; break;
9065       case X86::SP: DestReg = X86::ESP; break;
9066       }
9067       if (DestReg) {
9068         Res.first = DestReg;
9069         Res.second = X86::GR32RegisterClass;
9070       }
9071     } else if (VT == MVT::i64) {
9072       unsigned DestReg = 0;
9073       switch (Res.first) {
9074       default: break;
9075       case X86::AX: DestReg = X86::RAX; break;
9076       case X86::DX: DestReg = X86::RDX; break;
9077       case X86::CX: DestReg = X86::RCX; break;
9078       case X86::BX: DestReg = X86::RBX; break;
9079       case X86::SI: DestReg = X86::RSI; break;
9080       case X86::DI: DestReg = X86::RDI; break;
9081       case X86::BP: DestReg = X86::RBP; break;
9082       case X86::SP: DestReg = X86::RSP; break;
9083       }
9084       if (DestReg) {
9085         Res.first = DestReg;
9086         Res.second = X86::GR64RegisterClass;
9087       }
9088     }
9089   } else if (Res.second == X86::FR32RegisterClass ||
9090              Res.second == X86::FR64RegisterClass ||
9091              Res.second == X86::VR128RegisterClass) {
9092     // Handle references to XMM physical registers that got mapped into the
9093     // wrong class.  This can happen with constraints like {xmm0} where the
9094     // target independent register mapper will just pick the first match it can
9095     // find, ignoring the required type.
9096     if (VT == MVT::f32)
9097       Res.second = X86::FR32RegisterClass;
9098     else if (VT == MVT::f64)
9099       Res.second = X86::FR64RegisterClass;
9100     else if (X86::VR128RegisterClass->hasType(VT))
9101       Res.second = X86::VR128RegisterClass;
9102   }
9103
9104   return Res;
9105 }
9106
9107 //===----------------------------------------------------------------------===//
9108 //                           X86 Widen vector type
9109 //===----------------------------------------------------------------------===//
9110
9111 /// getWidenVectorType: given a vector type, returns the type to widen
9112 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9113 /// If there is no vector type that we want to widen to, returns MVT::Other
9114 /// When and where to widen is target dependent based on the cost of
9115 /// scalarizing vs using the wider vector type.
9116
9117 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9118   assert(VT.isVector());
9119   if (isTypeLegal(VT))
9120     return VT;
9121
9122   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9123   //       type based on element type.  This would speed up our search (though
9124   //       it may not be worth it since the size of the list is relatively
9125   //       small).
9126   MVT EltVT = VT.getVectorElementType();
9127   unsigned NElts = VT.getVectorNumElements();
9128
9129   // On X86, it make sense to widen any vector wider than 1
9130   if (NElts <= 1)
9131     return MVT::Other;
9132
9133   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9134        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9135     MVT SVT = (MVT::SimpleValueType)nVT;
9136
9137     if (isTypeLegal(SVT) &&
9138         SVT.getVectorElementType() == EltVT &&
9139         SVT.getVectorNumElements() > NElts)
9140       return SVT;
9141   }
9142   return MVT::Other;
9143 }