lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63
  64   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  65
  66   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  67     if (is64Bit)
  68       return new X8664_MachoTargetObjectFile();
  69     return new TargetLoweringObjectFileMachO();
  70   }
  71
  72   if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit)
  74       return new X8664_ELFTargetObjectFile(TM);
  75     return new X8632_ELFTargetObjectFile(TM);
  76   }
  77   if (TM.getSubtarget<X86Subtarget>().isTargetCOFF())
  78     return new TargetLoweringObjectFileCOFF();
  79   llvm_unreachable("unknown subtarget type");
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasXMMInt();
  86   X86ScalarSSEf32 = Subtarget->hasXMM();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  94
  95   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  96   setShiftAmountType(MVT::i8);
  97   setBooleanContents(ZeroOrOneBooleanContent);
  98   setSchedulingPreference(Sched::RegPressure);
  99   setStackPointerRegisterToSaveRestore(X86StackPtr);
 100
 101   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 102     // Setup Windows compiler runtime calls.
 103     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 104     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 105     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 106     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 107     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 108     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 109     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 110     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 111   }
 112
 113   if (Subtarget->isTargetDarwin()) {
 114     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 115     setUseUnderscoreSetJmp(false);
 116     setUseUnderscoreLongJmp(false);
 117   } else if (Subtarget->isTargetMingw()) {
 118     // MS runtime is weird: it exports _setjmp, but longjmp!
 119     setUseUnderscoreSetJmp(true);
 120     setUseUnderscoreLongJmp(false);
 121   } else {
 122     setUseUnderscoreSetJmp(true);
 123     setUseUnderscoreLongJmp(true);
 124   }
 125
 126   // Set up the register classes.
 127   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 128   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 129   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 130   if (Subtarget->is64Bit())
 131     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 132
 133   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 134
 135   // We don't accept any truncstore of integer registers.
 136   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 137   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 140   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 141   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 142
 143   // SETOEQ and SETUNE require checking two conditions.
 144   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 145   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 146   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 148   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 149   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 150
 151   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 152   // operation.
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 154   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 155   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 156
 157   if (Subtarget->is64Bit()) {
 158     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 159     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 160   } else if (!UseSoftFloat) {
 161     // We have an algorithm for SSE2->double, and we turn this into a
 162     // 64-bit FILD followed by conditional FADD for other targets.
 163     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 164     // We have an algorithm for SSE2, and we turn this into a 64-bit
 165     // FILD for other targets.
 166     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 167   }
 168
 169   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 170   // this operation.
 171   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 172   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 173
 174   if (!UseSoftFloat) {
 175     // SSE has no i16 to fp conversion, only i32
 176     if (X86ScalarSSEf32) {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 178       // f32 and f64 cases are Legal, f80 case is not
 179       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 180     } else {
 181       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 182       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 183     }
 184   } else {
 185     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 186     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 187   }
 188
 189   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 190   // are Legal, f80 is custom lowered.
 191   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 192   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 193
 194   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 195   // this operation.
 196   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 198
 199   if (X86ScalarSSEf32) {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 201     // f32 and f64 cases are Legal, f80 case is not
 202     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 203   } else {
 204     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 205     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 206   }
 207
 208   // Handle FP_TO_UINT by promoting the destination to a larger signed
 209   // conversion.
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 211   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 212   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 213
 214   if (Subtarget->is64Bit()) {
 215     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 216     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 217   } else if (!UseSoftFloat) {
 218     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 219       // Expand FP_TO_UINT into a select.
 220       // FIXME: We would like to use a Custom expander here eventually to do
 221       // the optimal thing for SSE vs. the default expansion in the legalizer.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 223     else
 224       // With SSE3 we can use fisttpll to convert to a signed i64; without
 225       // SSE, we're stuck with a fistpll.
 226       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 227   }
 228
 229   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 230   if (!X86ScalarSSEf64) {
 231     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 232     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 233     if (Subtarget->is64Bit()) {
 234       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 235       // Without SSE, i64->f64 goes through memory.
 236       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 237     }
 238   }
 239
 240   // Scalar integer divide and remainder are lowered to use operations that
 241   // produce two results, to match the available instructions. This exposes
 242   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 243   // into a single instruction.
 244   //
 245   // Scalar integer multiply-high is also lowered to use two-result
 246   // operations, to match the available instructions. However, plain multiply
 247   // (low) operations are left as Legal, as there are single-result
 248   // instructions for this in x86. Using the two-result multiply instructions
 249   // when both high and low results are needed must be arranged by dagcombine.
 250   for (unsigned i = 0, e = 4; i != e; ++i) {
 251     MVT VT = IntVTs[i];
 252     setOperationAction(ISD::MULHS, VT, Expand);
 253     setOperationAction(ISD::MULHU, VT, Expand);
 254     setOperationAction(ISD::SDIV, VT, Expand);
 255     setOperationAction(ISD::UDIV, VT, Expand);
 256     setOperationAction(ISD::SREM, VT, Expand);
 257     setOperationAction(ISD::UREM, VT, Expand);
 258
 259     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 260     setOperationAction(ISD::ADDC, VT, Custom);
 261     setOperationAction(ISD::ADDE, VT, Custom);
 262     setOperationAction(ISD::SUBC, VT, Custom);
 263     setOperationAction(ISD::SUBE, VT, Custom);
 264   }
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 289     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 290   }
 291
 292   if (Subtarget->hasPOPCNT()) {
 293     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 294   } else {
 295     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 296     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 297     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 298     if (Subtarget->is64Bit())
 299       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 300   }
 301
 302   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 303   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 304
 305   // These should be promoted to a larger select which is supported.
 306   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 307   // X86 wants to expand cmov itself.
 308   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 309   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 310   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 311   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 318   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 320   if (Subtarget->is64Bit()) {
 321     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 322     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 323   }
 324   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 325
 326   // Darwin ABI issue.
 327   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 328   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 329   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 330   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 331   if (Subtarget->is64Bit())
 332     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 333   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 334   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 335   if (Subtarget->is64Bit()) {
 336     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 337     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 338     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 339     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 340     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 341   }
 342   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 343   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 344   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 345   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 346   if (Subtarget->is64Bit()) {
 347     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 348     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 349     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 350   }
 351
 352   if (Subtarget->hasXMM())
 353     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 354
 355   // We may not have a libcall for MEMBARRIER so we should lower this.
 356   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 357
 358   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 359   // Locked instructions, in turn, have implicit fence semantics (all memory
 360   // operations are flushed before issuing the locked instruction, and they
 361   // are not buffered), so we can fold away the common pattern of
 362   // fence-atomic-fence.
 363   setShouldFoldAtomicFences(true);
 364
 365   // Expand certain atomics
 366   for (unsigned i = 0, e = 4; i != e; ++i) {
 367     MVT VT = IntVTs[i];
 368     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 370   }
 371
 372   if (!Subtarget->is64Bit()) {
 373     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 380   }
 381
 382   // FIXME - use subtarget debug flags
 383   if (!Subtarget->isTargetDarwin() &&
 384       !Subtarget->isTargetELF() &&
 385       !Subtarget->isTargetCygMing()) {
 386     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 387   }
 388
 389   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 390   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 393   if (Subtarget->is64Bit()) {
 394     setExceptionPointerRegister(X86::RAX);
 395     setExceptionSelectorRegister(X86::RDX);
 396   } else {
 397     setExceptionPointerRegister(X86::EAX);
 398     setExceptionSelectorRegister(X86::EDX);
 399   }
 400   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 401   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 402
 403   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 404
 405   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 406
 407   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 408   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 409   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 410   if (Subtarget->is64Bit()) {
 411     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 412     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 413   } else {
 414     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 415     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 416   }
 417
 418   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 419   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 420   if (Subtarget->is64Bit())
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 422   if (Subtarget->isTargetCygMing() || Subtarget->isTargetWindows())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 424   else
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 426
 427   if (!UseSoftFloat && X86ScalarSSEf64) {
 428     // f32 and f64 use SSE.
 429     // Set up the FP register classes.
 430     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 431     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 432
 433     // Use ANDPD to simulate FABS.
 434     setOperationAction(ISD::FABS , MVT::f64, Custom);
 435     setOperationAction(ISD::FABS , MVT::f32, Custom);
 436
 437     // Use XORP to simulate FNEG.
 438     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 439     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 440
 441     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 442     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 443     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 444
 445     // We don't support sin/cos/fmod
 446     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 447     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 448     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 450
 451     // Expand FP immediates into loads from the stack, except for the special
 452     // cases we handle.
 453     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 454     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 455   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 456     // Use SSE for f32, x87 for f64.
 457     // Set up the FP register classes.
 458     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 459     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 460
 461     // Use ANDPS to simulate FABS.
 462     setOperationAction(ISD::FABS , MVT::f32, Custom);
 463
 464     // Use XORP to simulate FNEG.
 465     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468
 469     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 471     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 472
 473     // We don't support sin/cos/fmod
 474     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 475     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 476
 477     // Special cases we handle for FP constants.
 478     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 479     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 480     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 481     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 482     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 483
 484     if (!UnsafeFPMath) {
 485       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 486       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 487     }
 488   } else if (!UseSoftFloat) {
 489     // f32 and f64 in x87.
 490     // Set up the FP register classes.
 491     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 492     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 493
 494     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 495     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 496     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 497     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 498
 499     if (!UnsafeFPMath) {
 500       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 501       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 502     }
 503     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 507     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 508     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 509     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 510     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 511   }
 512
 513   // Long double always uses X87.
 514   if (!UseSoftFloat) {
 515     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 516     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 517     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 518     {
 519       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 520       addLegalFPImmediate(TmpFlt);  // FLD0
 521       TmpFlt.changeSign();
 522       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 523
 524       bool ignored;
 525       APFloat TmpFlt2(+1.0);
 526       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                       &ignored);
 528       addLegalFPImmediate(TmpFlt2);  // FLD1
 529       TmpFlt2.changeSign();
 530       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 531     }
 532
 533     if (!UnsafeFPMath) {
 534       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 535       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 536     }
 537   }
 538
 539   // Always use a library call for pow.
 540   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 541   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 542   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 543
 544   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 545   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 546   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 547   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 548   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 549
 550   // First set operation action for all vector types to either promote
 551   // (for widening) or expand (for scalarization). Then we will selectively
 552   // turn on ones that can be effectively codegen'd.
 553   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 554        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 555     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 570     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 571     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 604     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 608     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 609          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 610       setTruncStoreAction((MVT::SimpleValueType)VT,
 611                           (MVT::SimpleValueType)InnerVT, Expand);
 612     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 613     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 614     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 615   }
 616
 617   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 618   // with -msoft-float, disable use of MMX as well.
 619   if (!UseSoftFloat && Subtarget->hasMMX()) {
 620     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 621     // No operations on x86mmx supported, everything uses intrinsics.
 622   }
 623
 624   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 625   // into smaller operations.
 626   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 627   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 628   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 629   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 630   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 631   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 632   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 633   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 634   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 635   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 636   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 637   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 638   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 639   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 640   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 641   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 642   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 643   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 644   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 645   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 646   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 647   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 648   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 649   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 650   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 651   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 652   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 653   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 654   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 655
 656   if (!UseSoftFloat && Subtarget->hasXMM()) {
 657     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 658
 659     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 660     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 661     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 662     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 663     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 664     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 665     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 668     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 669     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 670     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 671   }
 672
 673   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 674     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 675
 676     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 677     // registers cannot be used even for integer operations.
 678     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 679     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 680     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 681     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 682
 683     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 684     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 685     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 686     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 687     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 688     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 689     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 690     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 691     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 692     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 694     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 695     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 696     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 697     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 698     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 699
 700     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 704
 705     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 706     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 707     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 708     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 709     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 710
 711     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 714     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 715     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 716
 717     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 718     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 719       EVT VT = (MVT::SimpleValueType)i;
 720       // Do not attempt to custom lower non-power-of-2 vectors
 721       if (!isPowerOf2_32(VT.getVectorNumElements()))
 722         continue;
 723       // Do not attempt to custom lower non-128-bit vectors
 724       if (!VT.is128BitVector())
 725         continue;
 726       setOperationAction(ISD::BUILD_VECTOR,
 727                          VT.getSimpleVT().SimpleTy, Custom);
 728       setOperationAction(ISD::VECTOR_SHUFFLE,
 729                          VT.getSimpleVT().SimpleTy, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 731                          VT.getSimpleVT().SimpleTy, Custom);
 732     }
 733
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 735     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 737     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 739     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 740
 741     if (Subtarget->is64Bit()) {
 742       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 743       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 744     }
 745
 746     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 747     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 748       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 749       EVT VT = SVT;
 750
 751       // Do not attempt to promote non-128-bit vectors
 752       if (!VT.is128BitVector())
 753         continue;
 754
 755       setOperationAction(ISD::AND,    SVT, Promote);
 756       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 757       setOperationAction(ISD::OR,     SVT, Promote);
 758       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 759       setOperationAction(ISD::XOR,    SVT, Promote);
 760       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 761       setOperationAction(ISD::LOAD,   SVT, Promote);
 762       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 763       setOperationAction(ISD::SELECT, SVT, Promote);
 764       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 765     }
 766
 767     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 768
 769     // Custom lower v2i64 and v2f64 selects.
 770     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 771     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 772     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 773     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 774
 775     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 776     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 777   }
 778
 779   if (Subtarget->hasSSE41()) {
 780     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 781     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 782     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 783     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 784     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 785     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 786     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 787     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 788     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 789     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 790
 791     // FIXME: Do we need to handle scalar-to-vector here?
 792     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 793
 794     // Can turn SHL into an integer multiply.
 795     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 796     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 797
 798     // i8 and i16 vectors are custom , because the source register and source
 799     // source memory operand types are not the same width.  f32 vectors are
 800     // custom since the immediate controlling the insert encodes additional
 801     // information.
 802     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 803     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 804     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 805     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 806
 807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 808     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 809     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 810     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 811
 812     if (Subtarget->is64Bit()) {
 813       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 814       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 815     }
 816   }
 817
 818   if (Subtarget->hasSSE42())
 819     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 820
 821   if (!UseSoftFloat && Subtarget->hasAVX()) {
 822     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 823     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 824     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 825     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 826     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 827
 828     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 829     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 830     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 831     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 832     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 833     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 834     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 835     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 836     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 837     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 838     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 839     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 840     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 841     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 842     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 843
 844     // Operations to consider commented out -v16i16 v32i8
 845     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 846     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 847     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 848     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 849     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 850     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 851     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 852     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 853     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 854     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 855     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 856     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 857     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 858     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 859
 860     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 861     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 862     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 863     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 864
 865     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 866     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 867     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 868     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 869     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 870
 871     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 872     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 873     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 874     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 875     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 876     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 877
 878 #if 0
 879     // Not sure we want to do this since there are no 256-bit integer
 880     // operations in AVX
 881
 882     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 883     // This includes 256-bit vectors
 884     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 885       EVT VT = (MVT::SimpleValueType)i;
 886
 887       // Do not attempt to custom lower non-power-of-2 vectors
 888       if (!isPowerOf2_32(VT.getVectorNumElements()))
 889         continue;
 890
 891       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 892       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 893       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 894     }
 895
 896     if (Subtarget->is64Bit()) {
 897       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 898       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 899     }
 900 #endif
 901
 902 #if 0
 903     // Not sure we want to do this since there are no 256-bit integer
 904     // operations in AVX
 905
 906     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 907     // Including 256-bit vectors
 908     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 909       EVT VT = (MVT::SimpleValueType)i;
 910
 911       if (!VT.is256BitVector()) {
 912         continue;
 913       }
 914       setOperationAction(ISD::AND,    VT, Promote);
 915       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 916       setOperationAction(ISD::OR,     VT, Promote);
 917       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 918       setOperationAction(ISD::XOR,    VT, Promote);
 919       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 920       setOperationAction(ISD::LOAD,   VT, Promote);
 921       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 922       setOperationAction(ISD::SELECT, VT, Promote);
 923       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 924     }
 925
 926     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 927 #endif
 928   }
 929
 930   // We want to custom lower some of our intrinsics.
 931   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 932
 933
 934   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 935   // handle type legalization for these operations here.
 936   //
 937   // FIXME: We really should do custom legalization for addition and
 938   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 939   // than generic legalization for 64-bit multiplication-with-overflow, though.
 940   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
 941     // Add/Sub/Mul with overflow operations are custom lowered.
 942     MVT VT = IntVTs[i];
 943     setOperationAction(ISD::SADDO, VT, Custom);
 944     setOperationAction(ISD::UADDO, VT, Custom);
 945     setOperationAction(ISD::SSUBO, VT, Custom);
 946     setOperationAction(ISD::USUBO, VT, Custom);
 947     setOperationAction(ISD::SMULO, VT, Custom);
 948     setOperationAction(ISD::UMULO, VT, Custom);
 949   }
 950
 951   // There are no 8-bit 3-address imul/mul instructions
 952   setOperationAction(ISD::SMULO, MVT::i8, Expand);
 953   setOperationAction(ISD::UMULO, MVT::i8, Expand);
 954
 955   if (!Subtarget->is64Bit()) {
 956     // These libcalls are not available in 32-bit.
 957     setLibcallName(RTLIB::SHL_I128, 0);
 958     setLibcallName(RTLIB::SRL_I128, 0);
 959     setLibcallName(RTLIB::SRA_I128, 0);
 960   }
 961
 962   // We have target-specific dag combine patterns for the following nodes:
 963   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 964   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 965   setTargetDAGCombine(ISD::BUILD_VECTOR);
 966   setTargetDAGCombine(ISD::SELECT);
 967   setTargetDAGCombine(ISD::SHL);
 968   setTargetDAGCombine(ISD::SRA);
 969   setTargetDAGCombine(ISD::SRL);
 970   setTargetDAGCombine(ISD::OR);
 971   setTargetDAGCombine(ISD::AND);
 972   setTargetDAGCombine(ISD::ADD);
 973   setTargetDAGCombine(ISD::SUB);
 974   setTargetDAGCombine(ISD::STORE);
 975   setTargetDAGCombine(ISD::ZERO_EXTEND);
 976   if (Subtarget->is64Bit())
 977     setTargetDAGCombine(ISD::MUL);
 978
 979   computeRegisterProperties();
 980
 981   // FIXME: These should be based on subtarget info. Plus, the values should
 982   // be smaller when we are in optimizing for size mode.
 983   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 984   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
 985   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 986   setPrefLoopAlignment(16);
 987   benefitFromCodePlacementOpt = true;
 988 }
 989
 990
 991 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 992   return MVT::i8;
 993 }
 994
 995
 996 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 997 /// the desired ByVal argument alignment.
 998 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 999   if (MaxAlign == 16)
1000     return;
1001   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1002     if (VTy->getBitWidth() == 128)
1003       MaxAlign = 16;
1004   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1005     unsigned EltAlign = 0;
1006     getMaxByValAlign(ATy->getElementType(), EltAlign);
1007     if (EltAlign > MaxAlign)
1008       MaxAlign = EltAlign;
1009   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1010     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1011       unsigned EltAlign = 0;
1012       getMaxByValAlign(STy->getElementType(i), EltAlign);
1013       if (EltAlign > MaxAlign)
1014         MaxAlign = EltAlign;
1015       if (MaxAlign == 16)
1016         break;
1017     }
1018   }
1019   return;
1020 }
1021
1022 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1023 /// function arguments in the caller parameter area. For X86, aggregates
1024 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1025 /// are at 4-byte boundaries.
1026 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1027   if (Subtarget->is64Bit()) {
1028     // Max of 8 and alignment of type.
1029     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1030     if (TyAlign > 8)
1031       return TyAlign;
1032     return 8;
1033   }
1034
1035   unsigned Align = 4;
1036   if (Subtarget->hasXMM())
1037     getMaxByValAlign(Ty, Align);
1038   return Align;
1039 }
1040
1041 /// getOptimalMemOpType - Returns the target specific optimal type for load
1042 /// and store operations as a result of memset, memcpy, and memmove
1043 /// lowering. If DstAlign is zero that means it's safe to destination
1044 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1045 /// means there isn't a need to check it against alignment requirement,
1046 /// probably because the source does not need to be loaded. If
1047 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1048 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1049 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1050 /// constant so it does not need to be loaded.
1051 /// It returns EVT::Other if the type should be determined using generic
1052 /// target-independent logic.
1053 EVT
1054 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1055                                        unsigned DstAlign, unsigned SrcAlign,
1056                                        bool NonScalarIntSafe,
1057                                        bool MemcpyStrSrc,
1058                                        MachineFunction &MF) const {
1059   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1060   // linux.  This is because the stack realignment code can't handle certain
1061   // cases like PR2962.  This should be removed when PR2962 is fixed.
1062   const Function *F = MF.getFunction();
1063   if (NonScalarIntSafe &&
1064       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1065     if (Size >= 16 &&
1066         (Subtarget->isUnalignedMemAccessFast() ||
1067          ((DstAlign == 0 || DstAlign >= 16) &&
1068           (SrcAlign == 0 || SrcAlign >= 16))) &&
1069         Subtarget->getStackAlignment() >= 16) {
1070       if (Subtarget->hasSSE2())
1071         return MVT::v4i32;
1072       if (Subtarget->hasSSE1())
1073         return MVT::v4f32;
1074     } else if (!MemcpyStrSrc && Size >= 8 &&
1075                !Subtarget->is64Bit() &&
1076                Subtarget->getStackAlignment() >= 8 &&
1077                Subtarget->hasXMMInt()) {
1078       // Do not use f64 to lower memcpy if source is string constant. It's
1079       // better to use i32 to avoid the loads.
1080       return MVT::f64;
1081     }
1082   }
1083   if (Subtarget->is64Bit() && Size >= 8)
1084     return MVT::i64;
1085   return MVT::i32;
1086 }
1087
1088 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1089 /// current function.  The returned value is a member of the
1090 /// MachineJumpTableInfo::JTEntryKind enum.
1091 unsigned X86TargetLowering::getJumpTableEncoding() const {
1092   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1093   // symbol.
1094   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1095       Subtarget->isPICStyleGOT())
1096     return MachineJumpTableInfo::EK_Custom32;
1097
1098   // Otherwise, use the normal jump table encoding heuristics.
1099   return TargetLowering::getJumpTableEncoding();
1100 }
1101
1102 const MCExpr *
1103 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1104                                              const MachineBasicBlock *MBB,
1105                                              unsigned uid,MCContext &Ctx) const{
1106   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1107          Subtarget->isPICStyleGOT());
1108   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1109   // entries.
1110   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1111                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1112 }
1113
1114 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1115 /// jumptable.
1116 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1117                                                     SelectionDAG &DAG) const {
1118   if (!Subtarget->is64Bit())
1119     // This doesn't have DebugLoc associated with it, but is not really the
1120     // same as a Register.
1121     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1122   return Table;
1123 }
1124
1125 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1126 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1127 /// MCExpr.
1128 const MCExpr *X86TargetLowering::
1129 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1130                              MCContext &Ctx) const {
1131   // X86-64 uses RIP relative addressing based on the jump table label.
1132   if (Subtarget->isPICStyleRIPRel())
1133     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1134
1135   // Otherwise, the reference is relative to the PIC base.
1136   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1137 }
1138
1139 /// getFunctionAlignment - Return the Log2 alignment of this function.
1140 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1141   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1142 }
1143
1144 std::pair<const TargetRegisterClass*, uint8_t>
1145 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1146   const TargetRegisterClass *RRC = 0;
1147   uint8_t Cost = 1;
1148   switch (VT.getSimpleVT().SimpleTy) {
1149   default:
1150     return TargetLowering::findRepresentativeClass(VT);
1151   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1152     RRC = (Subtarget->is64Bit()
1153            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1154     break;
1155   case MVT::x86mmx:
1156     RRC = X86::VR64RegisterClass;
1157     break;
1158   case MVT::f32: case MVT::f64:
1159   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1160   case MVT::v4f32: case MVT::v2f64:
1161   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1162   case MVT::v4f64:
1163     RRC = X86::VR128RegisterClass;
1164     break;
1165   }
1166   return std::make_pair(RRC, Cost);
1167 }
1168
1169 unsigned
1170 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1171                                        MachineFunction &MF) const {
1172   const TargetFrameInfo *TFI = MF.getTarget().getFrameInfo();
1173
1174   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
1175   switch (RC->getID()) {
1176   default:
1177     return 0;
1178   case X86::GR32RegClassID:
1179     return 4 - FPDiff;
1180   case X86::GR64RegClassID:
1181     return 8 - FPDiff;
1182   case X86::VR128RegClassID:
1183     return Subtarget->is64Bit() ? 10 : 4;
1184   case X86::VR64RegClassID:
1185     return 4;
1186   }
1187 }
1188
1189 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1190                                                unsigned &Offset) const {
1191   if (!Subtarget->isTargetLinux())
1192     return false;
1193
1194   if (Subtarget->is64Bit()) {
1195     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1196     Offset = 0x28;
1197     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1198       AddressSpace = 256;
1199     else
1200       AddressSpace = 257;
1201   } else {
1202     // %gs:0x14 on i386
1203     Offset = 0x14;
1204     AddressSpace = 256;
1205   }
1206   return true;
1207 }
1208
1209
1210 //===----------------------------------------------------------------------===//
1211 //               Return Value Calling Convention Implementation
1212 //===----------------------------------------------------------------------===//
1213
1214 #include "X86GenCallingConv.inc"
1215
1216 bool
1217 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1218                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1219                         LLVMContext &Context) const {
1220   SmallVector<CCValAssign, 16> RVLocs;
1221   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1222                  RVLocs, Context);
1223   return CCInfo.CheckReturn(Outs, RetCC_X86);
1224 }
1225
1226 SDValue
1227 X86TargetLowering::LowerReturn(SDValue Chain,
1228                                CallingConv::ID CallConv, bool isVarArg,
1229                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1230                                const SmallVectorImpl<SDValue> &OutVals,
1231                                DebugLoc dl, SelectionDAG &DAG) const {
1232   MachineFunction &MF = DAG.getMachineFunction();
1233   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1234
1235   SmallVector<CCValAssign, 16> RVLocs;
1236   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1237                  RVLocs, *DAG.getContext());
1238   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1239
1240   // Add the regs to the liveout set for the function.
1241   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1242   for (unsigned i = 0; i != RVLocs.size(); ++i)
1243     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1244       MRI.addLiveOut(RVLocs[i].getLocReg());
1245
1246   SDValue Flag;
1247
1248   SmallVector<SDValue, 6> RetOps;
1249   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1250   // Operand #1 = Bytes To Pop
1251   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1252                    MVT::i16));
1253
1254   // Copy the result values into the output registers.
1255   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1256     CCValAssign &VA = RVLocs[i];
1257     assert(VA.isRegLoc() && "Can only return in registers!");
1258     SDValue ValToCopy = OutVals[i];
1259     EVT ValVT = ValToCopy.getValueType();
1260
1261     // If this is x86-64, and we disabled SSE, we can't return FP values,
1262     // or SSE or MMX vectors.
1263     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1264          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1265           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1266       report_fatal_error("SSE register return with SSE disabled");
1267     }
1268     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1269     // llvm-gcc has never done it right and no one has noticed, so this
1270     // should be OK for now.
1271     if (ValVT == MVT::f64 &&
1272         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1273       report_fatal_error("SSE2 register return with SSE2 disabled");
1274
1275     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1276     // the RET instruction and handled by the FP Stackifier.
1277     if (VA.getLocReg() == X86::ST0 ||
1278         VA.getLocReg() == X86::ST1) {
1279       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1280       // change the value to the FP stack register class.
1281       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1282         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1283       RetOps.push_back(ValToCopy);
1284       // Don't emit a copytoreg.
1285       continue;
1286     }
1287
1288     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1289     // which is returned in RAX / RDX.
1290     if (Subtarget->is64Bit()) {
1291       if (ValVT == MVT::x86mmx) {
1292         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1293           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1294           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1295                                   ValToCopy);
1296           // If we don't have SSE2 available, convert to v4f32 so the generated
1297           // register is legal.
1298           if (!Subtarget->hasSSE2())
1299             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1300         }
1301       }
1302     }
1303
1304     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1305     Flag = Chain.getValue(1);
1306   }
1307
1308   // The x86-64 ABI for returning structs by value requires that we copy
1309   // the sret argument into %rax for the return. We saved the argument into
1310   // a virtual register in the entry block, so now we copy the value out
1311   // and into %rax.
1312   if (Subtarget->is64Bit() &&
1313       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1314     MachineFunction &MF = DAG.getMachineFunction();
1315     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1316     unsigned Reg = FuncInfo->getSRetReturnReg();
1317     assert(Reg &&
1318            "SRetReturnReg should have been set in LowerFormalArguments().");
1319     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1320
1321     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1322     Flag = Chain.getValue(1);
1323
1324     // RAX now acts like a return value.
1325     MRI.addLiveOut(X86::RAX);
1326   }
1327
1328   RetOps[0] = Chain;  // Update chain.
1329
1330   // Add the flag if we have it.
1331   if (Flag.getNode())
1332     RetOps.push_back(Flag);
1333
1334   return DAG.getNode(X86ISD::RET_FLAG, dl,
1335                      MVT::Other, &RetOps[0], RetOps.size());
1336 }
1337
1338 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1339   if (N->getNumValues() != 1)
1340     return false;
1341   if (!N->hasNUsesOfValue(1, 0))
1342     return false;
1343
1344   SDNode *Copy = *N->use_begin();
1345   if (Copy->getOpcode() != ISD::CopyToReg &&
1346       Copy->getOpcode() != ISD::FP_EXTEND)
1347     return false;
1348
1349   bool HasRet = false;
1350   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1351        UI != UE; ++UI) {
1352     if (UI->getOpcode() != X86ISD::RET_FLAG)
1353       return false;
1354     HasRet = true;
1355   }
1356
1357   return HasRet;
1358 }
1359
1360 /// LowerCallResult - Lower the result values of a call into the
1361 /// appropriate copies out of appropriate physical registers.
1362 ///
1363 SDValue
1364 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1365                                    CallingConv::ID CallConv, bool isVarArg,
1366                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1367                                    DebugLoc dl, SelectionDAG &DAG,
1368                                    SmallVectorImpl<SDValue> &InVals) const {
1369
1370   // Assign locations to each value returned by this call.
1371   SmallVector<CCValAssign, 16> RVLocs;
1372   bool Is64Bit = Subtarget->is64Bit();
1373   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1374                  RVLocs, *DAG.getContext());
1375   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1376
1377   // Copy all of the result registers out of their specified physreg.
1378   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1379     CCValAssign &VA = RVLocs[i];
1380     EVT CopyVT = VA.getValVT();
1381
1382     // If this is x86-64, and we disabled SSE, we can't return FP values
1383     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1384         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1385       report_fatal_error("SSE register return with SSE disabled");
1386     }
1387
1388     SDValue Val;
1389
1390     // If this is a call to a function that returns an fp value on the floating
1391     // point stack, we must guarantee the the value is popped from the stack, so
1392     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1393     // if the return value is not used. We use the FpGET_ST0 instructions
1394     // instead.
1395     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1396       // If we prefer to use the value in xmm registers, copy it out as f80 and
1397       // use a truncate to move it from fp stack reg to xmm reg.
1398       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1399       bool isST0 = VA.getLocReg() == X86::ST0;
1400       unsigned Opc = 0;
1401       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1402       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1403       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1404       SDValue Ops[] = { Chain, InFlag };
1405       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Glue,
1406                                          Ops, 2), 1);
1407       Val = Chain.getValue(0);
1408
1409       // Round the f80 to the right size, which also moves it to the appropriate
1410       // xmm register.
1411       if (CopyVT != VA.getValVT())
1412         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1413                           // This truncation won't change the value.
1414                           DAG.getIntPtrConstant(1));
1415     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1416       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1417       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1418         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1419                                    MVT::v2i64, InFlag).getValue(1);
1420         Val = Chain.getValue(0);
1421         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1422                           Val, DAG.getConstant(0, MVT::i64));
1423       } else {
1424         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1425                                    MVT::i64, InFlag).getValue(1);
1426         Val = Chain.getValue(0);
1427       }
1428       Val = DAG.getNode(ISD::BITCAST, dl, CopyVT, Val);
1429     } else {
1430       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1431                                  CopyVT, InFlag).getValue(1);
1432       Val = Chain.getValue(0);
1433     }
1434     InFlag = Chain.getValue(2);
1435     InVals.push_back(Val);
1436   }
1437
1438   return Chain;
1439 }
1440
1441
1442 //===----------------------------------------------------------------------===//
1443 //                C & StdCall & Fast Calling Convention implementation
1444 //===----------------------------------------------------------------------===//
1445 //  StdCall calling convention seems to be standard for many Windows' API
1446 //  routines and around. It differs from C calling convention just a little:
1447 //  callee should clean up the stack, not caller. Symbols should be also
1448 //  decorated in some fancy way :) It doesn't support any vector arguments.
1449 //  For info on fast calling convention see Fast Calling Convention (tail call)
1450 //  implementation LowerX86_32FastCCCallTo.
1451
1452 /// CallIsStructReturn - Determines whether a call uses struct return
1453 /// semantics.
1454 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1455   if (Outs.empty())
1456     return false;
1457
1458   return Outs[0].Flags.isSRet();
1459 }
1460
1461 /// ArgsAreStructReturn - Determines whether a function uses struct
1462 /// return semantics.
1463 static bool
1464 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1465   if (Ins.empty())
1466     return false;
1467
1468   return Ins[0].Flags.isSRet();
1469 }
1470
1471 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1472 /// by "Src" to address "Dst" with size and alignment information specified by
1473 /// the specific parameter attribute. The copy will be passed as a byval
1474 /// function parameter.
1475 static SDValue
1476 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1477                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1478                           DebugLoc dl) {
1479   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1480
1481   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1482                        /*isVolatile*/false, /*AlwaysInline=*/true,
1483                        MachinePointerInfo(), MachinePointerInfo());
1484 }
1485
1486 /// IsTailCallConvention - Return true if the calling convention is one that
1487 /// supports tail call optimization.
1488 static bool IsTailCallConvention(CallingConv::ID CC) {
1489   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1490 }
1491
1492 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1493 /// a tailcall target by changing its ABI.
1494 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1495   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1496 }
1497
1498 SDValue
1499 X86TargetLowering::LowerMemArgument(SDValue Chain,
1500                                     CallingConv::ID CallConv,
1501                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1502                                     DebugLoc dl, SelectionDAG &DAG,
1503                                     const CCValAssign &VA,
1504                                     MachineFrameInfo *MFI,
1505                                     unsigned i) const {
1506   // Create the nodes corresponding to a load from this parameter slot.
1507   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1508   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1509   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1510   EVT ValVT;
1511
1512   // If value is passed by pointer we have address passed instead of the value
1513   // itself.
1514   if (VA.getLocInfo() == CCValAssign::Indirect)
1515     ValVT = VA.getLocVT();
1516   else
1517     ValVT = VA.getValVT();
1518
1519   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1520   // changed with more analysis.
1521   // In case of tail call optimization mark all arguments mutable. Since they
1522   // could be overwritten by lowering of arguments in case of a tail call.
1523   if (Flags.isByVal()) {
1524     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1525                                     VA.getLocMemOffset(), isImmutable);
1526     return DAG.getFrameIndex(FI, getPointerTy());
1527   } else {
1528     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1529                                     VA.getLocMemOffset(), isImmutable);
1530     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1531     return DAG.getLoad(ValVT, dl, Chain, FIN,
1532                        MachinePointerInfo::getFixedStack(FI),
1533                        false, false, 0);
1534   }
1535 }
1536
1537 SDValue
1538 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1539                                         CallingConv::ID CallConv,
1540                                         bool isVarArg,
1541                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1542                                         DebugLoc dl,
1543                                         SelectionDAG &DAG,
1544                                         SmallVectorImpl<SDValue> &InVals)
1545                                           const {
1546   MachineFunction &MF = DAG.getMachineFunction();
1547   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1548
1549   const Function* Fn = MF.getFunction();
1550   if (Fn->hasExternalLinkage() &&
1551       Subtarget->isTargetCygMing() &&
1552       Fn->getName() == "main")
1553     FuncInfo->setForceFramePointer(true);
1554
1555   MachineFrameInfo *MFI = MF.getFrameInfo();
1556   bool Is64Bit = Subtarget->is64Bit();
1557   bool IsWin64 = Subtarget->isTargetWin64();
1558
1559   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1560          "Var args not supported with calling convention fastcc or ghc");
1561
1562   // Assign locations to all of the incoming arguments.
1563   SmallVector<CCValAssign, 16> ArgLocs;
1564   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1565                  ArgLocs, *DAG.getContext());
1566   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1567
1568   unsigned LastVal = ~0U;
1569   SDValue ArgValue;
1570   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1571     CCValAssign &VA = ArgLocs[i];
1572     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1573     // places.
1574     assert(VA.getValNo() != LastVal &&
1575            "Don't support value assigned to multiple locs yet");
1576     LastVal = VA.getValNo();
1577
1578     if (VA.isRegLoc()) {
1579       EVT RegVT = VA.getLocVT();
1580       TargetRegisterClass *RC = NULL;
1581       if (RegVT == MVT::i32)
1582         RC = X86::GR32RegisterClass;
1583       else if (Is64Bit && RegVT == MVT::i64)
1584         RC = X86::GR64RegisterClass;
1585       else if (RegVT == MVT::f32)
1586         RC = X86::FR32RegisterClass;
1587       else if (RegVT == MVT::f64)
1588         RC = X86::FR64RegisterClass;
1589       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1590         RC = X86::VR256RegisterClass;
1591       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1592         RC = X86::VR128RegisterClass;
1593       else if (RegVT == MVT::x86mmx)
1594         RC = X86::VR64RegisterClass;
1595       else
1596         llvm_unreachable("Unknown argument type!");
1597
1598       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1599       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1600
1601       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1602       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1603       // right size.
1604       if (VA.getLocInfo() == CCValAssign::SExt)
1605         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1606                                DAG.getValueType(VA.getValVT()));
1607       else if (VA.getLocInfo() == CCValAssign::ZExt)
1608         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1609                                DAG.getValueType(VA.getValVT()));
1610       else if (VA.getLocInfo() == CCValAssign::BCvt)
1611         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1612
1613       if (VA.isExtInLoc()) {
1614         // Handle MMX values passed in XMM regs.
1615         if (RegVT.isVector()) {
1616           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1617                                  ArgValue);
1618         } else
1619           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1620       }
1621     } else {
1622       assert(VA.isMemLoc());
1623       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1624     }
1625
1626     // If value is passed via pointer - do a load.
1627     if (VA.getLocInfo() == CCValAssign::Indirect)
1628       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1629                              MachinePointerInfo(), false, false, 0);
1630
1631     InVals.push_back(ArgValue);
1632   }
1633
1634   // The x86-64 ABI for returning structs by value requires that we copy
1635   // the sret argument into %rax for the return. Save the argument into
1636   // a virtual register so that we can access it from the return points.
1637   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1638     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1639     unsigned Reg = FuncInfo->getSRetReturnReg();
1640     if (!Reg) {
1641       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1642       FuncInfo->setSRetReturnReg(Reg);
1643     }
1644     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1645     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1646   }
1647
1648   unsigned StackSize = CCInfo.getNextStackOffset();
1649   // Align stack specially for tail calls.
1650   if (FuncIsMadeTailCallSafe(CallConv))
1651     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1652
1653   // If the function takes variable number of arguments, make a frame index for
1654   // the start of the first vararg value... for expansion of llvm.va_start.
1655   if (isVarArg) {
1656     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1657                     CallConv != CallingConv::X86_ThisCall))) {
1658       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1659     }
1660     if (Is64Bit) {
1661       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1662
1663       // FIXME: We should really autogenerate these arrays
1664       static const unsigned GPR64ArgRegsWin64[] = {
1665         X86::RCX, X86::RDX, X86::R8,  X86::R9
1666       };
1667       static const unsigned GPR64ArgRegs64Bit[] = {
1668         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1669       };
1670       static const unsigned XMMArgRegs64Bit[] = {
1671         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1672         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1673       };
1674       const unsigned *GPR64ArgRegs;
1675       unsigned NumXMMRegs = 0;
1676
1677       if (IsWin64) {
1678         // The XMM registers which might contain var arg parameters are shadowed
1679         // in their paired GPR.  So we only need to save the GPR to their home
1680         // slots.
1681         TotalNumIntRegs = 4;
1682         GPR64ArgRegs = GPR64ArgRegsWin64;
1683       } else {
1684         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1685         GPR64ArgRegs = GPR64ArgRegs64Bit;
1686
1687         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1688       }
1689       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1690                                                        TotalNumIntRegs);
1691
1692       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1693       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1694              "SSE register cannot be used when SSE is disabled!");
1695       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1696              "SSE register cannot be used when SSE is disabled!");
1697       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1698         // Kernel mode asks for SSE to be disabled, so don't push them
1699         // on the stack.
1700         TotalNumXMMRegs = 0;
1701
1702       if (IsWin64) {
1703         const TargetFrameInfo &TFI = *getTargetMachine().getFrameInfo();
1704         // Get to the caller-allocated home save location.  Add 8 to account
1705         // for the return address.
1706         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1707         FuncInfo->setRegSaveFrameIndex(
1708           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1709         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1710       } else {
1711         // For X86-64, if there are vararg parameters that are passed via
1712         // registers, then we must store them to their spots on the stack so they
1713         // may be loaded by deferencing the result of va_next.
1714         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1715         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1716         FuncInfo->setRegSaveFrameIndex(
1717           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1718                                false));
1719       }
1720
1721       // Store the integer parameter registers.
1722       SmallVector<SDValue, 8> MemOps;
1723       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1724                                         getPointerTy());
1725       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1726       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1727         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1728                                   DAG.getIntPtrConstant(Offset));
1729         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1730                                      X86::GR64RegisterClass);
1731         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1732         SDValue Store =
1733           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1734                        MachinePointerInfo::getFixedStack(
1735                          FuncInfo->getRegSaveFrameIndex(), Offset),
1736                        false, false, 0);
1737         MemOps.push_back(Store);
1738         Offset += 8;
1739       }
1740
1741       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1742         // Now store the XMM (fp + vector) parameter registers.
1743         SmallVector<SDValue, 11> SaveXMMOps;
1744         SaveXMMOps.push_back(Chain);
1745
1746         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1747         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1748         SaveXMMOps.push_back(ALVal);
1749
1750         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1751                                FuncInfo->getRegSaveFrameIndex()));
1752         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1753                                FuncInfo->getVarArgsFPOffset()));
1754
1755         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1756           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1757                                        X86::VR128RegisterClass);
1758           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1759           SaveXMMOps.push_back(Val);
1760         }
1761         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1762                                      MVT::Other,
1763                                      &SaveXMMOps[0], SaveXMMOps.size()));
1764       }
1765
1766       if (!MemOps.empty())
1767         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1768                             &MemOps[0], MemOps.size());
1769     }
1770   }
1771
1772   // Some CCs need callee pop.
1773   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1774     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1775   } else {
1776     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1777     // If this is an sret function, the return should pop the hidden pointer.
1778     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1779       FuncInfo->setBytesToPopOnReturn(4);
1780   }
1781
1782   if (!Is64Bit) {
1783     // RegSaveFrameIndex is X86-64 only.
1784     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1785     if (CallConv == CallingConv::X86_FastCall ||
1786         CallConv == CallingConv::X86_ThisCall)
1787       // fastcc functions can't have varargs.
1788       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1789   }
1790
1791   return Chain;
1792 }
1793
1794 SDValue
1795 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1796                                     SDValue StackPtr, SDValue Arg,
1797                                     DebugLoc dl, SelectionDAG &DAG,
1798                                     const CCValAssign &VA,
1799                                     ISD::ArgFlagsTy Flags) const {
1800   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1801   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1802   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1803   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1804   if (Flags.isByVal())
1805     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1806
1807   return DAG.getStore(Chain, dl, Arg, PtrOff,
1808                       MachinePointerInfo::getStack(LocMemOffset),
1809                       false, false, 0);
1810 }
1811
1812 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1813 /// optimization is performed and it is required.
1814 SDValue
1815 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1816                                            SDValue &OutRetAddr, SDValue Chain,
1817                                            bool IsTailCall, bool Is64Bit,
1818                                            int FPDiff, DebugLoc dl) const {
1819   // Adjust the Return address stack slot.
1820   EVT VT = getPointerTy();
1821   OutRetAddr = getReturnAddressFrameIndex(DAG);
1822
1823   // Load the "old" Return address.
1824   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1825                            false, false, 0);
1826   return SDValue(OutRetAddr.getNode(), 1);
1827 }
1828
1829 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1830 /// optimization is performed and it is required (FPDiff!=0).
1831 static SDValue
1832 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1833                          SDValue Chain, SDValue RetAddrFrIdx,
1834                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1835   // Store the return address to the appropriate stack slot.
1836   if (!FPDiff) return Chain;
1837   // Calculate the new stack slot for the return address.
1838   int SlotSize = Is64Bit ? 8 : 4;
1839   int NewReturnAddrFI =
1840     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1841   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1842   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1843   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1844                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1845                        false, false, 0);
1846   return Chain;
1847 }
1848
1849 SDValue
1850 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1851                              CallingConv::ID CallConv, bool isVarArg,
1852                              bool &isTailCall,
1853                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1854                              const SmallVectorImpl<SDValue> &OutVals,
1855                              const SmallVectorImpl<ISD::InputArg> &Ins,
1856                              DebugLoc dl, SelectionDAG &DAG,
1857                              SmallVectorImpl<SDValue> &InVals) const {
1858   MachineFunction &MF = DAG.getMachineFunction();
1859   bool Is64Bit        = Subtarget->is64Bit();
1860   bool IsStructRet    = CallIsStructReturn(Outs);
1861   bool IsSibcall      = false;
1862
1863   if (isTailCall) {
1864     // Check if it's really possible to do a tail call.
1865     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1866                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1867                                                    Outs, OutVals, Ins, DAG);
1868
1869     // Sibcalls are automatically detected tailcalls which do not require
1870     // ABI changes.
1871     if (!GuaranteedTailCallOpt && isTailCall)
1872       IsSibcall = true;
1873
1874     if (isTailCall)
1875       ++NumTailCalls;
1876   }
1877
1878   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1879          "Var args not supported with calling convention fastcc or ghc");
1880
1881   // Analyze operands of the call, assigning locations to each operand.
1882   SmallVector<CCValAssign, 16> ArgLocs;
1883   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1884                  ArgLocs, *DAG.getContext());
1885   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
1886
1887   // Get a count of how many bytes are to be pushed on the stack.
1888   unsigned NumBytes = CCInfo.getNextStackOffset();
1889   if (IsSibcall)
1890     // This is a sibcall. The memory operands are available in caller's
1891     // own caller's stack.
1892     NumBytes = 0;
1893   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1894     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1895
1896   int FPDiff = 0;
1897   if (isTailCall && !IsSibcall) {
1898     // Lower arguments at fp - stackoffset + fpdiff.
1899     unsigned NumBytesCallerPushed =
1900       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1901     FPDiff = NumBytesCallerPushed - NumBytes;
1902
1903     // Set the delta of movement of the returnaddr stackslot.
1904     // But only set if delta is greater than previous delta.
1905     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1906       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1907   }
1908
1909   if (!IsSibcall)
1910     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1911
1912   SDValue RetAddrFrIdx;
1913   // Load return adress for tail calls.
1914   if (isTailCall && FPDiff)
1915     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1916                                     Is64Bit, FPDiff, dl);
1917
1918   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1919   SmallVector<SDValue, 8> MemOpChains;
1920   SDValue StackPtr;
1921
1922   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1923   // of tail call optimization arguments are handle later.
1924   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1925     CCValAssign &VA = ArgLocs[i];
1926     EVT RegVT = VA.getLocVT();
1927     SDValue Arg = OutVals[i];
1928     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1929     bool isByVal = Flags.isByVal();
1930
1931     // Promote the value if needed.
1932     switch (VA.getLocInfo()) {
1933     default: llvm_unreachable("Unknown loc info!");
1934     case CCValAssign::Full: break;
1935     case CCValAssign::SExt:
1936       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1937       break;
1938     case CCValAssign::ZExt:
1939       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1940       break;
1941     case CCValAssign::AExt:
1942       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1943         // Special case: passing MMX values in XMM registers.
1944         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
1945         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1946         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1947       } else
1948         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1949       break;
1950     case CCValAssign::BCvt:
1951       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
1952       break;
1953     case CCValAssign::Indirect: {
1954       // Store the argument.
1955       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1956       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1957       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1958                            MachinePointerInfo::getFixedStack(FI),
1959                            false, false, 0);
1960       Arg = SpillSlot;
1961       break;
1962     }
1963     }
1964
1965     if (VA.isRegLoc()) {
1966       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1967       if (isVarArg && Subtarget->isTargetWin64()) {
1968         // Win64 ABI requires argument XMM reg to be copied to the corresponding
1969         // shadow reg if callee is a varargs function.
1970         unsigned ShadowReg = 0;
1971         switch (VA.getLocReg()) {
1972         case X86::XMM0: ShadowReg = X86::RCX; break;
1973         case X86::XMM1: ShadowReg = X86::RDX; break;
1974         case X86::XMM2: ShadowReg = X86::R8; break;
1975         case X86::XMM3: ShadowReg = X86::R9; break;
1976         }
1977         if (ShadowReg)
1978           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
1979       }
1980     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1981       assert(VA.isMemLoc());
1982       if (StackPtr.getNode() == 0)
1983         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1984       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1985                                              dl, DAG, VA, Flags));
1986     }
1987   }
1988
1989   if (!MemOpChains.empty())
1990     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1991                         &MemOpChains[0], MemOpChains.size());
1992
1993   // Build a sequence of copy-to-reg nodes chained together with token chain
1994   // and flag operands which copy the outgoing args into registers.
1995   SDValue InFlag;
1996   // Tail call byval lowering might overwrite argument registers so in case of
1997   // tail call optimization the copies to registers are lowered later.
1998   if (!isTailCall)
1999     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2000       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2001                                RegsToPass[i].second, InFlag);
2002       InFlag = Chain.getValue(1);
2003     }
2004
2005   if (Subtarget->isPICStyleGOT()) {
2006     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2007     // GOT pointer.
2008     if (!isTailCall) {
2009       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2010                                DAG.getNode(X86ISD::GlobalBaseReg,
2011                                            DebugLoc(), getPointerTy()),
2012                                InFlag);
2013       InFlag = Chain.getValue(1);
2014     } else {
2015       // If we are tail calling and generating PIC/GOT style code load the
2016       // address of the callee into ECX. The value in ecx is used as target of
2017       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2018       // for tail calls on PIC/GOT architectures. Normally we would just put the
2019       // address of GOT into ebx and then call target@PLT. But for tail calls
2020       // ebx would be restored (since ebx is callee saved) before jumping to the
2021       // target@PLT.
2022
2023       // Note: The actual moving to ECX is done further down.
2024       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2025       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2026           !G->getGlobal()->hasProtectedVisibility())
2027         Callee = LowerGlobalAddress(Callee, DAG);
2028       else if (isa<ExternalSymbolSDNode>(Callee))
2029         Callee = LowerExternalSymbol(Callee, DAG);
2030     }
2031   }
2032
2033   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2034     // From AMD64 ABI document:
2035     // For calls that may call functions that use varargs or stdargs
2036     // (prototype-less calls or calls to functions containing ellipsis (...) in
2037     // the declaration) %al is used as hidden argument to specify the number
2038     // of SSE registers used. The contents of %al do not need to match exactly
2039     // the number of registers, but must be an ubound on the number of SSE
2040     // registers used and is in the range 0 - 8 inclusive.
2041
2042     // Count the number of XMM registers allocated.
2043     static const unsigned XMMArgRegs[] = {
2044       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2045       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2046     };
2047     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2048     assert((Subtarget->hasXMM() || !NumXMMRegs)
2049            && "SSE registers cannot be used when SSE is disabled");
2050
2051     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2052                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2053     InFlag = Chain.getValue(1);
2054   }
2055
2056
2057   // For tail calls lower the arguments to the 'real' stack slot.
2058   if (isTailCall) {
2059     // Force all the incoming stack arguments to be loaded from the stack
2060     // before any new outgoing arguments are stored to the stack, because the
2061     // outgoing stack slots may alias the incoming argument stack slots, and
2062     // the alias isn't otherwise explicit. This is slightly more conservative
2063     // than necessary, because it means that each store effectively depends
2064     // on every argument instead of just those arguments it would clobber.
2065     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2066
2067     SmallVector<SDValue, 8> MemOpChains2;
2068     SDValue FIN;
2069     int FI = 0;
2070     // Do not flag preceeding copytoreg stuff together with the following stuff.
2071     InFlag = SDValue();
2072     if (GuaranteedTailCallOpt) {
2073       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2074         CCValAssign &VA = ArgLocs[i];
2075         if (VA.isRegLoc())
2076           continue;
2077         assert(VA.isMemLoc());
2078         SDValue Arg = OutVals[i];
2079         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2080         // Create frame index.
2081         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2082         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2083         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2084         FIN = DAG.getFrameIndex(FI, getPointerTy());
2085
2086         if (Flags.isByVal()) {
2087           // Copy relative to framepointer.
2088           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2089           if (StackPtr.getNode() == 0)
2090             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2091                                           getPointerTy());
2092           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2093
2094           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2095                                                            ArgChain,
2096                                                            Flags, DAG, dl));
2097         } else {
2098           // Store relative to framepointer.
2099           MemOpChains2.push_back(
2100             DAG.getStore(ArgChain, dl, Arg, FIN,
2101                          MachinePointerInfo::getFixedStack(FI),
2102                          false, false, 0));
2103         }
2104       }
2105     }
2106
2107     if (!MemOpChains2.empty())
2108       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2109                           &MemOpChains2[0], MemOpChains2.size());
2110
2111     // Copy arguments to their registers.
2112     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2113       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2114                                RegsToPass[i].second, InFlag);
2115       InFlag = Chain.getValue(1);
2116     }
2117     InFlag =SDValue();
2118
2119     // Store the return address to the appropriate stack slot.
2120     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2121                                      FPDiff, dl);
2122   }
2123
2124   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2125     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2126     // In the 64-bit large code model, we have to make all calls
2127     // through a register, since the call instruction's 32-bit
2128     // pc-relative offset may not be large enough to hold the whole
2129     // address.
2130   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2131     // If the callee is a GlobalAddress node (quite common, every direct call
2132     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2133     // it.
2134
2135     // We should use extra load for direct calls to dllimported functions in
2136     // non-JIT mode.
2137     const GlobalValue *GV = G->getGlobal();
2138     if (!GV->hasDLLImportLinkage()) {
2139       unsigned char OpFlags = 0;
2140
2141       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2142       // external symbols most go through the PLT in PIC mode.  If the symbol
2143       // has hidden or protected visibility, or if it is static or local, then
2144       // we don't need to use the PLT - we can directly call it.
2145       if (Subtarget->isTargetELF() &&
2146           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2147           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2148         OpFlags = X86II::MO_PLT;
2149       } else if (Subtarget->isPICStyleStubAny() &&
2150                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2151                  Subtarget->getDarwinVers() < 9) {
2152         // PC-relative references to external symbols should go through $stub,
2153         // unless we're building with the leopard linker or later, which
2154         // automatically synthesizes these stubs.
2155         OpFlags = X86II::MO_DARWIN_STUB;
2156       }
2157
2158       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2159                                           G->getOffset(), OpFlags);
2160     }
2161   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2162     unsigned char OpFlags = 0;
2163
2164     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2165     // external symbols should go through the PLT.
2166     if (Subtarget->isTargetELF() &&
2167         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2168       OpFlags = X86II::MO_PLT;
2169     } else if (Subtarget->isPICStyleStubAny() &&
2170                Subtarget->getDarwinVers() < 9) {
2171       // PC-relative references to external symbols should go through $stub,
2172       // unless we're building with the leopard linker or later, which
2173       // automatically synthesizes these stubs.
2174       OpFlags = X86II::MO_DARWIN_STUB;
2175     }
2176
2177     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2178                                          OpFlags);
2179   }
2180
2181   // Returns a chain & a flag for retval copy to use.
2182   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2183   SmallVector<SDValue, 8> Ops;
2184
2185   if (!IsSibcall && isTailCall) {
2186     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2187                            DAG.getIntPtrConstant(0, true), InFlag);
2188     InFlag = Chain.getValue(1);
2189   }
2190
2191   Ops.push_back(Chain);
2192   Ops.push_back(Callee);
2193
2194   if (isTailCall)
2195     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2196
2197   // Add argument registers to the end of the list so that they are known live
2198   // into the call.
2199   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2200     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2201                                   RegsToPass[i].second.getValueType()));
2202
2203   // Add an implicit use GOT pointer in EBX.
2204   if (!isTailCall && Subtarget->isPICStyleGOT())
2205     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2206
2207   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2208   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2209     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2210
2211   if (InFlag.getNode())
2212     Ops.push_back(InFlag);
2213
2214   if (isTailCall) {
2215     // We used to do:
2216     //// If this is the first return lowered for this function, add the regs
2217     //// to the liveout set for the function.
2218     // This isn't right, although it's probably harmless on x86; liveouts
2219     // should be computed from returns not tail calls.  Consider a void
2220     // function making a tail call to a function returning int.
2221     return DAG.getNode(X86ISD::TC_RETURN, dl,
2222                        NodeTys, &Ops[0], Ops.size());
2223   }
2224
2225   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2226   InFlag = Chain.getValue(1);
2227
2228   // Create the CALLSEQ_END node.
2229   unsigned NumBytesForCalleeToPush;
2230   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2231     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2232   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2233     // If this is a call to a struct-return function, the callee
2234     // pops the hidden struct pointer, so we have to push it back.
2235     // This is common for Darwin/X86, Linux & Mingw32 targets.
2236     NumBytesForCalleeToPush = 4;
2237   else
2238     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2239
2240   // Returns a flag for retval copy to use.
2241   if (!IsSibcall) {
2242     Chain = DAG.getCALLSEQ_END(Chain,
2243                                DAG.getIntPtrConstant(NumBytes, true),
2244                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2245                                                      true),
2246                                InFlag);
2247     InFlag = Chain.getValue(1);
2248   }
2249
2250   // Handle result values, copying them out of physregs into vregs that we
2251   // return.
2252   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2253                          Ins, dl, DAG, InVals);
2254 }
2255
2256
2257 //===----------------------------------------------------------------------===//
2258 //                Fast Calling Convention (tail call) implementation
2259 //===----------------------------------------------------------------------===//
2260
2261 //  Like std call, callee cleans arguments, convention except that ECX is
2262 //  reserved for storing the tail called function address. Only 2 registers are
2263 //  free for argument passing (inreg). Tail call optimization is performed
2264 //  provided:
2265 //                * tailcallopt is enabled
2266 //                * caller/callee are fastcc
2267 //  On X86_64 architecture with GOT-style position independent code only local
2268 //  (within module) calls are supported at the moment.
2269 //  To keep the stack aligned according to platform abi the function
2270 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2271 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2272 //  If a tail called function callee has more arguments than the caller the
2273 //  caller needs to make sure that there is room to move the RETADDR to. This is
2274 //  achieved by reserving an area the size of the argument delta right after the
2275 //  original REtADDR, but before the saved framepointer or the spilled registers
2276 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2277 //  stack layout:
2278 //    arg1
2279 //    arg2
2280 //    RETADDR
2281 //    [ new RETADDR
2282 //      move area ]
2283 //    (possible EBP)
2284 //    ESI
2285 //    EDI
2286 //    local1 ..
2287
2288 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2289 /// for a 16 byte align requirement.
2290 unsigned
2291 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2292                                                SelectionDAG& DAG) const {
2293   MachineFunction &MF = DAG.getMachineFunction();
2294   const TargetMachine &TM = MF.getTarget();
2295   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2296   unsigned StackAlignment = TFI.getStackAlignment();
2297   uint64_t AlignMask = StackAlignment - 1;
2298   int64_t Offset = StackSize;
2299   uint64_t SlotSize = TD->getPointerSize();
2300   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2301     // Number smaller than 12 so just add the difference.
2302     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2303   } else {
2304     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2305     Offset = ((~AlignMask) & Offset) + StackAlignment +
2306       (StackAlignment-SlotSize);
2307   }
2308   return Offset;
2309 }
2310
2311 /// MatchingStackOffset - Return true if the given stack call argument is
2312 /// already available in the same position (relatively) of the caller's
2313 /// incoming argument stack.
2314 static
2315 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2316                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2317                          const X86InstrInfo *TII) {
2318   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2319   int FI = INT_MAX;
2320   if (Arg.getOpcode() == ISD::CopyFromReg) {
2321     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2322     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2323       return false;
2324     MachineInstr *Def = MRI->getVRegDef(VR);
2325     if (!Def)
2326       return false;
2327     if (!Flags.isByVal()) {
2328       if (!TII->isLoadFromStackSlot(Def, FI))
2329         return false;
2330     } else {
2331       unsigned Opcode = Def->getOpcode();
2332       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2333           Def->getOperand(1).isFI()) {
2334         FI = Def->getOperand(1).getIndex();
2335         Bytes = Flags.getByValSize();
2336       } else
2337         return false;
2338     }
2339   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2340     if (Flags.isByVal())
2341       // ByVal argument is passed in as a pointer but it's now being
2342       // dereferenced. e.g.
2343       // define @foo(%struct.X* %A) {
2344       //   tail call @bar(%struct.X* byval %A)
2345       // }
2346       return false;
2347     SDValue Ptr = Ld->getBasePtr();
2348     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2349     if (!FINode)
2350       return false;
2351     FI = FINode->getIndex();
2352   } else
2353     return false;
2354
2355   assert(FI != INT_MAX);
2356   if (!MFI->isFixedObjectIndex(FI))
2357     return false;
2358   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2359 }
2360
2361 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2362 /// for tail call optimization. Targets which want to do tail call
2363 /// optimization should implement this function.
2364 bool
2365 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2366                                                      CallingConv::ID CalleeCC,
2367                                                      bool isVarArg,
2368                                                      bool isCalleeStructRet,
2369                                                      bool isCallerStructRet,
2370                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2371                                     const SmallVectorImpl<SDValue> &OutVals,
2372                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2373                                                      SelectionDAG& DAG) const {
2374   if (!IsTailCallConvention(CalleeCC) &&
2375       CalleeCC != CallingConv::C)
2376     return false;
2377
2378   // If -tailcallopt is specified, make fastcc functions tail-callable.
2379   const MachineFunction &MF = DAG.getMachineFunction();
2380   const Function *CallerF = DAG.getMachineFunction().getFunction();
2381   CallingConv::ID CallerCC = CallerF->getCallingConv();
2382   bool CCMatch = CallerCC == CalleeCC;
2383
2384   if (GuaranteedTailCallOpt) {
2385     if (IsTailCallConvention(CalleeCC) && CCMatch)
2386       return true;
2387     return false;
2388   }
2389
2390   // Look for obvious safe cases to perform tail call optimization that do not
2391   // require ABI changes. This is what gcc calls sibcall.
2392
2393   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2394   // emit a special epilogue.
2395   if (RegInfo->needsStackRealignment(MF))
2396     return false;
2397
2398   // Do not sibcall optimize vararg calls unless the call site is not passing
2399   // any arguments.
2400   if (isVarArg && !Outs.empty())
2401     return false;
2402
2403   // Also avoid sibcall optimization if either caller or callee uses struct
2404   // return semantics.
2405   if (isCalleeStructRet || isCallerStructRet)
2406     return false;
2407
2408   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2409   // Therefore if it's not used by the call it is not safe to optimize this into
2410   // a sibcall.
2411   bool Unused = false;
2412   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2413     if (!Ins[i].Used) {
2414       Unused = true;
2415       break;
2416     }
2417   }
2418   if (Unused) {
2419     SmallVector<CCValAssign, 16> RVLocs;
2420     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2421                    RVLocs, *DAG.getContext());
2422     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2423     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2424       CCValAssign &VA = RVLocs[i];
2425       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2426         return false;
2427     }
2428   }
2429
2430   // If the calling conventions do not match, then we'd better make sure the
2431   // results are returned in the same way as what the caller expects.
2432   if (!CCMatch) {
2433     SmallVector<CCValAssign, 16> RVLocs1;
2434     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2435                     RVLocs1, *DAG.getContext());
2436     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2437
2438     SmallVector<CCValAssign, 16> RVLocs2;
2439     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2440                     RVLocs2, *DAG.getContext());
2441     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2442
2443     if (RVLocs1.size() != RVLocs2.size())
2444       return false;
2445     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2446       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2447         return false;
2448       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2449         return false;
2450       if (RVLocs1[i].isRegLoc()) {
2451         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2452           return false;
2453       } else {
2454         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2455           return false;
2456       }
2457     }
2458   }
2459
2460   // If the callee takes no arguments then go on to check the results of the
2461   // call.
2462   if (!Outs.empty()) {
2463     // Check if stack adjustment is needed. For now, do not do this if any
2464     // argument is passed on the stack.
2465     SmallVector<CCValAssign, 16> ArgLocs;
2466     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2467                    ArgLocs, *DAG.getContext());
2468     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2469     if (CCInfo.getNextStackOffset()) {
2470       MachineFunction &MF = DAG.getMachineFunction();
2471       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2472         return false;
2473       if (Subtarget->isTargetWin64())
2474         // Win64 ABI has additional complications.
2475         return false;
2476
2477       // Check if the arguments are already laid out in the right way as
2478       // the caller's fixed stack objects.
2479       MachineFrameInfo *MFI = MF.getFrameInfo();
2480       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2481       const X86InstrInfo *TII =
2482         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2483       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2484         CCValAssign &VA = ArgLocs[i];
2485         SDValue Arg = OutVals[i];
2486         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2487         if (VA.getLocInfo() == CCValAssign::Indirect)
2488           return false;
2489         if (!VA.isRegLoc()) {
2490           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2491                                    MFI, MRI, TII))
2492             return false;
2493         }
2494       }
2495     }
2496
2497     // If the tailcall address may be in a register, then make sure it's
2498     // possible to register allocate for it. In 32-bit, the call address can
2499     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2500     // callee-saved registers are restored. These happen to be the same
2501     // registers used to pass 'inreg' arguments so watch out for those.
2502     if (!Subtarget->is64Bit() &&
2503         !isa<GlobalAddressSDNode>(Callee) &&
2504         !isa<ExternalSymbolSDNode>(Callee)) {
2505       unsigned NumInRegs = 0;
2506       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2507         CCValAssign &VA = ArgLocs[i];
2508         if (!VA.isRegLoc())
2509           continue;
2510         unsigned Reg = VA.getLocReg();
2511         switch (Reg) {
2512         default: break;
2513         case X86::EAX: case X86::EDX: case X86::ECX:
2514           if (++NumInRegs == 3)
2515             return false;
2516           break;
2517         }
2518       }
2519     }
2520   }
2521
2522   // An stdcall caller is expected to clean up its arguments; the callee
2523   // isn't going to do that.
2524   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2525     return false;
2526
2527   return true;
2528 }
2529
2530 FastISel *
2531 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2532   return X86::createFastISel(funcInfo);
2533 }
2534
2535
2536 //===----------------------------------------------------------------------===//
2537 //                           Other Lowering Hooks
2538 //===----------------------------------------------------------------------===//
2539
2540 static bool MayFoldLoad(SDValue Op) {
2541   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2542 }
2543
2544 static bool MayFoldIntoStore(SDValue Op) {
2545   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2546 }
2547
2548 static bool isTargetShuffle(unsigned Opcode) {
2549   switch(Opcode) {
2550   default: return false;
2551   case X86ISD::PSHUFD:
2552   case X86ISD::PSHUFHW:
2553   case X86ISD::PSHUFLW:
2554   case X86ISD::SHUFPD:
2555   case X86ISD::PALIGN:
2556   case X86ISD::SHUFPS:
2557   case X86ISD::MOVLHPS:
2558   case X86ISD::MOVLHPD:
2559   case X86ISD::MOVHLPS:
2560   case X86ISD::MOVLPS:
2561   case X86ISD::MOVLPD:
2562   case X86ISD::MOVSHDUP:
2563   case X86ISD::MOVSLDUP:
2564   case X86ISD::MOVDDUP:
2565   case X86ISD::MOVSS:
2566   case X86ISD::MOVSD:
2567   case X86ISD::UNPCKLPS:
2568   case X86ISD::UNPCKLPD:
2569   case X86ISD::PUNPCKLWD:
2570   case X86ISD::PUNPCKLBW:
2571   case X86ISD::PUNPCKLDQ:
2572   case X86ISD::PUNPCKLQDQ:
2573   case X86ISD::UNPCKHPS:
2574   case X86ISD::UNPCKHPD:
2575   case X86ISD::PUNPCKHWD:
2576   case X86ISD::PUNPCKHBW:
2577   case X86ISD::PUNPCKHDQ:
2578   case X86ISD::PUNPCKHQDQ:
2579     return true;
2580   }
2581   return false;
2582 }
2583
2584 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2585                                                SDValue V1, SelectionDAG &DAG) {
2586   switch(Opc) {
2587   default: llvm_unreachable("Unknown x86 shuffle node");
2588   case X86ISD::MOVSHDUP:
2589   case X86ISD::MOVSLDUP:
2590   case X86ISD::MOVDDUP:
2591     return DAG.getNode(Opc, dl, VT, V1);
2592   }
2593
2594   return SDValue();
2595 }
2596
2597 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2598                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2599   switch(Opc) {
2600   default: llvm_unreachable("Unknown x86 shuffle node");
2601   case X86ISD::PSHUFD:
2602   case X86ISD::PSHUFHW:
2603   case X86ISD::PSHUFLW:
2604     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2605   }
2606
2607   return SDValue();
2608 }
2609
2610 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2611                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2612   switch(Opc) {
2613   default: llvm_unreachable("Unknown x86 shuffle node");
2614   case X86ISD::PALIGN:
2615   case X86ISD::SHUFPD:
2616   case X86ISD::SHUFPS:
2617     return DAG.getNode(Opc, dl, VT, V1, V2,
2618                        DAG.getConstant(TargetMask, MVT::i8));
2619   }
2620   return SDValue();
2621 }
2622
2623 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2624                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2625   switch(Opc) {
2626   default: llvm_unreachable("Unknown x86 shuffle node");
2627   case X86ISD::MOVLHPS:
2628   case X86ISD::MOVLHPD:
2629   case X86ISD::MOVHLPS:
2630   case X86ISD::MOVLPS:
2631   case X86ISD::MOVLPD:
2632   case X86ISD::MOVSS:
2633   case X86ISD::MOVSD:
2634   case X86ISD::UNPCKLPS:
2635   case X86ISD::UNPCKLPD:
2636   case X86ISD::PUNPCKLWD:
2637   case X86ISD::PUNPCKLBW:
2638   case X86ISD::PUNPCKLDQ:
2639   case X86ISD::PUNPCKLQDQ:
2640   case X86ISD::UNPCKHPS:
2641   case X86ISD::UNPCKHPD:
2642   case X86ISD::PUNPCKHWD:
2643   case X86ISD::PUNPCKHBW:
2644   case X86ISD::PUNPCKHDQ:
2645   case X86ISD::PUNPCKHQDQ:
2646     return DAG.getNode(Opc, dl, VT, V1, V2);
2647   }
2648   return SDValue();
2649 }
2650
2651 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2652   MachineFunction &MF = DAG.getMachineFunction();
2653   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2654   int ReturnAddrIndex = FuncInfo->getRAIndex();
2655
2656   if (ReturnAddrIndex == 0) {
2657     // Set up a frame object for the return address.
2658     uint64_t SlotSize = TD->getPointerSize();
2659     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2660                                                            false);
2661     FuncInfo->setRAIndex(ReturnAddrIndex);
2662   }
2663
2664   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2665 }
2666
2667
2668 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2669                                        bool hasSymbolicDisplacement) {
2670   // Offset should fit into 32 bit immediate field.
2671   if (!isInt<32>(Offset))
2672     return false;
2673
2674   // If we don't have a symbolic displacement - we don't have any extra
2675   // restrictions.
2676   if (!hasSymbolicDisplacement)
2677     return true;
2678
2679   // FIXME: Some tweaks might be needed for medium code model.
2680   if (M != CodeModel::Small && M != CodeModel::Kernel)
2681     return false;
2682
2683   // For small code model we assume that latest object is 16MB before end of 31
2684   // bits boundary. We may also accept pretty large negative constants knowing
2685   // that all objects are in the positive half of address space.
2686   if (M == CodeModel::Small && Offset < 16*1024*1024)
2687     return true;
2688
2689   // For kernel code model we know that all object resist in the negative half
2690   // of 32bits address space. We may not accept negative offsets, since they may
2691   // be just off and we may accept pretty large positive ones.
2692   if (M == CodeModel::Kernel && Offset > 0)
2693     return true;
2694
2695   return false;
2696 }
2697
2698 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2699 /// specific condition code, returning the condition code and the LHS/RHS of the
2700 /// comparison to make.
2701 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2702                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2703   if (!isFP) {
2704     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2705       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2706         // X > -1   -> X == 0, jump !sign.
2707         RHS = DAG.getConstant(0, RHS.getValueType());
2708         return X86::COND_NS;
2709       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2710         // X < 0   -> X == 0, jump on sign.
2711         return X86::COND_S;
2712       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2713         // X < 1   -> X <= 0
2714         RHS = DAG.getConstant(0, RHS.getValueType());
2715         return X86::COND_LE;
2716       }
2717     }
2718
2719     switch (SetCCOpcode) {
2720     default: llvm_unreachable("Invalid integer condition!");
2721     case ISD::SETEQ:  return X86::COND_E;
2722     case ISD::SETGT:  return X86::COND_G;
2723     case ISD::SETGE:  return X86::COND_GE;
2724     case ISD::SETLT:  return X86::COND_L;
2725     case ISD::SETLE:  return X86::COND_LE;
2726     case ISD::SETNE:  return X86::COND_NE;
2727     case ISD::SETULT: return X86::COND_B;
2728     case ISD::SETUGT: return X86::COND_A;
2729     case ISD::SETULE: return X86::COND_BE;
2730     case ISD::SETUGE: return X86::COND_AE;
2731     }
2732   }
2733
2734   // First determine if it is required or is profitable to flip the operands.
2735
2736   // If LHS is a foldable load, but RHS is not, flip the condition.
2737   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2738       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2739     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2740     std::swap(LHS, RHS);
2741   }
2742
2743   switch (SetCCOpcode) {
2744   default: break;
2745   case ISD::SETOLT:
2746   case ISD::SETOLE:
2747   case ISD::SETUGT:
2748   case ISD::SETUGE:
2749     std::swap(LHS, RHS);
2750     break;
2751   }
2752
2753   // On a floating point condition, the flags are set as follows:
2754   // ZF  PF  CF   op
2755   //  0 | 0 | 0 | X > Y
2756   //  0 | 0 | 1 | X < Y
2757   //  1 | 0 | 0 | X == Y
2758   //  1 | 1 | 1 | unordered
2759   switch (SetCCOpcode) {
2760   default: llvm_unreachable("Condcode should be pre-legalized away");
2761   case ISD::SETUEQ:
2762   case ISD::SETEQ:   return X86::COND_E;
2763   case ISD::SETOLT:              // flipped
2764   case ISD::SETOGT:
2765   case ISD::SETGT:   return X86::COND_A;
2766   case ISD::SETOLE:              // flipped
2767   case ISD::SETOGE:
2768   case ISD::SETGE:   return X86::COND_AE;
2769   case ISD::SETUGT:              // flipped
2770   case ISD::SETULT:
2771   case ISD::SETLT:   return X86::COND_B;
2772   case ISD::SETUGE:              // flipped
2773   case ISD::SETULE:
2774   case ISD::SETLE:   return X86::COND_BE;
2775   case ISD::SETONE:
2776   case ISD::SETNE:   return X86::COND_NE;
2777   case ISD::SETUO:   return X86::COND_P;
2778   case ISD::SETO:    return X86::COND_NP;
2779   case ISD::SETOEQ:
2780   case ISD::SETUNE:  return X86::COND_INVALID;
2781   }
2782 }
2783
2784 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2785 /// code. Current x86 isa includes the following FP cmov instructions:
2786 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2787 static bool hasFPCMov(unsigned X86CC) {
2788   switch (X86CC) {
2789   default:
2790     return false;
2791   case X86::COND_B:
2792   case X86::COND_BE:
2793   case X86::COND_E:
2794   case X86::COND_P:
2795   case X86::COND_A:
2796   case X86::COND_AE:
2797   case X86::COND_NE:
2798   case X86::COND_NP:
2799     return true;
2800   }
2801 }
2802
2803 /// isFPImmLegal - Returns true if the target can instruction select the
2804 /// specified FP immediate natively. If false, the legalizer will
2805 /// materialize the FP immediate as a load from a constant pool.
2806 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2807   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2808     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2809       return true;
2810   }
2811   return false;
2812 }
2813
2814 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2815 /// the specified range (L, H].
2816 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2817   return (Val < 0) || (Val >= Low && Val < Hi);
2818 }
2819
2820 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2821 /// specified value.
2822 static bool isUndefOrEqual(int Val, int CmpVal) {
2823   if (Val < 0 || Val == CmpVal)
2824     return true;
2825   return false;
2826 }
2827
2828 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2829 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2830 /// the second operand.
2831 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2832   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2833     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2834   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2835     return (Mask[0] < 2 && Mask[1] < 2);
2836   return false;
2837 }
2838
2839 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2840   SmallVector<int, 8> M;
2841   N->getMask(M);
2842   return ::isPSHUFDMask(M, N->getValueType(0));
2843 }
2844
2845 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2846 /// is suitable for input to PSHUFHW.
2847 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2848   if (VT != MVT::v8i16)
2849     return false;
2850
2851   // Lower quadword copied in order or undef.
2852   for (int i = 0; i != 4; ++i)
2853     if (Mask[i] >= 0 && Mask[i] != i)
2854       return false;
2855
2856   // Upper quadword shuffled.
2857   for (int i = 4; i != 8; ++i)
2858     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2859       return false;
2860
2861   return true;
2862 }
2863
2864 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2865   SmallVector<int, 8> M;
2866   N->getMask(M);
2867   return ::isPSHUFHWMask(M, N->getValueType(0));
2868 }
2869
2870 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2871 /// is suitable for input to PSHUFLW.
2872 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2873   if (VT != MVT::v8i16)
2874     return false;
2875
2876   // Upper quadword copied in order.
2877   for (int i = 4; i != 8; ++i)
2878     if (Mask[i] >= 0 && Mask[i] != i)
2879       return false;
2880
2881   // Lower quadword shuffled.
2882   for (int i = 0; i != 4; ++i)
2883     if (Mask[i] >= 4)
2884       return false;
2885
2886   return true;
2887 }
2888
2889 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2890   SmallVector<int, 8> M;
2891   N->getMask(M);
2892   return ::isPSHUFLWMask(M, N->getValueType(0));
2893 }
2894
2895 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2896 /// is suitable for input to PALIGNR.
2897 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2898                           bool hasSSSE3) {
2899   int i, e = VT.getVectorNumElements();
2900
2901   // Do not handle v2i64 / v2f64 shuffles with palignr.
2902   if (e < 4 || !hasSSSE3)
2903     return false;
2904
2905   for (i = 0; i != e; ++i)
2906     if (Mask[i] >= 0)
2907       break;
2908
2909   // All undef, not a palignr.
2910   if (i == e)
2911     return false;
2912
2913   // Determine if it's ok to perform a palignr with only the LHS, since we
2914   // don't have access to the actual shuffle elements to see if RHS is undef.
2915   bool Unary = Mask[i] < (int)e;
2916   bool NeedsUnary = false;
2917
2918   int s = Mask[i] - i;
2919
2920   // Check the rest of the elements to see if they are consecutive.
2921   for (++i; i != e; ++i) {
2922     int m = Mask[i];
2923     if (m < 0)
2924       continue;
2925
2926     Unary = Unary && (m < (int)e);
2927     NeedsUnary = NeedsUnary || (m < s);
2928
2929     if (NeedsUnary && !Unary)
2930       return false;
2931     if (Unary && m != ((s+i) & (e-1)))
2932       return false;
2933     if (!Unary && m != (s+i))
2934       return false;
2935   }
2936   return true;
2937 }
2938
2939 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2940   SmallVector<int, 8> M;
2941   N->getMask(M);
2942   return ::isPALIGNRMask(M, N->getValueType(0), true);
2943 }
2944
2945 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2946 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2947 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2948   int NumElems = VT.getVectorNumElements();
2949   if (NumElems != 2 && NumElems != 4)
2950     return false;
2951
2952   int Half = NumElems / 2;
2953   for (int i = 0; i < Half; ++i)
2954     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2955       return false;
2956   for (int i = Half; i < NumElems; ++i)
2957     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2958       return false;
2959
2960   return true;
2961 }
2962
2963 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2964   SmallVector<int, 8> M;
2965   N->getMask(M);
2966   return ::isSHUFPMask(M, N->getValueType(0));
2967 }
2968
2969 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2970 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2971 /// half elements to come from vector 1 (which would equal the dest.) and
2972 /// the upper half to come from vector 2.
2973 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2974   int NumElems = VT.getVectorNumElements();
2975
2976   if (NumElems != 2 && NumElems != 4)
2977     return false;
2978
2979   int Half = NumElems / 2;
2980   for (int i = 0; i < Half; ++i)
2981     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2982       return false;
2983   for (int i = Half; i < NumElems; ++i)
2984     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2985       return false;
2986   return true;
2987 }
2988
2989 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2990   SmallVector<int, 8> M;
2991   N->getMask(M);
2992   return isCommutedSHUFPMask(M, N->getValueType(0));
2993 }
2994
2995 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2996 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2997 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2998   if (N->getValueType(0).getVectorNumElements() != 4)
2999     return false;
3000
3001   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3002   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3003          isUndefOrEqual(N->getMaskElt(1), 7) &&
3004          isUndefOrEqual(N->getMaskElt(2), 2) &&
3005          isUndefOrEqual(N->getMaskElt(3), 3);
3006 }
3007
3008 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3009 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3010 /// <2, 3, 2, 3>
3011 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3012   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3013
3014   if (NumElems != 4)
3015     return false;
3016
3017   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3018   isUndefOrEqual(N->getMaskElt(1), 3) &&
3019   isUndefOrEqual(N->getMaskElt(2), 2) &&
3020   isUndefOrEqual(N->getMaskElt(3), 3);
3021 }
3022
3023 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3024 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3025 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3026   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3027
3028   if (NumElems != 2 && NumElems != 4)
3029     return false;
3030
3031   for (unsigned i = 0; i < NumElems/2; ++i)
3032     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3033       return false;
3034
3035   for (unsigned i = NumElems/2; i < NumElems; ++i)
3036     if (!isUndefOrEqual(N->getMaskElt(i), i))
3037       return false;
3038
3039   return true;
3040 }
3041
3042 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3043 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3044 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3045   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3046
3047   if (NumElems != 2 && NumElems != 4)
3048     return false;
3049
3050   for (unsigned i = 0; i < NumElems/2; ++i)
3051     if (!isUndefOrEqual(N->getMaskElt(i), i))
3052       return false;
3053
3054   for (unsigned i = 0; i < NumElems/2; ++i)
3055     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3056       return false;
3057
3058   return true;
3059 }
3060
3061 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3062 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3063 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3064                          bool V2IsSplat = false) {
3065   int NumElts = VT.getVectorNumElements();
3066   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3067     return false;
3068
3069   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3070     int BitI  = Mask[i];
3071     int BitI1 = Mask[i+1];
3072     if (!isUndefOrEqual(BitI, j))
3073       return false;
3074     if (V2IsSplat) {
3075       if (!isUndefOrEqual(BitI1, NumElts))
3076         return false;
3077     } else {
3078       if (!isUndefOrEqual(BitI1, j + NumElts))
3079         return false;
3080     }
3081   }
3082   return true;
3083 }
3084
3085 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3086   SmallVector<int, 8> M;
3087   N->getMask(M);
3088   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3089 }
3090
3091 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3092 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3093 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3094                          bool V2IsSplat = false) {
3095   int NumElts = VT.getVectorNumElements();
3096   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3097     return false;
3098
3099   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3100     int BitI  = Mask[i];
3101     int BitI1 = Mask[i+1];
3102     if (!isUndefOrEqual(BitI, j + NumElts/2))
3103       return false;
3104     if (V2IsSplat) {
3105       if (isUndefOrEqual(BitI1, NumElts))
3106         return false;
3107     } else {
3108       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3109         return false;
3110     }
3111   }
3112   return true;
3113 }
3114
3115 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3116   SmallVector<int, 8> M;
3117   N->getMask(M);
3118   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3119 }
3120
3121 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3122 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3123 /// <0, 0, 1, 1>
3124 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3125   int NumElems = VT.getVectorNumElements();
3126   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3127     return false;
3128
3129   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3130     int BitI  = Mask[i];
3131     int BitI1 = Mask[i+1];
3132     if (!isUndefOrEqual(BitI, j))
3133       return false;
3134     if (!isUndefOrEqual(BitI1, j))
3135       return false;
3136   }
3137   return true;
3138 }
3139
3140 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3141   SmallVector<int, 8> M;
3142   N->getMask(M);
3143   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3144 }
3145
3146 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3147 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3148 /// <2, 2, 3, 3>
3149 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3150   int NumElems = VT.getVectorNumElements();
3151   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3152     return false;
3153
3154   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3155     int BitI  = Mask[i];
3156     int BitI1 = Mask[i+1];
3157     if (!isUndefOrEqual(BitI, j))
3158       return false;
3159     if (!isUndefOrEqual(BitI1, j))
3160       return false;
3161   }
3162   return true;
3163 }
3164
3165 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3166   SmallVector<int, 8> M;
3167   N->getMask(M);
3168   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3169 }
3170
3171 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3172 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3173 /// MOVSD, and MOVD, i.e. setting the lowest element.
3174 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3175   if (VT.getVectorElementType().getSizeInBits() < 32)
3176     return false;
3177
3178   int NumElts = VT.getVectorNumElements();
3179
3180   if (!isUndefOrEqual(Mask[0], NumElts))
3181     return false;
3182
3183   for (int i = 1; i < NumElts; ++i)
3184     if (!isUndefOrEqual(Mask[i], i))
3185       return false;
3186
3187   return true;
3188 }
3189
3190 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3191   SmallVector<int, 8> M;
3192   N->getMask(M);
3193   return ::isMOVLMask(M, N->getValueType(0));
3194 }
3195
3196 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3197 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3198 /// element of vector 2 and the other elements to come from vector 1 in order.
3199 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3200                                bool V2IsSplat = false, bool V2IsUndef = false) {
3201   int NumOps = VT.getVectorNumElements();
3202   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3203     return false;
3204
3205   if (!isUndefOrEqual(Mask[0], 0))
3206     return false;
3207
3208   for (int i = 1; i < NumOps; ++i)
3209     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3210           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3211           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3212       return false;
3213
3214   return true;
3215 }
3216
3217 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3218                            bool V2IsUndef = false) {
3219   SmallVector<int, 8> M;
3220   N->getMask(M);
3221   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3222 }
3223
3224 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3225 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3226 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3227   if (N->getValueType(0).getVectorNumElements() != 4)
3228     return false;
3229
3230   // Expect 1, 1, 3, 3
3231   for (unsigned i = 0; i < 2; ++i) {
3232     int Elt = N->getMaskElt(i);
3233     if (Elt >= 0 && Elt != 1)
3234       return false;
3235   }
3236
3237   bool HasHi = false;
3238   for (unsigned i = 2; i < 4; ++i) {
3239     int Elt = N->getMaskElt(i);
3240     if (Elt >= 0 && Elt != 3)
3241       return false;
3242     if (Elt == 3)
3243       HasHi = true;
3244   }
3245   // Don't use movshdup if it can be done with a shufps.
3246   // FIXME: verify that matching u, u, 3, 3 is what we want.
3247   return HasHi;
3248 }
3249
3250 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3251 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3252 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3253   if (N->getValueType(0).getVectorNumElements() != 4)
3254     return false;
3255
3256   // Expect 0, 0, 2, 2
3257   for (unsigned i = 0; i < 2; ++i)
3258     if (N->getMaskElt(i) > 0)
3259       return false;
3260
3261   bool HasHi = false;
3262   for (unsigned i = 2; i < 4; ++i) {
3263     int Elt = N->getMaskElt(i);
3264     if (Elt >= 0 && Elt != 2)
3265       return false;
3266     if (Elt == 2)
3267       HasHi = true;
3268   }
3269   // Don't use movsldup if it can be done with a shufps.
3270   return HasHi;
3271 }
3272
3273 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3274 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3275 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3276   int e = N->getValueType(0).getVectorNumElements() / 2;
3277
3278   for (int i = 0; i < e; ++i)
3279     if (!isUndefOrEqual(N->getMaskElt(i), i))
3280       return false;
3281   for (int i = 0; i < e; ++i)
3282     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3283       return false;
3284   return true;
3285 }
3286
3287 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3288 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3289 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3290   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3291   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3292
3293   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3294   unsigned Mask = 0;
3295   for (int i = 0; i < NumOperands; ++i) {
3296     int Val = SVOp->getMaskElt(NumOperands-i-1);
3297     if (Val < 0) Val = 0;
3298     if (Val >= NumOperands) Val -= NumOperands;
3299     Mask |= Val;
3300     if (i != NumOperands - 1)
3301       Mask <<= Shift;
3302   }
3303   return Mask;
3304 }
3305
3306 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3307 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3308 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3309   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3310   unsigned Mask = 0;
3311   // 8 nodes, but we only care about the last 4.
3312   for (unsigned i = 7; i >= 4; --i) {
3313     int Val = SVOp->getMaskElt(i);
3314     if (Val >= 0)
3315       Mask |= (Val - 4);
3316     if (i != 4)
3317       Mask <<= 2;
3318   }
3319   return Mask;
3320 }
3321
3322 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3323 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3324 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3325   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3326   unsigned Mask = 0;
3327   // 8 nodes, but we only care about the first 4.
3328   for (int i = 3; i >= 0; --i) {
3329     int Val = SVOp->getMaskElt(i);
3330     if (Val >= 0)
3331       Mask |= Val;
3332     if (i != 0)
3333       Mask <<= 2;
3334   }
3335   return Mask;
3336 }
3337
3338 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3339 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3340 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3341   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3342   EVT VVT = N->getValueType(0);
3343   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3344   int Val = 0;
3345
3346   unsigned i, e;
3347   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3348     Val = SVOp->getMaskElt(i);
3349     if (Val >= 0)
3350       break;
3351   }
3352   return (Val - i) * EltSize;
3353 }
3354
3355 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3356 /// constant +0.0.
3357 bool X86::isZeroNode(SDValue Elt) {
3358   return ((isa<ConstantSDNode>(Elt) &&
3359            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3360           (isa<ConstantFPSDNode>(Elt) &&
3361            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3362 }
3363
3364 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3365 /// their permute mask.
3366 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3367                                     SelectionDAG &DAG) {
3368   EVT VT = SVOp->getValueType(0);
3369   unsigned NumElems = VT.getVectorNumElements();
3370   SmallVector<int, 8> MaskVec;
3371
3372   for (unsigned i = 0; i != NumElems; ++i) {
3373     int idx = SVOp->getMaskElt(i);
3374     if (idx < 0)
3375       MaskVec.push_back(idx);
3376     else if (idx < (int)NumElems)
3377       MaskVec.push_back(idx + NumElems);
3378     else
3379       MaskVec.push_back(idx - NumElems);
3380   }
3381   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3382                               SVOp->getOperand(0), &MaskVec[0]);
3383 }
3384
3385 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3386 /// the two vector operands have swapped position.
3387 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3388   unsigned NumElems = VT.getVectorNumElements();
3389   for (unsigned i = 0; i != NumElems; ++i) {
3390     int idx = Mask[i];
3391     if (idx < 0)
3392       continue;
3393     else if (idx < (int)NumElems)
3394       Mask[i] = idx + NumElems;
3395     else
3396       Mask[i] = idx - NumElems;
3397   }
3398 }
3399
3400 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3401 /// match movhlps. The lower half elements should come from upper half of
3402 /// V1 (and in order), and the upper half elements should come from the upper
3403 /// half of V2 (and in order).
3404 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3405   if (Op->getValueType(0).getVectorNumElements() != 4)
3406     return false;
3407   for (unsigned i = 0, e = 2; i != e; ++i)
3408     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3409       return false;
3410   for (unsigned i = 2; i != 4; ++i)
3411     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3412       return false;
3413   return true;
3414 }
3415
3416 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3417 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3418 /// required.
3419 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3420   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3421     return false;
3422   N = N->getOperand(0).getNode();
3423   if (!ISD::isNON_EXTLoad(N))
3424     return false;
3425   if (LD)
3426     *LD = cast<LoadSDNode>(N);
3427   return true;
3428 }
3429
3430 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3431 /// match movlp{s|d}. The lower half elements should come from lower half of
3432 /// V1 (and in order), and the upper half elements should come from the upper
3433 /// half of V2 (and in order). And since V1 will become the source of the
3434 /// MOVLP, it must be either a vector load or a scalar load to vector.
3435 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3436                                ShuffleVectorSDNode *Op) {
3437   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3438     return false;
3439   // Is V2 is a vector load, don't do this transformation. We will try to use
3440   // load folding shufps op.
3441   if (ISD::isNON_EXTLoad(V2))
3442     return false;
3443
3444   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3445
3446   if (NumElems != 2 && NumElems != 4)
3447     return false;
3448   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3449     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3450       return false;
3451   for (unsigned i = NumElems/2; i != NumElems; ++i)
3452     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3453       return false;
3454   return true;
3455 }
3456
3457 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3458 /// all the same.
3459 static bool isSplatVector(SDNode *N) {
3460   if (N->getOpcode() != ISD::BUILD_VECTOR)
3461     return false;
3462
3463   SDValue SplatValue = N->getOperand(0);
3464   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3465     if (N->getOperand(i) != SplatValue)
3466       return false;
3467   return true;
3468 }
3469
3470 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3471 /// to an zero vector.
3472 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3473 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3474   SDValue V1 = N->getOperand(0);
3475   SDValue V2 = N->getOperand(1);
3476   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3477   for (unsigned i = 0; i != NumElems; ++i) {
3478     int Idx = N->getMaskElt(i);
3479     if (Idx >= (int)NumElems) {
3480       unsigned Opc = V2.getOpcode();
3481       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3482         continue;
3483       if (Opc != ISD::BUILD_VECTOR ||
3484           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3485         return false;
3486     } else if (Idx >= 0) {
3487       unsigned Opc = V1.getOpcode();
3488       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3489         continue;
3490       if (Opc != ISD::BUILD_VECTOR ||
3491           !X86::isZeroNode(V1.getOperand(Idx)))
3492         return false;
3493     }
3494   }
3495   return true;
3496 }
3497
3498 /// getZeroVector - Returns a vector of specified type with all zero elements.
3499 ///
3500 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3501                              DebugLoc dl) {
3502   assert(VT.isVector() && "Expected a vector type");
3503
3504   // Always build SSE zero vectors as <4 x i32> bitcasted
3505   // to their dest type. This ensures they get CSE'd.
3506   SDValue Vec;
3507   if (VT.getSizeInBits() == 128) {  // SSE
3508     if (HasSSE2) {  // SSE2
3509       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3510       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3511     } else { // SSE1
3512       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3513       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3514     }
3515   } else if (VT.getSizeInBits() == 256) { // AVX
3516     // 256-bit logic and arithmetic instructions in AVX are
3517     // all floating-point, no support for integer ops. Default
3518     // to emitting fp zeroed vectors then.
3519     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3520     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3521     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3522   }
3523   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3524 }
3525
3526 /// getOnesVector - Returns a vector of specified type with all bits set.
3527 ///
3528 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3529   assert(VT.isVector() && "Expected a vector type");
3530
3531   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3532   // type.  This ensures they get CSE'd.
3533   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3534   SDValue Vec;
3535   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3536   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3537 }
3538
3539
3540 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3541 /// that point to V2 points to its first element.
3542 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3543   EVT VT = SVOp->getValueType(0);
3544   unsigned NumElems = VT.getVectorNumElements();
3545
3546   bool Changed = false;
3547   SmallVector<int, 8> MaskVec;
3548   SVOp->getMask(MaskVec);
3549
3550   for (unsigned i = 0; i != NumElems; ++i) {
3551     if (MaskVec[i] > (int)NumElems) {
3552       MaskVec[i] = NumElems;
3553       Changed = true;
3554     }
3555   }
3556   if (Changed)
3557     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3558                                 SVOp->getOperand(1), &MaskVec[0]);
3559   return SDValue(SVOp, 0);
3560 }
3561
3562 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3563 /// operation of specified width.
3564 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3565                        SDValue V2) {
3566   unsigned NumElems = VT.getVectorNumElements();
3567   SmallVector<int, 8> Mask;
3568   Mask.push_back(NumElems);
3569   for (unsigned i = 1; i != NumElems; ++i)
3570     Mask.push_back(i);
3571   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3572 }
3573
3574 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3575 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3576                           SDValue V2) {
3577   unsigned NumElems = VT.getVectorNumElements();
3578   SmallVector<int, 8> Mask;
3579   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3580     Mask.push_back(i);
3581     Mask.push_back(i + NumElems);
3582   }
3583   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3584 }
3585
3586 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3587 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3588                           SDValue V2) {
3589   unsigned NumElems = VT.getVectorNumElements();
3590   unsigned Half = NumElems/2;
3591   SmallVector<int, 8> Mask;
3592   for (unsigned i = 0; i != Half; ++i) {
3593     Mask.push_back(i + Half);
3594     Mask.push_back(i + NumElems + Half);
3595   }
3596   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3597 }
3598
3599 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3600 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3601   EVT PVT = MVT::v4f32;
3602   EVT VT = SV->getValueType(0);
3603   DebugLoc dl = SV->getDebugLoc();
3604   SDValue V1 = SV->getOperand(0);
3605   int NumElems = VT.getVectorNumElements();
3606   int EltNo = SV->getSplatIndex();
3607
3608   // unpack elements to the correct location
3609   while (NumElems > 4) {
3610     if (EltNo < NumElems/2) {
3611       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3612     } else {
3613       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3614       EltNo -= NumElems/2;
3615     }
3616     NumElems >>= 1;
3617   }
3618
3619   // Perform the splat.
3620   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3621   V1 = DAG.getNode(ISD::BITCAST, dl, PVT, V1);
3622   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3623   return DAG.getNode(ISD::BITCAST, dl, VT, V1);
3624 }
3625
3626 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3627 /// vector of zero or undef vector.  This produces a shuffle where the low
3628 /// element of V2 is swizzled into the zero/undef vector, landing at element
3629 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3630 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3631                                              bool isZero, bool HasSSE2,
3632                                              SelectionDAG &DAG) {
3633   EVT VT = V2.getValueType();
3634   SDValue V1 = isZero
3635     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3636   unsigned NumElems = VT.getVectorNumElements();
3637   SmallVector<int, 16> MaskVec;
3638   for (unsigned i = 0; i != NumElems; ++i)
3639     // If this is the insertion idx, put the low elt of V2 here.
3640     MaskVec.push_back(i == Idx ? NumElems : i);
3641   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3642 }
3643
3644 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3645 /// element of the result of the vector shuffle.
3646 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3647                             unsigned Depth) {
3648   if (Depth == 6)
3649     return SDValue();  // Limit search depth.
3650
3651   SDValue V = SDValue(N, 0);
3652   EVT VT = V.getValueType();
3653   unsigned Opcode = V.getOpcode();
3654
3655   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3656   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3657     Index = SV->getMaskElt(Index);
3658
3659     if (Index < 0)
3660       return DAG.getUNDEF(VT.getVectorElementType());
3661
3662     int NumElems = VT.getVectorNumElements();
3663     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3664     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3665   }
3666
3667   // Recurse into target specific vector shuffles to find scalars.
3668   if (isTargetShuffle(Opcode)) {
3669     int NumElems = VT.getVectorNumElements();
3670     SmallVector<unsigned, 16> ShuffleMask;
3671     SDValue ImmN;
3672
3673     switch(Opcode) {
3674     case X86ISD::SHUFPS:
3675     case X86ISD::SHUFPD:
3676       ImmN = N->getOperand(N->getNumOperands()-1);
3677       DecodeSHUFPSMask(NumElems,
3678                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3679                        ShuffleMask);
3680       break;
3681     case X86ISD::PUNPCKHBW:
3682     case X86ISD::PUNPCKHWD:
3683     case X86ISD::PUNPCKHDQ:
3684     case X86ISD::PUNPCKHQDQ:
3685       DecodePUNPCKHMask(NumElems, ShuffleMask);
3686       break;
3687     case X86ISD::UNPCKHPS:
3688     case X86ISD::UNPCKHPD:
3689       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3690       break;
3691     case X86ISD::PUNPCKLBW:
3692     case X86ISD::PUNPCKLWD:
3693     case X86ISD::PUNPCKLDQ:
3694     case X86ISD::PUNPCKLQDQ:
3695       DecodePUNPCKLMask(NumElems, ShuffleMask);
3696       break;
3697     case X86ISD::UNPCKLPS:
3698     case X86ISD::UNPCKLPD:
3699       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3700       break;
3701     case X86ISD::MOVHLPS:
3702       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3703       break;
3704     case X86ISD::MOVLHPS:
3705       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3706       break;
3707     case X86ISD::PSHUFD:
3708       ImmN = N->getOperand(N->getNumOperands()-1);
3709       DecodePSHUFMask(NumElems,
3710                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3711                       ShuffleMask);
3712       break;
3713     case X86ISD::PSHUFHW:
3714       ImmN = N->getOperand(N->getNumOperands()-1);
3715       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3716                         ShuffleMask);
3717       break;
3718     case X86ISD::PSHUFLW:
3719       ImmN = N->getOperand(N->getNumOperands()-1);
3720       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3721                         ShuffleMask);
3722       break;
3723     case X86ISD::MOVSS:
3724     case X86ISD::MOVSD: {
3725       // The index 0 always comes from the first element of the second source,
3726       // this is why MOVSS and MOVSD are used in the first place. The other
3727       // elements come from the other positions of the first source vector.
3728       unsigned OpNum = (Index == 0) ? 1 : 0;
3729       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3730                                  Depth+1);
3731     }
3732     default:
3733       assert("not implemented for target shuffle node");
3734       return SDValue();
3735     }
3736
3737     Index = ShuffleMask[Index];
3738     if (Index < 0)
3739       return DAG.getUNDEF(VT.getVectorElementType());
3740
3741     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3742     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3743                                Depth+1);
3744   }
3745
3746   // Actual nodes that may contain scalar elements
3747   if (Opcode == ISD::BITCAST) {
3748     V = V.getOperand(0);
3749     EVT SrcVT = V.getValueType();
3750     unsigned NumElems = VT.getVectorNumElements();
3751
3752     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3753       return SDValue();
3754   }
3755
3756   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3757     return (Index == 0) ? V.getOperand(0)
3758                           : DAG.getUNDEF(VT.getVectorElementType());
3759
3760   if (V.getOpcode() == ISD::BUILD_VECTOR)
3761     return V.getOperand(Index);
3762
3763   return SDValue();
3764 }
3765
3766 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3767 /// shuffle operation which come from a consecutively from a zero. The
3768 /// search can start in two diferent directions, from left or right.
3769 static
3770 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3771                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3772   int i = 0;
3773
3774   while (i < NumElems) {
3775     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3776     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3777     if (!(Elt.getNode() &&
3778          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3779       break;
3780     ++i;
3781   }
3782
3783   return i;
3784 }
3785
3786 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3787 /// MaskE correspond consecutively to elements from one of the vector operands,
3788 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3789 static
3790 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3791                               int OpIdx, int NumElems, unsigned &OpNum) {
3792   bool SeenV1 = false;
3793   bool SeenV2 = false;
3794
3795   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3796     int Idx = SVOp->getMaskElt(i);
3797     // Ignore undef indicies
3798     if (Idx < 0)
3799       continue;
3800
3801     if (Idx < NumElems)
3802       SeenV1 = true;
3803     else
3804       SeenV2 = true;
3805
3806     // Only accept consecutive elements from the same vector
3807     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3808       return false;
3809   }
3810
3811   OpNum = SeenV1 ? 0 : 1;
3812   return true;
3813 }
3814
3815 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3816 /// logical left shift of a vector.
3817 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3818                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3819   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3820   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3821               false /* check zeros from right */, DAG);
3822   unsigned OpSrc;
3823
3824   if (!NumZeros)
3825     return false;
3826
3827   // Considering the elements in the mask that are not consecutive zeros,
3828   // check if they consecutively come from only one of the source vectors.
3829   //
3830   //               V1 = {X, A, B, C}     0
3831   //                         \  \  \    /
3832   //   vector_shuffle V1, V2 <1, 2, 3, X>
3833   //
3834   if (!isShuffleMaskConsecutive(SVOp,
3835             0,                   // Mask Start Index
3836             NumElems-NumZeros-1, // Mask End Index
3837             NumZeros,            // Where to start looking in the src vector
3838             NumElems,            // Number of elements in vector
3839             OpSrc))              // Which source operand ?
3840     return false;
3841
3842   isLeft = false;
3843   ShAmt = NumZeros;
3844   ShVal = SVOp->getOperand(OpSrc);
3845   return true;
3846 }
3847
3848 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3849 /// logical left shift of a vector.
3850 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3851                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3852   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3853   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3854               true /* check zeros from left */, DAG);
3855   unsigned OpSrc;
3856
3857   if (!NumZeros)
3858     return false;
3859
3860   // Considering the elements in the mask that are not consecutive zeros,
3861   // check if they consecutively come from only one of the source vectors.
3862   //
3863   //                           0    { A, B, X, X } = V2
3864   //                          / \    /  /
3865   //   vector_shuffle V1, V2 <X, X, 4, 5>
3866   //
3867   if (!isShuffleMaskConsecutive(SVOp,
3868             NumZeros,     // Mask Start Index
3869             NumElems-1,   // Mask End Index
3870             0,            // Where to start looking in the src vector
3871             NumElems,     // Number of elements in vector
3872             OpSrc))       // Which source operand ?
3873     return false;
3874
3875   isLeft = true;
3876   ShAmt = NumZeros;
3877   ShVal = SVOp->getOperand(OpSrc);
3878   return true;
3879 }
3880
3881 /// isVectorShift - Returns true if the shuffle can be implemented as a
3882 /// logical left or right shift of a vector.
3883 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3884                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3885   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3886       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3887     return true;
3888
3889   return false;
3890 }
3891
3892 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3893 ///
3894 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3895                                        unsigned NumNonZero, unsigned NumZero,
3896                                        SelectionDAG &DAG,
3897                                        const TargetLowering &TLI) {
3898   if (NumNonZero > 8)
3899     return SDValue();
3900
3901   DebugLoc dl = Op.getDebugLoc();
3902   SDValue V(0, 0);
3903   bool First = true;
3904   for (unsigned i = 0; i < 16; ++i) {
3905     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3906     if (ThisIsNonZero && First) {
3907       if (NumZero)
3908         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3909       else
3910         V = DAG.getUNDEF(MVT::v8i16);
3911       First = false;
3912     }
3913
3914     if ((i & 1) != 0) {
3915       SDValue ThisElt(0, 0), LastElt(0, 0);
3916       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3917       if (LastIsNonZero) {
3918         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3919                               MVT::i16, Op.getOperand(i-1));
3920       }
3921       if (ThisIsNonZero) {
3922         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3923         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3924                               ThisElt, DAG.getConstant(8, MVT::i8));
3925         if (LastIsNonZero)
3926           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3927       } else
3928         ThisElt = LastElt;
3929
3930       if (ThisElt.getNode())
3931         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3932                         DAG.getIntPtrConstant(i/2));
3933     }
3934   }
3935
3936   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
3937 }
3938
3939 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3940 ///
3941 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3942                                      unsigned NumNonZero, unsigned NumZero,
3943                                      SelectionDAG &DAG,
3944                                      const TargetLowering &TLI) {
3945   if (NumNonZero > 4)
3946     return SDValue();
3947
3948   DebugLoc dl = Op.getDebugLoc();
3949   SDValue V(0, 0);
3950   bool First = true;
3951   for (unsigned i = 0; i < 8; ++i) {
3952     bool isNonZero = (NonZeros & (1 << i)) != 0;
3953     if (isNonZero) {
3954       if (First) {
3955         if (NumZero)
3956           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3957         else
3958           V = DAG.getUNDEF(MVT::v8i16);
3959         First = false;
3960       }
3961       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3962                       MVT::v8i16, V, Op.getOperand(i),
3963                       DAG.getIntPtrConstant(i));
3964     }
3965   }
3966
3967   return V;
3968 }
3969
3970 /// getVShift - Return a vector logical shift node.
3971 ///
3972 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3973                          unsigned NumBits, SelectionDAG &DAG,
3974                          const TargetLowering &TLI, DebugLoc dl) {
3975   EVT ShVT = MVT::v2i64;
3976   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3977   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
3978   return DAG.getNode(ISD::BITCAST, dl, VT,
3979                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3980                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3981 }
3982
3983 SDValue
3984 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3985                                           SelectionDAG &DAG) const {
3986
3987   // Check if the scalar load can be widened into a vector load. And if
3988   // the address is "base + cst" see if the cst can be "absorbed" into
3989   // the shuffle mask.
3990   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3991     SDValue Ptr = LD->getBasePtr();
3992     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3993       return SDValue();
3994     EVT PVT = LD->getValueType(0);
3995     if (PVT != MVT::i32 && PVT != MVT::f32)
3996       return SDValue();
3997
3998     int FI = -1;
3999     int64_t Offset = 0;
4000     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4001       FI = FINode->getIndex();
4002       Offset = 0;
4003     } else if (Ptr.getOpcode() == ISD::ADD &&
4004                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4005                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4006       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4007       Offset = Ptr.getConstantOperandVal(1);
4008       Ptr = Ptr.getOperand(0);
4009     } else {
4010       return SDValue();
4011     }
4012
4013     SDValue Chain = LD->getChain();
4014     // Make sure the stack object alignment is at least 16.
4015     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4016     if (DAG.InferPtrAlignment(Ptr) < 16) {
4017       if (MFI->isFixedObjectIndex(FI)) {
4018         // Can't change the alignment. FIXME: It's possible to compute
4019         // the exact stack offset and reference FI + adjust offset instead.
4020         // If someone *really* cares about this. That's the way to implement it.
4021         return SDValue();
4022       } else {
4023         MFI->setObjectAlignment(FI, 16);
4024       }
4025     }
4026
4027     // (Offset % 16) must be multiple of 4. Then address is then
4028     // Ptr + (Offset & ~15).
4029     if (Offset < 0)
4030       return SDValue();
4031     if ((Offset % 16) & 3)
4032       return SDValue();
4033     int64_t StartOffset = Offset & ~15;
4034     if (StartOffset)
4035       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4036                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4037
4038     int EltNo = (Offset - StartOffset) >> 2;
4039     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4040     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4041     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4042                              LD->getPointerInfo().getWithOffset(StartOffset),
4043                              false, false, 0);
4044     // Canonicalize it to a v4i32 shuffle.
4045     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4046     return DAG.getNode(ISD::BITCAST, dl, VT,
4047                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4048                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4049   }
4050
4051   return SDValue();
4052 }
4053
4054 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4055 /// vector of type 'VT', see if the elements can be replaced by a single large
4056 /// load which has the same value as a build_vector whose operands are 'elts'.
4057 ///
4058 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4059 ///
4060 /// FIXME: we'd also like to handle the case where the last elements are zero
4061 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4062 /// There's even a handy isZeroNode for that purpose.
4063 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4064                                         DebugLoc &DL, SelectionDAG &DAG) {
4065   EVT EltVT = VT.getVectorElementType();
4066   unsigned NumElems = Elts.size();
4067
4068   LoadSDNode *LDBase = NULL;
4069   unsigned LastLoadedElt = -1U;
4070
4071   // For each element in the initializer, see if we've found a load or an undef.
4072   // If we don't find an initial load element, or later load elements are
4073   // non-consecutive, bail out.
4074   for (unsigned i = 0; i < NumElems; ++i) {
4075     SDValue Elt = Elts[i];
4076
4077     if (!Elt.getNode() ||
4078         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4079       return SDValue();
4080     if (!LDBase) {
4081       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4082         return SDValue();
4083       LDBase = cast<LoadSDNode>(Elt.getNode());
4084       LastLoadedElt = i;
4085       continue;
4086     }
4087     if (Elt.getOpcode() == ISD::UNDEF)
4088       continue;
4089
4090     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4091     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4092       return SDValue();
4093     LastLoadedElt = i;
4094   }
4095
4096   // If we have found an entire vector of loads and undefs, then return a large
4097   // load of the entire vector width starting at the base pointer.  If we found
4098   // consecutive loads for the low half, generate a vzext_load node.
4099   if (LastLoadedElt == NumElems - 1) {
4100     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4101       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4102                          LDBase->getPointerInfo(),
4103                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4104     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4105                        LDBase->getPointerInfo(),
4106                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4107                        LDBase->getAlignment());
4108   } else if (NumElems == 4 && LastLoadedElt == 1) {
4109     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4110     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4111     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4112                                               Ops, 2, MVT::i32,
4113                                               LDBase->getMemOperand());
4114     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4115   }
4116   return SDValue();
4117 }
4118
4119 SDValue
4120 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4121   DebugLoc dl = Op.getDebugLoc();
4122   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4123   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4124   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4125   // is present, so AllOnes is ignored.
4126   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4127       (Op.getValueType().getSizeInBits() != 256 &&
4128        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4129     // Canonicalize this to <4 x i32> (SSE) to
4130     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4131     // eliminated on x86-32 hosts.
4132     if (Op.getValueType() == MVT::v4i32)
4133       return Op;
4134
4135     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4136       return getOnesVector(Op.getValueType(), DAG, dl);
4137     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4138   }
4139
4140   EVT VT = Op.getValueType();
4141   EVT ExtVT = VT.getVectorElementType();
4142   unsigned EVTBits = ExtVT.getSizeInBits();
4143
4144   unsigned NumElems = Op.getNumOperands();
4145   unsigned NumZero  = 0;
4146   unsigned NumNonZero = 0;
4147   unsigned NonZeros = 0;
4148   bool IsAllConstants = true;
4149   SmallSet<SDValue, 8> Values;
4150   for (unsigned i = 0; i < NumElems; ++i) {
4151     SDValue Elt = Op.getOperand(i);
4152     if (Elt.getOpcode() == ISD::UNDEF)
4153       continue;
4154     Values.insert(Elt);
4155     if (Elt.getOpcode() != ISD::Constant &&
4156         Elt.getOpcode() != ISD::ConstantFP)
4157       IsAllConstants = false;
4158     if (X86::isZeroNode(Elt))
4159       NumZero++;
4160     else {
4161       NonZeros |= (1 << i);
4162       NumNonZero++;
4163     }
4164   }
4165
4166   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4167   if (NumNonZero == 0)
4168     return DAG.getUNDEF(VT);
4169
4170   // Special case for single non-zero, non-undef, element.
4171   if (NumNonZero == 1) {
4172     unsigned Idx = CountTrailingZeros_32(NonZeros);
4173     SDValue Item = Op.getOperand(Idx);
4174
4175     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4176     // the value are obviously zero, truncate the value to i32 and do the
4177     // insertion that way.  Only do this if the value is non-constant or if the
4178     // value is a constant being inserted into element 0.  It is cheaper to do
4179     // a constant pool load than it is to do a movd + shuffle.
4180     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4181         (!IsAllConstants || Idx == 0)) {
4182       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4183         // Handle SSE only.
4184         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4185         EVT VecVT = MVT::v4i32;
4186         unsigned VecElts = 4;
4187
4188         // Truncate the value (which may itself be a constant) to i32, and
4189         // convert it to a vector with movd (S2V+shuffle to zero extend).
4190         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4191         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4192         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4193                                            Subtarget->hasSSE2(), DAG);
4194
4195         // Now we have our 32-bit value zero extended in the low element of
4196         // a vector.  If Idx != 0, swizzle it into place.
4197         if (Idx != 0) {
4198           SmallVector<int, 4> Mask;
4199           Mask.push_back(Idx);
4200           for (unsigned i = 1; i != VecElts; ++i)
4201             Mask.push_back(i);
4202           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4203                                       DAG.getUNDEF(Item.getValueType()),
4204                                       &Mask[0]);
4205         }
4206         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4207       }
4208     }
4209
4210     // If we have a constant or non-constant insertion into the low element of
4211     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4212     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4213     // depending on what the source datatype is.
4214     if (Idx == 0) {
4215       if (NumZero == 0) {
4216         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4217       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4218           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4219         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4220         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4221         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4222                                            DAG);
4223       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4224         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4225         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4226         EVT MiddleVT = MVT::v4i32;
4227         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4228         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4229                                            Subtarget->hasSSE2(), DAG);
4230         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4231       }
4232     }
4233
4234     // Is it a vector logical left shift?
4235     if (NumElems == 2 && Idx == 1 &&
4236         X86::isZeroNode(Op.getOperand(0)) &&
4237         !X86::isZeroNode(Op.getOperand(1))) {
4238       unsigned NumBits = VT.getSizeInBits();
4239       return getVShift(true, VT,
4240                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4241                                    VT, Op.getOperand(1)),
4242                        NumBits/2, DAG, *this, dl);
4243     }
4244
4245     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4246       return SDValue();
4247
4248     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4249     // is a non-constant being inserted into an element other than the low one,
4250     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4251     // movd/movss) to move this into the low element, then shuffle it into
4252     // place.
4253     if (EVTBits == 32) {
4254       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4255
4256       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4257       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4258                                          Subtarget->hasSSE2(), DAG);
4259       SmallVector<int, 8> MaskVec;
4260       for (unsigned i = 0; i < NumElems; i++)
4261         MaskVec.push_back(i == Idx ? 0 : 1);
4262       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4263     }
4264   }
4265
4266   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4267   if (Values.size() == 1) {
4268     if (EVTBits == 32) {
4269       // Instead of a shuffle like this:
4270       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4271       // Check if it's possible to issue this instead.
4272       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4273       unsigned Idx = CountTrailingZeros_32(NonZeros);
4274       SDValue Item = Op.getOperand(Idx);
4275       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4276         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4277     }
4278     return SDValue();
4279   }
4280
4281   // A vector full of immediates; various special cases are already
4282   // handled, so this is best done with a single constant-pool load.
4283   if (IsAllConstants)
4284     return SDValue();
4285
4286   // Let legalizer expand 2-wide build_vectors.
4287   if (EVTBits == 64) {
4288     if (NumNonZero == 1) {
4289       // One half is zero or undef.
4290       unsigned Idx = CountTrailingZeros_32(NonZeros);
4291       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4292                                  Op.getOperand(Idx));
4293       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4294                                          Subtarget->hasSSE2(), DAG);
4295     }
4296     return SDValue();
4297   }
4298
4299   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4300   if (EVTBits == 8 && NumElems == 16) {
4301     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4302                                         *this);
4303     if (V.getNode()) return V;
4304   }
4305
4306   if (EVTBits == 16 && NumElems == 8) {
4307     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4308                                       *this);
4309     if (V.getNode()) return V;
4310   }
4311
4312   // If element VT is == 32 bits, turn it into a number of shuffles.
4313   SmallVector<SDValue, 8> V;
4314   V.resize(NumElems);
4315   if (NumElems == 4 && NumZero > 0) {
4316     for (unsigned i = 0; i < 4; ++i) {
4317       bool isZero = !(NonZeros & (1 << i));
4318       if (isZero)
4319         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4320       else
4321         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4322     }
4323
4324     for (unsigned i = 0; i < 2; ++i) {
4325       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4326         default: break;
4327         case 0:
4328           V[i] = V[i*2];  // Must be a zero vector.
4329           break;
4330         case 1:
4331           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4332           break;
4333         case 2:
4334           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4335           break;
4336         case 3:
4337           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4338           break;
4339       }
4340     }
4341
4342     SmallVector<int, 8> MaskVec;
4343     bool Reverse = (NonZeros & 0x3) == 2;
4344     for (unsigned i = 0; i < 2; ++i)
4345       MaskVec.push_back(Reverse ? 1-i : i);
4346     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4347     for (unsigned i = 0; i < 2; ++i)
4348       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4349     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4350   }
4351
4352   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4353     // Check for a build vector of consecutive loads.
4354     for (unsigned i = 0; i < NumElems; ++i)
4355       V[i] = Op.getOperand(i);
4356
4357     // Check for elements which are consecutive loads.
4358     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4359     if (LD.getNode())
4360       return LD;
4361
4362     // For SSE 4.1, use insertps to put the high elements into the low element.
4363     if (getSubtarget()->hasSSE41()) {
4364       SDValue Result;
4365       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4366         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4367       else
4368         Result = DAG.getUNDEF(VT);
4369
4370       for (unsigned i = 1; i < NumElems; ++i) {
4371         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4372         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4373                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4374       }
4375       return Result;
4376     }
4377
4378     // Otherwise, expand into a number of unpckl*, start by extending each of
4379     // our (non-undef) elements to the full vector width with the element in the
4380     // bottom slot of the vector (which generates no code for SSE).
4381     for (unsigned i = 0; i < NumElems; ++i) {
4382       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4383         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4384       else
4385         V[i] = DAG.getUNDEF(VT);
4386     }
4387
4388     // Next, we iteratively mix elements, e.g. for v4f32:
4389     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4390     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4391     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4392     unsigned EltStride = NumElems >> 1;
4393     while (EltStride != 0) {
4394       for (unsigned i = 0; i < EltStride; ++i) {
4395         // If V[i+EltStride] is undef and this is the first round of mixing,
4396         // then it is safe to just drop this shuffle: V[i] is already in the
4397         // right place, the one element (since it's the first round) being
4398         // inserted as undef can be dropped.  This isn't safe for successive
4399         // rounds because they will permute elements within both vectors.
4400         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4401             EltStride == NumElems/2)
4402           continue;
4403
4404         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4405       }
4406       EltStride >>= 1;
4407     }
4408     return V[0];
4409   }
4410   return SDValue();
4411 }
4412
4413 SDValue
4414 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4415   // We support concatenate two MMX registers and place them in a MMX
4416   // register.  This is better than doing a stack convert.
4417   DebugLoc dl = Op.getDebugLoc();
4418   EVT ResVT = Op.getValueType();
4419   assert(Op.getNumOperands() == 2);
4420   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4421          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4422   int Mask[2];
4423   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4424   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4425   InVec = Op.getOperand(1);
4426   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4427     unsigned NumElts = ResVT.getVectorNumElements();
4428     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4429     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4430                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4431   } else {
4432     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4433     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4434     Mask[0] = 0; Mask[1] = 2;
4435     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4436   }
4437   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4438 }
4439
4440 // v8i16 shuffles - Prefer shuffles in the following order:
4441 // 1. [all]   pshuflw, pshufhw, optional move
4442 // 2. [ssse3] 1 x pshufb
4443 // 3. [ssse3] 2 x pshufb + 1 x por
4444 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4445 SDValue
4446 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4447                                             SelectionDAG &DAG) const {
4448   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4449   SDValue V1 = SVOp->getOperand(0);
4450   SDValue V2 = SVOp->getOperand(1);
4451   DebugLoc dl = SVOp->getDebugLoc();
4452   SmallVector<int, 8> MaskVals;
4453
4454   // Determine if more than 1 of the words in each of the low and high quadwords
4455   // of the result come from the same quadword of one of the two inputs.  Undef
4456   // mask values count as coming from any quadword, for better codegen.
4457   SmallVector<unsigned, 4> LoQuad(4);
4458   SmallVector<unsigned, 4> HiQuad(4);
4459   BitVector InputQuads(4);
4460   for (unsigned i = 0; i < 8; ++i) {
4461     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4462     int EltIdx = SVOp->getMaskElt(i);
4463     MaskVals.push_back(EltIdx);
4464     if (EltIdx < 0) {
4465       ++Quad[0];
4466       ++Quad[1];
4467       ++Quad[2];
4468       ++Quad[3];
4469       continue;
4470     }
4471     ++Quad[EltIdx / 4];
4472     InputQuads.set(EltIdx / 4);
4473   }
4474
4475   int BestLoQuad = -1;
4476   unsigned MaxQuad = 1;
4477   for (unsigned i = 0; i < 4; ++i) {
4478     if (LoQuad[i] > MaxQuad) {
4479       BestLoQuad = i;
4480       MaxQuad = LoQuad[i];
4481     }
4482   }
4483
4484   int BestHiQuad = -1;
4485   MaxQuad = 1;
4486   for (unsigned i = 0; i < 4; ++i) {
4487     if (HiQuad[i] > MaxQuad) {
4488       BestHiQuad = i;
4489       MaxQuad = HiQuad[i];
4490     }
4491   }
4492
4493   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4494   // of the two input vectors, shuffle them into one input vector so only a
4495   // single pshufb instruction is necessary. If There are more than 2 input
4496   // quads, disable the next transformation since it does not help SSSE3.
4497   bool V1Used = InputQuads[0] || InputQuads[1];
4498   bool V2Used = InputQuads[2] || InputQuads[3];
4499   if (Subtarget->hasSSSE3()) {
4500     if (InputQuads.count() == 2 && V1Used && V2Used) {
4501       BestLoQuad = InputQuads.find_first();
4502       BestHiQuad = InputQuads.find_next(BestLoQuad);
4503     }
4504     if (InputQuads.count() > 2) {
4505       BestLoQuad = -1;
4506       BestHiQuad = -1;
4507     }
4508   }
4509
4510   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4511   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4512   // words from all 4 input quadwords.
4513   SDValue NewV;
4514   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4515     SmallVector<int, 8> MaskV;
4516     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4517     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4518     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4519                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
4520                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
4521     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
4522
4523     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4524     // source words for the shuffle, to aid later transformations.
4525     bool AllWordsInNewV = true;
4526     bool InOrder[2] = { true, true };
4527     for (unsigned i = 0; i != 8; ++i) {
4528       int idx = MaskVals[i];
4529       if (idx != (int)i)
4530         InOrder[i/4] = false;
4531       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4532         continue;
4533       AllWordsInNewV = false;
4534       break;
4535     }
4536
4537     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4538     if (AllWordsInNewV) {
4539       for (int i = 0; i != 8; ++i) {
4540         int idx = MaskVals[i];
4541         if (idx < 0)
4542           continue;
4543         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4544         if ((idx != i) && idx < 4)
4545           pshufhw = false;
4546         if ((idx != i) && idx > 3)
4547           pshuflw = false;
4548       }
4549       V1 = NewV;
4550       V2Used = false;
4551       BestLoQuad = 0;
4552       BestHiQuad = 1;
4553     }
4554
4555     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4556     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4557     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4558       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4559       unsigned TargetMask = 0;
4560       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4561                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4562       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4563                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4564       V1 = NewV.getOperand(0);
4565       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4566     }
4567   }
4568
4569   // If we have SSSE3, and all words of the result are from 1 input vector,
4570   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4571   // is present, fall back to case 4.
4572   if (Subtarget->hasSSSE3()) {
4573     SmallVector<SDValue,16> pshufbMask;
4574
4575     // If we have elements from both input vectors, set the high bit of the
4576     // shuffle mask element to zero out elements that come from V2 in the V1
4577     // mask, and elements that come from V1 in the V2 mask, so that the two
4578     // results can be OR'd together.
4579     bool TwoInputs = V1Used && V2Used;
4580     for (unsigned i = 0; i != 8; ++i) {
4581       int EltIdx = MaskVals[i] * 2;
4582       if (TwoInputs && (EltIdx >= 16)) {
4583         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4584         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4585         continue;
4586       }
4587       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4588       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4589     }
4590     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
4591     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4592                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4593                                  MVT::v16i8, &pshufbMask[0], 16));
4594     if (!TwoInputs)
4595       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4596
4597     // Calculate the shuffle mask for the second input, shuffle it, and
4598     // OR it with the first shuffled input.
4599     pshufbMask.clear();
4600     for (unsigned i = 0; i != 8; ++i) {
4601       int EltIdx = MaskVals[i] * 2;
4602       if (EltIdx < 16) {
4603         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4604         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4605         continue;
4606       }
4607       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4608       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4609     }
4610     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
4611     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4612                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4613                                  MVT::v16i8, &pshufbMask[0], 16));
4614     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4615     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4616   }
4617
4618   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4619   // and update MaskVals with new element order.
4620   BitVector InOrder(8);
4621   if (BestLoQuad >= 0) {
4622     SmallVector<int, 8> MaskV;
4623     for (int i = 0; i != 4; ++i) {
4624       int idx = MaskVals[i];
4625       if (idx < 0) {
4626         MaskV.push_back(-1);
4627         InOrder.set(i);
4628       } else if ((idx / 4) == BestLoQuad) {
4629         MaskV.push_back(idx & 3);
4630         InOrder.set(i);
4631       } else {
4632         MaskV.push_back(-1);
4633       }
4634     }
4635     for (unsigned i = 4; i != 8; ++i)
4636       MaskV.push_back(i);
4637     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4638                                 &MaskV[0]);
4639
4640     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4641       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4642                                NewV.getOperand(0),
4643                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4644                                DAG);
4645   }
4646
4647   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4648   // and update MaskVals with the new element order.
4649   if (BestHiQuad >= 0) {
4650     SmallVector<int, 8> MaskV;
4651     for (unsigned i = 0; i != 4; ++i)
4652       MaskV.push_back(i);
4653     for (unsigned i = 4; i != 8; ++i) {
4654       int idx = MaskVals[i];
4655       if (idx < 0) {
4656         MaskV.push_back(-1);
4657         InOrder.set(i);
4658       } else if ((idx / 4) == BestHiQuad) {
4659         MaskV.push_back((idx & 3) + 4);
4660         InOrder.set(i);
4661       } else {
4662         MaskV.push_back(-1);
4663       }
4664     }
4665     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4666                                 &MaskV[0]);
4667
4668     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4669       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4670                               NewV.getOperand(0),
4671                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4672                               DAG);
4673   }
4674
4675   // In case BestHi & BestLo were both -1, which means each quadword has a word
4676   // from each of the four input quadwords, calculate the InOrder bitvector now
4677   // before falling through to the insert/extract cleanup.
4678   if (BestLoQuad == -1 && BestHiQuad == -1) {
4679     NewV = V1;
4680     for (int i = 0; i != 8; ++i)
4681       if (MaskVals[i] < 0 || MaskVals[i] == i)
4682         InOrder.set(i);
4683   }
4684
4685   // The other elements are put in the right place using pextrw and pinsrw.
4686   for (unsigned i = 0; i != 8; ++i) {
4687     if (InOrder[i])
4688       continue;
4689     int EltIdx = MaskVals[i];
4690     if (EltIdx < 0)
4691       continue;
4692     SDValue ExtOp = (EltIdx < 8)
4693     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4694                   DAG.getIntPtrConstant(EltIdx))
4695     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4696                   DAG.getIntPtrConstant(EltIdx - 8));
4697     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4698                        DAG.getIntPtrConstant(i));
4699   }
4700   return NewV;
4701 }
4702
4703 // v16i8 shuffles - Prefer shuffles in the following order:
4704 // 1. [ssse3] 1 x pshufb
4705 // 2. [ssse3] 2 x pshufb + 1 x por
4706 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4707 static
4708 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4709                                  SelectionDAG &DAG,
4710                                  const X86TargetLowering &TLI) {
4711   SDValue V1 = SVOp->getOperand(0);
4712   SDValue V2 = SVOp->getOperand(1);
4713   DebugLoc dl = SVOp->getDebugLoc();
4714   SmallVector<int, 16> MaskVals;
4715   SVOp->getMask(MaskVals);
4716
4717   // If we have SSSE3, case 1 is generated when all result bytes come from
4718   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4719   // present, fall back to case 3.
4720   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4721   bool V1Only = true;
4722   bool V2Only = true;
4723   for (unsigned i = 0; i < 16; ++i) {
4724     int EltIdx = MaskVals[i];
4725     if (EltIdx < 0)
4726       continue;
4727     if (EltIdx < 16)
4728       V2Only = false;
4729     else
4730       V1Only = false;
4731   }
4732
4733   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4734   if (TLI.getSubtarget()->hasSSSE3()) {
4735     SmallVector<SDValue,16> pshufbMask;
4736
4737     // If all result elements are from one input vector, then only translate
4738     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4739     //
4740     // Otherwise, we have elements from both input vectors, and must zero out
4741     // elements that come from V2 in the first mask, and V1 in the second mask
4742     // so that we can OR them together.
4743     bool TwoInputs = !(V1Only || V2Only);
4744     for (unsigned i = 0; i != 16; ++i) {
4745       int EltIdx = MaskVals[i];
4746       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4747         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4748         continue;
4749       }
4750       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4751     }
4752     // If all the elements are from V2, assign it to V1 and return after
4753     // building the first pshufb.
4754     if (V2Only)
4755       V1 = V2;
4756     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4757                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4758                                  MVT::v16i8, &pshufbMask[0], 16));
4759     if (!TwoInputs)
4760       return V1;
4761
4762     // Calculate the shuffle mask for the second input, shuffle it, and
4763     // OR it with the first shuffled input.
4764     pshufbMask.clear();
4765     for (unsigned i = 0; i != 16; ++i) {
4766       int EltIdx = MaskVals[i];
4767       if (EltIdx < 16) {
4768         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4769         continue;
4770       }
4771       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4772     }
4773     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4774                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4775                                  MVT::v16i8, &pshufbMask[0], 16));
4776     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4777   }
4778
4779   // No SSSE3 - Calculate in place words and then fix all out of place words
4780   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4781   // the 16 different words that comprise the two doublequadword input vectors.
4782   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4783   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
4784   SDValue NewV = V2Only ? V2 : V1;
4785   for (int i = 0; i != 8; ++i) {
4786     int Elt0 = MaskVals[i*2];
4787     int Elt1 = MaskVals[i*2+1];
4788
4789     // This word of the result is all undef, skip it.
4790     if (Elt0 < 0 && Elt1 < 0)
4791       continue;
4792
4793     // This word of the result is already in the correct place, skip it.
4794     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4795       continue;
4796     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4797       continue;
4798
4799     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4800     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4801     SDValue InsElt;
4802
4803     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4804     // using a single extract together, load it and store it.
4805     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4806       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4807                            DAG.getIntPtrConstant(Elt1 / 2));
4808       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4809                         DAG.getIntPtrConstant(i));
4810       continue;
4811     }
4812
4813     // If Elt1 is defined, extract it from the appropriate source.  If the
4814     // source byte is not also odd, shift the extracted word left 8 bits
4815     // otherwise clear the bottom 8 bits if we need to do an or.
4816     if (Elt1 >= 0) {
4817       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4818                            DAG.getIntPtrConstant(Elt1 / 2));
4819       if ((Elt1 & 1) == 0)
4820         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4821                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4822       else if (Elt0 >= 0)
4823         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4824                              DAG.getConstant(0xFF00, MVT::i16));
4825     }
4826     // If Elt0 is defined, extract it from the appropriate source.  If the
4827     // source byte is not also even, shift the extracted word right 8 bits. If
4828     // Elt1 was also defined, OR the extracted values together before
4829     // inserting them in the result.
4830     if (Elt0 >= 0) {
4831       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4832                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4833       if ((Elt0 & 1) != 0)
4834         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4835                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4836       else if (Elt1 >= 0)
4837         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4838                              DAG.getConstant(0x00FF, MVT::i16));
4839       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4840                          : InsElt0;
4841     }
4842     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4843                        DAG.getIntPtrConstant(i));
4844   }
4845   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
4846 }
4847
4848 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4849 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4850 /// done when every pair / quad of shuffle mask elements point to elements in
4851 /// the right sequence. e.g.
4852 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4853 static
4854 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4855                                  SelectionDAG &DAG, DebugLoc dl) {
4856   EVT VT = SVOp->getValueType(0);
4857   SDValue V1 = SVOp->getOperand(0);
4858   SDValue V2 = SVOp->getOperand(1);
4859   unsigned NumElems = VT.getVectorNumElements();
4860   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4861   EVT NewVT;
4862   switch (VT.getSimpleVT().SimpleTy) {
4863   default: assert(false && "Unexpected!");
4864   case MVT::v4f32: NewVT = MVT::v2f64; break;
4865   case MVT::v4i32: NewVT = MVT::v2i64; break;
4866   case MVT::v8i16: NewVT = MVT::v4i32; break;
4867   case MVT::v16i8: NewVT = MVT::v4i32; break;
4868   }
4869
4870   int Scale = NumElems / NewWidth;
4871   SmallVector<int, 8> MaskVec;
4872   for (unsigned i = 0; i < NumElems; i += Scale) {
4873     int StartIdx = -1;
4874     for (int j = 0; j < Scale; ++j) {
4875       int EltIdx = SVOp->getMaskElt(i+j);
4876       if (EltIdx < 0)
4877         continue;
4878       if (StartIdx == -1)
4879         StartIdx = EltIdx - (EltIdx % Scale);
4880       if (EltIdx != StartIdx + j)
4881         return SDValue();
4882     }
4883     if (StartIdx == -1)
4884       MaskVec.push_back(-1);
4885     else
4886       MaskVec.push_back(StartIdx / Scale);
4887   }
4888
4889   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
4890   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
4891   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4892 }
4893
4894 /// getVZextMovL - Return a zero-extending vector move low node.
4895 ///
4896 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4897                             SDValue SrcOp, SelectionDAG &DAG,
4898                             const X86Subtarget *Subtarget, DebugLoc dl) {
4899   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4900     LoadSDNode *LD = NULL;
4901     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4902       LD = dyn_cast<LoadSDNode>(SrcOp);
4903     if (!LD) {
4904       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4905       // instead.
4906       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4907       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
4908           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4909           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
4910           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4911         // PR2108
4912         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4913         return DAG.getNode(ISD::BITCAST, dl, VT,
4914                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4915                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4916                                                    OpVT,
4917                                                    SrcOp.getOperand(0)
4918                                                           .getOperand(0))));
4919       }
4920     }
4921   }
4922
4923   return DAG.getNode(ISD::BITCAST, dl, VT,
4924                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4925                                  DAG.getNode(ISD::BITCAST, dl,
4926                                              OpVT, SrcOp)));
4927 }
4928
4929 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4930 /// shuffles.
4931 static SDValue
4932 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4933   SDValue V1 = SVOp->getOperand(0);
4934   SDValue V2 = SVOp->getOperand(1);
4935   DebugLoc dl = SVOp->getDebugLoc();
4936   EVT VT = SVOp->getValueType(0);
4937
4938   SmallVector<std::pair<int, int>, 8> Locs;
4939   Locs.resize(4);
4940   SmallVector<int, 8> Mask1(4U, -1);
4941   SmallVector<int, 8> PermMask;
4942   SVOp->getMask(PermMask);
4943
4944   unsigned NumHi = 0;
4945   unsigned NumLo = 0;
4946   for (unsigned i = 0; i != 4; ++i) {
4947     int Idx = PermMask[i];
4948     if (Idx < 0) {
4949       Locs[i] = std::make_pair(-1, -1);
4950     } else {
4951       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4952       if (Idx < 4) {
4953         Locs[i] = std::make_pair(0, NumLo);
4954         Mask1[NumLo] = Idx;
4955         NumLo++;
4956       } else {
4957         Locs[i] = std::make_pair(1, NumHi);
4958         if (2+NumHi < 4)
4959           Mask1[2+NumHi] = Idx;
4960         NumHi++;
4961       }
4962     }
4963   }
4964
4965   if (NumLo <= 2 && NumHi <= 2) {
4966     // If no more than two elements come from either vector. This can be
4967     // implemented with two shuffles. First shuffle gather the elements.
4968     // The second shuffle, which takes the first shuffle as both of its
4969     // vector operands, put the elements into the right order.
4970     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4971
4972     SmallVector<int, 8> Mask2(4U, -1);
4973
4974     for (unsigned i = 0; i != 4; ++i) {
4975       if (Locs[i].first == -1)
4976         continue;
4977       else {
4978         unsigned Idx = (i < 2) ? 0 : 4;
4979         Idx += Locs[i].first * 2 + Locs[i].second;
4980         Mask2[i] = Idx;
4981       }
4982     }
4983
4984     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4985   } else if (NumLo == 3 || NumHi == 3) {
4986     // Otherwise, we must have three elements from one vector, call it X, and
4987     // one element from the other, call it Y.  First, use a shufps to build an
4988     // intermediate vector with the one element from Y and the element from X
4989     // that will be in the same half in the final destination (the indexes don't
4990     // matter). Then, use a shufps to build the final vector, taking the half
4991     // containing the element from Y from the intermediate, and the other half
4992     // from X.
4993     if (NumHi == 3) {
4994       // Normalize it so the 3 elements come from V1.
4995       CommuteVectorShuffleMask(PermMask, VT);
4996       std::swap(V1, V2);
4997     }
4998
4999     // Find the element from V2.
5000     unsigned HiIndex;
5001     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5002       int Val = PermMask[HiIndex];
5003       if (Val < 0)
5004         continue;
5005       if (Val >= 4)
5006         break;
5007     }
5008
5009     Mask1[0] = PermMask[HiIndex];
5010     Mask1[1] = -1;
5011     Mask1[2] = PermMask[HiIndex^1];
5012     Mask1[3] = -1;
5013     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5014
5015     if (HiIndex >= 2) {
5016       Mask1[0] = PermMask[0];
5017       Mask1[1] = PermMask[1];
5018       Mask1[2] = HiIndex & 1 ? 6 : 4;
5019       Mask1[3] = HiIndex & 1 ? 4 : 6;
5020       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5021     } else {
5022       Mask1[0] = HiIndex & 1 ? 2 : 0;
5023       Mask1[1] = HiIndex & 1 ? 0 : 2;
5024       Mask1[2] = PermMask[2];
5025       Mask1[3] = PermMask[3];
5026       if (Mask1[2] >= 0)
5027         Mask1[2] += 4;
5028       if (Mask1[3] >= 0)
5029         Mask1[3] += 4;
5030       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5031     }
5032   }
5033
5034   // Break it into (shuffle shuffle_hi, shuffle_lo).
5035   Locs.clear();
5036   SmallVector<int,8> LoMask(4U, -1);
5037   SmallVector<int,8> HiMask(4U, -1);
5038
5039   SmallVector<int,8> *MaskPtr = &LoMask;
5040   unsigned MaskIdx = 0;
5041   unsigned LoIdx = 0;
5042   unsigned HiIdx = 2;
5043   for (unsigned i = 0; i != 4; ++i) {
5044     if (i == 2) {
5045       MaskPtr = &HiMask;
5046       MaskIdx = 1;
5047       LoIdx = 0;
5048       HiIdx = 2;
5049     }
5050     int Idx = PermMask[i];
5051     if (Idx < 0) {
5052       Locs[i] = std::make_pair(-1, -1);
5053     } else if (Idx < 4) {
5054       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5055       (*MaskPtr)[LoIdx] = Idx;
5056       LoIdx++;
5057     } else {
5058       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5059       (*MaskPtr)[HiIdx] = Idx;
5060       HiIdx++;
5061     }
5062   }
5063
5064   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5065   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5066   SmallVector<int, 8> MaskOps;
5067   for (unsigned i = 0; i != 4; ++i) {
5068     if (Locs[i].first == -1) {
5069       MaskOps.push_back(-1);
5070     } else {
5071       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5072       MaskOps.push_back(Idx);
5073     }
5074   }
5075   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5076 }
5077
5078 static bool MayFoldVectorLoad(SDValue V) {
5079   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5080     V = V.getOperand(0);
5081   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5082     V = V.getOperand(0);
5083   if (MayFoldLoad(V))
5084     return true;
5085   return false;
5086 }
5087
5088 // FIXME: the version above should always be used. Since there's
5089 // a bug where several vector shuffles can't be folded because the
5090 // DAG is not updated during lowering and a node claims to have two
5091 // uses while it only has one, use this version, and let isel match
5092 // another instruction if the load really happens to have more than
5093 // one use. Remove this version after this bug get fixed.
5094 // rdar://8434668, PR8156
5095 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5096   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5097     V = V.getOperand(0);
5098   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5099     V = V.getOperand(0);
5100   if (ISD::isNormalLoad(V.getNode()))
5101     return true;
5102   return false;
5103 }
5104
5105 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5106 /// a vector extract, and if both can be later optimized into a single load.
5107 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5108 /// here because otherwise a target specific shuffle node is going to be
5109 /// emitted for this shuffle, and the optimization not done.
5110 /// FIXME: This is probably not the best approach, but fix the problem
5111 /// until the right path is decided.
5112 static
5113 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5114                                          const TargetLowering &TLI) {
5115   EVT VT = V.getValueType();
5116   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5117
5118   // Be sure that the vector shuffle is present in a pattern like this:
5119   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5120   if (!V.hasOneUse())
5121     return false;
5122
5123   SDNode *N = *V.getNode()->use_begin();
5124   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5125     return false;
5126
5127   SDValue EltNo = N->getOperand(1);
5128   if (!isa<ConstantSDNode>(EltNo))
5129     return false;
5130
5131   // If the bit convert changed the number of elements, it is unsafe
5132   // to examine the mask.
5133   bool HasShuffleIntoBitcast = false;
5134   if (V.getOpcode() == ISD::BITCAST) {
5135     EVT SrcVT = V.getOperand(0).getValueType();
5136     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5137       return false;
5138     V = V.getOperand(0);
5139     HasShuffleIntoBitcast = true;
5140   }
5141
5142   // Select the input vector, guarding against out of range extract vector.
5143   unsigned NumElems = VT.getVectorNumElements();
5144   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5145   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5146   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5147
5148   // Skip one more bit_convert if necessary
5149   if (V.getOpcode() == ISD::BITCAST)
5150     V = V.getOperand(0);
5151
5152   if (ISD::isNormalLoad(V.getNode())) {
5153     // Is the original load suitable?
5154     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5155
5156     // FIXME: avoid the multi-use bug that is preventing lots of
5157     // of foldings to be detected, this is still wrong of course, but
5158     // give the temporary desired behavior, and if it happens that
5159     // the load has real more uses, during isel it will not fold, and
5160     // will generate poor code.
5161     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5162       return false;
5163
5164     if (!HasShuffleIntoBitcast)
5165       return true;
5166
5167     // If there's a bitcast before the shuffle, check if the load type and
5168     // alignment is valid.
5169     unsigned Align = LN0->getAlignment();
5170     unsigned NewAlign =
5171       TLI.getTargetData()->getABITypeAlignment(
5172                                     VT.getTypeForEVT(*DAG.getContext()));
5173
5174     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5175       return false;
5176   }
5177
5178   return true;
5179 }
5180
5181 static
5182 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5183   EVT VT = Op.getValueType();
5184
5185   // Canonizalize to v2f64.
5186   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5187   return DAG.getNode(ISD::BITCAST, dl, VT,
5188                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5189                                           V1, DAG));
5190 }
5191
5192 static
5193 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5194                         bool HasSSE2) {
5195   SDValue V1 = Op.getOperand(0);
5196   SDValue V2 = Op.getOperand(1);
5197   EVT VT = Op.getValueType();
5198
5199   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5200
5201   if (HasSSE2 && VT == MVT::v2f64)
5202     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5203
5204   // v4f32 or v4i32
5205   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5206 }
5207
5208 static
5209 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5210   SDValue V1 = Op.getOperand(0);
5211   SDValue V2 = Op.getOperand(1);
5212   EVT VT = Op.getValueType();
5213
5214   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5215          "unsupported shuffle type");
5216
5217   if (V2.getOpcode() == ISD::UNDEF)
5218     V2 = V1;
5219
5220   // v4i32 or v4f32
5221   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5222 }
5223
5224 static
5225 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5226   SDValue V1 = Op.getOperand(0);
5227   SDValue V2 = Op.getOperand(1);
5228   EVT VT = Op.getValueType();
5229   unsigned NumElems = VT.getVectorNumElements();
5230
5231   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5232   // operand of these instructions is only memory, so check if there's a
5233   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5234   // same masks.
5235   bool CanFoldLoad = false;
5236
5237   // Trivial case, when V2 comes from a load.
5238   if (MayFoldVectorLoad(V2))
5239     CanFoldLoad = true;
5240
5241   // When V1 is a load, it can be folded later into a store in isel, example:
5242   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5243   //    turns into:
5244   //  (MOVLPSmr addr:$src1, VR128:$src2)
5245   // So, recognize this potential and also use MOVLPS or MOVLPD
5246   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5247     CanFoldLoad = true;
5248
5249   if (CanFoldLoad) {
5250     if (HasSSE2 && NumElems == 2)
5251       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5252
5253     if (NumElems == 4)
5254       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5255   }
5256
5257   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5258   // movl and movlp will both match v2i64, but v2i64 is never matched by
5259   // movl earlier because we make it strict to avoid messing with the movlp load
5260   // folding logic (see the code above getMOVLP call). Match it here then,
5261   // this is horrible, but will stay like this until we move all shuffle
5262   // matching to x86 specific nodes. Note that for the 1st condition all
5263   // types are matched with movsd.
5264   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5265     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5266   else if (HasSSE2)
5267     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5268
5269
5270   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5271
5272   // Invert the operand order and use SHUFPS to match it.
5273   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5274                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5275 }
5276
5277 static inline unsigned getUNPCKLOpcode(EVT VT) {
5278   switch(VT.getSimpleVT().SimpleTy) {
5279   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5280   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5281   case MVT::v4f32: return X86ISD::UNPCKLPS;
5282   case MVT::v2f64: return X86ISD::UNPCKLPD;
5283   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5284   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5285   default:
5286     llvm_unreachable("Unknow type for unpckl");
5287   }
5288   return 0;
5289 }
5290
5291 static inline unsigned getUNPCKHOpcode(EVT VT) {
5292   switch(VT.getSimpleVT().SimpleTy) {
5293   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5294   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5295   case MVT::v4f32: return X86ISD::UNPCKHPS;
5296   case MVT::v2f64: return X86ISD::UNPCKHPD;
5297   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5298   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5299   default:
5300     llvm_unreachable("Unknow type for unpckh");
5301   }
5302   return 0;
5303 }
5304
5305 static
5306 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5307                                const TargetLowering &TLI,
5308                                const X86Subtarget *Subtarget) {
5309   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5310   EVT VT = Op.getValueType();
5311   DebugLoc dl = Op.getDebugLoc();
5312   SDValue V1 = Op.getOperand(0);
5313   SDValue V2 = Op.getOperand(1);
5314
5315   if (isZeroShuffle(SVOp))
5316     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5317
5318   // Handle splat operations
5319   if (SVOp->isSplat()) {
5320     // Special case, this is the only place now where it's
5321     // allowed to return a vector_shuffle operation without
5322     // using a target specific node, because *hopefully* it
5323     // will be optimized away by the dag combiner.
5324     if (VT.getVectorNumElements() <= 4 &&
5325         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5326       return Op;
5327
5328     // Handle splats by matching through known masks
5329     if (VT.getVectorNumElements() <= 4)
5330       return SDValue();
5331
5332     // Canonicalize all of the remaining to v4f32.
5333     return PromoteSplat(SVOp, DAG);
5334   }
5335
5336   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5337   // do it!
5338   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5339     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5340     if (NewOp.getNode())
5341       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5342   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5343     // FIXME: Figure out a cleaner way to do this.
5344     // Try to make use of movq to zero out the top part.
5345     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5346       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5347       if (NewOp.getNode()) {
5348         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5349           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5350                               DAG, Subtarget, dl);
5351       }
5352     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5353       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5354       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5355         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5356                             DAG, Subtarget, dl);
5357     }
5358   }
5359   return SDValue();
5360 }
5361
5362 SDValue
5363 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5364   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5365   SDValue V1 = Op.getOperand(0);
5366   SDValue V2 = Op.getOperand(1);
5367   EVT VT = Op.getValueType();
5368   DebugLoc dl = Op.getDebugLoc();
5369   unsigned NumElems = VT.getVectorNumElements();
5370   bool isMMX = VT.getSizeInBits() == 64;
5371   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5372   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5373   bool V1IsSplat = false;
5374   bool V2IsSplat = false;
5375   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5376   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5377   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5378   MachineFunction &MF = DAG.getMachineFunction();
5379   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5380
5381   // Shuffle operations on MMX not supported.
5382   if (isMMX)
5383     return Op;
5384
5385   // Vector shuffle lowering takes 3 steps:
5386   //
5387   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5388   //    narrowing and commutation of operands should be handled.
5389   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5390   //    shuffle nodes.
5391   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5392   //    so the shuffle can be broken into other shuffles and the legalizer can
5393   //    try the lowering again.
5394   //
5395   // The general ideia is that no vector_shuffle operation should be left to
5396   // be matched during isel, all of them must be converted to a target specific
5397   // node here.
5398
5399   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5400   // narrowing and commutation of operands should be handled. The actual code
5401   // doesn't include all of those, work in progress...
5402   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5403   if (NewOp.getNode())
5404     return NewOp;
5405
5406   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5407   // unpckh_undef). Only use pshufd if speed is more important than size.
5408   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5409     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5410       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5411   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5412     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5413       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5414
5415   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5416       RelaxedMayFoldVectorLoad(V1))
5417     return getMOVDDup(Op, dl, V1, DAG);
5418
5419   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5420     return getMOVHighToLow(Op, dl, DAG);
5421
5422   // Use to match splats
5423   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5424       (VT == MVT::v2f64 || VT == MVT::v2i64))
5425     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5426
5427   if (X86::isPSHUFDMask(SVOp)) {
5428     // The actual implementation will match the mask in the if above and then
5429     // during isel it can match several different instructions, not only pshufd
5430     // as its name says, sad but true, emulate the behavior for now...
5431     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5432         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5433
5434     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5435
5436     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5437       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5438
5439     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5440       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5441                                   TargetMask, DAG);
5442
5443     if (VT == MVT::v4f32)
5444       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5445                                   TargetMask, DAG);
5446   }
5447
5448   // Check if this can be converted into a logical shift.
5449   bool isLeft = false;
5450   unsigned ShAmt = 0;
5451   SDValue ShVal;
5452   bool isShift = getSubtarget()->hasSSE2() &&
5453     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5454   if (isShift && ShVal.hasOneUse()) {
5455     // If the shifted value has multiple uses, it may be cheaper to use
5456     // v_set0 + movlhps or movhlps, etc.
5457     EVT EltVT = VT.getVectorElementType();
5458     ShAmt *= EltVT.getSizeInBits();
5459     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5460   }
5461
5462   if (X86::isMOVLMask(SVOp)) {
5463     if (V1IsUndef)
5464       return V2;
5465     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5466       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5467     if (!X86::isMOVLPMask(SVOp)) {
5468       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5469         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5470
5471       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5472         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5473     }
5474   }
5475
5476   // FIXME: fold these into legal mask.
5477   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5478     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5479
5480   if (X86::isMOVHLPSMask(SVOp))
5481     return getMOVHighToLow(Op, dl, DAG);
5482
5483   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5484     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5485
5486   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5487     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5488
5489   if (X86::isMOVLPMask(SVOp))
5490     return getMOVLP(Op, dl, DAG, HasSSE2);
5491
5492   if (ShouldXformToMOVHLPS(SVOp) ||
5493       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5494     return CommuteVectorShuffle(SVOp, DAG);
5495
5496   if (isShift) {
5497     // No better options. Use a vshl / vsrl.
5498     EVT EltVT = VT.getVectorElementType();
5499     ShAmt *= EltVT.getSizeInBits();
5500     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5501   }
5502
5503   bool Commuted = false;
5504   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5505   // 1,1,1,1 -> v8i16 though.
5506   V1IsSplat = isSplatVector(V1.getNode());
5507   V2IsSplat = isSplatVector(V2.getNode());
5508
5509   // Canonicalize the splat or undef, if present, to be on the RHS.
5510   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5511     Op = CommuteVectorShuffle(SVOp, DAG);
5512     SVOp = cast<ShuffleVectorSDNode>(Op);
5513     V1 = SVOp->getOperand(0);
5514     V2 = SVOp->getOperand(1);
5515     std::swap(V1IsSplat, V2IsSplat);
5516     std::swap(V1IsUndef, V2IsUndef);
5517     Commuted = true;
5518   }
5519
5520   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5521     // Shuffling low element of v1 into undef, just return v1.
5522     if (V2IsUndef)
5523       return V1;
5524     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5525     // the instruction selector will not match, so get a canonical MOVL with
5526     // swapped operands to undo the commute.
5527     return getMOVL(DAG, dl, VT, V2, V1);
5528   }
5529
5530   if (X86::isUNPCKLMask(SVOp))
5531     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5532
5533   if (X86::isUNPCKHMask(SVOp))
5534     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5535
5536   if (V2IsSplat) {
5537     // Normalize mask so all entries that point to V2 points to its first
5538     // element then try to match unpck{h|l} again. If match, return a
5539     // new vector_shuffle with the corrected mask.
5540     SDValue NewMask = NormalizeMask(SVOp, DAG);
5541     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5542     if (NSVOp != SVOp) {
5543       if (X86::isUNPCKLMask(NSVOp, true)) {
5544         return NewMask;
5545       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5546         return NewMask;
5547       }
5548     }
5549   }
5550
5551   if (Commuted) {
5552     // Commute is back and try unpck* again.
5553     // FIXME: this seems wrong.
5554     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5555     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5556
5557     if (X86::isUNPCKLMask(NewSVOp))
5558       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5559
5560     if (X86::isUNPCKHMask(NewSVOp))
5561       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5562   }
5563
5564   // Normalize the node to match x86 shuffle ops if needed
5565   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5566     return CommuteVectorShuffle(SVOp, DAG);
5567
5568   // The checks below are all present in isShuffleMaskLegal, but they are
5569   // inlined here right now to enable us to directly emit target specific
5570   // nodes, and remove one by one until they don't return Op anymore.
5571   SmallVector<int, 16> M;
5572   SVOp->getMask(M);
5573
5574   if (isPALIGNRMask(M, VT, HasSSSE3))
5575     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5576                                 X86::getShufflePALIGNRImmediate(SVOp),
5577                                 DAG);
5578
5579   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5580       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5581     if (VT == MVT::v2f64)
5582       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5583     if (VT == MVT::v2i64)
5584       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5585   }
5586
5587   if (isPSHUFHWMask(M, VT))
5588     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5589                                 X86::getShufflePSHUFHWImmediate(SVOp),
5590                                 DAG);
5591
5592   if (isPSHUFLWMask(M, VT))
5593     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5594                                 X86::getShufflePSHUFLWImmediate(SVOp),
5595                                 DAG);
5596
5597   if (isSHUFPMask(M, VT)) {
5598     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5599     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5600       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5601                                   TargetMask, DAG);
5602     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5603       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5604                                   TargetMask, DAG);
5605   }
5606
5607   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5608     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5609       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5610   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5611     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5612       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5613
5614   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5615   if (VT == MVT::v8i16) {
5616     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5617     if (NewOp.getNode())
5618       return NewOp;
5619   }
5620
5621   if (VT == MVT::v16i8) {
5622     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5623     if (NewOp.getNode())
5624       return NewOp;
5625   }
5626
5627   // Handle all 4 wide cases with a number of shuffles.
5628   if (NumElems == 4)
5629     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5630
5631   return SDValue();
5632 }
5633
5634 SDValue
5635 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5636                                                 SelectionDAG &DAG) const {
5637   EVT VT = Op.getValueType();
5638   DebugLoc dl = Op.getDebugLoc();
5639   if (VT.getSizeInBits() == 8) {
5640     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5641                                     Op.getOperand(0), Op.getOperand(1));
5642     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5643                                     DAG.getValueType(VT));
5644     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5645   } else if (VT.getSizeInBits() == 16) {
5646     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5647     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5648     if (Idx == 0)
5649       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5650                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5651                                      DAG.getNode(ISD::BITCAST, dl,
5652                                                  MVT::v4i32,
5653                                                  Op.getOperand(0)),
5654                                      Op.getOperand(1)));
5655     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5656                                     Op.getOperand(0), Op.getOperand(1));
5657     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5658                                     DAG.getValueType(VT));
5659     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5660   } else if (VT == MVT::f32) {
5661     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5662     // the result back to FR32 register. It's only worth matching if the
5663     // result has a single use which is a store or a bitcast to i32.  And in
5664     // the case of a store, it's not worth it if the index is a constant 0,
5665     // because a MOVSSmr can be used instead, which is smaller and faster.
5666     if (!Op.hasOneUse())
5667       return SDValue();
5668     SDNode *User = *Op.getNode()->use_begin();
5669     if ((User->getOpcode() != ISD::STORE ||
5670          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5671           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5672         (User->getOpcode() != ISD::BITCAST ||
5673          User->getValueType(0) != MVT::i32))
5674       return SDValue();
5675     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5676                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
5677                                               Op.getOperand(0)),
5678                                               Op.getOperand(1));
5679     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
5680   } else if (VT == MVT::i32) {
5681     // ExtractPS works with constant index.
5682     if (isa<ConstantSDNode>(Op.getOperand(1)))
5683       return Op;
5684   }
5685   return SDValue();
5686 }
5687
5688
5689 SDValue
5690 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5691                                            SelectionDAG &DAG) const {
5692   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5693     return SDValue();
5694
5695   if (Subtarget->hasSSE41()) {
5696     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5697     if (Res.getNode())
5698       return Res;
5699   }
5700
5701   EVT VT = Op.getValueType();
5702   DebugLoc dl = Op.getDebugLoc();
5703   // TODO: handle v16i8.
5704   if (VT.getSizeInBits() == 16) {
5705     SDValue Vec = Op.getOperand(0);
5706     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5707     if (Idx == 0)
5708       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5709                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5710                                      DAG.getNode(ISD::BITCAST, dl,
5711                                                  MVT::v4i32, Vec),
5712                                      Op.getOperand(1)));
5713     // Transform it so it match pextrw which produces a 32-bit result.
5714     EVT EltVT = MVT::i32;
5715     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5716                                     Op.getOperand(0), Op.getOperand(1));
5717     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5718                                     DAG.getValueType(VT));
5719     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5720   } else if (VT.getSizeInBits() == 32) {
5721     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5722     if (Idx == 0)
5723       return Op;
5724
5725     // SHUFPS the element to the lowest double word, then movss.
5726     int Mask[4] = { Idx, -1, -1, -1 };
5727     EVT VVT = Op.getOperand(0).getValueType();
5728     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5729                                        DAG.getUNDEF(VVT), Mask);
5730     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5731                        DAG.getIntPtrConstant(0));
5732   } else if (VT.getSizeInBits() == 64) {
5733     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5734     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5735     //        to match extract_elt for f64.
5736     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5737     if (Idx == 0)
5738       return Op;
5739
5740     // UNPCKHPD the element to the lowest double word, then movsd.
5741     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5742     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5743     int Mask[2] = { 1, -1 };
5744     EVT VVT = Op.getOperand(0).getValueType();
5745     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5746                                        DAG.getUNDEF(VVT), Mask);
5747     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5748                        DAG.getIntPtrConstant(0));
5749   }
5750
5751   return SDValue();
5752 }
5753
5754 SDValue
5755 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5756                                                SelectionDAG &DAG) const {
5757   EVT VT = Op.getValueType();
5758   EVT EltVT = VT.getVectorElementType();
5759   DebugLoc dl = Op.getDebugLoc();
5760
5761   SDValue N0 = Op.getOperand(0);
5762   SDValue N1 = Op.getOperand(1);
5763   SDValue N2 = Op.getOperand(2);
5764
5765   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5766       isa<ConstantSDNode>(N2)) {
5767     unsigned Opc;
5768     if (VT == MVT::v8i16)
5769       Opc = X86ISD::PINSRW;
5770     else if (VT == MVT::v16i8)
5771       Opc = X86ISD::PINSRB;
5772     else
5773       Opc = X86ISD::PINSRB;
5774
5775     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5776     // argument.
5777     if (N1.getValueType() != MVT::i32)
5778       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5779     if (N2.getValueType() != MVT::i32)
5780       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5781     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5782   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5783     // Bits [7:6] of the constant are the source select.  This will always be
5784     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5785     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5786     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5787     // Bits [5:4] of the constant are the destination select.  This is the
5788     //  value of the incoming immediate.
5789     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5790     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5791     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5792     // Create this as a scalar to vector..
5793     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5794     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5795   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5796     // PINSR* works with constant index.
5797     return Op;
5798   }
5799   return SDValue();
5800 }
5801
5802 SDValue
5803 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5804   EVT VT = Op.getValueType();
5805   EVT EltVT = VT.getVectorElementType();
5806
5807   if (Subtarget->hasSSE41())
5808     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5809
5810   if (EltVT == MVT::i8)
5811     return SDValue();
5812
5813   DebugLoc dl = Op.getDebugLoc();
5814   SDValue N0 = Op.getOperand(0);
5815   SDValue N1 = Op.getOperand(1);
5816   SDValue N2 = Op.getOperand(2);
5817
5818   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5819     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5820     // as its second argument.
5821     if (N1.getValueType() != MVT::i32)
5822       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5823     if (N2.getValueType() != MVT::i32)
5824       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5825     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
5826   }
5827   return SDValue();
5828 }
5829
5830 SDValue
5831 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5832   DebugLoc dl = Op.getDebugLoc();
5833
5834   if (Op.getValueType() == MVT::v1i64 &&
5835       Op.getOperand(0).getValueType() == MVT::i64)
5836     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5837
5838   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5839   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
5840          "Expected an SSE type!");
5841   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
5842                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
5843 }
5844
5845 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5846 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5847 // one of the above mentioned nodes. It has to be wrapped because otherwise
5848 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5849 // be used to form addressing mode. These wrapped nodes will be selected
5850 // into MOV32ri.
5851 SDValue
5852 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5853   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5854
5855   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5856   // global base reg.
5857   unsigned char OpFlag = 0;
5858   unsigned WrapperKind = X86ISD::Wrapper;
5859   CodeModel::Model M = getTargetMachine().getCodeModel();
5860
5861   if (Subtarget->isPICStyleRIPRel() &&
5862       (M == CodeModel::Small || M == CodeModel::Kernel))
5863     WrapperKind = X86ISD::WrapperRIP;
5864   else if (Subtarget->isPICStyleGOT())
5865     OpFlag = X86II::MO_GOTOFF;
5866   else if (Subtarget->isPICStyleStubPIC())
5867     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5868
5869   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5870                                              CP->getAlignment(),
5871                                              CP->getOffset(), OpFlag);
5872   DebugLoc DL = CP->getDebugLoc();
5873   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5874   // With PIC, the address is actually $g + Offset.
5875   if (OpFlag) {
5876     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5877                          DAG.getNode(X86ISD::GlobalBaseReg,
5878                                      DebugLoc(), getPointerTy()),
5879                          Result);
5880   }
5881
5882   return Result;
5883 }
5884
5885 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5886   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5887
5888   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5889   // global base reg.
5890   unsigned char OpFlag = 0;
5891   unsigned WrapperKind = X86ISD::Wrapper;
5892   CodeModel::Model M = getTargetMachine().getCodeModel();
5893
5894   if (Subtarget->isPICStyleRIPRel() &&
5895       (M == CodeModel::Small || M == CodeModel::Kernel))
5896     WrapperKind = X86ISD::WrapperRIP;
5897   else if (Subtarget->isPICStyleGOT())
5898     OpFlag = X86II::MO_GOTOFF;
5899   else if (Subtarget->isPICStyleStubPIC())
5900     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5901
5902   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5903                                           OpFlag);
5904   DebugLoc DL = JT->getDebugLoc();
5905   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5906
5907   // With PIC, the address is actually $g + Offset.
5908   if (OpFlag)
5909     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5910                          DAG.getNode(X86ISD::GlobalBaseReg,
5911                                      DebugLoc(), getPointerTy()),
5912                          Result);
5913
5914   return Result;
5915 }
5916
5917 SDValue
5918 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5919   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5920
5921   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5922   // global base reg.
5923   unsigned char OpFlag = 0;
5924   unsigned WrapperKind = X86ISD::Wrapper;
5925   CodeModel::Model M = getTargetMachine().getCodeModel();
5926
5927   if (Subtarget->isPICStyleRIPRel() &&
5928       (M == CodeModel::Small || M == CodeModel::Kernel))
5929     WrapperKind = X86ISD::WrapperRIP;
5930   else if (Subtarget->isPICStyleGOT())
5931     OpFlag = X86II::MO_GOTOFF;
5932   else if (Subtarget->isPICStyleStubPIC())
5933     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5934
5935   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5936
5937   DebugLoc DL = Op.getDebugLoc();
5938   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5939
5940
5941   // With PIC, the address is actually $g + Offset.
5942   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5943       !Subtarget->is64Bit()) {
5944     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5945                          DAG.getNode(X86ISD::GlobalBaseReg,
5946                                      DebugLoc(), getPointerTy()),
5947                          Result);
5948   }
5949
5950   return Result;
5951 }
5952
5953 SDValue
5954 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5955   // Create the TargetBlockAddressAddress node.
5956   unsigned char OpFlags =
5957     Subtarget->ClassifyBlockAddressReference();
5958   CodeModel::Model M = getTargetMachine().getCodeModel();
5959   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5960   DebugLoc dl = Op.getDebugLoc();
5961   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5962                                        /*isTarget=*/true, OpFlags);
5963
5964   if (Subtarget->isPICStyleRIPRel() &&
5965       (M == CodeModel::Small || M == CodeModel::Kernel))
5966     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5967   else
5968     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5969
5970   // With PIC, the address is actually $g + Offset.
5971   if (isGlobalRelativeToPICBase(OpFlags)) {
5972     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5973                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5974                          Result);
5975   }
5976
5977   return Result;
5978 }
5979
5980 SDValue
5981 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5982                                       int64_t Offset,
5983                                       SelectionDAG &DAG) const {
5984   // Create the TargetGlobalAddress node, folding in the constant
5985   // offset if it is legal.
5986   unsigned char OpFlags =
5987     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5988   CodeModel::Model M = getTargetMachine().getCodeModel();
5989   SDValue Result;
5990   if (OpFlags == X86II::MO_NO_FLAG &&
5991       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5992     // A direct static reference to a global.
5993     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5994     Offset = 0;
5995   } else {
5996     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5997   }
5998
5999   if (Subtarget->isPICStyleRIPRel() &&
6000       (M == CodeModel::Small || M == CodeModel::Kernel))
6001     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6002   else
6003     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6004
6005   // With PIC, the address is actually $g + Offset.
6006   if (isGlobalRelativeToPICBase(OpFlags)) {
6007     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6008                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6009                          Result);
6010   }
6011
6012   // For globals that require a load from a stub to get the address, emit the
6013   // load.
6014   if (isGlobalStubReference(OpFlags))
6015     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6016                          MachinePointerInfo::getGOT(), false, false, 0);
6017
6018   // If there was a non-zero offset that we didn't fold, create an explicit
6019   // addition for it.
6020   if (Offset != 0)
6021     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6022                          DAG.getConstant(Offset, getPointerTy()));
6023
6024   return Result;
6025 }
6026
6027 SDValue
6028 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6029   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6030   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6031   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6032 }
6033
6034 static SDValue
6035 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6036            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6037            unsigned char OperandFlags) {
6038   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6039   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6040   DebugLoc dl = GA->getDebugLoc();
6041   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6042                                            GA->getValueType(0),
6043                                            GA->getOffset(),
6044                                            OperandFlags);
6045   if (InFlag) {
6046     SDValue Ops[] = { Chain,  TGA, *InFlag };
6047     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6048   } else {
6049     SDValue Ops[]  = { Chain, TGA };
6050     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6051   }
6052
6053   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6054   MFI->setAdjustsStack(true);
6055
6056   SDValue Flag = Chain.getValue(1);
6057   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6058 }
6059
6060 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6061 static SDValue
6062 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6063                                 const EVT PtrVT) {
6064   SDValue InFlag;
6065   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6066   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6067                                      DAG.getNode(X86ISD::GlobalBaseReg,
6068                                                  DebugLoc(), PtrVT), InFlag);
6069   InFlag = Chain.getValue(1);
6070
6071   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6072 }
6073
6074 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6075 static SDValue
6076 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6077                                 const EVT PtrVT) {
6078   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6079                     X86::RAX, X86II::MO_TLSGD);
6080 }
6081
6082 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6083 // "local exec" model.
6084 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6085                                    const EVT PtrVT, TLSModel::Model model,
6086                                    bool is64Bit) {
6087   DebugLoc dl = GA->getDebugLoc();
6088
6089   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6090   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6091                                                          is64Bit ? 257 : 256));
6092
6093   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6094                                       DAG.getIntPtrConstant(0),
6095                                       MachinePointerInfo(Ptr), false, false, 0);
6096
6097   unsigned char OperandFlags = 0;
6098   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6099   // initialexec.
6100   unsigned WrapperKind = X86ISD::Wrapper;
6101   if (model == TLSModel::LocalExec) {
6102     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6103   } else if (is64Bit) {
6104     assert(model == TLSModel::InitialExec);
6105     OperandFlags = X86II::MO_GOTTPOFF;
6106     WrapperKind = X86ISD::WrapperRIP;
6107   } else {
6108     assert(model == TLSModel::InitialExec);
6109     OperandFlags = X86II::MO_INDNTPOFF;
6110   }
6111
6112   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6113   // exec)
6114   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6115                                            GA->getValueType(0),
6116                                            GA->getOffset(), OperandFlags);
6117   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6118
6119   if (model == TLSModel::InitialExec)
6120     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6121                          MachinePointerInfo::getGOT(), false, false, 0);
6122
6123   // The address of the thread local variable is the add of the thread
6124   // pointer with the offset of the variable.
6125   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6126 }
6127
6128 SDValue
6129 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6130
6131   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6132   const GlobalValue *GV = GA->getGlobal();
6133
6134   if (Subtarget->isTargetELF()) {
6135     // TODO: implement the "local dynamic" model
6136     // TODO: implement the "initial exec"model for pic executables
6137
6138     // If GV is an alias then use the aliasee for determining
6139     // thread-localness.
6140     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6141       GV = GA->resolveAliasedGlobal(false);
6142
6143     TLSModel::Model model
6144       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6145
6146     switch (model) {
6147       case TLSModel::GeneralDynamic:
6148       case TLSModel::LocalDynamic: // not implemented
6149         if (Subtarget->is64Bit())
6150           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6151         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6152
6153       case TLSModel::InitialExec:
6154       case TLSModel::LocalExec:
6155         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6156                                    Subtarget->is64Bit());
6157     }
6158   } else if (Subtarget->isTargetDarwin()) {
6159     // Darwin only has one model of TLS.  Lower to that.
6160     unsigned char OpFlag = 0;
6161     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6162                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6163
6164     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6165     // global base reg.
6166     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6167                   !Subtarget->is64Bit();
6168     if (PIC32)
6169       OpFlag = X86II::MO_TLVP_PIC_BASE;
6170     else
6171       OpFlag = X86II::MO_TLVP;
6172     DebugLoc DL = Op.getDebugLoc();
6173     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6174                                                 GA->getValueType(0),
6175                                                 GA->getOffset(), OpFlag);
6176     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6177
6178     // With PIC32, the address is actually $g + Offset.
6179     if (PIC32)
6180       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6181                            DAG.getNode(X86ISD::GlobalBaseReg,
6182                                        DebugLoc(), getPointerTy()),
6183                            Offset);
6184
6185     // Lowering the machine isd will make sure everything is in the right
6186     // location.
6187     SDValue Chain = DAG.getEntryNode();
6188     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6189     SDValue Args[] = { Chain, Offset };
6190     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6191
6192     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6193     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6194     MFI->setAdjustsStack(true);
6195
6196     // And our return value (tls address) is in the standard call return value
6197     // location.
6198     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6199     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6200   }
6201
6202   assert(false &&
6203          "TLS not implemented for this target.");
6204
6205   llvm_unreachable("Unreachable");
6206   return SDValue();
6207 }
6208
6209
6210 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6211 /// take a 2 x i32 value to shift plus a shift amount.
6212 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6213   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6214   EVT VT = Op.getValueType();
6215   unsigned VTBits = VT.getSizeInBits();
6216   DebugLoc dl = Op.getDebugLoc();
6217   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6218   SDValue ShOpLo = Op.getOperand(0);
6219   SDValue ShOpHi = Op.getOperand(1);
6220   SDValue ShAmt  = Op.getOperand(2);
6221   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6222                                      DAG.getConstant(VTBits - 1, MVT::i8))
6223                        : DAG.getConstant(0, VT);
6224
6225   SDValue Tmp2, Tmp3;
6226   if (Op.getOpcode() == ISD::SHL_PARTS) {
6227     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6228     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6229   } else {
6230     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6231     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6232   }
6233
6234   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6235                                 DAG.getConstant(VTBits, MVT::i8));
6236   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6237                              AndNode, DAG.getConstant(0, MVT::i8));
6238
6239   SDValue Hi, Lo;
6240   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6241   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6242   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6243
6244   if (Op.getOpcode() == ISD::SHL_PARTS) {
6245     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6246     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6247   } else {
6248     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6249     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6250   }
6251
6252   SDValue Ops[2] = { Lo, Hi };
6253   return DAG.getMergeValues(Ops, 2, dl);
6254 }
6255
6256 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6257                                            SelectionDAG &DAG) const {
6258   EVT SrcVT = Op.getOperand(0).getValueType();
6259
6260   if (SrcVT.isVector())
6261     return SDValue();
6262
6263   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6264          "Unknown SINT_TO_FP to lower!");
6265
6266   // These are really Legal; return the operand so the caller accepts it as
6267   // Legal.
6268   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6269     return Op;
6270   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6271       Subtarget->is64Bit()) {
6272     return Op;
6273   }
6274
6275   DebugLoc dl = Op.getDebugLoc();
6276   unsigned Size = SrcVT.getSizeInBits()/8;
6277   MachineFunction &MF = DAG.getMachineFunction();
6278   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6279   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6280   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6281                                StackSlot,
6282                                MachinePointerInfo::getFixedStack(SSFI),
6283                                false, false, 0);
6284   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6285 }
6286
6287 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6288                                      SDValue StackSlot,
6289                                      SelectionDAG &DAG) const {
6290   // Build the FILD
6291   DebugLoc DL = Op.getDebugLoc();
6292   SDVTList Tys;
6293   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6294   if (useSSE)
6295     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
6296   else
6297     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6298
6299   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6300
6301   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6302   MachineMemOperand *MMO =
6303     DAG.getMachineFunction()
6304     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6305                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6306
6307   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6308   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6309                                            X86ISD::FILD, DL,
6310                                            Tys, Ops, array_lengthof(Ops),
6311                                            SrcVT, MMO);
6312
6313   if (useSSE) {
6314     Chain = Result.getValue(1);
6315     SDValue InFlag = Result.getValue(2);
6316
6317     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6318     // shouldn't be necessary except that RFP cannot be live across
6319     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6320     MachineFunction &MF = DAG.getMachineFunction();
6321     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6322     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6323     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6324     Tys = DAG.getVTList(MVT::Other);
6325     SDValue Ops[] = {
6326       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6327     };
6328     MachineMemOperand *MMO =
6329       DAG.getMachineFunction()
6330       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6331                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6332
6333     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6334                                     Ops, array_lengthof(Ops),
6335                                     Op.getValueType(), MMO);
6336     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6337                          MachinePointerInfo::getFixedStack(SSFI),
6338                          false, false, 0);
6339   }
6340
6341   return Result;
6342 }
6343
6344 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6345 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6346                                                SelectionDAG &DAG) const {
6347   // This algorithm is not obvious. Here it is in C code, more or less:
6348   /*
6349     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6350       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6351       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6352
6353       // Copy ints to xmm registers.
6354       __m128i xh = _mm_cvtsi32_si128( hi );
6355       __m128i xl = _mm_cvtsi32_si128( lo );
6356
6357       // Combine into low half of a single xmm register.
6358       __m128i x = _mm_unpacklo_epi32( xh, xl );
6359       __m128d d;
6360       double sd;
6361
6362       // Merge in appropriate exponents to give the integer bits the right
6363       // magnitude.
6364       x = _mm_unpacklo_epi32( x, exp );
6365
6366       // Subtract away the biases to deal with the IEEE-754 double precision
6367       // implicit 1.
6368       d = _mm_sub_pd( (__m128d) x, bias );
6369
6370       // All conversions up to here are exact. The correctly rounded result is
6371       // calculated using the current rounding mode using the following
6372       // horizontal add.
6373       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6374       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6375                                 // store doesn't really need to be here (except
6376                                 // maybe to zero the other double)
6377       return sd;
6378     }
6379   */
6380
6381   DebugLoc dl = Op.getDebugLoc();
6382   LLVMContext *Context = DAG.getContext();
6383
6384   // Build some magic constants.
6385   std::vector<Constant*> CV0;
6386   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6387   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6388   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6389   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6390   Constant *C0 = ConstantVector::get(CV0);
6391   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6392
6393   std::vector<Constant*> CV1;
6394   CV1.push_back(
6395     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6396   CV1.push_back(
6397     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6398   Constant *C1 = ConstantVector::get(CV1);
6399   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6400
6401   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6402                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6403                                         Op.getOperand(0),
6404                                         DAG.getIntPtrConstant(1)));
6405   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6406                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6407                                         Op.getOperand(0),
6408                                         DAG.getIntPtrConstant(0)));
6409   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6410   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6411                               MachinePointerInfo::getConstantPool(),
6412                               false, false, 16);
6413   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6414   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
6415   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6416                               MachinePointerInfo::getConstantPool(),
6417                               false, false, 16);
6418   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6419
6420   // Add the halves; easiest way is to swap them into another reg first.
6421   int ShufMask[2] = { 1, -1 };
6422   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6423                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6424   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6425   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6426                      DAG.getIntPtrConstant(0));
6427 }
6428
6429 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6430 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6431                                                SelectionDAG &DAG) const {
6432   DebugLoc dl = Op.getDebugLoc();
6433   // FP constant to bias correct the final result.
6434   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6435                                    MVT::f64);
6436
6437   // Load the 32-bit value into an XMM register.
6438   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6439                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6440                                          Op.getOperand(0),
6441                                          DAG.getIntPtrConstant(0)));
6442
6443   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6444                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
6445                      DAG.getIntPtrConstant(0));
6446
6447   // Or the load with the bias.
6448   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6449                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6450                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6451                                                    MVT::v2f64, Load)),
6452                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6453                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6454                                                    MVT::v2f64, Bias)));
6455   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6456                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
6457                    DAG.getIntPtrConstant(0));
6458
6459   // Subtract the bias.
6460   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6461
6462   // Handle final rounding.
6463   EVT DestVT = Op.getValueType();
6464
6465   if (DestVT.bitsLT(MVT::f64)) {
6466     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6467                        DAG.getIntPtrConstant(0));
6468   } else if (DestVT.bitsGT(MVT::f64)) {
6469     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6470   }
6471
6472   // Handle final rounding.
6473   return Sub;
6474 }
6475
6476 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6477                                            SelectionDAG &DAG) const {
6478   SDValue N0 = Op.getOperand(0);
6479   DebugLoc dl = Op.getDebugLoc();
6480
6481   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6482   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6483   // the optimization here.
6484   if (DAG.SignBitIsZero(N0))
6485     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6486
6487   EVT SrcVT = N0.getValueType();
6488   EVT DstVT = Op.getValueType();
6489   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6490     return LowerUINT_TO_FP_i64(Op, DAG);
6491   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6492     return LowerUINT_TO_FP_i32(Op, DAG);
6493
6494   // Make a 64-bit buffer, and use it to build an FILD.
6495   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6496   if (SrcVT == MVT::i32) {
6497     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6498     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6499                                      getPointerTy(), StackSlot, WordOff);
6500     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6501                                   StackSlot, MachinePointerInfo(),
6502                                   false, false, 0);
6503     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6504                                   OffsetSlot, MachinePointerInfo(),
6505                                   false, false, 0);
6506     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6507     return Fild;
6508   }
6509
6510   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6511   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6512                                 StackSlot, MachinePointerInfo(),
6513                                false, false, 0);
6514   // For i64 source, we need to add the appropriate power of 2 if the input
6515   // was negative.  This is the same as the optimization in
6516   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6517   // we must be careful to do the computation in x87 extended precision, not
6518   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6519   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6520   MachineMemOperand *MMO =
6521     DAG.getMachineFunction()
6522     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6523                           MachineMemOperand::MOLoad, 8, 8);
6524
6525   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6526   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6527   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6528                                          MVT::i64, MMO);
6529
6530   APInt FF(32, 0x5F800000ULL);
6531
6532   // Check whether the sign bit is set.
6533   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6534                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6535                                  ISD::SETLT);
6536
6537   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6538   SDValue FudgePtr = DAG.getConstantPool(
6539                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6540                                          getPointerTy());
6541
6542   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6543   SDValue Zero = DAG.getIntPtrConstant(0);
6544   SDValue Four = DAG.getIntPtrConstant(4);
6545   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6546                                Zero, Four);
6547   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6548
6549   // Load the value out, extending it from f32 to f80.
6550   // FIXME: Avoid the extend by constructing the right constant pool?
6551   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6552                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6553                                  MVT::f32, false, false, 4);
6554   // Extend everything to 80 bits to force it to be done on x87.
6555   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6556   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6557 }
6558
6559 std::pair<SDValue,SDValue> X86TargetLowering::
6560 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6561   DebugLoc DL = Op.getDebugLoc();
6562
6563   EVT DstTy = Op.getValueType();
6564
6565   if (!IsSigned) {
6566     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6567     DstTy = MVT::i64;
6568   }
6569
6570   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6571          DstTy.getSimpleVT() >= MVT::i16 &&
6572          "Unknown FP_TO_SINT to lower!");
6573
6574   // These are really Legal.
6575   if (DstTy == MVT::i32 &&
6576       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6577     return std::make_pair(SDValue(), SDValue());
6578   if (Subtarget->is64Bit() &&
6579       DstTy == MVT::i64 &&
6580       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6581     return std::make_pair(SDValue(), SDValue());
6582
6583   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6584   // stack slot.
6585   MachineFunction &MF = DAG.getMachineFunction();
6586   unsigned MemSize = DstTy.getSizeInBits()/8;
6587   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6588   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6589
6590
6591
6592   unsigned Opc;
6593   switch (DstTy.getSimpleVT().SimpleTy) {
6594   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6595   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6596   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6597   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6598   }
6599
6600   SDValue Chain = DAG.getEntryNode();
6601   SDValue Value = Op.getOperand(0);
6602   EVT TheVT = Op.getOperand(0).getValueType();
6603   if (isScalarFPTypeInSSEReg(TheVT)) {
6604     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6605     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6606                          MachinePointerInfo::getFixedStack(SSFI),
6607                          false, false, 0);
6608     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6609     SDValue Ops[] = {
6610       Chain, StackSlot, DAG.getValueType(TheVT)
6611     };
6612
6613     MachineMemOperand *MMO =
6614       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6615                               MachineMemOperand::MOLoad, MemSize, MemSize);
6616     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6617                                     DstTy, MMO);
6618     Chain = Value.getValue(1);
6619     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6620     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6621   }
6622
6623   MachineMemOperand *MMO =
6624     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6625                             MachineMemOperand::MOStore, MemSize, MemSize);
6626
6627   // Build the FP_TO_INT*_IN_MEM
6628   SDValue Ops[] = { Chain, Value, StackSlot };
6629   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6630                                          Ops, 3, DstTy, MMO);
6631
6632   return std::make_pair(FIST, StackSlot);
6633 }
6634
6635 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6636                                            SelectionDAG &DAG) const {
6637   if (Op.getValueType().isVector())
6638     return SDValue();
6639
6640   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6641   SDValue FIST = Vals.first, StackSlot = Vals.second;
6642   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6643   if (FIST.getNode() == 0) return Op;
6644
6645   // Load the result.
6646   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6647                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6648 }
6649
6650 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6651                                            SelectionDAG &DAG) const {
6652   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6653   SDValue FIST = Vals.first, StackSlot = Vals.second;
6654   assert(FIST.getNode() && "Unexpected failure");
6655
6656   // Load the result.
6657   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6658                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6659 }
6660
6661 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6662                                      SelectionDAG &DAG) const {
6663   LLVMContext *Context = DAG.getContext();
6664   DebugLoc dl = Op.getDebugLoc();
6665   EVT VT = Op.getValueType();
6666   EVT EltVT = VT;
6667   if (VT.isVector())
6668     EltVT = VT.getVectorElementType();
6669   std::vector<Constant*> CV;
6670   if (EltVT == MVT::f64) {
6671     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6672     CV.push_back(C);
6673     CV.push_back(C);
6674   } else {
6675     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6676     CV.push_back(C);
6677     CV.push_back(C);
6678     CV.push_back(C);
6679     CV.push_back(C);
6680   }
6681   Constant *C = ConstantVector::get(CV);
6682   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6683   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6684                              MachinePointerInfo::getConstantPool(),
6685                              false, false, 16);
6686   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6687 }
6688
6689 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6690   LLVMContext *Context = DAG.getContext();
6691   DebugLoc dl = Op.getDebugLoc();
6692   EVT VT = Op.getValueType();
6693   EVT EltVT = VT;
6694   if (VT.isVector())
6695     EltVT = VT.getVectorElementType();
6696   std::vector<Constant*> CV;
6697   if (EltVT == MVT::f64) {
6698     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6699     CV.push_back(C);
6700     CV.push_back(C);
6701   } else {
6702     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6703     CV.push_back(C);
6704     CV.push_back(C);
6705     CV.push_back(C);
6706     CV.push_back(C);
6707   }
6708   Constant *C = ConstantVector::get(CV);
6709   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6710   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6711                              MachinePointerInfo::getConstantPool(),
6712                              false, false, 16);
6713   if (VT.isVector()) {
6714     return DAG.getNode(ISD::BITCAST, dl, VT,
6715                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6716                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6717                                 Op.getOperand(0)),
6718                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
6719   } else {
6720     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6721   }
6722 }
6723
6724 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6725   LLVMContext *Context = DAG.getContext();
6726   SDValue Op0 = Op.getOperand(0);
6727   SDValue Op1 = Op.getOperand(1);
6728   DebugLoc dl = Op.getDebugLoc();
6729   EVT VT = Op.getValueType();
6730   EVT SrcVT = Op1.getValueType();
6731
6732   // If second operand is smaller, extend it first.
6733   if (SrcVT.bitsLT(VT)) {
6734     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6735     SrcVT = VT;
6736   }
6737   // And if it is bigger, shrink it first.
6738   if (SrcVT.bitsGT(VT)) {
6739     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6740     SrcVT = VT;
6741   }
6742
6743   // At this point the operands and the result should have the same
6744   // type, and that won't be f80 since that is not custom lowered.
6745
6746   // First get the sign bit of second operand.
6747   std::vector<Constant*> CV;
6748   if (SrcVT == MVT::f64) {
6749     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6750     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6751   } else {
6752     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6753     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6754     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6755     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6756   }
6757   Constant *C = ConstantVector::get(CV);
6758   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6759   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6760                               MachinePointerInfo::getConstantPool(),
6761                               false, false, 16);
6762   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6763
6764   // Shift sign bit right or left if the two operands have different types.
6765   if (SrcVT.bitsGT(VT)) {
6766     // Op0 is MVT::f32, Op1 is MVT::f64.
6767     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6768     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6769                           DAG.getConstant(32, MVT::i32));
6770     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
6771     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6772                           DAG.getIntPtrConstant(0));
6773   }
6774
6775   // Clear first operand sign bit.
6776   CV.clear();
6777   if (VT == MVT::f64) {
6778     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6779     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6780   } else {
6781     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6782     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6783     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6784     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6785   }
6786   C = ConstantVector::get(CV);
6787   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6788   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6789                               MachinePointerInfo::getConstantPool(),
6790                               false, false, 16);
6791   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6792
6793   // Or the value with the sign bit.
6794   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6795 }
6796
6797 /// Emit nodes that will be selected as "test Op0,Op0", or something
6798 /// equivalent.
6799 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6800                                     SelectionDAG &DAG) const {
6801   DebugLoc dl = Op.getDebugLoc();
6802
6803   // CF and OF aren't always set the way we want. Determine which
6804   // of these we need.
6805   bool NeedCF = false;
6806   bool NeedOF = false;
6807   switch (X86CC) {
6808   default: break;
6809   case X86::COND_A: case X86::COND_AE:
6810   case X86::COND_B: case X86::COND_BE:
6811     NeedCF = true;
6812     break;
6813   case X86::COND_G: case X86::COND_GE:
6814   case X86::COND_L: case X86::COND_LE:
6815   case X86::COND_O: case X86::COND_NO:
6816     NeedOF = true;
6817     break;
6818   }
6819
6820   // See if we can use the EFLAGS value from the operand instead of
6821   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6822   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6823   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6824     // Emit a CMP with 0, which is the TEST pattern.
6825     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6826                        DAG.getConstant(0, Op.getValueType()));
6827
6828   unsigned Opcode = 0;
6829   unsigned NumOperands = 0;
6830   switch (Op.getNode()->getOpcode()) {
6831   case ISD::ADD:
6832     // Due to an isel shortcoming, be conservative if this add is likely to be
6833     // selected as part of a load-modify-store instruction. When the root node
6834     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6835     // uses of other nodes in the match, such as the ADD in this case. This
6836     // leads to the ADD being left around and reselected, with the result being
6837     // two adds in the output.  Alas, even if none our users are stores, that
6838     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6839     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6840     // climbing the DAG back to the root, and it doesn't seem to be worth the
6841     // effort.
6842     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6843            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6844       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6845         goto default_case;
6846
6847     if (ConstantSDNode *C =
6848         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6849       // An add of one will be selected as an INC.
6850       if (C->getAPIntValue() == 1) {
6851         Opcode = X86ISD::INC;
6852         NumOperands = 1;
6853         break;
6854       }
6855
6856       // An add of negative one (subtract of one) will be selected as a DEC.
6857       if (C->getAPIntValue().isAllOnesValue()) {
6858         Opcode = X86ISD::DEC;
6859         NumOperands = 1;
6860         break;
6861       }
6862     }
6863
6864     // Otherwise use a regular EFLAGS-setting add.
6865     Opcode = X86ISD::ADD;
6866     NumOperands = 2;
6867     break;
6868   case ISD::AND: {
6869     // If the primary and result isn't used, don't bother using X86ISD::AND,
6870     // because a TEST instruction will be better.
6871     bool NonFlagUse = false;
6872     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6873            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6874       SDNode *User = *UI;
6875       unsigned UOpNo = UI.getOperandNo();
6876       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6877         // Look pass truncate.
6878         UOpNo = User->use_begin().getOperandNo();
6879         User = *User->use_begin();
6880       }
6881
6882       if (User->getOpcode() != ISD::BRCOND &&
6883           User->getOpcode() != ISD::SETCC &&
6884           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6885         NonFlagUse = true;
6886         break;
6887       }
6888     }
6889
6890     if (!NonFlagUse)
6891       break;
6892   }
6893     // FALL THROUGH
6894   case ISD::SUB:
6895   case ISD::OR:
6896   case ISD::XOR:
6897     // Due to the ISEL shortcoming noted above, be conservative if this op is
6898     // likely to be selected as part of a load-modify-store instruction.
6899     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6900            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6901       if (UI->getOpcode() == ISD::STORE)
6902         goto default_case;
6903
6904     // Otherwise use a regular EFLAGS-setting instruction.
6905     switch (Op.getNode()->getOpcode()) {
6906     default: llvm_unreachable("unexpected operator!");
6907     case ISD::SUB: Opcode = X86ISD::SUB; break;
6908     case ISD::OR:  Opcode = X86ISD::OR;  break;
6909     case ISD::XOR: Opcode = X86ISD::XOR; break;
6910     case ISD::AND: Opcode = X86ISD::AND; break;
6911     }
6912
6913     NumOperands = 2;
6914     break;
6915   case X86ISD::ADD:
6916   case X86ISD::SUB:
6917   case X86ISD::INC:
6918   case X86ISD::DEC:
6919   case X86ISD::OR:
6920   case X86ISD::XOR:
6921   case X86ISD::AND:
6922     return SDValue(Op.getNode(), 1);
6923   default:
6924   default_case:
6925     break;
6926   }
6927
6928   if (Opcode == 0)
6929     // Emit a CMP with 0, which is the TEST pattern.
6930     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6931                        DAG.getConstant(0, Op.getValueType()));
6932
6933   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6934   SmallVector<SDValue, 4> Ops;
6935   for (unsigned i = 0; i != NumOperands; ++i)
6936     Ops.push_back(Op.getOperand(i));
6937
6938   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6939   DAG.ReplaceAllUsesWith(Op, New);
6940   return SDValue(New.getNode(), 1);
6941 }
6942
6943 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6944 /// equivalent.
6945 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6946                                    SelectionDAG &DAG) const {
6947   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6948     if (C->getAPIntValue() == 0)
6949       return EmitTest(Op0, X86CC, DAG);
6950
6951   DebugLoc dl = Op0.getDebugLoc();
6952   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6953 }
6954
6955 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6956 /// if it's possible.
6957 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6958                                      DebugLoc dl, SelectionDAG &DAG) const {
6959   SDValue Op0 = And.getOperand(0);
6960   SDValue Op1 = And.getOperand(1);
6961   if (Op0.getOpcode() == ISD::TRUNCATE)
6962     Op0 = Op0.getOperand(0);
6963   if (Op1.getOpcode() == ISD::TRUNCATE)
6964     Op1 = Op1.getOperand(0);
6965
6966   SDValue LHS, RHS;
6967   if (Op1.getOpcode() == ISD::SHL)
6968     std::swap(Op0, Op1);
6969   if (Op0.getOpcode() == ISD::SHL) {
6970     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6971       if (And00C->getZExtValue() == 1) {
6972         // If we looked past a truncate, check that it's only truncating away
6973         // known zeros.
6974         unsigned BitWidth = Op0.getValueSizeInBits();
6975         unsigned AndBitWidth = And.getValueSizeInBits();
6976         if (BitWidth > AndBitWidth) {
6977           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6978           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6979           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6980             return SDValue();
6981         }
6982         LHS = Op1;
6983         RHS = Op0.getOperand(1);
6984       }
6985   } else if (Op1.getOpcode() == ISD::Constant) {
6986     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6987     SDValue AndLHS = Op0;
6988     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6989       LHS = AndLHS.getOperand(0);
6990       RHS = AndLHS.getOperand(1);
6991     }
6992   }
6993
6994   if (LHS.getNode()) {
6995     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6996     // instruction.  Since the shift amount is in-range-or-undefined, we know
6997     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6998     // the encoding for the i16 version is larger than the i32 version.
6999     // Also promote i16 to i32 for performance / code size reason.
7000     if (LHS.getValueType() == MVT::i8 ||
7001         LHS.getValueType() == MVT::i16)
7002       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7003
7004     // If the operand types disagree, extend the shift amount to match.  Since
7005     // BT ignores high bits (like shifts) we can use anyextend.
7006     if (LHS.getValueType() != RHS.getValueType())
7007       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7008
7009     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7010     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7011     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7012                        DAG.getConstant(Cond, MVT::i8), BT);
7013   }
7014
7015   return SDValue();
7016 }
7017
7018 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7019   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7020   SDValue Op0 = Op.getOperand(0);
7021   SDValue Op1 = Op.getOperand(1);
7022   DebugLoc dl = Op.getDebugLoc();
7023   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7024
7025   // Optimize to BT if possible.
7026   // Lower (X & (1 << N)) == 0 to BT(X, N).
7027   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7028   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7029   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7030       Op1.getOpcode() == ISD::Constant &&
7031       cast<ConstantSDNode>(Op1)->isNullValue() &&
7032       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7033     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7034     if (NewSetCC.getNode())
7035       return NewSetCC;
7036   }
7037
7038   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7039   // these.
7040   if (Op1.getOpcode() == ISD::Constant &&
7041       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7042        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7043       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7044
7045     // If the input is a setcc, then reuse the input setcc or use a new one with
7046     // the inverted condition.
7047     if (Op0.getOpcode() == X86ISD::SETCC) {
7048       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7049       bool Invert = (CC == ISD::SETNE) ^
7050         cast<ConstantSDNode>(Op1)->isNullValue();
7051       if (!Invert) return Op0;
7052
7053       CCode = X86::GetOppositeBranchCondition(CCode);
7054       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7055                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7056     }
7057   }
7058
7059   bool isFP = Op1.getValueType().isFloatingPoint();
7060   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7061   if (X86CC == X86::COND_INVALID)
7062     return SDValue();
7063
7064   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7065   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7066                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7067 }
7068
7069 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7070   SDValue Cond;
7071   SDValue Op0 = Op.getOperand(0);
7072   SDValue Op1 = Op.getOperand(1);
7073   SDValue CC = Op.getOperand(2);
7074   EVT VT = Op.getValueType();
7075   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7076   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7077   DebugLoc dl = Op.getDebugLoc();
7078
7079   if (isFP) {
7080     unsigned SSECC = 8;
7081     EVT VT0 = Op0.getValueType();
7082     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7083     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7084     bool Swap = false;
7085
7086     switch (SetCCOpcode) {
7087     default: break;
7088     case ISD::SETOEQ:
7089     case ISD::SETEQ:  SSECC = 0; break;
7090     case ISD::SETOGT:
7091     case ISD::SETGT: Swap = true; // Fallthrough
7092     case ISD::SETLT:
7093     case ISD::SETOLT: SSECC = 1; break;
7094     case ISD::SETOGE:
7095     case ISD::SETGE: Swap = true; // Fallthrough
7096     case ISD::SETLE:
7097     case ISD::SETOLE: SSECC = 2; break;
7098     case ISD::SETUO:  SSECC = 3; break;
7099     case ISD::SETUNE:
7100     case ISD::SETNE:  SSECC = 4; break;
7101     case ISD::SETULE: Swap = true;
7102     case ISD::SETUGE: SSECC = 5; break;
7103     case ISD::SETULT: Swap = true;
7104     case ISD::SETUGT: SSECC = 6; break;
7105     case ISD::SETO:   SSECC = 7; break;
7106     }
7107     if (Swap)
7108       std::swap(Op0, Op1);
7109
7110     // In the two special cases we can't handle, emit two comparisons.
7111     if (SSECC == 8) {
7112       if (SetCCOpcode == ISD::SETUEQ) {
7113         SDValue UNORD, EQ;
7114         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7115         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7116         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7117       }
7118       else if (SetCCOpcode == ISD::SETONE) {
7119         SDValue ORD, NEQ;
7120         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7121         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7122         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7123       }
7124       llvm_unreachable("Illegal FP comparison");
7125     }
7126     // Handle all other FP comparisons here.
7127     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7128   }
7129
7130   // We are handling one of the integer comparisons here.  Since SSE only has
7131   // GT and EQ comparisons for integer, swapping operands and multiple
7132   // operations may be required for some comparisons.
7133   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7134   bool Swap = false, Invert = false, FlipSigns = false;
7135
7136   switch (VT.getSimpleVT().SimpleTy) {
7137   default: break;
7138   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7139   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7140   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7141   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7142   }
7143
7144   switch (SetCCOpcode) {
7145   default: break;
7146   case ISD::SETNE:  Invert = true;
7147   case ISD::SETEQ:  Opc = EQOpc; break;
7148   case ISD::SETLT:  Swap = true;
7149   case ISD::SETGT:  Opc = GTOpc; break;
7150   case ISD::SETGE:  Swap = true;
7151   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7152   case ISD::SETULT: Swap = true;
7153   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7154   case ISD::SETUGE: Swap = true;
7155   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7156   }
7157   if (Swap)
7158     std::swap(Op0, Op1);
7159
7160   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7161   // bits of the inputs before performing those operations.
7162   if (FlipSigns) {
7163     EVT EltVT = VT.getVectorElementType();
7164     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7165                                       EltVT);
7166     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7167     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7168                                     SignBits.size());
7169     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7170     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7171   }
7172
7173   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7174
7175   // If the logical-not of the result is required, perform that now.
7176   if (Invert)
7177     Result = DAG.getNOT(dl, Result, VT);
7178
7179   return Result;
7180 }
7181
7182 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7183 static bool isX86LogicalCmp(SDValue Op) {
7184   unsigned Opc = Op.getNode()->getOpcode();
7185   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7186     return true;
7187   if (Op.getResNo() == 1 &&
7188       (Opc == X86ISD::ADD ||
7189        Opc == X86ISD::SUB ||
7190        Opc == X86ISD::ADC ||
7191        Opc == X86ISD::SBB ||
7192        Opc == X86ISD::SMUL ||
7193        Opc == X86ISD::UMUL ||
7194        Opc == X86ISD::INC ||
7195        Opc == X86ISD::DEC ||
7196        Opc == X86ISD::OR ||
7197        Opc == X86ISD::XOR ||
7198        Opc == X86ISD::AND))
7199     return true;
7200
7201   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7202     return true;
7203
7204   return false;
7205 }
7206
7207 static bool isZero(SDValue V) {
7208   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7209   return C && C->isNullValue();
7210 }
7211
7212 static bool isAllOnes(SDValue V) {
7213   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7214   return C && C->isAllOnesValue();
7215 }
7216
7217 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7218   bool addTest = true;
7219   SDValue Cond  = Op.getOperand(0);
7220   SDValue Op1 = Op.getOperand(1);
7221   SDValue Op2 = Op.getOperand(2);
7222   DebugLoc DL = Op.getDebugLoc();
7223   SDValue CC;
7224
7225   if (Cond.getOpcode() == ISD::SETCC) {
7226     SDValue NewCond = LowerSETCC(Cond, DAG);
7227     if (NewCond.getNode())
7228       Cond = NewCond;
7229   }
7230
7231   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7232   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7233   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7234   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7235   if (Cond.getOpcode() == X86ISD::SETCC &&
7236       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7237       isZero(Cond.getOperand(1).getOperand(1))) {
7238     SDValue Cmp = Cond.getOperand(1);
7239
7240     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7241
7242     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7243         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7244       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7245
7246       SDValue CmpOp0 = Cmp.getOperand(0);
7247       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7248                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7249
7250       SDValue Res =   // Res = 0 or -1.
7251         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7252                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7253
7254       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7255         Res = DAG.getNOT(DL, Res, Res.getValueType());
7256
7257       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7258       if (N2C == 0 || !N2C->isNullValue())
7259         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7260       return Res;
7261     }
7262   }
7263
7264   // Look past (and (setcc_carry (cmp ...)), 1).
7265   if (Cond.getOpcode() == ISD::AND &&
7266       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7267     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7268     if (C && C->getAPIntValue() == 1)
7269       Cond = Cond.getOperand(0);
7270   }
7271
7272   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7273   // setting operand in place of the X86ISD::SETCC.
7274   if (Cond.getOpcode() == X86ISD::SETCC ||
7275       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7276     CC = Cond.getOperand(0);
7277
7278     SDValue Cmp = Cond.getOperand(1);
7279     unsigned Opc = Cmp.getOpcode();
7280     EVT VT = Op.getValueType();
7281
7282     bool IllegalFPCMov = false;
7283     if (VT.isFloatingPoint() && !VT.isVector() &&
7284         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7285       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7286
7287     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7288         Opc == X86ISD::BT) { // FIXME
7289       Cond = Cmp;
7290       addTest = false;
7291     }
7292   }
7293
7294   if (addTest) {
7295     // Look pass the truncate.
7296     if (Cond.getOpcode() == ISD::TRUNCATE)
7297       Cond = Cond.getOperand(0);
7298
7299     // We know the result of AND is compared against zero. Try to match
7300     // it to BT.
7301     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7302       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
7303       if (NewSetCC.getNode()) {
7304         CC = NewSetCC.getOperand(0);
7305         Cond = NewSetCC.getOperand(1);
7306         addTest = false;
7307       }
7308     }
7309   }
7310
7311   if (addTest) {
7312     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7313     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7314   }
7315
7316   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7317   // condition is true.
7318   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
7319   SDValue Ops[] = { Op2, Op1, CC, Cond };
7320   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
7321 }
7322
7323 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7324 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7325 // from the AND / OR.
7326 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7327   Opc = Op.getOpcode();
7328   if (Opc != ISD::OR && Opc != ISD::AND)
7329     return false;
7330   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7331           Op.getOperand(0).hasOneUse() &&
7332           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7333           Op.getOperand(1).hasOneUse());
7334 }
7335
7336 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7337 // 1 and that the SETCC node has a single use.
7338 static bool isXor1OfSetCC(SDValue Op) {
7339   if (Op.getOpcode() != ISD::XOR)
7340     return false;
7341   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7342   if (N1C && N1C->getAPIntValue() == 1) {
7343     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7344       Op.getOperand(0).hasOneUse();
7345   }
7346   return false;
7347 }
7348
7349 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7350   bool addTest = true;
7351   SDValue Chain = Op.getOperand(0);
7352   SDValue Cond  = Op.getOperand(1);
7353   SDValue Dest  = Op.getOperand(2);
7354   DebugLoc dl = Op.getDebugLoc();
7355   SDValue CC;
7356
7357   if (Cond.getOpcode() == ISD::SETCC) {
7358     SDValue NewCond = LowerSETCC(Cond, DAG);
7359     if (NewCond.getNode())
7360       Cond = NewCond;
7361   }
7362 #if 0
7363   // FIXME: LowerXALUO doesn't handle these!!
7364   else if (Cond.getOpcode() == X86ISD::ADD  ||
7365            Cond.getOpcode() == X86ISD::SUB  ||
7366            Cond.getOpcode() == X86ISD::SMUL ||
7367            Cond.getOpcode() == X86ISD::UMUL)
7368     Cond = LowerXALUO(Cond, DAG);
7369 #endif
7370
7371   // Look pass (and (setcc_carry (cmp ...)), 1).
7372   if (Cond.getOpcode() == ISD::AND &&
7373       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7374     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7375     if (C && C->getAPIntValue() == 1)
7376       Cond = Cond.getOperand(0);
7377   }
7378
7379   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7380   // setting operand in place of the X86ISD::SETCC.
7381   if (Cond.getOpcode() == X86ISD::SETCC ||
7382       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7383     CC = Cond.getOperand(0);
7384
7385     SDValue Cmp = Cond.getOperand(1);
7386     unsigned Opc = Cmp.getOpcode();
7387     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7388     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7389       Cond = Cmp;
7390       addTest = false;
7391     } else {
7392       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7393       default: break;
7394       case X86::COND_O:
7395       case X86::COND_B:
7396         // These can only come from an arithmetic instruction with overflow,
7397         // e.g. SADDO, UADDO.
7398         Cond = Cond.getNode()->getOperand(1);
7399         addTest = false;
7400         break;
7401       }
7402     }
7403   } else {
7404     unsigned CondOpc;
7405     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7406       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7407       if (CondOpc == ISD::OR) {
7408         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7409         // two branches instead of an explicit OR instruction with a
7410         // separate test.
7411         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7412             isX86LogicalCmp(Cmp)) {
7413           CC = Cond.getOperand(0).getOperand(0);
7414           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7415                               Chain, Dest, CC, Cmp);
7416           CC = Cond.getOperand(1).getOperand(0);
7417           Cond = Cmp;
7418           addTest = false;
7419         }
7420       } else { // ISD::AND
7421         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7422         // two branches instead of an explicit AND instruction with a
7423         // separate test. However, we only do this if this block doesn't
7424         // have a fall-through edge, because this requires an explicit
7425         // jmp when the condition is false.
7426         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7427             isX86LogicalCmp(Cmp) &&
7428             Op.getNode()->hasOneUse()) {
7429           X86::CondCode CCode =
7430             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7431           CCode = X86::GetOppositeBranchCondition(CCode);
7432           CC = DAG.getConstant(CCode, MVT::i8);
7433           SDNode *User = *Op.getNode()->use_begin();
7434           // Look for an unconditional branch following this conditional branch.
7435           // We need this because we need to reverse the successors in order
7436           // to implement FCMP_OEQ.
7437           if (User->getOpcode() == ISD::BR) {
7438             SDValue FalseBB = User->getOperand(1);
7439             SDNode *NewBR =
7440               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7441             assert(NewBR == User);
7442             (void)NewBR;
7443             Dest = FalseBB;
7444
7445             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7446                                 Chain, Dest, CC, Cmp);
7447             X86::CondCode CCode =
7448               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7449             CCode = X86::GetOppositeBranchCondition(CCode);
7450             CC = DAG.getConstant(CCode, MVT::i8);
7451             Cond = Cmp;
7452             addTest = false;
7453           }
7454         }
7455       }
7456     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7457       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7458       // It should be transformed during dag combiner except when the condition
7459       // is set by a arithmetics with overflow node.
7460       X86::CondCode CCode =
7461         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7462       CCode = X86::GetOppositeBranchCondition(CCode);
7463       CC = DAG.getConstant(CCode, MVT::i8);
7464       Cond = Cond.getOperand(0).getOperand(1);
7465       addTest = false;
7466     }
7467   }
7468
7469   if (addTest) {
7470     // Look pass the truncate.
7471     if (Cond.getOpcode() == ISD::TRUNCATE)
7472       Cond = Cond.getOperand(0);
7473
7474     // We know the result of AND is compared against zero. Try to match
7475     // it to BT.
7476     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7477       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7478       if (NewSetCC.getNode()) {
7479         CC = NewSetCC.getOperand(0);
7480         Cond = NewSetCC.getOperand(1);
7481         addTest = false;
7482       }
7483     }
7484   }
7485
7486   if (addTest) {
7487     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7488     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7489   }
7490   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7491                      Chain, Dest, CC, Cond);
7492 }
7493
7494
7495 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7496 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7497 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7498 // that the guard pages used by the OS virtual memory manager are allocated in
7499 // correct sequence.
7500 SDValue
7501 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7502                                            SelectionDAG &DAG) const {
7503   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7504          "This should be used only on Windows targets");
7505   DebugLoc dl = Op.getDebugLoc();
7506
7507   // Get the inputs.
7508   SDValue Chain = Op.getOperand(0);
7509   SDValue Size  = Op.getOperand(1);
7510   // FIXME: Ensure alignment here
7511
7512   SDValue Flag;
7513
7514   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7515
7516   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7517   Flag = Chain.getValue(1);
7518
7519   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7520
7521   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7522   Flag = Chain.getValue(1);
7523
7524   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7525
7526   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7527   return DAG.getMergeValues(Ops1, 2, dl);
7528 }
7529
7530 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7531   MachineFunction &MF = DAG.getMachineFunction();
7532   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7533
7534   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7535   DebugLoc DL = Op.getDebugLoc();
7536
7537   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7538     // vastart just stores the address of the VarArgsFrameIndex slot into the
7539     // memory location argument.
7540     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7541                                    getPointerTy());
7542     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7543                         MachinePointerInfo(SV), false, false, 0);
7544   }
7545
7546   // __va_list_tag:
7547   //   gp_offset         (0 - 6 * 8)
7548   //   fp_offset         (48 - 48 + 8 * 16)
7549   //   overflow_arg_area (point to parameters coming in memory).
7550   //   reg_save_area
7551   SmallVector<SDValue, 8> MemOps;
7552   SDValue FIN = Op.getOperand(1);
7553   // Store gp_offset
7554   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7555                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7556                                                MVT::i32),
7557                                FIN, MachinePointerInfo(SV), false, false, 0);
7558   MemOps.push_back(Store);
7559
7560   // Store fp_offset
7561   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7562                     FIN, DAG.getIntPtrConstant(4));
7563   Store = DAG.getStore(Op.getOperand(0), DL,
7564                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7565                                        MVT::i32),
7566                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7567   MemOps.push_back(Store);
7568
7569   // Store ptr to overflow_arg_area
7570   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7571                     FIN, DAG.getIntPtrConstant(4));
7572   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7573                                     getPointerTy());
7574   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7575                        MachinePointerInfo(SV, 8),
7576                        false, false, 0);
7577   MemOps.push_back(Store);
7578
7579   // Store ptr to reg_save_area.
7580   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7581                     FIN, DAG.getIntPtrConstant(8));
7582   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7583                                     getPointerTy());
7584   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7585                        MachinePointerInfo(SV, 16), false, false, 0);
7586   MemOps.push_back(Store);
7587   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7588                      &MemOps[0], MemOps.size());
7589 }
7590
7591 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7592   assert(Subtarget->is64Bit() &&
7593          "LowerVAARG only handles 64-bit va_arg!");
7594   assert((Subtarget->isTargetLinux() ||
7595           Subtarget->isTargetDarwin()) &&
7596           "Unhandled target in LowerVAARG");
7597   assert(Op.getNode()->getNumOperands() == 4);
7598   SDValue Chain = Op.getOperand(0);
7599   SDValue SrcPtr = Op.getOperand(1);
7600   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7601   unsigned Align = Op.getConstantOperandVal(3);
7602   DebugLoc dl = Op.getDebugLoc();
7603
7604   EVT ArgVT = Op.getNode()->getValueType(0);
7605   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7606   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7607   uint8_t ArgMode;
7608
7609   // Decide which area this value should be read from.
7610   // TODO: Implement the AMD64 ABI in its entirety. This simple
7611   // selection mechanism works only for the basic types.
7612   if (ArgVT == MVT::f80) {
7613     llvm_unreachable("va_arg for f80 not yet implemented");
7614   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7615     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7616   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7617     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7618   } else {
7619     llvm_unreachable("Unhandled argument type in LowerVAARG");
7620   }
7621
7622   if (ArgMode == 2) {
7623     // Sanity Check: Make sure using fp_offset makes sense.
7624     assert(!UseSoftFloat &&
7625            !(DAG.getMachineFunction()
7626                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
7627            Subtarget->hasXMM());
7628   }
7629
7630   // Insert VAARG_64 node into the DAG
7631   // VAARG_64 returns two values: Variable Argument Address, Chain
7632   SmallVector<SDValue, 11> InstOps;
7633   InstOps.push_back(Chain);
7634   InstOps.push_back(SrcPtr);
7635   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7636   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7637   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
7638   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
7639   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
7640                                           VTs, &InstOps[0], InstOps.size(),
7641                                           MVT::i64,
7642                                           MachinePointerInfo(SV),
7643                                           /*Align=*/0,
7644                                           /*Volatile=*/false,
7645                                           /*ReadMem=*/true,
7646                                           /*WriteMem=*/true);
7647   Chain = VAARG.getValue(1);
7648
7649   // Load the next argument and return it
7650   return DAG.getLoad(ArgVT, dl,
7651                      Chain,
7652                      VAARG,
7653                      MachinePointerInfo(),
7654                      false, false, 0);
7655 }
7656
7657 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7658   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7659   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7660   SDValue Chain = Op.getOperand(0);
7661   SDValue DstPtr = Op.getOperand(1);
7662   SDValue SrcPtr = Op.getOperand(2);
7663   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7664   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7665   DebugLoc DL = Op.getDebugLoc();
7666
7667   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7668                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7669                        false,
7670                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7671 }
7672
7673 SDValue
7674 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7675   DebugLoc dl = Op.getDebugLoc();
7676   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7677   switch (IntNo) {
7678   default: return SDValue();    // Don't custom lower most intrinsics.
7679   // Comparison intrinsics.
7680   case Intrinsic::x86_sse_comieq_ss:
7681   case Intrinsic::x86_sse_comilt_ss:
7682   case Intrinsic::x86_sse_comile_ss:
7683   case Intrinsic::x86_sse_comigt_ss:
7684   case Intrinsic::x86_sse_comige_ss:
7685   case Intrinsic::x86_sse_comineq_ss:
7686   case Intrinsic::x86_sse_ucomieq_ss:
7687   case Intrinsic::x86_sse_ucomilt_ss:
7688   case Intrinsic::x86_sse_ucomile_ss:
7689   case Intrinsic::x86_sse_ucomigt_ss:
7690   case Intrinsic::x86_sse_ucomige_ss:
7691   case Intrinsic::x86_sse_ucomineq_ss:
7692   case Intrinsic::x86_sse2_comieq_sd:
7693   case Intrinsic::x86_sse2_comilt_sd:
7694   case Intrinsic::x86_sse2_comile_sd:
7695   case Intrinsic::x86_sse2_comigt_sd:
7696   case Intrinsic::x86_sse2_comige_sd:
7697   case Intrinsic::x86_sse2_comineq_sd:
7698   case Intrinsic::x86_sse2_ucomieq_sd:
7699   case Intrinsic::x86_sse2_ucomilt_sd:
7700   case Intrinsic::x86_sse2_ucomile_sd:
7701   case Intrinsic::x86_sse2_ucomigt_sd:
7702   case Intrinsic::x86_sse2_ucomige_sd:
7703   case Intrinsic::x86_sse2_ucomineq_sd: {
7704     unsigned Opc = 0;
7705     ISD::CondCode CC = ISD::SETCC_INVALID;
7706     switch (IntNo) {
7707     default: break;
7708     case Intrinsic::x86_sse_comieq_ss:
7709     case Intrinsic::x86_sse2_comieq_sd:
7710       Opc = X86ISD::COMI;
7711       CC = ISD::SETEQ;
7712       break;
7713     case Intrinsic::x86_sse_comilt_ss:
7714     case Intrinsic::x86_sse2_comilt_sd:
7715       Opc = X86ISD::COMI;
7716       CC = ISD::SETLT;
7717       break;
7718     case Intrinsic::x86_sse_comile_ss:
7719     case Intrinsic::x86_sse2_comile_sd:
7720       Opc = X86ISD::COMI;
7721       CC = ISD::SETLE;
7722       break;
7723     case Intrinsic::x86_sse_comigt_ss:
7724     case Intrinsic::x86_sse2_comigt_sd:
7725       Opc = X86ISD::COMI;
7726       CC = ISD::SETGT;
7727       break;
7728     case Intrinsic::x86_sse_comige_ss:
7729     case Intrinsic::x86_sse2_comige_sd:
7730       Opc = X86ISD::COMI;
7731       CC = ISD::SETGE;
7732       break;
7733     case Intrinsic::x86_sse_comineq_ss:
7734     case Intrinsic::x86_sse2_comineq_sd:
7735       Opc = X86ISD::COMI;
7736       CC = ISD::SETNE;
7737       break;
7738     case Intrinsic::x86_sse_ucomieq_ss:
7739     case Intrinsic::x86_sse2_ucomieq_sd:
7740       Opc = X86ISD::UCOMI;
7741       CC = ISD::SETEQ;
7742       break;
7743     case Intrinsic::x86_sse_ucomilt_ss:
7744     case Intrinsic::x86_sse2_ucomilt_sd:
7745       Opc = X86ISD::UCOMI;
7746       CC = ISD::SETLT;
7747       break;
7748     case Intrinsic::x86_sse_ucomile_ss:
7749     case Intrinsic::x86_sse2_ucomile_sd:
7750       Opc = X86ISD::UCOMI;
7751       CC = ISD::SETLE;
7752       break;
7753     case Intrinsic::x86_sse_ucomigt_ss:
7754     case Intrinsic::x86_sse2_ucomigt_sd:
7755       Opc = X86ISD::UCOMI;
7756       CC = ISD::SETGT;
7757       break;
7758     case Intrinsic::x86_sse_ucomige_ss:
7759     case Intrinsic::x86_sse2_ucomige_sd:
7760       Opc = X86ISD::UCOMI;
7761       CC = ISD::SETGE;
7762       break;
7763     case Intrinsic::x86_sse_ucomineq_ss:
7764     case Intrinsic::x86_sse2_ucomineq_sd:
7765       Opc = X86ISD::UCOMI;
7766       CC = ISD::SETNE;
7767       break;
7768     }
7769
7770     SDValue LHS = Op.getOperand(1);
7771     SDValue RHS = Op.getOperand(2);
7772     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7773     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7774     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7775     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7776                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7777     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7778   }
7779   // ptest and testp intrinsics. The intrinsic these come from are designed to
7780   // return an integer value, not just an instruction so lower it to the ptest
7781   // or testp pattern and a setcc for the result.
7782   case Intrinsic::x86_sse41_ptestz:
7783   case Intrinsic::x86_sse41_ptestc:
7784   case Intrinsic::x86_sse41_ptestnzc:
7785   case Intrinsic::x86_avx_ptestz_256:
7786   case Intrinsic::x86_avx_ptestc_256:
7787   case Intrinsic::x86_avx_ptestnzc_256:
7788   case Intrinsic::x86_avx_vtestz_ps:
7789   case Intrinsic::x86_avx_vtestc_ps:
7790   case Intrinsic::x86_avx_vtestnzc_ps:
7791   case Intrinsic::x86_avx_vtestz_pd:
7792   case Intrinsic::x86_avx_vtestc_pd:
7793   case Intrinsic::x86_avx_vtestnzc_pd:
7794   case Intrinsic::x86_avx_vtestz_ps_256:
7795   case Intrinsic::x86_avx_vtestc_ps_256:
7796   case Intrinsic::x86_avx_vtestnzc_ps_256:
7797   case Intrinsic::x86_avx_vtestz_pd_256:
7798   case Intrinsic::x86_avx_vtestc_pd_256:
7799   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7800     bool IsTestPacked = false;
7801     unsigned X86CC = 0;
7802     switch (IntNo) {
7803     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7804     case Intrinsic::x86_avx_vtestz_ps:
7805     case Intrinsic::x86_avx_vtestz_pd:
7806     case Intrinsic::x86_avx_vtestz_ps_256:
7807     case Intrinsic::x86_avx_vtestz_pd_256:
7808       IsTestPacked = true; // Fallthrough
7809     case Intrinsic::x86_sse41_ptestz:
7810     case Intrinsic::x86_avx_ptestz_256:
7811       // ZF = 1
7812       X86CC = X86::COND_E;
7813       break;
7814     case Intrinsic::x86_avx_vtestc_ps:
7815     case Intrinsic::x86_avx_vtestc_pd:
7816     case Intrinsic::x86_avx_vtestc_ps_256:
7817     case Intrinsic::x86_avx_vtestc_pd_256:
7818       IsTestPacked = true; // Fallthrough
7819     case Intrinsic::x86_sse41_ptestc:
7820     case Intrinsic::x86_avx_ptestc_256:
7821       // CF = 1
7822       X86CC = X86::COND_B;
7823       break;
7824     case Intrinsic::x86_avx_vtestnzc_ps:
7825     case Intrinsic::x86_avx_vtestnzc_pd:
7826     case Intrinsic::x86_avx_vtestnzc_ps_256:
7827     case Intrinsic::x86_avx_vtestnzc_pd_256:
7828       IsTestPacked = true; // Fallthrough
7829     case Intrinsic::x86_sse41_ptestnzc:
7830     case Intrinsic::x86_avx_ptestnzc_256:
7831       // ZF and CF = 0
7832       X86CC = X86::COND_A;
7833       break;
7834     }
7835
7836     SDValue LHS = Op.getOperand(1);
7837     SDValue RHS = Op.getOperand(2);
7838     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7839     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7840     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7841     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7842     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7843   }
7844
7845   // Fix vector shift instructions where the last operand is a non-immediate
7846   // i32 value.
7847   case Intrinsic::x86_sse2_pslli_w:
7848   case Intrinsic::x86_sse2_pslli_d:
7849   case Intrinsic::x86_sse2_pslli_q:
7850   case Intrinsic::x86_sse2_psrli_w:
7851   case Intrinsic::x86_sse2_psrli_d:
7852   case Intrinsic::x86_sse2_psrli_q:
7853   case Intrinsic::x86_sse2_psrai_w:
7854   case Intrinsic::x86_sse2_psrai_d:
7855   case Intrinsic::x86_mmx_pslli_w:
7856   case Intrinsic::x86_mmx_pslli_d:
7857   case Intrinsic::x86_mmx_pslli_q:
7858   case Intrinsic::x86_mmx_psrli_w:
7859   case Intrinsic::x86_mmx_psrli_d:
7860   case Intrinsic::x86_mmx_psrli_q:
7861   case Intrinsic::x86_mmx_psrai_w:
7862   case Intrinsic::x86_mmx_psrai_d: {
7863     SDValue ShAmt = Op.getOperand(2);
7864     if (isa<ConstantSDNode>(ShAmt))
7865       return SDValue();
7866
7867     unsigned NewIntNo = 0;
7868     EVT ShAmtVT = MVT::v4i32;
7869     switch (IntNo) {
7870     case Intrinsic::x86_sse2_pslli_w:
7871       NewIntNo = Intrinsic::x86_sse2_psll_w;
7872       break;
7873     case Intrinsic::x86_sse2_pslli_d:
7874       NewIntNo = Intrinsic::x86_sse2_psll_d;
7875       break;
7876     case Intrinsic::x86_sse2_pslli_q:
7877       NewIntNo = Intrinsic::x86_sse2_psll_q;
7878       break;
7879     case Intrinsic::x86_sse2_psrli_w:
7880       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7881       break;
7882     case Intrinsic::x86_sse2_psrli_d:
7883       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7884       break;
7885     case Intrinsic::x86_sse2_psrli_q:
7886       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7887       break;
7888     case Intrinsic::x86_sse2_psrai_w:
7889       NewIntNo = Intrinsic::x86_sse2_psra_w;
7890       break;
7891     case Intrinsic::x86_sse2_psrai_d:
7892       NewIntNo = Intrinsic::x86_sse2_psra_d;
7893       break;
7894     default: {
7895       ShAmtVT = MVT::v2i32;
7896       switch (IntNo) {
7897       case Intrinsic::x86_mmx_pslli_w:
7898         NewIntNo = Intrinsic::x86_mmx_psll_w;
7899         break;
7900       case Intrinsic::x86_mmx_pslli_d:
7901         NewIntNo = Intrinsic::x86_mmx_psll_d;
7902         break;
7903       case Intrinsic::x86_mmx_pslli_q:
7904         NewIntNo = Intrinsic::x86_mmx_psll_q;
7905         break;
7906       case Intrinsic::x86_mmx_psrli_w:
7907         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7908         break;
7909       case Intrinsic::x86_mmx_psrli_d:
7910         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7911         break;
7912       case Intrinsic::x86_mmx_psrli_q:
7913         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7914         break;
7915       case Intrinsic::x86_mmx_psrai_w:
7916         NewIntNo = Intrinsic::x86_mmx_psra_w;
7917         break;
7918       case Intrinsic::x86_mmx_psrai_d:
7919         NewIntNo = Intrinsic::x86_mmx_psra_d;
7920         break;
7921       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7922       }
7923       break;
7924     }
7925     }
7926
7927     // The vector shift intrinsics with scalars uses 32b shift amounts but
7928     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7929     // to be zero.
7930     SDValue ShOps[4];
7931     ShOps[0] = ShAmt;
7932     ShOps[1] = DAG.getConstant(0, MVT::i32);
7933     if (ShAmtVT == MVT::v4i32) {
7934       ShOps[2] = DAG.getUNDEF(MVT::i32);
7935       ShOps[3] = DAG.getUNDEF(MVT::i32);
7936       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7937     } else {
7938       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7939 // FIXME this must be lowered to get rid of the invalid type.
7940     }
7941
7942     EVT VT = Op.getValueType();
7943     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
7944     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7945                        DAG.getConstant(NewIntNo, MVT::i32),
7946                        Op.getOperand(1), ShAmt);
7947   }
7948   }
7949 }
7950
7951 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7952                                            SelectionDAG &DAG) const {
7953   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7954   MFI->setReturnAddressIsTaken(true);
7955
7956   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7957   DebugLoc dl = Op.getDebugLoc();
7958
7959   if (Depth > 0) {
7960     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7961     SDValue Offset =
7962       DAG.getConstant(TD->getPointerSize(),
7963                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7964     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7965                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7966                                    FrameAddr, Offset),
7967                        MachinePointerInfo(), false, false, 0);
7968   }
7969
7970   // Just load the return address.
7971   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7972   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7973                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7974 }
7975
7976 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7977   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7978   MFI->setFrameAddressIsTaken(true);
7979
7980   EVT VT = Op.getValueType();
7981   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7982   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7983   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7984   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7985   while (Depth--)
7986     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7987                             MachinePointerInfo(),
7988                             false, false, 0);
7989   return FrameAddr;
7990 }
7991
7992 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7993                                                      SelectionDAG &DAG) const {
7994   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7995 }
7996
7997 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7998   MachineFunction &MF = DAG.getMachineFunction();
7999   SDValue Chain     = Op.getOperand(0);
8000   SDValue Offset    = Op.getOperand(1);
8001   SDValue Handler   = Op.getOperand(2);
8002   DebugLoc dl       = Op.getDebugLoc();
8003
8004   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8005                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8006                                      getPointerTy());
8007   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8008
8009   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8010                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8011   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8012   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8013                        false, false, 0);
8014   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8015   MF.getRegInfo().addLiveOut(StoreAddrReg);
8016
8017   return DAG.getNode(X86ISD::EH_RETURN, dl,
8018                      MVT::Other,
8019                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8020 }
8021
8022 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8023                                              SelectionDAG &DAG) const {
8024   SDValue Root = Op.getOperand(0);
8025   SDValue Trmp = Op.getOperand(1); // trampoline
8026   SDValue FPtr = Op.getOperand(2); // nested function
8027   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8028   DebugLoc dl  = Op.getDebugLoc();
8029
8030   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8031
8032   if (Subtarget->is64Bit()) {
8033     SDValue OutChains[6];
8034
8035     // Large code-model.
8036     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8037     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8038
8039     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8040     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8041
8042     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8043
8044     // Load the pointer to the nested function into R11.
8045     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8046     SDValue Addr = Trmp;
8047     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8048                                 Addr, MachinePointerInfo(TrmpAddr),
8049                                 false, false, 0);
8050
8051     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8052                        DAG.getConstant(2, MVT::i64));
8053     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8054                                 MachinePointerInfo(TrmpAddr, 2),
8055                                 false, false, 2);
8056
8057     // Load the 'nest' parameter value into R10.
8058     // R10 is specified in X86CallingConv.td
8059     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8060     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8061                        DAG.getConstant(10, MVT::i64));
8062     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8063                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8064                                 false, false, 0);
8065
8066     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8067                        DAG.getConstant(12, MVT::i64));
8068     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8069                                 MachinePointerInfo(TrmpAddr, 12),
8070                                 false, false, 2);
8071
8072     // Jump to the nested function.
8073     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8074     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8075                        DAG.getConstant(20, MVT::i64));
8076     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8077                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8078                                 false, false, 0);
8079
8080     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8081     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8082                        DAG.getConstant(22, MVT::i64));
8083     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8084                                 MachinePointerInfo(TrmpAddr, 22),
8085                                 false, false, 0);
8086
8087     SDValue Ops[] =
8088       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8089     return DAG.getMergeValues(Ops, 2, dl);
8090   } else {
8091     const Function *Func =
8092       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8093     CallingConv::ID CC = Func->getCallingConv();
8094     unsigned NestReg;
8095
8096     switch (CC) {
8097     default:
8098       llvm_unreachable("Unsupported calling convention");
8099     case CallingConv::C:
8100     case CallingConv::X86_StdCall: {
8101       // Pass 'nest' parameter in ECX.
8102       // Must be kept in sync with X86CallingConv.td
8103       NestReg = X86::ECX;
8104
8105       // Check that ECX wasn't needed by an 'inreg' parameter.
8106       const FunctionType *FTy = Func->getFunctionType();
8107       const AttrListPtr &Attrs = Func->getAttributes();
8108
8109       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8110         unsigned InRegCount = 0;
8111         unsigned Idx = 1;
8112
8113         for (FunctionType::param_iterator I = FTy->param_begin(),
8114              E = FTy->param_end(); I != E; ++I, ++Idx)
8115           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8116             // FIXME: should only count parameters that are lowered to integers.
8117             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8118
8119         if (InRegCount > 2) {
8120           report_fatal_error("Nest register in use - reduce number of inreg"
8121                              " parameters!");
8122         }
8123       }
8124       break;
8125     }
8126     case CallingConv::X86_FastCall:
8127     case CallingConv::X86_ThisCall:
8128     case CallingConv::Fast:
8129       // Pass 'nest' parameter in EAX.
8130       // Must be kept in sync with X86CallingConv.td
8131       NestReg = X86::EAX;
8132       break;
8133     }
8134
8135     SDValue OutChains[4];
8136     SDValue Addr, Disp;
8137
8138     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8139                        DAG.getConstant(10, MVT::i32));
8140     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8141
8142     // This is storing the opcode for MOV32ri.
8143     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8144     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8145     OutChains[0] = DAG.getStore(Root, dl,
8146                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8147                                 Trmp, MachinePointerInfo(TrmpAddr),
8148                                 false, false, 0);
8149
8150     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8151                        DAG.getConstant(1, MVT::i32));
8152     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8153                                 MachinePointerInfo(TrmpAddr, 1),
8154                                 false, false, 1);
8155
8156     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8157     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8158                        DAG.getConstant(5, MVT::i32));
8159     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8160                                 MachinePointerInfo(TrmpAddr, 5),
8161                                 false, false, 1);
8162
8163     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8164                        DAG.getConstant(6, MVT::i32));
8165     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8166                                 MachinePointerInfo(TrmpAddr, 6),
8167                                 false, false, 1);
8168
8169     SDValue Ops[] =
8170       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8171     return DAG.getMergeValues(Ops, 2, dl);
8172   }
8173 }
8174
8175 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8176                                             SelectionDAG &DAG) const {
8177   /*
8178    The rounding mode is in bits 11:10 of FPSR, and has the following
8179    settings:
8180      00 Round to nearest
8181      01 Round to -inf
8182      10 Round to +inf
8183      11 Round to 0
8184
8185   FLT_ROUNDS, on the other hand, expects the following:
8186     -1 Undefined
8187      0 Round to 0
8188      1 Round to nearest
8189      2 Round to +inf
8190      3 Round to -inf
8191
8192   To perform the conversion, we do:
8193     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8194   */
8195
8196   MachineFunction &MF = DAG.getMachineFunction();
8197   const TargetMachine &TM = MF.getTarget();
8198   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8199   unsigned StackAlignment = TFI.getStackAlignment();
8200   EVT VT = Op.getValueType();
8201   DebugLoc DL = Op.getDebugLoc();
8202
8203   // Save FP Control Word to stack slot
8204   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8205   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8206
8207
8208   MachineMemOperand *MMO =
8209    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8210                            MachineMemOperand::MOStore, 2, 2);
8211
8212   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8213   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8214                                           DAG.getVTList(MVT::Other),
8215                                           Ops, 2, MVT::i16, MMO);
8216
8217   // Load FP Control Word from stack slot
8218   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8219                             MachinePointerInfo(), false, false, 0);
8220
8221   // Transform as necessary
8222   SDValue CWD1 =
8223     DAG.getNode(ISD::SRL, DL, MVT::i16,
8224                 DAG.getNode(ISD::AND, DL, MVT::i16,
8225                             CWD, DAG.getConstant(0x800, MVT::i16)),
8226                 DAG.getConstant(11, MVT::i8));
8227   SDValue CWD2 =
8228     DAG.getNode(ISD::SRL, DL, MVT::i16,
8229                 DAG.getNode(ISD::AND, DL, MVT::i16,
8230                             CWD, DAG.getConstant(0x400, MVT::i16)),
8231                 DAG.getConstant(9, MVT::i8));
8232
8233   SDValue RetVal =
8234     DAG.getNode(ISD::AND, DL, MVT::i16,
8235                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8236                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8237                             DAG.getConstant(1, MVT::i16)),
8238                 DAG.getConstant(3, MVT::i16));
8239
8240
8241   return DAG.getNode((VT.getSizeInBits() < 16 ?
8242                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8243 }
8244
8245 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8246   EVT VT = Op.getValueType();
8247   EVT OpVT = VT;
8248   unsigned NumBits = VT.getSizeInBits();
8249   DebugLoc dl = Op.getDebugLoc();
8250
8251   Op = Op.getOperand(0);
8252   if (VT == MVT::i8) {
8253     // Zero extend to i32 since there is not an i8 bsr.
8254     OpVT = MVT::i32;
8255     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8256   }
8257
8258   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8259   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8260   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8261
8262   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8263   SDValue Ops[] = {
8264     Op,
8265     DAG.getConstant(NumBits+NumBits-1, OpVT),
8266     DAG.getConstant(X86::COND_E, MVT::i8),
8267     Op.getValue(1)
8268   };
8269   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8270
8271   // Finally xor with NumBits-1.
8272   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8273
8274   if (VT == MVT::i8)
8275     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8276   return Op;
8277 }
8278
8279 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8280   EVT VT = Op.getValueType();
8281   EVT OpVT = VT;
8282   unsigned NumBits = VT.getSizeInBits();
8283   DebugLoc dl = Op.getDebugLoc();
8284
8285   Op = Op.getOperand(0);
8286   if (VT == MVT::i8) {
8287     OpVT = MVT::i32;
8288     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8289   }
8290
8291   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8292   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8293   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8294
8295   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8296   SDValue Ops[] = {
8297     Op,
8298     DAG.getConstant(NumBits, OpVT),
8299     DAG.getConstant(X86::COND_E, MVT::i8),
8300     Op.getValue(1)
8301   };
8302   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8303
8304   if (VT == MVT::i8)
8305     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8306   return Op;
8307 }
8308
8309 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8310   EVT VT = Op.getValueType();
8311   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8312   DebugLoc dl = Op.getDebugLoc();
8313
8314   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8315   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8316   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8317   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8318   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8319   //
8320   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8321   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8322   //  return AloBlo + AloBhi + AhiBlo;
8323
8324   SDValue A = Op.getOperand(0);
8325   SDValue B = Op.getOperand(1);
8326
8327   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8328                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8329                        A, DAG.getConstant(32, MVT::i32));
8330   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8331                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8332                        B, DAG.getConstant(32, MVT::i32));
8333   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8334                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8335                        A, B);
8336   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8337                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8338                        A, Bhi);
8339   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8340                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8341                        Ahi, B);
8342   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8343                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8344                        AloBhi, DAG.getConstant(32, MVT::i32));
8345   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8346                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8347                        AhiBlo, DAG.getConstant(32, MVT::i32));
8348   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8349   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8350   return Res;
8351 }
8352
8353 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8354   EVT VT = Op.getValueType();
8355   DebugLoc dl = Op.getDebugLoc();
8356   SDValue R = Op.getOperand(0);
8357
8358   LLVMContext *Context = DAG.getContext();
8359
8360   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8361
8362   if (VT == MVT::v4i32) {
8363     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8364                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8365                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8366
8367     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8368
8369     std::vector<Constant*> CV(4, CI);
8370     Constant *C = ConstantVector::get(CV);
8371     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8372     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8373                                  MachinePointerInfo::getConstantPool(),
8374                                  false, false, 16);
8375
8376     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8377     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
8378     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8379     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8380   }
8381   if (VT == MVT::v16i8) {
8382     // a = a << 5;
8383     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8384                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8385                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8386
8387     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8388     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8389
8390     std::vector<Constant*> CVM1(16, CM1);
8391     std::vector<Constant*> CVM2(16, CM2);
8392     Constant *C = ConstantVector::get(CVM1);
8393     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8394     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8395                             MachinePointerInfo::getConstantPool(),
8396                             false, false, 16);
8397
8398     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8399     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8400     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8401                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8402                     DAG.getConstant(4, MVT::i32));
8403     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8404     // a += a
8405     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8406
8407     C = ConstantVector::get(CVM2);
8408     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8409     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8410                     MachinePointerInfo::getConstantPool(),
8411                     false, false, 16);
8412
8413     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8414     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8415     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8416                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8417                     DAG.getConstant(2, MVT::i32));
8418     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8419     // a += a
8420     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8421
8422     // return pblendv(r, r+r, a);
8423     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
8424                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8425     return R;
8426   }
8427   return SDValue();
8428 }
8429
8430 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8431   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8432   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8433   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8434   // has only one use.
8435   SDNode *N = Op.getNode();
8436   SDValue LHS = N->getOperand(0);
8437   SDValue RHS = N->getOperand(1);
8438   unsigned BaseOp = 0;
8439   unsigned Cond = 0;
8440   DebugLoc DL = Op.getDebugLoc();
8441   switch (Op.getOpcode()) {
8442   default: llvm_unreachable("Unknown ovf instruction!");
8443   case ISD::SADDO:
8444     // A subtract of one will be selected as a INC. Note that INC doesn't
8445     // set CF, so we can't do this for UADDO.
8446     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8447       if (C->getAPIntValue() == 1) {
8448         BaseOp = X86ISD::INC;
8449         Cond = X86::COND_O;
8450         break;
8451       }
8452     BaseOp = X86ISD::ADD;
8453     Cond = X86::COND_O;
8454     break;
8455   case ISD::UADDO:
8456     BaseOp = X86ISD::ADD;
8457     Cond = X86::COND_B;
8458     break;
8459   case ISD::SSUBO:
8460     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8461     // set CF, so we can't do this for USUBO.
8462     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8463       if (C->getAPIntValue() == 1) {
8464         BaseOp = X86ISD::DEC;
8465         Cond = X86::COND_O;
8466         break;
8467       }
8468     BaseOp = X86ISD::SUB;
8469     Cond = X86::COND_O;
8470     break;
8471   case ISD::USUBO:
8472     BaseOp = X86ISD::SUB;
8473     Cond = X86::COND_B;
8474     break;
8475   case ISD::SMULO:
8476     BaseOp = X86ISD::SMUL;
8477     Cond = X86::COND_O;
8478     break;
8479   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
8480     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
8481                                  MVT::i32);
8482     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
8483
8484     SDValue SetCC =
8485       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8486                   DAG.getConstant(X86::COND_O, MVT::i32),
8487                   SDValue(Sum.getNode(), 2));
8488
8489     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8490     return Sum;
8491   }
8492   }
8493
8494   // Also sets EFLAGS.
8495   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8496   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
8497
8498   SDValue SetCC =
8499     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
8500                 DAG.getConstant(Cond, MVT::i32),
8501                 SDValue(Sum.getNode(), 1));
8502
8503   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8504   return Sum;
8505 }
8506
8507 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8508   DebugLoc dl = Op.getDebugLoc();
8509
8510   if (!Subtarget->hasSSE2()) {
8511     SDValue Chain = Op.getOperand(0);
8512     SDValue Zero = DAG.getConstant(0,
8513                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8514     SDValue Ops[] = {
8515       DAG.getRegister(X86::ESP, MVT::i32), // Base
8516       DAG.getTargetConstant(1, MVT::i8),   // Scale
8517       DAG.getRegister(0, MVT::i32),        // Index
8518       DAG.getTargetConstant(0, MVT::i32),  // Disp
8519       DAG.getRegister(0, MVT::i32),        // Segment.
8520       Zero,
8521       Chain
8522     };
8523     SDNode *Res =
8524       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8525                           array_lengthof(Ops));
8526     return SDValue(Res, 0);
8527   }
8528
8529   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8530   if (!isDev)
8531     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8532
8533   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8534   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8535   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8536   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8537
8538   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8539   if (!Op1 && !Op2 && !Op3 && Op4)
8540     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8541
8542   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8543   if (Op1 && !Op2 && !Op3 && !Op4)
8544     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8545
8546   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8547   //           (MFENCE)>;
8548   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8549 }
8550
8551 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8552   EVT T = Op.getValueType();
8553   DebugLoc DL = Op.getDebugLoc();
8554   unsigned Reg = 0;
8555   unsigned size = 0;
8556   switch(T.getSimpleVT().SimpleTy) {
8557   default:
8558     assert(false && "Invalid value type!");
8559   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8560   case MVT::i16: Reg = X86::AX;  size = 2; break;
8561   case MVT::i32: Reg = X86::EAX; size = 4; break;
8562   case MVT::i64:
8563     assert(Subtarget->is64Bit() && "Node not type legal!");
8564     Reg = X86::RAX; size = 8;
8565     break;
8566   }
8567   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8568                                     Op.getOperand(2), SDValue());
8569   SDValue Ops[] = { cpIn.getValue(0),
8570                     Op.getOperand(1),
8571                     Op.getOperand(3),
8572                     DAG.getTargetConstant(size, MVT::i8),
8573                     cpIn.getValue(1) };
8574   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8575   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8576   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8577                                            Ops, 5, T, MMO);
8578   SDValue cpOut =
8579     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8580   return cpOut;
8581 }
8582
8583 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8584                                                  SelectionDAG &DAG) const {
8585   assert(Subtarget->is64Bit() && "Result not type legalized?");
8586   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8587   SDValue TheChain = Op.getOperand(0);
8588   DebugLoc dl = Op.getDebugLoc();
8589   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8590   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8591   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8592                                    rax.getValue(2));
8593   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8594                             DAG.getConstant(32, MVT::i8));
8595   SDValue Ops[] = {
8596     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8597     rdx.getValue(1)
8598   };
8599   return DAG.getMergeValues(Ops, 2, dl);
8600 }
8601
8602 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
8603                                             SelectionDAG &DAG) const {
8604   EVT SrcVT = Op.getOperand(0).getValueType();
8605   EVT DstVT = Op.getValueType();
8606   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8607          Subtarget->hasMMX() && "Unexpected custom BITCAST");
8608   assert((DstVT == MVT::i64 ||
8609           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8610          "Unexpected custom BITCAST");
8611   // i64 <=> MMX conversions are Legal.
8612   if (SrcVT==MVT::i64 && DstVT.isVector())
8613     return Op;
8614   if (DstVT==MVT::i64 && SrcVT.isVector())
8615     return Op;
8616   // MMX <=> MMX conversions are Legal.
8617   if (SrcVT.isVector() && DstVT.isVector())
8618     return Op;
8619   // All other conversions need to be expanded.
8620   return SDValue();
8621 }
8622
8623 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8624   SDNode *Node = Op.getNode();
8625   DebugLoc dl = Node->getDebugLoc();
8626   EVT T = Node->getValueType(0);
8627   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8628                               DAG.getConstant(0, T), Node->getOperand(2));
8629   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8630                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8631                        Node->getOperand(0),
8632                        Node->getOperand(1), negOp,
8633                        cast<AtomicSDNode>(Node)->getSrcValue(),
8634                        cast<AtomicSDNode>(Node)->getAlignment());
8635 }
8636
8637 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
8638   EVT VT = Op.getNode()->getValueType(0);
8639
8640   // Let legalize expand this if it isn't a legal type yet.
8641   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8642     return SDValue();
8643
8644   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
8645
8646   unsigned Opc;
8647   bool ExtraOp = false;
8648   switch (Op.getOpcode()) {
8649   default: assert(0 && "Invalid code");
8650   case ISD::ADDC: Opc = X86ISD::ADD; break;
8651   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
8652   case ISD::SUBC: Opc = X86ISD::SUB; break;
8653   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
8654   }
8655
8656   if (!ExtraOp)
8657     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
8658                        Op.getOperand(1));
8659   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
8660                      Op.getOperand(1), Op.getOperand(2));
8661 }
8662
8663 /// LowerOperation - Provide custom lowering hooks for some operations.
8664 ///
8665 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8666   switch (Op.getOpcode()) {
8667   default: llvm_unreachable("Should not custom lower this!");
8668   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8669   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8670   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8671   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8672   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8673   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8674   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8675   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8676   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8677   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8678   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8679   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8680   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8681   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8682   case ISD::SHL_PARTS:
8683   case ISD::SRA_PARTS:
8684   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8685   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8686   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8687   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8688   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8689   case ISD::FABS:               return LowerFABS(Op, DAG);
8690   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8691   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8692   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8693   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8694   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8695   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8696   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8697   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8698   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8699   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8700   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8701   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8702   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8703   case ISD::FRAME_TO_ARGS_OFFSET:
8704                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8705   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8706   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8707   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8708   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8709   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8710   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8711   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8712   case ISD::SHL:                return LowerSHL(Op, DAG);
8713   case ISD::SADDO:
8714   case ISD::UADDO:
8715   case ISD::SSUBO:
8716   case ISD::USUBO:
8717   case ISD::SMULO:
8718   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8719   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8720   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
8721   case ISD::ADDC:
8722   case ISD::ADDE:
8723   case ISD::SUBC:
8724   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
8725   }
8726 }
8727
8728 void X86TargetLowering::
8729 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8730                         SelectionDAG &DAG, unsigned NewOp) const {
8731   EVT T = Node->getValueType(0);
8732   DebugLoc dl = Node->getDebugLoc();
8733   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8734
8735   SDValue Chain = Node->getOperand(0);
8736   SDValue In1 = Node->getOperand(1);
8737   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8738                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8739   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8740                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8741   SDValue Ops[] = { Chain, In1, In2L, In2H };
8742   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8743   SDValue Result =
8744     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8745                             cast<MemSDNode>(Node)->getMemOperand());
8746   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8747   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8748   Results.push_back(Result.getValue(2));
8749 }
8750
8751 /// ReplaceNodeResults - Replace a node with an illegal result type
8752 /// with a new node built out of custom code.
8753 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8754                                            SmallVectorImpl<SDValue>&Results,
8755                                            SelectionDAG &DAG) const {
8756   DebugLoc dl = N->getDebugLoc();
8757   switch (N->getOpcode()) {
8758   default:
8759     assert(false && "Do not know how to custom type legalize this operation!");
8760     return;
8761   case ISD::ADDC:
8762   case ISD::ADDE:
8763   case ISD::SUBC:
8764   case ISD::SUBE:
8765     // We don't want to expand or promote these.
8766     return;
8767   case ISD::FP_TO_SINT: {
8768     std::pair<SDValue,SDValue> Vals =
8769         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8770     SDValue FIST = Vals.first, StackSlot = Vals.second;
8771     if (FIST.getNode() != 0) {
8772       EVT VT = N->getValueType(0);
8773       // Return a load from the stack slot.
8774       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8775                                     MachinePointerInfo(), false, false, 0));
8776     }
8777     return;
8778   }
8779   case ISD::READCYCLECOUNTER: {
8780     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8781     SDValue TheChain = N->getOperand(0);
8782     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8783     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8784                                      rd.getValue(1));
8785     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8786                                      eax.getValue(2));
8787     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8788     SDValue Ops[] = { eax, edx };
8789     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8790     Results.push_back(edx.getValue(1));
8791     return;
8792   }
8793   case ISD::ATOMIC_CMP_SWAP: {
8794     EVT T = N->getValueType(0);
8795     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8796     SDValue cpInL, cpInH;
8797     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8798                         DAG.getConstant(0, MVT::i32));
8799     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8800                         DAG.getConstant(1, MVT::i32));
8801     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8802     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8803                              cpInL.getValue(1));
8804     SDValue swapInL, swapInH;
8805     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8806                           DAG.getConstant(0, MVT::i32));
8807     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8808                           DAG.getConstant(1, MVT::i32));
8809     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8810                                cpInH.getValue(1));
8811     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8812                                swapInL.getValue(1));
8813     SDValue Ops[] = { swapInH.getValue(0),
8814                       N->getOperand(1),
8815                       swapInH.getValue(1) };
8816     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8817     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
8818     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
8819                                              Ops, 3, T, MMO);
8820     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8821                                         MVT::i32, Result.getValue(1));
8822     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8823                                         MVT::i32, cpOutL.getValue(2));
8824     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8825     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8826     Results.push_back(cpOutH.getValue(1));
8827     return;
8828   }
8829   case ISD::ATOMIC_LOAD_ADD:
8830     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8831     return;
8832   case ISD::ATOMIC_LOAD_AND:
8833     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8834     return;
8835   case ISD::ATOMIC_LOAD_NAND:
8836     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8837     return;
8838   case ISD::ATOMIC_LOAD_OR:
8839     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8840     return;
8841   case ISD::ATOMIC_LOAD_SUB:
8842     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8843     return;
8844   case ISD::ATOMIC_LOAD_XOR:
8845     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8846     return;
8847   case ISD::ATOMIC_SWAP:
8848     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8849     return;
8850   }
8851 }
8852
8853 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8854   switch (Opcode) {
8855   default: return NULL;
8856   case X86ISD::BSF:                return "X86ISD::BSF";
8857   case X86ISD::BSR:                return "X86ISD::BSR";
8858   case X86ISD::SHLD:               return "X86ISD::SHLD";
8859   case X86ISD::SHRD:               return "X86ISD::SHRD";
8860   case X86ISD::FAND:               return "X86ISD::FAND";
8861   case X86ISD::FOR:                return "X86ISD::FOR";
8862   case X86ISD::FXOR:               return "X86ISD::FXOR";
8863   case X86ISD::FSRL:               return "X86ISD::FSRL";
8864   case X86ISD::FILD:               return "X86ISD::FILD";
8865   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8866   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8867   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8868   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8869   case X86ISD::FLD:                return "X86ISD::FLD";
8870   case X86ISD::FST:                return "X86ISD::FST";
8871   case X86ISD::CALL:               return "X86ISD::CALL";
8872   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8873   case X86ISD::BT:                 return "X86ISD::BT";
8874   case X86ISD::CMP:                return "X86ISD::CMP";
8875   case X86ISD::COMI:               return "X86ISD::COMI";
8876   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8877   case X86ISD::SETCC:              return "X86ISD::SETCC";
8878   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8879   case X86ISD::CMOV:               return "X86ISD::CMOV";
8880   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8881   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8882   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8883   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8884   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8885   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8886   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8887   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8888   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8889   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8890   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8891   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8892   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8893   case X86ISD::PANDN:              return "X86ISD::PANDN";
8894   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
8895   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
8896   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
8897   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
8898   case X86ISD::FMAX:               return "X86ISD::FMAX";
8899   case X86ISD::FMIN:               return "X86ISD::FMIN";
8900   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8901   case X86ISD::FRCP:               return "X86ISD::FRCP";
8902   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8903   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8904   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8905   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8906   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8907   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8908   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8909   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8910   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8911   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8912   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8913   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8914   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8915   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8916   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8917   case X86ISD::VSHL:               return "X86ISD::VSHL";
8918   case X86ISD::VSRL:               return "X86ISD::VSRL";
8919   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8920   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8921   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8922   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8923   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8924   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8925   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8926   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8927   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8928   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8929   case X86ISD::ADD:                return "X86ISD::ADD";
8930   case X86ISD::SUB:                return "X86ISD::SUB";
8931   case X86ISD::ADC:                return "X86ISD::ADC";
8932   case X86ISD::SBB:                return "X86ISD::SBB";
8933   case X86ISD::SMUL:               return "X86ISD::SMUL";
8934   case X86ISD::UMUL:               return "X86ISD::UMUL";
8935   case X86ISD::INC:                return "X86ISD::INC";
8936   case X86ISD::DEC:                return "X86ISD::DEC";
8937   case X86ISD::OR:                 return "X86ISD::OR";
8938   case X86ISD::XOR:                return "X86ISD::XOR";
8939   case X86ISD::AND:                return "X86ISD::AND";
8940   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8941   case X86ISD::PTEST:              return "X86ISD::PTEST";
8942   case X86ISD::TESTP:              return "X86ISD::TESTP";
8943   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8944   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8945   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8946   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8947   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8948   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8949   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8950   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8951   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8952   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8953   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8954   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8955   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8956   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8957   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8958   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8959   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8960   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8961   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8962   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8963   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8964   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8965   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8966   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8967   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8968   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8969   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8970   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8971   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8972   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8973   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8974   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8975   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8976   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8977   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
8978   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
8979   }
8980 }
8981
8982 // isLegalAddressingMode - Return true if the addressing mode represented
8983 // by AM is legal for this target, for a load/store of the specified type.
8984 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8985                                               const Type *Ty) const {
8986   // X86 supports extremely general addressing modes.
8987   CodeModel::Model M = getTargetMachine().getCodeModel();
8988   Reloc::Model R = getTargetMachine().getRelocationModel();
8989
8990   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8991   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8992     return false;
8993
8994   if (AM.BaseGV) {
8995     unsigned GVFlags =
8996       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8997
8998     // If a reference to this global requires an extra load, we can't fold it.
8999     if (isGlobalStubReference(GVFlags))
9000       return false;
9001
9002     // If BaseGV requires a register for the PIC base, we cannot also have a
9003     // BaseReg specified.
9004     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9005       return false;
9006
9007     // If lower 4G is not available, then we must use rip-relative addressing.
9008     if ((M != CodeModel::Small || R != Reloc::Static) &&
9009         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9010       return false;
9011   }
9012
9013   switch (AM.Scale) {
9014   case 0:
9015   case 1:
9016   case 2:
9017   case 4:
9018   case 8:
9019     // These scales always work.
9020     break;
9021   case 3:
9022   case 5:
9023   case 9:
9024     // These scales are formed with basereg+scalereg.  Only accept if there is
9025     // no basereg yet.
9026     if (AM.HasBaseReg)
9027       return false;
9028     break;
9029   default:  // Other stuff never works.
9030     return false;
9031   }
9032
9033   return true;
9034 }
9035
9036
9037 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
9038   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9039     return false;
9040   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9041   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9042   if (NumBits1 <= NumBits2)
9043     return false;
9044   return true;
9045 }
9046
9047 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9048   if (!VT1.isInteger() || !VT2.isInteger())
9049     return false;
9050   unsigned NumBits1 = VT1.getSizeInBits();
9051   unsigned NumBits2 = VT2.getSizeInBits();
9052   if (NumBits1 <= NumBits2)
9053     return false;
9054   return true;
9055 }
9056
9057 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
9058   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9059   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9060 }
9061
9062 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9063   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9064   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9065 }
9066
9067 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9068   // i16 instructions are longer (0x66 prefix) and potentially slower.
9069   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9070 }
9071
9072 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9073 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9074 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9075 /// are assumed to be legal.
9076 bool
9077 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9078                                       EVT VT) const {
9079   // Very little shuffling can be done for 64-bit vectors right now.
9080   if (VT.getSizeInBits() == 64)
9081     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9082
9083   // FIXME: pshufb, blends, shifts.
9084   return (VT.getVectorNumElements() == 2 ||
9085           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9086           isMOVLMask(M, VT) ||
9087           isSHUFPMask(M, VT) ||
9088           isPSHUFDMask(M, VT) ||
9089           isPSHUFHWMask(M, VT) ||
9090           isPSHUFLWMask(M, VT) ||
9091           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9092           isUNPCKLMask(M, VT) ||
9093           isUNPCKHMask(M, VT) ||
9094           isUNPCKL_v_undef_Mask(M, VT) ||
9095           isUNPCKH_v_undef_Mask(M, VT));
9096 }
9097
9098 bool
9099 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9100                                           EVT VT) const {
9101   unsigned NumElts = VT.getVectorNumElements();
9102   // FIXME: This collection of masks seems suspect.
9103   if (NumElts == 2)
9104     return true;
9105   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9106     return (isMOVLMask(Mask, VT)  ||
9107             isCommutedMOVLMask(Mask, VT, true) ||
9108             isSHUFPMask(Mask, VT) ||
9109             isCommutedSHUFPMask(Mask, VT));
9110   }
9111   return false;
9112 }
9113
9114 //===----------------------------------------------------------------------===//
9115 //                           X86 Scheduler Hooks
9116 //===----------------------------------------------------------------------===//
9117
9118 // private utility function
9119 MachineBasicBlock *
9120 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9121                                                        MachineBasicBlock *MBB,
9122                                                        unsigned regOpc,
9123                                                        unsigned immOpc,
9124                                                        unsigned LoadOpc,
9125                                                        unsigned CXchgOpc,
9126                                                        unsigned notOpc,
9127                                                        unsigned EAXreg,
9128                                                        TargetRegisterClass *RC,
9129                                                        bool invSrc) const {
9130   // For the atomic bitwise operator, we generate
9131   //   thisMBB:
9132   //   newMBB:
9133   //     ld  t1 = [bitinstr.addr]
9134   //     op  t2 = t1, [bitinstr.val]
9135   //     mov EAX = t1
9136   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9137   //     bz  newMBB
9138   //     fallthrough -->nextMBB
9139   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9140   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9141   MachineFunction::iterator MBBIter = MBB;
9142   ++MBBIter;
9143
9144   /// First build the CFG
9145   MachineFunction *F = MBB->getParent();
9146   MachineBasicBlock *thisMBB = MBB;
9147   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9148   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9149   F->insert(MBBIter, newMBB);
9150   F->insert(MBBIter, nextMBB);
9151
9152   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9153   nextMBB->splice(nextMBB->begin(), thisMBB,
9154                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9155                   thisMBB->end());
9156   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9157
9158   // Update thisMBB to fall through to newMBB
9159   thisMBB->addSuccessor(newMBB);
9160
9161   // newMBB jumps to itself and fall through to nextMBB
9162   newMBB->addSuccessor(nextMBB);
9163   newMBB->addSuccessor(newMBB);
9164
9165   // Insert instructions into newMBB based on incoming instruction
9166   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9167          "unexpected number of operands");
9168   DebugLoc dl = bInstr->getDebugLoc();
9169   MachineOperand& destOper = bInstr->getOperand(0);
9170   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9171   int numArgs = bInstr->getNumOperands() - 1;
9172   for (int i=0; i < numArgs; ++i)
9173     argOpers[i] = &bInstr->getOperand(i+1);
9174
9175   // x86 address has 4 operands: base, index, scale, and displacement
9176   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9177   int valArgIndx = lastAddrIndx + 1;
9178
9179   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9180   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9181   for (int i=0; i <= lastAddrIndx; ++i)
9182     (*MIB).addOperand(*argOpers[i]);
9183
9184   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9185   if (invSrc) {
9186     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9187   }
9188   else
9189     tt = t1;
9190
9191   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9192   assert((argOpers[valArgIndx]->isReg() ||
9193           argOpers[valArgIndx]->isImm()) &&
9194          "invalid operand");
9195   if (argOpers[valArgIndx]->isReg())
9196     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9197   else
9198     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9199   MIB.addReg(tt);
9200   (*MIB).addOperand(*argOpers[valArgIndx]);
9201
9202   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9203   MIB.addReg(t1);
9204
9205   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9206   for (int i=0; i <= lastAddrIndx; ++i)
9207     (*MIB).addOperand(*argOpers[i]);
9208   MIB.addReg(t2);
9209   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9210   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9211                     bInstr->memoperands_end());
9212
9213   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9214   MIB.addReg(EAXreg);
9215
9216   // insert branch
9217   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9218
9219   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9220   return nextMBB;
9221 }
9222
9223 // private utility function:  64 bit atomics on 32 bit host.
9224 MachineBasicBlock *
9225 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9226                                                        MachineBasicBlock *MBB,
9227                                                        unsigned regOpcL,
9228                                                        unsigned regOpcH,
9229                                                        unsigned immOpcL,
9230                                                        unsigned immOpcH,
9231                                                        bool invSrc) const {
9232   // For the atomic bitwise operator, we generate
9233   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9234   //     ld t1,t2 = [bitinstr.addr]
9235   //   newMBB:
9236   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9237   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9238   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9239   //     mov ECX, EBX <- t5, t6
9240   //     mov EAX, EDX <- t1, t2
9241   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9242   //     mov t3, t4 <- EAX, EDX
9243   //     bz  newMBB
9244   //     result in out1, out2
9245   //     fallthrough -->nextMBB
9246
9247   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9248   const unsigned LoadOpc = X86::MOV32rm;
9249   const unsigned NotOpc = X86::NOT32r;
9250   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9251   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9252   MachineFunction::iterator MBBIter = MBB;
9253   ++MBBIter;
9254
9255   /// First build the CFG
9256   MachineFunction *F = MBB->getParent();
9257   MachineBasicBlock *thisMBB = MBB;
9258   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9259   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9260   F->insert(MBBIter, newMBB);
9261   F->insert(MBBIter, nextMBB);
9262
9263   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9264   nextMBB->splice(nextMBB->begin(), thisMBB,
9265                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9266                   thisMBB->end());
9267   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9268
9269   // Update thisMBB to fall through to newMBB
9270   thisMBB->addSuccessor(newMBB);
9271
9272   // newMBB jumps to itself and fall through to nextMBB
9273   newMBB->addSuccessor(nextMBB);
9274   newMBB->addSuccessor(newMBB);
9275
9276   DebugLoc dl = bInstr->getDebugLoc();
9277   // Insert instructions into newMBB based on incoming instruction
9278   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9279   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9280          "unexpected number of operands");
9281   MachineOperand& dest1Oper = bInstr->getOperand(0);
9282   MachineOperand& dest2Oper = bInstr->getOperand(1);
9283   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9284   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9285     argOpers[i] = &bInstr->getOperand(i+2);
9286
9287     // We use some of the operands multiple times, so conservatively just
9288     // clear any kill flags that might be present.
9289     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9290       argOpers[i]->setIsKill(false);
9291   }
9292
9293   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9294   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9295
9296   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9297   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9298   for (int i=0; i <= lastAddrIndx; ++i)
9299     (*MIB).addOperand(*argOpers[i]);
9300   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9301   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9302   // add 4 to displacement.
9303   for (int i=0; i <= lastAddrIndx-2; ++i)
9304     (*MIB).addOperand(*argOpers[i]);
9305   MachineOperand newOp3 = *(argOpers[3]);
9306   if (newOp3.isImm())
9307     newOp3.setImm(newOp3.getImm()+4);
9308   else
9309     newOp3.setOffset(newOp3.getOffset()+4);
9310   (*MIB).addOperand(newOp3);
9311   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9312
9313   // t3/4 are defined later, at the bottom of the loop
9314   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9315   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9316   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9317     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9318   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9319     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9320
9321   // The subsequent operations should be using the destination registers of
9322   //the PHI instructions.
9323   if (invSrc) {
9324     t1 = F->getRegInfo().createVirtualRegister(RC);
9325     t2 = F->getRegInfo().createVirtualRegister(RC);
9326     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9327     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9328   } else {
9329     t1 = dest1Oper.getReg();
9330     t2 = dest2Oper.getReg();
9331   }
9332
9333   int valArgIndx = lastAddrIndx + 1;
9334   assert((argOpers[valArgIndx]->isReg() ||
9335           argOpers[valArgIndx]->isImm()) &&
9336          "invalid operand");
9337   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9338   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9339   if (argOpers[valArgIndx]->isReg())
9340     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9341   else
9342     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9343   if (regOpcL != X86::MOV32rr)
9344     MIB.addReg(t1);
9345   (*MIB).addOperand(*argOpers[valArgIndx]);
9346   assert(argOpers[valArgIndx + 1]->isReg() ==
9347          argOpers[valArgIndx]->isReg());
9348   assert(argOpers[valArgIndx + 1]->isImm() ==
9349          argOpers[valArgIndx]->isImm());
9350   if (argOpers[valArgIndx + 1]->isReg())
9351     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9352   else
9353     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9354   if (regOpcH != X86::MOV32rr)
9355     MIB.addReg(t2);
9356   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9357
9358   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9359   MIB.addReg(t1);
9360   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9361   MIB.addReg(t2);
9362
9363   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9364   MIB.addReg(t5);
9365   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9366   MIB.addReg(t6);
9367
9368   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9369   for (int i=0; i <= lastAddrIndx; ++i)
9370     (*MIB).addOperand(*argOpers[i]);
9371
9372   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9373   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9374                     bInstr->memoperands_end());
9375
9376   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9377   MIB.addReg(X86::EAX);
9378   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9379   MIB.addReg(X86::EDX);
9380
9381   // insert branch
9382   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9383
9384   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9385   return nextMBB;
9386 }
9387
9388 // private utility function
9389 MachineBasicBlock *
9390 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9391                                                       MachineBasicBlock *MBB,
9392                                                       unsigned cmovOpc) const {
9393   // For the atomic min/max operator, we generate
9394   //   thisMBB:
9395   //   newMBB:
9396   //     ld t1 = [min/max.addr]
9397   //     mov t2 = [min/max.val]
9398   //     cmp  t1, t2
9399   //     cmov[cond] t2 = t1
9400   //     mov EAX = t1
9401   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9402   //     bz   newMBB
9403   //     fallthrough -->nextMBB
9404   //
9405   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9406   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9407   MachineFunction::iterator MBBIter = MBB;
9408   ++MBBIter;
9409
9410   /// First build the CFG
9411   MachineFunction *F = MBB->getParent();
9412   MachineBasicBlock *thisMBB = MBB;
9413   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9414   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9415   F->insert(MBBIter, newMBB);
9416   F->insert(MBBIter, nextMBB);
9417
9418   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9419   nextMBB->splice(nextMBB->begin(), thisMBB,
9420                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9421                   thisMBB->end());
9422   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9423
9424   // Update thisMBB to fall through to newMBB
9425   thisMBB->addSuccessor(newMBB);
9426
9427   // newMBB jumps to newMBB and fall through to nextMBB
9428   newMBB->addSuccessor(nextMBB);
9429   newMBB->addSuccessor(newMBB);
9430
9431   DebugLoc dl = mInstr->getDebugLoc();
9432   // Insert instructions into newMBB based on incoming instruction
9433   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9434          "unexpected number of operands");
9435   MachineOperand& destOper = mInstr->getOperand(0);
9436   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9437   int numArgs = mInstr->getNumOperands() - 1;
9438   for (int i=0; i < numArgs; ++i)
9439     argOpers[i] = &mInstr->getOperand(i+1);
9440
9441   // x86 address has 4 operands: base, index, scale, and displacement
9442   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9443   int valArgIndx = lastAddrIndx + 1;
9444
9445   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9446   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9447   for (int i=0; i <= lastAddrIndx; ++i)
9448     (*MIB).addOperand(*argOpers[i]);
9449
9450   // We only support register and immediate values
9451   assert((argOpers[valArgIndx]->isReg() ||
9452           argOpers[valArgIndx]->isImm()) &&
9453          "invalid operand");
9454
9455   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9456   if (argOpers[valArgIndx]->isReg())
9457     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9458   else
9459     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9460   (*MIB).addOperand(*argOpers[valArgIndx]);
9461
9462   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9463   MIB.addReg(t1);
9464
9465   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9466   MIB.addReg(t1);
9467   MIB.addReg(t2);
9468
9469   // Generate movc
9470   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9471   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9472   MIB.addReg(t2);
9473   MIB.addReg(t1);
9474
9475   // Cmp and exchange if none has modified the memory location
9476   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9477   for (int i=0; i <= lastAddrIndx; ++i)
9478     (*MIB).addOperand(*argOpers[i]);
9479   MIB.addReg(t3);
9480   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9481   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9482                     mInstr->memoperands_end());
9483
9484   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9485   MIB.addReg(X86::EAX);
9486
9487   // insert branch
9488   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9489
9490   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9491   return nextMBB;
9492 }
9493
9494 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9495 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9496 // in the .td file.
9497 MachineBasicBlock *
9498 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9499                             unsigned numArgs, bool memArg) const {
9500   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9501          "Target must have SSE4.2 or AVX features enabled");
9502
9503   DebugLoc dl = MI->getDebugLoc();
9504   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9505   unsigned Opc;
9506   if (!Subtarget->hasAVX()) {
9507     if (memArg)
9508       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9509     else
9510       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9511   } else {
9512     if (memArg)
9513       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9514     else
9515       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9516   }
9517
9518   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
9519   for (unsigned i = 0; i < numArgs; ++i) {
9520     MachineOperand &Op = MI->getOperand(i+1);
9521     if (!(Op.isReg() && Op.isImplicit()))
9522       MIB.addOperand(Op);
9523   }
9524   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9525     .addReg(X86::XMM0);
9526
9527   MI->eraseFromParent();
9528   return BB;
9529 }
9530
9531 MachineBasicBlock *
9532 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
9533   DebugLoc dl = MI->getDebugLoc();
9534   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9535
9536   // Address into RAX/EAX, other two args into ECX, EDX.
9537   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
9538   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
9539   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
9540   for (int i = 0; i < X86::AddrNumOperands; ++i)
9541     MIB.addOperand(MI->getOperand(i));
9542
9543   unsigned ValOps = X86::AddrNumOperands;
9544   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9545     .addReg(MI->getOperand(ValOps).getReg());
9546   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
9547     .addReg(MI->getOperand(ValOps+1).getReg());
9548
9549   // The instruction doesn't actually take any operands though.
9550   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
9551
9552   MI->eraseFromParent(); // The pseudo is gone now.
9553   return BB;
9554 }
9555
9556 MachineBasicBlock *
9557 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
9558   DebugLoc dl = MI->getDebugLoc();
9559   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9560
9561   // First arg in ECX, the second in EAX.
9562   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9563     .addReg(MI->getOperand(0).getReg());
9564   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
9565     .addReg(MI->getOperand(1).getReg());
9566
9567   // The instruction doesn't actually take any operands though.
9568   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
9569
9570   MI->eraseFromParent(); // The pseudo is gone now.
9571   return BB;
9572 }
9573
9574 MachineBasicBlock *
9575 X86TargetLowering::EmitVAARG64WithCustomInserter(
9576                    MachineInstr *MI,
9577                    MachineBasicBlock *MBB) const {
9578   // Emit va_arg instruction on X86-64.
9579
9580   // Operands to this pseudo-instruction:
9581   // 0  ) Output        : destination address (reg)
9582   // 1-5) Input         : va_list address (addr, i64mem)
9583   // 6  ) ArgSize       : Size (in bytes) of vararg type
9584   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9585   // 8  ) Align         : Alignment of type
9586   // 9  ) EFLAGS (implicit-def)
9587
9588   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9589   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9590
9591   unsigned DestReg = MI->getOperand(0).getReg();
9592   MachineOperand &Base = MI->getOperand(1);
9593   MachineOperand &Scale = MI->getOperand(2);
9594   MachineOperand &Index = MI->getOperand(3);
9595   MachineOperand &Disp = MI->getOperand(4);
9596   MachineOperand &Segment = MI->getOperand(5);
9597   unsigned ArgSize = MI->getOperand(6).getImm();
9598   unsigned ArgMode = MI->getOperand(7).getImm();
9599   unsigned Align = MI->getOperand(8).getImm();
9600
9601   // Memory Reference
9602   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9603   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9604   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9605
9606   // Machine Information
9607   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9608   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9609   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9610   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9611   DebugLoc DL = MI->getDebugLoc();
9612
9613   // struct va_list {
9614   //   i32   gp_offset
9615   //   i32   fp_offset
9616   //   i64   overflow_area (address)
9617   //   i64   reg_save_area (address)
9618   // }
9619   // sizeof(va_list) = 24
9620   // alignment(va_list) = 8
9621
9622   unsigned TotalNumIntRegs = 6;
9623   unsigned TotalNumXMMRegs = 8;
9624   bool UseGPOffset = (ArgMode == 1);
9625   bool UseFPOffset = (ArgMode == 2);
9626   unsigned MaxOffset = TotalNumIntRegs * 8 +
9627                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9628
9629   /* Align ArgSize to a multiple of 8 */
9630   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9631   bool NeedsAlign = (Align > 8);
9632
9633   MachineBasicBlock *thisMBB = MBB;
9634   MachineBasicBlock *overflowMBB;
9635   MachineBasicBlock *offsetMBB;
9636   MachineBasicBlock *endMBB;
9637
9638   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
9639   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
9640   unsigned OffsetReg = 0;
9641
9642   if (!UseGPOffset && !UseFPOffset) {
9643     // If we only pull from the overflow region, we don't create a branch.
9644     // We don't need to alter control flow.
9645     OffsetDestReg = 0; // unused
9646     OverflowDestReg = DestReg;
9647
9648     offsetMBB = NULL;
9649     overflowMBB = thisMBB;
9650     endMBB = thisMBB;
9651   } else {
9652     // First emit code to check if gp_offset (or fp_offset) is below the bound.
9653     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
9654     // If not, pull from overflow_area. (branch to overflowMBB)
9655     //
9656     //       thisMBB
9657     //         |     .
9658     //         |        .
9659     //     offsetMBB   overflowMBB
9660     //         |        .
9661     //         |     .
9662     //        endMBB
9663
9664     // Registers for the PHI in endMBB
9665     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
9666     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
9667
9668     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9669     MachineFunction *MF = MBB->getParent();
9670     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9671     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9672     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9673
9674     MachineFunction::iterator MBBIter = MBB;
9675     ++MBBIter;
9676
9677     // Insert the new basic blocks
9678     MF->insert(MBBIter, offsetMBB);
9679     MF->insert(MBBIter, overflowMBB);
9680     MF->insert(MBBIter, endMBB);
9681
9682     // Transfer the remainder of MBB and its successor edges to endMBB.
9683     endMBB->splice(endMBB->begin(), thisMBB,
9684                     llvm::next(MachineBasicBlock::iterator(MI)),
9685                     thisMBB->end());
9686     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9687
9688     // Make offsetMBB and overflowMBB successors of thisMBB
9689     thisMBB->addSuccessor(offsetMBB);
9690     thisMBB->addSuccessor(overflowMBB);
9691
9692     // endMBB is a successor of both offsetMBB and overflowMBB
9693     offsetMBB->addSuccessor(endMBB);
9694     overflowMBB->addSuccessor(endMBB);
9695
9696     // Load the offset value into a register
9697     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9698     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
9699       .addOperand(Base)
9700       .addOperand(Scale)
9701       .addOperand(Index)
9702       .addDisp(Disp, UseFPOffset ? 4 : 0)
9703       .addOperand(Segment)
9704       .setMemRefs(MMOBegin, MMOEnd);
9705
9706     // Check if there is enough room left to pull this argument.
9707     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
9708       .addReg(OffsetReg)
9709       .addImm(MaxOffset + 8 - ArgSizeA8);
9710
9711     // Branch to "overflowMBB" if offset >= max
9712     // Fall through to "offsetMBB" otherwise
9713     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
9714       .addMBB(overflowMBB);
9715   }
9716
9717   // In offsetMBB, emit code to use the reg_save_area.
9718   if (offsetMBB) {
9719     assert(OffsetReg != 0);
9720
9721     // Read the reg_save_area address.
9722     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
9723     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
9724       .addOperand(Base)
9725       .addOperand(Scale)
9726       .addOperand(Index)
9727       .addDisp(Disp, 16)
9728       .addOperand(Segment)
9729       .setMemRefs(MMOBegin, MMOEnd);
9730
9731     // Zero-extend the offset
9732     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
9733       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
9734         .addImm(0)
9735         .addReg(OffsetReg)
9736         .addImm(X86::sub_32bit);
9737
9738     // Add the offset to the reg_save_area to get the final address.
9739     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
9740       .addReg(OffsetReg64)
9741       .addReg(RegSaveReg);
9742
9743     // Compute the offset for the next argument
9744     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9745     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
9746       .addReg(OffsetReg)
9747       .addImm(UseFPOffset ? 16 : 8);
9748
9749     // Store it back into the va_list.
9750     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
9751       .addOperand(Base)
9752       .addOperand(Scale)
9753       .addOperand(Index)
9754       .addDisp(Disp, UseFPOffset ? 4 : 0)
9755       .addOperand(Segment)
9756       .addReg(NextOffsetReg)
9757       .setMemRefs(MMOBegin, MMOEnd);
9758
9759     // Jump to endMBB
9760     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
9761       .addMBB(endMBB);
9762   }
9763
9764   //
9765   // Emit code to use overflow area
9766   //
9767
9768   // Load the overflow_area address into a register.
9769   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
9770   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
9771     .addOperand(Base)
9772     .addOperand(Scale)
9773     .addOperand(Index)
9774     .addDisp(Disp, 8)
9775     .addOperand(Segment)
9776     .setMemRefs(MMOBegin, MMOEnd);
9777
9778   // If we need to align it, do so. Otherwise, just copy the address
9779   // to OverflowDestReg.
9780   if (NeedsAlign) {
9781     // Align the overflow address
9782     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
9783     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
9784
9785     // aligned_addr = (addr + (align-1)) & ~(align-1)
9786     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
9787       .addReg(OverflowAddrReg)
9788       .addImm(Align-1);
9789
9790     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
9791       .addReg(TmpReg)
9792       .addImm(~(uint64_t)(Align-1));
9793   } else {
9794     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
9795       .addReg(OverflowAddrReg);
9796   }
9797
9798   // Compute the next overflow address after this argument.
9799   // (the overflow address should be kept 8-byte aligned)
9800   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
9801   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
9802     .addReg(OverflowDestReg)
9803     .addImm(ArgSizeA8);
9804
9805   // Store the new overflow address.
9806   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
9807     .addOperand(Base)
9808     .addOperand(Scale)
9809     .addOperand(Index)
9810     .addDisp(Disp, 8)
9811     .addOperand(Segment)
9812     .addReg(NextAddrReg)
9813     .setMemRefs(MMOBegin, MMOEnd);
9814
9815   // If we branched, emit the PHI to the front of endMBB.
9816   if (offsetMBB) {
9817     BuildMI(*endMBB, endMBB->begin(), DL,
9818             TII->get(X86::PHI), DestReg)
9819       .addReg(OffsetDestReg).addMBB(offsetMBB)
9820       .addReg(OverflowDestReg).addMBB(overflowMBB);
9821   }
9822
9823   // Erase the pseudo instruction
9824   MI->eraseFromParent();
9825
9826   return endMBB;
9827 }
9828
9829 MachineBasicBlock *
9830 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9831                                                  MachineInstr *MI,
9832                                                  MachineBasicBlock *MBB) const {
9833   // Emit code to save XMM registers to the stack. The ABI says that the
9834   // number of registers to save is given in %al, so it's theoretically
9835   // possible to do an indirect jump trick to avoid saving all of them,
9836   // however this code takes a simpler approach and just executes all
9837   // of the stores if %al is non-zero. It's less code, and it's probably
9838   // easier on the hardware branch predictor, and stores aren't all that
9839   // expensive anyway.
9840
9841   // Create the new basic blocks. One block contains all the XMM stores,
9842   // and one block is the final destination regardless of whether any
9843   // stores were performed.
9844   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9845   MachineFunction *F = MBB->getParent();
9846   MachineFunction::iterator MBBIter = MBB;
9847   ++MBBIter;
9848   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9849   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9850   F->insert(MBBIter, XMMSaveMBB);
9851   F->insert(MBBIter, EndMBB);
9852
9853   // Transfer the remainder of MBB and its successor edges to EndMBB.
9854   EndMBB->splice(EndMBB->begin(), MBB,
9855                  llvm::next(MachineBasicBlock::iterator(MI)),
9856                  MBB->end());
9857   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9858
9859   // The original block will now fall through to the XMM save block.
9860   MBB->addSuccessor(XMMSaveMBB);
9861   // The XMMSaveMBB will fall through to the end block.
9862   XMMSaveMBB->addSuccessor(EndMBB);
9863
9864   // Now add the instructions.
9865   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9866   DebugLoc DL = MI->getDebugLoc();
9867
9868   unsigned CountReg = MI->getOperand(0).getReg();
9869   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9870   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9871
9872   if (!Subtarget->isTargetWin64()) {
9873     // If %al is 0, branch around the XMM save block.
9874     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9875     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9876     MBB->addSuccessor(EndMBB);
9877   }
9878
9879   // In the XMM save block, save all the XMM argument registers.
9880   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9881     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9882     MachineMemOperand *MMO =
9883       F->getMachineMemOperand(
9884           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9885         MachineMemOperand::MOStore,
9886         /*Size=*/16, /*Align=*/16);
9887     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9888       .addFrameIndex(RegSaveFrameIndex)
9889       .addImm(/*Scale=*/1)
9890       .addReg(/*IndexReg=*/0)
9891       .addImm(/*Disp=*/Offset)
9892       .addReg(/*Segment=*/0)
9893       .addReg(MI->getOperand(i).getReg())
9894       .addMemOperand(MMO);
9895   }
9896
9897   MI->eraseFromParent();   // The pseudo instruction is gone now.
9898
9899   return EndMBB;
9900 }
9901
9902 MachineBasicBlock *
9903 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9904                                      MachineBasicBlock *BB) const {
9905   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9906   DebugLoc DL = MI->getDebugLoc();
9907
9908   // To "insert" a SELECT_CC instruction, we actually have to insert the
9909   // diamond control-flow pattern.  The incoming instruction knows the
9910   // destination vreg to set, the condition code register to branch on, the
9911   // true/false values to select between, and a branch opcode to use.
9912   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9913   MachineFunction::iterator It = BB;
9914   ++It;
9915
9916   //  thisMBB:
9917   //  ...
9918   //   TrueVal = ...
9919   //   cmpTY ccX, r1, r2
9920   //   bCC copy1MBB
9921   //   fallthrough --> copy0MBB
9922   MachineBasicBlock *thisMBB = BB;
9923   MachineFunction *F = BB->getParent();
9924   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9925   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9926   F->insert(It, copy0MBB);
9927   F->insert(It, sinkMBB);
9928
9929   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9930   // live into the sink and copy blocks.
9931   const MachineFunction *MF = BB->getParent();
9932   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9933   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9934
9935   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9936     const MachineOperand &MO = MI->getOperand(I);
9937     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9938     unsigned Reg = MO.getReg();
9939     if (Reg != X86::EFLAGS) continue;
9940     copy0MBB->addLiveIn(Reg);
9941     sinkMBB->addLiveIn(Reg);
9942   }
9943
9944   // Transfer the remainder of BB and its successor edges to sinkMBB.
9945   sinkMBB->splice(sinkMBB->begin(), BB,
9946                   llvm::next(MachineBasicBlock::iterator(MI)),
9947                   BB->end());
9948   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9949
9950   // Add the true and fallthrough blocks as its successors.
9951   BB->addSuccessor(copy0MBB);
9952   BB->addSuccessor(sinkMBB);
9953
9954   // Create the conditional branch instruction.
9955   unsigned Opc =
9956     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9957   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9958
9959   //  copy0MBB:
9960   //   %FalseValue = ...
9961   //   # fallthrough to sinkMBB
9962   copy0MBB->addSuccessor(sinkMBB);
9963
9964   //  sinkMBB:
9965   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9966   //  ...
9967   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9968           TII->get(X86::PHI), MI->getOperand(0).getReg())
9969     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9970     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9971
9972   MI->eraseFromParent();   // The pseudo instruction is gone now.
9973   return sinkMBB;
9974 }
9975
9976 MachineBasicBlock *
9977 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
9978                                           MachineBasicBlock *BB) const {
9979   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9980   DebugLoc DL = MI->getDebugLoc();
9981
9982   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9983   // non-trivial part is impdef of ESP.
9984   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9985   // mingw-w64.
9986
9987   const char *StackProbeSymbol =
9988       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
9989
9990   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9991     .addExternalSymbol(StackProbeSymbol)
9992     .addReg(X86::EAX, RegState::Implicit)
9993     .addReg(X86::ESP, RegState::Implicit)
9994     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9995     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9996     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9997
9998   MI->eraseFromParent();   // The pseudo instruction is gone now.
9999   return BB;
10000 }
10001
10002 MachineBasicBlock *
10003 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10004                                       MachineBasicBlock *BB) const {
10005   // This is pretty easy.  We're taking the value that we received from
10006   // our load from the relocation, sticking it in either RDI (x86-64)
10007   // or EAX and doing an indirect call.  The return value will then
10008   // be in the normal return register.
10009   const X86InstrInfo *TII
10010     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10011   DebugLoc DL = MI->getDebugLoc();
10012   MachineFunction *F = BB->getParent();
10013
10014   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10015   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10016
10017   if (Subtarget->is64Bit()) {
10018     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10019                                       TII->get(X86::MOV64rm), X86::RDI)
10020     .addReg(X86::RIP)
10021     .addImm(0).addReg(0)
10022     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10023                       MI->getOperand(3).getTargetFlags())
10024     .addReg(0);
10025     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10026     addDirectMem(MIB, X86::RDI);
10027   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10028     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10029                                       TII->get(X86::MOV32rm), X86::EAX)
10030     .addReg(0)
10031     .addImm(0).addReg(0)
10032     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10033                       MI->getOperand(3).getTargetFlags())
10034     .addReg(0);
10035     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10036     addDirectMem(MIB, X86::EAX);
10037   } else {
10038     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10039                                       TII->get(X86::MOV32rm), X86::EAX)
10040     .addReg(TII->getGlobalBaseReg(F))
10041     .addImm(0).addReg(0)
10042     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10043                       MI->getOperand(3).getTargetFlags())
10044     .addReg(0);
10045     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10046     addDirectMem(MIB, X86::EAX);
10047   }
10048
10049   MI->eraseFromParent(); // The pseudo instruction is gone now.
10050   return BB;
10051 }
10052
10053 MachineBasicBlock *
10054 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10055                                                MachineBasicBlock *BB) const {
10056   switch (MI->getOpcode()) {
10057   default: assert(false && "Unexpected instr type to insert");
10058   case X86::WIN_ALLOCA:
10059     return EmitLoweredWinAlloca(MI, BB);
10060   case X86::TLSCall_32:
10061   case X86::TLSCall_64:
10062     return EmitLoweredTLSCall(MI, BB);
10063   case X86::CMOV_GR8:
10064   case X86::CMOV_FR32:
10065   case X86::CMOV_FR64:
10066   case X86::CMOV_V4F32:
10067   case X86::CMOV_V2F64:
10068   case X86::CMOV_V2I64:
10069   case X86::CMOV_GR16:
10070   case X86::CMOV_GR32:
10071   case X86::CMOV_RFP32:
10072   case X86::CMOV_RFP64:
10073   case X86::CMOV_RFP80:
10074     return EmitLoweredSelect(MI, BB);
10075
10076   case X86::FP32_TO_INT16_IN_MEM:
10077   case X86::FP32_TO_INT32_IN_MEM:
10078   case X86::FP32_TO_INT64_IN_MEM:
10079   case X86::FP64_TO_INT16_IN_MEM:
10080   case X86::FP64_TO_INT32_IN_MEM:
10081   case X86::FP64_TO_INT64_IN_MEM:
10082   case X86::FP80_TO_INT16_IN_MEM:
10083   case X86::FP80_TO_INT32_IN_MEM:
10084   case X86::FP80_TO_INT64_IN_MEM: {
10085     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10086     DebugLoc DL = MI->getDebugLoc();
10087
10088     // Change the floating point control register to use "round towards zero"
10089     // mode when truncating to an integer value.
10090     MachineFunction *F = BB->getParent();
10091     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
10092     addFrameReference(BuildMI(*BB, MI, DL,
10093                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
10094
10095     // Load the old value of the high byte of the control word...
10096     unsigned OldCW =
10097       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10098     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10099                       CWFrameIdx);
10100
10101     // Set the high part to be round to zero...
10102     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10103       .addImm(0xC7F);
10104
10105     // Reload the modified control word now...
10106     addFrameReference(BuildMI(*BB, MI, DL,
10107                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10108
10109     // Restore the memory image of control word to original value
10110     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10111       .addReg(OldCW);
10112
10113     // Get the X86 opcode to use.
10114     unsigned Opc;
10115     switch (MI->getOpcode()) {
10116     default: llvm_unreachable("illegal opcode!");
10117     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10118     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10119     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10120     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10121     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10122     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10123     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10124     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10125     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10126     }
10127
10128     X86AddressMode AM;
10129     MachineOperand &Op = MI->getOperand(0);
10130     if (Op.isReg()) {
10131       AM.BaseType = X86AddressMode::RegBase;
10132       AM.Base.Reg = Op.getReg();
10133     } else {
10134       AM.BaseType = X86AddressMode::FrameIndexBase;
10135       AM.Base.FrameIndex = Op.getIndex();
10136     }
10137     Op = MI->getOperand(1);
10138     if (Op.isImm())
10139       AM.Scale = Op.getImm();
10140     Op = MI->getOperand(2);
10141     if (Op.isImm())
10142       AM.IndexReg = Op.getImm();
10143     Op = MI->getOperand(3);
10144     if (Op.isGlobal()) {
10145       AM.GV = Op.getGlobal();
10146     } else {
10147       AM.Disp = Op.getImm();
10148     }
10149     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10150                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10151
10152     // Reload the original control word now.
10153     addFrameReference(BuildMI(*BB, MI, DL,
10154                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10155
10156     MI->eraseFromParent();   // The pseudo instruction is gone now.
10157     return BB;
10158   }
10159     // String/text processing lowering.
10160   case X86::PCMPISTRM128REG:
10161   case X86::VPCMPISTRM128REG:
10162     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10163   case X86::PCMPISTRM128MEM:
10164   case X86::VPCMPISTRM128MEM:
10165     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10166   case X86::PCMPESTRM128REG:
10167   case X86::VPCMPESTRM128REG:
10168     return EmitPCMP(MI, BB, 5, false /* in mem */);
10169   case X86::PCMPESTRM128MEM:
10170   case X86::VPCMPESTRM128MEM:
10171     return EmitPCMP(MI, BB, 5, true /* in mem */);
10172
10173     // Thread synchronization.
10174   case X86::MONITOR:
10175     return EmitMonitor(MI, BB);
10176   case X86::MWAIT:
10177     return EmitMwait(MI, BB);
10178
10179     // Atomic Lowering.
10180   case X86::ATOMAND32:
10181     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10182                                                X86::AND32ri, X86::MOV32rm,
10183                                                X86::LCMPXCHG32,
10184                                                X86::NOT32r, X86::EAX,
10185                                                X86::GR32RegisterClass);
10186   case X86::ATOMOR32:
10187     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10188                                                X86::OR32ri, X86::MOV32rm,
10189                                                X86::LCMPXCHG32,
10190                                                X86::NOT32r, X86::EAX,
10191                                                X86::GR32RegisterClass);
10192   case X86::ATOMXOR32:
10193     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10194                                                X86::XOR32ri, X86::MOV32rm,
10195                                                X86::LCMPXCHG32,
10196                                                X86::NOT32r, X86::EAX,
10197                                                X86::GR32RegisterClass);
10198   case X86::ATOMNAND32:
10199     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10200                                                X86::AND32ri, X86::MOV32rm,
10201                                                X86::LCMPXCHG32,
10202                                                X86::NOT32r, X86::EAX,
10203                                                X86::GR32RegisterClass, true);
10204   case X86::ATOMMIN32:
10205     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10206   case X86::ATOMMAX32:
10207     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10208   case X86::ATOMUMIN32:
10209     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10210   case X86::ATOMUMAX32:
10211     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10212
10213   case X86::ATOMAND16:
10214     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10215                                                X86::AND16ri, X86::MOV16rm,
10216                                                X86::LCMPXCHG16,
10217                                                X86::NOT16r, X86::AX,
10218                                                X86::GR16RegisterClass);
10219   case X86::ATOMOR16:
10220     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10221                                                X86::OR16ri, X86::MOV16rm,
10222                                                X86::LCMPXCHG16,
10223                                                X86::NOT16r, X86::AX,
10224                                                X86::GR16RegisterClass);
10225   case X86::ATOMXOR16:
10226     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10227                                                X86::XOR16ri, X86::MOV16rm,
10228                                                X86::LCMPXCHG16,
10229                                                X86::NOT16r, X86::AX,
10230                                                X86::GR16RegisterClass);
10231   case X86::ATOMNAND16:
10232     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10233                                                X86::AND16ri, X86::MOV16rm,
10234                                                X86::LCMPXCHG16,
10235                                                X86::NOT16r, X86::AX,
10236                                                X86::GR16RegisterClass, true);
10237   case X86::ATOMMIN16:
10238     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10239   case X86::ATOMMAX16:
10240     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10241   case X86::ATOMUMIN16:
10242     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10243   case X86::ATOMUMAX16:
10244     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10245
10246   case X86::ATOMAND8:
10247     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10248                                                X86::AND8ri, X86::MOV8rm,
10249                                                X86::LCMPXCHG8,
10250                                                X86::NOT8r, X86::AL,
10251                                                X86::GR8RegisterClass);
10252   case X86::ATOMOR8:
10253     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10254                                                X86::OR8ri, X86::MOV8rm,
10255                                                X86::LCMPXCHG8,
10256                                                X86::NOT8r, X86::AL,
10257                                                X86::GR8RegisterClass);
10258   case X86::ATOMXOR8:
10259     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10260                                                X86::XOR8ri, X86::MOV8rm,
10261                                                X86::LCMPXCHG8,
10262                                                X86::NOT8r, X86::AL,
10263                                                X86::GR8RegisterClass);
10264   case X86::ATOMNAND8:
10265     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10266                                                X86::AND8ri, X86::MOV8rm,
10267                                                X86::LCMPXCHG8,
10268                                                X86::NOT8r, X86::AL,
10269                                                X86::GR8RegisterClass, true);
10270   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10271   // This group is for 64-bit host.
10272   case X86::ATOMAND64:
10273     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10274                                                X86::AND64ri32, X86::MOV64rm,
10275                                                X86::LCMPXCHG64,
10276                                                X86::NOT64r, X86::RAX,
10277                                                X86::GR64RegisterClass);
10278   case X86::ATOMOR64:
10279     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10280                                                X86::OR64ri32, X86::MOV64rm,
10281                                                X86::LCMPXCHG64,
10282                                                X86::NOT64r, X86::RAX,
10283                                                X86::GR64RegisterClass);
10284   case X86::ATOMXOR64:
10285     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10286                                                X86::XOR64ri32, X86::MOV64rm,
10287                                                X86::LCMPXCHG64,
10288                                                X86::NOT64r, X86::RAX,
10289                                                X86::GR64RegisterClass);
10290   case X86::ATOMNAND64:
10291     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10292                                                X86::AND64ri32, X86::MOV64rm,
10293                                                X86::LCMPXCHG64,
10294                                                X86::NOT64r, X86::RAX,
10295                                                X86::GR64RegisterClass, true);
10296   case X86::ATOMMIN64:
10297     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10298   case X86::ATOMMAX64:
10299     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10300   case X86::ATOMUMIN64:
10301     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10302   case X86::ATOMUMAX64:
10303     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10304
10305   // This group does 64-bit operations on a 32-bit host.
10306   case X86::ATOMAND6432:
10307     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10308                                                X86::AND32rr, X86::AND32rr,
10309                                                X86::AND32ri, X86::AND32ri,
10310                                                false);
10311   case X86::ATOMOR6432:
10312     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10313                                                X86::OR32rr, X86::OR32rr,
10314                                                X86::OR32ri, X86::OR32ri,
10315                                                false);
10316   case X86::ATOMXOR6432:
10317     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10318                                                X86::XOR32rr, X86::XOR32rr,
10319                                                X86::XOR32ri, X86::XOR32ri,
10320                                                false);
10321   case X86::ATOMNAND6432:
10322     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10323                                                X86::AND32rr, X86::AND32rr,
10324                                                X86::AND32ri, X86::AND32ri,
10325                                                true);
10326   case X86::ATOMADD6432:
10327     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10328                                                X86::ADD32rr, X86::ADC32rr,
10329                                                X86::ADD32ri, X86::ADC32ri,
10330                                                false);
10331   case X86::ATOMSUB6432:
10332     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10333                                                X86::SUB32rr, X86::SBB32rr,
10334                                                X86::SUB32ri, X86::SBB32ri,
10335                                                false);
10336   case X86::ATOMSWAP6432:
10337     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10338                                                X86::MOV32rr, X86::MOV32rr,
10339                                                X86::MOV32ri, X86::MOV32ri,
10340                                                false);
10341   case X86::VASTART_SAVE_XMM_REGS:
10342     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10343
10344   case X86::VAARG_64:
10345     return EmitVAARG64WithCustomInserter(MI, BB);
10346   }
10347 }
10348
10349 //===----------------------------------------------------------------------===//
10350 //                           X86 Optimization Hooks
10351 //===----------------------------------------------------------------------===//
10352
10353 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10354                                                        const APInt &Mask,
10355                                                        APInt &KnownZero,
10356                                                        APInt &KnownOne,
10357                                                        const SelectionDAG &DAG,
10358                                                        unsigned Depth) const {
10359   unsigned Opc = Op.getOpcode();
10360   assert((Opc >= ISD::BUILTIN_OP_END ||
10361           Opc == ISD::INTRINSIC_WO_CHAIN ||
10362           Opc == ISD::INTRINSIC_W_CHAIN ||
10363           Opc == ISD::INTRINSIC_VOID) &&
10364          "Should use MaskedValueIsZero if you don't know whether Op"
10365          " is a target node!");
10366
10367   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10368   switch (Opc) {
10369   default: break;
10370   case X86ISD::ADD:
10371   case X86ISD::SUB:
10372   case X86ISD::ADC:
10373   case X86ISD::SBB:
10374   case X86ISD::SMUL:
10375   case X86ISD::UMUL:
10376   case X86ISD::INC:
10377   case X86ISD::DEC:
10378   case X86ISD::OR:
10379   case X86ISD::XOR:
10380   case X86ISD::AND:
10381     // These nodes' second result is a boolean.
10382     if (Op.getResNo() == 0)
10383       break;
10384     // Fallthrough
10385   case X86ISD::SETCC:
10386     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10387                                        Mask.getBitWidth() - 1);
10388     break;
10389   }
10390 }
10391
10392 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10393                                                          unsigned Depth) const {
10394   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10395   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10396     return Op.getValueType().getScalarType().getSizeInBits();
10397
10398   // Fallback case.
10399   return 1;
10400 }
10401
10402 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10403 /// node is a GlobalAddress + offset.
10404 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10405                                        const GlobalValue* &GA,
10406                                        int64_t &Offset) const {
10407   if (N->getOpcode() == X86ISD::Wrapper) {
10408     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10409       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10410       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10411       return true;
10412     }
10413   }
10414   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10415 }
10416
10417 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10418 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10419 /// if the load addresses are consecutive, non-overlapping, and in the right
10420 /// order.
10421 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10422                                      TargetLowering::DAGCombinerInfo &DCI) {
10423   DebugLoc dl = N->getDebugLoc();
10424   EVT VT = N->getValueType(0);
10425
10426   if (VT.getSizeInBits() != 128)
10427     return SDValue();
10428
10429   // Don't create instructions with illegal types after legalize types has run.
10430   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10431   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
10432     return SDValue();
10433
10434   SmallVector<SDValue, 16> Elts;
10435   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10436     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10437
10438   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10439 }
10440
10441 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10442 /// generation and convert it from being a bunch of shuffles and extracts
10443 /// to a simple store and scalar loads to extract the elements.
10444 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10445                                                 const TargetLowering &TLI) {
10446   SDValue InputVector = N->getOperand(0);
10447
10448   // Only operate on vectors of 4 elements, where the alternative shuffling
10449   // gets to be more expensive.
10450   if (InputVector.getValueType() != MVT::v4i32)
10451     return SDValue();
10452
10453   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10454   // single use which is a sign-extend or zero-extend, and all elements are
10455   // used.
10456   SmallVector<SDNode *, 4> Uses;
10457   unsigned ExtractedElements = 0;
10458   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10459        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10460     if (UI.getUse().getResNo() != InputVector.getResNo())
10461       return SDValue();
10462
10463     SDNode *Extract = *UI;
10464     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10465       return SDValue();
10466
10467     if (Extract->getValueType(0) != MVT::i32)
10468       return SDValue();
10469     if (!Extract->hasOneUse())
10470       return SDValue();
10471     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10472         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10473       return SDValue();
10474     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10475       return SDValue();
10476
10477     // Record which element was extracted.
10478     ExtractedElements |=
10479       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10480
10481     Uses.push_back(Extract);
10482   }
10483
10484   // If not all the elements were used, this may not be worthwhile.
10485   if (ExtractedElements != 15)
10486     return SDValue();
10487
10488   // Ok, we've now decided to do the transformation.
10489   DebugLoc dl = InputVector.getDebugLoc();
10490
10491   // Store the value to a temporary stack slot.
10492   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10493   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10494                             MachinePointerInfo(), false, false, 0);
10495
10496   // Replace each use (extract) with a load of the appropriate element.
10497   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10498        UE = Uses.end(); UI != UE; ++UI) {
10499     SDNode *Extract = *UI;
10500
10501     // Compute the element's address.
10502     SDValue Idx = Extract->getOperand(1);
10503     unsigned EltSize =
10504         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10505     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10506     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10507
10508     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10509                                      StackPtr, OffsetVal);
10510
10511     // Load the scalar.
10512     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10513                                      ScalarAddr, MachinePointerInfo(),
10514                                      false, false, 0);
10515
10516     // Replace the exact with the load.
10517     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10518   }
10519
10520   // The replacement was made in place; don't return anything.
10521   return SDValue();
10522 }
10523
10524 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10525 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10526                                     const X86Subtarget *Subtarget) {
10527   DebugLoc DL = N->getDebugLoc();
10528   SDValue Cond = N->getOperand(0);
10529   // Get the LHS/RHS of the select.
10530   SDValue LHS = N->getOperand(1);
10531   SDValue RHS = N->getOperand(2);
10532
10533   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10534   // instructions match the semantics of the common C idiom x<y?x:y but not
10535   // x<=y?x:y, because of how they handle negative zero (which can be
10536   // ignored in unsafe-math mode).
10537   if (Subtarget->hasSSE2() &&
10538       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10539       Cond.getOpcode() == ISD::SETCC) {
10540     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10541
10542     unsigned Opcode = 0;
10543     // Check for x CC y ? x : y.
10544     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10545         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10546       switch (CC) {
10547       default: break;
10548       case ISD::SETULT:
10549         // Converting this to a min would handle NaNs incorrectly, and swapping
10550         // the operands would cause it to handle comparisons between positive
10551         // and negative zero incorrectly.
10552         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10553           if (!UnsafeFPMath &&
10554               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10555             break;
10556           std::swap(LHS, RHS);
10557         }
10558         Opcode = X86ISD::FMIN;
10559         break;
10560       case ISD::SETOLE:
10561         // Converting this to a min would handle comparisons between positive
10562         // and negative zero incorrectly.
10563         if (!UnsafeFPMath &&
10564             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10565           break;
10566         Opcode = X86ISD::FMIN;
10567         break;
10568       case ISD::SETULE:
10569         // Converting this to a min would handle both negative zeros and NaNs
10570         // incorrectly, but we can swap the operands to fix both.
10571         std::swap(LHS, RHS);
10572       case ISD::SETOLT:
10573       case ISD::SETLT:
10574       case ISD::SETLE:
10575         Opcode = X86ISD::FMIN;
10576         break;
10577
10578       case ISD::SETOGE:
10579         // Converting this to a max would handle comparisons between positive
10580         // and negative zero incorrectly.
10581         if (!UnsafeFPMath &&
10582             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10583           break;
10584         Opcode = X86ISD::FMAX;
10585         break;
10586       case ISD::SETUGT:
10587         // Converting this to a max would handle NaNs incorrectly, and swapping
10588         // the operands would cause it to handle comparisons between positive
10589         // and negative zero incorrectly.
10590         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10591           if (!UnsafeFPMath &&
10592               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10593             break;
10594           std::swap(LHS, RHS);
10595         }
10596         Opcode = X86ISD::FMAX;
10597         break;
10598       case ISD::SETUGE:
10599         // Converting this to a max would handle both negative zeros and NaNs
10600         // incorrectly, but we can swap the operands to fix both.
10601         std::swap(LHS, RHS);
10602       case ISD::SETOGT:
10603       case ISD::SETGT:
10604       case ISD::SETGE:
10605         Opcode = X86ISD::FMAX;
10606         break;
10607       }
10608     // Check for x CC y ? y : x -- a min/max with reversed arms.
10609     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10610                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10611       switch (CC) {
10612       default: break;
10613       case ISD::SETOGE:
10614         // Converting this to a min would handle comparisons between positive
10615         // and negative zero incorrectly, and swapping the operands would
10616         // cause it to handle NaNs incorrectly.
10617         if (!UnsafeFPMath &&
10618             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10619           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10620             break;
10621           std::swap(LHS, RHS);
10622         }
10623         Opcode = X86ISD::FMIN;
10624         break;
10625       case ISD::SETUGT:
10626         // Converting this to a min would handle NaNs incorrectly.
10627         if (!UnsafeFPMath &&
10628             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10629           break;
10630         Opcode = X86ISD::FMIN;
10631         break;
10632       case ISD::SETUGE:
10633         // Converting this to a min would handle both negative zeros and NaNs
10634         // incorrectly, but we can swap the operands to fix both.
10635         std::swap(LHS, RHS);
10636       case ISD::SETOGT:
10637       case ISD::SETGT:
10638       case ISD::SETGE:
10639         Opcode = X86ISD::FMIN;
10640         break;
10641
10642       case ISD::SETULT:
10643         // Converting this to a max would handle NaNs incorrectly.
10644         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10645           break;
10646         Opcode = X86ISD::FMAX;
10647         break;
10648       case ISD::SETOLE:
10649         // Converting this to a max would handle comparisons between positive
10650         // and negative zero incorrectly, and swapping the operands would
10651         // cause it to handle NaNs incorrectly.
10652         if (!UnsafeFPMath &&
10653             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10654           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10655             break;
10656           std::swap(LHS, RHS);
10657         }
10658         Opcode = X86ISD::FMAX;
10659         break;
10660       case ISD::SETULE:
10661         // Converting this to a max would handle both negative zeros and NaNs
10662         // incorrectly, but we can swap the operands to fix both.
10663         std::swap(LHS, RHS);
10664       case ISD::SETOLT:
10665       case ISD::SETLT:
10666       case ISD::SETLE:
10667         Opcode = X86ISD::FMAX;
10668         break;
10669       }
10670     }
10671
10672     if (Opcode)
10673       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10674   }
10675
10676   // If this is a select between two integer constants, try to do some
10677   // optimizations.
10678   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10679     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10680       // Don't do this for crazy integer types.
10681       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10682         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10683         // so that TrueC (the true value) is larger than FalseC.
10684         bool NeedsCondInvert = false;
10685
10686         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10687             // Efficiently invertible.
10688             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10689              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10690               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10691           NeedsCondInvert = true;
10692           std::swap(TrueC, FalseC);
10693         }
10694
10695         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10696         if (FalseC->getAPIntValue() == 0 &&
10697             TrueC->getAPIntValue().isPowerOf2()) {
10698           if (NeedsCondInvert) // Invert the condition if needed.
10699             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10700                                DAG.getConstant(1, Cond.getValueType()));
10701
10702           // Zero extend the condition if needed.
10703           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10704
10705           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10706           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10707                              DAG.getConstant(ShAmt, MVT::i8));
10708         }
10709
10710         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10711         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10712           if (NeedsCondInvert) // Invert the condition if needed.
10713             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10714                                DAG.getConstant(1, Cond.getValueType()));
10715
10716           // Zero extend the condition if needed.
10717           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10718                              FalseC->getValueType(0), Cond);
10719           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10720                              SDValue(FalseC, 0));
10721         }
10722
10723         // Optimize cases that will turn into an LEA instruction.  This requires
10724         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10725         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10726           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10727           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10728
10729           bool isFastMultiplier = false;
10730           if (Diff < 10) {
10731             switch ((unsigned char)Diff) {
10732               default: break;
10733               case 1:  // result = add base, cond
10734               case 2:  // result = lea base(    , cond*2)
10735               case 3:  // result = lea base(cond, cond*2)
10736               case 4:  // result = lea base(    , cond*4)
10737               case 5:  // result = lea base(cond, cond*4)
10738               case 8:  // result = lea base(    , cond*8)
10739               case 9:  // result = lea base(cond, cond*8)
10740                 isFastMultiplier = true;
10741                 break;
10742             }
10743           }
10744
10745           if (isFastMultiplier) {
10746             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10747             if (NeedsCondInvert) // Invert the condition if needed.
10748               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10749                                  DAG.getConstant(1, Cond.getValueType()));
10750
10751             // Zero extend the condition if needed.
10752             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10753                                Cond);
10754             // Scale the condition by the difference.
10755             if (Diff != 1)
10756               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10757                                  DAG.getConstant(Diff, Cond.getValueType()));
10758
10759             // Add the base if non-zero.
10760             if (FalseC->getAPIntValue() != 0)
10761               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10762                                  SDValue(FalseC, 0));
10763             return Cond;
10764           }
10765         }
10766       }
10767   }
10768
10769   return SDValue();
10770 }
10771
10772 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10773 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10774                                   TargetLowering::DAGCombinerInfo &DCI) {
10775   DebugLoc DL = N->getDebugLoc();
10776
10777   // If the flag operand isn't dead, don't touch this CMOV.
10778   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10779     return SDValue();
10780
10781   // If this is a select between two integer constants, try to do some
10782   // optimizations.  Note that the operands are ordered the opposite of SELECT
10783   // operands.
10784   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10785     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10786       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10787       // larger than FalseC (the false value).
10788       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10789
10790       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10791         CC = X86::GetOppositeBranchCondition(CC);
10792         std::swap(TrueC, FalseC);
10793       }
10794
10795       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10796       // This is efficient for any integer data type (including i8/i16) and
10797       // shift amount.
10798       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10799         SDValue Cond = N->getOperand(3);
10800         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10801                            DAG.getConstant(CC, MVT::i8), Cond);
10802
10803         // Zero extend the condition if needed.
10804         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10805
10806         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10807         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10808                            DAG.getConstant(ShAmt, MVT::i8));
10809         if (N->getNumValues() == 2)  // Dead flag value?
10810           return DCI.CombineTo(N, Cond, SDValue());
10811         return Cond;
10812       }
10813
10814       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10815       // for any integer data type, including i8/i16.
10816       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10817         SDValue Cond = N->getOperand(3);
10818         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10819                            DAG.getConstant(CC, MVT::i8), Cond);
10820
10821         // Zero extend the condition if needed.
10822         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10823                            FalseC->getValueType(0), Cond);
10824         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10825                            SDValue(FalseC, 0));
10826
10827         if (N->getNumValues() == 2)  // Dead flag value?
10828           return DCI.CombineTo(N, Cond, SDValue());
10829         return Cond;
10830       }
10831
10832       // Optimize cases that will turn into an LEA instruction.  This requires
10833       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10834       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10835         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10836         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10837
10838         bool isFastMultiplier = false;
10839         if (Diff < 10) {
10840           switch ((unsigned char)Diff) {
10841           default: break;
10842           case 1:  // result = add base, cond
10843           case 2:  // result = lea base(    , cond*2)
10844           case 3:  // result = lea base(cond, cond*2)
10845           case 4:  // result = lea base(    , cond*4)
10846           case 5:  // result = lea base(cond, cond*4)
10847           case 8:  // result = lea base(    , cond*8)
10848           case 9:  // result = lea base(cond, cond*8)
10849             isFastMultiplier = true;
10850             break;
10851           }
10852         }
10853
10854         if (isFastMultiplier) {
10855           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10856           SDValue Cond = N->getOperand(3);
10857           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10858                              DAG.getConstant(CC, MVT::i8), Cond);
10859           // Zero extend the condition if needed.
10860           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10861                              Cond);
10862           // Scale the condition by the difference.
10863           if (Diff != 1)
10864             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10865                                DAG.getConstant(Diff, Cond.getValueType()));
10866
10867           // Add the base if non-zero.
10868           if (FalseC->getAPIntValue() != 0)
10869             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10870                                SDValue(FalseC, 0));
10871           if (N->getNumValues() == 2)  // Dead flag value?
10872             return DCI.CombineTo(N, Cond, SDValue());
10873           return Cond;
10874         }
10875       }
10876     }
10877   }
10878   return SDValue();
10879 }
10880
10881
10882 /// PerformMulCombine - Optimize a single multiply with constant into two
10883 /// in order to implement it with two cheaper instructions, e.g.
10884 /// LEA + SHL, LEA + LEA.
10885 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10886                                  TargetLowering::DAGCombinerInfo &DCI) {
10887   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10888     return SDValue();
10889
10890   EVT VT = N->getValueType(0);
10891   if (VT != MVT::i64)
10892     return SDValue();
10893
10894   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10895   if (!C)
10896     return SDValue();
10897   uint64_t MulAmt = C->getZExtValue();
10898   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10899     return SDValue();
10900
10901   uint64_t MulAmt1 = 0;
10902   uint64_t MulAmt2 = 0;
10903   if ((MulAmt % 9) == 0) {
10904     MulAmt1 = 9;
10905     MulAmt2 = MulAmt / 9;
10906   } else if ((MulAmt % 5) == 0) {
10907     MulAmt1 = 5;
10908     MulAmt2 = MulAmt / 5;
10909   } else if ((MulAmt % 3) == 0) {
10910     MulAmt1 = 3;
10911     MulAmt2 = MulAmt / 3;
10912   }
10913   if (MulAmt2 &&
10914       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10915     DebugLoc DL = N->getDebugLoc();
10916
10917     if (isPowerOf2_64(MulAmt2) &&
10918         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10919       // If second multiplifer is pow2, issue it first. We want the multiply by
10920       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10921       // is an add.
10922       std::swap(MulAmt1, MulAmt2);
10923
10924     SDValue NewMul;
10925     if (isPowerOf2_64(MulAmt1))
10926       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10927                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10928     else
10929       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10930                            DAG.getConstant(MulAmt1, VT));
10931
10932     if (isPowerOf2_64(MulAmt2))
10933       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10934                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10935     else
10936       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10937                            DAG.getConstant(MulAmt2, VT));
10938
10939     // Do not add new nodes to DAG combiner worklist.
10940     DCI.CombineTo(N, NewMul, false);
10941   }
10942   return SDValue();
10943 }
10944
10945 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10946   SDValue N0 = N->getOperand(0);
10947   SDValue N1 = N->getOperand(1);
10948   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10949   EVT VT = N0.getValueType();
10950
10951   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10952   // since the result of setcc_c is all zero's or all ones.
10953   if (N1C && N0.getOpcode() == ISD::AND &&
10954       N0.getOperand(1).getOpcode() == ISD::Constant) {
10955     SDValue N00 = N0.getOperand(0);
10956     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10957         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10958           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10959          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10960       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10961       APInt ShAmt = N1C->getAPIntValue();
10962       Mask = Mask.shl(ShAmt);
10963       if (Mask != 0)
10964         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10965                            N00, DAG.getConstant(Mask, VT));
10966     }
10967   }
10968
10969   return SDValue();
10970 }
10971
10972 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10973 ///                       when possible.
10974 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10975                                    const X86Subtarget *Subtarget) {
10976   EVT VT = N->getValueType(0);
10977   if (!VT.isVector() && VT.isInteger() &&
10978       N->getOpcode() == ISD::SHL)
10979     return PerformSHLCombine(N, DAG);
10980
10981   // On X86 with SSE2 support, we can transform this to a vector shift if
10982   // all elements are shifted by the same amount.  We can't do this in legalize
10983   // because the a constant vector is typically transformed to a constant pool
10984   // so we have no knowledge of the shift amount.
10985   if (!Subtarget->hasSSE2())
10986     return SDValue();
10987
10988   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10989     return SDValue();
10990
10991   SDValue ShAmtOp = N->getOperand(1);
10992   EVT EltVT = VT.getVectorElementType();
10993   DebugLoc DL = N->getDebugLoc();
10994   SDValue BaseShAmt = SDValue();
10995   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10996     unsigned NumElts = VT.getVectorNumElements();
10997     unsigned i = 0;
10998     for (; i != NumElts; ++i) {
10999       SDValue Arg = ShAmtOp.getOperand(i);
11000       if (Arg.getOpcode() == ISD::UNDEF) continue;
11001       BaseShAmt = Arg;
11002       break;
11003     }
11004     for (; i != NumElts; ++i) {
11005       SDValue Arg = ShAmtOp.getOperand(i);
11006       if (Arg.getOpcode() == ISD::UNDEF) continue;
11007       if (Arg != BaseShAmt) {
11008         return SDValue();
11009       }
11010     }
11011   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
11012              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
11013     SDValue InVec = ShAmtOp.getOperand(0);
11014     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
11015       unsigned NumElts = InVec.getValueType().getVectorNumElements();
11016       unsigned i = 0;
11017       for (; i != NumElts; ++i) {
11018         SDValue Arg = InVec.getOperand(i);
11019         if (Arg.getOpcode() == ISD::UNDEF) continue;
11020         BaseShAmt = Arg;
11021         break;
11022       }
11023     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
11024        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
11025          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
11026          if (C->getZExtValue() == SplatIdx)
11027            BaseShAmt = InVec.getOperand(1);
11028        }
11029     }
11030     if (BaseShAmt.getNode() == 0)
11031       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
11032                               DAG.getIntPtrConstant(0));
11033   } else
11034     return SDValue();
11035
11036   // The shift amount is an i32.
11037   if (EltVT.bitsGT(MVT::i32))
11038     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
11039   else if (EltVT.bitsLT(MVT::i32))
11040     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
11041
11042   // The shift amount is identical so we can do a vector shift.
11043   SDValue  ValOp = N->getOperand(0);
11044   switch (N->getOpcode()) {
11045   default:
11046     llvm_unreachable("Unknown shift opcode!");
11047     break;
11048   case ISD::SHL:
11049     if (VT == MVT::v2i64)
11050       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11051                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
11052                          ValOp, BaseShAmt);
11053     if (VT == MVT::v4i32)
11054       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11055                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
11056                          ValOp, BaseShAmt);
11057     if (VT == MVT::v8i16)
11058       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11059                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
11060                          ValOp, BaseShAmt);
11061     break;
11062   case ISD::SRA:
11063     if (VT == MVT::v4i32)
11064       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11065                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
11066                          ValOp, BaseShAmt);
11067     if (VT == MVT::v8i16)
11068       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11069                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
11070                          ValOp, BaseShAmt);
11071     break;
11072   case ISD::SRL:
11073     if (VT == MVT::v2i64)
11074       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11075                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
11076                          ValOp, BaseShAmt);
11077     if (VT == MVT::v4i32)
11078       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11079                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
11080                          ValOp, BaseShAmt);
11081     if (VT ==  MVT::v8i16)
11082       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11083                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
11084                          ValOp, BaseShAmt);
11085     break;
11086   }
11087   return SDValue();
11088 }
11089
11090
11091 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
11092                                  TargetLowering::DAGCombinerInfo &DCI,
11093                                  const X86Subtarget *Subtarget) {
11094   if (DCI.isBeforeLegalizeOps())
11095     return SDValue();
11096
11097   // Want to form PANDN nodes, in the hopes of then easily combining them with
11098   // OR and AND nodes to form PBLEND/PSIGN.
11099   EVT VT = N->getValueType(0);
11100   if (VT != MVT::v2i64)
11101     return SDValue();
11102
11103   SDValue N0 = N->getOperand(0);
11104   SDValue N1 = N->getOperand(1);
11105   DebugLoc DL = N->getDebugLoc();
11106
11107   // Check LHS for vnot
11108   if (N0.getOpcode() == ISD::XOR &&
11109       ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
11110     return DAG.getNode(X86ISD::PANDN, DL, VT, N0.getOperand(0), N1);
11111
11112   // Check RHS for vnot
11113   if (N1.getOpcode() == ISD::XOR &&
11114       ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
11115     return DAG.getNode(X86ISD::PANDN, DL, VT, N1.getOperand(0), N0);
11116
11117   return SDValue();
11118 }
11119
11120 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
11121                                 TargetLowering::DAGCombinerInfo &DCI,
11122                                 const X86Subtarget *Subtarget) {
11123   if (DCI.isBeforeLegalizeOps())
11124     return SDValue();
11125
11126   EVT VT = N->getValueType(0);
11127   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
11128     return SDValue();
11129
11130   SDValue N0 = N->getOperand(0);
11131   SDValue N1 = N->getOperand(1);
11132
11133   // look for psign/blend
11134   if (Subtarget->hasSSSE3()) {
11135     if (VT == MVT::v2i64) {
11136       // Canonicalize pandn to RHS
11137       if (N0.getOpcode() == X86ISD::PANDN)
11138         std::swap(N0, N1);
11139       // or (and (m, x), (pandn m, y))
11140       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::PANDN) {
11141         SDValue Mask = N1.getOperand(0);
11142         SDValue X    = N1.getOperand(1);
11143         SDValue Y;
11144         if (N0.getOperand(0) == Mask)
11145           Y = N0.getOperand(1);
11146         if (N0.getOperand(1) == Mask)
11147           Y = N0.getOperand(0);
11148
11149         // Check to see if the mask appeared in both the AND and PANDN and
11150         if (!Y.getNode())
11151           return SDValue();
11152
11153         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
11154         if (Mask.getOpcode() != ISD::BITCAST ||
11155             X.getOpcode() != ISD::BITCAST ||
11156             Y.getOpcode() != ISD::BITCAST)
11157           return SDValue();
11158
11159         // Look through mask bitcast.
11160         Mask = Mask.getOperand(0);
11161         EVT MaskVT = Mask.getValueType();
11162
11163         // Validate that the Mask operand is a vector sra node.  The sra node
11164         // will be an intrinsic.
11165         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
11166           return SDValue();
11167
11168         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
11169         // there is no psrai.b
11170         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
11171         case Intrinsic::x86_sse2_psrai_w:
11172         case Intrinsic::x86_sse2_psrai_d:
11173           break;
11174         default: return SDValue();
11175         }
11176
11177         // Check that the SRA is all signbits.
11178         SDValue SraC = Mask.getOperand(2);
11179         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
11180         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
11181         if ((SraAmt + 1) != EltBits)
11182           return SDValue();
11183
11184         DebugLoc DL = N->getDebugLoc();
11185
11186         // Now we know we at least have a plendvb with the mask val.  See if
11187         // we can form a psignb/w/d.
11188         // psign = x.type == y.type == mask.type && y = sub(0, x);
11189         X = X.getOperand(0);
11190         Y = Y.getOperand(0);
11191         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
11192             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
11193             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
11194           unsigned Opc = 0;
11195           switch (EltBits) {
11196           case 8: Opc = X86ISD::PSIGNB; break;
11197           case 16: Opc = X86ISD::PSIGNW; break;
11198           case 32: Opc = X86ISD::PSIGND; break;
11199           default: break;
11200           }
11201           if (Opc) {
11202             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
11203             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
11204           }
11205         }
11206         // PBLENDVB only available on SSE 4.1
11207         if (!Subtarget->hasSSE41())
11208           return SDValue();
11209
11210         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
11211         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
11212         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
11213         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
11214         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
11215       }
11216     }
11217   }
11218
11219   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
11220   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
11221     std::swap(N0, N1);
11222   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
11223     return SDValue();
11224   if (!N0.hasOneUse() || !N1.hasOneUse())
11225     return SDValue();
11226
11227   SDValue ShAmt0 = N0.getOperand(1);
11228   if (ShAmt0.getValueType() != MVT::i8)
11229     return SDValue();
11230   SDValue ShAmt1 = N1.getOperand(1);
11231   if (ShAmt1.getValueType() != MVT::i8)
11232     return SDValue();
11233   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
11234     ShAmt0 = ShAmt0.getOperand(0);
11235   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11236     ShAmt1 = ShAmt1.getOperand(0);
11237
11238   DebugLoc DL = N->getDebugLoc();
11239   unsigned Opc = X86ISD::SHLD;
11240   SDValue Op0 = N0.getOperand(0);
11241   SDValue Op1 = N1.getOperand(0);
11242   if (ShAmt0.getOpcode() == ISD::SUB) {
11243     Opc = X86ISD::SHRD;
11244     std::swap(Op0, Op1);
11245     std::swap(ShAmt0, ShAmt1);
11246   }
11247
11248   unsigned Bits = VT.getSizeInBits();
11249   if (ShAmt1.getOpcode() == ISD::SUB) {
11250     SDValue Sum = ShAmt1.getOperand(0);
11251     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11252       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11253       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11254         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11255       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11256         return DAG.getNode(Opc, DL, VT,
11257                            Op0, Op1,
11258                            DAG.getNode(ISD::TRUNCATE, DL,
11259                                        MVT::i8, ShAmt0));
11260     }
11261   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11262     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11263     if (ShAmt0C &&
11264         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11265       return DAG.getNode(Opc, DL, VT,
11266                          N0.getOperand(0), N1.getOperand(0),
11267                          DAG.getNode(ISD::TRUNCATE, DL,
11268                                        MVT::i8, ShAmt0));
11269   }
11270
11271   return SDValue();
11272 }
11273
11274 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11275 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11276                                    const X86Subtarget *Subtarget) {
11277   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11278   // the FP state in cases where an emms may be missing.
11279   // A preferable solution to the general problem is to figure out the right
11280   // places to insert EMMS.  This qualifies as a quick hack.
11281
11282   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11283   StoreSDNode *St = cast<StoreSDNode>(N);
11284   EVT VT = St->getValue().getValueType();
11285   if (VT.getSizeInBits() != 64)
11286     return SDValue();
11287
11288   const Function *F = DAG.getMachineFunction().getFunction();
11289   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11290   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11291     && Subtarget->hasSSE2();
11292   if ((VT.isVector() ||
11293        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11294       isa<LoadSDNode>(St->getValue()) &&
11295       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11296       St->getChain().hasOneUse() && !St->isVolatile()) {
11297     SDNode* LdVal = St->getValue().getNode();
11298     LoadSDNode *Ld = 0;
11299     int TokenFactorIndex = -1;
11300     SmallVector<SDValue, 8> Ops;
11301     SDNode* ChainVal = St->getChain().getNode();
11302     // Must be a store of a load.  We currently handle two cases:  the load
11303     // is a direct child, and it's under an intervening TokenFactor.  It is
11304     // possible to dig deeper under nested TokenFactors.
11305     if (ChainVal == LdVal)
11306       Ld = cast<LoadSDNode>(St->getChain());
11307     else if (St->getValue().hasOneUse() &&
11308              ChainVal->getOpcode() == ISD::TokenFactor) {
11309       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11310         if (ChainVal->getOperand(i).getNode() == LdVal) {
11311           TokenFactorIndex = i;
11312           Ld = cast<LoadSDNode>(St->getValue());
11313         } else
11314           Ops.push_back(ChainVal->getOperand(i));
11315       }
11316     }
11317
11318     if (!Ld || !ISD::isNormalLoad(Ld))
11319       return SDValue();
11320
11321     // If this is not the MMX case, i.e. we are just turning i64 load/store
11322     // into f64 load/store, avoid the transformation if there are multiple
11323     // uses of the loaded value.
11324     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11325       return SDValue();
11326
11327     DebugLoc LdDL = Ld->getDebugLoc();
11328     DebugLoc StDL = N->getDebugLoc();
11329     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11330     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11331     // pair instead.
11332     if (Subtarget->is64Bit() || F64IsLegal) {
11333       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11334       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11335                                   Ld->getPointerInfo(), Ld->isVolatile(),
11336                                   Ld->isNonTemporal(), Ld->getAlignment());
11337       SDValue NewChain = NewLd.getValue(1);
11338       if (TokenFactorIndex != -1) {
11339         Ops.push_back(NewChain);
11340         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11341                                Ops.size());
11342       }
11343       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11344                           St->getPointerInfo(),
11345                           St->isVolatile(), St->isNonTemporal(),
11346                           St->getAlignment());
11347     }
11348
11349     // Otherwise, lower to two pairs of 32-bit loads / stores.
11350     SDValue LoAddr = Ld->getBasePtr();
11351     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11352                                  DAG.getConstant(4, MVT::i32));
11353
11354     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11355                                Ld->getPointerInfo(),
11356                                Ld->isVolatile(), Ld->isNonTemporal(),
11357                                Ld->getAlignment());
11358     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11359                                Ld->getPointerInfo().getWithOffset(4),
11360                                Ld->isVolatile(), Ld->isNonTemporal(),
11361                                MinAlign(Ld->getAlignment(), 4));
11362
11363     SDValue NewChain = LoLd.getValue(1);
11364     if (TokenFactorIndex != -1) {
11365       Ops.push_back(LoLd);
11366       Ops.push_back(HiLd);
11367       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11368                              Ops.size());
11369     }
11370
11371     LoAddr = St->getBasePtr();
11372     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11373                          DAG.getConstant(4, MVT::i32));
11374
11375     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11376                                 St->getPointerInfo(),
11377                                 St->isVolatile(), St->isNonTemporal(),
11378                                 St->getAlignment());
11379     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11380                                 St->getPointerInfo().getWithOffset(4),
11381                                 St->isVolatile(),
11382                                 St->isNonTemporal(),
11383                                 MinAlign(St->getAlignment(), 4));
11384     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11385   }
11386   return SDValue();
11387 }
11388
11389 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11390 /// X86ISD::FXOR nodes.
11391 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11392   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11393   // F[X]OR(0.0, x) -> x
11394   // F[X]OR(x, 0.0) -> x
11395   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11396     if (C->getValueAPF().isPosZero())
11397       return N->getOperand(1);
11398   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11399     if (C->getValueAPF().isPosZero())
11400       return N->getOperand(0);
11401   return SDValue();
11402 }
11403
11404 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11405 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11406   // FAND(0.0, x) -> 0.0
11407   // FAND(x, 0.0) -> 0.0
11408   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11409     if (C->getValueAPF().isPosZero())
11410       return N->getOperand(0);
11411   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11412     if (C->getValueAPF().isPosZero())
11413       return N->getOperand(1);
11414   return SDValue();
11415 }
11416
11417 static SDValue PerformBTCombine(SDNode *N,
11418                                 SelectionDAG &DAG,
11419                                 TargetLowering::DAGCombinerInfo &DCI) {
11420   // BT ignores high bits in the bit index operand.
11421   SDValue Op1 = N->getOperand(1);
11422   if (Op1.hasOneUse()) {
11423     unsigned BitWidth = Op1.getValueSizeInBits();
11424     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11425     APInt KnownZero, KnownOne;
11426     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11427                                           !DCI.isBeforeLegalizeOps());
11428     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11429     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11430         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11431       DCI.CommitTargetLoweringOpt(TLO);
11432   }
11433   return SDValue();
11434 }
11435
11436 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11437   SDValue Op = N->getOperand(0);
11438   if (Op.getOpcode() == ISD::BITCAST)
11439     Op = Op.getOperand(0);
11440   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11441   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11442       VT.getVectorElementType().getSizeInBits() ==
11443       OpVT.getVectorElementType().getSizeInBits()) {
11444     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
11445   }
11446   return SDValue();
11447 }
11448
11449 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11450   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11451   //           (and (i32 x86isd::setcc_carry), 1)
11452   // This eliminates the zext. This transformation is necessary because
11453   // ISD::SETCC is always legalized to i8.
11454   DebugLoc dl = N->getDebugLoc();
11455   SDValue N0 = N->getOperand(0);
11456   EVT VT = N->getValueType(0);
11457   if (N0.getOpcode() == ISD::AND &&
11458       N0.hasOneUse() &&
11459       N0.getOperand(0).hasOneUse()) {
11460     SDValue N00 = N0.getOperand(0);
11461     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11462       return SDValue();
11463     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11464     if (!C || C->getZExtValue() != 1)
11465       return SDValue();
11466     return DAG.getNode(ISD::AND, dl, VT,
11467                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11468                                    N00.getOperand(0), N00.getOperand(1)),
11469                        DAG.getConstant(1, VT));
11470   }
11471
11472   return SDValue();
11473 }
11474
11475 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
11476 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
11477   unsigned X86CC = N->getConstantOperandVal(0);
11478   SDValue EFLAG = N->getOperand(1);
11479   DebugLoc DL = N->getDebugLoc();
11480
11481   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
11482   // a zext and produces an all-ones bit which is more useful than 0/1 in some
11483   // cases.
11484   if (X86CC == X86::COND_B)
11485     return DAG.getNode(ISD::AND, DL, MVT::i8,
11486                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
11487                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
11488                        DAG.getConstant(1, MVT::i8));
11489
11490   return SDValue();
11491 }
11492
11493 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
11494 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
11495                                  X86TargetLowering::DAGCombinerInfo &DCI) {
11496   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
11497   // the result is either zero or one (depending on the input carry bit).
11498   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
11499   if (X86::isZeroNode(N->getOperand(0)) &&
11500       X86::isZeroNode(N->getOperand(1)) &&
11501       // We don't have a good way to replace an EFLAGS use, so only do this when
11502       // dead right now.
11503       SDValue(N, 1).use_empty()) {
11504     DebugLoc DL = N->getDebugLoc();
11505     EVT VT = N->getValueType(0);
11506     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
11507     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
11508                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
11509                                            DAG.getConstant(X86::COND_B,MVT::i8),
11510                                            N->getOperand(2)),
11511                                DAG.getConstant(1, VT));
11512     return DCI.CombineTo(N, Res1, CarryOut);
11513   }
11514
11515   return SDValue();
11516 }
11517
11518 // fold (add Y, (sete  X, 0)) -> adc  0, Y
11519 //      (add Y, (setne X, 0)) -> sbb -1, Y
11520 //      (sub (sete  X, 0), Y) -> sbb  0, Y
11521 //      (sub (setne X, 0), Y) -> adc -1, Y
11522 static SDValue OptimizeConditonalInDecrement(SDNode *N, SelectionDAG &DAG) {
11523   DebugLoc DL = N->getDebugLoc();
11524
11525   // Look through ZExts.
11526   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
11527   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
11528     return SDValue();
11529
11530   SDValue SetCC = Ext.getOperand(0);
11531   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
11532     return SDValue();
11533
11534   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
11535   if (CC != X86::COND_E && CC != X86::COND_NE)
11536     return SDValue();
11537
11538   SDValue Cmp = SetCC.getOperand(1);
11539   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
11540       !X86::isZeroNode(Cmp.getOperand(1)))
11541     return SDValue();
11542
11543   SDValue CmpOp0 = Cmp.getOperand(0);
11544   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
11545                                DAG.getConstant(1, CmpOp0.getValueType()));
11546
11547   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
11548   if (CC == X86::COND_NE)
11549     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
11550                        DL, OtherVal.getValueType(), OtherVal,
11551                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
11552   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
11553                      DL, OtherVal.getValueType(), OtherVal,
11554                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
11555 }
11556
11557 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11558                                              DAGCombinerInfo &DCI) const {
11559   SelectionDAG &DAG = DCI.DAG;
11560   switch (N->getOpcode()) {
11561   default: break;
11562   case ISD::EXTRACT_VECTOR_ELT:
11563     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11564   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11565   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11566   case ISD::ADD:
11567   case ISD::SUB:            return OptimizeConditonalInDecrement(N, DAG);
11568   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
11569   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11570   case ISD::SHL:
11571   case ISD::SRA:
11572   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11573   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
11574   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11575   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11576   case X86ISD::FXOR:
11577   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11578   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11579   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11580   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11581   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11582   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
11583   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11584   case X86ISD::SHUFPD:
11585   case X86ISD::PALIGN:
11586   case X86ISD::PUNPCKHBW:
11587   case X86ISD::PUNPCKHWD:
11588   case X86ISD::PUNPCKHDQ:
11589   case X86ISD::PUNPCKHQDQ:
11590   case X86ISD::UNPCKHPS:
11591   case X86ISD::UNPCKHPD:
11592   case X86ISD::PUNPCKLBW:
11593   case X86ISD::PUNPCKLWD:
11594   case X86ISD::PUNPCKLDQ:
11595   case X86ISD::PUNPCKLQDQ:
11596   case X86ISD::UNPCKLPS:
11597   case X86ISD::UNPCKLPD:
11598   case X86ISD::MOVHLPS:
11599   case X86ISD::MOVLHPS:
11600   case X86ISD::PSHUFD:
11601   case X86ISD::PSHUFHW:
11602   case X86ISD::PSHUFLW:
11603   case X86ISD::MOVSS:
11604   case X86ISD::MOVSD:
11605   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
11606   }
11607
11608   return SDValue();
11609 }
11610
11611 /// isTypeDesirableForOp - Return true if the target has native support for
11612 /// the specified value type and it is 'desirable' to use the type for the
11613 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11614 /// instruction encodings are longer and some i16 instructions are slow.
11615 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
11616   if (!isTypeLegal(VT))
11617     return false;
11618   if (VT != MVT::i16)
11619     return true;
11620
11621   switch (Opc) {
11622   default:
11623     return true;
11624   case ISD::LOAD:
11625   case ISD::SIGN_EXTEND:
11626   case ISD::ZERO_EXTEND:
11627   case ISD::ANY_EXTEND:
11628   case ISD::SHL:
11629   case ISD::SRL:
11630   case ISD::SUB:
11631   case ISD::ADD:
11632   case ISD::MUL:
11633   case ISD::AND:
11634   case ISD::OR:
11635   case ISD::XOR:
11636     return false;
11637   }
11638 }
11639
11640 /// IsDesirableToPromoteOp - This method query the target whether it is
11641 /// beneficial for dag combiner to promote the specified node. If true, it
11642 /// should return the desired promotion type by reference.
11643 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11644   EVT VT = Op.getValueType();
11645   if (VT != MVT::i16)
11646     return false;
11647
11648   bool Promote = false;
11649   bool Commute = false;
11650   switch (Op.getOpcode()) {
11651   default: break;
11652   case ISD::LOAD: {
11653     LoadSDNode *LD = cast<LoadSDNode>(Op);
11654     // If the non-extending load has a single use and it's not live out, then it
11655     // might be folded.
11656     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11657                                                      Op.hasOneUse()*/) {
11658       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11659              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11660         // The only case where we'd want to promote LOAD (rather then it being
11661         // promoted as an operand is when it's only use is liveout.
11662         if (UI->getOpcode() != ISD::CopyToReg)
11663           return false;
11664       }
11665     }
11666     Promote = true;
11667     break;
11668   }
11669   case ISD::SIGN_EXTEND:
11670   case ISD::ZERO_EXTEND:
11671   case ISD::ANY_EXTEND:
11672     Promote = true;
11673     break;
11674   case ISD::SHL:
11675   case ISD::SRL: {
11676     SDValue N0 = Op.getOperand(0);
11677     // Look out for (store (shl (load), x)).
11678     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11679       return false;
11680     Promote = true;
11681     break;
11682   }
11683   case ISD::ADD:
11684   case ISD::MUL:
11685   case ISD::AND:
11686   case ISD::OR:
11687   case ISD::XOR:
11688     Commute = true;
11689     // fallthrough
11690   case ISD::SUB: {
11691     SDValue N0 = Op.getOperand(0);
11692     SDValue N1 = Op.getOperand(1);
11693     if (!Commute && MayFoldLoad(N1))
11694       return false;
11695     // Avoid disabling potential load folding opportunities.
11696     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11697       return false;
11698     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11699       return false;
11700     Promote = true;
11701   }
11702   }
11703
11704   PVT = MVT::i32;
11705   return Promote;
11706 }
11707
11708 //===----------------------------------------------------------------------===//
11709 //                           X86 Inline Assembly Support
11710 //===----------------------------------------------------------------------===//
11711
11712 static bool LowerToBSwap(CallInst *CI) {
11713   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11714   // we will turn this bswap into something that will be lowered to logical ops
11715   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11716   // so don't worry about this.
11717
11718   // Verify this is a simple bswap.
11719   if (CI->getNumArgOperands() != 1 ||
11720       CI->getType() != CI->getArgOperand(0)->getType() ||
11721       !CI->getType()->isIntegerTy())
11722     return false;
11723
11724   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11725   if (!Ty || Ty->getBitWidth() % 16 != 0)
11726     return false;
11727
11728   // Okay, we can do this xform, do so now.
11729   const Type *Tys[] = { Ty };
11730   Module *M = CI->getParent()->getParent()->getParent();
11731   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11732
11733   Value *Op = CI->getArgOperand(0);
11734   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11735
11736   CI->replaceAllUsesWith(Op);
11737   CI->eraseFromParent();
11738   return true;
11739 }
11740
11741 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11742   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11743   InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
11744
11745   std::string AsmStr = IA->getAsmString();
11746
11747   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11748   SmallVector<StringRef, 4> AsmPieces;
11749   SplitString(AsmStr, AsmPieces, ";\n");
11750
11751   switch (AsmPieces.size()) {
11752   default: return false;
11753   case 1:
11754     AsmStr = AsmPieces[0];
11755     AsmPieces.clear();
11756     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11757
11758     // bswap $0
11759     if (AsmPieces.size() == 2 &&
11760         (AsmPieces[0] == "bswap" ||
11761          AsmPieces[0] == "bswapq" ||
11762          AsmPieces[0] == "bswapl") &&
11763         (AsmPieces[1] == "$0" ||
11764          AsmPieces[1] == "${0:q}")) {
11765       // No need to check constraints, nothing other than the equivalent of
11766       // "=r,0" would be valid here.
11767       return LowerToBSwap(CI);
11768     }
11769     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11770     if (CI->getType()->isIntegerTy(16) &&
11771         AsmPieces.size() == 3 &&
11772         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11773         AsmPieces[1] == "$$8," &&
11774         AsmPieces[2] == "${0:w}" &&
11775         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11776       AsmPieces.clear();
11777       const std::string &Constraints = IA->getConstraintString();
11778       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11779       std::sort(AsmPieces.begin(), AsmPieces.end());
11780       if (AsmPieces.size() == 4 &&
11781           AsmPieces[0] == "~{cc}" &&
11782           AsmPieces[1] == "~{dirflag}" &&
11783           AsmPieces[2] == "~{flags}" &&
11784           AsmPieces[3] == "~{fpsr}") {
11785         return LowerToBSwap(CI);
11786       }
11787     }
11788     break;
11789   case 3:
11790     if (CI->getType()->isIntegerTy(32) &&
11791         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11792       SmallVector<StringRef, 4> Words;
11793       SplitString(AsmPieces[0], Words, " \t,");
11794       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
11795           Words[2] == "${0:w}") {
11796         Words.clear();
11797         SplitString(AsmPieces[1], Words, " \t,");
11798         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
11799             Words[2] == "$0") {
11800           Words.clear();
11801           SplitString(AsmPieces[2], Words, " \t,");
11802           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
11803               Words[2] == "${0:w}") {
11804             AsmPieces.clear();
11805             const std::string &Constraints = IA->getConstraintString();
11806             SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11807             std::sort(AsmPieces.begin(), AsmPieces.end());
11808             if (AsmPieces.size() == 4 &&
11809                 AsmPieces[0] == "~{cc}" &&
11810                 AsmPieces[1] == "~{dirflag}" &&
11811                 AsmPieces[2] == "~{flags}" &&
11812                 AsmPieces[3] == "~{fpsr}") {
11813               return LowerToBSwap(CI);
11814             }
11815           }
11816         }
11817       }
11818     }
11819     if (CI->getType()->isIntegerTy(64) &&
11820         Constraints.size() >= 2 &&
11821         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11822         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11823       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11824       SmallVector<StringRef, 4> Words;
11825       SplitString(AsmPieces[0], Words, " \t");
11826       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11827         Words.clear();
11828         SplitString(AsmPieces[1], Words, " \t");
11829         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11830           Words.clear();
11831           SplitString(AsmPieces[2], Words, " \t,");
11832           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11833               Words[2] == "%edx") {
11834             return LowerToBSwap(CI);
11835           }
11836         }
11837       }
11838     }
11839     break;
11840   }
11841   return false;
11842 }
11843
11844
11845
11846 /// getConstraintType - Given a constraint letter, return the type of
11847 /// constraint it is for this target.
11848 X86TargetLowering::ConstraintType
11849 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11850   if (Constraint.size() == 1) {
11851     switch (Constraint[0]) {
11852     case 'R':
11853     case 'q':
11854     case 'Q':
11855     case 'f':
11856     case 't':
11857     case 'u':
11858     case 'y':
11859     case 'x':
11860     case 'Y':
11861       return C_RegisterClass;
11862     case 'a':
11863     case 'b':
11864     case 'c':
11865     case 'd':
11866     case 'S':
11867     case 'D':
11868     case 'A':
11869       return C_Register;
11870     case 'I':
11871     case 'J':
11872     case 'K':
11873     case 'L':
11874     case 'M':
11875     case 'N':
11876     case 'G':
11877     case 'C':
11878     case 'e':
11879     case 'Z':
11880       return C_Other;
11881     default:
11882       break;
11883     }
11884   }
11885   return TargetLowering::getConstraintType(Constraint);
11886 }
11887
11888 /// Examine constraint type and operand type and determine a weight value.
11889 /// This object must already have been set up with the operand type
11890 /// and the current alternative constraint selected.
11891 TargetLowering::ConstraintWeight
11892   X86TargetLowering::getSingleConstraintMatchWeight(
11893     AsmOperandInfo &info, const char *constraint) const {
11894   ConstraintWeight weight = CW_Invalid;
11895   Value *CallOperandVal = info.CallOperandVal;
11896     // If we don't have a value, we can't do a match,
11897     // but allow it at the lowest weight.
11898   if (CallOperandVal == NULL)
11899     return CW_Default;
11900   const Type *type = CallOperandVal->getType();
11901   // Look at the constraint type.
11902   switch (*constraint) {
11903   default:
11904     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11905   case 'R':
11906   case 'q':
11907   case 'Q':
11908   case 'a':
11909   case 'b':
11910   case 'c':
11911   case 'd':
11912   case 'S':
11913   case 'D':
11914   case 'A':
11915     if (CallOperandVal->getType()->isIntegerTy())
11916       weight = CW_SpecificReg;
11917     break;
11918   case 'f':
11919   case 't':
11920   case 'u':
11921       if (type->isFloatingPointTy())
11922         weight = CW_SpecificReg;
11923       break;
11924   case 'y':
11925       if (type->isX86_MMXTy() && Subtarget->hasMMX())
11926         weight = CW_SpecificReg;
11927       break;
11928   case 'x':
11929   case 'Y':
11930     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
11931       weight = CW_Register;
11932     break;
11933   case 'I':
11934     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11935       if (C->getZExtValue() <= 31)
11936         weight = CW_Constant;
11937     }
11938     break;
11939   case 'J':
11940     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11941       if (C->getZExtValue() <= 63)
11942         weight = CW_Constant;
11943     }
11944     break;
11945   case 'K':
11946     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11947       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
11948         weight = CW_Constant;
11949     }
11950     break;
11951   case 'L':
11952     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11953       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
11954         weight = CW_Constant;
11955     }
11956     break;
11957   case 'M':
11958     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11959       if (C->getZExtValue() <= 3)
11960         weight = CW_Constant;
11961     }
11962     break;
11963   case 'N':
11964     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11965       if (C->getZExtValue() <= 0xff)
11966         weight = CW_Constant;
11967     }
11968     break;
11969   case 'G':
11970   case 'C':
11971     if (dyn_cast<ConstantFP>(CallOperandVal)) {
11972       weight = CW_Constant;
11973     }
11974     break;
11975   case 'e':
11976     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11977       if ((C->getSExtValue() >= -0x80000000LL) &&
11978           (C->getSExtValue() <= 0x7fffffffLL))
11979         weight = CW_Constant;
11980     }
11981     break;
11982   case 'Z':
11983     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
11984       if (C->getZExtValue() <= 0xffffffff)
11985         weight = CW_Constant;
11986     }
11987     break;
11988   }
11989   return weight;
11990 }
11991
11992 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11993 /// with another that has more specific requirements based on the type of the
11994 /// corresponding operand.
11995 const char *X86TargetLowering::
11996 LowerXConstraint(EVT ConstraintVT) const {
11997   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11998   // 'f' like normal targets.
11999   if (ConstraintVT.isFloatingPoint()) {
12000     if (Subtarget->hasXMMInt())
12001       return "Y";
12002     if (Subtarget->hasXMM())
12003       return "x";
12004   }
12005
12006   return TargetLowering::LowerXConstraint(ConstraintVT);
12007 }
12008
12009 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
12010 /// vector.  If it is invalid, don't add anything to Ops.
12011 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
12012                                                      char Constraint,
12013                                                      std::vector<SDValue>&Ops,
12014                                                      SelectionDAG &DAG) const {
12015   SDValue Result(0, 0);
12016
12017   switch (Constraint) {
12018   default: break;
12019   case 'I':
12020     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12021       if (C->getZExtValue() <= 31) {
12022         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12023         break;
12024       }
12025     }
12026     return;
12027   case 'J':
12028     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12029       if (C->getZExtValue() <= 63) {
12030         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12031         break;
12032       }
12033     }
12034     return;
12035   case 'K':
12036     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12037       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
12038         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12039         break;
12040       }
12041     }
12042     return;
12043   case 'N':
12044     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12045       if (C->getZExtValue() <= 255) {
12046         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12047         break;
12048       }
12049     }
12050     return;
12051   case 'e': {
12052     // 32-bit signed value
12053     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12054       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12055                                            C->getSExtValue())) {
12056         // Widen to 64 bits here to get it sign extended.
12057         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
12058         break;
12059       }
12060     // FIXME gcc accepts some relocatable values here too, but only in certain
12061     // memory models; it's complicated.
12062     }
12063     return;
12064   }
12065   case 'Z': {
12066     // 32-bit unsigned value
12067     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12068       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12069                                            C->getZExtValue())) {
12070         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12071         break;
12072       }
12073     }
12074     // FIXME gcc accepts some relocatable values here too, but only in certain
12075     // memory models; it's complicated.
12076     return;
12077   }
12078   case 'i': {
12079     // Literal immediates are always ok.
12080     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
12081       // Widen to 64 bits here to get it sign extended.
12082       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
12083       break;
12084     }
12085
12086     // In any sort of PIC mode addresses need to be computed at runtime by
12087     // adding in a register or some sort of table lookup.  These can't
12088     // be used as immediates.
12089     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
12090       return;
12091
12092     // If we are in non-pic codegen mode, we allow the address of a global (with
12093     // an optional displacement) to be used with 'i'.
12094     GlobalAddressSDNode *GA = 0;
12095     int64_t Offset = 0;
12096
12097     // Match either (GA), (GA+C), (GA+C1+C2), etc.
12098     while (1) {
12099       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
12100         Offset += GA->getOffset();
12101         break;
12102       } else if (Op.getOpcode() == ISD::ADD) {
12103         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12104           Offset += C->getZExtValue();
12105           Op = Op.getOperand(0);
12106           continue;
12107         }
12108       } else if (Op.getOpcode() == ISD::SUB) {
12109         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12110           Offset += -C->getZExtValue();
12111           Op = Op.getOperand(0);
12112           continue;
12113         }
12114       }
12115
12116       // Otherwise, this isn't something we can handle, reject it.
12117       return;
12118     }
12119
12120     const GlobalValue *GV = GA->getGlobal();
12121     // If we require an extra load to get this address, as in PIC mode, we
12122     // can't accept it.
12123     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
12124                                                         getTargetMachine())))
12125       return;
12126
12127     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
12128                                         GA->getValueType(0), Offset);
12129     break;
12130   }
12131   }
12132
12133   if (Result.getNode()) {
12134     Ops.push_back(Result);
12135     return;
12136   }
12137   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
12138 }
12139
12140 std::vector<unsigned> X86TargetLowering::
12141 getRegClassForInlineAsmConstraint(const std::string &Constraint,
12142                                   EVT VT) const {
12143   if (Constraint.size() == 1) {
12144     // FIXME: not handling fp-stack yet!
12145     switch (Constraint[0]) {      // GCC X86 Constraint Letters
12146     default: break;  // Unknown constraint letter
12147     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
12148       if (Subtarget->is64Bit()) {
12149         if (VT == MVT::i32)
12150           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
12151                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
12152                                        X86::R10D,X86::R11D,X86::R12D,
12153                                        X86::R13D,X86::R14D,X86::R15D,
12154                                        X86::EBP, X86::ESP, 0);
12155         else if (VT == MVT::i16)
12156           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
12157                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
12158                                        X86::R10W,X86::R11W,X86::R12W,
12159                                        X86::R13W,X86::R14W,X86::R15W,
12160                                        X86::BP,  X86::SP, 0);
12161         else if (VT == MVT::i8)
12162           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
12163                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
12164                                        X86::R10B,X86::R11B,X86::R12B,
12165                                        X86::R13B,X86::R14B,X86::R15B,
12166                                        X86::BPL, X86::SPL, 0);
12167
12168         else if (VT == MVT::i64)
12169           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
12170                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
12171                                        X86::R10, X86::R11, X86::R12,
12172                                        X86::R13, X86::R14, X86::R15,
12173                                        X86::RBP, X86::RSP, 0);
12174
12175         break;
12176       }
12177       // 32-bit fallthrough
12178     case 'Q':   // Q_REGS
12179       if (VT == MVT::i32)
12180         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
12181       else if (VT == MVT::i16)
12182         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
12183       else if (VT == MVT::i8)
12184         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
12185       else if (VT == MVT::i64)
12186         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
12187       break;
12188     }
12189   }
12190
12191   return std::vector<unsigned>();
12192 }
12193
12194 std::pair<unsigned, const TargetRegisterClass*>
12195 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
12196                                                 EVT VT) const {
12197   // First, see if this is a constraint that directly corresponds to an LLVM
12198   // register class.
12199   if (Constraint.size() == 1) {
12200     // GCC Constraint Letters
12201     switch (Constraint[0]) {
12202     default: break;
12203     case 'r':   // GENERAL_REGS
12204     case 'l':   // INDEX_REGS
12205       if (VT == MVT::i8)
12206         return std::make_pair(0U, X86::GR8RegisterClass);
12207       if (VT == MVT::i16)
12208         return std::make_pair(0U, X86::GR16RegisterClass);
12209       if (VT == MVT::i32 || !Subtarget->is64Bit())
12210         return std::make_pair(0U, X86::GR32RegisterClass);
12211       return std::make_pair(0U, X86::GR64RegisterClass);
12212     case 'R':   // LEGACY_REGS
12213       if (VT == MVT::i8)
12214         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
12215       if (VT == MVT::i16)
12216         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
12217       if (VT == MVT::i32 || !Subtarget->is64Bit())
12218         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
12219       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
12220     case 'f':  // FP Stack registers.
12221       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
12222       // value to the correct fpstack register class.
12223       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
12224         return std::make_pair(0U, X86::RFP32RegisterClass);
12225       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
12226         return std::make_pair(0U, X86::RFP64RegisterClass);
12227       return std::make_pair(0U, X86::RFP80RegisterClass);
12228     case 'y':   // MMX_REGS if MMX allowed.
12229       if (!Subtarget->hasMMX()) break;
12230       return std::make_pair(0U, X86::VR64RegisterClass);
12231     case 'Y':   // SSE_REGS if SSE2 allowed
12232       if (!Subtarget->hasXMMInt()) break;
12233       // FALL THROUGH.
12234     case 'x':   // SSE_REGS if SSE1 allowed
12235       if (!Subtarget->hasXMM()) break;
12236
12237       switch (VT.getSimpleVT().SimpleTy) {
12238       default: break;
12239       // Scalar SSE types.
12240       case MVT::f32:
12241       case MVT::i32:
12242         return std::make_pair(0U, X86::FR32RegisterClass);
12243       case MVT::f64:
12244       case MVT::i64:
12245         return std::make_pair(0U, X86::FR64RegisterClass);
12246       // Vector types.
12247       case MVT::v16i8:
12248       case MVT::v8i16:
12249       case MVT::v4i32:
12250       case MVT::v2i64:
12251       case MVT::v4f32:
12252       case MVT::v2f64:
12253         return std::make_pair(0U, X86::VR128RegisterClass);
12254       }
12255       break;
12256     }
12257   }
12258
12259   // Use the default implementation in TargetLowering to convert the register
12260   // constraint into a member of a register class.
12261   std::pair<unsigned, const TargetRegisterClass*> Res;
12262   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
12263
12264   // Not found as a standard register?
12265   if (Res.second == 0) {
12266     // Map st(0) -> st(7) -> ST0
12267     if (Constraint.size() == 7 && Constraint[0] == '{' &&
12268         tolower(Constraint[1]) == 's' &&
12269         tolower(Constraint[2]) == 't' &&
12270         Constraint[3] == '(' &&
12271         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
12272         Constraint[5] == ')' &&
12273         Constraint[6] == '}') {
12274
12275       Res.first = X86::ST0+Constraint[4]-'0';
12276       Res.second = X86::RFP80RegisterClass;
12277       return Res;
12278     }
12279
12280     // GCC allows "st(0)" to be called just plain "st".
12281     if (StringRef("{st}").equals_lower(Constraint)) {
12282       Res.first = X86::ST0;
12283       Res.second = X86::RFP80RegisterClass;
12284       return Res;
12285     }
12286
12287     // flags -> EFLAGS
12288     if (StringRef("{flags}").equals_lower(Constraint)) {
12289       Res.first = X86::EFLAGS;
12290       Res.second = X86::CCRRegisterClass;
12291       return Res;
12292     }
12293
12294     // 'A' means EAX + EDX.
12295     if (Constraint == "A") {
12296       Res.first = X86::EAX;
12297       Res.second = X86::GR32_ADRegisterClass;
12298       return Res;
12299     }
12300     return Res;
12301   }
12302
12303   // Otherwise, check to see if this is a register class of the wrong value
12304   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
12305   // turn into {ax},{dx}.
12306   if (Res.second->hasType(VT))
12307     return Res;   // Correct type already, nothing to do.
12308
12309   // All of the single-register GCC register classes map their values onto
12310   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
12311   // really want an 8-bit or 32-bit register, map to the appropriate register
12312   // class and return the appropriate register.
12313   if (Res.second == X86::GR16RegisterClass) {
12314     if (VT == MVT::i8) {
12315       unsigned DestReg = 0;
12316       switch (Res.first) {
12317       default: break;
12318       case X86::AX: DestReg = X86::AL; break;
12319       case X86::DX: DestReg = X86::DL; break;
12320       case X86::CX: DestReg = X86::CL; break;
12321       case X86::BX: DestReg = X86::BL; break;
12322       }
12323       if (DestReg) {
12324         Res.first = DestReg;
12325         Res.second = X86::GR8RegisterClass;
12326       }
12327     } else if (VT == MVT::i32) {
12328       unsigned DestReg = 0;
12329       switch (Res.first) {
12330       default: break;
12331       case X86::AX: DestReg = X86::EAX; break;
12332       case X86::DX: DestReg = X86::EDX; break;
12333       case X86::CX: DestReg = X86::ECX; break;
12334       case X86::BX: DestReg = X86::EBX; break;
12335       case X86::SI: DestReg = X86::ESI; break;
12336       case X86::DI: DestReg = X86::EDI; break;
12337       case X86::BP: DestReg = X86::EBP; break;
12338       case X86::SP: DestReg = X86::ESP; break;
12339       }
12340       if (DestReg) {
12341         Res.first = DestReg;
12342         Res.second = X86::GR32RegisterClass;
12343       }
12344     } else if (VT == MVT::i64) {
12345       unsigned DestReg = 0;
12346       switch (Res.first) {
12347       default: break;
12348       case X86::AX: DestReg = X86::RAX; break;
12349       case X86::DX: DestReg = X86::RDX; break;
12350       case X86::CX: DestReg = X86::RCX; break;
12351       case X86::BX: DestReg = X86::RBX; break;
12352       case X86::SI: DestReg = X86::RSI; break;
12353       case X86::DI: DestReg = X86::RDI; break;
12354       case X86::BP: DestReg = X86::RBP; break;
12355       case X86::SP: DestReg = X86::RSP; break;
12356       }
12357       if (DestReg) {
12358         Res.first = DestReg;
12359         Res.second = X86::GR64RegisterClass;
12360       }
12361     }
12362   } else if (Res.second == X86::FR32RegisterClass ||
12363              Res.second == X86::FR64RegisterClass ||
12364              Res.second == X86::VR128RegisterClass) {
12365     // Handle references to XMM physical registers that got mapped into the
12366     // wrong class.  This can happen with constraints like {xmm0} where the
12367     // target independent register mapper will just pick the first match it can
12368     // find, ignoring the required type.
12369     if (VT == MVT::f32)
12370       Res.second = X86::FR32RegisterClass;
12371     else if (VT == MVT::f64)
12372       Res.second = X86::FR64RegisterClass;
12373     else if (X86::VR128RegisterClass->hasType(VT))
12374       Res.second = X86::VR128RegisterClass;
12375   }
12376
12377   return Res;
12378 }