lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl);
  49
  50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  51   : TargetLowering(TM) {
  52   Subtarget = &TM.getSubtarget<X86Subtarget>();
  53   X86ScalarSSEf64 = Subtarget->hasSSE2();
  54   X86ScalarSSEf32 = Subtarget->hasSSE1();
  55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  56
  57   bool Fast = false;
  58
  59   RegInfo = TM.getRegisterInfo();
  60   TD = getTargetData();
  61
  62   // Set up the TargetLowering object.
  63
  64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  65   setShiftAmountType(MVT::i8);
  66   setBooleanContents(ZeroOrOneBooleanContent);
  67   setSchedulingPreference(SchedulingForRegPressure);
  68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 118   } else {
 119     if (X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122
 123       // We have faster algorithm for ui32->single only.
 124       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125     } else
 126       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 127   }
 128
 129   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 130   // this operation.
 131   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 132   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 133   // SSE has no i16 to fp conversion, only i32
 134   if (X86ScalarSSEf32) {
 135     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136     // f32 and f64 cases are Legal, f80 case is not
 137     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138   } else {
 139     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141   }
 142
 143   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 144   // are Legal, f80 is custom lowered.
 145   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 146   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 147
 148   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 149   // this operation.
 150   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 151   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 152
 153   if (X86ScalarSSEf32) {
 154     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 155     // f32 and f64 cases are Legal, f80 case is not
 156     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 157   } else {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 159     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 160   }
 161
 162   // Handle FP_TO_UINT by promoting the destination to a larger signed
 163   // conversion.
 164   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 165   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 166   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 167
 168   if (Subtarget->is64Bit()) {
 169     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 170     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 171   } else {
 172     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 173       // Expand FP_TO_UINT into a select.
 174       // FIXME: We would like to use a Custom expander here eventually to do
 175       // the optimal thing for SSE vs. the default expansion in the legalizer.
 176       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 177     else
 178       // With SSE3 we can use fisttpll to convert to a signed i64.
 179       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 180   }
 181
 182   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 183   if (!X86ScalarSSEf64) {
 184     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 185     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 186   }
 187
 188   // Scalar integer divide and remainder are lowered to use operations that
 189   // produce two results, to match the available instructions. This exposes
 190   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 191   // into a single instruction.
 192   //
 193   // Scalar integer multiply-high is also lowered to use two-result
 194   // operations, to match the available instructions. However, plain multiply
 195   // (low) operations are left as Legal, as there are single-result
 196   // instructions for this in x86. Using the two-result multiply instructions
 197   // when both high and low results are needed must be arranged by dagcombine.
 198   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 199   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 200   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 201   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 202   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 203   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 205   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 206   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 207   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 208   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 209   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 211   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 212   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 213   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 214   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 215   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 217   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 218   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 219   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 220   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 221   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 222
 223   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 224   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 225   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 226   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 227   if (Subtarget->is64Bit())
 228     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 230   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 231   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 232   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 233   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 234   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 235   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 236   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 237
 238   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 239   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 240   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 241   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 242   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 243   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 244   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 245   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 246   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 247   if (Subtarget->is64Bit()) {
 248     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 249     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 250     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 251   }
 252
 253   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 254   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 255
 256   // These should be promoted to a larger select which is supported.
 257   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 258   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 259   // X86 wants to expand cmov itself.
 260   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 261   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 262   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 263   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 264   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 265   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 266   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 267   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 268   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 269   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 271   if (Subtarget->is64Bit()) {
 272     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 273     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 274   }
 275   // X86 ret instruction may pop stack.
 276   setOperationAction(ISD::RET             , MVT::Other, Custom);
 277   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 278
 279   // Darwin ABI issue.
 280   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 281   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 282   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 283   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 284   if (Subtarget->is64Bit())
 285     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 286   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 289     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 290     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 291     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 292   }
 293   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 294   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 295   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 296   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 297   if (Subtarget->is64Bit()) {
 298     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 299     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 300     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 301   }
 302
 303   if (Subtarget->hasSSE1())
 304     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 305
 306   if (!Subtarget->hasSSE2())
 307     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 308
 309   // Expand certain atomics
 310   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 311   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 312   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 313   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 314
 315   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 319
 320   if (!Subtarget->is64Bit()) {
 321     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 322     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 323     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 324     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 325     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 326     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 328   }
 329
 330   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 331   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 332   // FIXME - use subtarget debug flags
 333   if (!Subtarget->isTargetDarwin() &&
 334       !Subtarget->isTargetELF() &&
 335       !Subtarget->isTargetCygMing()) {
 336     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 337     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 338   }
 339
 340   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 341   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 342   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 343   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 344   if (Subtarget->is64Bit()) {
 345     setExceptionPointerRegister(X86::RAX);
 346     setExceptionSelectorRegister(X86::RDX);
 347   } else {
 348     setExceptionPointerRegister(X86::EAX);
 349     setExceptionSelectorRegister(X86::EDX);
 350   }
 351   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 352   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 353
 354   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 355
 356   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 357
 358   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 359   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 360   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 361   if (Subtarget->is64Bit()) {
 362     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 363     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 364   } else {
 365     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 366     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 367   }
 368
 369   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 370   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 371   if (Subtarget->is64Bit())
 372     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 373   if (Subtarget->isTargetCygMing())
 374     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 375   else
 376     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 377
 378   if (!UseSoftFloat && X86ScalarSSEf64) {
 379     // f32 and f64 use SSE.
 380     // Set up the FP register classes.
 381     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 382     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 383
 384     // Use ANDPD to simulate FABS.
 385     setOperationAction(ISD::FABS , MVT::f64, Custom);
 386     setOperationAction(ISD::FABS , MVT::f32, Custom);
 387
 388     // Use XORP to simulate FNEG.
 389     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 390     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 391
 392     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 393     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 394     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 395
 396     // We don't support sin/cos/fmod
 397     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 398     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 399     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 400     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 401
 402     // Expand FP immediates into loads from the stack, except for the special
 403     // cases we handle.
 404     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 405     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 406
 407     // Floating truncations from f80 and extensions to f80 go through memory.
 408     // If optimizing, we lie about this though and handle it in
 409     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 410     if (Fast) {
 411       setConvertAction(MVT::f32, MVT::f80, Expand);
 412       setConvertAction(MVT::f64, MVT::f80, Expand);
 413       setConvertAction(MVT::f80, MVT::f32, Expand);
 414       setConvertAction(MVT::f80, MVT::f64, Expand);
 415     }
 416   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 417     // Use SSE for f32, x87 for f64.
 418     // Set up the FP register classes.
 419     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 420     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 421
 422     // Use ANDPS to simulate FABS.
 423     setOperationAction(ISD::FABS , MVT::f32, Custom);
 424
 425     // Use XORP to simulate FNEG.
 426     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 427
 428     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 429
 430     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 431     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 432     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 433
 434     // We don't support sin/cos/fmod
 435     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 436     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 437
 438     // Special cases we handle for FP constants.
 439     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 440     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 441     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 442     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 443     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 444
 445     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 446     // this though and handle it in InstructionSelectPreprocess so that
 447     // dagcombine2 can hack on these.
 448     if (Fast) {
 449       setConvertAction(MVT::f32, MVT::f64, Expand);
 450       setConvertAction(MVT::f32, MVT::f80, Expand);
 451       setConvertAction(MVT::f80, MVT::f32, Expand);
 452       setConvertAction(MVT::f64, MVT::f32, Expand);
 453       // And x87->x87 truncations also.
 454       setConvertAction(MVT::f80, MVT::f64, Expand);
 455     }
 456
 457     if (!UnsafeFPMath) {
 458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 460     }
 461   } else if (!UseSoftFloat) {
 462     // f32 and f64 in x87.
 463     // Set up the FP register classes.
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 471
 472     // Floating truncations go through memory.  If optimizing, we lie about
 473     // this though and handle it in InstructionSelectPreprocess so that
 474     // dagcombine2 can hack on these.
 475     if (Fast) {
 476       setConvertAction(MVT::f80, MVT::f32, Expand);
 477       setConvertAction(MVT::f64, MVT::f32, Expand);
 478       setConvertAction(MVT::f80, MVT::f64, Expand);
 479     }
 480
 481     if (!UnsafeFPMath) {
 482       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 483       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 484     }
 485     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 486     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 487     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 488     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 489     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 490     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 491     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 492     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 493   }
 494
 495   // Long double always uses X87.
 496   if (!UseSoftFloat) {
 497     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 498     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 500     {
 501       bool ignored;
 502       APFloat TmpFlt(+0.0);
 503       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 504                      &ignored);
 505       addLegalFPImmediate(TmpFlt);  // FLD0
 506       TmpFlt.changeSign();
 507       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 508       APFloat TmpFlt2(+1.0);
 509       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 510                       &ignored);
 511       addLegalFPImmediate(TmpFlt2);  // FLD1
 512       TmpFlt2.changeSign();
 513       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 514     }
 515
 516     if (!UnsafeFPMath) {
 517       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 518       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 519     }
 520   }
 521
 522   // Always use a library call for pow.
 523   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 524   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 525   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 526
 527   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 528   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 529   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 530   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 531   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 532
 533   // First set operation action for all vector types to either promote
 534   // (for widening) or expand (for scalarization). Then we will selectively
 535   // turn on ones that can be effectively codegen'd.
 536   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 537        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 538     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 553     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 581   }
 582
 583   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 584   // with -msoft-float, disable use of MMX as well.
 585   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 586     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 587     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 588     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 589     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 590     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 591
 592     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 593     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 594     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 595     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 596
 597     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 598     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 599     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 600     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 601
 602     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 603     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 604
 605     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 606     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 607     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 608     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 609     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 610     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 611     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 612
 613     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 614     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 615     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 616     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 617     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 618     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 619     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 620
 621     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 622     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 623     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 624     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 625     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 626     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 627     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 628
 629     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 632     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 633     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 634     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 635     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 636     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 637     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 640     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 641     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 642     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 643     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 644
 645     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 646     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 647     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 648     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 649
 650     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 651     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 652     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 653     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 654
 655     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 656
 657     setTruncStoreAction(MVT::v8i16, MVT::v8i8, Expand);
 658     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 659     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 660     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 661     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 662     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 663   }
 664
 665   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 666     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 667
 668     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 671     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 673     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 674     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 675     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 677     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 678     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 679     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 680   }
 681
 682   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 683     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 684
 685     // FIXME: Unfortunately -soft-float means XMM registers cannot be used even
 686     // for integer operations.
 687     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 688     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 689     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 690     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 691
 692     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 693     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 694     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 695     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 696     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 697     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 698     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 699     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 700     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 701     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 702     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 708
 709     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 710     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 711     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 712     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 713
 714     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 715     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 716     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 718     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 719
 720     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 721     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 722       MVT VT = (MVT::SimpleValueType)i;
 723       // Do not attempt to custom lower non-power-of-2 vectors
 724       if (!isPowerOf2_32(VT.getVectorNumElements()))
 725         continue;
 726       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 727       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 728       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 729     }
 730     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 731     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 732     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 733     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 734     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 735     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 736     if (Subtarget->is64Bit()) {
 737       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 738       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 739     }
 740
 741     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 742     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 743       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 744       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 745       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 746       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 747       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 748       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 749       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 750       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 751       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 752       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 753     }
 754
 755     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 756
 757     // Custom lower v2i64 and v2f64 selects.
 758     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 759     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 760     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 761     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 762
 763   }
 764
 765   if (Subtarget->hasSSE41()) {
 766     // FIXME: Do we need to handle scalar-to-vector here?
 767     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 768
 769     // i8 and i16 vectors are custom , because the source register and source
 770     // source memory operand types are not the same width.  f32 vectors are
 771     // custom since the immediate controlling the insert encodes additional
 772     // information.
 773     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 774     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 775     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 776     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 777
 778     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 779     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 780     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 786     }
 787   }
 788
 789   if (Subtarget->hasSSE42()) {
 790     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 791   }
 792
 793   // We want to custom lower some of our intrinsics.
 794   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 795
 796   // Add/Sub/Mul with overflow operations are custom lowered.
 797   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 798   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 799   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 800   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 801   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 802   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 803   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 804   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 805   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 806   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 807   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 808   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 809
 810   // We have target-specific dag combine patterns for the following nodes:
 811   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 812   setTargetDAGCombine(ISD::BUILD_VECTOR);
 813   setTargetDAGCombine(ISD::SELECT);
 814   setTargetDAGCombine(ISD::SHL);
 815   setTargetDAGCombine(ISD::SRA);
 816   setTargetDAGCombine(ISD::SRL);
 817   setTargetDAGCombine(ISD::STORE);
 818
 819   computeRegisterProperties();
 820
 821   // FIXME: These should be based on subtarget info. Plus, the values should
 822   // be smaller when we are in optimizing for size mode.
 823   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 824   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 825   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 826   allowUnalignedMemoryAccesses = true; // x86 supports it!
 827   setPrefLoopAlignment(16);
 828 }
 829
 830
 831 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 832   return MVT::i8;
 833 }
 834
 835
 836 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 837 /// the desired ByVal argument alignment.
 838 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 839   if (MaxAlign == 16)
 840     return;
 841   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 842     if (VTy->getBitWidth() == 128)
 843       MaxAlign = 16;
 844   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 845     unsigned EltAlign = 0;
 846     getMaxByValAlign(ATy->getElementType(), EltAlign);
 847     if (EltAlign > MaxAlign)
 848       MaxAlign = EltAlign;
 849   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 850     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 851       unsigned EltAlign = 0;
 852       getMaxByValAlign(STy->getElementType(i), EltAlign);
 853       if (EltAlign > MaxAlign)
 854         MaxAlign = EltAlign;
 855       if (MaxAlign == 16)
 856         break;
 857     }
 858   }
 859   return;
 860 }
 861
 862 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 863 /// function arguments in the caller parameter area. For X86, aggregates
 864 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 865 /// are at 4-byte boundaries.
 866 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 867   if (Subtarget->is64Bit()) {
 868     // Max of 8 and alignment of type.
 869     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 870     if (TyAlign > 8)
 871       return TyAlign;
 872     return 8;
 873   }
 874
 875   unsigned Align = 4;
 876   if (Subtarget->hasSSE1())
 877     getMaxByValAlign(Ty, Align);
 878   return Align;
 879 }
 880
 881 /// getOptimalMemOpType - Returns the target specific optimal type for load
 882 /// and store operations as a result of memset, memcpy, and memmove
 883 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 884 /// determining it.
 885 MVT
 886 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 887                                        bool isSrcConst, bool isSrcStr) const {
 888   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 889   // linux.  This is because the stack realignment code can't handle certain
 890   // cases like PR2962.  This should be removed when PR2962 is fixed.
 891   if (Subtarget->getStackAlignment() >= 16) {
 892     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 893       return MVT::v4i32;
 894     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 895       return MVT::v4f32;
 896   }
 897   if (Subtarget->is64Bit() && Size >= 8)
 898     return MVT::i64;
 899   return MVT::i32;
 900 }
 901
 902
 903 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 904 /// jumptable.
 905 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 906                                                       SelectionDAG &DAG) const {
 907   if (usesGlobalOffsetTable())
 908     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 909   if (!Subtarget->isPICStyleRIPRel())
 910     // This doesn't have DebugLoc associated with it, but is not really the
 911     // same as a Register.
 912     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
 913                        getPointerTy());
 914   return Table;
 915 }
 916
 917 //===----------------------------------------------------------------------===//
 918 //               Return Value Calling Convention Implementation
 919 //===----------------------------------------------------------------------===//
 920
 921 #include "X86GenCallingConv.inc"
 922
 923 /// LowerRET - Lower an ISD::RET node.
 924 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 925   DebugLoc dl = Op.getDebugLoc();
 926   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 927
 928   SmallVector<CCValAssign, 16> RVLocs;
 929   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 930   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 931   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 932   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 933
 934   // If this is the first return lowered for this function, add the regs to the
 935   // liveout set for the function.
 936   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 937     for (unsigned i = 0; i != RVLocs.size(); ++i)
 938       if (RVLocs[i].isRegLoc())
 939         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 940   }
 941   SDValue Chain = Op.getOperand(0);
 942
 943   // Handle tail call return.
 944   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 945   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 946     SDValue TailCall = Chain;
 947     SDValue TargetAddress = TailCall.getOperand(1);
 948     SDValue StackAdjustment = TailCall.getOperand(2);
 949     assert(((TargetAddress.getOpcode() == ISD::Register &&
 950                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 951                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 952               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 953               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 954              "Expecting an global address, external symbol, or register");
 955     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 956            "Expecting a const value");
 957
 958     SmallVector<SDValue,8> Operands;
 959     Operands.push_back(Chain.getOperand(0));
 960     Operands.push_back(TargetAddress);
 961     Operands.push_back(StackAdjustment);
 962     // Copy registers used by the call. Last operand is a flag so it is not
 963     // copied.
 964     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 965       Operands.push_back(Chain.getOperand(i));
 966     }
 967     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
 968                        Operands.size());
 969   }
 970
 971   // Regular return.
 972   SDValue Flag;
 973
 974   SmallVector<SDValue, 6> RetOps;
 975   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 976   // Operand #1 = Bytes To Pop
 977   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 978
 979   // Copy the result values into the output registers.
 980   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 981     CCValAssign &VA = RVLocs[i];
 982     assert(VA.isRegLoc() && "Can only return in registers!");
 983     SDValue ValToCopy = Op.getOperand(i*2+1);
 984
 985     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
 986     // the RET instruction and handled by the FP Stackifier.
 987     if (VA.getLocReg() == X86::ST0 ||
 988         VA.getLocReg() == X86::ST1) {
 989       // If this is a copy from an xmm register to ST(0), use an FPExtend to
 990       // change the value to the FP stack register class.
 991       if (isScalarFPTypeInSSEReg(VA.getValVT()))
 992         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
 993       RetOps.push_back(ValToCopy);
 994       // Don't emit a copytoreg.
 995       continue;
 996     }
 997
 998     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
 999     // which is returned in RAX / RDX.
1000     if (Subtarget->is64Bit()) {
1001       MVT ValVT = ValToCopy.getValueType();
1002       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1003         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1004         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1005           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1006       }
1007     }
1008
1009     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1010     Flag = Chain.getValue(1);
1011   }
1012
1013   // The x86-64 ABI for returning structs by value requires that we copy
1014   // the sret argument into %rax for the return. We saved the argument into
1015   // a virtual register in the entry block, so now we copy the value out
1016   // and into %rax.
1017   if (Subtarget->is64Bit() &&
1018       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1019     MachineFunction &MF = DAG.getMachineFunction();
1020     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1021     unsigned Reg = FuncInfo->getSRetReturnReg();
1022     if (!Reg) {
1023       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1024       FuncInfo->setSRetReturnReg(Reg);
1025     }
1026     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1027
1028     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1029     Flag = Chain.getValue(1);
1030   }
1031
1032   RetOps[0] = Chain;  // Update chain.
1033
1034   // Add the flag if we have it.
1035   if (Flag.getNode())
1036     RetOps.push_back(Flag);
1037
1038   return DAG.getNode(X86ISD::RET_FLAG, dl,
1039                      MVT::Other, &RetOps[0], RetOps.size());
1040 }
1041
1042
1043 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1044 /// appropriate copies out of appropriate physical registers.  This assumes that
1045 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1046 /// being lowered.  The returns a SDNode with the same number of values as the
1047 /// ISD::CALL.
1048 SDNode *X86TargetLowering::
1049 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1050                 unsigned CallingConv, SelectionDAG &DAG) {
1051
1052   DebugLoc dl = TheCall->getDebugLoc();
1053   // Assign locations to each value returned by this call.
1054   SmallVector<CCValAssign, 16> RVLocs;
1055   bool isVarArg = TheCall->isVarArg();
1056   bool Is64Bit = Subtarget->is64Bit();
1057   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1058   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1059
1060   SmallVector<SDValue, 8> ResultVals;
1061
1062   // Copy all of the result registers out of their specified physreg.
1063   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1064     CCValAssign &VA = RVLocs[i];
1065     MVT CopyVT = VA.getValVT();
1066
1067     // If this is x86-64, and we disabled SSE, we can't return FP values
1068     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1069         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1070       cerr << "SSE register return with SSE disabled\n";
1071       exit(1);
1072     }
1073
1074     // If this is a call to a function that returns an fp value on the floating
1075     // point stack, but where we prefer to use the value in xmm registers, copy
1076     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1077     if ((VA.getLocReg() == X86::ST0 ||
1078          VA.getLocReg() == X86::ST1) &&
1079         isScalarFPTypeInSSEReg(VA.getValVT())) {
1080       CopyVT = MVT::f80;
1081     }
1082
1083     SDValue Val;
1084     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1085       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1086       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1087         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1088                                    MVT::v2i64, InFlag).getValue(1);
1089         Val = Chain.getValue(0);
1090         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1091                           Val, DAG.getConstant(0, MVT::i64));
1092       } else {
1093         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1094                                    MVT::i64, InFlag).getValue(1);
1095         Val = Chain.getValue(0);
1096       }
1097       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1098     } else {
1099       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1100                                  CopyVT, InFlag).getValue(1);
1101       Val = Chain.getValue(0);
1102     }
1103     InFlag = Chain.getValue(2);
1104
1105     if (CopyVT != VA.getValVT()) {
1106       // Round the F80 the right size, which also moves to the appropriate xmm
1107       // register.
1108       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1109                         // This truncation won't change the value.
1110                         DAG.getIntPtrConstant(1));
1111     }
1112
1113     ResultVals.push_back(Val);
1114   }
1115
1116   // Merge everything together with a MERGE_VALUES node.
1117   ResultVals.push_back(Chain);
1118   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1119                      &ResultVals[0], ResultVals.size()).getNode();
1120 }
1121
1122
1123 //===----------------------------------------------------------------------===//
1124 //                C & StdCall & Fast Calling Convention implementation
1125 //===----------------------------------------------------------------------===//
1126 //  StdCall calling convention seems to be standard for many Windows' API
1127 //  routines and around. It differs from C calling convention just a little:
1128 //  callee should clean up the stack, not caller. Symbols should be also
1129 //  decorated in some fancy way :) It doesn't support any vector arguments.
1130 //  For info on fast calling convention see Fast Calling Convention (tail call)
1131 //  implementation LowerX86_32FastCCCallTo.
1132
1133 /// AddLiveIn - This helper function adds the specified physical register to the
1134 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1135 /// register for it.
1136 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1137                           const TargetRegisterClass *RC) {
1138   assert(RC->contains(PReg) && "Not the correct regclass!");
1139   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1140   MF.getRegInfo().addLiveIn(PReg, VReg);
1141   return VReg;
1142 }
1143
1144 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1145 /// semantics.
1146 static bool CallIsStructReturn(CallSDNode *TheCall) {
1147   unsigned NumOps = TheCall->getNumArgs();
1148   if (!NumOps)
1149     return false;
1150
1151   return TheCall->getArgFlags(0).isSRet();
1152 }
1153
1154 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1155 /// return semantics.
1156 static bool ArgsAreStructReturn(SDValue Op) {
1157   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1158   if (!NumArgs)
1159     return false;
1160
1161   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1162 }
1163
1164 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1165 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1166 /// calls.
1167 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1168   if (IsVarArg)
1169     return false;
1170
1171   switch (CallingConv) {
1172   default:
1173     return false;
1174   case CallingConv::X86_StdCall:
1175     return !Subtarget->is64Bit();
1176   case CallingConv::X86_FastCall:
1177     return !Subtarget->is64Bit();
1178   case CallingConv::Fast:
1179     return PerformTailCallOpt;
1180   }
1181 }
1182
1183 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1184 /// given CallingConvention value.
1185 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1186   if (Subtarget->is64Bit()) {
1187     if (Subtarget->isTargetWin64())
1188       return CC_X86_Win64_C;
1189     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1190       return CC_X86_64_TailCall;
1191     else
1192       return CC_X86_64_C;
1193   }
1194
1195   if (CC == CallingConv::X86_FastCall)
1196     return CC_X86_32_FastCall;
1197   else if (CC == CallingConv::Fast)
1198     return CC_X86_32_FastCC;
1199   else
1200     return CC_X86_32_C;
1201 }
1202
1203 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1204 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1205 NameDecorationStyle
1206 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1207   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1208   if (CC == CallingConv::X86_FastCall)
1209     return FastCall;
1210   else if (CC == CallingConv::X86_StdCall)
1211     return StdCall;
1212   return None;
1213 }
1214
1215
1216 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1217 /// in a register before calling.
1218 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1219   return !IsTailCall && !Is64Bit &&
1220     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1221     Subtarget->isPICStyleGOT();
1222 }
1223
1224 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1225 /// address to be loaded in a register.
1226 bool
1227 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1228   return !Is64Bit && IsTailCall &&
1229     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1230     Subtarget->isPICStyleGOT();
1231 }
1232
1233 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1234 /// by "Src" to address "Dst" with size and alignment information specified by
1235 /// the specific parameter attribute. The copy will be passed as a byval
1236 /// function parameter.
1237 static SDValue
1238 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1239                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1240                           DebugLoc dl) {
1241   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1242   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1243                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1244 }
1245
1246 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1247                                               const CCValAssign &VA,
1248                                               MachineFrameInfo *MFI,
1249                                               unsigned CC,
1250                                               SDValue Root, unsigned i) {
1251   // Create the nodes corresponding to a load from this parameter slot.
1252   ISD::ArgFlagsTy Flags =
1253     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1254   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1255   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1256
1257   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1258   // changed with more analysis.
1259   // In case of tail call optimization mark all arguments mutable. Since they
1260   // could be overwritten by lowering of arguments in case of a tail call.
1261   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1262                                   VA.getLocMemOffset(), isImmutable);
1263   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1264   if (Flags.isByVal())
1265     return FIN;
1266   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1267                      PseudoSourceValue::getFixedStack(FI), 0);
1268 }
1269
1270 SDValue
1271 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1272   MachineFunction &MF = DAG.getMachineFunction();
1273   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1274   DebugLoc dl = Op.getDebugLoc();
1275
1276   const Function* Fn = MF.getFunction();
1277   if (Fn->hasExternalLinkage() &&
1278       Subtarget->isTargetCygMing() &&
1279       Fn->getName() == "main")
1280     FuncInfo->setForceFramePointer(true);
1281
1282   // Decorate the function name.
1283   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1284
1285   MachineFrameInfo *MFI = MF.getFrameInfo();
1286   SDValue Root = Op.getOperand(0);
1287   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1288   unsigned CC = MF.getFunction()->getCallingConv();
1289   bool Is64Bit = Subtarget->is64Bit();
1290   bool IsWin64 = Subtarget->isTargetWin64();
1291
1292   assert(!(isVarArg && CC == CallingConv::Fast) &&
1293          "Var args not supported with calling convention fastcc");
1294
1295   // Assign locations to all of the incoming arguments.
1296   SmallVector<CCValAssign, 16> ArgLocs;
1297   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1298   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1299
1300   SmallVector<SDValue, 8> ArgValues;
1301   unsigned LastVal = ~0U;
1302   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1303     CCValAssign &VA = ArgLocs[i];
1304     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1305     // places.
1306     assert(VA.getValNo() != LastVal &&
1307            "Don't support value assigned to multiple locs yet");
1308     LastVal = VA.getValNo();
1309
1310     if (VA.isRegLoc()) {
1311       MVT RegVT = VA.getLocVT();
1312       TargetRegisterClass *RC = NULL;
1313       if (RegVT == MVT::i32)
1314         RC = X86::GR32RegisterClass;
1315       else if (Is64Bit && RegVT == MVT::i64)
1316         RC = X86::GR64RegisterClass;
1317       else if (RegVT == MVT::f32)
1318         RC = X86::FR32RegisterClass;
1319       else if (RegVT == MVT::f64)
1320         RC = X86::FR64RegisterClass;
1321       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1322         RC = X86::VR128RegisterClass;
1323       else if (RegVT.isVector()) {
1324         assert(RegVT.getSizeInBits() == 64);
1325         if (!Is64Bit)
1326           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1327         else {
1328           // Darwin calling convention passes MMX values in either GPRs or
1329           // XMMs in x86-64. Other targets pass them in memory.
1330           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1331             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1332             RegVT = MVT::v2i64;
1333           } else {
1334             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1335             RegVT = MVT::i64;
1336           }
1337         }
1338       } else {
1339         assert(0 && "Unknown argument type!");
1340       }
1341
1342       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1343       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1344
1345       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1346       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1347       // right size.
1348       if (VA.getLocInfo() == CCValAssign::SExt)
1349         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1350                                DAG.getValueType(VA.getValVT()));
1351       else if (VA.getLocInfo() == CCValAssign::ZExt)
1352         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1353                                DAG.getValueType(VA.getValVT()));
1354
1355       if (VA.getLocInfo() != CCValAssign::Full)
1356         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1357
1358       // Handle MMX values passed in GPRs.
1359       if (Is64Bit && RegVT != VA.getLocVT()) {
1360         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1361           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1362         else if (RC == X86::VR128RegisterClass) {
1363           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1364                                  ArgValue, DAG.getConstant(0, MVT::i64));
1365           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1366         }
1367       }
1368
1369       ArgValues.push_back(ArgValue);
1370     } else {
1371       assert(VA.isMemLoc());
1372       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1373     }
1374   }
1375
1376   // The x86-64 ABI for returning structs by value requires that we copy
1377   // the sret argument into %rax for the return. Save the argument into
1378   // a virtual register so that we can access it from the return points.
1379   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1380     MachineFunction &MF = DAG.getMachineFunction();
1381     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1382     unsigned Reg = FuncInfo->getSRetReturnReg();
1383     if (!Reg) {
1384       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1385       FuncInfo->setSRetReturnReg(Reg);
1386     }
1387     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1388     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1389   }
1390
1391   unsigned StackSize = CCInfo.getNextStackOffset();
1392   // align stack specially for tail calls
1393   if (PerformTailCallOpt && CC == CallingConv::Fast)
1394     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1395
1396   // If the function takes variable number of arguments, make a frame index for
1397   // the start of the first vararg value... for expansion of llvm.va_start.
1398   if (isVarArg) {
1399     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1400       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1401     }
1402     if (Is64Bit) {
1403       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1404
1405       // FIXME: We should really autogenerate these arrays
1406       static const unsigned GPR64ArgRegsWin64[] = {
1407         X86::RCX, X86::RDX, X86::R8,  X86::R9
1408       };
1409       static const unsigned XMMArgRegsWin64[] = {
1410         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1411       };
1412       static const unsigned GPR64ArgRegs64Bit[] = {
1413         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1414       };
1415       static const unsigned XMMArgRegs64Bit[] = {
1416         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1417         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1418       };
1419       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1420
1421       if (IsWin64) {
1422         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1423         GPR64ArgRegs = GPR64ArgRegsWin64;
1424         XMMArgRegs = XMMArgRegsWin64;
1425       } else {
1426         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1427         GPR64ArgRegs = GPR64ArgRegs64Bit;
1428         XMMArgRegs = XMMArgRegs64Bit;
1429       }
1430       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1431                                                        TotalNumIntRegs);
1432       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1433                                                        TotalNumXMMRegs);
1434
1435       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1436              "SSE register cannot be used when SSE is disabled!");
1437       assert(!(NumXMMRegs && UseSoftFloat) &&
1438              "SSE register cannot be used when SSE is disabled!");
1439       if (UseSoftFloat || !Subtarget->hasSSE1()) {
1440         // Kernel mode asks for SSE to be disabled, so don't push them
1441         // on the stack.
1442         TotalNumXMMRegs = 0;
1443       }
1444       // For X86-64, if there are vararg parameters that are passed via
1445       // registers, then we must store them to their spots on the stack so they
1446       // may be loaded by deferencing the result of va_next.
1447       VarArgsGPOffset = NumIntRegs * 8;
1448       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1449       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1450                                                  TotalNumXMMRegs * 16, 16);
1451
1452       // Store the integer parameter registers.
1453       SmallVector<SDValue, 8> MemOps;
1454       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1455       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1456                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1457       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1458         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1459                                   X86::GR64RegisterClass);
1460         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1461         SDValue Store =
1462           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1463                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1464         MemOps.push_back(Store);
1465         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1466                           DAG.getIntPtrConstant(8));
1467       }
1468
1469       // Now store the XMM (fp + vector) parameter registers.
1470       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1471                         DAG.getIntPtrConstant(VarArgsFPOffset));
1472       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1473         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1474                                   X86::VR128RegisterClass);
1475         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1476         SDValue Store =
1477           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1478                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1479         MemOps.push_back(Store);
1480         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1481                           DAG.getIntPtrConstant(16));
1482       }
1483       if (!MemOps.empty())
1484           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1485                              &MemOps[0], MemOps.size());
1486     }
1487   }
1488
1489   ArgValues.push_back(Root);
1490
1491   // Some CCs need callee pop.
1492   if (IsCalleePop(isVarArg, CC)) {
1493     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1494     BytesCallerReserves = 0;
1495   } else {
1496     BytesToPopOnReturn  = 0; // Callee pops nothing.
1497     // If this is an sret function, the return should pop the hidden pointer.
1498     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1499       BytesToPopOnReturn = 4;
1500     BytesCallerReserves = StackSize;
1501   }
1502
1503   if (!Is64Bit) {
1504     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1505     if (CC == CallingConv::X86_FastCall)
1506       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1507   }
1508
1509   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1510
1511   // Return the new list of results.
1512   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1513                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1514 }
1515
1516 SDValue
1517 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1518                                     const SDValue &StackPtr,
1519                                     const CCValAssign &VA,
1520                                     SDValue Chain,
1521                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1522   DebugLoc dl = TheCall->getDebugLoc();
1523   unsigned LocMemOffset = VA.getLocMemOffset();
1524   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1525   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1526   if (Flags.isByVal()) {
1527     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1528   }
1529   return DAG.getStore(Chain, dl, Arg, PtrOff,
1530                       PseudoSourceValue::getStack(), LocMemOffset);
1531 }
1532
1533 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1534 /// optimization is performed and it is required.
1535 SDValue
1536 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1537                                            SDValue &OutRetAddr,
1538                                            SDValue Chain,
1539                                            bool IsTailCall,
1540                                            bool Is64Bit,
1541                                            int FPDiff,
1542                                            DebugLoc dl) {
1543   if (!IsTailCall || FPDiff==0) return Chain;
1544
1545   // Adjust the Return address stack slot.
1546   MVT VT = getPointerTy();
1547   OutRetAddr = getReturnAddressFrameIndex(DAG);
1548
1549   // Load the "old" Return address.
1550   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1551   return SDValue(OutRetAddr.getNode(), 1);
1552 }
1553
1554 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1555 /// optimization is performed and it is required (FPDiff!=0).
1556 static SDValue
1557 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1558                          SDValue Chain, SDValue RetAddrFrIdx,
1559                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1560   // Store the return address to the appropriate stack slot.
1561   if (!FPDiff) return Chain;
1562   // Calculate the new stack slot for the return address.
1563   int SlotSize = Is64Bit ? 8 : 4;
1564   int NewReturnAddrFI =
1565     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1566   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1567   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1568   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1569                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1570   return Chain;
1571 }
1572
1573 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1574   MachineFunction &MF = DAG.getMachineFunction();
1575   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1576   SDValue Chain       = TheCall->getChain();
1577   unsigned CC         = TheCall->getCallingConv();
1578   bool isVarArg       = TheCall->isVarArg();
1579   bool IsTailCall     = TheCall->isTailCall() &&
1580                         CC == CallingConv::Fast && PerformTailCallOpt;
1581   SDValue Callee      = TheCall->getCallee();
1582   bool Is64Bit        = Subtarget->is64Bit();
1583   bool IsStructRet    = CallIsStructReturn(TheCall);
1584   DebugLoc dl         = TheCall->getDebugLoc();
1585
1586   assert(!(isVarArg && CC == CallingConv::Fast) &&
1587          "Var args not supported with calling convention fastcc");
1588
1589   // Analyze operands of the call, assigning locations to each operand.
1590   SmallVector<CCValAssign, 16> ArgLocs;
1591   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1592   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1593
1594   // Get a count of how many bytes are to be pushed on the stack.
1595   unsigned NumBytes = CCInfo.getNextStackOffset();
1596   if (PerformTailCallOpt && CC == CallingConv::Fast)
1597     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1598
1599   int FPDiff = 0;
1600   if (IsTailCall) {
1601     // Lower arguments at fp - stackoffset + fpdiff.
1602     unsigned NumBytesCallerPushed =
1603       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1604     FPDiff = NumBytesCallerPushed - NumBytes;
1605
1606     // Set the delta of movement of the returnaddr stackslot.
1607     // But only set if delta is greater than previous delta.
1608     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1609       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1610   }
1611
1612   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1613
1614   SDValue RetAddrFrIdx;
1615   // Load return adress for tail calls.
1616   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1617                                   FPDiff, dl);
1618
1619   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1620   SmallVector<SDValue, 8> MemOpChains;
1621   SDValue StackPtr;
1622
1623   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1624   // of tail call optimization arguments are handle later.
1625   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1626     CCValAssign &VA = ArgLocs[i];
1627     SDValue Arg = TheCall->getArg(i);
1628     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1629     bool isByVal = Flags.isByVal();
1630
1631     // Promote the value if needed.
1632     switch (VA.getLocInfo()) {
1633     default: assert(0 && "Unknown loc info!");
1634     case CCValAssign::Full: break;
1635     case CCValAssign::SExt:
1636       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1637       break;
1638     case CCValAssign::ZExt:
1639       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1640       break;
1641     case CCValAssign::AExt:
1642       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1643       break;
1644     }
1645
1646     if (VA.isRegLoc()) {
1647       if (Is64Bit) {
1648         MVT RegVT = VA.getLocVT();
1649         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1650           switch (VA.getLocReg()) {
1651           default:
1652             break;
1653           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1654           case X86::R8: {
1655             // Special case: passing MMX values in GPR registers.
1656             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1657             break;
1658           }
1659           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1660           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1661             // Special case: passing MMX values in XMM registers.
1662             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1663             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1664             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
1665                               DAG.getUNDEF(MVT::v2i64), Arg,
1666                               getMOVLMask(2, DAG, dl));
1667             break;
1668           }
1669           }
1670       }
1671       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1672     } else {
1673       if (!IsTailCall || (IsTailCall && isByVal)) {
1674         assert(VA.isMemLoc());
1675         if (StackPtr.getNode() == 0)
1676           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1677
1678         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1679                                                Chain, Arg, Flags));
1680       }
1681     }
1682   }
1683
1684   if (!MemOpChains.empty())
1685     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1686                         &MemOpChains[0], MemOpChains.size());
1687
1688   // Build a sequence of copy-to-reg nodes chained together with token chain
1689   // and flag operands which copy the outgoing args into registers.
1690   SDValue InFlag;
1691   // Tail call byval lowering might overwrite argument registers so in case of
1692   // tail call optimization the copies to registers are lowered later.
1693   if (!IsTailCall)
1694     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1695       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1696                                RegsToPass[i].second, InFlag);
1697       InFlag = Chain.getValue(1);
1698     }
1699
1700   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1701   // GOT pointer.
1702   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1703     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1704                              DAG.getNode(X86ISD::GlobalBaseReg,
1705                                          DebugLoc::getUnknownLoc(),
1706                                          getPointerTy()),
1707                              InFlag);
1708     InFlag = Chain.getValue(1);
1709   }
1710   // If we are tail calling and generating PIC/GOT style code load the address
1711   // of the callee into ecx. The value in ecx is used as target of the tail
1712   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1713   // calls on PIC/GOT architectures. Normally we would just put the address of
1714   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1715   // restored (since ebx is callee saved) before jumping to the target@PLT.
1716   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1717     // Note: The actual moving to ecx is done further down.
1718     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1719     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1720         !G->getGlobal()->hasProtectedVisibility())
1721       Callee =  LowerGlobalAddress(Callee, DAG);
1722     else if (isa<ExternalSymbolSDNode>(Callee))
1723       Callee = LowerExternalSymbol(Callee,DAG);
1724   }
1725
1726   if (Is64Bit && isVarArg) {
1727     // From AMD64 ABI document:
1728     // For calls that may call functions that use varargs or stdargs
1729     // (prototype-less calls or calls to functions containing ellipsis (...) in
1730     // the declaration) %al is used as hidden argument to specify the number
1731     // of SSE registers used. The contents of %al do not need to match exactly
1732     // the number of registers, but must be an ubound on the number of SSE
1733     // registers used and is in the range 0 - 8 inclusive.
1734
1735     // FIXME: Verify this on Win64
1736     // Count the number of XMM registers allocated.
1737     static const unsigned XMMArgRegs[] = {
1738       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1739       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1740     };
1741     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1742     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1743            && "SSE registers cannot be used when SSE is disabled");
1744
1745     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1746                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1747     InFlag = Chain.getValue(1);
1748   }
1749
1750
1751   // For tail calls lower the arguments to the 'real' stack slot.
1752   if (IsTailCall) {
1753     SmallVector<SDValue, 8> MemOpChains2;
1754     SDValue FIN;
1755     int FI = 0;
1756     // Do not flag preceeding copytoreg stuff together with the following stuff.
1757     InFlag = SDValue();
1758     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1759       CCValAssign &VA = ArgLocs[i];
1760       if (!VA.isRegLoc()) {
1761         assert(VA.isMemLoc());
1762         SDValue Arg = TheCall->getArg(i);
1763         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1764         // Create frame index.
1765         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1766         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1767         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1768         FIN = DAG.getFrameIndex(FI, getPointerTy());
1769
1770         if (Flags.isByVal()) {
1771           // Copy relative to framepointer.
1772           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1773           if (StackPtr.getNode() == 0)
1774             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1775                                           getPointerTy());
1776           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1777
1778           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1779                                                            Flags, DAG, dl));
1780         } else {
1781           // Store relative to framepointer.
1782           MemOpChains2.push_back(
1783             DAG.getStore(Chain, dl, Arg, FIN,
1784                          PseudoSourceValue::getFixedStack(FI), 0));
1785         }
1786       }
1787     }
1788
1789     if (!MemOpChains2.empty())
1790       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1791                           &MemOpChains2[0], MemOpChains2.size());
1792
1793     // Copy arguments to their registers.
1794     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1795       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1796                                RegsToPass[i].second, InFlag);
1797       InFlag = Chain.getValue(1);
1798     }
1799     InFlag =SDValue();
1800
1801     // Store the return address to the appropriate stack slot.
1802     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1803                                      FPDiff, dl);
1804   }
1805
1806   // If the callee is a GlobalAddress node (quite common, every direct call is)
1807   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1808   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1809     // We should use extra load for direct calls to dllimported functions in
1810     // non-JIT mode.
1811     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1812                                         getTargetMachine(), true))
1813       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1814                                           G->getOffset());
1815   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1816     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1817   } else if (IsTailCall) {
1818     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1819
1820     Chain = DAG.getCopyToReg(Chain,  dl,
1821                              DAG.getRegister(Opc, getPointerTy()),
1822                              Callee,InFlag);
1823     Callee = DAG.getRegister(Opc, getPointerTy());
1824     // Add register as live out.
1825     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1826   }
1827
1828   // Returns a chain & a flag for retval copy to use.
1829   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1830   SmallVector<SDValue, 8> Ops;
1831
1832   if (IsTailCall) {
1833     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1834                            DAG.getIntPtrConstant(0, true), InFlag);
1835     InFlag = Chain.getValue(1);
1836
1837     // Returns a chain & a flag for retval copy to use.
1838     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1839     Ops.clear();
1840   }
1841
1842   Ops.push_back(Chain);
1843   Ops.push_back(Callee);
1844
1845   if (IsTailCall)
1846     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1847
1848   // Add argument registers to the end of the list so that they are known live
1849   // into the call.
1850   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1851     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1852                                   RegsToPass[i].second.getValueType()));
1853
1854   // Add an implicit use GOT pointer in EBX.
1855   if (!IsTailCall && !Is64Bit &&
1856       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1857       Subtarget->isPICStyleGOT())
1858     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1859
1860   // Add an implicit use of AL for x86 vararg functions.
1861   if (Is64Bit && isVarArg)
1862     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1863
1864   if (InFlag.getNode())
1865     Ops.push_back(InFlag);
1866
1867   if (IsTailCall) {
1868     assert(InFlag.getNode() &&
1869            "Flag must be set. Depend on flag being set in LowerRET");
1870     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1871                         TheCall->getVTList(), &Ops[0], Ops.size());
1872
1873     return SDValue(Chain.getNode(), Op.getResNo());
1874   }
1875
1876   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1877   InFlag = Chain.getValue(1);
1878
1879   // Create the CALLSEQ_END node.
1880   unsigned NumBytesForCalleeToPush;
1881   if (IsCalleePop(isVarArg, CC))
1882     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1883   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1884     // If this is is a call to a struct-return function, the callee
1885     // pops the hidden struct pointer, so we have to push it back.
1886     // This is common for Darwin/X86, Linux & Mingw32 targets.
1887     NumBytesForCalleeToPush = 4;
1888   else
1889     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1890
1891   // Returns a flag for retval copy to use.
1892   Chain = DAG.getCALLSEQ_END(Chain,
1893                              DAG.getIntPtrConstant(NumBytes, true),
1894                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1895                                                    true),
1896                              InFlag);
1897   InFlag = Chain.getValue(1);
1898
1899   // Handle result values, copying them out of physregs into vregs that we
1900   // return.
1901   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1902                  Op.getResNo());
1903 }
1904
1905
1906 //===----------------------------------------------------------------------===//
1907 //                Fast Calling Convention (tail call) implementation
1908 //===----------------------------------------------------------------------===//
1909
1910 //  Like std call, callee cleans arguments, convention except that ECX is
1911 //  reserved for storing the tail called function address. Only 2 registers are
1912 //  free for argument passing (inreg). Tail call optimization is performed
1913 //  provided:
1914 //                * tailcallopt is enabled
1915 //                * caller/callee are fastcc
1916 //  On X86_64 architecture with GOT-style position independent code only local
1917 //  (within module) calls are supported at the moment.
1918 //  To keep the stack aligned according to platform abi the function
1919 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1920 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1921 //  If a tail called function callee has more arguments than the caller the
1922 //  caller needs to make sure that there is room to move the RETADDR to. This is
1923 //  achieved by reserving an area the size of the argument delta right after the
1924 //  original REtADDR, but before the saved framepointer or the spilled registers
1925 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1926 //  stack layout:
1927 //    arg1
1928 //    arg2
1929 //    RETADDR
1930 //    [ new RETADDR
1931 //      move area ]
1932 //    (possible EBP)
1933 //    ESI
1934 //    EDI
1935 //    local1 ..
1936
1937 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1938 /// for a 16 byte align requirement.
1939 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1940                                                         SelectionDAG& DAG) {
1941   MachineFunction &MF = DAG.getMachineFunction();
1942   const TargetMachine &TM = MF.getTarget();
1943   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1944   unsigned StackAlignment = TFI.getStackAlignment();
1945   uint64_t AlignMask = StackAlignment - 1;
1946   int64_t Offset = StackSize;
1947   uint64_t SlotSize = TD->getPointerSize();
1948   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1949     // Number smaller than 12 so just add the difference.
1950     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1951   } else {
1952     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1953     Offset = ((~AlignMask) & Offset) + StackAlignment +
1954       (StackAlignment-SlotSize);
1955   }
1956   return Offset;
1957 }
1958
1959 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1960 /// following the call is a return. A function is eligible if caller/callee
1961 /// calling conventions match, currently only fastcc supports tail calls, and
1962 /// the function CALL is immediatly followed by a RET.
1963 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1964                                                       SDValue Ret,
1965                                                       SelectionDAG& DAG) const {
1966   if (!PerformTailCallOpt)
1967     return false;
1968
1969   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1970     MachineFunction &MF = DAG.getMachineFunction();
1971     unsigned CallerCC = MF.getFunction()->getCallingConv();
1972     unsigned CalleeCC= TheCall->getCallingConv();
1973     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1974       SDValue Callee = TheCall->getCallee();
1975       // On x86/32Bit PIC/GOT  tail calls are supported.
1976       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1977           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1978         return true;
1979
1980       // Can only do local tail calls (in same module, hidden or protected) on
1981       // x86_64 PIC/GOT at the moment.
1982       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1983         return G->getGlobal()->hasHiddenVisibility()
1984             || G->getGlobal()->hasProtectedVisibility();
1985     }
1986   }
1987
1988   return false;
1989 }
1990
1991 FastISel *
1992 X86TargetLowering::createFastISel(MachineFunction &mf,
1993                                   MachineModuleInfo *mmo,
1994                                   DwarfWriter *dw,
1995                                   DenseMap<const Value *, unsigned> &vm,
1996                                   DenseMap<const BasicBlock *,
1997                                            MachineBasicBlock *> &bm,
1998                                   DenseMap<const AllocaInst *, int> &am
1999 #ifndef NDEBUG
2000                                   , SmallSet<Instruction*, 8> &cil
2001 #endif
2002                                   ) {
2003   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2004 #ifndef NDEBUG
2005                              , cil
2006 #endif
2007                              );
2008 }
2009
2010
2011 //===----------------------------------------------------------------------===//
2012 //                           Other Lowering Hooks
2013 //===----------------------------------------------------------------------===//
2014
2015
2016 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2017   MachineFunction &MF = DAG.getMachineFunction();
2018   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2019   int ReturnAddrIndex = FuncInfo->getRAIndex();
2020
2021   if (ReturnAddrIndex == 0) {
2022     // Set up a frame object for the return address.
2023     uint64_t SlotSize = TD->getPointerSize();
2024     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2025     FuncInfo->setRAIndex(ReturnAddrIndex);
2026   }
2027
2028   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2029 }
2030
2031
2032 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2033 /// specific condition code, returning the condition code and the LHS/RHS of the
2034 /// comparison to make.
2035 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2036                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2037   if (!isFP) {
2038     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2039       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2040         // X > -1   -> X == 0, jump !sign.
2041         RHS = DAG.getConstant(0, RHS.getValueType());
2042         return X86::COND_NS;
2043       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2044         // X < 0   -> X == 0, jump on sign.
2045         return X86::COND_S;
2046       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2047         // X < 1   -> X <= 0
2048         RHS = DAG.getConstant(0, RHS.getValueType());
2049         return X86::COND_LE;
2050       }
2051     }
2052
2053     switch (SetCCOpcode) {
2054     default: assert(0 && "Invalid integer condition!");
2055     case ISD::SETEQ:  return X86::COND_E;
2056     case ISD::SETGT:  return X86::COND_G;
2057     case ISD::SETGE:  return X86::COND_GE;
2058     case ISD::SETLT:  return X86::COND_L;
2059     case ISD::SETLE:  return X86::COND_LE;
2060     case ISD::SETNE:  return X86::COND_NE;
2061     case ISD::SETULT: return X86::COND_B;
2062     case ISD::SETUGT: return X86::COND_A;
2063     case ISD::SETULE: return X86::COND_BE;
2064     case ISD::SETUGE: return X86::COND_AE;
2065     }
2066   }
2067
2068   // First determine if it is required or is profitable to flip the operands.
2069
2070   // If LHS is a foldable load, but RHS is not, flip the condition.
2071   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2072       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2073     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2074     std::swap(LHS, RHS);
2075   }
2076
2077   switch (SetCCOpcode) {
2078   default: break;
2079   case ISD::SETOLT:
2080   case ISD::SETOLE:
2081   case ISD::SETUGT:
2082   case ISD::SETUGE:
2083     std::swap(LHS, RHS);
2084     break;
2085   }
2086
2087   // On a floating point condition, the flags are set as follows:
2088   // ZF  PF  CF   op
2089   //  0 | 0 | 0 | X > Y
2090   //  0 | 0 | 1 | X < Y
2091   //  1 | 0 | 0 | X == Y
2092   //  1 | 1 | 1 | unordered
2093   switch (SetCCOpcode) {
2094   default: assert(0 && "Condcode should be pre-legalized away");
2095   case ISD::SETUEQ:
2096   case ISD::SETEQ:   return X86::COND_E;
2097   case ISD::SETOLT:              // flipped
2098   case ISD::SETOGT:
2099   case ISD::SETGT:   return X86::COND_A;
2100   case ISD::SETOLE:              // flipped
2101   case ISD::SETOGE:
2102   case ISD::SETGE:   return X86::COND_AE;
2103   case ISD::SETUGT:              // flipped
2104   case ISD::SETULT:
2105   case ISD::SETLT:   return X86::COND_B;
2106   case ISD::SETUGE:              // flipped
2107   case ISD::SETULE:
2108   case ISD::SETLE:   return X86::COND_BE;
2109   case ISD::SETONE:
2110   case ISD::SETNE:   return X86::COND_NE;
2111   case ISD::SETUO:   return X86::COND_P;
2112   case ISD::SETO:    return X86::COND_NP;
2113   }
2114 }
2115
2116 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2117 /// code. Current x86 isa includes the following FP cmov instructions:
2118 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2119 static bool hasFPCMov(unsigned X86CC) {
2120   switch (X86CC) {
2121   default:
2122     return false;
2123   case X86::COND_B:
2124   case X86::COND_BE:
2125   case X86::COND_E:
2126   case X86::COND_P:
2127   case X86::COND_A:
2128   case X86::COND_AE:
2129   case X86::COND_NE:
2130   case X86::COND_NP:
2131     return true;
2132   }
2133 }
2134
2135 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2136 /// true if Op is undef or if its value falls within the specified range (L, H].
2137 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2138   if (Op.getOpcode() == ISD::UNDEF)
2139     return true;
2140
2141   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2142   return (Val >= Low && Val < Hi);
2143 }
2144
2145 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2146 /// true if Op is undef or if its value equal to the specified value.
2147 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2148   if (Op.getOpcode() == ISD::UNDEF)
2149     return true;
2150   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2151 }
2152
2153 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2154 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2155 bool X86::isPSHUFDMask(SDNode *N) {
2156   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2157
2158   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2159     return false;
2160
2161   // Check if the value doesn't reference the second vector.
2162   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2163     SDValue Arg = N->getOperand(i);
2164     if (Arg.getOpcode() == ISD::UNDEF) continue;
2165     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2166     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2167       return false;
2168   }
2169
2170   return true;
2171 }
2172
2173 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2174 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2175 bool X86::isPSHUFHWMask(SDNode *N) {
2176   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2177
2178   if (N->getNumOperands() != 8)
2179     return false;
2180
2181   // Lower quadword copied in order.
2182   for (unsigned i = 0; i != 4; ++i) {
2183     SDValue Arg = N->getOperand(i);
2184     if (Arg.getOpcode() == ISD::UNDEF) continue;
2185     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2186     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2187       return false;
2188   }
2189
2190   // Upper quadword shuffled.
2191   for (unsigned i = 4; i != 8; ++i) {
2192     SDValue Arg = N->getOperand(i);
2193     if (Arg.getOpcode() == ISD::UNDEF) continue;
2194     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2195     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2196     if (Val < 4 || Val > 7)
2197       return false;
2198   }
2199
2200   return true;
2201 }
2202
2203 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2204 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2205 bool X86::isPSHUFLWMask(SDNode *N) {
2206   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2207
2208   if (N->getNumOperands() != 8)
2209     return false;
2210
2211   // Upper quadword copied in order.
2212   for (unsigned i = 4; i != 8; ++i)
2213     if (!isUndefOrEqual(N->getOperand(i), i))
2214       return false;
2215
2216   // Lower quadword shuffled.
2217   for (unsigned i = 0; i != 4; ++i)
2218     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2219       return false;
2220
2221   return true;
2222 }
2223
2224 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2225 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2226 template<class SDOperand>
2227 static bool isSHUFPMask(SDOperand *Elems, unsigned NumElems) {
2228   if (NumElems != 2 && NumElems != 4) return false;
2229
2230   unsigned Half = NumElems / 2;
2231   for (unsigned i = 0; i < Half; ++i)
2232     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2233       return false;
2234   for (unsigned i = Half; i < NumElems; ++i)
2235     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2236       return false;
2237
2238   return true;
2239 }
2240
2241 bool X86::isSHUFPMask(SDNode *N) {
2242   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2243   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2244 }
2245
2246 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2247 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2248 /// half elements to come from vector 1 (which would equal the dest.) and
2249 /// the upper half to come from vector 2.
2250 template<class SDOperand>
2251 static bool isCommutedSHUFP(SDOperand *Ops, unsigned NumOps) {
2252   if (NumOps != 2 && NumOps != 4) return false;
2253
2254   unsigned Half = NumOps / 2;
2255   for (unsigned i = 0; i < Half; ++i)
2256     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2257       return false;
2258   for (unsigned i = Half; i < NumOps; ++i)
2259     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2260       return false;
2261   return true;
2262 }
2263
2264 static bool isCommutedSHUFP(SDNode *N) {
2265   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2266   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2267 }
2268
2269 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2270 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2271 bool X86::isMOVHLPSMask(SDNode *N) {
2272   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2273
2274   if (N->getNumOperands() != 4)
2275     return false;
2276
2277   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2278   return isUndefOrEqual(N->getOperand(0), 6) &&
2279          isUndefOrEqual(N->getOperand(1), 7) &&
2280          isUndefOrEqual(N->getOperand(2), 2) &&
2281          isUndefOrEqual(N->getOperand(3), 3);
2282 }
2283
2284 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2285 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2286 /// <2, 3, 2, 3>
2287 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2288   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2289
2290   if (N->getNumOperands() != 4)
2291     return false;
2292
2293   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2294   return isUndefOrEqual(N->getOperand(0), 2) &&
2295          isUndefOrEqual(N->getOperand(1), 3) &&
2296          isUndefOrEqual(N->getOperand(2), 2) &&
2297          isUndefOrEqual(N->getOperand(3), 3);
2298 }
2299
2300 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2301 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2302 bool X86::isMOVLPMask(SDNode *N) {
2303   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2304
2305   unsigned NumElems = N->getNumOperands();
2306   if (NumElems != 2 && NumElems != 4)
2307     return false;
2308
2309   for (unsigned i = 0; i < NumElems/2; ++i)
2310     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2311       return false;
2312
2313   for (unsigned i = NumElems/2; i < NumElems; ++i)
2314     if (!isUndefOrEqual(N->getOperand(i), i))
2315       return false;
2316
2317   return true;
2318 }
2319
2320 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2321 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2322 /// and MOVLHPS.
2323 bool X86::isMOVHPMask(SDNode *N) {
2324   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2325
2326   unsigned NumElems = N->getNumOperands();
2327   if (NumElems != 2 && NumElems != 4)
2328     return false;
2329
2330   for (unsigned i = 0; i < NumElems/2; ++i)
2331     if (!isUndefOrEqual(N->getOperand(i), i))
2332       return false;
2333
2334   for (unsigned i = 0; i < NumElems/2; ++i) {
2335     SDValue Arg = N->getOperand(i + NumElems/2);
2336     if (!isUndefOrEqual(Arg, i + NumElems))
2337       return false;
2338   }
2339
2340   return true;
2341 }
2342
2343 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2344 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2345 template<class SDOperand>
2346 bool static isUNPCKLMask(SDOperand *Elts, unsigned NumElts,
2347                          bool V2IsSplat = false) {
2348   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2349     return false;
2350
2351   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2352     SDValue BitI  = Elts[i];
2353     SDValue BitI1 = Elts[i+1];
2354     if (!isUndefOrEqual(BitI, j))
2355       return false;
2356     if (V2IsSplat) {
2357       if (!isUndefOrEqual(BitI1, NumElts))
2358         return false;
2359     } else {
2360       if (!isUndefOrEqual(BitI1, j + NumElts))
2361         return false;
2362     }
2363   }
2364
2365   return true;
2366 }
2367
2368 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2369   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2370   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2371 }
2372
2373 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2374 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2375 template<class SDOperand>
2376 bool static isUNPCKHMask(SDOperand *Elts, unsigned NumElts,
2377                          bool V2IsSplat = false) {
2378   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2379     return false;
2380
2381   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2382     SDValue BitI  = Elts[i];
2383     SDValue BitI1 = Elts[i+1];
2384     if (!isUndefOrEqual(BitI, j + NumElts/2))
2385       return false;
2386     if (V2IsSplat) {
2387       if (isUndefOrEqual(BitI1, NumElts))
2388         return false;
2389     } else {
2390       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2391         return false;
2392     }
2393   }
2394
2395   return true;
2396 }
2397
2398 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2399   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2400   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2401 }
2402
2403 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2404 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2405 /// <0, 0, 1, 1>
2406 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2407   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2408
2409   unsigned NumElems = N->getNumOperands();
2410   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2411     return false;
2412
2413   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2414     SDValue BitI  = N->getOperand(i);
2415     SDValue BitI1 = N->getOperand(i+1);
2416
2417     if (!isUndefOrEqual(BitI, j))
2418       return false;
2419     if (!isUndefOrEqual(BitI1, j))
2420       return false;
2421   }
2422
2423   return true;
2424 }
2425
2426 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2427 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2428 /// <2, 2, 3, 3>
2429 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2430   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2431
2432   unsigned NumElems = N->getNumOperands();
2433   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2434     return false;
2435
2436   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2437     SDValue BitI  = N->getOperand(i);
2438     SDValue BitI1 = N->getOperand(i + 1);
2439
2440     if (!isUndefOrEqual(BitI, j))
2441       return false;
2442     if (!isUndefOrEqual(BitI1, j))
2443       return false;
2444   }
2445
2446   return true;
2447 }
2448
2449 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2450 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2451 /// MOVSD, and MOVD, i.e. setting the lowest element.
2452 template<class SDOperand>
2453 static bool isMOVLMask(SDOperand *Elts, unsigned NumElts) {
2454   if (NumElts != 2 && NumElts != 4)
2455     return false;
2456
2457   if (!isUndefOrEqual(Elts[0], NumElts))
2458     return false;
2459
2460   for (unsigned i = 1; i < NumElts; ++i) {
2461     if (!isUndefOrEqual(Elts[i], i))
2462       return false;
2463   }
2464
2465   return true;
2466 }
2467
2468 bool X86::isMOVLMask(SDNode *N) {
2469   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2470   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2471 }
2472
2473 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2474 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2475 /// element of vector 2 and the other elements to come from vector 1 in order.
2476 template<class SDOperand>
2477 static bool isCommutedMOVL(SDOperand *Ops, unsigned NumOps,
2478                            bool V2IsSplat = false,
2479                            bool V2IsUndef = false) {
2480   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2481     return false;
2482
2483   if (!isUndefOrEqual(Ops[0], 0))
2484     return false;
2485
2486   for (unsigned i = 1; i < NumOps; ++i) {
2487     SDValue Arg = Ops[i];
2488     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2489           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2490           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2491       return false;
2492   }
2493
2494   return true;
2495 }
2496
2497 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2498                            bool V2IsUndef = false) {
2499   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2500   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2501                         V2IsSplat, V2IsUndef);
2502 }
2503
2504 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2505 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2506 bool X86::isMOVSHDUPMask(SDNode *N) {
2507   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2508
2509   if (N->getNumOperands() != 4)
2510     return false;
2511
2512   // Expect 1, 1, 3, 3
2513   for (unsigned i = 0; i < 2; ++i) {
2514     SDValue Arg = N->getOperand(i);
2515     if (Arg.getOpcode() == ISD::UNDEF) continue;
2516     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2517     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2518     if (Val != 1) return false;
2519   }
2520
2521   bool HasHi = false;
2522   for (unsigned i = 2; i < 4; ++i) {
2523     SDValue Arg = N->getOperand(i);
2524     if (Arg.getOpcode() == ISD::UNDEF) continue;
2525     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2526     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2527     if (Val != 3) return false;
2528     HasHi = true;
2529   }
2530
2531   // Don't use movshdup if it can be done with a shufps.
2532   return HasHi;
2533 }
2534
2535 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2536 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2537 bool X86::isMOVSLDUPMask(SDNode *N) {
2538   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2539
2540   if (N->getNumOperands() != 4)
2541     return false;
2542
2543   // Expect 0, 0, 2, 2
2544   for (unsigned i = 0; i < 2; ++i) {
2545     SDValue Arg = N->getOperand(i);
2546     if (Arg.getOpcode() == ISD::UNDEF) continue;
2547     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2548     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2549     if (Val != 0) return false;
2550   }
2551
2552   bool HasHi = false;
2553   for (unsigned i = 2; i < 4; ++i) {
2554     SDValue Arg = N->getOperand(i);
2555     if (Arg.getOpcode() == ISD::UNDEF) continue;
2556     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2557     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2558     if (Val != 2) return false;
2559     HasHi = true;
2560   }
2561
2562   // Don't use movshdup if it can be done with a shufps.
2563   return HasHi;
2564 }
2565
2566 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2567 /// specifies a identity operation on the LHS or RHS.
2568 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2569   unsigned NumElems = N->getNumOperands();
2570   for (unsigned i = 0; i < NumElems; ++i)
2571     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2572       return false;
2573   return true;
2574 }
2575
2576 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2577 /// a splat of a single element.
2578 static bool isSplatMask(SDNode *N) {
2579   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2580
2581   // This is a splat operation if each element of the permute is the same, and
2582   // if the value doesn't reference the second vector.
2583   unsigned NumElems = N->getNumOperands();
2584   SDValue ElementBase;
2585   unsigned i = 0;
2586   for (; i != NumElems; ++i) {
2587     SDValue Elt = N->getOperand(i);
2588     if (isa<ConstantSDNode>(Elt)) {
2589       ElementBase = Elt;
2590       break;
2591     }
2592   }
2593
2594   if (!ElementBase.getNode())
2595     return false;
2596
2597   for (; i != NumElems; ++i) {
2598     SDValue Arg = N->getOperand(i);
2599     if (Arg.getOpcode() == ISD::UNDEF) continue;
2600     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2601     if (Arg != ElementBase) return false;
2602   }
2603
2604   // Make sure it is a splat of the first vector operand.
2605   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2606 }
2607
2608 /// getSplatMaskEltNo - Given a splat mask, return the index to the element
2609 /// we want to splat.
2610 static SDValue getSplatMaskEltNo(SDNode *N) {
2611   assert(isSplatMask(N) && "Not a splat mask");
2612   unsigned NumElems = N->getNumOperands();
2613   SDValue ElementBase;
2614   unsigned i = 0;
2615   for (; i != NumElems; ++i) {
2616     SDValue Elt = N->getOperand(i);
2617     if (isa<ConstantSDNode>(Elt))
2618       return Elt;
2619   }
2620   assert(0 && " No splat value found!");
2621   return SDValue();
2622 }
2623
2624
2625 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2626 /// a splat of a single element and it's a 2 or 4 element mask.
2627 bool X86::isSplatMask(SDNode *N) {
2628   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2629
2630   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2631   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2632     return false;
2633   return ::isSplatMask(N);
2634 }
2635
2636 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2637 /// specifies a splat of zero element.
2638 bool X86::isSplatLoMask(SDNode *N) {
2639   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2640
2641   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2642     if (!isUndefOrEqual(N->getOperand(i), 0))
2643       return false;
2644   return true;
2645 }
2646
2647 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2648 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2649 bool X86::isMOVDDUPMask(SDNode *N) {
2650   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2651
2652   unsigned e = N->getNumOperands() / 2;
2653   for (unsigned i = 0; i < e; ++i)
2654     if (!isUndefOrEqual(N->getOperand(i), i))
2655       return false;
2656   for (unsigned i = 0; i < e; ++i)
2657     if (!isUndefOrEqual(N->getOperand(e+i), i))
2658       return false;
2659   return true;
2660 }
2661
2662 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2663 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2664 /// instructions.
2665 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2666   unsigned NumOperands = N->getNumOperands();
2667   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2668   unsigned Mask = 0;
2669   for (unsigned i = 0; i < NumOperands; ++i) {
2670     unsigned Val = 0;
2671     SDValue Arg = N->getOperand(NumOperands-i-1);
2672     if (Arg.getOpcode() != ISD::UNDEF)
2673       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2674     if (Val >= NumOperands) Val -= NumOperands;
2675     Mask |= Val;
2676     if (i != NumOperands - 1)
2677       Mask <<= Shift;
2678   }
2679
2680   return Mask;
2681 }
2682
2683 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2684 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2685 /// instructions.
2686 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2687   unsigned Mask = 0;
2688   // 8 nodes, but we only care about the last 4.
2689   for (unsigned i = 7; i >= 4; --i) {
2690     unsigned Val = 0;
2691     SDValue Arg = N->getOperand(i);
2692     if (Arg.getOpcode() != ISD::UNDEF) {
2693       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2694       Mask |= (Val - 4);
2695     }
2696     if (i != 4)
2697       Mask <<= 2;
2698   }
2699
2700   return Mask;
2701 }
2702
2703 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2704 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2705 /// instructions.
2706 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2707   unsigned Mask = 0;
2708   // 8 nodes, but we only care about the first 4.
2709   for (int i = 3; i >= 0; --i) {
2710     unsigned Val = 0;
2711     SDValue Arg = N->getOperand(i);
2712     if (Arg.getOpcode() != ISD::UNDEF)
2713       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2714     Mask |= Val;
2715     if (i != 0)
2716       Mask <<= 2;
2717   }
2718
2719   return Mask;
2720 }
2721
2722 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2723 /// values in ther permute mask.
2724 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2725                                       SDValue &V2, SDValue &Mask,
2726                                       SelectionDAG &DAG) {
2727   MVT VT = Op.getValueType();
2728   MVT MaskVT = Mask.getValueType();
2729   MVT EltVT = MaskVT.getVectorElementType();
2730   unsigned NumElems = Mask.getNumOperands();
2731   SmallVector<SDValue, 8> MaskVec;
2732   DebugLoc dl = Op.getDebugLoc();
2733
2734   for (unsigned i = 0; i != NumElems; ++i) {
2735     SDValue Arg = Mask.getOperand(i);
2736     if (Arg.getOpcode() == ISD::UNDEF) {
2737       MaskVec.push_back(DAG.getUNDEF(EltVT));
2738       continue;
2739     }
2740     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2741     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2742     if (Val < NumElems)
2743       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2744     else
2745       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2746   }
2747
2748   std::swap(V1, V2);
2749   Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2750   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
2751 }
2752
2753 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2754 /// the two vector operands have swapped position.
2755 static
2756 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG, DebugLoc dl) {
2757   MVT MaskVT = Mask.getValueType();
2758   MVT EltVT = MaskVT.getVectorElementType();
2759   unsigned NumElems = Mask.getNumOperands();
2760   SmallVector<SDValue, 8> MaskVec;
2761   for (unsigned i = 0; i != NumElems; ++i) {
2762     SDValue Arg = Mask.getOperand(i);
2763     if (Arg.getOpcode() == ISD::UNDEF) {
2764       MaskVec.push_back(DAG.getUNDEF(EltVT));
2765       continue;
2766     }
2767     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2768     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2769     if (Val < NumElems)
2770       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2771     else
2772       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2773   }
2774   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &MaskVec[0], NumElems);
2775 }
2776
2777
2778 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2779 /// match movhlps. The lower half elements should come from upper half of
2780 /// V1 (and in order), and the upper half elements should come from the upper
2781 /// half of V2 (and in order).
2782 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2783   unsigned NumElems = Mask->getNumOperands();
2784   if (NumElems != 4)
2785     return false;
2786   for (unsigned i = 0, e = 2; i != e; ++i)
2787     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2788       return false;
2789   for (unsigned i = 2; i != 4; ++i)
2790     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2791       return false;
2792   return true;
2793 }
2794
2795 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2796 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2797 /// required.
2798 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2799   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2800     return false;
2801   N = N->getOperand(0).getNode();
2802   if (!ISD::isNON_EXTLoad(N))
2803     return false;
2804   if (LD)
2805     *LD = cast<LoadSDNode>(N);
2806   return true;
2807 }
2808
2809 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2810 /// match movlp{s|d}. The lower half elements should come from lower half of
2811 /// V1 (and in order), and the upper half elements should come from the upper
2812 /// half of V2 (and in order). And since V1 will become the source of the
2813 /// MOVLP, it must be either a vector load or a scalar load to vector.
2814 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2815   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2816     return false;
2817   // Is V2 is a vector load, don't do this transformation. We will try to use
2818   // load folding shufps op.
2819   if (ISD::isNON_EXTLoad(V2))
2820     return false;
2821
2822   unsigned NumElems = Mask->getNumOperands();
2823   if (NumElems != 2 && NumElems != 4)
2824     return false;
2825   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2826     if (!isUndefOrEqual(Mask->getOperand(i), i))
2827       return false;
2828   for (unsigned i = NumElems/2; i != NumElems; ++i)
2829     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2830       return false;
2831   return true;
2832 }
2833
2834 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2835 /// all the same.
2836 static bool isSplatVector(SDNode *N) {
2837   if (N->getOpcode() != ISD::BUILD_VECTOR)
2838     return false;
2839
2840   SDValue SplatValue = N->getOperand(0);
2841   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2842     if (N->getOperand(i) != SplatValue)
2843       return false;
2844   return true;
2845 }
2846
2847 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2848 /// to an undef.
2849 static bool isUndefShuffle(SDNode *N) {
2850   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2851     return false;
2852
2853   SDValue V1 = N->getOperand(0);
2854   SDValue V2 = N->getOperand(1);
2855   SDValue Mask = N->getOperand(2);
2856   unsigned NumElems = Mask.getNumOperands();
2857   for (unsigned i = 0; i != NumElems; ++i) {
2858     SDValue Arg = Mask.getOperand(i);
2859     if (Arg.getOpcode() != ISD::UNDEF) {
2860       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2861       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2862         return false;
2863       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2864         return false;
2865     }
2866   }
2867   return true;
2868 }
2869
2870 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2871 /// constant +0.0.
2872 static inline bool isZeroNode(SDValue Elt) {
2873   return ((isa<ConstantSDNode>(Elt) &&
2874            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2875           (isa<ConstantFPSDNode>(Elt) &&
2876            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2877 }
2878
2879 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2880 /// to an zero vector.
2881 static bool isZeroShuffle(SDNode *N) {
2882   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2883     return false;
2884
2885   SDValue V1 = N->getOperand(0);
2886   SDValue V2 = N->getOperand(1);
2887   SDValue Mask = N->getOperand(2);
2888   unsigned NumElems = Mask.getNumOperands();
2889   for (unsigned i = 0; i != NumElems; ++i) {
2890     SDValue Arg = Mask.getOperand(i);
2891     if (Arg.getOpcode() == ISD::UNDEF)
2892       continue;
2893
2894     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2895     if (Idx < NumElems) {
2896       unsigned Opc = V1.getNode()->getOpcode();
2897       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2898         continue;
2899       if (Opc != ISD::BUILD_VECTOR ||
2900           !isZeroNode(V1.getNode()->getOperand(Idx)))
2901         return false;
2902     } else if (Idx >= NumElems) {
2903       unsigned Opc = V2.getNode()->getOpcode();
2904       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2905         continue;
2906       if (Opc != ISD::BUILD_VECTOR ||
2907           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2908         return false;
2909     }
2910   }
2911   return true;
2912 }
2913
2914 /// getZeroVector - Returns a vector of specified type with all zero elements.
2915 ///
2916 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2917                              DebugLoc dl) {
2918   assert(VT.isVector() && "Expected a vector type");
2919
2920   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2921   // type.  This ensures they get CSE'd.
2922   SDValue Vec;
2923   if (VT.getSizeInBits() == 64) { // MMX
2924     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2925     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2926   } else if (HasSSE2) {  // SSE2
2927     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2928     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2929   } else { // SSE1
2930     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2931     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2932   }
2933   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2934 }
2935
2936 /// getOnesVector - Returns a vector of specified type with all bits set.
2937 ///
2938 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2939   assert(VT.isVector() && "Expected a vector type");
2940
2941   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2942   // type.  This ensures they get CSE'd.
2943   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2944   SDValue Vec;
2945   if (VT.getSizeInBits() == 64)  // MMX
2946     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2947   else                                              // SSE
2948     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2949   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2950 }
2951
2952
2953 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2954 /// that point to V2 points to its first element.
2955 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2956   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2957
2958   bool Changed = false;
2959   SmallVector<SDValue, 8> MaskVec;
2960   unsigned NumElems = Mask.getNumOperands();
2961   for (unsigned i = 0; i != NumElems; ++i) {
2962     SDValue Arg = Mask.getOperand(i);
2963     if (Arg.getOpcode() != ISD::UNDEF) {
2964       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2965       if (Val > NumElems) {
2966         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2967         Changed = true;
2968       }
2969     }
2970     MaskVec.push_back(Arg);
2971   }
2972
2973   if (Changed)
2974     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getDebugLoc(),
2975                        Mask.getValueType(),
2976                        &MaskVec[0], MaskVec.size());
2977   return Mask;
2978 }
2979
2980 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2981 /// operation of specified width.
2982 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl) {
2983   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2984   MVT BaseVT = MaskVT.getVectorElementType();
2985
2986   SmallVector<SDValue, 8> MaskVec;
2987   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2988   for (unsigned i = 1; i != NumElems; ++i)
2989     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2990   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
2991                      &MaskVec[0], MaskVec.size());
2992 }
2993
2994 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2995 /// of specified width.
2996 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG,
2997                               DebugLoc dl) {
2998   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2999   MVT BaseVT = MaskVT.getVectorElementType();
3000   SmallVector<SDValue, 8> MaskVec;
3001   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3002     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
3003     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
3004   }
3005   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3006                      &MaskVec[0], MaskVec.size());
3007 }
3008
3009 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
3010 /// of specified width.
3011 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG,
3012                               DebugLoc dl) {
3013   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3014   MVT BaseVT = MaskVT.getVectorElementType();
3015   unsigned Half = NumElems/2;
3016   SmallVector<SDValue, 8> MaskVec;
3017   for (unsigned i = 0; i != Half; ++i) {
3018     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
3019     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
3020   }
3021   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3022                      &MaskVec[0], MaskVec.size());
3023 }
3024
3025 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
3026 /// element #0 of a vector with the specified index, leaving the rest of the
3027 /// elements in place.
3028 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
3029                                    SelectionDAG &DAG, DebugLoc dl) {
3030   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3031   MVT BaseVT = MaskVT.getVectorElementType();
3032   SmallVector<SDValue, 8> MaskVec;
3033   // Element #0 of the result gets the elt we are replacing.
3034   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
3035   for (unsigned i = 1; i != NumElems; ++i)
3036     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
3037   return DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3038                      &MaskVec[0], MaskVec.size());
3039 }
3040
3041 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3042 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
3043   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
3044   MVT VT = Op.getValueType();
3045   if (PVT == VT)
3046     return Op;
3047   SDValue V1 = Op.getOperand(0);
3048   SDValue Mask = Op.getOperand(2);
3049   unsigned MaskNumElems = Mask.getNumOperands();
3050   unsigned NumElems = MaskNumElems;
3051   DebugLoc dl = Op.getDebugLoc();
3052   // Special handling of v4f32 -> v4i32.
3053   if (VT != MVT::v4f32) {
3054     // Find which element we want to splat.
3055     SDNode* EltNoNode = getSplatMaskEltNo(Mask.getNode()).getNode();
3056     unsigned EltNo = cast<ConstantSDNode>(EltNoNode)->getZExtValue();
3057     // unpack elements to the correct location
3058     while (NumElems > 4) {
3059       if (EltNo < NumElems/2) {
3060         Mask = getUnpacklMask(MaskNumElems, DAG, dl);
3061       } else {
3062         Mask = getUnpackhMask(MaskNumElems, DAG, dl);
3063         EltNo -= NumElems/2;
3064       }
3065       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1, Mask);
3066       NumElems >>= 1;
3067     }
3068     SDValue Cst = DAG.getConstant(EltNo, MVT::i32);
3069     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3070   }
3071
3072   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3073   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3074                                   DAG.getUNDEF(PVT), Mask);
3075   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3076 }
3077
3078 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3079 /// load that's promoted to vector, or a load bitcasted.
3080 static bool isVectorLoad(SDValue Op) {
3081   assert(Op.getValueType().isVector() && "Expected a vector type");
3082   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3083       Op.getOpcode() == ISD::BIT_CONVERT) {
3084     return isa<LoadSDNode>(Op.getOperand(0));
3085   }
3086   return isa<LoadSDNode>(Op);
3087 }
3088
3089
3090 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3091 ///
3092 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3093                                    SelectionDAG &DAG, bool HasSSE3) {
3094   // If we have sse3 and shuffle has more than one use or input is a load, then
3095   // use movddup. Otherwise, use movlhps.
3096   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3097   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3098   MVT VT = Op.getValueType();
3099   if (VT == PVT)
3100     return Op;
3101   DebugLoc dl = Op.getDebugLoc();
3102   unsigned NumElems = PVT.getVectorNumElements();
3103   if (NumElems == 2) {
3104     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3105     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3106   } else {
3107     assert(NumElems == 4);
3108     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3109     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3110     Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
3111                        Cst0, Cst1, Cst0, Cst1);
3112   }
3113
3114   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3115   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3116                                 DAG.getUNDEF(PVT), Mask);
3117   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3118 }
3119
3120 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3121 /// vector of zero or undef vector.  This produces a shuffle where the low
3122 /// element of V2 is swizzled into the zero/undef vector, landing at element
3123 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3124 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3125                                              bool isZero, bool HasSSE2,
3126                                              SelectionDAG &DAG) {
3127   DebugLoc dl = V2.getDebugLoc();
3128   MVT VT = V2.getValueType();
3129   SDValue V1 = isZero
3130     ? getZeroVector(VT, HasSSE2, DAG, dl) : DAG.getUNDEF(VT);
3131   unsigned NumElems = V2.getValueType().getVectorNumElements();
3132   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3133   MVT EVT = MaskVT.getVectorElementType();
3134   SmallVector<SDValue, 16> MaskVec;
3135   for (unsigned i = 0; i != NumElems; ++i)
3136     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3137       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3138     else
3139       MaskVec.push_back(DAG.getConstant(i, EVT));
3140   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3141                                &MaskVec[0], MaskVec.size());
3142   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
3143 }
3144
3145 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3146 /// a shuffle that is zero.
3147 static
3148 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3149                                   unsigned NumElems, bool Low,
3150                                   SelectionDAG &DAG) {
3151   unsigned NumZeros = 0;
3152   for (unsigned i = 0; i < NumElems; ++i) {
3153     unsigned Index = Low ? i : NumElems-i-1;
3154     SDValue Idx = Mask.getOperand(Index);
3155     if (Idx.getOpcode() == ISD::UNDEF) {
3156       ++NumZeros;
3157       continue;
3158     }
3159     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3160     if (Elt.getNode() && isZeroNode(Elt))
3161       ++NumZeros;
3162     else
3163       break;
3164   }
3165   return NumZeros;
3166 }
3167
3168 /// isVectorShift - Returns true if the shuffle can be implemented as a
3169 /// logical left or right shift of a vector.
3170 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3171                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3172   unsigned NumElems = Mask.getNumOperands();
3173
3174   isLeft = true;
3175   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3176   if (!NumZeros) {
3177     isLeft = false;
3178     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3179     if (!NumZeros)
3180       return false;
3181   }
3182
3183   bool SeenV1 = false;
3184   bool SeenV2 = false;
3185   for (unsigned i = NumZeros; i < NumElems; ++i) {
3186     unsigned Val = isLeft ? (i - NumZeros) : i;
3187     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3188     if (Idx.getOpcode() == ISD::UNDEF)
3189       continue;
3190     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3191     if (Index < NumElems)
3192       SeenV1 = true;
3193     else {
3194       Index -= NumElems;
3195       SeenV2 = true;
3196     }
3197     if (Index != Val)
3198       return false;
3199   }
3200   if (SeenV1 && SeenV2)
3201     return false;
3202
3203   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3204   ShAmt = NumZeros;
3205   return true;
3206 }
3207
3208
3209 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3210 ///
3211 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3212                                        unsigned NumNonZero, unsigned NumZero,
3213                                        SelectionDAG &DAG, TargetLowering &TLI) {
3214   if (NumNonZero > 8)
3215     return SDValue();
3216
3217   DebugLoc dl = Op.getDebugLoc();
3218   SDValue V(0, 0);
3219   bool First = true;
3220   for (unsigned i = 0; i < 16; ++i) {
3221     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3222     if (ThisIsNonZero && First) {
3223       if (NumZero)
3224         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3225       else
3226         V = DAG.getUNDEF(MVT::v8i16);
3227       First = false;
3228     }
3229
3230     if ((i & 1) != 0) {
3231       SDValue ThisElt(0, 0), LastElt(0, 0);
3232       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3233       if (LastIsNonZero) {
3234         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3235                               MVT::i16, Op.getOperand(i-1));
3236       }
3237       if (ThisIsNonZero) {
3238         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3239         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3240                               ThisElt, DAG.getConstant(8, MVT::i8));
3241         if (LastIsNonZero)
3242           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3243       } else
3244         ThisElt = LastElt;
3245
3246       if (ThisElt.getNode())
3247         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3248                         DAG.getIntPtrConstant(i/2));
3249     }
3250   }
3251
3252   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3253 }
3254
3255 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3256 ///
3257 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3258                                        unsigned NumNonZero, unsigned NumZero,
3259                                        SelectionDAG &DAG, TargetLowering &TLI) {
3260   if (NumNonZero > 4)
3261     return SDValue();
3262
3263   DebugLoc dl = Op.getDebugLoc();
3264   SDValue V(0, 0);
3265   bool First = true;
3266   for (unsigned i = 0; i < 8; ++i) {
3267     bool isNonZero = (NonZeros & (1 << i)) != 0;
3268     if (isNonZero) {
3269       if (First) {
3270         if (NumZero)
3271           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3272         else
3273           V = DAG.getUNDEF(MVT::v8i16);
3274         First = false;
3275       }
3276       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3277                       MVT::v8i16, V, Op.getOperand(i),
3278                       DAG.getIntPtrConstant(i));
3279     }
3280   }
3281
3282   return V;
3283 }
3284
3285 /// getVShift - Return a vector logical shift node.
3286 ///
3287 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3288                            unsigned NumBits, SelectionDAG &DAG,
3289                            const TargetLowering &TLI, DebugLoc dl) {
3290   bool isMMX = VT.getSizeInBits() == 64;
3291   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3292   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3293   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3294   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3295                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3296                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3297 }
3298
3299 SDValue
3300 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3301   DebugLoc dl = Op.getDebugLoc();
3302   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3303   if (ISD::isBuildVectorAllZeros(Op.getNode())
3304       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3305     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3306     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3307     // eliminated on x86-32 hosts.
3308     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3309       return Op;
3310
3311     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3312       return getOnesVector(Op.getValueType(), DAG, dl);
3313     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3314   }
3315
3316   MVT VT = Op.getValueType();
3317   MVT EVT = VT.getVectorElementType();
3318   unsigned EVTBits = EVT.getSizeInBits();
3319
3320   unsigned NumElems = Op.getNumOperands();
3321   unsigned NumZero  = 0;
3322   unsigned NumNonZero = 0;
3323   unsigned NonZeros = 0;
3324   bool IsAllConstants = true;
3325   SmallSet<SDValue, 8> Values;
3326   for (unsigned i = 0; i < NumElems; ++i) {
3327     SDValue Elt = Op.getOperand(i);
3328     if (Elt.getOpcode() == ISD::UNDEF)
3329       continue;
3330     Values.insert(Elt);
3331     if (Elt.getOpcode() != ISD::Constant &&
3332         Elt.getOpcode() != ISD::ConstantFP)
3333       IsAllConstants = false;
3334     if (isZeroNode(Elt))
3335       NumZero++;
3336     else {
3337       NonZeros |= (1 << i);
3338       NumNonZero++;
3339     }
3340   }
3341
3342   if (NumNonZero == 0) {
3343     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3344     return DAG.getUNDEF(VT);
3345   }
3346
3347   // Special case for single non-zero, non-undef, element.
3348   if (NumNonZero == 1 && NumElems <= 4) {
3349     unsigned Idx = CountTrailingZeros_32(NonZeros);
3350     SDValue Item = Op.getOperand(Idx);
3351
3352     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3353     // the value are obviously zero, truncate the value to i32 and do the
3354     // insertion that way.  Only do this if the value is non-constant or if the
3355     // value is a constant being inserted into element 0.  It is cheaper to do
3356     // a constant pool load than it is to do a movd + shuffle.
3357     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3358         (!IsAllConstants || Idx == 0)) {
3359       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3360         // Handle MMX and SSE both.
3361         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3362         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3363
3364         // Truncate the value (which may itself be a constant) to i32, and
3365         // convert it to a vector with movd (S2V+shuffle to zero extend).
3366         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3367         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3368         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3369                                            Subtarget->hasSSE2(), DAG);
3370
3371         // Now we have our 32-bit value zero extended in the low element of
3372         // a vector.  If Idx != 0, swizzle it into place.
3373         if (Idx != 0) {
3374           SDValue Ops[] = {
3375             Item, DAG.getUNDEF(Item.getValueType()),
3376             getSwapEltZeroMask(VecElts, Idx, DAG, dl)
3377           };
3378           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VecVT, Ops, 3);
3379         }
3380         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3381       }
3382     }
3383
3384     // If we have a constant or non-constant insertion into the low element of
3385     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3386     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3387     // depending on what the source datatype is.  Because we can only get here
3388     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3389     if (Idx == 0 &&
3390         // Don't do this for i64 values on x86-32.
3391         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3392       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3393       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3394       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3395                                          Subtarget->hasSSE2(), DAG);
3396     }
3397
3398     // Is it a vector logical left shift?
3399     if (NumElems == 2 && Idx == 1 &&
3400         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3401       unsigned NumBits = VT.getSizeInBits();
3402       return getVShift(true, VT,
3403                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3404                                    VT, Op.getOperand(1)),
3405                        NumBits/2, DAG, *this, dl);
3406     }
3407
3408     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3409       return SDValue();
3410
3411     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3412     // is a non-constant being inserted into an element other than the low one,
3413     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3414     // movd/movss) to move this into the low element, then shuffle it into
3415     // place.
3416     if (EVTBits == 32) {
3417       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3418
3419       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3420       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3421                                          Subtarget->hasSSE2(), DAG);
3422       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3423       MVT MaskEVT = MaskVT.getVectorElementType();
3424       SmallVector<SDValue, 8> MaskVec;
3425       for (unsigned i = 0; i < NumElems; i++)
3426         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3427       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3428                                    &MaskVec[0], MaskVec.size());
3429       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, Item,
3430                          DAG.getUNDEF(VT), Mask);
3431     }
3432   }
3433
3434   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3435   if (Values.size() == 1)
3436     return SDValue();
3437
3438   // A vector full of immediates; various special cases are already
3439   // handled, so this is best done with a single constant-pool load.
3440   if (IsAllConstants)
3441     return SDValue();
3442
3443   // Let legalizer expand 2-wide build_vectors.
3444   if (EVTBits == 64) {
3445     if (NumNonZero == 1) {
3446       // One half is zero or undef.
3447       unsigned Idx = CountTrailingZeros_32(NonZeros);
3448       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3449                                  Op.getOperand(Idx));
3450       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3451                                          Subtarget->hasSSE2(), DAG);
3452     }
3453     return SDValue();
3454   }
3455
3456   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3457   if (EVTBits == 8 && NumElems == 16) {
3458     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3459                                         *this);
3460     if (V.getNode()) return V;
3461   }
3462
3463   if (EVTBits == 16 && NumElems == 8) {
3464     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3465                                         *this);
3466     if (V.getNode()) return V;
3467   }
3468
3469   // If element VT is == 32 bits, turn it into a number of shuffles.
3470   SmallVector<SDValue, 8> V;
3471   V.resize(NumElems);
3472   if (NumElems == 4 && NumZero > 0) {
3473     for (unsigned i = 0; i < 4; ++i) {
3474       bool isZero = !(NonZeros & (1 << i));
3475       if (isZero)
3476         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3477       else
3478         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3479     }
3480
3481     for (unsigned i = 0; i < 2; ++i) {
3482       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3483         default: break;
3484         case 0:
3485           V[i] = V[i*2];  // Must be a zero vector.
3486           break;
3487         case 1:
3488           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2+1], V[i*2],
3489                              getMOVLMask(NumElems, DAG, dl));
3490           break;
3491         case 2:
3492           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3493                              getMOVLMask(NumElems, DAG, dl));
3494           break;
3495         case 3:
3496           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3497                              getUnpacklMask(NumElems, DAG, dl));
3498           break;
3499       }
3500     }
3501
3502     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3503     MVT EVT = MaskVT.getVectorElementType();
3504     SmallVector<SDValue, 8> MaskVec;
3505     bool Reverse = (NonZeros & 0x3) == 2;
3506     for (unsigned i = 0; i < 2; ++i)
3507       if (Reverse)
3508         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3509       else
3510         MaskVec.push_back(DAG.getConstant(i, EVT));
3511     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3512     for (unsigned i = 0; i < 2; ++i)
3513       if (Reverse)
3514         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3515       else
3516         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3517     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
3518                                      &MaskVec[0], MaskVec.size());
3519     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[0], V[1], ShufMask);
3520   }
3521
3522   if (Values.size() > 2) {
3523     // Expand into a number of unpckl*.
3524     // e.g. for v4f32
3525     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3526     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3527     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3528     SDValue UnpckMask = getUnpacklMask(NumElems, DAG, dl);
3529     for (unsigned i = 0; i < NumElems; ++i)
3530       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3531     NumElems >>= 1;
3532     while (NumElems != 0) {
3533       for (unsigned i = 0; i < NumElems; ++i)
3534         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i], V[i + NumElems],
3535                            UnpckMask);
3536       NumElems >>= 1;
3537     }
3538     return V[0];
3539   }
3540
3541   return SDValue();
3542 }
3543
3544 // v8i16 shuffles - Prefer shuffles in the following order:
3545 // 1. [all]   pshuflw, pshufhw, optional move
3546 // 2. [ssse3] 1 x pshufb
3547 // 3. [ssse3] 2 x pshufb + 1 x por
3548 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3549 static
3550 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3551                                  SDValue PermMask, SelectionDAG &DAG,
3552                                  X86TargetLowering &TLI, DebugLoc dl) {
3553   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3554                                    PermMask.getNode()->op_end());
3555   SmallVector<int, 8> MaskVals;
3556
3557   // Determine if more than 1 of the words in each of the low and high quadwords
3558   // of the result come from the same quadword of one of the two inputs.  Undef
3559   // mask values count as coming from any quadword, for better codegen.
3560   SmallVector<unsigned, 4> LoQuad(4);
3561   SmallVector<unsigned, 4> HiQuad(4);
3562   BitVector InputQuads(4);
3563   for (unsigned i = 0; i < 8; ++i) {
3564     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3565     SDValue Elt = MaskElts[i];
3566     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3567                  cast<ConstantSDNode>(Elt)->getZExtValue();
3568     MaskVals.push_back(EltIdx);
3569     if (EltIdx < 0) {
3570       ++Quad[0];
3571       ++Quad[1];
3572       ++Quad[2];
3573       ++Quad[3];
3574       continue;
3575     }
3576     ++Quad[EltIdx / 4];
3577     InputQuads.set(EltIdx / 4);
3578   }
3579
3580   int BestLoQuad = -1;
3581   unsigned MaxQuad = 1;
3582   for (unsigned i = 0; i < 4; ++i) {
3583     if (LoQuad[i] > MaxQuad) {
3584       BestLoQuad = i;
3585       MaxQuad = LoQuad[i];
3586     }
3587   }
3588
3589   int BestHiQuad = -1;
3590   MaxQuad = 1;
3591   for (unsigned i = 0; i < 4; ++i) {
3592     if (HiQuad[i] > MaxQuad) {
3593       BestHiQuad = i;
3594       MaxQuad = HiQuad[i];
3595     }
3596   }
3597
3598   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3599   // of the two input vectors, shuffle them into one input vector so only a
3600   // single pshufb instruction is necessary. If There are more than 2 input
3601   // quads, disable the next transformation since it does not help SSSE3.
3602   bool V1Used = InputQuads[0] || InputQuads[1];
3603   bool V2Used = InputQuads[2] || InputQuads[3];
3604   if (TLI.getSubtarget()->hasSSSE3()) {
3605     if (InputQuads.count() == 2 && V1Used && V2Used) {
3606       BestLoQuad = InputQuads.find_first();
3607       BestHiQuad = InputQuads.find_next(BestLoQuad);
3608     }
3609     if (InputQuads.count() > 2) {
3610       BestLoQuad = -1;
3611       BestHiQuad = -1;
3612     }
3613   }
3614
3615   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3616   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3617   // words from all 4 input quadwords.
3618   SDValue NewV;
3619   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3620     SmallVector<SDValue,8> MaskV;
3621     MaskV.push_back(DAG.getConstant(BestLoQuad < 0 ? 0 : BestLoQuad, MVT::i64));
3622     MaskV.push_back(DAG.getConstant(BestHiQuad < 0 ? 1 : BestHiQuad, MVT::i64));
3623     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i64, &MaskV[0], 2);
3624
3625     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
3626                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3627                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), Mask);
3628     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3629
3630     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3631     // source words for the shuffle, to aid later transformations.
3632     bool AllWordsInNewV = true;
3633     bool InOrder[2] = { true, true };
3634     for (unsigned i = 0; i != 8; ++i) {
3635       int idx = MaskVals[i];
3636       if (idx != (int)i)
3637         InOrder[i/4] = false;
3638       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3639         continue;
3640       AllWordsInNewV = false;
3641       break;
3642     }
3643
3644     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3645     if (AllWordsInNewV) {
3646       for (int i = 0; i != 8; ++i) {
3647         int idx = MaskVals[i];
3648         if (idx < 0)
3649           continue;
3650         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3651         if ((idx != i) && idx < 4)
3652           pshufhw = false;
3653         if ((idx != i) && idx > 3)
3654           pshuflw = false;
3655       }
3656       V1 = NewV;
3657       V2Used = false;
3658       BestLoQuad = 0;
3659       BestHiQuad = 1;
3660     }
3661
3662     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3663     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3664     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3665       MaskV.clear();
3666       for (unsigned i = 0; i != 8; ++i)
3667         MaskV.push_back((MaskVals[i] < 0) ? DAG.getUNDEF(MVT::i16)
3668                                           : DAG.getConstant(MaskVals[i],
3669                                                             MVT::i16));
3670       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3671                          DAG.getUNDEF(MVT::v8i16),
3672                          DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i16,
3673                                      &MaskV[0], 8));
3674     }
3675   }
3676
3677   // If we have SSSE3, and all words of the result are from 1 input vector,
3678   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3679   // is present, fall back to case 4.
3680   if (TLI.getSubtarget()->hasSSSE3()) {
3681     SmallVector<SDValue,16> pshufbMask;
3682
3683     // If we have elements from both input vectors, set the high bit of the
3684     // shuffle mask element to zero out elements that come from V2 in the V1
3685     // mask, and elements that come from V1 in the V2 mask, so that the two
3686     // results can be OR'd together.
3687     bool TwoInputs = V1Used && V2Used;
3688     for (unsigned i = 0; i != 8; ++i) {
3689       int EltIdx = MaskVals[i] * 2;
3690       if (TwoInputs && (EltIdx >= 16)) {
3691         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3692         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3693         continue;
3694       }
3695       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3696       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3697     }
3698     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3699     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3700                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3701                                  MVT::v16i8, &pshufbMask[0], 16));
3702     if (!TwoInputs)
3703       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3704
3705     // Calculate the shuffle mask for the second input, shuffle it, and
3706     // OR it with the first shuffled input.
3707     pshufbMask.clear();
3708     for (unsigned i = 0; i != 8; ++i) {
3709       int EltIdx = MaskVals[i] * 2;
3710       if (EltIdx < 16) {
3711         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3712         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3713         continue;
3714       }
3715       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3716       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3717     }
3718     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3719     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3720                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3721                                  MVT::v16i8, &pshufbMask[0], 16));
3722     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3723     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3724   }
3725
3726   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3727   // and update MaskVals with new element order.
3728   BitVector InOrder(8);
3729   if (BestLoQuad >= 0) {
3730     SmallVector<SDValue, 8> MaskV;
3731     for (int i = 0; i != 4; ++i) {
3732       int idx = MaskVals[i];
3733       if (idx < 0) {
3734         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3735         InOrder.set(i);
3736       } else if ((idx / 4) == BestLoQuad) {
3737         MaskV.push_back(DAG.getConstant(idx & 3, MVT::i16));
3738         InOrder.set(i);
3739       } else {
3740         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3741       }
3742     }
3743     for (unsigned i = 4; i != 8; ++i)
3744       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3745     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3746                        DAG.getUNDEF(MVT::v8i16),
3747                        DAG.getNode(ISD::BUILD_VECTOR, dl,
3748                                    MVT::v8i16, &MaskV[0], 8));
3749   }
3750
3751   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3752   // and update MaskVals with the new element order.
3753   if (BestHiQuad >= 0) {
3754     SmallVector<SDValue, 8> MaskV;
3755     for (unsigned i = 0; i != 4; ++i)
3756       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3757     for (unsigned i = 4; i != 8; ++i) {
3758       int idx = MaskVals[i];
3759       if (idx < 0) {
3760         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3761         InOrder.set(i);
3762       } else if ((idx / 4) == BestHiQuad) {
3763         MaskV.push_back(DAG.getConstant((idx & 3) + 4, MVT::i16));
3764         InOrder.set(i);
3765       } else {
3766         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3767       }
3768     }
3769     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3770                        DAG.getUNDEF(MVT::v8i16),
3771                        DAG.getNode(ISD::BUILD_VECTOR, dl,
3772                                    MVT::v8i16, &MaskV[0], 8));
3773   }
3774
3775   // In case BestHi & BestLo were both -1, which means each quadword has a word
3776   // from each of the four input quadwords, calculate the InOrder bitvector now
3777   // before falling through to the insert/extract cleanup.
3778   if (BestLoQuad == -1 && BestHiQuad == -1) {
3779     NewV = V1;
3780     for (int i = 0; i != 8; ++i)
3781       if (MaskVals[i] < 0 || MaskVals[i] == i)
3782         InOrder.set(i);
3783   }
3784
3785   // The other elements are put in the right place using pextrw and pinsrw.
3786   for (unsigned i = 0; i != 8; ++i) {
3787     if (InOrder[i])
3788       continue;
3789     int EltIdx = MaskVals[i];
3790     if (EltIdx < 0)
3791       continue;
3792     SDValue ExtOp = (EltIdx < 8)
3793     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3794                   DAG.getIntPtrConstant(EltIdx))
3795     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3796                   DAG.getIntPtrConstant(EltIdx - 8));
3797     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3798                        DAG.getIntPtrConstant(i));
3799   }
3800   return NewV;
3801 }
3802
3803 // v16i8 shuffles - Prefer shuffles in the following order:
3804 // 1. [ssse3] 1 x pshufb
3805 // 2. [ssse3] 2 x pshufb + 1 x por
3806 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3807 static
3808 SDValue LowerVECTOR_SHUFFLEv16i8(SDValue V1, SDValue V2,
3809                                  SDValue PermMask, SelectionDAG &DAG,
3810                                  X86TargetLowering &TLI, DebugLoc dl) {
3811   SmallVector<SDValue, 16> MaskElts(PermMask.getNode()->op_begin(),
3812                                     PermMask.getNode()->op_end());
3813   SmallVector<int, 16> MaskVals;
3814
3815   // If we have SSSE3, case 1 is generated when all result bytes come from
3816   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3817   // present, fall back to case 3.
3818   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3819   bool V1Only = true;
3820   bool V2Only = true;
3821   for (unsigned i = 0; i < 16; ++i) {
3822     SDValue Elt = MaskElts[i];
3823     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3824                  cast<ConstantSDNode>(Elt)->getZExtValue();
3825     MaskVals.push_back(EltIdx);
3826     if (EltIdx < 0)
3827       continue;
3828     if (EltIdx < 16)
3829       V2Only = false;
3830     else
3831       V1Only = false;
3832   }
3833
3834   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3835   if (TLI.getSubtarget()->hasSSSE3()) {
3836     SmallVector<SDValue,16> pshufbMask;
3837
3838     // If all result elements are from one input vector, then only translate
3839     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3840     //
3841     // Otherwise, we have elements from both input vectors, and must zero out
3842     // elements that come from V2 in the first mask, and V1 in the second mask
3843     // so that we can OR them together.
3844     bool TwoInputs = !(V1Only || V2Only);
3845     for (unsigned i = 0; i != 16; ++i) {
3846       int EltIdx = MaskVals[i];
3847       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3848         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3849         continue;
3850       }
3851       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3852     }
3853     // If all the elements are from V2, assign it to V1 and return after
3854     // building the first pshufb.
3855     if (V2Only)
3856       V1 = V2;
3857     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3858                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3859                                  MVT::v16i8, &pshufbMask[0], 16));
3860     if (!TwoInputs)
3861       return V1;
3862
3863     // Calculate the shuffle mask for the second input, shuffle it, and
3864     // OR it with the first shuffled input.
3865     pshufbMask.clear();
3866     for (unsigned i = 0; i != 16; ++i) {
3867       int EltIdx = MaskVals[i];
3868       if (EltIdx < 16) {
3869         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3870         continue;
3871       }
3872       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3873     }
3874     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3875                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3876                                  MVT::v16i8, &pshufbMask[0], 16));
3877     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3878   }
3879
3880   // No SSSE3 - Calculate in place words and then fix all out of place words
3881   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3882   // the 16 different words that comprise the two doublequadword input vectors.
3883   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3884   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3885   SDValue NewV = V2Only ? V2 : V1;
3886   for (int i = 0; i != 8; ++i) {
3887     int Elt0 = MaskVals[i*2];
3888     int Elt1 = MaskVals[i*2+1];
3889
3890     // This word of the result is all undef, skip it.
3891     if (Elt0 < 0 && Elt1 < 0)
3892       continue;
3893
3894     // This word of the result is already in the correct place, skip it.
3895     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3896       continue;
3897     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3898       continue;
3899
3900     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3901     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3902     SDValue InsElt;
3903
3904     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3905     // using a single extract together, load it and store it.
3906     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3907       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3908                            DAG.getIntPtrConstant(Elt1 / 2));
3909       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3910                         DAG.getIntPtrConstant(i));
3911       continue;
3912     }
3913
3914     // If Elt1 is defined, extract it from the appropriate source.  If the
3915     // source byte is not also odd, shift the extracted word left 8 bits
3916     // otherwise clear the bottom 8 bits if we need to do an or.
3917     if (Elt1 >= 0) {
3918       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3919                            DAG.getIntPtrConstant(Elt1 / 2));
3920       if ((Elt1 & 1) == 0)
3921         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3922                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3923       else if (Elt0 >= 0)
3924         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3925                              DAG.getConstant(0xFF00, MVT::i16));
3926     }
3927     // If Elt0 is defined, extract it from the appropriate source.  If the
3928     // source byte is not also even, shift the extracted word right 8 bits. If
3929     // Elt1 was also defined, OR the extracted values together before
3930     // inserting them in the result.
3931     if (Elt0 >= 0) {
3932       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3933                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3934       if ((Elt0 & 1) != 0)
3935         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3936                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3937       else if (Elt1 >= 0)
3938         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3939                              DAG.getConstant(0x00FF, MVT::i16));
3940       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3941                          : InsElt0;
3942     }
3943     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3944                        DAG.getIntPtrConstant(i));
3945   }
3946   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3947 }
3948
3949 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3950 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3951 /// done when every pair / quad of shuffle mask elements point to elements in
3952 /// the right sequence. e.g.
3953 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3954 static
3955 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3956                                 MVT VT,
3957                                 SDValue PermMask, SelectionDAG &DAG,
3958                                 TargetLowering &TLI, DebugLoc dl) {
3959   unsigned NumElems = PermMask.getNumOperands();
3960   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3961   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3962   MVT MaskEltVT = MaskVT.getVectorElementType();
3963   MVT NewVT = MaskVT;
3964   switch (VT.getSimpleVT()) {
3965   default: assert(false && "Unexpected!");
3966   case MVT::v4f32: NewVT = MVT::v2f64; break;
3967   case MVT::v4i32: NewVT = MVT::v2i64; break;
3968   case MVT::v8i16: NewVT = MVT::v4i32; break;
3969   case MVT::v16i8: NewVT = MVT::v4i32; break;
3970   }
3971
3972   if (NewWidth == 2) {
3973     if (VT.isInteger())
3974       NewVT = MVT::v2i64;
3975     else
3976       NewVT = MVT::v2f64;
3977   }
3978   unsigned Scale = NumElems / NewWidth;
3979   SmallVector<SDValue, 8> MaskVec;
3980   for (unsigned i = 0; i < NumElems; i += Scale) {
3981     unsigned StartIdx = ~0U;
3982     for (unsigned j = 0; j < Scale; ++j) {
3983       SDValue Elt = PermMask.getOperand(i+j);
3984       if (Elt.getOpcode() == ISD::UNDEF)
3985         continue;
3986       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3987       if (StartIdx == ~0U)
3988         StartIdx = EltIdx - (EltIdx % Scale);
3989       if (EltIdx != StartIdx + j)
3990         return SDValue();
3991     }
3992     if (StartIdx == ~0U)
3993       MaskVec.push_back(DAG.getUNDEF(MaskEltVT));
3994     else
3995       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3996   }
3997
3998   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3999   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4000   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, NewVT, V1, V2,
4001                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4002                                  &MaskVec[0], MaskVec.size()));
4003 }
4004
4005 /// getVZextMovL - Return a zero-extending vector move low node.
4006 ///
4007 static SDValue getVZextMovL(MVT VT, MVT OpVT,
4008                               SDValue SrcOp, SelectionDAG &DAG,
4009                               const X86Subtarget *Subtarget, DebugLoc dl) {
4010   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4011     LoadSDNode *LD = NULL;
4012     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4013       LD = dyn_cast<LoadSDNode>(SrcOp);
4014     if (!LD) {
4015       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4016       // instead.
4017       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4018       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
4019           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4020           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4021           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
4022         // PR2108
4023         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4024         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4025                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4026                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4027                                                    OpVT,
4028                                                    SrcOp.getOperand(0)
4029                                                           .getOperand(0))));
4030       }
4031     }
4032   }
4033
4034   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4035                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4036                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4037                                              OpVT, SrcOp)));
4038 }
4039
4040 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4041 /// shuffles.
4042 static SDValue
4043 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
4044                           SDValue PermMask, MVT VT, SelectionDAG &DAG,
4045                           DebugLoc dl) {
4046   MVT MaskVT = PermMask.getValueType();
4047   MVT MaskEVT = MaskVT.getVectorElementType();
4048   SmallVector<std::pair<int, int>, 8> Locs;
4049   Locs.resize(4);
4050   SmallVector<SDValue, 8> Mask1(4, DAG.getUNDEF(MaskEVT));
4051   unsigned NumHi = 0;
4052   unsigned NumLo = 0;
4053   for (unsigned i = 0; i != 4; ++i) {
4054     SDValue Elt = PermMask.getOperand(i);
4055     if (Elt.getOpcode() == ISD::UNDEF) {
4056       Locs[i] = std::make_pair(-1, -1);
4057     } else {
4058       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4059       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
4060       if (Val < 4) {
4061         Locs[i] = std::make_pair(0, NumLo);
4062         Mask1[NumLo] = Elt;
4063         NumLo++;
4064       } else {
4065         Locs[i] = std::make_pair(1, NumHi);
4066         if (2+NumHi < 4)
4067           Mask1[2+NumHi] = Elt;
4068         NumHi++;
4069       }
4070     }
4071   }
4072
4073   if (NumLo <= 2 && NumHi <= 2) {
4074     // If no more than two elements come from either vector. This can be
4075     // implemented with two shuffles. First shuffle gather the elements.
4076     // The second shuffle, which takes the first shuffle as both of its
4077     // vector operands, put the elements into the right order.
4078     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4079                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4080                                  &Mask1[0], Mask1.size()));
4081
4082     SmallVector<SDValue, 8> Mask2(4, DAG.getUNDEF(MaskEVT));
4083     for (unsigned i = 0; i != 4; ++i) {
4084       if (Locs[i].first == -1)
4085         continue;
4086       else {
4087         unsigned Idx = (i < 2) ? 0 : 4;
4088         Idx += Locs[i].first * 2 + Locs[i].second;
4089         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
4090       }
4091     }
4092
4093     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1,
4094                        DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4095                                    &Mask2[0], Mask2.size()));
4096   } else if (NumLo == 3 || NumHi == 3) {
4097     // Otherwise, we must have three elements from one vector, call it X, and
4098     // one element from the other, call it Y.  First, use a shufps to build an
4099     // intermediate vector with the one element from Y and the element from X
4100     // that will be in the same half in the final destination (the indexes don't
4101     // matter). Then, use a shufps to build the final vector, taking the half
4102     // containing the element from Y from the intermediate, and the other half
4103     // from X.
4104     if (NumHi == 3) {
4105       // Normalize it so the 3 elements come from V1.
4106       PermMask = CommuteVectorShuffleMask(PermMask, DAG, dl);
4107       std::swap(V1, V2);
4108     }
4109
4110     // Find the element from V2.
4111     unsigned HiIndex;
4112     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4113       SDValue Elt = PermMask.getOperand(HiIndex);
4114       if (Elt.getOpcode() == ISD::UNDEF)
4115         continue;
4116       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4117       if (Val >= 4)
4118         break;
4119     }
4120
4121     Mask1[0] = PermMask.getOperand(HiIndex);
4122     Mask1[1] = DAG.getUNDEF(MaskEVT);
4123     Mask1[2] = PermMask.getOperand(HiIndex^1);
4124     Mask1[3] = DAG.getUNDEF(MaskEVT);
4125     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4126                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT, &Mask1[0], 4));
4127
4128     if (HiIndex >= 2) {
4129       Mask1[0] = PermMask.getOperand(0);
4130       Mask1[1] = PermMask.getOperand(1);
4131       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
4132       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
4133       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4134                          DAG.getNode(ISD::BUILD_VECTOR, dl,
4135                                      MaskVT, &Mask1[0], 4));
4136     } else {
4137       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
4138       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
4139       Mask1[2] = PermMask.getOperand(2);
4140       Mask1[3] = PermMask.getOperand(3);
4141       if (Mask1[2].getOpcode() != ISD::UNDEF)
4142         Mask1[2] =
4143           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
4144                           MaskEVT);
4145       if (Mask1[3].getOpcode() != ISD::UNDEF)
4146         Mask1[3] =
4147           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
4148                           MaskEVT);
4149       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V2, V1,
4150                          DAG.getNode(ISD::BUILD_VECTOR, dl,
4151                                      MaskVT, &Mask1[0], 4));
4152     }
4153   }
4154
4155   // Break it into (shuffle shuffle_hi, shuffle_lo).
4156   Locs.clear();
4157   SmallVector<SDValue,8> LoMask(4, DAG.getUNDEF(MaskEVT));
4158   SmallVector<SDValue,8> HiMask(4, DAG.getUNDEF(MaskEVT));
4159   SmallVector<SDValue,8> *MaskPtr = &LoMask;
4160   unsigned MaskIdx = 0;
4161   unsigned LoIdx = 0;
4162   unsigned HiIdx = 2;
4163   for (unsigned i = 0; i != 4; ++i) {
4164     if (i == 2) {
4165       MaskPtr = &HiMask;
4166       MaskIdx = 1;
4167       LoIdx = 0;
4168       HiIdx = 2;
4169     }
4170     SDValue Elt = PermMask.getOperand(i);
4171     if (Elt.getOpcode() == ISD::UNDEF) {
4172       Locs[i] = std::make_pair(-1, -1);
4173     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
4174       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4175       (*MaskPtr)[LoIdx] = Elt;
4176       LoIdx++;
4177     } else {
4178       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4179       (*MaskPtr)[HiIdx] = Elt;
4180       HiIdx++;
4181     }
4182   }
4183
4184   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4185                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4186                                                 &LoMask[0], LoMask.size()));
4187   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4188                                     DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4189                                                 &HiMask[0], HiMask.size()));
4190   SmallVector<SDValue, 8> MaskOps;
4191   for (unsigned i = 0; i != 4; ++i) {
4192     if (Locs[i].first == -1) {
4193       MaskOps.push_back(DAG.getUNDEF(MaskEVT));
4194     } else {
4195       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4196       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
4197     }
4198   }
4199   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, LoShuffle, HiShuffle,
4200                      DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4201                                  &MaskOps[0], MaskOps.size()));
4202 }
4203
4204 SDValue
4205 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4206   SDValue V1 = Op.getOperand(0);
4207   SDValue V2 = Op.getOperand(1);
4208   SDValue PermMask = Op.getOperand(2);
4209   MVT VT = Op.getValueType();
4210   DebugLoc dl = Op.getDebugLoc();
4211   unsigned NumElems = PermMask.getNumOperands();
4212   bool isMMX = VT.getSizeInBits() == 64;
4213   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4214   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4215   bool V1IsSplat = false;
4216   bool V2IsSplat = false;
4217
4218   // FIXME: Check for legal shuffle and return?
4219
4220   if (isUndefShuffle(Op.getNode()))
4221     return DAG.getUNDEF(VT);
4222
4223   if (isZeroShuffle(Op.getNode()))
4224     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4225
4226   if (isIdentityMask(PermMask.getNode()))
4227     return V1;
4228   else if (isIdentityMask(PermMask.getNode(), true))
4229     return V2;
4230
4231   // Canonicalize movddup shuffles.
4232   if (V2IsUndef && Subtarget->hasSSE2() &&
4233       VT.getSizeInBits() == 128 &&
4234       X86::isMOVDDUPMask(PermMask.getNode()))
4235     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
4236
4237   if (isSplatMask(PermMask.getNode())) {
4238     if (isMMX || NumElems < 4) return Op;
4239     // Promote it to a v4{if}32 splat.
4240     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4241   }
4242
4243   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4244   // do it!
4245   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4246     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG,
4247                                             *this, dl);
4248     if (NewOp.getNode())
4249       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4250                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4251   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4252     // FIXME: Figure out a cleaner way to do this.
4253     // Try to make use of movq to zero out the top part.
4254     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4255       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4256                                                  DAG, *this, dl);
4257       if (NewOp.getNode()) {
4258         SDValue NewV1 = NewOp.getOperand(0);
4259         SDValue NewV2 = NewOp.getOperand(1);
4260         SDValue NewMask = NewOp.getOperand(2);
4261         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4262           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4263           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget,
4264                               dl);
4265         }
4266       }
4267     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4268       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4269                                                 DAG, *this, dl);
4270       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4271         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4272                              DAG, Subtarget, dl);
4273     }
4274   }
4275
4276   // Check if this can be converted into a logical shift.
4277   bool isLeft = false;
4278   unsigned ShAmt = 0;
4279   SDValue ShVal;
4280   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4281   if (isShift && ShVal.hasOneUse()) {
4282     // If the shifted value has multiple uses, it may be cheaper to use
4283     // v_set0 + movlhps or movhlps, etc.
4284     MVT EVT = VT.getVectorElementType();
4285     ShAmt *= EVT.getSizeInBits();
4286     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4287   }
4288
4289   if (X86::isMOVLMask(PermMask.getNode())) {
4290     if (V1IsUndef)
4291       return V2;
4292     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4293       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4294     if (!isMMX)
4295       return Op;
4296   }
4297
4298   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4299                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4300                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4301                  X86::isMOVHPMask(PermMask.getNode()) ||
4302                  X86::isMOVLPMask(PermMask.getNode())))
4303     return Op;
4304
4305   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4306       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4307     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4308
4309   if (isShift) {
4310     // No better options. Use a vshl / vsrl.
4311     MVT EVT = VT.getVectorElementType();
4312     ShAmt *= EVT.getSizeInBits();
4313     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4314   }
4315
4316   bool Commuted = false;
4317   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4318   // 1,1,1,1 -> v8i16 though.
4319   V1IsSplat = isSplatVector(V1.getNode());
4320   V2IsSplat = isSplatVector(V2.getNode());
4321
4322   // Canonicalize the splat or undef, if present, to be on the RHS.
4323   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4324     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4325     std::swap(V1IsSplat, V2IsSplat);
4326     std::swap(V1IsUndef, V2IsUndef);
4327     Commuted = true;
4328   }
4329
4330   // FIXME: Figure out a cleaner way to do this.
4331   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4332     if (V2IsUndef) return V1;
4333     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4334     if (V2IsSplat) {
4335       // V2 is a splat, so the mask may be malformed. That is, it may point
4336       // to any V2 element. The instruction selectior won't like this. Get
4337       // a corrected mask and commute to form a proper MOVS{S|D}.
4338       SDValue NewMask = getMOVLMask(NumElems, DAG, dl);
4339       if (NewMask.getNode() != PermMask.getNode())
4340         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4341     }
4342     return Op;
4343   }
4344
4345   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4346       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4347       X86::isUNPCKLMask(PermMask.getNode()) ||
4348       X86::isUNPCKHMask(PermMask.getNode()))
4349     return Op;
4350
4351   if (V2IsSplat) {
4352     // Normalize mask so all entries that point to V2 points to its first
4353     // element then try to match unpck{h|l} again. If match, return a
4354     // new vector_shuffle with the corrected mask.
4355     SDValue NewMask = NormalizeMask(PermMask, DAG);
4356     if (NewMask.getNode() != PermMask.getNode()) {
4357       if (X86::isUNPCKLMask(NewMask.getNode(), true)) {
4358         SDValue NewMask = getUnpacklMask(NumElems, DAG, dl);
4359         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4360       } else if (X86::isUNPCKHMask(NewMask.getNode(), true)) {
4361         SDValue NewMask = getUnpackhMask(NumElems, DAG, dl);
4362         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4363       }
4364     }
4365   }
4366
4367   // Normalize the node to match x86 shuffle ops if needed
4368   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4369       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4370
4371   if (Commuted) {
4372     // Commute is back and try unpck* again.
4373     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4374     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4375         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4376         X86::isUNPCKLMask(PermMask.getNode()) ||
4377         X86::isUNPCKHMask(PermMask.getNode()))
4378       return Op;
4379   }
4380
4381   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4382   // Try PSHUF* first, then SHUFP*.
4383   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4384   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4385   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4386     if (V2.getOpcode() != ISD::UNDEF)
4387       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1,
4388                          DAG.getUNDEF(VT), PermMask);
4389     return Op;
4390   }
4391
4392   if (!isMMX) {
4393     if (Subtarget->hasSSE2() &&
4394         (X86::isPSHUFDMask(PermMask.getNode()) ||
4395          X86::isPSHUFHWMask(PermMask.getNode()) ||
4396          X86::isPSHUFLWMask(PermMask.getNode()))) {
4397       MVT RVT = VT;
4398       if (VT == MVT::v4f32) {
4399         RVT = MVT::v4i32;
4400         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT,
4401                          DAG.getNode(ISD::BIT_CONVERT, dl, RVT, V1),
4402                          DAG.getUNDEF(RVT), PermMask);
4403       } else if (V2.getOpcode() != ISD::UNDEF)
4404         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT, V1,
4405                          DAG.getUNDEF(RVT), PermMask);
4406       if (RVT != VT)
4407         Op = DAG.getNode(ISD::BIT_CONVERT, dl, VT, Op);
4408       return Op;
4409     }
4410
4411     // Binary or unary shufps.
4412     if (X86::isSHUFPMask(PermMask.getNode()) ||
4413         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4414       return Op;
4415   }
4416
4417   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4418   if (VT == MVT::v8i16) {
4419     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this, dl);
4420     if (NewOp.getNode())
4421       return NewOp;
4422   }
4423
4424   if (VT == MVT::v16i8) {
4425     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(V1, V2, PermMask, DAG, *this, dl);
4426     if (NewOp.getNode())
4427       return NewOp;
4428   }
4429
4430   // Handle all 4 wide cases with a number of shuffles except for MMX.
4431   if (NumElems == 4 && !isMMX)
4432     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG, dl);
4433
4434   return SDValue();
4435 }
4436
4437 SDValue
4438 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4439                                                 SelectionDAG &DAG) {
4440   MVT VT = Op.getValueType();
4441   DebugLoc dl = Op.getDebugLoc();
4442   if (VT.getSizeInBits() == 8) {
4443     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4444                                     Op.getOperand(0), Op.getOperand(1));
4445     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4446                                     DAG.getValueType(VT));
4447     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4448   } else if (VT.getSizeInBits() == 16) {
4449     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4450     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4451     if (Idx == 0)
4452       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4453                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4454                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4455                                                  MVT::v4i32,
4456                                                  Op.getOperand(0)),
4457                                      Op.getOperand(1)));
4458     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4459                                     Op.getOperand(0), Op.getOperand(1));
4460     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4461                                     DAG.getValueType(VT));
4462     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4463   } else if (VT == MVT::f32) {
4464     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4465     // the result back to FR32 register. It's only worth matching if the
4466     // result has a single use which is a store or a bitcast to i32.  And in
4467     // the case of a store, it's not worth it if the index is a constant 0,
4468     // because a MOVSSmr can be used instead, which is smaller and faster.
4469     if (!Op.hasOneUse())
4470       return SDValue();
4471     SDNode *User = *Op.getNode()->use_begin();
4472     if ((User->getOpcode() != ISD::STORE ||
4473          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4474           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4475         (User->getOpcode() != ISD::BIT_CONVERT ||
4476          User->getValueType(0) != MVT::i32))
4477       return SDValue();
4478     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4479                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4480                                               Op.getOperand(0)),
4481                                               Op.getOperand(1));
4482     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4483   } else if (VT == MVT::i32) {
4484     // ExtractPS works with constant index.
4485     if (isa<ConstantSDNode>(Op.getOperand(1)))
4486       return Op;
4487   }
4488   return SDValue();
4489 }
4490
4491
4492 SDValue
4493 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4494   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4495     return SDValue();
4496
4497   if (Subtarget->hasSSE41()) {
4498     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4499     if (Res.getNode())
4500       return Res;
4501   }
4502
4503   MVT VT = Op.getValueType();
4504   DebugLoc dl = Op.getDebugLoc();
4505   // TODO: handle v16i8.
4506   if (VT.getSizeInBits() == 16) {
4507     SDValue Vec = Op.getOperand(0);
4508     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4509     if (Idx == 0)
4510       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4511                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4512                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4513                                                  MVT::v4i32, Vec),
4514                                      Op.getOperand(1)));
4515     // Transform it so it match pextrw which produces a 32-bit result.
4516     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4517     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4518                                     Op.getOperand(0), Op.getOperand(1));
4519     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4520                                     DAG.getValueType(VT));
4521     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4522   } else if (VT.getSizeInBits() == 32) {
4523     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4524     if (Idx == 0)
4525       return Op;
4526     // SHUFPS the element to the lowest double word, then movss.
4527     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4528     SmallVector<SDValue, 8> IdxVec;
4529     IdxVec.
4530       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4531     IdxVec.
4532       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4533     IdxVec.
4534       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4535     IdxVec.
4536       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4537     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4538                                  &IdxVec[0], IdxVec.size());
4539     SDValue Vec = Op.getOperand(0);
4540     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4541                       Vec, DAG.getUNDEF(Vec.getValueType()), Mask);
4542     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4543                        DAG.getIntPtrConstant(0));
4544   } else if (VT.getSizeInBits() == 64) {
4545     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4546     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4547     //        to match extract_elt for f64.
4548     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4549     if (Idx == 0)
4550       return Op;
4551
4552     // UNPCKHPD the element to the lowest double word, then movsd.
4553     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4554     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4555     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4556     SmallVector<SDValue, 8> IdxVec;
4557     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4558     IdxVec.
4559       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4560     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, MaskVT,
4561                                  &IdxVec[0], IdxVec.size());
4562     SDValue Vec = Op.getOperand(0);
4563     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4564                       Vec, DAG.getUNDEF(Vec.getValueType()),
4565                       Mask);
4566     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4567                        DAG.getIntPtrConstant(0));
4568   }
4569
4570   return SDValue();
4571 }
4572
4573 SDValue
4574 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4575   MVT VT = Op.getValueType();
4576   MVT EVT = VT.getVectorElementType();
4577   DebugLoc dl = Op.getDebugLoc();
4578
4579   SDValue N0 = Op.getOperand(0);
4580   SDValue N1 = Op.getOperand(1);
4581   SDValue N2 = Op.getOperand(2);
4582
4583   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4584       isa<ConstantSDNode>(N2)) {
4585     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4586                                               : X86ISD::PINSRW;
4587     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4588     // argument.
4589     if (N1.getValueType() != MVT::i32)
4590       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4591     if (N2.getValueType() != MVT::i32)
4592       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4593     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4594   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4595     // Bits [7:6] of the constant are the source select.  This will always be
4596     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4597     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4598     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4599     // Bits [5:4] of the constant are the destination select.  This is the
4600     //  value of the incoming immediate.
4601     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4602     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4603     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4604     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4605   } else if (EVT == MVT::i32) {
4606     // InsertPS works with constant index.
4607     if (isa<ConstantSDNode>(N2))
4608       return Op;
4609   }
4610   return SDValue();
4611 }
4612
4613 SDValue
4614 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4615   MVT VT = Op.getValueType();
4616   MVT EVT = VT.getVectorElementType();
4617
4618   if (Subtarget->hasSSE41())
4619     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4620
4621   if (EVT == MVT::i8)
4622     return SDValue();
4623
4624   DebugLoc dl = Op.getDebugLoc();
4625   SDValue N0 = Op.getOperand(0);
4626   SDValue N1 = Op.getOperand(1);
4627   SDValue N2 = Op.getOperand(2);
4628
4629   if (EVT.getSizeInBits() == 16) {
4630     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4631     // as its second argument.
4632     if (N1.getValueType() != MVT::i32)
4633       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4634     if (N2.getValueType() != MVT::i32)
4635       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4636     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4637   }
4638   return SDValue();
4639 }
4640
4641 SDValue
4642 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4643   DebugLoc dl = Op.getDebugLoc();
4644   if (Op.getValueType() == MVT::v2f32)
4645     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4646                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4647                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4648                                                Op.getOperand(0))));
4649
4650   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4651   MVT VT = MVT::v2i32;
4652   switch (Op.getValueType().getSimpleVT()) {
4653   default: break;
4654   case MVT::v16i8:
4655   case MVT::v8i16:
4656     VT = MVT::v4i32;
4657     break;
4658   }
4659   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4660                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4661 }
4662
4663 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4664 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4665 // one of the above mentioned nodes. It has to be wrapped because otherwise
4666 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4667 // be used to form addressing mode. These wrapped nodes will be selected
4668 // into MOV32ri.
4669 SDValue
4670 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4671   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4672   // FIXME there isn't really any debug info here, should come from the parent
4673   DebugLoc dl = CP->getDebugLoc();
4674   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4675                                                getPointerTy(),
4676                                                CP->getAlignment());
4677   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4678   // With PIC, the address is actually $g + Offset.
4679   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4680       !Subtarget->isPICStyleRIPRel()) {
4681     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4682                          DAG.getNode(X86ISD::GlobalBaseReg,
4683                                      DebugLoc::getUnknownLoc(),
4684                                      getPointerTy()),
4685                          Result);
4686   }
4687
4688   return Result;
4689 }
4690
4691 SDValue
4692 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4693                                       int64_t Offset,
4694                                       SelectionDAG &DAG) const {
4695   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4696   bool ExtraLoadRequired =
4697     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4698
4699   // Create the TargetGlobalAddress node, folding in the constant
4700   // offset if it is legal.
4701   SDValue Result;
4702   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4703     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4704     Offset = 0;
4705   } else
4706     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4707   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4708
4709   // With PIC, the address is actually $g + Offset.
4710   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4711     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4712                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4713                          Result);
4714   }
4715
4716   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4717   // load the value at address GV, not the value of GV itself. This means that
4718   // the GlobalAddress must be in the base or index register of the address, not
4719   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4720   // The same applies for external symbols during PIC codegen
4721   if (ExtraLoadRequired)
4722     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4723                          PseudoSourceValue::getGOT(), 0);
4724
4725   // If there was a non-zero offset that we didn't fold, create an explicit
4726   // addition for it.
4727   if (Offset != 0)
4728     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4729                          DAG.getConstant(Offset, getPointerTy()));
4730
4731   return Result;
4732 }
4733
4734 SDValue
4735 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4736   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4737   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4738   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4739 }
4740
4741 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4742 static SDValue
4743 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4744                                 const MVT PtrVT) {
4745   SDValue InFlag;
4746   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4747   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4748                                      DAG.getNode(X86ISD::GlobalBaseReg,
4749                                                  DebugLoc::getUnknownLoc(),
4750                                                  PtrVT), InFlag);
4751   InFlag = Chain.getValue(1);
4752
4753   // emit leal symbol@TLSGD(,%ebx,1), %eax
4754   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4755   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4756                                              GA->getValueType(0),
4757                                              GA->getOffset());
4758   SDValue Ops[] = { Chain,  TGA, InFlag };
4759   SDValue Result = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4760   InFlag = Result.getValue(2);
4761   Chain = Result.getValue(1);
4762
4763   // call ___tls_get_addr. This function receives its argument in
4764   // the register EAX.
4765   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Result, InFlag);
4766   InFlag = Chain.getValue(1);
4767
4768   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4769   SDValue Ops1[] = { Chain,
4770                       DAG.getTargetExternalSymbol("___tls_get_addr",
4771                                                   PtrVT),
4772                       DAG.getRegister(X86::EAX, PtrVT),
4773                       DAG.getRegister(X86::EBX, PtrVT),
4774                       InFlag };
4775   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops1, 5);
4776   InFlag = Chain.getValue(1);
4777
4778   return DAG.getCopyFromReg(Chain, dl, X86::EAX, PtrVT, InFlag);
4779 }
4780
4781 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4782 static SDValue
4783 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4784                                 const MVT PtrVT) {
4785   SDValue InFlag, Chain;
4786   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4787
4788   // emit leaq symbol@TLSGD(%rip), %rdi
4789   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4790   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4791                                              GA->getValueType(0),
4792                                              GA->getOffset());
4793   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4794   SDValue Result = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4795   Chain  = Result.getValue(1);
4796   InFlag = Result.getValue(2);
4797
4798   // call __tls_get_addr. This function receives its argument in
4799   // the register RDI.
4800   Chain = DAG.getCopyToReg(Chain, dl, X86::RDI, Result, InFlag);
4801   InFlag = Chain.getValue(1);
4802
4803   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4804   SDValue Ops1[] = { Chain,
4805                       DAG.getTargetExternalSymbol("__tls_get_addr",
4806                                                   PtrVT),
4807                       DAG.getRegister(X86::RDI, PtrVT),
4808                       InFlag };
4809   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops1, 4);
4810   InFlag = Chain.getValue(1);
4811
4812   return DAG.getCopyFromReg(Chain, dl, X86::RAX, PtrVT, InFlag);
4813 }
4814
4815 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4816 // "local exec" model.
4817 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4818                                    const MVT PtrVT, TLSModel::Model model) {
4819   DebugLoc dl = GA->getDebugLoc();
4820   // Get the Thread Pointer
4821   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER,
4822                                       DebugLoc::getUnknownLoc(), PtrVT);
4823   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4824   // exec)
4825   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4826                                              GA->getValueType(0),
4827                                              GA->getOffset());
4828   SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
4829
4830   if (model == TLSModel::InitialExec)
4831     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4832                          PseudoSourceValue::getGOT(), 0);
4833
4834   // The address of the thread local variable is the add of the thread
4835   // pointer with the offset of the variable.
4836   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4837 }
4838
4839 SDValue
4840 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4841   // TODO: implement the "local dynamic" model
4842   // TODO: implement the "initial exec"model for pic executables
4843   assert(Subtarget->isTargetELF() &&
4844          "TLS not implemented for non-ELF targets");
4845   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4846   GlobalValue *GV = GA->getGlobal();
4847   TLSModel::Model model =
4848     getTLSModel (GV, getTargetMachine().getRelocationModel());
4849   if (Subtarget->is64Bit()) {
4850     switch (model) {
4851     case TLSModel::GeneralDynamic:
4852     case TLSModel::LocalDynamic: // not implemented
4853     case TLSModel::InitialExec:  // not implemented
4854     case TLSModel::LocalExec:    // not implemented
4855       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4856     default:
4857       assert (0 && "Unknown TLS model");
4858     }
4859   } else {
4860     switch (model) {
4861     case TLSModel::GeneralDynamic:
4862     case TLSModel::LocalDynamic: // not implemented
4863       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4864
4865     case TLSModel::InitialExec:
4866     case TLSModel::LocalExec:
4867       return LowerToTLSExecModel(GA, DAG, getPointerTy(), model);
4868     default:
4869       assert (0 && "Unknown TLS model");
4870     }
4871   }
4872 }
4873
4874 SDValue
4875 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4876   // FIXME there isn't really any debug info here
4877   DebugLoc dl = Op.getDebugLoc();
4878   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4879   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4880   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4881   // With PIC, the address is actually $g + Offset.
4882   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4883       !Subtarget->isPICStyleRIPRel()) {
4884     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4885                          DAG.getNode(X86ISD::GlobalBaseReg,
4886                                      DebugLoc::getUnknownLoc(),
4887                                      getPointerTy()),
4888                          Result);
4889   }
4890
4891   return Result;
4892 }
4893
4894 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4895   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4896   // FIXME there isn't really any debug into here
4897   DebugLoc dl = JT->getDebugLoc();
4898   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4899   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4900   // With PIC, the address is actually $g + Offset.
4901   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4902       !Subtarget->isPICStyleRIPRel()) {
4903     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4904                          DAG.getNode(X86ISD::GlobalBaseReg,
4905                                      DebugLoc::getUnknownLoc(),
4906                                      getPointerTy()),
4907                          Result);
4908   }
4909
4910   return Result;
4911 }
4912
4913 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4914 /// take a 2 x i32 value to shift plus a shift amount.
4915 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4916   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4917   MVT VT = Op.getValueType();
4918   unsigned VTBits = VT.getSizeInBits();
4919   DebugLoc dl = Op.getDebugLoc();
4920   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4921   SDValue ShOpLo = Op.getOperand(0);
4922   SDValue ShOpHi = Op.getOperand(1);
4923   SDValue ShAmt  = Op.getOperand(2);
4924   SDValue Tmp1 = isSRA ?
4925     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4926                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4927     DAG.getConstant(0, VT);
4928
4929   SDValue Tmp2, Tmp3;
4930   if (Op.getOpcode() == ISD::SHL_PARTS) {
4931     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4932     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4933   } else {
4934     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4935     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4936   }
4937
4938   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4939                                   DAG.getConstant(VTBits, MVT::i8));
4940   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4941                                AndNode, DAG.getConstant(0, MVT::i8));
4942
4943   SDValue Hi, Lo;
4944   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4945   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4946   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4947
4948   if (Op.getOpcode() == ISD::SHL_PARTS) {
4949     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4950     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4951   } else {
4952     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4953     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4954   }
4955
4956   SDValue Ops[2] = { Lo, Hi };
4957   return DAG.getMergeValues(Ops, 2, dl);
4958 }
4959
4960 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4961   MVT SrcVT = Op.getOperand(0).getValueType();
4962   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4963          "Unknown SINT_TO_FP to lower!");
4964
4965   // These are really Legal; caller falls through into that case.
4966   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4967     return SDValue();
4968   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4969       Subtarget->is64Bit())
4970     return SDValue();
4971
4972   DebugLoc dl = Op.getDebugLoc();
4973   unsigned Size = SrcVT.getSizeInBits()/8;
4974   MachineFunction &MF = DAG.getMachineFunction();
4975   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4976   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4977   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4978                                  StackSlot,
4979                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4980
4981   // Build the FILD
4982   SDVTList Tys;
4983   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4984   if (useSSE)
4985     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4986   else
4987     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4988   SmallVector<SDValue, 8> Ops;
4989   Ops.push_back(Chain);
4990   Ops.push_back(StackSlot);
4991   Ops.push_back(DAG.getValueType(SrcVT));
4992   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4993                                  Tys, &Ops[0], Ops.size());
4994
4995   if (useSSE) {
4996     Chain = Result.getValue(1);
4997     SDValue InFlag = Result.getValue(2);
4998
4999     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5000     // shouldn't be necessary except that RFP cannot be live across
5001     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5002     MachineFunction &MF = DAG.getMachineFunction();
5003     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
5004     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5005     Tys = DAG.getVTList(MVT::Other);
5006     SmallVector<SDValue, 8> Ops;
5007     Ops.push_back(Chain);
5008     Ops.push_back(Result);
5009     Ops.push_back(StackSlot);
5010     Ops.push_back(DAG.getValueType(Op.getValueType()));
5011     Ops.push_back(InFlag);
5012     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
5013     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5014                          PseudoSourceValue::getFixedStack(SSFI), 0);
5015   }
5016
5017   return Result;
5018 }
5019
5020 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5021 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5022   // This algorithm is not obvious. Here it is in C code, more or less:
5023   /*
5024     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5025       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5026       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5027
5028       // Copy ints to xmm registers.
5029       __m128i xh = _mm_cvtsi32_si128( hi );
5030       __m128i xl = _mm_cvtsi32_si128( lo );
5031
5032       // Combine into low half of a single xmm register.
5033       __m128i x = _mm_unpacklo_epi32( xh, xl );
5034       __m128d d;
5035       double sd;
5036
5037       // Merge in appropriate exponents to give the integer bits the right
5038       // magnitude.
5039       x = _mm_unpacklo_epi32( x, exp );
5040
5041       // Subtract away the biases to deal with the IEEE-754 double precision
5042       // implicit 1.
5043       d = _mm_sub_pd( (__m128d) x, bias );
5044
5045       // All conversions up to here are exact. The correctly rounded result is
5046       // calculated using the current rounding mode using the following
5047       // horizontal add.
5048       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5049       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5050                                 // store doesn't really need to be here (except
5051                                 // maybe to zero the other double)
5052       return sd;
5053     }
5054   */
5055
5056   DebugLoc dl = Op.getDebugLoc();
5057
5058   // Build some magic constants.
5059   std::vector<Constant*> CV0;
5060   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
5061   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
5062   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5063   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5064   Constant *C0 = ConstantVector::get(CV0);
5065   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 4);
5066
5067   std::vector<Constant*> CV1;
5068   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
5069   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
5070   Constant *C1 = ConstantVector::get(CV1);
5071   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 4);
5072
5073   SmallVector<SDValue, 4> MaskVec;
5074   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
5075   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
5076   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
5077   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
5078   SDValue UnpcklMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
5079                                    &MaskVec[0], MaskVec.size());
5080   SmallVector<SDValue, 4> MaskVec2;
5081   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
5082   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
5083   SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32,
5084                                  &MaskVec2[0], MaskVec2.size());
5085
5086   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5087                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5088                                         Op.getOperand(0),
5089                                         DAG.getIntPtrConstant(1)));
5090   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5091                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5092                                         Op.getOperand(0),
5093                                         DAG.getIntPtrConstant(0)));
5094   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5095                                 XR1, XR2, UnpcklMask);
5096   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5097                               PseudoSourceValue::getConstantPool(), 0,
5098                               false, 16);
5099   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5100                                Unpck1, CLod0, UnpcklMask);
5101   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5102   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5103                               PseudoSourceValue::getConstantPool(), 0,
5104                               false, 16);
5105   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5106
5107   // Add the halves; easiest way is to swap them into another reg first.
5108   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2f64,
5109                              Sub, Sub, ShufMask);
5110   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5111   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5112                      DAG.getIntPtrConstant(0));
5113 }
5114
5115 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5116 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5117   DebugLoc dl = Op.getDebugLoc();
5118   // FP constant to bias correct the final result.
5119   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5120                                    MVT::f64);
5121
5122   // Load the 32-bit value into an XMM register.
5123   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5124                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5125                                          Op.getOperand(0),
5126                                          DAG.getIntPtrConstant(0)));
5127
5128   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5129                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5130                      DAG.getIntPtrConstant(0));
5131
5132   // Or the load with the bias.
5133   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5134                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5135                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5136                                                    MVT::v2f64, Load)),
5137                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5138                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5139                                                    MVT::v2f64, Bias)));
5140   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5141                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5142                    DAG.getIntPtrConstant(0));
5143
5144   // Subtract the bias.
5145   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5146
5147   // Handle final rounding.
5148   MVT DestVT = Op.getValueType();
5149
5150   if (DestVT.bitsLT(MVT::f64)) {
5151     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5152                        DAG.getIntPtrConstant(0));
5153   } else if (DestVT.bitsGT(MVT::f64)) {
5154     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5155   }
5156
5157   // Handle final rounding.
5158   return Sub;
5159 }
5160
5161 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5162   SDValue N0 = Op.getOperand(0);
5163   DebugLoc dl = Op.getDebugLoc();
5164
5165   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5166   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5167   // the optimization here.
5168   if (DAG.SignBitIsZero(N0))
5169     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5170
5171   MVT SrcVT = N0.getValueType();
5172   if (SrcVT == MVT::i64) {
5173     // We only handle SSE2 f64 target here; caller can handle the rest.
5174     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5175       return SDValue();
5176
5177     return LowerUINT_TO_FP_i64(Op, DAG);
5178   } else if (SrcVT == MVT::i32) {
5179     return LowerUINT_TO_FP_i32(Op, DAG);
5180   }
5181
5182   assert(0 && "Unknown UINT_TO_FP to lower!");
5183   return SDValue();
5184 }
5185
5186 std::pair<SDValue,SDValue> X86TargetLowering::
5187 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
5188   DebugLoc dl = Op.getDebugLoc();
5189   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
5190          Op.getValueType().getSimpleVT() >= MVT::i16 &&
5191          "Unknown FP_TO_SINT to lower!");
5192
5193   // These are really Legal.
5194   if (Op.getValueType() == MVT::i32 &&
5195       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5196     return std::make_pair(SDValue(), SDValue());
5197   if (Subtarget->is64Bit() &&
5198       Op.getValueType() == MVT::i64 &&
5199       Op.getOperand(0).getValueType() != MVT::f80)
5200     return std::make_pair(SDValue(), SDValue());
5201
5202   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5203   // stack slot.
5204   MachineFunction &MF = DAG.getMachineFunction();
5205   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
5206   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5207   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5208   unsigned Opc;
5209   switch (Op.getValueType().getSimpleVT()) {
5210   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5211   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5212   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5213   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5214   }
5215
5216   SDValue Chain = DAG.getEntryNode();
5217   SDValue Value = Op.getOperand(0);
5218   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5219     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5220     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5221                          PseudoSourceValue::getFixedStack(SSFI), 0);
5222     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5223     SDValue Ops[] = {
5224       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5225     };
5226     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5227     Chain = Value.getValue(1);
5228     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5229     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5230   }
5231
5232   // Build the FP_TO_INT*_IN_MEM
5233   SDValue Ops[] = { Chain, Value, StackSlot };
5234   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5235
5236   return std::make_pair(FIST, StackSlot);
5237 }
5238
5239 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5240   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
5241   SDValue FIST = Vals.first, StackSlot = Vals.second;
5242   if (FIST.getNode() == 0) return SDValue();
5243
5244   // Load the result.
5245   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5246                      FIST, StackSlot, NULL, 0);
5247 }
5248
5249 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5250   DebugLoc dl = Op.getDebugLoc();
5251   MVT VT = Op.getValueType();
5252   MVT EltVT = VT;
5253   if (VT.isVector())
5254     EltVT = VT.getVectorElementType();
5255   std::vector<Constant*> CV;
5256   if (EltVT == MVT::f64) {
5257     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5258     CV.push_back(C);
5259     CV.push_back(C);
5260   } else {
5261     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5262     CV.push_back(C);
5263     CV.push_back(C);
5264     CV.push_back(C);
5265     CV.push_back(C);
5266   }
5267   Constant *C = ConstantVector::get(CV);
5268   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5269   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5270                                PseudoSourceValue::getConstantPool(), 0,
5271                                false, 16);
5272   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5273 }
5274
5275 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5276   DebugLoc dl = Op.getDebugLoc();
5277   MVT VT = Op.getValueType();
5278   MVT EltVT = VT;
5279   unsigned EltNum = 1;
5280   if (VT.isVector()) {
5281     EltVT = VT.getVectorElementType();
5282     EltNum = VT.getVectorNumElements();
5283   }
5284   std::vector<Constant*> CV;
5285   if (EltVT == MVT::f64) {
5286     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5287     CV.push_back(C);
5288     CV.push_back(C);
5289   } else {
5290     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5291     CV.push_back(C);
5292     CV.push_back(C);
5293     CV.push_back(C);
5294     CV.push_back(C);
5295   }
5296   Constant *C = ConstantVector::get(CV);
5297   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5298   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5299                                PseudoSourceValue::getConstantPool(), 0,
5300                                false, 16);
5301   if (VT.isVector()) {
5302     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5303                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5304                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5305                                 Op.getOperand(0)),
5306                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5307   } else {
5308     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5309   }
5310 }
5311
5312 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5313   SDValue Op0 = Op.getOperand(0);
5314   SDValue Op1 = Op.getOperand(1);
5315   DebugLoc dl = Op.getDebugLoc();
5316   MVT VT = Op.getValueType();
5317   MVT SrcVT = Op1.getValueType();
5318
5319   // If second operand is smaller, extend it first.
5320   if (SrcVT.bitsLT(VT)) {
5321     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5322     SrcVT = VT;
5323   }
5324   // And if it is bigger, shrink it first.
5325   if (SrcVT.bitsGT(VT)) {
5326     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5327     SrcVT = VT;
5328   }
5329
5330   // At this point the operands and the result should have the same
5331   // type, and that won't be f80 since that is not custom lowered.
5332
5333   // First get the sign bit of second operand.
5334   std::vector<Constant*> CV;
5335   if (SrcVT == MVT::f64) {
5336     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5337     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5338   } else {
5339     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5340     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5341     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5342     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5343   }
5344   Constant *C = ConstantVector::get(CV);
5345   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5346   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5347                                 PseudoSourceValue::getConstantPool(), 0,
5348                                 false, 16);
5349   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5350
5351   // Shift sign bit right or left if the two operands have different types.
5352   if (SrcVT.bitsGT(VT)) {
5353     // Op0 is MVT::f32, Op1 is MVT::f64.
5354     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5355     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5356                           DAG.getConstant(32, MVT::i32));
5357     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5358     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5359                           DAG.getIntPtrConstant(0));
5360   }
5361
5362   // Clear first operand sign bit.
5363   CV.clear();
5364   if (VT == MVT::f64) {
5365     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5366     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5367   } else {
5368     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5369     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5370     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5371     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5372   }
5373   C = ConstantVector::get(CV);
5374   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5375   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5376                                 PseudoSourceValue::getConstantPool(), 0,
5377                                 false, 16);
5378   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5379
5380   // Or the value with the sign bit.
5381   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5382 }
5383
5384 /// Emit nodes that will be selected as "test Op0,Op0", or something
5385 /// equivalent.
5386 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5387                                     SelectionDAG &DAG) {
5388   DebugLoc dl = Op.getDebugLoc();
5389
5390   // CF and OF aren't always set the way we want. Determine which
5391   // of these we need.
5392   bool NeedCF = false;
5393   bool NeedOF = false;
5394   switch (X86CC) {
5395   case X86::COND_A: case X86::COND_AE:
5396   case X86::COND_B: case X86::COND_BE:
5397     NeedCF = true;
5398     break;
5399   case X86::COND_G: case X86::COND_GE:
5400   case X86::COND_L: case X86::COND_LE:
5401   case X86::COND_O: case X86::COND_NO:
5402     NeedOF = true;
5403     break;
5404   default: break;
5405   }
5406
5407   // See if we can use the EFLAGS value from the operand instead of
5408   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5409   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5410   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5411     unsigned Opcode = 0;
5412     unsigned NumOperands = 0;
5413     switch (Op.getNode()->getOpcode()) {
5414     case ISD::ADD:
5415       // Due to an isel shortcoming, be conservative if this add is likely to
5416       // be selected as part of a load-modify-store instruction. When the root
5417       // node in a match is a store, isel doesn't know how to remap non-chain
5418       // non-flag uses of other nodes in the match, such as the ADD in this
5419       // case. This leads to the ADD being left around and reselected, with
5420       // the result being two adds in the output.
5421       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5422            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5423         if (UI->getOpcode() == ISD::STORE)
5424           goto default_case;
5425       if (ConstantSDNode *C =
5426             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5427         // An add of one will be selected as an INC.
5428         if (C->getAPIntValue() == 1) {
5429           Opcode = X86ISD::INC;
5430           NumOperands = 1;
5431           break;
5432         }
5433         // An add of negative one (subtract of one) will be selected as a DEC.
5434         if (C->getAPIntValue().isAllOnesValue()) {
5435           Opcode = X86ISD::DEC;
5436           NumOperands = 1;
5437           break;
5438         }
5439       }
5440       // Otherwise use a regular EFLAGS-setting add.
5441       Opcode = X86ISD::ADD;
5442       NumOperands = 2;
5443       break;
5444     case ISD::SUB:
5445       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5446       // likely to be selected as part of a load-modify-store instruction.
5447       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5448            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5449         if (UI->getOpcode() == ISD::STORE)
5450           goto default_case;
5451       // Otherwise use a regular EFLAGS-setting sub.
5452       Opcode = X86ISD::SUB;
5453       NumOperands = 2;
5454       break;
5455     case X86ISD::ADD:
5456     case X86ISD::SUB:
5457     case X86ISD::INC:
5458     case X86ISD::DEC:
5459       return SDValue(Op.getNode(), 1);
5460     default:
5461     default_case:
5462       break;
5463     }
5464     if (Opcode != 0) {
5465       const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::i32);
5466       SmallVector<SDValue, 4> Ops;
5467       for (unsigned i = 0; i != NumOperands; ++i)
5468         Ops.push_back(Op.getOperand(i));
5469       SDValue New = DAG.getNode(Opcode, dl, VTs, 2, &Ops[0], NumOperands);
5470       DAG.ReplaceAllUsesWith(Op, New);
5471       return SDValue(New.getNode(), 1);
5472     }
5473   }
5474
5475   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5476   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5477                      DAG.getConstant(0, Op.getValueType()));
5478 }
5479
5480 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5481 /// equivalent.
5482 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5483                                    SelectionDAG &DAG) {
5484   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5485     if (C->getAPIntValue() == 0)
5486       return EmitTest(Op0, X86CC, DAG);
5487
5488   DebugLoc dl = Op0.getDebugLoc();
5489   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5490 }
5491
5492 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5493   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5494   SDValue Op0 = Op.getOperand(0);
5495   SDValue Op1 = Op.getOperand(1);
5496   DebugLoc dl = Op.getDebugLoc();
5497   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5498
5499   // Lower (X & (1 << N)) == 0 to BT(X, N).
5500   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5501   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5502   if (Op0.getOpcode() == ISD::AND &&
5503       Op0.hasOneUse() &&
5504       Op1.getOpcode() == ISD::Constant &&
5505       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5506       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5507     SDValue LHS, RHS;
5508     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5509       if (ConstantSDNode *Op010C =
5510             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5511         if (Op010C->getZExtValue() == 1) {
5512           LHS = Op0.getOperand(0);
5513           RHS = Op0.getOperand(1).getOperand(1);
5514         }
5515     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5516       if (ConstantSDNode *Op000C =
5517             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5518         if (Op000C->getZExtValue() == 1) {
5519           LHS = Op0.getOperand(1);
5520           RHS = Op0.getOperand(0).getOperand(1);
5521         }
5522     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5523       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5524       SDValue AndLHS = Op0.getOperand(0);
5525       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5526         LHS = AndLHS.getOperand(0);
5527         RHS = AndLHS.getOperand(1);
5528       }
5529     }
5530
5531     if (LHS.getNode()) {
5532       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5533       // instruction.  Since the shift amount is in-range-or-undefined, we know
5534       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5535       // the encoding for the i16 version is larger than the i32 version.
5536       if (LHS.getValueType() == MVT::i8)
5537         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5538
5539       // If the operand types disagree, extend the shift amount to match.  Since
5540       // BT ignores high bits (like shifts) we can use anyextend.
5541       if (LHS.getValueType() != RHS.getValueType())
5542         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5543
5544       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5545       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5546       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5547                          DAG.getConstant(Cond, MVT::i8), BT);
5548     }
5549   }
5550
5551   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5552   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5553
5554   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5555   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5556                      DAG.getConstant(X86CC, MVT::i8), Cond);
5557 }
5558
5559 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5560   SDValue Cond;
5561   SDValue Op0 = Op.getOperand(0);
5562   SDValue Op1 = Op.getOperand(1);
5563   SDValue CC = Op.getOperand(2);
5564   MVT VT = Op.getValueType();
5565   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5566   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5567   DebugLoc dl = Op.getDebugLoc();
5568
5569   if (isFP) {
5570     unsigned SSECC = 8;
5571     MVT VT0 = Op0.getValueType();
5572     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5573     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5574     bool Swap = false;
5575
5576     switch (SetCCOpcode) {
5577     default: break;
5578     case ISD::SETOEQ:
5579     case ISD::SETEQ:  SSECC = 0; break;
5580     case ISD::SETOGT:
5581     case ISD::SETGT: Swap = true; // Fallthrough
5582     case ISD::SETLT:
5583     case ISD::SETOLT: SSECC = 1; break;
5584     case ISD::SETOGE:
5585     case ISD::SETGE: Swap = true; // Fallthrough
5586     case ISD::SETLE:
5587     case ISD::SETOLE: SSECC = 2; break;
5588     case ISD::SETUO:  SSECC = 3; break;
5589     case ISD::SETUNE:
5590     case ISD::SETNE:  SSECC = 4; break;
5591     case ISD::SETULE: Swap = true;
5592     case ISD::SETUGE: SSECC = 5; break;
5593     case ISD::SETULT: Swap = true;
5594     case ISD::SETUGT: SSECC = 6; break;
5595     case ISD::SETO:   SSECC = 7; break;
5596     }
5597     if (Swap)
5598       std::swap(Op0, Op1);
5599
5600     // In the two special cases we can't handle, emit two comparisons.
5601     if (SSECC == 8) {
5602       if (SetCCOpcode == ISD::SETUEQ) {
5603         SDValue UNORD, EQ;
5604         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5605         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5606         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5607       }
5608       else if (SetCCOpcode == ISD::SETONE) {
5609         SDValue ORD, NEQ;
5610         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5611         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5612         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5613       }
5614       assert(0 && "Illegal FP comparison");
5615     }
5616     // Handle all other FP comparisons here.
5617     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5618   }
5619
5620   // We are handling one of the integer comparisons here.  Since SSE only has
5621   // GT and EQ comparisons for integer, swapping operands and multiple
5622   // operations may be required for some comparisons.
5623   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5624   bool Swap = false, Invert = false, FlipSigns = false;
5625
5626   switch (VT.getSimpleVT()) {
5627   default: break;
5628   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5629   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5630   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5631   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5632   }
5633
5634   switch (SetCCOpcode) {
5635   default: break;
5636   case ISD::SETNE:  Invert = true;
5637   case ISD::SETEQ:  Opc = EQOpc; break;
5638   case ISD::SETLT:  Swap = true;
5639   case ISD::SETGT:  Opc = GTOpc; break;
5640   case ISD::SETGE:  Swap = true;
5641   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5642   case ISD::SETULT: Swap = true;
5643   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5644   case ISD::SETUGE: Swap = true;
5645   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5646   }
5647   if (Swap)
5648     std::swap(Op0, Op1);
5649
5650   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5651   // bits of the inputs before performing those operations.
5652   if (FlipSigns) {
5653     MVT EltVT = VT.getVectorElementType();
5654     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5655                                       EltVT);
5656     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5657     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5658                                     SignBits.size());
5659     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5660     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5661   }
5662
5663   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5664
5665   // If the logical-not of the result is required, perform that now.
5666   if (Invert)
5667     Result = DAG.getNOT(dl, Result, VT);
5668
5669   return Result;
5670 }
5671
5672 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5673 static bool isX86LogicalCmp(SDValue Op) {
5674   unsigned Opc = Op.getNode()->getOpcode();
5675   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5676     return true;
5677   if (Op.getResNo() == 1 &&
5678       (Opc == X86ISD::ADD ||
5679        Opc == X86ISD::SUB ||
5680        Opc == X86ISD::SMUL ||
5681        Opc == X86ISD::UMUL ||
5682        Opc == X86ISD::INC ||
5683        Opc == X86ISD::DEC))
5684     return true;
5685
5686   return false;
5687 }
5688
5689 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5690   bool addTest = true;
5691   SDValue Cond  = Op.getOperand(0);
5692   DebugLoc dl = Op.getDebugLoc();
5693   SDValue CC;
5694
5695   if (Cond.getOpcode() == ISD::SETCC)
5696     Cond = LowerSETCC(Cond, DAG);
5697
5698   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5699   // setting operand in place of the X86ISD::SETCC.
5700   if (Cond.getOpcode() == X86ISD::SETCC) {
5701     CC = Cond.getOperand(0);
5702
5703     SDValue Cmp = Cond.getOperand(1);
5704     unsigned Opc = Cmp.getOpcode();
5705     MVT VT = Op.getValueType();
5706
5707     bool IllegalFPCMov = false;
5708     if (VT.isFloatingPoint() && !VT.isVector() &&
5709         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5710       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5711
5712     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) || Opc == X86ISD::BT) { // FIXME
5713       Cond = Cmp;
5714       addTest = false;
5715     }
5716   }
5717
5718   if (addTest) {
5719     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5720     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5721   }
5722
5723   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
5724                                                     MVT::Flag);
5725   SmallVector<SDValue, 4> Ops;
5726   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5727   // condition is true.
5728   Ops.push_back(Op.getOperand(2));
5729   Ops.push_back(Op.getOperand(1));
5730   Ops.push_back(CC);
5731   Ops.push_back(Cond);
5732   return DAG.getNode(X86ISD::CMOV, dl, VTs, 2, &Ops[0], Ops.size());
5733 }
5734
5735 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5736 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5737 // from the AND / OR.
5738 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5739   Opc = Op.getOpcode();
5740   if (Opc != ISD::OR && Opc != ISD::AND)
5741     return false;
5742   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5743           Op.getOperand(0).hasOneUse() &&
5744           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5745           Op.getOperand(1).hasOneUse());
5746 }
5747
5748 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5749 // 1 and that the SETCC node has a single use.
5750 static bool isXor1OfSetCC(SDValue Op) {
5751   if (Op.getOpcode() != ISD::XOR)
5752     return false;
5753   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5754   if (N1C && N1C->getAPIntValue() == 1) {
5755     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5756       Op.getOperand(0).hasOneUse();
5757   }
5758   return false;
5759 }
5760
5761 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5762   bool addTest = true;
5763   SDValue Chain = Op.getOperand(0);
5764   SDValue Cond  = Op.getOperand(1);
5765   SDValue Dest  = Op.getOperand(2);
5766   DebugLoc dl = Op.getDebugLoc();
5767   SDValue CC;
5768
5769   if (Cond.getOpcode() == ISD::SETCC)
5770     Cond = LowerSETCC(Cond, DAG);
5771 #if 0
5772   // FIXME: LowerXALUO doesn't handle these!!
5773   else if (Cond.getOpcode() == X86ISD::ADD  ||
5774            Cond.getOpcode() == X86ISD::SUB  ||
5775            Cond.getOpcode() == X86ISD::SMUL ||
5776            Cond.getOpcode() == X86ISD::UMUL)
5777     Cond = LowerXALUO(Cond, DAG);
5778 #endif
5779
5780   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5781   // setting operand in place of the X86ISD::SETCC.
5782   if (Cond.getOpcode() == X86ISD::SETCC) {
5783     CC = Cond.getOperand(0);
5784
5785     SDValue Cmp = Cond.getOperand(1);
5786     unsigned Opc = Cmp.getOpcode();
5787     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5788     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5789       Cond = Cmp;
5790       addTest = false;
5791     } else {
5792       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5793       default: break;
5794       case X86::COND_O:
5795       case X86::COND_B:
5796         // These can only come from an arithmetic instruction with overflow,
5797         // e.g. SADDO, UADDO.
5798         Cond = Cond.getNode()->getOperand(1);
5799         addTest = false;
5800         break;
5801       }
5802     }
5803   } else {
5804     unsigned CondOpc;
5805     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5806       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5807       if (CondOpc == ISD::OR) {
5808         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5809         // two branches instead of an explicit OR instruction with a
5810         // separate test.
5811         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5812             isX86LogicalCmp(Cmp)) {
5813           CC = Cond.getOperand(0).getOperand(0);
5814           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5815                               Chain, Dest, CC, Cmp);
5816           CC = Cond.getOperand(1).getOperand(0);
5817           Cond = Cmp;
5818           addTest = false;
5819         }
5820       } else { // ISD::AND
5821         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5822         // two branches instead of an explicit AND instruction with a
5823         // separate test. However, we only do this if this block doesn't
5824         // have a fall-through edge, because this requires an explicit
5825         // jmp when the condition is false.
5826         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5827             isX86LogicalCmp(Cmp) &&
5828             Op.getNode()->hasOneUse()) {
5829           X86::CondCode CCode =
5830             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5831           CCode = X86::GetOppositeBranchCondition(CCode);
5832           CC = DAG.getConstant(CCode, MVT::i8);
5833           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5834           // Look for an unconditional branch following this conditional branch.
5835           // We need this because we need to reverse the successors in order
5836           // to implement FCMP_OEQ.
5837           if (User.getOpcode() == ISD::BR) {
5838             SDValue FalseBB = User.getOperand(1);
5839             SDValue NewBR =
5840               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5841             assert(NewBR == User);
5842             Dest = FalseBB;
5843
5844             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5845                                 Chain, Dest, CC, Cmp);
5846             X86::CondCode CCode =
5847               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5848             CCode = X86::GetOppositeBranchCondition(CCode);
5849             CC = DAG.getConstant(CCode, MVT::i8);
5850             Cond = Cmp;
5851             addTest = false;
5852           }
5853         }
5854       }
5855     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5856       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5857       // It should be transformed during dag combiner except when the condition
5858       // is set by a arithmetics with overflow node.
5859       X86::CondCode CCode =
5860         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5861       CCode = X86::GetOppositeBranchCondition(CCode);
5862       CC = DAG.getConstant(CCode, MVT::i8);
5863       Cond = Cond.getOperand(0).getOperand(1);
5864       addTest = false;
5865     }
5866   }
5867
5868   if (addTest) {
5869     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5870     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5871   }
5872   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5873                      Chain, Dest, CC, Cond);
5874 }
5875
5876
5877 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5878 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5879 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5880 // that the guard pages used by the OS virtual memory manager are allocated in
5881 // correct sequence.
5882 SDValue
5883 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5884                                            SelectionDAG &DAG) {
5885   assert(Subtarget->isTargetCygMing() &&
5886          "This should be used only on Cygwin/Mingw targets");
5887   DebugLoc dl = Op.getDebugLoc();
5888
5889   // Get the inputs.
5890   SDValue Chain = Op.getOperand(0);
5891   SDValue Size  = Op.getOperand(1);
5892   // FIXME: Ensure alignment here
5893
5894   SDValue Flag;
5895
5896   MVT IntPtr = getPointerTy();
5897   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5898
5899   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5900
5901   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5902   Flag = Chain.getValue(1);
5903
5904   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5905   SDValue Ops[] = { Chain,
5906                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5907                       DAG.getRegister(X86::EAX, IntPtr),
5908                       DAG.getRegister(X86StackPtr, SPTy),
5909                       Flag };
5910   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5911   Flag = Chain.getValue(1);
5912
5913   Chain = DAG.getCALLSEQ_END(Chain,
5914                              DAG.getIntPtrConstant(0, true),
5915                              DAG.getIntPtrConstant(0, true),
5916                              Flag);
5917
5918   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5919
5920   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5921   return DAG.getMergeValues(Ops1, 2, dl);
5922 }
5923
5924 SDValue
5925 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5926                                            SDValue Chain,
5927                                            SDValue Dst, SDValue Src,
5928                                            SDValue Size, unsigned Align,
5929                                            const Value *DstSV,
5930                                            uint64_t DstSVOff) {
5931   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5932
5933   // If not DWORD aligned or size is more than the threshold, call the library.
5934   // The libc version is likely to be faster for these cases. It can use the
5935   // address value and run time information about the CPU.
5936   if ((Align & 3) != 0 ||
5937       !ConstantSize ||
5938       ConstantSize->getZExtValue() >
5939         getSubtarget()->getMaxInlineSizeThreshold()) {
5940     SDValue InFlag(0, 0);
5941
5942     // Check to see if there is a specialized entry-point for memory zeroing.
5943     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5944
5945     if (const char *bzeroEntry =  V &&
5946         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5947       MVT IntPtr = getPointerTy();
5948       const Type *IntPtrTy = TD->getIntPtrType();
5949       TargetLowering::ArgListTy Args;
5950       TargetLowering::ArgListEntry Entry;
5951       Entry.Node = Dst;
5952       Entry.Ty = IntPtrTy;
5953       Args.push_back(Entry);
5954       Entry.Node = Size;
5955       Args.push_back(Entry);
5956       std::pair<SDValue,SDValue> CallResult =
5957         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5958                     CallingConv::C, false,
5959                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5960       return CallResult.second;
5961     }
5962
5963     // Otherwise have the target-independent code call memset.
5964     return SDValue();
5965   }
5966
5967   uint64_t SizeVal = ConstantSize->getZExtValue();
5968   SDValue InFlag(0, 0);
5969   MVT AVT;
5970   SDValue Count;
5971   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5972   unsigned BytesLeft = 0;
5973   bool TwoRepStos = false;
5974   if (ValC) {
5975     unsigned ValReg;
5976     uint64_t Val = ValC->getZExtValue() & 255;
5977
5978     // If the value is a constant, then we can potentially use larger sets.
5979     switch (Align & 3) {
5980     case 2:   // WORD aligned
5981       AVT = MVT::i16;
5982       ValReg = X86::AX;
5983       Val = (Val << 8) | Val;
5984       break;
5985     case 0:  // DWORD aligned
5986       AVT = MVT::i32;
5987       ValReg = X86::EAX;
5988       Val = (Val << 8)  | Val;
5989       Val = (Val << 16) | Val;
5990       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5991         AVT = MVT::i64;
5992         ValReg = X86::RAX;
5993         Val = (Val << 32) | Val;
5994       }
5995       break;
5996     default:  // Byte aligned
5997       AVT = MVT::i8;
5998       ValReg = X86::AL;
5999       Count = DAG.getIntPtrConstant(SizeVal);
6000       break;
6001     }
6002
6003     if (AVT.bitsGT(MVT::i8)) {
6004       unsigned UBytes = AVT.getSizeInBits() / 8;
6005       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6006       BytesLeft = SizeVal % UBytes;
6007     }
6008
6009     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6010                               InFlag);
6011     InFlag = Chain.getValue(1);
6012   } else {
6013     AVT = MVT::i8;
6014     Count  = DAG.getIntPtrConstant(SizeVal);
6015     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6016     InFlag = Chain.getValue(1);
6017   }
6018
6019   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6020                                                               X86::ECX,
6021                             Count, InFlag);
6022   InFlag = Chain.getValue(1);
6023   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6024                                                               X86::EDI,
6025                             Dst, InFlag);
6026   InFlag = Chain.getValue(1);
6027
6028   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6029   SmallVector<SDValue, 8> Ops;
6030   Ops.push_back(Chain);
6031   Ops.push_back(DAG.getValueType(AVT));
6032   Ops.push_back(InFlag);
6033   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6034
6035   if (TwoRepStos) {
6036     InFlag = Chain.getValue(1);
6037     Count  = Size;
6038     MVT CVT = Count.getValueType();
6039     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6040                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6041     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6042                                                              X86::ECX,
6043                               Left, InFlag);
6044     InFlag = Chain.getValue(1);
6045     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6046     Ops.clear();
6047     Ops.push_back(Chain);
6048     Ops.push_back(DAG.getValueType(MVT::i8));
6049     Ops.push_back(InFlag);
6050     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6051   } else if (BytesLeft) {
6052     // Handle the last 1 - 7 bytes.
6053     unsigned Offset = SizeVal - BytesLeft;
6054     MVT AddrVT = Dst.getValueType();
6055     MVT SizeVT = Size.getValueType();
6056
6057     Chain = DAG.getMemset(Chain, dl,
6058                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6059                                       DAG.getConstant(Offset, AddrVT)),
6060                           Src,
6061                           DAG.getConstant(BytesLeft, SizeVT),
6062                           Align, DstSV, DstSVOff + Offset);
6063   }
6064
6065   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6066   return Chain;
6067 }
6068
6069 SDValue
6070 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6071                                       SDValue Chain, SDValue Dst, SDValue Src,
6072                                       SDValue Size, unsigned Align,
6073                                       bool AlwaysInline,
6074                                       const Value *DstSV, uint64_t DstSVOff,
6075                                       const Value *SrcSV, uint64_t SrcSVOff) {
6076   // This requires the copy size to be a constant, preferrably
6077   // within a subtarget-specific limit.
6078   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6079   if (!ConstantSize)
6080     return SDValue();
6081   uint64_t SizeVal = ConstantSize->getZExtValue();
6082   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6083     return SDValue();
6084
6085   /// If not DWORD aligned, call the library.
6086   if ((Align & 3) != 0)
6087     return SDValue();
6088
6089   // DWORD aligned
6090   MVT AVT = MVT::i32;
6091   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6092     AVT = MVT::i64;
6093
6094   unsigned UBytes = AVT.getSizeInBits() / 8;
6095   unsigned CountVal = SizeVal / UBytes;
6096   SDValue Count = DAG.getIntPtrConstant(CountVal);
6097   unsigned BytesLeft = SizeVal % UBytes;
6098
6099   SDValue InFlag(0, 0);
6100   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6101                                                               X86::ECX,
6102                             Count, InFlag);
6103   InFlag = Chain.getValue(1);
6104   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6105                                                              X86::EDI,
6106                             Dst, InFlag);
6107   InFlag = Chain.getValue(1);
6108   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6109                                                               X86::ESI,
6110                             Src, InFlag);
6111   InFlag = Chain.getValue(1);
6112
6113   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6114   SmallVector<SDValue, 8> Ops;
6115   Ops.push_back(Chain);
6116   Ops.push_back(DAG.getValueType(AVT));
6117   Ops.push_back(InFlag);
6118   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6119
6120   SmallVector<SDValue, 4> Results;
6121   Results.push_back(RepMovs);
6122   if (BytesLeft) {
6123     // Handle the last 1 - 7 bytes.
6124     unsigned Offset = SizeVal - BytesLeft;
6125     MVT DstVT = Dst.getValueType();
6126     MVT SrcVT = Src.getValueType();
6127     MVT SizeVT = Size.getValueType();
6128     Results.push_back(DAG.getMemcpy(Chain, dl,
6129                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6130                                                 DAG.getConstant(Offset, DstVT)),
6131                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6132                                                 DAG.getConstant(Offset, SrcVT)),
6133                                     DAG.getConstant(BytesLeft, SizeVT),
6134                                     Align, AlwaysInline,
6135                                     DstSV, DstSVOff + Offset,
6136                                     SrcSV, SrcSVOff + Offset));
6137   }
6138
6139   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6140                      &Results[0], Results.size());
6141 }
6142
6143 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6144   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6145   DebugLoc dl = Op.getDebugLoc();
6146
6147   if (!Subtarget->is64Bit()) {
6148     // vastart just stores the address of the VarArgsFrameIndex slot into the
6149     // memory location argument.
6150     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6151     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6152   }
6153
6154   // __va_list_tag:
6155   //   gp_offset         (0 - 6 * 8)
6156   //   fp_offset         (48 - 48 + 8 * 16)
6157   //   overflow_arg_area (point to parameters coming in memory).
6158   //   reg_save_area
6159   SmallVector<SDValue, 8> MemOps;
6160   SDValue FIN = Op.getOperand(1);
6161   // Store gp_offset
6162   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6163                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6164                                  FIN, SV, 0);
6165   MemOps.push_back(Store);
6166
6167   // Store fp_offset
6168   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6169                     FIN, DAG.getIntPtrConstant(4));
6170   Store = DAG.getStore(Op.getOperand(0), dl,
6171                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6172                        FIN, SV, 0);
6173   MemOps.push_back(Store);
6174
6175   // Store ptr to overflow_arg_area
6176   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6177                     FIN, DAG.getIntPtrConstant(4));
6178   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6179   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6180   MemOps.push_back(Store);
6181
6182   // Store ptr to reg_save_area.
6183   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6184                     FIN, DAG.getIntPtrConstant(8));
6185   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6186   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6187   MemOps.push_back(Store);
6188   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6189                      &MemOps[0], MemOps.size());
6190 }
6191
6192 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6193   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6194   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6195   SDValue Chain = Op.getOperand(0);
6196   SDValue SrcPtr = Op.getOperand(1);
6197   SDValue SrcSV = Op.getOperand(2);
6198
6199   assert(0 && "VAArgInst is not yet implemented for x86-64!");
6200   abort();
6201   return SDValue();
6202 }
6203
6204 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6205   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6206   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6207   SDValue Chain = Op.getOperand(0);
6208   SDValue DstPtr = Op.getOperand(1);
6209   SDValue SrcPtr = Op.getOperand(2);
6210   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6211   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6212   DebugLoc dl = Op.getDebugLoc();
6213
6214   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6215                        DAG.getIntPtrConstant(24), 8, false,
6216                        DstSV, 0, SrcSV, 0);
6217 }
6218
6219 SDValue
6220 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6221   DebugLoc dl = Op.getDebugLoc();
6222   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6223   switch (IntNo) {
6224   default: return SDValue();    // Don't custom lower most intrinsics.
6225   // Comparison intrinsics.
6226   case Intrinsic::x86_sse_comieq_ss:
6227   case Intrinsic::x86_sse_comilt_ss:
6228   case Intrinsic::x86_sse_comile_ss:
6229   case Intrinsic::x86_sse_comigt_ss:
6230   case Intrinsic::x86_sse_comige_ss:
6231   case Intrinsic::x86_sse_comineq_ss:
6232   case Intrinsic::x86_sse_ucomieq_ss:
6233   case Intrinsic::x86_sse_ucomilt_ss:
6234   case Intrinsic::x86_sse_ucomile_ss:
6235   case Intrinsic::x86_sse_ucomigt_ss:
6236   case Intrinsic::x86_sse_ucomige_ss:
6237   case Intrinsic::x86_sse_ucomineq_ss:
6238   case Intrinsic::x86_sse2_comieq_sd:
6239   case Intrinsic::x86_sse2_comilt_sd:
6240   case Intrinsic::x86_sse2_comile_sd:
6241   case Intrinsic::x86_sse2_comigt_sd:
6242   case Intrinsic::x86_sse2_comige_sd:
6243   case Intrinsic::x86_sse2_comineq_sd:
6244   case Intrinsic::x86_sse2_ucomieq_sd:
6245   case Intrinsic::x86_sse2_ucomilt_sd:
6246   case Intrinsic::x86_sse2_ucomile_sd:
6247   case Intrinsic::x86_sse2_ucomigt_sd:
6248   case Intrinsic::x86_sse2_ucomige_sd:
6249   case Intrinsic::x86_sse2_ucomineq_sd: {
6250     unsigned Opc = 0;
6251     ISD::CondCode CC = ISD::SETCC_INVALID;
6252     switch (IntNo) {
6253     default: break;
6254     case Intrinsic::x86_sse_comieq_ss:
6255     case Intrinsic::x86_sse2_comieq_sd:
6256       Opc = X86ISD::COMI;
6257       CC = ISD::SETEQ;
6258       break;
6259     case Intrinsic::x86_sse_comilt_ss:
6260     case Intrinsic::x86_sse2_comilt_sd:
6261       Opc = X86ISD::COMI;
6262       CC = ISD::SETLT;
6263       break;
6264     case Intrinsic::x86_sse_comile_ss:
6265     case Intrinsic::x86_sse2_comile_sd:
6266       Opc = X86ISD::COMI;
6267       CC = ISD::SETLE;
6268       break;
6269     case Intrinsic::x86_sse_comigt_ss:
6270     case Intrinsic::x86_sse2_comigt_sd:
6271       Opc = X86ISD::COMI;
6272       CC = ISD::SETGT;
6273       break;
6274     case Intrinsic::x86_sse_comige_ss:
6275     case Intrinsic::x86_sse2_comige_sd:
6276       Opc = X86ISD::COMI;
6277       CC = ISD::SETGE;
6278       break;
6279     case Intrinsic::x86_sse_comineq_ss:
6280     case Intrinsic::x86_sse2_comineq_sd:
6281       Opc = X86ISD::COMI;
6282       CC = ISD::SETNE;
6283       break;
6284     case Intrinsic::x86_sse_ucomieq_ss:
6285     case Intrinsic::x86_sse2_ucomieq_sd:
6286       Opc = X86ISD::UCOMI;
6287       CC = ISD::SETEQ;
6288       break;
6289     case Intrinsic::x86_sse_ucomilt_ss:
6290     case Intrinsic::x86_sse2_ucomilt_sd:
6291       Opc = X86ISD::UCOMI;
6292       CC = ISD::SETLT;
6293       break;
6294     case Intrinsic::x86_sse_ucomile_ss:
6295     case Intrinsic::x86_sse2_ucomile_sd:
6296       Opc = X86ISD::UCOMI;
6297       CC = ISD::SETLE;
6298       break;
6299     case Intrinsic::x86_sse_ucomigt_ss:
6300     case Intrinsic::x86_sse2_ucomigt_sd:
6301       Opc = X86ISD::UCOMI;
6302       CC = ISD::SETGT;
6303       break;
6304     case Intrinsic::x86_sse_ucomige_ss:
6305     case Intrinsic::x86_sse2_ucomige_sd:
6306       Opc = X86ISD::UCOMI;
6307       CC = ISD::SETGE;
6308       break;
6309     case Intrinsic::x86_sse_ucomineq_ss:
6310     case Intrinsic::x86_sse2_ucomineq_sd:
6311       Opc = X86ISD::UCOMI;
6312       CC = ISD::SETNE;
6313       break;
6314     }
6315
6316     SDValue LHS = Op.getOperand(1);
6317     SDValue RHS = Op.getOperand(2);
6318     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6319     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6320     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6321                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6322     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6323   }
6324
6325   // Fix vector shift instructions where the last operand is a non-immediate
6326   // i32 value.
6327   case Intrinsic::x86_sse2_pslli_w:
6328   case Intrinsic::x86_sse2_pslli_d:
6329   case Intrinsic::x86_sse2_pslli_q:
6330   case Intrinsic::x86_sse2_psrli_w:
6331   case Intrinsic::x86_sse2_psrli_d:
6332   case Intrinsic::x86_sse2_psrli_q:
6333   case Intrinsic::x86_sse2_psrai_w:
6334   case Intrinsic::x86_sse2_psrai_d:
6335   case Intrinsic::x86_mmx_pslli_w:
6336   case Intrinsic::x86_mmx_pslli_d:
6337   case Intrinsic::x86_mmx_pslli_q:
6338   case Intrinsic::x86_mmx_psrli_w:
6339   case Intrinsic::x86_mmx_psrli_d:
6340   case Intrinsic::x86_mmx_psrli_q:
6341   case Intrinsic::x86_mmx_psrai_w:
6342   case Intrinsic::x86_mmx_psrai_d: {
6343     SDValue ShAmt = Op.getOperand(2);
6344     if (isa<ConstantSDNode>(ShAmt))
6345       return SDValue();
6346
6347     unsigned NewIntNo = 0;
6348     MVT ShAmtVT = MVT::v4i32;
6349     switch (IntNo) {
6350     case Intrinsic::x86_sse2_pslli_w:
6351       NewIntNo = Intrinsic::x86_sse2_psll_w;
6352       break;
6353     case Intrinsic::x86_sse2_pslli_d:
6354       NewIntNo = Intrinsic::x86_sse2_psll_d;
6355       break;
6356     case Intrinsic::x86_sse2_pslli_q:
6357       NewIntNo = Intrinsic::x86_sse2_psll_q;
6358       break;
6359     case Intrinsic::x86_sse2_psrli_w:
6360       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6361       break;
6362     case Intrinsic::x86_sse2_psrli_d:
6363       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6364       break;
6365     case Intrinsic::x86_sse2_psrli_q:
6366       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6367       break;
6368     case Intrinsic::x86_sse2_psrai_w:
6369       NewIntNo = Intrinsic::x86_sse2_psra_w;
6370       break;
6371     case Intrinsic::x86_sse2_psrai_d:
6372       NewIntNo = Intrinsic::x86_sse2_psra_d;
6373       break;
6374     default: {
6375       ShAmtVT = MVT::v2i32;
6376       switch (IntNo) {
6377       case Intrinsic::x86_mmx_pslli_w:
6378         NewIntNo = Intrinsic::x86_mmx_psll_w;
6379         break;
6380       case Intrinsic::x86_mmx_pslli_d:
6381         NewIntNo = Intrinsic::x86_mmx_psll_d;
6382         break;
6383       case Intrinsic::x86_mmx_pslli_q:
6384         NewIntNo = Intrinsic::x86_mmx_psll_q;
6385         break;
6386       case Intrinsic::x86_mmx_psrli_w:
6387         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6388         break;
6389       case Intrinsic::x86_mmx_psrli_d:
6390         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6391         break;
6392       case Intrinsic::x86_mmx_psrli_q:
6393         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6394         break;
6395       case Intrinsic::x86_mmx_psrai_w:
6396         NewIntNo = Intrinsic::x86_mmx_psra_w;
6397         break;
6398       case Intrinsic::x86_mmx_psrai_d:
6399         NewIntNo = Intrinsic::x86_mmx_psra_d;
6400         break;
6401       default: abort();  // Can't reach here.
6402       }
6403       break;
6404     }
6405     }
6406     MVT VT = Op.getValueType();
6407     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6408                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6409     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6410                        DAG.getConstant(NewIntNo, MVT::i32),
6411                        Op.getOperand(1), ShAmt);
6412   }
6413   }
6414 }
6415
6416 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6417   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6418   DebugLoc dl = Op.getDebugLoc();
6419
6420   if (Depth > 0) {
6421     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6422     SDValue Offset =
6423       DAG.getConstant(TD->getPointerSize(),
6424                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6425     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6426                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6427                                    FrameAddr, Offset),
6428                        NULL, 0);
6429   }
6430
6431   // Just load the return address.
6432   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6433   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6434                      RetAddrFI, NULL, 0);
6435 }
6436
6437 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6438   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6439   MFI->setFrameAddressIsTaken(true);
6440   MVT VT = Op.getValueType();
6441   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6442   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6443   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6444   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6445   while (Depth--)
6446     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6447   return FrameAddr;
6448 }
6449
6450 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6451                                                      SelectionDAG &DAG) {
6452   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6453 }
6454
6455 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6456 {
6457   MachineFunction &MF = DAG.getMachineFunction();
6458   SDValue Chain     = Op.getOperand(0);
6459   SDValue Offset    = Op.getOperand(1);
6460   SDValue Handler   = Op.getOperand(2);
6461   DebugLoc dl       = Op.getDebugLoc();
6462
6463   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6464                                   getPointerTy());
6465   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6466
6467   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6468                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6469   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6470   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6471   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6472   MF.getRegInfo().addLiveOut(StoreAddrReg);
6473
6474   return DAG.getNode(X86ISD::EH_RETURN, dl,
6475                      MVT::Other,
6476                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6477 }
6478
6479 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6480                                              SelectionDAG &DAG) {
6481   SDValue Root = Op.getOperand(0);
6482   SDValue Trmp = Op.getOperand(1); // trampoline
6483   SDValue FPtr = Op.getOperand(2); // nested function
6484   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6485   DebugLoc dl  = Op.getDebugLoc();
6486
6487   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6488
6489   const X86InstrInfo *TII =
6490     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6491
6492   if (Subtarget->is64Bit()) {
6493     SDValue OutChains[6];
6494
6495     // Large code-model.
6496
6497     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6498     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6499
6500     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6501     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6502
6503     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6504
6505     // Load the pointer to the nested function into R11.
6506     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6507     SDValue Addr = Trmp;
6508     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6509                                 Addr, TrmpAddr, 0);
6510
6511     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6512                        DAG.getConstant(2, MVT::i64));
6513     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6514
6515     // Load the 'nest' parameter value into R10.
6516     // R10 is specified in X86CallingConv.td
6517     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6518     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6519                        DAG.getConstant(10, MVT::i64));
6520     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6521                                 Addr, TrmpAddr, 10);
6522
6523     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6524                        DAG.getConstant(12, MVT::i64));
6525     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6526
6527     // Jump to the nested function.
6528     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6529     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6530                        DAG.getConstant(20, MVT::i64));
6531     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6532                                 Addr, TrmpAddr, 20);
6533
6534     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6535     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6536                        DAG.getConstant(22, MVT::i64));
6537     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6538                                 TrmpAddr, 22);
6539
6540     SDValue Ops[] =
6541       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6542     return DAG.getMergeValues(Ops, 2, dl);
6543   } else {
6544     const Function *Func =
6545       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6546     unsigned CC = Func->getCallingConv();
6547     unsigned NestReg;
6548
6549     switch (CC) {
6550     default:
6551       assert(0 && "Unsupported calling convention");
6552     case CallingConv::C:
6553     case CallingConv::X86_StdCall: {
6554       // Pass 'nest' parameter in ECX.
6555       // Must be kept in sync with X86CallingConv.td
6556       NestReg = X86::ECX;
6557
6558       // Check that ECX wasn't needed by an 'inreg' parameter.
6559       const FunctionType *FTy = Func->getFunctionType();
6560       const AttrListPtr &Attrs = Func->getAttributes();
6561
6562       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6563         unsigned InRegCount = 0;
6564         unsigned Idx = 1;
6565
6566         for (FunctionType::param_iterator I = FTy->param_begin(),
6567              E = FTy->param_end(); I != E; ++I, ++Idx)
6568           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6569             // FIXME: should only count parameters that are lowered to integers.
6570             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6571
6572         if (InRegCount > 2) {
6573           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6574           abort();
6575         }
6576       }
6577       break;
6578     }
6579     case CallingConv::X86_FastCall:
6580     case CallingConv::Fast:
6581       // Pass 'nest' parameter in EAX.
6582       // Must be kept in sync with X86CallingConv.td
6583       NestReg = X86::EAX;
6584       break;
6585     }
6586
6587     SDValue OutChains[4];
6588     SDValue Addr, Disp;
6589
6590     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6591                        DAG.getConstant(10, MVT::i32));
6592     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6593
6594     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6595     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6596     OutChains[0] = DAG.getStore(Root, dl,
6597                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6598                                 Trmp, TrmpAddr, 0);
6599
6600     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6601                        DAG.getConstant(1, MVT::i32));
6602     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6603
6604     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6605     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6606                        DAG.getConstant(5, MVT::i32));
6607     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6608                                 TrmpAddr, 5, false, 1);
6609
6610     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6611                        DAG.getConstant(6, MVT::i32));
6612     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6613
6614     SDValue Ops[] =
6615       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6616     return DAG.getMergeValues(Ops, 2, dl);
6617   }
6618 }
6619
6620 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6621   /*
6622    The rounding mode is in bits 11:10 of FPSR, and has the following
6623    settings:
6624      00 Round to nearest
6625      01 Round to -inf
6626      10 Round to +inf
6627      11 Round to 0
6628
6629   FLT_ROUNDS, on the other hand, expects the following:
6630     -1 Undefined
6631      0 Round to 0
6632      1 Round to nearest
6633      2 Round to +inf
6634      3 Round to -inf
6635
6636   To perform the conversion, we do:
6637     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6638   */
6639
6640   MachineFunction &MF = DAG.getMachineFunction();
6641   const TargetMachine &TM = MF.getTarget();
6642   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6643   unsigned StackAlignment = TFI.getStackAlignment();
6644   MVT VT = Op.getValueType();
6645   DebugLoc dl = Op.getDebugLoc();
6646
6647   // Save FP Control Word to stack slot
6648   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6649   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6650
6651   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6652                               DAG.getEntryNode(), StackSlot);
6653
6654   // Load FP Control Word from stack slot
6655   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6656
6657   // Transform as necessary
6658   SDValue CWD1 =
6659     DAG.getNode(ISD::SRL, dl, MVT::i16,
6660                 DAG.getNode(ISD::AND, dl, MVT::i16,
6661                             CWD, DAG.getConstant(0x800, MVT::i16)),
6662                 DAG.getConstant(11, MVT::i8));
6663   SDValue CWD2 =
6664     DAG.getNode(ISD::SRL, dl, MVT::i16,
6665                 DAG.getNode(ISD::AND, dl, MVT::i16,
6666                             CWD, DAG.getConstant(0x400, MVT::i16)),
6667                 DAG.getConstant(9, MVT::i8));
6668
6669   SDValue RetVal =
6670     DAG.getNode(ISD::AND, dl, MVT::i16,
6671                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6672                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6673                             DAG.getConstant(1, MVT::i16)),
6674                 DAG.getConstant(3, MVT::i16));
6675
6676
6677   return DAG.getNode((VT.getSizeInBits() < 16 ?
6678                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6679 }
6680
6681 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6682   MVT VT = Op.getValueType();
6683   MVT OpVT = VT;
6684   unsigned NumBits = VT.getSizeInBits();
6685   DebugLoc dl = Op.getDebugLoc();
6686
6687   Op = Op.getOperand(0);
6688   if (VT == MVT::i8) {
6689     // Zero extend to i32 since there is not an i8 bsr.
6690     OpVT = MVT::i32;
6691     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6692   }
6693
6694   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6695   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6696   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6697
6698   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6699   SmallVector<SDValue, 4> Ops;
6700   Ops.push_back(Op);
6701   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6702   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6703   Ops.push_back(Op.getValue(1));
6704   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6705
6706   // Finally xor with NumBits-1.
6707   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6708
6709   if (VT == MVT::i8)
6710     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6711   return Op;
6712 }
6713
6714 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6715   MVT VT = Op.getValueType();
6716   MVT OpVT = VT;
6717   unsigned NumBits = VT.getSizeInBits();
6718   DebugLoc dl = Op.getDebugLoc();
6719
6720   Op = Op.getOperand(0);
6721   if (VT == MVT::i8) {
6722     OpVT = MVT::i32;
6723     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6724   }
6725
6726   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6727   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6728   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6729
6730   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6731   SmallVector<SDValue, 4> Ops;
6732   Ops.push_back(Op);
6733   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6734   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6735   Ops.push_back(Op.getValue(1));
6736   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6737
6738   if (VT == MVT::i8)
6739     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6740   return Op;
6741 }
6742
6743 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6744   MVT VT = Op.getValueType();
6745   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6746   DebugLoc dl = Op.getDebugLoc();
6747
6748   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6749   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6750   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6751   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6752   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6753   //
6754   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6755   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6756   //  return AloBlo + AloBhi + AhiBlo;
6757
6758   SDValue A = Op.getOperand(0);
6759   SDValue B = Op.getOperand(1);
6760
6761   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6762                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6763                        A, DAG.getConstant(32, MVT::i32));
6764   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6765                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6766                        B, DAG.getConstant(32, MVT::i32));
6767   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6768                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6769                        A, B);
6770   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6771                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6772                        A, Bhi);
6773   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6774                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6775                        Ahi, B);
6776   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6777                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6778                        AloBhi, DAG.getConstant(32, MVT::i32));
6779   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6780                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6781                        AhiBlo, DAG.getConstant(32, MVT::i32));
6782   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6783   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6784   return Res;
6785 }
6786
6787
6788 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6789   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6790   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6791   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6792   // has only one use.
6793   SDNode *N = Op.getNode();
6794   SDValue LHS = N->getOperand(0);
6795   SDValue RHS = N->getOperand(1);
6796   unsigned BaseOp = 0;
6797   unsigned Cond = 0;
6798   DebugLoc dl = Op.getDebugLoc();
6799
6800   switch (Op.getOpcode()) {
6801   default: assert(0 && "Unknown ovf instruction!");
6802   case ISD::SADDO:
6803     // A subtract of one will be selected as a INC. Note that INC doesn't
6804     // set CF, so we can't do this for UADDO.
6805     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6806       if (C->getAPIntValue() == 1) {
6807         BaseOp = X86ISD::INC;
6808         Cond = X86::COND_O;
6809         break;
6810       }
6811     BaseOp = X86ISD::ADD;
6812     Cond = X86::COND_O;
6813     break;
6814   case ISD::UADDO:
6815     BaseOp = X86ISD::ADD;
6816     Cond = X86::COND_B;
6817     break;
6818   case ISD::SSUBO:
6819     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6820     // set CF, so we can't do this for USUBO.
6821     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6822       if (C->getAPIntValue() == 1) {
6823         BaseOp = X86ISD::DEC;
6824         Cond = X86::COND_O;
6825         break;
6826       }
6827     BaseOp = X86ISD::SUB;
6828     Cond = X86::COND_O;
6829     break;
6830   case ISD::USUBO:
6831     BaseOp = X86ISD::SUB;
6832     Cond = X86::COND_B;
6833     break;
6834   case ISD::SMULO:
6835     BaseOp = X86ISD::SMUL;
6836     Cond = X86::COND_O;
6837     break;
6838   case ISD::UMULO:
6839     BaseOp = X86ISD::UMUL;
6840     Cond = X86::COND_B;
6841     break;
6842   }
6843
6844   // Also sets EFLAGS.
6845   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6846   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6847
6848   SDValue SetCC =
6849     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6850                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6851
6852   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6853   return Sum;
6854 }
6855
6856 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6857   MVT T = Op.getValueType();
6858   DebugLoc dl = Op.getDebugLoc();
6859   unsigned Reg = 0;
6860   unsigned size = 0;
6861   switch(T.getSimpleVT()) {
6862   default:
6863     assert(false && "Invalid value type!");
6864   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6865   case MVT::i16: Reg = X86::AX;  size = 2; break;
6866   case MVT::i32: Reg = X86::EAX; size = 4; break;
6867   case MVT::i64:
6868     assert(Subtarget->is64Bit() && "Node not type legal!");
6869     Reg = X86::RAX; size = 8;
6870     break;
6871   }
6872   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6873                                     Op.getOperand(2), SDValue());
6874   SDValue Ops[] = { cpIn.getValue(0),
6875                     Op.getOperand(1),
6876                     Op.getOperand(3),
6877                     DAG.getTargetConstant(size, MVT::i8),
6878                     cpIn.getValue(1) };
6879   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6880   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6881   SDValue cpOut =
6882     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6883   return cpOut;
6884 }
6885
6886 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6887                                                  SelectionDAG &DAG) {
6888   assert(Subtarget->is64Bit() && "Result not type legalized?");
6889   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6890   SDValue TheChain = Op.getOperand(0);
6891   DebugLoc dl = Op.getDebugLoc();
6892   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6893   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6894   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6895                                    rax.getValue(2));
6896   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6897                             DAG.getConstant(32, MVT::i8));
6898   SDValue Ops[] = {
6899     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6900     rdx.getValue(1)
6901   };
6902   return DAG.getMergeValues(Ops, 2, dl);
6903 }
6904
6905 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6906   SDNode *Node = Op.getNode();
6907   DebugLoc dl = Node->getDebugLoc();
6908   MVT T = Node->getValueType(0);
6909   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6910                               DAG.getConstant(0, T), Node->getOperand(2));
6911   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6912                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6913                        Node->getOperand(0),
6914                        Node->getOperand(1), negOp,
6915                        cast<AtomicSDNode>(Node)->getSrcValue(),
6916                        cast<AtomicSDNode>(Node)->getAlignment());
6917 }
6918
6919 /// LowerOperation - Provide custom lowering hooks for some operations.
6920 ///
6921 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6922   switch (Op.getOpcode()) {
6923   default: assert(0 && "Should not custom lower this!");
6924   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6925   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6926   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6927   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6928   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6929   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6930   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6931   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6932   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6933   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6934   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6935   case ISD::SHL_PARTS:
6936   case ISD::SRA_PARTS:
6937   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6938   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6939   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6940   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6941   case ISD::FABS:               return LowerFABS(Op, DAG);
6942   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6943   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6944   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6945   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6946   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6947   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6948   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6949   case ISD::CALL:               return LowerCALL(Op, DAG);
6950   case ISD::RET:                return LowerRET(Op, DAG);
6951   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6952   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6953   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6954   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6955   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6956   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6957   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6958   case ISD::FRAME_TO_ARGS_OFFSET:
6959                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6960   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6961   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6962   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6963   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6964   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6965   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6966   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6967   case ISD::SADDO:
6968   case ISD::UADDO:
6969   case ISD::SSUBO:
6970   case ISD::USUBO:
6971   case ISD::SMULO:
6972   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6973   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6974   }
6975 }
6976
6977 void X86TargetLowering::
6978 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6979                         SelectionDAG &DAG, unsigned NewOp) {
6980   MVT T = Node->getValueType(0);
6981   DebugLoc dl = Node->getDebugLoc();
6982   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6983
6984   SDValue Chain = Node->getOperand(0);
6985   SDValue In1 = Node->getOperand(1);
6986   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6987                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6988   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6989                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6990   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6991   // have a MemOperand.  Pass the info through as a normal operand.
6992   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6993   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6994   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6995   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6996   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6997   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6998   Results.push_back(Result.getValue(2));
6999 }
7000
7001 /// ReplaceNodeResults - Replace a node with an illegal result type
7002 /// with a new node built out of custom code.
7003 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7004                                            SmallVectorImpl<SDValue>&Results,
7005                                            SelectionDAG &DAG) {
7006   DebugLoc dl = N->getDebugLoc();
7007   switch (N->getOpcode()) {
7008   default:
7009     assert(false && "Do not know how to custom type legalize this operation!");
7010     return;
7011   case ISD::FP_TO_SINT: {
7012     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
7013     SDValue FIST = Vals.first, StackSlot = Vals.second;
7014     if (FIST.getNode() != 0) {
7015       MVT VT = N->getValueType(0);
7016       // Return a load from the stack slot.
7017       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7018     }
7019     return;
7020   }
7021   case ISD::READCYCLECOUNTER: {
7022     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7023     SDValue TheChain = N->getOperand(0);
7024     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7025     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7026                                      rd.getValue(1));
7027     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7028                                      eax.getValue(2));
7029     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7030     SDValue Ops[] = { eax, edx };
7031     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7032     Results.push_back(edx.getValue(1));
7033     return;
7034   }
7035   case ISD::ATOMIC_CMP_SWAP: {
7036     MVT T = N->getValueType(0);
7037     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7038     SDValue cpInL, cpInH;
7039     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7040                         DAG.getConstant(0, MVT::i32));
7041     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7042                         DAG.getConstant(1, MVT::i32));
7043     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7044     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7045                              cpInL.getValue(1));
7046     SDValue swapInL, swapInH;
7047     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7048                           DAG.getConstant(0, MVT::i32));
7049     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7050                           DAG.getConstant(1, MVT::i32));
7051     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7052                                cpInH.getValue(1));
7053     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7054                                swapInL.getValue(1));
7055     SDValue Ops[] = { swapInH.getValue(0),
7056                       N->getOperand(1),
7057                       swapInH.getValue(1) };
7058     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7059     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7060     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7061                                         MVT::i32, Result.getValue(1));
7062     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7063                                         MVT::i32, cpOutL.getValue(2));
7064     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7065     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7066     Results.push_back(cpOutH.getValue(1));
7067     return;
7068   }
7069   case ISD::ATOMIC_LOAD_ADD:
7070     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7071     return;
7072   case ISD::ATOMIC_LOAD_AND:
7073     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7074     return;
7075   case ISD::ATOMIC_LOAD_NAND:
7076     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7077     return;
7078   case ISD::ATOMIC_LOAD_OR:
7079     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7080     return;
7081   case ISD::ATOMIC_LOAD_SUB:
7082     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7083     return;
7084   case ISD::ATOMIC_LOAD_XOR:
7085     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7086     return;
7087   case ISD::ATOMIC_SWAP:
7088     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7089     return;
7090   }
7091 }
7092
7093 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7094   switch (Opcode) {
7095   default: return NULL;
7096   case X86ISD::BSF:                return "X86ISD::BSF";
7097   case X86ISD::BSR:                return "X86ISD::BSR";
7098   case X86ISD::SHLD:               return "X86ISD::SHLD";
7099   case X86ISD::SHRD:               return "X86ISD::SHRD";
7100   case X86ISD::FAND:               return "X86ISD::FAND";
7101   case X86ISD::FOR:                return "X86ISD::FOR";
7102   case X86ISD::FXOR:               return "X86ISD::FXOR";
7103   case X86ISD::FSRL:               return "X86ISD::FSRL";
7104   case X86ISD::FILD:               return "X86ISD::FILD";
7105   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7106   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7107   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7108   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7109   case X86ISD::FLD:                return "X86ISD::FLD";
7110   case X86ISD::FST:                return "X86ISD::FST";
7111   case X86ISD::CALL:               return "X86ISD::CALL";
7112   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7113   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7114   case X86ISD::BT:                 return "X86ISD::BT";
7115   case X86ISD::CMP:                return "X86ISD::CMP";
7116   case X86ISD::COMI:               return "X86ISD::COMI";
7117   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7118   case X86ISD::SETCC:              return "X86ISD::SETCC";
7119   case X86ISD::CMOV:               return "X86ISD::CMOV";
7120   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7121   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7122   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7123   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7124   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7125   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7126   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7127   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7128   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7129   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7130   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7131   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7132   case X86ISD::FMAX:               return "X86ISD::FMAX";
7133   case X86ISD::FMIN:               return "X86ISD::FMIN";
7134   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7135   case X86ISD::FRCP:               return "X86ISD::FRCP";
7136   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7137   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
7138   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7139   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7140   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7141   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7142   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7143   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7144   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7145   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7146   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7147   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7148   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7149   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7150   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7151   case X86ISD::VSHL:               return "X86ISD::VSHL";
7152   case X86ISD::VSRL:               return "X86ISD::VSRL";
7153   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7154   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7155   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7156   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7157   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7158   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7159   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7160   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7161   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7162   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7163   case X86ISD::ADD:                return "X86ISD::ADD";
7164   case X86ISD::SUB:                return "X86ISD::SUB";
7165   case X86ISD::SMUL:               return "X86ISD::SMUL";
7166   case X86ISD::UMUL:               return "X86ISD::UMUL";
7167   case X86ISD::INC:                return "X86ISD::INC";
7168   case X86ISD::DEC:                return "X86ISD::DEC";
7169   }
7170 }
7171
7172 // isLegalAddressingMode - Return true if the addressing mode represented
7173 // by AM is legal for this target, for a load/store of the specified type.
7174 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7175                                               const Type *Ty) const {
7176   // X86 supports extremely general addressing modes.
7177
7178   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7179   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7180     return false;
7181
7182   if (AM.BaseGV) {
7183     // We can only fold this if we don't need an extra load.
7184     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
7185       return false;
7186     // If BaseGV requires a register, we cannot also have a BaseReg.
7187     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
7188         AM.HasBaseReg)
7189       return false;
7190
7191     // X86-64 only supports addr of globals in small code model.
7192     if (Subtarget->is64Bit()) {
7193       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7194         return false;
7195       // If lower 4G is not available, then we must use rip-relative addressing.
7196       if (AM.BaseOffs || AM.Scale > 1)
7197         return false;
7198     }
7199   }
7200
7201   switch (AM.Scale) {
7202   case 0:
7203   case 1:
7204   case 2:
7205   case 4:
7206   case 8:
7207     // These scales always work.
7208     break;
7209   case 3:
7210   case 5:
7211   case 9:
7212     // These scales are formed with basereg+scalereg.  Only accept if there is
7213     // no basereg yet.
7214     if (AM.HasBaseReg)
7215       return false;
7216     break;
7217   default:  // Other stuff never works.
7218     return false;
7219   }
7220
7221   return true;
7222 }
7223
7224
7225 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7226   if (!Ty1->isInteger() || !Ty2->isInteger())
7227     return false;
7228   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7229   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7230   if (NumBits1 <= NumBits2)
7231     return false;
7232   return Subtarget->is64Bit() || NumBits1 < 64;
7233 }
7234
7235 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7236   if (!VT1.isInteger() || !VT2.isInteger())
7237     return false;
7238   unsigned NumBits1 = VT1.getSizeInBits();
7239   unsigned NumBits2 = VT2.getSizeInBits();
7240   if (NumBits1 <= NumBits2)
7241     return false;
7242   return Subtarget->is64Bit() || NumBits1 < 64;
7243 }
7244
7245 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7246 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7247 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7248 /// are assumed to be legal.
7249 bool
7250 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
7251   // Only do shuffles on 128-bit vector types for now.
7252   // FIXME: pshufb, blends
7253   if (VT.getSizeInBits() == 64) return false;
7254   return (Mask.getNode()->getNumOperands() <= 4 ||
7255           isIdentityMask(Mask.getNode()) ||
7256           isIdentityMask(Mask.getNode(), true) ||
7257           isSplatMask(Mask.getNode())  ||
7258           X86::isPSHUFHWMask(Mask.getNode()) ||
7259           X86::isPSHUFLWMask(Mask.getNode()) ||
7260           X86::isUNPCKLMask(Mask.getNode()) ||
7261           X86::isUNPCKHMask(Mask.getNode()) ||
7262           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
7263           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
7264 }
7265
7266 bool
7267 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
7268                                           MVT EVT, SelectionDAG &DAG) const {
7269   unsigned NumElts = BVOps.size();
7270   // Only do shuffles on 128-bit vector types for now.
7271   if (EVT.getSizeInBits() * NumElts == 64) return false;
7272   if (NumElts == 2) return true;
7273   if (NumElts == 4) {
7274     return (isMOVLMask(&BVOps[0], 4)  ||
7275             isCommutedMOVL(&BVOps[0], 4, true) ||
7276             isSHUFPMask(&BVOps[0], 4) ||
7277             isCommutedSHUFP(&BVOps[0], 4));
7278   }
7279   return false;
7280 }
7281
7282 //===----------------------------------------------------------------------===//
7283 //                           X86 Scheduler Hooks
7284 //===----------------------------------------------------------------------===//
7285
7286 // private utility function
7287 MachineBasicBlock *
7288 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7289                                                        MachineBasicBlock *MBB,
7290                                                        unsigned regOpc,
7291                                                        unsigned immOpc,
7292                                                        unsigned LoadOpc,
7293                                                        unsigned CXchgOpc,
7294                                                        unsigned copyOpc,
7295                                                        unsigned notOpc,
7296                                                        unsigned EAXreg,
7297                                                        TargetRegisterClass *RC,
7298                                                        bool invSrc) const {
7299   // For the atomic bitwise operator, we generate
7300   //   thisMBB:
7301   //   newMBB:
7302   //     ld  t1 = [bitinstr.addr]
7303   //     op  t2 = t1, [bitinstr.val]
7304   //     mov EAX = t1
7305   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7306   //     bz  newMBB
7307   //     fallthrough -->nextMBB
7308   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7309   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7310   MachineFunction::iterator MBBIter = MBB;
7311   ++MBBIter;
7312
7313   /// First build the CFG
7314   MachineFunction *F = MBB->getParent();
7315   MachineBasicBlock *thisMBB = MBB;
7316   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7317   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7318   F->insert(MBBIter, newMBB);
7319   F->insert(MBBIter, nextMBB);
7320
7321   // Move all successors to thisMBB to nextMBB
7322   nextMBB->transferSuccessors(thisMBB);
7323
7324   // Update thisMBB to fall through to newMBB
7325   thisMBB->addSuccessor(newMBB);
7326
7327   // newMBB jumps to itself and fall through to nextMBB
7328   newMBB->addSuccessor(nextMBB);
7329   newMBB->addSuccessor(newMBB);
7330
7331   // Insert instructions into newMBB based on incoming instruction
7332   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
7333   DebugLoc dl = bInstr->getDebugLoc();
7334   MachineOperand& destOper = bInstr->getOperand(0);
7335   MachineOperand* argOpers[6];
7336   int numArgs = bInstr->getNumOperands() - 1;
7337   for (int i=0; i < numArgs; ++i)
7338     argOpers[i] = &bInstr->getOperand(i+1);
7339
7340   // x86 address has 4 operands: base, index, scale, and displacement
7341   int lastAddrIndx = 3; // [0,3]
7342   int valArgIndx = 4;
7343
7344   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7345   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7346   for (int i=0; i <= lastAddrIndx; ++i)
7347     (*MIB).addOperand(*argOpers[i]);
7348
7349   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7350   if (invSrc) {
7351     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7352   }
7353   else
7354     tt = t1;
7355
7356   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7357   assert((argOpers[valArgIndx]->isReg() ||
7358           argOpers[valArgIndx]->isImm()) &&
7359          "invalid operand");
7360   if (argOpers[valArgIndx]->isReg())
7361     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7362   else
7363     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7364   MIB.addReg(tt);
7365   (*MIB).addOperand(*argOpers[valArgIndx]);
7366
7367   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7368   MIB.addReg(t1);
7369
7370   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7371   for (int i=0; i <= lastAddrIndx; ++i)
7372     (*MIB).addOperand(*argOpers[i]);
7373   MIB.addReg(t2);
7374   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7375   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7376
7377   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7378   MIB.addReg(EAXreg);
7379
7380   // insert branch
7381   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7382
7383   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7384   return nextMBB;
7385 }
7386
7387 // private utility function:  64 bit atomics on 32 bit host.
7388 MachineBasicBlock *
7389 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7390                                                        MachineBasicBlock *MBB,
7391                                                        unsigned regOpcL,
7392                                                        unsigned regOpcH,
7393                                                        unsigned immOpcL,
7394                                                        unsigned immOpcH,
7395                                                        bool invSrc) const {
7396   // For the atomic bitwise operator, we generate
7397   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7398   //     ld t1,t2 = [bitinstr.addr]
7399   //   newMBB:
7400   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7401   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7402   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7403   //     mov ECX, EBX <- t5, t6
7404   //     mov EAX, EDX <- t1, t2
7405   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7406   //     mov t3, t4 <- EAX, EDX
7407   //     bz  newMBB
7408   //     result in out1, out2
7409   //     fallthrough -->nextMBB
7410
7411   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7412   const unsigned LoadOpc = X86::MOV32rm;
7413   const unsigned copyOpc = X86::MOV32rr;
7414   const unsigned NotOpc = X86::NOT32r;
7415   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7416   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7417   MachineFunction::iterator MBBIter = MBB;
7418   ++MBBIter;
7419
7420   /// First build the CFG
7421   MachineFunction *F = MBB->getParent();
7422   MachineBasicBlock *thisMBB = MBB;
7423   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7424   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7425   F->insert(MBBIter, newMBB);
7426   F->insert(MBBIter, nextMBB);
7427
7428   // Move all successors to thisMBB to nextMBB
7429   nextMBB->transferSuccessors(thisMBB);
7430
7431   // Update thisMBB to fall through to newMBB
7432   thisMBB->addSuccessor(newMBB);
7433
7434   // newMBB jumps to itself and fall through to nextMBB
7435   newMBB->addSuccessor(nextMBB);
7436   newMBB->addSuccessor(newMBB);
7437
7438   DebugLoc dl = bInstr->getDebugLoc();
7439   // Insert instructions into newMBB based on incoming instruction
7440   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7441   assert(bInstr->getNumOperands() < 18 && "unexpected number of operands");
7442   MachineOperand& dest1Oper = bInstr->getOperand(0);
7443   MachineOperand& dest2Oper = bInstr->getOperand(1);
7444   MachineOperand* argOpers[6];
7445   for (int i=0; i < 6; ++i)
7446     argOpers[i] = &bInstr->getOperand(i+2);
7447
7448   // x86 address has 4 operands: base, index, scale, and displacement
7449   int lastAddrIndx = 3; // [0,3]
7450
7451   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7452   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7453   for (int i=0; i <= lastAddrIndx; ++i)
7454     (*MIB).addOperand(*argOpers[i]);
7455   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7456   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7457   // add 4 to displacement.
7458   for (int i=0; i <= lastAddrIndx-1; ++i)
7459     (*MIB).addOperand(*argOpers[i]);
7460   MachineOperand newOp3 = *(argOpers[3]);
7461   if (newOp3.isImm())
7462     newOp3.setImm(newOp3.getImm()+4);
7463   else
7464     newOp3.setOffset(newOp3.getOffset()+4);
7465   (*MIB).addOperand(newOp3);
7466
7467   // t3/4 are defined later, at the bottom of the loop
7468   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7469   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7470   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7471     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7472   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7473     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7474
7475   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7476   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7477   if (invSrc) {
7478     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7479     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7480   } else {
7481     tt1 = t1;
7482     tt2 = t2;
7483   }
7484
7485   assert((argOpers[4]->isReg() || argOpers[4]->isImm()) &&
7486          "invalid operand");
7487   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7488   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7489   if (argOpers[4]->isReg())
7490     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7491   else
7492     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7493   if (regOpcL != X86::MOV32rr)
7494     MIB.addReg(tt1);
7495   (*MIB).addOperand(*argOpers[4]);
7496   assert(argOpers[5]->isReg() == argOpers[4]->isReg());
7497   assert(argOpers[5]->isImm() == argOpers[4]->isImm());
7498   if (argOpers[5]->isReg())
7499     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7500   else
7501     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7502   if (regOpcH != X86::MOV32rr)
7503     MIB.addReg(tt2);
7504   (*MIB).addOperand(*argOpers[5]);
7505
7506   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7507   MIB.addReg(t1);
7508   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7509   MIB.addReg(t2);
7510
7511   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7512   MIB.addReg(t5);
7513   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7514   MIB.addReg(t6);
7515
7516   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7517   for (int i=0; i <= lastAddrIndx; ++i)
7518     (*MIB).addOperand(*argOpers[i]);
7519
7520   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7521   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7522
7523   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7524   MIB.addReg(X86::EAX);
7525   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7526   MIB.addReg(X86::EDX);
7527
7528   // insert branch
7529   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7530
7531   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7532   return nextMBB;
7533 }
7534
7535 // private utility function
7536 MachineBasicBlock *
7537 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7538                                                       MachineBasicBlock *MBB,
7539                                                       unsigned cmovOpc) const {
7540   // For the atomic min/max operator, we generate
7541   //   thisMBB:
7542   //   newMBB:
7543   //     ld t1 = [min/max.addr]
7544   //     mov t2 = [min/max.val]
7545   //     cmp  t1, t2
7546   //     cmov[cond] t2 = t1
7547   //     mov EAX = t1
7548   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7549   //     bz   newMBB
7550   //     fallthrough -->nextMBB
7551   //
7552   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7553   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7554   MachineFunction::iterator MBBIter = MBB;
7555   ++MBBIter;
7556
7557   /// First build the CFG
7558   MachineFunction *F = MBB->getParent();
7559   MachineBasicBlock *thisMBB = MBB;
7560   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7561   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7562   F->insert(MBBIter, newMBB);
7563   F->insert(MBBIter, nextMBB);
7564
7565   // Move all successors to thisMBB to nextMBB
7566   nextMBB->transferSuccessors(thisMBB);
7567
7568   // Update thisMBB to fall through to newMBB
7569   thisMBB->addSuccessor(newMBB);
7570
7571   // newMBB jumps to newMBB and fall through to nextMBB
7572   newMBB->addSuccessor(nextMBB);
7573   newMBB->addSuccessor(newMBB);
7574
7575   DebugLoc dl = mInstr->getDebugLoc();
7576   // Insert instructions into newMBB based on incoming instruction
7577   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
7578   MachineOperand& destOper = mInstr->getOperand(0);
7579   MachineOperand* argOpers[6];
7580   int numArgs = mInstr->getNumOperands() - 1;
7581   for (int i=0; i < numArgs; ++i)
7582     argOpers[i] = &mInstr->getOperand(i+1);
7583
7584   // x86 address has 4 operands: base, index, scale, and displacement
7585   int lastAddrIndx = 3; // [0,3]
7586   int valArgIndx = 4;
7587
7588   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7589   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7590   for (int i=0; i <= lastAddrIndx; ++i)
7591     (*MIB).addOperand(*argOpers[i]);
7592
7593   // We only support register and immediate values
7594   assert((argOpers[valArgIndx]->isReg() ||
7595           argOpers[valArgIndx]->isImm()) &&
7596          "invalid operand");
7597
7598   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7599   if (argOpers[valArgIndx]->isReg())
7600     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7601   else
7602     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7603   (*MIB).addOperand(*argOpers[valArgIndx]);
7604
7605   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7606   MIB.addReg(t1);
7607
7608   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7609   MIB.addReg(t1);
7610   MIB.addReg(t2);
7611
7612   // Generate movc
7613   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7614   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7615   MIB.addReg(t2);
7616   MIB.addReg(t1);
7617
7618   // Cmp and exchange if none has modified the memory location
7619   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7620   for (int i=0; i <= lastAddrIndx; ++i)
7621     (*MIB).addOperand(*argOpers[i]);
7622   MIB.addReg(t3);
7623   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7624   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7625
7626   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7627   MIB.addReg(X86::EAX);
7628
7629   // insert branch
7630   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7631
7632   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7633   return nextMBB;
7634 }
7635
7636
7637 MachineBasicBlock *
7638 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7639                                                MachineBasicBlock *BB) const {
7640   DebugLoc dl = MI->getDebugLoc();
7641   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7642   switch (MI->getOpcode()) {
7643   default: assert(false && "Unexpected instr type to insert");
7644   case X86::CMOV_V1I64:
7645   case X86::CMOV_FR32:
7646   case X86::CMOV_FR64:
7647   case X86::CMOV_V4F32:
7648   case X86::CMOV_V2F64:
7649   case X86::CMOV_V2I64: {
7650     // To "insert" a SELECT_CC instruction, we actually have to insert the
7651     // diamond control-flow pattern.  The incoming instruction knows the
7652     // destination vreg to set, the condition code register to branch on, the
7653     // true/false values to select between, and a branch opcode to use.
7654     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7655     MachineFunction::iterator It = BB;
7656     ++It;
7657
7658     //  thisMBB:
7659     //  ...
7660     //   TrueVal = ...
7661     //   cmpTY ccX, r1, r2
7662     //   bCC copy1MBB
7663     //   fallthrough --> copy0MBB
7664     MachineBasicBlock *thisMBB = BB;
7665     MachineFunction *F = BB->getParent();
7666     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7667     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7668     unsigned Opc =
7669       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7670     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7671     F->insert(It, copy0MBB);
7672     F->insert(It, sinkMBB);
7673     // Update machine-CFG edges by transferring all successors of the current
7674     // block to the new block which will contain the Phi node for the select.
7675     sinkMBB->transferSuccessors(BB);
7676
7677     // Add the true and fallthrough blocks as its successors.
7678     BB->addSuccessor(copy0MBB);
7679     BB->addSuccessor(sinkMBB);
7680
7681     //  copy0MBB:
7682     //   %FalseValue = ...
7683     //   # fallthrough to sinkMBB
7684     BB = copy0MBB;
7685
7686     // Update machine-CFG edges
7687     BB->addSuccessor(sinkMBB);
7688
7689     //  sinkMBB:
7690     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7691     //  ...
7692     BB = sinkMBB;
7693     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7694       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7695       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7696
7697     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7698     return BB;
7699   }
7700
7701   case X86::FP32_TO_INT16_IN_MEM:
7702   case X86::FP32_TO_INT32_IN_MEM:
7703   case X86::FP32_TO_INT64_IN_MEM:
7704   case X86::FP64_TO_INT16_IN_MEM:
7705   case X86::FP64_TO_INT32_IN_MEM:
7706   case X86::FP64_TO_INT64_IN_MEM:
7707   case X86::FP80_TO_INT16_IN_MEM:
7708   case X86::FP80_TO_INT32_IN_MEM:
7709   case X86::FP80_TO_INT64_IN_MEM: {
7710     // Change the floating point control register to use "round towards zero"
7711     // mode when truncating to an integer value.
7712     MachineFunction *F = BB->getParent();
7713     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7714     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7715
7716     // Load the old value of the high byte of the control word...
7717     unsigned OldCW =
7718       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7719     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7720                       CWFrameIdx);
7721
7722     // Set the high part to be round to zero...
7723     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7724       .addImm(0xC7F);
7725
7726     // Reload the modified control word now...
7727     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7728
7729     // Restore the memory image of control word to original value
7730     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7731       .addReg(OldCW);
7732
7733     // Get the X86 opcode to use.
7734     unsigned Opc;
7735     switch (MI->getOpcode()) {
7736     default: assert(0 && "illegal opcode!");
7737     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7738     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7739     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7740     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7741     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7742     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7743     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7744     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7745     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7746     }
7747
7748     X86AddressMode AM;
7749     MachineOperand &Op = MI->getOperand(0);
7750     if (Op.isReg()) {
7751       AM.BaseType = X86AddressMode::RegBase;
7752       AM.Base.Reg = Op.getReg();
7753     } else {
7754       AM.BaseType = X86AddressMode::FrameIndexBase;
7755       AM.Base.FrameIndex = Op.getIndex();
7756     }
7757     Op = MI->getOperand(1);
7758     if (Op.isImm())
7759       AM.Scale = Op.getImm();
7760     Op = MI->getOperand(2);
7761     if (Op.isImm())
7762       AM.IndexReg = Op.getImm();
7763     Op = MI->getOperand(3);
7764     if (Op.isGlobal()) {
7765       AM.GV = Op.getGlobal();
7766     } else {
7767       AM.Disp = Op.getImm();
7768     }
7769     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7770                       .addReg(MI->getOperand(4).getReg());
7771
7772     // Reload the original control word now.
7773     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7774
7775     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7776     return BB;
7777   }
7778   case X86::ATOMAND32:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7780                                                X86::AND32ri, X86::MOV32rm,
7781                                                X86::LCMPXCHG32, X86::MOV32rr,
7782                                                X86::NOT32r, X86::EAX,
7783                                                X86::GR32RegisterClass);
7784   case X86::ATOMOR32:
7785     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7786                                                X86::OR32ri, X86::MOV32rm,
7787                                                X86::LCMPXCHG32, X86::MOV32rr,
7788                                                X86::NOT32r, X86::EAX,
7789                                                X86::GR32RegisterClass);
7790   case X86::ATOMXOR32:
7791     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7792                                                X86::XOR32ri, X86::MOV32rm,
7793                                                X86::LCMPXCHG32, X86::MOV32rr,
7794                                                X86::NOT32r, X86::EAX,
7795                                                X86::GR32RegisterClass);
7796   case X86::ATOMNAND32:
7797     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7798                                                X86::AND32ri, X86::MOV32rm,
7799                                                X86::LCMPXCHG32, X86::MOV32rr,
7800                                                X86::NOT32r, X86::EAX,
7801                                                X86::GR32RegisterClass, true);
7802   case X86::ATOMMIN32:
7803     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7804   case X86::ATOMMAX32:
7805     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7806   case X86::ATOMUMIN32:
7807     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7808   case X86::ATOMUMAX32:
7809     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7810
7811   case X86::ATOMAND16:
7812     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7813                                                X86::AND16ri, X86::MOV16rm,
7814                                                X86::LCMPXCHG16, X86::MOV16rr,
7815                                                X86::NOT16r, X86::AX,
7816                                                X86::GR16RegisterClass);
7817   case X86::ATOMOR16:
7818     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7819                                                X86::OR16ri, X86::MOV16rm,
7820                                                X86::LCMPXCHG16, X86::MOV16rr,
7821                                                X86::NOT16r, X86::AX,
7822                                                X86::GR16RegisterClass);
7823   case X86::ATOMXOR16:
7824     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7825                                                X86::XOR16ri, X86::MOV16rm,
7826                                                X86::LCMPXCHG16, X86::MOV16rr,
7827                                                X86::NOT16r, X86::AX,
7828                                                X86::GR16RegisterClass);
7829   case X86::ATOMNAND16:
7830     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7831                                                X86::AND16ri, X86::MOV16rm,
7832                                                X86::LCMPXCHG16, X86::MOV16rr,
7833                                                X86::NOT16r, X86::AX,
7834                                                X86::GR16RegisterClass, true);
7835   case X86::ATOMMIN16:
7836     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7837   case X86::ATOMMAX16:
7838     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7839   case X86::ATOMUMIN16:
7840     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7841   case X86::ATOMUMAX16:
7842     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7843
7844   case X86::ATOMAND8:
7845     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7846                                                X86::AND8ri, X86::MOV8rm,
7847                                                X86::LCMPXCHG8, X86::MOV8rr,
7848                                                X86::NOT8r, X86::AL,
7849                                                X86::GR8RegisterClass);
7850   case X86::ATOMOR8:
7851     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7852                                                X86::OR8ri, X86::MOV8rm,
7853                                                X86::LCMPXCHG8, X86::MOV8rr,
7854                                                X86::NOT8r, X86::AL,
7855                                                X86::GR8RegisterClass);
7856   case X86::ATOMXOR8:
7857     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7858                                                X86::XOR8ri, X86::MOV8rm,
7859                                                X86::LCMPXCHG8, X86::MOV8rr,
7860                                                X86::NOT8r, X86::AL,
7861                                                X86::GR8RegisterClass);
7862   case X86::ATOMNAND8:
7863     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7864                                                X86::AND8ri, X86::MOV8rm,
7865                                                X86::LCMPXCHG8, X86::MOV8rr,
7866                                                X86::NOT8r, X86::AL,
7867                                                X86::GR8RegisterClass, true);
7868   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7869   // This group is for 64-bit host.
7870   case X86::ATOMAND64:
7871     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7872                                                X86::AND64ri32, X86::MOV64rm,
7873                                                X86::LCMPXCHG64, X86::MOV64rr,
7874                                                X86::NOT64r, X86::RAX,
7875                                                X86::GR64RegisterClass);
7876   case X86::ATOMOR64:
7877     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7878                                                X86::OR64ri32, X86::MOV64rm,
7879                                                X86::LCMPXCHG64, X86::MOV64rr,
7880                                                X86::NOT64r, X86::RAX,
7881                                                X86::GR64RegisterClass);
7882   case X86::ATOMXOR64:
7883     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7884                                                X86::XOR64ri32, X86::MOV64rm,
7885                                                X86::LCMPXCHG64, X86::MOV64rr,
7886                                                X86::NOT64r, X86::RAX,
7887                                                X86::GR64RegisterClass);
7888   case X86::ATOMNAND64:
7889     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7890                                                X86::AND64ri32, X86::MOV64rm,
7891                                                X86::LCMPXCHG64, X86::MOV64rr,
7892                                                X86::NOT64r, X86::RAX,
7893                                                X86::GR64RegisterClass, true);
7894   case X86::ATOMMIN64:
7895     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7896   case X86::ATOMMAX64:
7897     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7898   case X86::ATOMUMIN64:
7899     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7900   case X86::ATOMUMAX64:
7901     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7902
7903   // This group does 64-bit operations on a 32-bit host.
7904   case X86::ATOMAND6432:
7905     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7906                                                X86::AND32rr, X86::AND32rr,
7907                                                X86::AND32ri, X86::AND32ri,
7908                                                false);
7909   case X86::ATOMOR6432:
7910     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7911                                                X86::OR32rr, X86::OR32rr,
7912                                                X86::OR32ri, X86::OR32ri,
7913                                                false);
7914   case X86::ATOMXOR6432:
7915     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7916                                                X86::XOR32rr, X86::XOR32rr,
7917                                                X86::XOR32ri, X86::XOR32ri,
7918                                                false);
7919   case X86::ATOMNAND6432:
7920     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7921                                                X86::AND32rr, X86::AND32rr,
7922                                                X86::AND32ri, X86::AND32ri,
7923                                                true);
7924   case X86::ATOMADD6432:
7925     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7926                                                X86::ADD32rr, X86::ADC32rr,
7927                                                X86::ADD32ri, X86::ADC32ri,
7928                                                false);
7929   case X86::ATOMSUB6432:
7930     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7931                                                X86::SUB32rr, X86::SBB32rr,
7932                                                X86::SUB32ri, X86::SBB32ri,
7933                                                false);
7934   case X86::ATOMSWAP6432:
7935     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7936                                                X86::MOV32rr, X86::MOV32rr,
7937                                                X86::MOV32ri, X86::MOV32ri,
7938                                                false);
7939   }
7940 }
7941
7942 //===----------------------------------------------------------------------===//
7943 //                           X86 Optimization Hooks
7944 //===----------------------------------------------------------------------===//
7945
7946 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7947                                                        const APInt &Mask,
7948                                                        APInt &KnownZero,
7949                                                        APInt &KnownOne,
7950                                                        const SelectionDAG &DAG,
7951                                                        unsigned Depth) const {
7952   unsigned Opc = Op.getOpcode();
7953   assert((Opc >= ISD::BUILTIN_OP_END ||
7954           Opc == ISD::INTRINSIC_WO_CHAIN ||
7955           Opc == ISD::INTRINSIC_W_CHAIN ||
7956           Opc == ISD::INTRINSIC_VOID) &&
7957          "Should use MaskedValueIsZero if you don't know whether Op"
7958          " is a target node!");
7959
7960   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7961   switch (Opc) {
7962   default: break;
7963   case X86ISD::ADD:
7964   case X86ISD::SUB:
7965   case X86ISD::SMUL:
7966   case X86ISD::UMUL:
7967   case X86ISD::INC:
7968   case X86ISD::DEC:
7969     // These nodes' second result is a boolean.
7970     if (Op.getResNo() == 0)
7971       break;
7972     // Fallthrough
7973   case X86ISD::SETCC:
7974     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7975                                        Mask.getBitWidth() - 1);
7976     break;
7977   }
7978 }
7979
7980 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7981 /// node is a GlobalAddress + offset.
7982 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7983                                        GlobalValue* &GA, int64_t &Offset) const{
7984   if (N->getOpcode() == X86ISD::Wrapper) {
7985     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7986       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7987       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7988       return true;
7989     }
7990   }
7991   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7992 }
7993
7994 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7995                                const TargetLowering &TLI) {
7996   GlobalValue *GV;
7997   int64_t Offset = 0;
7998   if (TLI.isGAPlusOffset(Base, GV, Offset))
7999     return (GV->getAlignment() >= N && (Offset % N) == 0);
8000   // DAG combine handles the stack object case.
8001   return false;
8002 }
8003
8004 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
8005                                      unsigned NumElems, MVT EVT,
8006                                      SDNode *&Base,
8007                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8008                                      const TargetLowering &TLI) {
8009   Base = NULL;
8010   for (unsigned i = 0; i < NumElems; ++i) {
8011     SDValue Idx = PermMask.getOperand(i);
8012     if (Idx.getOpcode() == ISD::UNDEF) {
8013       if (!Base)
8014         return false;
8015       continue;
8016     }
8017
8018     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8019     if (!Elt.getNode() ||
8020         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8021       return false;
8022     if (!Base) {
8023       Base = Elt.getNode();
8024       if (Base->getOpcode() == ISD::UNDEF)
8025         return false;
8026       continue;
8027     }
8028     if (Elt.getOpcode() == ISD::UNDEF)
8029       continue;
8030
8031     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
8032                                EVT.getSizeInBits()/8, i, MFI))
8033       return false;
8034   }
8035   return true;
8036 }
8037
8038 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8039 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8040 /// if the load addresses are consecutive, non-overlapping, and in the right
8041 /// order.
8042 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8043                                        const TargetLowering &TLI) {
8044   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8045   DebugLoc dl = N->getDebugLoc();
8046   MVT VT = N->getValueType(0);
8047   MVT EVT = VT.getVectorElementType();
8048   SDValue PermMask = N->getOperand(2);
8049   unsigned NumElems = PermMask.getNumOperands();
8050   SDNode *Base = NULL;
8051   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
8052                                 DAG, MFI, TLI))
8053     return SDValue();
8054
8055   LoadSDNode *LD = cast<LoadSDNode>(Base);
8056   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
8057     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8058                        LD->getSrcValue(), LD->getSrcValueOffset(),
8059                        LD->isVolatile());
8060   return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8061                      LD->getSrcValue(), LD->getSrcValueOffset(),
8062                      LD->isVolatile(), LD->getAlignment());
8063 }
8064
8065 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
8066 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
8067                                          TargetLowering::DAGCombinerInfo &DCI,
8068                                          const X86Subtarget *Subtarget,
8069                                          const TargetLowering &TLI) {
8070   unsigned NumOps = N->getNumOperands();
8071   DebugLoc dl = N->getDebugLoc();
8072
8073   // Ignore single operand BUILD_VECTOR.
8074   if (NumOps == 1)
8075     return SDValue();
8076
8077   MVT VT = N->getValueType(0);
8078   MVT EVT = VT.getVectorElementType();
8079   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
8080     // We are looking for load i64 and zero extend. We want to transform
8081     // it before legalizer has a chance to expand it. Also look for i64
8082     // BUILD_PAIR bit casted to f64.
8083     return SDValue();
8084   // This must be an insertion into a zero vector.
8085   SDValue HighElt = N->getOperand(1);
8086   if (!isZeroNode(HighElt))
8087     return SDValue();
8088
8089   // Value must be a load.
8090   SDNode *Base = N->getOperand(0).getNode();
8091   if (!isa<LoadSDNode>(Base)) {
8092     if (Base->getOpcode() != ISD::BIT_CONVERT)
8093       return SDValue();
8094     Base = Base->getOperand(0).getNode();
8095     if (!isa<LoadSDNode>(Base))
8096       return SDValue();
8097   }
8098
8099   // Transform it into VZEXT_LOAD addr.
8100   LoadSDNode *LD = cast<LoadSDNode>(Base);
8101
8102   // Load must not be an extload.
8103   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
8104     return SDValue();
8105
8106   // Load type should legal type so we don't have to legalize it.
8107   if (!TLI.isTypeLegal(VT))
8108     return SDValue();
8109
8110   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
8111   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8112   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8113   TargetLowering::TargetLoweringOpt TLO(DAG);
8114   TLO.CombineTo(SDValue(Base, 1), ResNode.getValue(1));
8115   DCI.CommitTargetLoweringOpt(TLO);
8116   return ResNode;
8117 }
8118
8119 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8120 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8121                                     const X86Subtarget *Subtarget) {
8122   DebugLoc DL = N->getDebugLoc();
8123   SDValue Cond = N->getOperand(0);
8124   // Get the LHS/RHS of the select.
8125   SDValue LHS = N->getOperand(1);
8126   SDValue RHS = N->getOperand(2);
8127
8128   // If we have SSE[12] support, try to form min/max nodes.
8129   if (Subtarget->hasSSE2() &&
8130       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8131       Cond.getOpcode() == ISD::SETCC) {
8132     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8133
8134     unsigned Opcode = 0;
8135     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8136       switch (CC) {
8137       default: break;
8138       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8139       case ISD::SETULE:
8140       case ISD::SETLE:
8141         if (!UnsafeFPMath) break;
8142         // FALL THROUGH.
8143       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8144       case ISD::SETLT:
8145         Opcode = X86ISD::FMIN;
8146         break;
8147
8148       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8149       case ISD::SETUGT:
8150       case ISD::SETGT:
8151         if (!UnsafeFPMath) break;
8152         // FALL THROUGH.
8153       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8154       case ISD::SETGE:
8155         Opcode = X86ISD::FMAX;
8156         break;
8157       }
8158     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8159       switch (CC) {
8160       default: break;
8161       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8162       case ISD::SETUGT:
8163       case ISD::SETGT:
8164         if (!UnsafeFPMath) break;
8165         // FALL THROUGH.
8166       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8167       case ISD::SETGE:
8168         Opcode = X86ISD::FMIN;
8169         break;
8170
8171       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8172       case ISD::SETULE:
8173       case ISD::SETLE:
8174         if (!UnsafeFPMath) break;
8175         // FALL THROUGH.
8176       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8177       case ISD::SETLT:
8178         Opcode = X86ISD::FMAX;
8179         break;
8180       }
8181     }
8182
8183     if (Opcode)
8184       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8185   }
8186
8187   return SDValue();
8188 }
8189
8190 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8191 ///                       when possible.
8192 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8193                                    const X86Subtarget *Subtarget) {
8194   // On X86 with SSE2 support, we can transform this to a vector shift if
8195   // all elements are shifted by the same amount.  We can't do this in legalize
8196   // because the a constant vector is typically transformed to a constant pool
8197   // so we have no knowledge of the shift amount.
8198   if (!Subtarget->hasSSE2())
8199     return SDValue();
8200
8201   MVT VT = N->getValueType(0);
8202   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8203     return SDValue();
8204
8205   SDValue ShAmtOp = N->getOperand(1);
8206   MVT EltVT = VT.getVectorElementType();
8207   DebugLoc DL = N->getDebugLoc();
8208   SDValue BaseShAmt;
8209   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8210     unsigned NumElts = VT.getVectorNumElements();
8211     unsigned i = 0;
8212     for (; i != NumElts; ++i) {
8213       SDValue Arg = ShAmtOp.getOperand(i);
8214       if (Arg.getOpcode() == ISD::UNDEF) continue;
8215       BaseShAmt = Arg;
8216       break;
8217     }
8218     for (; i != NumElts; ++i) {
8219       SDValue Arg = ShAmtOp.getOperand(i);
8220       if (Arg.getOpcode() == ISD::UNDEF) continue;
8221       if (Arg != BaseShAmt) {
8222         return SDValue();
8223       }
8224     }
8225   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8226              isSplatMask(ShAmtOp.getOperand(2).getNode())) {
8227       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8228                               DAG.getIntPtrConstant(0));
8229   } else
8230     return SDValue();
8231
8232   if (EltVT.bitsGT(MVT::i32))
8233     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8234   else if (EltVT.bitsLT(MVT::i32))
8235     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8236
8237   // The shift amount is identical so we can do a vector shift.
8238   SDValue  ValOp = N->getOperand(0);
8239   switch (N->getOpcode()) {
8240   default:
8241     assert(0 && "Unknown shift opcode!");
8242     break;
8243   case ISD::SHL:
8244     if (VT == MVT::v2i64)
8245       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8246                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8247                          ValOp, BaseShAmt);
8248     if (VT == MVT::v4i32)
8249       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8250                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8251                          ValOp, BaseShAmt);
8252     if (VT == MVT::v8i16)
8253       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8254                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8255                          ValOp, BaseShAmt);
8256     break;
8257   case ISD::SRA:
8258     if (VT == MVT::v4i32)
8259       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8260                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8261                          ValOp, BaseShAmt);
8262     if (VT == MVT::v8i16)
8263       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8264                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8265                          ValOp, BaseShAmt);
8266     break;
8267   case ISD::SRL:
8268     if (VT == MVT::v2i64)
8269       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8270                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8271                          ValOp, BaseShAmt);
8272     if (VT == MVT::v4i32)
8273       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8274                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8275                          ValOp, BaseShAmt);
8276     if (VT ==  MVT::v8i16)
8277       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8278                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8279                          ValOp, BaseShAmt);
8280     break;
8281   }
8282   return SDValue();
8283 }
8284
8285 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8286 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8287                                      const X86Subtarget *Subtarget) {
8288   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8289   // the FP state in cases where an emms may be missing.
8290   // A preferable solution to the general problem is to figure out the right
8291   // places to insert EMMS.  This qualifies as a quick hack.
8292   StoreSDNode *St = cast<StoreSDNode>(N);
8293   if (St->getValue().getValueType().isVector() &&
8294       St->getValue().getValueType().getSizeInBits() == 64 &&
8295       isa<LoadSDNode>(St->getValue()) &&
8296       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8297       St->getChain().hasOneUse() && !St->isVolatile()) {
8298     SDNode* LdVal = St->getValue().getNode();
8299     LoadSDNode *Ld = 0;
8300     int TokenFactorIndex = -1;
8301     SmallVector<SDValue, 8> Ops;
8302     SDNode* ChainVal = St->getChain().getNode();
8303     // Must be a store of a load.  We currently handle two cases:  the load
8304     // is a direct child, and it's under an intervening TokenFactor.  It is
8305     // possible to dig deeper under nested TokenFactors.
8306     if (ChainVal == LdVal)
8307       Ld = cast<LoadSDNode>(St->getChain());
8308     else if (St->getValue().hasOneUse() &&
8309              ChainVal->getOpcode() == ISD::TokenFactor) {
8310       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8311         if (ChainVal->getOperand(i).getNode() == LdVal) {
8312           TokenFactorIndex = i;
8313           Ld = cast<LoadSDNode>(St->getValue());
8314         } else
8315           Ops.push_back(ChainVal->getOperand(i));
8316       }
8317     }
8318     if (Ld) {
8319       DebugLoc DL = N->getDebugLoc();
8320       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8321       if (Subtarget->is64Bit()) {
8322         SDValue NewLd = DAG.getLoad(MVT::i64, DL, Ld->getChain(),
8323                                       Ld->getBasePtr(), Ld->getSrcValue(),
8324                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
8325                                       Ld->getAlignment());
8326         SDValue NewChain = NewLd.getValue(1);
8327         if (TokenFactorIndex != -1) {
8328           Ops.push_back(NewChain);
8329           NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, &Ops[0],
8330                                  Ops.size());
8331         }
8332         return DAG.getStore(NewChain, DL, NewLd, St->getBasePtr(),
8333                             St->getSrcValue(), St->getSrcValueOffset(),
8334                             St->isVolatile(), St->getAlignment());
8335       }
8336
8337       // Otherwise, lower to two 32-bit copies.
8338       SDValue LoAddr = Ld->getBasePtr();
8339       SDValue HiAddr = DAG.getNode(ISD::ADD, DL, MVT::i32, LoAddr,
8340                                      DAG.getConstant(4, MVT::i32));
8341
8342       SDValue LoLd = DAG.getLoad(MVT::i32, DL, Ld->getChain(), LoAddr,
8343                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
8344                                    Ld->isVolatile(), Ld->getAlignment());
8345       SDValue HiLd = DAG.getLoad(MVT::i32, DL, Ld->getChain(), HiAddr,
8346                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8347                                    Ld->isVolatile(),
8348                                    MinAlign(Ld->getAlignment(), 4));
8349
8350       SDValue NewChain = LoLd.getValue(1);
8351       if (TokenFactorIndex != -1) {
8352         Ops.push_back(LoLd);
8353         Ops.push_back(HiLd);
8354         NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, &Ops[0],
8355                                Ops.size());
8356       }
8357
8358       LoAddr = St->getBasePtr();
8359       HiAddr = DAG.getNode(ISD::ADD, DL, MVT::i32, LoAddr,
8360                            DAG.getConstant(4, MVT::i32));
8361
8362       SDValue LoSt = DAG.getStore(NewChain, DL, LoLd, LoAddr,
8363                           St->getSrcValue(), St->getSrcValueOffset(),
8364                           St->isVolatile(), St->getAlignment());
8365       SDValue HiSt = DAG.getStore(NewChain, DL, HiLd, HiAddr,
8366                                     St->getSrcValue(),
8367                                     St->getSrcValueOffset() + 4,
8368                                     St->isVolatile(),
8369                                     MinAlign(St->getAlignment(), 4));
8370       return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, LoSt, HiSt);
8371     }
8372   }
8373   return SDValue();
8374 }
8375
8376 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8377 /// X86ISD::FXOR nodes.
8378 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8379   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8380   // F[X]OR(0.0, x) -> x
8381   // F[X]OR(x, 0.0) -> x
8382   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8383     if (C->getValueAPF().isPosZero())
8384       return N->getOperand(1);
8385   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8386     if (C->getValueAPF().isPosZero())
8387       return N->getOperand(0);
8388   return SDValue();
8389 }
8390
8391 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8392 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8393   // FAND(0.0, x) -> 0.0
8394   // FAND(x, 0.0) -> 0.0
8395   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8396     if (C->getValueAPF().isPosZero())
8397       return N->getOperand(0);
8398   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8399     if (C->getValueAPF().isPosZero())
8400       return N->getOperand(1);
8401   return SDValue();
8402 }
8403
8404 static SDValue PerformBTCombine(SDNode *N,
8405                                 SelectionDAG &DAG,
8406                                 TargetLowering::DAGCombinerInfo &DCI) {
8407   // BT ignores high bits in the bit index operand.
8408   SDValue Op1 = N->getOperand(1);
8409   if (Op1.hasOneUse()) {
8410     unsigned BitWidth = Op1.getValueSizeInBits();
8411     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8412     APInt KnownZero, KnownOne;
8413     TargetLowering::TargetLoweringOpt TLO(DAG);
8414     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8415     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8416         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8417       DCI.CommitTargetLoweringOpt(TLO);
8418   }
8419   return SDValue();
8420 }
8421
8422 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8423                                              DAGCombinerInfo &DCI) const {
8424   SelectionDAG &DAG = DCI.DAG;
8425   switch (N->getOpcode()) {
8426   default: break;
8427   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8428   case ISD::BUILD_VECTOR:
8429     return PerformBuildVectorCombine(N, DAG, DCI, Subtarget, *this);
8430   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8431   case ISD::SHL:
8432   case ISD::SRA:
8433   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8434   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8435   case X86ISD::FXOR:
8436   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8437   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8438   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8439   }
8440
8441   return SDValue();
8442 }
8443
8444 //===----------------------------------------------------------------------===//
8445 //                           X86 Inline Assembly Support
8446 //===----------------------------------------------------------------------===//
8447
8448 /// getConstraintType - Given a constraint letter, return the type of
8449 /// constraint it is for this target.
8450 X86TargetLowering::ConstraintType
8451 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8452   if (Constraint.size() == 1) {
8453     switch (Constraint[0]) {
8454     case 'A':
8455       return C_Register;
8456     case 'f':
8457     case 'r':
8458     case 'R':
8459     case 'l':
8460     case 'q':
8461     case 'Q':
8462     case 'x':
8463     case 'y':
8464     case 'Y':
8465       return C_RegisterClass;
8466     case 'e':
8467     case 'Z':
8468       return C_Other;
8469     default:
8470       break;
8471     }
8472   }
8473   return TargetLowering::getConstraintType(Constraint);
8474 }
8475
8476 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8477 /// with another that has more specific requirements based on the type of the
8478 /// corresponding operand.
8479 const char *X86TargetLowering::
8480 LowerXConstraint(MVT ConstraintVT) const {
8481   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8482   // 'f' like normal targets.
8483   if (ConstraintVT.isFloatingPoint()) {
8484     if (Subtarget->hasSSE2())
8485       return "Y";
8486     if (Subtarget->hasSSE1())
8487       return "x";
8488   }
8489
8490   return TargetLowering::LowerXConstraint(ConstraintVT);
8491 }
8492
8493 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8494 /// vector.  If it is invalid, don't add anything to Ops.
8495 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8496                                                      char Constraint,
8497                                                      bool hasMemory,
8498                                                      std::vector<SDValue>&Ops,
8499                                                      SelectionDAG &DAG) const {
8500   SDValue Result(0, 0);
8501
8502   switch (Constraint) {
8503   default: break;
8504   case 'I':
8505     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8506       if (C->getZExtValue() <= 31) {
8507         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8508         break;
8509       }
8510     }
8511     return;
8512   case 'J':
8513     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8514       if (C->getZExtValue() <= 63) {
8515         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8516         break;
8517       }
8518     }
8519     return;
8520   case 'N':
8521     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8522       if (C->getZExtValue() <= 255) {
8523         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8524         break;
8525       }
8526     }
8527     return;
8528   case 'e': {
8529     // 32-bit signed value
8530     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8531       const ConstantInt *CI = C->getConstantIntValue();
8532       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8533         // Widen to 64 bits here to get it sign extended.
8534         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8535         break;
8536       }
8537     // FIXME gcc accepts some relocatable values here too, but only in certain
8538     // memory models; it's complicated.
8539     }
8540     return;
8541   }
8542   case 'Z': {
8543     // 32-bit unsigned value
8544     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8545       const ConstantInt *CI = C->getConstantIntValue();
8546       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8547         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8548         break;
8549       }
8550     }
8551     // FIXME gcc accepts some relocatable values here too, but only in certain
8552     // memory models; it's complicated.
8553     return;
8554   }
8555   case 'i': {
8556     // Literal immediates are always ok.
8557     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8558       // Widen to 64 bits here to get it sign extended.
8559       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8560       break;
8561     }
8562
8563     // If we are in non-pic codegen mode, we allow the address of a global (with
8564     // an optional displacement) to be used with 'i'.
8565     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
8566     int64_t Offset = 0;
8567
8568     // Match either (GA) or (GA+C)
8569     if (GA) {
8570       Offset = GA->getOffset();
8571     } else if (Op.getOpcode() == ISD::ADD) {
8572       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8573       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8574       if (C && GA) {
8575         Offset = GA->getOffset()+C->getZExtValue();
8576       } else {
8577         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8578         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8579         if (C && GA)
8580           Offset = GA->getOffset()+C->getZExtValue();
8581         else
8582           C = 0, GA = 0;
8583       }
8584     }
8585
8586     if (GA) {
8587       if (hasMemory)
8588         Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(),
8589                                 Offset, DAG);
8590       else
8591         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8592                                         Offset);
8593       Result = Op;
8594       break;
8595     }
8596
8597     // Otherwise, not valid for this mode.
8598     return;
8599   }
8600   }
8601
8602   if (Result.getNode()) {
8603     Ops.push_back(Result);
8604     return;
8605   }
8606   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8607                                                       Ops, DAG);
8608 }
8609
8610 std::vector<unsigned> X86TargetLowering::
8611 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8612                                   MVT VT) const {
8613   if (Constraint.size() == 1) {
8614     // FIXME: not handling fp-stack yet!
8615     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8616     default: break;  // Unknown constraint letter
8617     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8618     case 'Q':   // Q_REGS
8619       if (VT == MVT::i32)
8620         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8621       else if (VT == MVT::i16)
8622         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8623       else if (VT == MVT::i8)
8624         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8625       else if (VT == MVT::i64)
8626         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8627       break;
8628     }
8629   }
8630
8631   return std::vector<unsigned>();
8632 }
8633
8634 std::pair<unsigned, const TargetRegisterClass*>
8635 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8636                                                 MVT VT) const {
8637   // First, see if this is a constraint that directly corresponds to an LLVM
8638   // register class.
8639   if (Constraint.size() == 1) {
8640     // GCC Constraint Letters
8641     switch (Constraint[0]) {
8642     default: break;
8643     case 'r':   // GENERAL_REGS
8644     case 'R':   // LEGACY_REGS
8645     case 'l':   // INDEX_REGS
8646       if (VT == MVT::i8)
8647         return std::make_pair(0U, X86::GR8RegisterClass);
8648       if (VT == MVT::i16)
8649         return std::make_pair(0U, X86::GR16RegisterClass);
8650       if (VT == MVT::i32 || !Subtarget->is64Bit())
8651         return std::make_pair(0U, X86::GR32RegisterClass);
8652       return std::make_pair(0U, X86::GR64RegisterClass);
8653     case 'f':  // FP Stack registers.
8654       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8655       // value to the correct fpstack register class.
8656       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8657         return std::make_pair(0U, X86::RFP32RegisterClass);
8658       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8659         return std::make_pair(0U, X86::RFP64RegisterClass);
8660       return std::make_pair(0U, X86::RFP80RegisterClass);
8661     case 'y':   // MMX_REGS if MMX allowed.
8662       if (!Subtarget->hasMMX()) break;
8663       return std::make_pair(0U, X86::VR64RegisterClass);
8664     case 'Y':   // SSE_REGS if SSE2 allowed
8665       if (!Subtarget->hasSSE2()) break;
8666       // FALL THROUGH.
8667     case 'x':   // SSE_REGS if SSE1 allowed
8668       if (!Subtarget->hasSSE1()) break;
8669
8670       switch (VT.getSimpleVT()) {
8671       default: break;
8672       // Scalar SSE types.
8673       case MVT::f32:
8674       case MVT::i32:
8675         return std::make_pair(0U, X86::FR32RegisterClass);
8676       case MVT::f64:
8677       case MVT::i64:
8678         return std::make_pair(0U, X86::FR64RegisterClass);
8679       // Vector types.
8680       case MVT::v16i8:
8681       case MVT::v8i16:
8682       case MVT::v4i32:
8683       case MVT::v2i64:
8684       case MVT::v4f32:
8685       case MVT::v2f64:
8686         return std::make_pair(0U, X86::VR128RegisterClass);
8687       }
8688       break;
8689     }
8690   }
8691
8692   // Use the default implementation in TargetLowering to convert the register
8693   // constraint into a member of a register class.
8694   std::pair<unsigned, const TargetRegisterClass*> Res;
8695   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8696
8697   // Not found as a standard register?
8698   if (Res.second == 0) {
8699     // GCC calls "st(0)" just plain "st".
8700     if (StringsEqualNoCase("{st}", Constraint)) {
8701       Res.first = X86::ST0;
8702       Res.second = X86::RFP80RegisterClass;
8703     }
8704     // 'A' means EAX + EDX.
8705     if (Constraint == "A") {
8706       Res.first = X86::EAX;
8707       Res.second = X86::GRADRegisterClass;
8708     }
8709     return Res;
8710   }
8711
8712   // Otherwise, check to see if this is a register class of the wrong value
8713   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8714   // turn into {ax},{dx}.
8715   if (Res.second->hasType(VT))
8716     return Res;   // Correct type already, nothing to do.
8717
8718   // All of the single-register GCC register classes map their values onto
8719   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8720   // really want an 8-bit or 32-bit register, map to the appropriate register
8721   // class and return the appropriate register.
8722   if (Res.second == X86::GR16RegisterClass) {
8723     if (VT == MVT::i8) {
8724       unsigned DestReg = 0;
8725       switch (Res.first) {
8726       default: break;
8727       case X86::AX: DestReg = X86::AL; break;
8728       case X86::DX: DestReg = X86::DL; break;
8729       case X86::CX: DestReg = X86::CL; break;
8730       case X86::BX: DestReg = X86::BL; break;
8731       }
8732       if (DestReg) {
8733         Res.first = DestReg;
8734         Res.second = Res.second = X86::GR8RegisterClass;
8735       }
8736     } else if (VT == MVT::i32) {
8737       unsigned DestReg = 0;
8738       switch (Res.first) {
8739       default: break;
8740       case X86::AX: DestReg = X86::EAX; break;
8741       case X86::DX: DestReg = X86::EDX; break;
8742       case X86::CX: DestReg = X86::ECX; break;
8743       case X86::BX: DestReg = X86::EBX; break;
8744       case X86::SI: DestReg = X86::ESI; break;
8745       case X86::DI: DestReg = X86::EDI; break;
8746       case X86::BP: DestReg = X86::EBP; break;
8747       case X86::SP: DestReg = X86::ESP; break;
8748       }
8749       if (DestReg) {
8750         Res.first = DestReg;
8751         Res.second = Res.second = X86::GR32RegisterClass;
8752       }
8753     } else if (VT == MVT::i64) {
8754       unsigned DestReg = 0;
8755       switch (Res.first) {
8756       default: break;
8757       case X86::AX: DestReg = X86::RAX; break;
8758       case X86::DX: DestReg = X86::RDX; break;
8759       case X86::CX: DestReg = X86::RCX; break;
8760       case X86::BX: DestReg = X86::RBX; break;
8761       case X86::SI: DestReg = X86::RSI; break;
8762       case X86::DI: DestReg = X86::RDI; break;
8763       case X86::BP: DestReg = X86::RBP; break;
8764       case X86::SP: DestReg = X86::RSP; break;
8765       }
8766       if (DestReg) {
8767         Res.first = DestReg;
8768         Res.second = Res.second = X86::GR64RegisterClass;
8769       }
8770     }
8771   } else if (Res.second == X86::FR32RegisterClass ||
8772              Res.second == X86::FR64RegisterClass ||
8773              Res.second == X86::VR128RegisterClass) {
8774     // Handle references to XMM physical registers that got mapped into the
8775     // wrong class.  This can happen with constraints like {xmm0} where the
8776     // target independent register mapper will just pick the first match it can
8777     // find, ignoring the required type.
8778     if (VT == MVT::f32)
8779       Res.second = X86::FR32RegisterClass;
8780     else if (VT == MVT::f64)
8781       Res.second = X86::FR64RegisterClass;
8782     else if (X86::VR128RegisterClass->hasType(VT))
8783       Res.second = X86::VR128RegisterClass;
8784   }
8785
8786   return Res;
8787 }
8788
8789 //===----------------------------------------------------------------------===//
8790 //                           X86 Widen vector type
8791 //===----------------------------------------------------------------------===//
8792
8793 /// getWidenVectorType: given a vector type, returns the type to widen
8794 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
8795 /// If there is no vector type that we want to widen to, returns MVT::Other
8796 /// When and where to widen is target dependent based on the cost of
8797 /// scalarizing vs using the wider vector type.
8798
8799 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
8800   assert(VT.isVector());
8801   if (isTypeLegal(VT))
8802     return VT;
8803
8804   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8805   //       type based on element type.  This would speed up our search (though
8806   //       it may not be worth it since the size of the list is relatively
8807   //       small).
8808   MVT EltVT = VT.getVectorElementType();
8809   unsigned NElts = VT.getVectorNumElements();
8810
8811   // On X86, it make sense to widen any vector wider than 1
8812   if (NElts <= 1)
8813     return MVT::Other;
8814
8815   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
8816        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8817     MVT SVT = (MVT::SimpleValueType)nVT;
8818
8819     if (isTypeLegal(SVT) &&
8820         SVT.getVectorElementType() == EltVT &&
8821         SVT.getVectorNumElements() > NElts)
8822       return SVT;
8823   }
8824   return MVT::Other;
8825 }