lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool isTargetShuffle(unsigned Opcode) {
2580   switch(Opcode) {
2581   default: return false;
2582   case X86ISD::PSHUFD:
2583   case X86ISD::PSHUFHW:
2584   case X86ISD::PSHUFLW:
2585   case X86ISD::SHUFPD:
2586   case X86ISD::SHUFPS:
2587   case X86ISD::MOVLHPS:
2588   case X86ISD::MOVHLPS:
2589   case X86ISD::MOVSS:
2590   case X86ISD::MOVSD:
2591   case X86ISD::PUNPCKLDQ:
2592     return true;
2593   }
2594   return false;
2595 }
2596
2597 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2598                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2599   switch(Opc) {
2600   default: llvm_unreachable("Unknown x86 shuffle node");
2601   case X86ISD::PSHUFD:
2602   case X86ISD::PSHUFHW:
2603   case X86ISD::PSHUFLW:
2604     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2605   }
2606
2607   return SDValue();
2608 }
2609
2610 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2611                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2612   switch(Opc) {
2613   default: llvm_unreachable("Unknown x86 shuffle node");
2614   case X86ISD::SHUFPD:
2615   case X86ISD::SHUFPS:
2616     return DAG.getNode(Opc, dl, VT, V1, V2,
2617                        DAG.getConstant(TargetMask, MVT::i8));
2618   }
2619   return SDValue();
2620 }
2621
2622 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2623                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2624   switch(Opc) {
2625   default: llvm_unreachable("Unknown x86 shuffle node");
2626   case X86ISD::MOVLHPS:
2627   case X86ISD::MOVLHPD:
2628   case X86ISD::MOVHLPS:
2629   case X86ISD::MOVSS:
2630   case X86ISD::MOVSD:
2631   case X86ISD::PUNPCKLDQ:
2632     return DAG.getNode(Opc, dl, VT, V1, V2);
2633   }
2634   return SDValue();
2635 }
2636
2637 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2638   MachineFunction &MF = DAG.getMachineFunction();
2639   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2640   int ReturnAddrIndex = FuncInfo->getRAIndex();
2641
2642   if (ReturnAddrIndex == 0) {
2643     // Set up a frame object for the return address.
2644     uint64_t SlotSize = TD->getPointerSize();
2645     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2646                                                            false);
2647     FuncInfo->setRAIndex(ReturnAddrIndex);
2648   }
2649
2650   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2651 }
2652
2653
2654 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2655                                        bool hasSymbolicDisplacement) {
2656   // Offset should fit into 32 bit immediate field.
2657   if (!isInt<32>(Offset))
2658     return false;
2659
2660   // If we don't have a symbolic displacement - we don't have any extra
2661   // restrictions.
2662   if (!hasSymbolicDisplacement)
2663     return true;
2664
2665   // FIXME: Some tweaks might be needed for medium code model.
2666   if (M != CodeModel::Small && M != CodeModel::Kernel)
2667     return false;
2668
2669   // For small code model we assume that latest object is 16MB before end of 31
2670   // bits boundary. We may also accept pretty large negative constants knowing
2671   // that all objects are in the positive half of address space.
2672   if (M == CodeModel::Small && Offset < 16*1024*1024)
2673     return true;
2674
2675   // For kernel code model we know that all object resist in the negative half
2676   // of 32bits address space. We may not accept negative offsets, since they may
2677   // be just off and we may accept pretty large positive ones.
2678   if (M == CodeModel::Kernel && Offset > 0)
2679     return true;
2680
2681   return false;
2682 }
2683
2684 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2685 /// specific condition code, returning the condition code and the LHS/RHS of the
2686 /// comparison to make.
2687 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2688                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2689   if (!isFP) {
2690     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2691       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2692         // X > -1   -> X == 0, jump !sign.
2693         RHS = DAG.getConstant(0, RHS.getValueType());
2694         return X86::COND_NS;
2695       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2696         // X < 0   -> X == 0, jump on sign.
2697         return X86::COND_S;
2698       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2699         // X < 1   -> X <= 0
2700         RHS = DAG.getConstant(0, RHS.getValueType());
2701         return X86::COND_LE;
2702       }
2703     }
2704
2705     switch (SetCCOpcode) {
2706     default: llvm_unreachable("Invalid integer condition!");
2707     case ISD::SETEQ:  return X86::COND_E;
2708     case ISD::SETGT:  return X86::COND_G;
2709     case ISD::SETGE:  return X86::COND_GE;
2710     case ISD::SETLT:  return X86::COND_L;
2711     case ISD::SETLE:  return X86::COND_LE;
2712     case ISD::SETNE:  return X86::COND_NE;
2713     case ISD::SETULT: return X86::COND_B;
2714     case ISD::SETUGT: return X86::COND_A;
2715     case ISD::SETULE: return X86::COND_BE;
2716     case ISD::SETUGE: return X86::COND_AE;
2717     }
2718   }
2719
2720   // First determine if it is required or is profitable to flip the operands.
2721
2722   // If LHS is a foldable load, but RHS is not, flip the condition.
2723   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2724       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2725     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2726     std::swap(LHS, RHS);
2727   }
2728
2729   switch (SetCCOpcode) {
2730   default: break;
2731   case ISD::SETOLT:
2732   case ISD::SETOLE:
2733   case ISD::SETUGT:
2734   case ISD::SETUGE:
2735     std::swap(LHS, RHS);
2736     break;
2737   }
2738
2739   // On a floating point condition, the flags are set as follows:
2740   // ZF  PF  CF   op
2741   //  0 | 0 | 0 | X > Y
2742   //  0 | 0 | 1 | X < Y
2743   //  1 | 0 | 0 | X == Y
2744   //  1 | 1 | 1 | unordered
2745   switch (SetCCOpcode) {
2746   default: llvm_unreachable("Condcode should be pre-legalized away");
2747   case ISD::SETUEQ:
2748   case ISD::SETEQ:   return X86::COND_E;
2749   case ISD::SETOLT:              // flipped
2750   case ISD::SETOGT:
2751   case ISD::SETGT:   return X86::COND_A;
2752   case ISD::SETOLE:              // flipped
2753   case ISD::SETOGE:
2754   case ISD::SETGE:   return X86::COND_AE;
2755   case ISD::SETUGT:              // flipped
2756   case ISD::SETULT:
2757   case ISD::SETLT:   return X86::COND_B;
2758   case ISD::SETUGE:              // flipped
2759   case ISD::SETULE:
2760   case ISD::SETLE:   return X86::COND_BE;
2761   case ISD::SETONE:
2762   case ISD::SETNE:   return X86::COND_NE;
2763   case ISD::SETUO:   return X86::COND_P;
2764   case ISD::SETO:    return X86::COND_NP;
2765   case ISD::SETOEQ:
2766   case ISD::SETUNE:  return X86::COND_INVALID;
2767   }
2768 }
2769
2770 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2771 /// code. Current x86 isa includes the following FP cmov instructions:
2772 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2773 static bool hasFPCMov(unsigned X86CC) {
2774   switch (X86CC) {
2775   default:
2776     return false;
2777   case X86::COND_B:
2778   case X86::COND_BE:
2779   case X86::COND_E:
2780   case X86::COND_P:
2781   case X86::COND_A:
2782   case X86::COND_AE:
2783   case X86::COND_NE:
2784   case X86::COND_NP:
2785     return true;
2786   }
2787 }
2788
2789 /// isFPImmLegal - Returns true if the target can instruction select the
2790 /// specified FP immediate natively. If false, the legalizer will
2791 /// materialize the FP immediate as a load from a constant pool.
2792 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2793   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2794     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2795       return true;
2796   }
2797   return false;
2798 }
2799
2800 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2801 /// the specified range (L, H].
2802 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2803   return (Val < 0) || (Val >= Low && Val < Hi);
2804 }
2805
2806 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2807 /// specified value.
2808 static bool isUndefOrEqual(int Val, int CmpVal) {
2809   if (Val < 0 || Val == CmpVal)
2810     return true;
2811   return false;
2812 }
2813
2814 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2815 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2816 /// the second operand.
2817 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2818   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2819     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2820   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2821     return (Mask[0] < 2 && Mask[1] < 2);
2822   return false;
2823 }
2824
2825 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2826   SmallVector<int, 8> M;
2827   N->getMask(M);
2828   return ::isPSHUFDMask(M, N->getValueType(0));
2829 }
2830
2831 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2832 /// is suitable for input to PSHUFHW.
2833 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2834   if (VT != MVT::v8i16)
2835     return false;
2836
2837   // Lower quadword copied in order or undef.
2838   for (int i = 0; i != 4; ++i)
2839     if (Mask[i] >= 0 && Mask[i] != i)
2840       return false;
2841
2842   // Upper quadword shuffled.
2843   for (int i = 4; i != 8; ++i)
2844     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2845       return false;
2846
2847   return true;
2848 }
2849
2850 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2851   SmallVector<int, 8> M;
2852   N->getMask(M);
2853   return ::isPSHUFHWMask(M, N->getValueType(0));
2854 }
2855
2856 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2857 /// is suitable for input to PSHUFLW.
2858 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2859   if (VT != MVT::v8i16)
2860     return false;
2861
2862   // Upper quadword copied in order.
2863   for (int i = 4; i != 8; ++i)
2864     if (Mask[i] >= 0 && Mask[i] != i)
2865       return false;
2866
2867   // Lower quadword shuffled.
2868   for (int i = 0; i != 4; ++i)
2869     if (Mask[i] >= 4)
2870       return false;
2871
2872   return true;
2873 }
2874
2875 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2876   SmallVector<int, 8> M;
2877   N->getMask(M);
2878   return ::isPSHUFLWMask(M, N->getValueType(0));
2879 }
2880
2881 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2882 /// is suitable for input to PALIGNR.
2883 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2884                           bool hasSSSE3) {
2885   int i, e = VT.getVectorNumElements();
2886
2887   // Do not handle v2i64 / v2f64 shuffles with palignr.
2888   if (e < 4 || !hasSSSE3)
2889     return false;
2890
2891   for (i = 0; i != e; ++i)
2892     if (Mask[i] >= 0)
2893       break;
2894
2895   // All undef, not a palignr.
2896   if (i == e)
2897     return false;
2898
2899   // Determine if it's ok to perform a palignr with only the LHS, since we
2900   // don't have access to the actual shuffle elements to see if RHS is undef.
2901   bool Unary = Mask[i] < (int)e;
2902   bool NeedsUnary = false;
2903
2904   int s = Mask[i] - i;
2905
2906   // Check the rest of the elements to see if they are consecutive.
2907   for (++i; i != e; ++i) {
2908     int m = Mask[i];
2909     if (m < 0)
2910       continue;
2911
2912     Unary = Unary && (m < (int)e);
2913     NeedsUnary = NeedsUnary || (m < s);
2914
2915     if (NeedsUnary && !Unary)
2916       return false;
2917     if (Unary && m != ((s+i) & (e-1)))
2918       return false;
2919     if (!Unary && m != (s+i))
2920       return false;
2921   }
2922   return true;
2923 }
2924
2925 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2926   SmallVector<int, 8> M;
2927   N->getMask(M);
2928   return ::isPALIGNRMask(M, N->getValueType(0), true);
2929 }
2930
2931 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2932 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2933 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2934   int NumElems = VT.getVectorNumElements();
2935   if (NumElems != 2 && NumElems != 4)
2936     return false;
2937
2938   int Half = NumElems / 2;
2939   for (int i = 0; i < Half; ++i)
2940     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2941       return false;
2942   for (int i = Half; i < NumElems; ++i)
2943     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2944       return false;
2945
2946   return true;
2947 }
2948
2949 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2950   SmallVector<int, 8> M;
2951   N->getMask(M);
2952   return ::isSHUFPMask(M, N->getValueType(0));
2953 }
2954
2955 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2956 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2957 /// half elements to come from vector 1 (which would equal the dest.) and
2958 /// the upper half to come from vector 2.
2959 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2960   int NumElems = VT.getVectorNumElements();
2961
2962   if (NumElems != 2 && NumElems != 4)
2963     return false;
2964
2965   int Half = NumElems / 2;
2966   for (int i = 0; i < Half; ++i)
2967     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2968       return false;
2969   for (int i = Half; i < NumElems; ++i)
2970     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2971       return false;
2972   return true;
2973 }
2974
2975 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2976   SmallVector<int, 8> M;
2977   N->getMask(M);
2978   return isCommutedSHUFPMask(M, N->getValueType(0));
2979 }
2980
2981 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2982 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2983 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2984   if (N->getValueType(0).getVectorNumElements() != 4)
2985     return false;
2986
2987   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2988   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2989          isUndefOrEqual(N->getMaskElt(1), 7) &&
2990          isUndefOrEqual(N->getMaskElt(2), 2) &&
2991          isUndefOrEqual(N->getMaskElt(3), 3);
2992 }
2993
2994 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2995 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2996 /// <2, 3, 2, 3>
2997 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2998   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2999
3000   if (NumElems != 4)
3001     return false;
3002
3003   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3004   isUndefOrEqual(N->getMaskElt(1), 3) &&
3005   isUndefOrEqual(N->getMaskElt(2), 2) &&
3006   isUndefOrEqual(N->getMaskElt(3), 3);
3007 }
3008
3009 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3010 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3011 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3012   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3013
3014   if (NumElems != 2 && NumElems != 4)
3015     return false;
3016
3017   for (unsigned i = 0; i < NumElems/2; ++i)
3018     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3019       return false;
3020
3021   for (unsigned i = NumElems/2; i < NumElems; ++i)
3022     if (!isUndefOrEqual(N->getMaskElt(i), i))
3023       return false;
3024
3025   return true;
3026 }
3027
3028 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3029 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3030 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3031   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3032
3033   if (NumElems != 2 && NumElems != 4)
3034     return false;
3035
3036   for (unsigned i = 0; i < NumElems/2; ++i)
3037     if (!isUndefOrEqual(N->getMaskElt(i), i))
3038       return false;
3039
3040   for (unsigned i = 0; i < NumElems/2; ++i)
3041     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3042       return false;
3043
3044   return true;
3045 }
3046
3047 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3048 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3049 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3050                          bool V2IsSplat = false) {
3051   int NumElts = VT.getVectorNumElements();
3052   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3053     return false;
3054
3055   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3056     int BitI  = Mask[i];
3057     int BitI1 = Mask[i+1];
3058     if (!isUndefOrEqual(BitI, j))
3059       return false;
3060     if (V2IsSplat) {
3061       if (!isUndefOrEqual(BitI1, NumElts))
3062         return false;
3063     } else {
3064       if (!isUndefOrEqual(BitI1, j + NumElts))
3065         return false;
3066     }
3067   }
3068   return true;
3069 }
3070
3071 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3072   SmallVector<int, 8> M;
3073   N->getMask(M);
3074   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3075 }
3076
3077 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3078 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3079 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3080                          bool V2IsSplat = false) {
3081   int NumElts = VT.getVectorNumElements();
3082   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3083     return false;
3084
3085   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3086     int BitI  = Mask[i];
3087     int BitI1 = Mask[i+1];
3088     if (!isUndefOrEqual(BitI, j + NumElts/2))
3089       return false;
3090     if (V2IsSplat) {
3091       if (isUndefOrEqual(BitI1, NumElts))
3092         return false;
3093     } else {
3094       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3095         return false;
3096     }
3097   }
3098   return true;
3099 }
3100
3101 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3102   SmallVector<int, 8> M;
3103   N->getMask(M);
3104   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3105 }
3106
3107 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3108 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3109 /// <0, 0, 1, 1>
3110 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3111   int NumElems = VT.getVectorNumElements();
3112   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3113     return false;
3114
3115   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3116     int BitI  = Mask[i];
3117     int BitI1 = Mask[i+1];
3118     if (!isUndefOrEqual(BitI, j))
3119       return false;
3120     if (!isUndefOrEqual(BitI1, j))
3121       return false;
3122   }
3123   return true;
3124 }
3125
3126 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3127   SmallVector<int, 8> M;
3128   N->getMask(M);
3129   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3130 }
3131
3132 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3133 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3134 /// <2, 2, 3, 3>
3135 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3136   int NumElems = VT.getVectorNumElements();
3137   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3138     return false;
3139
3140   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3141     int BitI  = Mask[i];
3142     int BitI1 = Mask[i+1];
3143     if (!isUndefOrEqual(BitI, j))
3144       return false;
3145     if (!isUndefOrEqual(BitI1, j))
3146       return false;
3147   }
3148   return true;
3149 }
3150
3151 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3152   SmallVector<int, 8> M;
3153   N->getMask(M);
3154   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3155 }
3156
3157 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3158 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3159 /// MOVSD, and MOVD, i.e. setting the lowest element.
3160 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3161   if (VT.getVectorElementType().getSizeInBits() < 32)
3162     return false;
3163
3164   int NumElts = VT.getVectorNumElements();
3165
3166   if (!isUndefOrEqual(Mask[0], NumElts))
3167     return false;
3168
3169   for (int i = 1; i < NumElts; ++i)
3170     if (!isUndefOrEqual(Mask[i], i))
3171       return false;
3172
3173   return true;
3174 }
3175
3176 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3177   SmallVector<int, 8> M;
3178   N->getMask(M);
3179   return ::isMOVLMask(M, N->getValueType(0));
3180 }
3181
3182 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3183 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3184 /// element of vector 2 and the other elements to come from vector 1 in order.
3185 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3186                                bool V2IsSplat = false, bool V2IsUndef = false) {
3187   int NumOps = VT.getVectorNumElements();
3188   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3189     return false;
3190
3191   if (!isUndefOrEqual(Mask[0], 0))
3192     return false;
3193
3194   for (int i = 1; i < NumOps; ++i)
3195     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3196           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3197           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3198       return false;
3199
3200   return true;
3201 }
3202
3203 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3204                            bool V2IsUndef = false) {
3205   SmallVector<int, 8> M;
3206   N->getMask(M);
3207   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3208 }
3209
3210 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3211 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3212 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3213   if (N->getValueType(0).getVectorNumElements() != 4)
3214     return false;
3215
3216   // Expect 1, 1, 3, 3
3217   for (unsigned i = 0; i < 2; ++i) {
3218     int Elt = N->getMaskElt(i);
3219     if (Elt >= 0 && Elt != 1)
3220       return false;
3221   }
3222
3223   bool HasHi = false;
3224   for (unsigned i = 2; i < 4; ++i) {
3225     int Elt = N->getMaskElt(i);
3226     if (Elt >= 0 && Elt != 3)
3227       return false;
3228     if (Elt == 3)
3229       HasHi = true;
3230   }
3231   // Don't use movshdup if it can be done with a shufps.
3232   // FIXME: verify that matching u, u, 3, 3 is what we want.
3233   return HasHi;
3234 }
3235
3236 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3237 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3238 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3239   if (N->getValueType(0).getVectorNumElements() != 4)
3240     return false;
3241
3242   // Expect 0, 0, 2, 2
3243   for (unsigned i = 0; i < 2; ++i)
3244     if (N->getMaskElt(i) > 0)
3245       return false;
3246
3247   bool HasHi = false;
3248   for (unsigned i = 2; i < 4; ++i) {
3249     int Elt = N->getMaskElt(i);
3250     if (Elt >= 0 && Elt != 2)
3251       return false;
3252     if (Elt == 2)
3253       HasHi = true;
3254   }
3255   // Don't use movsldup if it can be done with a shufps.
3256   return HasHi;
3257 }
3258
3259 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3260 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3261 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3262   int e = N->getValueType(0).getVectorNumElements() / 2;
3263
3264   for (int i = 0; i < e; ++i)
3265     if (!isUndefOrEqual(N->getMaskElt(i), i))
3266       return false;
3267   for (int i = 0; i < e; ++i)
3268     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3269       return false;
3270   return true;
3271 }
3272
3273 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3274 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3275 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3276   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3277   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3278
3279   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3280   unsigned Mask = 0;
3281   for (int i = 0; i < NumOperands; ++i) {
3282     int Val = SVOp->getMaskElt(NumOperands-i-1);
3283     if (Val < 0) Val = 0;
3284     if (Val >= NumOperands) Val -= NumOperands;
3285     Mask |= Val;
3286     if (i != NumOperands - 1)
3287       Mask <<= Shift;
3288   }
3289   return Mask;
3290 }
3291
3292 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3293 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3294 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3295   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3296   unsigned Mask = 0;
3297   // 8 nodes, but we only care about the last 4.
3298   for (unsigned i = 7; i >= 4; --i) {
3299     int Val = SVOp->getMaskElt(i);
3300     if (Val >= 0)
3301       Mask |= (Val - 4);
3302     if (i != 4)
3303       Mask <<= 2;
3304   }
3305   return Mask;
3306 }
3307
3308 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3309 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3310 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3311   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3312   unsigned Mask = 0;
3313   // 8 nodes, but we only care about the first 4.
3314   for (int i = 3; i >= 0; --i) {
3315     int Val = SVOp->getMaskElt(i);
3316     if (Val >= 0)
3317       Mask |= Val;
3318     if (i != 0)
3319       Mask <<= 2;
3320   }
3321   return Mask;
3322 }
3323
3324 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3325 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3326 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3327   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3328   EVT VVT = N->getValueType(0);
3329   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3330   int Val = 0;
3331
3332   unsigned i, e;
3333   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3334     Val = SVOp->getMaskElt(i);
3335     if (Val >= 0)
3336       break;
3337   }
3338   return (Val - i) * EltSize;
3339 }
3340
3341 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3342 /// constant +0.0.
3343 bool X86::isZeroNode(SDValue Elt) {
3344   return ((isa<ConstantSDNode>(Elt) &&
3345            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3346           (isa<ConstantFPSDNode>(Elt) &&
3347            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3348 }
3349
3350 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3351 /// their permute mask.
3352 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3353                                     SelectionDAG &DAG) {
3354   EVT VT = SVOp->getValueType(0);
3355   unsigned NumElems = VT.getVectorNumElements();
3356   SmallVector<int, 8> MaskVec;
3357
3358   for (unsigned i = 0; i != NumElems; ++i) {
3359     int idx = SVOp->getMaskElt(i);
3360     if (idx < 0)
3361       MaskVec.push_back(idx);
3362     else if (idx < (int)NumElems)
3363       MaskVec.push_back(idx + NumElems);
3364     else
3365       MaskVec.push_back(idx - NumElems);
3366   }
3367   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3368                               SVOp->getOperand(0), &MaskVec[0]);
3369 }
3370
3371 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3372 /// the two vector operands have swapped position.
3373 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3374   unsigned NumElems = VT.getVectorNumElements();
3375   for (unsigned i = 0; i != NumElems; ++i) {
3376     int idx = Mask[i];
3377     if (idx < 0)
3378       continue;
3379     else if (idx < (int)NumElems)
3380       Mask[i] = idx + NumElems;
3381     else
3382       Mask[i] = idx - NumElems;
3383   }
3384 }
3385
3386 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3387 /// match movhlps. The lower half elements should come from upper half of
3388 /// V1 (and in order), and the upper half elements should come from the upper
3389 /// half of V2 (and in order).
3390 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3391   if (Op->getValueType(0).getVectorNumElements() != 4)
3392     return false;
3393   for (unsigned i = 0, e = 2; i != e; ++i)
3394     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3395       return false;
3396   for (unsigned i = 2; i != 4; ++i)
3397     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3398       return false;
3399   return true;
3400 }
3401
3402 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3403 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3404 /// required.
3405 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3406   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3407     return false;
3408   N = N->getOperand(0).getNode();
3409   if (!ISD::isNON_EXTLoad(N))
3410     return false;
3411   if (LD)
3412     *LD = cast<LoadSDNode>(N);
3413   return true;
3414 }
3415
3416 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3417 /// match movlp{s|d}. The lower half elements should come from lower half of
3418 /// V1 (and in order), and the upper half elements should come from the upper
3419 /// half of V2 (and in order). And since V1 will become the source of the
3420 /// MOVLP, it must be either a vector load or a scalar load to vector.
3421 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3422                                ShuffleVectorSDNode *Op) {
3423   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3424     return false;
3425   // Is V2 is a vector load, don't do this transformation. We will try to use
3426   // load folding shufps op.
3427   if (ISD::isNON_EXTLoad(V2))
3428     return false;
3429
3430   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3431
3432   if (NumElems != 2 && NumElems != 4)
3433     return false;
3434   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3435     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3436       return false;
3437   for (unsigned i = NumElems/2; i != NumElems; ++i)
3438     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3439       return false;
3440   return true;
3441 }
3442
3443 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3444 /// all the same.
3445 static bool isSplatVector(SDNode *N) {
3446   if (N->getOpcode() != ISD::BUILD_VECTOR)
3447     return false;
3448
3449   SDValue SplatValue = N->getOperand(0);
3450   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3451     if (N->getOperand(i) != SplatValue)
3452       return false;
3453   return true;
3454 }
3455
3456 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3457 /// to an zero vector.
3458 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3459 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3460   SDValue V1 = N->getOperand(0);
3461   SDValue V2 = N->getOperand(1);
3462   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3463   for (unsigned i = 0; i != NumElems; ++i) {
3464     int Idx = N->getMaskElt(i);
3465     if (Idx >= (int)NumElems) {
3466       unsigned Opc = V2.getOpcode();
3467       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3468         continue;
3469       if (Opc != ISD::BUILD_VECTOR ||
3470           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3471         return false;
3472     } else if (Idx >= 0) {
3473       unsigned Opc = V1.getOpcode();
3474       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3475         continue;
3476       if (Opc != ISD::BUILD_VECTOR ||
3477           !X86::isZeroNode(V1.getOperand(Idx)))
3478         return false;
3479     }
3480   }
3481   return true;
3482 }
3483
3484 /// getZeroVector - Returns a vector of specified type with all zero elements.
3485 ///
3486 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3487                              DebugLoc dl) {
3488   assert(VT.isVector() && "Expected a vector type");
3489
3490   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3491   // to their dest type. This ensures they get CSE'd.
3492   SDValue Vec;
3493   if (VT.getSizeInBits() == 64) { // MMX
3494     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3495     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3496   } else if (VT.getSizeInBits() == 128) {
3497     if (HasSSE2) {  // SSE2
3498       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3499       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3500     } else { // SSE1
3501       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3502       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3503     }
3504   } else if (VT.getSizeInBits() == 256) { // AVX
3505     // 256-bit logic and arithmetic instructions in AVX are
3506     // all floating-point, no support for integer ops. Default
3507     // to emitting fp zeroed vectors then.
3508     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3509     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3510     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3511   }
3512   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3513 }
3514
3515 /// getOnesVector - Returns a vector of specified type with all bits set.
3516 ///
3517 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3518   assert(VT.isVector() && "Expected a vector type");
3519
3520   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3521   // type.  This ensures they get CSE'd.
3522   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3523   SDValue Vec;
3524   if (VT.getSizeInBits() == 64) // MMX
3525     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3526   else // SSE
3527     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3528   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3529 }
3530
3531
3532 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3533 /// that point to V2 points to its first element.
3534 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3535   EVT VT = SVOp->getValueType(0);
3536   unsigned NumElems = VT.getVectorNumElements();
3537
3538   bool Changed = false;
3539   SmallVector<int, 8> MaskVec;
3540   SVOp->getMask(MaskVec);
3541
3542   for (unsigned i = 0; i != NumElems; ++i) {
3543     if (MaskVec[i] > (int)NumElems) {
3544       MaskVec[i] = NumElems;
3545       Changed = true;
3546     }
3547   }
3548   if (Changed)
3549     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3550                                 SVOp->getOperand(1), &MaskVec[0]);
3551   return SDValue(SVOp, 0);
3552 }
3553
3554 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3555 /// operation of specified width.
3556 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3557                        SDValue V2) {
3558   unsigned NumElems = VT.getVectorNumElements();
3559   SmallVector<int, 8> Mask;
3560   Mask.push_back(NumElems);
3561   for (unsigned i = 1; i != NumElems; ++i)
3562     Mask.push_back(i);
3563   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3564 }
3565
3566 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3567 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3568                           SDValue V2) {
3569   unsigned NumElems = VT.getVectorNumElements();
3570   SmallVector<int, 8> Mask;
3571   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3572     Mask.push_back(i);
3573     Mask.push_back(i + NumElems);
3574   }
3575   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3576 }
3577
3578 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3579 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3580                           SDValue V2) {
3581   unsigned NumElems = VT.getVectorNumElements();
3582   unsigned Half = NumElems/2;
3583   SmallVector<int, 8> Mask;
3584   for (unsigned i = 0; i != Half; ++i) {
3585     Mask.push_back(i + Half);
3586     Mask.push_back(i + NumElems + Half);
3587   }
3588   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3589 }
3590
3591 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3592 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3593   if (SV->getValueType(0).getVectorNumElements() <= 4)
3594     return SDValue(SV, 0);
3595
3596   EVT PVT = MVT::v4f32;
3597   EVT VT = SV->getValueType(0);
3598   DebugLoc dl = SV->getDebugLoc();
3599   SDValue V1 = SV->getOperand(0);
3600   int NumElems = VT.getVectorNumElements();
3601   int EltNo = SV->getSplatIndex();
3602
3603   // unpack elements to the correct location
3604   while (NumElems > 4) {
3605     if (EltNo < NumElems/2) {
3606       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3607     } else {
3608       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3609       EltNo -= NumElems/2;
3610     }
3611     NumElems >>= 1;
3612   }
3613
3614   // Perform the splat.
3615   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3616   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3617   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3618   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3619 }
3620
3621 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3622 /// vector of zero or undef vector.  This produces a shuffle where the low
3623 /// element of V2 is swizzled into the zero/undef vector, landing at element
3624 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3625 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3626                                              bool isZero, bool HasSSE2,
3627                                              SelectionDAG &DAG) {
3628   EVT VT = V2.getValueType();
3629   SDValue V1 = isZero
3630     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3631   unsigned NumElems = VT.getVectorNumElements();
3632   SmallVector<int, 16> MaskVec;
3633   for (unsigned i = 0; i != NumElems; ++i)
3634     // If this is the insertion idx, put the low elt of V2 here.
3635     MaskVec.push_back(i == Idx ? NumElems : i);
3636   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3637 }
3638
3639 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3640 /// element of the result of the vector shuffle.
3641 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3642   SDValue V = SDValue(N, 0);
3643   EVT VT = V.getValueType();
3644   unsigned Opcode = V.getOpcode();
3645   int NumElems = VT.getVectorNumElements();
3646
3647   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3648   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3649     Index = SV->getMaskElt(Index);
3650
3651     if (Index < 0)
3652       return DAG.getUNDEF(VT.getVectorElementType());
3653
3654     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3655     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3656   }
3657
3658   // Recurse into target specific vector shuffles to find scalars.
3659   if (isTargetShuffle(Opcode)) {
3660     switch(Opcode) {
3661     case X86ISD::MOVSS:
3662     case X86ISD::MOVSD: {
3663       // The index 0 always comes from the first element of the second source,
3664       // this is why MOVSS and MOVSD are used in the first place. The other
3665       // elements come from the other positions of the first source vector.
3666       unsigned OpNum = (Index == 0) ? 1 : 0;
3667       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3668     }
3669     default:
3670       assert("not implemented for target shuffle node");
3671       return SDValue();
3672     }
3673   }
3674
3675   // Actual nodes that may contain scalar elements
3676   if (Opcode == ISD::BIT_CONVERT) {
3677     V = V.getOperand(0);
3678     EVT SrcVT = V.getValueType();
3679
3680     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != (unsigned)NumElems)
3681       return SDValue();
3682   }
3683
3684   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3685     return (Index == 0) ? V.getOperand(0)
3686                           : DAG.getUNDEF(VT.getVectorElementType());
3687
3688   if (V.getOpcode() == ISD::BUILD_VECTOR)
3689     return V.getOperand(Index);
3690
3691   return SDValue();
3692 }
3693
3694 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3695 /// shuffle operation which come from a consecutively from a zero. The
3696 /// search can start in two diferent directions, from left or right.
3697 static
3698 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3699                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3700   int i = 0;
3701
3702   while (i < NumElems) {
3703     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3704     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3705     if (!(Elt.getNode() &&
3706          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3707       break;
3708     ++i;
3709   }
3710
3711   return i;
3712 }
3713
3714 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3715 /// MaskE correspond consecutively to elements from one of the vector operands,
3716 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3717 static
3718 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3719                               int OpIdx, int NumElems, unsigned &OpNum) {
3720   bool SeenV1 = false;
3721   bool SeenV2 = false;
3722
3723   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3724     int Idx = SVOp->getMaskElt(i);
3725     // Ignore undef indicies
3726     if (Idx < 0)
3727       continue;
3728
3729     if (Idx < NumElems)
3730       SeenV1 = true;
3731     else
3732       SeenV2 = true;
3733
3734     // Only accept consecutive elements from the same vector
3735     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3736       return false;
3737   }
3738
3739   OpNum = SeenV1 ? 0 : 1;
3740   return true;
3741 }
3742
3743 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3744 /// logical left shift of a vector.
3745 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3746                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3747   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3748   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3749               false /* check zeros from right */, DAG);
3750   unsigned OpSrc;
3751
3752   if (!NumZeros)
3753     return false;
3754
3755   // Considering the elements in the mask that are not consecutive zeros,
3756   // check if they consecutively come from only one of the source vectors.
3757   //
3758   //               V1 = {X, A, B, C}     0
3759   //                         \  \  \    /
3760   //   vector_shuffle V1, V2 <1, 2, 3, X>
3761   //
3762   if (!isShuffleMaskConsecutive(SVOp,
3763             0,                   // Mask Start Index
3764             NumElems-NumZeros-1, // Mask End Index
3765             NumZeros,            // Where to start looking in the src vector
3766             NumElems,            // Number of elements in vector
3767             OpSrc))              // Which source operand ?
3768     return false;
3769
3770   isLeft = false;
3771   ShAmt = NumZeros;
3772   ShVal = SVOp->getOperand(OpSrc);
3773   return true;
3774 }
3775
3776 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3777 /// logical left shift of a vector.
3778 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3779                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3780   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3781   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3782               true /* check zeros from left */, DAG);
3783   unsigned OpSrc;
3784
3785   if (!NumZeros)
3786     return false;
3787
3788   // Considering the elements in the mask that are not consecutive zeros,
3789   // check if they consecutively come from only one of the source vectors.
3790   //
3791   //                           0    { A, B, X, X } = V2
3792   //                          / \    /  /
3793   //   vector_shuffle V1, V2 <X, X, 4, 5>
3794   //
3795   if (!isShuffleMaskConsecutive(SVOp,
3796             NumZeros,     // Mask Start Index
3797             NumElems-1,   // Mask End Index
3798             0,            // Where to start looking in the src vector
3799             NumElems,     // Number of elements in vector
3800             OpSrc))       // Which source operand ?
3801     return false;
3802
3803   isLeft = true;
3804   ShAmt = NumZeros;
3805   ShVal = SVOp->getOperand(OpSrc);
3806   return true;
3807 }
3808
3809 /// isVectorShift - Returns true if the shuffle can be implemented as a
3810 /// logical left or right shift of a vector.
3811 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3812                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3813   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3814       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3815     return true;
3816
3817   return false;
3818 }
3819
3820 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3821 ///
3822 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3823                                        unsigned NumNonZero, unsigned NumZero,
3824                                        SelectionDAG &DAG,
3825                                        const TargetLowering &TLI) {
3826   if (NumNonZero > 8)
3827     return SDValue();
3828
3829   DebugLoc dl = Op.getDebugLoc();
3830   SDValue V(0, 0);
3831   bool First = true;
3832   for (unsigned i = 0; i < 16; ++i) {
3833     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3834     if (ThisIsNonZero && First) {
3835       if (NumZero)
3836         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3837       else
3838         V = DAG.getUNDEF(MVT::v8i16);
3839       First = false;
3840     }
3841
3842     if ((i & 1) != 0) {
3843       SDValue ThisElt(0, 0), LastElt(0, 0);
3844       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3845       if (LastIsNonZero) {
3846         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3847                               MVT::i16, Op.getOperand(i-1));
3848       }
3849       if (ThisIsNonZero) {
3850         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3851         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3852                               ThisElt, DAG.getConstant(8, MVT::i8));
3853         if (LastIsNonZero)
3854           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3855       } else
3856         ThisElt = LastElt;
3857
3858       if (ThisElt.getNode())
3859         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3860                         DAG.getIntPtrConstant(i/2));
3861     }
3862   }
3863
3864   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3865 }
3866
3867 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3868 ///
3869 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3870                                      unsigned NumNonZero, unsigned NumZero,
3871                                      SelectionDAG &DAG,
3872                                      const TargetLowering &TLI) {
3873   if (NumNonZero > 4)
3874     return SDValue();
3875
3876   DebugLoc dl = Op.getDebugLoc();
3877   SDValue V(0, 0);
3878   bool First = true;
3879   for (unsigned i = 0; i < 8; ++i) {
3880     bool isNonZero = (NonZeros & (1 << i)) != 0;
3881     if (isNonZero) {
3882       if (First) {
3883         if (NumZero)
3884           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3885         else
3886           V = DAG.getUNDEF(MVT::v8i16);
3887         First = false;
3888       }
3889       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3890                       MVT::v8i16, V, Op.getOperand(i),
3891                       DAG.getIntPtrConstant(i));
3892     }
3893   }
3894
3895   return V;
3896 }
3897
3898 /// getVShift - Return a vector logical shift node.
3899 ///
3900 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3901                          unsigned NumBits, SelectionDAG &DAG,
3902                          const TargetLowering &TLI, DebugLoc dl) {
3903   bool isMMX = VT.getSizeInBits() == 64;
3904   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3905   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3906   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3907   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3908                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3909                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3910 }
3911
3912 SDValue
3913 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3914                                           SelectionDAG &DAG) const {
3915
3916   // Check if the scalar load can be widened into a vector load. And if
3917   // the address is "base + cst" see if the cst can be "absorbed" into
3918   // the shuffle mask.
3919   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3920     SDValue Ptr = LD->getBasePtr();
3921     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3922       return SDValue();
3923     EVT PVT = LD->getValueType(0);
3924     if (PVT != MVT::i32 && PVT != MVT::f32)
3925       return SDValue();
3926
3927     int FI = -1;
3928     int64_t Offset = 0;
3929     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3930       FI = FINode->getIndex();
3931       Offset = 0;
3932     } else if (Ptr.getOpcode() == ISD::ADD &&
3933                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3934                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3935       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3936       Offset = Ptr.getConstantOperandVal(1);
3937       Ptr = Ptr.getOperand(0);
3938     } else {
3939       return SDValue();
3940     }
3941
3942     SDValue Chain = LD->getChain();
3943     // Make sure the stack object alignment is at least 16.
3944     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3945     if (DAG.InferPtrAlignment(Ptr) < 16) {
3946       if (MFI->isFixedObjectIndex(FI)) {
3947         // Can't change the alignment. FIXME: It's possible to compute
3948         // the exact stack offset and reference FI + adjust offset instead.
3949         // If someone *really* cares about this. That's the way to implement it.
3950         return SDValue();
3951       } else {
3952         MFI->setObjectAlignment(FI, 16);
3953       }
3954     }
3955
3956     // (Offset % 16) must be multiple of 4. Then address is then
3957     // Ptr + (Offset & ~15).
3958     if (Offset < 0)
3959       return SDValue();
3960     if ((Offset % 16) & 3)
3961       return SDValue();
3962     int64_t StartOffset = Offset & ~15;
3963     if (StartOffset)
3964       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3965                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3966
3967     int EltNo = (Offset - StartOffset) >> 2;
3968     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3969     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3970     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3971                              false, false, 0);
3972     // Canonicalize it to a v4i32 shuffle.
3973     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3974     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3975                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3976                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3977   }
3978
3979   return SDValue();
3980 }
3981
3982 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3983 /// vector of type 'VT', see if the elements can be replaced by a single large
3984 /// load which has the same value as a build_vector whose operands are 'elts'.
3985 ///
3986 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3987 ///
3988 /// FIXME: we'd also like to handle the case where the last elements are zero
3989 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3990 /// There's even a handy isZeroNode for that purpose.
3991 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3992                                         DebugLoc &dl, SelectionDAG &DAG) {
3993   EVT EltVT = VT.getVectorElementType();
3994   unsigned NumElems = Elts.size();
3995
3996   LoadSDNode *LDBase = NULL;
3997   unsigned LastLoadedElt = -1U;
3998
3999   // For each element in the initializer, see if we've found a load or an undef.
4000   // If we don't find an initial load element, or later load elements are
4001   // non-consecutive, bail out.
4002   for (unsigned i = 0; i < NumElems; ++i) {
4003     SDValue Elt = Elts[i];
4004
4005     if (!Elt.getNode() ||
4006         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4007       return SDValue();
4008     if (!LDBase) {
4009       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4010         return SDValue();
4011       LDBase = cast<LoadSDNode>(Elt.getNode());
4012       LastLoadedElt = i;
4013       continue;
4014     }
4015     if (Elt.getOpcode() == ISD::UNDEF)
4016       continue;
4017
4018     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4019     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4020       return SDValue();
4021     LastLoadedElt = i;
4022   }
4023
4024   // If we have found an entire vector of loads and undefs, then return a large
4025   // load of the entire vector width starting at the base pointer.  If we found
4026   // consecutive loads for the low half, generate a vzext_load node.
4027   if (LastLoadedElt == NumElems - 1) {
4028     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4029       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4030                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4031                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4032     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4033                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4034                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4035                        LDBase->getAlignment());
4036   } else if (NumElems == 4 && LastLoadedElt == 1) {
4037     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4038     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4039     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4040     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4041   }
4042   return SDValue();
4043 }
4044
4045 SDValue
4046 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4047   DebugLoc dl = Op.getDebugLoc();
4048   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4049   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4050   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4051   // is present, so AllOnes is ignored.
4052   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4053       (Op.getValueType().getSizeInBits() != 256 &&
4054        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4055     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4056     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4057     // eliminated on x86-32 hosts.
4058     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4059       return Op;
4060
4061     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4062       return getOnesVector(Op.getValueType(), DAG, dl);
4063     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4064   }
4065
4066   EVT VT = Op.getValueType();
4067   EVT ExtVT = VT.getVectorElementType();
4068   unsigned EVTBits = ExtVT.getSizeInBits();
4069
4070   unsigned NumElems = Op.getNumOperands();
4071   unsigned NumZero  = 0;
4072   unsigned NumNonZero = 0;
4073   unsigned NonZeros = 0;
4074   bool IsAllConstants = true;
4075   SmallSet<SDValue, 8> Values;
4076   for (unsigned i = 0; i < NumElems; ++i) {
4077     SDValue Elt = Op.getOperand(i);
4078     if (Elt.getOpcode() == ISD::UNDEF)
4079       continue;
4080     Values.insert(Elt);
4081     if (Elt.getOpcode() != ISD::Constant &&
4082         Elt.getOpcode() != ISD::ConstantFP)
4083       IsAllConstants = false;
4084     if (X86::isZeroNode(Elt))
4085       NumZero++;
4086     else {
4087       NonZeros |= (1 << i);
4088       NumNonZero++;
4089     }
4090   }
4091
4092   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4093   if (NumNonZero == 0)
4094     return DAG.getUNDEF(VT);
4095
4096   // Special case for single non-zero, non-undef, element.
4097   if (NumNonZero == 1) {
4098     unsigned Idx = CountTrailingZeros_32(NonZeros);
4099     SDValue Item = Op.getOperand(Idx);
4100
4101     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4102     // the value are obviously zero, truncate the value to i32 and do the
4103     // insertion that way.  Only do this if the value is non-constant or if the
4104     // value is a constant being inserted into element 0.  It is cheaper to do
4105     // a constant pool load than it is to do a movd + shuffle.
4106     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4107         (!IsAllConstants || Idx == 0)) {
4108       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4109         // Handle MMX and SSE both.
4110         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4111         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4112
4113         // Truncate the value (which may itself be a constant) to i32, and
4114         // convert it to a vector with movd (S2V+shuffle to zero extend).
4115         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4116         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4117         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4118                                            Subtarget->hasSSE2(), DAG);
4119
4120         // Now we have our 32-bit value zero extended in the low element of
4121         // a vector.  If Idx != 0, swizzle it into place.
4122         if (Idx != 0) {
4123           SmallVector<int, 4> Mask;
4124           Mask.push_back(Idx);
4125           for (unsigned i = 1; i != VecElts; ++i)
4126             Mask.push_back(i);
4127           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4128                                       DAG.getUNDEF(Item.getValueType()),
4129                                       &Mask[0]);
4130         }
4131         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4132       }
4133     }
4134
4135     // If we have a constant or non-constant insertion into the low element of
4136     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4137     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4138     // depending on what the source datatype is.
4139     if (Idx == 0) {
4140       if (NumZero == 0) {
4141         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4142       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4143           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4144         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4145         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4146         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4147                                            DAG);
4148       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4149         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4150         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4151         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4152         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4153                                            Subtarget->hasSSE2(), DAG);
4154         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4155       }
4156     }
4157
4158     // Is it a vector logical left shift?
4159     if (NumElems == 2 && Idx == 1 &&
4160         X86::isZeroNode(Op.getOperand(0)) &&
4161         !X86::isZeroNode(Op.getOperand(1))) {
4162       unsigned NumBits = VT.getSizeInBits();
4163       return getVShift(true, VT,
4164                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4165                                    VT, Op.getOperand(1)),
4166                        NumBits/2, DAG, *this, dl);
4167     }
4168
4169     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4170       return SDValue();
4171
4172     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4173     // is a non-constant being inserted into an element other than the low one,
4174     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4175     // movd/movss) to move this into the low element, then shuffle it into
4176     // place.
4177     if (EVTBits == 32) {
4178       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4179
4180       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4181       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4182                                          Subtarget->hasSSE2(), DAG);
4183       SmallVector<int, 8> MaskVec;
4184       for (unsigned i = 0; i < NumElems; i++)
4185         MaskVec.push_back(i == Idx ? 0 : 1);
4186       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4187     }
4188   }
4189
4190   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4191   if (Values.size() == 1) {
4192     if (EVTBits == 32) {
4193       // Instead of a shuffle like this:
4194       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4195       // Check if it's possible to issue this instead.
4196       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4197       unsigned Idx = CountTrailingZeros_32(NonZeros);
4198       SDValue Item = Op.getOperand(Idx);
4199       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4200         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4201     }
4202     return SDValue();
4203   }
4204
4205   // A vector full of immediates; various special cases are already
4206   // handled, so this is best done with a single constant-pool load.
4207   if (IsAllConstants)
4208     return SDValue();
4209
4210   // Let legalizer expand 2-wide build_vectors.
4211   if (EVTBits == 64) {
4212     if (NumNonZero == 1) {
4213       // One half is zero or undef.
4214       unsigned Idx = CountTrailingZeros_32(NonZeros);
4215       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4216                                  Op.getOperand(Idx));
4217       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4218                                          Subtarget->hasSSE2(), DAG);
4219     }
4220     return SDValue();
4221   }
4222
4223   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4224   if (EVTBits == 8 && NumElems == 16) {
4225     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4226                                         *this);
4227     if (V.getNode()) return V;
4228   }
4229
4230   if (EVTBits == 16 && NumElems == 8) {
4231     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4232                                       *this);
4233     if (V.getNode()) return V;
4234   }
4235
4236   // If element VT is == 32 bits, turn it into a number of shuffles.
4237   SmallVector<SDValue, 8> V;
4238   V.resize(NumElems);
4239   if (NumElems == 4 && NumZero > 0) {
4240     for (unsigned i = 0; i < 4; ++i) {
4241       bool isZero = !(NonZeros & (1 << i));
4242       if (isZero)
4243         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4244       else
4245         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4246     }
4247
4248     for (unsigned i = 0; i < 2; ++i) {
4249       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4250         default: break;
4251         case 0:
4252           V[i] = V[i*2];  // Must be a zero vector.
4253           break;
4254         case 1:
4255           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4256           break;
4257         case 2:
4258           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4259           break;
4260         case 3:
4261           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4262           break;
4263       }
4264     }
4265
4266     SmallVector<int, 8> MaskVec;
4267     bool Reverse = (NonZeros & 0x3) == 2;
4268     for (unsigned i = 0; i < 2; ++i)
4269       MaskVec.push_back(Reverse ? 1-i : i);
4270     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4271     for (unsigned i = 0; i < 2; ++i)
4272       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4273     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4274   }
4275
4276   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4277     // Check for a build vector of consecutive loads.
4278     for (unsigned i = 0; i < NumElems; ++i)
4279       V[i] = Op.getOperand(i);
4280
4281     // Check for elements which are consecutive loads.
4282     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4283     if (LD.getNode())
4284       return LD;
4285
4286     // For SSE 4.1, use insertps to put the high elements into the low element.
4287     if (getSubtarget()->hasSSE41()) {
4288       SDValue Result;
4289       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4290         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4291       else
4292         Result = DAG.getUNDEF(VT);
4293
4294       for (unsigned i = 1; i < NumElems; ++i) {
4295         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4296         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4297                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4298       }
4299       return Result;
4300     }
4301
4302     // Otherwise, expand into a number of unpckl*, start by extending each of
4303     // our (non-undef) elements to the full vector width with the element in the
4304     // bottom slot of the vector (which generates no code for SSE).
4305     for (unsigned i = 0; i < NumElems; ++i) {
4306       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4307         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4308       else
4309         V[i] = DAG.getUNDEF(VT);
4310     }
4311
4312     // Next, we iteratively mix elements, e.g. for v4f32:
4313     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4314     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4315     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4316     unsigned EltStride = NumElems >> 1;
4317     while (EltStride != 0) {
4318       for (unsigned i = 0; i < EltStride; ++i) {
4319         // If V[i+EltStride] is undef and this is the first round of mixing,
4320         // then it is safe to just drop this shuffle: V[i] is already in the
4321         // right place, the one element (since it's the first round) being
4322         // inserted as undef can be dropped.  This isn't safe for successive
4323         // rounds because they will permute elements within both vectors.
4324         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4325             EltStride == NumElems/2)
4326           continue;
4327
4328         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4329       }
4330       EltStride >>= 1;
4331     }
4332     return V[0];
4333   }
4334   return SDValue();
4335 }
4336
4337 SDValue
4338 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4339   // We support concatenate two MMX registers and place them in a MMX
4340   // register.  This is better than doing a stack convert.
4341   DebugLoc dl = Op.getDebugLoc();
4342   EVT ResVT = Op.getValueType();
4343   assert(Op.getNumOperands() == 2);
4344   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4345          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4346   int Mask[2];
4347   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4348   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4349   InVec = Op.getOperand(1);
4350   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4351     unsigned NumElts = ResVT.getVectorNumElements();
4352     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4353     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4354                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4355   } else {
4356     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4357     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4358     Mask[0] = 0; Mask[1] = 2;
4359     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4360   }
4361   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4362 }
4363
4364 // v8i16 shuffles - Prefer shuffles in the following order:
4365 // 1. [all]   pshuflw, pshufhw, optional move
4366 // 2. [ssse3] 1 x pshufb
4367 // 3. [ssse3] 2 x pshufb + 1 x por
4368 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4369 SDValue
4370 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4371                                             SelectionDAG &DAG) const {
4372   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4373   SDValue V1 = SVOp->getOperand(0);
4374   SDValue V2 = SVOp->getOperand(1);
4375   DebugLoc dl = SVOp->getDebugLoc();
4376   SmallVector<int, 8> MaskVals;
4377
4378   // Determine if more than 1 of the words in each of the low and high quadwords
4379   // of the result come from the same quadword of one of the two inputs.  Undef
4380   // mask values count as coming from any quadword, for better codegen.
4381   SmallVector<unsigned, 4> LoQuad(4);
4382   SmallVector<unsigned, 4> HiQuad(4);
4383   BitVector InputQuads(4);
4384   for (unsigned i = 0; i < 8; ++i) {
4385     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4386     int EltIdx = SVOp->getMaskElt(i);
4387     MaskVals.push_back(EltIdx);
4388     if (EltIdx < 0) {
4389       ++Quad[0];
4390       ++Quad[1];
4391       ++Quad[2];
4392       ++Quad[3];
4393       continue;
4394     }
4395     ++Quad[EltIdx / 4];
4396     InputQuads.set(EltIdx / 4);
4397   }
4398
4399   int BestLoQuad = -1;
4400   unsigned MaxQuad = 1;
4401   for (unsigned i = 0; i < 4; ++i) {
4402     if (LoQuad[i] > MaxQuad) {
4403       BestLoQuad = i;
4404       MaxQuad = LoQuad[i];
4405     }
4406   }
4407
4408   int BestHiQuad = -1;
4409   MaxQuad = 1;
4410   for (unsigned i = 0; i < 4; ++i) {
4411     if (HiQuad[i] > MaxQuad) {
4412       BestHiQuad = i;
4413       MaxQuad = HiQuad[i];
4414     }
4415   }
4416
4417   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4418   // of the two input vectors, shuffle them into one input vector so only a
4419   // single pshufb instruction is necessary. If There are more than 2 input
4420   // quads, disable the next transformation since it does not help SSSE3.
4421   bool V1Used = InputQuads[0] || InputQuads[1];
4422   bool V2Used = InputQuads[2] || InputQuads[3];
4423   if (Subtarget->hasSSSE3()) {
4424     if (InputQuads.count() == 2 && V1Used && V2Used) {
4425       BestLoQuad = InputQuads.find_first();
4426       BestHiQuad = InputQuads.find_next(BestLoQuad);
4427     }
4428     if (InputQuads.count() > 2) {
4429       BestLoQuad = -1;
4430       BestHiQuad = -1;
4431     }
4432   }
4433
4434   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4435   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4436   // words from all 4 input quadwords.
4437   SDValue NewV;
4438   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4439     SmallVector<int, 8> MaskV;
4440     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4441     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4442     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4443                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4444                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4445     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4446
4447     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4448     // source words for the shuffle, to aid later transformations.
4449     bool AllWordsInNewV = true;
4450     bool InOrder[2] = { true, true };
4451     for (unsigned i = 0; i != 8; ++i) {
4452       int idx = MaskVals[i];
4453       if (idx != (int)i)
4454         InOrder[i/4] = false;
4455       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4456         continue;
4457       AllWordsInNewV = false;
4458       break;
4459     }
4460
4461     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4462     if (AllWordsInNewV) {
4463       for (int i = 0; i != 8; ++i) {
4464         int idx = MaskVals[i];
4465         if (idx < 0)
4466           continue;
4467         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4468         if ((idx != i) && idx < 4)
4469           pshufhw = false;
4470         if ((idx != i) && idx > 3)
4471           pshuflw = false;
4472       }
4473       V1 = NewV;
4474       V2Used = false;
4475       BestLoQuad = 0;
4476       BestHiQuad = 1;
4477     }
4478
4479     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4480     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4481     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4482       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4483       unsigned TargetMask = 0;
4484       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4485                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4486       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4487                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4488       V1 = NewV.getOperand(0);
4489       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4490     }
4491   }
4492
4493   // If we have SSSE3, and all words of the result are from 1 input vector,
4494   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4495   // is present, fall back to case 4.
4496   if (Subtarget->hasSSSE3()) {
4497     SmallVector<SDValue,16> pshufbMask;
4498
4499     // If we have elements from both input vectors, set the high bit of the
4500     // shuffle mask element to zero out elements that come from V2 in the V1
4501     // mask, and elements that come from V1 in the V2 mask, so that the two
4502     // results can be OR'd together.
4503     bool TwoInputs = V1Used && V2Used;
4504     for (unsigned i = 0; i != 8; ++i) {
4505       int EltIdx = MaskVals[i] * 2;
4506       if (TwoInputs && (EltIdx >= 16)) {
4507         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4508         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4509         continue;
4510       }
4511       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4512       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4513     }
4514     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4515     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4516                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4517                                  MVT::v16i8, &pshufbMask[0], 16));
4518     if (!TwoInputs)
4519       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4520
4521     // Calculate the shuffle mask for the second input, shuffle it, and
4522     // OR it with the first shuffled input.
4523     pshufbMask.clear();
4524     for (unsigned i = 0; i != 8; ++i) {
4525       int EltIdx = MaskVals[i] * 2;
4526       if (EltIdx < 16) {
4527         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4528         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4529         continue;
4530       }
4531       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4532       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4533     }
4534     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4535     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4536                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4537                                  MVT::v16i8, &pshufbMask[0], 16));
4538     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4539     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4540   }
4541
4542   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4543   // and update MaskVals with new element order.
4544   BitVector InOrder(8);
4545   if (BestLoQuad >= 0) {
4546     SmallVector<int, 8> MaskV;
4547     for (int i = 0; i != 4; ++i) {
4548       int idx = MaskVals[i];
4549       if (idx < 0) {
4550         MaskV.push_back(-1);
4551         InOrder.set(i);
4552       } else if ((idx / 4) == BestLoQuad) {
4553         MaskV.push_back(idx & 3);
4554         InOrder.set(i);
4555       } else {
4556         MaskV.push_back(-1);
4557       }
4558     }
4559     for (unsigned i = 4; i != 8; ++i)
4560       MaskV.push_back(i);
4561     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4562                                 &MaskV[0]);
4563
4564     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4565       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4566                                NewV.getOperand(0),
4567                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4568                                DAG);
4569   }
4570
4571   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4572   // and update MaskVals with the new element order.
4573   if (BestHiQuad >= 0) {
4574     SmallVector<int, 8> MaskV;
4575     for (unsigned i = 0; i != 4; ++i)
4576       MaskV.push_back(i);
4577     for (unsigned i = 4; i != 8; ++i) {
4578       int idx = MaskVals[i];
4579       if (idx < 0) {
4580         MaskV.push_back(-1);
4581         InOrder.set(i);
4582       } else if ((idx / 4) == BestHiQuad) {
4583         MaskV.push_back((idx & 3) + 4);
4584         InOrder.set(i);
4585       } else {
4586         MaskV.push_back(-1);
4587       }
4588     }
4589     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4590                                 &MaskV[0]);
4591
4592     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4593       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4594                               NewV.getOperand(0),
4595                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4596                               DAG);
4597   }
4598
4599   // In case BestHi & BestLo were both -1, which means each quadword has a word
4600   // from each of the four input quadwords, calculate the InOrder bitvector now
4601   // before falling through to the insert/extract cleanup.
4602   if (BestLoQuad == -1 && BestHiQuad == -1) {
4603     NewV = V1;
4604     for (int i = 0; i != 8; ++i)
4605       if (MaskVals[i] < 0 || MaskVals[i] == i)
4606         InOrder.set(i);
4607   }
4608
4609   // The other elements are put in the right place using pextrw and pinsrw.
4610   for (unsigned i = 0; i != 8; ++i) {
4611     if (InOrder[i])
4612       continue;
4613     int EltIdx = MaskVals[i];
4614     if (EltIdx < 0)
4615       continue;
4616     SDValue ExtOp = (EltIdx < 8)
4617     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4618                   DAG.getIntPtrConstant(EltIdx))
4619     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4620                   DAG.getIntPtrConstant(EltIdx - 8));
4621     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4622                        DAG.getIntPtrConstant(i));
4623   }
4624   return NewV;
4625 }
4626
4627 // v16i8 shuffles - Prefer shuffles in the following order:
4628 // 1. [ssse3] 1 x pshufb
4629 // 2. [ssse3] 2 x pshufb + 1 x por
4630 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4631 static
4632 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4633                                  SelectionDAG &DAG,
4634                                  const X86TargetLowering &TLI) {
4635   SDValue V1 = SVOp->getOperand(0);
4636   SDValue V2 = SVOp->getOperand(1);
4637   DebugLoc dl = SVOp->getDebugLoc();
4638   SmallVector<int, 16> MaskVals;
4639   SVOp->getMask(MaskVals);
4640
4641   // If we have SSSE3, case 1 is generated when all result bytes come from
4642   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4643   // present, fall back to case 3.
4644   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4645   bool V1Only = true;
4646   bool V2Only = true;
4647   for (unsigned i = 0; i < 16; ++i) {
4648     int EltIdx = MaskVals[i];
4649     if (EltIdx < 0)
4650       continue;
4651     if (EltIdx < 16)
4652       V2Only = false;
4653     else
4654       V1Only = false;
4655   }
4656
4657   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4658   if (TLI.getSubtarget()->hasSSSE3()) {
4659     SmallVector<SDValue,16> pshufbMask;
4660
4661     // If all result elements are from one input vector, then only translate
4662     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4663     //
4664     // Otherwise, we have elements from both input vectors, and must zero out
4665     // elements that come from V2 in the first mask, and V1 in the second mask
4666     // so that we can OR them together.
4667     bool TwoInputs = !(V1Only || V2Only);
4668     for (unsigned i = 0; i != 16; ++i) {
4669       int EltIdx = MaskVals[i];
4670       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4671         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4672         continue;
4673       }
4674       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4675     }
4676     // If all the elements are from V2, assign it to V1 and return after
4677     // building the first pshufb.
4678     if (V2Only)
4679       V1 = V2;
4680     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4681                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4682                                  MVT::v16i8, &pshufbMask[0], 16));
4683     if (!TwoInputs)
4684       return V1;
4685
4686     // Calculate the shuffle mask for the second input, shuffle it, and
4687     // OR it with the first shuffled input.
4688     pshufbMask.clear();
4689     for (unsigned i = 0; i != 16; ++i) {
4690       int EltIdx = MaskVals[i];
4691       if (EltIdx < 16) {
4692         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4693         continue;
4694       }
4695       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4696     }
4697     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4698                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4699                                  MVT::v16i8, &pshufbMask[0], 16));
4700     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4701   }
4702
4703   // No SSSE3 - Calculate in place words and then fix all out of place words
4704   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4705   // the 16 different words that comprise the two doublequadword input vectors.
4706   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4707   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4708   SDValue NewV = V2Only ? V2 : V1;
4709   for (int i = 0; i != 8; ++i) {
4710     int Elt0 = MaskVals[i*2];
4711     int Elt1 = MaskVals[i*2+1];
4712
4713     // This word of the result is all undef, skip it.
4714     if (Elt0 < 0 && Elt1 < 0)
4715       continue;
4716
4717     // This word of the result is already in the correct place, skip it.
4718     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4719       continue;
4720     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4721       continue;
4722
4723     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4724     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4725     SDValue InsElt;
4726
4727     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4728     // using a single extract together, load it and store it.
4729     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4730       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4731                            DAG.getIntPtrConstant(Elt1 / 2));
4732       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4733                         DAG.getIntPtrConstant(i));
4734       continue;
4735     }
4736
4737     // If Elt1 is defined, extract it from the appropriate source.  If the
4738     // source byte is not also odd, shift the extracted word left 8 bits
4739     // otherwise clear the bottom 8 bits if we need to do an or.
4740     if (Elt1 >= 0) {
4741       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4742                            DAG.getIntPtrConstant(Elt1 / 2));
4743       if ((Elt1 & 1) == 0)
4744         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4745                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4746       else if (Elt0 >= 0)
4747         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4748                              DAG.getConstant(0xFF00, MVT::i16));
4749     }
4750     // If Elt0 is defined, extract it from the appropriate source.  If the
4751     // source byte is not also even, shift the extracted word right 8 bits. If
4752     // Elt1 was also defined, OR the extracted values together before
4753     // inserting them in the result.
4754     if (Elt0 >= 0) {
4755       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4756                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4757       if ((Elt0 & 1) != 0)
4758         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4759                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4760       else if (Elt1 >= 0)
4761         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4762                              DAG.getConstant(0x00FF, MVT::i16));
4763       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4764                          : InsElt0;
4765     }
4766     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4767                        DAG.getIntPtrConstant(i));
4768   }
4769   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4770 }
4771
4772 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4773 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4774 /// done when every pair / quad of shuffle mask elements point to elements in
4775 /// the right sequence. e.g.
4776 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4777 static
4778 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4779                                  SelectionDAG &DAG,
4780                                  const TargetLowering &TLI, DebugLoc dl) {
4781   EVT VT = SVOp->getValueType(0);
4782   SDValue V1 = SVOp->getOperand(0);
4783   SDValue V2 = SVOp->getOperand(1);
4784   unsigned NumElems = VT.getVectorNumElements();
4785   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4786   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4787   EVT NewVT = MaskVT;
4788   switch (VT.getSimpleVT().SimpleTy) {
4789   default: assert(false && "Unexpected!");
4790   case MVT::v4f32: NewVT = MVT::v2f64; break;
4791   case MVT::v4i32: NewVT = MVT::v2i64; break;
4792   case MVT::v8i16: NewVT = MVT::v4i32; break;
4793   case MVT::v16i8: NewVT = MVT::v4i32; break;
4794   }
4795
4796   if (NewWidth == 2) {
4797     if (VT.isInteger())
4798       NewVT = MVT::v2i64;
4799     else
4800       NewVT = MVT::v2f64;
4801   }
4802   int Scale = NumElems / NewWidth;
4803   SmallVector<int, 8> MaskVec;
4804   for (unsigned i = 0; i < NumElems; i += Scale) {
4805     int StartIdx = -1;
4806     for (int j = 0; j < Scale; ++j) {
4807       int EltIdx = SVOp->getMaskElt(i+j);
4808       if (EltIdx < 0)
4809         continue;
4810       if (StartIdx == -1)
4811         StartIdx = EltIdx - (EltIdx % Scale);
4812       if (EltIdx != StartIdx + j)
4813         return SDValue();
4814     }
4815     if (StartIdx == -1)
4816       MaskVec.push_back(-1);
4817     else
4818       MaskVec.push_back(StartIdx / Scale);
4819   }
4820
4821   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4822   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4823   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4824 }
4825
4826 /// getVZextMovL - Return a zero-extending vector move low node.
4827 ///
4828 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4829                             SDValue SrcOp, SelectionDAG &DAG,
4830                             const X86Subtarget *Subtarget, DebugLoc dl) {
4831   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4832     LoadSDNode *LD = NULL;
4833     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4834       LD = dyn_cast<LoadSDNode>(SrcOp);
4835     if (!LD) {
4836       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4837       // instead.
4838       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4839       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4840           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4841           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4842           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4843         // PR2108
4844         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4845         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4846                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4847                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4848                                                    OpVT,
4849                                                    SrcOp.getOperand(0)
4850                                                           .getOperand(0))));
4851       }
4852     }
4853   }
4854
4855   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4856                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4857                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4858                                              OpVT, SrcOp)));
4859 }
4860
4861 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4862 /// shuffles.
4863 static SDValue
4864 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4865   SDValue V1 = SVOp->getOperand(0);
4866   SDValue V2 = SVOp->getOperand(1);
4867   DebugLoc dl = SVOp->getDebugLoc();
4868   EVT VT = SVOp->getValueType(0);
4869
4870   SmallVector<std::pair<int, int>, 8> Locs;
4871   Locs.resize(4);
4872   SmallVector<int, 8> Mask1(4U, -1);
4873   SmallVector<int, 8> PermMask;
4874   SVOp->getMask(PermMask);
4875
4876   unsigned NumHi = 0;
4877   unsigned NumLo = 0;
4878   for (unsigned i = 0; i != 4; ++i) {
4879     int Idx = PermMask[i];
4880     if (Idx < 0) {
4881       Locs[i] = std::make_pair(-1, -1);
4882     } else {
4883       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4884       if (Idx < 4) {
4885         Locs[i] = std::make_pair(0, NumLo);
4886         Mask1[NumLo] = Idx;
4887         NumLo++;
4888       } else {
4889         Locs[i] = std::make_pair(1, NumHi);
4890         if (2+NumHi < 4)
4891           Mask1[2+NumHi] = Idx;
4892         NumHi++;
4893       }
4894     }
4895   }
4896
4897   if (NumLo <= 2 && NumHi <= 2) {
4898     // If no more than two elements come from either vector. This can be
4899     // implemented with two shuffles. First shuffle gather the elements.
4900     // The second shuffle, which takes the first shuffle as both of its
4901     // vector operands, put the elements into the right order.
4902     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4903
4904     SmallVector<int, 8> Mask2(4U, -1);
4905
4906     for (unsigned i = 0; i != 4; ++i) {
4907       if (Locs[i].first == -1)
4908         continue;
4909       else {
4910         unsigned Idx = (i < 2) ? 0 : 4;
4911         Idx += Locs[i].first * 2 + Locs[i].second;
4912         Mask2[i] = Idx;
4913       }
4914     }
4915
4916     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4917   } else if (NumLo == 3 || NumHi == 3) {
4918     // Otherwise, we must have three elements from one vector, call it X, and
4919     // one element from the other, call it Y.  First, use a shufps to build an
4920     // intermediate vector with the one element from Y and the element from X
4921     // that will be in the same half in the final destination (the indexes don't
4922     // matter). Then, use a shufps to build the final vector, taking the half
4923     // containing the element from Y from the intermediate, and the other half
4924     // from X.
4925     if (NumHi == 3) {
4926       // Normalize it so the 3 elements come from V1.
4927       CommuteVectorShuffleMask(PermMask, VT);
4928       std::swap(V1, V2);
4929     }
4930
4931     // Find the element from V2.
4932     unsigned HiIndex;
4933     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4934       int Val = PermMask[HiIndex];
4935       if (Val < 0)
4936         continue;
4937       if (Val >= 4)
4938         break;
4939     }
4940
4941     Mask1[0] = PermMask[HiIndex];
4942     Mask1[1] = -1;
4943     Mask1[2] = PermMask[HiIndex^1];
4944     Mask1[3] = -1;
4945     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4946
4947     if (HiIndex >= 2) {
4948       Mask1[0] = PermMask[0];
4949       Mask1[1] = PermMask[1];
4950       Mask1[2] = HiIndex & 1 ? 6 : 4;
4951       Mask1[3] = HiIndex & 1 ? 4 : 6;
4952       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4953     } else {
4954       Mask1[0] = HiIndex & 1 ? 2 : 0;
4955       Mask1[1] = HiIndex & 1 ? 0 : 2;
4956       Mask1[2] = PermMask[2];
4957       Mask1[3] = PermMask[3];
4958       if (Mask1[2] >= 0)
4959         Mask1[2] += 4;
4960       if (Mask1[3] >= 0)
4961         Mask1[3] += 4;
4962       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4963     }
4964   }
4965
4966   // Break it into (shuffle shuffle_hi, shuffle_lo).
4967   Locs.clear();
4968   SmallVector<int,8> LoMask(4U, -1);
4969   SmallVector<int,8> HiMask(4U, -1);
4970
4971   SmallVector<int,8> *MaskPtr = &LoMask;
4972   unsigned MaskIdx = 0;
4973   unsigned LoIdx = 0;
4974   unsigned HiIdx = 2;
4975   for (unsigned i = 0; i != 4; ++i) {
4976     if (i == 2) {
4977       MaskPtr = &HiMask;
4978       MaskIdx = 1;
4979       LoIdx = 0;
4980       HiIdx = 2;
4981     }
4982     int Idx = PermMask[i];
4983     if (Idx < 0) {
4984       Locs[i] = std::make_pair(-1, -1);
4985     } else if (Idx < 4) {
4986       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4987       (*MaskPtr)[LoIdx] = Idx;
4988       LoIdx++;
4989     } else {
4990       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4991       (*MaskPtr)[HiIdx] = Idx;
4992       HiIdx++;
4993     }
4994   }
4995
4996   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4997   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4998   SmallVector<int, 8> MaskOps;
4999   for (unsigned i = 0; i != 4; ++i) {
5000     if (Locs[i].first == -1) {
5001       MaskOps.push_back(-1);
5002     } else {
5003       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5004       MaskOps.push_back(Idx);
5005     }
5006   }
5007   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5008 }
5009
5010 static
5011 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5012                         bool HasSSE2) {
5013   SDValue V1 = Op.getOperand(0);
5014   SDValue V2 = Op.getOperand(1);
5015   EVT VT = Op.getValueType();
5016
5017   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5018
5019   if (HasSSE2 && VT == MVT::v2f64)
5020     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5021
5022   // v4f32 or v4i32
5023   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5024 }
5025
5026 static
5027 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5028   SDValue V1 = Op.getOperand(0);
5029   SDValue V2 = Op.getOperand(1);
5030   EVT VT = Op.getValueType();
5031
5032   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5033          "unsupported shuffle type");
5034
5035   if (V2.getOpcode() == ISD::UNDEF)
5036     V2 = V1;
5037
5038   // v4i32 or v4f32
5039   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5040 }
5041
5042 SDValue
5043 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5044   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5045   SDValue V1 = Op.getOperand(0);
5046   SDValue V2 = Op.getOperand(1);
5047   EVT VT = Op.getValueType();
5048   DebugLoc dl = Op.getDebugLoc();
5049   unsigned NumElems = VT.getVectorNumElements();
5050   bool isMMX = VT.getSizeInBits() == 64;
5051   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5052   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5053   bool V1IsSplat = false;
5054   bool V2IsSplat = false;
5055   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5056   MachineFunction &MF = DAG.getMachineFunction();
5057   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5058
5059   if (isZeroShuffle(SVOp))
5060     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5061
5062   // Promote splats to v4f32.
5063   if (SVOp->isSplat()) {
5064     if (isMMX || NumElems < 4)
5065       return Op;
5066     return PromoteSplat(SVOp, DAG);
5067   }
5068
5069   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5070   // do it!
5071   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5072     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5073     if (NewOp.getNode())
5074       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5075                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5076   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5077     // FIXME: Figure out a cleaner way to do this.
5078     // Try to make use of movq to zero out the top part.
5079     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5080       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5081       if (NewOp.getNode()) {
5082         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5083           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5084                               DAG, Subtarget, dl);
5085       }
5086     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5087       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5088       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5089         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5090                             DAG, Subtarget, dl);
5091     }
5092   }
5093
5094   if (X86::isPSHUFDMask(SVOp)) {
5095     // The actual implementation will match the mask in the if above and then
5096     // during isel it can match several different instructions, not only pshufd
5097     // as its name says, sad but true, emulate the behavior for now...
5098     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5099         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5100
5101     if (OptForSize && HasSSE2 && X86::isUNPCKL_v_undef_Mask(SVOp) &&
5102         VT == MVT::v4i32)
5103       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5104
5105     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5106
5107     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5108       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5109
5110     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5111       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5112                                   TargetMask, DAG);
5113
5114     if (VT == MVT::v4f32)
5115       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5116                                   TargetMask, DAG);
5117   }
5118
5119   // Check if this can be converted into a logical shift.
5120   bool isLeft = false;
5121   unsigned ShAmt = 0;
5122   SDValue ShVal;
5123   bool isShift = getSubtarget()->hasSSE2() &&
5124     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5125   if (isShift && ShVal.hasOneUse()) {
5126     // If the shifted value has multiple uses, it may be cheaper to use
5127     // v_set0 + movlhps or movhlps, etc.
5128     EVT EltVT = VT.getVectorElementType();
5129     ShAmt *= EltVT.getSizeInBits();
5130     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5131   }
5132
5133   if (X86::isMOVLMask(SVOp)) {
5134     if (V1IsUndef)
5135       return V2;
5136     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5137       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5138     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5139       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5140         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5141
5142       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5143         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5144     }
5145   }
5146
5147   // FIXME: fold these into legal mask.
5148   if (!isMMX) {
5149     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5150       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5151
5152     if (X86::isMOVHLPSMask(SVOp))
5153       return getMOVHighToLow(Op, dl, DAG);
5154
5155     if (X86::isMOVSHDUPMask(SVOp) ||
5156         X86::isMOVSLDUPMask(SVOp) ||
5157         X86::isMOVHLPSMask(SVOp) ||
5158         X86::isMOVLPMask(SVOp))
5159       return Op;
5160   }
5161
5162   if (ShouldXformToMOVHLPS(SVOp) ||
5163       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5164     return CommuteVectorShuffle(SVOp, DAG);
5165
5166   if (isShift) {
5167     // No better options. Use a vshl / vsrl.
5168     EVT EltVT = VT.getVectorElementType();
5169     ShAmt *= EltVT.getSizeInBits();
5170     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5171   }
5172
5173   bool Commuted = false;
5174   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5175   // 1,1,1,1 -> v8i16 though.
5176   V1IsSplat = isSplatVector(V1.getNode());
5177   V2IsSplat = isSplatVector(V2.getNode());
5178
5179   // Canonicalize the splat or undef, if present, to be on the RHS.
5180   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5181     Op = CommuteVectorShuffle(SVOp, DAG);
5182     SVOp = cast<ShuffleVectorSDNode>(Op);
5183     V1 = SVOp->getOperand(0);
5184     V2 = SVOp->getOperand(1);
5185     std::swap(V1IsSplat, V2IsSplat);
5186     std::swap(V1IsUndef, V2IsUndef);
5187     Commuted = true;
5188   }
5189
5190   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5191     // Shuffling low element of v1 into undef, just return v1.
5192     if (V2IsUndef)
5193       return V1;
5194     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5195     // the instruction selector will not match, so get a canonical MOVL with
5196     // swapped operands to undo the commute.
5197     return getMOVL(DAG, dl, VT, V2, V1);
5198   }
5199
5200   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
5201       X86::isUNPCKH_v_undef_Mask(SVOp) ||
5202       X86::isUNPCKLMask(SVOp) ||
5203       X86::isUNPCKHMask(SVOp))
5204     return Op;
5205
5206   if (V2IsSplat) {
5207     // Normalize mask so all entries that point to V2 points to its first
5208     // element then try to match unpck{h|l} again. If match, return a
5209     // new vector_shuffle with the corrected mask.
5210     SDValue NewMask = NormalizeMask(SVOp, DAG);
5211     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5212     if (NSVOp != SVOp) {
5213       if (X86::isUNPCKLMask(NSVOp, true)) {
5214         return NewMask;
5215       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5216         return NewMask;
5217       }
5218     }
5219   }
5220
5221   if (Commuted) {
5222     // Commute is back and try unpck* again.
5223     // FIXME: this seems wrong.
5224     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5225     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5226     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
5227         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
5228         X86::isUNPCKLMask(NewSVOp) ||
5229         X86::isUNPCKHMask(NewSVOp))
5230       return NewOp;
5231   }
5232
5233   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5234
5235   // Normalize the node to match x86 shuffle ops if needed
5236   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5237     return CommuteVectorShuffle(SVOp, DAG);
5238
5239   // Check for legal shuffle and return?
5240   SmallVector<int, 16> PermMask;
5241   SVOp->getMask(PermMask);
5242   if (isShuffleMaskLegal(PermMask, VT))
5243     return Op;
5244
5245   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5246   if (VT == MVT::v8i16) {
5247     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5248     if (NewOp.getNode())
5249       return NewOp;
5250   }
5251
5252   if (VT == MVT::v16i8) {
5253     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5254     if (NewOp.getNode())
5255       return NewOp;
5256   }
5257
5258   // Handle all 4 wide cases with a number of shuffles except for MMX.
5259   if (NumElems == 4 && !isMMX)
5260     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5261
5262   return SDValue();
5263 }
5264
5265 SDValue
5266 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5267                                                 SelectionDAG &DAG) const {
5268   EVT VT = Op.getValueType();
5269   DebugLoc dl = Op.getDebugLoc();
5270   if (VT.getSizeInBits() == 8) {
5271     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5272                                     Op.getOperand(0), Op.getOperand(1));
5273     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5274                                     DAG.getValueType(VT));
5275     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5276   } else if (VT.getSizeInBits() == 16) {
5277     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5278     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5279     if (Idx == 0)
5280       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5281                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5282                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5283                                                  MVT::v4i32,
5284                                                  Op.getOperand(0)),
5285                                      Op.getOperand(1)));
5286     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5287                                     Op.getOperand(0), Op.getOperand(1));
5288     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5289                                     DAG.getValueType(VT));
5290     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5291   } else if (VT == MVT::f32) {
5292     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5293     // the result back to FR32 register. It's only worth matching if the
5294     // result has a single use which is a store or a bitcast to i32.  And in
5295     // the case of a store, it's not worth it if the index is a constant 0,
5296     // because a MOVSSmr can be used instead, which is smaller and faster.
5297     if (!Op.hasOneUse())
5298       return SDValue();
5299     SDNode *User = *Op.getNode()->use_begin();
5300     if ((User->getOpcode() != ISD::STORE ||
5301          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5302           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5303         (User->getOpcode() != ISD::BIT_CONVERT ||
5304          User->getValueType(0) != MVT::i32))
5305       return SDValue();
5306     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5307                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5308                                               Op.getOperand(0)),
5309                                               Op.getOperand(1));
5310     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5311   } else if (VT == MVT::i32) {
5312     // ExtractPS works with constant index.
5313     if (isa<ConstantSDNode>(Op.getOperand(1)))
5314       return Op;
5315   }
5316   return SDValue();
5317 }
5318
5319
5320 SDValue
5321 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5322                                            SelectionDAG &DAG) const {
5323   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5324     return SDValue();
5325
5326   if (Subtarget->hasSSE41()) {
5327     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5328     if (Res.getNode())
5329       return Res;
5330   }
5331
5332   EVT VT = Op.getValueType();
5333   DebugLoc dl = Op.getDebugLoc();
5334   // TODO: handle v16i8.
5335   if (VT.getSizeInBits() == 16) {
5336     SDValue Vec = Op.getOperand(0);
5337     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5338     if (Idx == 0)
5339       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5340                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5341                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5342                                                  MVT::v4i32, Vec),
5343                                      Op.getOperand(1)));
5344     // Transform it so it match pextrw which produces a 32-bit result.
5345     EVT EltVT = MVT::i32;
5346     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5347                                     Op.getOperand(0), Op.getOperand(1));
5348     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5349                                     DAG.getValueType(VT));
5350     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5351   } else if (VT.getSizeInBits() == 32) {
5352     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5353     if (Idx == 0)
5354       return Op;
5355
5356     // SHUFPS the element to the lowest double word, then movss.
5357     int Mask[4] = { Idx, -1, -1, -1 };
5358     EVT VVT = Op.getOperand(0).getValueType();
5359     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5360                                        DAG.getUNDEF(VVT), Mask);
5361     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5362                        DAG.getIntPtrConstant(0));
5363   } else if (VT.getSizeInBits() == 64) {
5364     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5365     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5366     //        to match extract_elt for f64.
5367     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5368     if (Idx == 0)
5369       return Op;
5370
5371     // UNPCKHPD the element to the lowest double word, then movsd.
5372     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5373     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5374     int Mask[2] = { 1, -1 };
5375     EVT VVT = Op.getOperand(0).getValueType();
5376     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5377                                        DAG.getUNDEF(VVT), Mask);
5378     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5379                        DAG.getIntPtrConstant(0));
5380   }
5381
5382   return SDValue();
5383 }
5384
5385 SDValue
5386 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5387                                                SelectionDAG &DAG) const {
5388   EVT VT = Op.getValueType();
5389   EVT EltVT = VT.getVectorElementType();
5390   DebugLoc dl = Op.getDebugLoc();
5391
5392   SDValue N0 = Op.getOperand(0);
5393   SDValue N1 = Op.getOperand(1);
5394   SDValue N2 = Op.getOperand(2);
5395
5396   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5397       isa<ConstantSDNode>(N2)) {
5398     unsigned Opc;
5399     if (VT == MVT::v8i16)
5400       Opc = X86ISD::PINSRW;
5401     else if (VT == MVT::v4i16)
5402       Opc = X86ISD::MMX_PINSRW;
5403     else if (VT == MVT::v16i8)
5404       Opc = X86ISD::PINSRB;
5405     else
5406       Opc = X86ISD::PINSRB;
5407
5408     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5409     // argument.
5410     if (N1.getValueType() != MVT::i32)
5411       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5412     if (N2.getValueType() != MVT::i32)
5413       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5414     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5415   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5416     // Bits [7:6] of the constant are the source select.  This will always be
5417     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5418     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5419     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5420     // Bits [5:4] of the constant are the destination select.  This is the
5421     //  value of the incoming immediate.
5422     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5423     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5424     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5425     // Create this as a scalar to vector..
5426     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5427     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5428   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5429     // PINSR* works with constant index.
5430     return Op;
5431   }
5432   return SDValue();
5433 }
5434
5435 SDValue
5436 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5437   EVT VT = Op.getValueType();
5438   EVT EltVT = VT.getVectorElementType();
5439
5440   if (Subtarget->hasSSE41())
5441     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5442
5443   if (EltVT == MVT::i8)
5444     return SDValue();
5445
5446   DebugLoc dl = Op.getDebugLoc();
5447   SDValue N0 = Op.getOperand(0);
5448   SDValue N1 = Op.getOperand(1);
5449   SDValue N2 = Op.getOperand(2);
5450
5451   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5452     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5453     // as its second argument.
5454     if (N1.getValueType() != MVT::i32)
5455       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5456     if (N2.getValueType() != MVT::i32)
5457       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5458     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5459                        dl, VT, N0, N1, N2);
5460   }
5461   return SDValue();
5462 }
5463
5464 SDValue
5465 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5466   DebugLoc dl = Op.getDebugLoc();
5467
5468   if (Op.getValueType() == MVT::v1i64 &&
5469       Op.getOperand(0).getValueType() == MVT::i64)
5470     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5471
5472   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5473   EVT VT = MVT::v2i32;
5474   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5475   default: break;
5476   case MVT::v16i8:
5477   case MVT::v8i16:
5478     VT = MVT::v4i32;
5479     break;
5480   }
5481   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5482                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5483 }
5484
5485 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5486 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5487 // one of the above mentioned nodes. It has to be wrapped because otherwise
5488 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5489 // be used to form addressing mode. These wrapped nodes will be selected
5490 // into MOV32ri.
5491 SDValue
5492 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5493   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5494
5495   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5496   // global base reg.
5497   unsigned char OpFlag = 0;
5498   unsigned WrapperKind = X86ISD::Wrapper;
5499   CodeModel::Model M = getTargetMachine().getCodeModel();
5500
5501   if (Subtarget->isPICStyleRIPRel() &&
5502       (M == CodeModel::Small || M == CodeModel::Kernel))
5503     WrapperKind = X86ISD::WrapperRIP;
5504   else if (Subtarget->isPICStyleGOT())
5505     OpFlag = X86II::MO_GOTOFF;
5506   else if (Subtarget->isPICStyleStubPIC())
5507     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5508
5509   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5510                                              CP->getAlignment(),
5511                                              CP->getOffset(), OpFlag);
5512   DebugLoc DL = CP->getDebugLoc();
5513   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5514   // With PIC, the address is actually $g + Offset.
5515   if (OpFlag) {
5516     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5517                          DAG.getNode(X86ISD::GlobalBaseReg,
5518                                      DebugLoc(), getPointerTy()),
5519                          Result);
5520   }
5521
5522   return Result;
5523 }
5524
5525 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5526   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5527
5528   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5529   // global base reg.
5530   unsigned char OpFlag = 0;
5531   unsigned WrapperKind = X86ISD::Wrapper;
5532   CodeModel::Model M = getTargetMachine().getCodeModel();
5533
5534   if (Subtarget->isPICStyleRIPRel() &&
5535       (M == CodeModel::Small || M == CodeModel::Kernel))
5536     WrapperKind = X86ISD::WrapperRIP;
5537   else if (Subtarget->isPICStyleGOT())
5538     OpFlag = X86II::MO_GOTOFF;
5539   else if (Subtarget->isPICStyleStubPIC())
5540     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5541
5542   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5543                                           OpFlag);
5544   DebugLoc DL = JT->getDebugLoc();
5545   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5546
5547   // With PIC, the address is actually $g + Offset.
5548   if (OpFlag) {
5549     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5550                          DAG.getNode(X86ISD::GlobalBaseReg,
5551                                      DebugLoc(), getPointerTy()),
5552                          Result);
5553   }
5554
5555   return Result;
5556 }
5557
5558 SDValue
5559 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5560   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5561
5562   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5563   // global base reg.
5564   unsigned char OpFlag = 0;
5565   unsigned WrapperKind = X86ISD::Wrapper;
5566   CodeModel::Model M = getTargetMachine().getCodeModel();
5567
5568   if (Subtarget->isPICStyleRIPRel() &&
5569       (M == CodeModel::Small || M == CodeModel::Kernel))
5570     WrapperKind = X86ISD::WrapperRIP;
5571   else if (Subtarget->isPICStyleGOT())
5572     OpFlag = X86II::MO_GOTOFF;
5573   else if (Subtarget->isPICStyleStubPIC())
5574     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5575
5576   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5577
5578   DebugLoc DL = Op.getDebugLoc();
5579   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5580
5581
5582   // With PIC, the address is actually $g + Offset.
5583   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5584       !Subtarget->is64Bit()) {
5585     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5586                          DAG.getNode(X86ISD::GlobalBaseReg,
5587                                      DebugLoc(), getPointerTy()),
5588                          Result);
5589   }
5590
5591   return Result;
5592 }
5593
5594 SDValue
5595 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5596   // Create the TargetBlockAddressAddress node.
5597   unsigned char OpFlags =
5598     Subtarget->ClassifyBlockAddressReference();
5599   CodeModel::Model M = getTargetMachine().getCodeModel();
5600   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5601   DebugLoc dl = Op.getDebugLoc();
5602   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5603                                        /*isTarget=*/true, OpFlags);
5604
5605   if (Subtarget->isPICStyleRIPRel() &&
5606       (M == CodeModel::Small || M == CodeModel::Kernel))
5607     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5608   else
5609     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5610
5611   // With PIC, the address is actually $g + Offset.
5612   if (isGlobalRelativeToPICBase(OpFlags)) {
5613     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5614                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5615                          Result);
5616   }
5617
5618   return Result;
5619 }
5620
5621 SDValue
5622 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5623                                       int64_t Offset,
5624                                       SelectionDAG &DAG) const {
5625   // Create the TargetGlobalAddress node, folding in the constant
5626   // offset if it is legal.
5627   unsigned char OpFlags =
5628     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5629   CodeModel::Model M = getTargetMachine().getCodeModel();
5630   SDValue Result;
5631   if (OpFlags == X86II::MO_NO_FLAG &&
5632       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5633     // A direct static reference to a global.
5634     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5635     Offset = 0;
5636   } else {
5637     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5638   }
5639
5640   if (Subtarget->isPICStyleRIPRel() &&
5641       (M == CodeModel::Small || M == CodeModel::Kernel))
5642     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5643   else
5644     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5645
5646   // With PIC, the address is actually $g + Offset.
5647   if (isGlobalRelativeToPICBase(OpFlags)) {
5648     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5649                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5650                          Result);
5651   }
5652
5653   // For globals that require a load from a stub to get the address, emit the
5654   // load.
5655   if (isGlobalStubReference(OpFlags))
5656     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5657                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5658
5659   // If there was a non-zero offset that we didn't fold, create an explicit
5660   // addition for it.
5661   if (Offset != 0)
5662     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5663                          DAG.getConstant(Offset, getPointerTy()));
5664
5665   return Result;
5666 }
5667
5668 SDValue
5669 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5670   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5671   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5672   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5673 }
5674
5675 static SDValue
5676 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5677            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5678            unsigned char OperandFlags) {
5679   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5680   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5681   DebugLoc dl = GA->getDebugLoc();
5682   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5683                                            GA->getValueType(0),
5684                                            GA->getOffset(),
5685                                            OperandFlags);
5686   if (InFlag) {
5687     SDValue Ops[] = { Chain,  TGA, *InFlag };
5688     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5689   } else {
5690     SDValue Ops[]  = { Chain, TGA };
5691     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5692   }
5693
5694   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5695   MFI->setAdjustsStack(true);
5696
5697   SDValue Flag = Chain.getValue(1);
5698   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5699 }
5700
5701 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5702 static SDValue
5703 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5704                                 const EVT PtrVT) {
5705   SDValue InFlag;
5706   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5707   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5708                                      DAG.getNode(X86ISD::GlobalBaseReg,
5709                                                  DebugLoc(), PtrVT), InFlag);
5710   InFlag = Chain.getValue(1);
5711
5712   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5713 }
5714
5715 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5716 static SDValue
5717 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5718                                 const EVT PtrVT) {
5719   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5720                     X86::RAX, X86II::MO_TLSGD);
5721 }
5722
5723 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5724 // "local exec" model.
5725 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5726                                    const EVT PtrVT, TLSModel::Model model,
5727                                    bool is64Bit) {
5728   DebugLoc dl = GA->getDebugLoc();
5729   // Get the Thread Pointer
5730   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5731                              DebugLoc(), PtrVT,
5732                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5733                                              MVT::i32));
5734
5735   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5736                                       NULL, 0, false, false, 0);
5737
5738   unsigned char OperandFlags = 0;
5739   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5740   // initialexec.
5741   unsigned WrapperKind = X86ISD::Wrapper;
5742   if (model == TLSModel::LocalExec) {
5743     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5744   } else if (is64Bit) {
5745     assert(model == TLSModel::InitialExec);
5746     OperandFlags = X86II::MO_GOTTPOFF;
5747     WrapperKind = X86ISD::WrapperRIP;
5748   } else {
5749     assert(model == TLSModel::InitialExec);
5750     OperandFlags = X86II::MO_INDNTPOFF;
5751   }
5752
5753   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5754   // exec)
5755   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5756                                            GA->getValueType(0),
5757                                            GA->getOffset(), OperandFlags);
5758   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5759
5760   if (model == TLSModel::InitialExec)
5761     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5762                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5763
5764   // The address of the thread local variable is the add of the thread
5765   // pointer with the offset of the variable.
5766   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5767 }
5768
5769 SDValue
5770 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5771
5772   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5773   const GlobalValue *GV = GA->getGlobal();
5774
5775   if (Subtarget->isTargetELF()) {
5776     // TODO: implement the "local dynamic" model
5777     // TODO: implement the "initial exec"model for pic executables
5778
5779     // If GV is an alias then use the aliasee for determining
5780     // thread-localness.
5781     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5782       GV = GA->resolveAliasedGlobal(false);
5783
5784     TLSModel::Model model
5785       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5786
5787     switch (model) {
5788       case TLSModel::GeneralDynamic:
5789       case TLSModel::LocalDynamic: // not implemented
5790         if (Subtarget->is64Bit())
5791           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5792         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5793
5794       case TLSModel::InitialExec:
5795       case TLSModel::LocalExec:
5796         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5797                                    Subtarget->is64Bit());
5798     }
5799   } else if (Subtarget->isTargetDarwin()) {
5800     // Darwin only has one model of TLS.  Lower to that.
5801     unsigned char OpFlag = 0;
5802     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5803                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5804
5805     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5806     // global base reg.
5807     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5808                   !Subtarget->is64Bit();
5809     if (PIC32)
5810       OpFlag = X86II::MO_TLVP_PIC_BASE;
5811     else
5812       OpFlag = X86II::MO_TLVP;
5813     DebugLoc DL = Op.getDebugLoc();
5814     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5815                                                 getPointerTy(),
5816                                                 GA->getOffset(), OpFlag);
5817     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5818
5819     // With PIC32, the address is actually $g + Offset.
5820     if (PIC32)
5821       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5822                            DAG.getNode(X86ISD::GlobalBaseReg,
5823                                        DebugLoc(), getPointerTy()),
5824                            Offset);
5825
5826     // Lowering the machine isd will make sure everything is in the right
5827     // location.
5828     SDValue Args[] = { Offset };
5829     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5830
5831     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5832     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5833     MFI->setAdjustsStack(true);
5834
5835     // And our return value (tls address) is in the standard call return value
5836     // location.
5837     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5838     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5839   }
5840
5841   assert(false &&
5842          "TLS not implemented for this target.");
5843
5844   llvm_unreachable("Unreachable");
5845   return SDValue();
5846 }
5847
5848
5849 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5850 /// take a 2 x i32 value to shift plus a shift amount.
5851 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5852   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5853   EVT VT = Op.getValueType();
5854   unsigned VTBits = VT.getSizeInBits();
5855   DebugLoc dl = Op.getDebugLoc();
5856   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5857   SDValue ShOpLo = Op.getOperand(0);
5858   SDValue ShOpHi = Op.getOperand(1);
5859   SDValue ShAmt  = Op.getOperand(2);
5860   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5861                                      DAG.getConstant(VTBits - 1, MVT::i8))
5862                        : DAG.getConstant(0, VT);
5863
5864   SDValue Tmp2, Tmp3;
5865   if (Op.getOpcode() == ISD::SHL_PARTS) {
5866     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5867     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5868   } else {
5869     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5870     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5871   }
5872
5873   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5874                                 DAG.getConstant(VTBits, MVT::i8));
5875   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5876                              AndNode, DAG.getConstant(0, MVT::i8));
5877
5878   SDValue Hi, Lo;
5879   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5880   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5881   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5882
5883   if (Op.getOpcode() == ISD::SHL_PARTS) {
5884     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5885     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5886   } else {
5887     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5888     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5889   }
5890
5891   SDValue Ops[2] = { Lo, Hi };
5892   return DAG.getMergeValues(Ops, 2, dl);
5893 }
5894
5895 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5896                                            SelectionDAG &DAG) const {
5897   EVT SrcVT = Op.getOperand(0).getValueType();
5898
5899   if (SrcVT.isVector()) {
5900     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5901       return Op;
5902     }
5903     return SDValue();
5904   }
5905
5906   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5907          "Unknown SINT_TO_FP to lower!");
5908
5909   // These are really Legal; return the operand so the caller accepts it as
5910   // Legal.
5911   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5912     return Op;
5913   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5914       Subtarget->is64Bit()) {
5915     return Op;
5916   }
5917
5918   DebugLoc dl = Op.getDebugLoc();
5919   unsigned Size = SrcVT.getSizeInBits()/8;
5920   MachineFunction &MF = DAG.getMachineFunction();
5921   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5922   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5923   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5924                                StackSlot,
5925                                PseudoSourceValue::getFixedStack(SSFI), 0,
5926                                false, false, 0);
5927   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5928 }
5929
5930 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5931                                      SDValue StackSlot,
5932                                      SelectionDAG &DAG) const {
5933   // Build the FILD
5934   DebugLoc dl = Op.getDebugLoc();
5935   SDVTList Tys;
5936   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5937   if (useSSE)
5938     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5939   else
5940     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5941   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5942   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5943                                Tys, Ops, array_lengthof(Ops));
5944
5945   if (useSSE) {
5946     Chain = Result.getValue(1);
5947     SDValue InFlag = Result.getValue(2);
5948
5949     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5950     // shouldn't be necessary except that RFP cannot be live across
5951     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5952     MachineFunction &MF = DAG.getMachineFunction();
5953     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5954     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5955     Tys = DAG.getVTList(MVT::Other);
5956     SDValue Ops[] = {
5957       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5958     };
5959     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5960     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5961                          PseudoSourceValue::getFixedStack(SSFI), 0,
5962                          false, false, 0);
5963   }
5964
5965   return Result;
5966 }
5967
5968 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5969 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5970                                                SelectionDAG &DAG) const {
5971   // This algorithm is not obvious. Here it is in C code, more or less:
5972   /*
5973     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5974       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5975       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5976
5977       // Copy ints to xmm registers.
5978       __m128i xh = _mm_cvtsi32_si128( hi );
5979       __m128i xl = _mm_cvtsi32_si128( lo );
5980
5981       // Combine into low half of a single xmm register.
5982       __m128i x = _mm_unpacklo_epi32( xh, xl );
5983       __m128d d;
5984       double sd;
5985
5986       // Merge in appropriate exponents to give the integer bits the right
5987       // magnitude.
5988       x = _mm_unpacklo_epi32( x, exp );
5989
5990       // Subtract away the biases to deal with the IEEE-754 double precision
5991       // implicit 1.
5992       d = _mm_sub_pd( (__m128d) x, bias );
5993
5994       // All conversions up to here are exact. The correctly rounded result is
5995       // calculated using the current rounding mode using the following
5996       // horizontal add.
5997       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5998       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5999                                 // store doesn't really need to be here (except
6000                                 // maybe to zero the other double)
6001       return sd;
6002     }
6003   */
6004
6005   DebugLoc dl = Op.getDebugLoc();
6006   LLVMContext *Context = DAG.getContext();
6007
6008   // Build some magic constants.
6009   std::vector<Constant*> CV0;
6010   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6011   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6012   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6013   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6014   Constant *C0 = ConstantVector::get(CV0);
6015   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6016
6017   std::vector<Constant*> CV1;
6018   CV1.push_back(
6019     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6020   CV1.push_back(
6021     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6022   Constant *C1 = ConstantVector::get(CV1);
6023   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6024
6025   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6026                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6027                                         Op.getOperand(0),
6028                                         DAG.getIntPtrConstant(1)));
6029   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6030                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6031                                         Op.getOperand(0),
6032                                         DAG.getIntPtrConstant(0)));
6033   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6034   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6035                               PseudoSourceValue::getConstantPool(), 0,
6036                               false, false, 16);
6037   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6038   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6039   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6040                               PseudoSourceValue::getConstantPool(), 0,
6041                               false, false, 16);
6042   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6043
6044   // Add the halves; easiest way is to swap them into another reg first.
6045   int ShufMask[2] = { 1, -1 };
6046   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6047                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6048   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6049   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6050                      DAG.getIntPtrConstant(0));
6051 }
6052
6053 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6054 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6055                                                SelectionDAG &DAG) const {
6056   DebugLoc dl = Op.getDebugLoc();
6057   // FP constant to bias correct the final result.
6058   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6059                                    MVT::f64);
6060
6061   // Load the 32-bit value into an XMM register.
6062   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6063                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6064                                          Op.getOperand(0),
6065                                          DAG.getIntPtrConstant(0)));
6066
6067   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6068                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6069                      DAG.getIntPtrConstant(0));
6070
6071   // Or the load with the bias.
6072   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6073                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6074                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6075                                                    MVT::v2f64, Load)),
6076                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6077                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6078                                                    MVT::v2f64, Bias)));
6079   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6080                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6081                    DAG.getIntPtrConstant(0));
6082
6083   // Subtract the bias.
6084   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6085
6086   // Handle final rounding.
6087   EVT DestVT = Op.getValueType();
6088
6089   if (DestVT.bitsLT(MVT::f64)) {
6090     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6091                        DAG.getIntPtrConstant(0));
6092   } else if (DestVT.bitsGT(MVT::f64)) {
6093     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6094   }
6095
6096   // Handle final rounding.
6097   return Sub;
6098 }
6099
6100 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6101                                            SelectionDAG &DAG) const {
6102   SDValue N0 = Op.getOperand(0);
6103   DebugLoc dl = Op.getDebugLoc();
6104
6105   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6106   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6107   // the optimization here.
6108   if (DAG.SignBitIsZero(N0))
6109     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6110
6111   EVT SrcVT = N0.getValueType();
6112   EVT DstVT = Op.getValueType();
6113   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6114     return LowerUINT_TO_FP_i64(Op, DAG);
6115   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6116     return LowerUINT_TO_FP_i32(Op, DAG);
6117
6118   // Make a 64-bit buffer, and use it to build an FILD.
6119   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6120   if (SrcVT == MVT::i32) {
6121     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6122     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6123                                      getPointerTy(), StackSlot, WordOff);
6124     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6125                                   StackSlot, NULL, 0, false, false, 0);
6126     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6127                                   OffsetSlot, NULL, 0, false, false, 0);
6128     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6129     return Fild;
6130   }
6131
6132   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6133   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6134                                 StackSlot, NULL, 0, false, false, 0);
6135   // For i64 source, we need to add the appropriate power of 2 if the input
6136   // was negative.  This is the same as the optimization in
6137   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6138   // we must be careful to do the computation in x87 extended precision, not
6139   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6140   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6141   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6142   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6143
6144   APInt FF(32, 0x5F800000ULL);
6145
6146   // Check whether the sign bit is set.
6147   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6148                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6149                                  ISD::SETLT);
6150
6151   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6152   SDValue FudgePtr = DAG.getConstantPool(
6153                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6154                                          getPointerTy());
6155
6156   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6157   SDValue Zero = DAG.getIntPtrConstant(0);
6158   SDValue Four = DAG.getIntPtrConstant(4);
6159   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6160                                Zero, Four);
6161   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6162
6163   // Load the value out, extending it from f32 to f80.
6164   // FIXME: Avoid the extend by constructing the right constant pool?
6165   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6166                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6167                                  0, MVT::f32, false, false, 4);
6168   // Extend everything to 80 bits to force it to be done on x87.
6169   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6170   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6171 }
6172
6173 std::pair<SDValue,SDValue> X86TargetLowering::
6174 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6175   DebugLoc dl = Op.getDebugLoc();
6176
6177   EVT DstTy = Op.getValueType();
6178
6179   if (!IsSigned) {
6180     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6181     DstTy = MVT::i64;
6182   }
6183
6184   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6185          DstTy.getSimpleVT() >= MVT::i16 &&
6186          "Unknown FP_TO_SINT to lower!");
6187
6188   // These are really Legal.
6189   if (DstTy == MVT::i32 &&
6190       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6191     return std::make_pair(SDValue(), SDValue());
6192   if (Subtarget->is64Bit() &&
6193       DstTy == MVT::i64 &&
6194       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6195     return std::make_pair(SDValue(), SDValue());
6196
6197   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6198   // stack slot.
6199   MachineFunction &MF = DAG.getMachineFunction();
6200   unsigned MemSize = DstTy.getSizeInBits()/8;
6201   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6202   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6203
6204   unsigned Opc;
6205   switch (DstTy.getSimpleVT().SimpleTy) {
6206   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6207   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6208   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6209   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6210   }
6211
6212   SDValue Chain = DAG.getEntryNode();
6213   SDValue Value = Op.getOperand(0);
6214   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6215     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6216     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6217                          PseudoSourceValue::getFixedStack(SSFI), 0,
6218                          false, false, 0);
6219     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6220     SDValue Ops[] = {
6221       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6222     };
6223     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6224     Chain = Value.getValue(1);
6225     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6226     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6227   }
6228
6229   // Build the FP_TO_INT*_IN_MEM
6230   SDValue Ops[] = { Chain, Value, StackSlot };
6231   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6232
6233   return std::make_pair(FIST, StackSlot);
6234 }
6235
6236 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6237                                            SelectionDAG &DAG) const {
6238   if (Op.getValueType().isVector()) {
6239     if (Op.getValueType() == MVT::v2i32 &&
6240         Op.getOperand(0).getValueType() == MVT::v2f64) {
6241       return Op;
6242     }
6243     return SDValue();
6244   }
6245
6246   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6247   SDValue FIST = Vals.first, StackSlot = Vals.second;
6248   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6249   if (FIST.getNode() == 0) return Op;
6250
6251   // Load the result.
6252   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6253                      FIST, StackSlot, NULL, 0, false, false, 0);
6254 }
6255
6256 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6257                                            SelectionDAG &DAG) const {
6258   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6259   SDValue FIST = Vals.first, StackSlot = Vals.second;
6260   assert(FIST.getNode() && "Unexpected failure");
6261
6262   // Load the result.
6263   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6264                      FIST, StackSlot, NULL, 0, false, false, 0);
6265 }
6266
6267 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6268                                      SelectionDAG &DAG) const {
6269   LLVMContext *Context = DAG.getContext();
6270   DebugLoc dl = Op.getDebugLoc();
6271   EVT VT = Op.getValueType();
6272   EVT EltVT = VT;
6273   if (VT.isVector())
6274     EltVT = VT.getVectorElementType();
6275   std::vector<Constant*> CV;
6276   if (EltVT == MVT::f64) {
6277     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6278     CV.push_back(C);
6279     CV.push_back(C);
6280   } else {
6281     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6282     CV.push_back(C);
6283     CV.push_back(C);
6284     CV.push_back(C);
6285     CV.push_back(C);
6286   }
6287   Constant *C = ConstantVector::get(CV);
6288   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6289   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6290                              PseudoSourceValue::getConstantPool(), 0,
6291                              false, false, 16);
6292   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6293 }
6294
6295 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6296   LLVMContext *Context = DAG.getContext();
6297   DebugLoc dl = Op.getDebugLoc();
6298   EVT VT = Op.getValueType();
6299   EVT EltVT = VT;
6300   if (VT.isVector())
6301     EltVT = VT.getVectorElementType();
6302   std::vector<Constant*> CV;
6303   if (EltVT == MVT::f64) {
6304     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6305     CV.push_back(C);
6306     CV.push_back(C);
6307   } else {
6308     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6309     CV.push_back(C);
6310     CV.push_back(C);
6311     CV.push_back(C);
6312     CV.push_back(C);
6313   }
6314   Constant *C = ConstantVector::get(CV);
6315   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6316   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6317                              PseudoSourceValue::getConstantPool(), 0,
6318                              false, false, 16);
6319   if (VT.isVector()) {
6320     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6321                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6322                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6323                                 Op.getOperand(0)),
6324                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6325   } else {
6326     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6327   }
6328 }
6329
6330 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6331   LLVMContext *Context = DAG.getContext();
6332   SDValue Op0 = Op.getOperand(0);
6333   SDValue Op1 = Op.getOperand(1);
6334   DebugLoc dl = Op.getDebugLoc();
6335   EVT VT = Op.getValueType();
6336   EVT SrcVT = Op1.getValueType();
6337
6338   // If second operand is smaller, extend it first.
6339   if (SrcVT.bitsLT(VT)) {
6340     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6341     SrcVT = VT;
6342   }
6343   // And if it is bigger, shrink it first.
6344   if (SrcVT.bitsGT(VT)) {
6345     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6346     SrcVT = VT;
6347   }
6348
6349   // At this point the operands and the result should have the same
6350   // type, and that won't be f80 since that is not custom lowered.
6351
6352   // First get the sign bit of second operand.
6353   std::vector<Constant*> CV;
6354   if (SrcVT == MVT::f64) {
6355     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6356     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6357   } else {
6358     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6359     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6360     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6361     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6362   }
6363   Constant *C = ConstantVector::get(CV);
6364   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6365   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6366                               PseudoSourceValue::getConstantPool(), 0,
6367                               false, false, 16);
6368   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6369
6370   // Shift sign bit right or left if the two operands have different types.
6371   if (SrcVT.bitsGT(VT)) {
6372     // Op0 is MVT::f32, Op1 is MVT::f64.
6373     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6374     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6375                           DAG.getConstant(32, MVT::i32));
6376     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6377     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6378                           DAG.getIntPtrConstant(0));
6379   }
6380
6381   // Clear first operand sign bit.
6382   CV.clear();
6383   if (VT == MVT::f64) {
6384     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6385     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6386   } else {
6387     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6388     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6389     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6390     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6391   }
6392   C = ConstantVector::get(CV);
6393   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6394   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6395                               PseudoSourceValue::getConstantPool(), 0,
6396                               false, false, 16);
6397   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6398
6399   // Or the value with the sign bit.
6400   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6401 }
6402
6403 /// Emit nodes that will be selected as "test Op0,Op0", or something
6404 /// equivalent.
6405 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6406                                     SelectionDAG &DAG) const {
6407   DebugLoc dl = Op.getDebugLoc();
6408
6409   // CF and OF aren't always set the way we want. Determine which
6410   // of these we need.
6411   bool NeedCF = false;
6412   bool NeedOF = false;
6413   switch (X86CC) {
6414   default: break;
6415   case X86::COND_A: case X86::COND_AE:
6416   case X86::COND_B: case X86::COND_BE:
6417     NeedCF = true;
6418     break;
6419   case X86::COND_G: case X86::COND_GE:
6420   case X86::COND_L: case X86::COND_LE:
6421   case X86::COND_O: case X86::COND_NO:
6422     NeedOF = true;
6423     break;
6424   }
6425
6426   // See if we can use the EFLAGS value from the operand instead of
6427   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6428   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6429   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6430     // Emit a CMP with 0, which is the TEST pattern.
6431     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6432                        DAG.getConstant(0, Op.getValueType()));
6433
6434   unsigned Opcode = 0;
6435   unsigned NumOperands = 0;
6436   switch (Op.getNode()->getOpcode()) {
6437   case ISD::ADD:
6438     // Due to an isel shortcoming, be conservative if this add is likely to be
6439     // selected as part of a load-modify-store instruction. When the root node
6440     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6441     // uses of other nodes in the match, such as the ADD in this case. This
6442     // leads to the ADD being left around and reselected, with the result being
6443     // two adds in the output.  Alas, even if none our users are stores, that
6444     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6445     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6446     // climbing the DAG back to the root, and it doesn't seem to be worth the
6447     // effort.
6448     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6449            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6450       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6451         goto default_case;
6452
6453     if (ConstantSDNode *C =
6454         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6455       // An add of one will be selected as an INC.
6456       if (C->getAPIntValue() == 1) {
6457         Opcode = X86ISD::INC;
6458         NumOperands = 1;
6459         break;
6460       }
6461
6462       // An add of negative one (subtract of one) will be selected as a DEC.
6463       if (C->getAPIntValue().isAllOnesValue()) {
6464         Opcode = X86ISD::DEC;
6465         NumOperands = 1;
6466         break;
6467       }
6468     }
6469
6470     // Otherwise use a regular EFLAGS-setting add.
6471     Opcode = X86ISD::ADD;
6472     NumOperands = 2;
6473     break;
6474   case ISD::AND: {
6475     // If the primary and result isn't used, don't bother using X86ISD::AND,
6476     // because a TEST instruction will be better.
6477     bool NonFlagUse = false;
6478     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6479            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6480       SDNode *User = *UI;
6481       unsigned UOpNo = UI.getOperandNo();
6482       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6483         // Look pass truncate.
6484         UOpNo = User->use_begin().getOperandNo();
6485         User = *User->use_begin();
6486       }
6487
6488       if (User->getOpcode() != ISD::BRCOND &&
6489           User->getOpcode() != ISD::SETCC &&
6490           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6491         NonFlagUse = true;
6492         break;
6493       }
6494     }
6495
6496     if (!NonFlagUse)
6497       break;
6498   }
6499     // FALL THROUGH
6500   case ISD::SUB:
6501   case ISD::OR:
6502   case ISD::XOR:
6503     // Due to the ISEL shortcoming noted above, be conservative if this op is
6504     // likely to be selected as part of a load-modify-store instruction.
6505     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6506            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6507       if (UI->getOpcode() == ISD::STORE)
6508         goto default_case;
6509
6510     // Otherwise use a regular EFLAGS-setting instruction.
6511     switch (Op.getNode()->getOpcode()) {
6512     default: llvm_unreachable("unexpected operator!");
6513     case ISD::SUB: Opcode = X86ISD::SUB; break;
6514     case ISD::OR:  Opcode = X86ISD::OR;  break;
6515     case ISD::XOR: Opcode = X86ISD::XOR; break;
6516     case ISD::AND: Opcode = X86ISD::AND; break;
6517     }
6518
6519     NumOperands = 2;
6520     break;
6521   case X86ISD::ADD:
6522   case X86ISD::SUB:
6523   case X86ISD::INC:
6524   case X86ISD::DEC:
6525   case X86ISD::OR:
6526   case X86ISD::XOR:
6527   case X86ISD::AND:
6528     return SDValue(Op.getNode(), 1);
6529   default:
6530   default_case:
6531     break;
6532   }
6533
6534   if (Opcode == 0)
6535     // Emit a CMP with 0, which is the TEST pattern.
6536     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6537                        DAG.getConstant(0, Op.getValueType()));
6538
6539   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6540   SmallVector<SDValue, 4> Ops;
6541   for (unsigned i = 0; i != NumOperands; ++i)
6542     Ops.push_back(Op.getOperand(i));
6543
6544   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6545   DAG.ReplaceAllUsesWith(Op, New);
6546   return SDValue(New.getNode(), 1);
6547 }
6548
6549 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6550 /// equivalent.
6551 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6552                                    SelectionDAG &DAG) const {
6553   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6554     if (C->getAPIntValue() == 0)
6555       return EmitTest(Op0, X86CC, DAG);
6556
6557   DebugLoc dl = Op0.getDebugLoc();
6558   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6559 }
6560
6561 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6562 /// if it's possible.
6563 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6564                                      DebugLoc dl, SelectionDAG &DAG) const {
6565   SDValue Op0 = And.getOperand(0);
6566   SDValue Op1 = And.getOperand(1);
6567   if (Op0.getOpcode() == ISD::TRUNCATE)
6568     Op0 = Op0.getOperand(0);
6569   if (Op1.getOpcode() == ISD::TRUNCATE)
6570     Op1 = Op1.getOperand(0);
6571
6572   SDValue LHS, RHS;
6573   if (Op1.getOpcode() == ISD::SHL)
6574     std::swap(Op0, Op1);
6575   if (Op0.getOpcode() == ISD::SHL) {
6576     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6577       if (And00C->getZExtValue() == 1) {
6578         // If we looked past a truncate, check that it's only truncating away
6579         // known zeros.
6580         unsigned BitWidth = Op0.getValueSizeInBits();
6581         unsigned AndBitWidth = And.getValueSizeInBits();
6582         if (BitWidth > AndBitWidth) {
6583           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6584           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6585           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6586             return SDValue();
6587         }
6588         LHS = Op1;
6589         RHS = Op0.getOperand(1);
6590       }
6591   } else if (Op1.getOpcode() == ISD::Constant) {
6592     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6593     SDValue AndLHS = Op0;
6594     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6595       LHS = AndLHS.getOperand(0);
6596       RHS = AndLHS.getOperand(1);
6597     }
6598   }
6599
6600   if (LHS.getNode()) {
6601     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6602     // instruction.  Since the shift amount is in-range-or-undefined, we know
6603     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6604     // the encoding for the i16 version is larger than the i32 version.
6605     // Also promote i16 to i32 for performance / code size reason.
6606     if (LHS.getValueType() == MVT::i8 ||
6607         LHS.getValueType() == MVT::i16)
6608       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6609
6610     // If the operand types disagree, extend the shift amount to match.  Since
6611     // BT ignores high bits (like shifts) we can use anyextend.
6612     if (LHS.getValueType() != RHS.getValueType())
6613       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6614
6615     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6616     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6617     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6618                        DAG.getConstant(Cond, MVT::i8), BT);
6619   }
6620
6621   return SDValue();
6622 }
6623
6624 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6625   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6626   SDValue Op0 = Op.getOperand(0);
6627   SDValue Op1 = Op.getOperand(1);
6628   DebugLoc dl = Op.getDebugLoc();
6629   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6630
6631   // Optimize to BT if possible.
6632   // Lower (X & (1 << N)) == 0 to BT(X, N).
6633   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6634   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6635   if (Op0.getOpcode() == ISD::AND &&
6636       Op0.hasOneUse() &&
6637       Op1.getOpcode() == ISD::Constant &&
6638       cast<ConstantSDNode>(Op1)->isNullValue() &&
6639       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6640     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6641     if (NewSetCC.getNode())
6642       return NewSetCC;
6643   }
6644
6645   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6646   if (Op0.getOpcode() == X86ISD::SETCC &&
6647       Op1.getOpcode() == ISD::Constant &&
6648       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6649        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6650       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6651     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6652     bool Invert = (CC == ISD::SETNE) ^
6653       cast<ConstantSDNode>(Op1)->isNullValue();
6654     if (Invert)
6655       CCode = X86::GetOppositeBranchCondition(CCode);
6656     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6657                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6658   }
6659
6660   bool isFP = Op1.getValueType().isFloatingPoint();
6661   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6662   if (X86CC == X86::COND_INVALID)
6663     return SDValue();
6664
6665   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6666
6667   // Use sbb x, x to materialize carry bit into a GPR.
6668   if (X86CC == X86::COND_B)
6669     return DAG.getNode(ISD::AND, dl, MVT::i8,
6670                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6671                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6672                        DAG.getConstant(1, MVT::i8));
6673
6674   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6675                      DAG.getConstant(X86CC, MVT::i8), Cond);
6676 }
6677
6678 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6679   SDValue Cond;
6680   SDValue Op0 = Op.getOperand(0);
6681   SDValue Op1 = Op.getOperand(1);
6682   SDValue CC = Op.getOperand(2);
6683   EVT VT = Op.getValueType();
6684   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6685   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6686   DebugLoc dl = Op.getDebugLoc();
6687
6688   if (isFP) {
6689     unsigned SSECC = 8;
6690     EVT VT0 = Op0.getValueType();
6691     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6692     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6693     bool Swap = false;
6694
6695     switch (SetCCOpcode) {
6696     default: break;
6697     case ISD::SETOEQ:
6698     case ISD::SETEQ:  SSECC = 0; break;
6699     case ISD::SETOGT:
6700     case ISD::SETGT: Swap = true; // Fallthrough
6701     case ISD::SETLT:
6702     case ISD::SETOLT: SSECC = 1; break;
6703     case ISD::SETOGE:
6704     case ISD::SETGE: Swap = true; // Fallthrough
6705     case ISD::SETLE:
6706     case ISD::SETOLE: SSECC = 2; break;
6707     case ISD::SETUO:  SSECC = 3; break;
6708     case ISD::SETUNE:
6709     case ISD::SETNE:  SSECC = 4; break;
6710     case ISD::SETULE: Swap = true;
6711     case ISD::SETUGE: SSECC = 5; break;
6712     case ISD::SETULT: Swap = true;
6713     case ISD::SETUGT: SSECC = 6; break;
6714     case ISD::SETO:   SSECC = 7; break;
6715     }
6716     if (Swap)
6717       std::swap(Op0, Op1);
6718
6719     // In the two special cases we can't handle, emit two comparisons.
6720     if (SSECC == 8) {
6721       if (SetCCOpcode == ISD::SETUEQ) {
6722         SDValue UNORD, EQ;
6723         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6724         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6725         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6726       }
6727       else if (SetCCOpcode == ISD::SETONE) {
6728         SDValue ORD, NEQ;
6729         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6730         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6731         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6732       }
6733       llvm_unreachable("Illegal FP comparison");
6734     }
6735     // Handle all other FP comparisons here.
6736     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6737   }
6738
6739   // We are handling one of the integer comparisons here.  Since SSE only has
6740   // GT and EQ comparisons for integer, swapping operands and multiple
6741   // operations may be required for some comparisons.
6742   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6743   bool Swap = false, Invert = false, FlipSigns = false;
6744
6745   switch (VT.getSimpleVT().SimpleTy) {
6746   default: break;
6747   case MVT::v8i8:
6748   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6749   case MVT::v4i16:
6750   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6751   case MVT::v2i32:
6752   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6753   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6754   }
6755
6756   switch (SetCCOpcode) {
6757   default: break;
6758   case ISD::SETNE:  Invert = true;
6759   case ISD::SETEQ:  Opc = EQOpc; break;
6760   case ISD::SETLT:  Swap = true;
6761   case ISD::SETGT:  Opc = GTOpc; break;
6762   case ISD::SETGE:  Swap = true;
6763   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6764   case ISD::SETULT: Swap = true;
6765   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6766   case ISD::SETUGE: Swap = true;
6767   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6768   }
6769   if (Swap)
6770     std::swap(Op0, Op1);
6771
6772   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6773   // bits of the inputs before performing those operations.
6774   if (FlipSigns) {
6775     EVT EltVT = VT.getVectorElementType();
6776     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6777                                       EltVT);
6778     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6779     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6780                                     SignBits.size());
6781     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6782     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6783   }
6784
6785   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6786
6787   // If the logical-not of the result is required, perform that now.
6788   if (Invert)
6789     Result = DAG.getNOT(dl, Result, VT);
6790
6791   return Result;
6792 }
6793
6794 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6795 static bool isX86LogicalCmp(SDValue Op) {
6796   unsigned Opc = Op.getNode()->getOpcode();
6797   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6798     return true;
6799   if (Op.getResNo() == 1 &&
6800       (Opc == X86ISD::ADD ||
6801        Opc == X86ISD::SUB ||
6802        Opc == X86ISD::SMUL ||
6803        Opc == X86ISD::UMUL ||
6804        Opc == X86ISD::INC ||
6805        Opc == X86ISD::DEC ||
6806        Opc == X86ISD::OR ||
6807        Opc == X86ISD::XOR ||
6808        Opc == X86ISD::AND))
6809     return true;
6810
6811   return false;
6812 }
6813
6814 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6815   bool addTest = true;
6816   SDValue Cond  = Op.getOperand(0);
6817   DebugLoc dl = Op.getDebugLoc();
6818   SDValue CC;
6819
6820   if (Cond.getOpcode() == ISD::SETCC) {
6821     SDValue NewCond = LowerSETCC(Cond, DAG);
6822     if (NewCond.getNode())
6823       Cond = NewCond;
6824   }
6825
6826   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6827   SDValue Op1 = Op.getOperand(1);
6828   SDValue Op2 = Op.getOperand(2);
6829   if (Cond.getOpcode() == X86ISD::SETCC &&
6830       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6831     SDValue Cmp = Cond.getOperand(1);
6832     if (Cmp.getOpcode() == X86ISD::CMP) {
6833       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6834       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6835       ConstantSDNode *RHSC =
6836         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6837       if (N1C && N1C->isAllOnesValue() &&
6838           N2C && N2C->isNullValue() &&
6839           RHSC && RHSC->isNullValue()) {
6840         SDValue CmpOp0 = Cmp.getOperand(0);
6841         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6842                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6843         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6844                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6845       }
6846     }
6847   }
6848
6849   // Look pass (and (setcc_carry (cmp ...)), 1).
6850   if (Cond.getOpcode() == ISD::AND &&
6851       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6852     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6853     if (C && C->getAPIntValue() == 1)
6854       Cond = Cond.getOperand(0);
6855   }
6856
6857   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6858   // setting operand in place of the X86ISD::SETCC.
6859   if (Cond.getOpcode() == X86ISD::SETCC ||
6860       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6861     CC = Cond.getOperand(0);
6862
6863     SDValue Cmp = Cond.getOperand(1);
6864     unsigned Opc = Cmp.getOpcode();
6865     EVT VT = Op.getValueType();
6866
6867     bool IllegalFPCMov = false;
6868     if (VT.isFloatingPoint() && !VT.isVector() &&
6869         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6870       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6871
6872     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6873         Opc == X86ISD::BT) { // FIXME
6874       Cond = Cmp;
6875       addTest = false;
6876     }
6877   }
6878
6879   if (addTest) {
6880     // Look pass the truncate.
6881     if (Cond.getOpcode() == ISD::TRUNCATE)
6882       Cond = Cond.getOperand(0);
6883
6884     // We know the result of AND is compared against zero. Try to match
6885     // it to BT.
6886     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6887       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6888       if (NewSetCC.getNode()) {
6889         CC = NewSetCC.getOperand(0);
6890         Cond = NewSetCC.getOperand(1);
6891         addTest = false;
6892       }
6893     }
6894   }
6895
6896   if (addTest) {
6897     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6898     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6899   }
6900
6901   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6902   // condition is true.
6903   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6904   SDValue Ops[] = { Op2, Op1, CC, Cond };
6905   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6906 }
6907
6908 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6909 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6910 // from the AND / OR.
6911 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6912   Opc = Op.getOpcode();
6913   if (Opc != ISD::OR && Opc != ISD::AND)
6914     return false;
6915   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6916           Op.getOperand(0).hasOneUse() &&
6917           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6918           Op.getOperand(1).hasOneUse());
6919 }
6920
6921 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6922 // 1 and that the SETCC node has a single use.
6923 static bool isXor1OfSetCC(SDValue Op) {
6924   if (Op.getOpcode() != ISD::XOR)
6925     return false;
6926   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6927   if (N1C && N1C->getAPIntValue() == 1) {
6928     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6929       Op.getOperand(0).hasOneUse();
6930   }
6931   return false;
6932 }
6933
6934 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6935   bool addTest = true;
6936   SDValue Chain = Op.getOperand(0);
6937   SDValue Cond  = Op.getOperand(1);
6938   SDValue Dest  = Op.getOperand(2);
6939   DebugLoc dl = Op.getDebugLoc();
6940   SDValue CC;
6941
6942   if (Cond.getOpcode() == ISD::SETCC) {
6943     SDValue NewCond = LowerSETCC(Cond, DAG);
6944     if (NewCond.getNode())
6945       Cond = NewCond;
6946   }
6947 #if 0
6948   // FIXME: LowerXALUO doesn't handle these!!
6949   else if (Cond.getOpcode() == X86ISD::ADD  ||
6950            Cond.getOpcode() == X86ISD::SUB  ||
6951            Cond.getOpcode() == X86ISD::SMUL ||
6952            Cond.getOpcode() == X86ISD::UMUL)
6953     Cond = LowerXALUO(Cond, DAG);
6954 #endif
6955
6956   // Look pass (and (setcc_carry (cmp ...)), 1).
6957   if (Cond.getOpcode() == ISD::AND &&
6958       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6959     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6960     if (C && C->getAPIntValue() == 1)
6961       Cond = Cond.getOperand(0);
6962   }
6963
6964   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6965   // setting operand in place of the X86ISD::SETCC.
6966   if (Cond.getOpcode() == X86ISD::SETCC ||
6967       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6968     CC = Cond.getOperand(0);
6969
6970     SDValue Cmp = Cond.getOperand(1);
6971     unsigned Opc = Cmp.getOpcode();
6972     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6973     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6974       Cond = Cmp;
6975       addTest = false;
6976     } else {
6977       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6978       default: break;
6979       case X86::COND_O:
6980       case X86::COND_B:
6981         // These can only come from an arithmetic instruction with overflow,
6982         // e.g. SADDO, UADDO.
6983         Cond = Cond.getNode()->getOperand(1);
6984         addTest = false;
6985         break;
6986       }
6987     }
6988   } else {
6989     unsigned CondOpc;
6990     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6991       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6992       if (CondOpc == ISD::OR) {
6993         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6994         // two branches instead of an explicit OR instruction with a
6995         // separate test.
6996         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6997             isX86LogicalCmp(Cmp)) {
6998           CC = Cond.getOperand(0).getOperand(0);
6999           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7000                               Chain, Dest, CC, Cmp);
7001           CC = Cond.getOperand(1).getOperand(0);
7002           Cond = Cmp;
7003           addTest = false;
7004         }
7005       } else { // ISD::AND
7006         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7007         // two branches instead of an explicit AND instruction with a
7008         // separate test. However, we only do this if this block doesn't
7009         // have a fall-through edge, because this requires an explicit
7010         // jmp when the condition is false.
7011         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7012             isX86LogicalCmp(Cmp) &&
7013             Op.getNode()->hasOneUse()) {
7014           X86::CondCode CCode =
7015             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7016           CCode = X86::GetOppositeBranchCondition(CCode);
7017           CC = DAG.getConstant(CCode, MVT::i8);
7018           SDNode *User = *Op.getNode()->use_begin();
7019           // Look for an unconditional branch following this conditional branch.
7020           // We need this because we need to reverse the successors in order
7021           // to implement FCMP_OEQ.
7022           if (User->getOpcode() == ISD::BR) {
7023             SDValue FalseBB = User->getOperand(1);
7024             SDNode *NewBR =
7025               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7026             assert(NewBR == User);
7027             (void)NewBR;
7028             Dest = FalseBB;
7029
7030             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7031                                 Chain, Dest, CC, Cmp);
7032             X86::CondCode CCode =
7033               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7034             CCode = X86::GetOppositeBranchCondition(CCode);
7035             CC = DAG.getConstant(CCode, MVT::i8);
7036             Cond = Cmp;
7037             addTest = false;
7038           }
7039         }
7040       }
7041     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7042       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7043       // It should be transformed during dag combiner except when the condition
7044       // is set by a arithmetics with overflow node.
7045       X86::CondCode CCode =
7046         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7047       CCode = X86::GetOppositeBranchCondition(CCode);
7048       CC = DAG.getConstant(CCode, MVT::i8);
7049       Cond = Cond.getOperand(0).getOperand(1);
7050       addTest = false;
7051     }
7052   }
7053
7054   if (addTest) {
7055     // Look pass the truncate.
7056     if (Cond.getOpcode() == ISD::TRUNCATE)
7057       Cond = Cond.getOperand(0);
7058
7059     // We know the result of AND is compared against zero. Try to match
7060     // it to BT.
7061     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7062       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7063       if (NewSetCC.getNode()) {
7064         CC = NewSetCC.getOperand(0);
7065         Cond = NewSetCC.getOperand(1);
7066         addTest = false;
7067       }
7068     }
7069   }
7070
7071   if (addTest) {
7072     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7073     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7074   }
7075   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7076                      Chain, Dest, CC, Cond);
7077 }
7078
7079
7080 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7081 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7082 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7083 // that the guard pages used by the OS virtual memory manager are allocated in
7084 // correct sequence.
7085 SDValue
7086 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7087                                            SelectionDAG &DAG) const {
7088   assert(Subtarget->isTargetCygMing() &&
7089          "This should be used only on Cygwin/Mingw targets");
7090   DebugLoc dl = Op.getDebugLoc();
7091
7092   // Get the inputs.
7093   SDValue Chain = Op.getOperand(0);
7094   SDValue Size  = Op.getOperand(1);
7095   // FIXME: Ensure alignment here
7096
7097   SDValue Flag;
7098
7099   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7100
7101   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7102   Flag = Chain.getValue(1);
7103
7104   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7105
7106   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7107   Flag = Chain.getValue(1);
7108
7109   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7110
7111   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7112   return DAG.getMergeValues(Ops1, 2, dl);
7113 }
7114
7115 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7116   MachineFunction &MF = DAG.getMachineFunction();
7117   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7118
7119   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7120   DebugLoc dl = Op.getDebugLoc();
7121
7122   if (!Subtarget->is64Bit()) {
7123     // vastart just stores the address of the VarArgsFrameIndex slot into the
7124     // memory location argument.
7125     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7126                                    getPointerTy());
7127     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7128                         false, false, 0);
7129   }
7130
7131   // __va_list_tag:
7132   //   gp_offset         (0 - 6 * 8)
7133   //   fp_offset         (48 - 48 + 8 * 16)
7134   //   overflow_arg_area (point to parameters coming in memory).
7135   //   reg_save_area
7136   SmallVector<SDValue, 8> MemOps;
7137   SDValue FIN = Op.getOperand(1);
7138   // Store gp_offset
7139   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7140                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7141                                                MVT::i32),
7142                                FIN, SV, 0, false, false, 0);
7143   MemOps.push_back(Store);
7144
7145   // Store fp_offset
7146   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7147                     FIN, DAG.getIntPtrConstant(4));
7148   Store = DAG.getStore(Op.getOperand(0), dl,
7149                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7150                                        MVT::i32),
7151                        FIN, SV, 4, false, false, 0);
7152   MemOps.push_back(Store);
7153
7154   // Store ptr to overflow_arg_area
7155   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7156                     FIN, DAG.getIntPtrConstant(4));
7157   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7158                                     getPointerTy());
7159   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7160                        false, false, 0);
7161   MemOps.push_back(Store);
7162
7163   // Store ptr to reg_save_area.
7164   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7165                     FIN, DAG.getIntPtrConstant(8));
7166   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7167                                     getPointerTy());
7168   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7169                        false, false, 0);
7170   MemOps.push_back(Store);
7171   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7172                      &MemOps[0], MemOps.size());
7173 }
7174
7175 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7176   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7177   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7178
7179   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7180   return SDValue();
7181 }
7182
7183 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7184   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7185   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7186   SDValue Chain = Op.getOperand(0);
7187   SDValue DstPtr = Op.getOperand(1);
7188   SDValue SrcPtr = Op.getOperand(2);
7189   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7190   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7191   DebugLoc dl = Op.getDebugLoc();
7192
7193   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7194                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7195                        false, DstSV, 0, SrcSV, 0);
7196 }
7197
7198 SDValue
7199 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7200   DebugLoc dl = Op.getDebugLoc();
7201   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7202   switch (IntNo) {
7203   default: return SDValue();    // Don't custom lower most intrinsics.
7204   // Comparison intrinsics.
7205   case Intrinsic::x86_sse_comieq_ss:
7206   case Intrinsic::x86_sse_comilt_ss:
7207   case Intrinsic::x86_sse_comile_ss:
7208   case Intrinsic::x86_sse_comigt_ss:
7209   case Intrinsic::x86_sse_comige_ss:
7210   case Intrinsic::x86_sse_comineq_ss:
7211   case Intrinsic::x86_sse_ucomieq_ss:
7212   case Intrinsic::x86_sse_ucomilt_ss:
7213   case Intrinsic::x86_sse_ucomile_ss:
7214   case Intrinsic::x86_sse_ucomigt_ss:
7215   case Intrinsic::x86_sse_ucomige_ss:
7216   case Intrinsic::x86_sse_ucomineq_ss:
7217   case Intrinsic::x86_sse2_comieq_sd:
7218   case Intrinsic::x86_sse2_comilt_sd:
7219   case Intrinsic::x86_sse2_comile_sd:
7220   case Intrinsic::x86_sse2_comigt_sd:
7221   case Intrinsic::x86_sse2_comige_sd:
7222   case Intrinsic::x86_sse2_comineq_sd:
7223   case Intrinsic::x86_sse2_ucomieq_sd:
7224   case Intrinsic::x86_sse2_ucomilt_sd:
7225   case Intrinsic::x86_sse2_ucomile_sd:
7226   case Intrinsic::x86_sse2_ucomigt_sd:
7227   case Intrinsic::x86_sse2_ucomige_sd:
7228   case Intrinsic::x86_sse2_ucomineq_sd: {
7229     unsigned Opc = 0;
7230     ISD::CondCode CC = ISD::SETCC_INVALID;
7231     switch (IntNo) {
7232     default: break;
7233     case Intrinsic::x86_sse_comieq_ss:
7234     case Intrinsic::x86_sse2_comieq_sd:
7235       Opc = X86ISD::COMI;
7236       CC = ISD::SETEQ;
7237       break;
7238     case Intrinsic::x86_sse_comilt_ss:
7239     case Intrinsic::x86_sse2_comilt_sd:
7240       Opc = X86ISD::COMI;
7241       CC = ISD::SETLT;
7242       break;
7243     case Intrinsic::x86_sse_comile_ss:
7244     case Intrinsic::x86_sse2_comile_sd:
7245       Opc = X86ISD::COMI;
7246       CC = ISD::SETLE;
7247       break;
7248     case Intrinsic::x86_sse_comigt_ss:
7249     case Intrinsic::x86_sse2_comigt_sd:
7250       Opc = X86ISD::COMI;
7251       CC = ISD::SETGT;
7252       break;
7253     case Intrinsic::x86_sse_comige_ss:
7254     case Intrinsic::x86_sse2_comige_sd:
7255       Opc = X86ISD::COMI;
7256       CC = ISD::SETGE;
7257       break;
7258     case Intrinsic::x86_sse_comineq_ss:
7259     case Intrinsic::x86_sse2_comineq_sd:
7260       Opc = X86ISD::COMI;
7261       CC = ISD::SETNE;
7262       break;
7263     case Intrinsic::x86_sse_ucomieq_ss:
7264     case Intrinsic::x86_sse2_ucomieq_sd:
7265       Opc = X86ISD::UCOMI;
7266       CC = ISD::SETEQ;
7267       break;
7268     case Intrinsic::x86_sse_ucomilt_ss:
7269     case Intrinsic::x86_sse2_ucomilt_sd:
7270       Opc = X86ISD::UCOMI;
7271       CC = ISD::SETLT;
7272       break;
7273     case Intrinsic::x86_sse_ucomile_ss:
7274     case Intrinsic::x86_sse2_ucomile_sd:
7275       Opc = X86ISD::UCOMI;
7276       CC = ISD::SETLE;
7277       break;
7278     case Intrinsic::x86_sse_ucomigt_ss:
7279     case Intrinsic::x86_sse2_ucomigt_sd:
7280       Opc = X86ISD::UCOMI;
7281       CC = ISD::SETGT;
7282       break;
7283     case Intrinsic::x86_sse_ucomige_ss:
7284     case Intrinsic::x86_sse2_ucomige_sd:
7285       Opc = X86ISD::UCOMI;
7286       CC = ISD::SETGE;
7287       break;
7288     case Intrinsic::x86_sse_ucomineq_ss:
7289     case Intrinsic::x86_sse2_ucomineq_sd:
7290       Opc = X86ISD::UCOMI;
7291       CC = ISD::SETNE;
7292       break;
7293     }
7294
7295     SDValue LHS = Op.getOperand(1);
7296     SDValue RHS = Op.getOperand(2);
7297     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7298     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7299     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7300     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7301                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7302     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7303   }
7304   // ptest and testp intrinsics. The intrinsic these come from are designed to
7305   // return an integer value, not just an instruction so lower it to the ptest
7306   // or testp pattern and a setcc for the result.
7307   case Intrinsic::x86_sse41_ptestz:
7308   case Intrinsic::x86_sse41_ptestc:
7309   case Intrinsic::x86_sse41_ptestnzc:
7310   case Intrinsic::x86_avx_ptestz_256:
7311   case Intrinsic::x86_avx_ptestc_256:
7312   case Intrinsic::x86_avx_ptestnzc_256:
7313   case Intrinsic::x86_avx_vtestz_ps:
7314   case Intrinsic::x86_avx_vtestc_ps:
7315   case Intrinsic::x86_avx_vtestnzc_ps:
7316   case Intrinsic::x86_avx_vtestz_pd:
7317   case Intrinsic::x86_avx_vtestc_pd:
7318   case Intrinsic::x86_avx_vtestnzc_pd:
7319   case Intrinsic::x86_avx_vtestz_ps_256:
7320   case Intrinsic::x86_avx_vtestc_ps_256:
7321   case Intrinsic::x86_avx_vtestnzc_ps_256:
7322   case Intrinsic::x86_avx_vtestz_pd_256:
7323   case Intrinsic::x86_avx_vtestc_pd_256:
7324   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7325     bool IsTestPacked = false;
7326     unsigned X86CC = 0;
7327     switch (IntNo) {
7328     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7329     case Intrinsic::x86_avx_vtestz_ps:
7330     case Intrinsic::x86_avx_vtestz_pd:
7331     case Intrinsic::x86_avx_vtestz_ps_256:
7332     case Intrinsic::x86_avx_vtestz_pd_256:
7333       IsTestPacked = true; // Fallthrough
7334     case Intrinsic::x86_sse41_ptestz:
7335     case Intrinsic::x86_avx_ptestz_256:
7336       // ZF = 1
7337       X86CC = X86::COND_E;
7338       break;
7339     case Intrinsic::x86_avx_vtestc_ps:
7340     case Intrinsic::x86_avx_vtestc_pd:
7341     case Intrinsic::x86_avx_vtestc_ps_256:
7342     case Intrinsic::x86_avx_vtestc_pd_256:
7343       IsTestPacked = true; // Fallthrough
7344     case Intrinsic::x86_sse41_ptestc:
7345     case Intrinsic::x86_avx_ptestc_256:
7346       // CF = 1
7347       X86CC = X86::COND_B;
7348       break;
7349     case Intrinsic::x86_avx_vtestnzc_ps:
7350     case Intrinsic::x86_avx_vtestnzc_pd:
7351     case Intrinsic::x86_avx_vtestnzc_ps_256:
7352     case Intrinsic::x86_avx_vtestnzc_pd_256:
7353       IsTestPacked = true; // Fallthrough
7354     case Intrinsic::x86_sse41_ptestnzc:
7355     case Intrinsic::x86_avx_ptestnzc_256:
7356       // ZF and CF = 0
7357       X86CC = X86::COND_A;
7358       break;
7359     }
7360
7361     SDValue LHS = Op.getOperand(1);
7362     SDValue RHS = Op.getOperand(2);
7363     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7364     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7365     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7366     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7367     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7368   }
7369
7370   // Fix vector shift instructions where the last operand is a non-immediate
7371   // i32 value.
7372   case Intrinsic::x86_sse2_pslli_w:
7373   case Intrinsic::x86_sse2_pslli_d:
7374   case Intrinsic::x86_sse2_pslli_q:
7375   case Intrinsic::x86_sse2_psrli_w:
7376   case Intrinsic::x86_sse2_psrli_d:
7377   case Intrinsic::x86_sse2_psrli_q:
7378   case Intrinsic::x86_sse2_psrai_w:
7379   case Intrinsic::x86_sse2_psrai_d:
7380   case Intrinsic::x86_mmx_pslli_w:
7381   case Intrinsic::x86_mmx_pslli_d:
7382   case Intrinsic::x86_mmx_pslli_q:
7383   case Intrinsic::x86_mmx_psrli_w:
7384   case Intrinsic::x86_mmx_psrli_d:
7385   case Intrinsic::x86_mmx_psrli_q:
7386   case Intrinsic::x86_mmx_psrai_w:
7387   case Intrinsic::x86_mmx_psrai_d: {
7388     SDValue ShAmt = Op.getOperand(2);
7389     if (isa<ConstantSDNode>(ShAmt))
7390       return SDValue();
7391
7392     unsigned NewIntNo = 0;
7393     EVT ShAmtVT = MVT::v4i32;
7394     switch (IntNo) {
7395     case Intrinsic::x86_sse2_pslli_w:
7396       NewIntNo = Intrinsic::x86_sse2_psll_w;
7397       break;
7398     case Intrinsic::x86_sse2_pslli_d:
7399       NewIntNo = Intrinsic::x86_sse2_psll_d;
7400       break;
7401     case Intrinsic::x86_sse2_pslli_q:
7402       NewIntNo = Intrinsic::x86_sse2_psll_q;
7403       break;
7404     case Intrinsic::x86_sse2_psrli_w:
7405       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7406       break;
7407     case Intrinsic::x86_sse2_psrli_d:
7408       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7409       break;
7410     case Intrinsic::x86_sse2_psrli_q:
7411       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7412       break;
7413     case Intrinsic::x86_sse2_psrai_w:
7414       NewIntNo = Intrinsic::x86_sse2_psra_w;
7415       break;
7416     case Intrinsic::x86_sse2_psrai_d:
7417       NewIntNo = Intrinsic::x86_sse2_psra_d;
7418       break;
7419     default: {
7420       ShAmtVT = MVT::v2i32;
7421       switch (IntNo) {
7422       case Intrinsic::x86_mmx_pslli_w:
7423         NewIntNo = Intrinsic::x86_mmx_psll_w;
7424         break;
7425       case Intrinsic::x86_mmx_pslli_d:
7426         NewIntNo = Intrinsic::x86_mmx_psll_d;
7427         break;
7428       case Intrinsic::x86_mmx_pslli_q:
7429         NewIntNo = Intrinsic::x86_mmx_psll_q;
7430         break;
7431       case Intrinsic::x86_mmx_psrli_w:
7432         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7433         break;
7434       case Intrinsic::x86_mmx_psrli_d:
7435         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7436         break;
7437       case Intrinsic::x86_mmx_psrli_q:
7438         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7439         break;
7440       case Intrinsic::x86_mmx_psrai_w:
7441         NewIntNo = Intrinsic::x86_mmx_psra_w;
7442         break;
7443       case Intrinsic::x86_mmx_psrai_d:
7444         NewIntNo = Intrinsic::x86_mmx_psra_d;
7445         break;
7446       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7447       }
7448       break;
7449     }
7450     }
7451
7452     // The vector shift intrinsics with scalars uses 32b shift amounts but
7453     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7454     // to be zero.
7455     SDValue ShOps[4];
7456     ShOps[0] = ShAmt;
7457     ShOps[1] = DAG.getConstant(0, MVT::i32);
7458     if (ShAmtVT == MVT::v4i32) {
7459       ShOps[2] = DAG.getUNDEF(MVT::i32);
7460       ShOps[3] = DAG.getUNDEF(MVT::i32);
7461       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7462     } else {
7463       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7464     }
7465
7466     EVT VT = Op.getValueType();
7467     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7468     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7469                        DAG.getConstant(NewIntNo, MVT::i32),
7470                        Op.getOperand(1), ShAmt);
7471   }
7472   }
7473 }
7474
7475 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7476                                            SelectionDAG &DAG) const {
7477   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7478   MFI->setReturnAddressIsTaken(true);
7479
7480   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7481   DebugLoc dl = Op.getDebugLoc();
7482
7483   if (Depth > 0) {
7484     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7485     SDValue Offset =
7486       DAG.getConstant(TD->getPointerSize(),
7487                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7488     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7489                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7490                                    FrameAddr, Offset),
7491                        NULL, 0, false, false, 0);
7492   }
7493
7494   // Just load the return address.
7495   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7496   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7497                      RetAddrFI, NULL, 0, false, false, 0);
7498 }
7499
7500 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7501   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7502   MFI->setFrameAddressIsTaken(true);
7503
7504   EVT VT = Op.getValueType();
7505   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7506   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7507   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7508   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7509   while (Depth--)
7510     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7511                             false, false, 0);
7512   return FrameAddr;
7513 }
7514
7515 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7516                                                      SelectionDAG &DAG) const {
7517   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7518 }
7519
7520 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7521   MachineFunction &MF = DAG.getMachineFunction();
7522   SDValue Chain     = Op.getOperand(0);
7523   SDValue Offset    = Op.getOperand(1);
7524   SDValue Handler   = Op.getOperand(2);
7525   DebugLoc dl       = Op.getDebugLoc();
7526
7527   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7528                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7529                                      getPointerTy());
7530   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7531
7532   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7533                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7534   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7535   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7536   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7537   MF.getRegInfo().addLiveOut(StoreAddrReg);
7538
7539   return DAG.getNode(X86ISD::EH_RETURN, dl,
7540                      MVT::Other,
7541                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7542 }
7543
7544 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7545                                              SelectionDAG &DAG) const {
7546   SDValue Root = Op.getOperand(0);
7547   SDValue Trmp = Op.getOperand(1); // trampoline
7548   SDValue FPtr = Op.getOperand(2); // nested function
7549   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7550   DebugLoc dl  = Op.getDebugLoc();
7551
7552   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7553
7554   if (Subtarget->is64Bit()) {
7555     SDValue OutChains[6];
7556
7557     // Large code-model.
7558     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7559     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7560
7561     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7562     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7563
7564     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7565
7566     // Load the pointer to the nested function into R11.
7567     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7568     SDValue Addr = Trmp;
7569     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7570                                 Addr, TrmpAddr, 0, false, false, 0);
7571
7572     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7573                        DAG.getConstant(2, MVT::i64));
7574     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7575                                 false, false, 2);
7576
7577     // Load the 'nest' parameter value into R10.
7578     // R10 is specified in X86CallingConv.td
7579     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7580     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7581                        DAG.getConstant(10, MVT::i64));
7582     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7583                                 Addr, TrmpAddr, 10, false, false, 0);
7584
7585     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7586                        DAG.getConstant(12, MVT::i64));
7587     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7588                                 false, false, 2);
7589
7590     // Jump to the nested function.
7591     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7592     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7593                        DAG.getConstant(20, MVT::i64));
7594     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7595                                 Addr, TrmpAddr, 20, false, false, 0);
7596
7597     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7598     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7599                        DAG.getConstant(22, MVT::i64));
7600     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7601                                 TrmpAddr, 22, false, false, 0);
7602
7603     SDValue Ops[] =
7604       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7605     return DAG.getMergeValues(Ops, 2, dl);
7606   } else {
7607     const Function *Func =
7608       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7609     CallingConv::ID CC = Func->getCallingConv();
7610     unsigned NestReg;
7611
7612     switch (CC) {
7613     default:
7614       llvm_unreachable("Unsupported calling convention");
7615     case CallingConv::C:
7616     case CallingConv::X86_StdCall: {
7617       // Pass 'nest' parameter in ECX.
7618       // Must be kept in sync with X86CallingConv.td
7619       NestReg = X86::ECX;
7620
7621       // Check that ECX wasn't needed by an 'inreg' parameter.
7622       const FunctionType *FTy = Func->getFunctionType();
7623       const AttrListPtr &Attrs = Func->getAttributes();
7624
7625       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7626         unsigned InRegCount = 0;
7627         unsigned Idx = 1;
7628
7629         for (FunctionType::param_iterator I = FTy->param_begin(),
7630              E = FTy->param_end(); I != E; ++I, ++Idx)
7631           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7632             // FIXME: should only count parameters that are lowered to integers.
7633             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7634
7635         if (InRegCount > 2) {
7636           report_fatal_error("Nest register in use - reduce number of inreg"
7637                              " parameters!");
7638         }
7639       }
7640       break;
7641     }
7642     case CallingConv::X86_FastCall:
7643     case CallingConv::X86_ThisCall:
7644     case CallingConv::Fast:
7645       // Pass 'nest' parameter in EAX.
7646       // Must be kept in sync with X86CallingConv.td
7647       NestReg = X86::EAX;
7648       break;
7649     }
7650
7651     SDValue OutChains[4];
7652     SDValue Addr, Disp;
7653
7654     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7655                        DAG.getConstant(10, MVT::i32));
7656     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7657
7658     // This is storing the opcode for MOV32ri.
7659     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7660     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7661     OutChains[0] = DAG.getStore(Root, dl,
7662                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7663                                 Trmp, TrmpAddr, 0, false, false, 0);
7664
7665     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7666                        DAG.getConstant(1, MVT::i32));
7667     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7668                                 false, false, 1);
7669
7670     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7671     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7672                        DAG.getConstant(5, MVT::i32));
7673     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7674                                 TrmpAddr, 5, false, false, 1);
7675
7676     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7677                        DAG.getConstant(6, MVT::i32));
7678     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7679                                 false, false, 1);
7680
7681     SDValue Ops[] =
7682       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7683     return DAG.getMergeValues(Ops, 2, dl);
7684   }
7685 }
7686
7687 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7688                                             SelectionDAG &DAG) const {
7689   /*
7690    The rounding mode is in bits 11:10 of FPSR, and has the following
7691    settings:
7692      00 Round to nearest
7693      01 Round to -inf
7694      10 Round to +inf
7695      11 Round to 0
7696
7697   FLT_ROUNDS, on the other hand, expects the following:
7698     -1 Undefined
7699      0 Round to 0
7700      1 Round to nearest
7701      2 Round to +inf
7702      3 Round to -inf
7703
7704   To perform the conversion, we do:
7705     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7706   */
7707
7708   MachineFunction &MF = DAG.getMachineFunction();
7709   const TargetMachine &TM = MF.getTarget();
7710   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7711   unsigned StackAlignment = TFI.getStackAlignment();
7712   EVT VT = Op.getValueType();
7713   DebugLoc dl = Op.getDebugLoc();
7714
7715   // Save FP Control Word to stack slot
7716   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7717   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7718
7719   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7720                               DAG.getEntryNode(), StackSlot);
7721
7722   // Load FP Control Word from stack slot
7723   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7724                             false, false, 0);
7725
7726   // Transform as necessary
7727   SDValue CWD1 =
7728     DAG.getNode(ISD::SRL, dl, MVT::i16,
7729                 DAG.getNode(ISD::AND, dl, MVT::i16,
7730                             CWD, DAG.getConstant(0x800, MVT::i16)),
7731                 DAG.getConstant(11, MVT::i8));
7732   SDValue CWD2 =
7733     DAG.getNode(ISD::SRL, dl, MVT::i16,
7734                 DAG.getNode(ISD::AND, dl, MVT::i16,
7735                             CWD, DAG.getConstant(0x400, MVT::i16)),
7736                 DAG.getConstant(9, MVT::i8));
7737
7738   SDValue RetVal =
7739     DAG.getNode(ISD::AND, dl, MVT::i16,
7740                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7741                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7742                             DAG.getConstant(1, MVT::i16)),
7743                 DAG.getConstant(3, MVT::i16));
7744
7745
7746   return DAG.getNode((VT.getSizeInBits() < 16 ?
7747                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7748 }
7749
7750 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7751   EVT VT = Op.getValueType();
7752   EVT OpVT = VT;
7753   unsigned NumBits = VT.getSizeInBits();
7754   DebugLoc dl = Op.getDebugLoc();
7755
7756   Op = Op.getOperand(0);
7757   if (VT == MVT::i8) {
7758     // Zero extend to i32 since there is not an i8 bsr.
7759     OpVT = MVT::i32;
7760     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7761   }
7762
7763   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7764   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7765   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7766
7767   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7768   SDValue Ops[] = {
7769     Op,
7770     DAG.getConstant(NumBits+NumBits-1, OpVT),
7771     DAG.getConstant(X86::COND_E, MVT::i8),
7772     Op.getValue(1)
7773   };
7774   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7775
7776   // Finally xor with NumBits-1.
7777   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7778
7779   if (VT == MVT::i8)
7780     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7781   return Op;
7782 }
7783
7784 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7785   EVT VT = Op.getValueType();
7786   EVT OpVT = VT;
7787   unsigned NumBits = VT.getSizeInBits();
7788   DebugLoc dl = Op.getDebugLoc();
7789
7790   Op = Op.getOperand(0);
7791   if (VT == MVT::i8) {
7792     OpVT = MVT::i32;
7793     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7794   }
7795
7796   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7797   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7798   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7799
7800   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7801   SDValue Ops[] = {
7802     Op,
7803     DAG.getConstant(NumBits, OpVT),
7804     DAG.getConstant(X86::COND_E, MVT::i8),
7805     Op.getValue(1)
7806   };
7807   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7808
7809   if (VT == MVT::i8)
7810     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7811   return Op;
7812 }
7813
7814 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7815   EVT VT = Op.getValueType();
7816   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7817   DebugLoc dl = Op.getDebugLoc();
7818
7819   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7820   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7821   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7822   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7823   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7824   //
7825   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7826   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7827   //  return AloBlo + AloBhi + AhiBlo;
7828
7829   SDValue A = Op.getOperand(0);
7830   SDValue B = Op.getOperand(1);
7831
7832   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7833                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7834                        A, DAG.getConstant(32, MVT::i32));
7835   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7836                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7837                        B, DAG.getConstant(32, MVT::i32));
7838   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7839                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7840                        A, B);
7841   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7842                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7843                        A, Bhi);
7844   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7845                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7846                        Ahi, B);
7847   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7848                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7849                        AloBhi, DAG.getConstant(32, MVT::i32));
7850   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7851                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7852                        AhiBlo, DAG.getConstant(32, MVT::i32));
7853   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7854   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7855   return Res;
7856 }
7857
7858 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7859   EVT VT = Op.getValueType();
7860   DebugLoc dl = Op.getDebugLoc();
7861   SDValue R = Op.getOperand(0);
7862
7863   LLVMContext *Context = DAG.getContext();
7864
7865   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7866
7867   if (VT == MVT::v4i32) {
7868     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7869                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7870                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7871
7872     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7873
7874     std::vector<Constant*> CV(4, CI);
7875     Constant *C = ConstantVector::get(CV);
7876     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7877     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7878                                  PseudoSourceValue::getConstantPool(), 0,
7879                                  false, false, 16);
7880
7881     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7882     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7883     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7884     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7885   }
7886   if (VT == MVT::v16i8) {
7887     // a = a << 5;
7888     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7889                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7890                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7891
7892     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7893     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7894
7895     std::vector<Constant*> CVM1(16, CM1);
7896     std::vector<Constant*> CVM2(16, CM2);
7897     Constant *C = ConstantVector::get(CVM1);
7898     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7899     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7900                             PseudoSourceValue::getConstantPool(), 0,
7901                             false, false, 16);
7902
7903     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7904     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7905     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7906                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7907                     DAG.getConstant(4, MVT::i32));
7908     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7909                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7910                     R, M, Op);
7911     // a += a
7912     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7913
7914     C = ConstantVector::get(CVM2);
7915     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7916     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7917                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7918
7919     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7920     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7921     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7922                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7923                     DAG.getConstant(2, MVT::i32));
7924     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7925                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7926                     R, M, Op);
7927     // a += a
7928     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7929
7930     // return pblendv(r, r+r, a);
7931     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7932                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7933                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7934     return R;
7935   }
7936   return SDValue();
7937 }
7938
7939 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7940   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7941   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7942   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7943   // has only one use.
7944   SDNode *N = Op.getNode();
7945   SDValue LHS = N->getOperand(0);
7946   SDValue RHS = N->getOperand(1);
7947   unsigned BaseOp = 0;
7948   unsigned Cond = 0;
7949   DebugLoc dl = Op.getDebugLoc();
7950
7951   switch (Op.getOpcode()) {
7952   default: llvm_unreachable("Unknown ovf instruction!");
7953   case ISD::SADDO:
7954     // A subtract of one will be selected as a INC. Note that INC doesn't
7955     // set CF, so we can't do this for UADDO.
7956     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7957       if (C->getAPIntValue() == 1) {
7958         BaseOp = X86ISD::INC;
7959         Cond = X86::COND_O;
7960         break;
7961       }
7962     BaseOp = X86ISD::ADD;
7963     Cond = X86::COND_O;
7964     break;
7965   case ISD::UADDO:
7966     BaseOp = X86ISD::ADD;
7967     Cond = X86::COND_B;
7968     break;
7969   case ISD::SSUBO:
7970     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7971     // set CF, so we can't do this for USUBO.
7972     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7973       if (C->getAPIntValue() == 1) {
7974         BaseOp = X86ISD::DEC;
7975         Cond = X86::COND_O;
7976         break;
7977       }
7978     BaseOp = X86ISD::SUB;
7979     Cond = X86::COND_O;
7980     break;
7981   case ISD::USUBO:
7982     BaseOp = X86ISD::SUB;
7983     Cond = X86::COND_B;
7984     break;
7985   case ISD::SMULO:
7986     BaseOp = X86ISD::SMUL;
7987     Cond = X86::COND_O;
7988     break;
7989   case ISD::UMULO:
7990     BaseOp = X86ISD::UMUL;
7991     Cond = X86::COND_B;
7992     break;
7993   }
7994
7995   // Also sets EFLAGS.
7996   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7997   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7998
7999   SDValue SetCC =
8000     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8001                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8002
8003   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8004   return Sum;
8005 }
8006
8007 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8008   DebugLoc dl = Op.getDebugLoc();
8009
8010   if (!Subtarget->hasSSE2()) {
8011     SDValue Chain = Op.getOperand(0);
8012     SDValue Zero = DAG.getConstant(0,
8013                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8014     SDValue Ops[] = {
8015       DAG.getRegister(X86::ESP, MVT::i32), // Base
8016       DAG.getTargetConstant(1, MVT::i8),   // Scale
8017       DAG.getRegister(0, MVT::i32),        // Index
8018       DAG.getTargetConstant(0, MVT::i32),  // Disp
8019       DAG.getRegister(0, MVT::i32),        // Segment.
8020       Zero,
8021       Chain
8022     };
8023     SDNode *Res =
8024       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8025                           array_lengthof(Ops));
8026     return SDValue(Res, 0);
8027   }
8028
8029   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8030   if (!isDev)
8031     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8032
8033   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8034   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8035   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8036   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8037
8038   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8039   if (!Op1 && !Op2 && !Op3 && Op4)
8040     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8041
8042   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8043   if (Op1 && !Op2 && !Op3 && !Op4)
8044     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8045
8046   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8047   //           (MFENCE)>;
8048   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8049 }
8050
8051 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8052   EVT T = Op.getValueType();
8053   DebugLoc dl = Op.getDebugLoc();
8054   unsigned Reg = 0;
8055   unsigned size = 0;
8056   switch(T.getSimpleVT().SimpleTy) {
8057   default:
8058     assert(false && "Invalid value type!");
8059   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8060   case MVT::i16: Reg = X86::AX;  size = 2; break;
8061   case MVT::i32: Reg = X86::EAX; size = 4; break;
8062   case MVT::i64:
8063     assert(Subtarget->is64Bit() && "Node not type legal!");
8064     Reg = X86::RAX; size = 8;
8065     break;
8066   }
8067   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8068                                     Op.getOperand(2), SDValue());
8069   SDValue Ops[] = { cpIn.getValue(0),
8070                     Op.getOperand(1),
8071                     Op.getOperand(3),
8072                     DAG.getTargetConstant(size, MVT::i8),
8073                     cpIn.getValue(1) };
8074   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8075   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8076   SDValue cpOut =
8077     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8078   return cpOut;
8079 }
8080
8081 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8082                                                  SelectionDAG &DAG) const {
8083   assert(Subtarget->is64Bit() && "Result not type legalized?");
8084   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8085   SDValue TheChain = Op.getOperand(0);
8086   DebugLoc dl = Op.getDebugLoc();
8087   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8088   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8089   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8090                                    rax.getValue(2));
8091   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8092                             DAG.getConstant(32, MVT::i8));
8093   SDValue Ops[] = {
8094     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8095     rdx.getValue(1)
8096   };
8097   return DAG.getMergeValues(Ops, 2, dl);
8098 }
8099
8100 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8101                                             SelectionDAG &DAG) const {
8102   EVT SrcVT = Op.getOperand(0).getValueType();
8103   EVT DstVT = Op.getValueType();
8104   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8105           Subtarget->hasMMX() && !DisableMMX) &&
8106          "Unexpected custom BIT_CONVERT");
8107   assert((DstVT == MVT::i64 ||
8108           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8109          "Unexpected custom BIT_CONVERT");
8110   // i64 <=> MMX conversions are Legal.
8111   if (SrcVT==MVT::i64 && DstVT.isVector())
8112     return Op;
8113   if (DstVT==MVT::i64 && SrcVT.isVector())
8114     return Op;
8115   // MMX <=> MMX conversions are Legal.
8116   if (SrcVT.isVector() && DstVT.isVector())
8117     return Op;
8118   // All other conversions need to be expanded.
8119   return SDValue();
8120 }
8121 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8122   SDNode *Node = Op.getNode();
8123   DebugLoc dl = Node->getDebugLoc();
8124   EVT T = Node->getValueType(0);
8125   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8126                               DAG.getConstant(0, T), Node->getOperand(2));
8127   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8128                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8129                        Node->getOperand(0),
8130                        Node->getOperand(1), negOp,
8131                        cast<AtomicSDNode>(Node)->getSrcValue(),
8132                        cast<AtomicSDNode>(Node)->getAlignment());
8133 }
8134
8135 /// LowerOperation - Provide custom lowering hooks for some operations.
8136 ///
8137 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8138   switch (Op.getOpcode()) {
8139   default: llvm_unreachable("Should not custom lower this!");
8140   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8141   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8142   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8143   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8144   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8145   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8146   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8147   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8148   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8149   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8150   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8151   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8152   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8153   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8154   case ISD::SHL_PARTS:
8155   case ISD::SRA_PARTS:
8156   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8157   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8158   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8159   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8160   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8161   case ISD::FABS:               return LowerFABS(Op, DAG);
8162   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8163   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8164   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8165   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8166   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8167   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8168   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8169   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8170   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8171   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8172   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8173   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8174   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8175   case ISD::FRAME_TO_ARGS_OFFSET:
8176                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8177   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8178   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8179   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8180   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8181   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8182   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8183   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8184   case ISD::SHL:                return LowerSHL(Op, DAG);
8185   case ISD::SADDO:
8186   case ISD::UADDO:
8187   case ISD::SSUBO:
8188   case ISD::USUBO:
8189   case ISD::SMULO:
8190   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8191   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8192   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8193   }
8194 }
8195
8196 void X86TargetLowering::
8197 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8198                         SelectionDAG &DAG, unsigned NewOp) const {
8199   EVT T = Node->getValueType(0);
8200   DebugLoc dl = Node->getDebugLoc();
8201   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8202
8203   SDValue Chain = Node->getOperand(0);
8204   SDValue In1 = Node->getOperand(1);
8205   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8206                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8207   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8208                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8209   SDValue Ops[] = { Chain, In1, In2L, In2H };
8210   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8211   SDValue Result =
8212     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8213                             cast<MemSDNode>(Node)->getMemOperand());
8214   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8215   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8216   Results.push_back(Result.getValue(2));
8217 }
8218
8219 /// ReplaceNodeResults - Replace a node with an illegal result type
8220 /// with a new node built out of custom code.
8221 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8222                                            SmallVectorImpl<SDValue>&Results,
8223                                            SelectionDAG &DAG) const {
8224   DebugLoc dl = N->getDebugLoc();
8225   switch (N->getOpcode()) {
8226   default:
8227     assert(false && "Do not know how to custom type legalize this operation!");
8228     return;
8229   case ISD::FP_TO_SINT: {
8230     std::pair<SDValue,SDValue> Vals =
8231         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8232     SDValue FIST = Vals.first, StackSlot = Vals.second;
8233     if (FIST.getNode() != 0) {
8234       EVT VT = N->getValueType(0);
8235       // Return a load from the stack slot.
8236       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8237                                     false, false, 0));
8238     }
8239     return;
8240   }
8241   case ISD::READCYCLECOUNTER: {
8242     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8243     SDValue TheChain = N->getOperand(0);
8244     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8245     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8246                                      rd.getValue(1));
8247     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8248                                      eax.getValue(2));
8249     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8250     SDValue Ops[] = { eax, edx };
8251     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8252     Results.push_back(edx.getValue(1));
8253     return;
8254   }
8255   case ISD::ATOMIC_CMP_SWAP: {
8256     EVT T = N->getValueType(0);
8257     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8258     SDValue cpInL, cpInH;
8259     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8260                         DAG.getConstant(0, MVT::i32));
8261     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8262                         DAG.getConstant(1, MVT::i32));
8263     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8264     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8265                              cpInL.getValue(1));
8266     SDValue swapInL, swapInH;
8267     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8268                           DAG.getConstant(0, MVT::i32));
8269     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8270                           DAG.getConstant(1, MVT::i32));
8271     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8272                                cpInH.getValue(1));
8273     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8274                                swapInL.getValue(1));
8275     SDValue Ops[] = { swapInH.getValue(0),
8276                       N->getOperand(1),
8277                       swapInH.getValue(1) };
8278     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8279     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8280     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8281                                         MVT::i32, Result.getValue(1));
8282     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8283                                         MVT::i32, cpOutL.getValue(2));
8284     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8285     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8286     Results.push_back(cpOutH.getValue(1));
8287     return;
8288   }
8289   case ISD::ATOMIC_LOAD_ADD:
8290     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8291     return;
8292   case ISD::ATOMIC_LOAD_AND:
8293     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8294     return;
8295   case ISD::ATOMIC_LOAD_NAND:
8296     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8297     return;
8298   case ISD::ATOMIC_LOAD_OR:
8299     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8300     return;
8301   case ISD::ATOMIC_LOAD_SUB:
8302     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8303     return;
8304   case ISD::ATOMIC_LOAD_XOR:
8305     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8306     return;
8307   case ISD::ATOMIC_SWAP:
8308     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8309     return;
8310   }
8311 }
8312
8313 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8314   switch (Opcode) {
8315   default: return NULL;
8316   case X86ISD::BSF:                return "X86ISD::BSF";
8317   case X86ISD::BSR:                return "X86ISD::BSR";
8318   case X86ISD::SHLD:               return "X86ISD::SHLD";
8319   case X86ISD::SHRD:               return "X86ISD::SHRD";
8320   case X86ISD::FAND:               return "X86ISD::FAND";
8321   case X86ISD::FOR:                return "X86ISD::FOR";
8322   case X86ISD::FXOR:               return "X86ISD::FXOR";
8323   case X86ISD::FSRL:               return "X86ISD::FSRL";
8324   case X86ISD::FILD:               return "X86ISD::FILD";
8325   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8326   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8327   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8328   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8329   case X86ISD::FLD:                return "X86ISD::FLD";
8330   case X86ISD::FST:                return "X86ISD::FST";
8331   case X86ISD::CALL:               return "X86ISD::CALL";
8332   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8333   case X86ISD::BT:                 return "X86ISD::BT";
8334   case X86ISD::CMP:                return "X86ISD::CMP";
8335   case X86ISD::COMI:               return "X86ISD::COMI";
8336   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8337   case X86ISD::SETCC:              return "X86ISD::SETCC";
8338   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8339   case X86ISD::CMOV:               return "X86ISD::CMOV";
8340   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8341   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8342   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8343   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8344   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8345   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8346   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8347   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8348   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8349   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8350   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8351   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8352   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8353   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8354   case X86ISD::FMAX:               return "X86ISD::FMAX";
8355   case X86ISD::FMIN:               return "X86ISD::FMIN";
8356   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8357   case X86ISD::FRCP:               return "X86ISD::FRCP";
8358   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8359   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8360   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8361   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8362   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8363   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8364   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8365   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8366   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8367   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8368   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8369   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8370   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8371   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8372   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8373   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8374   case X86ISD::VSHL:               return "X86ISD::VSHL";
8375   case X86ISD::VSRL:               return "X86ISD::VSRL";
8376   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8377   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8378   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8379   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8380   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8381   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8382   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8383   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8384   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8385   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8386   case X86ISD::ADD:                return "X86ISD::ADD";
8387   case X86ISD::SUB:                return "X86ISD::SUB";
8388   case X86ISD::SMUL:               return "X86ISD::SMUL";
8389   case X86ISD::UMUL:               return "X86ISD::UMUL";
8390   case X86ISD::INC:                return "X86ISD::INC";
8391   case X86ISD::DEC:                return "X86ISD::DEC";
8392   case X86ISD::OR:                 return "X86ISD::OR";
8393   case X86ISD::XOR:                return "X86ISD::XOR";
8394   case X86ISD::AND:                return "X86ISD::AND";
8395   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8396   case X86ISD::PTEST:              return "X86ISD::PTEST";
8397   case X86ISD::TESTP:              return "X86ISD::TESTP";
8398   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8399   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8400   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8401   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8402   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8403   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8404   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8405   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8406   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8407   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8408   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8409   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8410   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8411   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8412   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8413   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8414   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8415   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8416   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8417   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8418   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8419   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8420   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8421   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8422   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8423   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8424   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8425   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8426   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8427   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8428   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8429   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8430   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8431   }
8432 }
8433
8434 // isLegalAddressingMode - Return true if the addressing mode represented
8435 // by AM is legal for this target, for a load/store of the specified type.
8436 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8437                                               const Type *Ty) const {
8438   // X86 supports extremely general addressing modes.
8439   CodeModel::Model M = getTargetMachine().getCodeModel();
8440   Reloc::Model R = getTargetMachine().getRelocationModel();
8441
8442   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8443   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8444     return false;
8445
8446   if (AM.BaseGV) {
8447     unsigned GVFlags =
8448       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8449
8450     // If a reference to this global requires an extra load, we can't fold it.
8451     if (isGlobalStubReference(GVFlags))
8452       return false;
8453
8454     // If BaseGV requires a register for the PIC base, we cannot also have a
8455     // BaseReg specified.
8456     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8457       return false;
8458
8459     // If lower 4G is not available, then we must use rip-relative addressing.
8460     if ((M != CodeModel::Small || R != Reloc::Static) &&
8461         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8462       return false;
8463   }
8464
8465   switch (AM.Scale) {
8466   case 0:
8467   case 1:
8468   case 2:
8469   case 4:
8470   case 8:
8471     // These scales always work.
8472     break;
8473   case 3:
8474   case 5:
8475   case 9:
8476     // These scales are formed with basereg+scalereg.  Only accept if there is
8477     // no basereg yet.
8478     if (AM.HasBaseReg)
8479       return false;
8480     break;
8481   default:  // Other stuff never works.
8482     return false;
8483   }
8484
8485   return true;
8486 }
8487
8488
8489 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8490   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8491     return false;
8492   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8493   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8494   if (NumBits1 <= NumBits2)
8495     return false;
8496   return true;
8497 }
8498
8499 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8500   if (!VT1.isInteger() || !VT2.isInteger())
8501     return false;
8502   unsigned NumBits1 = VT1.getSizeInBits();
8503   unsigned NumBits2 = VT2.getSizeInBits();
8504   if (NumBits1 <= NumBits2)
8505     return false;
8506   return true;
8507 }
8508
8509 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8510   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8511   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8512 }
8513
8514 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8515   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8516   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8517 }
8518
8519 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8520   // i16 instructions are longer (0x66 prefix) and potentially slower.
8521   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8522 }
8523
8524 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8525 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8526 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8527 /// are assumed to be legal.
8528 bool
8529 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8530                                       EVT VT) const {
8531   // Very little shuffling can be done for 64-bit vectors right now.
8532   if (VT.getSizeInBits() == 64)
8533     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8534
8535   // FIXME: pshufb, blends, shifts.
8536   return (VT.getVectorNumElements() == 2 ||
8537           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8538           isMOVLMask(M, VT) ||
8539           isSHUFPMask(M, VT) ||
8540           isPSHUFDMask(M, VT) ||
8541           isPSHUFHWMask(M, VT) ||
8542           isPSHUFLWMask(M, VT) ||
8543           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8544           isUNPCKLMask(M, VT) ||
8545           isUNPCKHMask(M, VT) ||
8546           isUNPCKL_v_undef_Mask(M, VT) ||
8547           isUNPCKH_v_undef_Mask(M, VT));
8548 }
8549
8550 bool
8551 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8552                                           EVT VT) const {
8553   unsigned NumElts = VT.getVectorNumElements();
8554   // FIXME: This collection of masks seems suspect.
8555   if (NumElts == 2)
8556     return true;
8557   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8558     return (isMOVLMask(Mask, VT)  ||
8559             isCommutedMOVLMask(Mask, VT, true) ||
8560             isSHUFPMask(Mask, VT) ||
8561             isCommutedSHUFPMask(Mask, VT));
8562   }
8563   return false;
8564 }
8565
8566 //===----------------------------------------------------------------------===//
8567 //                           X86 Scheduler Hooks
8568 //===----------------------------------------------------------------------===//
8569
8570 // private utility function
8571 MachineBasicBlock *
8572 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8573                                                        MachineBasicBlock *MBB,
8574                                                        unsigned regOpc,
8575                                                        unsigned immOpc,
8576                                                        unsigned LoadOpc,
8577                                                        unsigned CXchgOpc,
8578                                                        unsigned notOpc,
8579                                                        unsigned EAXreg,
8580                                                        TargetRegisterClass *RC,
8581                                                        bool invSrc) const {
8582   // For the atomic bitwise operator, we generate
8583   //   thisMBB:
8584   //   newMBB:
8585   //     ld  t1 = [bitinstr.addr]
8586   //     op  t2 = t1, [bitinstr.val]
8587   //     mov EAX = t1
8588   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8589   //     bz  newMBB
8590   //     fallthrough -->nextMBB
8591   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8592   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8593   MachineFunction::iterator MBBIter = MBB;
8594   ++MBBIter;
8595
8596   /// First build the CFG
8597   MachineFunction *F = MBB->getParent();
8598   MachineBasicBlock *thisMBB = MBB;
8599   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8600   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8601   F->insert(MBBIter, newMBB);
8602   F->insert(MBBIter, nextMBB);
8603
8604   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8605   nextMBB->splice(nextMBB->begin(), thisMBB,
8606                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8607                   thisMBB->end());
8608   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8609
8610   // Update thisMBB to fall through to newMBB
8611   thisMBB->addSuccessor(newMBB);
8612
8613   // newMBB jumps to itself and fall through to nextMBB
8614   newMBB->addSuccessor(nextMBB);
8615   newMBB->addSuccessor(newMBB);
8616
8617   // Insert instructions into newMBB based on incoming instruction
8618   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8619          "unexpected number of operands");
8620   DebugLoc dl = bInstr->getDebugLoc();
8621   MachineOperand& destOper = bInstr->getOperand(0);
8622   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8623   int numArgs = bInstr->getNumOperands() - 1;
8624   for (int i=0; i < numArgs; ++i)
8625     argOpers[i] = &bInstr->getOperand(i+1);
8626
8627   // x86 address has 4 operands: base, index, scale, and displacement
8628   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8629   int valArgIndx = lastAddrIndx + 1;
8630
8631   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8632   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8633   for (int i=0; i <= lastAddrIndx; ++i)
8634     (*MIB).addOperand(*argOpers[i]);
8635
8636   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8637   if (invSrc) {
8638     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8639   }
8640   else
8641     tt = t1;
8642
8643   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8644   assert((argOpers[valArgIndx]->isReg() ||
8645           argOpers[valArgIndx]->isImm()) &&
8646          "invalid operand");
8647   if (argOpers[valArgIndx]->isReg())
8648     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8649   else
8650     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8651   MIB.addReg(tt);
8652   (*MIB).addOperand(*argOpers[valArgIndx]);
8653
8654   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8655   MIB.addReg(t1);
8656
8657   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8658   for (int i=0; i <= lastAddrIndx; ++i)
8659     (*MIB).addOperand(*argOpers[i]);
8660   MIB.addReg(t2);
8661   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8662   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8663                     bInstr->memoperands_end());
8664
8665   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8666   MIB.addReg(EAXreg);
8667
8668   // insert branch
8669   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8670
8671   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8672   return nextMBB;
8673 }
8674
8675 // private utility function:  64 bit atomics on 32 bit host.
8676 MachineBasicBlock *
8677 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8678                                                        MachineBasicBlock *MBB,
8679                                                        unsigned regOpcL,
8680                                                        unsigned regOpcH,
8681                                                        unsigned immOpcL,
8682                                                        unsigned immOpcH,
8683                                                        bool invSrc) const {
8684   // For the atomic bitwise operator, we generate
8685   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8686   //     ld t1,t2 = [bitinstr.addr]
8687   //   newMBB:
8688   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8689   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8690   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8691   //     mov ECX, EBX <- t5, t6
8692   //     mov EAX, EDX <- t1, t2
8693   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8694   //     mov t3, t4 <- EAX, EDX
8695   //     bz  newMBB
8696   //     result in out1, out2
8697   //     fallthrough -->nextMBB
8698
8699   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8700   const unsigned LoadOpc = X86::MOV32rm;
8701   const unsigned NotOpc = X86::NOT32r;
8702   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8703   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8704   MachineFunction::iterator MBBIter = MBB;
8705   ++MBBIter;
8706
8707   /// First build the CFG
8708   MachineFunction *F = MBB->getParent();
8709   MachineBasicBlock *thisMBB = MBB;
8710   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8711   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8712   F->insert(MBBIter, newMBB);
8713   F->insert(MBBIter, nextMBB);
8714
8715   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8716   nextMBB->splice(nextMBB->begin(), thisMBB,
8717                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8718                   thisMBB->end());
8719   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8720
8721   // Update thisMBB to fall through to newMBB
8722   thisMBB->addSuccessor(newMBB);
8723
8724   // newMBB jumps to itself and fall through to nextMBB
8725   newMBB->addSuccessor(nextMBB);
8726   newMBB->addSuccessor(newMBB);
8727
8728   DebugLoc dl = bInstr->getDebugLoc();
8729   // Insert instructions into newMBB based on incoming instruction
8730   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8731   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8732          "unexpected number of operands");
8733   MachineOperand& dest1Oper = bInstr->getOperand(0);
8734   MachineOperand& dest2Oper = bInstr->getOperand(1);
8735   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8736   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8737     argOpers[i] = &bInstr->getOperand(i+2);
8738
8739     // We use some of the operands multiple times, so conservatively just
8740     // clear any kill flags that might be present.
8741     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8742       argOpers[i]->setIsKill(false);
8743   }
8744
8745   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8746   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8747
8748   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8749   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8750   for (int i=0; i <= lastAddrIndx; ++i)
8751     (*MIB).addOperand(*argOpers[i]);
8752   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8753   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8754   // add 4 to displacement.
8755   for (int i=0; i <= lastAddrIndx-2; ++i)
8756     (*MIB).addOperand(*argOpers[i]);
8757   MachineOperand newOp3 = *(argOpers[3]);
8758   if (newOp3.isImm())
8759     newOp3.setImm(newOp3.getImm()+4);
8760   else
8761     newOp3.setOffset(newOp3.getOffset()+4);
8762   (*MIB).addOperand(newOp3);
8763   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8764
8765   // t3/4 are defined later, at the bottom of the loop
8766   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8767   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8768   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8769     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8770   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8771     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8772
8773   // The subsequent operations should be using the destination registers of
8774   //the PHI instructions.
8775   if (invSrc) {
8776     t1 = F->getRegInfo().createVirtualRegister(RC);
8777     t2 = F->getRegInfo().createVirtualRegister(RC);
8778     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8779     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8780   } else {
8781     t1 = dest1Oper.getReg();
8782     t2 = dest2Oper.getReg();
8783   }
8784
8785   int valArgIndx = lastAddrIndx + 1;
8786   assert((argOpers[valArgIndx]->isReg() ||
8787           argOpers[valArgIndx]->isImm()) &&
8788          "invalid operand");
8789   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8790   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8791   if (argOpers[valArgIndx]->isReg())
8792     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8793   else
8794     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8795   if (regOpcL != X86::MOV32rr)
8796     MIB.addReg(t1);
8797   (*MIB).addOperand(*argOpers[valArgIndx]);
8798   assert(argOpers[valArgIndx + 1]->isReg() ==
8799          argOpers[valArgIndx]->isReg());
8800   assert(argOpers[valArgIndx + 1]->isImm() ==
8801          argOpers[valArgIndx]->isImm());
8802   if (argOpers[valArgIndx + 1]->isReg())
8803     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8804   else
8805     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8806   if (regOpcH != X86::MOV32rr)
8807     MIB.addReg(t2);
8808   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8809
8810   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8811   MIB.addReg(t1);
8812   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8813   MIB.addReg(t2);
8814
8815   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8816   MIB.addReg(t5);
8817   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8818   MIB.addReg(t6);
8819
8820   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8821   for (int i=0; i <= lastAddrIndx; ++i)
8822     (*MIB).addOperand(*argOpers[i]);
8823
8824   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8825   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8826                     bInstr->memoperands_end());
8827
8828   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8829   MIB.addReg(X86::EAX);
8830   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8831   MIB.addReg(X86::EDX);
8832
8833   // insert branch
8834   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8835
8836   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8837   return nextMBB;
8838 }
8839
8840 // private utility function
8841 MachineBasicBlock *
8842 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8843                                                       MachineBasicBlock *MBB,
8844                                                       unsigned cmovOpc) const {
8845   // For the atomic min/max operator, we generate
8846   //   thisMBB:
8847   //   newMBB:
8848   //     ld t1 = [min/max.addr]
8849   //     mov t2 = [min/max.val]
8850   //     cmp  t1, t2
8851   //     cmov[cond] t2 = t1
8852   //     mov EAX = t1
8853   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8854   //     bz   newMBB
8855   //     fallthrough -->nextMBB
8856   //
8857   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8858   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8859   MachineFunction::iterator MBBIter = MBB;
8860   ++MBBIter;
8861
8862   /// First build the CFG
8863   MachineFunction *F = MBB->getParent();
8864   MachineBasicBlock *thisMBB = MBB;
8865   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8866   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8867   F->insert(MBBIter, newMBB);
8868   F->insert(MBBIter, nextMBB);
8869
8870   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8871   nextMBB->splice(nextMBB->begin(), thisMBB,
8872                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8873                   thisMBB->end());
8874   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8875
8876   // Update thisMBB to fall through to newMBB
8877   thisMBB->addSuccessor(newMBB);
8878
8879   // newMBB jumps to newMBB and fall through to nextMBB
8880   newMBB->addSuccessor(nextMBB);
8881   newMBB->addSuccessor(newMBB);
8882
8883   DebugLoc dl = mInstr->getDebugLoc();
8884   // Insert instructions into newMBB based on incoming instruction
8885   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8886          "unexpected number of operands");
8887   MachineOperand& destOper = mInstr->getOperand(0);
8888   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8889   int numArgs = mInstr->getNumOperands() - 1;
8890   for (int i=0; i < numArgs; ++i)
8891     argOpers[i] = &mInstr->getOperand(i+1);
8892
8893   // x86 address has 4 operands: base, index, scale, and displacement
8894   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8895   int valArgIndx = lastAddrIndx + 1;
8896
8897   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8898   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8899   for (int i=0; i <= lastAddrIndx; ++i)
8900     (*MIB).addOperand(*argOpers[i]);
8901
8902   // We only support register and immediate values
8903   assert((argOpers[valArgIndx]->isReg() ||
8904           argOpers[valArgIndx]->isImm()) &&
8905          "invalid operand");
8906
8907   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8908   if (argOpers[valArgIndx]->isReg())
8909     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8910   else
8911     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8912   (*MIB).addOperand(*argOpers[valArgIndx]);
8913
8914   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8915   MIB.addReg(t1);
8916
8917   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8918   MIB.addReg(t1);
8919   MIB.addReg(t2);
8920
8921   // Generate movc
8922   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8923   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8924   MIB.addReg(t2);
8925   MIB.addReg(t1);
8926
8927   // Cmp and exchange if none has modified the memory location
8928   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8929   for (int i=0; i <= lastAddrIndx; ++i)
8930     (*MIB).addOperand(*argOpers[i]);
8931   MIB.addReg(t3);
8932   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8933   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8934                     mInstr->memoperands_end());
8935
8936   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8937   MIB.addReg(X86::EAX);
8938
8939   // insert branch
8940   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8941
8942   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8943   return nextMBB;
8944 }
8945
8946 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8947 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8948 // in the .td file.
8949 MachineBasicBlock *
8950 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8951                             unsigned numArgs, bool memArg) const {
8952
8953   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8954          "Target must have SSE4.2 or AVX features enabled");
8955
8956   DebugLoc dl = MI->getDebugLoc();
8957   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8958
8959   unsigned Opc;
8960
8961   if (!Subtarget->hasAVX()) {
8962     if (memArg)
8963       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8964     else
8965       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8966   } else {
8967     if (memArg)
8968       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8969     else
8970       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8971   }
8972
8973   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8974
8975   for (unsigned i = 0; i < numArgs; ++i) {
8976     MachineOperand &Op = MI->getOperand(i+1);
8977
8978     if (!(Op.isReg() && Op.isImplicit()))
8979       MIB.addOperand(Op);
8980   }
8981
8982   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8983     .addReg(X86::XMM0);
8984
8985   MI->eraseFromParent();
8986
8987   return BB;
8988 }
8989
8990 MachineBasicBlock *
8991 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8992                                                  MachineInstr *MI,
8993                                                  MachineBasicBlock *MBB) const {
8994   // Emit code to save XMM registers to the stack. The ABI says that the
8995   // number of registers to save is given in %al, so it's theoretically
8996   // possible to do an indirect jump trick to avoid saving all of them,
8997   // however this code takes a simpler approach and just executes all
8998   // of the stores if %al is non-zero. It's less code, and it's probably
8999   // easier on the hardware branch predictor, and stores aren't all that
9000   // expensive anyway.
9001
9002   // Create the new basic blocks. One block contains all the XMM stores,
9003   // and one block is the final destination regardless of whether any
9004   // stores were performed.
9005   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9006   MachineFunction *F = MBB->getParent();
9007   MachineFunction::iterator MBBIter = MBB;
9008   ++MBBIter;
9009   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9010   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9011   F->insert(MBBIter, XMMSaveMBB);
9012   F->insert(MBBIter, EndMBB);
9013
9014   // Transfer the remainder of MBB and its successor edges to EndMBB.
9015   EndMBB->splice(EndMBB->begin(), MBB,
9016                  llvm::next(MachineBasicBlock::iterator(MI)),
9017                  MBB->end());
9018   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9019
9020   // The original block will now fall through to the XMM save block.
9021   MBB->addSuccessor(XMMSaveMBB);
9022   // The XMMSaveMBB will fall through to the end block.
9023   XMMSaveMBB->addSuccessor(EndMBB);
9024
9025   // Now add the instructions.
9026   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9027   DebugLoc DL = MI->getDebugLoc();
9028
9029   unsigned CountReg = MI->getOperand(0).getReg();
9030   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9031   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9032
9033   if (!Subtarget->isTargetWin64()) {
9034     // If %al is 0, branch around the XMM save block.
9035     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9036     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9037     MBB->addSuccessor(EndMBB);
9038   }
9039
9040   // In the XMM save block, save all the XMM argument registers.
9041   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9042     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9043     MachineMemOperand *MMO =
9044       F->getMachineMemOperand(
9045         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9046         MachineMemOperand::MOStore, Offset,
9047         /*Size=*/16, /*Align=*/16);
9048     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9049       .addFrameIndex(RegSaveFrameIndex)
9050       .addImm(/*Scale=*/1)
9051       .addReg(/*IndexReg=*/0)
9052       .addImm(/*Disp=*/Offset)
9053       .addReg(/*Segment=*/0)
9054       .addReg(MI->getOperand(i).getReg())
9055       .addMemOperand(MMO);
9056   }
9057
9058   MI->eraseFromParent();   // The pseudo instruction is gone now.
9059
9060   return EndMBB;
9061 }
9062
9063 MachineBasicBlock *
9064 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9065                                      MachineBasicBlock *BB) const {
9066   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9067   DebugLoc DL = MI->getDebugLoc();
9068
9069   // To "insert" a SELECT_CC instruction, we actually have to insert the
9070   // diamond control-flow pattern.  The incoming instruction knows the
9071   // destination vreg to set, the condition code register to branch on, the
9072   // true/false values to select between, and a branch opcode to use.
9073   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9074   MachineFunction::iterator It = BB;
9075   ++It;
9076
9077   //  thisMBB:
9078   //  ...
9079   //   TrueVal = ...
9080   //   cmpTY ccX, r1, r2
9081   //   bCC copy1MBB
9082   //   fallthrough --> copy0MBB
9083   MachineBasicBlock *thisMBB = BB;
9084   MachineFunction *F = BB->getParent();
9085   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9086   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9087   F->insert(It, copy0MBB);
9088   F->insert(It, sinkMBB);
9089
9090   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9091   // live into the sink and copy blocks.
9092   const MachineFunction *MF = BB->getParent();
9093   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9094   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9095
9096   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9097     const MachineOperand &MO = MI->getOperand(I);
9098     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9099     unsigned Reg = MO.getReg();
9100     if (Reg != X86::EFLAGS) continue;
9101     copy0MBB->addLiveIn(Reg);
9102     sinkMBB->addLiveIn(Reg);
9103   }
9104
9105   // Transfer the remainder of BB and its successor edges to sinkMBB.
9106   sinkMBB->splice(sinkMBB->begin(), BB,
9107                   llvm::next(MachineBasicBlock::iterator(MI)),
9108                   BB->end());
9109   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9110
9111   // Add the true and fallthrough blocks as its successors.
9112   BB->addSuccessor(copy0MBB);
9113   BB->addSuccessor(sinkMBB);
9114
9115   // Create the conditional branch instruction.
9116   unsigned Opc =
9117     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9118   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9119
9120   //  copy0MBB:
9121   //   %FalseValue = ...
9122   //   # fallthrough to sinkMBB
9123   copy0MBB->addSuccessor(sinkMBB);
9124
9125   //  sinkMBB:
9126   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9127   //  ...
9128   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9129           TII->get(X86::PHI), MI->getOperand(0).getReg())
9130     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9131     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9132
9133   MI->eraseFromParent();   // The pseudo instruction is gone now.
9134   return sinkMBB;
9135 }
9136
9137 MachineBasicBlock *
9138 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9139                                           MachineBasicBlock *BB) const {
9140   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9141   DebugLoc DL = MI->getDebugLoc();
9142
9143   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9144   // non-trivial part is impdef of ESP.
9145   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9146   // mingw-w64.
9147
9148   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9149     .addExternalSymbol("_alloca")
9150     .addReg(X86::EAX, RegState::Implicit)
9151     .addReg(X86::ESP, RegState::Implicit)
9152     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9153     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9154     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9155
9156   MI->eraseFromParent();   // The pseudo instruction is gone now.
9157   return BB;
9158 }
9159
9160 MachineBasicBlock *
9161 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9162                                       MachineBasicBlock *BB) const {
9163   // This is pretty easy.  We're taking the value that we received from
9164   // our load from the relocation, sticking it in either RDI (x86-64)
9165   // or EAX and doing an indirect call.  The return value will then
9166   // be in the normal return register.
9167   const X86InstrInfo *TII
9168     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9169   DebugLoc DL = MI->getDebugLoc();
9170   MachineFunction *F = BB->getParent();
9171   bool IsWin64 = Subtarget->isTargetWin64();
9172
9173   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9174
9175   if (Subtarget->is64Bit()) {
9176     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9177                                       TII->get(X86::MOV64rm), X86::RDI)
9178     .addReg(X86::RIP)
9179     .addImm(0).addReg(0)
9180     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9181                       MI->getOperand(3).getTargetFlags())
9182     .addReg(0);
9183     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9184     addDirectMem(MIB, X86::RDI);
9185   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9186     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9187                                       TII->get(X86::MOV32rm), X86::EAX)
9188     .addReg(0)
9189     .addImm(0).addReg(0)
9190     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9191                       MI->getOperand(3).getTargetFlags())
9192     .addReg(0);
9193     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9194     addDirectMem(MIB, X86::EAX);
9195   } else {
9196     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9197                                       TII->get(X86::MOV32rm), X86::EAX)
9198     .addReg(TII->getGlobalBaseReg(F))
9199     .addImm(0).addReg(0)
9200     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9201                       MI->getOperand(3).getTargetFlags())
9202     .addReg(0);
9203     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9204     addDirectMem(MIB, X86::EAX);
9205   }
9206
9207   MI->eraseFromParent(); // The pseudo instruction is gone now.
9208   return BB;
9209 }
9210
9211 MachineBasicBlock *
9212 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9213                                                MachineBasicBlock *BB) const {
9214   switch (MI->getOpcode()) {
9215   default: assert(false && "Unexpected instr type to insert");
9216   case X86::MINGW_ALLOCA:
9217     return EmitLoweredMingwAlloca(MI, BB);
9218   case X86::TLSCall_32:
9219   case X86::TLSCall_64:
9220     return EmitLoweredTLSCall(MI, BB);
9221   case X86::CMOV_GR8:
9222   case X86::CMOV_V1I64:
9223   case X86::CMOV_FR32:
9224   case X86::CMOV_FR64:
9225   case X86::CMOV_V4F32:
9226   case X86::CMOV_V2F64:
9227   case X86::CMOV_V2I64:
9228   case X86::CMOV_GR16:
9229   case X86::CMOV_GR32:
9230   case X86::CMOV_RFP32:
9231   case X86::CMOV_RFP64:
9232   case X86::CMOV_RFP80:
9233     return EmitLoweredSelect(MI, BB);
9234
9235   case X86::FP32_TO_INT16_IN_MEM:
9236   case X86::FP32_TO_INT32_IN_MEM:
9237   case X86::FP32_TO_INT64_IN_MEM:
9238   case X86::FP64_TO_INT16_IN_MEM:
9239   case X86::FP64_TO_INT32_IN_MEM:
9240   case X86::FP64_TO_INT64_IN_MEM:
9241   case X86::FP80_TO_INT16_IN_MEM:
9242   case X86::FP80_TO_INT32_IN_MEM:
9243   case X86::FP80_TO_INT64_IN_MEM: {
9244     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9245     DebugLoc DL = MI->getDebugLoc();
9246
9247     // Change the floating point control register to use "round towards zero"
9248     // mode when truncating to an integer value.
9249     MachineFunction *F = BB->getParent();
9250     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9251     addFrameReference(BuildMI(*BB, MI, DL,
9252                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9253
9254     // Load the old value of the high byte of the control word...
9255     unsigned OldCW =
9256       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9257     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9258                       CWFrameIdx);
9259
9260     // Set the high part to be round to zero...
9261     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9262       .addImm(0xC7F);
9263
9264     // Reload the modified control word now...
9265     addFrameReference(BuildMI(*BB, MI, DL,
9266                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9267
9268     // Restore the memory image of control word to original value
9269     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9270       .addReg(OldCW);
9271
9272     // Get the X86 opcode to use.
9273     unsigned Opc;
9274     switch (MI->getOpcode()) {
9275     default: llvm_unreachable("illegal opcode!");
9276     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9277     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9278     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9279     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9280     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9281     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9282     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9283     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9284     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9285     }
9286
9287     X86AddressMode AM;
9288     MachineOperand &Op = MI->getOperand(0);
9289     if (Op.isReg()) {
9290       AM.BaseType = X86AddressMode::RegBase;
9291       AM.Base.Reg = Op.getReg();
9292     } else {
9293       AM.BaseType = X86AddressMode::FrameIndexBase;
9294       AM.Base.FrameIndex = Op.getIndex();
9295     }
9296     Op = MI->getOperand(1);
9297     if (Op.isImm())
9298       AM.Scale = Op.getImm();
9299     Op = MI->getOperand(2);
9300     if (Op.isImm())
9301       AM.IndexReg = Op.getImm();
9302     Op = MI->getOperand(3);
9303     if (Op.isGlobal()) {
9304       AM.GV = Op.getGlobal();
9305     } else {
9306       AM.Disp = Op.getImm();
9307     }
9308     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9309                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9310
9311     // Reload the original control word now.
9312     addFrameReference(BuildMI(*BB, MI, DL,
9313                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9314
9315     MI->eraseFromParent();   // The pseudo instruction is gone now.
9316     return BB;
9317   }
9318     // String/text processing lowering.
9319   case X86::PCMPISTRM128REG:
9320   case X86::VPCMPISTRM128REG:
9321     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9322   case X86::PCMPISTRM128MEM:
9323   case X86::VPCMPISTRM128MEM:
9324     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9325   case X86::PCMPESTRM128REG:
9326   case X86::VPCMPESTRM128REG:
9327     return EmitPCMP(MI, BB, 5, false /* in mem */);
9328   case X86::PCMPESTRM128MEM:
9329   case X86::VPCMPESTRM128MEM:
9330     return EmitPCMP(MI, BB, 5, true /* in mem */);
9331
9332     // Atomic Lowering.
9333   case X86::ATOMAND32:
9334     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9335                                                X86::AND32ri, X86::MOV32rm,
9336                                                X86::LCMPXCHG32,
9337                                                X86::NOT32r, X86::EAX,
9338                                                X86::GR32RegisterClass);
9339   case X86::ATOMOR32:
9340     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9341                                                X86::OR32ri, X86::MOV32rm,
9342                                                X86::LCMPXCHG32,
9343                                                X86::NOT32r, X86::EAX,
9344                                                X86::GR32RegisterClass);
9345   case X86::ATOMXOR32:
9346     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9347                                                X86::XOR32ri, X86::MOV32rm,
9348                                                X86::LCMPXCHG32,
9349                                                X86::NOT32r, X86::EAX,
9350                                                X86::GR32RegisterClass);
9351   case X86::ATOMNAND32:
9352     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9353                                                X86::AND32ri, X86::MOV32rm,
9354                                                X86::LCMPXCHG32,
9355                                                X86::NOT32r, X86::EAX,
9356                                                X86::GR32RegisterClass, true);
9357   case X86::ATOMMIN32:
9358     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9359   case X86::ATOMMAX32:
9360     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9361   case X86::ATOMUMIN32:
9362     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9363   case X86::ATOMUMAX32:
9364     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9365
9366   case X86::ATOMAND16:
9367     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9368                                                X86::AND16ri, X86::MOV16rm,
9369                                                X86::LCMPXCHG16,
9370                                                X86::NOT16r, X86::AX,
9371                                                X86::GR16RegisterClass);
9372   case X86::ATOMOR16:
9373     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9374                                                X86::OR16ri, X86::MOV16rm,
9375                                                X86::LCMPXCHG16,
9376                                                X86::NOT16r, X86::AX,
9377                                                X86::GR16RegisterClass);
9378   case X86::ATOMXOR16:
9379     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9380                                                X86::XOR16ri, X86::MOV16rm,
9381                                                X86::LCMPXCHG16,
9382                                                X86::NOT16r, X86::AX,
9383                                                X86::GR16RegisterClass);
9384   case X86::ATOMNAND16:
9385     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9386                                                X86::AND16ri, X86::MOV16rm,
9387                                                X86::LCMPXCHG16,
9388                                                X86::NOT16r, X86::AX,
9389                                                X86::GR16RegisterClass, true);
9390   case X86::ATOMMIN16:
9391     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9392   case X86::ATOMMAX16:
9393     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9394   case X86::ATOMUMIN16:
9395     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9396   case X86::ATOMUMAX16:
9397     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9398
9399   case X86::ATOMAND8:
9400     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9401                                                X86::AND8ri, X86::MOV8rm,
9402                                                X86::LCMPXCHG8,
9403                                                X86::NOT8r, X86::AL,
9404                                                X86::GR8RegisterClass);
9405   case X86::ATOMOR8:
9406     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9407                                                X86::OR8ri, X86::MOV8rm,
9408                                                X86::LCMPXCHG8,
9409                                                X86::NOT8r, X86::AL,
9410                                                X86::GR8RegisterClass);
9411   case X86::ATOMXOR8:
9412     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9413                                                X86::XOR8ri, X86::MOV8rm,
9414                                                X86::LCMPXCHG8,
9415                                                X86::NOT8r, X86::AL,
9416                                                X86::GR8RegisterClass);
9417   case X86::ATOMNAND8:
9418     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9419                                                X86::AND8ri, X86::MOV8rm,
9420                                                X86::LCMPXCHG8,
9421                                                X86::NOT8r, X86::AL,
9422                                                X86::GR8RegisterClass, true);
9423   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9424   // This group is for 64-bit host.
9425   case X86::ATOMAND64:
9426     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9427                                                X86::AND64ri32, X86::MOV64rm,
9428                                                X86::LCMPXCHG64,
9429                                                X86::NOT64r, X86::RAX,
9430                                                X86::GR64RegisterClass);
9431   case X86::ATOMOR64:
9432     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9433                                                X86::OR64ri32, X86::MOV64rm,
9434                                                X86::LCMPXCHG64,
9435                                                X86::NOT64r, X86::RAX,
9436                                                X86::GR64RegisterClass);
9437   case X86::ATOMXOR64:
9438     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9439                                                X86::XOR64ri32, X86::MOV64rm,
9440                                                X86::LCMPXCHG64,
9441                                                X86::NOT64r, X86::RAX,
9442                                                X86::GR64RegisterClass);
9443   case X86::ATOMNAND64:
9444     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9445                                                X86::AND64ri32, X86::MOV64rm,
9446                                                X86::LCMPXCHG64,
9447                                                X86::NOT64r, X86::RAX,
9448                                                X86::GR64RegisterClass, true);
9449   case X86::ATOMMIN64:
9450     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9451   case X86::ATOMMAX64:
9452     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9453   case X86::ATOMUMIN64:
9454     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9455   case X86::ATOMUMAX64:
9456     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9457
9458   // This group does 64-bit operations on a 32-bit host.
9459   case X86::ATOMAND6432:
9460     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9461                                                X86::AND32rr, X86::AND32rr,
9462                                                X86::AND32ri, X86::AND32ri,
9463                                                false);
9464   case X86::ATOMOR6432:
9465     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9466                                                X86::OR32rr, X86::OR32rr,
9467                                                X86::OR32ri, X86::OR32ri,
9468                                                false);
9469   case X86::ATOMXOR6432:
9470     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9471                                                X86::XOR32rr, X86::XOR32rr,
9472                                                X86::XOR32ri, X86::XOR32ri,
9473                                                false);
9474   case X86::ATOMNAND6432:
9475     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9476                                                X86::AND32rr, X86::AND32rr,
9477                                                X86::AND32ri, X86::AND32ri,
9478                                                true);
9479   case X86::ATOMADD6432:
9480     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9481                                                X86::ADD32rr, X86::ADC32rr,
9482                                                X86::ADD32ri, X86::ADC32ri,
9483                                                false);
9484   case X86::ATOMSUB6432:
9485     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9486                                                X86::SUB32rr, X86::SBB32rr,
9487                                                X86::SUB32ri, X86::SBB32ri,
9488                                                false);
9489   case X86::ATOMSWAP6432:
9490     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9491                                                X86::MOV32rr, X86::MOV32rr,
9492                                                X86::MOV32ri, X86::MOV32ri,
9493                                                false);
9494   case X86::VASTART_SAVE_XMM_REGS:
9495     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9496   }
9497 }
9498
9499 //===----------------------------------------------------------------------===//
9500 //                           X86 Optimization Hooks
9501 //===----------------------------------------------------------------------===//
9502
9503 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9504                                                        const APInt &Mask,
9505                                                        APInt &KnownZero,
9506                                                        APInt &KnownOne,
9507                                                        const SelectionDAG &DAG,
9508                                                        unsigned Depth) const {
9509   unsigned Opc = Op.getOpcode();
9510   assert((Opc >= ISD::BUILTIN_OP_END ||
9511           Opc == ISD::INTRINSIC_WO_CHAIN ||
9512           Opc == ISD::INTRINSIC_W_CHAIN ||
9513           Opc == ISD::INTRINSIC_VOID) &&
9514          "Should use MaskedValueIsZero if you don't know whether Op"
9515          " is a target node!");
9516
9517   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9518   switch (Opc) {
9519   default: break;
9520   case X86ISD::ADD:
9521   case X86ISD::SUB:
9522   case X86ISD::SMUL:
9523   case X86ISD::UMUL:
9524   case X86ISD::INC:
9525   case X86ISD::DEC:
9526   case X86ISD::OR:
9527   case X86ISD::XOR:
9528   case X86ISD::AND:
9529     // These nodes' second result is a boolean.
9530     if (Op.getResNo() == 0)
9531       break;
9532     // Fallthrough
9533   case X86ISD::SETCC:
9534     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9535                                        Mask.getBitWidth() - 1);
9536     break;
9537   }
9538 }
9539
9540 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9541 /// node is a GlobalAddress + offset.
9542 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9543                                        const GlobalValue* &GA,
9544                                        int64_t &Offset) const {
9545   if (N->getOpcode() == X86ISD::Wrapper) {
9546     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9547       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9548       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9549       return true;
9550     }
9551   }
9552   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9553 }
9554
9555 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9556 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9557 /// if the load addresses are consecutive, non-overlapping, and in the right
9558 /// order.
9559 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9560                                      const TargetLowering &TLI) {
9561   DebugLoc dl = N->getDebugLoc();
9562   EVT VT = N->getValueType(0);
9563
9564   if (VT.getSizeInBits() != 128)
9565     return SDValue();
9566
9567   SmallVector<SDValue, 16> Elts;
9568   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9569     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9570
9571   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9572 }
9573
9574 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9575 /// and convert it from being a bunch of shuffles and extracts to a simple
9576 /// store and scalar loads to extract the elements.
9577 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9578                                                 const TargetLowering &TLI) {
9579   SDValue InputVector = N->getOperand(0);
9580
9581   // Only operate on vectors of 4 elements, where the alternative shuffling
9582   // gets to be more expensive.
9583   if (InputVector.getValueType() != MVT::v4i32)
9584     return SDValue();
9585
9586   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9587   // single use which is a sign-extend or zero-extend, and all elements are
9588   // used.
9589   SmallVector<SDNode *, 4> Uses;
9590   unsigned ExtractedElements = 0;
9591   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9592        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9593     if (UI.getUse().getResNo() != InputVector.getResNo())
9594       return SDValue();
9595
9596     SDNode *Extract = *UI;
9597     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9598       return SDValue();
9599
9600     if (Extract->getValueType(0) != MVT::i32)
9601       return SDValue();
9602     if (!Extract->hasOneUse())
9603       return SDValue();
9604     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9605         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9606       return SDValue();
9607     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9608       return SDValue();
9609
9610     // Record which element was extracted.
9611     ExtractedElements |=
9612       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9613
9614     Uses.push_back(Extract);
9615   }
9616
9617   // If not all the elements were used, this may not be worthwhile.
9618   if (ExtractedElements != 15)
9619     return SDValue();
9620
9621   // Ok, we've now decided to do the transformation.
9622   DebugLoc dl = InputVector.getDebugLoc();
9623
9624   // Store the value to a temporary stack slot.
9625   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9626   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9627                             0, false, false, 0);
9628
9629   // Replace each use (extract) with a load of the appropriate element.
9630   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9631        UE = Uses.end(); UI != UE; ++UI) {
9632     SDNode *Extract = *UI;
9633
9634     // Compute the element's address.
9635     SDValue Idx = Extract->getOperand(1);
9636     unsigned EltSize =
9637         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9638     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9639     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9640
9641     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9642                                      OffsetVal, StackPtr);
9643
9644     // Load the scalar.
9645     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9646                                      ScalarAddr, NULL, 0, false, false, 0);
9647
9648     // Replace the exact with the load.
9649     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9650   }
9651
9652   // The replacement was made in place; don't return anything.
9653   return SDValue();
9654 }
9655
9656 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9657 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9658                                     const X86Subtarget *Subtarget) {
9659   DebugLoc DL = N->getDebugLoc();
9660   SDValue Cond = N->getOperand(0);
9661   // Get the LHS/RHS of the select.
9662   SDValue LHS = N->getOperand(1);
9663   SDValue RHS = N->getOperand(2);
9664
9665   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9666   // instructions match the semantics of the common C idiom x<y?x:y but not
9667   // x<=y?x:y, because of how they handle negative zero (which can be
9668   // ignored in unsafe-math mode).
9669   if (Subtarget->hasSSE2() &&
9670       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9671       Cond.getOpcode() == ISD::SETCC) {
9672     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9673
9674     unsigned Opcode = 0;
9675     // Check for x CC y ? x : y.
9676     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9677         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9678       switch (CC) {
9679       default: break;
9680       case ISD::SETULT:
9681         // Converting this to a min would handle NaNs incorrectly, and swapping
9682         // the operands would cause it to handle comparisons between positive
9683         // and negative zero incorrectly.
9684         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9685           if (!UnsafeFPMath &&
9686               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9687             break;
9688           std::swap(LHS, RHS);
9689         }
9690         Opcode = X86ISD::FMIN;
9691         break;
9692       case ISD::SETOLE:
9693         // Converting this to a min would handle comparisons between positive
9694         // and negative zero incorrectly.
9695         if (!UnsafeFPMath &&
9696             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9697           break;
9698         Opcode = X86ISD::FMIN;
9699         break;
9700       case ISD::SETULE:
9701         // Converting this to a min would handle both negative zeros and NaNs
9702         // incorrectly, but we can swap the operands to fix both.
9703         std::swap(LHS, RHS);
9704       case ISD::SETOLT:
9705       case ISD::SETLT:
9706       case ISD::SETLE:
9707         Opcode = X86ISD::FMIN;
9708         break;
9709
9710       case ISD::SETOGE:
9711         // Converting this to a max would handle comparisons between positive
9712         // and negative zero incorrectly.
9713         if (!UnsafeFPMath &&
9714             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9715           break;
9716         Opcode = X86ISD::FMAX;
9717         break;
9718       case ISD::SETUGT:
9719         // Converting this to a max would handle NaNs incorrectly, and swapping
9720         // the operands would cause it to handle comparisons between positive
9721         // and negative zero incorrectly.
9722         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9723           if (!UnsafeFPMath &&
9724               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9725             break;
9726           std::swap(LHS, RHS);
9727         }
9728         Opcode = X86ISD::FMAX;
9729         break;
9730       case ISD::SETUGE:
9731         // Converting this to a max would handle both negative zeros and NaNs
9732         // incorrectly, but we can swap the operands to fix both.
9733         std::swap(LHS, RHS);
9734       case ISD::SETOGT:
9735       case ISD::SETGT:
9736       case ISD::SETGE:
9737         Opcode = X86ISD::FMAX;
9738         break;
9739       }
9740     // Check for x CC y ? y : x -- a min/max with reversed arms.
9741     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9742                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9743       switch (CC) {
9744       default: break;
9745       case ISD::SETOGE:
9746         // Converting this to a min would handle comparisons between positive
9747         // and negative zero incorrectly, and swapping the operands would
9748         // cause it to handle NaNs incorrectly.
9749         if (!UnsafeFPMath &&
9750             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9751           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9752             break;
9753           std::swap(LHS, RHS);
9754         }
9755         Opcode = X86ISD::FMIN;
9756         break;
9757       case ISD::SETUGT:
9758         // Converting this to a min would handle NaNs incorrectly.
9759         if (!UnsafeFPMath &&
9760             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9761           break;
9762         Opcode = X86ISD::FMIN;
9763         break;
9764       case ISD::SETUGE:
9765         // Converting this to a min would handle both negative zeros and NaNs
9766         // incorrectly, but we can swap the operands to fix both.
9767         std::swap(LHS, RHS);
9768       case ISD::SETOGT:
9769       case ISD::SETGT:
9770       case ISD::SETGE:
9771         Opcode = X86ISD::FMIN;
9772         break;
9773
9774       case ISD::SETULT:
9775         // Converting this to a max would handle NaNs incorrectly.
9776         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9777           break;
9778         Opcode = X86ISD::FMAX;
9779         break;
9780       case ISD::SETOLE:
9781         // Converting this to a max would handle comparisons between positive
9782         // and negative zero incorrectly, and swapping the operands would
9783         // cause it to handle NaNs incorrectly.
9784         if (!UnsafeFPMath &&
9785             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9786           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9787             break;
9788           std::swap(LHS, RHS);
9789         }
9790         Opcode = X86ISD::FMAX;
9791         break;
9792       case ISD::SETULE:
9793         // Converting this to a max would handle both negative zeros and NaNs
9794         // incorrectly, but we can swap the operands to fix both.
9795         std::swap(LHS, RHS);
9796       case ISD::SETOLT:
9797       case ISD::SETLT:
9798       case ISD::SETLE:
9799         Opcode = X86ISD::FMAX;
9800         break;
9801       }
9802     }
9803
9804     if (Opcode)
9805       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9806   }
9807
9808   // If this is a select between two integer constants, try to do some
9809   // optimizations.
9810   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9811     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9812       // Don't do this for crazy integer types.
9813       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9814         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9815         // so that TrueC (the true value) is larger than FalseC.
9816         bool NeedsCondInvert = false;
9817
9818         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9819             // Efficiently invertible.
9820             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9821              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9822               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9823           NeedsCondInvert = true;
9824           std::swap(TrueC, FalseC);
9825         }
9826
9827         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9828         if (FalseC->getAPIntValue() == 0 &&
9829             TrueC->getAPIntValue().isPowerOf2()) {
9830           if (NeedsCondInvert) // Invert the condition if needed.
9831             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9832                                DAG.getConstant(1, Cond.getValueType()));
9833
9834           // Zero extend the condition if needed.
9835           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9836
9837           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9838           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9839                              DAG.getConstant(ShAmt, MVT::i8));
9840         }
9841
9842         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9843         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9844           if (NeedsCondInvert) // Invert the condition if needed.
9845             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9846                                DAG.getConstant(1, Cond.getValueType()));
9847
9848           // Zero extend the condition if needed.
9849           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9850                              FalseC->getValueType(0), Cond);
9851           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9852                              SDValue(FalseC, 0));
9853         }
9854
9855         // Optimize cases that will turn into an LEA instruction.  This requires
9856         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9857         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9858           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9859           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9860
9861           bool isFastMultiplier = false;
9862           if (Diff < 10) {
9863             switch ((unsigned char)Diff) {
9864               default: break;
9865               case 1:  // result = add base, cond
9866               case 2:  // result = lea base(    , cond*2)
9867               case 3:  // result = lea base(cond, cond*2)
9868               case 4:  // result = lea base(    , cond*4)
9869               case 5:  // result = lea base(cond, cond*4)
9870               case 8:  // result = lea base(    , cond*8)
9871               case 9:  // result = lea base(cond, cond*8)
9872                 isFastMultiplier = true;
9873                 break;
9874             }
9875           }
9876
9877           if (isFastMultiplier) {
9878             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9879             if (NeedsCondInvert) // Invert the condition if needed.
9880               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9881                                  DAG.getConstant(1, Cond.getValueType()));
9882
9883             // Zero extend the condition if needed.
9884             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9885                                Cond);
9886             // Scale the condition by the difference.
9887             if (Diff != 1)
9888               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9889                                  DAG.getConstant(Diff, Cond.getValueType()));
9890
9891             // Add the base if non-zero.
9892             if (FalseC->getAPIntValue() != 0)
9893               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9894                                  SDValue(FalseC, 0));
9895             return Cond;
9896           }
9897         }
9898       }
9899   }
9900
9901   return SDValue();
9902 }
9903
9904 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9905 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9906                                   TargetLowering::DAGCombinerInfo &DCI) {
9907   DebugLoc DL = N->getDebugLoc();
9908
9909   // If the flag operand isn't dead, don't touch this CMOV.
9910   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9911     return SDValue();
9912
9913   // If this is a select between two integer constants, try to do some
9914   // optimizations.  Note that the operands are ordered the opposite of SELECT
9915   // operands.
9916   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9917     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9918       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9919       // larger than FalseC (the false value).
9920       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9921
9922       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9923         CC = X86::GetOppositeBranchCondition(CC);
9924         std::swap(TrueC, FalseC);
9925       }
9926
9927       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9928       // This is efficient for any integer data type (including i8/i16) and
9929       // shift amount.
9930       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9931         SDValue Cond = N->getOperand(3);
9932         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9933                            DAG.getConstant(CC, MVT::i8), Cond);
9934
9935         // Zero extend the condition if needed.
9936         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9937
9938         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9939         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9940                            DAG.getConstant(ShAmt, MVT::i8));
9941         if (N->getNumValues() == 2)  // Dead flag value?
9942           return DCI.CombineTo(N, Cond, SDValue());
9943         return Cond;
9944       }
9945
9946       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9947       // for any integer data type, including i8/i16.
9948       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9949         SDValue Cond = N->getOperand(3);
9950         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9951                            DAG.getConstant(CC, MVT::i8), Cond);
9952
9953         // Zero extend the condition if needed.
9954         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9955                            FalseC->getValueType(0), Cond);
9956         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9957                            SDValue(FalseC, 0));
9958
9959         if (N->getNumValues() == 2)  // Dead flag value?
9960           return DCI.CombineTo(N, Cond, SDValue());
9961         return Cond;
9962       }
9963
9964       // Optimize cases that will turn into an LEA instruction.  This requires
9965       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9966       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9967         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9968         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9969
9970         bool isFastMultiplier = false;
9971         if (Diff < 10) {
9972           switch ((unsigned char)Diff) {
9973           default: break;
9974           case 1:  // result = add base, cond
9975           case 2:  // result = lea base(    , cond*2)
9976           case 3:  // result = lea base(cond, cond*2)
9977           case 4:  // result = lea base(    , cond*4)
9978           case 5:  // result = lea base(cond, cond*4)
9979           case 8:  // result = lea base(    , cond*8)
9980           case 9:  // result = lea base(cond, cond*8)
9981             isFastMultiplier = true;
9982             break;
9983           }
9984         }
9985
9986         if (isFastMultiplier) {
9987           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9988           SDValue Cond = N->getOperand(3);
9989           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9990                              DAG.getConstant(CC, MVT::i8), Cond);
9991           // Zero extend the condition if needed.
9992           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9993                              Cond);
9994           // Scale the condition by the difference.
9995           if (Diff != 1)
9996             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9997                                DAG.getConstant(Diff, Cond.getValueType()));
9998
9999           // Add the base if non-zero.
10000           if (FalseC->getAPIntValue() != 0)
10001             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10002                                SDValue(FalseC, 0));
10003           if (N->getNumValues() == 2)  // Dead flag value?
10004             return DCI.CombineTo(N, Cond, SDValue());
10005           return Cond;
10006         }
10007       }
10008     }
10009   }
10010   return SDValue();
10011 }
10012
10013
10014 /// PerformMulCombine - Optimize a single multiply with constant into two
10015 /// in order to implement it with two cheaper instructions, e.g.
10016 /// LEA + SHL, LEA + LEA.
10017 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10018                                  TargetLowering::DAGCombinerInfo &DCI) {
10019   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10020     return SDValue();
10021
10022   EVT VT = N->getValueType(0);
10023   if (VT != MVT::i64)
10024     return SDValue();
10025
10026   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10027   if (!C)
10028     return SDValue();
10029   uint64_t MulAmt = C->getZExtValue();
10030   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10031     return SDValue();
10032
10033   uint64_t MulAmt1 = 0;
10034   uint64_t MulAmt2 = 0;
10035   if ((MulAmt % 9) == 0) {
10036     MulAmt1 = 9;
10037     MulAmt2 = MulAmt / 9;
10038   } else if ((MulAmt % 5) == 0) {
10039     MulAmt1 = 5;
10040     MulAmt2 = MulAmt / 5;
10041   } else if ((MulAmt % 3) == 0) {
10042     MulAmt1 = 3;
10043     MulAmt2 = MulAmt / 3;
10044   }
10045   if (MulAmt2 &&
10046       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10047     DebugLoc DL = N->getDebugLoc();
10048
10049     if (isPowerOf2_64(MulAmt2) &&
10050         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10051       // If second multiplifer is pow2, issue it first. We want the multiply by
10052       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10053       // is an add.
10054       std::swap(MulAmt1, MulAmt2);
10055
10056     SDValue NewMul;
10057     if (isPowerOf2_64(MulAmt1))
10058       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10059                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10060     else
10061       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10062                            DAG.getConstant(MulAmt1, VT));
10063
10064     if (isPowerOf2_64(MulAmt2))
10065       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10066                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10067     else
10068       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10069                            DAG.getConstant(MulAmt2, VT));
10070
10071     // Do not add new nodes to DAG combiner worklist.
10072     DCI.CombineTo(N, NewMul, false);
10073   }
10074   return SDValue();
10075 }
10076
10077 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10078   SDValue N0 = N->getOperand(0);
10079   SDValue N1 = N->getOperand(1);
10080   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10081   EVT VT = N0.getValueType();
10082
10083   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10084   // since the result of setcc_c is all zero's or all ones.
10085   if (N1C && N0.getOpcode() == ISD::AND &&
10086       N0.getOperand(1).getOpcode() == ISD::Constant) {
10087     SDValue N00 = N0.getOperand(0);
10088     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10089         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10090           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10091          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10092       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10093       APInt ShAmt = N1C->getAPIntValue();
10094       Mask = Mask.shl(ShAmt);
10095       if (Mask != 0)
10096         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10097                            N00, DAG.getConstant(Mask, VT));
10098     }
10099   }
10100
10101   return SDValue();
10102 }
10103
10104 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10105 ///                       when possible.
10106 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10107                                    const X86Subtarget *Subtarget) {
10108   EVT VT = N->getValueType(0);
10109   if (!VT.isVector() && VT.isInteger() &&
10110       N->getOpcode() == ISD::SHL)
10111     return PerformSHLCombine(N, DAG);
10112
10113   // On X86 with SSE2 support, we can transform this to a vector shift if
10114   // all elements are shifted by the same amount.  We can't do this in legalize
10115   // because the a constant vector is typically transformed to a constant pool
10116   // so we have no knowledge of the shift amount.
10117   if (!Subtarget->hasSSE2())
10118     return SDValue();
10119
10120   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10121     return SDValue();
10122
10123   SDValue ShAmtOp = N->getOperand(1);
10124   EVT EltVT = VT.getVectorElementType();
10125   DebugLoc DL = N->getDebugLoc();
10126   SDValue BaseShAmt = SDValue();
10127   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10128     unsigned NumElts = VT.getVectorNumElements();
10129     unsigned i = 0;
10130     for (; i != NumElts; ++i) {
10131       SDValue Arg = ShAmtOp.getOperand(i);
10132       if (Arg.getOpcode() == ISD::UNDEF) continue;
10133       BaseShAmt = Arg;
10134       break;
10135     }
10136     for (; i != NumElts; ++i) {
10137       SDValue Arg = ShAmtOp.getOperand(i);
10138       if (Arg.getOpcode() == ISD::UNDEF) continue;
10139       if (Arg != BaseShAmt) {
10140         return SDValue();
10141       }
10142     }
10143   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10144              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10145     SDValue InVec = ShAmtOp.getOperand(0);
10146     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10147       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10148       unsigned i = 0;
10149       for (; i != NumElts; ++i) {
10150         SDValue Arg = InVec.getOperand(i);
10151         if (Arg.getOpcode() == ISD::UNDEF) continue;
10152         BaseShAmt = Arg;
10153         break;
10154       }
10155     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10156        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10157          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10158          if (C->getZExtValue() == SplatIdx)
10159            BaseShAmt = InVec.getOperand(1);
10160        }
10161     }
10162     if (BaseShAmt.getNode() == 0)
10163       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10164                               DAG.getIntPtrConstant(0));
10165   } else
10166     return SDValue();
10167
10168   // The shift amount is an i32.
10169   if (EltVT.bitsGT(MVT::i32))
10170     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10171   else if (EltVT.bitsLT(MVT::i32))
10172     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10173
10174   // The shift amount is identical so we can do a vector shift.
10175   SDValue  ValOp = N->getOperand(0);
10176   switch (N->getOpcode()) {
10177   default:
10178     llvm_unreachable("Unknown shift opcode!");
10179     break;
10180   case ISD::SHL:
10181     if (VT == MVT::v2i64)
10182       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10183                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10184                          ValOp, BaseShAmt);
10185     if (VT == MVT::v4i32)
10186       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10187                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10188                          ValOp, BaseShAmt);
10189     if (VT == MVT::v8i16)
10190       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10191                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10192                          ValOp, BaseShAmt);
10193     break;
10194   case ISD::SRA:
10195     if (VT == MVT::v4i32)
10196       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10197                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10198                          ValOp, BaseShAmt);
10199     if (VT == MVT::v8i16)
10200       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10201                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10202                          ValOp, BaseShAmt);
10203     break;
10204   case ISD::SRL:
10205     if (VT == MVT::v2i64)
10206       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10207                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10208                          ValOp, BaseShAmt);
10209     if (VT == MVT::v4i32)
10210       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10211                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10212                          ValOp, BaseShAmt);
10213     if (VT ==  MVT::v8i16)
10214       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10215                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10216                          ValOp, BaseShAmt);
10217     break;
10218   }
10219   return SDValue();
10220 }
10221
10222 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10223                                 TargetLowering::DAGCombinerInfo &DCI,
10224                                 const X86Subtarget *Subtarget) {
10225   if (DCI.isBeforeLegalizeOps())
10226     return SDValue();
10227
10228   EVT VT = N->getValueType(0);
10229   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10230     return SDValue();
10231
10232   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10233   SDValue N0 = N->getOperand(0);
10234   SDValue N1 = N->getOperand(1);
10235   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10236     std::swap(N0, N1);
10237   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10238     return SDValue();
10239   if (!N0.hasOneUse() || !N1.hasOneUse())
10240     return SDValue();
10241
10242   SDValue ShAmt0 = N0.getOperand(1);
10243   if (ShAmt0.getValueType() != MVT::i8)
10244     return SDValue();
10245   SDValue ShAmt1 = N1.getOperand(1);
10246   if (ShAmt1.getValueType() != MVT::i8)
10247     return SDValue();
10248   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10249     ShAmt0 = ShAmt0.getOperand(0);
10250   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10251     ShAmt1 = ShAmt1.getOperand(0);
10252
10253   DebugLoc DL = N->getDebugLoc();
10254   unsigned Opc = X86ISD::SHLD;
10255   SDValue Op0 = N0.getOperand(0);
10256   SDValue Op1 = N1.getOperand(0);
10257   if (ShAmt0.getOpcode() == ISD::SUB) {
10258     Opc = X86ISD::SHRD;
10259     std::swap(Op0, Op1);
10260     std::swap(ShAmt0, ShAmt1);
10261   }
10262
10263   unsigned Bits = VT.getSizeInBits();
10264   if (ShAmt1.getOpcode() == ISD::SUB) {
10265     SDValue Sum = ShAmt1.getOperand(0);
10266     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10267       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10268       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10269         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10270       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10271         return DAG.getNode(Opc, DL, VT,
10272                            Op0, Op1,
10273                            DAG.getNode(ISD::TRUNCATE, DL,
10274                                        MVT::i8, ShAmt0));
10275     }
10276   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10277     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10278     if (ShAmt0C &&
10279         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10280       return DAG.getNode(Opc, DL, VT,
10281                          N0.getOperand(0), N1.getOperand(0),
10282                          DAG.getNode(ISD::TRUNCATE, DL,
10283                                        MVT::i8, ShAmt0));
10284   }
10285
10286   return SDValue();
10287 }
10288
10289 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10290 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10291                                    const X86Subtarget *Subtarget) {
10292   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10293   // the FP state in cases where an emms may be missing.
10294   // A preferable solution to the general problem is to figure out the right
10295   // places to insert EMMS.  This qualifies as a quick hack.
10296
10297   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10298   StoreSDNode *St = cast<StoreSDNode>(N);
10299   EVT VT = St->getValue().getValueType();
10300   if (VT.getSizeInBits() != 64)
10301     return SDValue();
10302
10303   const Function *F = DAG.getMachineFunction().getFunction();
10304   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10305   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10306     && Subtarget->hasSSE2();
10307   if ((VT.isVector() ||
10308        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10309       isa<LoadSDNode>(St->getValue()) &&
10310       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10311       St->getChain().hasOneUse() && !St->isVolatile()) {
10312     SDNode* LdVal = St->getValue().getNode();
10313     LoadSDNode *Ld = 0;
10314     int TokenFactorIndex = -1;
10315     SmallVector<SDValue, 8> Ops;
10316     SDNode* ChainVal = St->getChain().getNode();
10317     // Must be a store of a load.  We currently handle two cases:  the load
10318     // is a direct child, and it's under an intervening TokenFactor.  It is
10319     // possible to dig deeper under nested TokenFactors.
10320     if (ChainVal == LdVal)
10321       Ld = cast<LoadSDNode>(St->getChain());
10322     else if (St->getValue().hasOneUse() &&
10323              ChainVal->getOpcode() == ISD::TokenFactor) {
10324       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10325         if (ChainVal->getOperand(i).getNode() == LdVal) {
10326           TokenFactorIndex = i;
10327           Ld = cast<LoadSDNode>(St->getValue());
10328         } else
10329           Ops.push_back(ChainVal->getOperand(i));
10330       }
10331     }
10332
10333     if (!Ld || !ISD::isNormalLoad(Ld))
10334       return SDValue();
10335
10336     // If this is not the MMX case, i.e. we are just turning i64 load/store
10337     // into f64 load/store, avoid the transformation if there are multiple
10338     // uses of the loaded value.
10339     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10340       return SDValue();
10341
10342     DebugLoc LdDL = Ld->getDebugLoc();
10343     DebugLoc StDL = N->getDebugLoc();
10344     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10345     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10346     // pair instead.
10347     if (Subtarget->is64Bit() || F64IsLegal) {
10348       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10349       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10350                                   Ld->getBasePtr(), Ld->getSrcValue(),
10351                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10352                                   Ld->isNonTemporal(), Ld->getAlignment());
10353       SDValue NewChain = NewLd.getValue(1);
10354       if (TokenFactorIndex != -1) {
10355         Ops.push_back(NewChain);
10356         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10357                                Ops.size());
10358       }
10359       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10360                           St->getSrcValue(), St->getSrcValueOffset(),
10361                           St->isVolatile(), St->isNonTemporal(),
10362                           St->getAlignment());
10363     }
10364
10365     // Otherwise, lower to two pairs of 32-bit loads / stores.
10366     SDValue LoAddr = Ld->getBasePtr();
10367     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10368                                  DAG.getConstant(4, MVT::i32));
10369
10370     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10371                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10372                                Ld->isVolatile(), Ld->isNonTemporal(),
10373                                Ld->getAlignment());
10374     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10375                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10376                                Ld->isVolatile(), Ld->isNonTemporal(),
10377                                MinAlign(Ld->getAlignment(), 4));
10378
10379     SDValue NewChain = LoLd.getValue(1);
10380     if (TokenFactorIndex != -1) {
10381       Ops.push_back(LoLd);
10382       Ops.push_back(HiLd);
10383       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10384                              Ops.size());
10385     }
10386
10387     LoAddr = St->getBasePtr();
10388     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10389                          DAG.getConstant(4, MVT::i32));
10390
10391     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10392                                 St->getSrcValue(), St->getSrcValueOffset(),
10393                                 St->isVolatile(), St->isNonTemporal(),
10394                                 St->getAlignment());
10395     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10396                                 St->getSrcValue(),
10397                                 St->getSrcValueOffset() + 4,
10398                                 St->isVolatile(),
10399                                 St->isNonTemporal(),
10400                                 MinAlign(St->getAlignment(), 4));
10401     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10402   }
10403   return SDValue();
10404 }
10405
10406 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10407 /// X86ISD::FXOR nodes.
10408 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10409   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10410   // F[X]OR(0.0, x) -> x
10411   // F[X]OR(x, 0.0) -> x
10412   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10413     if (C->getValueAPF().isPosZero())
10414       return N->getOperand(1);
10415   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10416     if (C->getValueAPF().isPosZero())
10417       return N->getOperand(0);
10418   return SDValue();
10419 }
10420
10421 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10422 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10423   // FAND(0.0, x) -> 0.0
10424   // FAND(x, 0.0) -> 0.0
10425   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10426     if (C->getValueAPF().isPosZero())
10427       return N->getOperand(0);
10428   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10429     if (C->getValueAPF().isPosZero())
10430       return N->getOperand(1);
10431   return SDValue();
10432 }
10433
10434 static SDValue PerformBTCombine(SDNode *N,
10435                                 SelectionDAG &DAG,
10436                                 TargetLowering::DAGCombinerInfo &DCI) {
10437   // BT ignores high bits in the bit index operand.
10438   SDValue Op1 = N->getOperand(1);
10439   if (Op1.hasOneUse()) {
10440     unsigned BitWidth = Op1.getValueSizeInBits();
10441     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10442     APInt KnownZero, KnownOne;
10443     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10444                                           !DCI.isBeforeLegalizeOps());
10445     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10446     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10447         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10448       DCI.CommitTargetLoweringOpt(TLO);
10449   }
10450   return SDValue();
10451 }
10452
10453 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10454   SDValue Op = N->getOperand(0);
10455   if (Op.getOpcode() == ISD::BIT_CONVERT)
10456     Op = Op.getOperand(0);
10457   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10458   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10459       VT.getVectorElementType().getSizeInBits() ==
10460       OpVT.getVectorElementType().getSizeInBits()) {
10461     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10462   }
10463   return SDValue();
10464 }
10465
10466 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10467   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10468   //           (and (i32 x86isd::setcc_carry), 1)
10469   // This eliminates the zext. This transformation is necessary because
10470   // ISD::SETCC is always legalized to i8.
10471   DebugLoc dl = N->getDebugLoc();
10472   SDValue N0 = N->getOperand(0);
10473   EVT VT = N->getValueType(0);
10474   if (N0.getOpcode() == ISD::AND &&
10475       N0.hasOneUse() &&
10476       N0.getOperand(0).hasOneUse()) {
10477     SDValue N00 = N0.getOperand(0);
10478     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10479       return SDValue();
10480     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10481     if (!C || C->getZExtValue() != 1)
10482       return SDValue();
10483     return DAG.getNode(ISD::AND, dl, VT,
10484                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10485                                    N00.getOperand(0), N00.getOperand(1)),
10486                        DAG.getConstant(1, VT));
10487   }
10488
10489   return SDValue();
10490 }
10491
10492 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10493                                              DAGCombinerInfo &DCI) const {
10494   SelectionDAG &DAG = DCI.DAG;
10495   switch (N->getOpcode()) {
10496   default: break;
10497   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10498   case ISD::EXTRACT_VECTOR_ELT:
10499                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10500   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10501   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10502   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10503   case ISD::SHL:
10504   case ISD::SRA:
10505   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10506   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10507   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10508   case X86ISD::FXOR:
10509   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10510   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10511   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10512   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10513   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10514   }
10515
10516   return SDValue();
10517 }
10518
10519 /// isTypeDesirableForOp - Return true if the target has native support for
10520 /// the specified value type and it is 'desirable' to use the type for the
10521 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10522 /// instruction encodings are longer and some i16 instructions are slow.
10523 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10524   if (!isTypeLegal(VT))
10525     return false;
10526   if (VT != MVT::i16)
10527     return true;
10528
10529   switch (Opc) {
10530   default:
10531     return true;
10532   case ISD::LOAD:
10533   case ISD::SIGN_EXTEND:
10534   case ISD::ZERO_EXTEND:
10535   case ISD::ANY_EXTEND:
10536   case ISD::SHL:
10537   case ISD::SRL:
10538   case ISD::SUB:
10539   case ISD::ADD:
10540   case ISD::MUL:
10541   case ISD::AND:
10542   case ISD::OR:
10543   case ISD::XOR:
10544     return false;
10545   }
10546 }
10547
10548 static bool MayFoldLoad(SDValue Op) {
10549   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
10550 }
10551
10552 static bool MayFoldIntoStore(SDValue Op) {
10553   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
10554 }
10555
10556 /// IsDesirableToPromoteOp - This method query the target whether it is
10557 /// beneficial for dag combiner to promote the specified node. If true, it
10558 /// should return the desired promotion type by reference.
10559 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10560   EVT VT = Op.getValueType();
10561   if (VT != MVT::i16)
10562     return false;
10563
10564   bool Promote = false;
10565   bool Commute = false;
10566   switch (Op.getOpcode()) {
10567   default: break;
10568   case ISD::LOAD: {
10569     LoadSDNode *LD = cast<LoadSDNode>(Op);
10570     // If the non-extending load has a single use and it's not live out, then it
10571     // might be folded.
10572     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10573                                                      Op.hasOneUse()*/) {
10574       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10575              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10576         // The only case where we'd want to promote LOAD (rather then it being
10577         // promoted as an operand is when it's only use is liveout.
10578         if (UI->getOpcode() != ISD::CopyToReg)
10579           return false;
10580       }
10581     }
10582     Promote = true;
10583     break;
10584   }
10585   case ISD::SIGN_EXTEND:
10586   case ISD::ZERO_EXTEND:
10587   case ISD::ANY_EXTEND:
10588     Promote = true;
10589     break;
10590   case ISD::SHL:
10591   case ISD::SRL: {
10592     SDValue N0 = Op.getOperand(0);
10593     // Look out for (store (shl (load), x)).
10594     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10595       return false;
10596     Promote = true;
10597     break;
10598   }
10599   case ISD::ADD:
10600   case ISD::MUL:
10601   case ISD::AND:
10602   case ISD::OR:
10603   case ISD::XOR:
10604     Commute = true;
10605     // fallthrough
10606   case ISD::SUB: {
10607     SDValue N0 = Op.getOperand(0);
10608     SDValue N1 = Op.getOperand(1);
10609     if (!Commute && MayFoldLoad(N1))
10610       return false;
10611     // Avoid disabling potential load folding opportunities.
10612     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10613       return false;
10614     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10615       return false;
10616     Promote = true;
10617   }
10618   }
10619
10620   PVT = MVT::i32;
10621   return Promote;
10622 }
10623
10624 //===----------------------------------------------------------------------===//
10625 //                           X86 Inline Assembly Support
10626 //===----------------------------------------------------------------------===//
10627
10628 static bool LowerToBSwap(CallInst *CI) {
10629   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10630   // we will turn this bswap into something that will be lowered to logical ops
10631   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10632   // so don't worry about this.
10633
10634   // Verify this is a simple bswap.
10635   if (CI->getNumArgOperands() != 1 ||
10636       CI->getType() != CI->getArgOperand(0)->getType() ||
10637       !CI->getType()->isIntegerTy())
10638     return false;
10639
10640   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10641   if (!Ty || Ty->getBitWidth() % 16 != 0)
10642     return false;
10643
10644   // Okay, we can do this xform, do so now.
10645   const Type *Tys[] = { Ty };
10646   Module *M = CI->getParent()->getParent()->getParent();
10647   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10648
10649   Value *Op = CI->getArgOperand(0);
10650   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10651
10652   CI->replaceAllUsesWith(Op);
10653   CI->eraseFromParent();
10654   return true;
10655 }
10656
10657 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10658   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10659   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10660
10661   std::string AsmStr = IA->getAsmString();
10662
10663   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10664   SmallVector<StringRef, 4> AsmPieces;
10665   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10666
10667   switch (AsmPieces.size()) {
10668   default: return false;
10669   case 1:
10670     AsmStr = AsmPieces[0];
10671     AsmPieces.clear();
10672     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10673
10674     // bswap $0
10675     if (AsmPieces.size() == 2 &&
10676         (AsmPieces[0] == "bswap" ||
10677          AsmPieces[0] == "bswapq" ||
10678          AsmPieces[0] == "bswapl") &&
10679         (AsmPieces[1] == "$0" ||
10680          AsmPieces[1] == "${0:q}")) {
10681       // No need to check constraints, nothing other than the equivalent of
10682       // "=r,0" would be valid here.
10683       return LowerToBSwap(CI);
10684     }
10685     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10686     if (CI->getType()->isIntegerTy(16) &&
10687         AsmPieces.size() == 3 &&
10688         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10689         AsmPieces[1] == "$$8," &&
10690         AsmPieces[2] == "${0:w}" &&
10691         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10692       AsmPieces.clear();
10693       const std::string &Constraints = IA->getConstraintString();
10694       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10695       std::sort(AsmPieces.begin(), AsmPieces.end());
10696       if (AsmPieces.size() == 4 &&
10697           AsmPieces[0] == "~{cc}" &&
10698           AsmPieces[1] == "~{dirflag}" &&
10699           AsmPieces[2] == "~{flags}" &&
10700           AsmPieces[3] == "~{fpsr}") {
10701         return LowerToBSwap(CI);
10702       }
10703     }
10704     break;
10705   case 3:
10706     if (CI->getType()->isIntegerTy(64) &&
10707         Constraints.size() >= 2 &&
10708         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10709         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10710       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10711       SmallVector<StringRef, 4> Words;
10712       SplitString(AsmPieces[0], Words, " \t");
10713       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10714         Words.clear();
10715         SplitString(AsmPieces[1], Words, " \t");
10716         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10717           Words.clear();
10718           SplitString(AsmPieces[2], Words, " \t,");
10719           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10720               Words[2] == "%edx") {
10721             return LowerToBSwap(CI);
10722           }
10723         }
10724       }
10725     }
10726     break;
10727   }
10728   return false;
10729 }
10730
10731
10732
10733 /// getConstraintType - Given a constraint letter, return the type of
10734 /// constraint it is for this target.
10735 X86TargetLowering::ConstraintType
10736 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10737   if (Constraint.size() == 1) {
10738     switch (Constraint[0]) {
10739     case 'A':
10740       return C_Register;
10741     case 'f':
10742     case 'r':
10743     case 'R':
10744     case 'l':
10745     case 'q':
10746     case 'Q':
10747     case 'x':
10748     case 'y':
10749     case 'Y':
10750       return C_RegisterClass;
10751     case 'e':
10752     case 'Z':
10753       return C_Other;
10754     default:
10755       break;
10756     }
10757   }
10758   return TargetLowering::getConstraintType(Constraint);
10759 }
10760
10761 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10762 /// with another that has more specific requirements based on the type of the
10763 /// corresponding operand.
10764 const char *X86TargetLowering::
10765 LowerXConstraint(EVT ConstraintVT) const {
10766   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10767   // 'f' like normal targets.
10768   if (ConstraintVT.isFloatingPoint()) {
10769     if (Subtarget->hasSSE2())
10770       return "Y";
10771     if (Subtarget->hasSSE1())
10772       return "x";
10773   }
10774
10775   return TargetLowering::LowerXConstraint(ConstraintVT);
10776 }
10777
10778 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10779 /// vector.  If it is invalid, don't add anything to Ops.
10780 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10781                                                      char Constraint,
10782                                                      std::vector<SDValue>&Ops,
10783                                                      SelectionDAG &DAG) const {
10784   SDValue Result(0, 0);
10785
10786   switch (Constraint) {
10787   default: break;
10788   case 'I':
10789     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10790       if (C->getZExtValue() <= 31) {
10791         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10792         break;
10793       }
10794     }
10795     return;
10796   case 'J':
10797     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10798       if (C->getZExtValue() <= 63) {
10799         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10800         break;
10801       }
10802     }
10803     return;
10804   case 'K':
10805     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10806       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10807         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10808         break;
10809       }
10810     }
10811     return;
10812   case 'N':
10813     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10814       if (C->getZExtValue() <= 255) {
10815         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10816         break;
10817       }
10818     }
10819     return;
10820   case 'e': {
10821     // 32-bit signed value
10822     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10823       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10824                                            C->getSExtValue())) {
10825         // Widen to 64 bits here to get it sign extended.
10826         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10827         break;
10828       }
10829     // FIXME gcc accepts some relocatable values here too, but only in certain
10830     // memory models; it's complicated.
10831     }
10832     return;
10833   }
10834   case 'Z': {
10835     // 32-bit unsigned value
10836     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10837       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10838                                            C->getZExtValue())) {
10839         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10840         break;
10841       }
10842     }
10843     // FIXME gcc accepts some relocatable values here too, but only in certain
10844     // memory models; it's complicated.
10845     return;
10846   }
10847   case 'i': {
10848     // Literal immediates are always ok.
10849     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10850       // Widen to 64 bits here to get it sign extended.
10851       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10852       break;
10853     }
10854
10855     // In any sort of PIC mode addresses need to be computed at runtime by
10856     // adding in a register or some sort of table lookup.  These can't
10857     // be used as immediates.
10858     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10859       return;
10860
10861     // If we are in non-pic codegen mode, we allow the address of a global (with
10862     // an optional displacement) to be used with 'i'.
10863     GlobalAddressSDNode *GA = 0;
10864     int64_t Offset = 0;
10865
10866     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10867     while (1) {
10868       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10869         Offset += GA->getOffset();
10870         break;
10871       } else if (Op.getOpcode() == ISD::ADD) {
10872         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10873           Offset += C->getZExtValue();
10874           Op = Op.getOperand(0);
10875           continue;
10876         }
10877       } else if (Op.getOpcode() == ISD::SUB) {
10878         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10879           Offset += -C->getZExtValue();
10880           Op = Op.getOperand(0);
10881           continue;
10882         }
10883       }
10884
10885       // Otherwise, this isn't something we can handle, reject it.
10886       return;
10887     }
10888
10889     const GlobalValue *GV = GA->getGlobal();
10890     // If we require an extra load to get this address, as in PIC mode, we
10891     // can't accept it.
10892     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10893                                                         getTargetMachine())))
10894       return;
10895
10896     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10897                                         GA->getValueType(0), Offset);
10898     break;
10899   }
10900   }
10901
10902   if (Result.getNode()) {
10903     Ops.push_back(Result);
10904     return;
10905   }
10906   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10907 }
10908
10909 std::vector<unsigned> X86TargetLowering::
10910 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10911                                   EVT VT) const {
10912   if (Constraint.size() == 1) {
10913     // FIXME: not handling fp-stack yet!
10914     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10915     default: break;  // Unknown constraint letter
10916     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10917       if (Subtarget->is64Bit()) {
10918         if (VT == MVT::i32)
10919           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10920                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10921                                        X86::R10D,X86::R11D,X86::R12D,
10922                                        X86::R13D,X86::R14D,X86::R15D,
10923                                        X86::EBP, X86::ESP, 0);
10924         else if (VT == MVT::i16)
10925           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10926                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10927                                        X86::R10W,X86::R11W,X86::R12W,
10928                                        X86::R13W,X86::R14W,X86::R15W,
10929                                        X86::BP,  X86::SP, 0);
10930         else if (VT == MVT::i8)
10931           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10932                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10933                                        X86::R10B,X86::R11B,X86::R12B,
10934                                        X86::R13B,X86::R14B,X86::R15B,
10935                                        X86::BPL, X86::SPL, 0);
10936
10937         else if (VT == MVT::i64)
10938           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10939                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10940                                        X86::R10, X86::R11, X86::R12,
10941                                        X86::R13, X86::R14, X86::R15,
10942                                        X86::RBP, X86::RSP, 0);
10943
10944         break;
10945       }
10946       // 32-bit fallthrough
10947     case 'Q':   // Q_REGS
10948       if (VT == MVT::i32)
10949         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10950       else if (VT == MVT::i16)
10951         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10952       else if (VT == MVT::i8)
10953         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10954       else if (VT == MVT::i64)
10955         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10956       break;
10957     }
10958   }
10959
10960   return std::vector<unsigned>();
10961 }
10962
10963 std::pair<unsigned, const TargetRegisterClass*>
10964 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10965                                                 EVT VT) const {
10966   // First, see if this is a constraint that directly corresponds to an LLVM
10967   // register class.
10968   if (Constraint.size() == 1) {
10969     // GCC Constraint Letters
10970     switch (Constraint[0]) {
10971     default: break;
10972     case 'r':   // GENERAL_REGS
10973     case 'l':   // INDEX_REGS
10974       if (VT == MVT::i8)
10975         return std::make_pair(0U, X86::GR8RegisterClass);
10976       if (VT == MVT::i16)
10977         return std::make_pair(0U, X86::GR16RegisterClass);
10978       if (VT == MVT::i32 || !Subtarget->is64Bit())
10979         return std::make_pair(0U, X86::GR32RegisterClass);
10980       return std::make_pair(0U, X86::GR64RegisterClass);
10981     case 'R':   // LEGACY_REGS
10982       if (VT == MVT::i8)
10983         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10984       if (VT == MVT::i16)
10985         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10986       if (VT == MVT::i32 || !Subtarget->is64Bit())
10987         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10988       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10989     case 'f':  // FP Stack registers.
10990       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10991       // value to the correct fpstack register class.
10992       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10993         return std::make_pair(0U, X86::RFP32RegisterClass);
10994       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10995         return std::make_pair(0U, X86::RFP64RegisterClass);
10996       return std::make_pair(0U, X86::RFP80RegisterClass);
10997     case 'y':   // MMX_REGS if MMX allowed.
10998       if (!Subtarget->hasMMX()) break;
10999       return std::make_pair(0U, X86::VR64RegisterClass);
11000     case 'Y':   // SSE_REGS if SSE2 allowed
11001       if (!Subtarget->hasSSE2()) break;
11002       // FALL THROUGH.
11003     case 'x':   // SSE_REGS if SSE1 allowed
11004       if (!Subtarget->hasSSE1()) break;
11005
11006       switch (VT.getSimpleVT().SimpleTy) {
11007       default: break;
11008       // Scalar SSE types.
11009       case MVT::f32:
11010       case MVT::i32:
11011         return std::make_pair(0U, X86::FR32RegisterClass);
11012       case MVT::f64:
11013       case MVT::i64:
11014         return std::make_pair(0U, X86::FR64RegisterClass);
11015       // Vector types.
11016       case MVT::v16i8:
11017       case MVT::v8i16:
11018       case MVT::v4i32:
11019       case MVT::v2i64:
11020       case MVT::v4f32:
11021       case MVT::v2f64:
11022         return std::make_pair(0U, X86::VR128RegisterClass);
11023       }
11024       break;
11025     }
11026   }
11027
11028   // Use the default implementation in TargetLowering to convert the register
11029   // constraint into a member of a register class.
11030   std::pair<unsigned, const TargetRegisterClass*> Res;
11031   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11032
11033   // Not found as a standard register?
11034   if (Res.second == 0) {
11035     // Map st(0) -> st(7) -> ST0
11036     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11037         tolower(Constraint[1]) == 's' &&
11038         tolower(Constraint[2]) == 't' &&
11039         Constraint[3] == '(' &&
11040         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11041         Constraint[5] == ')' &&
11042         Constraint[6] == '}') {
11043
11044       Res.first = X86::ST0+Constraint[4]-'0';
11045       Res.second = X86::RFP80RegisterClass;
11046       return Res;
11047     }
11048
11049     // GCC allows "st(0)" to be called just plain "st".
11050     if (StringRef("{st}").equals_lower(Constraint)) {
11051       Res.first = X86::ST0;
11052       Res.second = X86::RFP80RegisterClass;
11053       return Res;
11054     }
11055
11056     // flags -> EFLAGS
11057     if (StringRef("{flags}").equals_lower(Constraint)) {
11058       Res.first = X86::EFLAGS;
11059       Res.second = X86::CCRRegisterClass;
11060       return Res;
11061     }
11062
11063     // 'A' means EAX + EDX.
11064     if (Constraint == "A") {
11065       Res.first = X86::EAX;
11066       Res.second = X86::GR32_ADRegisterClass;
11067       return Res;
11068     }
11069     return Res;
11070   }
11071
11072   // Otherwise, check to see if this is a register class of the wrong value
11073   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11074   // turn into {ax},{dx}.
11075   if (Res.second->hasType(VT))
11076     return Res;   // Correct type already, nothing to do.
11077
11078   // All of the single-register GCC register classes map their values onto
11079   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11080   // really want an 8-bit or 32-bit register, map to the appropriate register
11081   // class and return the appropriate register.
11082   if (Res.second == X86::GR16RegisterClass) {
11083     if (VT == MVT::i8) {
11084       unsigned DestReg = 0;
11085       switch (Res.first) {
11086       default: break;
11087       case X86::AX: DestReg = X86::AL; break;
11088       case X86::DX: DestReg = X86::DL; break;
11089       case X86::CX: DestReg = X86::CL; break;
11090       case X86::BX: DestReg = X86::BL; break;
11091       }
11092       if (DestReg) {
11093         Res.first = DestReg;
11094         Res.second = X86::GR8RegisterClass;
11095       }
11096     } else if (VT == MVT::i32) {
11097       unsigned DestReg = 0;
11098       switch (Res.first) {
11099       default: break;
11100       case X86::AX: DestReg = X86::EAX; break;
11101       case X86::DX: DestReg = X86::EDX; break;
11102       case X86::CX: DestReg = X86::ECX; break;
11103       case X86::BX: DestReg = X86::EBX; break;
11104       case X86::SI: DestReg = X86::ESI; break;
11105       case X86::DI: DestReg = X86::EDI; break;
11106       case X86::BP: DestReg = X86::EBP; break;
11107       case X86::SP: DestReg = X86::ESP; break;
11108       }
11109       if (DestReg) {
11110         Res.first = DestReg;
11111         Res.second = X86::GR32RegisterClass;
11112       }
11113     } else if (VT == MVT::i64) {
11114       unsigned DestReg = 0;
11115       switch (Res.first) {
11116       default: break;
11117       case X86::AX: DestReg = X86::RAX; break;
11118       case X86::DX: DestReg = X86::RDX; break;
11119       case X86::CX: DestReg = X86::RCX; break;
11120       case X86::BX: DestReg = X86::RBX; break;
11121       case X86::SI: DestReg = X86::RSI; break;
11122       case X86::DI: DestReg = X86::RDI; break;
11123       case X86::BP: DestReg = X86::RBP; break;
11124       case X86::SP: DestReg = X86::RSP; break;
11125       }
11126       if (DestReg) {
11127         Res.first = DestReg;
11128         Res.second = X86::GR64RegisterClass;
11129       }
11130     }
11131   } else if (Res.second == X86::FR32RegisterClass ||
11132              Res.second == X86::FR64RegisterClass ||
11133              Res.second == X86::VR128RegisterClass) {
11134     // Handle references to XMM physical registers that got mapped into the
11135     // wrong class.  This can happen with constraints like {xmm0} where the
11136     // target independent register mapper will just pick the first match it can
11137     // find, ignoring the required type.
11138     if (VT == MVT::f32)
11139       Res.second = X86::FR32RegisterClass;
11140     else if (VT == MVT::f64)
11141       Res.second = X86::FR64RegisterClass;
11142     else if (X86::VR128RegisterClass->hasType(VT))
11143       Res.second = X86::VR128RegisterClass;
11144   }
11145
11146   return Res;
11147 }