lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 332   if (Subtarget->is64Bit()) {
 333     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 334     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 335     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 336     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 337     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 338   }
 339   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 340   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 341   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 342   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 345     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 346     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasSSE1())
 350     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 351
 352   if (!Subtarget->hasSSE2())
 353     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 618     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 673
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 678
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 683
 684     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 685
 686     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 693   }
 694
 695   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 696     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 697
 698     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 699     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 700     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 701     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 703     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 704     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 706     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 707     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 708     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 710   }
 711
 712   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 713     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 714
 715     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 716     // registers cannot be used even for integer operations.
 717     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 718     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 719     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 720     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 721
 722     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 723     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 724     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 725     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 726     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 727     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 733     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 734     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 735     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 737     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 738
 739     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 740     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 741     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 742     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 743
 744     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 745     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 746     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 747     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 748     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 749
 750     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 751     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 752       EVT VT = (MVT::SimpleValueType)i;
 753       // Do not attempt to custom lower non-power-of-2 vectors
 754       if (!isPowerOf2_32(VT.getVectorNumElements()))
 755         continue;
 756       // Do not attempt to custom lower non-128-bit vectors
 757       if (!VT.is128BitVector())
 758         continue;
 759       setOperationAction(ISD::BUILD_VECTOR,
 760                          VT.getSimpleVT().SimpleTy, Custom);
 761       setOperationAction(ISD::VECTOR_SHUFFLE,
 762                          VT.getSimpleVT().SimpleTy, Custom);
 763       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 764                          VT.getSimpleVT().SimpleTy, Custom);
 765     }
 766
 767     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 768     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 769     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 770     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 772     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 773
 774     if (Subtarget->is64Bit()) {
 775       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 776       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 777     }
 778
 779     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 780     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 781       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 782       EVT VT = SVT;
 783
 784       // Do not attempt to promote non-128-bit vectors
 785       if (!VT.is128BitVector()) {
 786         continue;
 787       }
 788       setOperationAction(ISD::AND,    SVT, Promote);
 789       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 790       setOperationAction(ISD::OR,     SVT, Promote);
 791       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 792       setOperationAction(ISD::XOR,    SVT, Promote);
 793       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 794       setOperationAction(ISD::LOAD,   SVT, Promote);
 795       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 796       setOperationAction(ISD::SELECT, SVT, Promote);
 797       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 798     }
 799
 800     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 801
 802     // Custom lower v2i64 and v2f64 selects.
 803     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 805     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 806     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 807
 808     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 809     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 810     if (!DisableMMX && Subtarget->hasMMX()) {
 811       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 812       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 813     }
 814   }
 815
 816   if (Subtarget->hasSSE41()) {
 817     // FIXME: Do we need to handle scalar-to-vector here?
 818     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 819
 820     // i8 and i16 vectors are custom , because the source register and source
 821     // source memory operand types are not the same width.  f32 vectors are
 822     // custom since the immediate controlling the insert encodes additional
 823     // information.
 824     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 825     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 826     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 827     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 828
 829     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 830     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 831     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 832     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 833
 834     if (Subtarget->is64Bit()) {
 835       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 836       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 837     }
 838   }
 839
 840   if (Subtarget->hasSSE42()) {
 841     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 842   }
 843
 844   if (!UseSoftFloat && Subtarget->hasAVX()) {
 845     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 846     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 847     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 848     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 849
 850     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 851     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 852     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 853     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 854     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 855     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 856     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 857     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 858     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 859     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 860     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 861     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 862     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 863     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 864     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 865
 866     // Operations to consider commented out -v16i16 v32i8
 867     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 868     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 869     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 870     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 871     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 872     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 873     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 874     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 875     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 876     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 877     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 878     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 880     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 881
 882     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 883     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 884     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 885     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 886
 887     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 888     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 889     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 891     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 892
 893     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 895     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 897     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 898     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 899
 900 #if 0
 901     // Not sure we want to do this since there are no 256-bit integer
 902     // operations in AVX
 903
 904     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 905     // This includes 256-bit vectors
 906     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 907       EVT VT = (MVT::SimpleValueType)i;
 908
 909       // Do not attempt to custom lower non-power-of-2 vectors
 910       if (!isPowerOf2_32(VT.getVectorNumElements()))
 911         continue;
 912
 913       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 914       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 915       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 916     }
 917
 918     if (Subtarget->is64Bit()) {
 919       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 920       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 921     }
 922 #endif
 923
 924 #if 0
 925     // Not sure we want to do this since there are no 256-bit integer
 926     // operations in AVX
 927
 928     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 929     // Including 256-bit vectors
 930     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 931       EVT VT = (MVT::SimpleValueType)i;
 932
 933       if (!VT.is256BitVector()) {
 934         continue;
 935       }
 936       setOperationAction(ISD::AND,    VT, Promote);
 937       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 938       setOperationAction(ISD::OR,     VT, Promote);
 939       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 940       setOperationAction(ISD::XOR,    VT, Promote);
 941       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 942       setOperationAction(ISD::LOAD,   VT, Promote);
 943       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 944       setOperationAction(ISD::SELECT, VT, Promote);
 945       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 946     }
 947
 948     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 949 #endif
 950   }
 951
 952   // We want to custom lower some of our intrinsics.
 953   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 954
 955   // Add/Sub/Mul with overflow operations are custom lowered.
 956   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 957   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 958   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 959   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 960   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 961   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 962   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 963   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 964   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 965   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 966
 967   if (!Subtarget->is64Bit()) {
 968     // These libcalls are not available in 32-bit.
 969     setLibcallName(RTLIB::SHL_I128, 0);
 970     setLibcallName(RTLIB::SRL_I128, 0);
 971     setLibcallName(RTLIB::SRA_I128, 0);
 972   }
 973
 974   // We have target-specific dag combine patterns for the following nodes:
 975   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 976   setTargetDAGCombine(ISD::BUILD_VECTOR);
 977   setTargetDAGCombine(ISD::SELECT);
 978   setTargetDAGCombine(ISD::SHL);
 979   setTargetDAGCombine(ISD::SRA);
 980   setTargetDAGCombine(ISD::SRL);
 981   setTargetDAGCombine(ISD::STORE);
 982   setTargetDAGCombine(ISD::MEMBARRIER);
 983   if (Subtarget->is64Bit())
 984     setTargetDAGCombine(ISD::MUL);
 985
 986   computeRegisterProperties();
 987
 988   // Divide and reminder operations have no vector equivalent and can
 989   // trap. Do a custom widening for these operations in which we never
 990   // generate more divides/remainder than the original vector width.
 991   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 992        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 993     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
 994       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
 995       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
 996       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
 997       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
 998     }
 999   }
1000
1001   // FIXME: These should be based on subtarget info. Plus, the values should
1002   // be smaller when we are in optimizing for size mode.
1003   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1004   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1005   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1006   setPrefLoopAlignment(16);
1007   benefitFromCodePlacementOpt = true;
1008 }
1009
1010
1011 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1012   return MVT::i8;
1013 }
1014
1015
1016 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1017 /// the desired ByVal argument alignment.
1018 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1019   if (MaxAlign == 16)
1020     return;
1021   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1022     if (VTy->getBitWidth() == 128)
1023       MaxAlign = 16;
1024   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1025     unsigned EltAlign = 0;
1026     getMaxByValAlign(ATy->getElementType(), EltAlign);
1027     if (EltAlign > MaxAlign)
1028       MaxAlign = EltAlign;
1029   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1030     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1031       unsigned EltAlign = 0;
1032       getMaxByValAlign(STy->getElementType(i), EltAlign);
1033       if (EltAlign > MaxAlign)
1034         MaxAlign = EltAlign;
1035       if (MaxAlign == 16)
1036         break;
1037     }
1038   }
1039   return;
1040 }
1041
1042 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1043 /// function arguments in the caller parameter area. For X86, aggregates
1044 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1045 /// are at 4-byte boundaries.
1046 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1047   if (Subtarget->is64Bit()) {
1048     // Max of 8 and alignment of type.
1049     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1050     if (TyAlign > 8)
1051       return TyAlign;
1052     return 8;
1053   }
1054
1055   unsigned Align = 4;
1056   if (Subtarget->hasSSE1())
1057     getMaxByValAlign(Ty, Align);
1058   return Align;
1059 }
1060
1061 /// getOptimalMemOpType - Returns the target specific optimal type for load
1062 /// and store operations as a result of memset, memcpy, and memmove
1063 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1064 /// determining it.
1065 EVT
1066 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1067                                        bool isSrcConst, bool isSrcStr,
1068                                        SelectionDAG &DAG) const {
1069   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1070   // linux.  This is because the stack realignment code can't handle certain
1071   // cases like PR2962.  This should be removed when PR2962 is fixed.
1072   const Function *F = DAG.getMachineFunction().getFunction();
1073   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1074   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1075     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1076       return MVT::v4i32;
1077     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1078       return MVT::v4f32;
1079   }
1080   if (Subtarget->is64Bit() && Size >= 8)
1081     return MVT::i64;
1082   return MVT::i32;
1083 }
1084
1085 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1086 /// jumptable.
1087 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1088                                                       SelectionDAG &DAG) const {
1089   if (usesGlobalOffsetTable())
1090     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1091   if (!Subtarget->is64Bit())
1092     // This doesn't have DebugLoc associated with it, but is not really the
1093     // same as a Register.
1094     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1095                        getPointerTy());
1096   return Table;
1097 }
1098
1099 /// getFunctionAlignment - Return the Log2 alignment of this function.
1100 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1101   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1102 }
1103
1104 //===----------------------------------------------------------------------===//
1105 //               Return Value Calling Convention Implementation
1106 //===----------------------------------------------------------------------===//
1107
1108 #include "X86GenCallingConv.inc"
1109
1110 bool
1111 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1112                         const SmallVectorImpl<EVT> &OutTys,
1113                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1114                         SelectionDAG &DAG) {
1115   SmallVector<CCValAssign, 16> RVLocs;
1116   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1117                  RVLocs, *DAG.getContext());
1118   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1119 }
1120
1121 SDValue
1122 X86TargetLowering::LowerReturn(SDValue Chain,
1123                                CallingConv::ID CallConv, bool isVarArg,
1124                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1125                                DebugLoc dl, SelectionDAG &DAG) {
1126
1127   SmallVector<CCValAssign, 16> RVLocs;
1128   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1129                  RVLocs, *DAG.getContext());
1130   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1131
1132   // If this is the first return lowered for this function, add the regs to the
1133   // liveout set for the function.
1134   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1135     for (unsigned i = 0; i != RVLocs.size(); ++i)
1136       if (RVLocs[i].isRegLoc())
1137         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1138   }
1139
1140   SDValue Flag;
1141
1142   SmallVector<SDValue, 6> RetOps;
1143   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1144   // Operand #1 = Bytes To Pop
1145   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1146
1147   // Copy the result values into the output registers.
1148   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1149     CCValAssign &VA = RVLocs[i];
1150     assert(VA.isRegLoc() && "Can only return in registers!");
1151     SDValue ValToCopy = Outs[i].Val;
1152
1153     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1154     // the RET instruction and handled by the FP Stackifier.
1155     if (VA.getLocReg() == X86::ST0 ||
1156         VA.getLocReg() == X86::ST1) {
1157       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1158       // change the value to the FP stack register class.
1159       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1160         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1161       RetOps.push_back(ValToCopy);
1162       // Don't emit a copytoreg.
1163       continue;
1164     }
1165
1166     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1167     // which is returned in RAX / RDX.
1168     if (Subtarget->is64Bit()) {
1169       EVT ValVT = ValToCopy.getValueType();
1170       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1171         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1172         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1173           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1174       }
1175     }
1176
1177     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1178     Flag = Chain.getValue(1);
1179   }
1180
1181   // The x86-64 ABI for returning structs by value requires that we copy
1182   // the sret argument into %rax for the return. We saved the argument into
1183   // a virtual register in the entry block, so now we copy the value out
1184   // and into %rax.
1185   if (Subtarget->is64Bit() &&
1186       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1187     MachineFunction &MF = DAG.getMachineFunction();
1188     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1189     unsigned Reg = FuncInfo->getSRetReturnReg();
1190     if (!Reg) {
1191       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1192       FuncInfo->setSRetReturnReg(Reg);
1193     }
1194     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1195
1196     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1197     Flag = Chain.getValue(1);
1198
1199     // RAX now acts like a return value.
1200     MF.getRegInfo().addLiveOut(X86::RAX);
1201   }
1202
1203   RetOps[0] = Chain;  // Update chain.
1204
1205   // Add the flag if we have it.
1206   if (Flag.getNode())
1207     RetOps.push_back(Flag);
1208
1209   return DAG.getNode(X86ISD::RET_FLAG, dl,
1210                      MVT::Other, &RetOps[0], RetOps.size());
1211 }
1212
1213 /// LowerCallResult - Lower the result values of a call into the
1214 /// appropriate copies out of appropriate physical registers.
1215 ///
1216 SDValue
1217 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1218                                    CallingConv::ID CallConv, bool isVarArg,
1219                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1220                                    DebugLoc dl, SelectionDAG &DAG,
1221                                    SmallVectorImpl<SDValue> &InVals) {
1222
1223   // Assign locations to each value returned by this call.
1224   SmallVector<CCValAssign, 16> RVLocs;
1225   bool Is64Bit = Subtarget->is64Bit();
1226   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1227                  RVLocs, *DAG.getContext());
1228   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1229
1230   // Copy all of the result registers out of their specified physreg.
1231   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1232     CCValAssign &VA = RVLocs[i];
1233     EVT CopyVT = VA.getValVT();
1234
1235     // If this is x86-64, and we disabled SSE, we can't return FP values
1236     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1237         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1238       llvm_report_error("SSE register return with SSE disabled");
1239     }
1240
1241     // If this is a call to a function that returns an fp value on the floating
1242     // point stack, but where we prefer to use the value in xmm registers, copy
1243     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1244     if ((VA.getLocReg() == X86::ST0 ||
1245          VA.getLocReg() == X86::ST1) &&
1246         isScalarFPTypeInSSEReg(VA.getValVT())) {
1247       CopyVT = MVT::f80;
1248     }
1249
1250     SDValue Val;
1251     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1252       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1253       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1254         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1255                                    MVT::v2i64, InFlag).getValue(1);
1256         Val = Chain.getValue(0);
1257         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1258                           Val, DAG.getConstant(0, MVT::i64));
1259       } else {
1260         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1261                                    MVT::i64, InFlag).getValue(1);
1262         Val = Chain.getValue(0);
1263       }
1264       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1265     } else {
1266       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1267                                  CopyVT, InFlag).getValue(1);
1268       Val = Chain.getValue(0);
1269     }
1270     InFlag = Chain.getValue(2);
1271
1272     if (CopyVT != VA.getValVT()) {
1273       // Round the F80 the right size, which also moves to the appropriate xmm
1274       // register.
1275       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1276                         // This truncation won't change the value.
1277                         DAG.getIntPtrConstant(1));
1278     }
1279
1280     InVals.push_back(Val);
1281   }
1282
1283   return Chain;
1284 }
1285
1286
1287 //===----------------------------------------------------------------------===//
1288 //                C & StdCall & Fast Calling Convention implementation
1289 //===----------------------------------------------------------------------===//
1290 //  StdCall calling convention seems to be standard for many Windows' API
1291 //  routines and around. It differs from C calling convention just a little:
1292 //  callee should clean up the stack, not caller. Symbols should be also
1293 //  decorated in some fancy way :) It doesn't support any vector arguments.
1294 //  For info on fast calling convention see Fast Calling Convention (tail call)
1295 //  implementation LowerX86_32FastCCCallTo.
1296
1297 /// CallIsStructReturn - Determines whether a call uses struct return
1298 /// semantics.
1299 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1300   if (Outs.empty())
1301     return false;
1302
1303   return Outs[0].Flags.isSRet();
1304 }
1305
1306 /// ArgsAreStructReturn - Determines whether a function uses struct
1307 /// return semantics.
1308 static bool
1309 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1310   if (Ins.empty())
1311     return false;
1312
1313   return Ins[0].Flags.isSRet();
1314 }
1315
1316 /// IsCalleePop - Determines whether the callee is required to pop its
1317 /// own arguments. Callee pop is necessary to support tail calls.
1318 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1319   if (IsVarArg)
1320     return false;
1321
1322   switch (CallingConv) {
1323   default:
1324     return false;
1325   case CallingConv::X86_StdCall:
1326     return !Subtarget->is64Bit();
1327   case CallingConv::X86_FastCall:
1328     return !Subtarget->is64Bit();
1329   case CallingConv::Fast:
1330     return PerformTailCallOpt;
1331   }
1332 }
1333
1334 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1335 /// given CallingConvention value.
1336 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1337   if (Subtarget->is64Bit()) {
1338     if (Subtarget->isTargetWin64())
1339       return CC_X86_Win64_C;
1340     else
1341       return CC_X86_64_C;
1342   }
1343
1344   if (CC == CallingConv::X86_FastCall)
1345     return CC_X86_32_FastCall;
1346   else if (CC == CallingConv::Fast)
1347     return CC_X86_32_FastCC;
1348   else
1349     return CC_X86_32_C;
1350 }
1351
1352 /// NameDecorationForCallConv - Selects the appropriate decoration to
1353 /// apply to a MachineFunction containing a given calling convention.
1354 NameDecorationStyle
1355 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1356   if (CallConv == CallingConv::X86_FastCall)
1357     return FastCall;
1358   else if (CallConv == CallingConv::X86_StdCall)
1359     return StdCall;
1360   return None;
1361 }
1362
1363
1364 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1365 /// by "Src" to address "Dst" with size and alignment information specified by
1366 /// the specific parameter attribute. The copy will be passed as a byval
1367 /// function parameter.
1368 static SDValue
1369 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1370                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1371                           DebugLoc dl) {
1372   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1373   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1374                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1375 }
1376
1377 SDValue
1378 X86TargetLowering::LowerMemArgument(SDValue Chain,
1379                                     CallingConv::ID CallConv,
1380                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1381                                     DebugLoc dl, SelectionDAG &DAG,
1382                                     const CCValAssign &VA,
1383                                     MachineFrameInfo *MFI,
1384                                     unsigned i) {
1385
1386   // Create the nodes corresponding to a load from this parameter slot.
1387   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1388   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1389   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1390   EVT ValVT;
1391
1392   // If value is passed by pointer we have address passed instead of the value
1393   // itself.
1394   if (VA.getLocInfo() == CCValAssign::Indirect)
1395     ValVT = VA.getLocVT();
1396   else
1397     ValVT = VA.getValVT();
1398
1399   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1400   // changed with more analysis.
1401   // In case of tail call optimization mark all arguments mutable. Since they
1402   // could be overwritten by lowering of arguments in case of a tail call.
1403   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1404                                   VA.getLocMemOffset(), isImmutable, false);
1405   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1406   if (Flags.isByVal())
1407     return FIN;
1408   return DAG.getLoad(ValVT, dl, Chain, FIN,
1409                      PseudoSourceValue::getFixedStack(FI), 0);
1410 }
1411
1412 SDValue
1413 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1414                                         CallingConv::ID CallConv,
1415                                         bool isVarArg,
1416                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1417                                         DebugLoc dl,
1418                                         SelectionDAG &DAG,
1419                                         SmallVectorImpl<SDValue> &InVals) {
1420
1421   MachineFunction &MF = DAG.getMachineFunction();
1422   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1423
1424   const Function* Fn = MF.getFunction();
1425   if (Fn->hasExternalLinkage() &&
1426       Subtarget->isTargetCygMing() &&
1427       Fn->getName() == "main")
1428     FuncInfo->setForceFramePointer(true);
1429
1430   // Decorate the function name.
1431   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1432
1433   MachineFrameInfo *MFI = MF.getFrameInfo();
1434   bool Is64Bit = Subtarget->is64Bit();
1435   bool IsWin64 = Subtarget->isTargetWin64();
1436
1437   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1438          "Var args not supported with calling convention fastcc");
1439
1440   // Assign locations to all of the incoming arguments.
1441   SmallVector<CCValAssign, 16> ArgLocs;
1442   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1443                  ArgLocs, *DAG.getContext());
1444   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1445
1446   unsigned LastVal = ~0U;
1447   SDValue ArgValue;
1448   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1449     CCValAssign &VA = ArgLocs[i];
1450     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1451     // places.
1452     assert(VA.getValNo() != LastVal &&
1453            "Don't support value assigned to multiple locs yet");
1454     LastVal = VA.getValNo();
1455
1456     if (VA.isRegLoc()) {
1457       EVT RegVT = VA.getLocVT();
1458       TargetRegisterClass *RC = NULL;
1459       if (RegVT == MVT::i32)
1460         RC = X86::GR32RegisterClass;
1461       else if (Is64Bit && RegVT == MVT::i64)
1462         RC = X86::GR64RegisterClass;
1463       else if (RegVT == MVT::f32)
1464         RC = X86::FR32RegisterClass;
1465       else if (RegVT == MVT::f64)
1466         RC = X86::FR64RegisterClass;
1467       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1468         RC = X86::VR128RegisterClass;
1469       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1470         RC = X86::VR64RegisterClass;
1471       else
1472         llvm_unreachable("Unknown argument type!");
1473
1474       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1475       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1476
1477       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1478       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1479       // right size.
1480       if (VA.getLocInfo() == CCValAssign::SExt)
1481         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1482                                DAG.getValueType(VA.getValVT()));
1483       else if (VA.getLocInfo() == CCValAssign::ZExt)
1484         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1485                                DAG.getValueType(VA.getValVT()));
1486       else if (VA.getLocInfo() == CCValAssign::BCvt)
1487         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1488
1489       if (VA.isExtInLoc()) {
1490         // Handle MMX values passed in XMM regs.
1491         if (RegVT.isVector()) {
1492           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1493                                  ArgValue, DAG.getConstant(0, MVT::i64));
1494           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1495         } else
1496           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1497       }
1498     } else {
1499       assert(VA.isMemLoc());
1500       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1501     }
1502
1503     // If value is passed via pointer - do a load.
1504     if (VA.getLocInfo() == CCValAssign::Indirect)
1505       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1506
1507     InVals.push_back(ArgValue);
1508   }
1509
1510   // The x86-64 ABI for returning structs by value requires that we copy
1511   // the sret argument into %rax for the return. Save the argument into
1512   // a virtual register so that we can access it from the return points.
1513   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1514     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1515     unsigned Reg = FuncInfo->getSRetReturnReg();
1516     if (!Reg) {
1517       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1518       FuncInfo->setSRetReturnReg(Reg);
1519     }
1520     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1521     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1522   }
1523
1524   unsigned StackSize = CCInfo.getNextStackOffset();
1525   // align stack specially for tail calls
1526   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1527     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1528
1529   // If the function takes variable number of arguments, make a frame index for
1530   // the start of the first vararg value... for expansion of llvm.va_start.
1531   if (isVarArg) {
1532     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1533       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1534     }
1535     if (Is64Bit) {
1536       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1537
1538       // FIXME: We should really autogenerate these arrays
1539       static const unsigned GPR64ArgRegsWin64[] = {
1540         X86::RCX, X86::RDX, X86::R8,  X86::R9
1541       };
1542       static const unsigned XMMArgRegsWin64[] = {
1543         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1544       };
1545       static const unsigned GPR64ArgRegs64Bit[] = {
1546         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1547       };
1548       static const unsigned XMMArgRegs64Bit[] = {
1549         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1550         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1551       };
1552       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1553
1554       if (IsWin64) {
1555         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1556         GPR64ArgRegs = GPR64ArgRegsWin64;
1557         XMMArgRegs = XMMArgRegsWin64;
1558       } else {
1559         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1560         GPR64ArgRegs = GPR64ArgRegs64Bit;
1561         XMMArgRegs = XMMArgRegs64Bit;
1562       }
1563       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1564                                                        TotalNumIntRegs);
1565       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1566                                                        TotalNumXMMRegs);
1567
1568       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1569       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1570              "SSE register cannot be used when SSE is disabled!");
1571       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1572              "SSE register cannot be used when SSE is disabled!");
1573       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1574         // Kernel mode asks for SSE to be disabled, so don't push them
1575         // on the stack.
1576         TotalNumXMMRegs = 0;
1577
1578       // For X86-64, if there are vararg parameters that are passed via
1579       // registers, then we must store them to their spots on the stack so they
1580       // may be loaded by deferencing the result of va_next.
1581       VarArgsGPOffset = NumIntRegs * 8;
1582       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1583       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1584                                                  TotalNumXMMRegs * 16, 16,
1585                                                  false);
1586
1587       // Store the integer parameter registers.
1588       SmallVector<SDValue, 8> MemOps;
1589       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1590       unsigned Offset = VarArgsGPOffset;
1591       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1592         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1593                                   DAG.getIntPtrConstant(Offset));
1594         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1595                                      X86::GR64RegisterClass);
1596         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1597         SDValue Store =
1598           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1599                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1600                        Offset);
1601         MemOps.push_back(Store);
1602         Offset += 8;
1603       }
1604
1605       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1606         // Now store the XMM (fp + vector) parameter registers.
1607         SmallVector<SDValue, 11> SaveXMMOps;
1608         SaveXMMOps.push_back(Chain);
1609
1610         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1611         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1612         SaveXMMOps.push_back(ALVal);
1613
1614         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1615         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1616
1617         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1618           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1619                                        X86::VR128RegisterClass);
1620           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1621           SaveXMMOps.push_back(Val);
1622         }
1623         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1624                                      MVT::Other,
1625                                      &SaveXMMOps[0], SaveXMMOps.size()));
1626       }
1627
1628       if (!MemOps.empty())
1629         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1630                             &MemOps[0], MemOps.size());
1631     }
1632   }
1633
1634   // Some CCs need callee pop.
1635   if (IsCalleePop(isVarArg, CallConv)) {
1636     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1637     BytesCallerReserves = 0;
1638   } else {
1639     BytesToPopOnReturn  = 0; // Callee pops nothing.
1640     // If this is an sret function, the return should pop the hidden pointer.
1641     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1642       BytesToPopOnReturn = 4;
1643     BytesCallerReserves = StackSize;
1644   }
1645
1646   if (!Is64Bit) {
1647     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1648     if (CallConv == CallingConv::X86_FastCall)
1649       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1650   }
1651
1652   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1653
1654   return Chain;
1655 }
1656
1657 SDValue
1658 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1659                                     SDValue StackPtr, SDValue Arg,
1660                                     DebugLoc dl, SelectionDAG &DAG,
1661                                     const CCValAssign &VA,
1662                                     ISD::ArgFlagsTy Flags) {
1663   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1664   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1665   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1666   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1667   if (Flags.isByVal()) {
1668     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1669   }
1670   return DAG.getStore(Chain, dl, Arg, PtrOff,
1671                       PseudoSourceValue::getStack(), LocMemOffset);
1672 }
1673
1674 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1675 /// optimization is performed and it is required.
1676 SDValue
1677 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1678                                            SDValue &OutRetAddr,
1679                                            SDValue Chain,
1680                                            bool IsTailCall,
1681                                            bool Is64Bit,
1682                                            int FPDiff,
1683                                            DebugLoc dl) {
1684   if (!IsTailCall || FPDiff==0) return Chain;
1685
1686   // Adjust the Return address stack slot.
1687   EVT VT = getPointerTy();
1688   OutRetAddr = getReturnAddressFrameIndex(DAG);
1689
1690   // Load the "old" Return address.
1691   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1692   return SDValue(OutRetAddr.getNode(), 1);
1693 }
1694
1695 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1696 /// optimization is performed and it is required (FPDiff!=0).
1697 static SDValue
1698 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1699                          SDValue Chain, SDValue RetAddrFrIdx,
1700                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1701   // Store the return address to the appropriate stack slot.
1702   if (!FPDiff) return Chain;
1703   // Calculate the new stack slot for the return address.
1704   int SlotSize = Is64Bit ? 8 : 4;
1705   int NewReturnAddrFI =
1706     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize,
1707                                          true, false);
1708   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1709   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1710   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1711                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1712   return Chain;
1713 }
1714
1715 SDValue
1716 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1717                              CallingConv::ID CallConv, bool isVarArg,
1718                              bool isTailCall,
1719                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1720                              const SmallVectorImpl<ISD::InputArg> &Ins,
1721                              DebugLoc dl, SelectionDAG &DAG,
1722                              SmallVectorImpl<SDValue> &InVals) {
1723
1724   MachineFunction &MF = DAG.getMachineFunction();
1725   bool Is64Bit        = Subtarget->is64Bit();
1726   bool IsStructRet    = CallIsStructReturn(Outs);
1727
1728   assert((!isTailCall ||
1729           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1730          "IsEligibleForTailCallOptimization missed a case!");
1731   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1732          "Var args not supported with calling convention fastcc");
1733
1734   // Analyze operands of the call, assigning locations to each operand.
1735   SmallVector<CCValAssign, 16> ArgLocs;
1736   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1737                  ArgLocs, *DAG.getContext());
1738   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1739
1740   // Get a count of how many bytes are to be pushed on the stack.
1741   unsigned NumBytes = CCInfo.getNextStackOffset();
1742   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1743     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1744
1745   int FPDiff = 0;
1746   if (isTailCall) {
1747     // Lower arguments at fp - stackoffset + fpdiff.
1748     unsigned NumBytesCallerPushed =
1749       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1750     FPDiff = NumBytesCallerPushed - NumBytes;
1751
1752     // Set the delta of movement of the returnaddr stackslot.
1753     // But only set if delta is greater than previous delta.
1754     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1755       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1756   }
1757
1758   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1759
1760   SDValue RetAddrFrIdx;
1761   // Load return adress for tail calls.
1762   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1763                                   FPDiff, dl);
1764
1765   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1766   SmallVector<SDValue, 8> MemOpChains;
1767   SDValue StackPtr;
1768
1769   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1770   // of tail call optimization arguments are handle later.
1771   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1772     CCValAssign &VA = ArgLocs[i];
1773     EVT RegVT = VA.getLocVT();
1774     SDValue Arg = Outs[i].Val;
1775     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1776     bool isByVal = Flags.isByVal();
1777
1778     // Promote the value if needed.
1779     switch (VA.getLocInfo()) {
1780     default: llvm_unreachable("Unknown loc info!");
1781     case CCValAssign::Full: break;
1782     case CCValAssign::SExt:
1783       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1784       break;
1785     case CCValAssign::ZExt:
1786       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1787       break;
1788     case CCValAssign::AExt:
1789       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1790         // Special case: passing MMX values in XMM registers.
1791         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1792         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1793         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1794       } else
1795         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1796       break;
1797     case CCValAssign::BCvt:
1798       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1799       break;
1800     case CCValAssign::Indirect: {
1801       // Store the argument.
1802       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1803       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1804       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1805                            PseudoSourceValue::getFixedStack(FI), 0);
1806       Arg = SpillSlot;
1807       break;
1808     }
1809     }
1810
1811     if (VA.isRegLoc()) {
1812       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1813     } else {
1814       if (!isTailCall || (isTailCall && isByVal)) {
1815         assert(VA.isMemLoc());
1816         if (StackPtr.getNode() == 0)
1817           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1818
1819         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1820                                                dl, DAG, VA, Flags));
1821       }
1822     }
1823   }
1824
1825   if (!MemOpChains.empty())
1826     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1827                         &MemOpChains[0], MemOpChains.size());
1828
1829   // Build a sequence of copy-to-reg nodes chained together with token chain
1830   // and flag operands which copy the outgoing args into registers.
1831   SDValue InFlag;
1832   // Tail call byval lowering might overwrite argument registers so in case of
1833   // tail call optimization the copies to registers are lowered later.
1834   if (!isTailCall)
1835     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1836       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1837                                RegsToPass[i].second, InFlag);
1838       InFlag = Chain.getValue(1);
1839     }
1840
1841
1842   if (Subtarget->isPICStyleGOT()) {
1843     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1844     // GOT pointer.
1845     if (!isTailCall) {
1846       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1847                                DAG.getNode(X86ISD::GlobalBaseReg,
1848                                            DebugLoc::getUnknownLoc(),
1849                                            getPointerTy()),
1850                                InFlag);
1851       InFlag = Chain.getValue(1);
1852     } else {
1853       // If we are tail calling and generating PIC/GOT style code load the
1854       // address of the callee into ECX. The value in ecx is used as target of
1855       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1856       // for tail calls on PIC/GOT architectures. Normally we would just put the
1857       // address of GOT into ebx and then call target@PLT. But for tail calls
1858       // ebx would be restored (since ebx is callee saved) before jumping to the
1859       // target@PLT.
1860
1861       // Note: The actual moving to ECX is done further down.
1862       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1863       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1864           !G->getGlobal()->hasProtectedVisibility())
1865         Callee = LowerGlobalAddress(Callee, DAG);
1866       else if (isa<ExternalSymbolSDNode>(Callee))
1867         Callee = LowerExternalSymbol(Callee, DAG);
1868     }
1869   }
1870
1871   if (Is64Bit && isVarArg) {
1872     // From AMD64 ABI document:
1873     // For calls that may call functions that use varargs or stdargs
1874     // (prototype-less calls or calls to functions containing ellipsis (...) in
1875     // the declaration) %al is used as hidden argument to specify the number
1876     // of SSE registers used. The contents of %al do not need to match exactly
1877     // the number of registers, but must be an ubound on the number of SSE
1878     // registers used and is in the range 0 - 8 inclusive.
1879
1880     // FIXME: Verify this on Win64
1881     // Count the number of XMM registers allocated.
1882     static const unsigned XMMArgRegs[] = {
1883       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1884       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1885     };
1886     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1887     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1888            && "SSE registers cannot be used when SSE is disabled");
1889
1890     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1891                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1892     InFlag = Chain.getValue(1);
1893   }
1894
1895
1896   // For tail calls lower the arguments to the 'real' stack slot.
1897   if (isTailCall) {
1898     // Force all the incoming stack arguments to be loaded from the stack
1899     // before any new outgoing arguments are stored to the stack, because the
1900     // outgoing stack slots may alias the incoming argument stack slots, and
1901     // the alias isn't otherwise explicit. This is slightly more conservative
1902     // than necessary, because it means that each store effectively depends
1903     // on every argument instead of just those arguments it would clobber.
1904     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1905
1906     SmallVector<SDValue, 8> MemOpChains2;
1907     SDValue FIN;
1908     int FI = 0;
1909     // Do not flag preceeding copytoreg stuff together with the following stuff.
1910     InFlag = SDValue();
1911     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1912       CCValAssign &VA = ArgLocs[i];
1913       if (!VA.isRegLoc()) {
1914         assert(VA.isMemLoc());
1915         SDValue Arg = Outs[i].Val;
1916         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1917         // Create frame index.
1918         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1919         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1920         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1921         FIN = DAG.getFrameIndex(FI, getPointerTy());
1922
1923         if (Flags.isByVal()) {
1924           // Copy relative to framepointer.
1925           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1926           if (StackPtr.getNode() == 0)
1927             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1928                                           getPointerTy());
1929           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1930
1931           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1932                                                            ArgChain,
1933                                                            Flags, DAG, dl));
1934         } else {
1935           // Store relative to framepointer.
1936           MemOpChains2.push_back(
1937             DAG.getStore(ArgChain, dl, Arg, FIN,
1938                          PseudoSourceValue::getFixedStack(FI), 0));
1939         }
1940       }
1941     }
1942
1943     if (!MemOpChains2.empty())
1944       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1945                           &MemOpChains2[0], MemOpChains2.size());
1946
1947     // Copy arguments to their registers.
1948     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1949       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1950                                RegsToPass[i].second, InFlag);
1951       InFlag = Chain.getValue(1);
1952     }
1953     InFlag =SDValue();
1954
1955     // Store the return address to the appropriate stack slot.
1956     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1957                                      FPDiff, dl);
1958   }
1959
1960   bool WasGlobalOrExternal = false;
1961   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
1962     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
1963     // In the 64-bit large code model, we have to make all calls
1964     // through a register, since the call instruction's 32-bit
1965     // pc-relative offset may not be large enough to hold the whole
1966     // address.
1967   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1968     WasGlobalOrExternal = true;
1969     // If the callee is a GlobalAddress node (quite common, every direct call
1970     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
1971     // it.
1972
1973     // We should use extra load for direct calls to dllimported functions in
1974     // non-JIT mode.
1975     GlobalValue *GV = G->getGlobal();
1976     if (!GV->hasDLLImportLinkage()) {
1977       unsigned char OpFlags = 0;
1978
1979       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1980       // external symbols most go through the PLT in PIC mode.  If the symbol
1981       // has hidden or protected visibility, or if it is static or local, then
1982       // we don't need to use the PLT - we can directly call it.
1983       if (Subtarget->isTargetELF() &&
1984           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1985           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1986         OpFlags = X86II::MO_PLT;
1987       } else if (Subtarget->isPICStyleStubAny() &&
1988                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1989                Subtarget->getDarwinVers() < 9) {
1990         // PC-relative references to external symbols should go through $stub,
1991         // unless we're building with the leopard linker or later, which
1992         // automatically synthesizes these stubs.
1993         OpFlags = X86II::MO_DARWIN_STUB;
1994       }
1995
1996       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1997                                           G->getOffset(), OpFlags);
1998     }
1999   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2000     WasGlobalOrExternal = true;
2001     unsigned char OpFlags = 0;
2002
2003     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2004     // symbols should go through the PLT.
2005     if (Subtarget->isTargetELF() &&
2006         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2007       OpFlags = X86II::MO_PLT;
2008     } else if (Subtarget->isPICStyleStubAny() &&
2009              Subtarget->getDarwinVers() < 9) {
2010       // PC-relative references to external symbols should go through $stub,
2011       // unless we're building with the leopard linker or later, which
2012       // automatically synthesizes these stubs.
2013       OpFlags = X86II::MO_DARWIN_STUB;
2014     }
2015
2016     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2017                                          OpFlags);
2018   }
2019
2020   if (isTailCall && !WasGlobalOrExternal) {
2021     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2022
2023     Chain = DAG.getCopyToReg(Chain,  dl,
2024                              DAG.getRegister(Opc, getPointerTy()),
2025                              Callee,InFlag);
2026     Callee = DAG.getRegister(Opc, getPointerTy());
2027     // Add register as live out.
2028     MF.getRegInfo().addLiveOut(Opc);
2029   }
2030
2031   // Returns a chain & a flag for retval copy to use.
2032   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2033   SmallVector<SDValue, 8> Ops;
2034
2035   if (isTailCall) {
2036     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2037                            DAG.getIntPtrConstant(0, true), InFlag);
2038     InFlag = Chain.getValue(1);
2039   }
2040
2041   Ops.push_back(Chain);
2042   Ops.push_back(Callee);
2043
2044   if (isTailCall)
2045     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2046
2047   // Add argument registers to the end of the list so that they are known live
2048   // into the call.
2049   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2050     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2051                                   RegsToPass[i].second.getValueType()));
2052
2053   // Add an implicit use GOT pointer in EBX.
2054   if (!isTailCall && Subtarget->isPICStyleGOT())
2055     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2056
2057   // Add an implicit use of AL for x86 vararg functions.
2058   if (Is64Bit && isVarArg)
2059     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2060
2061   if (InFlag.getNode())
2062     Ops.push_back(InFlag);
2063
2064   if (isTailCall) {
2065     // If this is the first return lowered for this function, add the regs
2066     // to the liveout set for the function.
2067     if (MF.getRegInfo().liveout_empty()) {
2068       SmallVector<CCValAssign, 16> RVLocs;
2069       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2070                      *DAG.getContext());
2071       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2072       for (unsigned i = 0; i != RVLocs.size(); ++i)
2073         if (RVLocs[i].isRegLoc())
2074           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2075     }
2076
2077     assert(((Callee.getOpcode() == ISD::Register &&
2078                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2079                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2080               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2081               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2082              "Expecting an global address, external symbol, or register");
2083
2084     return DAG.getNode(X86ISD::TC_RETURN, dl,
2085                        NodeTys, &Ops[0], Ops.size());
2086   }
2087
2088   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2089   InFlag = Chain.getValue(1);
2090
2091   // Create the CALLSEQ_END node.
2092   unsigned NumBytesForCalleeToPush;
2093   if (IsCalleePop(isVarArg, CallConv))
2094     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2095   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2096     // If this is is a call to a struct-return function, the callee
2097     // pops the hidden struct pointer, so we have to push it back.
2098     // This is common for Darwin/X86, Linux & Mingw32 targets.
2099     NumBytesForCalleeToPush = 4;
2100   else
2101     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2102
2103   // Returns a flag for retval copy to use.
2104   Chain = DAG.getCALLSEQ_END(Chain,
2105                              DAG.getIntPtrConstant(NumBytes, true),
2106                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2107                                                    true),
2108                              InFlag);
2109   InFlag = Chain.getValue(1);
2110
2111   // Handle result values, copying them out of physregs into vregs that we
2112   // return.
2113   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2114                          Ins, dl, DAG, InVals);
2115 }
2116
2117
2118 //===----------------------------------------------------------------------===//
2119 //                Fast Calling Convention (tail call) implementation
2120 //===----------------------------------------------------------------------===//
2121
2122 //  Like std call, callee cleans arguments, convention except that ECX is
2123 //  reserved for storing the tail called function address. Only 2 registers are
2124 //  free for argument passing (inreg). Tail call optimization is performed
2125 //  provided:
2126 //                * tailcallopt is enabled
2127 //                * caller/callee are fastcc
2128 //  On X86_64 architecture with GOT-style position independent code only local
2129 //  (within module) calls are supported at the moment.
2130 //  To keep the stack aligned according to platform abi the function
2131 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2132 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2133 //  If a tail called function callee has more arguments than the caller the
2134 //  caller needs to make sure that there is room to move the RETADDR to. This is
2135 //  achieved by reserving an area the size of the argument delta right after the
2136 //  original REtADDR, but before the saved framepointer or the spilled registers
2137 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2138 //  stack layout:
2139 //    arg1
2140 //    arg2
2141 //    RETADDR
2142 //    [ new RETADDR
2143 //      move area ]
2144 //    (possible EBP)
2145 //    ESI
2146 //    EDI
2147 //    local1 ..
2148
2149 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2150 /// for a 16 byte align requirement.
2151 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2152                                                         SelectionDAG& DAG) {
2153   MachineFunction &MF = DAG.getMachineFunction();
2154   const TargetMachine &TM = MF.getTarget();
2155   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2156   unsigned StackAlignment = TFI.getStackAlignment();
2157   uint64_t AlignMask = StackAlignment - 1;
2158   int64_t Offset = StackSize;
2159   uint64_t SlotSize = TD->getPointerSize();
2160   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2161     // Number smaller than 12 so just add the difference.
2162     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2163   } else {
2164     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2165     Offset = ((~AlignMask) & Offset) + StackAlignment +
2166       (StackAlignment-SlotSize);
2167   }
2168   return Offset;
2169 }
2170
2171 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2172 /// for tail call optimization. Targets which want to do tail call
2173 /// optimization should implement this function.
2174 bool
2175 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2176                                                      CallingConv::ID CalleeCC,
2177                                                      bool isVarArg,
2178                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2179                                                      SelectionDAG& DAG) const {
2180   MachineFunction &MF = DAG.getMachineFunction();
2181   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2182   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2183 }
2184
2185 FastISel *
2186 X86TargetLowering::createFastISel(MachineFunction &mf,
2187                                   MachineModuleInfo *mmo,
2188                                   DwarfWriter *dw,
2189                                   DenseMap<const Value *, unsigned> &vm,
2190                                   DenseMap<const BasicBlock *,
2191                                            MachineBasicBlock *> &bm,
2192                                   DenseMap<const AllocaInst *, int> &am
2193 #ifndef NDEBUG
2194                                   , SmallSet<Instruction*, 8> &cil
2195 #endif
2196                                   ) {
2197   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2198 #ifndef NDEBUG
2199                              , cil
2200 #endif
2201                              );
2202 }
2203
2204
2205 //===----------------------------------------------------------------------===//
2206 //                           Other Lowering Hooks
2207 //===----------------------------------------------------------------------===//
2208
2209
2210 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2211   MachineFunction &MF = DAG.getMachineFunction();
2212   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2213   int ReturnAddrIndex = FuncInfo->getRAIndex();
2214
2215   if (ReturnAddrIndex == 0) {
2216     // Set up a frame object for the return address.
2217     uint64_t SlotSize = TD->getPointerSize();
2218     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2219                                                            true, false);
2220     FuncInfo->setRAIndex(ReturnAddrIndex);
2221   }
2222
2223   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2224 }
2225
2226
2227 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2228                                        bool hasSymbolicDisplacement) {
2229   // Offset should fit into 32 bit immediate field.
2230   if (!isInt32(Offset))
2231     return false;
2232
2233   // If we don't have a symbolic displacement - we don't have any extra
2234   // restrictions.
2235   if (!hasSymbolicDisplacement)
2236     return true;
2237
2238   // FIXME: Some tweaks might be needed for medium code model.
2239   if (M != CodeModel::Small && M != CodeModel::Kernel)
2240     return false;
2241
2242   // For small code model we assume that latest object is 16MB before end of 31
2243   // bits boundary. We may also accept pretty large negative constants knowing
2244   // that all objects are in the positive half of address space.
2245   if (M == CodeModel::Small && Offset < 16*1024*1024)
2246     return true;
2247
2248   // For kernel code model we know that all object resist in the negative half
2249   // of 32bits address space. We may not accept negative offsets, since they may
2250   // be just off and we may accept pretty large positive ones.
2251   if (M == CodeModel::Kernel && Offset > 0)
2252     return true;
2253
2254   return false;
2255 }
2256
2257 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2258 /// specific condition code, returning the condition code and the LHS/RHS of the
2259 /// comparison to make.
2260 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2261                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2262   if (!isFP) {
2263     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2264       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2265         // X > -1   -> X == 0, jump !sign.
2266         RHS = DAG.getConstant(0, RHS.getValueType());
2267         return X86::COND_NS;
2268       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2269         // X < 0   -> X == 0, jump on sign.
2270         return X86::COND_S;
2271       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2272         // X < 1   -> X <= 0
2273         RHS = DAG.getConstant(0, RHS.getValueType());
2274         return X86::COND_LE;
2275       }
2276     }
2277
2278     switch (SetCCOpcode) {
2279     default: llvm_unreachable("Invalid integer condition!");
2280     case ISD::SETEQ:  return X86::COND_E;
2281     case ISD::SETGT:  return X86::COND_G;
2282     case ISD::SETGE:  return X86::COND_GE;
2283     case ISD::SETLT:  return X86::COND_L;
2284     case ISD::SETLE:  return X86::COND_LE;
2285     case ISD::SETNE:  return X86::COND_NE;
2286     case ISD::SETULT: return X86::COND_B;
2287     case ISD::SETUGT: return X86::COND_A;
2288     case ISD::SETULE: return X86::COND_BE;
2289     case ISD::SETUGE: return X86::COND_AE;
2290     }
2291   }
2292
2293   // First determine if it is required or is profitable to flip the operands.
2294
2295   // If LHS is a foldable load, but RHS is not, flip the condition.
2296   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2297       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2298     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2299     std::swap(LHS, RHS);
2300   }
2301
2302   switch (SetCCOpcode) {
2303   default: break;
2304   case ISD::SETOLT:
2305   case ISD::SETOLE:
2306   case ISD::SETUGT:
2307   case ISD::SETUGE:
2308     std::swap(LHS, RHS);
2309     break;
2310   }
2311
2312   // On a floating point condition, the flags are set as follows:
2313   // ZF  PF  CF   op
2314   //  0 | 0 | 0 | X > Y
2315   //  0 | 0 | 1 | X < Y
2316   //  1 | 0 | 0 | X == Y
2317   //  1 | 1 | 1 | unordered
2318   switch (SetCCOpcode) {
2319   default: llvm_unreachable("Condcode should be pre-legalized away");
2320   case ISD::SETUEQ:
2321   case ISD::SETEQ:   return X86::COND_E;
2322   case ISD::SETOLT:              // flipped
2323   case ISD::SETOGT:
2324   case ISD::SETGT:   return X86::COND_A;
2325   case ISD::SETOLE:              // flipped
2326   case ISD::SETOGE:
2327   case ISD::SETGE:   return X86::COND_AE;
2328   case ISD::SETUGT:              // flipped
2329   case ISD::SETULT:
2330   case ISD::SETLT:   return X86::COND_B;
2331   case ISD::SETUGE:              // flipped
2332   case ISD::SETULE:
2333   case ISD::SETLE:   return X86::COND_BE;
2334   case ISD::SETONE:
2335   case ISD::SETNE:   return X86::COND_NE;
2336   case ISD::SETUO:   return X86::COND_P;
2337   case ISD::SETO:    return X86::COND_NP;
2338   case ISD::SETOEQ:
2339   case ISD::SETUNE:  return X86::COND_INVALID;
2340   }
2341 }
2342
2343 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2344 /// code. Current x86 isa includes the following FP cmov instructions:
2345 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2346 static bool hasFPCMov(unsigned X86CC) {
2347   switch (X86CC) {
2348   default:
2349     return false;
2350   case X86::COND_B:
2351   case X86::COND_BE:
2352   case X86::COND_E:
2353   case X86::COND_P:
2354   case X86::COND_A:
2355   case X86::COND_AE:
2356   case X86::COND_NE:
2357   case X86::COND_NP:
2358     return true;
2359   }
2360 }
2361
2362 /// isFPImmLegal - Returns true if the target can instruction select the
2363 /// specified FP immediate natively. If false, the legalizer will
2364 /// materialize the FP immediate as a load from a constant pool.
2365 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2366   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2367     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2368       return true;
2369   }
2370   return false;
2371 }
2372
2373 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2374 /// the specified range (L, H].
2375 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2376   return (Val < 0) || (Val >= Low && Val < Hi);
2377 }
2378
2379 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2380 /// specified value.
2381 static bool isUndefOrEqual(int Val, int CmpVal) {
2382   if (Val < 0 || Val == CmpVal)
2383     return true;
2384   return false;
2385 }
2386
2387 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2388 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2389 /// the second operand.
2390 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2391   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2392     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2393   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2394     return (Mask[0] < 2 && Mask[1] < 2);
2395   return false;
2396 }
2397
2398 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2399   SmallVector<int, 8> M;
2400   N->getMask(M);
2401   return ::isPSHUFDMask(M, N->getValueType(0));
2402 }
2403
2404 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2405 /// is suitable for input to PSHUFHW.
2406 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2407   if (VT != MVT::v8i16)
2408     return false;
2409
2410   // Lower quadword copied in order or undef.
2411   for (int i = 0; i != 4; ++i)
2412     if (Mask[i] >= 0 && Mask[i] != i)
2413       return false;
2414
2415   // Upper quadword shuffled.
2416   for (int i = 4; i != 8; ++i)
2417     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2418       return false;
2419
2420   return true;
2421 }
2422
2423 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2424   SmallVector<int, 8> M;
2425   N->getMask(M);
2426   return ::isPSHUFHWMask(M, N->getValueType(0));
2427 }
2428
2429 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2430 /// is suitable for input to PSHUFLW.
2431 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2432   if (VT != MVT::v8i16)
2433     return false;
2434
2435   // Upper quadword copied in order.
2436   for (int i = 4; i != 8; ++i)
2437     if (Mask[i] >= 0 && Mask[i] != i)
2438       return false;
2439
2440   // Lower quadword shuffled.
2441   for (int i = 0; i != 4; ++i)
2442     if (Mask[i] >= 4)
2443       return false;
2444
2445   return true;
2446 }
2447
2448 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2449   SmallVector<int, 8> M;
2450   N->getMask(M);
2451   return ::isPSHUFLWMask(M, N->getValueType(0));
2452 }
2453
2454 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2455 /// is suitable for input to PALIGNR.
2456 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2457                           bool hasSSSE3) {
2458   int i, e = VT.getVectorNumElements();
2459
2460   // Do not handle v2i64 / v2f64 shuffles with palignr.
2461   if (e < 4 || !hasSSSE3)
2462     return false;
2463
2464   for (i = 0; i != e; ++i)
2465     if (Mask[i] >= 0)
2466       break;
2467
2468   // All undef, not a palignr.
2469   if (i == e)
2470     return false;
2471
2472   // Determine if it's ok to perform a palignr with only the LHS, since we
2473   // don't have access to the actual shuffle elements to see if RHS is undef.
2474   bool Unary = Mask[i] < (int)e;
2475   bool NeedsUnary = false;
2476
2477   int s = Mask[i] - i;
2478
2479   // Check the rest of the elements to see if they are consecutive.
2480   for (++i; i != e; ++i) {
2481     int m = Mask[i];
2482     if (m < 0)
2483       continue;
2484
2485     Unary = Unary && (m < (int)e);
2486     NeedsUnary = NeedsUnary || (m < s);
2487
2488     if (NeedsUnary && !Unary)
2489       return false;
2490     if (Unary && m != ((s+i) & (e-1)))
2491       return false;
2492     if (!Unary && m != (s+i))
2493       return false;
2494   }
2495   return true;
2496 }
2497
2498 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2499   SmallVector<int, 8> M;
2500   N->getMask(M);
2501   return ::isPALIGNRMask(M, N->getValueType(0), true);
2502 }
2503
2504 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2505 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2506 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2507   int NumElems = VT.getVectorNumElements();
2508   if (NumElems != 2 && NumElems != 4)
2509     return false;
2510
2511   int Half = NumElems / 2;
2512   for (int i = 0; i < Half; ++i)
2513     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2514       return false;
2515   for (int i = Half; i < NumElems; ++i)
2516     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2517       return false;
2518
2519   return true;
2520 }
2521
2522 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2523   SmallVector<int, 8> M;
2524   N->getMask(M);
2525   return ::isSHUFPMask(M, N->getValueType(0));
2526 }
2527
2528 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2529 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2530 /// half elements to come from vector 1 (which would equal the dest.) and
2531 /// the upper half to come from vector 2.
2532 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2533   int NumElems = VT.getVectorNumElements();
2534
2535   if (NumElems != 2 && NumElems != 4)
2536     return false;
2537
2538   int Half = NumElems / 2;
2539   for (int i = 0; i < Half; ++i)
2540     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2541       return false;
2542   for (int i = Half; i < NumElems; ++i)
2543     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2544       return false;
2545   return true;
2546 }
2547
2548 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2549   SmallVector<int, 8> M;
2550   N->getMask(M);
2551   return isCommutedSHUFPMask(M, N->getValueType(0));
2552 }
2553
2554 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2555 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2556 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2557   if (N->getValueType(0).getVectorNumElements() != 4)
2558     return false;
2559
2560   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2561   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2562          isUndefOrEqual(N->getMaskElt(1), 7) &&
2563          isUndefOrEqual(N->getMaskElt(2), 2) &&
2564          isUndefOrEqual(N->getMaskElt(3), 3);
2565 }
2566
2567 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2568 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2569 /// <2, 3, 2, 3>
2570 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2571   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2572
2573   if (NumElems != 4)
2574     return false;
2575
2576   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2577   isUndefOrEqual(N->getMaskElt(1), 3) &&
2578   isUndefOrEqual(N->getMaskElt(2), 2) &&
2579   isUndefOrEqual(N->getMaskElt(3), 3);
2580 }
2581
2582 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2583 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2584 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2585   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2586
2587   if (NumElems != 2 && NumElems != 4)
2588     return false;
2589
2590   for (unsigned i = 0; i < NumElems/2; ++i)
2591     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2592       return false;
2593
2594   for (unsigned i = NumElems/2; i < NumElems; ++i)
2595     if (!isUndefOrEqual(N->getMaskElt(i), i))
2596       return false;
2597
2598   return true;
2599 }
2600
2601 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2602 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2603 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2604   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2605
2606   if (NumElems != 2 && NumElems != 4)
2607     return false;
2608
2609   for (unsigned i = 0; i < NumElems/2; ++i)
2610     if (!isUndefOrEqual(N->getMaskElt(i), i))
2611       return false;
2612
2613   for (unsigned i = 0; i < NumElems/2; ++i)
2614     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2615       return false;
2616
2617   return true;
2618 }
2619
2620 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2621 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2622 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2623                          bool V2IsSplat = false) {
2624   int NumElts = VT.getVectorNumElements();
2625   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2626     return false;
2627
2628   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2629     int BitI  = Mask[i];
2630     int BitI1 = Mask[i+1];
2631     if (!isUndefOrEqual(BitI, j))
2632       return false;
2633     if (V2IsSplat) {
2634       if (!isUndefOrEqual(BitI1, NumElts))
2635         return false;
2636     } else {
2637       if (!isUndefOrEqual(BitI1, j + NumElts))
2638         return false;
2639     }
2640   }
2641   return true;
2642 }
2643
2644 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2645   SmallVector<int, 8> M;
2646   N->getMask(M);
2647   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2648 }
2649
2650 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2651 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2652 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2653                          bool V2IsSplat = false) {
2654   int NumElts = VT.getVectorNumElements();
2655   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2656     return false;
2657
2658   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2659     int BitI  = Mask[i];
2660     int BitI1 = Mask[i+1];
2661     if (!isUndefOrEqual(BitI, j + NumElts/2))
2662       return false;
2663     if (V2IsSplat) {
2664       if (isUndefOrEqual(BitI1, NumElts))
2665         return false;
2666     } else {
2667       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2668         return false;
2669     }
2670   }
2671   return true;
2672 }
2673
2674 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2675   SmallVector<int, 8> M;
2676   N->getMask(M);
2677   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2678 }
2679
2680 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2681 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2682 /// <0, 0, 1, 1>
2683 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2684   int NumElems = VT.getVectorNumElements();
2685   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2686     return false;
2687
2688   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2689     int BitI  = Mask[i];
2690     int BitI1 = Mask[i+1];
2691     if (!isUndefOrEqual(BitI, j))
2692       return false;
2693     if (!isUndefOrEqual(BitI1, j))
2694       return false;
2695   }
2696   return true;
2697 }
2698
2699 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2700   SmallVector<int, 8> M;
2701   N->getMask(M);
2702   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2703 }
2704
2705 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2706 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2707 /// <2, 2, 3, 3>
2708 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2709   int NumElems = VT.getVectorNumElements();
2710   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2711     return false;
2712
2713   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2714     int BitI  = Mask[i];
2715     int BitI1 = Mask[i+1];
2716     if (!isUndefOrEqual(BitI, j))
2717       return false;
2718     if (!isUndefOrEqual(BitI1, j))
2719       return false;
2720   }
2721   return true;
2722 }
2723
2724 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2725   SmallVector<int, 8> M;
2726   N->getMask(M);
2727   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2728 }
2729
2730 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2731 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2732 /// MOVSD, and MOVD, i.e. setting the lowest element.
2733 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2734   if (VT.getVectorElementType().getSizeInBits() < 32)
2735     return false;
2736
2737   int NumElts = VT.getVectorNumElements();
2738
2739   if (!isUndefOrEqual(Mask[0], NumElts))
2740     return false;
2741
2742   for (int i = 1; i < NumElts; ++i)
2743     if (!isUndefOrEqual(Mask[i], i))
2744       return false;
2745
2746   return true;
2747 }
2748
2749 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2750   SmallVector<int, 8> M;
2751   N->getMask(M);
2752   return ::isMOVLMask(M, N->getValueType(0));
2753 }
2754
2755 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2756 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2757 /// element of vector 2 and the other elements to come from vector 1 in order.
2758 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2759                                bool V2IsSplat = false, bool V2IsUndef = false) {
2760   int NumOps = VT.getVectorNumElements();
2761   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2762     return false;
2763
2764   if (!isUndefOrEqual(Mask[0], 0))
2765     return false;
2766
2767   for (int i = 1; i < NumOps; ++i)
2768     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2769           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2770           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2771       return false;
2772
2773   return true;
2774 }
2775
2776 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2777                            bool V2IsUndef = false) {
2778   SmallVector<int, 8> M;
2779   N->getMask(M);
2780   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2781 }
2782
2783 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2784 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2785 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2786   if (N->getValueType(0).getVectorNumElements() != 4)
2787     return false;
2788
2789   // Expect 1, 1, 3, 3
2790   for (unsigned i = 0; i < 2; ++i) {
2791     int Elt = N->getMaskElt(i);
2792     if (Elt >= 0 && Elt != 1)
2793       return false;
2794   }
2795
2796   bool HasHi = false;
2797   for (unsigned i = 2; i < 4; ++i) {
2798     int Elt = N->getMaskElt(i);
2799     if (Elt >= 0 && Elt != 3)
2800       return false;
2801     if (Elt == 3)
2802       HasHi = true;
2803   }
2804   // Don't use movshdup if it can be done with a shufps.
2805   // FIXME: verify that matching u, u, 3, 3 is what we want.
2806   return HasHi;
2807 }
2808
2809 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2810 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2811 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2812   if (N->getValueType(0).getVectorNumElements() != 4)
2813     return false;
2814
2815   // Expect 0, 0, 2, 2
2816   for (unsigned i = 0; i < 2; ++i)
2817     if (N->getMaskElt(i) > 0)
2818       return false;
2819
2820   bool HasHi = false;
2821   for (unsigned i = 2; i < 4; ++i) {
2822     int Elt = N->getMaskElt(i);
2823     if (Elt >= 0 && Elt != 2)
2824       return false;
2825     if (Elt == 2)
2826       HasHi = true;
2827   }
2828   // Don't use movsldup if it can be done with a shufps.
2829   return HasHi;
2830 }
2831
2832 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2833 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2834 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2835   int e = N->getValueType(0).getVectorNumElements() / 2;
2836
2837   for (int i = 0; i < e; ++i)
2838     if (!isUndefOrEqual(N->getMaskElt(i), i))
2839       return false;
2840   for (int i = 0; i < e; ++i)
2841     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2842       return false;
2843   return true;
2844 }
2845
2846 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2847 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2848 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2849   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2850   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2851
2852   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2853   unsigned Mask = 0;
2854   for (int i = 0; i < NumOperands; ++i) {
2855     int Val = SVOp->getMaskElt(NumOperands-i-1);
2856     if (Val < 0) Val = 0;
2857     if (Val >= NumOperands) Val -= NumOperands;
2858     Mask |= Val;
2859     if (i != NumOperands - 1)
2860       Mask <<= Shift;
2861   }
2862   return Mask;
2863 }
2864
2865 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2866 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2867 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2868   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2869   unsigned Mask = 0;
2870   // 8 nodes, but we only care about the last 4.
2871   for (unsigned i = 7; i >= 4; --i) {
2872     int Val = SVOp->getMaskElt(i);
2873     if (Val >= 0)
2874       Mask |= (Val - 4);
2875     if (i != 4)
2876       Mask <<= 2;
2877   }
2878   return Mask;
2879 }
2880
2881 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2882 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2883 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2884   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2885   unsigned Mask = 0;
2886   // 8 nodes, but we only care about the first 4.
2887   for (int i = 3; i >= 0; --i) {
2888     int Val = SVOp->getMaskElt(i);
2889     if (Val >= 0)
2890       Mask |= Val;
2891     if (i != 0)
2892       Mask <<= 2;
2893   }
2894   return Mask;
2895 }
2896
2897 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2898 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2899 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2900   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2901   EVT VVT = N->getValueType(0);
2902   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2903   int Val = 0;
2904
2905   unsigned i, e;
2906   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2907     Val = SVOp->getMaskElt(i);
2908     if (Val >= 0)
2909       break;
2910   }
2911   return (Val - i) * EltSize;
2912 }
2913
2914 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2915 /// constant +0.0.
2916 bool X86::isZeroNode(SDValue Elt) {
2917   return ((isa<ConstantSDNode>(Elt) &&
2918            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2919           (isa<ConstantFPSDNode>(Elt) &&
2920            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2921 }
2922
2923 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2924 /// their permute mask.
2925 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2926                                     SelectionDAG &DAG) {
2927   EVT VT = SVOp->getValueType(0);
2928   unsigned NumElems = VT.getVectorNumElements();
2929   SmallVector<int, 8> MaskVec;
2930
2931   for (unsigned i = 0; i != NumElems; ++i) {
2932     int idx = SVOp->getMaskElt(i);
2933     if (idx < 0)
2934       MaskVec.push_back(idx);
2935     else if (idx < (int)NumElems)
2936       MaskVec.push_back(idx + NumElems);
2937     else
2938       MaskVec.push_back(idx - NumElems);
2939   }
2940   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2941                               SVOp->getOperand(0), &MaskVec[0]);
2942 }
2943
2944 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2945 /// the two vector operands have swapped position.
2946 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2947   unsigned NumElems = VT.getVectorNumElements();
2948   for (unsigned i = 0; i != NumElems; ++i) {
2949     int idx = Mask[i];
2950     if (idx < 0)
2951       continue;
2952     else if (idx < (int)NumElems)
2953       Mask[i] = idx + NumElems;
2954     else
2955       Mask[i] = idx - NumElems;
2956   }
2957 }
2958
2959 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2960 /// match movhlps. The lower half elements should come from upper half of
2961 /// V1 (and in order), and the upper half elements should come from the upper
2962 /// half of V2 (and in order).
2963 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2964   if (Op->getValueType(0).getVectorNumElements() != 4)
2965     return false;
2966   for (unsigned i = 0, e = 2; i != e; ++i)
2967     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2968       return false;
2969   for (unsigned i = 2; i != 4; ++i)
2970     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2971       return false;
2972   return true;
2973 }
2974
2975 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2976 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2977 /// required.
2978 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2979   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2980     return false;
2981   N = N->getOperand(0).getNode();
2982   if (!ISD::isNON_EXTLoad(N))
2983     return false;
2984   if (LD)
2985     *LD = cast<LoadSDNode>(N);
2986   return true;
2987 }
2988
2989 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2990 /// match movlp{s|d}. The lower half elements should come from lower half of
2991 /// V1 (and in order), and the upper half elements should come from the upper
2992 /// half of V2 (and in order). And since V1 will become the source of the
2993 /// MOVLP, it must be either a vector load or a scalar load to vector.
2994 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2995                                ShuffleVectorSDNode *Op) {
2996   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2997     return false;
2998   // Is V2 is a vector load, don't do this transformation. We will try to use
2999   // load folding shufps op.
3000   if (ISD::isNON_EXTLoad(V2))
3001     return false;
3002
3003   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3004
3005   if (NumElems != 2 && NumElems != 4)
3006     return false;
3007   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3008     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3009       return false;
3010   for (unsigned i = NumElems/2; i != NumElems; ++i)
3011     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3012       return false;
3013   return true;
3014 }
3015
3016 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3017 /// all the same.
3018 static bool isSplatVector(SDNode *N) {
3019   if (N->getOpcode() != ISD::BUILD_VECTOR)
3020     return false;
3021
3022   SDValue SplatValue = N->getOperand(0);
3023   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3024     if (N->getOperand(i) != SplatValue)
3025       return false;
3026   return true;
3027 }
3028
3029 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3030 /// to an zero vector.
3031 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3032 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3033   SDValue V1 = N->getOperand(0);
3034   SDValue V2 = N->getOperand(1);
3035   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3036   for (unsigned i = 0; i != NumElems; ++i) {
3037     int Idx = N->getMaskElt(i);
3038     if (Idx >= (int)NumElems) {
3039       unsigned Opc = V2.getOpcode();
3040       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3041         continue;
3042       if (Opc != ISD::BUILD_VECTOR ||
3043           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3044         return false;
3045     } else if (Idx >= 0) {
3046       unsigned Opc = V1.getOpcode();
3047       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3048         continue;
3049       if (Opc != ISD::BUILD_VECTOR ||
3050           !X86::isZeroNode(V1.getOperand(Idx)))
3051         return false;
3052     }
3053   }
3054   return true;
3055 }
3056
3057 /// getZeroVector - Returns a vector of specified type with all zero elements.
3058 ///
3059 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3060                              DebugLoc dl) {
3061   assert(VT.isVector() && "Expected a vector type");
3062
3063   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3064   // type.  This ensures they get CSE'd.
3065   SDValue Vec;
3066   if (VT.getSizeInBits() == 64) { // MMX
3067     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3068     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3069   } else if (HasSSE2) {  // SSE2
3070     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3071     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3072   } else { // SSE1
3073     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3074     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3075   }
3076   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3077 }
3078
3079 /// getOnesVector - Returns a vector of specified type with all bits set.
3080 ///
3081 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3082   assert(VT.isVector() && "Expected a vector type");
3083
3084   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3085   // type.  This ensures they get CSE'd.
3086   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3087   SDValue Vec;
3088   if (VT.getSizeInBits() == 64)  // MMX
3089     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3090   else                                              // SSE
3091     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3092   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3093 }
3094
3095
3096 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3097 /// that point to V2 points to its first element.
3098 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3099   EVT VT = SVOp->getValueType(0);
3100   unsigned NumElems = VT.getVectorNumElements();
3101
3102   bool Changed = false;
3103   SmallVector<int, 8> MaskVec;
3104   SVOp->getMask(MaskVec);
3105
3106   for (unsigned i = 0; i != NumElems; ++i) {
3107     if (MaskVec[i] > (int)NumElems) {
3108       MaskVec[i] = NumElems;
3109       Changed = true;
3110     }
3111   }
3112   if (Changed)
3113     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3114                                 SVOp->getOperand(1), &MaskVec[0]);
3115   return SDValue(SVOp, 0);
3116 }
3117
3118 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3119 /// operation of specified width.
3120 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3121                        SDValue V2) {
3122   unsigned NumElems = VT.getVectorNumElements();
3123   SmallVector<int, 8> Mask;
3124   Mask.push_back(NumElems);
3125   for (unsigned i = 1; i != NumElems; ++i)
3126     Mask.push_back(i);
3127   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3128 }
3129
3130 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3131 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3132                           SDValue V2) {
3133   unsigned NumElems = VT.getVectorNumElements();
3134   SmallVector<int, 8> Mask;
3135   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3136     Mask.push_back(i);
3137     Mask.push_back(i + NumElems);
3138   }
3139   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3140 }
3141
3142 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3143 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3144                           SDValue V2) {
3145   unsigned NumElems = VT.getVectorNumElements();
3146   unsigned Half = NumElems/2;
3147   SmallVector<int, 8> Mask;
3148   for (unsigned i = 0; i != Half; ++i) {
3149     Mask.push_back(i + Half);
3150     Mask.push_back(i + NumElems + Half);
3151   }
3152   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3153 }
3154
3155 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3156 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3157                             bool HasSSE2) {
3158   if (SV->getValueType(0).getVectorNumElements() <= 4)
3159     return SDValue(SV, 0);
3160
3161   EVT PVT = MVT::v4f32;
3162   EVT VT = SV->getValueType(0);
3163   DebugLoc dl = SV->getDebugLoc();
3164   SDValue V1 = SV->getOperand(0);
3165   int NumElems = VT.getVectorNumElements();
3166   int EltNo = SV->getSplatIndex();
3167
3168   // unpack elements to the correct location
3169   while (NumElems > 4) {
3170     if (EltNo < NumElems/2) {
3171       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3172     } else {
3173       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3174       EltNo -= NumElems/2;
3175     }
3176     NumElems >>= 1;
3177   }
3178
3179   // Perform the splat.
3180   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3181   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3182   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3183   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3184 }
3185
3186 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3187 /// vector of zero or undef vector.  This produces a shuffle where the low
3188 /// element of V2 is swizzled into the zero/undef vector, landing at element
3189 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3190 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3191                                              bool isZero, bool HasSSE2,
3192                                              SelectionDAG &DAG) {
3193   EVT VT = V2.getValueType();
3194   SDValue V1 = isZero
3195     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3196   unsigned NumElems = VT.getVectorNumElements();
3197   SmallVector<int, 16> MaskVec;
3198   for (unsigned i = 0; i != NumElems; ++i)
3199     // If this is the insertion idx, put the low elt of V2 here.
3200     MaskVec.push_back(i == Idx ? NumElems : i);
3201   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3202 }
3203
3204 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3205 /// a shuffle that is zero.
3206 static
3207 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3208                                   bool Low, SelectionDAG &DAG) {
3209   unsigned NumZeros = 0;
3210   for (int i = 0; i < NumElems; ++i) {
3211     unsigned Index = Low ? i : NumElems-i-1;
3212     int Idx = SVOp->getMaskElt(Index);
3213     if (Idx < 0) {
3214       ++NumZeros;
3215       continue;
3216     }
3217     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3218     if (Elt.getNode() && X86::isZeroNode(Elt))
3219       ++NumZeros;
3220     else
3221       break;
3222   }
3223   return NumZeros;
3224 }
3225
3226 /// isVectorShift - Returns true if the shuffle can be implemented as a
3227 /// logical left or right shift of a vector.
3228 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3229 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3230                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3231   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3232
3233   isLeft = true;
3234   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3235   if (!NumZeros) {
3236     isLeft = false;
3237     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3238     if (!NumZeros)
3239       return false;
3240   }
3241   bool SeenV1 = false;
3242   bool SeenV2 = false;
3243   for (int i = NumZeros; i < NumElems; ++i) {
3244     int Val = isLeft ? (i - NumZeros) : i;
3245     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3246     if (Idx < 0)
3247       continue;
3248     if (Idx < NumElems)
3249       SeenV1 = true;
3250     else {
3251       Idx -= NumElems;
3252       SeenV2 = true;
3253     }
3254     if (Idx != Val)
3255       return false;
3256   }
3257   if (SeenV1 && SeenV2)
3258     return false;
3259
3260   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3261   ShAmt = NumZeros;
3262   return true;
3263 }
3264
3265
3266 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3267 ///
3268 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3269                                        unsigned NumNonZero, unsigned NumZero,
3270                                        SelectionDAG &DAG, TargetLowering &TLI) {
3271   if (NumNonZero > 8)
3272     return SDValue();
3273
3274   DebugLoc dl = Op.getDebugLoc();
3275   SDValue V(0, 0);
3276   bool First = true;
3277   for (unsigned i = 0; i < 16; ++i) {
3278     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3279     if (ThisIsNonZero && First) {
3280       if (NumZero)
3281         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3282       else
3283         V = DAG.getUNDEF(MVT::v8i16);
3284       First = false;
3285     }
3286
3287     if ((i & 1) != 0) {
3288       SDValue ThisElt(0, 0), LastElt(0, 0);
3289       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3290       if (LastIsNonZero) {
3291         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3292                               MVT::i16, Op.getOperand(i-1));
3293       }
3294       if (ThisIsNonZero) {
3295         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3296         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3297                               ThisElt, DAG.getConstant(8, MVT::i8));
3298         if (LastIsNonZero)
3299           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3300       } else
3301         ThisElt = LastElt;
3302
3303       if (ThisElt.getNode())
3304         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3305                         DAG.getIntPtrConstant(i/2));
3306     }
3307   }
3308
3309   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3310 }
3311
3312 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3313 ///
3314 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3315                                        unsigned NumNonZero, unsigned NumZero,
3316                                        SelectionDAG &DAG, TargetLowering &TLI) {
3317   if (NumNonZero > 4)
3318     return SDValue();
3319
3320   DebugLoc dl = Op.getDebugLoc();
3321   SDValue V(0, 0);
3322   bool First = true;
3323   for (unsigned i = 0; i < 8; ++i) {
3324     bool isNonZero = (NonZeros & (1 << i)) != 0;
3325     if (isNonZero) {
3326       if (First) {
3327         if (NumZero)
3328           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3329         else
3330           V = DAG.getUNDEF(MVT::v8i16);
3331         First = false;
3332       }
3333       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3334                       MVT::v8i16, V, Op.getOperand(i),
3335                       DAG.getIntPtrConstant(i));
3336     }
3337   }
3338
3339   return V;
3340 }
3341
3342 /// getVShift - Return a vector logical shift node.
3343 ///
3344 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3345                          unsigned NumBits, SelectionDAG &DAG,
3346                          const TargetLowering &TLI, DebugLoc dl) {
3347   bool isMMX = VT.getSizeInBits() == 64;
3348   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3349   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3350   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3351   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3352                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3353                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3354 }
3355
3356 SDValue
3357 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3358                                           SelectionDAG &DAG) {
3359
3360   // Check if the scalar load can be widened into a vector load. And if
3361   // the address is "base + cst" see if the cst can be "absorbed" into
3362   // the shuffle mask.
3363   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3364     SDValue Ptr = LD->getBasePtr();
3365     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3366       return SDValue();
3367     EVT PVT = LD->getValueType(0);
3368     if (PVT != MVT::i32 && PVT != MVT::f32)
3369       return SDValue();
3370
3371     int FI = -1;
3372     int64_t Offset = 0;
3373     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3374       FI = FINode->getIndex();
3375       Offset = 0;
3376     } else if (Ptr.getOpcode() == ISD::ADD &&
3377                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3378                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3379       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3380       Offset = Ptr.getConstantOperandVal(1);
3381       Ptr = Ptr.getOperand(0);
3382     } else {
3383       return SDValue();
3384     }
3385
3386     SDValue Chain = LD->getChain();
3387     // Make sure the stack object alignment is at least 16.
3388     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3389     if (DAG.InferPtrAlignment(Ptr) < 16) {
3390       if (MFI->isFixedObjectIndex(FI)) {
3391         // Can't change the alignment. Reference stack + offset explicitly
3392         // if stack pointer is at least 16-byte aligned.
3393         unsigned StackAlign = Subtarget->getStackAlignment();
3394         if (StackAlign < 16)
3395           return SDValue();
3396         Offset = MFI->getObjectOffset(FI) + Offset;
3397         SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
3398                                               getPointerTy());
3399         Ptr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
3400                           DAG.getConstant(Offset & ~15, getPointerTy()));
3401         Offset %= 16;
3402       } else {
3403         MFI->setObjectAlignment(FI, 16);
3404       }
3405     }
3406
3407     // (Offset % 16) must be multiple of 4. Then address is then
3408     // Ptr + (Offset & ~15).
3409     if (Offset < 0)
3410       return SDValue();
3411     if ((Offset % 16) & 3)
3412       return SDValue();
3413     int64_t StartOffset = Offset & ~15;
3414     if (StartOffset)
3415       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3416                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3417
3418     int EltNo = (Offset - StartOffset) >> 2;
3419     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3420     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3421     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3422     // Canonicalize it to a v4i32 shuffle.
3423     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3424     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3425                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3426                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3427   }
3428
3429   return SDValue();
3430 }
3431
3432 SDValue
3433 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3434   DebugLoc dl = Op.getDebugLoc();
3435   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3436   if (ISD::isBuildVectorAllZeros(Op.getNode())
3437       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3438     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3439     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3440     // eliminated on x86-32 hosts.
3441     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3442       return Op;
3443
3444     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3445       return getOnesVector(Op.getValueType(), DAG, dl);
3446     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3447   }
3448
3449   EVT VT = Op.getValueType();
3450   EVT ExtVT = VT.getVectorElementType();
3451   unsigned EVTBits = ExtVT.getSizeInBits();
3452
3453   unsigned NumElems = Op.getNumOperands();
3454   unsigned NumZero  = 0;
3455   unsigned NumNonZero = 0;
3456   unsigned NonZeros = 0;
3457   bool IsAllConstants = true;
3458   SmallSet<SDValue, 8> Values;
3459   for (unsigned i = 0; i < NumElems; ++i) {
3460     SDValue Elt = Op.getOperand(i);
3461     if (Elt.getOpcode() == ISD::UNDEF)
3462       continue;
3463     Values.insert(Elt);
3464     if (Elt.getOpcode() != ISD::Constant &&
3465         Elt.getOpcode() != ISD::ConstantFP)
3466       IsAllConstants = false;
3467     if (X86::isZeroNode(Elt))
3468       NumZero++;
3469     else {
3470       NonZeros |= (1 << i);
3471       NumNonZero++;
3472     }
3473   }
3474
3475   if (NumNonZero == 0) {
3476     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3477     return DAG.getUNDEF(VT);
3478   }
3479
3480   // Special case for single non-zero, non-undef, element.
3481   if (NumNonZero == 1) {
3482     unsigned Idx = CountTrailingZeros_32(NonZeros);
3483     SDValue Item = Op.getOperand(Idx);
3484
3485     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3486     // the value are obviously zero, truncate the value to i32 and do the
3487     // insertion that way.  Only do this if the value is non-constant or if the
3488     // value is a constant being inserted into element 0.  It is cheaper to do
3489     // a constant pool load than it is to do a movd + shuffle.
3490     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3491         (!IsAllConstants || Idx == 0)) {
3492       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3493         // Handle MMX and SSE both.
3494         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3495         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3496
3497         // Truncate the value (which may itself be a constant) to i32, and
3498         // convert it to a vector with movd (S2V+shuffle to zero extend).
3499         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3500         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3501         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3502                                            Subtarget->hasSSE2(), DAG);
3503
3504         // Now we have our 32-bit value zero extended in the low element of
3505         // a vector.  If Idx != 0, swizzle it into place.
3506         if (Idx != 0) {
3507           SmallVector<int, 4> Mask;
3508           Mask.push_back(Idx);
3509           for (unsigned i = 1; i != VecElts; ++i)
3510             Mask.push_back(i);
3511           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3512                                       DAG.getUNDEF(Item.getValueType()),
3513                                       &Mask[0]);
3514         }
3515         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3516       }
3517     }
3518
3519     // If we have a constant or non-constant insertion into the low element of
3520     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3521     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3522     // depending on what the source datatype is.
3523     if (Idx == 0) {
3524       if (NumZero == 0) {
3525         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3526       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3527           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3528         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3529         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3530         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3531                                            DAG);
3532       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3533         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3534         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3535         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3536         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3537                                            Subtarget->hasSSE2(), DAG);
3538         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3539       }
3540     }
3541
3542     // Is it a vector logical left shift?
3543     if (NumElems == 2 && Idx == 1 &&
3544         X86::isZeroNode(Op.getOperand(0)) &&
3545         !X86::isZeroNode(Op.getOperand(1))) {
3546       unsigned NumBits = VT.getSizeInBits();
3547       return getVShift(true, VT,
3548                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3549                                    VT, Op.getOperand(1)),
3550                        NumBits/2, DAG, *this, dl);
3551     }
3552
3553     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3554       return SDValue();
3555
3556     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3557     // is a non-constant being inserted into an element other than the low one,
3558     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3559     // movd/movss) to move this into the low element, then shuffle it into
3560     // place.
3561     if (EVTBits == 32) {
3562       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3563
3564       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3565       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3566                                          Subtarget->hasSSE2(), DAG);
3567       SmallVector<int, 8> MaskVec;
3568       for (unsigned i = 0; i < NumElems; i++)
3569         MaskVec.push_back(i == Idx ? 0 : 1);
3570       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3571     }
3572   }
3573
3574   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3575   if (Values.size() == 1) {
3576     if (EVTBits == 32) {
3577       // Instead of a shuffle like this:
3578       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3579       // Check if it's possible to issue this instead.
3580       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3581       unsigned Idx = CountTrailingZeros_32(NonZeros);
3582       SDValue Item = Op.getOperand(Idx);
3583       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3584         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3585     }
3586     return SDValue();
3587   }
3588
3589   // A vector full of immediates; various special cases are already
3590   // handled, so this is best done with a single constant-pool load.
3591   if (IsAllConstants)
3592     return SDValue();
3593
3594   // Let legalizer expand 2-wide build_vectors.
3595   if (EVTBits == 64) {
3596     if (NumNonZero == 1) {
3597       // One half is zero or undef.
3598       unsigned Idx = CountTrailingZeros_32(NonZeros);
3599       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3600                                  Op.getOperand(Idx));
3601       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3602                                          Subtarget->hasSSE2(), DAG);
3603     }
3604     return SDValue();
3605   }
3606
3607   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3608   if (EVTBits == 8 && NumElems == 16) {
3609     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3610                                         *this);
3611     if (V.getNode()) return V;
3612   }
3613
3614   if (EVTBits == 16 && NumElems == 8) {
3615     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3616                                         *this);
3617     if (V.getNode()) return V;
3618   }
3619
3620   // If element VT is == 32 bits, turn it into a number of shuffles.
3621   SmallVector<SDValue, 8> V;
3622   V.resize(NumElems);
3623   if (NumElems == 4 && NumZero > 0) {
3624     for (unsigned i = 0; i < 4; ++i) {
3625       bool isZero = !(NonZeros & (1 << i));
3626       if (isZero)
3627         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3628       else
3629         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3630     }
3631
3632     for (unsigned i = 0; i < 2; ++i) {
3633       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3634         default: break;
3635         case 0:
3636           V[i] = V[i*2];  // Must be a zero vector.
3637           break;
3638         case 1:
3639           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3640           break;
3641         case 2:
3642           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3643           break;
3644         case 3:
3645           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3646           break;
3647       }
3648     }
3649
3650     SmallVector<int, 8> MaskVec;
3651     bool Reverse = (NonZeros & 0x3) == 2;
3652     for (unsigned i = 0; i < 2; ++i)
3653       MaskVec.push_back(Reverse ? 1-i : i);
3654     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3655     for (unsigned i = 0; i < 2; ++i)
3656       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3657     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3658   }
3659
3660   if (Values.size() > 2) {
3661     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3662     // values to be inserted is equal to the number of elements, in which case
3663     // use the unpack code below in the hopes of matching the consecutive elts
3664     // load merge pattern for shuffles.
3665     // FIXME: We could probably just check that here directly.
3666     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3667         getSubtarget()->hasSSE41()) {
3668       V[0] = DAG.getUNDEF(VT);
3669       for (unsigned i = 0; i < NumElems; ++i)
3670         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3671           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3672                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3673       return V[0];
3674     }
3675     // Expand into a number of unpckl*.
3676     // e.g. for v4f32
3677     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3678     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3679     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3680     for (unsigned i = 0; i < NumElems; ++i)
3681       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3682     NumElems >>= 1;
3683     while (NumElems != 0) {
3684       for (unsigned i = 0; i < NumElems; ++i)
3685         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3686       NumElems >>= 1;
3687     }
3688     return V[0];
3689   }
3690
3691   return SDValue();
3692 }
3693
3694 // v8i16 shuffles - Prefer shuffles in the following order:
3695 // 1. [all]   pshuflw, pshufhw, optional move
3696 // 2. [ssse3] 1 x pshufb
3697 // 3. [ssse3] 2 x pshufb + 1 x por
3698 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3699 static
3700 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3701                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3702   SDValue V1 = SVOp->getOperand(0);
3703   SDValue V2 = SVOp->getOperand(1);
3704   DebugLoc dl = SVOp->getDebugLoc();
3705   SmallVector<int, 8> MaskVals;
3706
3707   // Determine if more than 1 of the words in each of the low and high quadwords
3708   // of the result come from the same quadword of one of the two inputs.  Undef
3709   // mask values count as coming from any quadword, for better codegen.
3710   SmallVector<unsigned, 4> LoQuad(4);
3711   SmallVector<unsigned, 4> HiQuad(4);
3712   BitVector InputQuads(4);
3713   for (unsigned i = 0; i < 8; ++i) {
3714     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3715     int EltIdx = SVOp->getMaskElt(i);
3716     MaskVals.push_back(EltIdx);
3717     if (EltIdx < 0) {
3718       ++Quad[0];
3719       ++Quad[1];
3720       ++Quad[2];
3721       ++Quad[3];
3722       continue;
3723     }
3724     ++Quad[EltIdx / 4];
3725     InputQuads.set(EltIdx / 4);
3726   }
3727
3728   int BestLoQuad = -1;
3729   unsigned MaxQuad = 1;
3730   for (unsigned i = 0; i < 4; ++i) {
3731     if (LoQuad[i] > MaxQuad) {
3732       BestLoQuad = i;
3733       MaxQuad = LoQuad[i];
3734     }
3735   }
3736
3737   int BestHiQuad = -1;
3738   MaxQuad = 1;
3739   for (unsigned i = 0; i < 4; ++i) {
3740     if (HiQuad[i] > MaxQuad) {
3741       BestHiQuad = i;
3742       MaxQuad = HiQuad[i];
3743     }
3744   }
3745
3746   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3747   // of the two input vectors, shuffle them into one input vector so only a
3748   // single pshufb instruction is necessary. If There are more than 2 input
3749   // quads, disable the next transformation since it does not help SSSE3.
3750   bool V1Used = InputQuads[0] || InputQuads[1];
3751   bool V2Used = InputQuads[2] || InputQuads[3];
3752   if (TLI.getSubtarget()->hasSSSE3()) {
3753     if (InputQuads.count() == 2 && V1Used && V2Used) {
3754       BestLoQuad = InputQuads.find_first();
3755       BestHiQuad = InputQuads.find_next(BestLoQuad);
3756     }
3757     if (InputQuads.count() > 2) {
3758       BestLoQuad = -1;
3759       BestHiQuad = -1;
3760     }
3761   }
3762
3763   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3764   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3765   // words from all 4 input quadwords.
3766   SDValue NewV;
3767   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3768     SmallVector<int, 8> MaskV;
3769     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3770     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3771     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3772                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3773                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3774     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3775
3776     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3777     // source words for the shuffle, to aid later transformations.
3778     bool AllWordsInNewV = true;
3779     bool InOrder[2] = { true, true };
3780     for (unsigned i = 0; i != 8; ++i) {
3781       int idx = MaskVals[i];
3782       if (idx != (int)i)
3783         InOrder[i/4] = false;
3784       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3785         continue;
3786       AllWordsInNewV = false;
3787       break;
3788     }
3789
3790     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3791     if (AllWordsInNewV) {
3792       for (int i = 0; i != 8; ++i) {
3793         int idx = MaskVals[i];
3794         if (idx < 0)
3795           continue;
3796         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3797         if ((idx != i) && idx < 4)
3798           pshufhw = false;
3799         if ((idx != i) && idx > 3)
3800           pshuflw = false;
3801       }
3802       V1 = NewV;
3803       V2Used = false;
3804       BestLoQuad = 0;
3805       BestHiQuad = 1;
3806     }
3807
3808     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3809     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3810     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3811       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3812                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3813     }
3814   }
3815
3816   // If we have SSSE3, and all words of the result are from 1 input vector,
3817   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3818   // is present, fall back to case 4.
3819   if (TLI.getSubtarget()->hasSSSE3()) {
3820     SmallVector<SDValue,16> pshufbMask;
3821
3822     // If we have elements from both input vectors, set the high bit of the
3823     // shuffle mask element to zero out elements that come from V2 in the V1
3824     // mask, and elements that come from V1 in the V2 mask, so that the two
3825     // results can be OR'd together.
3826     bool TwoInputs = V1Used && V2Used;
3827     for (unsigned i = 0; i != 8; ++i) {
3828       int EltIdx = MaskVals[i] * 2;
3829       if (TwoInputs && (EltIdx >= 16)) {
3830         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3831         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3832         continue;
3833       }
3834       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3835       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3836     }
3837     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3838     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3839                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3840                                  MVT::v16i8, &pshufbMask[0], 16));
3841     if (!TwoInputs)
3842       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3843
3844     // Calculate the shuffle mask for the second input, shuffle it, and
3845     // OR it with the first shuffled input.
3846     pshufbMask.clear();
3847     for (unsigned i = 0; i != 8; ++i) {
3848       int EltIdx = MaskVals[i] * 2;
3849       if (EltIdx < 16) {
3850         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3851         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3852         continue;
3853       }
3854       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3855       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3856     }
3857     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3858     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3859                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3860                                  MVT::v16i8, &pshufbMask[0], 16));
3861     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3862     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3863   }
3864
3865   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3866   // and update MaskVals with new element order.
3867   BitVector InOrder(8);
3868   if (BestLoQuad >= 0) {
3869     SmallVector<int, 8> MaskV;
3870     for (int i = 0; i != 4; ++i) {
3871       int idx = MaskVals[i];
3872       if (idx < 0) {
3873         MaskV.push_back(-1);
3874         InOrder.set(i);
3875       } else if ((idx / 4) == BestLoQuad) {
3876         MaskV.push_back(idx & 3);
3877         InOrder.set(i);
3878       } else {
3879         MaskV.push_back(-1);
3880       }
3881     }
3882     for (unsigned i = 4; i != 8; ++i)
3883       MaskV.push_back(i);
3884     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3885                                 &MaskV[0]);
3886   }
3887
3888   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3889   // and update MaskVals with the new element order.
3890   if (BestHiQuad >= 0) {
3891     SmallVector<int, 8> MaskV;
3892     for (unsigned i = 0; i != 4; ++i)
3893       MaskV.push_back(i);
3894     for (unsigned i = 4; i != 8; ++i) {
3895       int idx = MaskVals[i];
3896       if (idx < 0) {
3897         MaskV.push_back(-1);
3898         InOrder.set(i);
3899       } else if ((idx / 4) == BestHiQuad) {
3900         MaskV.push_back((idx & 3) + 4);
3901         InOrder.set(i);
3902       } else {
3903         MaskV.push_back(-1);
3904       }
3905     }
3906     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3907                                 &MaskV[0]);
3908   }
3909
3910   // In case BestHi & BestLo were both -1, which means each quadword has a word
3911   // from each of the four input quadwords, calculate the InOrder bitvector now
3912   // before falling through to the insert/extract cleanup.
3913   if (BestLoQuad == -1 && BestHiQuad == -1) {
3914     NewV = V1;
3915     for (int i = 0; i != 8; ++i)
3916       if (MaskVals[i] < 0 || MaskVals[i] == i)
3917         InOrder.set(i);
3918   }
3919
3920   // The other elements are put in the right place using pextrw and pinsrw.
3921   for (unsigned i = 0; i != 8; ++i) {
3922     if (InOrder[i])
3923       continue;
3924     int EltIdx = MaskVals[i];
3925     if (EltIdx < 0)
3926       continue;
3927     SDValue ExtOp = (EltIdx < 8)
3928     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3929                   DAG.getIntPtrConstant(EltIdx))
3930     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3931                   DAG.getIntPtrConstant(EltIdx - 8));
3932     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3933                        DAG.getIntPtrConstant(i));
3934   }
3935   return NewV;
3936 }
3937
3938 // v16i8 shuffles - Prefer shuffles in the following order:
3939 // 1. [ssse3] 1 x pshufb
3940 // 2. [ssse3] 2 x pshufb + 1 x por
3941 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3942 static
3943 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3944                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3945   SDValue V1 = SVOp->getOperand(0);
3946   SDValue V2 = SVOp->getOperand(1);
3947   DebugLoc dl = SVOp->getDebugLoc();
3948   SmallVector<int, 16> MaskVals;
3949   SVOp->getMask(MaskVals);
3950
3951   // If we have SSSE3, case 1 is generated when all result bytes come from
3952   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3953   // present, fall back to case 3.
3954   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3955   bool V1Only = true;
3956   bool V2Only = true;
3957   for (unsigned i = 0; i < 16; ++i) {
3958     int EltIdx = MaskVals[i];
3959     if (EltIdx < 0)
3960       continue;
3961     if (EltIdx < 16)
3962       V2Only = false;
3963     else
3964       V1Only = false;
3965   }
3966
3967   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3968   if (TLI.getSubtarget()->hasSSSE3()) {
3969     SmallVector<SDValue,16> pshufbMask;
3970
3971     // If all result elements are from one input vector, then only translate
3972     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3973     //
3974     // Otherwise, we have elements from both input vectors, and must zero out
3975     // elements that come from V2 in the first mask, and V1 in the second mask
3976     // so that we can OR them together.
3977     bool TwoInputs = !(V1Only || V2Only);
3978     for (unsigned i = 0; i != 16; ++i) {
3979       int EltIdx = MaskVals[i];
3980       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3981         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3982         continue;
3983       }
3984       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3985     }
3986     // If all the elements are from V2, assign it to V1 and return after
3987     // building the first pshufb.
3988     if (V2Only)
3989       V1 = V2;
3990     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3991                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3992                                  MVT::v16i8, &pshufbMask[0], 16));
3993     if (!TwoInputs)
3994       return V1;
3995
3996     // Calculate the shuffle mask for the second input, shuffle it, and
3997     // OR it with the first shuffled input.
3998     pshufbMask.clear();
3999     for (unsigned i = 0; i != 16; ++i) {
4000       int EltIdx = MaskVals[i];
4001       if (EltIdx < 16) {
4002         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4003         continue;
4004       }
4005       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4006     }
4007     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4008                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4009                                  MVT::v16i8, &pshufbMask[0], 16));
4010     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4011   }
4012
4013   // No SSSE3 - Calculate in place words and then fix all out of place words
4014   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4015   // the 16 different words that comprise the two doublequadword input vectors.
4016   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4017   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4018   SDValue NewV = V2Only ? V2 : V1;
4019   for (int i = 0; i != 8; ++i) {
4020     int Elt0 = MaskVals[i*2];
4021     int Elt1 = MaskVals[i*2+1];
4022
4023     // This word of the result is all undef, skip it.
4024     if (Elt0 < 0 && Elt1 < 0)
4025       continue;
4026
4027     // This word of the result is already in the correct place, skip it.
4028     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4029       continue;
4030     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4031       continue;
4032
4033     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4034     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4035     SDValue InsElt;
4036
4037     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4038     // using a single extract together, load it and store it.
4039     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4040       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4041                            DAG.getIntPtrConstant(Elt1 / 2));
4042       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4043                         DAG.getIntPtrConstant(i));
4044       continue;
4045     }
4046
4047     // If Elt1 is defined, extract it from the appropriate source.  If the
4048     // source byte is not also odd, shift the extracted word left 8 bits
4049     // otherwise clear the bottom 8 bits if we need to do an or.
4050     if (Elt1 >= 0) {
4051       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4052                            DAG.getIntPtrConstant(Elt1 / 2));
4053       if ((Elt1 & 1) == 0)
4054         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4055                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4056       else if (Elt0 >= 0)
4057         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4058                              DAG.getConstant(0xFF00, MVT::i16));
4059     }
4060     // If Elt0 is defined, extract it from the appropriate source.  If the
4061     // source byte is not also even, shift the extracted word right 8 bits. If
4062     // Elt1 was also defined, OR the extracted values together before
4063     // inserting them in the result.
4064     if (Elt0 >= 0) {
4065       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4066                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4067       if ((Elt0 & 1) != 0)
4068         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4069                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4070       else if (Elt1 >= 0)
4071         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4072                              DAG.getConstant(0x00FF, MVT::i16));
4073       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4074                          : InsElt0;
4075     }
4076     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4077                        DAG.getIntPtrConstant(i));
4078   }
4079   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4080 }
4081
4082 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4083 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4084 /// done when every pair / quad of shuffle mask elements point to elements in
4085 /// the right sequence. e.g.
4086 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4087 static
4088 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4089                                  SelectionDAG &DAG,
4090                                  TargetLowering &TLI, DebugLoc dl) {
4091   EVT VT = SVOp->getValueType(0);
4092   SDValue V1 = SVOp->getOperand(0);
4093   SDValue V2 = SVOp->getOperand(1);
4094   unsigned NumElems = VT.getVectorNumElements();
4095   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4096   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4097   EVT MaskEltVT = MaskVT.getVectorElementType();
4098   EVT NewVT = MaskVT;
4099   switch (VT.getSimpleVT().SimpleTy) {
4100   default: assert(false && "Unexpected!");
4101   case MVT::v4f32: NewVT = MVT::v2f64; break;
4102   case MVT::v4i32: NewVT = MVT::v2i64; break;
4103   case MVT::v8i16: NewVT = MVT::v4i32; break;
4104   case MVT::v16i8: NewVT = MVT::v4i32; break;
4105   }
4106
4107   if (NewWidth == 2) {
4108     if (VT.isInteger())
4109       NewVT = MVT::v2i64;
4110     else
4111       NewVT = MVT::v2f64;
4112   }
4113   int Scale = NumElems / NewWidth;
4114   SmallVector<int, 8> MaskVec;
4115   for (unsigned i = 0; i < NumElems; i += Scale) {
4116     int StartIdx = -1;
4117     for (int j = 0; j < Scale; ++j) {
4118       int EltIdx = SVOp->getMaskElt(i+j);
4119       if (EltIdx < 0)
4120         continue;
4121       if (StartIdx == -1)
4122         StartIdx = EltIdx - (EltIdx % Scale);
4123       if (EltIdx != StartIdx + j)
4124         return SDValue();
4125     }
4126     if (StartIdx == -1)
4127       MaskVec.push_back(-1);
4128     else
4129       MaskVec.push_back(StartIdx / Scale);
4130   }
4131
4132   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4133   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4134   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4135 }
4136
4137 /// getVZextMovL - Return a zero-extending vector move low node.
4138 ///
4139 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4140                             SDValue SrcOp, SelectionDAG &DAG,
4141                             const X86Subtarget *Subtarget, DebugLoc dl) {
4142   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4143     LoadSDNode *LD = NULL;
4144     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4145       LD = dyn_cast<LoadSDNode>(SrcOp);
4146     if (!LD) {
4147       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4148       // instead.
4149       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4150       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4151           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4152           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4153           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4154         // PR2108
4155         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4156         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4157                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4158                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4159                                                    OpVT,
4160                                                    SrcOp.getOperand(0)
4161                                                           .getOperand(0))));
4162       }
4163     }
4164   }
4165
4166   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4167                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4168                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4169                                              OpVT, SrcOp)));
4170 }
4171
4172 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4173 /// shuffles.
4174 static SDValue
4175 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4176   SDValue V1 = SVOp->getOperand(0);
4177   SDValue V2 = SVOp->getOperand(1);
4178   DebugLoc dl = SVOp->getDebugLoc();
4179   EVT VT = SVOp->getValueType(0);
4180
4181   SmallVector<std::pair<int, int>, 8> Locs;
4182   Locs.resize(4);
4183   SmallVector<int, 8> Mask1(4U, -1);
4184   SmallVector<int, 8> PermMask;
4185   SVOp->getMask(PermMask);
4186
4187   unsigned NumHi = 0;
4188   unsigned NumLo = 0;
4189   for (unsigned i = 0; i != 4; ++i) {
4190     int Idx = PermMask[i];
4191     if (Idx < 0) {
4192       Locs[i] = std::make_pair(-1, -1);
4193     } else {
4194       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4195       if (Idx < 4) {
4196         Locs[i] = std::make_pair(0, NumLo);
4197         Mask1[NumLo] = Idx;
4198         NumLo++;
4199       } else {
4200         Locs[i] = std::make_pair(1, NumHi);
4201         if (2+NumHi < 4)
4202           Mask1[2+NumHi] = Idx;
4203         NumHi++;
4204       }
4205     }
4206   }
4207
4208   if (NumLo <= 2 && NumHi <= 2) {
4209     // If no more than two elements come from either vector. This can be
4210     // implemented with two shuffles. First shuffle gather the elements.
4211     // The second shuffle, which takes the first shuffle as both of its
4212     // vector operands, put the elements into the right order.
4213     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4214
4215     SmallVector<int, 8> Mask2(4U, -1);
4216
4217     for (unsigned i = 0; i != 4; ++i) {
4218       if (Locs[i].first == -1)
4219         continue;
4220       else {
4221         unsigned Idx = (i < 2) ? 0 : 4;
4222         Idx += Locs[i].first * 2 + Locs[i].second;
4223         Mask2[i] = Idx;
4224       }
4225     }
4226
4227     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4228   } else if (NumLo == 3 || NumHi == 3) {
4229     // Otherwise, we must have three elements from one vector, call it X, and
4230     // one element from the other, call it Y.  First, use a shufps to build an
4231     // intermediate vector with the one element from Y and the element from X
4232     // that will be in the same half in the final destination (the indexes don't
4233     // matter). Then, use a shufps to build the final vector, taking the half
4234     // containing the element from Y from the intermediate, and the other half
4235     // from X.
4236     if (NumHi == 3) {
4237       // Normalize it so the 3 elements come from V1.
4238       CommuteVectorShuffleMask(PermMask, VT);
4239       std::swap(V1, V2);
4240     }
4241
4242     // Find the element from V2.
4243     unsigned HiIndex;
4244     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4245       int Val = PermMask[HiIndex];
4246       if (Val < 0)
4247         continue;
4248       if (Val >= 4)
4249         break;
4250     }
4251
4252     Mask1[0] = PermMask[HiIndex];
4253     Mask1[1] = -1;
4254     Mask1[2] = PermMask[HiIndex^1];
4255     Mask1[3] = -1;
4256     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4257
4258     if (HiIndex >= 2) {
4259       Mask1[0] = PermMask[0];
4260       Mask1[1] = PermMask[1];
4261       Mask1[2] = HiIndex & 1 ? 6 : 4;
4262       Mask1[3] = HiIndex & 1 ? 4 : 6;
4263       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4264     } else {
4265       Mask1[0] = HiIndex & 1 ? 2 : 0;
4266       Mask1[1] = HiIndex & 1 ? 0 : 2;
4267       Mask1[2] = PermMask[2];
4268       Mask1[3] = PermMask[3];
4269       if (Mask1[2] >= 0)
4270         Mask1[2] += 4;
4271       if (Mask1[3] >= 0)
4272         Mask1[3] += 4;
4273       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4274     }
4275   }
4276
4277   // Break it into (shuffle shuffle_hi, shuffle_lo).
4278   Locs.clear();
4279   SmallVector<int,8> LoMask(4U, -1);
4280   SmallVector<int,8> HiMask(4U, -1);
4281
4282   SmallVector<int,8> *MaskPtr = &LoMask;
4283   unsigned MaskIdx = 0;
4284   unsigned LoIdx = 0;
4285   unsigned HiIdx = 2;
4286   for (unsigned i = 0; i != 4; ++i) {
4287     if (i == 2) {
4288       MaskPtr = &HiMask;
4289       MaskIdx = 1;
4290       LoIdx = 0;
4291       HiIdx = 2;
4292     }
4293     int Idx = PermMask[i];
4294     if (Idx < 0) {
4295       Locs[i] = std::make_pair(-1, -1);
4296     } else if (Idx < 4) {
4297       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4298       (*MaskPtr)[LoIdx] = Idx;
4299       LoIdx++;
4300     } else {
4301       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4302       (*MaskPtr)[HiIdx] = Idx;
4303       HiIdx++;
4304     }
4305   }
4306
4307   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4308   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4309   SmallVector<int, 8> MaskOps;
4310   for (unsigned i = 0; i != 4; ++i) {
4311     if (Locs[i].first == -1) {
4312       MaskOps.push_back(-1);
4313     } else {
4314       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4315       MaskOps.push_back(Idx);
4316     }
4317   }
4318   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4319 }
4320
4321 SDValue
4322 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4323   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4324   SDValue V1 = Op.getOperand(0);
4325   SDValue V2 = Op.getOperand(1);
4326   EVT VT = Op.getValueType();
4327   DebugLoc dl = Op.getDebugLoc();
4328   unsigned NumElems = VT.getVectorNumElements();
4329   bool isMMX = VT.getSizeInBits() == 64;
4330   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4331   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4332   bool V1IsSplat = false;
4333   bool V2IsSplat = false;
4334
4335   if (isZeroShuffle(SVOp))
4336     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4337
4338   // Promote splats to v4f32.
4339   if (SVOp->isSplat()) {
4340     if (isMMX || NumElems < 4)
4341       return Op;
4342     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4343   }
4344
4345   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4346   // do it!
4347   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4348     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4349     if (NewOp.getNode())
4350       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4351                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4352   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4353     // FIXME: Figure out a cleaner way to do this.
4354     // Try to make use of movq to zero out the top part.
4355     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4356       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4357       if (NewOp.getNode()) {
4358         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4359           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4360                               DAG, Subtarget, dl);
4361       }
4362     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4363       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4364       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4365         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4366                             DAG, Subtarget, dl);
4367     }
4368   }
4369
4370   if (X86::isPSHUFDMask(SVOp))
4371     return Op;
4372
4373   // Check if this can be converted into a logical shift.
4374   bool isLeft = false;
4375   unsigned ShAmt = 0;
4376   SDValue ShVal;
4377   bool isShift = getSubtarget()->hasSSE2() &&
4378     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4379   if (isShift && ShVal.hasOneUse()) {
4380     // If the shifted value has multiple uses, it may be cheaper to use
4381     // v_set0 + movlhps or movhlps, etc.
4382     EVT EltVT = VT.getVectorElementType();
4383     ShAmt *= EltVT.getSizeInBits();
4384     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4385   }
4386
4387   if (X86::isMOVLMask(SVOp)) {
4388     if (V1IsUndef)
4389       return V2;
4390     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4391       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4392     if (!isMMX)
4393       return Op;
4394   }
4395
4396   // FIXME: fold these into legal mask.
4397   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4398                  X86::isMOVSLDUPMask(SVOp) ||
4399                  X86::isMOVHLPSMask(SVOp) ||
4400                  X86::isMOVLHPSMask(SVOp) ||
4401                  X86::isMOVLPMask(SVOp)))
4402     return Op;
4403
4404   if (ShouldXformToMOVHLPS(SVOp) ||
4405       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4406     return CommuteVectorShuffle(SVOp, DAG);
4407
4408   if (isShift) {
4409     // No better options. Use a vshl / vsrl.
4410     EVT EltVT = VT.getVectorElementType();
4411     ShAmt *= EltVT.getSizeInBits();
4412     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4413   }
4414
4415   bool Commuted = false;
4416   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4417   // 1,1,1,1 -> v8i16 though.
4418   V1IsSplat = isSplatVector(V1.getNode());
4419   V2IsSplat = isSplatVector(V2.getNode());
4420
4421   // Canonicalize the splat or undef, if present, to be on the RHS.
4422   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4423     Op = CommuteVectorShuffle(SVOp, DAG);
4424     SVOp = cast<ShuffleVectorSDNode>(Op);
4425     V1 = SVOp->getOperand(0);
4426     V2 = SVOp->getOperand(1);
4427     std::swap(V1IsSplat, V2IsSplat);
4428     std::swap(V1IsUndef, V2IsUndef);
4429     Commuted = true;
4430   }
4431
4432   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4433     // Shuffling low element of v1 into undef, just return v1.
4434     if (V2IsUndef)
4435       return V1;
4436     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4437     // the instruction selector will not match, so get a canonical MOVL with
4438     // swapped operands to undo the commute.
4439     return getMOVL(DAG, dl, VT, V2, V1);
4440   }
4441
4442   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4443       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4444       X86::isUNPCKLMask(SVOp) ||
4445       X86::isUNPCKHMask(SVOp))
4446     return Op;
4447
4448   if (V2IsSplat) {
4449     // Normalize mask so all entries that point to V2 points to its first
4450     // element then try to match unpck{h|l} again. If match, return a
4451     // new vector_shuffle with the corrected mask.
4452     SDValue NewMask = NormalizeMask(SVOp, DAG);
4453     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4454     if (NSVOp != SVOp) {
4455       if (X86::isUNPCKLMask(NSVOp, true)) {
4456         return NewMask;
4457       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4458         return NewMask;
4459       }
4460     }
4461   }
4462
4463   if (Commuted) {
4464     // Commute is back and try unpck* again.
4465     // FIXME: this seems wrong.
4466     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4467     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4468     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4469         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4470         X86::isUNPCKLMask(NewSVOp) ||
4471         X86::isUNPCKHMask(NewSVOp))
4472       return NewOp;
4473   }
4474
4475   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4476
4477   // Normalize the node to match x86 shuffle ops if needed
4478   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4479     return CommuteVectorShuffle(SVOp, DAG);
4480
4481   // Check for legal shuffle and return?
4482   SmallVector<int, 16> PermMask;
4483   SVOp->getMask(PermMask);
4484   if (isShuffleMaskLegal(PermMask, VT))
4485     return Op;
4486
4487   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4488   if (VT == MVT::v8i16) {
4489     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4490     if (NewOp.getNode())
4491       return NewOp;
4492   }
4493
4494   if (VT == MVT::v16i8) {
4495     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4496     if (NewOp.getNode())
4497       return NewOp;
4498   }
4499
4500   // Handle all 4 wide cases with a number of shuffles except for MMX.
4501   if (NumElems == 4 && !isMMX)
4502     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4503
4504   return SDValue();
4505 }
4506
4507 SDValue
4508 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4509                                                 SelectionDAG &DAG) {
4510   EVT VT = Op.getValueType();
4511   DebugLoc dl = Op.getDebugLoc();
4512   if (VT.getSizeInBits() == 8) {
4513     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4514                                     Op.getOperand(0), Op.getOperand(1));
4515     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4516                                     DAG.getValueType(VT));
4517     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4518   } else if (VT.getSizeInBits() == 16) {
4519     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4520     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4521     if (Idx == 0)
4522       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4523                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4524                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4525                                                  MVT::v4i32,
4526                                                  Op.getOperand(0)),
4527                                      Op.getOperand(1)));
4528     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4529                                     Op.getOperand(0), Op.getOperand(1));
4530     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4531                                     DAG.getValueType(VT));
4532     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4533   } else if (VT == MVT::f32) {
4534     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4535     // the result back to FR32 register. It's only worth matching if the
4536     // result has a single use which is a store or a bitcast to i32.  And in
4537     // the case of a store, it's not worth it if the index is a constant 0,
4538     // because a MOVSSmr can be used instead, which is smaller and faster.
4539     if (!Op.hasOneUse())
4540       return SDValue();
4541     SDNode *User = *Op.getNode()->use_begin();
4542     if ((User->getOpcode() != ISD::STORE ||
4543          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4544           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4545         (User->getOpcode() != ISD::BIT_CONVERT ||
4546          User->getValueType(0) != MVT::i32))
4547       return SDValue();
4548     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4549                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4550                                               Op.getOperand(0)),
4551                                               Op.getOperand(1));
4552     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4553   } else if (VT == MVT::i32) {
4554     // ExtractPS works with constant index.
4555     if (isa<ConstantSDNode>(Op.getOperand(1)))
4556       return Op;
4557   }
4558   return SDValue();
4559 }
4560
4561
4562 SDValue
4563 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4564   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4565     return SDValue();
4566
4567   if (Subtarget->hasSSE41()) {
4568     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4569     if (Res.getNode())
4570       return Res;
4571   }
4572
4573   EVT VT = Op.getValueType();
4574   DebugLoc dl = Op.getDebugLoc();
4575   // TODO: handle v16i8.
4576   if (VT.getSizeInBits() == 16) {
4577     SDValue Vec = Op.getOperand(0);
4578     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4579     if (Idx == 0)
4580       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4581                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4582                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4583                                                  MVT::v4i32, Vec),
4584                                      Op.getOperand(1)));
4585     // Transform it so it match pextrw which produces a 32-bit result.
4586     EVT EltVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4587     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4588                                     Op.getOperand(0), Op.getOperand(1));
4589     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4590                                     DAG.getValueType(VT));
4591     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4592   } else if (VT.getSizeInBits() == 32) {
4593     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4594     if (Idx == 0)
4595       return Op;
4596
4597     // SHUFPS the element to the lowest double word, then movss.
4598     int Mask[4] = { Idx, -1, -1, -1 };
4599     EVT VVT = Op.getOperand(0).getValueType();
4600     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4601                                        DAG.getUNDEF(VVT), Mask);
4602     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4603                        DAG.getIntPtrConstant(0));
4604   } else if (VT.getSizeInBits() == 64) {
4605     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4606     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4607     //        to match extract_elt for f64.
4608     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4609     if (Idx == 0)
4610       return Op;
4611
4612     // UNPCKHPD the element to the lowest double word, then movsd.
4613     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4614     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4615     int Mask[2] = { 1, -1 };
4616     EVT VVT = Op.getOperand(0).getValueType();
4617     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4618                                        DAG.getUNDEF(VVT), Mask);
4619     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4620                        DAG.getIntPtrConstant(0));
4621   }
4622
4623   return SDValue();
4624 }
4625
4626 SDValue
4627 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4628   EVT VT = Op.getValueType();
4629   EVT EltVT = VT.getVectorElementType();
4630   DebugLoc dl = Op.getDebugLoc();
4631
4632   SDValue N0 = Op.getOperand(0);
4633   SDValue N1 = Op.getOperand(1);
4634   SDValue N2 = Op.getOperand(2);
4635
4636   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4637       isa<ConstantSDNode>(N2)) {
4638     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4639                                                 : X86ISD::PINSRW;
4640     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4641     // argument.
4642     if (N1.getValueType() != MVT::i32)
4643       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4644     if (N2.getValueType() != MVT::i32)
4645       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4646     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4647   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4648     // Bits [7:6] of the constant are the source select.  This will always be
4649     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4650     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4651     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4652     // Bits [5:4] of the constant are the destination select.  This is the
4653     //  value of the incoming immediate.
4654     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4655     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4656     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4657     // Create this as a scalar to vector..
4658     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4659     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4660   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4661     // PINSR* works with constant index.
4662     return Op;
4663   }
4664   return SDValue();
4665 }
4666
4667 SDValue
4668 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4669   EVT VT = Op.getValueType();
4670   EVT EltVT = VT.getVectorElementType();
4671
4672   if (Subtarget->hasSSE41())
4673     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4674
4675   if (EltVT == MVT::i8)
4676     return SDValue();
4677
4678   DebugLoc dl = Op.getDebugLoc();
4679   SDValue N0 = Op.getOperand(0);
4680   SDValue N1 = Op.getOperand(1);
4681   SDValue N2 = Op.getOperand(2);
4682
4683   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4684     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4685     // as its second argument.
4686     if (N1.getValueType() != MVT::i32)
4687       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4688     if (N2.getValueType() != MVT::i32)
4689       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4690     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4691   }
4692   return SDValue();
4693 }
4694
4695 SDValue
4696 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4697   DebugLoc dl = Op.getDebugLoc();
4698   if (Op.getValueType() == MVT::v2f32)
4699     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4700                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4701                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4702                                                Op.getOperand(0))));
4703
4704   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4705     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4706
4707   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4708   EVT VT = MVT::v2i32;
4709   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4710   default: break;
4711   case MVT::v16i8:
4712   case MVT::v8i16:
4713     VT = MVT::v4i32;
4714     break;
4715   }
4716   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4717                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4718 }
4719
4720 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4721 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4722 // one of the above mentioned nodes. It has to be wrapped because otherwise
4723 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4724 // be used to form addressing mode. These wrapped nodes will be selected
4725 // into MOV32ri.
4726 SDValue
4727 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4728   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4729
4730   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4731   // global base reg.
4732   unsigned char OpFlag = 0;
4733   unsigned WrapperKind = X86ISD::Wrapper;
4734   CodeModel::Model M = getTargetMachine().getCodeModel();
4735
4736   if (Subtarget->isPICStyleRIPRel() &&
4737       (M == CodeModel::Small || M == CodeModel::Kernel))
4738     WrapperKind = X86ISD::WrapperRIP;
4739   else if (Subtarget->isPICStyleGOT())
4740     OpFlag = X86II::MO_GOTOFF;
4741   else if (Subtarget->isPICStyleStubPIC())
4742     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4743
4744   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4745                                              CP->getAlignment(),
4746                                              CP->getOffset(), OpFlag);
4747   DebugLoc DL = CP->getDebugLoc();
4748   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4749   // With PIC, the address is actually $g + Offset.
4750   if (OpFlag) {
4751     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4752                          DAG.getNode(X86ISD::GlobalBaseReg,
4753                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4754                          Result);
4755   }
4756
4757   return Result;
4758 }
4759
4760 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4761   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4762
4763   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4764   // global base reg.
4765   unsigned char OpFlag = 0;
4766   unsigned WrapperKind = X86ISD::Wrapper;
4767   CodeModel::Model M = getTargetMachine().getCodeModel();
4768
4769   if (Subtarget->isPICStyleRIPRel() &&
4770       (M == CodeModel::Small || M == CodeModel::Kernel))
4771     WrapperKind = X86ISD::WrapperRIP;
4772   else if (Subtarget->isPICStyleGOT())
4773     OpFlag = X86II::MO_GOTOFF;
4774   else if (Subtarget->isPICStyleStubPIC())
4775     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4776
4777   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4778                                           OpFlag);
4779   DebugLoc DL = JT->getDebugLoc();
4780   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4781
4782   // With PIC, the address is actually $g + Offset.
4783   if (OpFlag) {
4784     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4785                          DAG.getNode(X86ISD::GlobalBaseReg,
4786                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4787                          Result);
4788   }
4789
4790   return Result;
4791 }
4792
4793 SDValue
4794 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4795   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4796
4797   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4798   // global base reg.
4799   unsigned char OpFlag = 0;
4800   unsigned WrapperKind = X86ISD::Wrapper;
4801   CodeModel::Model M = getTargetMachine().getCodeModel();
4802
4803   if (Subtarget->isPICStyleRIPRel() &&
4804       (M == CodeModel::Small || M == CodeModel::Kernel))
4805     WrapperKind = X86ISD::WrapperRIP;
4806   else if (Subtarget->isPICStyleGOT())
4807     OpFlag = X86II::MO_GOTOFF;
4808   else if (Subtarget->isPICStyleStubPIC())
4809     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4810
4811   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4812
4813   DebugLoc DL = Op.getDebugLoc();
4814   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4815
4816
4817   // With PIC, the address is actually $g + Offset.
4818   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4819       !Subtarget->is64Bit()) {
4820     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4821                          DAG.getNode(X86ISD::GlobalBaseReg,
4822                                      DebugLoc::getUnknownLoc(),
4823                                      getPointerTy()),
4824                          Result);
4825   }
4826
4827   return Result;
4828 }
4829
4830 SDValue
4831 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4832   // Create the TargetBlockAddressAddress node.
4833   unsigned char OpFlags =
4834     Subtarget->ClassifyBlockAddressReference();
4835   CodeModel::Model M = getTargetMachine().getCodeModel();
4836   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4837   DebugLoc dl = Op.getDebugLoc();
4838   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4839                                        /*isTarget=*/true, OpFlags);
4840
4841   if (Subtarget->isPICStyleRIPRel() &&
4842       (M == CodeModel::Small || M == CodeModel::Kernel))
4843     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4844   else
4845     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4846
4847   // With PIC, the address is actually $g + Offset.
4848   if (isGlobalRelativeToPICBase(OpFlags)) {
4849     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4850                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4851                          Result);
4852   }
4853
4854   return Result;
4855 }
4856
4857 SDValue
4858 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4859                                       int64_t Offset,
4860                                       SelectionDAG &DAG) const {
4861   // Create the TargetGlobalAddress node, folding in the constant
4862   // offset if it is legal.
4863   unsigned char OpFlags =
4864     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4865   CodeModel::Model M = getTargetMachine().getCodeModel();
4866   SDValue Result;
4867   if (OpFlags == X86II::MO_NO_FLAG &&
4868       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4869     // A direct static reference to a global.
4870     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4871     Offset = 0;
4872   } else {
4873     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4874   }
4875
4876   if (Subtarget->isPICStyleRIPRel() &&
4877       (M == CodeModel::Small || M == CodeModel::Kernel))
4878     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4879   else
4880     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4881
4882   // With PIC, the address is actually $g + Offset.
4883   if (isGlobalRelativeToPICBase(OpFlags)) {
4884     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4885                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4886                          Result);
4887   }
4888
4889   // For globals that require a load from a stub to get the address, emit the
4890   // load.
4891   if (isGlobalStubReference(OpFlags))
4892     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4893                          PseudoSourceValue::getGOT(), 0);
4894
4895   // If there was a non-zero offset that we didn't fold, create an explicit
4896   // addition for it.
4897   if (Offset != 0)
4898     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4899                          DAG.getConstant(Offset, getPointerTy()));
4900
4901   return Result;
4902 }
4903
4904 SDValue
4905 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4906   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4907   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4908   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4909 }
4910
4911 static SDValue
4912 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4913            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4914            unsigned char OperandFlags) {
4915   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4916   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4917   DebugLoc dl = GA->getDebugLoc();
4918   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4919                                            GA->getValueType(0),
4920                                            GA->getOffset(),
4921                                            OperandFlags);
4922   if (InFlag) {
4923     SDValue Ops[] = { Chain,  TGA, *InFlag };
4924     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4925   } else {
4926     SDValue Ops[]  = { Chain, TGA };
4927     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4928   }
4929
4930   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
4931   MFI->setHasCalls(true);
4932
4933   SDValue Flag = Chain.getValue(1);
4934   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4935 }
4936
4937 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4938 static SDValue
4939 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4940                                 const EVT PtrVT) {
4941   SDValue InFlag;
4942   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4943   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4944                                      DAG.getNode(X86ISD::GlobalBaseReg,
4945                                                  DebugLoc::getUnknownLoc(),
4946                                                  PtrVT), InFlag);
4947   InFlag = Chain.getValue(1);
4948
4949   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4950 }
4951
4952 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4953 static SDValue
4954 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4955                                 const EVT PtrVT) {
4956   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4957                     X86::RAX, X86II::MO_TLSGD);
4958 }
4959
4960 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4961 // "local exec" model.
4962 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4963                                    const EVT PtrVT, TLSModel::Model model,
4964                                    bool is64Bit) {
4965   DebugLoc dl = GA->getDebugLoc();
4966   // Get the Thread Pointer
4967   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4968                              DebugLoc::getUnknownLoc(), PtrVT,
4969                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4970                                              MVT::i32));
4971
4972   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4973                                       NULL, 0);
4974
4975   unsigned char OperandFlags = 0;
4976   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4977   // initialexec.
4978   unsigned WrapperKind = X86ISD::Wrapper;
4979   if (model == TLSModel::LocalExec) {
4980     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4981   } else if (is64Bit) {
4982     assert(model == TLSModel::InitialExec);
4983     OperandFlags = X86II::MO_GOTTPOFF;
4984     WrapperKind = X86ISD::WrapperRIP;
4985   } else {
4986     assert(model == TLSModel::InitialExec);
4987     OperandFlags = X86II::MO_INDNTPOFF;
4988   }
4989
4990   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4991   // exec)
4992   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4993                                            GA->getOffset(), OperandFlags);
4994   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4995
4996   if (model == TLSModel::InitialExec)
4997     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4998                          PseudoSourceValue::getGOT(), 0);
4999
5000   // The address of the thread local variable is the add of the thread
5001   // pointer with the offset of the variable.
5002   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5003 }
5004
5005 SDValue
5006 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5007   // TODO: implement the "local dynamic" model
5008   // TODO: implement the "initial exec"model for pic executables
5009   assert(Subtarget->isTargetELF() &&
5010          "TLS not implemented for non-ELF targets");
5011   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5012   const GlobalValue *GV = GA->getGlobal();
5013
5014   // If GV is an alias then use the aliasee for determining
5015   // thread-localness.
5016   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5017     GV = GA->resolveAliasedGlobal(false);
5018
5019   TLSModel::Model model = getTLSModel(GV,
5020                                       getTargetMachine().getRelocationModel());
5021
5022   switch (model) {
5023   case TLSModel::GeneralDynamic:
5024   case TLSModel::LocalDynamic: // not implemented
5025     if (Subtarget->is64Bit())
5026       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5027     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5028
5029   case TLSModel::InitialExec:
5030   case TLSModel::LocalExec:
5031     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5032                                Subtarget->is64Bit());
5033   }
5034
5035   llvm_unreachable("Unreachable");
5036   return SDValue();
5037 }
5038
5039
5040 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5041 /// take a 2 x i32 value to shift plus a shift amount.
5042 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5043   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5044   EVT VT = Op.getValueType();
5045   unsigned VTBits = VT.getSizeInBits();
5046   DebugLoc dl = Op.getDebugLoc();
5047   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5048   SDValue ShOpLo = Op.getOperand(0);
5049   SDValue ShOpHi = Op.getOperand(1);
5050   SDValue ShAmt  = Op.getOperand(2);
5051   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5052                                      DAG.getConstant(VTBits - 1, MVT::i8))
5053                        : DAG.getConstant(0, VT);
5054
5055   SDValue Tmp2, Tmp3;
5056   if (Op.getOpcode() == ISD::SHL_PARTS) {
5057     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5058     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5059   } else {
5060     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5061     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5062   }
5063
5064   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5065                                 DAG.getConstant(VTBits, MVT::i8));
5066   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5067                              AndNode, DAG.getConstant(0, MVT::i8));
5068
5069   SDValue Hi, Lo;
5070   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5071   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5072   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5073
5074   if (Op.getOpcode() == ISD::SHL_PARTS) {
5075     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5076     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5077   } else {
5078     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5079     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5080   }
5081
5082   SDValue Ops[2] = { Lo, Hi };
5083   return DAG.getMergeValues(Ops, 2, dl);
5084 }
5085
5086 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5087   EVT SrcVT = Op.getOperand(0).getValueType();
5088
5089   if (SrcVT.isVector()) {
5090     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5091       return Op;
5092     }
5093     return SDValue();
5094   }
5095
5096   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5097          "Unknown SINT_TO_FP to lower!");
5098
5099   // These are really Legal; return the operand so the caller accepts it as
5100   // Legal.
5101   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5102     return Op;
5103   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5104       Subtarget->is64Bit()) {
5105     return Op;
5106   }
5107
5108   DebugLoc dl = Op.getDebugLoc();
5109   unsigned Size = SrcVT.getSizeInBits()/8;
5110   MachineFunction &MF = DAG.getMachineFunction();
5111   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5112   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5113   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5114                                StackSlot,
5115                                PseudoSourceValue::getFixedStack(SSFI), 0);
5116   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5117 }
5118
5119 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5120                                      SDValue StackSlot,
5121                                      SelectionDAG &DAG) {
5122   // Build the FILD
5123   DebugLoc dl = Op.getDebugLoc();
5124   SDVTList Tys;
5125   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5126   if (useSSE)
5127     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5128   else
5129     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5130   SmallVector<SDValue, 8> Ops;
5131   Ops.push_back(Chain);
5132   Ops.push_back(StackSlot);
5133   Ops.push_back(DAG.getValueType(SrcVT));
5134   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5135                                  Tys, &Ops[0], Ops.size());
5136
5137   if (useSSE) {
5138     Chain = Result.getValue(1);
5139     SDValue InFlag = Result.getValue(2);
5140
5141     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5142     // shouldn't be necessary except that RFP cannot be live across
5143     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5144     MachineFunction &MF = DAG.getMachineFunction();
5145     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5146     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5147     Tys = DAG.getVTList(MVT::Other);
5148     SmallVector<SDValue, 8> Ops;
5149     Ops.push_back(Chain);
5150     Ops.push_back(Result);
5151     Ops.push_back(StackSlot);
5152     Ops.push_back(DAG.getValueType(Op.getValueType()));
5153     Ops.push_back(InFlag);
5154     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
5155     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5156                          PseudoSourceValue::getFixedStack(SSFI), 0);
5157   }
5158
5159   return Result;
5160 }
5161
5162 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5163 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5164   // This algorithm is not obvious. Here it is in C code, more or less:
5165   /*
5166     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5167       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5168       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5169
5170       // Copy ints to xmm registers.
5171       __m128i xh = _mm_cvtsi32_si128( hi );
5172       __m128i xl = _mm_cvtsi32_si128( lo );
5173
5174       // Combine into low half of a single xmm register.
5175       __m128i x = _mm_unpacklo_epi32( xh, xl );
5176       __m128d d;
5177       double sd;
5178
5179       // Merge in appropriate exponents to give the integer bits the right
5180       // magnitude.
5181       x = _mm_unpacklo_epi32( x, exp );
5182
5183       // Subtract away the biases to deal with the IEEE-754 double precision
5184       // implicit 1.
5185       d = _mm_sub_pd( (__m128d) x, bias );
5186
5187       // All conversions up to here are exact. The correctly rounded result is
5188       // calculated using the current rounding mode using the following
5189       // horizontal add.
5190       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5191       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5192                                 // store doesn't really need to be here (except
5193                                 // maybe to zero the other double)
5194       return sd;
5195     }
5196   */
5197
5198   DebugLoc dl = Op.getDebugLoc();
5199   LLVMContext *Context = DAG.getContext();
5200
5201   // Build some magic constants.
5202   std::vector<Constant*> CV0;
5203   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5204   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5205   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5206   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5207   Constant *C0 = ConstantVector::get(CV0);
5208   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5209
5210   std::vector<Constant*> CV1;
5211   CV1.push_back(
5212     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5213   CV1.push_back(
5214     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5215   Constant *C1 = ConstantVector::get(CV1);
5216   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5217
5218   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5219                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5220                                         Op.getOperand(0),
5221                                         DAG.getIntPtrConstant(1)));
5222   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5223                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5224                                         Op.getOperand(0),
5225                                         DAG.getIntPtrConstant(0)));
5226   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5227   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5228                               PseudoSourceValue::getConstantPool(), 0,
5229                               false, 16);
5230   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5231   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5232   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5233                               PseudoSourceValue::getConstantPool(), 0,
5234                               false, 16);
5235   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5236
5237   // Add the halves; easiest way is to swap them into another reg first.
5238   int ShufMask[2] = { 1, -1 };
5239   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5240                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5241   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5242   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5243                      DAG.getIntPtrConstant(0));
5244 }
5245
5246 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5247 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5248   DebugLoc dl = Op.getDebugLoc();
5249   // FP constant to bias correct the final result.
5250   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5251                                    MVT::f64);
5252
5253   // Load the 32-bit value into an XMM register.
5254   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5255                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5256                                          Op.getOperand(0),
5257                                          DAG.getIntPtrConstant(0)));
5258
5259   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5260                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5261                      DAG.getIntPtrConstant(0));
5262
5263   // Or the load with the bias.
5264   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5265                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5266                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5267                                                    MVT::v2f64, Load)),
5268                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5269                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5270                                                    MVT::v2f64, Bias)));
5271   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5272                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5273                    DAG.getIntPtrConstant(0));
5274
5275   // Subtract the bias.
5276   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5277
5278   // Handle final rounding.
5279   EVT DestVT = Op.getValueType();
5280
5281   if (DestVT.bitsLT(MVT::f64)) {
5282     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5283                        DAG.getIntPtrConstant(0));
5284   } else if (DestVT.bitsGT(MVT::f64)) {
5285     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5286   }
5287
5288   // Handle final rounding.
5289   return Sub;
5290 }
5291
5292 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5293   SDValue N0 = Op.getOperand(0);
5294   DebugLoc dl = Op.getDebugLoc();
5295
5296   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5297   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5298   // the optimization here.
5299   if (DAG.SignBitIsZero(N0))
5300     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5301
5302   EVT SrcVT = N0.getValueType();
5303   if (SrcVT == MVT::i64) {
5304     // We only handle SSE2 f64 target here; caller can expand the rest.
5305     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5306       return SDValue();
5307
5308     return LowerUINT_TO_FP_i64(Op, DAG);
5309   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5310     return LowerUINT_TO_FP_i32(Op, DAG);
5311   }
5312
5313   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5314
5315   // Make a 64-bit buffer, and use it to build an FILD.
5316   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5317   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5318   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5319                                    getPointerTy(), StackSlot, WordOff);
5320   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5321                                 StackSlot, NULL, 0);
5322   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5323                                 OffsetSlot, NULL, 0);
5324   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5325 }
5326
5327 std::pair<SDValue,SDValue> X86TargetLowering::
5328 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5329   DebugLoc dl = Op.getDebugLoc();
5330
5331   EVT DstTy = Op.getValueType();
5332
5333   if (!IsSigned) {
5334     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5335     DstTy = MVT::i64;
5336   }
5337
5338   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5339          DstTy.getSimpleVT() >= MVT::i16 &&
5340          "Unknown FP_TO_SINT to lower!");
5341
5342   // These are really Legal.
5343   if (DstTy == MVT::i32 &&
5344       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5345     return std::make_pair(SDValue(), SDValue());
5346   if (Subtarget->is64Bit() &&
5347       DstTy == MVT::i64 &&
5348       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5349     return std::make_pair(SDValue(), SDValue());
5350
5351   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5352   // stack slot.
5353   MachineFunction &MF = DAG.getMachineFunction();
5354   unsigned MemSize = DstTy.getSizeInBits()/8;
5355   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5356   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5357
5358   unsigned Opc;
5359   switch (DstTy.getSimpleVT().SimpleTy) {
5360   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5361   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5362   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5363   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5364   }
5365
5366   SDValue Chain = DAG.getEntryNode();
5367   SDValue Value = Op.getOperand(0);
5368   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5369     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5370     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5371                          PseudoSourceValue::getFixedStack(SSFI), 0);
5372     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5373     SDValue Ops[] = {
5374       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5375     };
5376     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5377     Chain = Value.getValue(1);
5378     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5379     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5380   }
5381
5382   // Build the FP_TO_INT*_IN_MEM
5383   SDValue Ops[] = { Chain, Value, StackSlot };
5384   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5385
5386   return std::make_pair(FIST, StackSlot);
5387 }
5388
5389 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5390   if (Op.getValueType().isVector()) {
5391     if (Op.getValueType() == MVT::v2i32 &&
5392         Op.getOperand(0).getValueType() == MVT::v2f64) {
5393       return Op;
5394     }
5395     return SDValue();
5396   }
5397
5398   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5399   SDValue FIST = Vals.first, StackSlot = Vals.second;
5400   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5401   if (FIST.getNode() == 0) return Op;
5402
5403   // Load the result.
5404   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5405                      FIST, StackSlot, NULL, 0);
5406 }
5407
5408 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5409   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5410   SDValue FIST = Vals.first, StackSlot = Vals.second;
5411   assert(FIST.getNode() && "Unexpected failure");
5412
5413   // Load the result.
5414   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5415                      FIST, StackSlot, NULL, 0);
5416 }
5417
5418 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5419   LLVMContext *Context = DAG.getContext();
5420   DebugLoc dl = Op.getDebugLoc();
5421   EVT VT = Op.getValueType();
5422   EVT EltVT = VT;
5423   if (VT.isVector())
5424     EltVT = VT.getVectorElementType();
5425   std::vector<Constant*> CV;
5426   if (EltVT == MVT::f64) {
5427     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5428     CV.push_back(C);
5429     CV.push_back(C);
5430   } else {
5431     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5432     CV.push_back(C);
5433     CV.push_back(C);
5434     CV.push_back(C);
5435     CV.push_back(C);
5436   }
5437   Constant *C = ConstantVector::get(CV);
5438   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5439   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5440                                PseudoSourceValue::getConstantPool(), 0,
5441                                false, 16);
5442   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5443 }
5444
5445 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5446   LLVMContext *Context = DAG.getContext();
5447   DebugLoc dl = Op.getDebugLoc();
5448   EVT VT = Op.getValueType();
5449   EVT EltVT = VT;
5450   if (VT.isVector())
5451     EltVT = VT.getVectorElementType();
5452   std::vector<Constant*> CV;
5453   if (EltVT == MVT::f64) {
5454     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5455     CV.push_back(C);
5456     CV.push_back(C);
5457   } else {
5458     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5459     CV.push_back(C);
5460     CV.push_back(C);
5461     CV.push_back(C);
5462     CV.push_back(C);
5463   }
5464   Constant *C = ConstantVector::get(CV);
5465   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5466   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5467                                PseudoSourceValue::getConstantPool(), 0,
5468                                false, 16);
5469   if (VT.isVector()) {
5470     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5471                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5472                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5473                                 Op.getOperand(0)),
5474                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5475   } else {
5476     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5477   }
5478 }
5479
5480 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5481   LLVMContext *Context = DAG.getContext();
5482   SDValue Op0 = Op.getOperand(0);
5483   SDValue Op1 = Op.getOperand(1);
5484   DebugLoc dl = Op.getDebugLoc();
5485   EVT VT = Op.getValueType();
5486   EVT SrcVT = Op1.getValueType();
5487
5488   // If second operand is smaller, extend it first.
5489   if (SrcVT.bitsLT(VT)) {
5490     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5491     SrcVT = VT;
5492   }
5493   // And if it is bigger, shrink it first.
5494   if (SrcVT.bitsGT(VT)) {
5495     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5496     SrcVT = VT;
5497   }
5498
5499   // At this point the operands and the result should have the same
5500   // type, and that won't be f80 since that is not custom lowered.
5501
5502   // First get the sign bit of second operand.
5503   std::vector<Constant*> CV;
5504   if (SrcVT == MVT::f64) {
5505     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5506     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5507   } else {
5508     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5509     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5510     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5511     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5512   }
5513   Constant *C = ConstantVector::get(CV);
5514   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5515   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5516                                 PseudoSourceValue::getConstantPool(), 0,
5517                                 false, 16);
5518   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5519
5520   // Shift sign bit right or left if the two operands have different types.
5521   if (SrcVT.bitsGT(VT)) {
5522     // Op0 is MVT::f32, Op1 is MVT::f64.
5523     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5524     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5525                           DAG.getConstant(32, MVT::i32));
5526     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5527     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5528                           DAG.getIntPtrConstant(0));
5529   }
5530
5531   // Clear first operand sign bit.
5532   CV.clear();
5533   if (VT == MVT::f64) {
5534     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5535     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5536   } else {
5537     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5538     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5539     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5540     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5541   }
5542   C = ConstantVector::get(CV);
5543   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5544   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5545                                 PseudoSourceValue::getConstantPool(), 0,
5546                                 false, 16);
5547   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5548
5549   // Or the value with the sign bit.
5550   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5551 }
5552
5553 /// Emit nodes that will be selected as "test Op0,Op0", or something
5554 /// equivalent.
5555 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5556                                     SelectionDAG &DAG) {
5557   DebugLoc dl = Op.getDebugLoc();
5558
5559   // CF and OF aren't always set the way we want. Determine which
5560   // of these we need.
5561   bool NeedCF = false;
5562   bool NeedOF = false;
5563   switch (X86CC) {
5564   case X86::COND_A: case X86::COND_AE:
5565   case X86::COND_B: case X86::COND_BE:
5566     NeedCF = true;
5567     break;
5568   case X86::COND_G: case X86::COND_GE:
5569   case X86::COND_L: case X86::COND_LE:
5570   case X86::COND_O: case X86::COND_NO:
5571     NeedOF = true;
5572     break;
5573   default: break;
5574   }
5575
5576   // See if we can use the EFLAGS value from the operand instead of
5577   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5578   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5579   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5580     unsigned Opcode = 0;
5581     unsigned NumOperands = 0;
5582     switch (Op.getNode()->getOpcode()) {
5583     case ISD::ADD:
5584       // Due to an isel shortcoming, be conservative if this add is likely to
5585       // be selected as part of a load-modify-store instruction. When the root
5586       // node in a match is a store, isel doesn't know how to remap non-chain
5587       // non-flag uses of other nodes in the match, such as the ADD in this
5588       // case. This leads to the ADD being left around and reselected, with
5589       // the result being two adds in the output.
5590       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5591            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5592         if (UI->getOpcode() == ISD::STORE)
5593           goto default_case;
5594       if (ConstantSDNode *C =
5595             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5596         // An add of one will be selected as an INC.
5597         if (C->getAPIntValue() == 1) {
5598           Opcode = X86ISD::INC;
5599           NumOperands = 1;
5600           break;
5601         }
5602         // An add of negative one (subtract of one) will be selected as a DEC.
5603         if (C->getAPIntValue().isAllOnesValue()) {
5604           Opcode = X86ISD::DEC;
5605           NumOperands = 1;
5606           break;
5607         }
5608       }
5609       // Otherwise use a regular EFLAGS-setting add.
5610       Opcode = X86ISD::ADD;
5611       NumOperands = 2;
5612       break;
5613     case ISD::AND: {
5614       // If the primary and result isn't used, don't bother using X86ISD::AND,
5615       // because a TEST instruction will be better.
5616       bool NonFlagUse = false;
5617       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5618            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5619         if (UI->getOpcode() != ISD::BRCOND &&
5620             UI->getOpcode() != ISD::SELECT &&
5621             UI->getOpcode() != ISD::SETCC) {
5622           NonFlagUse = true;
5623           break;
5624         }
5625       if (!NonFlagUse)
5626         break;
5627     }
5628     // FALL THROUGH
5629     case ISD::SUB:
5630     case ISD::OR:
5631     case ISD::XOR:
5632       // Due to the ISEL shortcoming noted above, be conservative if this op is
5633       // likely to be selected as part of a load-modify-store instruction.
5634       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5635            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5636         if (UI->getOpcode() == ISD::STORE)
5637           goto default_case;
5638       // Otherwise use a regular EFLAGS-setting instruction.
5639       switch (Op.getNode()->getOpcode()) {
5640       case ISD::SUB: Opcode = X86ISD::SUB; break;
5641       case ISD::OR:  Opcode = X86ISD::OR;  break;
5642       case ISD::XOR: Opcode = X86ISD::XOR; break;
5643       case ISD::AND: Opcode = X86ISD::AND; break;
5644       default: llvm_unreachable("unexpected operator!");
5645       }
5646       NumOperands = 2;
5647       break;
5648     case X86ISD::ADD:
5649     case X86ISD::SUB:
5650     case X86ISD::INC:
5651     case X86ISD::DEC:
5652     case X86ISD::OR:
5653     case X86ISD::XOR:
5654     case X86ISD::AND:
5655       return SDValue(Op.getNode(), 1);
5656     default:
5657     default_case:
5658       break;
5659     }
5660     if (Opcode != 0) {
5661       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5662       SmallVector<SDValue, 4> Ops;
5663       for (unsigned i = 0; i != NumOperands; ++i)
5664         Ops.push_back(Op.getOperand(i));
5665       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5666       DAG.ReplaceAllUsesWith(Op, New);
5667       return SDValue(New.getNode(), 1);
5668     }
5669   }
5670
5671   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5672   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5673                      DAG.getConstant(0, Op.getValueType()));
5674 }
5675
5676 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5677 /// equivalent.
5678 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5679                                    SelectionDAG &DAG) {
5680   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5681     if (C->getAPIntValue() == 0)
5682       return EmitTest(Op0, X86CC, DAG);
5683
5684   DebugLoc dl = Op0.getDebugLoc();
5685   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5686 }
5687
5688 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5689   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5690   SDValue Op0 = Op.getOperand(0);
5691   SDValue Op1 = Op.getOperand(1);
5692   DebugLoc dl = Op.getDebugLoc();
5693   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5694
5695   // Lower (X & (1 << N)) == 0 to BT(X, N).
5696   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5697   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5698   if (Op0.getOpcode() == ISD::AND &&
5699       Op0.hasOneUse() &&
5700       Op1.getOpcode() == ISD::Constant &&
5701       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5702       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5703     SDValue LHS, RHS;
5704     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5705       if (ConstantSDNode *Op010C =
5706             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5707         if (Op010C->getZExtValue() == 1) {
5708           LHS = Op0.getOperand(0);
5709           RHS = Op0.getOperand(1).getOperand(1);
5710         }
5711     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5712       if (ConstantSDNode *Op000C =
5713             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5714         if (Op000C->getZExtValue() == 1) {
5715           LHS = Op0.getOperand(1);
5716           RHS = Op0.getOperand(0).getOperand(1);
5717         }
5718     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5719       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5720       SDValue AndLHS = Op0.getOperand(0);
5721       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5722         LHS = AndLHS.getOperand(0);
5723         RHS = AndLHS.getOperand(1);
5724       }
5725     }
5726
5727     if (LHS.getNode()) {
5728       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5729       // instruction.  Since the shift amount is in-range-or-undefined, we know
5730       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5731       // the encoding for the i16 version is larger than the i32 version.
5732       if (LHS.getValueType() == MVT::i8)
5733         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5734
5735       // If the operand types disagree, extend the shift amount to match.  Since
5736       // BT ignores high bits (like shifts) we can use anyextend.
5737       if (LHS.getValueType() != RHS.getValueType())
5738         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5739
5740       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5741       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5742       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5743                          DAG.getConstant(Cond, MVT::i8), BT);
5744     }
5745   }
5746
5747   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5748   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5749   if (X86CC == X86::COND_INVALID)
5750     return SDValue();
5751
5752   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5753
5754   // Use sbb x, x to materialize carry bit into a GPR.
5755   // FIXME: Temporarily disabled since it breaks self-hosting. It's apparently
5756   // miscompiling ARMISelDAGToDAG.cpp.
5757   if (0 && !isFP && X86CC == X86::COND_B) {
5758     return DAG.getNode(ISD::AND, dl, MVT::i8,
5759                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5760                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5761                        DAG.getConstant(1, MVT::i8));
5762   }
5763
5764   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5765                      DAG.getConstant(X86CC, MVT::i8), Cond);
5766 }
5767
5768 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5769   SDValue Cond;
5770   SDValue Op0 = Op.getOperand(0);
5771   SDValue Op1 = Op.getOperand(1);
5772   SDValue CC = Op.getOperand(2);
5773   EVT VT = Op.getValueType();
5774   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5775   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5776   DebugLoc dl = Op.getDebugLoc();
5777
5778   if (isFP) {
5779     unsigned SSECC = 8;
5780     EVT VT0 = Op0.getValueType();
5781     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5782     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5783     bool Swap = false;
5784
5785     switch (SetCCOpcode) {
5786     default: break;
5787     case ISD::SETOEQ:
5788     case ISD::SETEQ:  SSECC = 0; break;
5789     case ISD::SETOGT:
5790     case ISD::SETGT: Swap = true; // Fallthrough
5791     case ISD::SETLT:
5792     case ISD::SETOLT: SSECC = 1; break;
5793     case ISD::SETOGE:
5794     case ISD::SETGE: Swap = true; // Fallthrough
5795     case ISD::SETLE:
5796     case ISD::SETOLE: SSECC = 2; break;
5797     case ISD::SETUO:  SSECC = 3; break;
5798     case ISD::SETUNE:
5799     case ISD::SETNE:  SSECC = 4; break;
5800     case ISD::SETULE: Swap = true;
5801     case ISD::SETUGE: SSECC = 5; break;
5802     case ISD::SETULT: Swap = true;
5803     case ISD::SETUGT: SSECC = 6; break;
5804     case ISD::SETO:   SSECC = 7; break;
5805     }
5806     if (Swap)
5807       std::swap(Op0, Op1);
5808
5809     // In the two special cases we can't handle, emit two comparisons.
5810     if (SSECC == 8) {
5811       if (SetCCOpcode == ISD::SETUEQ) {
5812         SDValue UNORD, EQ;
5813         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5814         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5815         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5816       }
5817       else if (SetCCOpcode == ISD::SETONE) {
5818         SDValue ORD, NEQ;
5819         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5820         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5821         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5822       }
5823       llvm_unreachable("Illegal FP comparison");
5824     }
5825     // Handle all other FP comparisons here.
5826     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5827   }
5828
5829   // We are handling one of the integer comparisons here.  Since SSE only has
5830   // GT and EQ comparisons for integer, swapping operands and multiple
5831   // operations may be required for some comparisons.
5832   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5833   bool Swap = false, Invert = false, FlipSigns = false;
5834
5835   switch (VT.getSimpleVT().SimpleTy) {
5836   default: break;
5837   case MVT::v8i8:
5838   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5839   case MVT::v4i16:
5840   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5841   case MVT::v2i32:
5842   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5843   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5844   }
5845
5846   switch (SetCCOpcode) {
5847   default: break;
5848   case ISD::SETNE:  Invert = true;
5849   case ISD::SETEQ:  Opc = EQOpc; break;
5850   case ISD::SETLT:  Swap = true;
5851   case ISD::SETGT:  Opc = GTOpc; break;
5852   case ISD::SETGE:  Swap = true;
5853   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5854   case ISD::SETULT: Swap = true;
5855   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5856   case ISD::SETUGE: Swap = true;
5857   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5858   }
5859   if (Swap)
5860     std::swap(Op0, Op1);
5861
5862   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5863   // bits of the inputs before performing those operations.
5864   if (FlipSigns) {
5865     EVT EltVT = VT.getVectorElementType();
5866     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5867                                       EltVT);
5868     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5869     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5870                                     SignBits.size());
5871     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5872     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5873   }
5874
5875   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5876
5877   // If the logical-not of the result is required, perform that now.
5878   if (Invert)
5879     Result = DAG.getNOT(dl, Result, VT);
5880
5881   return Result;
5882 }
5883
5884 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5885 static bool isX86LogicalCmp(SDValue Op) {
5886   unsigned Opc = Op.getNode()->getOpcode();
5887   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5888     return true;
5889   if (Op.getResNo() == 1 &&
5890       (Opc == X86ISD::ADD ||
5891        Opc == X86ISD::SUB ||
5892        Opc == X86ISD::SMUL ||
5893        Opc == X86ISD::UMUL ||
5894        Opc == X86ISD::INC ||
5895        Opc == X86ISD::DEC ||
5896        Opc == X86ISD::OR ||
5897        Opc == X86ISD::XOR ||
5898        Opc == X86ISD::AND))
5899     return true;
5900
5901   return false;
5902 }
5903
5904 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5905   bool addTest = true;
5906   SDValue Cond  = Op.getOperand(0);
5907   DebugLoc dl = Op.getDebugLoc();
5908   SDValue CC;
5909
5910   if (Cond.getOpcode() == ISD::SETCC) {
5911     SDValue NewCond = LowerSETCC(Cond, DAG);
5912     if (NewCond.getNode())
5913       Cond = NewCond;
5914   }
5915
5916   // Look pass (and (setcc_carry (cmp ...)), 1).
5917   if (Cond.getOpcode() == ISD::AND &&
5918       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
5919     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
5920     if (C && C->getAPIntValue() == 1)
5921       Cond = Cond.getOperand(0);
5922   }
5923
5924   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5925   // setting operand in place of the X86ISD::SETCC.
5926   if (Cond.getOpcode() == X86ISD::SETCC ||
5927       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
5928     CC = Cond.getOperand(0);
5929
5930     SDValue Cmp = Cond.getOperand(1);
5931     unsigned Opc = Cmp.getOpcode();
5932     EVT VT = Op.getValueType();
5933
5934     bool IllegalFPCMov = false;
5935     if (VT.isFloatingPoint() && !VT.isVector() &&
5936         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5937       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5938
5939     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5940         Opc == X86ISD::BT) { // FIXME
5941       Cond = Cmp;
5942       addTest = false;
5943     }
5944   }
5945
5946   if (addTest) {
5947     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5948     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5949   }
5950
5951   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5952   SmallVector<SDValue, 4> Ops;
5953   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5954   // condition is true.
5955   Ops.push_back(Op.getOperand(2));
5956   Ops.push_back(Op.getOperand(1));
5957   Ops.push_back(CC);
5958   Ops.push_back(Cond);
5959   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5960 }
5961
5962 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5963 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5964 // from the AND / OR.
5965 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5966   Opc = Op.getOpcode();
5967   if (Opc != ISD::OR && Opc != ISD::AND)
5968     return false;
5969   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5970           Op.getOperand(0).hasOneUse() &&
5971           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5972           Op.getOperand(1).hasOneUse());
5973 }
5974
5975 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5976 // 1 and that the SETCC node has a single use.
5977 static bool isXor1OfSetCC(SDValue Op) {
5978   if (Op.getOpcode() != ISD::XOR)
5979     return false;
5980   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5981   if (N1C && N1C->getAPIntValue() == 1) {
5982     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5983       Op.getOperand(0).hasOneUse();
5984   }
5985   return false;
5986 }
5987
5988 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5989   bool addTest = true;
5990   SDValue Chain = Op.getOperand(0);
5991   SDValue Cond  = Op.getOperand(1);
5992   SDValue Dest  = Op.getOperand(2);
5993   DebugLoc dl = Op.getDebugLoc();
5994   SDValue CC;
5995
5996   if (Cond.getOpcode() == ISD::SETCC) {
5997     SDValue NewCond = LowerSETCC(Cond, DAG);
5998     if (NewCond.getNode())
5999       Cond = NewCond;
6000   }
6001 #if 0
6002   // FIXME: LowerXALUO doesn't handle these!!
6003   else if (Cond.getOpcode() == X86ISD::ADD  ||
6004            Cond.getOpcode() == X86ISD::SUB  ||
6005            Cond.getOpcode() == X86ISD::SMUL ||
6006            Cond.getOpcode() == X86ISD::UMUL)
6007     Cond = LowerXALUO(Cond, DAG);
6008 #endif
6009
6010   // Look pass (and (setcc_carry (cmp ...)), 1).
6011   if (Cond.getOpcode() == ISD::AND &&
6012       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6013     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6014     if (C && C->getAPIntValue() == 1)
6015       Cond = Cond.getOperand(0);
6016   }
6017
6018   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6019   // setting operand in place of the X86ISD::SETCC.
6020   if (Cond.getOpcode() == X86ISD::SETCC ||
6021       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6022     CC = Cond.getOperand(0);
6023
6024     SDValue Cmp = Cond.getOperand(1);
6025     unsigned Opc = Cmp.getOpcode();
6026     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6027     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6028       Cond = Cmp;
6029       addTest = false;
6030     } else {
6031       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6032       default: break;
6033       case X86::COND_O:
6034       case X86::COND_B:
6035         // These can only come from an arithmetic instruction with overflow,
6036         // e.g. SADDO, UADDO.
6037         Cond = Cond.getNode()->getOperand(1);
6038         addTest = false;
6039         break;
6040       }
6041     }
6042   } else {
6043     unsigned CondOpc;
6044     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6045       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6046       if (CondOpc == ISD::OR) {
6047         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6048         // two branches instead of an explicit OR instruction with a
6049         // separate test.
6050         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6051             isX86LogicalCmp(Cmp)) {
6052           CC = Cond.getOperand(0).getOperand(0);
6053           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6054                               Chain, Dest, CC, Cmp);
6055           CC = Cond.getOperand(1).getOperand(0);
6056           Cond = Cmp;
6057           addTest = false;
6058         }
6059       } else { // ISD::AND
6060         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6061         // two branches instead of an explicit AND instruction with a
6062         // separate test. However, we only do this if this block doesn't
6063         // have a fall-through edge, because this requires an explicit
6064         // jmp when the condition is false.
6065         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6066             isX86LogicalCmp(Cmp) &&
6067             Op.getNode()->hasOneUse()) {
6068           X86::CondCode CCode =
6069             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6070           CCode = X86::GetOppositeBranchCondition(CCode);
6071           CC = DAG.getConstant(CCode, MVT::i8);
6072           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6073           // Look for an unconditional branch following this conditional branch.
6074           // We need this because we need to reverse the successors in order
6075           // to implement FCMP_OEQ.
6076           if (User.getOpcode() == ISD::BR) {
6077             SDValue FalseBB = User.getOperand(1);
6078             SDValue NewBR =
6079               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6080             assert(NewBR == User);
6081             Dest = FalseBB;
6082
6083             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6084                                 Chain, Dest, CC, Cmp);
6085             X86::CondCode CCode =
6086               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6087             CCode = X86::GetOppositeBranchCondition(CCode);
6088             CC = DAG.getConstant(CCode, MVT::i8);
6089             Cond = Cmp;
6090             addTest = false;
6091           }
6092         }
6093       }
6094     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6095       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6096       // It should be transformed during dag combiner except when the condition
6097       // is set by a arithmetics with overflow node.
6098       X86::CondCode CCode =
6099         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6100       CCode = X86::GetOppositeBranchCondition(CCode);
6101       CC = DAG.getConstant(CCode, MVT::i8);
6102       Cond = Cond.getOperand(0).getOperand(1);
6103       addTest = false;
6104     }
6105   }
6106
6107   if (addTest) {
6108     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6109     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6110   }
6111   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6112                      Chain, Dest, CC, Cond);
6113 }
6114
6115
6116 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6117 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6118 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6119 // that the guard pages used by the OS virtual memory manager are allocated in
6120 // correct sequence.
6121 SDValue
6122 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6123                                            SelectionDAG &DAG) {
6124   assert(Subtarget->isTargetCygMing() &&
6125          "This should be used only on Cygwin/Mingw targets");
6126   DebugLoc dl = Op.getDebugLoc();
6127
6128   // Get the inputs.
6129   SDValue Chain = Op.getOperand(0);
6130   SDValue Size  = Op.getOperand(1);
6131   // FIXME: Ensure alignment here
6132
6133   SDValue Flag;
6134
6135   EVT IntPtr = getPointerTy();
6136   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6137
6138   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6139
6140   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6141   Flag = Chain.getValue(1);
6142
6143   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6144   SDValue Ops[] = { Chain,
6145                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6146                       DAG.getRegister(X86::EAX, IntPtr),
6147                       DAG.getRegister(X86StackPtr, SPTy),
6148                       Flag };
6149   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6150   Flag = Chain.getValue(1);
6151
6152   Chain = DAG.getCALLSEQ_END(Chain,
6153                              DAG.getIntPtrConstant(0, true),
6154                              DAG.getIntPtrConstant(0, true),
6155                              Flag);
6156
6157   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6158
6159   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6160   return DAG.getMergeValues(Ops1, 2, dl);
6161 }
6162
6163 SDValue
6164 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6165                                            SDValue Chain,
6166                                            SDValue Dst, SDValue Src,
6167                                            SDValue Size, unsigned Align,
6168                                            const Value *DstSV,
6169                                            uint64_t DstSVOff) {
6170   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6171
6172   // If not DWORD aligned or size is more than the threshold, call the library.
6173   // The libc version is likely to be faster for these cases. It can use the
6174   // address value and run time information about the CPU.
6175   if ((Align & 3) != 0 ||
6176       !ConstantSize ||
6177       ConstantSize->getZExtValue() >
6178         getSubtarget()->getMaxInlineSizeThreshold()) {
6179     SDValue InFlag(0, 0);
6180
6181     // Check to see if there is a specialized entry-point for memory zeroing.
6182     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6183
6184     if (const char *bzeroEntry =  V &&
6185         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6186       EVT IntPtr = getPointerTy();
6187       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6188       TargetLowering::ArgListTy Args;
6189       TargetLowering::ArgListEntry Entry;
6190       Entry.Node = Dst;
6191       Entry.Ty = IntPtrTy;
6192       Args.push_back(Entry);
6193       Entry.Node = Size;
6194       Args.push_back(Entry);
6195       std::pair<SDValue,SDValue> CallResult =
6196         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6197                     false, false, false, false,
6198                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6199                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6200       return CallResult.second;
6201     }
6202
6203     // Otherwise have the target-independent code call memset.
6204     return SDValue();
6205   }
6206
6207   uint64_t SizeVal = ConstantSize->getZExtValue();
6208   SDValue InFlag(0, 0);
6209   EVT AVT;
6210   SDValue Count;
6211   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6212   unsigned BytesLeft = 0;
6213   bool TwoRepStos = false;
6214   if (ValC) {
6215     unsigned ValReg;
6216     uint64_t Val = ValC->getZExtValue() & 255;
6217
6218     // If the value is a constant, then we can potentially use larger sets.
6219     switch (Align & 3) {
6220     case 2:   // WORD aligned
6221       AVT = MVT::i16;
6222       ValReg = X86::AX;
6223       Val = (Val << 8) | Val;
6224       break;
6225     case 0:  // DWORD aligned
6226       AVT = MVT::i32;
6227       ValReg = X86::EAX;
6228       Val = (Val << 8)  | Val;
6229       Val = (Val << 16) | Val;
6230       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6231         AVT = MVT::i64;
6232         ValReg = X86::RAX;
6233         Val = (Val << 32) | Val;
6234       }
6235       break;
6236     default:  // Byte aligned
6237       AVT = MVT::i8;
6238       ValReg = X86::AL;
6239       Count = DAG.getIntPtrConstant(SizeVal);
6240       break;
6241     }
6242
6243     if (AVT.bitsGT(MVT::i8)) {
6244       unsigned UBytes = AVT.getSizeInBits() / 8;
6245       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6246       BytesLeft = SizeVal % UBytes;
6247     }
6248
6249     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6250                               InFlag);
6251     InFlag = Chain.getValue(1);
6252   } else {
6253     AVT = MVT::i8;
6254     Count  = DAG.getIntPtrConstant(SizeVal);
6255     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6256     InFlag = Chain.getValue(1);
6257   }
6258
6259   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6260                                                               X86::ECX,
6261                             Count, InFlag);
6262   InFlag = Chain.getValue(1);
6263   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6264                                                               X86::EDI,
6265                             Dst, InFlag);
6266   InFlag = Chain.getValue(1);
6267
6268   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6269   SmallVector<SDValue, 8> Ops;
6270   Ops.push_back(Chain);
6271   Ops.push_back(DAG.getValueType(AVT));
6272   Ops.push_back(InFlag);
6273   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6274
6275   if (TwoRepStos) {
6276     InFlag = Chain.getValue(1);
6277     Count  = Size;
6278     EVT CVT = Count.getValueType();
6279     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6280                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6281     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6282                                                              X86::ECX,
6283                               Left, InFlag);
6284     InFlag = Chain.getValue(1);
6285     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6286     Ops.clear();
6287     Ops.push_back(Chain);
6288     Ops.push_back(DAG.getValueType(MVT::i8));
6289     Ops.push_back(InFlag);
6290     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6291   } else if (BytesLeft) {
6292     // Handle the last 1 - 7 bytes.
6293     unsigned Offset = SizeVal - BytesLeft;
6294     EVT AddrVT = Dst.getValueType();
6295     EVT SizeVT = Size.getValueType();
6296
6297     Chain = DAG.getMemset(Chain, dl,
6298                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6299                                       DAG.getConstant(Offset, AddrVT)),
6300                           Src,
6301                           DAG.getConstant(BytesLeft, SizeVT),
6302                           Align, DstSV, DstSVOff + Offset);
6303   }
6304
6305   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6306   return Chain;
6307 }
6308
6309 SDValue
6310 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6311                                       SDValue Chain, SDValue Dst, SDValue Src,
6312                                       SDValue Size, unsigned Align,
6313                                       bool AlwaysInline,
6314                                       const Value *DstSV, uint64_t DstSVOff,
6315                                       const Value *SrcSV, uint64_t SrcSVOff) {
6316   // This requires the copy size to be a constant, preferrably
6317   // within a subtarget-specific limit.
6318   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6319   if (!ConstantSize)
6320     return SDValue();
6321   uint64_t SizeVal = ConstantSize->getZExtValue();
6322   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6323     return SDValue();
6324
6325   /// If not DWORD aligned, call the library.
6326   if ((Align & 3) != 0)
6327     return SDValue();
6328
6329   // DWORD aligned
6330   EVT AVT = MVT::i32;
6331   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6332     AVT = MVT::i64;
6333
6334   unsigned UBytes = AVT.getSizeInBits() / 8;
6335   unsigned CountVal = SizeVal / UBytes;
6336   SDValue Count = DAG.getIntPtrConstant(CountVal);
6337   unsigned BytesLeft = SizeVal % UBytes;
6338
6339   SDValue InFlag(0, 0);
6340   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6341                                                               X86::ECX,
6342                             Count, InFlag);
6343   InFlag = Chain.getValue(1);
6344   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6345                                                              X86::EDI,
6346                             Dst, InFlag);
6347   InFlag = Chain.getValue(1);
6348   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6349                                                               X86::ESI,
6350                             Src, InFlag);
6351   InFlag = Chain.getValue(1);
6352
6353   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6354   SmallVector<SDValue, 8> Ops;
6355   Ops.push_back(Chain);
6356   Ops.push_back(DAG.getValueType(AVT));
6357   Ops.push_back(InFlag);
6358   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6359
6360   SmallVector<SDValue, 4> Results;
6361   Results.push_back(RepMovs);
6362   if (BytesLeft) {
6363     // Handle the last 1 - 7 bytes.
6364     unsigned Offset = SizeVal - BytesLeft;
6365     EVT DstVT = Dst.getValueType();
6366     EVT SrcVT = Src.getValueType();
6367     EVT SizeVT = Size.getValueType();
6368     Results.push_back(DAG.getMemcpy(Chain, dl,
6369                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6370                                                 DAG.getConstant(Offset, DstVT)),
6371                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6372                                                 DAG.getConstant(Offset, SrcVT)),
6373                                     DAG.getConstant(BytesLeft, SizeVT),
6374                                     Align, AlwaysInline,
6375                                     DstSV, DstSVOff + Offset,
6376                                     SrcSV, SrcSVOff + Offset));
6377   }
6378
6379   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6380                      &Results[0], Results.size());
6381 }
6382
6383 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6384   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6385   DebugLoc dl = Op.getDebugLoc();
6386
6387   if (!Subtarget->is64Bit()) {
6388     // vastart just stores the address of the VarArgsFrameIndex slot into the
6389     // memory location argument.
6390     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6391     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6392   }
6393
6394   // __va_list_tag:
6395   //   gp_offset         (0 - 6 * 8)
6396   //   fp_offset         (48 - 48 + 8 * 16)
6397   //   overflow_arg_area (point to parameters coming in memory).
6398   //   reg_save_area
6399   SmallVector<SDValue, 8> MemOps;
6400   SDValue FIN = Op.getOperand(1);
6401   // Store gp_offset
6402   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6403                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6404                                  FIN, SV, 0);
6405   MemOps.push_back(Store);
6406
6407   // Store fp_offset
6408   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6409                     FIN, DAG.getIntPtrConstant(4));
6410   Store = DAG.getStore(Op.getOperand(0), dl,
6411                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6412                        FIN, SV, 0);
6413   MemOps.push_back(Store);
6414
6415   // Store ptr to overflow_arg_area
6416   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6417                     FIN, DAG.getIntPtrConstant(4));
6418   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6419   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6420   MemOps.push_back(Store);
6421
6422   // Store ptr to reg_save_area.
6423   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6424                     FIN, DAG.getIntPtrConstant(8));
6425   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6426   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6427   MemOps.push_back(Store);
6428   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6429                      &MemOps[0], MemOps.size());
6430 }
6431
6432 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6433   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6434   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6435   SDValue Chain = Op.getOperand(0);
6436   SDValue SrcPtr = Op.getOperand(1);
6437   SDValue SrcSV = Op.getOperand(2);
6438
6439   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6440   return SDValue();
6441 }
6442
6443 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6444   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6445   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6446   SDValue Chain = Op.getOperand(0);
6447   SDValue DstPtr = Op.getOperand(1);
6448   SDValue SrcPtr = Op.getOperand(2);
6449   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6450   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6451   DebugLoc dl = Op.getDebugLoc();
6452
6453   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6454                        DAG.getIntPtrConstant(24), 8, false,
6455                        DstSV, 0, SrcSV, 0);
6456 }
6457
6458 SDValue
6459 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6460   DebugLoc dl = Op.getDebugLoc();
6461   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6462   switch (IntNo) {
6463   default: return SDValue();    // Don't custom lower most intrinsics.
6464   // Comparison intrinsics.
6465   case Intrinsic::x86_sse_comieq_ss:
6466   case Intrinsic::x86_sse_comilt_ss:
6467   case Intrinsic::x86_sse_comile_ss:
6468   case Intrinsic::x86_sse_comigt_ss:
6469   case Intrinsic::x86_sse_comige_ss:
6470   case Intrinsic::x86_sse_comineq_ss:
6471   case Intrinsic::x86_sse_ucomieq_ss:
6472   case Intrinsic::x86_sse_ucomilt_ss:
6473   case Intrinsic::x86_sse_ucomile_ss:
6474   case Intrinsic::x86_sse_ucomigt_ss:
6475   case Intrinsic::x86_sse_ucomige_ss:
6476   case Intrinsic::x86_sse_ucomineq_ss:
6477   case Intrinsic::x86_sse2_comieq_sd:
6478   case Intrinsic::x86_sse2_comilt_sd:
6479   case Intrinsic::x86_sse2_comile_sd:
6480   case Intrinsic::x86_sse2_comigt_sd:
6481   case Intrinsic::x86_sse2_comige_sd:
6482   case Intrinsic::x86_sse2_comineq_sd:
6483   case Intrinsic::x86_sse2_ucomieq_sd:
6484   case Intrinsic::x86_sse2_ucomilt_sd:
6485   case Intrinsic::x86_sse2_ucomile_sd:
6486   case Intrinsic::x86_sse2_ucomigt_sd:
6487   case Intrinsic::x86_sse2_ucomige_sd:
6488   case Intrinsic::x86_sse2_ucomineq_sd: {
6489     unsigned Opc = 0;
6490     ISD::CondCode CC = ISD::SETCC_INVALID;
6491     switch (IntNo) {
6492     default: break;
6493     case Intrinsic::x86_sse_comieq_ss:
6494     case Intrinsic::x86_sse2_comieq_sd:
6495       Opc = X86ISD::COMI;
6496       CC = ISD::SETEQ;
6497       break;
6498     case Intrinsic::x86_sse_comilt_ss:
6499     case Intrinsic::x86_sse2_comilt_sd:
6500       Opc = X86ISD::COMI;
6501       CC = ISD::SETLT;
6502       break;
6503     case Intrinsic::x86_sse_comile_ss:
6504     case Intrinsic::x86_sse2_comile_sd:
6505       Opc = X86ISD::COMI;
6506       CC = ISD::SETLE;
6507       break;
6508     case Intrinsic::x86_sse_comigt_ss:
6509     case Intrinsic::x86_sse2_comigt_sd:
6510       Opc = X86ISD::COMI;
6511       CC = ISD::SETGT;
6512       break;
6513     case Intrinsic::x86_sse_comige_ss:
6514     case Intrinsic::x86_sse2_comige_sd:
6515       Opc = X86ISD::COMI;
6516       CC = ISD::SETGE;
6517       break;
6518     case Intrinsic::x86_sse_comineq_ss:
6519     case Intrinsic::x86_sse2_comineq_sd:
6520       Opc = X86ISD::COMI;
6521       CC = ISD::SETNE;
6522       break;
6523     case Intrinsic::x86_sse_ucomieq_ss:
6524     case Intrinsic::x86_sse2_ucomieq_sd:
6525       Opc = X86ISD::UCOMI;
6526       CC = ISD::SETEQ;
6527       break;
6528     case Intrinsic::x86_sse_ucomilt_ss:
6529     case Intrinsic::x86_sse2_ucomilt_sd:
6530       Opc = X86ISD::UCOMI;
6531       CC = ISD::SETLT;
6532       break;
6533     case Intrinsic::x86_sse_ucomile_ss:
6534     case Intrinsic::x86_sse2_ucomile_sd:
6535       Opc = X86ISD::UCOMI;
6536       CC = ISD::SETLE;
6537       break;
6538     case Intrinsic::x86_sse_ucomigt_ss:
6539     case Intrinsic::x86_sse2_ucomigt_sd:
6540       Opc = X86ISD::UCOMI;
6541       CC = ISD::SETGT;
6542       break;
6543     case Intrinsic::x86_sse_ucomige_ss:
6544     case Intrinsic::x86_sse2_ucomige_sd:
6545       Opc = X86ISD::UCOMI;
6546       CC = ISD::SETGE;
6547       break;
6548     case Intrinsic::x86_sse_ucomineq_ss:
6549     case Intrinsic::x86_sse2_ucomineq_sd:
6550       Opc = X86ISD::UCOMI;
6551       CC = ISD::SETNE;
6552       break;
6553     }
6554
6555     SDValue LHS = Op.getOperand(1);
6556     SDValue RHS = Op.getOperand(2);
6557     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6558     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6559     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6560     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6561                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6562     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6563   }
6564   // ptest intrinsics. The intrinsic these come from are designed to return
6565   // an integer value, not just an instruction so lower it to the ptest
6566   // pattern and a setcc for the result.
6567   case Intrinsic::x86_sse41_ptestz:
6568   case Intrinsic::x86_sse41_ptestc:
6569   case Intrinsic::x86_sse41_ptestnzc:{
6570     unsigned X86CC = 0;
6571     switch (IntNo) {
6572     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6573     case Intrinsic::x86_sse41_ptestz:
6574       // ZF = 1
6575       X86CC = X86::COND_E;
6576       break;
6577     case Intrinsic::x86_sse41_ptestc:
6578       // CF = 1
6579       X86CC = X86::COND_B;
6580       break;
6581     case Intrinsic::x86_sse41_ptestnzc:
6582       // ZF and CF = 0
6583       X86CC = X86::COND_A;
6584       break;
6585     }
6586
6587     SDValue LHS = Op.getOperand(1);
6588     SDValue RHS = Op.getOperand(2);
6589     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6590     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6591     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6592     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6593   }
6594
6595   // Fix vector shift instructions where the last operand is a non-immediate
6596   // i32 value.
6597   case Intrinsic::x86_sse2_pslli_w:
6598   case Intrinsic::x86_sse2_pslli_d:
6599   case Intrinsic::x86_sse2_pslli_q:
6600   case Intrinsic::x86_sse2_psrli_w:
6601   case Intrinsic::x86_sse2_psrli_d:
6602   case Intrinsic::x86_sse2_psrli_q:
6603   case Intrinsic::x86_sse2_psrai_w:
6604   case Intrinsic::x86_sse2_psrai_d:
6605   case Intrinsic::x86_mmx_pslli_w:
6606   case Intrinsic::x86_mmx_pslli_d:
6607   case Intrinsic::x86_mmx_pslli_q:
6608   case Intrinsic::x86_mmx_psrli_w:
6609   case Intrinsic::x86_mmx_psrli_d:
6610   case Intrinsic::x86_mmx_psrli_q:
6611   case Intrinsic::x86_mmx_psrai_w:
6612   case Intrinsic::x86_mmx_psrai_d: {
6613     SDValue ShAmt = Op.getOperand(2);
6614     if (isa<ConstantSDNode>(ShAmt))
6615       return SDValue();
6616
6617     unsigned NewIntNo = 0;
6618     EVT ShAmtVT = MVT::v4i32;
6619     switch (IntNo) {
6620     case Intrinsic::x86_sse2_pslli_w:
6621       NewIntNo = Intrinsic::x86_sse2_psll_w;
6622       break;
6623     case Intrinsic::x86_sse2_pslli_d:
6624       NewIntNo = Intrinsic::x86_sse2_psll_d;
6625       break;
6626     case Intrinsic::x86_sse2_pslli_q:
6627       NewIntNo = Intrinsic::x86_sse2_psll_q;
6628       break;
6629     case Intrinsic::x86_sse2_psrli_w:
6630       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6631       break;
6632     case Intrinsic::x86_sse2_psrli_d:
6633       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6634       break;
6635     case Intrinsic::x86_sse2_psrli_q:
6636       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6637       break;
6638     case Intrinsic::x86_sse2_psrai_w:
6639       NewIntNo = Intrinsic::x86_sse2_psra_w;
6640       break;
6641     case Intrinsic::x86_sse2_psrai_d:
6642       NewIntNo = Intrinsic::x86_sse2_psra_d;
6643       break;
6644     default: {
6645       ShAmtVT = MVT::v2i32;
6646       switch (IntNo) {
6647       case Intrinsic::x86_mmx_pslli_w:
6648         NewIntNo = Intrinsic::x86_mmx_psll_w;
6649         break;
6650       case Intrinsic::x86_mmx_pslli_d:
6651         NewIntNo = Intrinsic::x86_mmx_psll_d;
6652         break;
6653       case Intrinsic::x86_mmx_pslli_q:
6654         NewIntNo = Intrinsic::x86_mmx_psll_q;
6655         break;
6656       case Intrinsic::x86_mmx_psrli_w:
6657         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6658         break;
6659       case Intrinsic::x86_mmx_psrli_d:
6660         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6661         break;
6662       case Intrinsic::x86_mmx_psrli_q:
6663         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6664         break;
6665       case Intrinsic::x86_mmx_psrai_w:
6666         NewIntNo = Intrinsic::x86_mmx_psra_w;
6667         break;
6668       case Intrinsic::x86_mmx_psrai_d:
6669         NewIntNo = Intrinsic::x86_mmx_psra_d;
6670         break;
6671       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6672       }
6673       break;
6674     }
6675     }
6676
6677     // The vector shift intrinsics with scalars uses 32b shift amounts but
6678     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6679     // to be zero.
6680     SDValue ShOps[4];
6681     ShOps[0] = ShAmt;
6682     ShOps[1] = DAG.getConstant(0, MVT::i32);
6683     if (ShAmtVT == MVT::v4i32) {
6684       ShOps[2] = DAG.getUNDEF(MVT::i32);
6685       ShOps[3] = DAG.getUNDEF(MVT::i32);
6686       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6687     } else {
6688       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6689     }
6690
6691     EVT VT = Op.getValueType();
6692     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6693     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6694                        DAG.getConstant(NewIntNo, MVT::i32),
6695                        Op.getOperand(1), ShAmt);
6696   }
6697   }
6698 }
6699
6700 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6701   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6702   DebugLoc dl = Op.getDebugLoc();
6703
6704   if (Depth > 0) {
6705     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6706     SDValue Offset =
6707       DAG.getConstant(TD->getPointerSize(),
6708                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6709     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6710                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6711                                    FrameAddr, Offset),
6712                        NULL, 0);
6713   }
6714
6715   // Just load the return address.
6716   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6717   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6718                      RetAddrFI, NULL, 0);
6719 }
6720
6721 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6722   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6723   MFI->setFrameAddressIsTaken(true);
6724   EVT VT = Op.getValueType();
6725   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6726   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6727   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6728   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6729   while (Depth--)
6730     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6731   return FrameAddr;
6732 }
6733
6734 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6735                                                      SelectionDAG &DAG) {
6736   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6737 }
6738
6739 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6740 {
6741   MachineFunction &MF = DAG.getMachineFunction();
6742   SDValue Chain     = Op.getOperand(0);
6743   SDValue Offset    = Op.getOperand(1);
6744   SDValue Handler   = Op.getOperand(2);
6745   DebugLoc dl       = Op.getDebugLoc();
6746
6747   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6748                                   getPointerTy());
6749   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6750
6751   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6752                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6753   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6754   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6755   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6756   MF.getRegInfo().addLiveOut(StoreAddrReg);
6757
6758   return DAG.getNode(X86ISD::EH_RETURN, dl,
6759                      MVT::Other,
6760                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6761 }
6762
6763 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6764                                              SelectionDAG &DAG) {
6765   SDValue Root = Op.getOperand(0);
6766   SDValue Trmp = Op.getOperand(1); // trampoline
6767   SDValue FPtr = Op.getOperand(2); // nested function
6768   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6769   DebugLoc dl  = Op.getDebugLoc();
6770
6771   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6772
6773   const X86InstrInfo *TII =
6774     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6775
6776   if (Subtarget->is64Bit()) {
6777     SDValue OutChains[6];
6778
6779     // Large code-model.
6780
6781     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6782     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6783
6784     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6785     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6786
6787     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6788
6789     // Load the pointer to the nested function into R11.
6790     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6791     SDValue Addr = Trmp;
6792     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6793                                 Addr, TrmpAddr, 0);
6794
6795     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6796                        DAG.getConstant(2, MVT::i64));
6797     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6798
6799     // Load the 'nest' parameter value into R10.
6800     // R10 is specified in X86CallingConv.td
6801     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6802     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6803                        DAG.getConstant(10, MVT::i64));
6804     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6805                                 Addr, TrmpAddr, 10);
6806
6807     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6808                        DAG.getConstant(12, MVT::i64));
6809     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6810
6811     // Jump to the nested function.
6812     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6813     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6814                        DAG.getConstant(20, MVT::i64));
6815     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6816                                 Addr, TrmpAddr, 20);
6817
6818     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6819     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6820                        DAG.getConstant(22, MVT::i64));
6821     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6822                                 TrmpAddr, 22);
6823
6824     SDValue Ops[] =
6825       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6826     return DAG.getMergeValues(Ops, 2, dl);
6827   } else {
6828     const Function *Func =
6829       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6830     CallingConv::ID CC = Func->getCallingConv();
6831     unsigned NestReg;
6832
6833     switch (CC) {
6834     default:
6835       llvm_unreachable("Unsupported calling convention");
6836     case CallingConv::C:
6837     case CallingConv::X86_StdCall: {
6838       // Pass 'nest' parameter in ECX.
6839       // Must be kept in sync with X86CallingConv.td
6840       NestReg = X86::ECX;
6841
6842       // Check that ECX wasn't needed by an 'inreg' parameter.
6843       const FunctionType *FTy = Func->getFunctionType();
6844       const AttrListPtr &Attrs = Func->getAttributes();
6845
6846       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6847         unsigned InRegCount = 0;
6848         unsigned Idx = 1;
6849
6850         for (FunctionType::param_iterator I = FTy->param_begin(),
6851              E = FTy->param_end(); I != E; ++I, ++Idx)
6852           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6853             // FIXME: should only count parameters that are lowered to integers.
6854             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6855
6856         if (InRegCount > 2) {
6857           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6858         }
6859       }
6860       break;
6861     }
6862     case CallingConv::X86_FastCall:
6863     case CallingConv::Fast:
6864       // Pass 'nest' parameter in EAX.
6865       // Must be kept in sync with X86CallingConv.td
6866       NestReg = X86::EAX;
6867       break;
6868     }
6869
6870     SDValue OutChains[4];
6871     SDValue Addr, Disp;
6872
6873     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6874                        DAG.getConstant(10, MVT::i32));
6875     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6876
6877     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6878     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6879     OutChains[0] = DAG.getStore(Root, dl,
6880                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6881                                 Trmp, TrmpAddr, 0);
6882
6883     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6884                        DAG.getConstant(1, MVT::i32));
6885     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6886
6887     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6888     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6889                        DAG.getConstant(5, MVT::i32));
6890     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6891                                 TrmpAddr, 5, false, 1);
6892
6893     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6894                        DAG.getConstant(6, MVT::i32));
6895     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6896
6897     SDValue Ops[] =
6898       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6899     return DAG.getMergeValues(Ops, 2, dl);
6900   }
6901 }
6902
6903 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6904   /*
6905    The rounding mode is in bits 11:10 of FPSR, and has the following
6906    settings:
6907      00 Round to nearest
6908      01 Round to -inf
6909      10 Round to +inf
6910      11 Round to 0
6911
6912   FLT_ROUNDS, on the other hand, expects the following:
6913     -1 Undefined
6914      0 Round to 0
6915      1 Round to nearest
6916      2 Round to +inf
6917      3 Round to -inf
6918
6919   To perform the conversion, we do:
6920     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6921   */
6922
6923   MachineFunction &MF = DAG.getMachineFunction();
6924   const TargetMachine &TM = MF.getTarget();
6925   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6926   unsigned StackAlignment = TFI.getStackAlignment();
6927   EVT VT = Op.getValueType();
6928   DebugLoc dl = Op.getDebugLoc();
6929
6930   // Save FP Control Word to stack slot
6931   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
6932   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6933
6934   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6935                               DAG.getEntryNode(), StackSlot);
6936
6937   // Load FP Control Word from stack slot
6938   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6939
6940   // Transform as necessary
6941   SDValue CWD1 =
6942     DAG.getNode(ISD::SRL, dl, MVT::i16,
6943                 DAG.getNode(ISD::AND, dl, MVT::i16,
6944                             CWD, DAG.getConstant(0x800, MVT::i16)),
6945                 DAG.getConstant(11, MVT::i8));
6946   SDValue CWD2 =
6947     DAG.getNode(ISD::SRL, dl, MVT::i16,
6948                 DAG.getNode(ISD::AND, dl, MVT::i16,
6949                             CWD, DAG.getConstant(0x400, MVT::i16)),
6950                 DAG.getConstant(9, MVT::i8));
6951
6952   SDValue RetVal =
6953     DAG.getNode(ISD::AND, dl, MVT::i16,
6954                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6955                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6956                             DAG.getConstant(1, MVT::i16)),
6957                 DAG.getConstant(3, MVT::i16));
6958
6959
6960   return DAG.getNode((VT.getSizeInBits() < 16 ?
6961                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6962 }
6963
6964 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6965   EVT VT = Op.getValueType();
6966   EVT OpVT = VT;
6967   unsigned NumBits = VT.getSizeInBits();
6968   DebugLoc dl = Op.getDebugLoc();
6969
6970   Op = Op.getOperand(0);
6971   if (VT == MVT::i8) {
6972     // Zero extend to i32 since there is not an i8 bsr.
6973     OpVT = MVT::i32;
6974     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6975   }
6976
6977   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6978   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6979   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6980
6981   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6982   SmallVector<SDValue, 4> Ops;
6983   Ops.push_back(Op);
6984   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6985   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6986   Ops.push_back(Op.getValue(1));
6987   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6988
6989   // Finally xor with NumBits-1.
6990   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6991
6992   if (VT == MVT::i8)
6993     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6994   return Op;
6995 }
6996
6997 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6998   EVT VT = Op.getValueType();
6999   EVT OpVT = VT;
7000   unsigned NumBits = VT.getSizeInBits();
7001   DebugLoc dl = Op.getDebugLoc();
7002
7003   Op = Op.getOperand(0);
7004   if (VT == MVT::i8) {
7005     OpVT = MVT::i32;
7006     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7007   }
7008
7009   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7010   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7011   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7012
7013   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7014   SmallVector<SDValue, 4> Ops;
7015   Ops.push_back(Op);
7016   Ops.push_back(DAG.getConstant(NumBits, OpVT));
7017   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
7018   Ops.push_back(Op.getValue(1));
7019   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
7020
7021   if (VT == MVT::i8)
7022     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7023   return Op;
7024 }
7025
7026 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7027   EVT VT = Op.getValueType();
7028   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7029   DebugLoc dl = Op.getDebugLoc();
7030
7031   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7032   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7033   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7034   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7035   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7036   //
7037   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7038   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7039   //  return AloBlo + AloBhi + AhiBlo;
7040
7041   SDValue A = Op.getOperand(0);
7042   SDValue B = Op.getOperand(1);
7043
7044   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7045                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7046                        A, DAG.getConstant(32, MVT::i32));
7047   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7048                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7049                        B, DAG.getConstant(32, MVT::i32));
7050   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7051                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7052                        A, B);
7053   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7054                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7055                        A, Bhi);
7056   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7057                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7058                        Ahi, B);
7059   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7060                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7061                        AloBhi, DAG.getConstant(32, MVT::i32));
7062   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7063                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7064                        AhiBlo, DAG.getConstant(32, MVT::i32));
7065   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7066   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7067   return Res;
7068 }
7069
7070
7071 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7072   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7073   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7074   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7075   // has only one use.
7076   SDNode *N = Op.getNode();
7077   SDValue LHS = N->getOperand(0);
7078   SDValue RHS = N->getOperand(1);
7079   unsigned BaseOp = 0;
7080   unsigned Cond = 0;
7081   DebugLoc dl = Op.getDebugLoc();
7082
7083   switch (Op.getOpcode()) {
7084   default: llvm_unreachable("Unknown ovf instruction!");
7085   case ISD::SADDO:
7086     // A subtract of one will be selected as a INC. Note that INC doesn't
7087     // set CF, so we can't do this for UADDO.
7088     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7089       if (C->getAPIntValue() == 1) {
7090         BaseOp = X86ISD::INC;
7091         Cond = X86::COND_O;
7092         break;
7093       }
7094     BaseOp = X86ISD::ADD;
7095     Cond = X86::COND_O;
7096     break;
7097   case ISD::UADDO:
7098     BaseOp = X86ISD::ADD;
7099     Cond = X86::COND_B;
7100     break;
7101   case ISD::SSUBO:
7102     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7103     // set CF, so we can't do this for USUBO.
7104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7105       if (C->getAPIntValue() == 1) {
7106         BaseOp = X86ISD::DEC;
7107         Cond = X86::COND_O;
7108         break;
7109       }
7110     BaseOp = X86ISD::SUB;
7111     Cond = X86::COND_O;
7112     break;
7113   case ISD::USUBO:
7114     BaseOp = X86ISD::SUB;
7115     Cond = X86::COND_B;
7116     break;
7117   case ISD::SMULO:
7118     BaseOp = X86ISD::SMUL;
7119     Cond = X86::COND_O;
7120     break;
7121   case ISD::UMULO:
7122     BaseOp = X86ISD::UMUL;
7123     Cond = X86::COND_B;
7124     break;
7125   }
7126
7127   // Also sets EFLAGS.
7128   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7129   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7130
7131   SDValue SetCC =
7132     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7133                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7134
7135   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7136   return Sum;
7137 }
7138
7139 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7140   EVT T = Op.getValueType();
7141   DebugLoc dl = Op.getDebugLoc();
7142   unsigned Reg = 0;
7143   unsigned size = 0;
7144   switch(T.getSimpleVT().SimpleTy) {
7145   default:
7146     assert(false && "Invalid value type!");
7147   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7148   case MVT::i16: Reg = X86::AX;  size = 2; break;
7149   case MVT::i32: Reg = X86::EAX; size = 4; break;
7150   case MVT::i64:
7151     assert(Subtarget->is64Bit() && "Node not type legal!");
7152     Reg = X86::RAX; size = 8;
7153     break;
7154   }
7155   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7156                                     Op.getOperand(2), SDValue());
7157   SDValue Ops[] = { cpIn.getValue(0),
7158                     Op.getOperand(1),
7159                     Op.getOperand(3),
7160                     DAG.getTargetConstant(size, MVT::i8),
7161                     cpIn.getValue(1) };
7162   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7163   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7164   SDValue cpOut =
7165     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7166   return cpOut;
7167 }
7168
7169 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7170                                                  SelectionDAG &DAG) {
7171   assert(Subtarget->is64Bit() && "Result not type legalized?");
7172   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7173   SDValue TheChain = Op.getOperand(0);
7174   DebugLoc dl = Op.getDebugLoc();
7175   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7176   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7177   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7178                                    rax.getValue(2));
7179   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7180                             DAG.getConstant(32, MVT::i8));
7181   SDValue Ops[] = {
7182     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7183     rdx.getValue(1)
7184   };
7185   return DAG.getMergeValues(Ops, 2, dl);
7186 }
7187
7188 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7189   SDNode *Node = Op.getNode();
7190   DebugLoc dl = Node->getDebugLoc();
7191   EVT T = Node->getValueType(0);
7192   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7193                               DAG.getConstant(0, T), Node->getOperand(2));
7194   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7195                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7196                        Node->getOperand(0),
7197                        Node->getOperand(1), negOp,
7198                        cast<AtomicSDNode>(Node)->getSrcValue(),
7199                        cast<AtomicSDNode>(Node)->getAlignment());
7200 }
7201
7202 /// LowerOperation - Provide custom lowering hooks for some operations.
7203 ///
7204 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7205   switch (Op.getOpcode()) {
7206   default: llvm_unreachable("Should not custom lower this!");
7207   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7208   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7209   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7210   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7211   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7212   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7213   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7214   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7215   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7216   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7217   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7218   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7219   case ISD::SHL_PARTS:
7220   case ISD::SRA_PARTS:
7221   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7222   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7223   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7224   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7225   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7226   case ISD::FABS:               return LowerFABS(Op, DAG);
7227   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7228   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7229   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7230   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7231   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7232   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7233   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7234   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7235   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7236   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7237   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7238   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7239   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7240   case ISD::FRAME_TO_ARGS_OFFSET:
7241                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7242   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7243   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7244   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7245   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7246   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7247   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7248   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7249   case ISD::SADDO:
7250   case ISD::UADDO:
7251   case ISD::SSUBO:
7252   case ISD::USUBO:
7253   case ISD::SMULO:
7254   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7255   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7256   }
7257 }
7258
7259 void X86TargetLowering::
7260 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7261                         SelectionDAG &DAG, unsigned NewOp) {
7262   EVT T = Node->getValueType(0);
7263   DebugLoc dl = Node->getDebugLoc();
7264   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7265
7266   SDValue Chain = Node->getOperand(0);
7267   SDValue In1 = Node->getOperand(1);
7268   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7269                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7270   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7271                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7272   SDValue Ops[] = { Chain, In1, In2L, In2H };
7273   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7274   SDValue Result =
7275     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7276                             cast<MemSDNode>(Node)->getMemOperand());
7277   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7278   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7279   Results.push_back(Result.getValue(2));
7280 }
7281
7282 /// ReplaceNodeResults - Replace a node with an illegal result type
7283 /// with a new node built out of custom code.
7284 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7285                                            SmallVectorImpl<SDValue>&Results,
7286                                            SelectionDAG &DAG) {
7287   DebugLoc dl = N->getDebugLoc();
7288   switch (N->getOpcode()) {
7289   default:
7290     assert(false && "Do not know how to custom type legalize this operation!");
7291     return;
7292   case ISD::FP_TO_SINT: {
7293     std::pair<SDValue,SDValue> Vals =
7294         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7295     SDValue FIST = Vals.first, StackSlot = Vals.second;
7296     if (FIST.getNode() != 0) {
7297       EVT VT = N->getValueType(0);
7298       // Return a load from the stack slot.
7299       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7300     }
7301     return;
7302   }
7303   case ISD::READCYCLECOUNTER: {
7304     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7305     SDValue TheChain = N->getOperand(0);
7306     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7307     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7308                                      rd.getValue(1));
7309     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7310                                      eax.getValue(2));
7311     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7312     SDValue Ops[] = { eax, edx };
7313     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7314     Results.push_back(edx.getValue(1));
7315     return;
7316   }
7317   case ISD::SDIV:
7318   case ISD::UDIV:
7319   case ISD::SREM:
7320   case ISD::UREM: {
7321     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7322     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7323     return;
7324   }
7325   case ISD::ATOMIC_CMP_SWAP: {
7326     EVT T = N->getValueType(0);
7327     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7328     SDValue cpInL, cpInH;
7329     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7330                         DAG.getConstant(0, MVT::i32));
7331     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7332                         DAG.getConstant(1, MVT::i32));
7333     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7334     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7335                              cpInL.getValue(1));
7336     SDValue swapInL, swapInH;
7337     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7338                           DAG.getConstant(0, MVT::i32));
7339     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7340                           DAG.getConstant(1, MVT::i32));
7341     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7342                                cpInH.getValue(1));
7343     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7344                                swapInL.getValue(1));
7345     SDValue Ops[] = { swapInH.getValue(0),
7346                       N->getOperand(1),
7347                       swapInH.getValue(1) };
7348     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7349     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7350     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7351                                         MVT::i32, Result.getValue(1));
7352     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7353                                         MVT::i32, cpOutL.getValue(2));
7354     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7355     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7356     Results.push_back(cpOutH.getValue(1));
7357     return;
7358   }
7359   case ISD::ATOMIC_LOAD_ADD:
7360     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7361     return;
7362   case ISD::ATOMIC_LOAD_AND:
7363     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7364     return;
7365   case ISD::ATOMIC_LOAD_NAND:
7366     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7367     return;
7368   case ISD::ATOMIC_LOAD_OR:
7369     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7370     return;
7371   case ISD::ATOMIC_LOAD_SUB:
7372     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7373     return;
7374   case ISD::ATOMIC_LOAD_XOR:
7375     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7376     return;
7377   case ISD::ATOMIC_SWAP:
7378     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7379     return;
7380   }
7381 }
7382
7383 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7384   switch (Opcode) {
7385   default: return NULL;
7386   case X86ISD::BSF:                return "X86ISD::BSF";
7387   case X86ISD::BSR:                return "X86ISD::BSR";
7388   case X86ISD::SHLD:               return "X86ISD::SHLD";
7389   case X86ISD::SHRD:               return "X86ISD::SHRD";
7390   case X86ISD::FAND:               return "X86ISD::FAND";
7391   case X86ISD::FOR:                return "X86ISD::FOR";
7392   case X86ISD::FXOR:               return "X86ISD::FXOR";
7393   case X86ISD::FSRL:               return "X86ISD::FSRL";
7394   case X86ISD::FILD:               return "X86ISD::FILD";
7395   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7396   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7397   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7398   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7399   case X86ISD::FLD:                return "X86ISD::FLD";
7400   case X86ISD::FST:                return "X86ISD::FST";
7401   case X86ISD::CALL:               return "X86ISD::CALL";
7402   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7403   case X86ISD::BT:                 return "X86ISD::BT";
7404   case X86ISD::CMP:                return "X86ISD::CMP";
7405   case X86ISD::COMI:               return "X86ISD::COMI";
7406   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7407   case X86ISD::SETCC:              return "X86ISD::SETCC";
7408   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7409   case X86ISD::CMOV:               return "X86ISD::CMOV";
7410   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7411   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7412   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7413   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7414   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7415   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7416   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7417   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7418   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7419   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7420   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7421   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7422   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7423   case X86ISD::FMAX:               return "X86ISD::FMAX";
7424   case X86ISD::FMIN:               return "X86ISD::FMIN";
7425   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7426   case X86ISD::FRCP:               return "X86ISD::FRCP";
7427   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7428   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7429   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7430   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7431   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7432   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7433   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7434   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7435   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7436   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7437   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7438   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7439   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7440   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7441   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7442   case X86ISD::VSHL:               return "X86ISD::VSHL";
7443   case X86ISD::VSRL:               return "X86ISD::VSRL";
7444   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7445   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7446   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7447   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7448   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7449   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7450   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7451   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7452   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7453   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7454   case X86ISD::ADD:                return "X86ISD::ADD";
7455   case X86ISD::SUB:                return "X86ISD::SUB";
7456   case X86ISD::SMUL:               return "X86ISD::SMUL";
7457   case X86ISD::UMUL:               return "X86ISD::UMUL";
7458   case X86ISD::INC:                return "X86ISD::INC";
7459   case X86ISD::DEC:                return "X86ISD::DEC";
7460   case X86ISD::OR:                 return "X86ISD::OR";
7461   case X86ISD::XOR:                return "X86ISD::XOR";
7462   case X86ISD::AND:                return "X86ISD::AND";
7463   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7464   case X86ISD::PTEST:              return "X86ISD::PTEST";
7465   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7466   }
7467 }
7468
7469 // isLegalAddressingMode - Return true if the addressing mode represented
7470 // by AM is legal for this target, for a load/store of the specified type.
7471 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7472                                               const Type *Ty) const {
7473   // X86 supports extremely general addressing modes.
7474   CodeModel::Model M = getTargetMachine().getCodeModel();
7475
7476   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7477   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7478     return false;
7479
7480   if (AM.BaseGV) {
7481     unsigned GVFlags =
7482       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7483
7484     // If a reference to this global requires an extra load, we can't fold it.
7485     if (isGlobalStubReference(GVFlags))
7486       return false;
7487
7488     // If BaseGV requires a register for the PIC base, we cannot also have a
7489     // BaseReg specified.
7490     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7491       return false;
7492
7493     // If lower 4G is not available, then we must use rip-relative addressing.
7494     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7495       return false;
7496   }
7497
7498   switch (AM.Scale) {
7499   case 0:
7500   case 1:
7501   case 2:
7502   case 4:
7503   case 8:
7504     // These scales always work.
7505     break;
7506   case 3:
7507   case 5:
7508   case 9:
7509     // These scales are formed with basereg+scalereg.  Only accept if there is
7510     // no basereg yet.
7511     if (AM.HasBaseReg)
7512       return false;
7513     break;
7514   default:  // Other stuff never works.
7515     return false;
7516   }
7517
7518   return true;
7519 }
7520
7521
7522 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7523   if (!Ty1->isInteger() || !Ty2->isInteger())
7524     return false;
7525   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7526   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7527   if (NumBits1 <= NumBits2)
7528     return false;
7529   return Subtarget->is64Bit() || NumBits1 < 64;
7530 }
7531
7532 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7533   if (!VT1.isInteger() || !VT2.isInteger())
7534     return false;
7535   unsigned NumBits1 = VT1.getSizeInBits();
7536   unsigned NumBits2 = VT2.getSizeInBits();
7537   if (NumBits1 <= NumBits2)
7538     return false;
7539   return Subtarget->is64Bit() || NumBits1 < 64;
7540 }
7541
7542 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7543   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7544   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7545          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7546 }
7547
7548 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7549   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7550   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7551 }
7552
7553 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7554   // i16 instructions are longer (0x66 prefix) and potentially slower.
7555   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7556 }
7557
7558 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7559 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7560 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7561 /// are assumed to be legal.
7562 bool
7563 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7564                                       EVT VT) const {
7565   // Only do shuffles on 128-bit vector types for now.
7566   if (VT.getSizeInBits() == 64)
7567     return false;
7568
7569   // FIXME: pshufb, blends, shifts.
7570   return (VT.getVectorNumElements() == 2 ||
7571           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7572           isMOVLMask(M, VT) ||
7573           isSHUFPMask(M, VT) ||
7574           isPSHUFDMask(M, VT) ||
7575           isPSHUFHWMask(M, VT) ||
7576           isPSHUFLWMask(M, VT) ||
7577           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7578           isUNPCKLMask(M, VT) ||
7579           isUNPCKHMask(M, VT) ||
7580           isUNPCKL_v_undef_Mask(M, VT) ||
7581           isUNPCKH_v_undef_Mask(M, VT));
7582 }
7583
7584 bool
7585 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7586                                           EVT VT) const {
7587   unsigned NumElts = VT.getVectorNumElements();
7588   // FIXME: This collection of masks seems suspect.
7589   if (NumElts == 2)
7590     return true;
7591   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7592     return (isMOVLMask(Mask, VT)  ||
7593             isCommutedMOVLMask(Mask, VT, true) ||
7594             isSHUFPMask(Mask, VT) ||
7595             isCommutedSHUFPMask(Mask, VT));
7596   }
7597   return false;
7598 }
7599
7600 //===----------------------------------------------------------------------===//
7601 //                           X86 Scheduler Hooks
7602 //===----------------------------------------------------------------------===//
7603
7604 // private utility function
7605 MachineBasicBlock *
7606 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7607                                                        MachineBasicBlock *MBB,
7608                                                        unsigned regOpc,
7609                                                        unsigned immOpc,
7610                                                        unsigned LoadOpc,
7611                                                        unsigned CXchgOpc,
7612                                                        unsigned copyOpc,
7613                                                        unsigned notOpc,
7614                                                        unsigned EAXreg,
7615                                                        TargetRegisterClass *RC,
7616                                                        bool invSrc) const {
7617   // For the atomic bitwise operator, we generate
7618   //   thisMBB:
7619   //   newMBB:
7620   //     ld  t1 = [bitinstr.addr]
7621   //     op  t2 = t1, [bitinstr.val]
7622   //     mov EAX = t1
7623   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7624   //     bz  newMBB
7625   //     fallthrough -->nextMBB
7626   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7627   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7628   MachineFunction::iterator MBBIter = MBB;
7629   ++MBBIter;
7630
7631   /// First build the CFG
7632   MachineFunction *F = MBB->getParent();
7633   MachineBasicBlock *thisMBB = MBB;
7634   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7635   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7636   F->insert(MBBIter, newMBB);
7637   F->insert(MBBIter, nextMBB);
7638
7639   // Move all successors to thisMBB to nextMBB
7640   nextMBB->transferSuccessors(thisMBB);
7641
7642   // Update thisMBB to fall through to newMBB
7643   thisMBB->addSuccessor(newMBB);
7644
7645   // newMBB jumps to itself and fall through to nextMBB
7646   newMBB->addSuccessor(nextMBB);
7647   newMBB->addSuccessor(newMBB);
7648
7649   // Insert instructions into newMBB based on incoming instruction
7650   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7651          "unexpected number of operands");
7652   DebugLoc dl = bInstr->getDebugLoc();
7653   MachineOperand& destOper = bInstr->getOperand(0);
7654   MachineOperand* argOpers[2 + X86AddrNumOperands];
7655   int numArgs = bInstr->getNumOperands() - 1;
7656   for (int i=0; i < numArgs; ++i)
7657     argOpers[i] = &bInstr->getOperand(i+1);
7658
7659   // x86 address has 4 operands: base, index, scale, and displacement
7660   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7661   int valArgIndx = lastAddrIndx + 1;
7662
7663   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7664   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7665   for (int i=0; i <= lastAddrIndx; ++i)
7666     (*MIB).addOperand(*argOpers[i]);
7667
7668   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7669   if (invSrc) {
7670     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7671   }
7672   else
7673     tt = t1;
7674
7675   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7676   assert((argOpers[valArgIndx]->isReg() ||
7677           argOpers[valArgIndx]->isImm()) &&
7678          "invalid operand");
7679   if (argOpers[valArgIndx]->isReg())
7680     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7681   else
7682     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7683   MIB.addReg(tt);
7684   (*MIB).addOperand(*argOpers[valArgIndx]);
7685
7686   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7687   MIB.addReg(t1);
7688
7689   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7690   for (int i=0; i <= lastAddrIndx; ++i)
7691     (*MIB).addOperand(*argOpers[i]);
7692   MIB.addReg(t2);
7693   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7694   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7695                     bInstr->memoperands_end());
7696
7697   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7698   MIB.addReg(EAXreg);
7699
7700   // insert branch
7701   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7702
7703   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7704   return nextMBB;
7705 }
7706
7707 // private utility function:  64 bit atomics on 32 bit host.
7708 MachineBasicBlock *
7709 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7710                                                        MachineBasicBlock *MBB,
7711                                                        unsigned regOpcL,
7712                                                        unsigned regOpcH,
7713                                                        unsigned immOpcL,
7714                                                        unsigned immOpcH,
7715                                                        bool invSrc) const {
7716   // For the atomic bitwise operator, we generate
7717   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7718   //     ld t1,t2 = [bitinstr.addr]
7719   //   newMBB:
7720   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7721   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7722   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7723   //     mov ECX, EBX <- t5, t6
7724   //     mov EAX, EDX <- t1, t2
7725   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7726   //     mov t3, t4 <- EAX, EDX
7727   //     bz  newMBB
7728   //     result in out1, out2
7729   //     fallthrough -->nextMBB
7730
7731   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7732   const unsigned LoadOpc = X86::MOV32rm;
7733   const unsigned copyOpc = X86::MOV32rr;
7734   const unsigned NotOpc = X86::NOT32r;
7735   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7736   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7737   MachineFunction::iterator MBBIter = MBB;
7738   ++MBBIter;
7739
7740   /// First build the CFG
7741   MachineFunction *F = MBB->getParent();
7742   MachineBasicBlock *thisMBB = MBB;
7743   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7744   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7745   F->insert(MBBIter, newMBB);
7746   F->insert(MBBIter, nextMBB);
7747
7748   // Move all successors to thisMBB to nextMBB
7749   nextMBB->transferSuccessors(thisMBB);
7750
7751   // Update thisMBB to fall through to newMBB
7752   thisMBB->addSuccessor(newMBB);
7753
7754   // newMBB jumps to itself and fall through to nextMBB
7755   newMBB->addSuccessor(nextMBB);
7756   newMBB->addSuccessor(newMBB);
7757
7758   DebugLoc dl = bInstr->getDebugLoc();
7759   // Insert instructions into newMBB based on incoming instruction
7760   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7761   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7762          "unexpected number of operands");
7763   MachineOperand& dest1Oper = bInstr->getOperand(0);
7764   MachineOperand& dest2Oper = bInstr->getOperand(1);
7765   MachineOperand* argOpers[2 + X86AddrNumOperands];
7766   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7767     argOpers[i] = &bInstr->getOperand(i+2);
7768
7769   // x86 address has 4 operands: base, index, scale, and displacement
7770   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7771
7772   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7773   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7774   for (int i=0; i <= lastAddrIndx; ++i)
7775     (*MIB).addOperand(*argOpers[i]);
7776   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7777   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7778   // add 4 to displacement.
7779   for (int i=0; i <= lastAddrIndx-2; ++i)
7780     (*MIB).addOperand(*argOpers[i]);
7781   MachineOperand newOp3 = *(argOpers[3]);
7782   if (newOp3.isImm())
7783     newOp3.setImm(newOp3.getImm()+4);
7784   else
7785     newOp3.setOffset(newOp3.getOffset()+4);
7786   (*MIB).addOperand(newOp3);
7787   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7788
7789   // t3/4 are defined later, at the bottom of the loop
7790   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7791   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7792   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7793     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7794   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7795     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7796
7797   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7798   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7799   if (invSrc) {
7800     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7801     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7802   } else {
7803     tt1 = t1;
7804     tt2 = t2;
7805   }
7806
7807   int valArgIndx = lastAddrIndx + 1;
7808   assert((argOpers[valArgIndx]->isReg() ||
7809           argOpers[valArgIndx]->isImm()) &&
7810          "invalid operand");
7811   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7812   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7813   if (argOpers[valArgIndx]->isReg())
7814     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7815   else
7816     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7817   if (regOpcL != X86::MOV32rr)
7818     MIB.addReg(tt1);
7819   (*MIB).addOperand(*argOpers[valArgIndx]);
7820   assert(argOpers[valArgIndx + 1]->isReg() ==
7821          argOpers[valArgIndx]->isReg());
7822   assert(argOpers[valArgIndx + 1]->isImm() ==
7823          argOpers[valArgIndx]->isImm());
7824   if (argOpers[valArgIndx + 1]->isReg())
7825     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7826   else
7827     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7828   if (regOpcH != X86::MOV32rr)
7829     MIB.addReg(tt2);
7830   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7831
7832   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7833   MIB.addReg(t1);
7834   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7835   MIB.addReg(t2);
7836
7837   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7838   MIB.addReg(t5);
7839   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7840   MIB.addReg(t6);
7841
7842   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7843   for (int i=0; i <= lastAddrIndx; ++i)
7844     (*MIB).addOperand(*argOpers[i]);
7845
7846   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7847   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7848                     bInstr->memoperands_end());
7849
7850   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7851   MIB.addReg(X86::EAX);
7852   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7853   MIB.addReg(X86::EDX);
7854
7855   // insert branch
7856   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7857
7858   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7859   return nextMBB;
7860 }
7861
7862 // private utility function
7863 MachineBasicBlock *
7864 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7865                                                       MachineBasicBlock *MBB,
7866                                                       unsigned cmovOpc) const {
7867   // For the atomic min/max operator, we generate
7868   //   thisMBB:
7869   //   newMBB:
7870   //     ld t1 = [min/max.addr]
7871   //     mov t2 = [min/max.val]
7872   //     cmp  t1, t2
7873   //     cmov[cond] t2 = t1
7874   //     mov EAX = t1
7875   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7876   //     bz   newMBB
7877   //     fallthrough -->nextMBB
7878   //
7879   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7880   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7881   MachineFunction::iterator MBBIter = MBB;
7882   ++MBBIter;
7883
7884   /// First build the CFG
7885   MachineFunction *F = MBB->getParent();
7886   MachineBasicBlock *thisMBB = MBB;
7887   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7888   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7889   F->insert(MBBIter, newMBB);
7890   F->insert(MBBIter, nextMBB);
7891
7892   // Move all successors of thisMBB to nextMBB
7893   nextMBB->transferSuccessors(thisMBB);
7894
7895   // Update thisMBB to fall through to newMBB
7896   thisMBB->addSuccessor(newMBB);
7897
7898   // newMBB jumps to newMBB and fall through to nextMBB
7899   newMBB->addSuccessor(nextMBB);
7900   newMBB->addSuccessor(newMBB);
7901
7902   DebugLoc dl = mInstr->getDebugLoc();
7903   // Insert instructions into newMBB based on incoming instruction
7904   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7905          "unexpected number of operands");
7906   MachineOperand& destOper = mInstr->getOperand(0);
7907   MachineOperand* argOpers[2 + X86AddrNumOperands];
7908   int numArgs = mInstr->getNumOperands() - 1;
7909   for (int i=0; i < numArgs; ++i)
7910     argOpers[i] = &mInstr->getOperand(i+1);
7911
7912   // x86 address has 4 operands: base, index, scale, and displacement
7913   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7914   int valArgIndx = lastAddrIndx + 1;
7915
7916   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7917   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7918   for (int i=0; i <= lastAddrIndx; ++i)
7919     (*MIB).addOperand(*argOpers[i]);
7920
7921   // We only support register and immediate values
7922   assert((argOpers[valArgIndx]->isReg() ||
7923           argOpers[valArgIndx]->isImm()) &&
7924          "invalid operand");
7925
7926   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7927   if (argOpers[valArgIndx]->isReg())
7928     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7929   else
7930     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7931   (*MIB).addOperand(*argOpers[valArgIndx]);
7932
7933   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7934   MIB.addReg(t1);
7935
7936   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7937   MIB.addReg(t1);
7938   MIB.addReg(t2);
7939
7940   // Generate movc
7941   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7942   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7943   MIB.addReg(t2);
7944   MIB.addReg(t1);
7945
7946   // Cmp and exchange if none has modified the memory location
7947   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7948   for (int i=0; i <= lastAddrIndx; ++i)
7949     (*MIB).addOperand(*argOpers[i]);
7950   MIB.addReg(t3);
7951   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7952   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7953                     mInstr->memoperands_end());
7954
7955   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7956   MIB.addReg(X86::EAX);
7957
7958   // insert branch
7959   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7960
7961   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7962   return nextMBB;
7963 }
7964
7965 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7966 // all of this code can be replaced with that in the .td file.
7967 MachineBasicBlock *
7968 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7969                             unsigned numArgs, bool memArg) const {
7970
7971   MachineFunction *F = BB->getParent();
7972   DebugLoc dl = MI->getDebugLoc();
7973   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7974
7975   unsigned Opc;
7976   if (memArg)
7977     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7978   else
7979     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7980
7981   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7982
7983   for (unsigned i = 0; i < numArgs; ++i) {
7984     MachineOperand &Op = MI->getOperand(i+1);
7985
7986     if (!(Op.isReg() && Op.isImplicit()))
7987       MIB.addOperand(Op);
7988   }
7989
7990   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7991     .addReg(X86::XMM0);
7992
7993   F->DeleteMachineInstr(MI);
7994
7995   return BB;
7996 }
7997
7998 MachineBasicBlock *
7999 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8000                                                  MachineInstr *MI,
8001                                                  MachineBasicBlock *MBB) const {
8002   // Emit code to save XMM registers to the stack. The ABI says that the
8003   // number of registers to save is given in %al, so it's theoretically
8004   // possible to do an indirect jump trick to avoid saving all of them,
8005   // however this code takes a simpler approach and just executes all
8006   // of the stores if %al is non-zero. It's less code, and it's probably
8007   // easier on the hardware branch predictor, and stores aren't all that
8008   // expensive anyway.
8009
8010   // Create the new basic blocks. One block contains all the XMM stores,
8011   // and one block is the final destination regardless of whether any
8012   // stores were performed.
8013   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8014   MachineFunction *F = MBB->getParent();
8015   MachineFunction::iterator MBBIter = MBB;
8016   ++MBBIter;
8017   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8018   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8019   F->insert(MBBIter, XMMSaveMBB);
8020   F->insert(MBBIter, EndMBB);
8021
8022   // Set up the CFG.
8023   // Move any original successors of MBB to the end block.
8024   EndMBB->transferSuccessors(MBB);
8025   // The original block will now fall through to the XMM save block.
8026   MBB->addSuccessor(XMMSaveMBB);
8027   // The XMMSaveMBB will fall through to the end block.
8028   XMMSaveMBB->addSuccessor(EndMBB);
8029
8030   // Now add the instructions.
8031   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8032   DebugLoc DL = MI->getDebugLoc();
8033
8034   unsigned CountReg = MI->getOperand(0).getReg();
8035   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8036   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8037
8038   if (!Subtarget->isTargetWin64()) {
8039     // If %al is 0, branch around the XMM save block.
8040     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8041     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8042     MBB->addSuccessor(EndMBB);
8043   }
8044
8045   // In the XMM save block, save all the XMM argument registers.
8046   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8047     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8048     MachineMemOperand *MMO =
8049       F->getMachineMemOperand(
8050         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8051         MachineMemOperand::MOStore, Offset,
8052         /*Size=*/16, /*Align=*/16);
8053     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8054       .addFrameIndex(RegSaveFrameIndex)
8055       .addImm(/*Scale=*/1)
8056       .addReg(/*IndexReg=*/0)
8057       .addImm(/*Disp=*/Offset)
8058       .addReg(/*Segment=*/0)
8059       .addReg(MI->getOperand(i).getReg())
8060       .addMemOperand(MMO);
8061   }
8062
8063   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8064
8065   return EndMBB;
8066 }
8067
8068 MachineBasicBlock *
8069 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8070                                      MachineBasicBlock *BB,
8071                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8072   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8073   DebugLoc DL = MI->getDebugLoc();
8074
8075   // To "insert" a SELECT_CC instruction, we actually have to insert the
8076   // diamond control-flow pattern.  The incoming instruction knows the
8077   // destination vreg to set, the condition code register to branch on, the
8078   // true/false values to select between, and a branch opcode to use.
8079   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8080   MachineFunction::iterator It = BB;
8081   ++It;
8082
8083   //  thisMBB:
8084   //  ...
8085   //   TrueVal = ...
8086   //   cmpTY ccX, r1, r2
8087   //   bCC copy1MBB
8088   //   fallthrough --> copy0MBB
8089   MachineBasicBlock *thisMBB = BB;
8090   MachineFunction *F = BB->getParent();
8091   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8092   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8093   unsigned Opc =
8094     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8095   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8096   F->insert(It, copy0MBB);
8097   F->insert(It, sinkMBB);
8098   // Update machine-CFG edges by first adding all successors of the current
8099   // block to the new block which will contain the Phi node for the select.
8100   // Also inform sdisel of the edge changes.
8101   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8102          E = BB->succ_end(); I != E; ++I) {
8103     EM->insert(std::make_pair(*I, sinkMBB));
8104     sinkMBB->addSuccessor(*I);
8105   }
8106   // Next, remove all successors of the current block, and add the true
8107   // and fallthrough blocks as its successors.
8108   while (!BB->succ_empty())
8109     BB->removeSuccessor(BB->succ_begin());
8110   // Add the true and fallthrough blocks as its successors.
8111   BB->addSuccessor(copy0MBB);
8112   BB->addSuccessor(sinkMBB);
8113
8114   //  copy0MBB:
8115   //   %FalseValue = ...
8116   //   # fallthrough to sinkMBB
8117   BB = copy0MBB;
8118
8119   // Update machine-CFG edges
8120   BB->addSuccessor(sinkMBB);
8121
8122   //  sinkMBB:
8123   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8124   //  ...
8125   BB = sinkMBB;
8126   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8127     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8128     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8129
8130   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8131   return BB;
8132 }
8133
8134
8135 MachineBasicBlock *
8136 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8137                                                MachineBasicBlock *BB,
8138                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8139   switch (MI->getOpcode()) {
8140   default: assert(false && "Unexpected instr type to insert");
8141   case X86::CMOV_GR8:
8142   case X86::CMOV_V1I64:
8143   case X86::CMOV_FR32:
8144   case X86::CMOV_FR64:
8145   case X86::CMOV_V4F32:
8146   case X86::CMOV_V2F64:
8147   case X86::CMOV_V2I64:
8148     return EmitLoweredSelect(MI, BB, EM);
8149
8150   case X86::FP32_TO_INT16_IN_MEM:
8151   case X86::FP32_TO_INT32_IN_MEM:
8152   case X86::FP32_TO_INT64_IN_MEM:
8153   case X86::FP64_TO_INT16_IN_MEM:
8154   case X86::FP64_TO_INT32_IN_MEM:
8155   case X86::FP64_TO_INT64_IN_MEM:
8156   case X86::FP80_TO_INT16_IN_MEM:
8157   case X86::FP80_TO_INT32_IN_MEM:
8158   case X86::FP80_TO_INT64_IN_MEM: {
8159     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8160     DebugLoc DL = MI->getDebugLoc();
8161
8162     // Change the floating point control register to use "round towards zero"
8163     // mode when truncating to an integer value.
8164     MachineFunction *F = BB->getParent();
8165     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8166     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8167
8168     // Load the old value of the high byte of the control word...
8169     unsigned OldCW =
8170       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8171     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8172                       CWFrameIdx);
8173
8174     // Set the high part to be round to zero...
8175     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8176       .addImm(0xC7F);
8177
8178     // Reload the modified control word now...
8179     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8180
8181     // Restore the memory image of control word to original value
8182     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8183       .addReg(OldCW);
8184
8185     // Get the X86 opcode to use.
8186     unsigned Opc;
8187     switch (MI->getOpcode()) {
8188     default: llvm_unreachable("illegal opcode!");
8189     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8190     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8191     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8192     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8193     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8194     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8195     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8196     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8197     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8198     }
8199
8200     X86AddressMode AM;
8201     MachineOperand &Op = MI->getOperand(0);
8202     if (Op.isReg()) {
8203       AM.BaseType = X86AddressMode::RegBase;
8204       AM.Base.Reg = Op.getReg();
8205     } else {
8206       AM.BaseType = X86AddressMode::FrameIndexBase;
8207       AM.Base.FrameIndex = Op.getIndex();
8208     }
8209     Op = MI->getOperand(1);
8210     if (Op.isImm())
8211       AM.Scale = Op.getImm();
8212     Op = MI->getOperand(2);
8213     if (Op.isImm())
8214       AM.IndexReg = Op.getImm();
8215     Op = MI->getOperand(3);
8216     if (Op.isGlobal()) {
8217       AM.GV = Op.getGlobal();
8218     } else {
8219       AM.Disp = Op.getImm();
8220     }
8221     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8222                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8223
8224     // Reload the original control word now.
8225     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8226
8227     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8228     return BB;
8229   }
8230     // String/text processing lowering.
8231   case X86::PCMPISTRM128REG:
8232     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8233   case X86::PCMPISTRM128MEM:
8234     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8235   case X86::PCMPESTRM128REG:
8236     return EmitPCMP(MI, BB, 5, false /* in mem */);
8237   case X86::PCMPESTRM128MEM:
8238     return EmitPCMP(MI, BB, 5, true /* in mem */);
8239
8240     // Atomic Lowering.
8241   case X86::ATOMAND32:
8242     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8243                                                X86::AND32ri, X86::MOV32rm,
8244                                                X86::LCMPXCHG32, X86::MOV32rr,
8245                                                X86::NOT32r, X86::EAX,
8246                                                X86::GR32RegisterClass);
8247   case X86::ATOMOR32:
8248     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8249                                                X86::OR32ri, X86::MOV32rm,
8250                                                X86::LCMPXCHG32, X86::MOV32rr,
8251                                                X86::NOT32r, X86::EAX,
8252                                                X86::GR32RegisterClass);
8253   case X86::ATOMXOR32:
8254     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8255                                                X86::XOR32ri, X86::MOV32rm,
8256                                                X86::LCMPXCHG32, X86::MOV32rr,
8257                                                X86::NOT32r, X86::EAX,
8258                                                X86::GR32RegisterClass);
8259   case X86::ATOMNAND32:
8260     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8261                                                X86::AND32ri, X86::MOV32rm,
8262                                                X86::LCMPXCHG32, X86::MOV32rr,
8263                                                X86::NOT32r, X86::EAX,
8264                                                X86::GR32RegisterClass, true);
8265   case X86::ATOMMIN32:
8266     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8267   case X86::ATOMMAX32:
8268     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8269   case X86::ATOMUMIN32:
8270     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8271   case X86::ATOMUMAX32:
8272     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8273
8274   case X86::ATOMAND16:
8275     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8276                                                X86::AND16ri, X86::MOV16rm,
8277                                                X86::LCMPXCHG16, X86::MOV16rr,
8278                                                X86::NOT16r, X86::AX,
8279                                                X86::GR16RegisterClass);
8280   case X86::ATOMOR16:
8281     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8282                                                X86::OR16ri, X86::MOV16rm,
8283                                                X86::LCMPXCHG16, X86::MOV16rr,
8284                                                X86::NOT16r, X86::AX,
8285                                                X86::GR16RegisterClass);
8286   case X86::ATOMXOR16:
8287     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8288                                                X86::XOR16ri, X86::MOV16rm,
8289                                                X86::LCMPXCHG16, X86::MOV16rr,
8290                                                X86::NOT16r, X86::AX,
8291                                                X86::GR16RegisterClass);
8292   case X86::ATOMNAND16:
8293     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8294                                                X86::AND16ri, X86::MOV16rm,
8295                                                X86::LCMPXCHG16, X86::MOV16rr,
8296                                                X86::NOT16r, X86::AX,
8297                                                X86::GR16RegisterClass, true);
8298   case X86::ATOMMIN16:
8299     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8300   case X86::ATOMMAX16:
8301     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8302   case X86::ATOMUMIN16:
8303     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8304   case X86::ATOMUMAX16:
8305     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8306
8307   case X86::ATOMAND8:
8308     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8309                                                X86::AND8ri, X86::MOV8rm,
8310                                                X86::LCMPXCHG8, X86::MOV8rr,
8311                                                X86::NOT8r, X86::AL,
8312                                                X86::GR8RegisterClass);
8313   case X86::ATOMOR8:
8314     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8315                                                X86::OR8ri, X86::MOV8rm,
8316                                                X86::LCMPXCHG8, X86::MOV8rr,
8317                                                X86::NOT8r, X86::AL,
8318                                                X86::GR8RegisterClass);
8319   case X86::ATOMXOR8:
8320     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8321                                                X86::XOR8ri, X86::MOV8rm,
8322                                                X86::LCMPXCHG8, X86::MOV8rr,
8323                                                X86::NOT8r, X86::AL,
8324                                                X86::GR8RegisterClass);
8325   case X86::ATOMNAND8:
8326     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8327                                                X86::AND8ri, X86::MOV8rm,
8328                                                X86::LCMPXCHG8, X86::MOV8rr,
8329                                                X86::NOT8r, X86::AL,
8330                                                X86::GR8RegisterClass, true);
8331   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8332   // This group is for 64-bit host.
8333   case X86::ATOMAND64:
8334     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8335                                                X86::AND64ri32, X86::MOV64rm,
8336                                                X86::LCMPXCHG64, X86::MOV64rr,
8337                                                X86::NOT64r, X86::RAX,
8338                                                X86::GR64RegisterClass);
8339   case X86::ATOMOR64:
8340     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8341                                                X86::OR64ri32, X86::MOV64rm,
8342                                                X86::LCMPXCHG64, X86::MOV64rr,
8343                                                X86::NOT64r, X86::RAX,
8344                                                X86::GR64RegisterClass);
8345   case X86::ATOMXOR64:
8346     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8347                                                X86::XOR64ri32, X86::MOV64rm,
8348                                                X86::LCMPXCHG64, X86::MOV64rr,
8349                                                X86::NOT64r, X86::RAX,
8350                                                X86::GR64RegisterClass);
8351   case X86::ATOMNAND64:
8352     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8353                                                X86::AND64ri32, X86::MOV64rm,
8354                                                X86::LCMPXCHG64, X86::MOV64rr,
8355                                                X86::NOT64r, X86::RAX,
8356                                                X86::GR64RegisterClass, true);
8357   case X86::ATOMMIN64:
8358     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8359   case X86::ATOMMAX64:
8360     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8361   case X86::ATOMUMIN64:
8362     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8363   case X86::ATOMUMAX64:
8364     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8365
8366   // This group does 64-bit operations on a 32-bit host.
8367   case X86::ATOMAND6432:
8368     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8369                                                X86::AND32rr, X86::AND32rr,
8370                                                X86::AND32ri, X86::AND32ri,
8371                                                false);
8372   case X86::ATOMOR6432:
8373     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8374                                                X86::OR32rr, X86::OR32rr,
8375                                                X86::OR32ri, X86::OR32ri,
8376                                                false);
8377   case X86::ATOMXOR6432:
8378     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8379                                                X86::XOR32rr, X86::XOR32rr,
8380                                                X86::XOR32ri, X86::XOR32ri,
8381                                                false);
8382   case X86::ATOMNAND6432:
8383     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8384                                                X86::AND32rr, X86::AND32rr,
8385                                                X86::AND32ri, X86::AND32ri,
8386                                                true);
8387   case X86::ATOMADD6432:
8388     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8389                                                X86::ADD32rr, X86::ADC32rr,
8390                                                X86::ADD32ri, X86::ADC32ri,
8391                                                false);
8392   case X86::ATOMSUB6432:
8393     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8394                                                X86::SUB32rr, X86::SBB32rr,
8395                                                X86::SUB32ri, X86::SBB32ri,
8396                                                false);
8397   case X86::ATOMSWAP6432:
8398     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8399                                                X86::MOV32rr, X86::MOV32rr,
8400                                                X86::MOV32ri, X86::MOV32ri,
8401                                                false);
8402   case X86::VASTART_SAVE_XMM_REGS:
8403     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8404   }
8405 }
8406
8407 //===----------------------------------------------------------------------===//
8408 //                           X86 Optimization Hooks
8409 //===----------------------------------------------------------------------===//
8410
8411 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8412                                                        const APInt &Mask,
8413                                                        APInt &KnownZero,
8414                                                        APInt &KnownOne,
8415                                                        const SelectionDAG &DAG,
8416                                                        unsigned Depth) const {
8417   unsigned Opc = Op.getOpcode();
8418   assert((Opc >= ISD::BUILTIN_OP_END ||
8419           Opc == ISD::INTRINSIC_WO_CHAIN ||
8420           Opc == ISD::INTRINSIC_W_CHAIN ||
8421           Opc == ISD::INTRINSIC_VOID) &&
8422          "Should use MaskedValueIsZero if you don't know whether Op"
8423          " is a target node!");
8424
8425   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8426   switch (Opc) {
8427   default: break;
8428   case X86ISD::ADD:
8429   case X86ISD::SUB:
8430   case X86ISD::SMUL:
8431   case X86ISD::UMUL:
8432   case X86ISD::INC:
8433   case X86ISD::DEC:
8434   case X86ISD::OR:
8435   case X86ISD::XOR:
8436   case X86ISD::AND:
8437     // These nodes' second result is a boolean.
8438     if (Op.getResNo() == 0)
8439       break;
8440     // Fallthrough
8441   case X86ISD::SETCC:
8442     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8443                                        Mask.getBitWidth() - 1);
8444     break;
8445   }
8446 }
8447
8448 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8449 /// node is a GlobalAddress + offset.
8450 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8451                                        GlobalValue* &GA, int64_t &Offset) const{
8452   if (N->getOpcode() == X86ISD::Wrapper) {
8453     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8454       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8455       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8456       return true;
8457     }
8458   }
8459   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8460 }
8461
8462 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8463                                      EVT EltVT, LoadSDNode *&LDBase,
8464                                      unsigned &LastLoadedElt,
8465                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8466                                      const TargetLowering &TLI) {
8467   LDBase = NULL;
8468   LastLoadedElt = -1U;
8469   for (unsigned i = 0; i < NumElems; ++i) {
8470     if (N->getMaskElt(i) < 0) {
8471       if (!LDBase)
8472         return false;
8473       continue;
8474     }
8475
8476     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8477     if (!Elt.getNode() ||
8478         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8479       return false;
8480     if (!LDBase) {
8481       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8482         return false;
8483       LDBase = cast<LoadSDNode>(Elt.getNode());
8484       LastLoadedElt = i;
8485       continue;
8486     }
8487     if (Elt.getOpcode() == ISD::UNDEF)
8488       continue;
8489
8490     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8491     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8492       return false;
8493     LastLoadedElt = i;
8494   }
8495   return true;
8496 }
8497
8498 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8499 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8500 /// if the load addresses are consecutive, non-overlapping, and in the right
8501 /// order.  In the case of v2i64, it will see if it can rewrite the
8502 /// shuffle to be an appropriate build vector so it can take advantage of
8503 // performBuildVectorCombine.
8504 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8505                                      const TargetLowering &TLI) {
8506   DebugLoc dl = N->getDebugLoc();
8507   EVT VT = N->getValueType(0);
8508   EVT EltVT = VT.getVectorElementType();
8509   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8510   unsigned NumElems = VT.getVectorNumElements();
8511
8512   if (VT.getSizeInBits() != 128)
8513     return SDValue();
8514
8515   // Try to combine a vector_shuffle into a 128-bit load.
8516   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8517   LoadSDNode *LD = NULL;
8518   unsigned LastLoadedElt;
8519   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8520                                 MFI, TLI))
8521     return SDValue();
8522
8523   if (LastLoadedElt == NumElems - 1) {
8524     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8525       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8526                          LD->getSrcValue(), LD->getSrcValueOffset(),
8527                          LD->isVolatile());
8528     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8529                        LD->getSrcValue(), LD->getSrcValueOffset(),
8530                        LD->isVolatile(), LD->getAlignment());
8531   } else if (NumElems == 4 && LastLoadedElt == 1) {
8532     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8533     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8534     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8535     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8536   }
8537   return SDValue();
8538 }
8539
8540 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8541 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8542                                     const X86Subtarget *Subtarget) {
8543   DebugLoc DL = N->getDebugLoc();
8544   SDValue Cond = N->getOperand(0);
8545   // Get the LHS/RHS of the select.
8546   SDValue LHS = N->getOperand(1);
8547   SDValue RHS = N->getOperand(2);
8548
8549   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8550   // instructions have the peculiarity that if either operand is a NaN,
8551   // they chose what we call the RHS operand (and as such are not symmetric).
8552   // It happens that this matches the semantics of the common C idiom
8553   // x<y?x:y and related forms, so we can recognize these cases.
8554   if (Subtarget->hasSSE2() &&
8555       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8556       Cond.getOpcode() == ISD::SETCC) {
8557     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8558
8559     unsigned Opcode = 0;
8560     // Check for x CC y ? x : y.
8561     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8562       switch (CC) {
8563       default: break;
8564       case ISD::SETULT:
8565         // This can be a min if we can prove that at least one of the operands
8566         // is not a nan.
8567         if (!FiniteOnlyFPMath()) {
8568           if (DAG.isKnownNeverNaN(RHS)) {
8569             // Put the potential NaN in the RHS so that SSE will preserve it.
8570             std::swap(LHS, RHS);
8571           } else if (!DAG.isKnownNeverNaN(LHS))
8572             break;
8573         }
8574         Opcode = X86ISD::FMIN;
8575         break;
8576       case ISD::SETOLE:
8577         // This can be a min if we can prove that at least one of the operands
8578         // is not a nan.
8579         if (!FiniteOnlyFPMath()) {
8580           if (DAG.isKnownNeverNaN(LHS)) {
8581             // Put the potential NaN in the RHS so that SSE will preserve it.
8582             std::swap(LHS, RHS);
8583           } else if (!DAG.isKnownNeverNaN(RHS))
8584             break;
8585         }
8586         Opcode = X86ISD::FMIN;
8587         break;
8588       case ISD::SETULE:
8589         // This can be a min, but if either operand is a NaN we need it to
8590         // preserve the original LHS.
8591         std::swap(LHS, RHS);
8592       case ISD::SETOLT:
8593       case ISD::SETLT:
8594       case ISD::SETLE:
8595         Opcode = X86ISD::FMIN;
8596         break;
8597
8598       case ISD::SETOGE:
8599         // This can be a max if we can prove that at least one of the operands
8600         // is not a nan.
8601         if (!FiniteOnlyFPMath()) {
8602           if (DAG.isKnownNeverNaN(LHS)) {
8603             // Put the potential NaN in the RHS so that SSE will preserve it.
8604             std::swap(LHS, RHS);
8605           } else if (!DAG.isKnownNeverNaN(RHS))
8606             break;
8607         }
8608         Opcode = X86ISD::FMAX;
8609         break;
8610       case ISD::SETUGT:
8611         // This can be a max if we can prove that at least one of the operands
8612         // is not a nan.
8613         if (!FiniteOnlyFPMath()) {
8614           if (DAG.isKnownNeverNaN(RHS)) {
8615             // Put the potential NaN in the RHS so that SSE will preserve it.
8616             std::swap(LHS, RHS);
8617           } else if (!DAG.isKnownNeverNaN(LHS))
8618             break;
8619         }
8620         Opcode = X86ISD::FMAX;
8621         break;
8622       case ISD::SETUGE:
8623         // This can be a max, but if either operand is a NaN we need it to
8624         // preserve the original LHS.
8625         std::swap(LHS, RHS);
8626       case ISD::SETOGT:
8627       case ISD::SETGT:
8628       case ISD::SETGE:
8629         Opcode = X86ISD::FMAX;
8630         break;
8631       }
8632     // Check for x CC y ? y : x -- a min/max with reversed arms.
8633     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8634       switch (CC) {
8635       default: break;
8636       case ISD::SETOGE:
8637         // This can be a min if we can prove that at least one of the operands
8638         // is not a nan.
8639         if (!FiniteOnlyFPMath()) {
8640           if (DAG.isKnownNeverNaN(RHS)) {
8641             // Put the potential NaN in the RHS so that SSE will preserve it.
8642             std::swap(LHS, RHS);
8643           } else if (!DAG.isKnownNeverNaN(LHS))
8644             break;
8645         }
8646         Opcode = X86ISD::FMIN;
8647         break;
8648       case ISD::SETUGT:
8649         // This can be a min if we can prove that at least one of the operands
8650         // is not a nan.
8651         if (!FiniteOnlyFPMath()) {
8652           if (DAG.isKnownNeverNaN(LHS)) {
8653             // Put the potential NaN in the RHS so that SSE will preserve it.
8654             std::swap(LHS, RHS);
8655           } else if (!DAG.isKnownNeverNaN(RHS))
8656             break;
8657         }
8658         Opcode = X86ISD::FMIN;
8659         break;
8660       case ISD::SETUGE:
8661         // This can be a min, but if either operand is a NaN we need it to
8662         // preserve the original LHS.
8663         std::swap(LHS, RHS);
8664       case ISD::SETOGT:
8665       case ISD::SETGT:
8666       case ISD::SETGE:
8667         Opcode = X86ISD::FMIN;
8668         break;
8669
8670       case ISD::SETULT:
8671         // This can be a max if we can prove that at least one of the operands
8672         // is not a nan.
8673         if (!FiniteOnlyFPMath()) {
8674           if (DAG.isKnownNeverNaN(LHS)) {
8675             // Put the potential NaN in the RHS so that SSE will preserve it.
8676             std::swap(LHS, RHS);
8677           } else if (!DAG.isKnownNeverNaN(RHS))
8678             break;
8679         }
8680         Opcode = X86ISD::FMAX;
8681         break;
8682       case ISD::SETOLE:
8683         // This can be a max if we can prove that at least one of the operands
8684         // is not a nan.
8685         if (!FiniteOnlyFPMath()) {
8686           if (DAG.isKnownNeverNaN(RHS)) {
8687             // Put the potential NaN in the RHS so that SSE will preserve it.
8688             std::swap(LHS, RHS);
8689           } else if (!DAG.isKnownNeverNaN(LHS))
8690             break;
8691         }
8692         Opcode = X86ISD::FMAX;
8693         break;
8694       case ISD::SETULE:
8695         // This can be a max, but if either operand is a NaN we need it to
8696         // preserve the original LHS.
8697         std::swap(LHS, RHS);
8698       case ISD::SETOLT:
8699       case ISD::SETLT:
8700       case ISD::SETLE:
8701         Opcode = X86ISD::FMAX;
8702         break;
8703       }
8704     }
8705
8706     if (Opcode)
8707       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8708   }
8709
8710   // If this is a select between two integer constants, try to do some
8711   // optimizations.
8712   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8713     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8714       // Don't do this for crazy integer types.
8715       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8716         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8717         // so that TrueC (the true value) is larger than FalseC.
8718         bool NeedsCondInvert = false;
8719
8720         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8721             // Efficiently invertible.
8722             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8723              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8724               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8725           NeedsCondInvert = true;
8726           std::swap(TrueC, FalseC);
8727         }
8728
8729         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8730         if (FalseC->getAPIntValue() == 0 &&
8731             TrueC->getAPIntValue().isPowerOf2()) {
8732           if (NeedsCondInvert) // Invert the condition if needed.
8733             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8734                                DAG.getConstant(1, Cond.getValueType()));
8735
8736           // Zero extend the condition if needed.
8737           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8738
8739           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8740           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8741                              DAG.getConstant(ShAmt, MVT::i8));
8742         }
8743
8744         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8745         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8746           if (NeedsCondInvert) // Invert the condition if needed.
8747             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8748                                DAG.getConstant(1, Cond.getValueType()));
8749
8750           // Zero extend the condition if needed.
8751           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8752                              FalseC->getValueType(0), Cond);
8753           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8754                              SDValue(FalseC, 0));
8755         }
8756
8757         // Optimize cases that will turn into an LEA instruction.  This requires
8758         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8759         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8760           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8761           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8762
8763           bool isFastMultiplier = false;
8764           if (Diff < 10) {
8765             switch ((unsigned char)Diff) {
8766               default: break;
8767               case 1:  // result = add base, cond
8768               case 2:  // result = lea base(    , cond*2)
8769               case 3:  // result = lea base(cond, cond*2)
8770               case 4:  // result = lea base(    , cond*4)
8771               case 5:  // result = lea base(cond, cond*4)
8772               case 8:  // result = lea base(    , cond*8)
8773               case 9:  // result = lea base(cond, cond*8)
8774                 isFastMultiplier = true;
8775                 break;
8776             }
8777           }
8778
8779           if (isFastMultiplier) {
8780             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8781             if (NeedsCondInvert) // Invert the condition if needed.
8782               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8783                                  DAG.getConstant(1, Cond.getValueType()));
8784
8785             // Zero extend the condition if needed.
8786             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8787                                Cond);
8788             // Scale the condition by the difference.
8789             if (Diff != 1)
8790               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8791                                  DAG.getConstant(Diff, Cond.getValueType()));
8792
8793             // Add the base if non-zero.
8794             if (FalseC->getAPIntValue() != 0)
8795               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8796                                  SDValue(FalseC, 0));
8797             return Cond;
8798           }
8799         }
8800       }
8801   }
8802
8803   return SDValue();
8804 }
8805
8806 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8807 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8808                                   TargetLowering::DAGCombinerInfo &DCI) {
8809   DebugLoc DL = N->getDebugLoc();
8810
8811   // If the flag operand isn't dead, don't touch this CMOV.
8812   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8813     return SDValue();
8814
8815   // If this is a select between two integer constants, try to do some
8816   // optimizations.  Note that the operands are ordered the opposite of SELECT
8817   // operands.
8818   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8819     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8820       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8821       // larger than FalseC (the false value).
8822       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8823
8824       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8825         CC = X86::GetOppositeBranchCondition(CC);
8826         std::swap(TrueC, FalseC);
8827       }
8828
8829       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8830       // This is efficient for any integer data type (including i8/i16) and
8831       // shift amount.
8832       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8833         SDValue Cond = N->getOperand(3);
8834         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8835                            DAG.getConstant(CC, MVT::i8), Cond);
8836
8837         // Zero extend the condition if needed.
8838         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8839
8840         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8841         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8842                            DAG.getConstant(ShAmt, MVT::i8));
8843         if (N->getNumValues() == 2)  // Dead flag value?
8844           return DCI.CombineTo(N, Cond, SDValue());
8845         return Cond;
8846       }
8847
8848       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8849       // for any integer data type, including i8/i16.
8850       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8851         SDValue Cond = N->getOperand(3);
8852         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8853                            DAG.getConstant(CC, MVT::i8), Cond);
8854
8855         // Zero extend the condition if needed.
8856         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8857                            FalseC->getValueType(0), Cond);
8858         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8859                            SDValue(FalseC, 0));
8860
8861         if (N->getNumValues() == 2)  // Dead flag value?
8862           return DCI.CombineTo(N, Cond, SDValue());
8863         return Cond;
8864       }
8865
8866       // Optimize cases that will turn into an LEA instruction.  This requires
8867       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8868       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8869         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8870         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8871
8872         bool isFastMultiplier = false;
8873         if (Diff < 10) {
8874           switch ((unsigned char)Diff) {
8875           default: break;
8876           case 1:  // result = add base, cond
8877           case 2:  // result = lea base(    , cond*2)
8878           case 3:  // result = lea base(cond, cond*2)
8879           case 4:  // result = lea base(    , cond*4)
8880           case 5:  // result = lea base(cond, cond*4)
8881           case 8:  // result = lea base(    , cond*8)
8882           case 9:  // result = lea base(cond, cond*8)
8883             isFastMultiplier = true;
8884             break;
8885           }
8886         }
8887
8888         if (isFastMultiplier) {
8889           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8890           SDValue Cond = N->getOperand(3);
8891           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8892                              DAG.getConstant(CC, MVT::i8), Cond);
8893           // Zero extend the condition if needed.
8894           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8895                              Cond);
8896           // Scale the condition by the difference.
8897           if (Diff != 1)
8898             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8899                                DAG.getConstant(Diff, Cond.getValueType()));
8900
8901           // Add the base if non-zero.
8902           if (FalseC->getAPIntValue() != 0)
8903             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8904                                SDValue(FalseC, 0));
8905           if (N->getNumValues() == 2)  // Dead flag value?
8906             return DCI.CombineTo(N, Cond, SDValue());
8907           return Cond;
8908         }
8909       }
8910     }
8911   }
8912   return SDValue();
8913 }
8914
8915
8916 /// PerformMulCombine - Optimize a single multiply with constant into two
8917 /// in order to implement it with two cheaper instructions, e.g.
8918 /// LEA + SHL, LEA + LEA.
8919 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8920                                  TargetLowering::DAGCombinerInfo &DCI) {
8921   if (DAG.getMachineFunction().
8922       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8923     return SDValue();
8924
8925   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8926     return SDValue();
8927
8928   EVT VT = N->getValueType(0);
8929   if (VT != MVT::i64)
8930     return SDValue();
8931
8932   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8933   if (!C)
8934     return SDValue();
8935   uint64_t MulAmt = C->getZExtValue();
8936   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8937     return SDValue();
8938
8939   uint64_t MulAmt1 = 0;
8940   uint64_t MulAmt2 = 0;
8941   if ((MulAmt % 9) == 0) {
8942     MulAmt1 = 9;
8943     MulAmt2 = MulAmt / 9;
8944   } else if ((MulAmt % 5) == 0) {
8945     MulAmt1 = 5;
8946     MulAmt2 = MulAmt / 5;
8947   } else if ((MulAmt % 3) == 0) {
8948     MulAmt1 = 3;
8949     MulAmt2 = MulAmt / 3;
8950   }
8951   if (MulAmt2 &&
8952       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8953     DebugLoc DL = N->getDebugLoc();
8954
8955     if (isPowerOf2_64(MulAmt2) &&
8956         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8957       // If second multiplifer is pow2, issue it first. We want the multiply by
8958       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8959       // is an add.
8960       std::swap(MulAmt1, MulAmt2);
8961
8962     SDValue NewMul;
8963     if (isPowerOf2_64(MulAmt1))
8964       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8965                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8966     else
8967       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8968                            DAG.getConstant(MulAmt1, VT));
8969
8970     if (isPowerOf2_64(MulAmt2))
8971       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8972                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8973     else
8974       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8975                            DAG.getConstant(MulAmt2, VT));
8976
8977     // Do not add new nodes to DAG combiner worklist.
8978     DCI.CombineTo(N, NewMul, false);
8979   }
8980   return SDValue();
8981 }
8982
8983 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
8984   SDValue N0 = N->getOperand(0);
8985   SDValue N1 = N->getOperand(1);
8986   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8987   EVT VT = N0.getValueType();
8988
8989   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
8990   // since the result of setcc_c is all zero's or all ones.
8991   if (N1C && N0.getOpcode() == ISD::AND &&
8992       N0.getOperand(1).getOpcode() == ISD::Constant) {
8993     SDValue N00 = N0.getOperand(0);
8994     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
8995         ((N00.getOpcode() == ISD::ANY_EXTEND ||
8996           N00.getOpcode() == ISD::ZERO_EXTEND) &&
8997          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
8998       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
8999       APInt ShAmt = N1C->getAPIntValue();
9000       Mask = Mask.shl(ShAmt);
9001       if (Mask != 0)
9002         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9003                            N00, DAG.getConstant(Mask, VT));
9004     }
9005   }
9006
9007   return SDValue();
9008 }
9009
9010 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9011 ///                       when possible.
9012 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9013                                    const X86Subtarget *Subtarget) {
9014   EVT VT = N->getValueType(0);
9015   if (!VT.isVector() && VT.isInteger() &&
9016       N->getOpcode() == ISD::SHL)
9017     return PerformSHLCombine(N, DAG);
9018
9019   // On X86 with SSE2 support, we can transform this to a vector shift if
9020   // all elements are shifted by the same amount.  We can't do this in legalize
9021   // because the a constant vector is typically transformed to a constant pool
9022   // so we have no knowledge of the shift amount.
9023   if (!Subtarget->hasSSE2())
9024     return SDValue();
9025
9026   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9027     return SDValue();
9028
9029   SDValue ShAmtOp = N->getOperand(1);
9030   EVT EltVT = VT.getVectorElementType();
9031   DebugLoc DL = N->getDebugLoc();
9032   SDValue BaseShAmt = SDValue();
9033   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9034     unsigned NumElts = VT.getVectorNumElements();
9035     unsigned i = 0;
9036     for (; i != NumElts; ++i) {
9037       SDValue Arg = ShAmtOp.getOperand(i);
9038       if (Arg.getOpcode() == ISD::UNDEF) continue;
9039       BaseShAmt = Arg;
9040       break;
9041     }
9042     for (; i != NumElts; ++i) {
9043       SDValue Arg = ShAmtOp.getOperand(i);
9044       if (Arg.getOpcode() == ISD::UNDEF) continue;
9045       if (Arg != BaseShAmt) {
9046         return SDValue();
9047       }
9048     }
9049   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9050              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9051     SDValue InVec = ShAmtOp.getOperand(0);
9052     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9053       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9054       unsigned i = 0;
9055       for (; i != NumElts; ++i) {
9056         SDValue Arg = InVec.getOperand(i);
9057         if (Arg.getOpcode() == ISD::UNDEF) continue;
9058         BaseShAmt = Arg;
9059         break;
9060       }
9061     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9062        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9063          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9064          if (C->getZExtValue() == SplatIdx)
9065            BaseShAmt = InVec.getOperand(1);
9066        }
9067     }
9068     if (BaseShAmt.getNode() == 0)
9069       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9070                               DAG.getIntPtrConstant(0));
9071   } else
9072     return SDValue();
9073
9074   // The shift amount is an i32.
9075   if (EltVT.bitsGT(MVT::i32))
9076     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9077   else if (EltVT.bitsLT(MVT::i32))
9078     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9079
9080   // The shift amount is identical so we can do a vector shift.
9081   SDValue  ValOp = N->getOperand(0);
9082   switch (N->getOpcode()) {
9083   default:
9084     llvm_unreachable("Unknown shift opcode!");
9085     break;
9086   case ISD::SHL:
9087     if (VT == MVT::v2i64)
9088       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9089                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9090                          ValOp, BaseShAmt);
9091     if (VT == MVT::v4i32)
9092       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9093                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9094                          ValOp, BaseShAmt);
9095     if (VT == MVT::v8i16)
9096       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9097                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9098                          ValOp, BaseShAmt);
9099     break;
9100   case ISD::SRA:
9101     if (VT == MVT::v4i32)
9102       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9103                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9104                          ValOp, BaseShAmt);
9105     if (VT == MVT::v8i16)
9106       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9107                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9108                          ValOp, BaseShAmt);
9109     break;
9110   case ISD::SRL:
9111     if (VT == MVT::v2i64)
9112       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9113                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9114                          ValOp, BaseShAmt);
9115     if (VT == MVT::v4i32)
9116       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9117                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9118                          ValOp, BaseShAmt);
9119     if (VT ==  MVT::v8i16)
9120       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9121                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9122                          ValOp, BaseShAmt);
9123     break;
9124   }
9125   return SDValue();
9126 }
9127
9128 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9129 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9130                                    const X86Subtarget *Subtarget) {
9131   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9132   // the FP state in cases where an emms may be missing.
9133   // A preferable solution to the general problem is to figure out the right
9134   // places to insert EMMS.  This qualifies as a quick hack.
9135
9136   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9137   StoreSDNode *St = cast<StoreSDNode>(N);
9138   EVT VT = St->getValue().getValueType();
9139   if (VT.getSizeInBits() != 64)
9140     return SDValue();
9141
9142   const Function *F = DAG.getMachineFunction().getFunction();
9143   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9144   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9145     && Subtarget->hasSSE2();
9146   if ((VT.isVector() ||
9147        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9148       isa<LoadSDNode>(St->getValue()) &&
9149       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9150       St->getChain().hasOneUse() && !St->isVolatile()) {
9151     SDNode* LdVal = St->getValue().getNode();
9152     LoadSDNode *Ld = 0;
9153     int TokenFactorIndex = -1;
9154     SmallVector<SDValue, 8> Ops;
9155     SDNode* ChainVal = St->getChain().getNode();
9156     // Must be a store of a load.  We currently handle two cases:  the load
9157     // is a direct child, and it's under an intervening TokenFactor.  It is
9158     // possible to dig deeper under nested TokenFactors.
9159     if (ChainVal == LdVal)
9160       Ld = cast<LoadSDNode>(St->getChain());
9161     else if (St->getValue().hasOneUse() &&
9162              ChainVal->getOpcode() == ISD::TokenFactor) {
9163       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9164         if (ChainVal->getOperand(i).getNode() == LdVal) {
9165           TokenFactorIndex = i;
9166           Ld = cast<LoadSDNode>(St->getValue());
9167         } else
9168           Ops.push_back(ChainVal->getOperand(i));
9169       }
9170     }
9171
9172     if (!Ld || !ISD::isNormalLoad(Ld))
9173       return SDValue();
9174
9175     // If this is not the MMX case, i.e. we are just turning i64 load/store
9176     // into f64 load/store, avoid the transformation if there are multiple
9177     // uses of the loaded value.
9178     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9179       return SDValue();
9180
9181     DebugLoc LdDL = Ld->getDebugLoc();
9182     DebugLoc StDL = N->getDebugLoc();
9183     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9184     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9185     // pair instead.
9186     if (Subtarget->is64Bit() || F64IsLegal) {
9187       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9188       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9189                                   Ld->getBasePtr(), Ld->getSrcValue(),
9190                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9191                                   Ld->getAlignment());
9192       SDValue NewChain = NewLd.getValue(1);
9193       if (TokenFactorIndex != -1) {
9194         Ops.push_back(NewChain);
9195         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9196                                Ops.size());
9197       }
9198       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9199                           St->getSrcValue(), St->getSrcValueOffset(),
9200                           St->isVolatile(), St->getAlignment());
9201     }
9202
9203     // Otherwise, lower to two pairs of 32-bit loads / stores.
9204     SDValue LoAddr = Ld->getBasePtr();
9205     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9206                                  DAG.getConstant(4, MVT::i32));
9207
9208     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9209                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9210                                Ld->isVolatile(), Ld->getAlignment());
9211     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9212                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9213                                Ld->isVolatile(),
9214                                MinAlign(Ld->getAlignment(), 4));
9215
9216     SDValue NewChain = LoLd.getValue(1);
9217     if (TokenFactorIndex != -1) {
9218       Ops.push_back(LoLd);
9219       Ops.push_back(HiLd);
9220       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9221                              Ops.size());
9222     }
9223
9224     LoAddr = St->getBasePtr();
9225     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9226                          DAG.getConstant(4, MVT::i32));
9227
9228     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9229                                 St->getSrcValue(), St->getSrcValueOffset(),
9230                                 St->isVolatile(), St->getAlignment());
9231     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9232                                 St->getSrcValue(),
9233                                 St->getSrcValueOffset() + 4,
9234                                 St->isVolatile(),
9235                                 MinAlign(St->getAlignment(), 4));
9236     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9237   }
9238   return SDValue();
9239 }
9240
9241 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9242 /// X86ISD::FXOR nodes.
9243 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9244   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9245   // F[X]OR(0.0, x) -> x
9246   // F[X]OR(x, 0.0) -> x
9247   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9248     if (C->getValueAPF().isPosZero())
9249       return N->getOperand(1);
9250   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9251     if (C->getValueAPF().isPosZero())
9252       return N->getOperand(0);
9253   return SDValue();
9254 }
9255
9256 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9257 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9258   // FAND(0.0, x) -> 0.0
9259   // FAND(x, 0.0) -> 0.0
9260   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9261     if (C->getValueAPF().isPosZero())
9262       return N->getOperand(0);
9263   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9264     if (C->getValueAPF().isPosZero())
9265       return N->getOperand(1);
9266   return SDValue();
9267 }
9268
9269 static SDValue PerformBTCombine(SDNode *N,
9270                                 SelectionDAG &DAG,
9271                                 TargetLowering::DAGCombinerInfo &DCI) {
9272   // BT ignores high bits in the bit index operand.
9273   SDValue Op1 = N->getOperand(1);
9274   if (Op1.hasOneUse()) {
9275     unsigned BitWidth = Op1.getValueSizeInBits();
9276     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9277     APInt KnownZero, KnownOne;
9278     TargetLowering::TargetLoweringOpt TLO(DAG);
9279     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9280     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9281         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9282       DCI.CommitTargetLoweringOpt(TLO);
9283   }
9284   return SDValue();
9285 }
9286
9287 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9288   SDValue Op = N->getOperand(0);
9289   if (Op.getOpcode() == ISD::BIT_CONVERT)
9290     Op = Op.getOperand(0);
9291   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9292   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9293       VT.getVectorElementType().getSizeInBits() ==
9294       OpVT.getVectorElementType().getSizeInBits()) {
9295     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9296   }
9297   return SDValue();
9298 }
9299
9300 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9301 // Locked instructions, in turn, have implicit fence semantics (all memory
9302 // operations are flushed before issuing the locked instruction, and the
9303 // are not buffered), so we can fold away the common pattern of
9304 // fence-atomic-fence.
9305 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9306   SDValue atomic = N->getOperand(0);
9307   switch (atomic.getOpcode()) {
9308     case ISD::ATOMIC_CMP_SWAP:
9309     case ISD::ATOMIC_SWAP:
9310     case ISD::ATOMIC_LOAD_ADD:
9311     case ISD::ATOMIC_LOAD_SUB:
9312     case ISD::ATOMIC_LOAD_AND:
9313     case ISD::ATOMIC_LOAD_OR:
9314     case ISD::ATOMIC_LOAD_XOR:
9315     case ISD::ATOMIC_LOAD_NAND:
9316     case ISD::ATOMIC_LOAD_MIN:
9317     case ISD::ATOMIC_LOAD_MAX:
9318     case ISD::ATOMIC_LOAD_UMIN:
9319     case ISD::ATOMIC_LOAD_UMAX:
9320       break;
9321     default:
9322       return SDValue();
9323   }
9324
9325   SDValue fence = atomic.getOperand(0);
9326   if (fence.getOpcode() != ISD::MEMBARRIER)
9327     return SDValue();
9328
9329   switch (atomic.getOpcode()) {
9330     case ISD::ATOMIC_CMP_SWAP:
9331       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9332                                     atomic.getOperand(1), atomic.getOperand(2),
9333                                     atomic.getOperand(3));
9334     case ISD::ATOMIC_SWAP:
9335     case ISD::ATOMIC_LOAD_ADD:
9336     case ISD::ATOMIC_LOAD_SUB:
9337     case ISD::ATOMIC_LOAD_AND:
9338     case ISD::ATOMIC_LOAD_OR:
9339     case ISD::ATOMIC_LOAD_XOR:
9340     case ISD::ATOMIC_LOAD_NAND:
9341     case ISD::ATOMIC_LOAD_MIN:
9342     case ISD::ATOMIC_LOAD_MAX:
9343     case ISD::ATOMIC_LOAD_UMIN:
9344     case ISD::ATOMIC_LOAD_UMAX:
9345       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9346                                     atomic.getOperand(1), atomic.getOperand(2));
9347     default:
9348       return SDValue();
9349   }
9350 }
9351
9352 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9353                                              DAGCombinerInfo &DCI) const {
9354   SelectionDAG &DAG = DCI.DAG;
9355   switch (N->getOpcode()) {
9356   default: break;
9357   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9358   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9359   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9360   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9361   case ISD::SHL:
9362   case ISD::SRA:
9363   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9364   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9365   case X86ISD::FXOR:
9366   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9367   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9368   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9369   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9370   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9371   }
9372
9373   return SDValue();
9374 }
9375
9376 //===----------------------------------------------------------------------===//
9377 //                           X86 Inline Assembly Support
9378 //===----------------------------------------------------------------------===//
9379
9380 static bool LowerToBSwap(CallInst *CI) {
9381   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9382   // we will turn this bswap into something that will be lowered to logical ops
9383   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9384   // so don't worry about this.
9385
9386   // Verify this is a simple bswap.
9387   if (CI->getNumOperands() != 2 ||
9388       CI->getType() != CI->getOperand(1)->getType() ||
9389       !CI->getType()->isInteger())
9390     return false;
9391
9392   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9393   if (!Ty || Ty->getBitWidth() % 16 != 0)
9394     return false;
9395
9396   // Okay, we can do this xform, do so now.
9397   const Type *Tys[] = { Ty };
9398   Module *M = CI->getParent()->getParent()->getParent();
9399   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9400
9401   Value *Op = CI->getOperand(1);
9402   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9403
9404   CI->replaceAllUsesWith(Op);
9405   CI->eraseFromParent();
9406   return true;
9407 }
9408
9409 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9410   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9411   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9412
9413   std::string AsmStr = IA->getAsmString();
9414
9415   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9416   std::vector<std::string> AsmPieces;
9417   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9418
9419   switch (AsmPieces.size()) {
9420   default: return false;
9421   case 1:
9422     AsmStr = AsmPieces[0];
9423     AsmPieces.clear();
9424     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9425
9426     // bswap $0
9427     if (AsmPieces.size() == 2 &&
9428         (AsmPieces[0] == "bswap" ||
9429          AsmPieces[0] == "bswapq" ||
9430          AsmPieces[0] == "bswapl") &&
9431         (AsmPieces[1] == "$0" ||
9432          AsmPieces[1] == "${0:q}")) {
9433       // No need to check constraints, nothing other than the equivalent of
9434       // "=r,0" would be valid here.
9435       return LowerToBSwap(CI);
9436     }
9437     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9438     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9439         AsmPieces.size() == 3 &&
9440         AsmPieces[0] == "rorw" &&
9441         AsmPieces[1] == "$$8," &&
9442         AsmPieces[2] == "${0:w}" &&
9443         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9444       return LowerToBSwap(CI);
9445     }
9446     break;
9447   case 3:
9448     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9449         Constraints.size() >= 2 &&
9450         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9451         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9452       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9453       std::vector<std::string> Words;
9454       SplitString(AsmPieces[0], Words, " \t");
9455       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9456         Words.clear();
9457         SplitString(AsmPieces[1], Words, " \t");
9458         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9459           Words.clear();
9460           SplitString(AsmPieces[2], Words, " \t,");
9461           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9462               Words[2] == "%edx") {
9463             return LowerToBSwap(CI);
9464           }
9465         }
9466       }
9467     }
9468     break;
9469   }
9470   return false;
9471 }
9472
9473
9474
9475 /// getConstraintType - Given a constraint letter, return the type of
9476 /// constraint it is for this target.
9477 X86TargetLowering::ConstraintType
9478 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9479   if (Constraint.size() == 1) {
9480     switch (Constraint[0]) {
9481     case 'A':
9482       return C_Register;
9483     case 'f':
9484     case 'r':
9485     case 'R':
9486     case 'l':
9487     case 'q':
9488     case 'Q':
9489     case 'x':
9490     case 'y':
9491     case 'Y':
9492       return C_RegisterClass;
9493     case 'e':
9494     case 'Z':
9495       return C_Other;
9496     default:
9497       break;
9498     }
9499   }
9500   return TargetLowering::getConstraintType(Constraint);
9501 }
9502
9503 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9504 /// with another that has more specific requirements based on the type of the
9505 /// corresponding operand.
9506 const char *X86TargetLowering::
9507 LowerXConstraint(EVT ConstraintVT) const {
9508   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9509   // 'f' like normal targets.
9510   if (ConstraintVT.isFloatingPoint()) {
9511     if (Subtarget->hasSSE2())
9512       return "Y";
9513     if (Subtarget->hasSSE1())
9514       return "x";
9515   }
9516
9517   return TargetLowering::LowerXConstraint(ConstraintVT);
9518 }
9519
9520 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9521 /// vector.  If it is invalid, don't add anything to Ops.
9522 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9523                                                      char Constraint,
9524                                                      bool hasMemory,
9525                                                      std::vector<SDValue>&Ops,
9526                                                      SelectionDAG &DAG) const {
9527   SDValue Result(0, 0);
9528
9529   switch (Constraint) {
9530   default: break;
9531   case 'I':
9532     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9533       if (C->getZExtValue() <= 31) {
9534         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9535         break;
9536       }
9537     }
9538     return;
9539   case 'J':
9540     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9541       if (C->getZExtValue() <= 63) {
9542         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9543         break;
9544       }
9545     }
9546     return;
9547   case 'K':
9548     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9549       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9550         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9551         break;
9552       }
9553     }
9554     return;
9555   case 'N':
9556     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9557       if (C->getZExtValue() <= 255) {
9558         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9559         break;
9560       }
9561     }
9562     return;
9563   case 'e': {
9564     // 32-bit signed value
9565     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9566       const ConstantInt *CI = C->getConstantIntValue();
9567       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9568                                   C->getSExtValue())) {
9569         // Widen to 64 bits here to get it sign extended.
9570         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9571         break;
9572       }
9573     // FIXME gcc accepts some relocatable values here too, but only in certain
9574     // memory models; it's complicated.
9575     }
9576     return;
9577   }
9578   case 'Z': {
9579     // 32-bit unsigned value
9580     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9581       const ConstantInt *CI = C->getConstantIntValue();
9582       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9583                                   C->getZExtValue())) {
9584         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9585         break;
9586       }
9587     }
9588     // FIXME gcc accepts some relocatable values here too, but only in certain
9589     // memory models; it's complicated.
9590     return;
9591   }
9592   case 'i': {
9593     // Literal immediates are always ok.
9594     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9595       // Widen to 64 bits here to get it sign extended.
9596       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9597       break;
9598     }
9599
9600     // If we are in non-pic codegen mode, we allow the address of a global (with
9601     // an optional displacement) to be used with 'i'.
9602     GlobalAddressSDNode *GA = 0;
9603     int64_t Offset = 0;
9604
9605     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9606     while (1) {
9607       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9608         Offset += GA->getOffset();
9609         break;
9610       } else if (Op.getOpcode() == ISD::ADD) {
9611         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9612           Offset += C->getZExtValue();
9613           Op = Op.getOperand(0);
9614           continue;
9615         }
9616       } else if (Op.getOpcode() == ISD::SUB) {
9617         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9618           Offset += -C->getZExtValue();
9619           Op = Op.getOperand(0);
9620           continue;
9621         }
9622       }
9623
9624       // Otherwise, this isn't something we can handle, reject it.
9625       return;
9626     }
9627
9628     GlobalValue *GV = GA->getGlobal();
9629     // If we require an extra load to get this address, as in PIC mode, we
9630     // can't accept it.
9631     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9632                                                         getTargetMachine())))
9633       return;
9634
9635     if (hasMemory)
9636       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9637     else
9638       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9639     Result = Op;
9640     break;
9641   }
9642   }
9643
9644   if (Result.getNode()) {
9645     Ops.push_back(Result);
9646     return;
9647   }
9648   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9649                                                       Ops, DAG);
9650 }
9651
9652 std::vector<unsigned> X86TargetLowering::
9653 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9654                                   EVT VT) const {
9655   if (Constraint.size() == 1) {
9656     // FIXME: not handling fp-stack yet!
9657     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9658     default: break;  // Unknown constraint letter
9659     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9660       if (Subtarget->is64Bit()) {
9661         if (VT == MVT::i32)
9662           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9663                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9664                                        X86::R10D,X86::R11D,X86::R12D,
9665                                        X86::R13D,X86::R14D,X86::R15D,
9666                                        X86::EBP, X86::ESP, 0);
9667         else if (VT == MVT::i16)
9668           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9669                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9670                                        X86::R10W,X86::R11W,X86::R12W,
9671                                        X86::R13W,X86::R14W,X86::R15W,
9672                                        X86::BP,  X86::SP, 0);
9673         else if (VT == MVT::i8)
9674           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9675                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9676                                        X86::R10B,X86::R11B,X86::R12B,
9677                                        X86::R13B,X86::R14B,X86::R15B,
9678                                        X86::BPL, X86::SPL, 0);
9679
9680         else if (VT == MVT::i64)
9681           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9682                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9683                                        X86::R10, X86::R11, X86::R12,
9684                                        X86::R13, X86::R14, X86::R15,
9685                                        X86::RBP, X86::RSP, 0);
9686
9687         break;
9688       }
9689       // 32-bit fallthrough
9690     case 'Q':   // Q_REGS
9691       if (VT == MVT::i32)
9692         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9693       else if (VT == MVT::i16)
9694         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9695       else if (VT == MVT::i8)
9696         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9697       else if (VT == MVT::i64)
9698         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9699       break;
9700     }
9701   }
9702
9703   return std::vector<unsigned>();
9704 }
9705
9706 std::pair<unsigned, const TargetRegisterClass*>
9707 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9708                                                 EVT VT) const {
9709   // First, see if this is a constraint that directly corresponds to an LLVM
9710   // register class.
9711   if (Constraint.size() == 1) {
9712     // GCC Constraint Letters
9713     switch (Constraint[0]) {
9714     default: break;
9715     case 'r':   // GENERAL_REGS
9716     case 'l':   // INDEX_REGS
9717       if (VT == MVT::i8)
9718         return std::make_pair(0U, X86::GR8RegisterClass);
9719       if (VT == MVT::i16)
9720         return std::make_pair(0U, X86::GR16RegisterClass);
9721       if (VT == MVT::i32 || !Subtarget->is64Bit())
9722         return std::make_pair(0U, X86::GR32RegisterClass);
9723       return std::make_pair(0U, X86::GR64RegisterClass);
9724     case 'R':   // LEGACY_REGS
9725       if (VT == MVT::i8)
9726         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9727       if (VT == MVT::i16)
9728         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9729       if (VT == MVT::i32 || !Subtarget->is64Bit())
9730         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9731       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9732     case 'f':  // FP Stack registers.
9733       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9734       // value to the correct fpstack register class.
9735       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9736         return std::make_pair(0U, X86::RFP32RegisterClass);
9737       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9738         return std::make_pair(0U, X86::RFP64RegisterClass);
9739       return std::make_pair(0U, X86::RFP80RegisterClass);
9740     case 'y':   // MMX_REGS if MMX allowed.
9741       if (!Subtarget->hasMMX()) break;
9742       return std::make_pair(0U, X86::VR64RegisterClass);
9743     case 'Y':   // SSE_REGS if SSE2 allowed
9744       if (!Subtarget->hasSSE2()) break;
9745       // FALL THROUGH.
9746     case 'x':   // SSE_REGS if SSE1 allowed
9747       if (!Subtarget->hasSSE1()) break;
9748
9749       switch (VT.getSimpleVT().SimpleTy) {
9750       default: break;
9751       // Scalar SSE types.
9752       case MVT::f32:
9753       case MVT::i32:
9754         return std::make_pair(0U, X86::FR32RegisterClass);
9755       case MVT::f64:
9756       case MVT::i64:
9757         return std::make_pair(0U, X86::FR64RegisterClass);
9758       // Vector types.
9759       case MVT::v16i8:
9760       case MVT::v8i16:
9761       case MVT::v4i32:
9762       case MVT::v2i64:
9763       case MVT::v4f32:
9764       case MVT::v2f64:
9765         return std::make_pair(0U, X86::VR128RegisterClass);
9766       }
9767       break;
9768     }
9769   }
9770
9771   // Use the default implementation in TargetLowering to convert the register
9772   // constraint into a member of a register class.
9773   std::pair<unsigned, const TargetRegisterClass*> Res;
9774   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9775
9776   // Not found as a standard register?
9777   if (Res.second == 0) {
9778     // Map st(0) -> st(7) -> ST0
9779     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9780         tolower(Constraint[1]) == 's' &&
9781         tolower(Constraint[2]) == 't' &&
9782         Constraint[3] == '(' &&
9783         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9784         Constraint[5] == ')' &&
9785         Constraint[6] == '}') {
9786
9787       Res.first = X86::ST0+Constraint[4]-'0';
9788       Res.second = X86::RFP80RegisterClass;
9789       return Res;
9790     }
9791
9792     // GCC allows "st(0)" to be called just plain "st".
9793     if (StringRef("{st}").equals_lower(Constraint)) {
9794       Res.first = X86::ST0;
9795       Res.second = X86::RFP80RegisterClass;
9796       return Res;
9797     }
9798
9799     // flags -> EFLAGS
9800     if (StringRef("{flags}").equals_lower(Constraint)) {
9801       Res.first = X86::EFLAGS;
9802       Res.second = X86::CCRRegisterClass;
9803       return Res;
9804     }
9805
9806     // 'A' means EAX + EDX.
9807     if (Constraint == "A") {
9808       Res.first = X86::EAX;
9809       Res.second = X86::GR32_ADRegisterClass;
9810       return Res;
9811     }
9812     return Res;
9813   }
9814
9815   // Otherwise, check to see if this is a register class of the wrong value
9816   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9817   // turn into {ax},{dx}.
9818   if (Res.second->hasType(VT))
9819     return Res;   // Correct type already, nothing to do.
9820
9821   // All of the single-register GCC register classes map their values onto
9822   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9823   // really want an 8-bit or 32-bit register, map to the appropriate register
9824   // class and return the appropriate register.
9825   if (Res.second == X86::GR16RegisterClass) {
9826     if (VT == MVT::i8) {
9827       unsigned DestReg = 0;
9828       switch (Res.first) {
9829       default: break;
9830       case X86::AX: DestReg = X86::AL; break;
9831       case X86::DX: DestReg = X86::DL; break;
9832       case X86::CX: DestReg = X86::CL; break;
9833       case X86::BX: DestReg = X86::BL; break;
9834       }
9835       if (DestReg) {
9836         Res.first = DestReg;
9837         Res.second = X86::GR8RegisterClass;
9838       }
9839     } else if (VT == MVT::i32) {
9840       unsigned DestReg = 0;
9841       switch (Res.first) {
9842       default: break;
9843       case X86::AX: DestReg = X86::EAX; break;
9844       case X86::DX: DestReg = X86::EDX; break;
9845       case X86::CX: DestReg = X86::ECX; break;
9846       case X86::BX: DestReg = X86::EBX; break;
9847       case X86::SI: DestReg = X86::ESI; break;
9848       case X86::DI: DestReg = X86::EDI; break;
9849       case X86::BP: DestReg = X86::EBP; break;
9850       case X86::SP: DestReg = X86::ESP; break;
9851       }
9852       if (DestReg) {
9853         Res.first = DestReg;
9854         Res.second = X86::GR32RegisterClass;
9855       }
9856     } else if (VT == MVT::i64) {
9857       unsigned DestReg = 0;
9858       switch (Res.first) {
9859       default: break;
9860       case X86::AX: DestReg = X86::RAX; break;
9861       case X86::DX: DestReg = X86::RDX; break;
9862       case X86::CX: DestReg = X86::RCX; break;
9863       case X86::BX: DestReg = X86::RBX; break;
9864       case X86::SI: DestReg = X86::RSI; break;
9865       case X86::DI: DestReg = X86::RDI; break;
9866       case X86::BP: DestReg = X86::RBP; break;
9867       case X86::SP: DestReg = X86::RSP; break;
9868       }
9869       if (DestReg) {
9870         Res.first = DestReg;
9871         Res.second = X86::GR64RegisterClass;
9872       }
9873     }
9874   } else if (Res.second == X86::FR32RegisterClass ||
9875              Res.second == X86::FR64RegisterClass ||
9876              Res.second == X86::VR128RegisterClass) {
9877     // Handle references to XMM physical registers that got mapped into the
9878     // wrong class.  This can happen with constraints like {xmm0} where the
9879     // target independent register mapper will just pick the first match it can
9880     // find, ignoring the required type.
9881     if (VT == MVT::f32)
9882       Res.second = X86::FR32RegisterClass;
9883     else if (VT == MVT::f64)
9884       Res.second = X86::FR64RegisterClass;
9885     else if (X86::VR128RegisterClass->hasType(VT))
9886       Res.second = X86::VR128RegisterClass;
9887   }
9888
9889   return Res;
9890 }
9891
9892 //===----------------------------------------------------------------------===//
9893 //                           X86 Widen vector type
9894 //===----------------------------------------------------------------------===//
9895
9896 /// getWidenVectorType: given a vector type, returns the type to widen
9897 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9898 /// If there is no vector type that we want to widen to, returns MVT::Other
9899 /// When and where to widen is target dependent based on the cost of
9900 /// scalarizing vs using the wider vector type.
9901
9902 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9903   assert(VT.isVector());
9904   if (isTypeLegal(VT))
9905     return VT;
9906
9907   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9908   //       type based on element type.  This would speed up our search (though
9909   //       it may not be worth it since the size of the list is relatively
9910   //       small).
9911   EVT EltVT = VT.getVectorElementType();
9912   unsigned NElts = VT.getVectorNumElements();
9913
9914   // On X86, it make sense to widen any vector wider than 1
9915   if (NElts <= 1)
9916     return MVT::Other;
9917
9918   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9919        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9920     EVT SVT = (MVT::SimpleValueType)nVT;
9921
9922     if (isTypeLegal(SVT) &&
9923         SVT.getVectorElementType() == EltVT &&
9924         SVT.getVectorNumElements() > NElts)
9925       return SVT;
9926   }
9927   return MVT::Other;
9928 }