lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Support/CFG.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/ADT/SmallPtrSet.h"
  40 #include "llvm/ADT/Statistic.h"
  41 using namespace llvm;
  42
  43 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  44
  45 //===----------------------------------------------------------------------===//
  46 //                      Pattern Matcher Implementation
  47 //===----------------------------------------------------------------------===//
  48
  49 namespace {
  50   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  51   /// SDValue's instead of register numbers for the leaves of the matched
  52   /// tree.
  53   struct X86ISelAddressMode {
  54     enum {
  55       RegBase,
  56       FrameIndexBase
  57     } BaseType;
  58
  59     // This is really a union, discriminated by BaseType!
  60     SDValue Base_Reg;
  61     int Base_FrameIndex;
  62
  63     unsigned Scale;
  64     SDValue IndexReg;
  65     int32_t Disp;
  66     SDValue Segment;
  67     const GlobalValue *GV;
  68     const Constant *CP;
  69     const BlockAddress *BlockAddr;
  70     const char *ES;
  71     int JT;
  72     unsigned Align;    // CP alignment.
  73     unsigned char SymbolFlags;  // X86II::MO_*
  74
  75     X86ISelAddressMode()
  76       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  77         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  78         SymbolFlags(X86II::MO_NO_FLAG) {
  79     }
  80
  81     bool hasSymbolicDisplacement() const {
  82       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  83     }
  84
  85     bool hasBaseOrIndexReg() const {
  86       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  87     }
  88
  89     /// isRIPRelative - Return true if this addressing mode is already RIP
  90     /// relative.
  91     bool isRIPRelative() const {
  92       if (BaseType != RegBase) return false;
  93       if (RegisterSDNode *RegNode =
  94             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  95         return RegNode->getReg() == X86::RIP;
  96       return false;
  97     }
  98
  99     void setBaseReg(SDValue Reg) {
 100       BaseType = RegBase;
 101       Base_Reg = Reg;
 102     }
 103
 104     void dump() {
 105       dbgs() << "X86ISelAddressMode " << this << '\n';
 106       dbgs() << "Base_Reg ";
 107       if (Base_Reg.getNode() != 0)
 108         Base_Reg.getNode()->dump();
 109       else
 110         dbgs() << "nul";
 111       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 112              << " Scale" << Scale << '\n'
 113              << "IndexReg ";
 114       if (IndexReg.getNode() != 0)
 115         IndexReg.getNode()->dump();
 116       else
 117         dbgs() << "nul";
 118       dbgs() << " Disp " << Disp << '\n'
 119              << "GV ";
 120       if (GV)
 121         GV->dump();
 122       else
 123         dbgs() << "nul";
 124       dbgs() << " CP ";
 125       if (CP)
 126         CP->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << '\n'
 130              << "ES ";
 131       if (ES)
 132         dbgs() << ES;
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " JT" << JT << " Align" << Align << '\n';
 136     }
 137   };
 138 }
 139
 140 namespace {
 141   //===--------------------------------------------------------------------===//
 142   /// ISel - X86 specific code to select X86 machine instructions for
 143   /// SelectionDAG operations.
 144   ///
 145   class X86DAGToDAGISel : public SelectionDAGISel {
 146     /// X86Lowering - This object fully describes how to lower LLVM code to an
 147     /// X86-specific SelectionDAG.
 148     const X86TargetLowering &X86Lowering;
 149
 150     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 151     /// make the right decision when generating code for different targets.
 152     const X86Subtarget *Subtarget;
 153
 154     /// OptForSize - If true, selector should try to optimize for code size
 155     /// instead of performance.
 156     bool OptForSize;
 157
 158   public:
 159     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 160       : SelectionDAGISel(tm, OptLevel),
 161         X86Lowering(*tm.getTargetLowering()),
 162         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 163         OptForSize(false) {}
 164
 165     virtual const char *getPassName() const {
 166       return "X86 DAG->DAG Instruction Selection";
 167     }
 168
 169     virtual void EmitFunctionEntryCode();
 170
 171     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 172
 173     virtual void PreprocessISelDAG();
 174
 175     inline bool immSext8(SDNode *N) const {
 176       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 177     }
 178
 179     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 180     // sign extended field.
 181     inline bool i64immSExt32(SDNode *N) const {
 182       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 183       return (int64_t)v == (int32_t)v;
 184     }
 185
 186 // Include the pieces autogenerated from the target description.
 187 #include "X86GenDAGISel.inc"
 188
 189   private:
 190     SDNode *Select(SDNode *N);
 191     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 192     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 193     SDNode *SelectAtomicLoadArith(SDNode *Node, EVT NVT);
 194
 195     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 196     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 197     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 198     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 200                                  unsigned Depth);
 201     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 202     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 203                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 204                     SDValue &Segment);
 205     bool SelectLEAAddr(SDValue N, SDValue &Base,
 206                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                        SDValue &Segment);
 208     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 209                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 210                            SDValue &Segment);
 211     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 212                              SDValue &Base, SDValue &Scale,
 213                              SDValue &Index, SDValue &Disp,
 214                              SDValue &Segment,
 215                              SDValue &NodeWithChain);
 216
 217     bool TryFoldLoad(SDNode *P, SDValue N,
 218                      SDValue &Base, SDValue &Scale,
 219                      SDValue &Index, SDValue &Disp,
 220                      SDValue &Segment);
 221
 222     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 223     /// inline asm expressions.
 224     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 225                                               char ConstraintCode,
 226                                               std::vector<SDValue> &OutOps);
 227
 228     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 229
 230     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 231                                    SDValue &Scale, SDValue &Index,
 232                                    SDValue &Disp, SDValue &Segment) {
 233       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 234         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 235         AM.Base_Reg;
 236       Scale = getI8Imm(AM.Scale);
 237       Index = AM.IndexReg;
 238       // These are 32-bit even in 64-bit mode since RIP relative offset
 239       // is 32-bit.
 240       if (AM.GV)
 241         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 242                                               MVT::i32, AM.Disp,
 243                                               AM.SymbolFlags);
 244       else if (AM.CP)
 245         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 246                                              AM.Align, AM.Disp, AM.SymbolFlags);
 247       else if (AM.ES)
 248         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 249       else if (AM.JT != -1)
 250         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 251       else if (AM.BlockAddr)
 252         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 253                                        true, AM.SymbolFlags);
 254       else
 255         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 256
 257       if (AM.Segment.getNode())
 258         Segment = AM.Segment;
 259       else
 260         Segment = CurDAG->getRegister(0, MVT::i32);
 261     }
 262
 263     /// getI8Imm - Return a target constant with the specified value, of type
 264     /// i8.
 265     inline SDValue getI8Imm(unsigned Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i8);
 267     }
 268
 269     /// getI32Imm - Return a target constant with the specified value, of type
 270     /// i32.
 271     inline SDValue getI32Imm(unsigned Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i32);
 273     }
 274
 275     /// getGlobalBaseReg - Return an SDNode that returns the value of
 276     /// the global base register. Output instructions required to
 277     /// initialize the global base register, if necessary.
 278     ///
 279     SDNode *getGlobalBaseReg();
 280
 281     /// getTargetMachine - Return a reference to the TargetMachine, casted
 282     /// to the target-specific type.
 283     const X86TargetMachine &getTargetMachine() {
 284       return static_cast<const X86TargetMachine &>(TM);
 285     }
 286
 287     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 288     /// to the target-specific type.
 289     const X86InstrInfo *getInstrInfo() {
 290       return getTargetMachine().getInstrInfo();
 291     }
 292   };
 293 }
 294
 295
 296 bool
 297 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 298   if (OptLevel == CodeGenOpt::None) return false;
 299
 300   if (!N.hasOneUse())
 301     return false;
 302
 303   if (N.getOpcode() != ISD::LOAD)
 304     return true;
 305
 306   // If N is a load, do additional profitability checks.
 307   if (U == Root) {
 308     switch (U->getOpcode()) {
 309     default: break;
 310     case X86ISD::ADD:
 311     case X86ISD::SUB:
 312     case X86ISD::AND:
 313     case X86ISD::XOR:
 314     case X86ISD::OR:
 315     case ISD::ADD:
 316     case ISD::ADDC:
 317     case ISD::ADDE:
 318     case ISD::AND:
 319     case ISD::OR:
 320     case ISD::XOR: {
 321       SDValue Op1 = U->getOperand(1);
 322
 323       // If the other operand is a 8-bit immediate we should fold the immediate
 324       // instead. This reduces code size.
 325       // e.g.
 326       // movl 4(%esp), %eax
 327       // addl $4, %eax
 328       // vs.
 329       // movl $4, %eax
 330       // addl 4(%esp), %eax
 331       // The former is 2 bytes shorter. In case where the increment is 1, then
 332       // the saving can be 4 bytes (by using incl %eax).
 333       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 334         if (Imm->getAPIntValue().isSignedIntN(8))
 335           return false;
 336
 337       // If the other operand is a TLS address, we should fold it instead.
 338       // This produces
 339       // movl    %gs:0, %eax
 340       // leal    i@NTPOFF(%eax), %eax
 341       // instead of
 342       // movl    $i@NTPOFF, %eax
 343       // addl    %gs:0, %eax
 344       // if the block also has an access to a second TLS address this will save
 345       // a load.
 346       // FIXME: This is probably also true for non TLS addresses.
 347       if (Op1.getOpcode() == X86ISD::Wrapper) {
 348         SDValue Val = Op1.getOperand(0);
 349         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 350           return false;
 351       }
 352     }
 353     }
 354   }
 355
 356   return true;
 357 }
 358
 359 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 360 /// load's chain operand and move load below the call's chain operand.
 361 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 362                                   SDValue Call, SDValue OrigChain) {
 363   SmallVector<SDValue, 8> Ops;
 364   SDValue Chain = OrigChain.getOperand(0);
 365   if (Chain.getNode() == Load.getNode())
 366     Ops.push_back(Load.getOperand(0));
 367   else {
 368     assert(Chain.getOpcode() == ISD::TokenFactor &&
 369            "Unexpected chain operand");
 370     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 371       if (Chain.getOperand(i).getNode() == Load.getNode())
 372         Ops.push_back(Load.getOperand(0));
 373       else
 374         Ops.push_back(Chain.getOperand(i));
 375     SDValue NewChain =
 376       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 377                       MVT::Other, &Ops[0], Ops.size());
 378     Ops.clear();
 379     Ops.push_back(NewChain);
 380   }
 381   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 382     Ops.push_back(OrigChain.getOperand(i));
 383   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 384   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 385                              Load.getOperand(1), Load.getOperand(2));
 386   Ops.clear();
 387   Ops.push_back(SDValue(Load.getNode(), 1));
 388   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 389     Ops.push_back(Call.getOperand(i));
 390   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 391 }
 392
 393 /// isCalleeLoad - Return true if call address is a load and it can be
 394 /// moved below CALLSEQ_START and the chains leading up to the call.
 395 /// Return the CALLSEQ_START by reference as a second output.
 396 /// In the case of a tail call, there isn't a callseq node between the call
 397 /// chain and the load.
 398 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 399   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 400     return false;
 401   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 402   if (!LD ||
 403       LD->isVolatile() ||
 404       LD->getAddressingMode() != ISD::UNINDEXED ||
 405       LD->getExtensionType() != ISD::NON_EXTLOAD)
 406     return false;
 407
 408   // Now let's find the callseq_start.
 409   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 410     if (!Chain.hasOneUse())
 411       return false;
 412     Chain = Chain.getOperand(0);
 413   }
 414
 415   if (!Chain.getNumOperands())
 416     return false;
 417   if (Chain.getOperand(0).getNode() == Callee.getNode())
 418     return true;
 419   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 420       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 421       Callee.getValue(1).hasOneUse())
 422     return true;
 423   return false;
 424 }
 425
 426 void X86DAGToDAGISel::PreprocessISelDAG() {
 427   // OptForSize is used in pattern predicates that isel is matching.
 428   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 429
 430   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 431        E = CurDAG->allnodes_end(); I != E; ) {
 432     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 433
 434     if (OptLevel != CodeGenOpt::None &&
 435         (N->getOpcode() == X86ISD::CALL ||
 436          N->getOpcode() == X86ISD::TC_RETURN)) {
 437       /// Also try moving call address load from outside callseq_start to just
 438       /// before the call to allow it to be folded.
 439       ///
 440       ///     [Load chain]
 441       ///         ^
 442       ///         |
 443       ///       [Load]
 444       ///       ^    ^
 445       ///       |    |
 446       ///      /      \--
 447       ///     /          |
 448       ///[CALLSEQ_START] |
 449       ///     ^          |
 450       ///     |          |
 451       /// [LOAD/C2Reg]   |
 452       ///     |          |
 453       ///      \        /
 454       ///       \      /
 455       ///       [CALL]
 456       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 457       SDValue Chain = N->getOperand(0);
 458       SDValue Load  = N->getOperand(1);
 459       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 460         continue;
 461       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 462       ++NumLoadMoved;
 463       continue;
 464     }
 465
 466     // Lower fpround and fpextend nodes that target the FP stack to be store and
 467     // load to the stack.  This is a gross hack.  We would like to simply mark
 468     // these as being illegal, but when we do that, legalize produces these when
 469     // it expands calls, then expands these in the same legalize pass.  We would
 470     // like dag combine to be able to hack on these between the call expansion
 471     // and the node legalization.  As such this pass basically does "really
 472     // late" legalization of these inline with the X86 isel pass.
 473     // FIXME: This should only happen when not compiled with -O0.
 474     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 475       continue;
 476
 477     EVT SrcVT = N->getOperand(0).getValueType();
 478     EVT DstVT = N->getValueType(0);
 479
 480     // If any of the sources are vectors, no fp stack involved.
 481     if (SrcVT.isVector() || DstVT.isVector())
 482       continue;
 483
 484     // If the source and destination are SSE registers, then this is a legal
 485     // conversion that should not be lowered.
 486     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 487     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 488     if (SrcIsSSE && DstIsSSE)
 489       continue;
 490
 491     if (!SrcIsSSE && !DstIsSSE) {
 492       // If this is an FPStack extension, it is a noop.
 493       if (N->getOpcode() == ISD::FP_EXTEND)
 494         continue;
 495       // If this is a value-preserving FPStack truncation, it is a noop.
 496       if (N->getConstantOperandVal(1))
 497         continue;
 498     }
 499
 500     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 501     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 502     // operations.  Based on this, decide what we want to do.
 503     EVT MemVT;
 504     if (N->getOpcode() == ISD::FP_ROUND)
 505       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 506     else
 507       MemVT = SrcIsSSE ? SrcVT : DstVT;
 508
 509     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 510     DebugLoc dl = N->getDebugLoc();
 511
 512     // FIXME: optimize the case where the src/dest is a load or store?
 513     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 514                                           N->getOperand(0),
 515                                           MemTmp, MachinePointerInfo(), MemVT,
 516                                           false, false, 0);
 517     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 518                                         MachinePointerInfo(),
 519                                         MemVT, false, false, 0);
 520
 521     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 522     // extload we created.  This will cause general havok on the dag because
 523     // anything below the conversion could be folded into other existing nodes.
 524     // To avoid invalidating 'I', back it up to the convert node.
 525     --I;
 526     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 527
 528     // Now that we did that, the node is dead.  Increment the iterator to the
 529     // next node to process, then delete N.
 530     ++I;
 531     CurDAG->DeleteNode(N);
 532   }
 533 }
 534
 535
 536 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 537 /// the main function.
 538 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 539                                              MachineFrameInfo *MFI) {
 540   const TargetInstrInfo *TII = TM.getInstrInfo();
 541   if (Subtarget->isTargetCygMing()) {
 542     unsigned CallOp =
 543       Subtarget->is64Bit() ? X86::WINCALL64pcrel32 : X86::CALLpcrel32;
 544     BuildMI(BB, DebugLoc(),
 545             TII->get(CallOp)).addExternalSymbol("__main");
 546   }
 547 }
 548
 549 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 550   // If this is main, emit special code for main.
 551   if (const Function *Fn = MF->getFunction())
 552     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 553       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 554 }
 555
 556 static bool isDispSafeForFrameIndex(int64_t Val) {
 557   // On 64-bit platforms, we can run into an issue where a frame index
 558   // includes a displacement that, when added to the explicit displacement,
 559   // will overflow the displacement field. Assuming that the frame index
 560   // displacement fits into a 31-bit integer  (which is only slightly more
 561   // aggressive than the current fundamental assumption that it fits into
 562   // a 32-bit integer), a 31-bit disp should always be safe.
 563   return isInt<31>(Val);
 564 }
 565
 566 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 567                                             X86ISelAddressMode &AM) {
 568   int64_t Val = AM.Disp + Offset;
 569   CodeModel::Model M = TM.getCodeModel();
 570   if (Subtarget->is64Bit()) {
 571     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 572                                            AM.hasSymbolicDisplacement()))
 573       return true;
 574     // In addition to the checks required for a register base, check that
 575     // we do not try to use an unsafe Disp with a frame index.
 576     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 577         !isDispSafeForFrameIndex(Val))
 578       return true;
 579   }
 580   AM.Disp = Val;
 581   return false;
 582
 583 }
 584
 585 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 586   SDValue Address = N->getOperand(1);
 587
 588   // load gs:0 -> GS segment register.
 589   // load fs:0 -> FS segment register.
 590   //
 591   // This optimization is valid because the GNU TLS model defines that
 592   // gs:0 (or fs:0 on X86-64) contains its own address.
 593   // For more information see http://people.redhat.com/drepper/tls.pdf
 594   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 595     if (C->getSExtValue() == 0 && AM.Segment.getNode() == 0 &&
 596         Subtarget->isTargetELF())
 597       switch (N->getPointerInfo().getAddrSpace()) {
 598       case 256:
 599         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 600         return false;
 601       case 257:
 602         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 603         return false;
 604       }
 605
 606   return true;
 607 }
 608
 609 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 610 /// into an addressing mode.  These wrap things that will resolve down into a
 611 /// symbol reference.  If no match is possible, this returns true, otherwise it
 612 /// returns false.
 613 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 614   // If the addressing mode already has a symbol as the displacement, we can
 615   // never match another symbol.
 616   if (AM.hasSymbolicDisplacement())
 617     return true;
 618
 619   SDValue N0 = N.getOperand(0);
 620   CodeModel::Model M = TM.getCodeModel();
 621
 622   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 623   // folding because RIP is preferable to non-RIP accesses.
 624   if (Subtarget->is64Bit() &&
 625       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 626       // they cannot be folded into immediate fields.
 627       // FIXME: This can be improved for kernel and other models?
 628       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 629       // Base and index reg must be 0 in order to use %rip as base and lowering
 630       // must allow RIP.
 631       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 632     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 633       X86ISelAddressMode Backup = AM;
 634       AM.GV = G->getGlobal();
 635       AM.SymbolFlags = G->getTargetFlags();
 636       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 637         AM = Backup;
 638         return true;
 639       }
 640     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 641       X86ISelAddressMode Backup = AM;
 642       AM.CP = CP->getConstVal();
 643       AM.Align = CP->getAlignment();
 644       AM.SymbolFlags = CP->getTargetFlags();
 645       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 646         AM = Backup;
 647         return true;
 648       }
 649     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 650       AM.ES = S->getSymbol();
 651       AM.SymbolFlags = S->getTargetFlags();
 652     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 653       AM.JT = J->getIndex();
 654       AM.SymbolFlags = J->getTargetFlags();
 655     } else {
 656       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 657       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 658     }
 659
 660     if (N.getOpcode() == X86ISD::WrapperRIP)
 661       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 662     return false;
 663   }
 664
 665   // Handle the case when globals fit in our immediate field: This is true for
 666   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 667   // mode, this results in a non-RIP-relative computation.
 668   if (!Subtarget->is64Bit() ||
 669       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 670        TM.getRelocationModel() == Reloc::Static)) {
 671     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 672       AM.GV = G->getGlobal();
 673       AM.Disp += G->getOffset();
 674       AM.SymbolFlags = G->getTargetFlags();
 675     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 676       AM.CP = CP->getConstVal();
 677       AM.Align = CP->getAlignment();
 678       AM.Disp += CP->getOffset();
 679       AM.SymbolFlags = CP->getTargetFlags();
 680     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 681       AM.ES = S->getSymbol();
 682       AM.SymbolFlags = S->getTargetFlags();
 683     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 684       AM.JT = J->getIndex();
 685       AM.SymbolFlags = J->getTargetFlags();
 686     } else {
 687       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 688       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 689     }
 690     return false;
 691   }
 692
 693   return true;
 694 }
 695
 696 /// MatchAddress - Add the specified node to the specified addressing mode,
 697 /// returning true if it cannot be done.  This just pattern matches for the
 698 /// addressing mode.
 699 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 700   if (MatchAddressRecursively(N, AM, 0))
 701     return true;
 702
 703   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 704   // a smaller encoding and avoids a scaled-index.
 705   if (AM.Scale == 2 &&
 706       AM.BaseType == X86ISelAddressMode::RegBase &&
 707       AM.Base_Reg.getNode() == 0) {
 708     AM.Base_Reg = AM.IndexReg;
 709     AM.Scale = 1;
 710   }
 711
 712   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 713   // because it has a smaller encoding.
 714   // TODO: Which other code models can use this?
 715   if (TM.getCodeModel() == CodeModel::Small &&
 716       Subtarget->is64Bit() &&
 717       AM.Scale == 1 &&
 718       AM.BaseType == X86ISelAddressMode::RegBase &&
 719       AM.Base_Reg.getNode() == 0 &&
 720       AM.IndexReg.getNode() == 0 &&
 721       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 722       AM.hasSymbolicDisplacement())
 723     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 724
 725   return false;
 726 }
 727
 728 // Insert a node into the DAG at least before the Pos node's position. This
 729 // will reposition the node as needed, and will assign it a node ID that is <=
 730 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 731 // IDs! The selection DAG must no longer depend on their uniqueness when this
 732 // is used.
 733 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 734   if (N.getNode()->getNodeId() == -1 ||
 735       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 736     DAG.RepositionNode(Pos.getNode(), N.getNode());
 737     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 738   }
 739 }
 740
 741 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 742 // allows us to convert the shift and and into an h-register extract and
 743 // a scaled index. Returns false if the simplification is performed.
 744 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 745                                       uint64_t Mask,
 746                                       SDValue Shift, SDValue X,
 747                                       X86ISelAddressMode &AM) {
 748   if (Shift.getOpcode() != ISD::SRL ||
 749       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 750       !Shift.hasOneUse())
 751     return true;
 752
 753   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 754   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 755       Mask != (0xffu << ScaleLog))
 756     return true;
 757
 758   EVT VT = N.getValueType();
 759   DebugLoc DL = N.getDebugLoc();
 760   SDValue Eight = DAG.getConstant(8, MVT::i8);
 761   SDValue NewMask = DAG.getConstant(0xff, VT);
 762   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 763   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 764   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 765   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 766
 767   // Insert the new nodes into the topological ordering.
 768   InsertDAGNode(DAG, X, Eight);
 769   InsertDAGNode(DAG, X, NewMask);
 770   InsertDAGNode(DAG, Shift, Srl);
 771   InsertDAGNode(DAG, N, And);
 772   InsertDAGNode(DAG, X, ShlCount);
 773   InsertDAGNode(DAG, N, Shl);
 774   DAG.ReplaceAllUsesWith(N, Shl);
 775   AM.IndexReg = And;
 776   AM.Scale = (1 << ScaleLog);
 777   return false;
 778 }
 779
 780 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 781 // allows us to fold the shift into this addressing mode. Returns false if the
 782 // transform succeeded.
 783 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 784                                         uint64_t Mask,
 785                                         SDValue Shift, SDValue X,
 786                                         X86ISelAddressMode &AM) {
 787   if (Shift.getOpcode() != ISD::SHL ||
 788       !isa<ConstantSDNode>(Shift.getOperand(1)))
 789     return true;
 790
 791   // Not likely to be profitable if either the AND or SHIFT node has more
 792   // than one use (unless all uses are for address computation). Besides,
 793   // isel mechanism requires their node ids to be reused.
 794   if (!N.hasOneUse() || !Shift.hasOneUse())
 795     return true;
 796
 797   // Verify that the shift amount is something we can fold.
 798   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 799   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 800     return true;
 801
 802   EVT VT = N.getValueType();
 803   DebugLoc DL = N.getDebugLoc();
 804   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 805   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 806   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 807
 808   // Insert the new nodes into the topological ordering.
 809   InsertDAGNode(DAG, X, NewMask);
 810   InsertDAGNode(DAG, Shift, NewAnd);
 811   InsertDAGNode(DAG, N, NewShift);
 812   DAG.ReplaceAllUsesWith(N, NewShift);
 813
 814   AM.Scale = 1 << ShiftAmt;
 815   AM.IndexReg = NewAnd;
 816   return false;
 817 }
 818
 819 // Implement some heroics to detect shifts of masked values where the mask can
 820 // be replaced by extending the shift and undoing that in the addressing mode
 821 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 822 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 823 // the addressing mode. This results in code such as:
 824 //
 825 //   int f(short *y, int *lookup_table) {
 826 //     ...
 827 //     return *y + lookup_table[*y >> 11];
 828 //   }
 829 //
 830 // Turning into:
 831 //   movzwl (%rdi), %eax
 832 //   movl %eax, %ecx
 833 //   shrl $11, %ecx
 834 //   addl (%rsi,%rcx,4), %eax
 835 //
 836 // Instead of:
 837 //   movzwl (%rdi), %eax
 838 //   movl %eax, %ecx
 839 //   shrl $9, %ecx
 840 //   andl $124, %rcx
 841 //   addl (%rsi,%rcx), %eax
 842 //
 843 // Note that this function assumes the mask is provided as a mask *after* the
 844 // value is shifted. The input chain may or may not match that, but computing
 845 // such a mask is trivial.
 846 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 847                                     uint64_t Mask,
 848                                     SDValue Shift, SDValue X,
 849                                     X86ISelAddressMode &AM) {
 850   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 851       !isa<ConstantSDNode>(Shift.getOperand(1)))
 852     return true;
 853
 854   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 855   unsigned MaskLZ = CountLeadingZeros_64(Mask);
 856   unsigned MaskTZ = CountTrailingZeros_64(Mask);
 857
 858   // The amount of shift we're trying to fit into the addressing mode is taken
 859   // from the trailing zeros of the mask.
 860   unsigned AMShiftAmt = MaskTZ;
 861
 862   // There is nothing we can do here unless the mask is removing some bits.
 863   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 864   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 865
 866   // We also need to ensure that mask is a continuous run of bits.
 867   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 868
 869   // Scale the leading zero count down based on the actual size of the value.
 870   // Also scale it down based on the size of the shift.
 871   MaskLZ -= (64 - X.getValueSizeInBits()) + ShiftAmt;
 872
 873   // The final check is to ensure that any masked out high bits of X are
 874   // already known to be zero. Otherwise, the mask has a semantic impact
 875   // other than masking out a couple of low bits. Unfortunately, because of
 876   // the mask, zero extensions will be removed from operands in some cases.
 877   // This code works extra hard to look through extensions because we can
 878   // replace them with zero extensions cheaply if necessary.
 879   bool ReplacingAnyExtend = false;
 880   if (X.getOpcode() == ISD::ANY_EXTEND) {
 881     unsigned ExtendBits =
 882       X.getValueSizeInBits() - X.getOperand(0).getValueSizeInBits();
 883     // Assume that we'll replace the any-extend with a zero-extend, and
 884     // narrow the search to the extended value.
 885     X = X.getOperand(0);
 886     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 887     ReplacingAnyExtend = true;
 888   }
 889   APInt MaskedHighBits = APInt::getHighBitsSet(X.getValueSizeInBits(),
 890                                                MaskLZ);
 891   APInt KnownZero, KnownOne;
 892   DAG.ComputeMaskedBits(X, MaskedHighBits, KnownZero, KnownOne);
 893   if (MaskedHighBits != KnownZero) return true;
 894
 895   // We've identified a pattern that can be transformed into a single shift
 896   // and an addressing mode. Make it so.
 897   EVT VT = N.getValueType();
 898   if (ReplacingAnyExtend) {
 899     assert(X.getValueType() != VT);
 900     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 901     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, X.getDebugLoc(), VT, X);
 902     InsertDAGNode(DAG, N, NewX);
 903     X = NewX;
 904   }
 905   DebugLoc DL = N.getDebugLoc();
 906   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 907   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 908   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 909   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 910   InsertDAGNode(DAG, N, NewSRLAmt);
 911   InsertDAGNode(DAG, N, NewSRL);
 912   InsertDAGNode(DAG, N, NewSHLAmt);
 913   InsertDAGNode(DAG, N, NewSHL);
 914   DAG.ReplaceAllUsesWith(N, NewSHL);
 915
 916   AM.Scale = 1 << AMShiftAmt;
 917   AM.IndexReg = NewSRL;
 918   return false;
 919 }
 920
 921 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 922                                               unsigned Depth) {
 923   DebugLoc dl = N.getDebugLoc();
 924   DEBUG({
 925       dbgs() << "MatchAddress: ";
 926       AM.dump();
 927     });
 928   // Limit recursion.
 929   if (Depth > 5)
 930     return MatchAddressBase(N, AM);
 931
 932   // If this is already a %rip relative address, we can only merge immediates
 933   // into it.  Instead of handling this in every case, we handle it here.
 934   // RIP relative addressing: %rip + 32-bit displacement!
 935   if (AM.isRIPRelative()) {
 936     // FIXME: JumpTable and ExternalSymbol address currently don't like
 937     // displacements.  It isn't very important, but this should be fixed for
 938     // consistency.
 939     if (!AM.ES && AM.JT != -1) return true;
 940
 941     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 942       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 943         return false;
 944     return true;
 945   }
 946
 947   switch (N.getOpcode()) {
 948   default: break;
 949   case ISD::Constant: {
 950     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 951     if (!FoldOffsetIntoAddress(Val, AM))
 952       return false;
 953     break;
 954   }
 955
 956   case X86ISD::Wrapper:
 957   case X86ISD::WrapperRIP:
 958     if (!MatchWrapper(N, AM))
 959       return false;
 960     break;
 961
 962   case ISD::LOAD:
 963     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
 964       return false;
 965     break;
 966
 967   case ISD::FrameIndex:
 968     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 969         AM.Base_Reg.getNode() == 0 &&
 970         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
 971       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 972       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 973       return false;
 974     }
 975     break;
 976
 977   case ISD::SHL:
 978     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 979       break;
 980
 981     if (ConstantSDNode
 982           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 983       unsigned Val = CN->getZExtValue();
 984       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 985       // that the base operand remains free for further matching. If
 986       // the base doesn't end up getting used, a post-processing step
 987       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 988       if (Val == 1 || Val == 2 || Val == 3) {
 989         AM.Scale = 1 << Val;
 990         SDValue ShVal = N.getNode()->getOperand(0);
 991
 992         // Okay, we know that we have a scale by now.  However, if the scaled
 993         // value is an add of something and a constant, we can fold the
 994         // constant into the disp field here.
 995         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
 996           AM.IndexReg = ShVal.getNode()->getOperand(0);
 997           ConstantSDNode *AddVal =
 998             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 999           uint64_t Disp = AddVal->getSExtValue() << Val;
1000           if (!FoldOffsetIntoAddress(Disp, AM))
1001             return false;
1002         }
1003
1004         AM.IndexReg = ShVal;
1005         return false;
1006       }
1007     break;
1008     }
1009
1010   case ISD::SRL: {
1011     // Scale must not be used already.
1012     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1013
1014     SDValue And = N.getOperand(0);
1015     if (And.getOpcode() != ISD::AND) break;
1016     SDValue X = And.getOperand(0);
1017
1018     // We only handle up to 64-bit values here as those are what matter for
1019     // addressing mode optimizations.
1020     if (X.getValueSizeInBits() > 64) break;
1021
1022     // The mask used for the transform is expected to be post-shift, but we
1023     // found the shift first so just apply the shift to the mask before passing
1024     // it down.
1025     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1026         !isa<ConstantSDNode>(And.getOperand(1)))
1027       break;
1028     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1029
1030     // Try to fold the mask and shift into the scale, and return false if we
1031     // succeed.
1032     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1033       return false;
1034     break;
1035   }
1036
1037   case ISD::SMUL_LOHI:
1038   case ISD::UMUL_LOHI:
1039     // A mul_lohi where we need the low part can be folded as a plain multiply.
1040     if (N.getResNo() != 0) break;
1041     // FALL THROUGH
1042   case ISD::MUL:
1043   case X86ISD::MUL_IMM:
1044     // X*[3,5,9] -> X+X*[2,4,8]
1045     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1046         AM.Base_Reg.getNode() == 0 &&
1047         AM.IndexReg.getNode() == 0) {
1048       if (ConstantSDNode
1049             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1050         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1051             CN->getZExtValue() == 9) {
1052           AM.Scale = unsigned(CN->getZExtValue())-1;
1053
1054           SDValue MulVal = N.getNode()->getOperand(0);
1055           SDValue Reg;
1056
1057           // Okay, we know that we have a scale by now.  However, if the scaled
1058           // value is an add of something and a constant, we can fold the
1059           // constant into the disp field here.
1060           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1061               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1062             Reg = MulVal.getNode()->getOperand(0);
1063             ConstantSDNode *AddVal =
1064               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1065             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1066             if (FoldOffsetIntoAddress(Disp, AM))
1067               Reg = N.getNode()->getOperand(0);
1068           } else {
1069             Reg = N.getNode()->getOperand(0);
1070           }
1071
1072           AM.IndexReg = AM.Base_Reg = Reg;
1073           return false;
1074         }
1075     }
1076     break;
1077
1078   case ISD::SUB: {
1079     // Given A-B, if A can be completely folded into the address and
1080     // the index field with the index field unused, use -B as the index.
1081     // This is a win if a has multiple parts that can be folded into
1082     // the address. Also, this saves a mov if the base register has
1083     // other uses, since it avoids a two-address sub instruction, however
1084     // it costs an additional mov if the index register has other uses.
1085
1086     // Add an artificial use to this node so that we can keep track of
1087     // it if it gets CSE'd with a different node.
1088     HandleSDNode Handle(N);
1089
1090     // Test if the LHS of the sub can be folded.
1091     X86ISelAddressMode Backup = AM;
1092     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1093       AM = Backup;
1094       break;
1095     }
1096     // Test if the index field is free for use.
1097     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1098       AM = Backup;
1099       break;
1100     }
1101
1102     int Cost = 0;
1103     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1104     // If the RHS involves a register with multiple uses, this
1105     // transformation incurs an extra mov, due to the neg instruction
1106     // clobbering its operand.
1107     if (!RHS.getNode()->hasOneUse() ||
1108         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1109         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1110         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1111         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1112          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1113       ++Cost;
1114     // If the base is a register with multiple uses, this
1115     // transformation may save a mov.
1116     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1117          AM.Base_Reg.getNode() &&
1118          !AM.Base_Reg.getNode()->hasOneUse()) ||
1119         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1120       --Cost;
1121     // If the folded LHS was interesting, this transformation saves
1122     // address arithmetic.
1123     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1124         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1125         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1126       --Cost;
1127     // If it doesn't look like it may be an overall win, don't do it.
1128     if (Cost >= 0) {
1129       AM = Backup;
1130       break;
1131     }
1132
1133     // Ok, the transformation is legal and appears profitable. Go for it.
1134     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1135     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1136     AM.IndexReg = Neg;
1137     AM.Scale = 1;
1138
1139     // Insert the new nodes into the topological ordering.
1140     InsertDAGNode(*CurDAG, N, Zero);
1141     InsertDAGNode(*CurDAG, N, Neg);
1142     return false;
1143   }
1144
1145   case ISD::ADD: {
1146     // Add an artificial use to this node so that we can keep track of
1147     // it if it gets CSE'd with a different node.
1148     HandleSDNode Handle(N);
1149
1150     X86ISelAddressMode Backup = AM;
1151     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1152         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1153       return false;
1154     AM = Backup;
1155
1156     // Try again after commuting the operands.
1157     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1158         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1159       return false;
1160     AM = Backup;
1161
1162     // If we couldn't fold both operands into the address at the same time,
1163     // see if we can just put each operand into a register and fold at least
1164     // the add.
1165     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1166         !AM.Base_Reg.getNode() &&
1167         !AM.IndexReg.getNode()) {
1168       N = Handle.getValue();
1169       AM.Base_Reg = N.getOperand(0);
1170       AM.IndexReg = N.getOperand(1);
1171       AM.Scale = 1;
1172       return false;
1173     }
1174     N = Handle.getValue();
1175     break;
1176   }
1177
1178   case ISD::OR:
1179     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1180     if (CurDAG->isBaseWithConstantOffset(N)) {
1181       X86ISelAddressMode Backup = AM;
1182       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1183
1184       // Start with the LHS as an addr mode.
1185       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1186           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1187         return false;
1188       AM = Backup;
1189     }
1190     break;
1191
1192   case ISD::AND: {
1193     // Perform some heroic transforms on an and of a constant-count shift
1194     // with a constant to enable use of the scaled offset field.
1195
1196     // Scale must not be used already.
1197     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1198
1199     SDValue Shift = N.getOperand(0);
1200     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1201     SDValue X = Shift.getOperand(0);
1202
1203     // We only handle up to 64-bit values here as those are what matter for
1204     // addressing mode optimizations.
1205     if (X.getValueSizeInBits() > 64) break;
1206
1207     if (!isa<ConstantSDNode>(N.getOperand(1)))
1208       break;
1209     uint64_t Mask = N.getConstantOperandVal(1);
1210
1211     // Try to fold the mask and shift into an extract and scale.
1212     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1213       return false;
1214
1215     // Try to fold the mask and shift directly into the scale.
1216     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1217       return false;
1218
1219     // Try to swap the mask and shift to place shifts which can be done as
1220     // a scale on the outside of the mask.
1221     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1222       return false;
1223     break;
1224   }
1225   }
1226
1227   return MatchAddressBase(N, AM);
1228 }
1229
1230 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1231 /// specified addressing mode without any further recursion.
1232 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1233   // Is the base register already occupied?
1234   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1235     // If so, check to see if the scale index register is set.
1236     if (AM.IndexReg.getNode() == 0) {
1237       AM.IndexReg = N;
1238       AM.Scale = 1;
1239       return false;
1240     }
1241
1242     // Otherwise, we cannot select it.
1243     return true;
1244   }
1245
1246   // Default, generate it as a register.
1247   AM.BaseType = X86ISelAddressMode::RegBase;
1248   AM.Base_Reg = N;
1249   return false;
1250 }
1251
1252 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1253 /// It returns the operands which make up the maximal addressing mode it can
1254 /// match by reference.
1255 ///
1256 /// Parent is the parent node of the addr operand that is being matched.  It
1257 /// is always a load, store, atomic node, or null.  It is only null when
1258 /// checking memory operands for inline asm nodes.
1259 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1260                                  SDValue &Scale, SDValue &Index,
1261                                  SDValue &Disp, SDValue &Segment) {
1262   X86ISelAddressMode AM;
1263
1264   if (Parent &&
1265       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1266       // that are not a MemSDNode, and thus don't have proper addrspace info.
1267       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1268       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1269       Parent->getOpcode() != X86ISD::TLSCALL) { // Fixme
1270     unsigned AddrSpace =
1271       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1272     // AddrSpace 256 -> GS, 257 -> FS.
1273     if (AddrSpace == 256)
1274       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1275     if (AddrSpace == 257)
1276       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1277   }
1278
1279   if (MatchAddress(N, AM))
1280     return false;
1281
1282   EVT VT = N.getValueType();
1283   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1284     if (!AM.Base_Reg.getNode())
1285       AM.Base_Reg = CurDAG->getRegister(0, VT);
1286   }
1287
1288   if (!AM.IndexReg.getNode())
1289     AM.IndexReg = CurDAG->getRegister(0, VT);
1290
1291   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1292   return true;
1293 }
1294
1295 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1296 /// match a load whose top elements are either undef or zeros.  The load flavor
1297 /// is derived from the type of N, which is either v4f32 or v2f64.
1298 ///
1299 /// We also return:
1300 ///   PatternChainNode: this is the matched node that has a chain input and
1301 ///   output.
1302 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1303                                           SDValue N, SDValue &Base,
1304                                           SDValue &Scale, SDValue &Index,
1305                                           SDValue &Disp, SDValue &Segment,
1306                                           SDValue &PatternNodeWithChain) {
1307   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1308     PatternNodeWithChain = N.getOperand(0);
1309     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1310         PatternNodeWithChain.hasOneUse() &&
1311         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1312         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1313       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1314       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1315         return false;
1316       return true;
1317     }
1318   }
1319
1320   // Also handle the case where we explicitly require zeros in the top
1321   // elements.  This is a vector shuffle from the zero vector.
1322   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1323       // Check to see if the top elements are all zeros (or bitcast of zeros).
1324       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1325       N.getOperand(0).getNode()->hasOneUse() &&
1326       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1327       N.getOperand(0).getOperand(0).hasOneUse() &&
1328       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1329       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1330     // Okay, this is a zero extending load.  Fold it.
1331     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1332     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1333       return false;
1334     PatternNodeWithChain = SDValue(LD, 0);
1335     return true;
1336   }
1337   return false;
1338 }
1339
1340
1341 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1342 /// mode it matches can be cost effectively emitted as an LEA instruction.
1343 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1344                                     SDValue &Base, SDValue &Scale,
1345                                     SDValue &Index, SDValue &Disp,
1346                                     SDValue &Segment) {
1347   X86ISelAddressMode AM;
1348
1349   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1350   // segments.
1351   SDValue Copy = AM.Segment;
1352   SDValue T = CurDAG->getRegister(0, MVT::i32);
1353   AM.Segment = T;
1354   if (MatchAddress(N, AM))
1355     return false;
1356   assert (T == AM.Segment);
1357   AM.Segment = Copy;
1358
1359   EVT VT = N.getValueType();
1360   unsigned Complexity = 0;
1361   if (AM.BaseType == X86ISelAddressMode::RegBase)
1362     if (AM.Base_Reg.getNode())
1363       Complexity = 1;
1364     else
1365       AM.Base_Reg = CurDAG->getRegister(0, VT);
1366   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1367     Complexity = 4;
1368
1369   if (AM.IndexReg.getNode())
1370     Complexity++;
1371   else
1372     AM.IndexReg = CurDAG->getRegister(0, VT);
1373
1374   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1375   // a simple shift.
1376   if (AM.Scale > 1)
1377     Complexity++;
1378
1379   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1380   // to a LEA. This is determined with some expermentation but is by no means
1381   // optimal (especially for code size consideration). LEA is nice because of
1382   // its three-address nature. Tweak the cost function again when we can run
1383   // convertToThreeAddress() at register allocation time.
1384   if (AM.hasSymbolicDisplacement()) {
1385     // For X86-64, we should always use lea to materialize RIP relative
1386     // addresses.
1387     if (Subtarget->is64Bit())
1388       Complexity = 4;
1389     else
1390       Complexity += 2;
1391   }
1392
1393   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1394     Complexity++;
1395
1396   // If it isn't worth using an LEA, reject it.
1397   if (Complexity <= 2)
1398     return false;
1399
1400   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1401   return true;
1402 }
1403
1404 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1405 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1406                                         SDValue &Scale, SDValue &Index,
1407                                         SDValue &Disp, SDValue &Segment) {
1408   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1409   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1410
1411   X86ISelAddressMode AM;
1412   AM.GV = GA->getGlobal();
1413   AM.Disp += GA->getOffset();
1414   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1415   AM.SymbolFlags = GA->getTargetFlags();
1416
1417   if (N.getValueType() == MVT::i32) {
1418     AM.Scale = 1;
1419     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1420   } else {
1421     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1422   }
1423
1424   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1425   return true;
1426 }
1427
1428
1429 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1430                                   SDValue &Base, SDValue &Scale,
1431                                   SDValue &Index, SDValue &Disp,
1432                                   SDValue &Segment) {
1433   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1434       !IsProfitableToFold(N, P, P) ||
1435       !IsLegalToFold(N, P, P, OptLevel))
1436     return false;
1437
1438   return SelectAddr(N.getNode(),
1439                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1440 }
1441
1442 /// getGlobalBaseReg - Return an SDNode that returns the value of
1443 /// the global base register. Output instructions required to
1444 /// initialize the global base register, if necessary.
1445 ///
1446 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1447   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1448   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1449 }
1450
1451 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1452   SDValue Chain = Node->getOperand(0);
1453   SDValue In1 = Node->getOperand(1);
1454   SDValue In2L = Node->getOperand(2);
1455   SDValue In2H = Node->getOperand(3);
1456   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1457   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1458     return NULL;
1459   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1460   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1461   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1462   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1463                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1464                                            array_lengthof(Ops));
1465   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1466   return ResNode;
1467 }
1468
1469 // FIXME: Figure out some way to unify this with the 'or' and other code
1470 // below.
1471 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1472   if (Node->hasAnyUseOfValue(0))
1473     return 0;
1474
1475   // Optimize common patterns for __sync_add_and_fetch and
1476   // __sync_sub_and_fetch where the result is not used. This allows us
1477   // to use "lock" version of add, sub, inc, dec instructions.
1478   // FIXME: Do not use special instructions but instead add the "lock"
1479   // prefix to the target node somehow. The extra information will then be
1480   // transferred to machine instruction and it denotes the prefix.
1481   SDValue Chain = Node->getOperand(0);
1482   SDValue Ptr = Node->getOperand(1);
1483   SDValue Val = Node->getOperand(2);
1484   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1485   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1486     return 0;
1487
1488   bool isInc = false, isDec = false, isSub = false, isCN = false;
1489   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1490   if (CN && CN->getSExtValue() == (int32_t)CN->getSExtValue()) {
1491     isCN = true;
1492     int64_t CNVal = CN->getSExtValue();
1493     if (CNVal == 1)
1494       isInc = true;
1495     else if (CNVal == -1)
1496       isDec = true;
1497     else if (CNVal >= 0)
1498       Val = CurDAG->getTargetConstant(CNVal, NVT);
1499     else {
1500       isSub = true;
1501       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1502     }
1503   } else if (Val.hasOneUse() &&
1504              Val.getOpcode() == ISD::SUB &&
1505              X86::isZeroNode(Val.getOperand(0))) {
1506     isSub = true;
1507     Val = Val.getOperand(1);
1508   }
1509
1510   DebugLoc dl = Node->getDebugLoc();
1511   unsigned Opc = 0;
1512   switch (NVT.getSimpleVT().SimpleTy) {
1513   default: return 0;
1514   case MVT::i8:
1515     if (isInc)
1516       Opc = X86::LOCK_INC8m;
1517     else if (isDec)
1518       Opc = X86::LOCK_DEC8m;
1519     else if (isSub) {
1520       if (isCN)
1521         Opc = X86::LOCK_SUB8mi;
1522       else
1523         Opc = X86::LOCK_SUB8mr;
1524     } else {
1525       if (isCN)
1526         Opc = X86::LOCK_ADD8mi;
1527       else
1528         Opc = X86::LOCK_ADD8mr;
1529     }
1530     break;
1531   case MVT::i16:
1532     if (isInc)
1533       Opc = X86::LOCK_INC16m;
1534     else if (isDec)
1535       Opc = X86::LOCK_DEC16m;
1536     else if (isSub) {
1537       if (isCN) {
1538         if (immSext8(Val.getNode()))
1539           Opc = X86::LOCK_SUB16mi8;
1540         else
1541           Opc = X86::LOCK_SUB16mi;
1542       } else
1543         Opc = X86::LOCK_SUB16mr;
1544     } else {
1545       if (isCN) {
1546         if (immSext8(Val.getNode()))
1547           Opc = X86::LOCK_ADD16mi8;
1548         else
1549           Opc = X86::LOCK_ADD16mi;
1550       } else
1551         Opc = X86::LOCK_ADD16mr;
1552     }
1553     break;
1554   case MVT::i32:
1555     if (isInc)
1556       Opc = X86::LOCK_INC32m;
1557     else if (isDec)
1558       Opc = X86::LOCK_DEC32m;
1559     else if (isSub) {
1560       if (isCN) {
1561         if (immSext8(Val.getNode()))
1562           Opc = X86::LOCK_SUB32mi8;
1563         else
1564           Opc = X86::LOCK_SUB32mi;
1565       } else
1566         Opc = X86::LOCK_SUB32mr;
1567     } else {
1568       if (isCN) {
1569         if (immSext8(Val.getNode()))
1570           Opc = X86::LOCK_ADD32mi8;
1571         else
1572           Opc = X86::LOCK_ADD32mi;
1573       } else
1574         Opc = X86::LOCK_ADD32mr;
1575     }
1576     break;
1577   case MVT::i64:
1578     if (isInc)
1579       Opc = X86::LOCK_INC64m;
1580     else if (isDec)
1581       Opc = X86::LOCK_DEC64m;
1582     else if (isSub) {
1583       Opc = X86::LOCK_SUB64mr;
1584       if (isCN) {
1585         if (immSext8(Val.getNode()))
1586           Opc = X86::LOCK_SUB64mi8;
1587         else if (i64immSExt32(Val.getNode()))
1588           Opc = X86::LOCK_SUB64mi32;
1589       }
1590     } else {
1591       Opc = X86::LOCK_ADD64mr;
1592       if (isCN) {
1593         if (immSext8(Val.getNode()))
1594           Opc = X86::LOCK_ADD64mi8;
1595         else if (i64immSExt32(Val.getNode()))
1596           Opc = X86::LOCK_ADD64mi32;
1597       }
1598     }
1599     break;
1600   }
1601
1602   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1603                                                  dl, NVT), 0);
1604   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1605   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1606   if (isInc || isDec) {
1607     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1608     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1609     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1610     SDValue RetVals[] = { Undef, Ret };
1611     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1612   } else {
1613     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1614     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1615     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1616     SDValue RetVals[] = { Undef, Ret };
1617     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1618   }
1619 }
1620
1621 enum AtomicOpc {
1622   OR,
1623   AND,
1624   XOR,
1625   AtomicOpcEnd
1626 };
1627
1628 enum AtomicSz {
1629   ConstantI8,
1630   I8,
1631   SextConstantI16,
1632   ConstantI16,
1633   I16,
1634   SextConstantI32,
1635   ConstantI32,
1636   I32,
1637   SextConstantI64,
1638   ConstantI64,
1639   I64,
1640   AtomicSzEnd
1641 };
1642
1643 static const unsigned int AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1644   {
1645     X86::LOCK_OR8mi,
1646     X86::LOCK_OR8mr,
1647     X86::LOCK_OR16mi8,
1648     X86::LOCK_OR16mi,
1649     X86::LOCK_OR16mr,
1650     X86::LOCK_OR32mi8,
1651     X86::LOCK_OR32mi,
1652     X86::LOCK_OR32mr,
1653     X86::LOCK_OR64mi8,
1654     X86::LOCK_OR64mi32,
1655     X86::LOCK_OR64mr
1656   },
1657   {
1658     X86::LOCK_AND8mi,
1659     X86::LOCK_AND8mr,
1660     X86::LOCK_AND16mi8,
1661     X86::LOCK_AND16mi,
1662     X86::LOCK_AND16mr,
1663     X86::LOCK_AND32mi8,
1664     X86::LOCK_AND32mi,
1665     X86::LOCK_AND32mr,
1666     X86::LOCK_AND64mi8,
1667     X86::LOCK_AND64mi32,
1668     X86::LOCK_AND64mr
1669   },
1670   {
1671     X86::LOCK_XOR8mi,
1672     X86::LOCK_XOR8mr,
1673     X86::LOCK_XOR16mi8,
1674     X86::LOCK_XOR16mi,
1675     X86::LOCK_XOR16mr,
1676     X86::LOCK_XOR32mi8,
1677     X86::LOCK_XOR32mi,
1678     X86::LOCK_XOR32mr,
1679     X86::LOCK_XOR64mi8,
1680     X86::LOCK_XOR64mi32,
1681     X86::LOCK_XOR64mr
1682   }
1683 };
1684
1685 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, EVT NVT) {
1686   if (Node->hasAnyUseOfValue(0))
1687     return 0;
1688
1689   // Optimize common patterns for __sync_or_and_fetch and similar arith
1690   // operations where the result is not used. This allows us to use the "lock"
1691   // version of the arithmetic instruction.
1692   // FIXME: Same as for 'add' and 'sub', try to merge those down here.
1693   SDValue Chain = Node->getOperand(0);
1694   SDValue Ptr = Node->getOperand(1);
1695   SDValue Val = Node->getOperand(2);
1696   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1697   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1698     return 0;
1699
1700   // Which index into the table.
1701   enum AtomicOpc Op;
1702   switch (Node->getOpcode()) {
1703     case ISD::ATOMIC_LOAD_OR:
1704       Op = OR;
1705       break;
1706     case ISD::ATOMIC_LOAD_AND:
1707       Op = AND;
1708       break;
1709     case ISD::ATOMIC_LOAD_XOR:
1710       Op = XOR;
1711       break;
1712     default:
1713       return 0;
1714   }
1715
1716   bool isCN = false;
1717   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1718   if (CN && (int32_t)CN->getSExtValue() == CN->getSExtValue()) {
1719     isCN = true;
1720     Val = CurDAG->getTargetConstant(CN->getSExtValue(), NVT);
1721   }
1722
1723   unsigned Opc = 0;
1724   switch (NVT.getSimpleVT().SimpleTy) {
1725     default: return 0;
1726     case MVT::i8:
1727       if (isCN)
1728         Opc = AtomicOpcTbl[Op][ConstantI8];
1729       else
1730         Opc = AtomicOpcTbl[Op][I8];
1731       break;
1732     case MVT::i16:
1733       if (isCN) {
1734         if (immSext8(Val.getNode()))
1735           Opc = AtomicOpcTbl[Op][SextConstantI16];
1736         else
1737           Opc = AtomicOpcTbl[Op][ConstantI16];
1738       } else
1739         Opc = AtomicOpcTbl[Op][I16];
1740       break;
1741     case MVT::i32:
1742       if (isCN) {
1743         if (immSext8(Val.getNode()))
1744           Opc = AtomicOpcTbl[Op][SextConstantI32];
1745         else
1746           Opc = AtomicOpcTbl[Op][ConstantI32];
1747       } else
1748         Opc = AtomicOpcTbl[Op][I32];
1749       break;
1750     case MVT::i64:
1751       Opc = AtomicOpcTbl[Op][I64];
1752       if (isCN) {
1753         if (immSext8(Val.getNode()))
1754           Opc = AtomicOpcTbl[Op][SextConstantI64];
1755         else if (i64immSExt32(Val.getNode()))
1756           Opc = AtomicOpcTbl[Op][ConstantI64];
1757       }
1758       break;
1759   }
1760
1761   assert(Opc != 0 && "Invalid arith lock transform!");
1762
1763   DebugLoc dl = Node->getDebugLoc();
1764   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1765                                                  dl, NVT), 0);
1766   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1767   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1768   SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1769   SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1770   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1771   SDValue RetVals[] = { Undef, Ret };
1772   return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1773 }
1774
1775 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1776 /// any uses which require the SF or OF bits to be accurate.
1777 static bool HasNoSignedComparisonUses(SDNode *N) {
1778   // Examine each user of the node.
1779   for (SDNode::use_iterator UI = N->use_begin(),
1780          UE = N->use_end(); UI != UE; ++UI) {
1781     // Only examine CopyToReg uses.
1782     if (UI->getOpcode() != ISD::CopyToReg)
1783       return false;
1784     // Only examine CopyToReg uses that copy to EFLAGS.
1785     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1786           X86::EFLAGS)
1787       return false;
1788     // Examine each user of the CopyToReg use.
1789     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1790            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1791       // Only examine the Flag result.
1792       if (FlagUI.getUse().getResNo() != 1) continue;
1793       // Anything unusual: assume conservatively.
1794       if (!FlagUI->isMachineOpcode()) return false;
1795       // Examine the opcode of the user.
1796       switch (FlagUI->getMachineOpcode()) {
1797       // These comparisons don't treat the most significant bit specially.
1798       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1799       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1800       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1801       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1802       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1803       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1804       case X86::CMOVA16rr: case X86::CMOVA16rm:
1805       case X86::CMOVA32rr: case X86::CMOVA32rm:
1806       case X86::CMOVA64rr: case X86::CMOVA64rm:
1807       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1808       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1809       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1810       case X86::CMOVB16rr: case X86::CMOVB16rm:
1811       case X86::CMOVB32rr: case X86::CMOVB32rm:
1812       case X86::CMOVB64rr: case X86::CMOVB64rm:
1813       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1814       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1815       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1816       case X86::CMOVE16rr: case X86::CMOVE16rm:
1817       case X86::CMOVE32rr: case X86::CMOVE32rm:
1818       case X86::CMOVE64rr: case X86::CMOVE64rm:
1819       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1820       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1821       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1822       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1823       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1824       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1825       case X86::CMOVP16rr: case X86::CMOVP16rm:
1826       case X86::CMOVP32rr: case X86::CMOVP32rm:
1827       case X86::CMOVP64rr: case X86::CMOVP64rm:
1828         continue;
1829       // Anything else: assume conservatively.
1830       default: return false;
1831       }
1832     }
1833   }
1834   return true;
1835 }
1836
1837 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1838   EVT NVT = Node->getValueType(0);
1839   unsigned Opc, MOpc;
1840   unsigned Opcode = Node->getOpcode();
1841   DebugLoc dl = Node->getDebugLoc();
1842
1843   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1844
1845   if (Node->isMachineOpcode()) {
1846     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1847     return NULL;   // Already selected.
1848   }
1849
1850   switch (Opcode) {
1851   default: break;
1852   case X86ISD::GlobalBaseReg:
1853     return getGlobalBaseReg();
1854
1855   case X86ISD::ATOMOR64_DAG:
1856     return SelectAtomic64(Node, X86::ATOMOR6432);
1857   case X86ISD::ATOMXOR64_DAG:
1858     return SelectAtomic64(Node, X86::ATOMXOR6432);
1859   case X86ISD::ATOMADD64_DAG:
1860     return SelectAtomic64(Node, X86::ATOMADD6432);
1861   case X86ISD::ATOMSUB64_DAG:
1862     return SelectAtomic64(Node, X86::ATOMSUB6432);
1863   case X86ISD::ATOMNAND64_DAG:
1864     return SelectAtomic64(Node, X86::ATOMNAND6432);
1865   case X86ISD::ATOMAND64_DAG:
1866     return SelectAtomic64(Node, X86::ATOMAND6432);
1867   case X86ISD::ATOMSWAP64_DAG:
1868     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1869
1870   case ISD::ATOMIC_LOAD_ADD: {
1871     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1872     if (RetVal)
1873       return RetVal;
1874     break;
1875   }
1876   case ISD::ATOMIC_LOAD_XOR:
1877   case ISD::ATOMIC_LOAD_AND:
1878   case ISD::ATOMIC_LOAD_OR: {
1879     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
1880     if (RetVal)
1881       return RetVal;
1882     break;
1883   }
1884   case ISD::AND:
1885   case ISD::OR:
1886   case ISD::XOR: {
1887     // For operations of the form (x << C1) op C2, check if we can use a smaller
1888     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
1889     SDValue N0 = Node->getOperand(0);
1890     SDValue N1 = Node->getOperand(1);
1891
1892     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
1893       break;
1894
1895     // i8 is unshrinkable, i16 should be promoted to i32.
1896     if (NVT != MVT::i32 && NVT != MVT::i64)
1897       break;
1898
1899     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
1900     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
1901     if (!Cst || !ShlCst)
1902       break;
1903
1904     int64_t Val = Cst->getSExtValue();
1905     uint64_t ShlVal = ShlCst->getZExtValue();
1906
1907     // Make sure that we don't change the operation by removing bits.
1908     // This only matters for OR and XOR, AND is unaffected.
1909     if (Opcode != ISD::AND && ((Val >> ShlVal) << ShlVal) != Val)
1910       break;
1911
1912     unsigned ShlOp, Op = 0;
1913     EVT CstVT = NVT;
1914
1915     // Check the minimum bitwidth for the new constant.
1916     // TODO: AND32ri is the same as AND64ri32 with zext imm.
1917     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
1918     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
1919     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
1920       CstVT = MVT::i8;
1921     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
1922       CstVT = MVT::i32;
1923
1924     // Bail if there is no smaller encoding.
1925     if (NVT == CstVT)
1926       break;
1927
1928     switch (NVT.getSimpleVT().SimpleTy) {
1929     default: llvm_unreachable("Unsupported VT!");
1930     case MVT::i32:
1931       assert(CstVT == MVT::i8);
1932       ShlOp = X86::SHL32ri;
1933
1934       switch (Opcode) {
1935       case ISD::AND: Op = X86::AND32ri8; break;
1936       case ISD::OR:  Op =  X86::OR32ri8; break;
1937       case ISD::XOR: Op = X86::XOR32ri8; break;
1938       }
1939       break;
1940     case MVT::i64:
1941       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
1942       ShlOp = X86::SHL64ri;
1943
1944       switch (Opcode) {
1945       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
1946       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
1947       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
1948       }
1949       break;
1950     }
1951
1952     // Emit the smaller op and the shift.
1953     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
1954     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
1955     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
1956                                 getI8Imm(ShlVal));
1957     break;
1958   }
1959   case X86ISD::UMUL: {
1960     SDValue N0 = Node->getOperand(0);
1961     SDValue N1 = Node->getOperand(1);
1962
1963     unsigned LoReg;
1964     switch (NVT.getSimpleVT().SimpleTy) {
1965     default: llvm_unreachable("Unsupported VT!");
1966     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
1967     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
1968     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
1969     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
1970     }
1971
1972     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1973                                           N0, SDValue()).getValue(1);
1974
1975     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
1976     SDValue Ops[] = {N1, InFlag};
1977     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops, 2);
1978
1979     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
1980     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
1981     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
1982     return NULL;
1983   }
1984
1985   case ISD::SMUL_LOHI:
1986   case ISD::UMUL_LOHI: {
1987     SDValue N0 = Node->getOperand(0);
1988     SDValue N1 = Node->getOperand(1);
1989
1990     bool isSigned = Opcode == ISD::SMUL_LOHI;
1991     if (!isSigned) {
1992       switch (NVT.getSimpleVT().SimpleTy) {
1993       default: llvm_unreachable("Unsupported VT!");
1994       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1995       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1996       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1997       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1998       }
1999     } else {
2000       switch (NVT.getSimpleVT().SimpleTy) {
2001       default: llvm_unreachable("Unsupported VT!");
2002       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2003       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2004       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2005       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2006       }
2007     }
2008
2009     unsigned LoReg, HiReg;
2010     switch (NVT.getSimpleVT().SimpleTy) {
2011     default: llvm_unreachable("Unsupported VT!");
2012     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
2013     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
2014     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
2015     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
2016     }
2017
2018     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2019     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2020     // Multiply is commmutative.
2021     if (!foldedLoad) {
2022       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2023       if (foldedLoad)
2024         std::swap(N0, N1);
2025     }
2026
2027     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2028                                             N0, SDValue()).getValue(1);
2029
2030     if (foldedLoad) {
2031       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2032                         InFlag };
2033       SDNode *CNode =
2034         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2035                                array_lengthof(Ops));
2036       InFlag = SDValue(CNode, 1);
2037
2038       // Update the chain.
2039       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2040     } else {
2041       SDNode *CNode = CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag);
2042       InFlag = SDValue(CNode, 0);
2043     }
2044
2045     // Prevent use of AH in a REX instruction by referencing AX instead.
2046     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2047         !SDValue(Node, 1).use_empty()) {
2048       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2049                                               X86::AX, MVT::i16, InFlag);
2050       InFlag = Result.getValue(2);
2051       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2052       // registers.
2053       if (!SDValue(Node, 0).use_empty())
2054         ReplaceUses(SDValue(Node, 1),
2055           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2056
2057       // Shift AX down 8 bits.
2058       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2059                                               Result,
2060                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2061       // Then truncate it down to i8.
2062       ReplaceUses(SDValue(Node, 1),
2063         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2064     }
2065     // Copy the low half of the result, if it is needed.
2066     if (!SDValue(Node, 0).use_empty()) {
2067       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2068                                                 LoReg, NVT, InFlag);
2069       InFlag = Result.getValue(2);
2070       ReplaceUses(SDValue(Node, 0), Result);
2071       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2072     }
2073     // Copy the high half of the result, if it is needed.
2074     if (!SDValue(Node, 1).use_empty()) {
2075       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2076                                               HiReg, NVT, InFlag);
2077       InFlag = Result.getValue(2);
2078       ReplaceUses(SDValue(Node, 1), Result);
2079       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2080     }
2081
2082     return NULL;
2083   }
2084
2085   case ISD::SDIVREM:
2086   case ISD::UDIVREM: {
2087     SDValue N0 = Node->getOperand(0);
2088     SDValue N1 = Node->getOperand(1);
2089
2090     bool isSigned = Opcode == ISD::SDIVREM;
2091     if (!isSigned) {
2092       switch (NVT.getSimpleVT().SimpleTy) {
2093       default: llvm_unreachable("Unsupported VT!");
2094       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2095       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2096       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2097       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2098       }
2099     } else {
2100       switch (NVT.getSimpleVT().SimpleTy) {
2101       default: llvm_unreachable("Unsupported VT!");
2102       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2103       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2104       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2105       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2106       }
2107     }
2108
2109     unsigned LoReg, HiReg, ClrReg;
2110     unsigned ClrOpcode, SExtOpcode;
2111     switch (NVT.getSimpleVT().SimpleTy) {
2112     default: llvm_unreachable("Unsupported VT!");
2113     case MVT::i8:
2114       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2115       ClrOpcode  = 0;
2116       SExtOpcode = X86::CBW;
2117       break;
2118     case MVT::i16:
2119       LoReg = X86::AX;  HiReg = X86::DX;
2120       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
2121       SExtOpcode = X86::CWD;
2122       break;
2123     case MVT::i32:
2124       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2125       ClrOpcode  = X86::MOV32r0;
2126       SExtOpcode = X86::CDQ;
2127       break;
2128     case MVT::i64:
2129       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2130       ClrOpcode  = X86::MOV64r0;
2131       SExtOpcode = X86::CQO;
2132       break;
2133     }
2134
2135     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2136     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2137     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2138
2139     SDValue InFlag;
2140     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2141       // Special case for div8, just use a move with zero extension to AX to
2142       // clear the upper 8 bits (AH).
2143       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2144       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2145         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2146         Move =
2147           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2148                                          MVT::Other, Ops,
2149                                          array_lengthof(Ops)), 0);
2150         Chain = Move.getValue(1);
2151         ReplaceUses(N0.getValue(1), Chain);
2152       } else {
2153         Move =
2154           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2155         Chain = CurDAG->getEntryNode();
2156       }
2157       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2158       InFlag = Chain.getValue(1);
2159     } else {
2160       InFlag =
2161         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2162                              LoReg, N0, SDValue()).getValue(1);
2163       if (isSigned && !signBitIsZero) {
2164         // Sign extend the low part into the high part.
2165         InFlag =
2166           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2167       } else {
2168         // Zero out the high part, effectively zero extending the input.
2169         SDValue ClrNode =
2170           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
2171         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2172                                       ClrNode, InFlag).getValue(1);
2173       }
2174     }
2175
2176     if (foldedLoad) {
2177       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2178                         InFlag };
2179       SDNode *CNode =
2180         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2181                                array_lengthof(Ops));
2182       InFlag = SDValue(CNode, 1);
2183       // Update the chain.
2184       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2185     } else {
2186       InFlag =
2187         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2188     }
2189
2190     // Prevent use of AH in a REX instruction by referencing AX instead.
2191     // Shift it down 8 bits.
2192     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2193         !SDValue(Node, 1).use_empty()) {
2194       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2195                                               X86::AX, MVT::i16, InFlag);
2196       InFlag = Result.getValue(2);
2197
2198       // If we also need AL (the quotient), get it by extracting a subreg from
2199       // Result. The fast register allocator does not like multiple CopyFromReg
2200       // nodes using aliasing registers.
2201       if (!SDValue(Node, 0).use_empty())
2202         ReplaceUses(SDValue(Node, 0),
2203           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2204
2205       // Shift AX right by 8 bits instead of using AH.
2206       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2207                                          Result,
2208                                          CurDAG->getTargetConstant(8, MVT::i8)),
2209                        0);
2210       ReplaceUses(SDValue(Node, 1),
2211         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2212     }
2213     // Copy the division (low) result, if it is needed.
2214     if (!SDValue(Node, 0).use_empty()) {
2215       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2216                                                 LoReg, NVT, InFlag);
2217       InFlag = Result.getValue(2);
2218       ReplaceUses(SDValue(Node, 0), Result);
2219       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2220     }
2221     // Copy the remainder (high) result, if it is needed.
2222     if (!SDValue(Node, 1).use_empty()) {
2223       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2224                                               HiReg, NVT, InFlag);
2225       InFlag = Result.getValue(2);
2226       ReplaceUses(SDValue(Node, 1), Result);
2227       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2228     }
2229     return NULL;
2230   }
2231
2232   case X86ISD::CMP: {
2233     SDValue N0 = Node->getOperand(0);
2234     SDValue N1 = Node->getOperand(1);
2235
2236     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2237     // use a smaller encoding.
2238     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2239         HasNoSignedComparisonUses(Node))
2240       // Look past the truncate if CMP is the only use of it.
2241       N0 = N0.getOperand(0);
2242     if ((N0.getNode()->getOpcode() == ISD::AND ||
2243          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2244         N0.getNode()->hasOneUse() &&
2245         N0.getValueType() != MVT::i8 &&
2246         X86::isZeroNode(N1)) {
2247       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2248       if (!C) break;
2249
2250       // For example, convert "testl %eax, $8" to "testb %al, $8"
2251       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2252           (!(C->getZExtValue() & 0x80) ||
2253            HasNoSignedComparisonUses(Node))) {
2254         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2255         SDValue Reg = N0.getNode()->getOperand(0);
2256
2257         // On x86-32, only the ABCD registers have 8-bit subregisters.
2258         if (!Subtarget->is64Bit()) {
2259           TargetRegisterClass *TRC = 0;
2260           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2261           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2262           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2263           default: llvm_unreachable("Unsupported TEST operand type!");
2264           }
2265           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2266           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2267                                                Reg.getValueType(), Reg, RC), 0);
2268         }
2269
2270         // Extract the l-register.
2271         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2272                                                         MVT::i8, Reg);
2273
2274         // Emit a testb.
2275         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2276       }
2277
2278       // For example, "testl %eax, $2048" to "testb %ah, $8".
2279       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2280           (!(C->getZExtValue() & 0x8000) ||
2281            HasNoSignedComparisonUses(Node))) {
2282         // Shift the immediate right by 8 bits.
2283         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2284                                                        MVT::i8);
2285         SDValue Reg = N0.getNode()->getOperand(0);
2286
2287         // Put the value in an ABCD register.
2288         TargetRegisterClass *TRC = 0;
2289         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2290         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2291         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2292         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2293         default: llvm_unreachable("Unsupported TEST operand type!");
2294         }
2295         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2296         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2297                                              Reg.getValueType(), Reg, RC), 0);
2298
2299         // Extract the h-register.
2300         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2301                                                         MVT::i8, Reg);
2302
2303         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2304         // target GR8_NOREX registers, so make sure the register class is
2305         // forced.
2306         return CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl, MVT::i32,
2307                                       Subreg, ShiftedImm);
2308       }
2309
2310       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2311       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2312           N0.getValueType() != MVT::i16 &&
2313           (!(C->getZExtValue() & 0x8000) ||
2314            HasNoSignedComparisonUses(Node))) {
2315         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2316         SDValue Reg = N0.getNode()->getOperand(0);
2317
2318         // Extract the 16-bit subregister.
2319         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2320                                                         MVT::i16, Reg);
2321
2322         // Emit a testw.
2323         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2324       }
2325
2326       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2327       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2328           N0.getValueType() == MVT::i64 &&
2329           (!(C->getZExtValue() & 0x80000000) ||
2330            HasNoSignedComparisonUses(Node))) {
2331         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2332         SDValue Reg = N0.getNode()->getOperand(0);
2333
2334         // Extract the 32-bit subregister.
2335         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2336                                                         MVT::i32, Reg);
2337
2338         // Emit a testl.
2339         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2340       }
2341     }
2342     break;
2343   }
2344   case ISD::STORE: {
2345     // The DEC64m tablegen pattern is currently not able to match the case where
2346     // the EFLAGS on the original DEC are used.
2347     // we'll need to improve tablegen to allow flags to be transferred from a
2348     // node in the pattern to the result node.  probably with a new keyword
2349     // for example, we have this
2350     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2351     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2352     //   (implicit EFLAGS)]>;
2353     // but maybe need something like this
2354     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2355     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2356     //   (transferrable EFLAGS)]>;
2357     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2358     SDValue Chain = StoreNode->getOperand(0);
2359     SDValue StoredVal = StoreNode->getOperand(1);
2360     SDValue Address = StoreNode->getOperand(2);
2361     SDValue Undef = StoreNode->getOperand(3);
2362
2363     if (StoreNode->getMemOperand()->getSize() != 8 ||
2364         Undef->getOpcode() != ISD::UNDEF ||
2365         Chain->getOpcode() != ISD::LOAD ||
2366         StoredVal->getOpcode() != X86ISD::DEC ||
2367         StoredVal.getResNo() != 0 ||
2368         StoredVal->getOperand(0).getNode() != Chain.getNode())
2369       break;
2370
2371     //OPC_CheckPredicate, 1, // Predicate_nontemporalstore
2372     if (StoreNode->isNonTemporal())
2373       break;
2374
2375     LoadSDNode *LoadNode = cast<LoadSDNode>(Chain.getNode());
2376     if (LoadNode->getOperand(1) != Address ||
2377         LoadNode->getOperand(2) != Undef)
2378       break;
2379
2380     if (!ISD::isNormalLoad(LoadNode))
2381       break;
2382
2383     if (!ISD::isNormalStore(StoreNode))
2384       break;
2385
2386     // check load chain has only one use (from the store)
2387     if (!Chain.hasOneUse())
2388       break;
2389
2390     // Merge the input chains if they are not intra-pattern references.
2391     SDValue InputChain = LoadNode->getOperand(0);
2392
2393     SDValue Base, Scale, Index, Disp, Segment;
2394     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2395                     Base, Scale, Index, Disp, Segment))
2396       break;
2397
2398     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2399     MemOp[0] = StoreNode->getMemOperand();
2400     MemOp[1] = LoadNode->getMemOperand();
2401     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2402     MachineSDNode *Result = CurDAG->getMachineNode(X86::DEC64m,
2403                                                    Node->getDebugLoc(),
2404                                                    MVT::i32, MVT::Other, Ops,
2405                                                    array_lengthof(Ops));
2406     Result->setMemRefs(MemOp, MemOp + 2);
2407
2408     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2409     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2410
2411     return Result;
2412   }
2413   }
2414
2415   SDNode *ResNode = SelectCode(Node);
2416
2417   DEBUG(dbgs() << "=> ";
2418         if (ResNode == NULL || ResNode == Node)
2419           Node->dump(CurDAG);
2420         else
2421           ResNode->dump(CurDAG);
2422         dbgs() << '\n');
2423
2424   return ResNode;
2425 }
2426
2427 bool X86DAGToDAGISel::
2428 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2429                              std::vector<SDValue> &OutOps) {
2430   SDValue Op0, Op1, Op2, Op3, Op4;
2431   switch (ConstraintCode) {
2432   case 'o':   // offsetable        ??
2433   case 'v':   // not offsetable    ??
2434   default: return true;
2435   case 'm':   // memory
2436     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2437       return true;
2438     break;
2439   }
2440
2441   OutOps.push_back(Op0);
2442   OutOps.push_back(Op1);
2443   OutOps.push_back(Op2);
2444   OutOps.push_back(Op3);
2445   OutOps.push_back(Op4);
2446   return false;
2447 }
2448
2449 /// createX86ISelDag - This pass converts a legalized DAG into a
2450 /// X86-specific DAG, ready for instruction scheduling.
2451 ///
2452 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2453                                      llvm::CodeGenOpt::Level OptLevel) {
2454   return new X86DAGToDAGISel(TM, OptLevel);
2455 }