lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Support/CFG.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/ADT/SmallPtrSet.h"
  39 #include "llvm/ADT/Statistic.h"
  40 using namespace llvm;
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  77         SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103     void dump() {
 104       dbgs() << "X86ISelAddressMode " << this << '\n';
 105       dbgs() << "Base_Reg ";
 106       if (Base_Reg.getNode() != 0)
 107         Base_Reg.getNode()->dump();
 108       else
 109         dbgs() << "nul";
 110       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 111              << " Scale" << Scale << '\n'
 112              << "IndexReg ";
 113       if (IndexReg.getNode() != 0)
 114         IndexReg.getNode()->dump();
 115       else
 116         dbgs() << "nul";
 117       dbgs() << " Disp " << Disp << '\n'
 118              << "GV ";
 119       if (GV)
 120         GV->dump();
 121       else
 122         dbgs() << "nul";
 123       dbgs() << " CP ";
 124       if (CP)
 125         CP->dump();
 126       else
 127         dbgs() << "nul";
 128       dbgs() << '\n'
 129              << "ES ";
 130       if (ES)
 131         dbgs() << ES;
 132       else
 133         dbgs() << "nul";
 134       dbgs() << " JT" << JT << " Align" << Align << '\n';
 135     }
 136   };
 137 }
 138
 139 namespace {
 140   //===--------------------------------------------------------------------===//
 141   /// ISel - X86 specific code to select X86 machine instructions for
 142   /// SelectionDAG operations.
 143   ///
 144   class X86DAGToDAGISel : public SelectionDAGISel {
 145     /// X86Lowering - This object fully describes how to lower LLVM code to an
 146     /// X86-specific SelectionDAG.
 147     const X86TargetLowering &X86Lowering;
 148
 149     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 150     /// make the right decision when generating code for different targets.
 151     const X86Subtarget *Subtarget;
 152
 153     /// OptForSize - If true, selector should try to optimize for code size
 154     /// instead of performance.
 155     bool OptForSize;
 156
 157   public:
 158     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 159       : SelectionDAGISel(tm, OptLevel),
 160         X86Lowering(*tm.getTargetLowering()),
 161         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 162         OptForSize(false) {}
 163
 164     virtual const char *getPassName() const {
 165       return "X86 DAG->DAG Instruction Selection";
 166     }
 167
 168     virtual void EmitFunctionEntryCode();
 169
 170     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 171
 172     virtual void PreprocessISelDAG();
 173
 174     inline bool immSext8(SDNode *N) const {
 175       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 176     }
 177
 178     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 179     // sign extended field.
 180     inline bool i64immSExt32(SDNode *N) const {
 181       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 182       return (int64_t)v == (int32_t)v;
 183     }
 184
 185 // Include the pieces autogenerated from the target description.
 186 #include "X86GenDAGISel.inc"
 187
 188   private:
 189     SDNode *Select(SDNode *N);
 190     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 191     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 192
 193     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 194     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 195     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 196     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 197     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 198                                  unsigned Depth);
 199     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 200     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 201                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 202                     SDValue &Segment);
 203     bool SelectLEAAddr(SDValue N, SDValue &Base,
 204                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 205                        SDValue &Segment);
 206     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 207                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 208                            SDValue &Segment);
 209     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 210                              SDValue &Base, SDValue &Scale,
 211                              SDValue &Index, SDValue &Disp,
 212                              SDValue &Segment,
 213                              SDValue &NodeWithChain);
 214
 215     bool TryFoldLoad(SDNode *P, SDValue N,
 216                      SDValue &Base, SDValue &Scale,
 217                      SDValue &Index, SDValue &Disp,
 218                      SDValue &Segment);
 219
 220     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 221     /// inline asm expressions.
 222     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 223                                               char ConstraintCode,
 224                                               std::vector<SDValue> &OutOps);
 225
 226     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 227
 228     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 229                                    SDValue &Scale, SDValue &Index,
 230                                    SDValue &Disp, SDValue &Segment) {
 231       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 232         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 233         AM.Base_Reg;
 234       Scale = getI8Imm(AM.Scale);
 235       Index = AM.IndexReg;
 236       // These are 32-bit even in 64-bit mode since RIP relative offset
 237       // is 32-bit.
 238       if (AM.GV)
 239         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 240                                               MVT::i32, AM.Disp,
 241                                               AM.SymbolFlags);
 242       else if (AM.CP)
 243         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 244                                              AM.Align, AM.Disp, AM.SymbolFlags);
 245       else if (AM.ES)
 246         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 247       else if (AM.JT != -1)
 248         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 249       else if (AM.BlockAddr)
 250         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 251                                        true, AM.SymbolFlags);
 252       else
 253         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 254
 255       if (AM.Segment.getNode())
 256         Segment = AM.Segment;
 257       else
 258         Segment = CurDAG->getRegister(0, MVT::i32);
 259     }
 260
 261     /// getI8Imm - Return a target constant with the specified value, of type
 262     /// i8.
 263     inline SDValue getI8Imm(unsigned Imm) {
 264       return CurDAG->getTargetConstant(Imm, MVT::i8);
 265     }
 266
 267     /// getI32Imm - Return a target constant with the specified value, of type
 268     /// i32.
 269     inline SDValue getI32Imm(unsigned Imm) {
 270       return CurDAG->getTargetConstant(Imm, MVT::i32);
 271     }
 272
 273     /// getGlobalBaseReg - Return an SDNode that returns the value of
 274     /// the global base register. Output instructions required to
 275     /// initialize the global base register, if necessary.
 276     ///
 277     SDNode *getGlobalBaseReg();
 278
 279     /// getTargetMachine - Return a reference to the TargetMachine, casted
 280     /// to the target-specific type.
 281     const X86TargetMachine &getTargetMachine() {
 282       return static_cast<const X86TargetMachine &>(TM);
 283     }
 284
 285     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 286     /// to the target-specific type.
 287     const X86InstrInfo *getInstrInfo() {
 288       return getTargetMachine().getInstrInfo();
 289     }
 290   };
 291 }
 292
 293
 294 bool
 295 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 296   if (OptLevel == CodeGenOpt::None) return false;
 297
 298   if (!N.hasOneUse())
 299     return false;
 300
 301   if (N.getOpcode() != ISD::LOAD)
 302     return true;
 303
 304   // If N is a load, do additional profitability checks.
 305   if (U == Root) {
 306     switch (U->getOpcode()) {
 307     default: break;
 308     case X86ISD::ADD:
 309     case X86ISD::SUB:
 310     case X86ISD::AND:
 311     case X86ISD::XOR:
 312     case X86ISD::OR:
 313     case ISD::ADD:
 314     case ISD::ADDC:
 315     case ISD::ADDE:
 316     case ISD::AND:
 317     case ISD::OR:
 318     case ISD::XOR: {
 319       SDValue Op1 = U->getOperand(1);
 320
 321       // If the other operand is a 8-bit immediate we should fold the immediate
 322       // instead. This reduces code size.
 323       // e.g.
 324       // movl 4(%esp), %eax
 325       // addl $4, %eax
 326       // vs.
 327       // movl $4, %eax
 328       // addl 4(%esp), %eax
 329       // The former is 2 bytes shorter. In case where the increment is 1, then
 330       // the saving can be 4 bytes (by using incl %eax).
 331       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 332         if (Imm->getAPIntValue().isSignedIntN(8))
 333           return false;
 334
 335       // If the other operand is a TLS address, we should fold it instead.
 336       // This produces
 337       // movl    %gs:0, %eax
 338       // leal    i@NTPOFF(%eax), %eax
 339       // instead of
 340       // movl    $i@NTPOFF, %eax
 341       // addl    %gs:0, %eax
 342       // if the block also has an access to a second TLS address this will save
 343       // a load.
 344       // FIXME: This is probably also true for non TLS addresses.
 345       if (Op1.getOpcode() == X86ISD::Wrapper) {
 346         SDValue Val = Op1.getOperand(0);
 347         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 348           return false;
 349       }
 350     }
 351     }
 352   }
 353
 354   return true;
 355 }
 356
 357 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 358 /// load's chain operand and move load below the call's chain operand.
 359 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 360                                   SDValue Call, SDValue OrigChain) {
 361   SmallVector<SDValue, 8> Ops;
 362   SDValue Chain = OrigChain.getOperand(0);
 363   if (Chain.getNode() == Load.getNode())
 364     Ops.push_back(Load.getOperand(0));
 365   else {
 366     assert(Chain.getOpcode() == ISD::TokenFactor &&
 367            "Unexpected chain operand");
 368     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 369       if (Chain.getOperand(i).getNode() == Load.getNode())
 370         Ops.push_back(Load.getOperand(0));
 371       else
 372         Ops.push_back(Chain.getOperand(i));
 373     SDValue NewChain =
 374       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 375                       MVT::Other, &Ops[0], Ops.size());
 376     Ops.clear();
 377     Ops.push_back(NewChain);
 378   }
 379   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 380     Ops.push_back(OrigChain.getOperand(i));
 381   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 382   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 383                              Load.getOperand(1), Load.getOperand(2));
 384   Ops.clear();
 385   Ops.push_back(SDValue(Load.getNode(), 1));
 386   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 387     Ops.push_back(Call.getOperand(i));
 388   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 389 }
 390
 391 /// isCalleeLoad - Return true if call address is a load and it can be
 392 /// moved below CALLSEQ_START and the chains leading up to the call.
 393 /// Return the CALLSEQ_START by reference as a second output.
 394 /// In the case of a tail call, there isn't a callseq node between the call
 395 /// chain and the load.
 396 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 397   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 398     return false;
 399   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 400   if (!LD ||
 401       LD->isVolatile() ||
 402       LD->getAddressingMode() != ISD::UNINDEXED ||
 403       LD->getExtensionType() != ISD::NON_EXTLOAD)
 404     return false;
 405
 406   // FIXME: Calls can't fold loads through segment registers yet.
 407   if (LD->getPointerInfo().getAddrSpace() > 255)
 408     return false;
 409
 410   // Now let's find the callseq_start.
 411   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 412     if (!Chain.hasOneUse())
 413       return false;
 414     Chain = Chain.getOperand(0);
 415   }
 416
 417   if (!Chain.getNumOperands())
 418     return false;
 419   if (Chain.getOperand(0).getNode() == Callee.getNode())
 420     return true;
 421   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 422       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 423       Callee.getValue(1).hasOneUse())
 424     return true;
 425   return false;
 426 }
 427
 428 void X86DAGToDAGISel::PreprocessISelDAG() {
 429   // OptForSize is used in pattern predicates that isel is matching.
 430   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 431
 432   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 433        E = CurDAG->allnodes_end(); I != E; ) {
 434     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 435
 436     if (OptLevel != CodeGenOpt::None &&
 437         (N->getOpcode() == X86ISD::CALL ||
 438          N->getOpcode() == X86ISD::TC_RETURN)) {
 439       /// Also try moving call address load from outside callseq_start to just
 440       /// before the call to allow it to be folded.
 441       ///
 442       ///     [Load chain]
 443       ///         ^
 444       ///         |
 445       ///       [Load]
 446       ///       ^    ^
 447       ///       |    |
 448       ///      /      \--
 449       ///     /          |
 450       ///[CALLSEQ_START] |
 451       ///     ^          |
 452       ///     |          |
 453       /// [LOAD/C2Reg]   |
 454       ///     |          |
 455       ///      \        /
 456       ///       \      /
 457       ///       [CALL]
 458       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 459       SDValue Chain = N->getOperand(0);
 460       SDValue Load  = N->getOperand(1);
 461       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 462         continue;
 463       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 464       ++NumLoadMoved;
 465       continue;
 466     }
 467
 468     // Lower fpround and fpextend nodes that target the FP stack to be store and
 469     // load to the stack.  This is a gross hack.  We would like to simply mark
 470     // these as being illegal, but when we do that, legalize produces these when
 471     // it expands calls, then expands these in the same legalize pass.  We would
 472     // like dag combine to be able to hack on these between the call expansion
 473     // and the node legalization.  As such this pass basically does "really
 474     // late" legalization of these inline with the X86 isel pass.
 475     // FIXME: This should only happen when not compiled with -O0.
 476     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 477       continue;
 478
 479     // If the source and destination are SSE registers, then this is a legal
 480     // conversion that should not be lowered.
 481     EVT SrcVT = N->getOperand(0).getValueType();
 482     EVT DstVT = N->getValueType(0);
 483     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 484     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 485     if (SrcIsSSE && DstIsSSE)
 486       continue;
 487
 488     if (!SrcIsSSE && !DstIsSSE) {
 489       // If this is an FPStack extension, it is a noop.
 490       if (N->getOpcode() == ISD::FP_EXTEND)
 491         continue;
 492       // If this is a value-preserving FPStack truncation, it is a noop.
 493       if (N->getConstantOperandVal(1))
 494         continue;
 495     }
 496
 497     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 498     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 499     // operations.  Based on this, decide what we want to do.
 500     EVT MemVT;
 501     if (N->getOpcode() == ISD::FP_ROUND)
 502       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 503     else
 504       MemVT = SrcIsSSE ? SrcVT : DstVT;
 505
 506     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 507     DebugLoc dl = N->getDebugLoc();
 508
 509     // FIXME: optimize the case where the src/dest is a load or store?
 510     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 511                                           N->getOperand(0),
 512                                           MemTmp, MachinePointerInfo(), MemVT,
 513                                           false, false, 0);
 514     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, DstVT, dl, Store, MemTmp,
 515                                         MachinePointerInfo(),
 516                                         MemVT, false, false, 0);
 517
 518     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 519     // extload we created.  This will cause general havok on the dag because
 520     // anything below the conversion could be folded into other existing nodes.
 521     // To avoid invalidating 'I', back it up to the convert node.
 522     --I;
 523     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 524
 525     // Now that we did that, the node is dead.  Increment the iterator to the
 526     // next node to process, then delete N.
 527     ++I;
 528     CurDAG->DeleteNode(N);
 529   }
 530 }
 531
 532
 533 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 534 /// the main function.
 535 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 536                                              MachineFrameInfo *MFI) {
 537   const TargetInstrInfo *TII = TM.getInstrInfo();
 538   if (Subtarget->isTargetCygMing())
 539     BuildMI(BB, DebugLoc(),
 540             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 541 }
 542
 543 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 544   // If this is main, emit special code for main.
 545   if (const Function *Fn = MF->getFunction())
 546     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 547       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 548 }
 549
 550
 551 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 552                                               X86ISelAddressMode &AM) {
 553   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 554   SDValue Segment = N.getOperand(0);
 555
 556   if (AM.Segment.getNode() == 0) {
 557     AM.Segment = Segment;
 558     return false;
 559   }
 560
 561   return true;
 562 }
 563
 564 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 565   // This optimization is valid because the GNU TLS model defines that
 566   // gs:0 (or fs:0 on X86-64) contains its own address.
 567   // For more information see http://people.redhat.com/drepper/tls.pdf
 568
 569   SDValue Address = N.getOperand(1);
 570   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 571       !MatchSegmentBaseAddress(Address, AM))
 572     return false;
 573
 574   return true;
 575 }
 576
 577 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 578 /// into an addressing mode.  These wrap things that will resolve down into a
 579 /// symbol reference.  If no match is possible, this returns true, otherwise it
 580 /// returns false.
 581 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 582   // If the addressing mode already has a symbol as the displacement, we can
 583   // never match another symbol.
 584   if (AM.hasSymbolicDisplacement())
 585     return true;
 586
 587   SDValue N0 = N.getOperand(0);
 588   CodeModel::Model M = TM.getCodeModel();
 589
 590   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 591   // folding because RIP is preferable to non-RIP accesses.
 592   if (Subtarget->is64Bit() &&
 593       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 594       // they cannot be folded into immediate fields.
 595       // FIXME: This can be improved for kernel and other models?
 596       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 597       // Base and index reg must be 0 in order to use %rip as base and lowering
 598       // must allow RIP.
 599       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 600     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 601       int64_t Offset = AM.Disp + G->getOffset();
 602       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 603       AM.GV = G->getGlobal();
 604       AM.Disp = Offset;
 605       AM.SymbolFlags = G->getTargetFlags();
 606     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 607       int64_t Offset = AM.Disp + CP->getOffset();
 608       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 609       AM.CP = CP->getConstVal();
 610       AM.Align = CP->getAlignment();
 611       AM.Disp = Offset;
 612       AM.SymbolFlags = CP->getTargetFlags();
 613     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 614       AM.ES = S->getSymbol();
 615       AM.SymbolFlags = S->getTargetFlags();
 616     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 617       AM.JT = J->getIndex();
 618       AM.SymbolFlags = J->getTargetFlags();
 619     } else {
 620       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 621       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 622     }
 623
 624     if (N.getOpcode() == X86ISD::WrapperRIP)
 625       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 626     return false;
 627   }
 628
 629   // Handle the case when globals fit in our immediate field: This is true for
 630   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 631   // mode, this results in a non-RIP-relative computation.
 632   if (!Subtarget->is64Bit() ||
 633       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 634        TM.getRelocationModel() == Reloc::Static)) {
 635     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 636       AM.GV = G->getGlobal();
 637       AM.Disp += G->getOffset();
 638       AM.SymbolFlags = G->getTargetFlags();
 639     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 640       AM.CP = CP->getConstVal();
 641       AM.Align = CP->getAlignment();
 642       AM.Disp += CP->getOffset();
 643       AM.SymbolFlags = CP->getTargetFlags();
 644     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 645       AM.ES = S->getSymbol();
 646       AM.SymbolFlags = S->getTargetFlags();
 647     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 648       AM.JT = J->getIndex();
 649       AM.SymbolFlags = J->getTargetFlags();
 650     } else {
 651       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 652       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 653     }
 654     return false;
 655   }
 656
 657   return true;
 658 }
 659
 660 /// MatchAddress - Add the specified node to the specified addressing mode,
 661 /// returning true if it cannot be done.  This just pattern matches for the
 662 /// addressing mode.
 663 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 664   if (MatchAddressRecursively(N, AM, 0))
 665     return true;
 666
 667   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 668   // a smaller encoding and avoids a scaled-index.
 669   if (AM.Scale == 2 &&
 670       AM.BaseType == X86ISelAddressMode::RegBase &&
 671       AM.Base_Reg.getNode() == 0) {
 672     AM.Base_Reg = AM.IndexReg;
 673     AM.Scale = 1;
 674   }
 675
 676   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 677   // because it has a smaller encoding.
 678   // TODO: Which other code models can use this?
 679   if (TM.getCodeModel() == CodeModel::Small &&
 680       Subtarget->is64Bit() &&
 681       AM.Scale == 1 &&
 682       AM.BaseType == X86ISelAddressMode::RegBase &&
 683       AM.Base_Reg.getNode() == 0 &&
 684       AM.IndexReg.getNode() == 0 &&
 685       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 686       AM.hasSymbolicDisplacement())
 687     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 688
 689   return false;
 690 }
 691
 692 /// isLogicallyAddWithConstant - Return true if this node is semantically an
 693 /// add of a value with a constantint.
 694 static bool isLogicallyAddWithConstant(SDValue V, SelectionDAG *CurDAG) {
 695   // Check for (add x, Cst)
 696   if (V->getOpcode() == ISD::ADD)
 697     return isa<ConstantSDNode>(V->getOperand(1));
 698
 699   // Check for (or x, Cst), where Cst & x == 0.
 700   if (V->getOpcode() != ISD::OR ||
 701       !isa<ConstantSDNode>(V->getOperand(1)))
 702     return false;
 703
 704   // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 705   ConstantSDNode *CN = cast<ConstantSDNode>(V->getOperand(1));
 706
 707   // Check to see if the LHS & C is zero.
 708   return CurDAG->MaskedValueIsZero(V->getOperand(0), CN->getAPIntValue());
 709 }
 710
 711 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 712                                               unsigned Depth) {
 713   bool is64Bit = Subtarget->is64Bit();
 714   DebugLoc dl = N.getDebugLoc();
 715   DEBUG({
 716       dbgs() << "MatchAddress: ";
 717       AM.dump();
 718     });
 719   // Limit recursion.
 720   if (Depth > 5)
 721     return MatchAddressBase(N, AM);
 722
 723   CodeModel::Model M = TM.getCodeModel();
 724
 725   // If this is already a %rip relative address, we can only merge immediates
 726   // into it.  Instead of handling this in every case, we handle it here.
 727   // RIP relative addressing: %rip + 32-bit displacement!
 728   if (AM.isRIPRelative()) {
 729     // FIXME: JumpTable and ExternalSymbol address currently don't like
 730     // displacements.  It isn't very important, but this should be fixed for
 731     // consistency.
 732     if (!AM.ES && AM.JT != -1) return true;
 733
 734     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 735       int64_t Val = AM.Disp + Cst->getSExtValue();
 736       if (X86::isOffsetSuitableForCodeModel(Val, M,
 737                                             AM.hasSymbolicDisplacement())) {
 738         AM.Disp = Val;
 739         return false;
 740       }
 741     }
 742     return true;
 743   }
 744
 745   switch (N.getOpcode()) {
 746   default: break;
 747   case ISD::Constant: {
 748     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 749     if (!is64Bit ||
 750         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 751                                           AM.hasSymbolicDisplacement())) {
 752       AM.Disp += Val;
 753       return false;
 754     }
 755     break;
 756   }
 757
 758   case X86ISD::SegmentBaseAddress:
 759     if (!MatchSegmentBaseAddress(N, AM))
 760       return false;
 761     break;
 762
 763   case X86ISD::Wrapper:
 764   case X86ISD::WrapperRIP:
 765     if (!MatchWrapper(N, AM))
 766       return false;
 767     break;
 768
 769   case ISD::LOAD:
 770     if (!MatchLoad(N, AM))
 771       return false;
 772     break;
 773
 774   case ISD::FrameIndex:
 775     if (AM.BaseType == X86ISelAddressMode::RegBase
 776         && AM.Base_Reg.getNode() == 0) {
 777       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 778       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 779       return false;
 780     }
 781     break;
 782
 783   case ISD::SHL:
 784     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 785       break;
 786
 787     if (ConstantSDNode
 788           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 789       unsigned Val = CN->getZExtValue();
 790       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 791       // that the base operand remains free for further matching. If
 792       // the base doesn't end up getting used, a post-processing step
 793       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 794       if (Val == 1 || Val == 2 || Val == 3) {
 795         AM.Scale = 1 << Val;
 796         SDValue ShVal = N.getNode()->getOperand(0);
 797
 798         // Okay, we know that we have a scale by now.  However, if the scaled
 799         // value is an add of something and a constant, we can fold the
 800         // constant into the disp field here.
 801         if (isLogicallyAddWithConstant(ShVal, CurDAG)) {
 802           AM.IndexReg = ShVal.getNode()->getOperand(0);
 803           ConstantSDNode *AddVal =
 804             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 805           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 806           if (!is64Bit ||
 807               X86::isOffsetSuitableForCodeModel(Disp, M,
 808                                                 AM.hasSymbolicDisplacement()))
 809             AM.Disp = Disp;
 810           else
 811             AM.IndexReg = ShVal;
 812         } else {
 813           AM.IndexReg = ShVal;
 814         }
 815         return false;
 816       }
 817     break;
 818     }
 819
 820   case ISD::SMUL_LOHI:
 821   case ISD::UMUL_LOHI:
 822     // A mul_lohi where we need the low part can be folded as a plain multiply.
 823     if (N.getResNo() != 0) break;
 824     // FALL THROUGH
 825   case ISD::MUL:
 826   case X86ISD::MUL_IMM:
 827     // X*[3,5,9] -> X+X*[2,4,8]
 828     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 829         AM.Base_Reg.getNode() == 0 &&
 830         AM.IndexReg.getNode() == 0) {
 831       if (ConstantSDNode
 832             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 833         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 834             CN->getZExtValue() == 9) {
 835           AM.Scale = unsigned(CN->getZExtValue())-1;
 836
 837           SDValue MulVal = N.getNode()->getOperand(0);
 838           SDValue Reg;
 839
 840           // Okay, we know that we have a scale by now.  However, if the scaled
 841           // value is an add of something and a constant, we can fold the
 842           // constant into the disp field here.
 843           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 844               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 845             Reg = MulVal.getNode()->getOperand(0);
 846             ConstantSDNode *AddVal =
 847               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 848             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 849                                       CN->getZExtValue();
 850             if (!is64Bit ||
 851                 X86::isOffsetSuitableForCodeModel(Disp, M,
 852                                                   AM.hasSymbolicDisplacement()))
 853               AM.Disp = Disp;
 854             else
 855               Reg = N.getNode()->getOperand(0);
 856           } else {
 857             Reg = N.getNode()->getOperand(0);
 858           }
 859
 860           AM.IndexReg = AM.Base_Reg = Reg;
 861           return false;
 862         }
 863     }
 864     break;
 865
 866   case ISD::SUB: {
 867     // Given A-B, if A can be completely folded into the address and
 868     // the index field with the index field unused, use -B as the index.
 869     // This is a win if a has multiple parts that can be folded into
 870     // the address. Also, this saves a mov if the base register has
 871     // other uses, since it avoids a two-address sub instruction, however
 872     // it costs an additional mov if the index register has other uses.
 873
 874     // Add an artificial use to this node so that we can keep track of
 875     // it if it gets CSE'd with a different node.
 876     HandleSDNode Handle(N);
 877
 878     // Test if the LHS of the sub can be folded.
 879     X86ISelAddressMode Backup = AM;
 880     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
 881       AM = Backup;
 882       break;
 883     }
 884     // Test if the index field is free for use.
 885     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
 886       AM = Backup;
 887       break;
 888     }
 889
 890     int Cost = 0;
 891     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
 892     // If the RHS involves a register with multiple uses, this
 893     // transformation incurs an extra mov, due to the neg instruction
 894     // clobbering its operand.
 895     if (!RHS.getNode()->hasOneUse() ||
 896         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
 897         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
 898         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
 899         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
 900          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
 901       ++Cost;
 902     // If the base is a register with multiple uses, this
 903     // transformation may save a mov.
 904     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
 905          AM.Base_Reg.getNode() &&
 906          !AM.Base_Reg.getNode()->hasOneUse()) ||
 907         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 908       --Cost;
 909     // If the folded LHS was interesting, this transformation saves
 910     // address arithmetic.
 911     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
 912         ((AM.Disp != 0) && (Backup.Disp == 0)) +
 913         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
 914       --Cost;
 915     // If it doesn't look like it may be an overall win, don't do it.
 916     if (Cost >= 0) {
 917       AM = Backup;
 918       break;
 919     }
 920
 921     // Ok, the transformation is legal and appears profitable. Go for it.
 922     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
 923     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
 924     AM.IndexReg = Neg;
 925     AM.Scale = 1;
 926
 927     // Insert the new nodes into the topological ordering.
 928     if (Zero.getNode()->getNodeId() == -1 ||
 929         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 930       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
 931       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
 932     }
 933     if (Neg.getNode()->getNodeId() == -1 ||
 934         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 935       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
 936       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
 937     }
 938     return false;
 939   }
 940
 941   case ISD::ADD: {
 942     // Add an artificial use to this node so that we can keep track of
 943     // it if it gets CSE'd with a different node.
 944     HandleSDNode Handle(N);
 945     SDValue LHS = Handle.getValue().getNode()->getOperand(0);
 946     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
 947
 948     X86ISelAddressMode Backup = AM;
 949     if (!MatchAddressRecursively(LHS, AM, Depth+1) &&
 950         !MatchAddressRecursively(RHS, AM, Depth+1))
 951       return false;
 952     AM = Backup;
 953     LHS = Handle.getValue().getNode()->getOperand(0);
 954     RHS = Handle.getValue().getNode()->getOperand(1);
 955
 956     // Try again after commuting the operands.
 957     if (!MatchAddressRecursively(RHS, AM, Depth+1) &&
 958         !MatchAddressRecursively(LHS, AM, Depth+1))
 959       return false;
 960     AM = Backup;
 961     LHS = Handle.getValue().getNode()->getOperand(0);
 962     RHS = Handle.getValue().getNode()->getOperand(1);
 963
 964     // If we couldn't fold both operands into the address at the same time,
 965     // see if we can just put each operand into a register and fold at least
 966     // the add.
 967     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 968         !AM.Base_Reg.getNode() &&
 969         !AM.IndexReg.getNode()) {
 970       AM.Base_Reg = LHS;
 971       AM.IndexReg = RHS;
 972       AM.Scale = 1;
 973       return false;
 974     }
 975     break;
 976   }
 977
 978   case ISD::OR:
 979     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 980     if (isLogicallyAddWithConstant(N, CurDAG)) {
 981       X86ISelAddressMode Backup = AM;
 982       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
 983       uint64_t Offset = CN->getSExtValue();
 984
 985       // Start with the LHS as an addr mode.
 986       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
 987           // Address could not have picked a GV address for the displacement.
 988           AM.GV == NULL &&
 989           // On x86-64, the resultant disp must fit in 32-bits.
 990           (!is64Bit ||
 991            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
 992                                              AM.hasSymbolicDisplacement()))) {
 993         AM.Disp += Offset;
 994         return false;
 995       }
 996       AM = Backup;
 997     }
 998     break;
 999
1000   case ISD::AND: {
1001     // Perform some heroic transforms on an and of a constant-count shift
1002     // with a constant to enable use of the scaled offset field.
1003
1004     SDValue Shift = N.getOperand(0);
1005     if (Shift.getNumOperands() != 2) break;
1006
1007     // Scale must not be used already.
1008     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1009
1010     SDValue X = Shift.getOperand(0);
1011     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
1012     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1013     if (!C1 || !C2) break;
1014
1015     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1016     // allows us to convert the shift and and into an h-register extract and
1017     // a scaled index.
1018     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1019       unsigned ScaleLog = 8 - C1->getZExtValue();
1020       if (ScaleLog > 0 && ScaleLog < 4 &&
1021           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1022         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1023         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1024         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1025                                       X, Eight);
1026         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1027                                       Srl, Mask);
1028         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1029         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1030                                       And, ShlCount);
1031
1032         // Insert the new nodes into the topological ordering.
1033         if (Eight.getNode()->getNodeId() == -1 ||
1034             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1035           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1036           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1037         }
1038         if (Mask.getNode()->getNodeId() == -1 ||
1039             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1040           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1041           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1042         }
1043         if (Srl.getNode()->getNodeId() == -1 ||
1044             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1045           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1046           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1047         }
1048         if (And.getNode()->getNodeId() == -1 ||
1049             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1050           CurDAG->RepositionNode(N.getNode(), And.getNode());
1051           And.getNode()->setNodeId(N.getNode()->getNodeId());
1052         }
1053         if (ShlCount.getNode()->getNodeId() == -1 ||
1054             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1055           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1056           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1057         }
1058         if (Shl.getNode()->getNodeId() == -1 ||
1059             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1060           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1061           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1062         }
1063         CurDAG->ReplaceAllUsesWith(N, Shl);
1064         AM.IndexReg = And;
1065         AM.Scale = (1 << ScaleLog);
1066         return false;
1067       }
1068     }
1069
1070     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1071     // allows us to fold the shift into this addressing mode.
1072     if (Shift.getOpcode() != ISD::SHL) break;
1073
1074     // Not likely to be profitable if either the AND or SHIFT node has more
1075     // than one use (unless all uses are for address computation). Besides,
1076     // isel mechanism requires their node ids to be reused.
1077     if (!N.hasOneUse() || !Shift.hasOneUse())
1078       break;
1079
1080     // Verify that the shift amount is something we can fold.
1081     unsigned ShiftCst = C1->getZExtValue();
1082     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1083       break;
1084
1085     // Get the new AND mask, this folds to a constant.
1086     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1087                                          SDValue(C2, 0), SDValue(C1, 0));
1088     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1089                                      NewANDMask);
1090     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1091                                        NewAND, SDValue(C1, 0));
1092
1093     // Insert the new nodes into the topological ordering.
1094     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1095       CurDAG->RepositionNode(X.getNode(), C1);
1096       C1->setNodeId(X.getNode()->getNodeId());
1097     }
1098     if (NewANDMask.getNode()->getNodeId() == -1 ||
1099         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1100       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1101       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1102     }
1103     if (NewAND.getNode()->getNodeId() == -1 ||
1104         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1105       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1106       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1107     }
1108     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1109         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1110       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1111       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1112     }
1113
1114     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1115
1116     AM.Scale = 1 << ShiftCst;
1117     AM.IndexReg = NewAND;
1118     return false;
1119   }
1120   }
1121
1122   return MatchAddressBase(N, AM);
1123 }
1124
1125 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1126 /// specified addressing mode without any further recursion.
1127 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1128   // Is the base register already occupied?
1129   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1130     // If so, check to see if the scale index register is set.
1131     if (AM.IndexReg.getNode() == 0) {
1132       AM.IndexReg = N;
1133       AM.Scale = 1;
1134       return false;
1135     }
1136
1137     // Otherwise, we cannot select it.
1138     return true;
1139   }
1140
1141   // Default, generate it as a register.
1142   AM.BaseType = X86ISelAddressMode::RegBase;
1143   AM.Base_Reg = N;
1144   return false;
1145 }
1146
1147 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1148 /// It returns the operands which make up the maximal addressing mode it can
1149 /// match by reference.
1150 ///
1151 /// Parent is the parent node of the addr operand that is being matched.  It
1152 /// is always a load, store, atomic node, or null.  It is only null when
1153 /// checking memory operands for inline asm nodes.
1154 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1155                                  SDValue &Scale, SDValue &Index,
1156                                  SDValue &Disp, SDValue &Segment) {
1157   X86ISelAddressMode AM;
1158   if (MatchAddress(N, AM))
1159     return false;
1160
1161   EVT VT = N.getValueType();
1162   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1163     if (!AM.Base_Reg.getNode())
1164       AM.Base_Reg = CurDAG->getRegister(0, VT);
1165   }
1166
1167   if (!AM.IndexReg.getNode())
1168     AM.IndexReg = CurDAG->getRegister(0, VT);
1169
1170   if (Parent &&
1171       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1172       // that are not a MemSDNode, and thus don't have proper addrspace info.
1173       Parent->getOpcode() != ISD::PREFETCH &&
1174       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1175       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores.
1176       Parent->getOpcode() != X86ISD::VZEXT_LOAD &&
1177       Parent->getOpcode() != X86ISD::FLD &&
1178       Parent->getOpcode() != X86ISD::FILD &&
1179       Parent->getOpcode() != X86ISD::FILD_FLAG &&
1180       Parent->getOpcode() != X86ISD::FP_TO_INT16_IN_MEM &&
1181       Parent->getOpcode() != X86ISD::FP_TO_INT32_IN_MEM &&
1182       Parent->getOpcode() != X86ISD::FP_TO_INT64_IN_MEM &&
1183       Parent->getOpcode() != X86ISD::FST) {
1184     unsigned AddrSpace =
1185       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1186     // AddrSpace 256 -> GS, 257 -> FS.
1187     if (AddrSpace == 256)
1188       AM.Segment = CurDAG->getRegister(X86::GS, VT);
1189     if (AddrSpace == 257)
1190       AM.Segment = CurDAG->getRegister(X86::FS, VT);
1191   }
1192
1193
1194   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1195   return true;
1196 }
1197
1198 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1199 /// match a load whose top elements are either undef or zeros.  The load flavor
1200 /// is derived from the type of N, which is either v4f32 or v2f64.
1201 ///
1202 /// We also return:
1203 ///   PatternChainNode: this is the matched node that has a chain input and
1204 ///   output.
1205 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1206                                           SDValue N, SDValue &Base,
1207                                           SDValue &Scale, SDValue &Index,
1208                                           SDValue &Disp, SDValue &Segment,
1209                                           SDValue &PatternNodeWithChain) {
1210   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1211     PatternNodeWithChain = N.getOperand(0);
1212     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1213         PatternNodeWithChain.hasOneUse() &&
1214         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1215         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1216       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1217       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1218         return false;
1219       return true;
1220     }
1221   }
1222
1223   // Also handle the case where we explicitly require zeros in the top
1224   // elements.  This is a vector shuffle from the zero vector.
1225   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1226       // Check to see if the top elements are all zeros (or bitcast of zeros).
1227       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1228       N.getOperand(0).getNode()->hasOneUse() &&
1229       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1230       N.getOperand(0).getOperand(0).hasOneUse() &&
1231       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1232       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1233     // Okay, this is a zero extending load.  Fold it.
1234     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1235     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1236       return false;
1237     PatternNodeWithChain = SDValue(LD, 0);
1238     return true;
1239   }
1240   return false;
1241 }
1242
1243
1244 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1245 /// mode it matches can be cost effectively emitted as an LEA instruction.
1246 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1247                                     SDValue &Base, SDValue &Scale,
1248                                     SDValue &Index, SDValue &Disp,
1249                                     SDValue &Segment) {
1250   X86ISelAddressMode AM;
1251
1252   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1253   // segments.
1254   SDValue Copy = AM.Segment;
1255   SDValue T = CurDAG->getRegister(0, MVT::i32);
1256   AM.Segment = T;
1257   if (MatchAddress(N, AM))
1258     return false;
1259   assert (T == AM.Segment);
1260   AM.Segment = Copy;
1261
1262   EVT VT = N.getValueType();
1263   unsigned Complexity = 0;
1264   if (AM.BaseType == X86ISelAddressMode::RegBase)
1265     if (AM.Base_Reg.getNode())
1266       Complexity = 1;
1267     else
1268       AM.Base_Reg = CurDAG->getRegister(0, VT);
1269   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1270     Complexity = 4;
1271
1272   if (AM.IndexReg.getNode())
1273     Complexity++;
1274   else
1275     AM.IndexReg = CurDAG->getRegister(0, VT);
1276
1277   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1278   // a simple shift.
1279   if (AM.Scale > 1)
1280     Complexity++;
1281
1282   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1283   // to a LEA. This is determined with some expermentation but is by no means
1284   // optimal (especially for code size consideration). LEA is nice because of
1285   // its three-address nature. Tweak the cost function again when we can run
1286   // convertToThreeAddress() at register allocation time.
1287   if (AM.hasSymbolicDisplacement()) {
1288     // For X86-64, we should always use lea to materialize RIP relative
1289     // addresses.
1290     if (Subtarget->is64Bit())
1291       Complexity = 4;
1292     else
1293       Complexity += 2;
1294   }
1295
1296   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1297     Complexity++;
1298
1299   // If it isn't worth using an LEA, reject it.
1300   if (Complexity <= 2)
1301     return false;
1302
1303   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1304   return true;
1305 }
1306
1307 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1308 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1309                                         SDValue &Scale, SDValue &Index,
1310                                         SDValue &Disp, SDValue &Segment) {
1311   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1312   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1313
1314   X86ISelAddressMode AM;
1315   AM.GV = GA->getGlobal();
1316   AM.Disp += GA->getOffset();
1317   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1318   AM.SymbolFlags = GA->getTargetFlags();
1319
1320   if (N.getValueType() == MVT::i32) {
1321     AM.Scale = 1;
1322     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1323   } else {
1324     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1325   }
1326
1327   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1328   return true;
1329 }
1330
1331
1332 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1333                                   SDValue &Base, SDValue &Scale,
1334                                   SDValue &Index, SDValue &Disp,
1335                                   SDValue &Segment) {
1336   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1337       !IsProfitableToFold(N, P, P) ||
1338       !IsLegalToFold(N, P, P, OptLevel))
1339     return false;
1340
1341   return SelectAddr(N.getNode(),
1342                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1343 }
1344
1345 /// getGlobalBaseReg - Return an SDNode that returns the value of
1346 /// the global base register. Output instructions required to
1347 /// initialize the global base register, if necessary.
1348 ///
1349 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1350   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1351   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1352 }
1353
1354 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1355   SDValue Chain = Node->getOperand(0);
1356   SDValue In1 = Node->getOperand(1);
1357   SDValue In2L = Node->getOperand(2);
1358   SDValue In2H = Node->getOperand(3);
1359   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1360   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1361     return NULL;
1362   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1363   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1364   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1365   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1366                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1367                                            array_lengthof(Ops));
1368   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1369   return ResNode;
1370 }
1371
1372 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1373   if (Node->hasAnyUseOfValue(0))
1374     return 0;
1375
1376   // Optimize common patterns for __sync_add_and_fetch and
1377   // __sync_sub_and_fetch where the result is not used. This allows us
1378   // to use "lock" version of add, sub, inc, dec instructions.
1379   // FIXME: Do not use special instructions but instead add the "lock"
1380   // prefix to the target node somehow. The extra information will then be
1381   // transferred to machine instruction and it denotes the prefix.
1382   SDValue Chain = Node->getOperand(0);
1383   SDValue Ptr = Node->getOperand(1);
1384   SDValue Val = Node->getOperand(2);
1385   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1386   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1387     return 0;
1388
1389   bool isInc = false, isDec = false, isSub = false, isCN = false;
1390   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1391   if (CN) {
1392     isCN = true;
1393     int64_t CNVal = CN->getSExtValue();
1394     if (CNVal == 1)
1395       isInc = true;
1396     else if (CNVal == -1)
1397       isDec = true;
1398     else if (CNVal >= 0)
1399       Val = CurDAG->getTargetConstant(CNVal, NVT);
1400     else {
1401       isSub = true;
1402       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1403     }
1404   } else if (Val.hasOneUse() &&
1405              Val.getOpcode() == ISD::SUB &&
1406              X86::isZeroNode(Val.getOperand(0))) {
1407     isSub = true;
1408     Val = Val.getOperand(1);
1409   }
1410
1411   unsigned Opc = 0;
1412   switch (NVT.getSimpleVT().SimpleTy) {
1413   default: return 0;
1414   case MVT::i8:
1415     if (isInc)
1416       Opc = X86::LOCK_INC8m;
1417     else if (isDec)
1418       Opc = X86::LOCK_DEC8m;
1419     else if (isSub) {
1420       if (isCN)
1421         Opc = X86::LOCK_SUB8mi;
1422       else
1423         Opc = X86::LOCK_SUB8mr;
1424     } else {
1425       if (isCN)
1426         Opc = X86::LOCK_ADD8mi;
1427       else
1428         Opc = X86::LOCK_ADD8mr;
1429     }
1430     break;
1431   case MVT::i16:
1432     if (isInc)
1433       Opc = X86::LOCK_INC16m;
1434     else if (isDec)
1435       Opc = X86::LOCK_DEC16m;
1436     else if (isSub) {
1437       if (isCN) {
1438         if (immSext8(Val.getNode()))
1439           Opc = X86::LOCK_SUB16mi8;
1440         else
1441           Opc = X86::LOCK_SUB16mi;
1442       } else
1443         Opc = X86::LOCK_SUB16mr;
1444     } else {
1445       if (isCN) {
1446         if (immSext8(Val.getNode()))
1447           Opc = X86::LOCK_ADD16mi8;
1448         else
1449           Opc = X86::LOCK_ADD16mi;
1450       } else
1451         Opc = X86::LOCK_ADD16mr;
1452     }
1453     break;
1454   case MVT::i32:
1455     if (isInc)
1456       Opc = X86::LOCK_INC32m;
1457     else if (isDec)
1458       Opc = X86::LOCK_DEC32m;
1459     else if (isSub) {
1460       if (isCN) {
1461         if (immSext8(Val.getNode()))
1462           Opc = X86::LOCK_SUB32mi8;
1463         else
1464           Opc = X86::LOCK_SUB32mi;
1465       } else
1466         Opc = X86::LOCK_SUB32mr;
1467     } else {
1468       if (isCN) {
1469         if (immSext8(Val.getNode()))
1470           Opc = X86::LOCK_ADD32mi8;
1471         else
1472           Opc = X86::LOCK_ADD32mi;
1473       } else
1474         Opc = X86::LOCK_ADD32mr;
1475     }
1476     break;
1477   case MVT::i64:
1478     if (isInc)
1479       Opc = X86::LOCK_INC64m;
1480     else if (isDec)
1481       Opc = X86::LOCK_DEC64m;
1482     else if (isSub) {
1483       Opc = X86::LOCK_SUB64mr;
1484       if (isCN) {
1485         if (immSext8(Val.getNode()))
1486           Opc = X86::LOCK_SUB64mi8;
1487         else if (i64immSExt32(Val.getNode()))
1488           Opc = X86::LOCK_SUB64mi32;
1489       }
1490     } else {
1491       Opc = X86::LOCK_ADD64mr;
1492       if (isCN) {
1493         if (immSext8(Val.getNode()))
1494           Opc = X86::LOCK_ADD64mi8;
1495         else if (i64immSExt32(Val.getNode()))
1496           Opc = X86::LOCK_ADD64mi32;
1497       }
1498     }
1499     break;
1500   }
1501
1502   DebugLoc dl = Node->getDebugLoc();
1503   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1504                                                  dl, NVT), 0);
1505   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1506   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1507   if (isInc || isDec) {
1508     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1509     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1510     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1511     SDValue RetVals[] = { Undef, Ret };
1512     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1513   } else {
1514     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1515     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1516     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1517     SDValue RetVals[] = { Undef, Ret };
1518     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1519   }
1520 }
1521
1522 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1523 /// any uses which require the SF or OF bits to be accurate.
1524 static bool HasNoSignedComparisonUses(SDNode *N) {
1525   // Examine each user of the node.
1526   for (SDNode::use_iterator UI = N->use_begin(),
1527          UE = N->use_end(); UI != UE; ++UI) {
1528     // Only examine CopyToReg uses.
1529     if (UI->getOpcode() != ISD::CopyToReg)
1530       return false;
1531     // Only examine CopyToReg uses that copy to EFLAGS.
1532     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1533           X86::EFLAGS)
1534       return false;
1535     // Examine each user of the CopyToReg use.
1536     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1537            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1538       // Only examine the Flag result.
1539       if (FlagUI.getUse().getResNo() != 1) continue;
1540       // Anything unusual: assume conservatively.
1541       if (!FlagUI->isMachineOpcode()) return false;
1542       // Examine the opcode of the user.
1543       switch (FlagUI->getMachineOpcode()) {
1544       // These comparisons don't treat the most significant bit specially.
1545       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1546       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1547       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1548       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1549       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1550       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1551       case X86::CMOVA16rr: case X86::CMOVA16rm:
1552       case X86::CMOVA32rr: case X86::CMOVA32rm:
1553       case X86::CMOVA64rr: case X86::CMOVA64rm:
1554       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1555       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1556       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1557       case X86::CMOVB16rr: case X86::CMOVB16rm:
1558       case X86::CMOVB32rr: case X86::CMOVB32rm:
1559       case X86::CMOVB64rr: case X86::CMOVB64rm:
1560       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1561       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1562       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1563       case X86::CMOVE16rr: case X86::CMOVE16rm:
1564       case X86::CMOVE32rr: case X86::CMOVE32rm:
1565       case X86::CMOVE64rr: case X86::CMOVE64rm:
1566       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1567       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1568       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1569       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1570       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1571       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1572       case X86::CMOVP16rr: case X86::CMOVP16rm:
1573       case X86::CMOVP32rr: case X86::CMOVP32rm:
1574       case X86::CMOVP64rr: case X86::CMOVP64rm:
1575         continue;
1576       // Anything else: assume conservatively.
1577       default: return false;
1578       }
1579     }
1580   }
1581   return true;
1582 }
1583
1584 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1585   EVT NVT = Node->getValueType(0);
1586   unsigned Opc, MOpc;
1587   unsigned Opcode = Node->getOpcode();
1588   DebugLoc dl = Node->getDebugLoc();
1589
1590   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1591
1592   if (Node->isMachineOpcode()) {
1593     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1594     return NULL;   // Already selected.
1595   }
1596
1597   switch (Opcode) {
1598   default: break;
1599   case X86ISD::GlobalBaseReg:
1600     return getGlobalBaseReg();
1601
1602   case X86ISD::ATOMOR64_DAG:
1603     return SelectAtomic64(Node, X86::ATOMOR6432);
1604   case X86ISD::ATOMXOR64_DAG:
1605     return SelectAtomic64(Node, X86::ATOMXOR6432);
1606   case X86ISD::ATOMADD64_DAG:
1607     return SelectAtomic64(Node, X86::ATOMADD6432);
1608   case X86ISD::ATOMSUB64_DAG:
1609     return SelectAtomic64(Node, X86::ATOMSUB6432);
1610   case X86ISD::ATOMNAND64_DAG:
1611     return SelectAtomic64(Node, X86::ATOMNAND6432);
1612   case X86ISD::ATOMAND64_DAG:
1613     return SelectAtomic64(Node, X86::ATOMAND6432);
1614   case X86ISD::ATOMSWAP64_DAG:
1615     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1616
1617   case ISD::ATOMIC_LOAD_ADD: {
1618     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1619     if (RetVal)
1620       return RetVal;
1621     break;
1622   }
1623
1624   case ISD::SMUL_LOHI:
1625   case ISD::UMUL_LOHI: {
1626     SDValue N0 = Node->getOperand(0);
1627     SDValue N1 = Node->getOperand(1);
1628
1629     bool isSigned = Opcode == ISD::SMUL_LOHI;
1630     if (!isSigned) {
1631       switch (NVT.getSimpleVT().SimpleTy) {
1632       default: llvm_unreachable("Unsupported VT!");
1633       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1634       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1635       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1636       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1637       }
1638     } else {
1639       switch (NVT.getSimpleVT().SimpleTy) {
1640       default: llvm_unreachable("Unsupported VT!");
1641       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1642       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1643       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1644       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1645       }
1646     }
1647
1648     unsigned LoReg, HiReg;
1649     switch (NVT.getSimpleVT().SimpleTy) {
1650     default: llvm_unreachable("Unsupported VT!");
1651     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1652     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1653     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1654     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1655     }
1656
1657     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1658     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1659     // Multiply is commmutative.
1660     if (!foldedLoad) {
1661       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1662       if (foldedLoad)
1663         std::swap(N0, N1);
1664     }
1665
1666     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1667                                             N0, SDValue()).getValue(1);
1668
1669     if (foldedLoad) {
1670       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1671                         InFlag };
1672       SDNode *CNode =
1673         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1674                                array_lengthof(Ops));
1675       InFlag = SDValue(CNode, 1);
1676       // Update the chain.
1677       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1678     } else {
1679       InFlag =
1680         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1681     }
1682
1683     // Prevent use of AH in a REX instruction by referencing AX instead.
1684     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1685         !SDValue(Node, 1).use_empty()) {
1686       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1687                                               X86::AX, MVT::i16, InFlag);
1688       InFlag = Result.getValue(2);
1689       // Get the low part if needed. Don't use getCopyFromReg for aliasing
1690       // registers.
1691       if (!SDValue(Node, 0).use_empty())
1692         ReplaceUses(SDValue(Node, 1),
1693           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1694
1695       // Shift AX down 8 bits.
1696       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1697                                               Result,
1698                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
1699       // Then truncate it down to i8.
1700       ReplaceUses(SDValue(Node, 1),
1701         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1702     }
1703     // Copy the low half of the result, if it is needed.
1704     if (!SDValue(Node, 0).use_empty()) {
1705       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1706                                                 LoReg, NVT, InFlag);
1707       InFlag = Result.getValue(2);
1708       ReplaceUses(SDValue(Node, 0), Result);
1709       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1710     }
1711     // Copy the high half of the result, if it is needed.
1712     if (!SDValue(Node, 1).use_empty()) {
1713       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1714                                               HiReg, NVT, InFlag);
1715       InFlag = Result.getValue(2);
1716       ReplaceUses(SDValue(Node, 1), Result);
1717       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1718     }
1719
1720     return NULL;
1721   }
1722
1723   case ISD::SDIVREM:
1724   case ISD::UDIVREM: {
1725     SDValue N0 = Node->getOperand(0);
1726     SDValue N1 = Node->getOperand(1);
1727
1728     bool isSigned = Opcode == ISD::SDIVREM;
1729     if (!isSigned) {
1730       switch (NVT.getSimpleVT().SimpleTy) {
1731       default: llvm_unreachable("Unsupported VT!");
1732       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1733       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1734       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1735       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1736       }
1737     } else {
1738       switch (NVT.getSimpleVT().SimpleTy) {
1739       default: llvm_unreachable("Unsupported VT!");
1740       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1741       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1742       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1743       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1744       }
1745     }
1746
1747     unsigned LoReg, HiReg, ClrReg;
1748     unsigned ClrOpcode, SExtOpcode;
1749     switch (NVT.getSimpleVT().SimpleTy) {
1750     default: llvm_unreachable("Unsupported VT!");
1751     case MVT::i8:
1752       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1753       ClrOpcode  = 0;
1754       SExtOpcode = X86::CBW;
1755       break;
1756     case MVT::i16:
1757       LoReg = X86::AX;  HiReg = X86::DX;
1758       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1759       SExtOpcode = X86::CWD;
1760       break;
1761     case MVT::i32:
1762       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1763       ClrOpcode  = X86::MOV32r0;
1764       SExtOpcode = X86::CDQ;
1765       break;
1766     case MVT::i64:
1767       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1768       ClrOpcode  = X86::MOV64r0;
1769       SExtOpcode = X86::CQO;
1770       break;
1771     }
1772
1773     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1774     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1775     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1776
1777     SDValue InFlag;
1778     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1779       // Special case for div8, just use a move with zero extension to AX to
1780       // clear the upper 8 bits (AH).
1781       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1782       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1783         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1784         Move =
1785           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1786                                          MVT::Other, Ops,
1787                                          array_lengthof(Ops)), 0);
1788         Chain = Move.getValue(1);
1789         ReplaceUses(N0.getValue(1), Chain);
1790       } else {
1791         Move =
1792           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1793         Chain = CurDAG->getEntryNode();
1794       }
1795       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1796       InFlag = Chain.getValue(1);
1797     } else {
1798       InFlag =
1799         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1800                              LoReg, N0, SDValue()).getValue(1);
1801       if (isSigned && !signBitIsZero) {
1802         // Sign extend the low part into the high part.
1803         InFlag =
1804           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1805       } else {
1806         // Zero out the high part, effectively zero extending the input.
1807         SDValue ClrNode =
1808           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1809         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1810                                       ClrNode, InFlag).getValue(1);
1811       }
1812     }
1813
1814     if (foldedLoad) {
1815       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1816                         InFlag };
1817       SDNode *CNode =
1818         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1819                                array_lengthof(Ops));
1820       InFlag = SDValue(CNode, 1);
1821       // Update the chain.
1822       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1823     } else {
1824       InFlag =
1825         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1826     }
1827
1828     // Prevent use of AH in a REX instruction by referencing AX instead.
1829     // Shift it down 8 bits.
1830     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1831         !SDValue(Node, 1).use_empty()) {
1832       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1833                                               X86::AX, MVT::i16, InFlag);
1834       InFlag = Result.getValue(2);
1835
1836       // If we also need AL (the quotient), get it by extracting a subreg from
1837       // Result. The fast register allocator does not like multiple CopyFromReg
1838       // nodes using aliasing registers.
1839       if (!SDValue(Node, 0).use_empty())
1840         ReplaceUses(SDValue(Node, 0),
1841           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1842
1843       // Shift AX right by 8 bits instead of using AH.
1844       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1845                                          Result,
1846                                          CurDAG->getTargetConstant(8, MVT::i8)),
1847                        0);
1848       ReplaceUses(SDValue(Node, 1),
1849         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1850     }
1851     // Copy the division (low) result, if it is needed.
1852     if (!SDValue(Node, 0).use_empty()) {
1853       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1854                                                 LoReg, NVT, InFlag);
1855       InFlag = Result.getValue(2);
1856       ReplaceUses(SDValue(Node, 0), Result);
1857       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1858     }
1859     // Copy the remainder (high) result, if it is needed.
1860     if (!SDValue(Node, 1).use_empty()) {
1861       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1862                                               HiReg, NVT, InFlag);
1863       InFlag = Result.getValue(2);
1864       ReplaceUses(SDValue(Node, 1), Result);
1865       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1866     }
1867     return NULL;
1868   }
1869
1870   case X86ISD::CMP: {
1871     SDValue N0 = Node->getOperand(0);
1872     SDValue N1 = Node->getOperand(1);
1873
1874     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
1875     // use a smaller encoding.
1876     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
1877         HasNoSignedComparisonUses(Node))
1878       // Look past the truncate if CMP is the only use of it.
1879       N0 = N0.getOperand(0);
1880     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
1881         N0.getValueType() != MVT::i8 &&
1882         X86::isZeroNode(N1)) {
1883       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
1884       if (!C) break;
1885
1886       // For example, convert "testl %eax, $8" to "testb %al, $8"
1887       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
1888           (!(C->getZExtValue() & 0x80) ||
1889            HasNoSignedComparisonUses(Node))) {
1890         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
1891         SDValue Reg = N0.getNode()->getOperand(0);
1892
1893         // On x86-32, only the ABCD registers have 8-bit subregisters.
1894         if (!Subtarget->is64Bit()) {
1895           TargetRegisterClass *TRC = 0;
1896           switch (N0.getValueType().getSimpleVT().SimpleTy) {
1897           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1898           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1899           default: llvm_unreachable("Unsupported TEST operand type!");
1900           }
1901           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1902           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1903                                                Reg.getValueType(), Reg, RC), 0);
1904         }
1905
1906         // Extract the l-register.
1907         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
1908                                                         MVT::i8, Reg);
1909
1910         // Emit a testb.
1911         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
1912       }
1913
1914       // For example, "testl %eax, $2048" to "testb %ah, $8".
1915       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
1916           (!(C->getZExtValue() & 0x8000) ||
1917            HasNoSignedComparisonUses(Node))) {
1918         // Shift the immediate right by 8 bits.
1919         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
1920                                                        MVT::i8);
1921         SDValue Reg = N0.getNode()->getOperand(0);
1922
1923         // Put the value in an ABCD register.
1924         TargetRegisterClass *TRC = 0;
1925         switch (N0.getValueType().getSimpleVT().SimpleTy) {
1926         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
1927         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1928         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1929         default: llvm_unreachable("Unsupported TEST operand type!");
1930         }
1931         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1932         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1933                                              Reg.getValueType(), Reg, RC), 0);
1934
1935         // Extract the h-register.
1936         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
1937                                                         MVT::i8, Reg);
1938
1939         // Emit a testb. No special NOREX tricks are needed since there's
1940         // only one GPR operand!
1941         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
1942                                       Subreg, ShiftedImm);
1943       }
1944
1945       // For example, "testl %eax, $32776" to "testw %ax, $32776".
1946       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
1947           N0.getValueType() != MVT::i16 &&
1948           (!(C->getZExtValue() & 0x8000) ||
1949            HasNoSignedComparisonUses(Node))) {
1950         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
1951         SDValue Reg = N0.getNode()->getOperand(0);
1952
1953         // Extract the 16-bit subregister.
1954         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
1955                                                         MVT::i16, Reg);
1956
1957         // Emit a testw.
1958         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
1959       }
1960
1961       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
1962       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
1963           N0.getValueType() == MVT::i64 &&
1964           (!(C->getZExtValue() & 0x80000000) ||
1965            HasNoSignedComparisonUses(Node))) {
1966         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
1967         SDValue Reg = N0.getNode()->getOperand(0);
1968
1969         // Extract the 32-bit subregister.
1970         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
1971                                                         MVT::i32, Reg);
1972
1973         // Emit a testl.
1974         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
1975       }
1976     }
1977     break;
1978   }
1979   }
1980
1981   SDNode *ResNode = SelectCode(Node);
1982
1983   DEBUG(dbgs() << "=> ";
1984         if (ResNode == NULL || ResNode == Node)
1985           Node->dump(CurDAG);
1986         else
1987           ResNode->dump(CurDAG);
1988         dbgs() << '\n');
1989
1990   return ResNode;
1991 }
1992
1993 bool X86DAGToDAGISel::
1994 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1995                              std::vector<SDValue> &OutOps) {
1996   SDValue Op0, Op1, Op2, Op3, Op4;
1997   switch (ConstraintCode) {
1998   case 'o':   // offsetable        ??
1999   case 'v':   // not offsetable    ??
2000   default: return true;
2001   case 'm':   // memory
2002     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2003       return true;
2004     break;
2005   }
2006
2007   OutOps.push_back(Op0);
2008   OutOps.push_back(Op1);
2009   OutOps.push_back(Op2);
2010   OutOps.push_back(Op3);
2011   OutOps.push_back(Op4);
2012   return false;
2013 }
2014
2015 /// createX86ISelDag - This pass converts a legalized DAG into a
2016 /// X86-specific DAG, ready for instruction scheduling.
2017 ///
2018 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2019                                      llvm::CodeGenOpt::Level OptLevel) {
2020   return new X86DAGToDAGISel(TM, OptLevel);
2021 }