lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Support/CFG.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/ADT/SmallPtrSet.h"
  39 #include "llvm/ADT/Statistic.h"
  40 using namespace llvm;
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  77         SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103     void dump() {
 104       dbgs() << "X86ISelAddressMode " << this << '\n';
 105       dbgs() << "Base_Reg ";
 106       if (Base_Reg.getNode() != 0)
 107         Base_Reg.getNode()->dump();
 108       else
 109         dbgs() << "nul";
 110       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 111              << " Scale" << Scale << '\n'
 112              << "IndexReg ";
 113       if (IndexReg.getNode() != 0)
 114         IndexReg.getNode()->dump();
 115       else
 116         dbgs() << "nul";
 117       dbgs() << " Disp " << Disp << '\n'
 118              << "GV ";
 119       if (GV)
 120         GV->dump();
 121       else
 122         dbgs() << "nul";
 123       dbgs() << " CP ";
 124       if (CP)
 125         CP->dump();
 126       else
 127         dbgs() << "nul";
 128       dbgs() << '\n'
 129              << "ES ";
 130       if (ES)
 131         dbgs() << ES;
 132       else
 133         dbgs() << "nul";
 134       dbgs() << " JT" << JT << " Align" << Align << '\n';
 135     }
 136   };
 137 }
 138
 139 namespace {
 140   //===--------------------------------------------------------------------===//
 141   /// ISel - X86 specific code to select X86 machine instructions for
 142   /// SelectionDAG operations.
 143   ///
 144   class X86DAGToDAGISel : public SelectionDAGISel {
 145     /// X86Lowering - This object fully describes how to lower LLVM code to an
 146     /// X86-specific SelectionDAG.
 147     const X86TargetLowering &X86Lowering;
 148
 149     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 150     /// make the right decision when generating code for different targets.
 151     const X86Subtarget *Subtarget;
 152
 153     /// OptForSize - If true, selector should try to optimize for code size
 154     /// instead of performance.
 155     bool OptForSize;
 156
 157   public:
 158     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 159       : SelectionDAGISel(tm, OptLevel),
 160         X86Lowering(*tm.getTargetLowering()),
 161         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 162         OptForSize(false) {}
 163
 164     virtual const char *getPassName() const {
 165       return "X86 DAG->DAG Instruction Selection";
 166     }
 167
 168     virtual void EmitFunctionEntryCode();
 169
 170     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 171
 172     virtual void PreprocessISelDAG();
 173
 174     inline bool immSext8(SDNode *N) const {
 175       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 176     }
 177
 178     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 179     // sign extended field.
 180     inline bool i64immSExt32(SDNode *N) const {
 181       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 182       return (int64_t)v == (int32_t)v;
 183     }
 184
 185 // Include the pieces autogenerated from the target description.
 186 #include "X86GenDAGISel.inc"
 187
 188   private:
 189     SDNode *Select(SDNode *N);
 190     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 191     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 192
 193     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 194     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 195     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 196     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 197                                  unsigned Depth);
 198     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 199     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 200                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 201                     SDValue &Segment);
 202     bool SelectLEAAddr(SDValue N, SDValue &Base,
 203                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 204                        SDValue &Segment);
 205     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 206                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                            SDValue &Segment);
 208     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 209                              SDValue &Base, SDValue &Scale,
 210                              SDValue &Index, SDValue &Disp,
 211                              SDValue &Segment,
 212                              SDValue &NodeWithChain);
 213
 214     bool TryFoldLoad(SDNode *P, SDValue N,
 215                      SDValue &Base, SDValue &Scale,
 216                      SDValue &Index, SDValue &Disp,
 217                      SDValue &Segment);
 218
 219     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 220     /// inline asm expressions.
 221     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 222                                               char ConstraintCode,
 223                                               std::vector<SDValue> &OutOps);
 224
 225     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 226
 227     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 228                                    SDValue &Scale, SDValue &Index,
 229                                    SDValue &Disp, SDValue &Segment) {
 230       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 231         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 232         AM.Base_Reg;
 233       Scale = getI8Imm(AM.Scale);
 234       Index = AM.IndexReg;
 235       // These are 32-bit even in 64-bit mode since RIP relative offset
 236       // is 32-bit.
 237       if (AM.GV)
 238         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 239                                               MVT::i32, AM.Disp,
 240                                               AM.SymbolFlags);
 241       else if (AM.CP)
 242         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 243                                              AM.Align, AM.Disp, AM.SymbolFlags);
 244       else if (AM.ES)
 245         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 246       else if (AM.JT != -1)
 247         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 248       else if (AM.BlockAddr)
 249         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 250                                        true, AM.SymbolFlags);
 251       else
 252         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 253
 254       if (AM.Segment.getNode())
 255         Segment = AM.Segment;
 256       else
 257         Segment = CurDAG->getRegister(0, MVT::i32);
 258     }
 259
 260     /// getI8Imm - Return a target constant with the specified value, of type
 261     /// i8.
 262     inline SDValue getI8Imm(unsigned Imm) {
 263       return CurDAG->getTargetConstant(Imm, MVT::i8);
 264     }
 265
 266     /// getI32Imm - Return a target constant with the specified value, of type
 267     /// i32.
 268     inline SDValue getI32Imm(unsigned Imm) {
 269       return CurDAG->getTargetConstant(Imm, MVT::i32);
 270     }
 271
 272     /// getGlobalBaseReg - Return an SDNode that returns the value of
 273     /// the global base register. Output instructions required to
 274     /// initialize the global base register, if necessary.
 275     ///
 276     SDNode *getGlobalBaseReg();
 277
 278     /// getTargetMachine - Return a reference to the TargetMachine, casted
 279     /// to the target-specific type.
 280     const X86TargetMachine &getTargetMachine() {
 281       return static_cast<const X86TargetMachine &>(TM);
 282     }
 283
 284     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 285     /// to the target-specific type.
 286     const X86InstrInfo *getInstrInfo() {
 287       return getTargetMachine().getInstrInfo();
 288     }
 289   };
 290 }
 291
 292
 293 bool
 294 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 295   if (OptLevel == CodeGenOpt::None) return false;
 296
 297   if (!N.hasOneUse())
 298     return false;
 299
 300   if (N.getOpcode() != ISD::LOAD)
 301     return true;
 302
 303   // If N is a load, do additional profitability checks.
 304   if (U == Root) {
 305     switch (U->getOpcode()) {
 306     default: break;
 307     case X86ISD::ADD:
 308     case X86ISD::SUB:
 309     case X86ISD::AND:
 310     case X86ISD::XOR:
 311     case X86ISD::OR:
 312     case ISD::ADD:
 313     case ISD::ADDC:
 314     case ISD::ADDE:
 315     case ISD::AND:
 316     case ISD::OR:
 317     case ISD::XOR: {
 318       SDValue Op1 = U->getOperand(1);
 319
 320       // If the other operand is a 8-bit immediate we should fold the immediate
 321       // instead. This reduces code size.
 322       // e.g.
 323       // movl 4(%esp), %eax
 324       // addl $4, %eax
 325       // vs.
 326       // movl $4, %eax
 327       // addl 4(%esp), %eax
 328       // The former is 2 bytes shorter. In case where the increment is 1, then
 329       // the saving can be 4 bytes (by using incl %eax).
 330       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 331         if (Imm->getAPIntValue().isSignedIntN(8))
 332           return false;
 333
 334       // If the other operand is a TLS address, we should fold it instead.
 335       // This produces
 336       // movl    %gs:0, %eax
 337       // leal    i@NTPOFF(%eax), %eax
 338       // instead of
 339       // movl    $i@NTPOFF, %eax
 340       // addl    %gs:0, %eax
 341       // if the block also has an access to a second TLS address this will save
 342       // a load.
 343       // FIXME: This is probably also true for non TLS addresses.
 344       if (Op1.getOpcode() == X86ISD::Wrapper) {
 345         SDValue Val = Op1.getOperand(0);
 346         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 347           return false;
 348       }
 349     }
 350     }
 351   }
 352
 353   return true;
 354 }
 355
 356 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 357 /// load's chain operand and move load below the call's chain operand.
 358 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 359                                   SDValue Call, SDValue OrigChain) {
 360   SmallVector<SDValue, 8> Ops;
 361   SDValue Chain = OrigChain.getOperand(0);
 362   if (Chain.getNode() == Load.getNode())
 363     Ops.push_back(Load.getOperand(0));
 364   else {
 365     assert(Chain.getOpcode() == ISD::TokenFactor &&
 366            "Unexpected chain operand");
 367     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 368       if (Chain.getOperand(i).getNode() == Load.getNode())
 369         Ops.push_back(Load.getOperand(0));
 370       else
 371         Ops.push_back(Chain.getOperand(i));
 372     SDValue NewChain =
 373       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 374                       MVT::Other, &Ops[0], Ops.size());
 375     Ops.clear();
 376     Ops.push_back(NewChain);
 377   }
 378   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 379     Ops.push_back(OrigChain.getOperand(i));
 380   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 381   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 382                              Load.getOperand(1), Load.getOperand(2));
 383   Ops.clear();
 384   Ops.push_back(SDValue(Load.getNode(), 1));
 385   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 386     Ops.push_back(Call.getOperand(i));
 387   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 388 }
 389
 390 /// isCalleeLoad - Return true if call address is a load and it can be
 391 /// moved below CALLSEQ_START and the chains leading up to the call.
 392 /// Return the CALLSEQ_START by reference as a second output.
 393 /// In the case of a tail call, there isn't a callseq node between the call
 394 /// chain and the load.
 395 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 396   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 397     return false;
 398   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 399   if (!LD ||
 400       LD->isVolatile() ||
 401       LD->getAddressingMode() != ISD::UNINDEXED ||
 402       LD->getExtensionType() != ISD::NON_EXTLOAD)
 403     return false;
 404
 405   // Now let's find the callseq_start.
 406   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 407     if (!Chain.hasOneUse())
 408       return false;
 409     Chain = Chain.getOperand(0);
 410   }
 411
 412   if (!Chain.getNumOperands())
 413     return false;
 414   if (Chain.getOperand(0).getNode() == Callee.getNode())
 415     return true;
 416   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 417       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 418       Callee.getValue(1).hasOneUse())
 419     return true;
 420   return false;
 421 }
 422
 423 void X86DAGToDAGISel::PreprocessISelDAG() {
 424   // OptForSize is used in pattern predicates that isel is matching.
 425   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 426
 427   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 428        E = CurDAG->allnodes_end(); I != E; ) {
 429     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 430
 431     if (OptLevel != CodeGenOpt::None &&
 432         (N->getOpcode() == X86ISD::CALL ||
 433          N->getOpcode() == X86ISD::TC_RETURN)) {
 434       /// Also try moving call address load from outside callseq_start to just
 435       /// before the call to allow it to be folded.
 436       ///
 437       ///     [Load chain]
 438       ///         ^
 439       ///         |
 440       ///       [Load]
 441       ///       ^    ^
 442       ///       |    |
 443       ///      /      \--
 444       ///     /          |
 445       ///[CALLSEQ_START] |
 446       ///     ^          |
 447       ///     |          |
 448       /// [LOAD/C2Reg]   |
 449       ///     |          |
 450       ///      \        /
 451       ///       \      /
 452       ///       [CALL]
 453       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 454       SDValue Chain = N->getOperand(0);
 455       SDValue Load  = N->getOperand(1);
 456       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 457         continue;
 458       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 459       ++NumLoadMoved;
 460       continue;
 461     }
 462
 463     // Lower fpround and fpextend nodes that target the FP stack to be store and
 464     // load to the stack.  This is a gross hack.  We would like to simply mark
 465     // these as being illegal, but when we do that, legalize produces these when
 466     // it expands calls, then expands these in the same legalize pass.  We would
 467     // like dag combine to be able to hack on these between the call expansion
 468     // and the node legalization.  As such this pass basically does "really
 469     // late" legalization of these inline with the X86 isel pass.
 470     // FIXME: This should only happen when not compiled with -O0.
 471     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 472       continue;
 473
 474     // If the source and destination are SSE registers, then this is a legal
 475     // conversion that should not be lowered.
 476     EVT SrcVT = N->getOperand(0).getValueType();
 477     EVT DstVT = N->getValueType(0);
 478     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 479     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 480     if (SrcIsSSE && DstIsSSE)
 481       continue;
 482
 483     if (!SrcIsSSE && !DstIsSSE) {
 484       // If this is an FPStack extension, it is a noop.
 485       if (N->getOpcode() == ISD::FP_EXTEND)
 486         continue;
 487       // If this is a value-preserving FPStack truncation, it is a noop.
 488       if (N->getConstantOperandVal(1))
 489         continue;
 490     }
 491
 492     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 493     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 494     // operations.  Based on this, decide what we want to do.
 495     EVT MemVT;
 496     if (N->getOpcode() == ISD::FP_ROUND)
 497       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 498     else
 499       MemVT = SrcIsSSE ? SrcVT : DstVT;
 500
 501     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 502     DebugLoc dl = N->getDebugLoc();
 503
 504     // FIXME: optimize the case where the src/dest is a load or store?
 505     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 506                                           N->getOperand(0),
 507                                           MemTmp, MachinePointerInfo(), MemVT,
 508                                           false, false, 0);
 509     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, DstVT, dl, Store, MemTmp,
 510                                         MachinePointerInfo(),
 511                                         MemVT, false, false, 0);
 512
 513     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 514     // extload we created.  This will cause general havok on the dag because
 515     // anything below the conversion could be folded into other existing nodes.
 516     // To avoid invalidating 'I', back it up to the convert node.
 517     --I;
 518     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 519
 520     // Now that we did that, the node is dead.  Increment the iterator to the
 521     // next node to process, then delete N.
 522     ++I;
 523     CurDAG->DeleteNode(N);
 524   }
 525 }
 526
 527
 528 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 529 /// the main function.
 530 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 531                                              MachineFrameInfo *MFI) {
 532   const TargetInstrInfo *TII = TM.getInstrInfo();
 533   if (Subtarget->isTargetCygMing()) {
 534     unsigned CallOp =
 535       Subtarget->is64Bit() ? X86::WINCALL64pcrel32 : X86::CALLpcrel32;
 536     BuildMI(BB, DebugLoc(),
 537             TII->get(CallOp)).addExternalSymbol("__main");
 538   }
 539 }
 540
 541 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 542   // If this is main, emit special code for main.
 543   if (const Function *Fn = MF->getFunction())
 544     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 545       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 546 }
 547
 548
 549 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 550   SDValue Address = N->getOperand(1);
 551
 552   // load gs:0 -> GS segment register.
 553   // load fs:0 -> FS segment register.
 554   //
 555   // This optimization is valid because the GNU TLS model defines that
 556   // gs:0 (or fs:0 on X86-64) contains its own address.
 557   // For more information see http://people.redhat.com/drepper/tls.pdf
 558   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 559     if (C->getSExtValue() == 0 && AM.Segment.getNode() == 0 &&
 560         Subtarget->isTargetELF())
 561       switch (N->getPointerInfo().getAddrSpace()) {
 562       case 256:
 563         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 564         return false;
 565       case 257:
 566         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 567         return false;
 568       }
 569
 570   return true;
 571 }
 572
 573 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 574 /// into an addressing mode.  These wrap things that will resolve down into a
 575 /// symbol reference.  If no match is possible, this returns true, otherwise it
 576 /// returns false.
 577 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 578   // If the addressing mode already has a symbol as the displacement, we can
 579   // never match another symbol.
 580   if (AM.hasSymbolicDisplacement())
 581     return true;
 582
 583   SDValue N0 = N.getOperand(0);
 584   CodeModel::Model M = TM.getCodeModel();
 585
 586   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 587   // folding because RIP is preferable to non-RIP accesses.
 588   if (Subtarget->is64Bit() &&
 589       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 590       // they cannot be folded into immediate fields.
 591       // FIXME: This can be improved for kernel and other models?
 592       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 593       // Base and index reg must be 0 in order to use %rip as base and lowering
 594       // must allow RIP.
 595       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 596     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 597       int64_t Offset = AM.Disp + G->getOffset();
 598       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 599       AM.GV = G->getGlobal();
 600       AM.Disp = Offset;
 601       AM.SymbolFlags = G->getTargetFlags();
 602     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 603       int64_t Offset = AM.Disp + CP->getOffset();
 604       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 605       AM.CP = CP->getConstVal();
 606       AM.Align = CP->getAlignment();
 607       AM.Disp = Offset;
 608       AM.SymbolFlags = CP->getTargetFlags();
 609     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 610       AM.ES = S->getSymbol();
 611       AM.SymbolFlags = S->getTargetFlags();
 612     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 613       AM.JT = J->getIndex();
 614       AM.SymbolFlags = J->getTargetFlags();
 615     } else {
 616       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 617       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 618     }
 619
 620     if (N.getOpcode() == X86ISD::WrapperRIP)
 621       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 622     return false;
 623   }
 624
 625   // Handle the case when globals fit in our immediate field: This is true for
 626   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 627   // mode, this results in a non-RIP-relative computation.
 628   if (!Subtarget->is64Bit() ||
 629       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 630        TM.getRelocationModel() == Reloc::Static)) {
 631     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 632       AM.GV = G->getGlobal();
 633       AM.Disp += G->getOffset();
 634       AM.SymbolFlags = G->getTargetFlags();
 635     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 636       AM.CP = CP->getConstVal();
 637       AM.Align = CP->getAlignment();
 638       AM.Disp += CP->getOffset();
 639       AM.SymbolFlags = CP->getTargetFlags();
 640     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 641       AM.ES = S->getSymbol();
 642       AM.SymbolFlags = S->getTargetFlags();
 643     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 644       AM.JT = J->getIndex();
 645       AM.SymbolFlags = J->getTargetFlags();
 646     } else {
 647       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 648       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 649     }
 650     return false;
 651   }
 652
 653   return true;
 654 }
 655
 656 /// MatchAddress - Add the specified node to the specified addressing mode,
 657 /// returning true if it cannot be done.  This just pattern matches for the
 658 /// addressing mode.
 659 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 660   if (MatchAddressRecursively(N, AM, 0))
 661     return true;
 662
 663   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 664   // a smaller encoding and avoids a scaled-index.
 665   if (AM.Scale == 2 &&
 666       AM.BaseType == X86ISelAddressMode::RegBase &&
 667       AM.Base_Reg.getNode() == 0) {
 668     AM.Base_Reg = AM.IndexReg;
 669     AM.Scale = 1;
 670   }
 671
 672   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 673   // because it has a smaller encoding.
 674   // TODO: Which other code models can use this?
 675   if (TM.getCodeModel() == CodeModel::Small &&
 676       Subtarget->is64Bit() &&
 677       AM.Scale == 1 &&
 678       AM.BaseType == X86ISelAddressMode::RegBase &&
 679       AM.Base_Reg.getNode() == 0 &&
 680       AM.IndexReg.getNode() == 0 &&
 681       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 682       AM.hasSymbolicDisplacement())
 683     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 684
 685   return false;
 686 }
 687
 688 /// isLogicallyAddWithConstant - Return true if this node is semantically an
 689 /// add of a value with a constantint.
 690 static bool isLogicallyAddWithConstant(SDValue V, SelectionDAG *CurDAG) {
 691   // Check for (add x, Cst)
 692   if (V->getOpcode() == ISD::ADD)
 693     return isa<ConstantSDNode>(V->getOperand(1));
 694
 695   // Check for (or x, Cst), where Cst & x == 0.
 696   if (V->getOpcode() != ISD::OR ||
 697       !isa<ConstantSDNode>(V->getOperand(1)))
 698     return false;
 699
 700   // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 701   ConstantSDNode *CN = cast<ConstantSDNode>(V->getOperand(1));
 702
 703   // Check to see if the LHS & C is zero.
 704   return CurDAG->MaskedValueIsZero(V->getOperand(0), CN->getAPIntValue());
 705 }
 706
 707 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 708                                               unsigned Depth) {
 709   bool is64Bit = Subtarget->is64Bit();
 710   DebugLoc dl = N.getDebugLoc();
 711   DEBUG({
 712       dbgs() << "MatchAddress: ";
 713       AM.dump();
 714     });
 715   // Limit recursion.
 716   if (Depth > 5)
 717     return MatchAddressBase(N, AM);
 718
 719   CodeModel::Model M = TM.getCodeModel();
 720
 721   // If this is already a %rip relative address, we can only merge immediates
 722   // into it.  Instead of handling this in every case, we handle it here.
 723   // RIP relative addressing: %rip + 32-bit displacement!
 724   if (AM.isRIPRelative()) {
 725     // FIXME: JumpTable and ExternalSymbol address currently don't like
 726     // displacements.  It isn't very important, but this should be fixed for
 727     // consistency.
 728     if (!AM.ES && AM.JT != -1) return true;
 729
 730     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 731       int64_t Val = AM.Disp + Cst->getSExtValue();
 732       if (X86::isOffsetSuitableForCodeModel(Val, M,
 733                                             AM.hasSymbolicDisplacement())) {
 734         AM.Disp = Val;
 735         return false;
 736       }
 737     }
 738     return true;
 739   }
 740
 741   switch (N.getOpcode()) {
 742   default: break;
 743   case ISD::Constant: {
 744     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 745     if (!is64Bit ||
 746         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 747                                           AM.hasSymbolicDisplacement())) {
 748       AM.Disp += Val;
 749       return false;
 750     }
 751     break;
 752   }
 753
 754   case X86ISD::Wrapper:
 755   case X86ISD::WrapperRIP:
 756     if (!MatchWrapper(N, AM))
 757       return false;
 758     break;
 759
 760   case ISD::LOAD:
 761     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
 762       return false;
 763     break;
 764
 765   case ISD::FrameIndex:
 766     if (AM.BaseType == X86ISelAddressMode::RegBase
 767         && AM.Base_Reg.getNode() == 0) {
 768       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 769       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 770       return false;
 771     }
 772     break;
 773
 774   case ISD::SHL:
 775     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 776       break;
 777
 778     if (ConstantSDNode
 779           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 780       unsigned Val = CN->getZExtValue();
 781       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 782       // that the base operand remains free for further matching. If
 783       // the base doesn't end up getting used, a post-processing step
 784       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 785       if (Val == 1 || Val == 2 || Val == 3) {
 786         AM.Scale = 1 << Val;
 787         SDValue ShVal = N.getNode()->getOperand(0);
 788
 789         // Okay, we know that we have a scale by now.  However, if the scaled
 790         // value is an add of something and a constant, we can fold the
 791         // constant into the disp field here.
 792         if (isLogicallyAddWithConstant(ShVal, CurDAG)) {
 793           AM.IndexReg = ShVal.getNode()->getOperand(0);
 794           ConstantSDNode *AddVal =
 795             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 796           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 797           if (!is64Bit ||
 798               X86::isOffsetSuitableForCodeModel(Disp, M,
 799                                                 AM.hasSymbolicDisplacement()))
 800             AM.Disp = Disp;
 801           else
 802             AM.IndexReg = ShVal;
 803         } else {
 804           AM.IndexReg = ShVal;
 805         }
 806         return false;
 807       }
 808     break;
 809     }
 810
 811   case ISD::SMUL_LOHI:
 812   case ISD::UMUL_LOHI:
 813     // A mul_lohi where we need the low part can be folded as a plain multiply.
 814     if (N.getResNo() != 0) break;
 815     // FALL THROUGH
 816   case ISD::MUL:
 817   case X86ISD::MUL_IMM:
 818     // X*[3,5,9] -> X+X*[2,4,8]
 819     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 820         AM.Base_Reg.getNode() == 0 &&
 821         AM.IndexReg.getNode() == 0) {
 822       if (ConstantSDNode
 823             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 824         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 825             CN->getZExtValue() == 9) {
 826           AM.Scale = unsigned(CN->getZExtValue())-1;
 827
 828           SDValue MulVal = N.getNode()->getOperand(0);
 829           SDValue Reg;
 830
 831           // Okay, we know that we have a scale by now.  However, if the scaled
 832           // value is an add of something and a constant, we can fold the
 833           // constant into the disp field here.
 834           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 835               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 836             Reg = MulVal.getNode()->getOperand(0);
 837             ConstantSDNode *AddVal =
 838               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 839             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 840                                       CN->getZExtValue();
 841             if (!is64Bit ||
 842                 X86::isOffsetSuitableForCodeModel(Disp, M,
 843                                                   AM.hasSymbolicDisplacement()))
 844               AM.Disp = Disp;
 845             else
 846               Reg = N.getNode()->getOperand(0);
 847           } else {
 848             Reg = N.getNode()->getOperand(0);
 849           }
 850
 851           AM.IndexReg = AM.Base_Reg = Reg;
 852           return false;
 853         }
 854     }
 855     break;
 856
 857   case ISD::SUB: {
 858     // Given A-B, if A can be completely folded into the address and
 859     // the index field with the index field unused, use -B as the index.
 860     // This is a win if a has multiple parts that can be folded into
 861     // the address. Also, this saves a mov if the base register has
 862     // other uses, since it avoids a two-address sub instruction, however
 863     // it costs an additional mov if the index register has other uses.
 864
 865     // Add an artificial use to this node so that we can keep track of
 866     // it if it gets CSE'd with a different node.
 867     HandleSDNode Handle(N);
 868
 869     // Test if the LHS of the sub can be folded.
 870     X86ISelAddressMode Backup = AM;
 871     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
 872       AM = Backup;
 873       break;
 874     }
 875     // Test if the index field is free for use.
 876     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
 877       AM = Backup;
 878       break;
 879     }
 880
 881     int Cost = 0;
 882     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
 883     // If the RHS involves a register with multiple uses, this
 884     // transformation incurs an extra mov, due to the neg instruction
 885     // clobbering its operand.
 886     if (!RHS.getNode()->hasOneUse() ||
 887         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
 888         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
 889         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
 890         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
 891          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
 892       ++Cost;
 893     // If the base is a register with multiple uses, this
 894     // transformation may save a mov.
 895     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
 896          AM.Base_Reg.getNode() &&
 897          !AM.Base_Reg.getNode()->hasOneUse()) ||
 898         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 899       --Cost;
 900     // If the folded LHS was interesting, this transformation saves
 901     // address arithmetic.
 902     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
 903         ((AM.Disp != 0) && (Backup.Disp == 0)) +
 904         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
 905       --Cost;
 906     // If it doesn't look like it may be an overall win, don't do it.
 907     if (Cost >= 0) {
 908       AM = Backup;
 909       break;
 910     }
 911
 912     // Ok, the transformation is legal and appears profitable. Go for it.
 913     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
 914     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
 915     AM.IndexReg = Neg;
 916     AM.Scale = 1;
 917
 918     // Insert the new nodes into the topological ordering.
 919     if (Zero.getNode()->getNodeId() == -1 ||
 920         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 921       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
 922       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
 923     }
 924     if (Neg.getNode()->getNodeId() == -1 ||
 925         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 926       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
 927       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
 928     }
 929     return false;
 930   }
 931
 932   case ISD::ADD: {
 933     // Add an artificial use to this node so that we can keep track of
 934     // it if it gets CSE'd with a different node.
 935     HandleSDNode Handle(N);
 936
 937     X86ISelAddressMode Backup = AM;
 938     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
 939         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
 940       return false;
 941     AM = Backup;
 942
 943     // Try again after commuting the operands.
 944     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
 945         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
 946       return false;
 947     AM = Backup;
 948
 949     // If we couldn't fold both operands into the address at the same time,
 950     // see if we can just put each operand into a register and fold at least
 951     // the add.
 952     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 953         !AM.Base_Reg.getNode() &&
 954         !AM.IndexReg.getNode()) {
 955       N = Handle.getValue();
 956       AM.Base_Reg = N.getOperand(0);
 957       AM.IndexReg = N.getOperand(1);
 958       AM.Scale = 1;
 959       return false;
 960     }
 961     N = Handle.getValue();
 962     break;
 963   }
 964
 965   case ISD::OR:
 966     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 967     if (isLogicallyAddWithConstant(N, CurDAG)) {
 968       X86ISelAddressMode Backup = AM;
 969       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
 970       uint64_t Offset = CN->getSExtValue();
 971
 972       // Start with the LHS as an addr mode.
 973       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
 974           // Address could not have picked a GV address for the displacement.
 975           AM.GV == NULL &&
 976           // On x86-64, the resultant disp must fit in 32-bits.
 977           (!is64Bit ||
 978            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
 979                                              AM.hasSymbolicDisplacement()))) {
 980         AM.Disp += Offset;
 981         return false;
 982       }
 983       AM = Backup;
 984     }
 985     break;
 986
 987   case ISD::AND: {
 988     // Perform some heroic transforms on an and of a constant-count shift
 989     // with a constant to enable use of the scaled offset field.
 990
 991     SDValue Shift = N.getOperand(0);
 992     if (Shift.getNumOperands() != 2) break;
 993
 994     // Scale must not be used already.
 995     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
 996
 997     SDValue X = Shift.getOperand(0);
 998     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
 999     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1000     if (!C1 || !C2) break;
1001
1002     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1003     // allows us to convert the shift and and into an h-register extract and
1004     // a scaled index.
1005     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1006       unsigned ScaleLog = 8 - C1->getZExtValue();
1007       if (ScaleLog > 0 && ScaleLog < 4 &&
1008           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1009         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1010         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1011         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1012                                       X, Eight);
1013         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1014                                       Srl, Mask);
1015         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1016         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1017                                       And, ShlCount);
1018
1019         // Insert the new nodes into the topological ordering.
1020         if (Eight.getNode()->getNodeId() == -1 ||
1021             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1022           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1023           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1024         }
1025         if (Mask.getNode()->getNodeId() == -1 ||
1026             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1027           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1028           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1029         }
1030         if (Srl.getNode()->getNodeId() == -1 ||
1031             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1032           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1033           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1034         }
1035         if (And.getNode()->getNodeId() == -1 ||
1036             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1037           CurDAG->RepositionNode(N.getNode(), And.getNode());
1038           And.getNode()->setNodeId(N.getNode()->getNodeId());
1039         }
1040         if (ShlCount.getNode()->getNodeId() == -1 ||
1041             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1042           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1043           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1044         }
1045         if (Shl.getNode()->getNodeId() == -1 ||
1046             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1047           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1048           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1049         }
1050         CurDAG->ReplaceAllUsesWith(N, Shl);
1051         AM.IndexReg = And;
1052         AM.Scale = (1 << ScaleLog);
1053         return false;
1054       }
1055     }
1056
1057     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1058     // allows us to fold the shift into this addressing mode.
1059     if (Shift.getOpcode() != ISD::SHL) break;
1060
1061     // Not likely to be profitable if either the AND or SHIFT node has more
1062     // than one use (unless all uses are for address computation). Besides,
1063     // isel mechanism requires their node ids to be reused.
1064     if (!N.hasOneUse() || !Shift.hasOneUse())
1065       break;
1066
1067     // Verify that the shift amount is something we can fold.
1068     unsigned ShiftCst = C1->getZExtValue();
1069     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1070       break;
1071
1072     // Get the new AND mask, this folds to a constant.
1073     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1074                                          SDValue(C2, 0), SDValue(C1, 0));
1075     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1076                                      NewANDMask);
1077     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1078                                        NewAND, SDValue(C1, 0));
1079
1080     // Insert the new nodes into the topological ordering.
1081     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1082       CurDAG->RepositionNode(X.getNode(), C1);
1083       C1->setNodeId(X.getNode()->getNodeId());
1084     }
1085     if (NewANDMask.getNode()->getNodeId() == -1 ||
1086         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1087       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1088       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1089     }
1090     if (NewAND.getNode()->getNodeId() == -1 ||
1091         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1092       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1093       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1094     }
1095     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1096         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1097       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1098       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1099     }
1100
1101     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1102
1103     AM.Scale = 1 << ShiftCst;
1104     AM.IndexReg = NewAND;
1105     return false;
1106   }
1107   }
1108
1109   return MatchAddressBase(N, AM);
1110 }
1111
1112 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1113 /// specified addressing mode without any further recursion.
1114 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1115   // Is the base register already occupied?
1116   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1117     // If so, check to see if the scale index register is set.
1118     if (AM.IndexReg.getNode() == 0) {
1119       AM.IndexReg = N;
1120       AM.Scale = 1;
1121       return false;
1122     }
1123
1124     // Otherwise, we cannot select it.
1125     return true;
1126   }
1127
1128   // Default, generate it as a register.
1129   AM.BaseType = X86ISelAddressMode::RegBase;
1130   AM.Base_Reg = N;
1131   return false;
1132 }
1133
1134 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1135 /// It returns the operands which make up the maximal addressing mode it can
1136 /// match by reference.
1137 ///
1138 /// Parent is the parent node of the addr operand that is being matched.  It
1139 /// is always a load, store, atomic node, or null.  It is only null when
1140 /// checking memory operands for inline asm nodes.
1141 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1142                                  SDValue &Scale, SDValue &Index,
1143                                  SDValue &Disp, SDValue &Segment) {
1144   X86ISelAddressMode AM;
1145
1146   if (Parent &&
1147       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1148       // that are not a MemSDNode, and thus don't have proper addrspace info.
1149       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1150       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1151       Parent->getOpcode() != X86ISD::TLSCALL) { // Fixme
1152     unsigned AddrSpace =
1153       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1154     // AddrSpace 256 -> GS, 257 -> FS.
1155     if (AddrSpace == 256)
1156       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1157     if (AddrSpace == 257)
1158       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1159   }
1160
1161   if (MatchAddress(N, AM))
1162     return false;
1163
1164   EVT VT = N.getValueType();
1165   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1166     if (!AM.Base_Reg.getNode())
1167       AM.Base_Reg = CurDAG->getRegister(0, VT);
1168   }
1169
1170   if (!AM.IndexReg.getNode())
1171     AM.IndexReg = CurDAG->getRegister(0, VT);
1172
1173   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1174   return true;
1175 }
1176
1177 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1178 /// match a load whose top elements are either undef or zeros.  The load flavor
1179 /// is derived from the type of N, which is either v4f32 or v2f64.
1180 ///
1181 /// We also return:
1182 ///   PatternChainNode: this is the matched node that has a chain input and
1183 ///   output.
1184 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1185                                           SDValue N, SDValue &Base,
1186                                           SDValue &Scale, SDValue &Index,
1187                                           SDValue &Disp, SDValue &Segment,
1188                                           SDValue &PatternNodeWithChain) {
1189   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1190     PatternNodeWithChain = N.getOperand(0);
1191     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1192         PatternNodeWithChain.hasOneUse() &&
1193         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1194         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1195       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1196       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1197         return false;
1198       return true;
1199     }
1200   }
1201
1202   // Also handle the case where we explicitly require zeros in the top
1203   // elements.  This is a vector shuffle from the zero vector.
1204   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1205       // Check to see if the top elements are all zeros (or bitcast of zeros).
1206       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1207       N.getOperand(0).getNode()->hasOneUse() &&
1208       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1209       N.getOperand(0).getOperand(0).hasOneUse() &&
1210       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1211       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1212     // Okay, this is a zero extending load.  Fold it.
1213     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1214     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1215       return false;
1216     PatternNodeWithChain = SDValue(LD, 0);
1217     return true;
1218   }
1219   return false;
1220 }
1221
1222
1223 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1224 /// mode it matches can be cost effectively emitted as an LEA instruction.
1225 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1226                                     SDValue &Base, SDValue &Scale,
1227                                     SDValue &Index, SDValue &Disp,
1228                                     SDValue &Segment) {
1229   X86ISelAddressMode AM;
1230
1231   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1232   // segments.
1233   SDValue Copy = AM.Segment;
1234   SDValue T = CurDAG->getRegister(0, MVT::i32);
1235   AM.Segment = T;
1236   if (MatchAddress(N, AM))
1237     return false;
1238   assert (T == AM.Segment);
1239   AM.Segment = Copy;
1240
1241   EVT VT = N.getValueType();
1242   unsigned Complexity = 0;
1243   if (AM.BaseType == X86ISelAddressMode::RegBase)
1244     if (AM.Base_Reg.getNode())
1245       Complexity = 1;
1246     else
1247       AM.Base_Reg = CurDAG->getRegister(0, VT);
1248   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1249     Complexity = 4;
1250
1251   if (AM.IndexReg.getNode())
1252     Complexity++;
1253   else
1254     AM.IndexReg = CurDAG->getRegister(0, VT);
1255
1256   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1257   // a simple shift.
1258   if (AM.Scale > 1)
1259     Complexity++;
1260
1261   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1262   // to a LEA. This is determined with some expermentation but is by no means
1263   // optimal (especially for code size consideration). LEA is nice because of
1264   // its three-address nature. Tweak the cost function again when we can run
1265   // convertToThreeAddress() at register allocation time.
1266   if (AM.hasSymbolicDisplacement()) {
1267     // For X86-64, we should always use lea to materialize RIP relative
1268     // addresses.
1269     if (Subtarget->is64Bit())
1270       Complexity = 4;
1271     else
1272       Complexity += 2;
1273   }
1274
1275   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1276     Complexity++;
1277
1278   // If it isn't worth using an LEA, reject it.
1279   if (Complexity <= 2)
1280     return false;
1281
1282   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1283   return true;
1284 }
1285
1286 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1287 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1288                                         SDValue &Scale, SDValue &Index,
1289                                         SDValue &Disp, SDValue &Segment) {
1290   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1291   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1292
1293   X86ISelAddressMode AM;
1294   AM.GV = GA->getGlobal();
1295   AM.Disp += GA->getOffset();
1296   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1297   AM.SymbolFlags = GA->getTargetFlags();
1298
1299   if (N.getValueType() == MVT::i32) {
1300     AM.Scale = 1;
1301     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1302   } else {
1303     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1304   }
1305
1306   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1307   return true;
1308 }
1309
1310
1311 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1312                                   SDValue &Base, SDValue &Scale,
1313                                   SDValue &Index, SDValue &Disp,
1314                                   SDValue &Segment) {
1315   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1316       !IsProfitableToFold(N, P, P) ||
1317       !IsLegalToFold(N, P, P, OptLevel))
1318     return false;
1319
1320   return SelectAddr(N.getNode(),
1321                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1322 }
1323
1324 /// getGlobalBaseReg - Return an SDNode that returns the value of
1325 /// the global base register. Output instructions required to
1326 /// initialize the global base register, if necessary.
1327 ///
1328 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1329   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1330   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1331 }
1332
1333 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1334   SDValue Chain = Node->getOperand(0);
1335   SDValue In1 = Node->getOperand(1);
1336   SDValue In2L = Node->getOperand(2);
1337   SDValue In2H = Node->getOperand(3);
1338   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1339   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1340     return NULL;
1341   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1342   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1343   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1344   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1345                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1346                                            array_lengthof(Ops));
1347   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1348   return ResNode;
1349 }
1350
1351 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1352   if (Node->hasAnyUseOfValue(0))
1353     return 0;
1354
1355   // Optimize common patterns for __sync_add_and_fetch and
1356   // __sync_sub_and_fetch where the result is not used. This allows us
1357   // to use "lock" version of add, sub, inc, dec instructions.
1358   // FIXME: Do not use special instructions but instead add the "lock"
1359   // prefix to the target node somehow. The extra information will then be
1360   // transferred to machine instruction and it denotes the prefix.
1361   SDValue Chain = Node->getOperand(0);
1362   SDValue Ptr = Node->getOperand(1);
1363   SDValue Val = Node->getOperand(2);
1364   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1365   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1366     return 0;
1367
1368   bool isInc = false, isDec = false, isSub = false, isCN = false;
1369   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1370   if (CN) {
1371     isCN = true;
1372     int64_t CNVal = CN->getSExtValue();
1373     if (CNVal == 1)
1374       isInc = true;
1375     else if (CNVal == -1)
1376       isDec = true;
1377     else if (CNVal >= 0)
1378       Val = CurDAG->getTargetConstant(CNVal, NVT);
1379     else {
1380       isSub = true;
1381       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1382     }
1383   } else if (Val.hasOneUse() &&
1384              Val.getOpcode() == ISD::SUB &&
1385              X86::isZeroNode(Val.getOperand(0))) {
1386     isSub = true;
1387     Val = Val.getOperand(1);
1388   }
1389
1390   unsigned Opc = 0;
1391   switch (NVT.getSimpleVT().SimpleTy) {
1392   default: return 0;
1393   case MVT::i8:
1394     if (isInc)
1395       Opc = X86::LOCK_INC8m;
1396     else if (isDec)
1397       Opc = X86::LOCK_DEC8m;
1398     else if (isSub) {
1399       if (isCN)
1400         Opc = X86::LOCK_SUB8mi;
1401       else
1402         Opc = X86::LOCK_SUB8mr;
1403     } else {
1404       if (isCN)
1405         Opc = X86::LOCK_ADD8mi;
1406       else
1407         Opc = X86::LOCK_ADD8mr;
1408     }
1409     break;
1410   case MVT::i16:
1411     if (isInc)
1412       Opc = X86::LOCK_INC16m;
1413     else if (isDec)
1414       Opc = X86::LOCK_DEC16m;
1415     else if (isSub) {
1416       if (isCN) {
1417         if (immSext8(Val.getNode()))
1418           Opc = X86::LOCK_SUB16mi8;
1419         else
1420           Opc = X86::LOCK_SUB16mi;
1421       } else
1422         Opc = X86::LOCK_SUB16mr;
1423     } else {
1424       if (isCN) {
1425         if (immSext8(Val.getNode()))
1426           Opc = X86::LOCK_ADD16mi8;
1427         else
1428           Opc = X86::LOCK_ADD16mi;
1429       } else
1430         Opc = X86::LOCK_ADD16mr;
1431     }
1432     break;
1433   case MVT::i32:
1434     if (isInc)
1435       Opc = X86::LOCK_INC32m;
1436     else if (isDec)
1437       Opc = X86::LOCK_DEC32m;
1438     else if (isSub) {
1439       if (isCN) {
1440         if (immSext8(Val.getNode()))
1441           Opc = X86::LOCK_SUB32mi8;
1442         else
1443           Opc = X86::LOCK_SUB32mi;
1444       } else
1445         Opc = X86::LOCK_SUB32mr;
1446     } else {
1447       if (isCN) {
1448         if (immSext8(Val.getNode()))
1449           Opc = X86::LOCK_ADD32mi8;
1450         else
1451           Opc = X86::LOCK_ADD32mi;
1452       } else
1453         Opc = X86::LOCK_ADD32mr;
1454     }
1455     break;
1456   case MVT::i64:
1457     if (isInc)
1458       Opc = X86::LOCK_INC64m;
1459     else if (isDec)
1460       Opc = X86::LOCK_DEC64m;
1461     else if (isSub) {
1462       Opc = X86::LOCK_SUB64mr;
1463       if (isCN) {
1464         if (immSext8(Val.getNode()))
1465           Opc = X86::LOCK_SUB64mi8;
1466         else if (i64immSExt32(Val.getNode()))
1467           Opc = X86::LOCK_SUB64mi32;
1468       }
1469     } else {
1470       Opc = X86::LOCK_ADD64mr;
1471       if (isCN) {
1472         if (immSext8(Val.getNode()))
1473           Opc = X86::LOCK_ADD64mi8;
1474         else if (i64immSExt32(Val.getNode()))
1475           Opc = X86::LOCK_ADD64mi32;
1476       }
1477     }
1478     break;
1479   }
1480
1481   DebugLoc dl = Node->getDebugLoc();
1482   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1483                                                  dl, NVT), 0);
1484   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1485   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1486   if (isInc || isDec) {
1487     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1488     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1489     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1490     SDValue RetVals[] = { Undef, Ret };
1491     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1492   } else {
1493     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1494     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1495     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1496     SDValue RetVals[] = { Undef, Ret };
1497     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1498   }
1499 }
1500
1501 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1502 /// any uses which require the SF or OF bits to be accurate.
1503 static bool HasNoSignedComparisonUses(SDNode *N) {
1504   // Examine each user of the node.
1505   for (SDNode::use_iterator UI = N->use_begin(),
1506          UE = N->use_end(); UI != UE; ++UI) {
1507     // Only examine CopyToReg uses.
1508     if (UI->getOpcode() != ISD::CopyToReg)
1509       return false;
1510     // Only examine CopyToReg uses that copy to EFLAGS.
1511     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1512           X86::EFLAGS)
1513       return false;
1514     // Examine each user of the CopyToReg use.
1515     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1516            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1517       // Only examine the Flag result.
1518       if (FlagUI.getUse().getResNo() != 1) continue;
1519       // Anything unusual: assume conservatively.
1520       if (!FlagUI->isMachineOpcode()) return false;
1521       // Examine the opcode of the user.
1522       switch (FlagUI->getMachineOpcode()) {
1523       // These comparisons don't treat the most significant bit specially.
1524       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1525       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1526       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1527       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1528       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1529       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1530       case X86::CMOVA16rr: case X86::CMOVA16rm:
1531       case X86::CMOVA32rr: case X86::CMOVA32rm:
1532       case X86::CMOVA64rr: case X86::CMOVA64rm:
1533       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1534       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1535       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1536       case X86::CMOVB16rr: case X86::CMOVB16rm:
1537       case X86::CMOVB32rr: case X86::CMOVB32rm:
1538       case X86::CMOVB64rr: case X86::CMOVB64rm:
1539       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1540       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1541       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1542       case X86::CMOVE16rr: case X86::CMOVE16rm:
1543       case X86::CMOVE32rr: case X86::CMOVE32rm:
1544       case X86::CMOVE64rr: case X86::CMOVE64rm:
1545       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1546       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1547       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1548       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1549       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1550       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1551       case X86::CMOVP16rr: case X86::CMOVP16rm:
1552       case X86::CMOVP32rr: case X86::CMOVP32rm:
1553       case X86::CMOVP64rr: case X86::CMOVP64rm:
1554         continue;
1555       // Anything else: assume conservatively.
1556       default: return false;
1557       }
1558     }
1559   }
1560   return true;
1561 }
1562
1563 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1564   EVT NVT = Node->getValueType(0);
1565   unsigned Opc, MOpc;
1566   unsigned Opcode = Node->getOpcode();
1567   DebugLoc dl = Node->getDebugLoc();
1568
1569   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1570
1571   if (Node->isMachineOpcode()) {
1572     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1573     return NULL;   // Already selected.
1574   }
1575
1576   switch (Opcode) {
1577   default: break;
1578   case X86ISD::GlobalBaseReg:
1579     return getGlobalBaseReg();
1580
1581   case X86ISD::ATOMOR64_DAG:
1582     return SelectAtomic64(Node, X86::ATOMOR6432);
1583   case X86ISD::ATOMXOR64_DAG:
1584     return SelectAtomic64(Node, X86::ATOMXOR6432);
1585   case X86ISD::ATOMADD64_DAG:
1586     return SelectAtomic64(Node, X86::ATOMADD6432);
1587   case X86ISD::ATOMSUB64_DAG:
1588     return SelectAtomic64(Node, X86::ATOMSUB6432);
1589   case X86ISD::ATOMNAND64_DAG:
1590     return SelectAtomic64(Node, X86::ATOMNAND6432);
1591   case X86ISD::ATOMAND64_DAG:
1592     return SelectAtomic64(Node, X86::ATOMAND6432);
1593   case X86ISD::ATOMSWAP64_DAG:
1594     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1595
1596   case ISD::ATOMIC_LOAD_ADD: {
1597     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1598     if (RetVal)
1599       return RetVal;
1600     break;
1601   }
1602   case X86ISD::UMUL: {
1603     SDValue N0 = Node->getOperand(0);
1604     SDValue N1 = Node->getOperand(1);
1605
1606     unsigned LoReg;
1607     switch (NVT.getSimpleVT().SimpleTy) {
1608     default: llvm_unreachable("Unsupported VT!");
1609     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
1610     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
1611     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
1612     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
1613     }
1614
1615     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1616                                           N0, SDValue()).getValue(1);
1617
1618     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
1619     SDValue Ops[] = {N1, InFlag};
1620     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops, 2);
1621
1622     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
1623     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
1624     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
1625     return NULL;
1626   }
1627
1628   case ISD::SMUL_LOHI:
1629   case ISD::UMUL_LOHI: {
1630     SDValue N0 = Node->getOperand(0);
1631     SDValue N1 = Node->getOperand(1);
1632
1633     bool isSigned = Opcode == ISD::SMUL_LOHI;
1634     if (!isSigned) {
1635       switch (NVT.getSimpleVT().SimpleTy) {
1636       default: llvm_unreachable("Unsupported VT!");
1637       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1638       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1639       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1640       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1641       }
1642     } else {
1643       switch (NVT.getSimpleVT().SimpleTy) {
1644       default: llvm_unreachable("Unsupported VT!");
1645       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1646       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1647       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1648       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1649       }
1650     }
1651
1652     unsigned LoReg, HiReg;
1653     switch (NVT.getSimpleVT().SimpleTy) {
1654     default: llvm_unreachable("Unsupported VT!");
1655     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1656     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1657     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1658     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1659     }
1660
1661     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1662     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1663     // Multiply is commmutative.
1664     if (!foldedLoad) {
1665       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1666       if (foldedLoad)
1667         std::swap(N0, N1);
1668     }
1669
1670     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1671                                             N0, SDValue()).getValue(1);
1672
1673     if (foldedLoad) {
1674       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1675                         InFlag };
1676       SDNode *CNode =
1677         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
1678                                array_lengthof(Ops));
1679       InFlag = SDValue(CNode, 1);
1680
1681       // Update the chain.
1682       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1683     } else {
1684       SDNode *CNode = CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag);
1685       InFlag = SDValue(CNode, 0);
1686     }
1687
1688     // Prevent use of AH in a REX instruction by referencing AX instead.
1689     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1690         !SDValue(Node, 1).use_empty()) {
1691       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1692                                               X86::AX, MVT::i16, InFlag);
1693       InFlag = Result.getValue(2);
1694       // Get the low part if needed. Don't use getCopyFromReg for aliasing
1695       // registers.
1696       if (!SDValue(Node, 0).use_empty())
1697         ReplaceUses(SDValue(Node, 1),
1698           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1699
1700       // Shift AX down 8 bits.
1701       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1702                                               Result,
1703                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
1704       // Then truncate it down to i8.
1705       ReplaceUses(SDValue(Node, 1),
1706         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1707     }
1708     // Copy the low half of the result, if it is needed.
1709     if (!SDValue(Node, 0).use_empty()) {
1710       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1711                                                 LoReg, NVT, InFlag);
1712       InFlag = Result.getValue(2);
1713       ReplaceUses(SDValue(Node, 0), Result);
1714       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1715     }
1716     // Copy the high half of the result, if it is needed.
1717     if (!SDValue(Node, 1).use_empty()) {
1718       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1719                                               HiReg, NVT, InFlag);
1720       InFlag = Result.getValue(2);
1721       ReplaceUses(SDValue(Node, 1), Result);
1722       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1723     }
1724
1725     return NULL;
1726   }
1727
1728   case ISD::SDIVREM:
1729   case ISD::UDIVREM: {
1730     SDValue N0 = Node->getOperand(0);
1731     SDValue N1 = Node->getOperand(1);
1732
1733     bool isSigned = Opcode == ISD::SDIVREM;
1734     if (!isSigned) {
1735       switch (NVT.getSimpleVT().SimpleTy) {
1736       default: llvm_unreachable("Unsupported VT!");
1737       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1738       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1739       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1740       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1741       }
1742     } else {
1743       switch (NVT.getSimpleVT().SimpleTy) {
1744       default: llvm_unreachable("Unsupported VT!");
1745       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1746       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1747       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1748       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1749       }
1750     }
1751
1752     unsigned LoReg, HiReg, ClrReg;
1753     unsigned ClrOpcode, SExtOpcode;
1754     switch (NVT.getSimpleVT().SimpleTy) {
1755     default: llvm_unreachable("Unsupported VT!");
1756     case MVT::i8:
1757       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1758       ClrOpcode  = 0;
1759       SExtOpcode = X86::CBW;
1760       break;
1761     case MVT::i16:
1762       LoReg = X86::AX;  HiReg = X86::DX;
1763       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1764       SExtOpcode = X86::CWD;
1765       break;
1766     case MVT::i32:
1767       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1768       ClrOpcode  = X86::MOV32r0;
1769       SExtOpcode = X86::CDQ;
1770       break;
1771     case MVT::i64:
1772       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1773       ClrOpcode  = X86::MOV64r0;
1774       SExtOpcode = X86::CQO;
1775       break;
1776     }
1777
1778     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1779     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1780     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1781
1782     SDValue InFlag;
1783     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1784       // Special case for div8, just use a move with zero extension to AX to
1785       // clear the upper 8 bits (AH).
1786       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1787       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1788         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1789         Move =
1790           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1791                                          MVT::Other, Ops,
1792                                          array_lengthof(Ops)), 0);
1793         Chain = Move.getValue(1);
1794         ReplaceUses(N0.getValue(1), Chain);
1795       } else {
1796         Move =
1797           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1798         Chain = CurDAG->getEntryNode();
1799       }
1800       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1801       InFlag = Chain.getValue(1);
1802     } else {
1803       InFlag =
1804         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1805                              LoReg, N0, SDValue()).getValue(1);
1806       if (isSigned && !signBitIsZero) {
1807         // Sign extend the low part into the high part.
1808         InFlag =
1809           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
1810       } else {
1811         // Zero out the high part, effectively zero extending the input.
1812         SDValue ClrNode =
1813           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1814         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1815                                       ClrNode, InFlag).getValue(1);
1816       }
1817     }
1818
1819     if (foldedLoad) {
1820       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1821                         InFlag };
1822       SDNode *CNode =
1823         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
1824                                array_lengthof(Ops));
1825       InFlag = SDValue(CNode, 1);
1826       // Update the chain.
1827       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1828     } else {
1829       InFlag =
1830         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
1831     }
1832
1833     // Prevent use of AH in a REX instruction by referencing AX instead.
1834     // Shift it down 8 bits.
1835     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1836         !SDValue(Node, 1).use_empty()) {
1837       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1838                                               X86::AX, MVT::i16, InFlag);
1839       InFlag = Result.getValue(2);
1840
1841       // If we also need AL (the quotient), get it by extracting a subreg from
1842       // Result. The fast register allocator does not like multiple CopyFromReg
1843       // nodes using aliasing registers.
1844       if (!SDValue(Node, 0).use_empty())
1845         ReplaceUses(SDValue(Node, 0),
1846           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1847
1848       // Shift AX right by 8 bits instead of using AH.
1849       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1850                                          Result,
1851                                          CurDAG->getTargetConstant(8, MVT::i8)),
1852                        0);
1853       ReplaceUses(SDValue(Node, 1),
1854         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1855     }
1856     // Copy the division (low) result, if it is needed.
1857     if (!SDValue(Node, 0).use_empty()) {
1858       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1859                                                 LoReg, NVT, InFlag);
1860       InFlag = Result.getValue(2);
1861       ReplaceUses(SDValue(Node, 0), Result);
1862       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1863     }
1864     // Copy the remainder (high) result, if it is needed.
1865     if (!SDValue(Node, 1).use_empty()) {
1866       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1867                                               HiReg, NVT, InFlag);
1868       InFlag = Result.getValue(2);
1869       ReplaceUses(SDValue(Node, 1), Result);
1870       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1871     }
1872     return NULL;
1873   }
1874
1875   case X86ISD::CMP: {
1876     SDValue N0 = Node->getOperand(0);
1877     SDValue N1 = Node->getOperand(1);
1878
1879     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
1880     // use a smaller encoding.
1881     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
1882         HasNoSignedComparisonUses(Node))
1883       // Look past the truncate if CMP is the only use of it.
1884       N0 = N0.getOperand(0);
1885     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
1886         N0.getValueType() != MVT::i8 &&
1887         X86::isZeroNode(N1)) {
1888       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
1889       if (!C) break;
1890
1891       // For example, convert "testl %eax, $8" to "testb %al, $8"
1892       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
1893           (!(C->getZExtValue() & 0x80) ||
1894            HasNoSignedComparisonUses(Node))) {
1895         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
1896         SDValue Reg = N0.getNode()->getOperand(0);
1897
1898         // On x86-32, only the ABCD registers have 8-bit subregisters.
1899         if (!Subtarget->is64Bit()) {
1900           TargetRegisterClass *TRC = 0;
1901           switch (N0.getValueType().getSimpleVT().SimpleTy) {
1902           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1903           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1904           default: llvm_unreachable("Unsupported TEST operand type!");
1905           }
1906           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1907           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1908                                                Reg.getValueType(), Reg, RC), 0);
1909         }
1910
1911         // Extract the l-register.
1912         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
1913                                                         MVT::i8, Reg);
1914
1915         // Emit a testb.
1916         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
1917       }
1918
1919       // For example, "testl %eax, $2048" to "testb %ah, $8".
1920       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
1921           (!(C->getZExtValue() & 0x8000) ||
1922            HasNoSignedComparisonUses(Node))) {
1923         // Shift the immediate right by 8 bits.
1924         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
1925                                                        MVT::i8);
1926         SDValue Reg = N0.getNode()->getOperand(0);
1927
1928         // Put the value in an ABCD register.
1929         TargetRegisterClass *TRC = 0;
1930         switch (N0.getValueType().getSimpleVT().SimpleTy) {
1931         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
1932         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1933         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1934         default: llvm_unreachable("Unsupported TEST operand type!");
1935         }
1936         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1937         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1938                                              Reg.getValueType(), Reg, RC), 0);
1939
1940         // Extract the h-register.
1941         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
1942                                                         MVT::i8, Reg);
1943
1944         // Emit a testb. No special NOREX tricks are needed since there's
1945         // only one GPR operand!
1946         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
1947                                       Subreg, ShiftedImm);
1948       }
1949
1950       // For example, "testl %eax, $32776" to "testw %ax, $32776".
1951       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
1952           N0.getValueType() != MVT::i16 &&
1953           (!(C->getZExtValue() & 0x8000) ||
1954            HasNoSignedComparisonUses(Node))) {
1955         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
1956         SDValue Reg = N0.getNode()->getOperand(0);
1957
1958         // Extract the 16-bit subregister.
1959         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
1960                                                         MVT::i16, Reg);
1961
1962         // Emit a testw.
1963         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
1964       }
1965
1966       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
1967       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
1968           N0.getValueType() == MVT::i64 &&
1969           (!(C->getZExtValue() & 0x80000000) ||
1970            HasNoSignedComparisonUses(Node))) {
1971         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
1972         SDValue Reg = N0.getNode()->getOperand(0);
1973
1974         // Extract the 32-bit subregister.
1975         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
1976                                                         MVT::i32, Reg);
1977
1978         // Emit a testl.
1979         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
1980       }
1981     }
1982     break;
1983   }
1984   }
1985
1986   SDNode *ResNode = SelectCode(Node);
1987
1988   DEBUG(dbgs() << "=> ";
1989         if (ResNode == NULL || ResNode == Node)
1990           Node->dump(CurDAG);
1991         else
1992           ResNode->dump(CurDAG);
1993         dbgs() << '\n');
1994
1995   return ResNode;
1996 }
1997
1998 bool X86DAGToDAGISel::
1999 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2000                              std::vector<SDValue> &OutOps) {
2001   SDValue Op0, Op1, Op2, Op3, Op4;
2002   switch (ConstraintCode) {
2003   case 'o':   // offsetable        ??
2004   case 'v':   // not offsetable    ??
2005   default: return true;
2006   case 'm':   // memory
2007     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2008       return true;
2009     break;
2010   }
2011
2012   OutOps.push_back(Op0);
2013   OutOps.push_back(Op1);
2014   OutOps.push_back(Op2);
2015   OutOps.push_back(Op3);
2016   OutOps.push_back(Op4);
2017   return false;
2018 }
2019
2020 /// createX86ISelDag - This pass converts a legalized DAG into a
2021 /// X86-specific DAG, ready for instruction scheduling.
2022 ///
2023 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2024                                      llvm::CodeGenOpt::Level OptLevel) {
2025   return new X86DAGToDAGISel(TM, OptLevel);
2026 }