lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Instructions.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include <stdint.h>
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "x86-isel"
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(nullptr), CP(nullptr), BlockAddr(nullptr), ES(nullptr),
  77         JT(-1), Align(0), SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != nullptr || CP != nullptr || ES != nullptr ||
  82              JT != -1 || BlockAddr != nullptr;
  83     }
  84
  85     bool hasBaseOrIndexReg() const {
  86       return BaseType == FrameIndexBase ||
  87              IndexReg.getNode() != nullptr || Base_Reg.getNode() != nullptr;
  88     }
  89
  90     /// isRIPRelative - Return true if this addressing mode is already RIP
  91     /// relative.
  92     bool isRIPRelative() const {
  93       if (BaseType != RegBase) return false;
  94       if (RegisterSDNode *RegNode =
  95             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  96         return RegNode->getReg() == X86::RIP;
  97       return false;
  98     }
  99
 100     void setBaseReg(SDValue Reg) {
 101       BaseType = RegBase;
 102       Base_Reg = Reg;
 103     }
 104
 105 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 106     void dump() {
 107       dbgs() << "X86ISelAddressMode " << this << '\n';
 108       dbgs() << "Base_Reg ";
 109       if (Base_Reg.getNode())
 110         Base_Reg.getNode()->dump();
 111       else
 112         dbgs() << "nul";
 113       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 114              << " Scale" << Scale << '\n'
 115              << "IndexReg ";
 116       if (IndexReg.getNode())
 117         IndexReg.getNode()->dump();
 118       else
 119         dbgs() << "nul";
 120       dbgs() << " Disp " << Disp << '\n'
 121              << "GV ";
 122       if (GV)
 123         GV->dump();
 124       else
 125         dbgs() << "nul";
 126       dbgs() << " CP ";
 127       if (CP)
 128         CP->dump();
 129       else
 130         dbgs() << "nul";
 131       dbgs() << '\n'
 132              << "ES ";
 133       if (ES)
 134         dbgs() << ES;
 135       else
 136         dbgs() << "nul";
 137       dbgs() << " JT" << JT << " Align" << Align << '\n';
 138     }
 139 #endif
 140   };
 141 }
 142
 143 namespace {
 144   //===--------------------------------------------------------------------===//
 145   /// ISel - X86 specific code to select X86 machine instructions for
 146   /// SelectionDAG operations.
 147   ///
 148   class X86DAGToDAGISel final : public SelectionDAGISel {
 149     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 150     /// make the right decision when generating code for different targets.
 151     const X86Subtarget *Subtarget;
 152
 153     /// OptForSize - If true, selector should try to optimize for code size
 154     /// instead of performance.
 155     bool OptForSize;
 156
 157   public:
 158     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 159         : SelectionDAGISel(tm, OptLevel), OptForSize(false) {}
 160
 161     const char *getPassName() const override {
 162       return "X86 DAG->DAG Instruction Selection";
 163     }
 164
 165     bool runOnMachineFunction(MachineFunction &MF) override {
 166       // Reset the subtarget each time through.
 167       Subtarget = &MF.getSubtarget<X86Subtarget>();
 168       SelectionDAGISel::runOnMachineFunction(MF);
 169       return true;
 170     }
 171
 172     void EmitFunctionEntryCode() override;
 173
 174     bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const override;
 175
 176     void PreprocessISelDAG() override;
 177
 178     inline bool immSext8(SDNode *N) const {
 179       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 180     }
 181
 182     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 183     // sign extended field.
 184     inline bool i64immSExt32(SDNode *N) const {
 185       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 186       return (int64_t)v == (int32_t)v;
 187     }
 188
 189 // Include the pieces autogenerated from the target description.
 190 #include "X86GenDAGISel.inc"
 191
 192   private:
 193     SDNode *Select(SDNode *N) override;
 194     SDNode *SelectGather(SDNode *N, unsigned Opc);
 195     SDNode *SelectAtomicLoadArith(SDNode *Node, MVT NVT);
 196
 197     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 198     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 199     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 202                                  unsigned Depth);
 203     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 204     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 205                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 206                     SDValue &Segment);
 207     bool SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
 208                           SDValue &Scale, SDValue &Index, SDValue &Disp,
 209                           SDValue &Segment);
 210     bool SelectMOV64Imm32(SDValue N, SDValue &Imm);
 211     bool SelectLEAAddr(SDValue N, SDValue &Base,
 212                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 213                        SDValue &Segment);
 214     bool SelectLEA64_32Addr(SDValue N, SDValue &Base,
 215                             SDValue &Scale, SDValue &Index, SDValue &Disp,
 216                             SDValue &Segment);
 217     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 218                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 219                            SDValue &Segment);
 220     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 221                              SDValue &Base, SDValue &Scale,
 222                              SDValue &Index, SDValue &Disp,
 223                              SDValue &Segment,
 224                              SDValue &NodeWithChain);
 225
 226     bool TryFoldLoad(SDNode *P, SDValue N,
 227                      SDValue &Base, SDValue &Scale,
 228                      SDValue &Index, SDValue &Disp,
 229                      SDValue &Segment);
 230
 231     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 232     /// inline asm expressions.
 233     bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 234                                       unsigned ConstraintID,
 235                                       std::vector<SDValue> &OutOps) override;
 236
 237     void EmitSpecialCodeForMain();
 238
 239     inline void getAddressOperands(X86ISelAddressMode &AM, SDLoc DL,
 240                                    SDValue &Base, SDValue &Scale,
 241                                    SDValue &Index, SDValue &Disp,
 242                                    SDValue &Segment) {
 243       Base = (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 244                  ? CurDAG->getTargetFrameIndex(AM.Base_FrameIndex,
 245                                                TLI->getPointerTy())
 246                  : AM.Base_Reg;
 247       Scale = getI8Imm(AM.Scale, DL);
 248       Index = AM.IndexReg;
 249       // These are 32-bit even in 64-bit mode since RIP relative offset
 250       // is 32-bit.
 251       if (AM.GV)
 252         Disp = CurDAG->getTargetGlobalAddress(AM.GV, SDLoc(),
 253                                               MVT::i32, AM.Disp,
 254                                               AM.SymbolFlags);
 255       else if (AM.CP)
 256         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 257                                              AM.Align, AM.Disp, AM.SymbolFlags);
 258       else if (AM.ES) {
 259         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 260         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 261       } else if (AM.JT != -1) {
 262         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 263         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 264       } else if (AM.BlockAddr)
 265         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 266                                              AM.SymbolFlags);
 267       else
 268         Disp = CurDAG->getTargetConstant(AM.Disp, DL, MVT::i32);
 269
 270       if (AM.Segment.getNode())
 271         Segment = AM.Segment;
 272       else
 273         Segment = CurDAG->getRegister(0, MVT::i32);
 274     }
 275
 276     /// getI8Imm - Return a target constant with the specified value, of type
 277     /// i8.
 278     inline SDValue getI8Imm(unsigned Imm, SDLoc DL) {
 279       return CurDAG->getTargetConstant(Imm, DL, MVT::i8);
 280     }
 281
 282     /// getI32Imm - Return a target constant with the specified value, of type
 283     /// i32.
 284     inline SDValue getI32Imm(unsigned Imm, SDLoc DL) {
 285       return CurDAG->getTargetConstant(Imm, DL, MVT::i32);
 286     }
 287
 288     /// getGlobalBaseReg - Return an SDNode that returns the value of
 289     /// the global base register. Output instructions required to
 290     /// initialize the global base register, if necessary.
 291     ///
 292     SDNode *getGlobalBaseReg();
 293
 294     /// getTargetMachine - Return a reference to the TargetMachine, casted
 295     /// to the target-specific type.
 296     const X86TargetMachine &getTargetMachine() const {
 297       return static_cast<const X86TargetMachine &>(TM);
 298     }
 299
 300     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 301     /// to the target-specific type.
 302     const X86InstrInfo *getInstrInfo() const {
 303       return Subtarget->getInstrInfo();
 304     }
 305
 306     /// \brief Address-mode matching performs shift-of-and to and-of-shift
 307     /// reassociation in order to expose more scaled addressing
 308     /// opportunities.
 309     bool ComplexPatternFuncMutatesDAG() const override {
 310       return true;
 311     }
 312   };
 313 }
 314
 315
 316 bool
 317 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 318   if (OptLevel == CodeGenOpt::None) return false;
 319
 320   if (!N.hasOneUse())
 321     return false;
 322
 323   if (N.getOpcode() != ISD::LOAD)
 324     return true;
 325
 326   // If N is a load, do additional profitability checks.
 327   if (U == Root) {
 328     switch (U->getOpcode()) {
 329     default: break;
 330     case X86ISD::ADD:
 331     case X86ISD::SUB:
 332     case X86ISD::AND:
 333     case X86ISD::XOR:
 334     case X86ISD::OR:
 335     case ISD::ADD:
 336     case ISD::ADDC:
 337     case ISD::ADDE:
 338     case ISD::AND:
 339     case ISD::OR:
 340     case ISD::XOR: {
 341       SDValue Op1 = U->getOperand(1);
 342
 343       // If the other operand is a 8-bit immediate we should fold the immediate
 344       // instead. This reduces code size.
 345       // e.g.
 346       // movl 4(%esp), %eax
 347       // addl $4, %eax
 348       // vs.
 349       // movl $4, %eax
 350       // addl 4(%esp), %eax
 351       // The former is 2 bytes shorter. In case where the increment is 1, then
 352       // the saving can be 4 bytes (by using incl %eax).
 353       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 354         if (Imm->getAPIntValue().isSignedIntN(8))
 355           return false;
 356
 357       // If the other operand is a TLS address, we should fold it instead.
 358       // This produces
 359       // movl    %gs:0, %eax
 360       // leal    i@NTPOFF(%eax), %eax
 361       // instead of
 362       // movl    $i@NTPOFF, %eax
 363       // addl    %gs:0, %eax
 364       // if the block also has an access to a second TLS address this will save
 365       // a load.
 366       // FIXME: This is probably also true for non-TLS addresses.
 367       if (Op1.getOpcode() == X86ISD::Wrapper) {
 368         SDValue Val = Op1.getOperand(0);
 369         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 370           return false;
 371       }
 372     }
 373     }
 374   }
 375
 376   return true;
 377 }
 378
 379 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 380 /// load's chain operand and move load below the call's chain operand.
 381 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 382                                SDValue Call, SDValue OrigChain) {
 383   SmallVector<SDValue, 8> Ops;
 384   SDValue Chain = OrigChain.getOperand(0);
 385   if (Chain.getNode() == Load.getNode())
 386     Ops.push_back(Load.getOperand(0));
 387   else {
 388     assert(Chain.getOpcode() == ISD::TokenFactor &&
 389            "Unexpected chain operand");
 390     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 391       if (Chain.getOperand(i).getNode() == Load.getNode())
 392         Ops.push_back(Load.getOperand(0));
 393       else
 394         Ops.push_back(Chain.getOperand(i));
 395     SDValue NewChain =
 396       CurDAG->getNode(ISD::TokenFactor, SDLoc(Load), MVT::Other, Ops);
 397     Ops.clear();
 398     Ops.push_back(NewChain);
 399   }
 400   Ops.append(OrigChain->op_begin() + 1, OrigChain->op_end());
 401   CurDAG->UpdateNodeOperands(OrigChain.getNode(), Ops);
 402   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 403                              Load.getOperand(1), Load.getOperand(2));
 404
 405   Ops.clear();
 406   Ops.push_back(SDValue(Load.getNode(), 1));
 407   Ops.append(Call->op_begin() + 1, Call->op_end());
 408   CurDAG->UpdateNodeOperands(Call.getNode(), Ops);
 409 }
 410
 411 /// isCalleeLoad - Return true if call address is a load and it can be
 412 /// moved below CALLSEQ_START and the chains leading up to the call.
 413 /// Return the CALLSEQ_START by reference as a second output.
 414 /// In the case of a tail call, there isn't a callseq node between the call
 415 /// chain and the load.
 416 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 417   // The transformation is somewhat dangerous if the call's chain was glued to
 418   // the call. After MoveBelowOrigChain the load is moved between the call and
 419   // the chain, this can create a cycle if the load is not folded. So it is
 420   // *really* important that we are sure the load will be folded.
 421   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 422     return false;
 423   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 424   if (!LD ||
 425       LD->isVolatile() ||
 426       LD->getAddressingMode() != ISD::UNINDEXED ||
 427       LD->getExtensionType() != ISD::NON_EXTLOAD)
 428     return false;
 429
 430   // Now let's find the callseq_start.
 431   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 432     if (!Chain.hasOneUse())
 433       return false;
 434     Chain = Chain.getOperand(0);
 435   }
 436
 437   if (!Chain.getNumOperands())
 438     return false;
 439   // Since we are not checking for AA here, conservatively abort if the chain
 440   // writes to memory. It's not safe to move the callee (a load) across a store.
 441   if (isa<MemSDNode>(Chain.getNode()) &&
 442       cast<MemSDNode>(Chain.getNode())->writeMem())
 443     return false;
 444   if (Chain.getOperand(0).getNode() == Callee.getNode())
 445     return true;
 446   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 447       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 448       Callee.getValue(1).hasOneUse())
 449     return true;
 450   return false;
 451 }
 452
 453 void X86DAGToDAGISel::PreprocessISelDAG() {
 454   // OptForSize is used in pattern predicates that isel is matching.
 455   OptForSize = MF->getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
 456
 457   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 458        E = CurDAG->allnodes_end(); I != E; ) {
 459     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 460
 461     if (OptLevel != CodeGenOpt::None &&
 462         // Only does this when target favors doesn't favor register indirect
 463         // call.
 464         ((N->getOpcode() == X86ISD::CALL && !Subtarget->callRegIndirect()) ||
 465          (N->getOpcode() == X86ISD::TC_RETURN &&
 466           // Only does this if load can be folded into TC_RETURN.
 467           (Subtarget->is64Bit() ||
 468            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 469       /// Also try moving call address load from outside callseq_start to just
 470       /// before the call to allow it to be folded.
 471       ///
 472       ///     [Load chain]
 473       ///         ^
 474       ///         |
 475       ///       [Load]
 476       ///       ^    ^
 477       ///       |    |
 478       ///      /      \--
 479       ///     /          |
 480       ///[CALLSEQ_START] |
 481       ///     ^          |
 482       ///     |          |
 483       /// [LOAD/C2Reg]   |
 484       ///     |          |
 485       ///      \        /
 486       ///       \      /
 487       ///       [CALL]
 488       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 489       SDValue Chain = N->getOperand(0);
 490       SDValue Load  = N->getOperand(1);
 491       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 492         continue;
 493       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 494       ++NumLoadMoved;
 495       continue;
 496     }
 497
 498     // Lower fpround and fpextend nodes that target the FP stack to be store and
 499     // load to the stack.  This is a gross hack.  We would like to simply mark
 500     // these as being illegal, but when we do that, legalize produces these when
 501     // it expands calls, then expands these in the same legalize pass.  We would
 502     // like dag combine to be able to hack on these between the call expansion
 503     // and the node legalization.  As such this pass basically does "really
 504     // late" legalization of these inline with the X86 isel pass.
 505     // FIXME: This should only happen when not compiled with -O0.
 506     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 507       continue;
 508
 509     MVT SrcVT = N->getOperand(0).getSimpleValueType();
 510     MVT DstVT = N->getSimpleValueType(0);
 511
 512     // If any of the sources are vectors, no fp stack involved.
 513     if (SrcVT.isVector() || DstVT.isVector())
 514       continue;
 515
 516     // If the source and destination are SSE registers, then this is a legal
 517     // conversion that should not be lowered.
 518     const X86TargetLowering *X86Lowering =
 519         static_cast<const X86TargetLowering *>(TLI);
 520     bool SrcIsSSE = X86Lowering->isScalarFPTypeInSSEReg(SrcVT);
 521     bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT);
 522     if (SrcIsSSE && DstIsSSE)
 523       continue;
 524
 525     if (!SrcIsSSE && !DstIsSSE) {
 526       // If this is an FPStack extension, it is a noop.
 527       if (N->getOpcode() == ISD::FP_EXTEND)
 528         continue;
 529       // If this is a value-preserving FPStack truncation, it is a noop.
 530       if (N->getConstantOperandVal(1))
 531         continue;
 532     }
 533
 534     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 535     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 536     // operations.  Based on this, decide what we want to do.
 537     MVT MemVT;
 538     if (N->getOpcode() == ISD::FP_ROUND)
 539       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 540     else
 541       MemVT = SrcIsSSE ? SrcVT : DstVT;
 542
 543     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 544     SDLoc dl(N);
 545
 546     // FIXME: optimize the case where the src/dest is a load or store?
 547     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 548                                           N->getOperand(0),
 549                                           MemTmp, MachinePointerInfo(), MemVT,
 550                                           false, false, 0);
 551     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 552                                         MachinePointerInfo(),
 553                                         MemVT, false, false, false, 0);
 554
 555     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 556     // extload we created.  This will cause general havok on the dag because
 557     // anything below the conversion could be folded into other existing nodes.
 558     // To avoid invalidating 'I', back it up to the convert node.
 559     --I;
 560     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 561
 562     // Now that we did that, the node is dead.  Increment the iterator to the
 563     // next node to process, then delete N.
 564     ++I;
 565     CurDAG->DeleteNode(N);
 566   }
 567 }
 568
 569
 570 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 571 /// the main function.
 572 void X86DAGToDAGISel::EmitSpecialCodeForMain() {
 573   if (Subtarget->isTargetCygMing()) {
 574     TargetLowering::ArgListTy Args;
 575
 576     TargetLowering::CallLoweringInfo CLI(*CurDAG);
 577     CLI.setChain(CurDAG->getRoot())
 578         .setCallee(CallingConv::C, Type::getVoidTy(*CurDAG->getContext()),
 579                    CurDAG->getExternalSymbol("__main", TLI->getPointerTy()),
 580                    std::move(Args), 0);
 581     const TargetLowering &TLI = CurDAG->getTargetLoweringInfo();
 582     std::pair<SDValue, SDValue> Result = TLI.LowerCallTo(CLI);
 583     CurDAG->setRoot(Result.second);
 584   }
 585 }
 586
 587 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 588   // If this is main, emit special code for main.
 589   if (const Function *Fn = MF->getFunction())
 590     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 591       EmitSpecialCodeForMain();
 592 }
 593
 594 static bool isDispSafeForFrameIndex(int64_t Val) {
 595   // On 64-bit platforms, we can run into an issue where a frame index
 596   // includes a displacement that, when added to the explicit displacement,
 597   // will overflow the displacement field. Assuming that the frame index
 598   // displacement fits into a 31-bit integer  (which is only slightly more
 599   // aggressive than the current fundamental assumption that it fits into
 600   // a 32-bit integer), a 31-bit disp should always be safe.
 601   return isInt<31>(Val);
 602 }
 603
 604 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 605                                             X86ISelAddressMode &AM) {
 606   int64_t Val = AM.Disp + Offset;
 607   CodeModel::Model M = TM.getCodeModel();
 608   if (Subtarget->is64Bit()) {
 609     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 610                                            AM.hasSymbolicDisplacement()))
 611       return true;
 612     // In addition to the checks required for a register base, check that
 613     // we do not try to use an unsafe Disp with a frame index.
 614     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 615         !isDispSafeForFrameIndex(Val))
 616       return true;
 617   }
 618   AM.Disp = Val;
 619   return false;
 620
 621 }
 622
 623 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 624   SDValue Address = N->getOperand(1);
 625
 626   // load gs:0 -> GS segment register.
 627   // load fs:0 -> FS segment register.
 628   //
 629   // This optimization is valid because the GNU TLS model defines that
 630   // gs:0 (or fs:0 on X86-64) contains its own address.
 631   // For more information see http://people.redhat.com/drepper/tls.pdf
 632   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 633     if (C->getSExtValue() == 0 && AM.Segment.getNode() == nullptr &&
 634         Subtarget->isTargetLinux())
 635       switch (N->getPointerInfo().getAddrSpace()) {
 636       case 256:
 637         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 638         return false;
 639       case 257:
 640         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 641         return false;
 642       }
 643
 644   return true;
 645 }
 646
 647 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 648 /// into an addressing mode.  These wrap things that will resolve down into a
 649 /// symbol reference.  If no match is possible, this returns true, otherwise it
 650 /// returns false.
 651 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 652   // If the addressing mode already has a symbol as the displacement, we can
 653   // never match another symbol.
 654   if (AM.hasSymbolicDisplacement())
 655     return true;
 656
 657   SDValue N0 = N.getOperand(0);
 658   CodeModel::Model M = TM.getCodeModel();
 659
 660   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 661   // folding because RIP is preferable to non-RIP accesses.
 662   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 663       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 664       // they cannot be folded into immediate fields.
 665       // FIXME: This can be improved for kernel and other models?
 666       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 667     // Base and index reg must be 0 in order to use %rip as base.
 668     if (AM.hasBaseOrIndexReg())
 669       return true;
 670     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 671       X86ISelAddressMode Backup = AM;
 672       AM.GV = G->getGlobal();
 673       AM.SymbolFlags = G->getTargetFlags();
 674       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 675         AM = Backup;
 676         return true;
 677       }
 678     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 679       X86ISelAddressMode Backup = AM;
 680       AM.CP = CP->getConstVal();
 681       AM.Align = CP->getAlignment();
 682       AM.SymbolFlags = CP->getTargetFlags();
 683       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 684         AM = Backup;
 685         return true;
 686       }
 687     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 688       AM.ES = S->getSymbol();
 689       AM.SymbolFlags = S->getTargetFlags();
 690     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 691       AM.JT = J->getIndex();
 692       AM.SymbolFlags = J->getTargetFlags();
 693     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 694       X86ISelAddressMode Backup = AM;
 695       AM.BlockAddr = BA->getBlockAddress();
 696       AM.SymbolFlags = BA->getTargetFlags();
 697       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 698         AM = Backup;
 699         return true;
 700       }
 701     } else
 702       llvm_unreachable("Unhandled symbol reference node.");
 703
 704     if (N.getOpcode() == X86ISD::WrapperRIP)
 705       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 706     return false;
 707   }
 708
 709   // Handle the case when globals fit in our immediate field: This is true for
 710   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 711   // mode, this only applies to a non-RIP-relative computation.
 712   if (!Subtarget->is64Bit() ||
 713       M == CodeModel::Small || M == CodeModel::Kernel) {
 714     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 715            "RIP-relative addressing already handled");
 716     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 717       AM.GV = G->getGlobal();
 718       AM.Disp += G->getOffset();
 719       AM.SymbolFlags = G->getTargetFlags();
 720     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 721       AM.CP = CP->getConstVal();
 722       AM.Align = CP->getAlignment();
 723       AM.Disp += CP->getOffset();
 724       AM.SymbolFlags = CP->getTargetFlags();
 725     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 726       AM.ES = S->getSymbol();
 727       AM.SymbolFlags = S->getTargetFlags();
 728     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 729       AM.JT = J->getIndex();
 730       AM.SymbolFlags = J->getTargetFlags();
 731     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 732       AM.BlockAddr = BA->getBlockAddress();
 733       AM.Disp += BA->getOffset();
 734       AM.SymbolFlags = BA->getTargetFlags();
 735     } else
 736       llvm_unreachable("Unhandled symbol reference node.");
 737     return false;
 738   }
 739
 740   return true;
 741 }
 742
 743 /// MatchAddress - Add the specified node to the specified addressing mode,
 744 /// returning true if it cannot be done.  This just pattern matches for the
 745 /// addressing mode.
 746 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 747   if (MatchAddressRecursively(N, AM, 0))
 748     return true;
 749
 750   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 751   // a smaller encoding and avoids a scaled-index.
 752   if (AM.Scale == 2 &&
 753       AM.BaseType == X86ISelAddressMode::RegBase &&
 754       AM.Base_Reg.getNode() == nullptr) {
 755     AM.Base_Reg = AM.IndexReg;
 756     AM.Scale = 1;
 757   }
 758
 759   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 760   // because it has a smaller encoding.
 761   // TODO: Which other code models can use this?
 762   if (TM.getCodeModel() == CodeModel::Small &&
 763       Subtarget->is64Bit() &&
 764       AM.Scale == 1 &&
 765       AM.BaseType == X86ISelAddressMode::RegBase &&
 766       AM.Base_Reg.getNode() == nullptr &&
 767       AM.IndexReg.getNode() == nullptr &&
 768       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 769       AM.hasSymbolicDisplacement())
 770     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 771
 772   return false;
 773 }
 774
 775 // Insert a node into the DAG at least before the Pos node's position. This
 776 // will reposition the node as needed, and will assign it a node ID that is <=
 777 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 778 // IDs! The selection DAG must no longer depend on their uniqueness when this
 779 // is used.
 780 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 781   if (N.getNode()->getNodeId() == -1 ||
 782       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 783     DAG.RepositionNode(Pos.getNode(), N.getNode());
 784     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 785   }
 786 }
 787
 788 // Transform "(X >> (8-C1)) & (0xff << C1)" to "((X >> 8) & 0xff) << C1" if
 789 // safe. This allows us to convert the shift and and into an h-register
 790 // extract and a scaled index. Returns false if the simplification is
 791 // performed.
 792 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 793                                       uint64_t Mask,
 794                                       SDValue Shift, SDValue X,
 795                                       X86ISelAddressMode &AM) {
 796   if (Shift.getOpcode() != ISD::SRL ||
 797       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 798       !Shift.hasOneUse())
 799     return true;
 800
 801   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 802   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 803       Mask != (0xffu << ScaleLog))
 804     return true;
 805
 806   MVT VT = N.getSimpleValueType();
 807   SDLoc DL(N);
 808   SDValue Eight = DAG.getConstant(8, DL, MVT::i8);
 809   SDValue NewMask = DAG.getConstant(0xff, DL, VT);
 810   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 811   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 812   SDValue ShlCount = DAG.getConstant(ScaleLog, DL, MVT::i8);
 813   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 814
 815   // Insert the new nodes into the topological ordering. We must do this in
 816   // a valid topological ordering as nothing is going to go back and re-sort
 817   // these nodes. We continually insert before 'N' in sequence as this is
 818   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 819   // hierarchy left to express.
 820   InsertDAGNode(DAG, N, Eight);
 821   InsertDAGNode(DAG, N, Srl);
 822   InsertDAGNode(DAG, N, NewMask);
 823   InsertDAGNode(DAG, N, And);
 824   InsertDAGNode(DAG, N, ShlCount);
 825   InsertDAGNode(DAG, N, Shl);
 826   DAG.ReplaceAllUsesWith(N, Shl);
 827   AM.IndexReg = And;
 828   AM.Scale = (1 << ScaleLog);
 829   return false;
 830 }
 831
 832 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 833 // allows us to fold the shift into this addressing mode. Returns false if the
 834 // transform succeeded.
 835 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 836                                         uint64_t Mask,
 837                                         SDValue Shift, SDValue X,
 838                                         X86ISelAddressMode &AM) {
 839   if (Shift.getOpcode() != ISD::SHL ||
 840       !isa<ConstantSDNode>(Shift.getOperand(1)))
 841     return true;
 842
 843   // Not likely to be profitable if either the AND or SHIFT node has more
 844   // than one use (unless all uses are for address computation). Besides,
 845   // isel mechanism requires their node ids to be reused.
 846   if (!N.hasOneUse() || !Shift.hasOneUse())
 847     return true;
 848
 849   // Verify that the shift amount is something we can fold.
 850   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 851   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 852     return true;
 853
 854   MVT VT = N.getSimpleValueType();
 855   SDLoc DL(N);
 856   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, DL, VT);
 857   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 858   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 859
 860   // Insert the new nodes into the topological ordering. We must do this in
 861   // a valid topological ordering as nothing is going to go back and re-sort
 862   // these nodes. We continually insert before 'N' in sequence as this is
 863   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 864   // hierarchy left to express.
 865   InsertDAGNode(DAG, N, NewMask);
 866   InsertDAGNode(DAG, N, NewAnd);
 867   InsertDAGNode(DAG, N, NewShift);
 868   DAG.ReplaceAllUsesWith(N, NewShift);
 869
 870   AM.Scale = 1 << ShiftAmt;
 871   AM.IndexReg = NewAnd;
 872   return false;
 873 }
 874
 875 // Implement some heroics to detect shifts of masked values where the mask can
 876 // be replaced by extending the shift and undoing that in the addressing mode
 877 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 878 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 879 // the addressing mode. This results in code such as:
 880 //
 881 //   int f(short *y, int *lookup_table) {
 882 //     ...
 883 //     return *y + lookup_table[*y >> 11];
 884 //   }
 885 //
 886 // Turning into:
 887 //   movzwl (%rdi), %eax
 888 //   movl %eax, %ecx
 889 //   shrl $11, %ecx
 890 //   addl (%rsi,%rcx,4), %eax
 891 //
 892 // Instead of:
 893 //   movzwl (%rdi), %eax
 894 //   movl %eax, %ecx
 895 //   shrl $9, %ecx
 896 //   andl $124, %rcx
 897 //   addl (%rsi,%rcx), %eax
 898 //
 899 // Note that this function assumes the mask is provided as a mask *after* the
 900 // value is shifted. The input chain may or may not match that, but computing
 901 // such a mask is trivial.
 902 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 903                                     uint64_t Mask,
 904                                     SDValue Shift, SDValue X,
 905                                     X86ISelAddressMode &AM) {
 906   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 907       !isa<ConstantSDNode>(Shift.getOperand(1)))
 908     return true;
 909
 910   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 911   unsigned MaskLZ = countLeadingZeros(Mask);
 912   unsigned MaskTZ = countTrailingZeros(Mask);
 913
 914   // The amount of shift we're trying to fit into the addressing mode is taken
 915   // from the trailing zeros of the mask.
 916   unsigned AMShiftAmt = MaskTZ;
 917
 918   // There is nothing we can do here unless the mask is removing some bits.
 919   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 920   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 921
 922   // We also need to ensure that mask is a continuous run of bits.
 923   if (countTrailingOnes(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 924
 925   // Scale the leading zero count down based on the actual size of the value.
 926   // Also scale it down based on the size of the shift.
 927   MaskLZ -= (64 - X.getSimpleValueType().getSizeInBits()) + ShiftAmt;
 928
 929   // The final check is to ensure that any masked out high bits of X are
 930   // already known to be zero. Otherwise, the mask has a semantic impact
 931   // other than masking out a couple of low bits. Unfortunately, because of
 932   // the mask, zero extensions will be removed from operands in some cases.
 933   // This code works extra hard to look through extensions because we can
 934   // replace them with zero extensions cheaply if necessary.
 935   bool ReplacingAnyExtend = false;
 936   if (X.getOpcode() == ISD::ANY_EXTEND) {
 937     unsigned ExtendBits = X.getSimpleValueType().getSizeInBits() -
 938                           X.getOperand(0).getSimpleValueType().getSizeInBits();
 939     // Assume that we'll replace the any-extend with a zero-extend, and
 940     // narrow the search to the extended value.
 941     X = X.getOperand(0);
 942     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 943     ReplacingAnyExtend = true;
 944   }
 945   APInt MaskedHighBits =
 946     APInt::getHighBitsSet(X.getSimpleValueType().getSizeInBits(), MaskLZ);
 947   APInt KnownZero, KnownOne;
 948   DAG.computeKnownBits(X, KnownZero, KnownOne);
 949   if (MaskedHighBits != KnownZero) return true;
 950
 951   // We've identified a pattern that can be transformed into a single shift
 952   // and an addressing mode. Make it so.
 953   MVT VT = N.getSimpleValueType();
 954   if (ReplacingAnyExtend) {
 955     assert(X.getValueType() != VT);
 956     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 957     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(X), VT, X);
 958     InsertDAGNode(DAG, N, NewX);
 959     X = NewX;
 960   }
 961   SDLoc DL(N);
 962   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, DL, MVT::i8);
 963   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 964   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, DL, MVT::i8);
 965   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 966
 967   // Insert the new nodes into the topological ordering. We must do this in
 968   // a valid topological ordering as nothing is going to go back and re-sort
 969   // these nodes. We continually insert before 'N' in sequence as this is
 970   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 971   // hierarchy left to express.
 972   InsertDAGNode(DAG, N, NewSRLAmt);
 973   InsertDAGNode(DAG, N, NewSRL);
 974   InsertDAGNode(DAG, N, NewSHLAmt);
 975   InsertDAGNode(DAG, N, NewSHL);
 976   DAG.ReplaceAllUsesWith(N, NewSHL);
 977
 978   AM.Scale = 1 << AMShiftAmt;
 979   AM.IndexReg = NewSRL;
 980   return false;
 981 }
 982
 983 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 984                                               unsigned Depth) {
 985   SDLoc dl(N);
 986   DEBUG({
 987       dbgs() << "MatchAddress: ";
 988       AM.dump();
 989     });
 990   // Limit recursion.
 991   if (Depth > 5)
 992     return MatchAddressBase(N, AM);
 993
 994   // If this is already a %rip relative address, we can only merge immediates
 995   // into it.  Instead of handling this in every case, we handle it here.
 996   // RIP relative addressing: %rip + 32-bit displacement!
 997   if (AM.isRIPRelative()) {
 998     // FIXME: JumpTable and ExternalSymbol address currently don't like
 999     // displacements.  It isn't very important, but this should be fixed for
1000     // consistency.
1001     if (!AM.ES && AM.JT != -1) return true;
1002
1003     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
1004       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
1005         return false;
1006     return true;
1007   }
1008
1009   switch (N.getOpcode()) {
1010   default: break;
1011   case ISD::FRAME_ALLOC_RECOVER: {
1012     if (!AM.hasSymbolicDisplacement())
1013       if (const auto *ESNode = dyn_cast<ExternalSymbolSDNode>(N.getOperand(0)))
1014         if (ESNode->getOpcode() == ISD::TargetExternalSymbol) {
1015           // Use the symbol and don't prefix it.
1016           AM.ES = ESNode->getSymbol();
1017           AM.SymbolFlags = X86II::MO_NOPREFIX;
1018           return false;
1019         }
1020     break;
1021   }
1022   case ISD::Constant: {
1023     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
1024     if (!FoldOffsetIntoAddress(Val, AM))
1025       return false;
1026     break;
1027   }
1028
1029   case X86ISD::Wrapper:
1030   case X86ISD::WrapperRIP:
1031     if (!MatchWrapper(N, AM))
1032       return false;
1033     break;
1034
1035   case ISD::LOAD:
1036     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1037       return false;
1038     break;
1039
1040   case ISD::FrameIndex:
1041     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1042         AM.Base_Reg.getNode() == nullptr &&
1043         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1044       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1045       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1046       return false;
1047     }
1048     break;
1049
1050   case ISD::SHL:
1051     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1)
1052       break;
1053
1054     if (ConstantSDNode
1055           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1056       unsigned Val = CN->getZExtValue();
1057       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1058       // that the base operand remains free for further matching. If
1059       // the base doesn't end up getting used, a post-processing step
1060       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1061       if (Val == 1 || Val == 2 || Val == 3) {
1062         AM.Scale = 1 << Val;
1063         SDValue ShVal = N.getNode()->getOperand(0);
1064
1065         // Okay, we know that we have a scale by now.  However, if the scaled
1066         // value is an add of something and a constant, we can fold the
1067         // constant into the disp field here.
1068         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1069           AM.IndexReg = ShVal.getNode()->getOperand(0);
1070           ConstantSDNode *AddVal =
1071             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1072           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1073           if (!FoldOffsetIntoAddress(Disp, AM))
1074             return false;
1075         }
1076
1077         AM.IndexReg = ShVal;
1078         return false;
1079       }
1080     }
1081     break;
1082
1083   case ISD::SRL: {
1084     // Scale must not be used already.
1085     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1086
1087     SDValue And = N.getOperand(0);
1088     if (And.getOpcode() != ISD::AND) break;
1089     SDValue X = And.getOperand(0);
1090
1091     // We only handle up to 64-bit values here as those are what matter for
1092     // addressing mode optimizations.
1093     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1094
1095     // The mask used for the transform is expected to be post-shift, but we
1096     // found the shift first so just apply the shift to the mask before passing
1097     // it down.
1098     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1099         !isa<ConstantSDNode>(And.getOperand(1)))
1100       break;
1101     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1102
1103     // Try to fold the mask and shift into the scale, and return false if we
1104     // succeed.
1105     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1106       return false;
1107     break;
1108   }
1109
1110   case ISD::SMUL_LOHI:
1111   case ISD::UMUL_LOHI:
1112     // A mul_lohi where we need the low part can be folded as a plain multiply.
1113     if (N.getResNo() != 0) break;
1114     // FALL THROUGH
1115   case ISD::MUL:
1116   case X86ISD::MUL_IMM:
1117     // X*[3,5,9] -> X+X*[2,4,8]
1118     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1119         AM.Base_Reg.getNode() == nullptr &&
1120         AM.IndexReg.getNode() == nullptr) {
1121       if (ConstantSDNode
1122             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1123         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1124             CN->getZExtValue() == 9) {
1125           AM.Scale = unsigned(CN->getZExtValue())-1;
1126
1127           SDValue MulVal = N.getNode()->getOperand(0);
1128           SDValue Reg;
1129
1130           // Okay, we know that we have a scale by now.  However, if the scaled
1131           // value is an add of something and a constant, we can fold the
1132           // constant into the disp field here.
1133           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1134               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1135             Reg = MulVal.getNode()->getOperand(0);
1136             ConstantSDNode *AddVal =
1137               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1138             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1139             if (FoldOffsetIntoAddress(Disp, AM))
1140               Reg = N.getNode()->getOperand(0);
1141           } else {
1142             Reg = N.getNode()->getOperand(0);
1143           }
1144
1145           AM.IndexReg = AM.Base_Reg = Reg;
1146           return false;
1147         }
1148     }
1149     break;
1150
1151   case ISD::SUB: {
1152     // Given A-B, if A can be completely folded into the address and
1153     // the index field with the index field unused, use -B as the index.
1154     // This is a win if a has multiple parts that can be folded into
1155     // the address. Also, this saves a mov if the base register has
1156     // other uses, since it avoids a two-address sub instruction, however
1157     // it costs an additional mov if the index register has other uses.
1158
1159     // Add an artificial use to this node so that we can keep track of
1160     // it if it gets CSE'd with a different node.
1161     HandleSDNode Handle(N);
1162
1163     // Test if the LHS of the sub can be folded.
1164     X86ISelAddressMode Backup = AM;
1165     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1166       AM = Backup;
1167       break;
1168     }
1169     // Test if the index field is free for use.
1170     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1171       AM = Backup;
1172       break;
1173     }
1174
1175     int Cost = 0;
1176     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1177     // If the RHS involves a register with multiple uses, this
1178     // transformation incurs an extra mov, due to the neg instruction
1179     // clobbering its operand.
1180     if (!RHS.getNode()->hasOneUse() ||
1181         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1182         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1183         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1184         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1185          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1186       ++Cost;
1187     // If the base is a register with multiple uses, this
1188     // transformation may save a mov.
1189     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1190          AM.Base_Reg.getNode() &&
1191          !AM.Base_Reg.getNode()->hasOneUse()) ||
1192         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1193       --Cost;
1194     // If the folded LHS was interesting, this transformation saves
1195     // address arithmetic.
1196     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1197         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1198         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1199       --Cost;
1200     // If it doesn't look like it may be an overall win, don't do it.
1201     if (Cost >= 0) {
1202       AM = Backup;
1203       break;
1204     }
1205
1206     // Ok, the transformation is legal and appears profitable. Go for it.
1207     SDValue Zero = CurDAG->getConstant(0, dl, N.getValueType());
1208     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1209     AM.IndexReg = Neg;
1210     AM.Scale = 1;
1211
1212     // Insert the new nodes into the topological ordering.
1213     InsertDAGNode(*CurDAG, N, Zero);
1214     InsertDAGNode(*CurDAG, N, Neg);
1215     return false;
1216   }
1217
1218   case ISD::ADD: {
1219     // Add an artificial use to this node so that we can keep track of
1220     // it if it gets CSE'd with a different node.
1221     HandleSDNode Handle(N);
1222
1223     X86ISelAddressMode Backup = AM;
1224     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1225         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1226       return false;
1227     AM = Backup;
1228
1229     // Try again after commuting the operands.
1230     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1231         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1232       return false;
1233     AM = Backup;
1234
1235     // If we couldn't fold both operands into the address at the same time,
1236     // see if we can just put each operand into a register and fold at least
1237     // the add.
1238     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1239         !AM.Base_Reg.getNode() &&
1240         !AM.IndexReg.getNode()) {
1241       N = Handle.getValue();
1242       AM.Base_Reg = N.getOperand(0);
1243       AM.IndexReg = N.getOperand(1);
1244       AM.Scale = 1;
1245       return false;
1246     }
1247     N = Handle.getValue();
1248     break;
1249   }
1250
1251   case ISD::OR:
1252     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1253     if (CurDAG->isBaseWithConstantOffset(N)) {
1254       X86ISelAddressMode Backup = AM;
1255       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1256
1257       // Start with the LHS as an addr mode.
1258       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1259           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1260         return false;
1261       AM = Backup;
1262     }
1263     break;
1264
1265   case ISD::AND: {
1266     // Perform some heroic transforms on an and of a constant-count shift
1267     // with a constant to enable use of the scaled offset field.
1268
1269     // Scale must not be used already.
1270     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1271
1272     SDValue Shift = N.getOperand(0);
1273     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1274     SDValue X = Shift.getOperand(0);
1275
1276     // We only handle up to 64-bit values here as those are what matter for
1277     // addressing mode optimizations.
1278     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1279
1280     if (!isa<ConstantSDNode>(N.getOperand(1)))
1281       break;
1282     uint64_t Mask = N.getConstantOperandVal(1);
1283
1284     // Try to fold the mask and shift into an extract and scale.
1285     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1286       return false;
1287
1288     // Try to fold the mask and shift directly into the scale.
1289     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1290       return false;
1291
1292     // Try to swap the mask and shift to place shifts which can be done as
1293     // a scale on the outside of the mask.
1294     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1295       return false;
1296     break;
1297   }
1298   }
1299
1300   return MatchAddressBase(N, AM);
1301 }
1302
1303 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1304 /// specified addressing mode without any further recursion.
1305 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1306   // Is the base register already occupied?
1307   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1308     // If so, check to see if the scale index register is set.
1309     if (!AM.IndexReg.getNode()) {
1310       AM.IndexReg = N;
1311       AM.Scale = 1;
1312       return false;
1313     }
1314
1315     // Otherwise, we cannot select it.
1316     return true;
1317   }
1318
1319   // Default, generate it as a register.
1320   AM.BaseType = X86ISelAddressMode::RegBase;
1321   AM.Base_Reg = N;
1322   return false;
1323 }
1324
1325 bool X86DAGToDAGISel::SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
1326                                       SDValue &Scale, SDValue &Index,
1327                                       SDValue &Disp, SDValue &Segment) {
1328
1329   MaskedGatherScatterSDNode *Mgs = dyn_cast<MaskedGatherScatterSDNode>(Parent);
1330   if (!Mgs)
1331     return false;
1332   X86ISelAddressMode AM;
1333   unsigned AddrSpace = Mgs->getPointerInfo().getAddrSpace();
1334   // AddrSpace 256 -> GS, 257 -> FS.
1335   if (AddrSpace == 256)
1336     AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1337   if (AddrSpace == 257)
1338     AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1339
1340   SDLoc DL(N);
1341   Base = Mgs->getBasePtr();
1342   Index = Mgs->getIndex();
1343   unsigned ScalarSize = Mgs->getValue().getValueType().getScalarSizeInBits();
1344   Scale = getI8Imm(ScalarSize/8, DL);
1345
1346   // If Base is 0, the whole address is in index and the Scale is 1
1347   if (isa<ConstantSDNode>(Base)) {
1348     assert(dyn_cast<ConstantSDNode>(Base)->isNullValue() &&
1349            "Unexpected base in gather/scatter");
1350     Scale = getI8Imm(1, DL);
1351     Base = CurDAG->getRegister(0, MVT::i32);
1352   }
1353   if (AM.Segment.getNode())
1354     Segment = AM.Segment;
1355   else
1356     Segment = CurDAG->getRegister(0, MVT::i32);
1357   Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
1358   return true;
1359 }
1360
1361 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1362 /// It returns the operands which make up the maximal addressing mode it can
1363 /// match by reference.
1364 ///
1365 /// Parent is the parent node of the addr operand that is being matched.  It
1366 /// is always a load, store, atomic node, or null.  It is only null when
1367 /// checking memory operands for inline asm nodes.
1368 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1369                                  SDValue &Scale, SDValue &Index,
1370                                  SDValue &Disp, SDValue &Segment) {
1371   X86ISelAddressMode AM;
1372
1373   if (Parent &&
1374       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1375       // that are not a MemSDNode, and thus don't have proper addrspace info.
1376       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1377       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1378       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1379       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1380       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1381     unsigned AddrSpace =
1382       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1383     // AddrSpace 256 -> GS, 257 -> FS.
1384     if (AddrSpace == 256)
1385       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1386     if (AddrSpace == 257)
1387       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1388   }
1389
1390   if (MatchAddress(N, AM))
1391     return false;
1392
1393   MVT VT = N.getSimpleValueType();
1394   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1395     if (!AM.Base_Reg.getNode())
1396       AM.Base_Reg = CurDAG->getRegister(0, VT);
1397   }
1398
1399   if (!AM.IndexReg.getNode())
1400     AM.IndexReg = CurDAG->getRegister(0, VT);
1401
1402   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1403   return true;
1404 }
1405
1406 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1407 /// match a load whose top elements are either undef or zeros.  The load flavor
1408 /// is derived from the type of N, which is either v4f32 or v2f64.
1409 ///
1410 /// We also return:
1411 ///   PatternChainNode: this is the matched node that has a chain input and
1412 ///   output.
1413 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1414                                           SDValue N, SDValue &Base,
1415                                           SDValue &Scale, SDValue &Index,
1416                                           SDValue &Disp, SDValue &Segment,
1417                                           SDValue &PatternNodeWithChain) {
1418   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1419     PatternNodeWithChain = N.getOperand(0);
1420     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1421         PatternNodeWithChain.hasOneUse() &&
1422         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1423         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1424       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1425       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1426         return false;
1427       return true;
1428     }
1429   }
1430
1431   // Also handle the case where we explicitly require zeros in the top
1432   // elements.  This is a vector shuffle from the zero vector.
1433   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1434       // Check to see if the top elements are all zeros (or bitcast of zeros).
1435       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1436       N.getOperand(0).getNode()->hasOneUse() &&
1437       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1438       N.getOperand(0).getOperand(0).hasOneUse() &&
1439       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1440       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1441     // Okay, this is a zero extending load.  Fold it.
1442     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1443     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1444       return false;
1445     PatternNodeWithChain = SDValue(LD, 0);
1446     return true;
1447   }
1448   return false;
1449 }
1450
1451
1452 bool X86DAGToDAGISel::SelectMOV64Imm32(SDValue N, SDValue &Imm) {
1453   if (const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1454     uint64_t ImmVal = CN->getZExtValue();
1455     if ((uint32_t)ImmVal != (uint64_t)ImmVal)
1456       return false;
1457
1458     Imm = CurDAG->getTargetConstant(ImmVal, SDLoc(N), MVT::i64);
1459     return true;
1460   }
1461
1462   // In static codegen with small code model, we can get the address of a label
1463   // into a register with 'movl'. TableGen has already made sure we're looking
1464   // at a label of some kind.
1465   assert(N->getOpcode() == X86ISD::Wrapper &&
1466          "Unexpected node type for MOV32ri64");
1467   N = N.getOperand(0);
1468
1469   if (N->getOpcode() != ISD::TargetConstantPool &&
1470       N->getOpcode() != ISD::TargetJumpTable &&
1471       N->getOpcode() != ISD::TargetGlobalAddress &&
1472       N->getOpcode() != ISD::TargetExternalSymbol &&
1473       N->getOpcode() != ISD::TargetBlockAddress)
1474     return false;
1475
1476   Imm = N;
1477   return TM.getCodeModel() == CodeModel::Small;
1478 }
1479
1480 bool X86DAGToDAGISel::SelectLEA64_32Addr(SDValue N, SDValue &Base,
1481                                          SDValue &Scale, SDValue &Index,
1482                                          SDValue &Disp, SDValue &Segment) {
1483   if (!SelectLEAAddr(N, Base, Scale, Index, Disp, Segment))
1484     return false;
1485
1486   SDLoc DL(N);
1487   RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Base);
1488   if (RN && RN->getReg() == 0)
1489     Base = CurDAG->getRegister(0, MVT::i64);
1490   else if (Base.getValueType() == MVT::i32 && !dyn_cast<FrameIndexSDNode>(Base)) {
1491     // Base could already be %rip, particularly in the x32 ABI.
1492     Base = SDValue(CurDAG->getMachineNode(
1493                        TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1494                        CurDAG->getTargetConstant(0, DL, MVT::i64),
1495                        Base,
1496                        CurDAG->getTargetConstant(X86::sub_32bit, DL, MVT::i32)),
1497                    0);
1498   }
1499
1500   RN = dyn_cast<RegisterSDNode>(Index);
1501   if (RN && RN->getReg() == 0)
1502     Index = CurDAG->getRegister(0, MVT::i64);
1503   else {
1504     assert(Index.getValueType() == MVT::i32 &&
1505            "Expect to be extending 32-bit registers for use in LEA");
1506     Index = SDValue(CurDAG->getMachineNode(
1507                         TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1508                         CurDAG->getTargetConstant(0, DL, MVT::i64),
1509                         Index,
1510                         CurDAG->getTargetConstant(X86::sub_32bit, DL,
1511                                                   MVT::i32)),
1512                     0);
1513   }
1514
1515   return true;
1516 }
1517
1518 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1519 /// mode it matches can be cost effectively emitted as an LEA instruction.
1520 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1521                                     SDValue &Base, SDValue &Scale,
1522                                     SDValue &Index, SDValue &Disp,
1523                                     SDValue &Segment) {
1524   X86ISelAddressMode AM;
1525
1526   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1527   // segments.
1528   SDValue Copy = AM.Segment;
1529   SDValue T = CurDAG->getRegister(0, MVT::i32);
1530   AM.Segment = T;
1531   if (MatchAddress(N, AM))
1532     return false;
1533   assert (T == AM.Segment);
1534   AM.Segment = Copy;
1535
1536   MVT VT = N.getSimpleValueType();
1537   unsigned Complexity = 0;
1538   if (AM.BaseType == X86ISelAddressMode::RegBase)
1539     if (AM.Base_Reg.getNode())
1540       Complexity = 1;
1541     else
1542       AM.Base_Reg = CurDAG->getRegister(0, VT);
1543   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1544     Complexity = 4;
1545
1546   if (AM.IndexReg.getNode())
1547     Complexity++;
1548   else
1549     AM.IndexReg = CurDAG->getRegister(0, VT);
1550
1551   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1552   // a simple shift.
1553   if (AM.Scale > 1)
1554     Complexity++;
1555
1556   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1557   // to a LEA. This is determined with some expermentation but is by no means
1558   // optimal (especially for code size consideration). LEA is nice because of
1559   // its three-address nature. Tweak the cost function again when we can run
1560   // convertToThreeAddress() at register allocation time.
1561   if (AM.hasSymbolicDisplacement()) {
1562     // For X86-64, we should always use lea to materialize RIP relative
1563     // addresses.
1564     if (Subtarget->is64Bit())
1565       Complexity = 4;
1566     else
1567       Complexity += 2;
1568   }
1569
1570   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1571     Complexity++;
1572
1573   // If it isn't worth using an LEA, reject it.
1574   if (Complexity <= 2)
1575     return false;
1576
1577   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1578   return true;
1579 }
1580
1581 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1582 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1583                                         SDValue &Scale, SDValue &Index,
1584                                         SDValue &Disp, SDValue &Segment) {
1585   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1586   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1587
1588   X86ISelAddressMode AM;
1589   AM.GV = GA->getGlobal();
1590   AM.Disp += GA->getOffset();
1591   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1592   AM.SymbolFlags = GA->getTargetFlags();
1593
1594   if (N.getValueType() == MVT::i32) {
1595     AM.Scale = 1;
1596     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1597   } else {
1598     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1599   }
1600
1601   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1602   return true;
1603 }
1604
1605
1606 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1607                                   SDValue &Base, SDValue &Scale,
1608                                   SDValue &Index, SDValue &Disp,
1609                                   SDValue &Segment) {
1610   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1611       !IsProfitableToFold(N, P, P) ||
1612       !IsLegalToFold(N, P, P, OptLevel))
1613     return false;
1614
1615   return SelectAddr(N.getNode(),
1616                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1617 }
1618
1619 /// getGlobalBaseReg - Return an SDNode that returns the value of
1620 /// the global base register. Output instructions required to
1621 /// initialize the global base register, if necessary.
1622 ///
1623 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1624   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1625   return CurDAG->getRegister(GlobalBaseReg, TLI->getPointerTy()).getNode();
1626 }
1627
1628 /// Atomic opcode table
1629 ///
1630 enum AtomicOpc {
1631   ADD,
1632   SUB,
1633   INC,
1634   DEC,
1635   OR,
1636   AND,
1637   XOR,
1638   AtomicOpcEnd
1639 };
1640
1641 enum AtomicSz {
1642   ConstantI8,
1643   I8,
1644   SextConstantI16,
1645   ConstantI16,
1646   I16,
1647   SextConstantI32,
1648   ConstantI32,
1649   I32,
1650   SextConstantI64,
1651   ConstantI64,
1652   I64,
1653   AtomicSzEnd
1654 };
1655
1656 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1657   {
1658     X86::LOCK_ADD8mi,
1659     X86::LOCK_ADD8mr,
1660     X86::LOCK_ADD16mi8,
1661     X86::LOCK_ADD16mi,
1662     X86::LOCK_ADD16mr,
1663     X86::LOCK_ADD32mi8,
1664     X86::LOCK_ADD32mi,
1665     X86::LOCK_ADD32mr,
1666     X86::LOCK_ADD64mi8,
1667     X86::LOCK_ADD64mi32,
1668     X86::LOCK_ADD64mr,
1669   },
1670   {
1671     X86::LOCK_SUB8mi,
1672     X86::LOCK_SUB8mr,
1673     X86::LOCK_SUB16mi8,
1674     X86::LOCK_SUB16mi,
1675     X86::LOCK_SUB16mr,
1676     X86::LOCK_SUB32mi8,
1677     X86::LOCK_SUB32mi,
1678     X86::LOCK_SUB32mr,
1679     X86::LOCK_SUB64mi8,
1680     X86::LOCK_SUB64mi32,
1681     X86::LOCK_SUB64mr,
1682   },
1683   {
1684     0,
1685     X86::LOCK_INC8m,
1686     0,
1687     0,
1688     X86::LOCK_INC16m,
1689     0,
1690     0,
1691     X86::LOCK_INC32m,
1692     0,
1693     0,
1694     X86::LOCK_INC64m,
1695   },
1696   {
1697     0,
1698     X86::LOCK_DEC8m,
1699     0,
1700     0,
1701     X86::LOCK_DEC16m,
1702     0,
1703     0,
1704     X86::LOCK_DEC32m,
1705     0,
1706     0,
1707     X86::LOCK_DEC64m,
1708   },
1709   {
1710     X86::LOCK_OR8mi,
1711     X86::LOCK_OR8mr,
1712     X86::LOCK_OR16mi8,
1713     X86::LOCK_OR16mi,
1714     X86::LOCK_OR16mr,
1715     X86::LOCK_OR32mi8,
1716     X86::LOCK_OR32mi,
1717     X86::LOCK_OR32mr,
1718     X86::LOCK_OR64mi8,
1719     X86::LOCK_OR64mi32,
1720     X86::LOCK_OR64mr,
1721   },
1722   {
1723     X86::LOCK_AND8mi,
1724     X86::LOCK_AND8mr,
1725     X86::LOCK_AND16mi8,
1726     X86::LOCK_AND16mi,
1727     X86::LOCK_AND16mr,
1728     X86::LOCK_AND32mi8,
1729     X86::LOCK_AND32mi,
1730     X86::LOCK_AND32mr,
1731     X86::LOCK_AND64mi8,
1732     X86::LOCK_AND64mi32,
1733     X86::LOCK_AND64mr,
1734   },
1735   {
1736     X86::LOCK_XOR8mi,
1737     X86::LOCK_XOR8mr,
1738     X86::LOCK_XOR16mi8,
1739     X86::LOCK_XOR16mi,
1740     X86::LOCK_XOR16mr,
1741     X86::LOCK_XOR32mi8,
1742     X86::LOCK_XOR32mi,
1743     X86::LOCK_XOR32mr,
1744     X86::LOCK_XOR64mi8,
1745     X86::LOCK_XOR64mi32,
1746     X86::LOCK_XOR64mr,
1747   }
1748 };
1749
1750 // Return the target constant operand for atomic-load-op and do simple
1751 // translations, such as from atomic-load-add to lock-sub. The return value is
1752 // one of the following 3 cases:
1753 // + target-constant, the operand could be supported as a target constant.
1754 // + empty, the operand is not needed any more with the new op selected.
1755 // + non-empty, otherwise.
1756 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1757                                                 SDLoc dl,
1758                                                 enum AtomicOpc &Op, MVT NVT,
1759                                                 SDValue Val,
1760                                                 const X86Subtarget *Subtarget) {
1761   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1762     int64_t CNVal = CN->getSExtValue();
1763     // Quit if not 32-bit imm.
1764     if ((int32_t)CNVal != CNVal)
1765       return Val;
1766     // Quit if INT32_MIN: it would be negated as it is negative and overflow,
1767     // producing an immediate that does not fit in the 32 bits available for
1768     // an immediate operand to sub. However, it still fits in 32 bits for the
1769     // add (since it is not negated) so we can return target-constant.
1770     if (CNVal == INT32_MIN)
1771       return CurDAG->getTargetConstant(CNVal, dl, NVT);
1772     // For atomic-load-add, we could do some optimizations.
1773     if (Op == ADD) {
1774       // Translate to INC/DEC if ADD by 1 or -1.
1775       if (((CNVal == 1) || (CNVal == -1)) && !Subtarget->slowIncDec()) {
1776         Op = (CNVal == 1) ? INC : DEC;
1777         // No more constant operand after being translated into INC/DEC.
1778         return SDValue();
1779       }
1780       // Translate to SUB if ADD by negative value.
1781       if (CNVal < 0) {
1782         Op = SUB;
1783         CNVal = -CNVal;
1784       }
1785     }
1786     return CurDAG->getTargetConstant(CNVal, dl, NVT);
1787   }
1788
1789   // If the value operand is single-used, try to optimize it.
1790   if (Op == ADD && Val.hasOneUse()) {
1791     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1792     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1793       Op = SUB;
1794       return Val.getOperand(1);
1795     }
1796     // A special case for i16, which needs truncating as, in most cases, it's
1797     // promoted to i32. We will translate
1798     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1799     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1800         Val.getOperand(0).getOpcode() == ISD::SUB &&
1801         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1802       Op = SUB;
1803       Val = Val.getOperand(0);
1804       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1805                                             Val.getOperand(1));
1806     }
1807   }
1808
1809   return Val;
1810 }
1811
1812 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, MVT NVT) {
1813   if (Node->hasAnyUseOfValue(0))
1814     return nullptr;
1815
1816   SDLoc dl(Node);
1817
1818   // Optimize common patterns for __sync_or_and_fetch and similar arith
1819   // operations where the result is not used. This allows us to use the "lock"
1820   // version of the arithmetic instruction.
1821   SDValue Chain = Node->getOperand(0);
1822   SDValue Ptr = Node->getOperand(1);
1823   SDValue Val = Node->getOperand(2);
1824   SDValue Base, Scale, Index, Disp, Segment;
1825   if (!SelectAddr(Node, Ptr, Base, Scale, Index, Disp, Segment))
1826     return nullptr;
1827
1828   // Which index into the table.
1829   enum AtomicOpc Op;
1830   switch (Node->getOpcode()) {
1831     default:
1832       return nullptr;
1833     case ISD::ATOMIC_LOAD_OR:
1834       Op = OR;
1835       break;
1836     case ISD::ATOMIC_LOAD_AND:
1837       Op = AND;
1838       break;
1839     case ISD::ATOMIC_LOAD_XOR:
1840       Op = XOR;
1841       break;
1842     case ISD::ATOMIC_LOAD_ADD:
1843       Op = ADD;
1844       break;
1845   }
1846
1847   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val, Subtarget);
1848   bool isUnOp = !Val.getNode();
1849   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1850
1851   unsigned Opc = 0;
1852   switch (NVT.SimpleTy) {
1853     default: return nullptr;
1854     case MVT::i8:
1855       if (isCN)
1856         Opc = AtomicOpcTbl[Op][ConstantI8];
1857       else
1858         Opc = AtomicOpcTbl[Op][I8];
1859       break;
1860     case MVT::i16:
1861       if (isCN) {
1862         if (immSext8(Val.getNode()))
1863           Opc = AtomicOpcTbl[Op][SextConstantI16];
1864         else
1865           Opc = AtomicOpcTbl[Op][ConstantI16];
1866       } else
1867         Opc = AtomicOpcTbl[Op][I16];
1868       break;
1869     case MVT::i32:
1870       if (isCN) {
1871         if (immSext8(Val.getNode()))
1872           Opc = AtomicOpcTbl[Op][SextConstantI32];
1873         else
1874           Opc = AtomicOpcTbl[Op][ConstantI32];
1875       } else
1876         Opc = AtomicOpcTbl[Op][I32];
1877       break;
1878     case MVT::i64:
1879       if (isCN) {
1880         if (immSext8(Val.getNode()))
1881           Opc = AtomicOpcTbl[Op][SextConstantI64];
1882         else if (i64immSExt32(Val.getNode()))
1883           Opc = AtomicOpcTbl[Op][ConstantI64];
1884         else
1885           llvm_unreachable("True 64 bits constant in SelectAtomicLoadArith");
1886       } else
1887         Opc = AtomicOpcTbl[Op][I64];
1888       break;
1889   }
1890
1891   assert(Opc != 0 && "Invalid arith lock transform!");
1892
1893   // Building the new node.
1894   SDValue Ret;
1895   if (isUnOp) {
1896     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Chain };
1897     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1898   } else {
1899     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Val, Chain };
1900     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1901   }
1902
1903   // Copying the MachineMemOperand.
1904   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1905   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1906   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1907
1908   // We need to have two outputs as that is what the original instruction had.
1909   // So we add a dummy, undefined output. This is safe as we checked first
1910   // that no-one uses our output anyway.
1911   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1912                                                  dl, NVT), 0);
1913   SDValue RetVals[] = { Undef, Ret };
1914   return CurDAG->getMergeValues(RetVals, dl).getNode();
1915 }
1916
1917 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1918 /// any uses which require the SF or OF bits to be accurate.
1919 static bool HasNoSignedComparisonUses(SDNode *N) {
1920   // Examine each user of the node.
1921   for (SDNode::use_iterator UI = N->use_begin(),
1922          UE = N->use_end(); UI != UE; ++UI) {
1923     // Only examine CopyToReg uses.
1924     if (UI->getOpcode() != ISD::CopyToReg)
1925       return false;
1926     // Only examine CopyToReg uses that copy to EFLAGS.
1927     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1928           X86::EFLAGS)
1929       return false;
1930     // Examine each user of the CopyToReg use.
1931     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1932            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1933       // Only examine the Flag result.
1934       if (FlagUI.getUse().getResNo() != 1) continue;
1935       // Anything unusual: assume conservatively.
1936       if (!FlagUI->isMachineOpcode()) return false;
1937       // Examine the opcode of the user.
1938       switch (FlagUI->getMachineOpcode()) {
1939       // These comparisons don't treat the most significant bit specially.
1940       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1941       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1942       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1943       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1944       case X86::JA_1: case X86::JAE_1: case X86::JB_1: case X86::JBE_1:
1945       case X86::JE_1: case X86::JNE_1: case X86::JP_1: case X86::JNP_1:
1946       case X86::CMOVA16rr: case X86::CMOVA16rm:
1947       case X86::CMOVA32rr: case X86::CMOVA32rm:
1948       case X86::CMOVA64rr: case X86::CMOVA64rm:
1949       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1950       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1951       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1952       case X86::CMOVB16rr: case X86::CMOVB16rm:
1953       case X86::CMOVB32rr: case X86::CMOVB32rm:
1954       case X86::CMOVB64rr: case X86::CMOVB64rm:
1955       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1956       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1957       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1958       case X86::CMOVE16rr: case X86::CMOVE16rm:
1959       case X86::CMOVE32rr: case X86::CMOVE32rm:
1960       case X86::CMOVE64rr: case X86::CMOVE64rm:
1961       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1962       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1963       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1964       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1965       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1966       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1967       case X86::CMOVP16rr: case X86::CMOVP16rm:
1968       case X86::CMOVP32rr: case X86::CMOVP32rm:
1969       case X86::CMOVP64rr: case X86::CMOVP64rm:
1970         continue;
1971       // Anything else: assume conservatively.
1972       default: return false;
1973       }
1974     }
1975   }
1976   return true;
1977 }
1978
1979 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1980 /// is suitable for doing the {load; increment or decrement; store} to modify
1981 /// transformation.
1982 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1983                                 SDValue StoredVal, SelectionDAG *CurDAG,
1984                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1985
1986   // is the value stored the result of a DEC or INC?
1987   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1988
1989   // is the stored value result 0 of the load?
1990   if (StoredVal.getResNo() != 0) return false;
1991
1992   // are there other uses of the loaded value than the inc or dec?
1993   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1994
1995   // is the store non-extending and non-indexed?
1996   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1997     return false;
1998
1999   SDValue Load = StoredVal->getOperand(0);
2000   // Is the stored value a non-extending and non-indexed load?
2001   if (!ISD::isNormalLoad(Load.getNode())) return false;
2002
2003   // Return LoadNode by reference.
2004   LoadNode = cast<LoadSDNode>(Load);
2005   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
2006   EVT LdVT = LoadNode->getMemoryVT();
2007   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
2008       LdVT != MVT::i8)
2009     return false;
2010
2011   // Is store the only read of the loaded value?
2012   if (!Load.hasOneUse())
2013     return false;
2014
2015   // Is the address of the store the same as the load?
2016   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
2017       LoadNode->getOffset() != StoreNode->getOffset())
2018     return false;
2019
2020   // Check if the chain is produced by the load or is a TokenFactor with
2021   // the load output chain as an operand. Return InputChain by reference.
2022   SDValue Chain = StoreNode->getChain();
2023
2024   bool ChainCheck = false;
2025   if (Chain == Load.getValue(1)) {
2026     ChainCheck = true;
2027     InputChain = LoadNode->getChain();
2028   } else if (Chain.getOpcode() == ISD::TokenFactor) {
2029     SmallVector<SDValue, 4> ChainOps;
2030     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
2031       SDValue Op = Chain.getOperand(i);
2032       if (Op == Load.getValue(1)) {
2033         ChainCheck = true;
2034         continue;
2035       }
2036
2037       // Make sure using Op as part of the chain would not cause a cycle here.
2038       // In theory, we could check whether the chain node is a predecessor of
2039       // the load. But that can be very expensive. Instead visit the uses and
2040       // make sure they all have smaller node id than the load.
2041       int LoadId = LoadNode->getNodeId();
2042       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
2043              UE = UI->use_end(); UI != UE; ++UI) {
2044         if (UI.getUse().getResNo() != 0)
2045           continue;
2046         if (UI->getNodeId() > LoadId)
2047           return false;
2048       }
2049
2050       ChainOps.push_back(Op);
2051     }
2052
2053     if (ChainCheck)
2054       // Make a new TokenFactor with all the other input chains except
2055       // for the load.
2056       InputChain = CurDAG->getNode(ISD::TokenFactor, SDLoc(Chain),
2057                                    MVT::Other, ChainOps);
2058   }
2059   if (!ChainCheck)
2060     return false;
2061
2062   return true;
2063 }
2064
2065 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
2066 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
2067 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
2068   if (Opc == X86ISD::DEC) {
2069     if (LdVT == MVT::i64) return X86::DEC64m;
2070     if (LdVT == MVT::i32) return X86::DEC32m;
2071     if (LdVT == MVT::i16) return X86::DEC16m;
2072     if (LdVT == MVT::i8)  return X86::DEC8m;
2073   } else {
2074     assert(Opc == X86ISD::INC && "unrecognized opcode");
2075     if (LdVT == MVT::i64) return X86::INC64m;
2076     if (LdVT == MVT::i32) return X86::INC32m;
2077     if (LdVT == MVT::i16) return X86::INC16m;
2078     if (LdVT == MVT::i8)  return X86::INC8m;
2079   }
2080   llvm_unreachable("unrecognized size for LdVT");
2081 }
2082
2083 /// SelectGather - Customized ISel for GATHER operations.
2084 ///
2085 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
2086   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2087   SDValue Chain = Node->getOperand(0);
2088   SDValue VSrc = Node->getOperand(2);
2089   SDValue Base = Node->getOperand(3);
2090   SDValue VIdx = Node->getOperand(4);
2091   SDValue VMask = Node->getOperand(5);
2092   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2093   if (!Scale)
2094     return nullptr;
2095
2096   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2097                                    MVT::Other);
2098
2099   SDLoc DL(Node);
2100
2101   // Memory Operands: Base, Scale, Index, Disp, Segment
2102   SDValue Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
2103   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2104   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue(), DL), VIdx,
2105                           Disp, Segment, VMask, Chain};
2106   SDNode *ResNode = CurDAG->getMachineNode(Opc, DL, VTs, Ops);
2107   // Node has 2 outputs: VDst and MVT::Other.
2108   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2109   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2110   // of ResNode.
2111   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2112   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2113   return ResNode;
2114 }
2115
2116 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2117   MVT NVT = Node->getSimpleValueType(0);
2118   unsigned Opc, MOpc;
2119   unsigned Opcode = Node->getOpcode();
2120   SDLoc dl(Node);
2121
2122   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2123
2124   if (Node->isMachineOpcode()) {
2125     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2126     Node->setNodeId(-1);
2127     return nullptr;   // Already selected.
2128   }
2129
2130   switch (Opcode) {
2131   default: break;
2132   case ISD::INTRINSIC_W_CHAIN: {
2133     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2134     switch (IntNo) {
2135     default: break;
2136     case Intrinsic::x86_avx2_gather_d_pd:
2137     case Intrinsic::x86_avx2_gather_d_pd_256:
2138     case Intrinsic::x86_avx2_gather_q_pd:
2139     case Intrinsic::x86_avx2_gather_q_pd_256:
2140     case Intrinsic::x86_avx2_gather_d_ps:
2141     case Intrinsic::x86_avx2_gather_d_ps_256:
2142     case Intrinsic::x86_avx2_gather_q_ps:
2143     case Intrinsic::x86_avx2_gather_q_ps_256:
2144     case Intrinsic::x86_avx2_gather_d_q:
2145     case Intrinsic::x86_avx2_gather_d_q_256:
2146     case Intrinsic::x86_avx2_gather_q_q:
2147     case Intrinsic::x86_avx2_gather_q_q_256:
2148     case Intrinsic::x86_avx2_gather_d_d:
2149     case Intrinsic::x86_avx2_gather_d_d_256:
2150     case Intrinsic::x86_avx2_gather_q_d:
2151     case Intrinsic::x86_avx2_gather_q_d_256: {
2152       if (!Subtarget->hasAVX2())
2153         break;
2154       unsigned Opc;
2155       switch (IntNo) {
2156       default: llvm_unreachable("Impossible intrinsic");
2157       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2158       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2159       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2160       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2161       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2162       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2163       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2164       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2165       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2166       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2167       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2168       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2169       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2170       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2171       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2172       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2173       }
2174       SDNode *RetVal = SelectGather(Node, Opc);
2175       if (RetVal)
2176         // We already called ReplaceUses inside SelectGather.
2177         return nullptr;
2178       break;
2179     }
2180     }
2181     break;
2182   }
2183   case X86ISD::GlobalBaseReg:
2184     return getGlobalBaseReg();
2185
2186   case X86ISD::SHRUNKBLEND: {
2187     // SHRUNKBLEND selects like a regular VSELECT.
2188     SDValue VSelect = CurDAG->getNode(
2189         ISD::VSELECT, SDLoc(Node), Node->getValueType(0), Node->getOperand(0),
2190         Node->getOperand(1), Node->getOperand(2));
2191     ReplaceUses(SDValue(Node, 0), VSelect);
2192     SelectCode(VSelect.getNode());
2193     // We already called ReplaceUses.
2194     return nullptr;
2195   }
2196
2197   case ISD::ATOMIC_LOAD_XOR:
2198   case ISD::ATOMIC_LOAD_AND:
2199   case ISD::ATOMIC_LOAD_OR:
2200   case ISD::ATOMIC_LOAD_ADD: {
2201     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2202     if (RetVal)
2203       return RetVal;
2204     break;
2205   }
2206   case ISD::AND:
2207   case ISD::OR:
2208   case ISD::XOR: {
2209     // For operations of the form (x << C1) op C2, check if we can use a smaller
2210     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2211     SDValue N0 = Node->getOperand(0);
2212     SDValue N1 = Node->getOperand(1);
2213
2214     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2215       break;
2216
2217     // i8 is unshrinkable, i16 should be promoted to i32.
2218     if (NVT != MVT::i32 && NVT != MVT::i64)
2219       break;
2220
2221     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2222     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2223     if (!Cst || !ShlCst)
2224       break;
2225
2226     int64_t Val = Cst->getSExtValue();
2227     uint64_t ShlVal = ShlCst->getZExtValue();
2228
2229     // Make sure that we don't change the operation by removing bits.
2230     // This only matters for OR and XOR, AND is unaffected.
2231     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2232     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2233       break;
2234
2235     unsigned ShlOp, AddOp, Op;
2236     MVT CstVT = NVT;
2237
2238     // Check the minimum bitwidth for the new constant.
2239     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2240     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2241     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2242     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2243       CstVT = MVT::i8;
2244     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2245       CstVT = MVT::i32;
2246
2247     // Bail if there is no smaller encoding.
2248     if (NVT == CstVT)
2249       break;
2250
2251     switch (NVT.SimpleTy) {
2252     default: llvm_unreachable("Unsupported VT!");
2253     case MVT::i32:
2254       assert(CstVT == MVT::i8);
2255       ShlOp = X86::SHL32ri;
2256       AddOp = X86::ADD32rr;
2257
2258       switch (Opcode) {
2259       default: llvm_unreachable("Impossible opcode");
2260       case ISD::AND: Op = X86::AND32ri8; break;
2261       case ISD::OR:  Op =  X86::OR32ri8; break;
2262       case ISD::XOR: Op = X86::XOR32ri8; break;
2263       }
2264       break;
2265     case MVT::i64:
2266       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2267       ShlOp = X86::SHL64ri;
2268       AddOp = X86::ADD64rr;
2269
2270       switch (Opcode) {
2271       default: llvm_unreachable("Impossible opcode");
2272       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2273       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2274       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2275       }
2276       break;
2277     }
2278
2279     // Emit the smaller op and the shift.
2280     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, dl, CstVT);
2281     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2282     if (ShlVal == 1)
2283       return CurDAG->SelectNodeTo(Node, AddOp, NVT, SDValue(New, 0),
2284                                   SDValue(New, 0));
2285     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2286                                 getI8Imm(ShlVal, dl));
2287   }
2288   case X86ISD::UMUL8:
2289   case X86ISD::SMUL8: {
2290     SDValue N0 = Node->getOperand(0);
2291     SDValue N1 = Node->getOperand(1);
2292
2293     Opc = (Opcode == X86ISD::SMUL8 ? X86::IMUL8r : X86::MUL8r);
2294
2295     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, X86::AL,
2296                                           N0, SDValue()).getValue(1);
2297
2298     SDVTList VTs = CurDAG->getVTList(NVT, MVT::i32);
2299     SDValue Ops[] = {N1, InFlag};
2300     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2301
2302     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2303     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2304     return nullptr;
2305   }
2306
2307   case X86ISD::UMUL: {
2308     SDValue N0 = Node->getOperand(0);
2309     SDValue N1 = Node->getOperand(1);
2310
2311     unsigned LoReg;
2312     switch (NVT.SimpleTy) {
2313     default: llvm_unreachable("Unsupported VT!");
2314     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2315     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2316     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2317     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2318     }
2319
2320     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2321                                           N0, SDValue()).getValue(1);
2322
2323     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2324     SDValue Ops[] = {N1, InFlag};
2325     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2326
2327     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2328     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2329     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2330     return nullptr;
2331   }
2332
2333   case ISD::SMUL_LOHI:
2334   case ISD::UMUL_LOHI: {
2335     SDValue N0 = Node->getOperand(0);
2336     SDValue N1 = Node->getOperand(1);
2337
2338     bool isSigned = Opcode == ISD::SMUL_LOHI;
2339     bool hasBMI2 = Subtarget->hasBMI2();
2340     if (!isSigned) {
2341       switch (NVT.SimpleTy) {
2342       default: llvm_unreachable("Unsupported VT!");
2343       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2344       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2345       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2346                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2347       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2348                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2349       }
2350     } else {
2351       switch (NVT.SimpleTy) {
2352       default: llvm_unreachable("Unsupported VT!");
2353       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2354       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2355       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2356       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2357       }
2358     }
2359
2360     unsigned SrcReg, LoReg, HiReg;
2361     switch (Opc) {
2362     default: llvm_unreachable("Unknown MUL opcode!");
2363     case X86::IMUL8r:
2364     case X86::MUL8r:
2365       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2366       break;
2367     case X86::IMUL16r:
2368     case X86::MUL16r:
2369       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2370       break;
2371     case X86::IMUL32r:
2372     case X86::MUL32r:
2373       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2374       break;
2375     case X86::IMUL64r:
2376     case X86::MUL64r:
2377       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2378       break;
2379     case X86::MULX32rr:
2380       SrcReg = X86::EDX; LoReg = HiReg = 0;
2381       break;
2382     case X86::MULX64rr:
2383       SrcReg = X86::RDX; LoReg = HiReg = 0;
2384       break;
2385     }
2386
2387     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2388     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2389     // Multiply is commmutative.
2390     if (!foldedLoad) {
2391       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2392       if (foldedLoad)
2393         std::swap(N0, N1);
2394     }
2395
2396     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2397                                           N0, SDValue()).getValue(1);
2398     SDValue ResHi, ResLo;
2399
2400     if (foldedLoad) {
2401       SDValue Chain;
2402       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2403                         InFlag };
2404       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2405         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2406         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2407         ResHi = SDValue(CNode, 0);
2408         ResLo = SDValue(CNode, 1);
2409         Chain = SDValue(CNode, 2);
2410         InFlag = SDValue(CNode, 3);
2411       } else {
2412         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2413         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2414         Chain = SDValue(CNode, 0);
2415         InFlag = SDValue(CNode, 1);
2416       }
2417
2418       // Update the chain.
2419       ReplaceUses(N1.getValue(1), Chain);
2420     } else {
2421       SDValue Ops[] = { N1, InFlag };
2422       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2423         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2424         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2425         ResHi = SDValue(CNode, 0);
2426         ResLo = SDValue(CNode, 1);
2427         InFlag = SDValue(CNode, 2);
2428       } else {
2429         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2430         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2431         InFlag = SDValue(CNode, 0);
2432       }
2433     }
2434
2435     // Prevent use of AH in a REX instruction by referencing AX instead.
2436     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2437         !SDValue(Node, 1).use_empty()) {
2438       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2439                                               X86::AX, MVT::i16, InFlag);
2440       InFlag = Result.getValue(2);
2441       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2442       // registers.
2443       if (!SDValue(Node, 0).use_empty())
2444         ReplaceUses(SDValue(Node, 1),
2445           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2446
2447       // Shift AX down 8 bits.
2448       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2449                                               Result,
2450                                      CurDAG->getTargetConstant(8, dl, MVT::i8)),
2451                        0);
2452       // Then truncate it down to i8.
2453       ReplaceUses(SDValue(Node, 1),
2454         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2455     }
2456     // Copy the low half of the result, if it is needed.
2457     if (!SDValue(Node, 0).use_empty()) {
2458       if (!ResLo.getNode()) {
2459         assert(LoReg && "Register for low half is not defined!");
2460         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2461                                        InFlag);
2462         InFlag = ResLo.getValue(2);
2463       }
2464       ReplaceUses(SDValue(Node, 0), ResLo);
2465       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2466     }
2467     // Copy the high half of the result, if it is needed.
2468     if (!SDValue(Node, 1).use_empty()) {
2469       if (!ResHi.getNode()) {
2470         assert(HiReg && "Register for high half is not defined!");
2471         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2472                                        InFlag);
2473         InFlag = ResHi.getValue(2);
2474       }
2475       ReplaceUses(SDValue(Node, 1), ResHi);
2476       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2477     }
2478
2479     return nullptr;
2480   }
2481
2482   case ISD::SDIVREM:
2483   case ISD::UDIVREM:
2484   case X86ISD::SDIVREM8_SEXT_HREG:
2485   case X86ISD::UDIVREM8_ZEXT_HREG: {
2486     SDValue N0 = Node->getOperand(0);
2487     SDValue N1 = Node->getOperand(1);
2488
2489     bool isSigned = (Opcode == ISD::SDIVREM ||
2490                      Opcode == X86ISD::SDIVREM8_SEXT_HREG);
2491     if (!isSigned) {
2492       switch (NVT.SimpleTy) {
2493       default: llvm_unreachable("Unsupported VT!");
2494       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2495       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2496       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2497       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2498       }
2499     } else {
2500       switch (NVT.SimpleTy) {
2501       default: llvm_unreachable("Unsupported VT!");
2502       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2503       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2504       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2505       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2506       }
2507     }
2508
2509     unsigned LoReg, HiReg, ClrReg;
2510     unsigned SExtOpcode;
2511     switch (NVT.SimpleTy) {
2512     default: llvm_unreachable("Unsupported VT!");
2513     case MVT::i8:
2514       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2515       SExtOpcode = X86::CBW;
2516       break;
2517     case MVT::i16:
2518       LoReg = X86::AX;  HiReg = X86::DX;
2519       ClrReg = X86::DX;
2520       SExtOpcode = X86::CWD;
2521       break;
2522     case MVT::i32:
2523       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2524       SExtOpcode = X86::CDQ;
2525       break;
2526     case MVT::i64:
2527       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2528       SExtOpcode = X86::CQO;
2529       break;
2530     }
2531
2532     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2533     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2534     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2535
2536     SDValue InFlag;
2537     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2538       // Special case for div8, just use a move with zero extension to AX to
2539       // clear the upper 8 bits (AH).
2540       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2541       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2542         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2543         Move =
2544           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2545                                          MVT::Other, Ops), 0);
2546         Chain = Move.getValue(1);
2547         ReplaceUses(N0.getValue(1), Chain);
2548       } else {
2549         Move =
2550           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2551         Chain = CurDAG->getEntryNode();
2552       }
2553       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2554       InFlag = Chain.getValue(1);
2555     } else {
2556       InFlag =
2557         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2558                              LoReg, N0, SDValue()).getValue(1);
2559       if (isSigned && !signBitIsZero) {
2560         // Sign extend the low part into the high part.
2561         InFlag =
2562           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2563       } else {
2564         // Zero out the high part, effectively zero extending the input.
2565         SDValue ClrNode = SDValue(CurDAG->getMachineNode(X86::MOV32r0, dl, NVT), 0);
2566         switch (NVT.SimpleTy) {
2567         case MVT::i16:
2568           ClrNode =
2569               SDValue(CurDAG->getMachineNode(
2570                           TargetOpcode::EXTRACT_SUBREG, dl, MVT::i16, ClrNode,
2571                           CurDAG->getTargetConstant(X86::sub_16bit, dl,
2572                                                     MVT::i32)),
2573                       0);
2574           break;
2575         case MVT::i32:
2576           break;
2577         case MVT::i64:
2578           ClrNode =
2579               SDValue(CurDAG->getMachineNode(
2580                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2581                           CurDAG->getTargetConstant(0, dl, MVT::i64), ClrNode,
2582                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2583                                                     MVT::i32)),
2584                       0);
2585           break;
2586         default:
2587           llvm_unreachable("Unexpected division source");
2588         }
2589
2590         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2591                                       ClrNode, InFlag).getValue(1);
2592       }
2593     }
2594
2595     if (foldedLoad) {
2596       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2597                         InFlag };
2598       SDNode *CNode =
2599         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops);
2600       InFlag = SDValue(CNode, 1);
2601       // Update the chain.
2602       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2603     } else {
2604       InFlag =
2605         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2606     }
2607
2608     // Prevent use of AH in a REX instruction by explicitly copying it to
2609     // an ABCD_L register.
2610     //
2611     // The current assumption of the register allocator is that isel
2612     // won't generate explicit references to the GR8_ABCD_H registers. If
2613     // the allocator and/or the backend get enhanced to be more robust in
2614     // that regard, this can be, and should be, removed.
2615     if (HiReg == X86::AH && !SDValue(Node, 1).use_empty()) {
2616       SDValue AHCopy = CurDAG->getRegister(X86::AH, MVT::i8);
2617       unsigned AHExtOpcode =
2618           isSigned ? X86::MOVSX32_NOREXrr8 : X86::MOVZX32_NOREXrr8;
2619
2620       SDNode *RNode = CurDAG->getMachineNode(AHExtOpcode, dl, MVT::i32,
2621                                              MVT::Glue, AHCopy, InFlag);
2622       SDValue Result(RNode, 0);
2623       InFlag = SDValue(RNode, 1);
2624
2625       if (Opcode == X86ISD::UDIVREM8_ZEXT_HREG ||
2626           Opcode == X86ISD::SDIVREM8_SEXT_HREG) {
2627         if (Node->getValueType(1) == MVT::i64) {
2628           // It's not possible to directly movsx AH to a 64bit register, because
2629           // the latter needs the REX prefix, but the former can't have it.
2630           assert(Opcode != X86ISD::SDIVREM8_SEXT_HREG &&
2631                  "Unexpected i64 sext of h-register");
2632           Result =
2633               SDValue(CurDAG->getMachineNode(
2634                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2635                           CurDAG->getTargetConstant(0, dl, MVT::i64), Result,
2636                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2637                                                     MVT::i32)),
2638                       0);
2639         }
2640       } else {
2641         Result =
2642             CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result);
2643       }
2644       ReplaceUses(SDValue(Node, 1), Result);
2645       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2646     }
2647     // Copy the division (low) result, if it is needed.
2648     if (!SDValue(Node, 0).use_empty()) {
2649       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2650                                                 LoReg, NVT, InFlag);
2651       InFlag = Result.getValue(2);
2652       ReplaceUses(SDValue(Node, 0), Result);
2653       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2654     }
2655     // Copy the remainder (high) result, if it is needed.
2656     if (!SDValue(Node, 1).use_empty()) {
2657       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2658                                               HiReg, NVT, InFlag);
2659       InFlag = Result.getValue(2);
2660       ReplaceUses(SDValue(Node, 1), Result);
2661       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2662     }
2663     return nullptr;
2664   }
2665
2666   case X86ISD::CMP:
2667   case X86ISD::SUB: {
2668     // Sometimes a SUB is used to perform comparison.
2669     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2670       // This node is not a CMP.
2671       break;
2672     SDValue N0 = Node->getOperand(0);
2673     SDValue N1 = Node->getOperand(1);
2674
2675     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2676         HasNoSignedComparisonUses(Node))
2677       N0 = N0.getOperand(0);
2678
2679     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2680     // use a smaller encoding.
2681     // Look past the truncate if CMP is the only use of it.
2682     if ((N0.getNode()->getOpcode() == ISD::AND ||
2683          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2684         N0.getNode()->hasOneUse() &&
2685         N0.getValueType() != MVT::i8 &&
2686         X86::isZeroNode(N1)) {
2687       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2688       if (!C) break;
2689
2690       // For example, convert "testl %eax, $8" to "testb %al, $8"
2691       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2692           (!(C->getZExtValue() & 0x80) ||
2693            HasNoSignedComparisonUses(Node))) {
2694         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl, MVT::i8);
2695         SDValue Reg = N0.getNode()->getOperand(0);
2696
2697         // On x86-32, only the ABCD registers have 8-bit subregisters.
2698         if (!Subtarget->is64Bit()) {
2699           const TargetRegisterClass *TRC;
2700           switch (N0.getSimpleValueType().SimpleTy) {
2701           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2702           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2703           default: llvm_unreachable("Unsupported TEST operand type!");
2704           }
2705           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2706           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2707                                                Reg.getValueType(), Reg, RC), 0);
2708         }
2709
2710         // Extract the l-register.
2711         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2712                                                         MVT::i8, Reg);
2713
2714         // Emit a testb.
2715         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2716                                                  Subreg, Imm);
2717         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2718         // one, do not call ReplaceAllUsesWith.
2719         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2720                     SDValue(NewNode, 0));
2721         return nullptr;
2722       }
2723
2724       // For example, "testl %eax, $2048" to "testb %ah, $8".
2725       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2726           (!(C->getZExtValue() & 0x8000) ||
2727            HasNoSignedComparisonUses(Node))) {
2728         // Shift the immediate right by 8 bits.
2729         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2730                                                        dl, MVT::i8);
2731         SDValue Reg = N0.getNode()->getOperand(0);
2732
2733         // Put the value in an ABCD register.
2734         const TargetRegisterClass *TRC;
2735         switch (N0.getSimpleValueType().SimpleTy) {
2736         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2737         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2738         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2739         default: llvm_unreachable("Unsupported TEST operand type!");
2740         }
2741         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2742         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2743                                              Reg.getValueType(), Reg, RC), 0);
2744
2745         // Extract the h-register.
2746         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2747                                                         MVT::i8, Reg);
2748
2749         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2750         // target GR8_NOREX registers, so make sure the register class is
2751         // forced.
2752         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2753                                                  MVT::i32, Subreg, ShiftedImm);
2754         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2755         // one, do not call ReplaceAllUsesWith.
2756         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2757                     SDValue(NewNode, 0));
2758         return nullptr;
2759       }
2760
2761       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2762       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2763           N0.getValueType() != MVT::i16 &&
2764           (!(C->getZExtValue() & 0x8000) ||
2765            HasNoSignedComparisonUses(Node))) {
2766         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2767                                                 MVT::i16);
2768         SDValue Reg = N0.getNode()->getOperand(0);
2769
2770         // Extract the 16-bit subregister.
2771         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2772                                                         MVT::i16, Reg);
2773
2774         // Emit a testw.
2775         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2776                                                  Subreg, Imm);
2777         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2778         // one, do not call ReplaceAllUsesWith.
2779         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2780                     SDValue(NewNode, 0));
2781         return nullptr;
2782       }
2783
2784       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2785       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2786           N0.getValueType() == MVT::i64 &&
2787           (!(C->getZExtValue() & 0x80000000) ||
2788            HasNoSignedComparisonUses(Node))) {
2789         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2790                                                 MVT::i32);
2791         SDValue Reg = N0.getNode()->getOperand(0);
2792
2793         // Extract the 32-bit subregister.
2794         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2795                                                         MVT::i32, Reg);
2796
2797         // Emit a testl.
2798         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2799                                                  Subreg, Imm);
2800         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2801         // one, do not call ReplaceAllUsesWith.
2802         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2803                     SDValue(NewNode, 0));
2804         return nullptr;
2805       }
2806     }
2807     break;
2808   }
2809   case ISD::STORE: {
2810     // Change a chain of {load; incr or dec; store} of the same value into
2811     // a simple increment or decrement through memory of that value, if the
2812     // uses of the modified value and its address are suitable.
2813     // The DEC64m tablegen pattern is currently not able to match the case where
2814     // the EFLAGS on the original DEC are used. (This also applies to
2815     // {INC,DEC}X{64,32,16,8}.)
2816     // We'll need to improve tablegen to allow flags to be transferred from a
2817     // node in the pattern to the result node.  probably with a new keyword
2818     // for example, we have this
2819     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2820     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2821     //   (implicit EFLAGS)]>;
2822     // but maybe need something like this
2823     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2824     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2825     //   (transferrable EFLAGS)]>;
2826
2827     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2828     SDValue StoredVal = StoreNode->getOperand(1);
2829     unsigned Opc = StoredVal->getOpcode();
2830
2831     LoadSDNode *LoadNode = nullptr;
2832     SDValue InputChain;
2833     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2834                              LoadNode, InputChain))
2835       break;
2836
2837     SDValue Base, Scale, Index, Disp, Segment;
2838     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2839                     Base, Scale, Index, Disp, Segment))
2840       break;
2841
2842     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2843     MemOp[0] = StoreNode->getMemOperand();
2844     MemOp[1] = LoadNode->getMemOperand();
2845     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2846     EVT LdVT = LoadNode->getMemoryVT();
2847     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2848     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2849                                                    SDLoc(Node),
2850                                                    MVT::i32, MVT::Other, Ops);
2851     Result->setMemRefs(MemOp, MemOp + 2);
2852
2853     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2854     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2855
2856     return Result;
2857   }
2858   }
2859
2860   SDNode *ResNode = SelectCode(Node);
2861
2862   DEBUG(dbgs() << "=> ";
2863         if (ResNode == nullptr || ResNode == Node)
2864           Node->dump(CurDAG);
2865         else
2866           ResNode->dump(CurDAG);
2867         dbgs() << '\n');
2868
2869   return ResNode;
2870 }
2871
2872 bool X86DAGToDAGISel::
2873 SelectInlineAsmMemoryOperand(const SDValue &Op, unsigned ConstraintID,
2874                              std::vector<SDValue> &OutOps) {
2875   SDValue Op0, Op1, Op2, Op3, Op4;
2876   switch (ConstraintID) {
2877   case InlineAsm::Constraint_o: // offsetable        ??
2878   case InlineAsm::Constraint_v: // not offsetable    ??
2879   default: return true;
2880   case InlineAsm::Constraint_m: // memory
2881     if (!SelectAddr(nullptr, Op, Op0, Op1, Op2, Op3, Op4))
2882       return true;
2883     break;
2884   }
2885
2886   OutOps.push_back(Op0);
2887   OutOps.push_back(Op1);
2888   OutOps.push_back(Op2);
2889   OutOps.push_back(Op3);
2890   OutOps.push_back(Op4);
2891   return false;
2892 }
2893
2894 /// createX86ISelDag - This pass converts a legalized DAG into a
2895 /// X86-specific DAG, ready for instruction scheduling.
2896 ///
2897 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2898                                      CodeGenOpt::Level OptLevel) {
2899   return new X86DAGToDAGISel(TM, OptLevel);
2900 }