lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CFG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/ADT/Statistic.h"
  40 using namespace llvm;
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  77         SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 104     void dump() {
 105       dbgs() << "X86ISelAddressMode " << this << '\n';
 106       dbgs() << "Base_Reg ";
 107       if (Base_Reg.getNode() != 0)
 108         Base_Reg.getNode()->dump();
 109       else
 110         dbgs() << "nul";
 111       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 112              << " Scale" << Scale << '\n'
 113              << "IndexReg ";
 114       if (IndexReg.getNode() != 0)
 115         IndexReg.getNode()->dump();
 116       else
 117         dbgs() << "nul";
 118       dbgs() << " Disp " << Disp << '\n'
 119              << "GV ";
 120       if (GV)
 121         GV->dump();
 122       else
 123         dbgs() << "nul";
 124       dbgs() << " CP ";
 125       if (CP)
 126         CP->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << '\n'
 130              << "ES ";
 131       if (ES)
 132         dbgs() << ES;
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " JT" << JT << " Align" << Align << '\n';
 136     }
 137 #endif
 138   };
 139 }
 140
 141 namespace {
 142   //===--------------------------------------------------------------------===//
 143   /// ISel - X86 specific code to select X86 machine instructions for
 144   /// SelectionDAG operations.
 145   ///
 146   class X86DAGToDAGISel : public SelectionDAGISel {
 147     /// X86Lowering - This object fully describes how to lower LLVM code to an
 148     /// X86-specific SelectionDAG.
 149     const X86TargetLowering &X86Lowering;
 150
 151     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 152     /// make the right decision when generating code for different targets.
 153     const X86Subtarget *Subtarget;
 154
 155     /// OptForSize - If true, selector should try to optimize for code size
 156     /// instead of performance.
 157     bool OptForSize;
 158
 159   public:
 160     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 161       : SelectionDAGISel(tm, OptLevel),
 162         X86Lowering(*tm.getTargetLowering()),
 163         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 164         OptForSize(false) {}
 165
 166     virtual const char *getPassName() const {
 167       return "X86 DAG->DAG Instruction Selection";
 168     }
 169
 170     virtual void EmitFunctionEntryCode();
 171
 172     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 173
 174     virtual void PreprocessISelDAG();
 175
 176     inline bool immSext8(SDNode *N) const {
 177       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 178     }
 179
 180     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 181     // sign extended field.
 182     inline bool i64immSExt32(SDNode *N) const {
 183       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 184       return (int64_t)v == (int32_t)v;
 185     }
 186
 187 // Include the pieces autogenerated from the target description.
 188 #include "X86GenDAGISel.inc"
 189
 190   private:
 191     SDNode *Select(SDNode *N);
 192     SDNode *SelectGather(SDNode *N, unsigned Opc);
 193     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 194     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 195     SDNode *SelectAtomicLoadArith(SDNode *Node, EVT NVT);
 196
 197     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 198     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 199     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 202                                  unsigned Depth);
 203     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 204     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 205                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 206                     SDValue &Segment);
 207     bool SelectSingleRegAddr(SDNode *Parent, SDValue N, SDValue &Base,
 208                              SDValue &Scale, SDValue &Index, SDValue &Disp,
 209                              SDValue &Segment);
 210     bool SelectLEAAddr(SDValue N, SDValue &Base,
 211                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 212                        SDValue &Segment);
 213     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 214                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 215                            SDValue &Segment);
 216     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 217                              SDValue &Base, SDValue &Scale,
 218                              SDValue &Index, SDValue &Disp,
 219                              SDValue &Segment,
 220                              SDValue &NodeWithChain);
 221
 222     bool TryFoldLoad(SDNode *P, SDValue N,
 223                      SDValue &Base, SDValue &Scale,
 224                      SDValue &Index, SDValue &Disp,
 225                      SDValue &Segment);
 226
 227     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 228     /// inline asm expressions.
 229     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 230                                               char ConstraintCode,
 231                                               std::vector<SDValue> &OutOps);
 232
 233     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 234
 235     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 236                                    SDValue &Scale, SDValue &Index,
 237                                    SDValue &Disp, SDValue &Segment) {
 238       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 239         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 240         AM.Base_Reg;
 241       Scale = getI8Imm(AM.Scale);
 242       Index = AM.IndexReg;
 243       // These are 32-bit even in 64-bit mode since RIP relative offset
 244       // is 32-bit.
 245       if (AM.GV)
 246         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 247                                               MVT::i32, AM.Disp,
 248                                               AM.SymbolFlags);
 249       else if (AM.CP)
 250         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 251                                              AM.Align, AM.Disp, AM.SymbolFlags);
 252       else if (AM.ES) {
 253         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 254         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 255       } else if (AM.JT != -1) {
 256         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 257         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 258       } else if (AM.BlockAddr)
 259         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 260                                              AM.SymbolFlags);
 261       else
 262         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 263
 264       if (AM.Segment.getNode())
 265         Segment = AM.Segment;
 266       else
 267         Segment = CurDAG->getRegister(0, MVT::i32);
 268     }
 269
 270     /// getI8Imm - Return a target constant with the specified value, of type
 271     /// i8.
 272     inline SDValue getI8Imm(unsigned Imm) {
 273       return CurDAG->getTargetConstant(Imm, MVT::i8);
 274     }
 275
 276     /// getI32Imm - Return a target constant with the specified value, of type
 277     /// i32.
 278     inline SDValue getI32Imm(unsigned Imm) {
 279       return CurDAG->getTargetConstant(Imm, MVT::i32);
 280     }
 281
 282     /// getGlobalBaseReg - Return an SDNode that returns the value of
 283     /// the global base register. Output instructions required to
 284     /// initialize the global base register, if necessary.
 285     ///
 286     SDNode *getGlobalBaseReg();
 287
 288     /// getTargetMachine - Return a reference to the TargetMachine, casted
 289     /// to the target-specific type.
 290     const X86TargetMachine &getTargetMachine() {
 291       return static_cast<const X86TargetMachine &>(TM);
 292     }
 293
 294     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 295     /// to the target-specific type.
 296     const X86InstrInfo *getInstrInfo() {
 297       return getTargetMachine().getInstrInfo();
 298     }
 299   };
 300 }
 301
 302
 303 bool
 304 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 305   if (OptLevel == CodeGenOpt::None) return false;
 306
 307   if (!N.hasOneUse())
 308     return false;
 309
 310   if (N.getOpcode() != ISD::LOAD)
 311     return true;
 312
 313   // If N is a load, do additional profitability checks.
 314   if (U == Root) {
 315     switch (U->getOpcode()) {
 316     default: break;
 317     case X86ISD::ADD:
 318     case X86ISD::SUB:
 319     case X86ISD::AND:
 320     case X86ISD::XOR:
 321     case X86ISD::OR:
 322     case ISD::ADD:
 323     case ISD::ADDC:
 324     case ISD::ADDE:
 325     case ISD::AND:
 326     case ISD::OR:
 327     case ISD::XOR: {
 328       SDValue Op1 = U->getOperand(1);
 329
 330       // If the other operand is a 8-bit immediate we should fold the immediate
 331       // instead. This reduces code size.
 332       // e.g.
 333       // movl 4(%esp), %eax
 334       // addl $4, %eax
 335       // vs.
 336       // movl $4, %eax
 337       // addl 4(%esp), %eax
 338       // The former is 2 bytes shorter. In case where the increment is 1, then
 339       // the saving can be 4 bytes (by using incl %eax).
 340       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 341         if (Imm->getAPIntValue().isSignedIntN(8))
 342           return false;
 343
 344       // If the other operand is a TLS address, we should fold it instead.
 345       // This produces
 346       // movl    %gs:0, %eax
 347       // leal    i@NTPOFF(%eax), %eax
 348       // instead of
 349       // movl    $i@NTPOFF, %eax
 350       // addl    %gs:0, %eax
 351       // if the block also has an access to a second TLS address this will save
 352       // a load.
 353       // FIXME: This is probably also true for non TLS addresses.
 354       if (Op1.getOpcode() == X86ISD::Wrapper) {
 355         SDValue Val = Op1.getOperand(0);
 356         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 357           return false;
 358       }
 359     }
 360     }
 361   }
 362
 363   return true;
 364 }
 365
 366 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 367 /// load's chain operand and move load below the call's chain operand.
 368 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 369                                   SDValue Call, SDValue OrigChain) {
 370   SmallVector<SDValue, 8> Ops;
 371   SDValue Chain = OrigChain.getOperand(0);
 372   if (Chain.getNode() == Load.getNode())
 373     Ops.push_back(Load.getOperand(0));
 374   else {
 375     assert(Chain.getOpcode() == ISD::TokenFactor &&
 376            "Unexpected chain operand");
 377     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 378       if (Chain.getOperand(i).getNode() == Load.getNode())
 379         Ops.push_back(Load.getOperand(0));
 380       else
 381         Ops.push_back(Chain.getOperand(i));
 382     SDValue NewChain =
 383       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 384                       MVT::Other, &Ops[0], Ops.size());
 385     Ops.clear();
 386     Ops.push_back(NewChain);
 387   }
 388   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 389     Ops.push_back(OrigChain.getOperand(i));
 390   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 391   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 392                              Load.getOperand(1), Load.getOperand(2));
 393   Ops.clear();
 394   Ops.push_back(SDValue(Load.getNode(), 1));
 395   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 396     Ops.push_back(Call.getOperand(i));
 397   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 398 }
 399
 400 /// isCalleeLoad - Return true if call address is a load and it can be
 401 /// moved below CALLSEQ_START and the chains leading up to the call.
 402 /// Return the CALLSEQ_START by reference as a second output.
 403 /// In the case of a tail call, there isn't a callseq node between the call
 404 /// chain and the load.
 405 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 406   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 407     return false;
 408   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 409   if (!LD ||
 410       LD->isVolatile() ||
 411       LD->getAddressingMode() != ISD::UNINDEXED ||
 412       LD->getExtensionType() != ISD::NON_EXTLOAD)
 413     return false;
 414
 415   // Now let's find the callseq_start.
 416   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 417     if (!Chain.hasOneUse())
 418       return false;
 419     Chain = Chain.getOperand(0);
 420   }
 421
 422   if (!Chain.getNumOperands())
 423     return false;
 424   if (Chain.getOperand(0).getNode() == Callee.getNode())
 425     return true;
 426   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 427       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 428       Callee.getValue(1).hasOneUse())
 429     return true;
 430   return false;
 431 }
 432
 433 void X86DAGToDAGISel::PreprocessISelDAG() {
 434   // OptForSize is used in pattern predicates that isel is matching.
 435   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 436
 437   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 438        E = CurDAG->allnodes_end(); I != E; ) {
 439     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 440
 441     if (OptLevel != CodeGenOpt::None &&
 442         (N->getOpcode() == X86ISD::CALL ||
 443          N->getOpcode() == X86ISD::TC_RETURN)) {
 444       /// Also try moving call address load from outside callseq_start to just
 445       /// before the call to allow it to be folded.
 446       ///
 447       ///     [Load chain]
 448       ///         ^
 449       ///         |
 450       ///       [Load]
 451       ///       ^    ^
 452       ///       |    |
 453       ///      /      \--
 454       ///     /          |
 455       ///[CALLSEQ_START] |
 456       ///     ^          |
 457       ///     |          |
 458       /// [LOAD/C2Reg]   |
 459       ///     |          |
 460       ///      \        /
 461       ///       \      /
 462       ///       [CALL]
 463       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 464       SDValue Chain = N->getOperand(0);
 465       SDValue Load  = N->getOperand(1);
 466       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 467         continue;
 468       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 469       ++NumLoadMoved;
 470       continue;
 471     }
 472
 473     // Lower fpround and fpextend nodes that target the FP stack to be store and
 474     // load to the stack.  This is a gross hack.  We would like to simply mark
 475     // these as being illegal, but when we do that, legalize produces these when
 476     // it expands calls, then expands these in the same legalize pass.  We would
 477     // like dag combine to be able to hack on these between the call expansion
 478     // and the node legalization.  As such this pass basically does "really
 479     // late" legalization of these inline with the X86 isel pass.
 480     // FIXME: This should only happen when not compiled with -O0.
 481     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 482       continue;
 483
 484     EVT SrcVT = N->getOperand(0).getValueType();
 485     EVT DstVT = N->getValueType(0);
 486
 487     // If any of the sources are vectors, no fp stack involved.
 488     if (SrcVT.isVector() || DstVT.isVector())
 489       continue;
 490
 491     // If the source and destination are SSE registers, then this is a legal
 492     // conversion that should not be lowered.
 493     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 494     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 495     if (SrcIsSSE && DstIsSSE)
 496       continue;
 497
 498     if (!SrcIsSSE && !DstIsSSE) {
 499       // If this is an FPStack extension, it is a noop.
 500       if (N->getOpcode() == ISD::FP_EXTEND)
 501         continue;
 502       // If this is a value-preserving FPStack truncation, it is a noop.
 503       if (N->getConstantOperandVal(1))
 504         continue;
 505     }
 506
 507     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 508     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 509     // operations.  Based on this, decide what we want to do.
 510     EVT MemVT;
 511     if (N->getOpcode() == ISD::FP_ROUND)
 512       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 513     else
 514       MemVT = SrcIsSSE ? SrcVT : DstVT;
 515
 516     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 517     DebugLoc dl = N->getDebugLoc();
 518
 519     // FIXME: optimize the case where the src/dest is a load or store?
 520     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 521                                           N->getOperand(0),
 522                                           MemTmp, MachinePointerInfo(), MemVT,
 523                                           false, false, 0);
 524     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 525                                         MachinePointerInfo(),
 526                                         MemVT, false, false, 0);
 527
 528     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 529     // extload we created.  This will cause general havok on the dag because
 530     // anything below the conversion could be folded into other existing nodes.
 531     // To avoid invalidating 'I', back it up to the convert node.
 532     --I;
 533     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 534
 535     // Now that we did that, the node is dead.  Increment the iterator to the
 536     // next node to process, then delete N.
 537     ++I;
 538     CurDAG->DeleteNode(N);
 539   }
 540 }
 541
 542
 543 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 544 /// the main function.
 545 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 546                                              MachineFrameInfo *MFI) {
 547   const TargetInstrInfo *TII = TM.getInstrInfo();
 548   if (Subtarget->isTargetCygMing()) {
 549     unsigned CallOp =
 550       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
 551     BuildMI(BB, DebugLoc(),
 552             TII->get(CallOp)).addExternalSymbol("__main");
 553   }
 554 }
 555
 556 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 557   // If this is main, emit special code for main.
 558   if (const Function *Fn = MF->getFunction())
 559     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 560       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 561 }
 562
 563 static bool isDispSafeForFrameIndex(int64_t Val) {
 564   // On 64-bit platforms, we can run into an issue where a frame index
 565   // includes a displacement that, when added to the explicit displacement,
 566   // will overflow the displacement field. Assuming that the frame index
 567   // displacement fits into a 31-bit integer  (which is only slightly more
 568   // aggressive than the current fundamental assumption that it fits into
 569   // a 32-bit integer), a 31-bit disp should always be safe.
 570   return isInt<31>(Val);
 571 }
 572
 573 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 574                                             X86ISelAddressMode &AM) {
 575   int64_t Val = AM.Disp + Offset;
 576   CodeModel::Model M = TM.getCodeModel();
 577   if (Subtarget->is64Bit()) {
 578     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 579                                            AM.hasSymbolicDisplacement()))
 580       return true;
 581     // In addition to the checks required for a register base, check that
 582     // we do not try to use an unsafe Disp with a frame index.
 583     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 584         !isDispSafeForFrameIndex(Val))
 585       return true;
 586   }
 587   AM.Disp = Val;
 588   return false;
 589
 590 }
 591
 592 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 593   SDValue Address = N->getOperand(1);
 594
 595   // load gs:0 -> GS segment register.
 596   // load fs:0 -> FS segment register.
 597   //
 598   // This optimization is valid because the GNU TLS model defines that
 599   // gs:0 (or fs:0 on X86-64) contains its own address.
 600   // For more information see http://people.redhat.com/drepper/tls.pdf
 601   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 602     if (C->getSExtValue() == 0 && AM.Segment.getNode() == 0 &&
 603         Subtarget->isTargetLinux())
 604       switch (N->getPointerInfo().getAddrSpace()) {
 605       case 256:
 606         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 607         return false;
 608       case 257:
 609         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 610         return false;
 611       }
 612
 613   return true;
 614 }
 615
 616 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 617 /// into an addressing mode.  These wrap things that will resolve down into a
 618 /// symbol reference.  If no match is possible, this returns true, otherwise it
 619 /// returns false.
 620 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 621   // If the addressing mode already has a symbol as the displacement, we can
 622   // never match another symbol.
 623   if (AM.hasSymbolicDisplacement())
 624     return true;
 625
 626   SDValue N0 = N.getOperand(0);
 627   CodeModel::Model M = TM.getCodeModel();
 628
 629   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 630   // folding because RIP is preferable to non-RIP accesses.
 631   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 632       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 633       // they cannot be folded into immediate fields.
 634       // FIXME: This can be improved for kernel and other models?
 635       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 636     // Base and index reg must be 0 in order to use %rip as base.
 637     if (AM.hasBaseOrIndexReg())
 638       return true;
 639     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 640       X86ISelAddressMode Backup = AM;
 641       AM.GV = G->getGlobal();
 642       AM.SymbolFlags = G->getTargetFlags();
 643       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 644         AM = Backup;
 645         return true;
 646       }
 647     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 648       X86ISelAddressMode Backup = AM;
 649       AM.CP = CP->getConstVal();
 650       AM.Align = CP->getAlignment();
 651       AM.SymbolFlags = CP->getTargetFlags();
 652       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 653         AM = Backup;
 654         return true;
 655       }
 656     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 657       AM.ES = S->getSymbol();
 658       AM.SymbolFlags = S->getTargetFlags();
 659     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 660       AM.JT = J->getIndex();
 661       AM.SymbolFlags = J->getTargetFlags();
 662     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 663       X86ISelAddressMode Backup = AM;
 664       AM.BlockAddr = BA->getBlockAddress();
 665       AM.SymbolFlags = BA->getTargetFlags();
 666       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 667         AM = Backup;
 668         return true;
 669       }
 670     } else
 671       llvm_unreachable("Unhandled symbol reference node.");
 672
 673     if (N.getOpcode() == X86ISD::WrapperRIP)
 674       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 675     return false;
 676   }
 677
 678   // Handle the case when globals fit in our immediate field: This is true for
 679   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 680   // mode, this only applies to a non-RIP-relative computation.
 681   if (!Subtarget->is64Bit() ||
 682       M == CodeModel::Small || M == CodeModel::Kernel) {
 683     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 684            "RIP-relative addressing already handled");
 685     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 686       AM.GV = G->getGlobal();
 687       AM.Disp += G->getOffset();
 688       AM.SymbolFlags = G->getTargetFlags();
 689     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 690       AM.CP = CP->getConstVal();
 691       AM.Align = CP->getAlignment();
 692       AM.Disp += CP->getOffset();
 693       AM.SymbolFlags = CP->getTargetFlags();
 694     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 695       AM.ES = S->getSymbol();
 696       AM.SymbolFlags = S->getTargetFlags();
 697     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 698       AM.JT = J->getIndex();
 699       AM.SymbolFlags = J->getTargetFlags();
 700     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 701       AM.BlockAddr = BA->getBlockAddress();
 702       AM.Disp += BA->getOffset();
 703       AM.SymbolFlags = BA->getTargetFlags();
 704     } else
 705       llvm_unreachable("Unhandled symbol reference node.");
 706     return false;
 707   }
 708
 709   return true;
 710 }
 711
 712 /// MatchAddress - Add the specified node to the specified addressing mode,
 713 /// returning true if it cannot be done.  This just pattern matches for the
 714 /// addressing mode.
 715 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 716   if (MatchAddressRecursively(N, AM, 0))
 717     return true;
 718
 719   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 720   // a smaller encoding and avoids a scaled-index.
 721   if (AM.Scale == 2 &&
 722       AM.BaseType == X86ISelAddressMode::RegBase &&
 723       AM.Base_Reg.getNode() == 0) {
 724     AM.Base_Reg = AM.IndexReg;
 725     AM.Scale = 1;
 726   }
 727
 728   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 729   // because it has a smaller encoding.
 730   // TODO: Which other code models can use this?
 731   if (TM.getCodeModel() == CodeModel::Small &&
 732       Subtarget->is64Bit() &&
 733       AM.Scale == 1 &&
 734       AM.BaseType == X86ISelAddressMode::RegBase &&
 735       AM.Base_Reg.getNode() == 0 &&
 736       AM.IndexReg.getNode() == 0 &&
 737       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 738       AM.hasSymbolicDisplacement())
 739     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 740
 741   return false;
 742 }
 743
 744 // Insert a node into the DAG at least before the Pos node's position. This
 745 // will reposition the node as needed, and will assign it a node ID that is <=
 746 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 747 // IDs! The selection DAG must no longer depend on their uniqueness when this
 748 // is used.
 749 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 750   if (N.getNode()->getNodeId() == -1 ||
 751       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 752     DAG.RepositionNode(Pos.getNode(), N.getNode());
 753     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 754   }
 755 }
 756
 757 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 758 // allows us to convert the shift and and into an h-register extract and
 759 // a scaled index. Returns false if the simplification is performed.
 760 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 761                                       uint64_t Mask,
 762                                       SDValue Shift, SDValue X,
 763                                       X86ISelAddressMode &AM) {
 764   if (Shift.getOpcode() != ISD::SRL ||
 765       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 766       !Shift.hasOneUse())
 767     return true;
 768
 769   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 770   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 771       Mask != (0xffu << ScaleLog))
 772     return true;
 773
 774   EVT VT = N.getValueType();
 775   DebugLoc DL = N.getDebugLoc();
 776   SDValue Eight = DAG.getConstant(8, MVT::i8);
 777   SDValue NewMask = DAG.getConstant(0xff, VT);
 778   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 779   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 780   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 781   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 782
 783   // Insert the new nodes into the topological ordering. We must do this in
 784   // a valid topological ordering as nothing is going to go back and re-sort
 785   // these nodes. We continually insert before 'N' in sequence as this is
 786   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 787   // hierarchy left to express.
 788   InsertDAGNode(DAG, N, Eight);
 789   InsertDAGNode(DAG, N, Srl);
 790   InsertDAGNode(DAG, N, NewMask);
 791   InsertDAGNode(DAG, N, And);
 792   InsertDAGNode(DAG, N, ShlCount);
 793   InsertDAGNode(DAG, N, Shl);
 794   DAG.ReplaceAllUsesWith(N, Shl);
 795   AM.IndexReg = And;
 796   AM.Scale = (1 << ScaleLog);
 797   return false;
 798 }
 799
 800 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 801 // allows us to fold the shift into this addressing mode. Returns false if the
 802 // transform succeeded.
 803 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 804                                         uint64_t Mask,
 805                                         SDValue Shift, SDValue X,
 806                                         X86ISelAddressMode &AM) {
 807   if (Shift.getOpcode() != ISD::SHL ||
 808       !isa<ConstantSDNode>(Shift.getOperand(1)))
 809     return true;
 810
 811   // Not likely to be profitable if either the AND or SHIFT node has more
 812   // than one use (unless all uses are for address computation). Besides,
 813   // isel mechanism requires their node ids to be reused.
 814   if (!N.hasOneUse() || !Shift.hasOneUse())
 815     return true;
 816
 817   // Verify that the shift amount is something we can fold.
 818   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 819   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 820     return true;
 821
 822   EVT VT = N.getValueType();
 823   DebugLoc DL = N.getDebugLoc();
 824   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 825   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 826   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 827
 828   // Insert the new nodes into the topological ordering. We must do this in
 829   // a valid topological ordering as nothing is going to go back and re-sort
 830   // these nodes. We continually insert before 'N' in sequence as this is
 831   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 832   // hierarchy left to express.
 833   InsertDAGNode(DAG, N, NewMask);
 834   InsertDAGNode(DAG, N, NewAnd);
 835   InsertDAGNode(DAG, N, NewShift);
 836   DAG.ReplaceAllUsesWith(N, NewShift);
 837
 838   AM.Scale = 1 << ShiftAmt;
 839   AM.IndexReg = NewAnd;
 840   return false;
 841 }
 842
 843 // Implement some heroics to detect shifts of masked values where the mask can
 844 // be replaced by extending the shift and undoing that in the addressing mode
 845 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 846 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 847 // the addressing mode. This results in code such as:
 848 //
 849 //   int f(short *y, int *lookup_table) {
 850 //     ...
 851 //     return *y + lookup_table[*y >> 11];
 852 //   }
 853 //
 854 // Turning into:
 855 //   movzwl (%rdi), %eax
 856 //   movl %eax, %ecx
 857 //   shrl $11, %ecx
 858 //   addl (%rsi,%rcx,4), %eax
 859 //
 860 // Instead of:
 861 //   movzwl (%rdi), %eax
 862 //   movl %eax, %ecx
 863 //   shrl $9, %ecx
 864 //   andl $124, %rcx
 865 //   addl (%rsi,%rcx), %eax
 866 //
 867 // Note that this function assumes the mask is provided as a mask *after* the
 868 // value is shifted. The input chain may or may not match that, but computing
 869 // such a mask is trivial.
 870 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 871                                     uint64_t Mask,
 872                                     SDValue Shift, SDValue X,
 873                                     X86ISelAddressMode &AM) {
 874   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 875       !isa<ConstantSDNode>(Shift.getOperand(1)))
 876     return true;
 877
 878   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 879   unsigned MaskLZ = CountLeadingZeros_64(Mask);
 880   unsigned MaskTZ = CountTrailingZeros_64(Mask);
 881
 882   // The amount of shift we're trying to fit into the addressing mode is taken
 883   // from the trailing zeros of the mask.
 884   unsigned AMShiftAmt = MaskTZ;
 885
 886   // There is nothing we can do here unless the mask is removing some bits.
 887   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 888   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 889
 890   // We also need to ensure that mask is a continuous run of bits.
 891   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 892
 893   // Scale the leading zero count down based on the actual size of the value.
 894   // Also scale it down based on the size of the shift.
 895   MaskLZ -= (64 - X.getValueSizeInBits()) + ShiftAmt;
 896
 897   // The final check is to ensure that any masked out high bits of X are
 898   // already known to be zero. Otherwise, the mask has a semantic impact
 899   // other than masking out a couple of low bits. Unfortunately, because of
 900   // the mask, zero extensions will be removed from operands in some cases.
 901   // This code works extra hard to look through extensions because we can
 902   // replace them with zero extensions cheaply if necessary.
 903   bool ReplacingAnyExtend = false;
 904   if (X.getOpcode() == ISD::ANY_EXTEND) {
 905     unsigned ExtendBits =
 906       X.getValueSizeInBits() - X.getOperand(0).getValueSizeInBits();
 907     // Assume that we'll replace the any-extend with a zero-extend, and
 908     // narrow the search to the extended value.
 909     X = X.getOperand(0);
 910     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 911     ReplacingAnyExtend = true;
 912   }
 913   APInt MaskedHighBits = APInt::getHighBitsSet(X.getValueSizeInBits(),
 914                                                MaskLZ);
 915   APInt KnownZero, KnownOne;
 916   DAG.ComputeMaskedBits(X, KnownZero, KnownOne);
 917   if (MaskedHighBits != KnownZero) return true;
 918
 919   // We've identified a pattern that can be transformed into a single shift
 920   // and an addressing mode. Make it so.
 921   EVT VT = N.getValueType();
 922   if (ReplacingAnyExtend) {
 923     assert(X.getValueType() != VT);
 924     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 925     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, X.getDebugLoc(), VT, X);
 926     InsertDAGNode(DAG, N, NewX);
 927     X = NewX;
 928   }
 929   DebugLoc DL = N.getDebugLoc();
 930   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 931   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 932   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 933   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 934
 935   // Insert the new nodes into the topological ordering. We must do this in
 936   // a valid topological ordering as nothing is going to go back and re-sort
 937   // these nodes. We continually insert before 'N' in sequence as this is
 938   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 939   // hierarchy left to express.
 940   InsertDAGNode(DAG, N, NewSRLAmt);
 941   InsertDAGNode(DAG, N, NewSRL);
 942   InsertDAGNode(DAG, N, NewSHLAmt);
 943   InsertDAGNode(DAG, N, NewSHL);
 944   DAG.ReplaceAllUsesWith(N, NewSHL);
 945
 946   AM.Scale = 1 << AMShiftAmt;
 947   AM.IndexReg = NewSRL;
 948   return false;
 949 }
 950
 951 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 952                                               unsigned Depth) {
 953   DebugLoc dl = N.getDebugLoc();
 954   DEBUG({
 955       dbgs() << "MatchAddress: ";
 956       AM.dump();
 957     });
 958   // Limit recursion.
 959   if (Depth > 5)
 960     return MatchAddressBase(N, AM);
 961
 962   // If this is already a %rip relative address, we can only merge immediates
 963   // into it.  Instead of handling this in every case, we handle it here.
 964   // RIP relative addressing: %rip + 32-bit displacement!
 965   if (AM.isRIPRelative()) {
 966     // FIXME: JumpTable and ExternalSymbol address currently don't like
 967     // displacements.  It isn't very important, but this should be fixed for
 968     // consistency.
 969     if (!AM.ES && AM.JT != -1) return true;
 970
 971     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 972       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 973         return false;
 974     return true;
 975   }
 976
 977   switch (N.getOpcode()) {
 978   default: break;
 979   case ISD::Constant: {
 980     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 981     if (!FoldOffsetIntoAddress(Val, AM))
 982       return false;
 983     break;
 984   }
 985
 986   case X86ISD::Wrapper:
 987   case X86ISD::WrapperRIP:
 988     if (!MatchWrapper(N, AM))
 989       return false;
 990     break;
 991
 992   case ISD::LOAD:
 993     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
 994       return false;
 995     break;
 996
 997   case ISD::FrameIndex:
 998     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 999         AM.Base_Reg.getNode() == 0 &&
1000         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1001       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1002       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1003       return false;
1004     }
1005     break;
1006
1007   case ISD::SHL:
1008     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
1009       break;
1010
1011     if (ConstantSDNode
1012           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1013       unsigned Val = CN->getZExtValue();
1014       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1015       // that the base operand remains free for further matching. If
1016       // the base doesn't end up getting used, a post-processing step
1017       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1018       if (Val == 1 || Val == 2 || Val == 3) {
1019         AM.Scale = 1 << Val;
1020         SDValue ShVal = N.getNode()->getOperand(0);
1021
1022         // Okay, we know that we have a scale by now.  However, if the scaled
1023         // value is an add of something and a constant, we can fold the
1024         // constant into the disp field here.
1025         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1026           AM.IndexReg = ShVal.getNode()->getOperand(0);
1027           ConstantSDNode *AddVal =
1028             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1029           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1030           if (!FoldOffsetIntoAddress(Disp, AM))
1031             return false;
1032         }
1033
1034         AM.IndexReg = ShVal;
1035         return false;
1036       }
1037     break;
1038     }
1039
1040   case ISD::SRL: {
1041     // Scale must not be used already.
1042     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1043
1044     SDValue And = N.getOperand(0);
1045     if (And.getOpcode() != ISD::AND) break;
1046     SDValue X = And.getOperand(0);
1047
1048     // We only handle up to 64-bit values here as those are what matter for
1049     // addressing mode optimizations.
1050     if (X.getValueSizeInBits() > 64) break;
1051
1052     // The mask used for the transform is expected to be post-shift, but we
1053     // found the shift first so just apply the shift to the mask before passing
1054     // it down.
1055     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1056         !isa<ConstantSDNode>(And.getOperand(1)))
1057       break;
1058     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1059
1060     // Try to fold the mask and shift into the scale, and return false if we
1061     // succeed.
1062     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1063       return false;
1064     break;
1065   }
1066
1067   case ISD::SMUL_LOHI:
1068   case ISD::UMUL_LOHI:
1069     // A mul_lohi where we need the low part can be folded as a plain multiply.
1070     if (N.getResNo() != 0) break;
1071     // FALL THROUGH
1072   case ISD::MUL:
1073   case X86ISD::MUL_IMM:
1074     // X*[3,5,9] -> X+X*[2,4,8]
1075     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1076         AM.Base_Reg.getNode() == 0 &&
1077         AM.IndexReg.getNode() == 0) {
1078       if (ConstantSDNode
1079             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1080         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1081             CN->getZExtValue() == 9) {
1082           AM.Scale = unsigned(CN->getZExtValue())-1;
1083
1084           SDValue MulVal = N.getNode()->getOperand(0);
1085           SDValue Reg;
1086
1087           // Okay, we know that we have a scale by now.  However, if the scaled
1088           // value is an add of something and a constant, we can fold the
1089           // constant into the disp field here.
1090           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1091               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1092             Reg = MulVal.getNode()->getOperand(0);
1093             ConstantSDNode *AddVal =
1094               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1095             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1096             if (FoldOffsetIntoAddress(Disp, AM))
1097               Reg = N.getNode()->getOperand(0);
1098           } else {
1099             Reg = N.getNode()->getOperand(0);
1100           }
1101
1102           AM.IndexReg = AM.Base_Reg = Reg;
1103           return false;
1104         }
1105     }
1106     break;
1107
1108   case ISD::SUB: {
1109     // Given A-B, if A can be completely folded into the address and
1110     // the index field with the index field unused, use -B as the index.
1111     // This is a win if a has multiple parts that can be folded into
1112     // the address. Also, this saves a mov if the base register has
1113     // other uses, since it avoids a two-address sub instruction, however
1114     // it costs an additional mov if the index register has other uses.
1115
1116     // Add an artificial use to this node so that we can keep track of
1117     // it if it gets CSE'd with a different node.
1118     HandleSDNode Handle(N);
1119
1120     // Test if the LHS of the sub can be folded.
1121     X86ISelAddressMode Backup = AM;
1122     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1123       AM = Backup;
1124       break;
1125     }
1126     // Test if the index field is free for use.
1127     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1128       AM = Backup;
1129       break;
1130     }
1131
1132     int Cost = 0;
1133     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1134     // If the RHS involves a register with multiple uses, this
1135     // transformation incurs an extra mov, due to the neg instruction
1136     // clobbering its operand.
1137     if (!RHS.getNode()->hasOneUse() ||
1138         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1139         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1140         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1141         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1142          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1143       ++Cost;
1144     // If the base is a register with multiple uses, this
1145     // transformation may save a mov.
1146     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1147          AM.Base_Reg.getNode() &&
1148          !AM.Base_Reg.getNode()->hasOneUse()) ||
1149         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1150       --Cost;
1151     // If the folded LHS was interesting, this transformation saves
1152     // address arithmetic.
1153     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1154         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1155         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1156       --Cost;
1157     // If it doesn't look like it may be an overall win, don't do it.
1158     if (Cost >= 0) {
1159       AM = Backup;
1160       break;
1161     }
1162
1163     // Ok, the transformation is legal and appears profitable. Go for it.
1164     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1165     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1166     AM.IndexReg = Neg;
1167     AM.Scale = 1;
1168
1169     // Insert the new nodes into the topological ordering.
1170     InsertDAGNode(*CurDAG, N, Zero);
1171     InsertDAGNode(*CurDAG, N, Neg);
1172     return false;
1173   }
1174
1175   case ISD::ADD: {
1176     // Add an artificial use to this node so that we can keep track of
1177     // it if it gets CSE'd with a different node.
1178     HandleSDNode Handle(N);
1179
1180     X86ISelAddressMode Backup = AM;
1181     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1182         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1183       return false;
1184     AM = Backup;
1185
1186     // Try again after commuting the operands.
1187     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1188         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1189       return false;
1190     AM = Backup;
1191
1192     // If we couldn't fold both operands into the address at the same time,
1193     // see if we can just put each operand into a register and fold at least
1194     // the add.
1195     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1196         !AM.Base_Reg.getNode() &&
1197         !AM.IndexReg.getNode()) {
1198       N = Handle.getValue();
1199       AM.Base_Reg = N.getOperand(0);
1200       AM.IndexReg = N.getOperand(1);
1201       AM.Scale = 1;
1202       return false;
1203     }
1204     N = Handle.getValue();
1205     break;
1206   }
1207
1208   case ISD::OR:
1209     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1210     if (CurDAG->isBaseWithConstantOffset(N)) {
1211       X86ISelAddressMode Backup = AM;
1212       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1213
1214       // Start with the LHS as an addr mode.
1215       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1216           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1217         return false;
1218       AM = Backup;
1219     }
1220     break;
1221
1222   case ISD::AND: {
1223     // Perform some heroic transforms on an and of a constant-count shift
1224     // with a constant to enable use of the scaled offset field.
1225
1226     // Scale must not be used already.
1227     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1228
1229     SDValue Shift = N.getOperand(0);
1230     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1231     SDValue X = Shift.getOperand(0);
1232
1233     // We only handle up to 64-bit values here as those are what matter for
1234     // addressing mode optimizations.
1235     if (X.getValueSizeInBits() > 64) break;
1236
1237     if (!isa<ConstantSDNode>(N.getOperand(1)))
1238       break;
1239     uint64_t Mask = N.getConstantOperandVal(1);
1240
1241     // Try to fold the mask and shift into an extract and scale.
1242     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1243       return false;
1244
1245     // Try to fold the mask and shift directly into the scale.
1246     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1247       return false;
1248
1249     // Try to swap the mask and shift to place shifts which can be done as
1250     // a scale on the outside of the mask.
1251     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1252       return false;
1253     break;
1254   }
1255   }
1256
1257   return MatchAddressBase(N, AM);
1258 }
1259
1260 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1261 /// specified addressing mode without any further recursion.
1262 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1263   // Is the base register already occupied?
1264   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1265     // If so, check to see if the scale index register is set.
1266     if (AM.IndexReg.getNode() == 0) {
1267       AM.IndexReg = N;
1268       AM.Scale = 1;
1269       return false;
1270     }
1271
1272     // Otherwise, we cannot select it.
1273     return true;
1274   }
1275
1276   // Default, generate it as a register.
1277   AM.BaseType = X86ISelAddressMode::RegBase;
1278   AM.Base_Reg = N;
1279   return false;
1280 }
1281
1282 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1283 /// It returns the operands which make up the maximal addressing mode it can
1284 /// match by reference.
1285 ///
1286 /// Parent is the parent node of the addr operand that is being matched.  It
1287 /// is always a load, store, atomic node, or null.  It is only null when
1288 /// checking memory operands for inline asm nodes.
1289 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1290                                  SDValue &Scale, SDValue &Index,
1291                                  SDValue &Disp, SDValue &Segment) {
1292   X86ISelAddressMode AM;
1293
1294   if (Parent &&
1295       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1296       // that are not a MemSDNode, and thus don't have proper addrspace info.
1297       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1298       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1299       Parent->getOpcode() != X86ISD::TLSCALL) { // Fixme
1300     unsigned AddrSpace =
1301       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1302     // AddrSpace 256 -> GS, 257 -> FS.
1303     if (AddrSpace == 256)
1304       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1305     if (AddrSpace == 257)
1306       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1307   }
1308
1309   if (MatchAddress(N, AM))
1310     return false;
1311
1312   EVT VT = N.getValueType();
1313   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1314     if (!AM.Base_Reg.getNode())
1315       AM.Base_Reg = CurDAG->getRegister(0, VT);
1316   }
1317
1318   if (!AM.IndexReg.getNode())
1319     AM.IndexReg = CurDAG->getRegister(0, VT);
1320
1321   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1322   return true;
1323 }
1324
1325 /// SelectSingleRegAddr - Like SelectAddr, but reject any address that would
1326 /// require more than one allocatable register.
1327 ///
1328 /// This is used for a TCRETURNmi64 instruction when used to tail call a
1329 /// variadic function with 6 arguments: Only %r11 is available from GR64_TC.
1330 /// The other scratch register, %rax, is needed to pass in the number of vector
1331 /// registers used in the variadic arguments.
1332 ///
1333 bool X86DAGToDAGISel::SelectSingleRegAddr(SDNode *Parent, SDValue N,
1334                                           SDValue &Base,
1335                                           SDValue &Scale, SDValue &Index,
1336                                           SDValue &Disp, SDValue &Segment) {
1337   if (!SelectAddr(Parent, N, Base, Scale, Index, Disp, Segment))
1338     return false;
1339   // Anything %RIP relative is fine.
1340   if (RegisterSDNode *Reg = dyn_cast<RegisterSDNode>(Base))
1341     if (Reg->getReg() == X86::RIP)
1342       return true;
1343   // Check that the index register is 0.
1344   if (RegisterSDNode *Reg = dyn_cast<RegisterSDNode>(Index))
1345     if (Reg->getReg() == 0)
1346       return true;
1347   return false;
1348 }
1349
1350 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1351 /// match a load whose top elements are either undef or zeros.  The load flavor
1352 /// is derived from the type of N, which is either v4f32 or v2f64.
1353 ///
1354 /// We also return:
1355 ///   PatternChainNode: this is the matched node that has a chain input and
1356 ///   output.
1357 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1358                                           SDValue N, SDValue &Base,
1359                                           SDValue &Scale, SDValue &Index,
1360                                           SDValue &Disp, SDValue &Segment,
1361                                           SDValue &PatternNodeWithChain) {
1362   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1363     PatternNodeWithChain = N.getOperand(0);
1364     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1365         PatternNodeWithChain.hasOneUse() &&
1366         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1367         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1368       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1369       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1370         return false;
1371       return true;
1372     }
1373   }
1374
1375   // Also handle the case where we explicitly require zeros in the top
1376   // elements.  This is a vector shuffle from the zero vector.
1377   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1378       // Check to see if the top elements are all zeros (or bitcast of zeros).
1379       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1380       N.getOperand(0).getNode()->hasOneUse() &&
1381       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1382       N.getOperand(0).getOperand(0).hasOneUse() &&
1383       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1384       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1385     // Okay, this is a zero extending load.  Fold it.
1386     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1387     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1388       return false;
1389     PatternNodeWithChain = SDValue(LD, 0);
1390     return true;
1391   }
1392   return false;
1393 }
1394
1395
1396 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1397 /// mode it matches can be cost effectively emitted as an LEA instruction.
1398 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1399                                     SDValue &Base, SDValue &Scale,
1400                                     SDValue &Index, SDValue &Disp,
1401                                     SDValue &Segment) {
1402   X86ISelAddressMode AM;
1403
1404   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1405   // segments.
1406   SDValue Copy = AM.Segment;
1407   SDValue T = CurDAG->getRegister(0, MVT::i32);
1408   AM.Segment = T;
1409   if (MatchAddress(N, AM))
1410     return false;
1411   assert (T == AM.Segment);
1412   AM.Segment = Copy;
1413
1414   EVT VT = N.getValueType();
1415   unsigned Complexity = 0;
1416   if (AM.BaseType == X86ISelAddressMode::RegBase)
1417     if (AM.Base_Reg.getNode())
1418       Complexity = 1;
1419     else
1420       AM.Base_Reg = CurDAG->getRegister(0, VT);
1421   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1422     Complexity = 4;
1423
1424   if (AM.IndexReg.getNode())
1425     Complexity++;
1426   else
1427     AM.IndexReg = CurDAG->getRegister(0, VT);
1428
1429   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1430   // a simple shift.
1431   if (AM.Scale > 1)
1432     Complexity++;
1433
1434   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1435   // to a LEA. This is determined with some expermentation but is by no means
1436   // optimal (especially for code size consideration). LEA is nice because of
1437   // its three-address nature. Tweak the cost function again when we can run
1438   // convertToThreeAddress() at register allocation time.
1439   if (AM.hasSymbolicDisplacement()) {
1440     // For X86-64, we should always use lea to materialize RIP relative
1441     // addresses.
1442     if (Subtarget->is64Bit())
1443       Complexity = 4;
1444     else
1445       Complexity += 2;
1446   }
1447
1448   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1449     Complexity++;
1450
1451   // If it isn't worth using an LEA, reject it.
1452   if (Complexity <= 2)
1453     return false;
1454
1455   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1456   return true;
1457 }
1458
1459 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1460 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1461                                         SDValue &Scale, SDValue &Index,
1462                                         SDValue &Disp, SDValue &Segment) {
1463   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1464   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1465
1466   X86ISelAddressMode AM;
1467   AM.GV = GA->getGlobal();
1468   AM.Disp += GA->getOffset();
1469   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1470   AM.SymbolFlags = GA->getTargetFlags();
1471
1472   if (N.getValueType() == MVT::i32) {
1473     AM.Scale = 1;
1474     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1475   } else {
1476     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1477   }
1478
1479   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1480   return true;
1481 }
1482
1483
1484 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1485                                   SDValue &Base, SDValue &Scale,
1486                                   SDValue &Index, SDValue &Disp,
1487                                   SDValue &Segment) {
1488   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1489       !IsProfitableToFold(N, P, P) ||
1490       !IsLegalToFold(N, P, P, OptLevel))
1491     return false;
1492
1493   return SelectAddr(N.getNode(),
1494                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1495 }
1496
1497 /// getGlobalBaseReg - Return an SDNode that returns the value of
1498 /// the global base register. Output instructions required to
1499 /// initialize the global base register, if necessary.
1500 ///
1501 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1502   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1503   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1504 }
1505
1506 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1507   SDValue Chain = Node->getOperand(0);
1508   SDValue In1 = Node->getOperand(1);
1509   SDValue In2L = Node->getOperand(2);
1510   SDValue In2H = Node->getOperand(3);
1511   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1512   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1513     return NULL;
1514   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1515   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1516   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1517   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1518                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1519                                            array_lengthof(Ops));
1520   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1521   return ResNode;
1522 }
1523
1524 // FIXME: Figure out some way to unify this with the 'or' and other code
1525 // below.
1526 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1527   if (Node->hasAnyUseOfValue(0))
1528     return 0;
1529
1530   // Optimize common patterns for __sync_add_and_fetch and
1531   // __sync_sub_and_fetch where the result is not used. This allows us
1532   // to use "lock" version of add, sub, inc, dec instructions.
1533   // FIXME: Do not use special instructions but instead add the "lock"
1534   // prefix to the target node somehow. The extra information will then be
1535   // transferred to machine instruction and it denotes the prefix.
1536   SDValue Chain = Node->getOperand(0);
1537   SDValue Ptr = Node->getOperand(1);
1538   SDValue Val = Node->getOperand(2);
1539   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1540   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1541     return 0;
1542
1543   bool isInc = false, isDec = false, isSub = false, isCN = false;
1544   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1545   if (CN && CN->getSExtValue() == (int32_t)CN->getSExtValue()) {
1546     isCN = true;
1547     int64_t CNVal = CN->getSExtValue();
1548     if (CNVal == 1)
1549       isInc = true;
1550     else if (CNVal == -1)
1551       isDec = true;
1552     else if (CNVal >= 0)
1553       Val = CurDAG->getTargetConstant(CNVal, NVT);
1554     else {
1555       isSub = true;
1556       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1557     }
1558   } else if (Val.hasOneUse() &&
1559              Val.getOpcode() == ISD::SUB &&
1560              X86::isZeroNode(Val.getOperand(0))) {
1561     isSub = true;
1562     Val = Val.getOperand(1);
1563   }
1564
1565   DebugLoc dl = Node->getDebugLoc();
1566   unsigned Opc = 0;
1567   switch (NVT.getSimpleVT().SimpleTy) {
1568   default: return 0;
1569   case MVT::i8:
1570     if (isInc)
1571       Opc = X86::LOCK_INC8m;
1572     else if (isDec)
1573       Opc = X86::LOCK_DEC8m;
1574     else if (isSub) {
1575       if (isCN)
1576         Opc = X86::LOCK_SUB8mi;
1577       else
1578         Opc = X86::LOCK_SUB8mr;
1579     } else {
1580       if (isCN)
1581         Opc = X86::LOCK_ADD8mi;
1582       else
1583         Opc = X86::LOCK_ADD8mr;
1584     }
1585     break;
1586   case MVT::i16:
1587     if (isInc)
1588       Opc = X86::LOCK_INC16m;
1589     else if (isDec)
1590       Opc = X86::LOCK_DEC16m;
1591     else if (isSub) {
1592       if (isCN) {
1593         if (immSext8(Val.getNode()))
1594           Opc = X86::LOCK_SUB16mi8;
1595         else
1596           Opc = X86::LOCK_SUB16mi;
1597       } else
1598         Opc = X86::LOCK_SUB16mr;
1599     } else {
1600       if (isCN) {
1601         if (immSext8(Val.getNode()))
1602           Opc = X86::LOCK_ADD16mi8;
1603         else
1604           Opc = X86::LOCK_ADD16mi;
1605       } else
1606         Opc = X86::LOCK_ADD16mr;
1607     }
1608     break;
1609   case MVT::i32:
1610     if (isInc)
1611       Opc = X86::LOCK_INC32m;
1612     else if (isDec)
1613       Opc = X86::LOCK_DEC32m;
1614     else if (isSub) {
1615       if (isCN) {
1616         if (immSext8(Val.getNode()))
1617           Opc = X86::LOCK_SUB32mi8;
1618         else
1619           Opc = X86::LOCK_SUB32mi;
1620       } else
1621         Opc = X86::LOCK_SUB32mr;
1622     } else {
1623       if (isCN) {
1624         if (immSext8(Val.getNode()))
1625           Opc = X86::LOCK_ADD32mi8;
1626         else
1627           Opc = X86::LOCK_ADD32mi;
1628       } else
1629         Opc = X86::LOCK_ADD32mr;
1630     }
1631     break;
1632   case MVT::i64:
1633     if (isInc)
1634       Opc = X86::LOCK_INC64m;
1635     else if (isDec)
1636       Opc = X86::LOCK_DEC64m;
1637     else if (isSub) {
1638       Opc = X86::LOCK_SUB64mr;
1639       if (isCN) {
1640         if (immSext8(Val.getNode()))
1641           Opc = X86::LOCK_SUB64mi8;
1642         else if (i64immSExt32(Val.getNode()))
1643           Opc = X86::LOCK_SUB64mi32;
1644       }
1645     } else {
1646       Opc = X86::LOCK_ADD64mr;
1647       if (isCN) {
1648         if (immSext8(Val.getNode()))
1649           Opc = X86::LOCK_ADD64mi8;
1650         else if (i64immSExt32(Val.getNode()))
1651           Opc = X86::LOCK_ADD64mi32;
1652       }
1653     }
1654     break;
1655   }
1656
1657   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1658                                                  dl, NVT), 0);
1659   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1660   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1661   if (isInc || isDec) {
1662     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1663     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1664     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1665     SDValue RetVals[] = { Undef, Ret };
1666     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1667   } else {
1668     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1669     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1670     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1671     SDValue RetVals[] = { Undef, Ret };
1672     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1673   }
1674 }
1675
1676 enum AtomicOpc {
1677   OR,
1678   AND,
1679   XOR,
1680   AtomicOpcEnd
1681 };
1682
1683 enum AtomicSz {
1684   ConstantI8,
1685   I8,
1686   SextConstantI16,
1687   ConstantI16,
1688   I16,
1689   SextConstantI32,
1690   ConstantI32,
1691   I32,
1692   SextConstantI64,
1693   ConstantI64,
1694   I64,
1695   AtomicSzEnd
1696 };
1697
1698 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1699   {
1700     X86::LOCK_OR8mi,
1701     X86::LOCK_OR8mr,
1702     X86::LOCK_OR16mi8,
1703     X86::LOCK_OR16mi,
1704     X86::LOCK_OR16mr,
1705     X86::LOCK_OR32mi8,
1706     X86::LOCK_OR32mi,
1707     X86::LOCK_OR32mr,
1708     X86::LOCK_OR64mi8,
1709     X86::LOCK_OR64mi32,
1710     X86::LOCK_OR64mr
1711   },
1712   {
1713     X86::LOCK_AND8mi,
1714     X86::LOCK_AND8mr,
1715     X86::LOCK_AND16mi8,
1716     X86::LOCK_AND16mi,
1717     X86::LOCK_AND16mr,
1718     X86::LOCK_AND32mi8,
1719     X86::LOCK_AND32mi,
1720     X86::LOCK_AND32mr,
1721     X86::LOCK_AND64mi8,
1722     X86::LOCK_AND64mi32,
1723     X86::LOCK_AND64mr
1724   },
1725   {
1726     X86::LOCK_XOR8mi,
1727     X86::LOCK_XOR8mr,
1728     X86::LOCK_XOR16mi8,
1729     X86::LOCK_XOR16mi,
1730     X86::LOCK_XOR16mr,
1731     X86::LOCK_XOR32mi8,
1732     X86::LOCK_XOR32mi,
1733     X86::LOCK_XOR32mr,
1734     X86::LOCK_XOR64mi8,
1735     X86::LOCK_XOR64mi32,
1736     X86::LOCK_XOR64mr
1737   }
1738 };
1739
1740 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, EVT NVT) {
1741   if (Node->hasAnyUseOfValue(0))
1742     return 0;
1743
1744   // Optimize common patterns for __sync_or_and_fetch and similar arith
1745   // operations where the result is not used. This allows us to use the "lock"
1746   // version of the arithmetic instruction.
1747   // FIXME: Same as for 'add' and 'sub', try to merge those down here.
1748   SDValue Chain = Node->getOperand(0);
1749   SDValue Ptr = Node->getOperand(1);
1750   SDValue Val = Node->getOperand(2);
1751   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1752   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1753     return 0;
1754
1755   // Which index into the table.
1756   enum AtomicOpc Op;
1757   switch (Node->getOpcode()) {
1758     case ISD::ATOMIC_LOAD_OR:
1759       Op = OR;
1760       break;
1761     case ISD::ATOMIC_LOAD_AND:
1762       Op = AND;
1763       break;
1764     case ISD::ATOMIC_LOAD_XOR:
1765       Op = XOR;
1766       break;
1767     default:
1768       return 0;
1769   }
1770
1771   bool isCN = false;
1772   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1773   if (CN && (int32_t)CN->getSExtValue() == CN->getSExtValue()) {
1774     isCN = true;
1775     Val = CurDAG->getTargetConstant(CN->getSExtValue(), NVT);
1776   }
1777
1778   unsigned Opc = 0;
1779   switch (NVT.getSimpleVT().SimpleTy) {
1780     default: return 0;
1781     case MVT::i8:
1782       if (isCN)
1783         Opc = AtomicOpcTbl[Op][ConstantI8];
1784       else
1785         Opc = AtomicOpcTbl[Op][I8];
1786       break;
1787     case MVT::i16:
1788       if (isCN) {
1789         if (immSext8(Val.getNode()))
1790           Opc = AtomicOpcTbl[Op][SextConstantI16];
1791         else
1792           Opc = AtomicOpcTbl[Op][ConstantI16];
1793       } else
1794         Opc = AtomicOpcTbl[Op][I16];
1795       break;
1796     case MVT::i32:
1797       if (isCN) {
1798         if (immSext8(Val.getNode()))
1799           Opc = AtomicOpcTbl[Op][SextConstantI32];
1800         else
1801           Opc = AtomicOpcTbl[Op][ConstantI32];
1802       } else
1803         Opc = AtomicOpcTbl[Op][I32];
1804       break;
1805     case MVT::i64:
1806       Opc = AtomicOpcTbl[Op][I64];
1807       if (isCN) {
1808         if (immSext8(Val.getNode()))
1809           Opc = AtomicOpcTbl[Op][SextConstantI64];
1810         else if (i64immSExt32(Val.getNode()))
1811           Opc = AtomicOpcTbl[Op][ConstantI64];
1812       }
1813       break;
1814   }
1815
1816   assert(Opc != 0 && "Invalid arith lock transform!");
1817
1818   DebugLoc dl = Node->getDebugLoc();
1819   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1820                                                  dl, NVT), 0);
1821   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1822   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1823   SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1824   SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1825   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1826   SDValue RetVals[] = { Undef, Ret };
1827   return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1828 }
1829
1830 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1831 /// any uses which require the SF or OF bits to be accurate.
1832 static bool HasNoSignedComparisonUses(SDNode *N) {
1833   // Examine each user of the node.
1834   for (SDNode::use_iterator UI = N->use_begin(),
1835          UE = N->use_end(); UI != UE; ++UI) {
1836     // Only examine CopyToReg uses.
1837     if (UI->getOpcode() != ISD::CopyToReg)
1838       return false;
1839     // Only examine CopyToReg uses that copy to EFLAGS.
1840     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1841           X86::EFLAGS)
1842       return false;
1843     // Examine each user of the CopyToReg use.
1844     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1845            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1846       // Only examine the Flag result.
1847       if (FlagUI.getUse().getResNo() != 1) continue;
1848       // Anything unusual: assume conservatively.
1849       if (!FlagUI->isMachineOpcode()) return false;
1850       // Examine the opcode of the user.
1851       switch (FlagUI->getMachineOpcode()) {
1852       // These comparisons don't treat the most significant bit specially.
1853       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1854       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1855       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1856       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1857       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1858       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1859       case X86::CMOVA16rr: case X86::CMOVA16rm:
1860       case X86::CMOVA32rr: case X86::CMOVA32rm:
1861       case X86::CMOVA64rr: case X86::CMOVA64rm:
1862       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1863       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1864       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1865       case X86::CMOVB16rr: case X86::CMOVB16rm:
1866       case X86::CMOVB32rr: case X86::CMOVB32rm:
1867       case X86::CMOVB64rr: case X86::CMOVB64rm:
1868       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1869       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1870       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1871       case X86::CMOVE16rr: case X86::CMOVE16rm:
1872       case X86::CMOVE32rr: case X86::CMOVE32rm:
1873       case X86::CMOVE64rr: case X86::CMOVE64rm:
1874       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1875       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1876       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1877       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1878       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1879       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1880       case X86::CMOVP16rr: case X86::CMOVP16rm:
1881       case X86::CMOVP32rr: case X86::CMOVP32rm:
1882       case X86::CMOVP64rr: case X86::CMOVP64rm:
1883         continue;
1884       // Anything else: assume conservatively.
1885       default: return false;
1886       }
1887     }
1888   }
1889   return true;
1890 }
1891
1892 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1893 /// is suitable for doing the {load; increment or decrement; store} to modify
1894 /// transformation.
1895 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1896                                 SDValue StoredVal, SelectionDAG *CurDAG,
1897                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1898
1899   // is the value stored the result of a DEC or INC?
1900   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1901
1902   // is the stored value result 0 of the load?
1903   if (StoredVal.getResNo() != 0) return false;
1904
1905   // are there other uses of the loaded value than the inc or dec?
1906   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1907
1908   // is the store non-extending and non-indexed?
1909   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1910     return false;
1911
1912   SDValue Load = StoredVal->getOperand(0);
1913   // Is the stored value a non-extending and non-indexed load?
1914   if (!ISD::isNormalLoad(Load.getNode())) return false;
1915
1916   // Return LoadNode by reference.
1917   LoadNode = cast<LoadSDNode>(Load);
1918   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
1919   EVT LdVT = LoadNode->getMemoryVT();
1920   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
1921       LdVT != MVT::i8)
1922     return false;
1923
1924   // Is store the only read of the loaded value?
1925   if (!Load.hasOneUse())
1926     return false;
1927
1928   // Is the address of the store the same as the load?
1929   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
1930       LoadNode->getOffset() != StoreNode->getOffset())
1931     return false;
1932
1933   // Check if the chain is produced by the load or is a TokenFactor with
1934   // the load output chain as an operand. Return InputChain by reference.
1935   SDValue Chain = StoreNode->getChain();
1936
1937   bool ChainCheck = false;
1938   if (Chain == Load.getValue(1)) {
1939     ChainCheck = true;
1940     InputChain = LoadNode->getChain();
1941   } else if (Chain.getOpcode() == ISD::TokenFactor) {
1942     SmallVector<SDValue, 4> ChainOps;
1943     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
1944       SDValue Op = Chain.getOperand(i);
1945       if (Op == Load.getValue(1)) {
1946         ChainCheck = true;
1947         continue;
1948       }
1949
1950       // Make sure using Op as part of the chain would not cause a cycle here.
1951       // In theory, we could check whether the chain node is a predecessor of
1952       // the load. But that can be very expensive. Instead visit the uses and
1953       // make sure they all have smaller node id than the load.
1954       int LoadId = LoadNode->getNodeId();
1955       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
1956              UE = UI->use_end(); UI != UE; ++UI) {
1957         if (UI.getUse().getResNo() != 0)
1958           continue;
1959         if (UI->getNodeId() > LoadId)
1960           return false;
1961       }
1962
1963       ChainOps.push_back(Op);
1964     }
1965
1966     if (ChainCheck)
1967       // Make a new TokenFactor with all the other input chains except
1968       // for the load.
1969       InputChain = CurDAG->getNode(ISD::TokenFactor, Chain.getDebugLoc(),
1970                                    MVT::Other, &ChainOps[0], ChainOps.size());
1971   }
1972   if (!ChainCheck)
1973     return false;
1974
1975   return true;
1976 }
1977
1978 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
1979 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
1980 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
1981   if (Opc == X86ISD::DEC) {
1982     if (LdVT == MVT::i64) return X86::DEC64m;
1983     if (LdVT == MVT::i32) return X86::DEC32m;
1984     if (LdVT == MVT::i16) return X86::DEC16m;
1985     if (LdVT == MVT::i8)  return X86::DEC8m;
1986   } else {
1987     assert(Opc == X86ISD::INC && "unrecognized opcode");
1988     if (LdVT == MVT::i64) return X86::INC64m;
1989     if (LdVT == MVT::i32) return X86::INC32m;
1990     if (LdVT == MVT::i16) return X86::INC16m;
1991     if (LdVT == MVT::i8)  return X86::INC8m;
1992   }
1993   llvm_unreachable("unrecognized size for LdVT");
1994 }
1995
1996 /// SelectGather - Customized ISel for GATHER operations.
1997 ///
1998 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
1999   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2000   SDValue Chain = Node->getOperand(0);
2001   SDValue VSrc = Node->getOperand(2);
2002   SDValue Base = Node->getOperand(3);
2003   SDValue VIdx = Node->getOperand(4);
2004   SDValue VMask = Node->getOperand(5);
2005   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2006   if (!Scale)
2007     return 0;
2008
2009   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2010                                    MVT::Other);
2011
2012   // Memory Operands: Base, Scale, Index, Disp, Segment
2013   SDValue Disp = CurDAG->getTargetConstant(0, MVT::i32);
2014   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2015   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue()), VIdx,
2016                           Disp, Segment, VMask, Chain};
2017   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
2018                                            VTs, Ops, array_lengthof(Ops));
2019   // Node has 2 outputs: VDst and MVT::Other.
2020   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2021   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2022   // of ResNode.
2023   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2024   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2025   return ResNode;
2026 }
2027
2028 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2029   EVT NVT = Node->getValueType(0);
2030   unsigned Opc, MOpc;
2031   unsigned Opcode = Node->getOpcode();
2032   DebugLoc dl = Node->getDebugLoc();
2033
2034   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2035
2036   if (Node->isMachineOpcode()) {
2037     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2038     return NULL;   // Already selected.
2039   }
2040
2041   switch (Opcode) {
2042   default: break;
2043   case ISD::INTRINSIC_W_CHAIN: {
2044     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2045     switch (IntNo) {
2046     default: break;
2047     case Intrinsic::x86_avx2_gather_d_pd:
2048     case Intrinsic::x86_avx2_gather_d_pd_256:
2049     case Intrinsic::x86_avx2_gather_q_pd:
2050     case Intrinsic::x86_avx2_gather_q_pd_256:
2051     case Intrinsic::x86_avx2_gather_d_ps:
2052     case Intrinsic::x86_avx2_gather_d_ps_256:
2053     case Intrinsic::x86_avx2_gather_q_ps:
2054     case Intrinsic::x86_avx2_gather_q_ps_256:
2055     case Intrinsic::x86_avx2_gather_d_q:
2056     case Intrinsic::x86_avx2_gather_d_q_256:
2057     case Intrinsic::x86_avx2_gather_q_q:
2058     case Intrinsic::x86_avx2_gather_q_q_256:
2059     case Intrinsic::x86_avx2_gather_d_d:
2060     case Intrinsic::x86_avx2_gather_d_d_256:
2061     case Intrinsic::x86_avx2_gather_q_d:
2062     case Intrinsic::x86_avx2_gather_q_d_256: {
2063       unsigned Opc;
2064       switch (IntNo) {
2065       default: llvm_unreachable("Impossible intrinsic");
2066       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2067       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2068       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2069       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2070       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2071       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2072       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2073       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2074       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2075       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2076       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2077       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2078       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2079       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2080       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2081       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2082       }
2083       SDNode *RetVal = SelectGather(Node, Opc);
2084       if (RetVal)
2085         // We already called ReplaceUses inside SelectGather.
2086         return NULL;
2087       break;
2088     }
2089     }
2090     break;
2091   }
2092   case X86ISD::GlobalBaseReg:
2093     return getGlobalBaseReg();
2094
2095
2096   case X86ISD::ATOMOR64_DAG:
2097   case X86ISD::ATOMXOR64_DAG:
2098   case X86ISD::ATOMADD64_DAG:
2099   case X86ISD::ATOMSUB64_DAG:
2100   case X86ISD::ATOMNAND64_DAG:
2101   case X86ISD::ATOMAND64_DAG:
2102   case X86ISD::ATOMSWAP64_DAG: {
2103     unsigned Opc;
2104     switch (Opcode) {
2105     default: llvm_unreachable("Impossible opcode");
2106     case X86ISD::ATOMOR64_DAG:   Opc = X86::ATOMOR6432;   break;
2107     case X86ISD::ATOMXOR64_DAG:  Opc = X86::ATOMXOR6432;  break;
2108     case X86ISD::ATOMADD64_DAG:  Opc = X86::ATOMADD6432;  break;
2109     case X86ISD::ATOMSUB64_DAG:  Opc = X86::ATOMSUB6432;  break;
2110     case X86ISD::ATOMNAND64_DAG: Opc = X86::ATOMNAND6432; break;
2111     case X86ISD::ATOMAND64_DAG:  Opc = X86::ATOMAND6432;  break;
2112     case X86ISD::ATOMSWAP64_DAG: Opc = X86::ATOMSWAP6432; break;
2113     }
2114     SDNode *RetVal = SelectAtomic64(Node, Opc);
2115     if (RetVal)
2116       return RetVal;
2117     break;
2118   }
2119
2120   case ISD::ATOMIC_LOAD_ADD: {
2121     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
2122     if (RetVal)
2123       return RetVal;
2124     break;
2125   }
2126   case ISD::ATOMIC_LOAD_XOR:
2127   case ISD::ATOMIC_LOAD_AND:
2128   case ISD::ATOMIC_LOAD_OR: {
2129     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2130     if (RetVal)
2131       return RetVal;
2132     break;
2133   }
2134   case ISD::AND:
2135   case ISD::OR:
2136   case ISD::XOR: {
2137     // For operations of the form (x << C1) op C2, check if we can use a smaller
2138     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2139     SDValue N0 = Node->getOperand(0);
2140     SDValue N1 = Node->getOperand(1);
2141
2142     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2143       break;
2144
2145     // i8 is unshrinkable, i16 should be promoted to i32.
2146     if (NVT != MVT::i32 && NVT != MVT::i64)
2147       break;
2148
2149     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2150     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2151     if (!Cst || !ShlCst)
2152       break;
2153
2154     int64_t Val = Cst->getSExtValue();
2155     uint64_t ShlVal = ShlCst->getZExtValue();
2156
2157     // Make sure that we don't change the operation by removing bits.
2158     // This only matters for OR and XOR, AND is unaffected.
2159     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2160     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2161       break;
2162
2163     unsigned ShlOp, Op;
2164     EVT CstVT = NVT;
2165
2166     // Check the minimum bitwidth for the new constant.
2167     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2168     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2169     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2170     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2171       CstVT = MVT::i8;
2172     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2173       CstVT = MVT::i32;
2174
2175     // Bail if there is no smaller encoding.
2176     if (NVT == CstVT)
2177       break;
2178
2179     switch (NVT.getSimpleVT().SimpleTy) {
2180     default: llvm_unreachable("Unsupported VT!");
2181     case MVT::i32:
2182       assert(CstVT == MVT::i8);
2183       ShlOp = X86::SHL32ri;
2184
2185       switch (Opcode) {
2186       default: llvm_unreachable("Impossible opcode");
2187       case ISD::AND: Op = X86::AND32ri8; break;
2188       case ISD::OR:  Op =  X86::OR32ri8; break;
2189       case ISD::XOR: Op = X86::XOR32ri8; break;
2190       }
2191       break;
2192     case MVT::i64:
2193       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2194       ShlOp = X86::SHL64ri;
2195
2196       switch (Opcode) {
2197       default: llvm_unreachable("Impossible opcode");
2198       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2199       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2200       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2201       }
2202       break;
2203     }
2204
2205     // Emit the smaller op and the shift.
2206     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
2207     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2208     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2209                                 getI8Imm(ShlVal));
2210   }
2211   case X86ISD::UMUL: {
2212     SDValue N0 = Node->getOperand(0);
2213     SDValue N1 = Node->getOperand(1);
2214
2215     unsigned LoReg;
2216     switch (NVT.getSimpleVT().SimpleTy) {
2217     default: llvm_unreachable("Unsupported VT!");
2218     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2219     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2220     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2221     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2222     }
2223
2224     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2225                                           N0, SDValue()).getValue(1);
2226
2227     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2228     SDValue Ops[] = {N1, InFlag};
2229     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops, 2);
2230
2231     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2232     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2233     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2234     return NULL;
2235   }
2236
2237   case ISD::SMUL_LOHI:
2238   case ISD::UMUL_LOHI: {
2239     SDValue N0 = Node->getOperand(0);
2240     SDValue N1 = Node->getOperand(1);
2241
2242     bool isSigned = Opcode == ISD::SMUL_LOHI;
2243     if (!isSigned) {
2244       switch (NVT.getSimpleVT().SimpleTy) {
2245       default: llvm_unreachable("Unsupported VT!");
2246       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2247       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2248       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
2249       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
2250       }
2251     } else {
2252       switch (NVT.getSimpleVT().SimpleTy) {
2253       default: llvm_unreachable("Unsupported VT!");
2254       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2255       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2256       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2257       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2258       }
2259     }
2260
2261     unsigned LoReg, HiReg;
2262     switch (NVT.getSimpleVT().SimpleTy) {
2263     default: llvm_unreachable("Unsupported VT!");
2264     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
2265     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
2266     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
2267     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
2268     }
2269
2270     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2271     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2272     // Multiply is commmutative.
2273     if (!foldedLoad) {
2274       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2275       if (foldedLoad)
2276         std::swap(N0, N1);
2277     }
2278
2279     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2280                                           N0, SDValue()).getValue(1);
2281
2282     if (foldedLoad) {
2283       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2284                         InFlag };
2285       SDNode *CNode =
2286         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2287                                array_lengthof(Ops));
2288       InFlag = SDValue(CNode, 1);
2289
2290       // Update the chain.
2291       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2292     } else {
2293       SDNode *CNode = CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag);
2294       InFlag = SDValue(CNode, 0);
2295     }
2296
2297     // Prevent use of AH in a REX instruction by referencing AX instead.
2298     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2299         !SDValue(Node, 1).use_empty()) {
2300       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2301                                               X86::AX, MVT::i16, InFlag);
2302       InFlag = Result.getValue(2);
2303       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2304       // registers.
2305       if (!SDValue(Node, 0).use_empty())
2306         ReplaceUses(SDValue(Node, 1),
2307           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2308
2309       // Shift AX down 8 bits.
2310       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2311                                               Result,
2312                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2313       // Then truncate it down to i8.
2314       ReplaceUses(SDValue(Node, 1),
2315         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2316     }
2317     // Copy the low half of the result, if it is needed.
2318     if (!SDValue(Node, 0).use_empty()) {
2319       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2320                                               LoReg, NVT, InFlag);
2321       InFlag = Result.getValue(2);
2322       ReplaceUses(SDValue(Node, 0), Result);
2323       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2324     }
2325     // Copy the high half of the result, if it is needed.
2326     if (!SDValue(Node, 1).use_empty()) {
2327       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2328                                               HiReg, NVT, InFlag);
2329       InFlag = Result.getValue(2);
2330       ReplaceUses(SDValue(Node, 1), Result);
2331       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2332     }
2333
2334     return NULL;
2335   }
2336
2337   case ISD::SDIVREM:
2338   case ISD::UDIVREM: {
2339     SDValue N0 = Node->getOperand(0);
2340     SDValue N1 = Node->getOperand(1);
2341
2342     bool isSigned = Opcode == ISD::SDIVREM;
2343     if (!isSigned) {
2344       switch (NVT.getSimpleVT().SimpleTy) {
2345       default: llvm_unreachable("Unsupported VT!");
2346       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2347       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2348       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2349       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2350       }
2351     } else {
2352       switch (NVT.getSimpleVT().SimpleTy) {
2353       default: llvm_unreachable("Unsupported VT!");
2354       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2355       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2356       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2357       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2358       }
2359     }
2360
2361     unsigned LoReg, HiReg, ClrReg;
2362     unsigned ClrOpcode, SExtOpcode;
2363     switch (NVT.getSimpleVT().SimpleTy) {
2364     default: llvm_unreachable("Unsupported VT!");
2365     case MVT::i8:
2366       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2367       ClrOpcode  = 0;
2368       SExtOpcode = X86::CBW;
2369       break;
2370     case MVT::i16:
2371       LoReg = X86::AX;  HiReg = X86::DX;
2372       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
2373       SExtOpcode = X86::CWD;
2374       break;
2375     case MVT::i32:
2376       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2377       ClrOpcode  = X86::MOV32r0;
2378       SExtOpcode = X86::CDQ;
2379       break;
2380     case MVT::i64:
2381       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2382       ClrOpcode  = X86::MOV64r0;
2383       SExtOpcode = X86::CQO;
2384       break;
2385     }
2386
2387     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2388     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2389     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2390
2391     SDValue InFlag;
2392     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2393       // Special case for div8, just use a move with zero extension to AX to
2394       // clear the upper 8 bits (AH).
2395       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2396       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2397         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2398         Move =
2399           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2400                                          MVT::Other, Ops,
2401                                          array_lengthof(Ops)), 0);
2402         Chain = Move.getValue(1);
2403         ReplaceUses(N0.getValue(1), Chain);
2404       } else {
2405         Move =
2406           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2407         Chain = CurDAG->getEntryNode();
2408       }
2409       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2410       InFlag = Chain.getValue(1);
2411     } else {
2412       InFlag =
2413         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2414                              LoReg, N0, SDValue()).getValue(1);
2415       if (isSigned && !signBitIsZero) {
2416         // Sign extend the low part into the high part.
2417         InFlag =
2418           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2419       } else {
2420         // Zero out the high part, effectively zero extending the input.
2421         SDValue ClrNode =
2422           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
2423         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2424                                       ClrNode, InFlag).getValue(1);
2425       }
2426     }
2427
2428     if (foldedLoad) {
2429       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2430                         InFlag };
2431       SDNode *CNode =
2432         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2433                                array_lengthof(Ops));
2434       InFlag = SDValue(CNode, 1);
2435       // Update the chain.
2436       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2437     } else {
2438       InFlag =
2439         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2440     }
2441
2442     // Prevent use of AH in a REX instruction by referencing AX instead.
2443     // Shift it down 8 bits.
2444     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2445         !SDValue(Node, 1).use_empty()) {
2446       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2447                                               X86::AX, MVT::i16, InFlag);
2448       InFlag = Result.getValue(2);
2449
2450       // If we also need AL (the quotient), get it by extracting a subreg from
2451       // Result. The fast register allocator does not like multiple CopyFromReg
2452       // nodes using aliasing registers.
2453       if (!SDValue(Node, 0).use_empty())
2454         ReplaceUses(SDValue(Node, 0),
2455           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2456
2457       // Shift AX right by 8 bits instead of using AH.
2458       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2459                                          Result,
2460                                          CurDAG->getTargetConstant(8, MVT::i8)),
2461                        0);
2462       ReplaceUses(SDValue(Node, 1),
2463         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2464     }
2465     // Copy the division (low) result, if it is needed.
2466     if (!SDValue(Node, 0).use_empty()) {
2467       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2468                                                 LoReg, NVT, InFlag);
2469       InFlag = Result.getValue(2);
2470       ReplaceUses(SDValue(Node, 0), Result);
2471       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2472     }
2473     // Copy the remainder (high) result, if it is needed.
2474     if (!SDValue(Node, 1).use_empty()) {
2475       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2476                                               HiReg, NVT, InFlag);
2477       InFlag = Result.getValue(2);
2478       ReplaceUses(SDValue(Node, 1), Result);
2479       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2480     }
2481     return NULL;
2482   }
2483
2484   case X86ISD::CMP:
2485   case X86ISD::SUB: {
2486     // Sometimes a SUB is used to perform comparison.
2487     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2488       // This node is not a CMP.
2489       break;
2490     SDValue N0 = Node->getOperand(0);
2491     SDValue N1 = Node->getOperand(1);
2492
2493     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2494     // use a smaller encoding.
2495     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2496         HasNoSignedComparisonUses(Node))
2497       // Look past the truncate if CMP is the only use of it.
2498       N0 = N0.getOperand(0);
2499     if ((N0.getNode()->getOpcode() == ISD::AND ||
2500          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2501         N0.getNode()->hasOneUse() &&
2502         N0.getValueType() != MVT::i8 &&
2503         X86::isZeroNode(N1)) {
2504       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2505       if (!C) break;
2506
2507       // For example, convert "testl %eax, $8" to "testb %al, $8"
2508       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2509           (!(C->getZExtValue() & 0x80) ||
2510            HasNoSignedComparisonUses(Node))) {
2511         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2512         SDValue Reg = N0.getNode()->getOperand(0);
2513
2514         // On x86-32, only the ABCD registers have 8-bit subregisters.
2515         if (!Subtarget->is64Bit()) {
2516           const TargetRegisterClass *TRC;
2517           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2518           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2519           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2520           default: llvm_unreachable("Unsupported TEST operand type!");
2521           }
2522           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2523           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2524                                                Reg.getValueType(), Reg, RC), 0);
2525         }
2526
2527         // Extract the l-register.
2528         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2529                                                         MVT::i8, Reg);
2530
2531         // Emit a testb.
2532         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2533       }
2534
2535       // For example, "testl %eax, $2048" to "testb %ah, $8".
2536       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2537           (!(C->getZExtValue() & 0x8000) ||
2538            HasNoSignedComparisonUses(Node))) {
2539         // Shift the immediate right by 8 bits.
2540         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2541                                                        MVT::i8);
2542         SDValue Reg = N0.getNode()->getOperand(0);
2543
2544         // Put the value in an ABCD register.
2545         const TargetRegisterClass *TRC;
2546         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2547         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2548         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2549         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2550         default: llvm_unreachable("Unsupported TEST operand type!");
2551         }
2552         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2553         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2554                                              Reg.getValueType(), Reg, RC), 0);
2555
2556         // Extract the h-register.
2557         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2558                                                         MVT::i8, Reg);
2559
2560         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2561         // target GR8_NOREX registers, so make sure the register class is
2562         // forced.
2563         return CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl, MVT::i32,
2564                                       Subreg, ShiftedImm);
2565       }
2566
2567       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2568       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2569           N0.getValueType() != MVT::i16 &&
2570           (!(C->getZExtValue() & 0x8000) ||
2571            HasNoSignedComparisonUses(Node))) {
2572         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2573         SDValue Reg = N0.getNode()->getOperand(0);
2574
2575         // Extract the 16-bit subregister.
2576         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2577                                                         MVT::i16, Reg);
2578
2579         // Emit a testw.
2580         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2581       }
2582
2583       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2584       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2585           N0.getValueType() == MVT::i64 &&
2586           (!(C->getZExtValue() & 0x80000000) ||
2587            HasNoSignedComparisonUses(Node))) {
2588         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2589         SDValue Reg = N0.getNode()->getOperand(0);
2590
2591         // Extract the 32-bit subregister.
2592         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2593                                                         MVT::i32, Reg);
2594
2595         // Emit a testl.
2596         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2597       }
2598     }
2599     break;
2600   }
2601   case ISD::STORE: {
2602     // Change a chain of {load; incr or dec; store} of the same value into
2603     // a simple increment or decrement through memory of that value, if the
2604     // uses of the modified value and its address are suitable.
2605     // The DEC64m tablegen pattern is currently not able to match the case where
2606     // the EFLAGS on the original DEC are used. (This also applies to
2607     // {INC,DEC}X{64,32,16,8}.)
2608     // We'll need to improve tablegen to allow flags to be transferred from a
2609     // node in the pattern to the result node.  probably with a new keyword
2610     // for example, we have this
2611     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2612     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2613     //   (implicit EFLAGS)]>;
2614     // but maybe need something like this
2615     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2616     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2617     //   (transferrable EFLAGS)]>;
2618
2619     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2620     SDValue StoredVal = StoreNode->getOperand(1);
2621     unsigned Opc = StoredVal->getOpcode();
2622
2623     LoadSDNode *LoadNode = 0;
2624     SDValue InputChain;
2625     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2626                              LoadNode, InputChain))
2627       break;
2628
2629     SDValue Base, Scale, Index, Disp, Segment;
2630     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2631                     Base, Scale, Index, Disp, Segment))
2632       break;
2633
2634     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2635     MemOp[0] = StoreNode->getMemOperand();
2636     MemOp[1] = LoadNode->getMemOperand();
2637     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2638     EVT LdVT = LoadNode->getMemoryVT();
2639     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2640     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2641                                                    Node->getDebugLoc(),
2642                                                    MVT::i32, MVT::Other, Ops,
2643                                                    array_lengthof(Ops));
2644     Result->setMemRefs(MemOp, MemOp + 2);
2645
2646     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2647     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2648
2649     return Result;
2650   }
2651
2652   // FIXME: Custom handling because TableGen doesn't support multiple implicit
2653   // defs in an instruction pattern
2654   case X86ISD::PCMPESTRI: {
2655     SDValue N0 = Node->getOperand(0);
2656     SDValue N1 = Node->getOperand(1);
2657     SDValue N2 = Node->getOperand(2);
2658     SDValue N3 = Node->getOperand(3);
2659     SDValue N4 = Node->getOperand(4);
2660
2661     // Make sure last argument is a constant
2662     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N4);
2663     if (!Cst)
2664       break;
2665
2666     uint64_t Imm = Cst->getZExtValue();
2667
2668     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2669                                           X86::EAX, N1, SDValue()).getValue(1);
2670     InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, X86::EDX,
2671                                   N3, InFlag).getValue(1);
2672
2673     SDValue Ops[] = { N0, N2, getI8Imm(Imm), InFlag };
2674     unsigned Opc = Subtarget->hasAVX() ? X86::VPCMPESTRIrr :
2675                                          X86::PCMPESTRIrr;
2676     InFlag = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Ops,
2677                                             array_lengthof(Ops)), 0);
2678
2679     if (!SDValue(Node, 0).use_empty()) {
2680       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2681                                               X86::ECX, NVT, InFlag);
2682       InFlag = Result.getValue(2);
2683       ReplaceUses(SDValue(Node, 0), Result);
2684     }
2685     if (!SDValue(Node, 1).use_empty()) {
2686       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2687                                               X86::EFLAGS, NVT, InFlag);
2688       InFlag = Result.getValue(2);
2689       ReplaceUses(SDValue(Node, 1), Result);
2690     }
2691
2692     return NULL;
2693   }
2694
2695   // FIXME: Custom handling because TableGen doesn't support multiple implicit
2696   // defs in an instruction pattern
2697   case X86ISD::PCMPISTRI: {
2698     SDValue N0 = Node->getOperand(0);
2699     SDValue N1 = Node->getOperand(1);
2700     SDValue N2 = Node->getOperand(2);
2701
2702     // Make sure last argument is a constant
2703     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N2);
2704     if (!Cst)
2705       break;
2706
2707     uint64_t Imm = Cst->getZExtValue();
2708
2709     SDValue Ops[] = { N0, N1, getI8Imm(Imm) };
2710     unsigned Opc = Subtarget->hasAVX() ? X86::VPCMPISTRIrr :
2711                                          X86::PCMPISTRIrr;
2712     SDValue InFlag = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Ops,
2713                                                     array_lengthof(Ops)), 0);
2714
2715     if (!SDValue(Node, 0).use_empty()) {
2716       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2717                                               X86::ECX, NVT, InFlag);
2718       InFlag = Result.getValue(2);
2719       ReplaceUses(SDValue(Node, 0), Result);
2720     }
2721     if (!SDValue(Node, 1).use_empty()) {
2722       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2723                                               X86::EFLAGS, NVT, InFlag);
2724       InFlag = Result.getValue(2);
2725       ReplaceUses(SDValue(Node, 1), Result);
2726     }
2727
2728     return NULL;
2729   }
2730   }
2731
2732   SDNode *ResNode = SelectCode(Node);
2733
2734   DEBUG(dbgs() << "=> ";
2735         if (ResNode == NULL || ResNode == Node)
2736           Node->dump(CurDAG);
2737         else
2738           ResNode->dump(CurDAG);
2739         dbgs() << '\n');
2740
2741   return ResNode;
2742 }
2743
2744 bool X86DAGToDAGISel::
2745 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2746                              std::vector<SDValue> &OutOps) {
2747   SDValue Op0, Op1, Op2, Op3, Op4;
2748   switch (ConstraintCode) {
2749   case 'o':   // offsetable        ??
2750   case 'v':   // not offsetable    ??
2751   default: return true;
2752   case 'm':   // memory
2753     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2754       return true;
2755     break;
2756   }
2757
2758   OutOps.push_back(Op0);
2759   OutOps.push_back(Op1);
2760   OutOps.push_back(Op2);
2761   OutOps.push_back(Op3);
2762   OutOps.push_back(Op4);
2763   return false;
2764 }
2765
2766 /// createX86ISelDag - This pass converts a legalized DAG into a
2767 /// X86-specific DAG, ready for instruction scheduling.
2768 ///
2769 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2770                                      CodeGenOpt::Level OptLevel) {
2771   return new X86DAGToDAGISel(TM, OptLevel);
2772 }