lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/IntrinsicInst.h"
  26 #include "llvm/CodeGen/Analysis.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  29 #include "llvm/CodeGen/MachineConstantPool.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/Support/CallSite.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/GetElementPtrTypeIterator.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class X86FastISel : public FastISel {
  41   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  42   /// make the right decision when generating code for different targets.
  43   const X86Subtarget *Subtarget;
  44
  45   /// StackPtr - Register used as the stack pointer.
  46   ///
  47   unsigned StackPtr;
  48
  49   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  50   /// floating point ops.
  51   /// When SSE is available, use it for f32 operations.
  52   /// When SSE2 is available, use it for f64 operations.
  53   bool X86ScalarSSEf64;
  54   bool X86ScalarSSEf32;
  55
  56 public:
  57   explicit X86FastISel(FunctionLoweringInfo &funcInfo) : FastISel(funcInfo) {
  58     Subtarget = &TM.getSubtarget<X86Subtarget>();
  59     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  60     X86ScalarSSEf64 = Subtarget->hasSSE2();
  61     X86ScalarSSEf32 = Subtarget->hasSSE1();
  62   }
  63
  64   virtual bool TargetSelectInstruction(const Instruction *I);
  65
  66 #include "X86GenFastISel.inc"
  67
  68 private:
  69   bool X86FastEmitCompare(const Value *LHS, const Value *RHS, EVT VT);
  70
  71   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  72
  73   bool X86FastEmitStore(EVT VT, const Value *Val,
  74                         const X86AddressMode &AM);
  75   bool X86FastEmitStore(EVT VT, unsigned Val,
  76                         const X86AddressMode &AM);
  77
  78   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  79                          unsigned &ResultReg);
  80
  81   bool X86SelectAddress(const Value *V, X86AddressMode &AM);
  82   bool X86SelectCallAddress(const Value *V, X86AddressMode &AM);
  83
  84   bool X86SelectLoad(const Instruction *I);
  85
  86   bool X86SelectStore(const Instruction *I);
  87
  88   bool X86SelectRet(const Instruction *I);
  89
  90   bool X86SelectCmp(const Instruction *I);
  91
  92   bool X86SelectZExt(const Instruction *I);
  93
  94   bool X86SelectBranch(const Instruction *I);
  95
  96   bool X86SelectShift(const Instruction *I);
  97
  98   bool X86SelectSelect(const Instruction *I);
  99
 100   bool X86SelectTrunc(const Instruction *I);
 101
 102   bool X86SelectFPExt(const Instruction *I);
 103   bool X86SelectFPTrunc(const Instruction *I);
 104
 105   bool X86SelectExtractValue(const Instruction *I);
 106
 107   bool X86VisitIntrinsicCall(const IntrinsicInst &I);
 108   bool X86SelectCall(const Instruction *I);
 109
 110   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool isTailCall = false);
 111   CCAssignFn *CCAssignFnForRet(CallingConv::ID CC, bool isTailCall = false);
 112
 113   const X86InstrInfo *getInstrInfo() const {
 114     return getTargetMachine()->getInstrInfo();
 115   }
 116   const X86TargetMachine *getTargetMachine() const {
 117     return static_cast<const X86TargetMachine *>(&TM);
 118   }
 119
 120   unsigned TargetMaterializeConstant(const Constant *C);
 121
 122   unsigned TargetMaterializeAlloca(const AllocaInst *C);
 123
 124   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 125   /// computed in an SSE register, not on the X87 floating point stack.
 126   bool isScalarFPTypeInSSEReg(EVT VT) const {
 127     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 128       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 129   }
 130
 131   bool isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1 = false);
 132 };
 133
 134 } // end anonymous namespace.
 135
 136 bool X86FastISel::isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1) {
 137   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 138   if (VT == MVT::Other || !VT.isSimple())
 139     // Unhandled type. Halt "fast" selection and bail.
 140     return false;
 141
 142   // For now, require SSE/SSE2 for performing floating-point operations,
 143   // since x87 requires additional work.
 144   if (VT == MVT::f64 && !X86ScalarSSEf64)
 145      return false;
 146   if (VT == MVT::f32 && !X86ScalarSSEf32)
 147      return false;
 148   // Similarly, no f80 support yet.
 149   if (VT == MVT::f80)
 150     return false;
 151   // We only handle legal types. For example, on x86-32 the instruction
 152   // selector contains all of the 64-bit instructions from x86-64,
 153   // under the assumption that i64 won't be used if the target doesn't
 154   // support it.
 155   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 156 }
 157
 158 #include "X86GenCallingConv.inc"
 159
 160 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 161 /// convention.
 162 CCAssignFn *X86FastISel::CCAssignFnForCall(CallingConv::ID CC,
 163                                            bool isTaillCall) {
 164   if (Subtarget->is64Bit()) {
 165     if (CC == CallingConv::GHC)
 166       return CC_X86_64_GHC;
 167     else if (Subtarget->isTargetWin64())
 168       return CC_X86_Win64_C;
 169     else
 170       return CC_X86_64_C;
 171   }
 172
 173   if (CC == CallingConv::X86_FastCall)
 174     return CC_X86_32_FastCall;
 175   else if (CC == CallingConv::X86_ThisCall)
 176     return CC_X86_32_ThisCall;
 177   else if (CC == CallingConv::Fast)
 178     return CC_X86_32_FastCC;
 179   else if (CC == CallingConv::GHC)
 180     return CC_X86_32_GHC;
 181   else
 182     return CC_X86_32_C;
 183 }
 184
 185 /// CCAssignFnForRet - Selects the correct CCAssignFn for a given calling
 186 /// convention.
 187 CCAssignFn *X86FastISel::CCAssignFnForRet(CallingConv::ID CC,
 188                                           bool isTaillCall) {
 189   if (Subtarget->is64Bit()) {
 190     if (Subtarget->isTargetWin64())
 191       return RetCC_X86_Win64_C;
 192     else
 193       return RetCC_X86_64_C;
 194   }
 195
 196   return RetCC_X86_32_C;
 197 }
 198
 199 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 200 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 201 /// Return true and the result register by reference if it is possible.
 202 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 203                                   unsigned &ResultReg) {
 204   // Get opcode and regclass of the output for the given load instruction.
 205   unsigned Opc = 0;
 206   const TargetRegisterClass *RC = NULL;
 207   switch (VT.getSimpleVT().SimpleTy) {
 208   default: return false;
 209   case MVT::i1:
 210   case MVT::i8:
 211     Opc = X86::MOV8rm;
 212     RC  = X86::GR8RegisterClass;
 213     break;
 214   case MVT::i16:
 215     Opc = X86::MOV16rm;
 216     RC  = X86::GR16RegisterClass;
 217     break;
 218   case MVT::i32:
 219     Opc = X86::MOV32rm;
 220     RC  = X86::GR32RegisterClass;
 221     break;
 222   case MVT::i64:
 223     // Must be in x86-64 mode.
 224     Opc = X86::MOV64rm;
 225     RC  = X86::GR64RegisterClass;
 226     break;
 227   case MVT::f32:
 228     if (Subtarget->hasSSE1()) {
 229       Opc = X86::MOVSSrm;
 230       RC  = X86::FR32RegisterClass;
 231     } else {
 232       Opc = X86::LD_Fp32m;
 233       RC  = X86::RFP32RegisterClass;
 234     }
 235     break;
 236   case MVT::f64:
 237     if (Subtarget->hasSSE2()) {
 238       Opc = X86::MOVSDrm;
 239       RC  = X86::FR64RegisterClass;
 240     } else {
 241       Opc = X86::LD_Fp64m;
 242       RC  = X86::RFP64RegisterClass;
 243     }
 244     break;
 245   case MVT::f80:
 246     // No f80 support yet.
 247     return false;
 248   }
 249
 250   ResultReg = createResultReg(RC);
 251   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 252                          DL, TII.get(Opc), ResultReg), AM);
 253   return true;
 254 }
 255
 256 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 257 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 258 /// and a displacement offset, or a GlobalAddress,
 259 /// i.e. V. Return true if it is possible.
 260 bool
 261 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val,
 262                               const X86AddressMode &AM) {
 263   // Get opcode and regclass of the output for the given store instruction.
 264   unsigned Opc = 0;
 265   switch (VT.getSimpleVT().SimpleTy) {
 266   case MVT::f80: // No f80 support yet.
 267   default: return false;
 268   case MVT::i1: {
 269     // Mask out all but lowest bit.
 270     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 271     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 272             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 273     Val = AndResult;
 274   }
 275   // FALLTHROUGH, handling i1 as i8.
 276   case MVT::i8:  Opc = X86::MOV8mr;  break;
 277   case MVT::i16: Opc = X86::MOV16mr; break;
 278   case MVT::i32: Opc = X86::MOV32mr; break;
 279   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 280   case MVT::f32:
 281     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 282     break;
 283   case MVT::f64:
 284     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 285     break;
 286   }
 287
 288   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 289                          DL, TII.get(Opc)), AM).addReg(Val);
 290   return true;
 291 }
 292
 293 bool X86FastISel::X86FastEmitStore(EVT VT, const Value *Val,
 294                                    const X86AddressMode &AM) {
 295   // Handle 'null' like i32/i64 0.
 296   if (isa<ConstantPointerNull>(Val))
 297     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 298
 299   // If this is a store of a simple constant, fold the constant into the store.
 300   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 301     unsigned Opc = 0;
 302     bool Signed = true;
 303     switch (VT.getSimpleVT().SimpleTy) {
 304     default: break;
 305     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 306     case MVT::i8:  Opc = X86::MOV8mi;  break;
 307     case MVT::i16: Opc = X86::MOV16mi; break;
 308     case MVT::i32: Opc = X86::MOV32mi; break;
 309     case MVT::i64:
 310       // Must be a 32-bit sign extended value.
 311       if ((int)CI->getSExtValue() == CI->getSExtValue())
 312         Opc = X86::MOV64mi32;
 313       break;
 314     }
 315
 316     if (Opc) {
 317       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 318                              DL, TII.get(Opc)), AM)
 319                              .addImm(Signed ? (uint64_t) CI->getSExtValue() :
 320                                               CI->getZExtValue());
 321       return true;
 322     }
 323   }
 324
 325   unsigned ValReg = getRegForValue(Val);
 326   if (ValReg == 0)
 327     return false;
 328
 329   return X86FastEmitStore(VT, ValReg, AM);
 330 }
 331
 332 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 333 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 334 /// ISD::SIGN_EXTEND).
 335 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 336                                     unsigned Src, EVT SrcVT,
 337                                     unsigned &ResultReg) {
 338   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
 339                            Src, /*TODO: Kill=*/false);
 340
 341   if (RR != 0) {
 342     ResultReg = RR;
 343     return true;
 344   } else
 345     return false;
 346 }
 347
 348 /// X86SelectAddress - Attempt to fill in an address from the given value.
 349 ///
 350 bool X86FastISel::X86SelectAddress(const Value *V, X86AddressMode &AM) {
 351   const User *U = NULL;
 352   unsigned Opcode = Instruction::UserOp1;
 353   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 354     // Don't walk into other basic blocks; it's possible we haven't
 355     // visited them yet, so the instructions may not yet be assigned
 356     // virtual registers.
 357     if (FuncInfo.MBBMap[I->getParent()] != FuncInfo.MBB)
 358       return false;
 359
 360     Opcode = I->getOpcode();
 361     U = I;
 362   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 363     Opcode = C->getOpcode();
 364     U = C;
 365   }
 366
 367   if (const PointerType *Ty = dyn_cast<PointerType>(V->getType()))
 368     if (Ty->getAddressSpace() > 255)
 369       // Fast instruction selection doesn't support the special
 370       // address spaces.
 371       return false;
 372
 373   switch (Opcode) {
 374   default: break;
 375   case Instruction::BitCast:
 376     // Look past bitcasts.
 377     return X86SelectAddress(U->getOperand(0), AM);
 378
 379   case Instruction::IntToPtr:
 380     // Look past no-op inttoptrs.
 381     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 382       return X86SelectAddress(U->getOperand(0), AM);
 383     break;
 384
 385   case Instruction::PtrToInt:
 386     // Look past no-op ptrtoints.
 387     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 388       return X86SelectAddress(U->getOperand(0), AM);
 389     break;
 390
 391   case Instruction::Alloca: {
 392     // Do static allocas.
 393     const AllocaInst *A = cast<AllocaInst>(V);
 394     DenseMap<const AllocaInst*, int>::iterator SI =
 395       FuncInfo.StaticAllocaMap.find(A);
 396     if (SI != FuncInfo.StaticAllocaMap.end()) {
 397       AM.BaseType = X86AddressMode::FrameIndexBase;
 398       AM.Base.FrameIndex = SI->second;
 399       return true;
 400     }
 401     break;
 402   }
 403
 404   case Instruction::Add: {
 405     // Adds of constants are common and easy enough.
 406     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 407       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 408       // They have to fit in the 32-bit signed displacement field though.
 409       if (isInt<32>(Disp)) {
 410         AM.Disp = (uint32_t)Disp;
 411         return X86SelectAddress(U->getOperand(0), AM);
 412       }
 413     }
 414     break;
 415   }
 416
 417   case Instruction::GetElementPtr: {
 418     X86AddressMode SavedAM = AM;
 419
 420     // Pattern-match simple GEPs.
 421     uint64_t Disp = (int32_t)AM.Disp;
 422     unsigned IndexReg = AM.IndexReg;
 423     unsigned Scale = AM.Scale;
 424     gep_type_iterator GTI = gep_type_begin(U);
 425     // Iterate through the indices, folding what we can. Constants can be
 426     // folded, and one dynamic index can be handled, if the scale is supported.
 427     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 428          i != e; ++i, ++GTI) {
 429       const Value *Op = *i;
 430       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 431         const StructLayout *SL = TD.getStructLayout(STy);
 432         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 433         Disp += SL->getElementOffset(Idx);
 434       } else {
 435         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 436         SmallVector<const Value *, 4> Worklist;
 437         Worklist.push_back(Op);
 438         do {
 439           Op = Worklist.pop_back_val();
 440           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 441             // Constant-offset addressing.
 442             Disp += CI->getSExtValue() * S;
 443           } else if (isa<AddOperator>(Op) &&
 444                      isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 445             // An add with a constant operand. Fold the constant.
 446             ConstantInt *CI =
 447               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 448             Disp += CI->getSExtValue() * S;
 449             // Add the other operand back to the work list.
 450             Worklist.push_back(cast<AddOperator>(Op)->getOperand(0));
 451           } else if (IndexReg == 0 &&
 452                      (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 453                      (S == 1 || S == 2 || S == 4 || S == 8)) {
 454             // Scaled-index addressing.
 455             Scale = S;
 456             IndexReg = getRegForGEPIndex(Op).first;
 457             if (IndexReg == 0)
 458               return false;
 459           } else
 460             // Unsupported.
 461             goto unsupported_gep;
 462         } while (!Worklist.empty());
 463       }
 464     }
 465     // Check for displacement overflow.
 466     if (!isInt<32>(Disp))
 467       break;
 468     // Ok, the GEP indices were covered by constant-offset and scaled-index
 469     // addressing. Update the address state and move on to examining the base.
 470     AM.IndexReg = IndexReg;
 471     AM.Scale = Scale;
 472     AM.Disp = (uint32_t)Disp;
 473     if (X86SelectAddress(U->getOperand(0), AM))
 474       return true;
 475
 476     // If we couldn't merge the sub value into this addr mode, revert back to
 477     // our address and just match the value instead of completely failing.
 478     AM = SavedAM;
 479     break;
 480   unsupported_gep:
 481     // Ok, the GEP indices weren't all covered.
 482     break;
 483   }
 484   }
 485
 486   // Handle constant address.
 487   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 488     // Can't handle alternate code models yet.
 489     if (TM.getCodeModel() != CodeModel::Small)
 490       return false;
 491
 492     // RIP-relative addresses can't have additional register operands.
 493     if (Subtarget->isPICStyleRIPRel() &&
 494         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 495       return false;
 496
 497     // Can't handle TLS yet.
 498     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 499       if (GVar->isThreadLocal())
 500         return false;
 501
 502     // Okay, we've committed to selecting this global. Set up the basic address.
 503     AM.GV = GV;
 504
 505     // Allow the subtarget to classify the global.
 506     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 507
 508     // If this reference is relative to the pic base, set it now.
 509     if (isGlobalRelativeToPICBase(GVFlags)) {
 510       // FIXME: How do we know Base.Reg is free??
 511       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
 512     }
 513
 514     // Unless the ABI requires an extra load, return a direct reference to
 515     // the global.
 516     if (!isGlobalStubReference(GVFlags)) {
 517       if (Subtarget->isPICStyleRIPRel()) {
 518         // Use rip-relative addressing if we can.  Above we verified that the
 519         // base and index registers are unused.
 520         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 521         AM.Base.Reg = X86::RIP;
 522       }
 523       AM.GVOpFlags = GVFlags;
 524       return true;
 525     }
 526
 527     // Ok, we need to do a load from a stub.  If we've already loaded from this
 528     // stub, reuse the loaded pointer, otherwise emit the load now.
 529     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 530     unsigned LoadReg;
 531     if (I != LocalValueMap.end() && I->second != 0) {
 532       LoadReg = I->second;
 533     } else {
 534       // Issue load from stub.
 535       unsigned Opc = 0;
 536       const TargetRegisterClass *RC = NULL;
 537       X86AddressMode StubAM;
 538       StubAM.Base.Reg = AM.Base.Reg;
 539       StubAM.GV = GV;
 540       StubAM.GVOpFlags = GVFlags;
 541
 542       // Prepare for inserting code in the local-value area.
 543       MachineBasicBlock::iterator SaveInsertPt = enterLocalValueArea();
 544
 545       if (TLI.getPointerTy() == MVT::i64) {
 546         Opc = X86::MOV64rm;
 547         RC  = X86::GR64RegisterClass;
 548
 549         if (Subtarget->isPICStyleRIPRel())
 550           StubAM.Base.Reg = X86::RIP;
 551       } else {
 552         Opc = X86::MOV32rm;
 553         RC  = X86::GR32RegisterClass;
 554       }
 555
 556       LoadReg = createResultReg(RC);
 557       MachineInstrBuilder LoadMI =
 558         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), LoadReg);
 559       addFullAddress(LoadMI, StubAM);
 560
 561       // Ok, back to normal mode.
 562       leaveLocalValueArea(SaveInsertPt);
 563
 564       // Prevent loading GV stub multiple times in same MBB.
 565       LocalValueMap[V] = LoadReg;
 566     }
 567
 568     // Now construct the final address. Note that the Disp, Scale,
 569     // and Index values may already be set here.
 570     AM.Base.Reg = LoadReg;
 571     AM.GV = 0;
 572     return true;
 573   }
 574
 575   // If all else fails, try to materialize the value in a register.
 576   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 577     if (AM.Base.Reg == 0) {
 578       AM.Base.Reg = getRegForValue(V);
 579       return AM.Base.Reg != 0;
 580     }
 581     if (AM.IndexReg == 0) {
 582       assert(AM.Scale == 1 && "Scale with no index!");
 583       AM.IndexReg = getRegForValue(V);
 584       return AM.IndexReg != 0;
 585     }
 586   }
 587
 588   return false;
 589 }
 590
 591 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 592 ///
 593 bool X86FastISel::X86SelectCallAddress(const Value *V, X86AddressMode &AM) {
 594   const User *U = NULL;
 595   unsigned Opcode = Instruction::UserOp1;
 596   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 597     Opcode = I->getOpcode();
 598     U = I;
 599   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 600     Opcode = C->getOpcode();
 601     U = C;
 602   }
 603
 604   switch (Opcode) {
 605   default: break;
 606   case Instruction::BitCast:
 607     // Look past bitcasts.
 608     return X86SelectCallAddress(U->getOperand(0), AM);
 609
 610   case Instruction::IntToPtr:
 611     // Look past no-op inttoptrs.
 612     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 613       return X86SelectCallAddress(U->getOperand(0), AM);
 614     break;
 615
 616   case Instruction::PtrToInt:
 617     // Look past no-op ptrtoints.
 618     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 619       return X86SelectCallAddress(U->getOperand(0), AM);
 620     break;
 621   }
 622
 623   // Handle constant address.
 624   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 625     // Can't handle alternate code models yet.
 626     if (TM.getCodeModel() != CodeModel::Small)
 627       return false;
 628
 629     // RIP-relative addresses can't have additional register operands.
 630     if (Subtarget->isPICStyleRIPRel() &&
 631         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 632       return false;
 633
 634     // Can't handle TLS or DLLImport.
 635     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 636       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 637         return false;
 638
 639     // Okay, we've committed to selecting this global. Set up the basic address.
 640     AM.GV = GV;
 641
 642     // No ABI requires an extra load for anything other than DLLImport, which
 643     // we rejected above. Return a direct reference to the global.
 644     if (Subtarget->isPICStyleRIPRel()) {
 645       // Use rip-relative addressing if we can.  Above we verified that the
 646       // base and index registers are unused.
 647       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 648       AM.Base.Reg = X86::RIP;
 649     } else if (Subtarget->isPICStyleStubPIC()) {
 650       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 651     } else if (Subtarget->isPICStyleGOT()) {
 652       AM.GVOpFlags = X86II::MO_GOTOFF;
 653     }
 654
 655     return true;
 656   }
 657
 658   // If all else fails, try to materialize the value in a register.
 659   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 660     if (AM.Base.Reg == 0) {
 661       AM.Base.Reg = getRegForValue(V);
 662       return AM.Base.Reg != 0;
 663     }
 664     if (AM.IndexReg == 0) {
 665       assert(AM.Scale == 1 && "Scale with no index!");
 666       AM.IndexReg = getRegForValue(V);
 667       return AM.IndexReg != 0;
 668     }
 669   }
 670
 671   return false;
 672 }
 673
 674
 675 /// X86SelectStore - Select and emit code to implement store instructions.
 676 bool X86FastISel::X86SelectStore(const Instruction *I) {
 677   EVT VT;
 678   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 679     return false;
 680
 681   X86AddressMode AM;
 682   if (!X86SelectAddress(I->getOperand(1), AM))
 683     return false;
 684
 685   return X86FastEmitStore(VT, I->getOperand(0), AM);
 686 }
 687
 688 /// X86SelectRet - Select and emit code to implement ret instructions.
 689 bool X86FastISel::X86SelectRet(const Instruction *I) {
 690   const ReturnInst *Ret = cast<ReturnInst>(I);
 691   const Function &F = *I->getParent()->getParent();
 692
 693   if (!FuncInfo.CanLowerReturn)
 694     return false;
 695
 696   CallingConv::ID CC = F.getCallingConv();
 697   if (CC != CallingConv::C &&
 698       CC != CallingConv::Fast &&
 699       CC != CallingConv::X86_FastCall)
 700     return false;
 701
 702   if (Subtarget->isTargetWin64())
 703     return false;
 704
 705   // Don't handle popping bytes on return for now.
 706   if (FuncInfo.MF->getInfo<X86MachineFunctionInfo>()
 707         ->getBytesToPopOnReturn() != 0)
 708     return 0;
 709
 710   // fastcc with -tailcallopt is intended to provide a guaranteed
 711   // tail call optimization. Fastisel doesn't know how to do that.
 712   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
 713     return false;
 714
 715   // Let SDISel handle vararg functions.
 716   if (F.isVarArg())
 717     return false;
 718
 719   if (Ret->getNumOperands() > 0) {
 720     SmallVector<ISD::OutputArg, 4> Outs;
 721     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
 722                   Outs, TLI);
 723
 724     // Analyze operands of the call, assigning locations to each operand.
 725     SmallVector<CCValAssign, 16> ValLocs;
 726     CCState CCInfo(CC, F.isVarArg(), TM, ValLocs, I->getContext());
 727     CCInfo.AnalyzeReturn(Outs, CCAssignFnForRet(CC));
 728
 729     const Value *RV = Ret->getOperand(0);
 730     unsigned Reg = getRegForValue(RV);
 731     if (Reg == 0)
 732       return false;
 733
 734     // Only handle a single return value for now.
 735     if (ValLocs.size() != 1)
 736       return false;
 737
 738     CCValAssign &VA = ValLocs[0];
 739
 740     // Don't bother handling odd stuff for now.
 741     if (VA.getLocInfo() != CCValAssign::Full)
 742       return false;
 743     // Only handle register returns for now.
 744     if (!VA.isRegLoc())
 745       return false;
 746     // TODO: For now, don't try to handle cases where getLocInfo()
 747     // says Full but the types don't match.
 748     if (VA.getValVT() != TLI.getValueType(RV->getType()))
 749       return false;
 750
 751     // The calling-convention tables for x87 returns don't tell
 752     // the whole story.
 753     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
 754       return false;
 755
 756     // Make the copy.
 757     unsigned SrcReg = Reg + VA.getValNo();
 758     unsigned DstReg = VA.getLocReg();
 759     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
 760     const TargetRegisterClass* DstRC = TRI.getMinimalPhysRegClass(DstReg);
 761     bool Emitted = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
 762                                     DstReg, SrcReg, DstRC, SrcRC, DL);
 763
 764     // If the target couldn't make the copy for some reason, bail.
 765     if (!Emitted)
 766       return false;
 767
 768     // Mark the register as live out of the function.
 769     MRI.addLiveOut(VA.getLocReg());
 770   }
 771
 772   // Now emit the RET.
 773   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::RET));
 774   return true;
 775 }
 776
 777 /// X86SelectLoad - Select and emit code to implement load instructions.
 778 ///
 779 bool X86FastISel::X86SelectLoad(const Instruction *I)  {
 780   EVT VT;
 781   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 782     return false;
 783
 784   X86AddressMode AM;
 785   if (!X86SelectAddress(I->getOperand(0), AM))
 786     return false;
 787
 788   unsigned ResultReg = 0;
 789   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 790     UpdateValueMap(I, ResultReg);
 791     return true;
 792   }
 793   return false;
 794 }
 795
 796 static unsigned X86ChooseCmpOpcode(EVT VT) {
 797   switch (VT.getSimpleVT().SimpleTy) {
 798   default:       return 0;
 799   case MVT::i8:  return X86::CMP8rr;
 800   case MVT::i16: return X86::CMP16rr;
 801   case MVT::i32: return X86::CMP32rr;
 802   case MVT::i64: return X86::CMP64rr;
 803   case MVT::f32: return X86::UCOMISSrr;
 804   case MVT::f64: return X86::UCOMISDrr;
 805   }
 806 }
 807
 808 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 809 /// of the comparison, return an opcode that works for the compare (e.g.
 810 /// CMP32ri) otherwise return 0.
 811 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, const ConstantInt *RHSC) {
 812   switch (VT.getSimpleVT().SimpleTy) {
 813   // Otherwise, we can't fold the immediate into this comparison.
 814   default: return 0;
 815   case MVT::i8: return X86::CMP8ri;
 816   case MVT::i16: return X86::CMP16ri;
 817   case MVT::i32: return X86::CMP32ri;
 818   case MVT::i64:
 819     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 820     // field.
 821     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 822       return X86::CMP64ri32;
 823     return 0;
 824   }
 825 }
 826
 827 bool X86FastISel::X86FastEmitCompare(const Value *Op0, const Value *Op1,
 828                                      EVT VT) {
 829   unsigned Op0Reg = getRegForValue(Op0);
 830   if (Op0Reg == 0) return false;
 831
 832   // Handle 'null' like i32/i64 0.
 833   if (isa<ConstantPointerNull>(Op1))
 834     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 835
 836   // We have two options: compare with register or immediate.  If the RHS of
 837   // the compare is an immediate that we can fold into this compare, use
 838   // CMPri, otherwise use CMPrr.
 839   if (const ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 840     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 841       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareImmOpc))
 842         .addReg(Op0Reg)
 843         .addImm(Op1C->getSExtValue());
 844       return true;
 845     }
 846   }
 847
 848   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 849   if (CompareOpc == 0) return false;
 850
 851   unsigned Op1Reg = getRegForValue(Op1);
 852   if (Op1Reg == 0) return false;
 853   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareOpc))
 854     .addReg(Op0Reg)
 855     .addReg(Op1Reg);
 856
 857   return true;
 858 }
 859
 860 bool X86FastISel::X86SelectCmp(const Instruction *I) {
 861   const CmpInst *CI = cast<CmpInst>(I);
 862
 863   EVT VT;
 864   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 865     return false;
 866
 867   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 868   unsigned SetCCOpc;
 869   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 870   switch (CI->getPredicate()) {
 871   case CmpInst::FCMP_OEQ: {
 872     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 873       return false;
 874
 875     unsigned EReg = createResultReg(&X86::GR8RegClass);
 876     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 877     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETEr), EReg);
 878     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 879             TII.get(X86::SETNPr), NPReg);
 880     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 881             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 882     UpdateValueMap(I, ResultReg);
 883     return true;
 884   }
 885   case CmpInst::FCMP_UNE: {
 886     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 887       return false;
 888
 889     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 890     unsigned PReg = createResultReg(&X86::GR8RegClass);
 891     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 892             TII.get(X86::SETNEr), NEReg);
 893     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 894             TII.get(X86::SETPr), PReg);
 895     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 896             TII.get(X86::OR8rr), ResultReg)
 897       .addReg(PReg).addReg(NEReg);
 898     UpdateValueMap(I, ResultReg);
 899     return true;
 900   }
 901   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 902   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 903   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 904   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 905   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 906   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 907   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 908   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 909   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 910   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 911   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 912   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 913
 914   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 915   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 916   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 917   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 918   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 919   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 920   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 921   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 922   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 923   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 924   default:
 925     return false;
 926   }
 927
 928   const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 929   if (SwapArgs)
 930     std::swap(Op0, Op1);
 931
 932   // Emit a compare of Op0/Op1.
 933   if (!X86FastEmitCompare(Op0, Op1, VT))
 934     return false;
 935
 936   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(SetCCOpc), ResultReg);
 937   UpdateValueMap(I, ResultReg);
 938   return true;
 939 }
 940
 941 bool X86FastISel::X86SelectZExt(const Instruction *I) {
 942   // Handle zero-extension from i1 to i8, which is common.
 943   if (I->getType()->isIntegerTy(8) &&
 944       I->getOperand(0)->getType()->isIntegerTy(1)) {
 945     unsigned ResultReg = getRegForValue(I->getOperand(0));
 946     if (ResultReg == 0) return false;
 947     // Set the high bits to zero.
 948     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg, /*TODO: Kill=*/false);
 949     if (ResultReg == 0) return false;
 950     UpdateValueMap(I, ResultReg);
 951     return true;
 952   }
 953
 954   return false;
 955 }
 956
 957
 958 bool X86FastISel::X86SelectBranch(const Instruction *I) {
 959   // Unconditional branches are selected by tablegen-generated code.
 960   // Handle a conditional branch.
 961   const BranchInst *BI = cast<BranchInst>(I);
 962   MachineBasicBlock *TrueMBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 963   MachineBasicBlock *FalseMBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 964
 965   // Fold the common case of a conditional branch with a comparison.
 966   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 967     if (CI->hasOneUse()) {
 968       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 969
 970       // Try to take advantage of fallthrough opportunities.
 971       CmpInst::Predicate Predicate = CI->getPredicate();
 972       if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
 973         std::swap(TrueMBB, FalseMBB);
 974         Predicate = CmpInst::getInversePredicate(Predicate);
 975       }
 976
 977       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 978       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 979
 980       switch (Predicate) {
 981       case CmpInst::FCMP_OEQ:
 982         std::swap(TrueMBB, FalseMBB);
 983         Predicate = CmpInst::FCMP_UNE;
 984         // FALL THROUGH
 985       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 986       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 987       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 988       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
 989       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
 990       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 991       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
 992       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
 993       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
 994       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
 995       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
 996       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 997       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 998
 999       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
1000       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
1001       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
1002       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
1003       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
1004       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
1005       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
1006       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
1007       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
1008       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
1009       default:
1010         return false;
1011       }
1012
1013       const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
1014       if (SwapArgs)
1015         std::swap(Op0, Op1);
1016
1017       // Emit a compare of the LHS and RHS, setting the flags.
1018       if (!X86FastEmitCompare(Op0, Op1, VT))
1019         return false;
1020
1021       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BranchOpc))
1022         .addMBB(TrueMBB);
1023
1024       if (Predicate == CmpInst::FCMP_UNE) {
1025         // X86 requires a second branch to handle UNE (and OEQ,
1026         // which is mapped to UNE above).
1027         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JP_4))
1028           .addMBB(TrueMBB);
1029       }
1030
1031       FastEmitBranch(FalseMBB, DL);
1032       FuncInfo.MBB->addSuccessor(TrueMBB);
1033       return true;
1034     }
1035   } else if (ExtractValueInst *EI =
1036              dyn_cast<ExtractValueInst>(BI->getCondition())) {
1037     // Check to see if the branch instruction is from an "arithmetic with
1038     // overflow" intrinsic. The main way these intrinsics are used is:
1039     //
1040     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
1041     //   %sum = extractvalue { i32, i1 } %t, 0
1042     //   %obit = extractvalue { i32, i1 } %t, 1
1043     //   br i1 %obit, label %overflow, label %normal
1044     //
1045     // The %sum and %obit are converted in an ADD and a SETO/SETB before
1046     // reaching the branch. Therefore, we search backwards through the MBB
1047     // looking for the SETO/SETB instruction. If an instruction modifies the
1048     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
1049     // convert the branch into a JO/JB instruction.
1050     if (const IntrinsicInst *CI =
1051           dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
1052       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
1053           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
1054         const MachineInstr *SetMI = 0;
1055         unsigned Reg = getRegForValue(EI);
1056
1057         for (MachineBasicBlock::const_reverse_iterator
1058                RI = FuncInfo.MBB->rbegin(), RE = FuncInfo.MBB->rend();
1059              RI != RE; ++RI) {
1060           const MachineInstr &MI = *RI;
1061
1062           if (MI.definesRegister(Reg)) {
1063             unsigned Src, Dst, SrcSR, DstSR;
1064
1065             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
1066               Reg = Src;
1067               continue;
1068             }
1069
1070             SetMI = &MI;
1071             break;
1072           }
1073
1074           const TargetInstrDesc &TID = MI.getDesc();
1075           if (TID.hasUnmodeledSideEffects() ||
1076               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
1077             break;
1078         }
1079
1080         if (SetMI) {
1081           unsigned OpCode = SetMI->getOpcode();
1082
1083           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
1084             BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1085                     TII.get(OpCode == X86::SETOr ?  X86::JO_4 : X86::JB_4))
1086               .addMBB(TrueMBB);
1087             FastEmitBranch(FalseMBB, DL);
1088             FuncInfo.MBB->addSuccessor(TrueMBB);
1089             return true;
1090           }
1091         }
1092       }
1093     }
1094   }
1095
1096   // Otherwise do a clumsy setcc and re-test it.
1097   unsigned OpReg = getRegForValue(BI->getCondition());
1098   if (OpReg == 0) return false;
1099
1100   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1101     .addReg(OpReg).addReg(OpReg);
1102   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JNE_4))
1103     .addMBB(TrueMBB);
1104   FastEmitBranch(FalseMBB, DL);
1105   FuncInfo.MBB->addSuccessor(TrueMBB);
1106   return true;
1107 }
1108
1109 bool X86FastISel::X86SelectShift(const Instruction *I) {
1110   unsigned CReg = 0, OpReg = 0, OpImm = 0;
1111   const TargetRegisterClass *RC = NULL;
1112   if (I->getType()->isIntegerTy(8)) {
1113     CReg = X86::CL;
1114     RC = &X86::GR8RegClass;
1115     switch (I->getOpcode()) {
1116     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
1117     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
1118     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
1119     default: return false;
1120     }
1121   } else if (I->getType()->isIntegerTy(16)) {
1122     CReg = X86::CX;
1123     RC = &X86::GR16RegClass;
1124     switch (I->getOpcode()) {
1125     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
1126     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
1127     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
1128     default: return false;
1129     }
1130   } else if (I->getType()->isIntegerTy(32)) {
1131     CReg = X86::ECX;
1132     RC = &X86::GR32RegClass;
1133     switch (I->getOpcode()) {
1134     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
1135     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
1136     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
1137     default: return false;
1138     }
1139   } else if (I->getType()->isIntegerTy(64)) {
1140     CReg = X86::RCX;
1141     RC = &X86::GR64RegClass;
1142     switch (I->getOpcode()) {
1143     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
1144     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
1145     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
1146     default: return false;
1147     }
1148   } else {
1149     return false;
1150   }
1151
1152   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1153   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1154     return false;
1155
1156   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1157   if (Op0Reg == 0) return false;
1158
1159   // Fold immediate in shl(x,3).
1160   if (const ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1161     unsigned ResultReg = createResultReg(RC);
1162     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpImm),
1163             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1164     UpdateValueMap(I, ResultReg);
1165     return true;
1166   }
1167
1168   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1169   if (Op1Reg == 0) return false;
1170   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1171           CReg).addReg(Op1Reg);
1172
1173   // The shift instruction uses X86::CL. If we defined a super-register
1174   // of X86::CL, emit a subreg KILL to precisely describe what we're doing here.
1175   if (CReg != X86::CL)
1176     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1177             TII.get(TargetOpcode::KILL), X86::CL)
1178       .addReg(CReg, RegState::Kill);
1179
1180   unsigned ResultReg = createResultReg(RC);
1181   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpReg), ResultReg)
1182     .addReg(Op0Reg);
1183   UpdateValueMap(I, ResultReg);
1184   return true;
1185 }
1186
1187 bool X86FastISel::X86SelectSelect(const Instruction *I) {
1188   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1189   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1190     return false;
1191
1192   unsigned Opc = 0;
1193   const TargetRegisterClass *RC = NULL;
1194   if (VT.getSimpleVT() == MVT::i16) {
1195     Opc = X86::CMOVE16rr;
1196     RC = &X86::GR16RegClass;
1197   } else if (VT.getSimpleVT() == MVT::i32) {
1198     Opc = X86::CMOVE32rr;
1199     RC = &X86::GR32RegClass;
1200   } else if (VT.getSimpleVT() == MVT::i64) {
1201     Opc = X86::CMOVE64rr;
1202     RC = &X86::GR64RegClass;
1203   } else {
1204     return false;
1205   }
1206
1207   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1208   if (Op0Reg == 0) return false;
1209   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1210   if (Op1Reg == 0) return false;
1211   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1212   if (Op2Reg == 0) return false;
1213
1214   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1215     .addReg(Op0Reg).addReg(Op0Reg);
1216   unsigned ResultReg = createResultReg(RC);
1217   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
1218     .addReg(Op1Reg).addReg(Op2Reg);
1219   UpdateValueMap(I, ResultReg);
1220   return true;
1221 }
1222
1223 bool X86FastISel::X86SelectFPExt(const Instruction *I) {
1224   // fpext from float to double.
1225   if (Subtarget->hasSSE2() &&
1226       I->getType()->isDoubleTy()) {
1227     const Value *V = I->getOperand(0);
1228     if (V->getType()->isFloatTy()) {
1229       unsigned OpReg = getRegForValue(V);
1230       if (OpReg == 0) return false;
1231       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1232       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1233               TII.get(X86::CVTSS2SDrr), ResultReg)
1234         .addReg(OpReg);
1235       UpdateValueMap(I, ResultReg);
1236       return true;
1237     }
1238   }
1239
1240   return false;
1241 }
1242
1243 bool X86FastISel::X86SelectFPTrunc(const Instruction *I) {
1244   if (Subtarget->hasSSE2()) {
1245     if (I->getType()->isFloatTy()) {
1246       const Value *V = I->getOperand(0);
1247       if (V->getType()->isDoubleTy()) {
1248         unsigned OpReg = getRegForValue(V);
1249         if (OpReg == 0) return false;
1250         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1251         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1252                 TII.get(X86::CVTSD2SSrr), ResultReg)
1253           .addReg(OpReg);
1254         UpdateValueMap(I, ResultReg);
1255         return true;
1256       }
1257     }
1258   }
1259
1260   return false;
1261 }
1262
1263 bool X86FastISel::X86SelectTrunc(const Instruction *I) {
1264   if (Subtarget->is64Bit())
1265     // All other cases should be handled by the tblgen generated code.
1266     return false;
1267   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1268   EVT DstVT = TLI.getValueType(I->getType());
1269
1270   // This code only handles truncation to byte right now.
1271   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1272     // All other cases should be handled by the tblgen generated code.
1273     return false;
1274   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1275     // All other cases should be handled by the tblgen generated code.
1276     return false;
1277
1278   unsigned InputReg = getRegForValue(I->getOperand(0));
1279   if (!InputReg)
1280     // Unhandled operand.  Halt "fast" selection and bail.
1281     return false;
1282
1283   // First issue a copy to GR16_ABCD or GR32_ABCD.
1284   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1285   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1286     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1287   unsigned CopyReg = createResultReg(CopyRC);
1288   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CopyOpc), CopyReg)
1289     .addReg(InputReg);
1290
1291   // Then issue an extract_subreg.
1292   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1293                                                   CopyReg, /*Kill=*/true,
1294                                                   X86::sub_8bit);
1295   if (!ResultReg)
1296     return false;
1297
1298   UpdateValueMap(I, ResultReg);
1299   return true;
1300 }
1301
1302 bool X86FastISel::X86SelectExtractValue(const Instruction *I) {
1303   const ExtractValueInst *EI = cast<ExtractValueInst>(I);
1304   const Value *Agg = EI->getAggregateOperand();
1305
1306   if (const IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1307     switch (CI->getIntrinsicID()) {
1308     default: break;
1309     case Intrinsic::sadd_with_overflow:
1310     case Intrinsic::uadd_with_overflow: {
1311       // Cheat a little. We know that the registers for "add" and "seto" are
1312       // allocated sequentially. However, we only keep track of the register
1313       // for "add" in the value map. Use extractvalue's index to get the
1314       // correct register for "seto".
1315       unsigned OpReg = getRegForValue(Agg);
1316       if (OpReg == 0)
1317         return false;
1318       UpdateValueMap(I, OpReg + *EI->idx_begin());
1319       return true;
1320     }
1321     }
1322   }
1323
1324   return false;
1325 }
1326
1327 bool X86FastISel::X86VisitIntrinsicCall(const IntrinsicInst &I) {
1328   // FIXME: Handle more intrinsics.
1329   switch (I.getIntrinsicID()) {
1330   default: return false;
1331   case Intrinsic::stackprotector: {
1332     // Emit code inline code to store the stack guard onto the stack.
1333     EVT PtrTy = TLI.getPointerTy();
1334
1335     const Value *Op1 = I.getArgOperand(0); // The guard's value.
1336     const AllocaInst *Slot = cast<AllocaInst>(I.getArgOperand(1));
1337
1338     // Grab the frame index.
1339     X86AddressMode AM;
1340     if (!X86SelectAddress(Slot, AM)) return false;
1341
1342     if (!X86FastEmitStore(PtrTy, Op1, AM)) return false;
1343
1344     return true;
1345   }
1346   case Intrinsic::objectsize: {
1347     ConstantInt *CI = dyn_cast<ConstantInt>(I.getArgOperand(1));
1348     const Type *Ty = I.getCalledFunction()->getReturnType();
1349
1350     assert(CI && "Non-constant type in Intrinsic::objectsize?");
1351
1352     EVT VT;
1353     if (!isTypeLegal(Ty, VT))
1354       return false;
1355
1356     unsigned OpC = 0;
1357     if (VT == MVT::i32)
1358       OpC = X86::MOV32ri;
1359     else if (VT == MVT::i64)
1360       OpC = X86::MOV64ri;
1361     else
1362       return false;
1363
1364     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1365     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg).
1366                                   addImm(CI->isZero() ? -1ULL : 0);
1367     UpdateValueMap(&I, ResultReg);
1368     return true;
1369   }
1370   case Intrinsic::dbg_declare: {
1371     const DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1372     X86AddressMode AM;
1373     assert(DI->getAddress() && "Null address should be checked earlier!");
1374     if (!X86SelectAddress(DI->getAddress(), AM))
1375       return false;
1376     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1377     // FIXME may need to add RegState::Debug to any registers produced,
1378     // although ESP/EBP should be the only ones at the moment.
1379     addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II), AM).
1380       addImm(0).addMetadata(DI->getVariable());
1381     return true;
1382   }
1383   case Intrinsic::trap: {
1384     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TRAP));
1385     return true;
1386   }
1387   case Intrinsic::sadd_with_overflow:
1388   case Intrinsic::uadd_with_overflow: {
1389     // Replace "add with overflow" intrinsics with an "add" instruction followed
1390     // by a seto/setc instruction. Later on, when the "extractvalue"
1391     // instructions are encountered, we use the fact that two registers were
1392     // created sequentially to get the correct registers for the "sum" and the
1393     // "overflow bit".
1394     const Function *Callee = I.getCalledFunction();
1395     const Type *RetTy =
1396       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1397
1398     EVT VT;
1399     if (!isTypeLegal(RetTy, VT))
1400       return false;
1401
1402     const Value *Op1 = I.getArgOperand(0);
1403     const Value *Op2 = I.getArgOperand(1);
1404     unsigned Reg1 = getRegForValue(Op1);
1405     unsigned Reg2 = getRegForValue(Op2);
1406
1407     if (Reg1 == 0 || Reg2 == 0)
1408       // FIXME: Handle values *not* in registers.
1409       return false;
1410
1411     unsigned OpC = 0;
1412     if (VT == MVT::i32)
1413       OpC = X86::ADD32rr;
1414     else if (VT == MVT::i64)
1415       OpC = X86::ADD64rr;
1416     else
1417       return false;
1418
1419     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1420     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg)
1421       .addReg(Reg1).addReg(Reg2);
1422     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1423
1424     // If the add with overflow is an intra-block value then we just want to
1425     // create temporaries for it like normal.  If it is a cross-block value then
1426     // UpdateValueMap will return the cross-block register used.  Since we
1427     // *really* want the value to be live in the register pair known by
1428     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1429     // the cross block case.  In the non-cross-block case, we should just make
1430     // another register for the value.
1431     if (DestReg1 != ResultReg)
1432       ResultReg = DestReg1+1;
1433     else
1434       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1435
1436     unsigned Opc = X86::SETBr;
1437     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1438       Opc = X86::SETOr;
1439     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg);
1440     return true;
1441   }
1442   }
1443 }
1444
1445 bool X86FastISel::X86SelectCall(const Instruction *I) {
1446   const CallInst *CI = cast<CallInst>(I);
1447   const Value *Callee = CI->getCalledValue();
1448
1449   // Can't handle inline asm yet.
1450   if (isa<InlineAsm>(Callee))
1451     return false;
1452
1453   // Handle intrinsic calls.
1454   if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1455     return X86VisitIntrinsicCall(*II);
1456
1457   // Handle only C and fastcc calling conventions for now.
1458   ImmutableCallSite CS(CI);
1459   CallingConv::ID CC = CS.getCallingConv();
1460   if (CC != CallingConv::C &&
1461       CC != CallingConv::Fast &&
1462       CC != CallingConv::X86_FastCall)
1463     return false;
1464
1465   // fastcc with -tailcallopt is intended to provide a guaranteed
1466   // tail call optimization. Fastisel doesn't know how to do that.
1467   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
1468     return false;
1469
1470   // Let SDISel handle vararg functions.
1471   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1472   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1473   if (FTy->isVarArg())
1474     return false;
1475
1476   // Fast-isel doesn't know about callee-pop yet.
1477   if (Subtarget->IsCalleePop(FTy->isVarArg(), CC))
1478     return false;
1479
1480   // Handle *simple* calls for now.
1481   const Type *RetTy = CS.getType();
1482   EVT RetVT;
1483   if (RetTy->isVoidTy())
1484     RetVT = MVT::isVoid;
1485   else if (!isTypeLegal(RetTy, RetVT, true))
1486     return false;
1487
1488   // Materialize callee address in a register. FIXME: GV address can be
1489   // handled with a CALLpcrel32 instead.
1490   X86AddressMode CalleeAM;
1491   if (!X86SelectCallAddress(Callee, CalleeAM))
1492     return false;
1493   unsigned CalleeOp = 0;
1494   const GlobalValue *GV = 0;
1495   if (CalleeAM.GV != 0) {
1496     GV = CalleeAM.GV;
1497   } else if (CalleeAM.Base.Reg != 0) {
1498     CalleeOp = CalleeAM.Base.Reg;
1499   } else
1500     return false;
1501
1502   // Allow calls which produce i1 results.
1503   bool AndToI1 = false;
1504   if (RetVT == MVT::i1) {
1505     RetVT = MVT::i8;
1506     AndToI1 = true;
1507   }
1508
1509   // Deal with call operands first.
1510   SmallVector<const Value *, 8> ArgVals;
1511   SmallVector<unsigned, 8> Args;
1512   SmallVector<EVT, 8> ArgVTs;
1513   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1514   Args.reserve(CS.arg_size());
1515   ArgVals.reserve(CS.arg_size());
1516   ArgVTs.reserve(CS.arg_size());
1517   ArgFlags.reserve(CS.arg_size());
1518   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1519        i != e; ++i) {
1520     unsigned Arg = getRegForValue(*i);
1521     if (Arg == 0)
1522       return false;
1523     ISD::ArgFlagsTy Flags;
1524     unsigned AttrInd = i - CS.arg_begin() + 1;
1525     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1526       Flags.setSExt();
1527     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1528       Flags.setZExt();
1529
1530     // FIXME: Only handle *easy* calls for now.
1531     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1532         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1533         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1534         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1535       return false;
1536
1537     const Type *ArgTy = (*i)->getType();
1538     EVT ArgVT;
1539     if (!isTypeLegal(ArgTy, ArgVT))
1540       return false;
1541     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1542     Flags.setOrigAlign(OriginalAlignment);
1543
1544     Args.push_back(Arg);
1545     ArgVals.push_back(*i);
1546     ArgVTs.push_back(ArgVT);
1547     ArgFlags.push_back(Flags);
1548   }
1549
1550   // Analyze operands of the call, assigning locations to each operand.
1551   SmallVector<CCValAssign, 16> ArgLocs;
1552   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1553
1554   // Allocate shadow area for Win64
1555   if (Subtarget->isTargetWin64()) {
1556     CCInfo.AllocateStack(32, 8);
1557   }
1558
1559   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1560
1561   // Get a count of how many bytes are to be pushed on the stack.
1562   unsigned NumBytes = CCInfo.getNextStackOffset();
1563
1564   // Issue CALLSEQ_START
1565   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1566   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackDown))
1567     .addImm(NumBytes);
1568
1569   // Process argument: walk the register/memloc assignments, inserting
1570   // copies / loads.
1571   SmallVector<unsigned, 4> RegArgs;
1572   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1573     CCValAssign &VA = ArgLocs[i];
1574     unsigned Arg = Args[VA.getValNo()];
1575     EVT ArgVT = ArgVTs[VA.getValNo()];
1576
1577     // Promote the value if needed.
1578     switch (VA.getLocInfo()) {
1579     default: llvm_unreachable("Unknown loc info!");
1580     case CCValAssign::Full: break;
1581     case CCValAssign::SExt: {
1582       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1583                                        Arg, ArgVT, Arg);
1584       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1585       Emitted = true;
1586       ArgVT = VA.getLocVT();
1587       break;
1588     }
1589     case CCValAssign::ZExt: {
1590       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1591                                        Arg, ArgVT, Arg);
1592       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1593       Emitted = true;
1594       ArgVT = VA.getLocVT();
1595       break;
1596     }
1597     case CCValAssign::AExt: {
1598       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1599                                        Arg, ArgVT, Arg);
1600       if (!Emitted)
1601         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1602                                     Arg, ArgVT, Arg);
1603       if (!Emitted)
1604         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1605                                     Arg, ArgVT, Arg);
1606
1607       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1608       ArgVT = VA.getLocVT();
1609       break;
1610     }
1611     case CCValAssign::BCvt: {
1612       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT().getSimpleVT(),
1613                                ISD::BIT_CONVERT, Arg, /*TODO: Kill=*/false);
1614       assert(BC != 0 && "Failed to emit a bitcast!");
1615       Arg = BC;
1616       ArgVT = VA.getLocVT();
1617       break;
1618     }
1619     }
1620
1621     if (VA.isRegLoc()) {
1622       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1623               VA.getLocReg()).addReg(Arg);
1624       RegArgs.push_back(VA.getLocReg());
1625     } else {
1626       unsigned LocMemOffset = VA.getLocMemOffset();
1627       X86AddressMode AM;
1628       AM.Base.Reg = StackPtr;
1629       AM.Disp = LocMemOffset;
1630       const Value *ArgVal = ArgVals[VA.getValNo()];
1631
1632       // If this is a really simple value, emit this with the Value* version of
1633       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1634       // can cause us to reevaluate the argument.
1635       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1636         X86FastEmitStore(ArgVT, ArgVal, AM);
1637       else
1638         X86FastEmitStore(ArgVT, Arg, AM);
1639     }
1640   }
1641
1642   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1643   // GOT pointer.
1644   if (Subtarget->isPICStyleGOT()) {
1645     unsigned Base = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1646     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1647             X86::EBX).addReg(Base);
1648   }
1649
1650   // Issue the call.
1651   MachineInstrBuilder MIB;
1652   if (CalleeOp) {
1653     // Register-indirect call.
1654     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1655     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1656       .addReg(CalleeOp);
1657
1658   } else {
1659     // Direct call.
1660     assert(GV && "Not a direct call");
1661     unsigned CallOpc =
1662       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1663
1664     // See if we need any target-specific flags on the GV operand.
1665     unsigned char OpFlags = 0;
1666
1667     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1668     // external symbols most go through the PLT in PIC mode.  If the symbol
1669     // has hidden or protected visibility, or if it is static or local, then
1670     // we don't need to use the PLT - we can directly call it.
1671     if (Subtarget->isTargetELF() &&
1672         TM.getRelocationModel() == Reloc::PIC_ &&
1673         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1674       OpFlags = X86II::MO_PLT;
1675     } else if (Subtarget->isPICStyleStubAny() &&
1676                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1677                Subtarget->getDarwinVers() < 9) {
1678       // PC-relative references to external symbols should go through $stub,
1679       // unless we're building with the leopard linker or later, which
1680       // automatically synthesizes these stubs.
1681       OpFlags = X86II::MO_DARWIN_STUB;
1682     }
1683
1684
1685     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1686       .addGlobalAddress(GV, 0, OpFlags);
1687   }
1688
1689   // Add an implicit use GOT pointer in EBX.
1690   if (Subtarget->isPICStyleGOT())
1691     MIB.addReg(X86::EBX);
1692
1693   // Add implicit physical register uses to the call.
1694   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1695     MIB.addReg(RegArgs[i]);
1696
1697   // Issue CALLSEQ_END
1698   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1699   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackUp))
1700     .addImm(NumBytes).addImm(0);
1701
1702   // Now handle call return value (if any).
1703   SmallVector<unsigned, 4> UsedRegs;
1704   if (RetVT.getSimpleVT().SimpleTy != MVT::isVoid) {
1705     SmallVector<CCValAssign, 16> RVLocs;
1706     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1707     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1708
1709     // Copy all of the result registers out of their specified physreg.
1710     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1711     EVT CopyVT = RVLocs[0].getValVT();
1712     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1713
1714     // If this is a call to a function that returns an fp value on the x87 fp
1715     // stack, but where we prefer to use the value in xmm registers, copy it
1716     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1717     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1718          RVLocs[0].getLocReg() == X86::ST1) &&
1719         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1720       CopyVT = MVT::f80;
1721       DstRC = X86::RFP80RegisterClass;
1722     }
1723
1724     unsigned ResultReg = createResultReg(DstRC);
1725     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1726             ResultReg).addReg(RVLocs[0].getLocReg());
1727     UsedRegs.push_back(RVLocs[0].getLocReg());
1728
1729     if (CopyVT != RVLocs[0].getValVT()) {
1730       // Round the F80 the right size, which also moves to the appropriate xmm
1731       // register. This is accomplished by storing the F80 value in memory and
1732       // then loading it back. Ewww...
1733       EVT ResVT = RVLocs[0].getValVT();
1734       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1735       unsigned MemSize = ResVT.getSizeInBits()/8;
1736       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1737       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1738                                 TII.get(Opc)), FI)
1739         .addReg(ResultReg);
1740       DstRC = ResVT == MVT::f32
1741         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1742       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1743       ResultReg = createResultReg(DstRC);
1744       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1745                                 TII.get(Opc), ResultReg), FI);
1746     }
1747
1748     if (AndToI1) {
1749       // Mask out all but lowest bit for some call which produces an i1.
1750       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1751       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1752               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1753       ResultReg = AndResult;
1754     }
1755
1756     UpdateValueMap(I, ResultReg);
1757   }
1758
1759   // Set all unused physreg defs as dead.
1760   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1761
1762   return true;
1763 }
1764
1765
1766 bool
1767 X86FastISel::TargetSelectInstruction(const Instruction *I)  {
1768   switch (I->getOpcode()) {
1769   default: break;
1770   case Instruction::Load:
1771     return X86SelectLoad(I);
1772   case Instruction::Store:
1773     return X86SelectStore(I);
1774   case Instruction::Ret:
1775     return X86SelectRet(I);
1776   case Instruction::ICmp:
1777   case Instruction::FCmp:
1778     return X86SelectCmp(I);
1779   case Instruction::ZExt:
1780     return X86SelectZExt(I);
1781   case Instruction::Br:
1782     return X86SelectBranch(I);
1783   case Instruction::Call:
1784     return X86SelectCall(I);
1785   case Instruction::LShr:
1786   case Instruction::AShr:
1787   case Instruction::Shl:
1788     return X86SelectShift(I);
1789   case Instruction::Select:
1790     return X86SelectSelect(I);
1791   case Instruction::Trunc:
1792     return X86SelectTrunc(I);
1793   case Instruction::FPExt:
1794     return X86SelectFPExt(I);
1795   case Instruction::FPTrunc:
1796     return X86SelectFPTrunc(I);
1797   case Instruction::ExtractValue:
1798     return X86SelectExtractValue(I);
1799   case Instruction::IntToPtr: // Deliberate fall-through.
1800   case Instruction::PtrToInt: {
1801     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1802     EVT DstVT = TLI.getValueType(I->getType());
1803     if (DstVT.bitsGT(SrcVT))
1804       return X86SelectZExt(I);
1805     if (DstVT.bitsLT(SrcVT))
1806       return X86SelectTrunc(I);
1807     unsigned Reg = getRegForValue(I->getOperand(0));
1808     if (Reg == 0) return false;
1809     UpdateValueMap(I, Reg);
1810     return true;
1811   }
1812   }
1813
1814   return false;
1815 }
1816
1817 unsigned X86FastISel::TargetMaterializeConstant(const Constant *C) {
1818   EVT VT;
1819   if (!isTypeLegal(C->getType(), VT))
1820     return false;
1821
1822   // Get opcode and regclass of the output for the given load instruction.
1823   unsigned Opc = 0;
1824   const TargetRegisterClass *RC = NULL;
1825   switch (VT.getSimpleVT().SimpleTy) {
1826   default: return false;
1827   case MVT::i8:
1828     Opc = X86::MOV8rm;
1829     RC  = X86::GR8RegisterClass;
1830     break;
1831   case MVT::i16:
1832     Opc = X86::MOV16rm;
1833     RC  = X86::GR16RegisterClass;
1834     break;
1835   case MVT::i32:
1836     Opc = X86::MOV32rm;
1837     RC  = X86::GR32RegisterClass;
1838     break;
1839   case MVT::i64:
1840     // Must be in x86-64 mode.
1841     Opc = X86::MOV64rm;
1842     RC  = X86::GR64RegisterClass;
1843     break;
1844   case MVT::f32:
1845     if (Subtarget->hasSSE1()) {
1846       Opc = X86::MOVSSrm;
1847       RC  = X86::FR32RegisterClass;
1848     } else {
1849       Opc = X86::LD_Fp32m;
1850       RC  = X86::RFP32RegisterClass;
1851     }
1852     break;
1853   case MVT::f64:
1854     if (Subtarget->hasSSE2()) {
1855       Opc = X86::MOVSDrm;
1856       RC  = X86::FR64RegisterClass;
1857     } else {
1858       Opc = X86::LD_Fp64m;
1859       RC  = X86::RFP64RegisterClass;
1860     }
1861     break;
1862   case MVT::f80:
1863     // No f80 support yet.
1864     return false;
1865   }
1866
1867   // Materialize addresses with LEA instructions.
1868   if (isa<GlobalValue>(C)) {
1869     X86AddressMode AM;
1870     if (X86SelectAddress(C, AM)) {
1871       if (TLI.getPointerTy() == MVT::i32)
1872         Opc = X86::LEA32r;
1873       else
1874         Opc = X86::LEA64r;
1875       unsigned ResultReg = createResultReg(RC);
1876       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1877                              TII.get(Opc), ResultReg), AM);
1878       return ResultReg;
1879     }
1880     return 0;
1881   }
1882
1883   // MachineConstantPool wants an explicit alignment.
1884   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1885   if (Align == 0) {
1886     // Alignment of vector types.  FIXME!
1887     Align = TD.getTypeAllocSize(C->getType());
1888   }
1889
1890   // x86-32 PIC requires a PIC base register for constant pools.
1891   unsigned PICBase = 0;
1892   unsigned char OpFlag = 0;
1893   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1894     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1895     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1896   } else if (Subtarget->isPICStyleGOT()) {
1897     OpFlag = X86II::MO_GOTOFF;
1898     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1899   } else if (Subtarget->isPICStyleRIPRel() &&
1900              TM.getCodeModel() == CodeModel::Small) {
1901     PICBase = X86::RIP;
1902   }
1903
1904   // Create the load from the constant pool.
1905   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1906   unsigned ResultReg = createResultReg(RC);
1907   addConstantPoolReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1908                                    TII.get(Opc), ResultReg),
1909                            MCPOffset, PICBase, OpFlag);
1910
1911   return ResultReg;
1912 }
1913
1914 unsigned X86FastISel::TargetMaterializeAlloca(const AllocaInst *C) {
1915   // Fail on dynamic allocas. At this point, getRegForValue has already
1916   // checked its CSE maps, so if we're here trying to handle a dynamic
1917   // alloca, we're not going to succeed. X86SelectAddress has a
1918   // check for dynamic allocas, because it's called directly from
1919   // various places, but TargetMaterializeAlloca also needs a check
1920   // in order to avoid recursion between getRegForValue,
1921   // X86SelectAddrss, and TargetMaterializeAlloca.
1922   if (!FuncInfo.StaticAllocaMap.count(C))
1923     return 0;
1924
1925   X86AddressMode AM;
1926   if (!X86SelectAddress(C, AM))
1927     return 0;
1928   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1929   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1930   unsigned ResultReg = createResultReg(RC);
1931   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1932                          TII.get(Opc), ResultReg), AM);
1933   return ResultReg;
1934 }
1935
1936 namespace llvm {
1937   llvm::FastISel *X86::createFastISel(FunctionLoweringInfo &funcInfo) {
1938     return new X86FastISel(funcInfo);
1939   }
1940 }