lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/GetElementPtrTypeIterator.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 namespace {
  38
  39 class X86FastISel : public FastISel {
  40   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  41   /// make the right decision when generating code for different targets.
  42   const X86Subtarget *Subtarget;
  43
  44   /// StackPtr - Register used as the stack pointer.
  45   ///
  46   unsigned StackPtr;
  47
  48   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  49   /// floating point ops.
  50   /// When SSE is available, use it for f32 operations.
  51   /// When SSE2 is available, use it for f64 operations.
  52   bool X86ScalarSSEf64;
  53   bool X86ScalarSSEf32;
  54
  55 public:
  56   explicit X86FastISel(MachineFunction &mf,
  57                        MachineModuleInfo *mmi,
  58                        DwarfWriter *dw,
  59                        DenseMap<const Value *, unsigned> &vm,
  60                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  61                        DenseMap<const AllocaInst *, int> &am
  62 #ifndef NDEBUG
  63                        , SmallSet<Instruction*, 8> &cil
  64 #endif
  65                        )
  66     : FastISel(mf, mmi, dw, vm, bm, am
  67 #ifndef NDEBUG
  68                , cil
  69 #endif
  70                ) {
  71     Subtarget = &TM.getSubtarget<X86Subtarget>();
  72     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  73     X86ScalarSSEf64 = Subtarget->hasSSE2();
  74     X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   }
  76
  77   virtual bool TargetSelectInstruction(Instruction *I);
  78
  79 #include "X86GenFastISel.inc"
  80
  81 private:
  82   bool X86FastEmitCompare(Value *LHS, Value *RHS, EVT VT);
  83
  84   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  85
  86   bool X86FastEmitStore(EVT VT, Value *Val,
  87                         const X86AddressMode &AM);
  88   bool X86FastEmitStore(EVT VT, unsigned Val,
  89                         const X86AddressMode &AM);
  90
  91   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  92                          unsigned &ResultReg);
  93
  94   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  95   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  96
  97   bool X86SelectLoad(Instruction *I);
  98
  99   bool X86SelectStore(Instruction *I);
 100
 101   bool X86SelectCmp(Instruction *I);
 102
 103   bool X86SelectZExt(Instruction *I);
 104
 105   bool X86SelectBranch(Instruction *I);
 106
 107   bool X86SelectShift(Instruction *I);
 108
 109   bool X86SelectSelect(Instruction *I);
 110
 111   bool X86SelectTrunc(Instruction *I);
 112
 113   bool X86SelectFPExt(Instruction *I);
 114   bool X86SelectFPTrunc(Instruction *I);
 115
 116   bool X86SelectExtractValue(Instruction *I);
 117
 118   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 119   bool X86SelectCall(Instruction *I);
 120
 121   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool isTailCall = false);
 122
 123   const X86InstrInfo *getInstrInfo() const {
 124     return getTargetMachine()->getInstrInfo();
 125   }
 126   const X86TargetMachine *getTargetMachine() const {
 127     return static_cast<const X86TargetMachine *>(&TM);
 128   }
 129
 130   unsigned TargetMaterializeConstant(Constant *C);
 131
 132   unsigned TargetMaterializeAlloca(AllocaInst *C);
 133
 134   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 135   /// computed in an SSE register, not on the X87 floating point stack.
 136   bool isScalarFPTypeInSSEReg(EVT VT) const {
 137     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 138       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 139   }
 140
 141   bool isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1 = false);
 142 };
 143
 144 } // end anonymous namespace.
 145
 146 bool X86FastISel::isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1) {
 147   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 148   if (VT == MVT::Other || !VT.isSimple())
 149     // Unhandled type. Halt "fast" selection and bail.
 150     return false;
 151
 152   // For now, require SSE/SSE2 for performing floating-point operations,
 153   // since x87 requires additional work.
 154   if (VT == MVT::f64 && !X86ScalarSSEf64)
 155      return false;
 156   if (VT == MVT::f32 && !X86ScalarSSEf32)
 157      return false;
 158   // Similarly, no f80 support yet.
 159   if (VT == MVT::f80)
 160     return false;
 161   // We only handle legal types. For example, on x86-32 the instruction
 162   // selector contains all of the 64-bit instructions from x86-64,
 163   // under the assumption that i64 won't be used if the target doesn't
 164   // support it.
 165   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 166 }
 167
 168 #include "X86GenCallingConv.inc"
 169
 170 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 171 /// convention.
 172 CCAssignFn *X86FastISel::CCAssignFnForCall(CallingConv::ID CC,
 173                                            bool isTaillCall) {
 174   if (Subtarget->is64Bit()) {
 175     if (Subtarget->isTargetWin64())
 176       return CC_X86_Win64_C;
 177     else
 178       return CC_X86_64_C;
 179   }
 180
 181   if (CC == CallingConv::X86_FastCall)
 182     return CC_X86_32_FastCall;
 183   else if (CC == CallingConv::Fast)
 184     return CC_X86_32_FastCC;
 185   else
 186     return CC_X86_32_C;
 187 }
 188
 189 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 190 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 191 /// Return true and the result register by reference if it is possible.
 192 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 193                                   unsigned &ResultReg) {
 194   // Get opcode and regclass of the output for the given load instruction.
 195   unsigned Opc = 0;
 196   const TargetRegisterClass *RC = NULL;
 197   switch (VT.getSimpleVT().SimpleTy) {
 198   default: return false;
 199   case MVT::i1:
 200   case MVT::i8:
 201     Opc = X86::MOV8rm;
 202     RC  = X86::GR8RegisterClass;
 203     break;
 204   case MVT::i16:
 205     Opc = X86::MOV16rm;
 206     RC  = X86::GR16RegisterClass;
 207     break;
 208   case MVT::i32:
 209     Opc = X86::MOV32rm;
 210     RC  = X86::GR32RegisterClass;
 211     break;
 212   case MVT::i64:
 213     // Must be in x86-64 mode.
 214     Opc = X86::MOV64rm;
 215     RC  = X86::GR64RegisterClass;
 216     break;
 217   case MVT::f32:
 218     if (Subtarget->hasSSE1()) {
 219       Opc = X86::MOVSSrm;
 220       RC  = X86::FR32RegisterClass;
 221     } else {
 222       Opc = X86::LD_Fp32m;
 223       RC  = X86::RFP32RegisterClass;
 224     }
 225     break;
 226   case MVT::f64:
 227     if (Subtarget->hasSSE2()) {
 228       Opc = X86::MOVSDrm;
 229       RC  = X86::FR64RegisterClass;
 230     } else {
 231       Opc = X86::LD_Fp64m;
 232       RC  = X86::RFP64RegisterClass;
 233     }
 234     break;
 235   case MVT::f80:
 236     // No f80 support yet.
 237     return false;
 238   }
 239
 240   ResultReg = createResultReg(RC);
 241   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 242   return true;
 243 }
 244
 245 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 246 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 247 /// and a displacement offset, or a GlobalAddress,
 248 /// i.e. V. Return true if it is possible.
 249 bool
 250 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val,
 251                               const X86AddressMode &AM) {
 252   // Get opcode and regclass of the output for the given store instruction.
 253   unsigned Opc = 0;
 254   switch (VT.getSimpleVT().SimpleTy) {
 255   case MVT::f80: // No f80 support yet.
 256   default: return false;
 257   case MVT::i1: {
 258     // Mask out all but lowest bit.
 259     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 260     BuildMI(MBB, DL,
 261             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 262     Val = AndResult;
 263   }
 264   // FALLTHROUGH, handling i1 as i8.
 265   case MVT::i8:  Opc = X86::MOV8mr;  break;
 266   case MVT::i16: Opc = X86::MOV16mr; break;
 267   case MVT::i32: Opc = X86::MOV32mr; break;
 268   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 269   case MVT::f32:
 270     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 271     break;
 272   case MVT::f64:
 273     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 274     break;
 275   }
 276
 277   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 278   return true;
 279 }
 280
 281 bool X86FastISel::X86FastEmitStore(EVT VT, Value *Val,
 282                                    const X86AddressMode &AM) {
 283   // Handle 'null' like i32/i64 0.
 284   if (isa<ConstantPointerNull>(Val))
 285     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 286
 287   // If this is a store of a simple constant, fold the constant into the store.
 288   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 289     unsigned Opc = 0;
 290     bool Signed = true;
 291     switch (VT.getSimpleVT().SimpleTy) {
 292     default: break;
 293     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 294     case MVT::i8:  Opc = X86::MOV8mi;  break;
 295     case MVT::i16: Opc = X86::MOV16mi; break;
 296     case MVT::i32: Opc = X86::MOV32mi; break;
 297     case MVT::i64:
 298       // Must be a 32-bit sign extended value.
 299       if ((int)CI->getSExtValue() == CI->getSExtValue())
 300         Opc = X86::MOV64mi32;
 301       break;
 302     }
 303
 304     if (Opc) {
 305       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 306                              .addImm(Signed ? CI->getSExtValue() :
 307                                               CI->getZExtValue());
 308       return true;
 309     }
 310   }
 311
 312   unsigned ValReg = getRegForValue(Val);
 313   if (ValReg == 0)
 314     return false;
 315
 316   return X86FastEmitStore(VT, ValReg, AM);
 317 }
 318
 319 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 320 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 321 /// ISD::SIGN_EXTEND).
 322 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 323                                     unsigned Src, EVT SrcVT,
 324                                     unsigned &ResultReg) {
 325   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 326
 327   if (RR != 0) {
 328     ResultReg = RR;
 329     return true;
 330   } else
 331     return false;
 332 }
 333
 334 /// X86SelectAddress - Attempt to fill in an address from the given value.
 335 ///
 336 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 337   User *U = NULL;
 338   unsigned Opcode = Instruction::UserOp1;
 339   if (Instruction *I = dyn_cast<Instruction>(V)) {
 340     Opcode = I->getOpcode();
 341     U = I;
 342   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 343     Opcode = C->getOpcode();
 344     U = C;
 345   }
 346
 347   switch (Opcode) {
 348   default: break;
 349   case Instruction::BitCast:
 350     // Look past bitcasts.
 351     return X86SelectAddress(U->getOperand(0), AM);
 352
 353   case Instruction::IntToPtr:
 354     // Look past no-op inttoptrs.
 355     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 356       return X86SelectAddress(U->getOperand(0), AM);
 357     break;
 358
 359   case Instruction::PtrToInt:
 360     // Look past no-op ptrtoints.
 361     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 362       return X86SelectAddress(U->getOperand(0), AM);
 363     break;
 364
 365   case Instruction::Alloca: {
 366     // Do static allocas.
 367     const AllocaInst *A = cast<AllocaInst>(V);
 368     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 369     if (SI != StaticAllocaMap.end()) {
 370       AM.BaseType = X86AddressMode::FrameIndexBase;
 371       AM.Base.FrameIndex = SI->second;
 372       return true;
 373     }
 374     break;
 375   }
 376
 377   case Instruction::Add: {
 378     // Adds of constants are common and easy enough.
 379     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 380       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 381       // They have to fit in the 32-bit signed displacement field though.
 382       if (isInt32(Disp)) {
 383         AM.Disp = (uint32_t)Disp;
 384         return X86SelectAddress(U->getOperand(0), AM);
 385       }
 386     }
 387     break;
 388   }
 389
 390   case Instruction::GetElementPtr: {
 391     // Pattern-match simple GEPs.
 392     uint64_t Disp = (int32_t)AM.Disp;
 393     unsigned IndexReg = AM.IndexReg;
 394     unsigned Scale = AM.Scale;
 395     gep_type_iterator GTI = gep_type_begin(U);
 396     // Iterate through the indices, folding what we can. Constants can be
 397     // folded, and one dynamic index can be handled, if the scale is supported.
 398     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 399          i != e; ++i, ++GTI) {
 400       Value *Op = *i;
 401       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 402         const StructLayout *SL = TD.getStructLayout(STy);
 403         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 404         Disp += SL->getElementOffset(Idx);
 405       } else {
 406         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 407         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 408           // Constant-offset addressing.
 409           Disp += CI->getSExtValue() * S;
 410         } else if (IndexReg == 0 &&
 411                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 412                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 413           // Scaled-index addressing.
 414           Scale = S;
 415           IndexReg = getRegForGEPIndex(Op);
 416           if (IndexReg == 0)
 417             return false;
 418         } else
 419           // Unsupported.
 420           goto unsupported_gep;
 421       }
 422     }
 423     // Check for displacement overflow.
 424     if (!isInt32(Disp))
 425       break;
 426     // Ok, the GEP indices were covered by constant-offset and scaled-index
 427     // addressing. Update the address state and move on to examining the base.
 428     AM.IndexReg = IndexReg;
 429     AM.Scale = Scale;
 430     AM.Disp = (uint32_t)Disp;
 431     return X86SelectAddress(U->getOperand(0), AM);
 432   unsupported_gep:
 433     // Ok, the GEP indices weren't all covered.
 434     break;
 435   }
 436   }
 437
 438   // Handle constant address.
 439   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 440     // Can't handle alternate code models yet.
 441     if (TM.getCodeModel() != CodeModel::Small)
 442       return false;
 443
 444     // RIP-relative addresses can't have additional register operands.
 445     if (Subtarget->isPICStyleRIPRel() &&
 446         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 447       return false;
 448
 449     // Can't handle TLS yet.
 450     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 451       if (GVar->isThreadLocal())
 452         return false;
 453
 454     // Okay, we've committed to selecting this global. Set up the basic address.
 455     AM.GV = GV;
 456
 457     // Allow the subtarget to classify the global.
 458     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 459
 460     // If this reference is relative to the pic base, set it now.
 461     if (isGlobalRelativeToPICBase(GVFlags)) {
 462       // FIXME: How do we know Base.Reg is free??
 463       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 464     }
 465
 466     // Unless the ABI requires an extra load, return a direct reference to
 467     // the global.
 468     if (!isGlobalStubReference(GVFlags)) {
 469       if (Subtarget->isPICStyleRIPRel()) {
 470         // Use rip-relative addressing if we can.  Above we verified that the
 471         // base and index registers are unused.
 472         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 473         AM.Base.Reg = X86::RIP;
 474       }
 475       AM.GVOpFlags = GVFlags;
 476       return true;
 477     }
 478
 479     // Ok, we need to do a load from a stub.  If we've already loaded from this
 480     // stub, reuse the loaded pointer, otherwise emit the load now.
 481     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 482     unsigned LoadReg;
 483     if (I != LocalValueMap.end() && I->second != 0) {
 484       LoadReg = I->second;
 485     } else {
 486       // Issue load from stub.
 487       unsigned Opc = 0;
 488       const TargetRegisterClass *RC = NULL;
 489       X86AddressMode StubAM;
 490       StubAM.Base.Reg = AM.Base.Reg;
 491       StubAM.GV = GV;
 492       StubAM.GVOpFlags = GVFlags;
 493
 494       if (TLI.getPointerTy() == MVT::i64) {
 495         Opc = X86::MOV64rm;
 496         RC  = X86::GR64RegisterClass;
 497
 498         if (Subtarget->isPICStyleRIPRel())
 499           StubAM.Base.Reg = X86::RIP;
 500       } else {
 501         Opc = X86::MOV32rm;
 502         RC  = X86::GR32RegisterClass;
 503       }
 504
 505       LoadReg = createResultReg(RC);
 506       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 507
 508       // Prevent loading GV stub multiple times in same MBB.
 509       LocalValueMap[V] = LoadReg;
 510     }
 511
 512     // Now construct the final address. Note that the Disp, Scale,
 513     // and Index values may already be set here.
 514     AM.Base.Reg = LoadReg;
 515     AM.GV = 0;
 516     return true;
 517   }
 518
 519   // If all else fails, try to materialize the value in a register.
 520   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 521     if (AM.Base.Reg == 0) {
 522       AM.Base.Reg = getRegForValue(V);
 523       return AM.Base.Reg != 0;
 524     }
 525     if (AM.IndexReg == 0) {
 526       assert(AM.Scale == 1 && "Scale with no index!");
 527       AM.IndexReg = getRegForValue(V);
 528       return AM.IndexReg != 0;
 529     }
 530   }
 531
 532   return false;
 533 }
 534
 535 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 536 ///
 537 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 538   User *U = NULL;
 539   unsigned Opcode = Instruction::UserOp1;
 540   if (Instruction *I = dyn_cast<Instruction>(V)) {
 541     Opcode = I->getOpcode();
 542     U = I;
 543   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 544     Opcode = C->getOpcode();
 545     U = C;
 546   }
 547
 548   switch (Opcode) {
 549   default: break;
 550   case Instruction::BitCast:
 551     // Look past bitcasts.
 552     return X86SelectCallAddress(U->getOperand(0), AM);
 553
 554   case Instruction::IntToPtr:
 555     // Look past no-op inttoptrs.
 556     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 557       return X86SelectCallAddress(U->getOperand(0), AM);
 558     break;
 559
 560   case Instruction::PtrToInt:
 561     // Look past no-op ptrtoints.
 562     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 563       return X86SelectCallAddress(U->getOperand(0), AM);
 564     break;
 565   }
 566
 567   // Handle constant address.
 568   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 569     // Can't handle alternate code models yet.
 570     if (TM.getCodeModel() != CodeModel::Small)
 571       return false;
 572
 573     // RIP-relative addresses can't have additional register operands.
 574     if (Subtarget->isPICStyleRIPRel() &&
 575         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 576       return false;
 577
 578     // Can't handle TLS or DLLImport.
 579     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 580       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 581         return false;
 582
 583     // Okay, we've committed to selecting this global. Set up the basic address.
 584     AM.GV = GV;
 585
 586     // No ABI requires an extra load for anything other than DLLImport, which
 587     // we rejected above. Return a direct reference to the global.
 588     if (Subtarget->isPICStyleRIPRel()) {
 589       // Use rip-relative addressing if we can.  Above we verified that the
 590       // base and index registers are unused.
 591       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 592       AM.Base.Reg = X86::RIP;
 593     } else if (Subtarget->isPICStyleStubPIC()) {
 594       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 595     } else if (Subtarget->isPICStyleGOT()) {
 596       AM.GVOpFlags = X86II::MO_GOTOFF;
 597     }
 598
 599     return true;
 600   }
 601
 602   // If all else fails, try to materialize the value in a register.
 603   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 604     if (AM.Base.Reg == 0) {
 605       AM.Base.Reg = getRegForValue(V);
 606       return AM.Base.Reg != 0;
 607     }
 608     if (AM.IndexReg == 0) {
 609       assert(AM.Scale == 1 && "Scale with no index!");
 610       AM.IndexReg = getRegForValue(V);
 611       return AM.IndexReg != 0;
 612     }
 613   }
 614
 615   return false;
 616 }
 617
 618
 619 /// X86SelectStore - Select and emit code to implement store instructions.
 620 bool X86FastISel::X86SelectStore(Instruction* I) {
 621   EVT VT;
 622   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 623     return false;
 624
 625   X86AddressMode AM;
 626   if (!X86SelectAddress(I->getOperand(1), AM))
 627     return false;
 628
 629   return X86FastEmitStore(VT, I->getOperand(0), AM);
 630 }
 631
 632 /// X86SelectLoad - Select and emit code to implement load instructions.
 633 ///
 634 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 635   EVT VT;
 636   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 637     return false;
 638
 639   X86AddressMode AM;
 640   if (!X86SelectAddress(I->getOperand(0), AM))
 641     return false;
 642
 643   unsigned ResultReg = 0;
 644   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 645     UpdateValueMap(I, ResultReg);
 646     return true;
 647   }
 648   return false;
 649 }
 650
 651 static unsigned X86ChooseCmpOpcode(EVT VT) {
 652   switch (VT.getSimpleVT().SimpleTy) {
 653   default:       return 0;
 654   case MVT::i8:  return X86::CMP8rr;
 655   case MVT::i16: return X86::CMP16rr;
 656   case MVT::i32: return X86::CMP32rr;
 657   case MVT::i64: return X86::CMP64rr;
 658   case MVT::f32: return X86::UCOMISSrr;
 659   case MVT::f64: return X86::UCOMISDrr;
 660   }
 661 }
 662
 663 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 664 /// of the comparison, return an opcode that works for the compare (e.g.
 665 /// CMP32ri) otherwise return 0.
 666 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, ConstantInt *RHSC) {
 667   switch (VT.getSimpleVT().SimpleTy) {
 668   // Otherwise, we can't fold the immediate into this comparison.
 669   default: return 0;
 670   case MVT::i8: return X86::CMP8ri;
 671   case MVT::i16: return X86::CMP16ri;
 672   case MVT::i32: return X86::CMP32ri;
 673   case MVT::i64:
 674     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 675     // field.
 676     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 677       return X86::CMP64ri32;
 678     return 0;
 679   }
 680 }
 681
 682 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, EVT VT) {
 683   unsigned Op0Reg = getRegForValue(Op0);
 684   if (Op0Reg == 0) return false;
 685
 686   // Handle 'null' like i32/i64 0.
 687   if (isa<ConstantPointerNull>(Op1))
 688     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 689
 690   // We have two options: compare with register or immediate.  If the RHS of
 691   // the compare is an immediate that we can fold into this compare, use
 692   // CMPri, otherwise use CMPrr.
 693   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 694     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 695       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 696                                           .addImm(Op1C->getSExtValue());
 697       return true;
 698     }
 699   }
 700
 701   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 702   if (CompareOpc == 0) return false;
 703
 704   unsigned Op1Reg = getRegForValue(Op1);
 705   if (Op1Reg == 0) return false;
 706   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 707
 708   return true;
 709 }
 710
 711 bool X86FastISel::X86SelectCmp(Instruction *I) {
 712   CmpInst *CI = cast<CmpInst>(I);
 713
 714   EVT VT;
 715   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 716     return false;
 717
 718   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 719   unsigned SetCCOpc;
 720   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 721   switch (CI->getPredicate()) {
 722   case CmpInst::FCMP_OEQ: {
 723     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 724       return false;
 725
 726     unsigned EReg = createResultReg(&X86::GR8RegClass);
 727     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 728     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 729     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 730     BuildMI(MBB, DL,
 731             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 732     UpdateValueMap(I, ResultReg);
 733     return true;
 734   }
 735   case CmpInst::FCMP_UNE: {
 736     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 737       return false;
 738
 739     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 740     unsigned PReg = createResultReg(&X86::GR8RegClass);
 741     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 742     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 743     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 744     UpdateValueMap(I, ResultReg);
 745     return true;
 746   }
 747   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 748   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 749   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 750   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 751   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 752   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 753   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 754   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 755   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 756   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 757   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 758   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 759
 760   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 761   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 762   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 763   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 764   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 765   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 766   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 767   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 768   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 769   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 770   default:
 771     return false;
 772   }
 773
 774   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 775   if (SwapArgs)
 776     std::swap(Op0, Op1);
 777
 778   // Emit a compare of Op0/Op1.
 779   if (!X86FastEmitCompare(Op0, Op1, VT))
 780     return false;
 781
 782   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 783   UpdateValueMap(I, ResultReg);
 784   return true;
 785 }
 786
 787 bool X86FastISel::X86SelectZExt(Instruction *I) {
 788   // Handle zero-extension from i1 to i8, which is common.
 789   if (I->getType()->isInteger(8) &&
 790       I->getOperand(0)->getType()->isInteger(1)) {
 791     unsigned ResultReg = getRegForValue(I->getOperand(0));
 792     if (ResultReg == 0) return false;
 793     // Set the high bits to zero.
 794     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 795     if (ResultReg == 0) return false;
 796     UpdateValueMap(I, ResultReg);
 797     return true;
 798   }
 799
 800   return false;
 801 }
 802
 803
 804 bool X86FastISel::X86SelectBranch(Instruction *I) {
 805   // Unconditional branches are selected by tablegen-generated code.
 806   // Handle a conditional branch.
 807   BranchInst *BI = cast<BranchInst>(I);
 808   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 809   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 810
 811   // Fold the common case of a conditional branch with a comparison.
 812   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 813     if (CI->hasOneUse()) {
 814       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 815
 816       // Try to take advantage of fallthrough opportunities.
 817       CmpInst::Predicate Predicate = CI->getPredicate();
 818       if (MBB->isLayoutSuccessor(TrueMBB)) {
 819         std::swap(TrueMBB, FalseMBB);
 820         Predicate = CmpInst::getInversePredicate(Predicate);
 821       }
 822
 823       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 824       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 825
 826       switch (Predicate) {
 827       case CmpInst::FCMP_OEQ:
 828         std::swap(TrueMBB, FalseMBB);
 829         Predicate = CmpInst::FCMP_UNE;
 830         // FALL THROUGH
 831       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 832       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 833       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 834       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 835       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 836       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 837       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 838       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 839       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 840       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 841       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 842       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 843       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 844
 845       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 846       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 847       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 848       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 849       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 850       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 851       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 852       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 853       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 854       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 855       default:
 856         return false;
 857       }
 858
 859       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 860       if (SwapArgs)
 861         std::swap(Op0, Op1);
 862
 863       // Emit a compare of the LHS and RHS, setting the flags.
 864       if (!X86FastEmitCompare(Op0, Op1, VT))
 865         return false;
 866
 867       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 868
 869       if (Predicate == CmpInst::FCMP_UNE) {
 870         // X86 requires a second branch to handle UNE (and OEQ,
 871         // which is mapped to UNE above).
 872         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 873       }
 874
 875       FastEmitBranch(FalseMBB);
 876       MBB->addSuccessor(TrueMBB);
 877       return true;
 878     }
 879   } else if (ExtractValueInst *EI =
 880              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 881     // Check to see if the branch instruction is from an "arithmetic with
 882     // overflow" intrinsic. The main way these intrinsics are used is:
 883     //
 884     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 885     //   %sum = extractvalue { i32, i1 } %t, 0
 886     //   %obit = extractvalue { i32, i1 } %t, 1
 887     //   br i1 %obit, label %overflow, label %normal
 888     //
 889     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 890     // reaching the branch. Therefore, we search backwards through the MBB
 891     // looking for the SETO/SETB instruction. If an instruction modifies the
 892     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 893     // convert the branch into a JO/JB instruction.
 894     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 895       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 896           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 897         const MachineInstr *SetMI = 0;
 898         unsigned Reg = lookUpRegForValue(EI);
 899
 900         for (MachineBasicBlock::const_reverse_iterator
 901                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 902           const MachineInstr &MI = *RI;
 903
 904           if (MI.modifiesRegister(Reg)) {
 905             unsigned Src, Dst, SrcSR, DstSR;
 906
 907             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 908               Reg = Src;
 909               continue;
 910             }
 911
 912             SetMI = &MI;
 913             break;
 914           }
 915
 916           const TargetInstrDesc &TID = MI.getDesc();
 917           if (TID.hasUnmodeledSideEffects() ||
 918               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 919             break;
 920         }
 921
 922         if (SetMI) {
 923           unsigned OpCode = SetMI->getOpcode();
 924
 925           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 926             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 927               .addMBB(TrueMBB);
 928             FastEmitBranch(FalseMBB);
 929             MBB->addSuccessor(TrueMBB);
 930             return true;
 931           }
 932         }
 933       }
 934     }
 935   }
 936
 937   // Otherwise do a clumsy setcc and re-test it.
 938   unsigned OpReg = getRegForValue(BI->getCondition());
 939   if (OpReg == 0) return false;
 940
 941   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 942   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 943   FastEmitBranch(FalseMBB);
 944   MBB->addSuccessor(TrueMBB);
 945   return true;
 946 }
 947
 948 bool X86FastISel::X86SelectShift(Instruction *I) {
 949   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 950   const TargetRegisterClass *RC = NULL;
 951   if (I->getType()->isInteger(8)) {
 952     CReg = X86::CL;
 953     RC = &X86::GR8RegClass;
 954     switch (I->getOpcode()) {
 955     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 956     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 957     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 958     default: return false;
 959     }
 960   } else if (I->getType()->isInteger(16)) {
 961     CReg = X86::CX;
 962     RC = &X86::GR16RegClass;
 963     switch (I->getOpcode()) {
 964     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 965     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 966     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 967     default: return false;
 968     }
 969   } else if (I->getType()->isInteger(32)) {
 970     CReg = X86::ECX;
 971     RC = &X86::GR32RegClass;
 972     switch (I->getOpcode()) {
 973     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 974     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 975     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 976     default: return false;
 977     }
 978   } else if (I->getType()->isInteger(64)) {
 979     CReg = X86::RCX;
 980     RC = &X86::GR64RegClass;
 981     switch (I->getOpcode()) {
 982     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 983     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 984     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 985     default: return false;
 986     }
 987   } else {
 988     return false;
 989   }
 990
 991   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 992   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 993     return false;
 994
 995   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 996   if (Op0Reg == 0) return false;
 997
 998   // Fold immediate in shl(x,3).
 999   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1000     unsigned ResultReg = createResultReg(RC);
1001     BuildMI(MBB, DL, TII.get(OpImm),
1002             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1003     UpdateValueMap(I, ResultReg);
1004     return true;
1005   }
1006
1007   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1008   if (Op1Reg == 0) return false;
1009   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
1010
1011   // The shift instruction uses X86::CL. If we defined a super-register
1012   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1013   // we're doing here.
1014   if (CReg != X86::CL)
1015     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1016       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1017
1018   unsigned ResultReg = createResultReg(RC);
1019   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1020   UpdateValueMap(I, ResultReg);
1021   return true;
1022 }
1023
1024 bool X86FastISel::X86SelectSelect(Instruction *I) {
1025   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1026   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1027     return false;
1028
1029   unsigned Opc = 0;
1030   const TargetRegisterClass *RC = NULL;
1031   if (VT.getSimpleVT() == MVT::i16) {
1032     Opc = X86::CMOVE16rr;
1033     RC = &X86::GR16RegClass;
1034   } else if (VT.getSimpleVT() == MVT::i32) {
1035     Opc = X86::CMOVE32rr;
1036     RC = &X86::GR32RegClass;
1037   } else if (VT.getSimpleVT() == MVT::i64) {
1038     Opc = X86::CMOVE64rr;
1039     RC = &X86::GR64RegClass;
1040   } else {
1041     return false;
1042   }
1043
1044   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1045   if (Op0Reg == 0) return false;
1046   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1047   if (Op1Reg == 0) return false;
1048   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1049   if (Op2Reg == 0) return false;
1050
1051   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1052   unsigned ResultReg = createResultReg(RC);
1053   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1054   UpdateValueMap(I, ResultReg);
1055   return true;
1056 }
1057
1058 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1059   // fpext from float to double.
1060   if (Subtarget->hasSSE2() &&
1061       I->getType()->isDoubleTy()) {
1062     Value *V = I->getOperand(0);
1063     if (V->getType()->isFloatTy()) {
1064       unsigned OpReg = getRegForValue(V);
1065       if (OpReg == 0) return false;
1066       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1067       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1068       UpdateValueMap(I, ResultReg);
1069       return true;
1070     }
1071   }
1072
1073   return false;
1074 }
1075
1076 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1077   if (Subtarget->hasSSE2()) {
1078     if (I->getType()->isFloatTy()) {
1079       Value *V = I->getOperand(0);
1080       if (V->getType()->isDoubleTy()) {
1081         unsigned OpReg = getRegForValue(V);
1082         if (OpReg == 0) return false;
1083         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1084         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1085         UpdateValueMap(I, ResultReg);
1086         return true;
1087       }
1088     }
1089   }
1090
1091   return false;
1092 }
1093
1094 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1095   if (Subtarget->is64Bit())
1096     // All other cases should be handled by the tblgen generated code.
1097     return false;
1098   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1099   EVT DstVT = TLI.getValueType(I->getType());
1100
1101   // This code only handles truncation to byte right now.
1102   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1103     // All other cases should be handled by the tblgen generated code.
1104     return false;
1105   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1106     // All other cases should be handled by the tblgen generated code.
1107     return false;
1108
1109   unsigned InputReg = getRegForValue(I->getOperand(0));
1110   if (!InputReg)
1111     // Unhandled operand.  Halt "fast" selection and bail.
1112     return false;
1113
1114   // First issue a copy to GR16_ABCD or GR32_ABCD.
1115   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1116   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1117     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1118   unsigned CopyReg = createResultReg(CopyRC);
1119   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1120
1121   // Then issue an extract_subreg.
1122   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1123                                                   CopyReg, X86::SUBREG_8BIT);
1124   if (!ResultReg)
1125     return false;
1126
1127   UpdateValueMap(I, ResultReg);
1128   return true;
1129 }
1130
1131 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1132   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1133   Value *Agg = EI->getAggregateOperand();
1134
1135   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1136     switch (CI->getIntrinsicID()) {
1137     default: break;
1138     case Intrinsic::sadd_with_overflow:
1139     case Intrinsic::uadd_with_overflow:
1140       // Cheat a little. We know that the registers for "add" and "seto" are
1141       // allocated sequentially. However, we only keep track of the register
1142       // for "add" in the value map. Use extractvalue's index to get the
1143       // correct register for "seto".
1144       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1145       return true;
1146     }
1147   }
1148
1149   return false;
1150 }
1151
1152 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1153   // FIXME: Handle more intrinsics.
1154   switch (I.getIntrinsicID()) {
1155   default: return false;
1156   case Intrinsic::dbg_declare: {
1157     DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1158     X86AddressMode AM;
1159     if (!X86SelectAddress(DI->getAddress(), AM))
1160       return false;
1161     const TargetInstrDesc &II = TII.get(TargetInstrInfo::DEBUG_VALUE);
1162     addFullAddress(BuildMI(MBB, DL, II), AM).addImm(0).
1163                                         addMetadata(DI->getVariable());
1164     return true;
1165   }
1166   case Intrinsic::trap: {
1167     BuildMI(MBB, DL, TII.get(X86::TRAP));
1168     return true;
1169   }
1170   case Intrinsic::sadd_with_overflow:
1171   case Intrinsic::uadd_with_overflow: {
1172     // Replace "add with overflow" intrinsics with an "add" instruction followed
1173     // by a seto/setc instruction. Later on, when the "extractvalue"
1174     // instructions are encountered, we use the fact that two registers were
1175     // created sequentially to get the correct registers for the "sum" and the
1176     // "overflow bit".
1177     const Function *Callee = I.getCalledFunction();
1178     const Type *RetTy =
1179       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1180
1181     EVT VT;
1182     if (!isTypeLegal(RetTy, VT))
1183       return false;
1184
1185     Value *Op1 = I.getOperand(1);
1186     Value *Op2 = I.getOperand(2);
1187     unsigned Reg1 = getRegForValue(Op1);
1188     unsigned Reg2 = getRegForValue(Op2);
1189
1190     if (Reg1 == 0 || Reg2 == 0)
1191       // FIXME: Handle values *not* in registers.
1192       return false;
1193
1194     unsigned OpC = 0;
1195     if (VT == MVT::i32)
1196       OpC = X86::ADD32rr;
1197     else if (VT == MVT::i64)
1198       OpC = X86::ADD64rr;
1199     else
1200       return false;
1201
1202     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1203     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1204     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1205
1206     // If the add with overflow is an intra-block value then we just want to
1207     // create temporaries for it like normal.  If it is a cross-block value then
1208     // UpdateValueMap will return the cross-block register used.  Since we
1209     // *really* want the value to be live in the register pair known by
1210     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1211     // the cross block case.  In the non-cross-block case, we should just make
1212     // another register for the value.
1213     if (DestReg1 != ResultReg)
1214       ResultReg = DestReg1+1;
1215     else
1216       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1217
1218     unsigned Opc = X86::SETBr;
1219     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1220       Opc = X86::SETOr;
1221     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1222     return true;
1223   }
1224   }
1225 }
1226
1227 bool X86FastISel::X86SelectCall(Instruction *I) {
1228   CallInst *CI = cast<CallInst>(I);
1229   Value *Callee = I->getOperand(0);
1230
1231   // Can't handle inline asm yet.
1232   if (isa<InlineAsm>(Callee))
1233     return false;
1234
1235   // Handle intrinsic calls.
1236   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1237     return X86VisitIntrinsicCall(*II);
1238
1239   // Handle only C and fastcc calling conventions for now.
1240   CallSite CS(CI);
1241   CallingConv::ID CC = CS.getCallingConv();
1242   if (CC != CallingConv::C &&
1243       CC != CallingConv::Fast &&
1244       CC != CallingConv::X86_FastCall)
1245     return false;
1246
1247   // fastcc with -tailcallopt is intended to provide a guaranteed
1248   // tail call optimization. Fastisel doesn't know how to do that.
1249   if (CC == CallingConv::Fast && PerformTailCallOpt)
1250     return false;
1251
1252   // Let SDISel handle vararg functions.
1253   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1254   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1255   if (FTy->isVarArg())
1256     return false;
1257
1258   // Handle *simple* calls for now.
1259   const Type *RetTy = CS.getType();
1260   EVT RetVT;
1261   if (RetTy->isVoidTy())
1262     RetVT = MVT::isVoid;
1263   else if (!isTypeLegal(RetTy, RetVT, true))
1264     return false;
1265
1266   // Materialize callee address in a register. FIXME: GV address can be
1267   // handled with a CALLpcrel32 instead.
1268   X86AddressMode CalleeAM;
1269   if (!X86SelectCallAddress(Callee, CalleeAM))
1270     return false;
1271   unsigned CalleeOp = 0;
1272   GlobalValue *GV = 0;
1273   if (CalleeAM.GV != 0) {
1274     GV = CalleeAM.GV;
1275   } else if (CalleeAM.Base.Reg != 0) {
1276     CalleeOp = CalleeAM.Base.Reg;
1277   } else
1278     return false;
1279
1280   // Allow calls which produce i1 results.
1281   bool AndToI1 = false;
1282   if (RetVT == MVT::i1) {
1283     RetVT = MVT::i8;
1284     AndToI1 = true;
1285   }
1286
1287   // Deal with call operands first.
1288   SmallVector<Value*, 8> ArgVals;
1289   SmallVector<unsigned, 8> Args;
1290   SmallVector<EVT, 8> ArgVTs;
1291   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1292   Args.reserve(CS.arg_size());
1293   ArgVals.reserve(CS.arg_size());
1294   ArgVTs.reserve(CS.arg_size());
1295   ArgFlags.reserve(CS.arg_size());
1296   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1297        i != e; ++i) {
1298     unsigned Arg = getRegForValue(*i);
1299     if (Arg == 0)
1300       return false;
1301     ISD::ArgFlagsTy Flags;
1302     unsigned AttrInd = i - CS.arg_begin() + 1;
1303     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1304       Flags.setSExt();
1305     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1306       Flags.setZExt();
1307
1308     // FIXME: Only handle *easy* calls for now.
1309     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1310         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1311         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1312         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1313       return false;
1314
1315     const Type *ArgTy = (*i)->getType();
1316     EVT ArgVT;
1317     if (!isTypeLegal(ArgTy, ArgVT))
1318       return false;
1319     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1320     Flags.setOrigAlign(OriginalAlignment);
1321
1322     Args.push_back(Arg);
1323     ArgVals.push_back(*i);
1324     ArgVTs.push_back(ArgVT);
1325     ArgFlags.push_back(Flags);
1326   }
1327
1328   // Analyze operands of the call, assigning locations to each operand.
1329   SmallVector<CCValAssign, 16> ArgLocs;
1330   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1331   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1332
1333   // Get a count of how many bytes are to be pushed on the stack.
1334   unsigned NumBytes = CCInfo.getNextStackOffset();
1335
1336   // Issue CALLSEQ_START
1337   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1338   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1339
1340   // Process argument: walk the register/memloc assignments, inserting
1341   // copies / loads.
1342   SmallVector<unsigned, 4> RegArgs;
1343   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1344     CCValAssign &VA = ArgLocs[i];
1345     unsigned Arg = Args[VA.getValNo()];
1346     EVT ArgVT = ArgVTs[VA.getValNo()];
1347
1348     // Promote the value if needed.
1349     switch (VA.getLocInfo()) {
1350     default: llvm_unreachable("Unknown loc info!");
1351     case CCValAssign::Full: break;
1352     case CCValAssign::SExt: {
1353       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1354                                        Arg, ArgVT, Arg);
1355       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1356       Emitted = true;
1357       ArgVT = VA.getLocVT();
1358       break;
1359     }
1360     case CCValAssign::ZExt: {
1361       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1362                                        Arg, ArgVT, Arg);
1363       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1364       Emitted = true;
1365       ArgVT = VA.getLocVT();
1366       break;
1367     }
1368     case CCValAssign::AExt: {
1369       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1370                                        Arg, ArgVT, Arg);
1371       if (!Emitted)
1372         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1373                                     Arg, ArgVT, Arg);
1374       if (!Emitted)
1375         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1376                                     Arg, ArgVT, Arg);
1377
1378       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1379       ArgVT = VA.getLocVT();
1380       break;
1381     }
1382     case CCValAssign::BCvt: {
1383       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT().getSimpleVT(),
1384                                ISD::BIT_CONVERT, Arg);
1385       assert(BC != 0 && "Failed to emit a bitcast!");
1386       Arg = BC;
1387       ArgVT = VA.getLocVT();
1388       break;
1389     }
1390     }
1391
1392     if (VA.isRegLoc()) {
1393       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1394       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1395                                       Arg, RC, RC);
1396       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1397       Emitted = true;
1398       RegArgs.push_back(VA.getLocReg());
1399     } else {
1400       unsigned LocMemOffset = VA.getLocMemOffset();
1401       X86AddressMode AM;
1402       AM.Base.Reg = StackPtr;
1403       AM.Disp = LocMemOffset;
1404       Value *ArgVal = ArgVals[VA.getValNo()];
1405
1406       // If this is a really simple value, emit this with the Value* version of
1407       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1408       // can cause us to reevaluate the argument.
1409       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1410         X86FastEmitStore(ArgVT, ArgVal, AM);
1411       else
1412         X86FastEmitStore(ArgVT, Arg, AM);
1413     }
1414   }
1415
1416   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1417   // GOT pointer.
1418   if (Subtarget->isPICStyleGOT()) {
1419     TargetRegisterClass *RC = X86::GR32RegisterClass;
1420     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1421     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1422     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1423     Emitted = true;
1424   }
1425
1426   // Issue the call.
1427   MachineInstrBuilder MIB;
1428   if (CalleeOp) {
1429     // Register-indirect call.
1430     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1431     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1432
1433   } else {
1434     // Direct call.
1435     assert(GV && "Not a direct call");
1436     unsigned CallOpc =
1437       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1438
1439     // See if we need any target-specific flags on the GV operand.
1440     unsigned char OpFlags = 0;
1441
1442     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1443     // external symbols most go through the PLT in PIC mode.  If the symbol
1444     // has hidden or protected visibility, or if it is static or local, then
1445     // we don't need to use the PLT - we can directly call it.
1446     if (Subtarget->isTargetELF() &&
1447         TM.getRelocationModel() == Reloc::PIC_ &&
1448         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1449       OpFlags = X86II::MO_PLT;
1450     } else if (Subtarget->isPICStyleStubAny() &&
1451                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1452                Subtarget->getDarwinVers() < 9) {
1453       // PC-relative references to external symbols should go through $stub,
1454       // unless we're building with the leopard linker or later, which
1455       // automatically synthesizes these stubs.
1456       OpFlags = X86II::MO_DARWIN_STUB;
1457     }
1458
1459
1460     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1461   }
1462
1463   // Add an implicit use GOT pointer in EBX.
1464   if (Subtarget->isPICStyleGOT())
1465     MIB.addReg(X86::EBX);
1466
1467   // Add implicit physical register uses to the call.
1468   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1469     MIB.addReg(RegArgs[i]);
1470
1471   // Issue CALLSEQ_END
1472   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1473   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1474
1475   // Now handle call return value (if any).
1476   if (RetVT.getSimpleVT().SimpleTy != MVT::isVoid) {
1477     SmallVector<CCValAssign, 16> RVLocs;
1478     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1479     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1480
1481     // Copy all of the result registers out of their specified physreg.
1482     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1483     EVT CopyVT = RVLocs[0].getValVT();
1484     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1485     TargetRegisterClass *SrcRC = DstRC;
1486
1487     // If this is a call to a function that returns an fp value on the x87 fp
1488     // stack, but where we prefer to use the value in xmm registers, copy it
1489     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1490     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1491          RVLocs[0].getLocReg() == X86::ST1) &&
1492         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1493       CopyVT = MVT::f80;
1494       SrcRC = X86::RSTRegisterClass;
1495       DstRC = X86::RFP80RegisterClass;
1496     }
1497
1498     unsigned ResultReg = createResultReg(DstRC);
1499     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1500                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1501     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1502     Emitted = true;
1503     if (CopyVT != RVLocs[0].getValVT()) {
1504       // Round the F80 the right size, which also moves to the appropriate xmm
1505       // register. This is accomplished by storing the F80 value in memory and
1506       // then loading it back. Ewww...
1507       EVT ResVT = RVLocs[0].getValVT();
1508       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1509       unsigned MemSize = ResVT.getSizeInBits()/8;
1510       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1511       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1512       DstRC = ResVT == MVT::f32
1513         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1514       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1515       ResultReg = createResultReg(DstRC);
1516       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1517     }
1518
1519     if (AndToI1) {
1520       // Mask out all but lowest bit for some call which produces an i1.
1521       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1522       BuildMI(MBB, DL,
1523               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1524       ResultReg = AndResult;
1525     }
1526
1527     UpdateValueMap(I, ResultReg);
1528   }
1529
1530   return true;
1531 }
1532
1533
1534 bool
1535 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1536   switch (I->getOpcode()) {
1537   default: break;
1538   case Instruction::Load:
1539     return X86SelectLoad(I);
1540   case Instruction::Store:
1541     return X86SelectStore(I);
1542   case Instruction::ICmp:
1543   case Instruction::FCmp:
1544     return X86SelectCmp(I);
1545   case Instruction::ZExt:
1546     return X86SelectZExt(I);
1547   case Instruction::Br:
1548     return X86SelectBranch(I);
1549   case Instruction::Call:
1550     return X86SelectCall(I);
1551   case Instruction::LShr:
1552   case Instruction::AShr:
1553   case Instruction::Shl:
1554     return X86SelectShift(I);
1555   case Instruction::Select:
1556     return X86SelectSelect(I);
1557   case Instruction::Trunc:
1558     return X86SelectTrunc(I);
1559   case Instruction::FPExt:
1560     return X86SelectFPExt(I);
1561   case Instruction::FPTrunc:
1562     return X86SelectFPTrunc(I);
1563   case Instruction::ExtractValue:
1564     return X86SelectExtractValue(I);
1565   case Instruction::IntToPtr: // Deliberate fall-through.
1566   case Instruction::PtrToInt: {
1567     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1568     EVT DstVT = TLI.getValueType(I->getType());
1569     if (DstVT.bitsGT(SrcVT))
1570       return X86SelectZExt(I);
1571     if (DstVT.bitsLT(SrcVT))
1572       return X86SelectTrunc(I);
1573     unsigned Reg = getRegForValue(I->getOperand(0));
1574     if (Reg == 0) return false;
1575     UpdateValueMap(I, Reg);
1576     return true;
1577   }
1578   }
1579
1580   return false;
1581 }
1582
1583 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1584   EVT VT;
1585   if (!isTypeLegal(C->getType(), VT))
1586     return false;
1587
1588   // Get opcode and regclass of the output for the given load instruction.
1589   unsigned Opc = 0;
1590   const TargetRegisterClass *RC = NULL;
1591   switch (VT.getSimpleVT().SimpleTy) {
1592   default: return false;
1593   case MVT::i8:
1594     Opc = X86::MOV8rm;
1595     RC  = X86::GR8RegisterClass;
1596     break;
1597   case MVT::i16:
1598     Opc = X86::MOV16rm;
1599     RC  = X86::GR16RegisterClass;
1600     break;
1601   case MVT::i32:
1602     Opc = X86::MOV32rm;
1603     RC  = X86::GR32RegisterClass;
1604     break;
1605   case MVT::i64:
1606     // Must be in x86-64 mode.
1607     Opc = X86::MOV64rm;
1608     RC  = X86::GR64RegisterClass;
1609     break;
1610   case MVT::f32:
1611     if (Subtarget->hasSSE1()) {
1612       Opc = X86::MOVSSrm;
1613       RC  = X86::FR32RegisterClass;
1614     } else {
1615       Opc = X86::LD_Fp32m;
1616       RC  = X86::RFP32RegisterClass;
1617     }
1618     break;
1619   case MVT::f64:
1620     if (Subtarget->hasSSE2()) {
1621       Opc = X86::MOVSDrm;
1622       RC  = X86::FR64RegisterClass;
1623     } else {
1624       Opc = X86::LD_Fp64m;
1625       RC  = X86::RFP64RegisterClass;
1626     }
1627     break;
1628   case MVT::f80:
1629     // No f80 support yet.
1630     return false;
1631   }
1632
1633   // Materialize addresses with LEA instructions.
1634   if (isa<GlobalValue>(C)) {
1635     X86AddressMode AM;
1636     if (X86SelectAddress(C, AM)) {
1637       if (TLI.getPointerTy() == MVT::i32)
1638         Opc = X86::LEA32r;
1639       else
1640         Opc = X86::LEA64r;
1641       unsigned ResultReg = createResultReg(RC);
1642       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1643       return ResultReg;
1644     }
1645     return 0;
1646   }
1647
1648   // MachineConstantPool wants an explicit alignment.
1649   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1650   if (Align == 0) {
1651     // Alignment of vector types.  FIXME!
1652     Align = TD.getTypeAllocSize(C->getType());
1653   }
1654
1655   // x86-32 PIC requires a PIC base register for constant pools.
1656   unsigned PICBase = 0;
1657   unsigned char OpFlag = 0;
1658   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1659     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1660     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1661   } else if (Subtarget->isPICStyleGOT()) {
1662     OpFlag = X86II::MO_GOTOFF;
1663     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1664   } else if (Subtarget->isPICStyleRIPRel() &&
1665              TM.getCodeModel() == CodeModel::Small) {
1666     PICBase = X86::RIP;
1667   }
1668
1669   // Create the load from the constant pool.
1670   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1671   unsigned ResultReg = createResultReg(RC);
1672   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1673                            MCPOffset, PICBase, OpFlag);
1674
1675   return ResultReg;
1676 }
1677
1678 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1679   // Fail on dynamic allocas. At this point, getRegForValue has already
1680   // checked its CSE maps, so if we're here trying to handle a dynamic
1681   // alloca, we're not going to succeed. X86SelectAddress has a
1682   // check for dynamic allocas, because it's called directly from
1683   // various places, but TargetMaterializeAlloca also needs a check
1684   // in order to avoid recursion between getRegForValue,
1685   // X86SelectAddrss, and TargetMaterializeAlloca.
1686   if (!StaticAllocaMap.count(C))
1687     return 0;
1688
1689   X86AddressMode AM;
1690   if (!X86SelectAddress(C, AM))
1691     return 0;
1692   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1693   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1694   unsigned ResultReg = createResultReg(RC);
1695   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1696   return ResultReg;
1697 }
1698
1699 namespace llvm {
1700   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1701                         MachineModuleInfo *mmi,
1702                         DwarfWriter *dw,
1703                         DenseMap<const Value *, unsigned> &vm,
1704                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1705                         DenseMap<const AllocaInst *, int> &am
1706 #ifndef NDEBUG
1707                         , SmallSet<Instruction*, 8> &cil
1708 #endif
1709                         ) {
1710     return new X86FastISel(mf, mmi, dw, vm, bm, am
1711 #ifndef NDEBUG
1712                            , cil
1713 #endif
1714                            );
1715   }
1716 }