lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/IntrinsicInst.h"
  26 #include "llvm/CodeGen/Analysis.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  29 #include "llvm/CodeGen/MachineConstantPool.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/Support/CallSite.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/GetElementPtrTypeIterator.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class X86FastISel : public FastISel {
  41   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  42   /// make the right decision when generating code for different targets.
  43   const X86Subtarget *Subtarget;
  44
  45   /// StackPtr - Register used as the stack pointer.
  46   ///
  47   unsigned StackPtr;
  48
  49   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  50   /// floating point ops.
  51   /// When SSE is available, use it for f32 operations.
  52   /// When SSE2 is available, use it for f64 operations.
  53   bool X86ScalarSSEf64;
  54   bool X86ScalarSSEf32;
  55
  56 public:
  57   explicit X86FastISel(FunctionLoweringInfo &funcInfo) : FastISel(funcInfo) {
  58     Subtarget = &TM.getSubtarget<X86Subtarget>();
  59     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  60     X86ScalarSSEf64 = Subtarget->hasSSE2();
  61     X86ScalarSSEf32 = Subtarget->hasSSE1();
  62   }
  63
  64   virtual bool TargetSelectInstruction(const Instruction *I);
  65
  66   /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
  67   /// vreg is being provided by the specified load instruction.  If possible,
  68   /// try to fold the load as an operand to the instruction, returning true if
  69   /// possible.
  70   virtual bool TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
  71                              const LoadInst *LI);
  72
  73 #include "X86GenFastISel.inc"
  74
  75 private:
  76   bool X86FastEmitCompare(const Value *LHS, const Value *RHS, EVT VT);
  77
  78   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  79
  80   bool X86FastEmitStore(EVT VT, const Value *Val,
  81                         const X86AddressMode &AM);
  82   bool X86FastEmitStore(EVT VT, unsigned Val,
  83                         const X86AddressMode &AM);
  84
  85   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  86                          unsigned &ResultReg);
  87
  88   bool X86SelectAddress(const Value *V, X86AddressMode &AM);
  89   bool X86SelectCallAddress(const Value *V, X86AddressMode &AM);
  90
  91   bool X86SelectLoad(const Instruction *I);
  92
  93   bool X86SelectStore(const Instruction *I);
  94
  95   bool X86SelectRet(const Instruction *I);
  96
  97   bool X86SelectCmp(const Instruction *I);
  98
  99   bool X86SelectZExt(const Instruction *I);
 100
 101   bool X86SelectBranch(const Instruction *I);
 102
 103   bool X86SelectShift(const Instruction *I);
 104
 105   bool X86SelectSelect(const Instruction *I);
 106
 107   bool X86SelectTrunc(const Instruction *I);
 108
 109   bool X86SelectFPExt(const Instruction *I);
 110   bool X86SelectFPTrunc(const Instruction *I);
 111
 112   bool X86SelectExtractValue(const Instruction *I);
 113
 114   bool X86VisitIntrinsicCall(const IntrinsicInst &I);
 115   bool X86SelectCall(const Instruction *I);
 116
 117   const X86InstrInfo *getInstrInfo() const {
 118     return getTargetMachine()->getInstrInfo();
 119   }
 120   const X86TargetMachine *getTargetMachine() const {
 121     return static_cast<const X86TargetMachine *>(&TM);
 122   }
 123
 124   unsigned TargetMaterializeConstant(const Constant *C);
 125
 126   unsigned TargetMaterializeAlloca(const AllocaInst *C);
 127
 128   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 129   /// computed in an SSE register, not on the X87 floating point stack.
 130   bool isScalarFPTypeInSSEReg(EVT VT) const {
 131     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 132       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 133   }
 134
 135   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 136 };
 137
 138 } // end anonymous namespace.
 139
 140 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 141   EVT evt = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 142   if (evt == MVT::Other || !evt.isSimple())
 143     // Unhandled type. Halt "fast" selection and bail.
 144     return false;
 145
 146   VT = evt.getSimpleVT();
 147   // For now, require SSE/SSE2 for performing floating-point operations,
 148   // since x87 requires additional work.
 149   if (VT == MVT::f64 && !X86ScalarSSEf64)
 150      return false;
 151   if (VT == MVT::f32 && !X86ScalarSSEf32)
 152      return false;
 153   // Similarly, no f80 support yet.
 154   if (VT == MVT::f80)
 155     return false;
 156   // We only handle legal types. For example, on x86-32 the instruction
 157   // selector contains all of the 64-bit instructions from x86-64,
 158   // under the assumption that i64 won't be used if the target doesn't
 159   // support it.
 160   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 161 }
 162
 163 #include "X86GenCallingConv.inc"
 164
 165 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 166 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 167 /// Return true and the result register by reference if it is possible.
 168 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 169                                   unsigned &ResultReg) {
 170   // Get opcode and regclass of the output for the given load instruction.
 171   unsigned Opc = 0;
 172   const TargetRegisterClass *RC = NULL;
 173   switch (VT.getSimpleVT().SimpleTy) {
 174   default: return false;
 175   case MVT::i1:
 176   case MVT::i8:
 177     Opc = X86::MOV8rm;
 178     RC  = X86::GR8RegisterClass;
 179     break;
 180   case MVT::i16:
 181     Opc = X86::MOV16rm;
 182     RC  = X86::GR16RegisterClass;
 183     break;
 184   case MVT::i32:
 185     Opc = X86::MOV32rm;
 186     RC  = X86::GR32RegisterClass;
 187     break;
 188   case MVT::i64:
 189     // Must be in x86-64 mode.
 190     Opc = X86::MOV64rm;
 191     RC  = X86::GR64RegisterClass;
 192     break;
 193   case MVT::f32:
 194     if (Subtarget->hasSSE1()) {
 195       Opc = X86::MOVSSrm;
 196       RC  = X86::FR32RegisterClass;
 197     } else {
 198       Opc = X86::LD_Fp32m;
 199       RC  = X86::RFP32RegisterClass;
 200     }
 201     break;
 202   case MVT::f64:
 203     if (Subtarget->hasSSE2()) {
 204       Opc = X86::MOVSDrm;
 205       RC  = X86::FR64RegisterClass;
 206     } else {
 207       Opc = X86::LD_Fp64m;
 208       RC  = X86::RFP64RegisterClass;
 209     }
 210     break;
 211   case MVT::f80:
 212     // No f80 support yet.
 213     return false;
 214   }
 215
 216   ResultReg = createResultReg(RC);
 217   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 218                          DL, TII.get(Opc), ResultReg), AM);
 219   return true;
 220 }
 221
 222 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 223 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 224 /// and a displacement offset, or a GlobalAddress,
 225 /// i.e. V. Return true if it is possible.
 226 bool
 227 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val,
 228                               const X86AddressMode &AM) {
 229   // Get opcode and regclass of the output for the given store instruction.
 230   unsigned Opc = 0;
 231   switch (VT.getSimpleVT().SimpleTy) {
 232   case MVT::f80: // No f80 support yet.
 233   default: return false;
 234   case MVT::i1: {
 235     // Mask out all but lowest bit.
 236     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 237     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 238             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 239     Val = AndResult;
 240   }
 241   // FALLTHROUGH, handling i1 as i8.
 242   case MVT::i8:  Opc = X86::MOV8mr;  break;
 243   case MVT::i16: Opc = X86::MOV16mr; break;
 244   case MVT::i32: Opc = X86::MOV32mr; break;
 245   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 246   case MVT::f32:
 247     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 248     break;
 249   case MVT::f64:
 250     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 251     break;
 252   }
 253
 254   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 255                          DL, TII.get(Opc)), AM).addReg(Val);
 256   return true;
 257 }
 258
 259 bool X86FastISel::X86FastEmitStore(EVT VT, const Value *Val,
 260                                    const X86AddressMode &AM) {
 261   // Handle 'null' like i32/i64 0.
 262   if (isa<ConstantPointerNull>(Val))
 263     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 264
 265   // If this is a store of a simple constant, fold the constant into the store.
 266   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 267     unsigned Opc = 0;
 268     bool Signed = true;
 269     switch (VT.getSimpleVT().SimpleTy) {
 270     default: break;
 271     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 272     case MVT::i8:  Opc = X86::MOV8mi;  break;
 273     case MVT::i16: Opc = X86::MOV16mi; break;
 274     case MVT::i32: Opc = X86::MOV32mi; break;
 275     case MVT::i64:
 276       // Must be a 32-bit sign extended value.
 277       if ((int)CI->getSExtValue() == CI->getSExtValue())
 278         Opc = X86::MOV64mi32;
 279       break;
 280     }
 281
 282     if (Opc) {
 283       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 284                              DL, TII.get(Opc)), AM)
 285                              .addImm(Signed ? (uint64_t) CI->getSExtValue() :
 286                                               CI->getZExtValue());
 287       return true;
 288     }
 289   }
 290
 291   unsigned ValReg = getRegForValue(Val);
 292   if (ValReg == 0)
 293     return false;
 294
 295   return X86FastEmitStore(VT, ValReg, AM);
 296 }
 297
 298 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 299 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 300 /// ISD::SIGN_EXTEND).
 301 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 302                                     unsigned Src, EVT SrcVT,
 303                                     unsigned &ResultReg) {
 304   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
 305                            Src, /*TODO: Kill=*/false);
 306
 307   if (RR != 0) {
 308     ResultReg = RR;
 309     return true;
 310   } else
 311     return false;
 312 }
 313
 314 /// X86SelectAddress - Attempt to fill in an address from the given value.
 315 ///
 316 bool X86FastISel::X86SelectAddress(const Value *V, X86AddressMode &AM) {
 317   const User *U = NULL;
 318   unsigned Opcode = Instruction::UserOp1;
 319   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 320     // Don't walk into other basic blocks; it's possible we haven't
 321     // visited them yet, so the instructions may not yet be assigned
 322     // virtual registers.
 323     if (FuncInfo.MBBMap[I->getParent()] != FuncInfo.MBB)
 324       return false;
 325
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   if (const PointerType *Ty = dyn_cast<PointerType>(V->getType()))
 334     if (Ty->getAddressSpace() > 255)
 335       // Fast instruction selection doesn't support the special
 336       // address spaces.
 337       return false;
 338
 339   switch (Opcode) {
 340   default: break;
 341   case Instruction::BitCast:
 342     // Look past bitcasts.
 343     return X86SelectAddress(U->getOperand(0), AM);
 344
 345   case Instruction::IntToPtr:
 346     // Look past no-op inttoptrs.
 347     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::PtrToInt:
 352     // Look past no-op ptrtoints.
 353     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 354       return X86SelectAddress(U->getOperand(0), AM);
 355     break;
 356
 357   case Instruction::Alloca: {
 358     // Do static allocas.
 359     const AllocaInst *A = cast<AllocaInst>(V);
 360     DenseMap<const AllocaInst*, int>::iterator SI =
 361       FuncInfo.StaticAllocaMap.find(A);
 362     if (SI != FuncInfo.StaticAllocaMap.end()) {
 363       AM.BaseType = X86AddressMode::FrameIndexBase;
 364       AM.Base.FrameIndex = SI->second;
 365       return true;
 366     }
 367     break;
 368   }
 369
 370   case Instruction::Add: {
 371     // Adds of constants are common and easy enough.
 372     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 373       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 374       // They have to fit in the 32-bit signed displacement field though.
 375       if (isInt<32>(Disp)) {
 376         AM.Disp = (uint32_t)Disp;
 377         return X86SelectAddress(U->getOperand(0), AM);
 378       }
 379     }
 380     break;
 381   }
 382
 383   case Instruction::GetElementPtr: {
 384     X86AddressMode SavedAM = AM;
 385
 386     // Pattern-match simple GEPs.
 387     uint64_t Disp = (int32_t)AM.Disp;
 388     unsigned IndexReg = AM.IndexReg;
 389     unsigned Scale = AM.Scale;
 390     gep_type_iterator GTI = gep_type_begin(U);
 391     // Iterate through the indices, folding what we can. Constants can be
 392     // folded, and one dynamic index can be handled, if the scale is supported.
 393     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 394          i != e; ++i, ++GTI) {
 395       const Value *Op = *i;
 396       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 397         const StructLayout *SL = TD.getStructLayout(STy);
 398         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 399         Disp += SL->getElementOffset(Idx);
 400       } else {
 401         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 402         SmallVector<const Value *, 4> Worklist;
 403         Worklist.push_back(Op);
 404         do {
 405           Op = Worklist.pop_back_val();
 406           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 407             // Constant-offset addressing.
 408             Disp += CI->getSExtValue() * S;
 409           } else if (isa<AddOperator>(Op) &&
 410                      isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 411             // An add with a constant operand. Fold the constant.
 412             ConstantInt *CI =
 413               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 414             Disp += CI->getSExtValue() * S;
 415             // Add the other operand back to the work list.
 416             Worklist.push_back(cast<AddOperator>(Op)->getOperand(0));
 417           } else if (IndexReg == 0 &&
 418                      (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 419                      (S == 1 || S == 2 || S == 4 || S == 8)) {
 420             // Scaled-index addressing.
 421             Scale = S;
 422             IndexReg = getRegForGEPIndex(Op).first;
 423             if (IndexReg == 0)
 424               return false;
 425           } else
 426             // Unsupported.
 427             goto unsupported_gep;
 428         } while (!Worklist.empty());
 429       }
 430     }
 431     // Check for displacement overflow.
 432     if (!isInt<32>(Disp))
 433       break;
 434     // Ok, the GEP indices were covered by constant-offset and scaled-index
 435     // addressing. Update the address state and move on to examining the base.
 436     AM.IndexReg = IndexReg;
 437     AM.Scale = Scale;
 438     AM.Disp = (uint32_t)Disp;
 439     if (X86SelectAddress(U->getOperand(0), AM))
 440       return true;
 441
 442     // If we couldn't merge the sub value into this addr mode, revert back to
 443     // our address and just match the value instead of completely failing.
 444     AM = SavedAM;
 445     break;
 446   unsupported_gep:
 447     // Ok, the GEP indices weren't all covered.
 448     break;
 449   }
 450   }
 451
 452   // Handle constant address.
 453   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 454     // Can't handle alternate code models yet.
 455     if (TM.getCodeModel() != CodeModel::Small)
 456       return false;
 457
 458     // RIP-relative addresses can't have additional register operands.
 459     if (Subtarget->isPICStyleRIPRel() &&
 460         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 461       return false;
 462
 463     // Can't handle TLS yet.
 464     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 465       if (GVar->isThreadLocal())
 466         return false;
 467
 468     // Okay, we've committed to selecting this global. Set up the basic address.
 469     AM.GV = GV;
 470
 471     // Allow the subtarget to classify the global.
 472     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 473
 474     // If this reference is relative to the pic base, set it now.
 475     if (isGlobalRelativeToPICBase(GVFlags)) {
 476       // FIXME: How do we know Base.Reg is free??
 477       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
 478     }
 479
 480     // Unless the ABI requires an extra load, return a direct reference to
 481     // the global.
 482     if (!isGlobalStubReference(GVFlags)) {
 483       if (Subtarget->isPICStyleRIPRel()) {
 484         // Use rip-relative addressing if we can.  Above we verified that the
 485         // base and index registers are unused.
 486         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 487         AM.Base.Reg = X86::RIP;
 488       }
 489       AM.GVOpFlags = GVFlags;
 490       return true;
 491     }
 492
 493     // Ok, we need to do a load from a stub.  If we've already loaded from this
 494     // stub, reuse the loaded pointer, otherwise emit the load now.
 495     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 496     unsigned LoadReg;
 497     if (I != LocalValueMap.end() && I->second != 0) {
 498       LoadReg = I->second;
 499     } else {
 500       // Issue load from stub.
 501       unsigned Opc = 0;
 502       const TargetRegisterClass *RC = NULL;
 503       X86AddressMode StubAM;
 504       StubAM.Base.Reg = AM.Base.Reg;
 505       StubAM.GV = GV;
 506       StubAM.GVOpFlags = GVFlags;
 507
 508       // Prepare for inserting code in the local-value area.
 509       SavePoint SaveInsertPt = enterLocalValueArea();
 510
 511       if (TLI.getPointerTy() == MVT::i64) {
 512         Opc = X86::MOV64rm;
 513         RC  = X86::GR64RegisterClass;
 514
 515         if (Subtarget->isPICStyleRIPRel())
 516           StubAM.Base.Reg = X86::RIP;
 517       } else {
 518         Opc = X86::MOV32rm;
 519         RC  = X86::GR32RegisterClass;
 520       }
 521
 522       LoadReg = createResultReg(RC);
 523       MachineInstrBuilder LoadMI =
 524         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), LoadReg);
 525       addFullAddress(LoadMI, StubAM);
 526
 527       // Ok, back to normal mode.
 528       leaveLocalValueArea(SaveInsertPt);
 529
 530       // Prevent loading GV stub multiple times in same MBB.
 531       LocalValueMap[V] = LoadReg;
 532     }
 533
 534     // Now construct the final address. Note that the Disp, Scale,
 535     // and Index values may already be set here.
 536     AM.Base.Reg = LoadReg;
 537     AM.GV = 0;
 538     return true;
 539   }
 540
 541   // If all else fails, try to materialize the value in a register.
 542   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 543     if (AM.Base.Reg == 0) {
 544       AM.Base.Reg = getRegForValue(V);
 545       return AM.Base.Reg != 0;
 546     }
 547     if (AM.IndexReg == 0) {
 548       assert(AM.Scale == 1 && "Scale with no index!");
 549       AM.IndexReg = getRegForValue(V);
 550       return AM.IndexReg != 0;
 551     }
 552   }
 553
 554   return false;
 555 }
 556
 557 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 558 ///
 559 bool X86FastISel::X86SelectCallAddress(const Value *V, X86AddressMode &AM) {
 560   const User *U = NULL;
 561   unsigned Opcode = Instruction::UserOp1;
 562   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 563     Opcode = I->getOpcode();
 564     U = I;
 565   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 566     Opcode = C->getOpcode();
 567     U = C;
 568   }
 569
 570   switch (Opcode) {
 571   default: break;
 572   case Instruction::BitCast:
 573     // Look past bitcasts.
 574     return X86SelectCallAddress(U->getOperand(0), AM);
 575
 576   case Instruction::IntToPtr:
 577     // Look past no-op inttoptrs.
 578     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 579       return X86SelectCallAddress(U->getOperand(0), AM);
 580     break;
 581
 582   case Instruction::PtrToInt:
 583     // Look past no-op ptrtoints.
 584     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 585       return X86SelectCallAddress(U->getOperand(0), AM);
 586     break;
 587   }
 588
 589   // Handle constant address.
 590   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 591     // Can't handle alternate code models yet.
 592     if (TM.getCodeModel() != CodeModel::Small)
 593       return false;
 594
 595     // RIP-relative addresses can't have additional register operands.
 596     if (Subtarget->isPICStyleRIPRel() &&
 597         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 598       return false;
 599
 600     // Can't handle TLS or DLLImport.
 601     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 602       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 603         return false;
 604
 605     // Okay, we've committed to selecting this global. Set up the basic address.
 606     AM.GV = GV;
 607
 608     // No ABI requires an extra load for anything other than DLLImport, which
 609     // we rejected above. Return a direct reference to the global.
 610     if (Subtarget->isPICStyleRIPRel()) {
 611       // Use rip-relative addressing if we can.  Above we verified that the
 612       // base and index registers are unused.
 613       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 614       AM.Base.Reg = X86::RIP;
 615     } else if (Subtarget->isPICStyleStubPIC()) {
 616       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 617     } else if (Subtarget->isPICStyleGOT()) {
 618       AM.GVOpFlags = X86II::MO_GOTOFF;
 619     }
 620
 621     return true;
 622   }
 623
 624   // If all else fails, try to materialize the value in a register.
 625   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 626     if (AM.Base.Reg == 0) {
 627       AM.Base.Reg = getRegForValue(V);
 628       return AM.Base.Reg != 0;
 629     }
 630     if (AM.IndexReg == 0) {
 631       assert(AM.Scale == 1 && "Scale with no index!");
 632       AM.IndexReg = getRegForValue(V);
 633       return AM.IndexReg != 0;
 634     }
 635   }
 636
 637   return false;
 638 }
 639
 640
 641 /// X86SelectStore - Select and emit code to implement store instructions.
 642 bool X86FastISel::X86SelectStore(const Instruction *I) {
 643   MVT VT;
 644   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 645     return false;
 646
 647   X86AddressMode AM;
 648   if (!X86SelectAddress(I->getOperand(1), AM))
 649     return false;
 650
 651   return X86FastEmitStore(VT, I->getOperand(0), AM);
 652 }
 653
 654 /// X86SelectRet - Select and emit code to implement ret instructions.
 655 bool X86FastISel::X86SelectRet(const Instruction *I) {
 656   const ReturnInst *Ret = cast<ReturnInst>(I);
 657   const Function &F = *I->getParent()->getParent();
 658
 659   if (!FuncInfo.CanLowerReturn)
 660     return false;
 661
 662   CallingConv::ID CC = F.getCallingConv();
 663   if (CC != CallingConv::C &&
 664       CC != CallingConv::Fast &&
 665       CC != CallingConv::X86_FastCall)
 666     return false;
 667
 668   if (Subtarget->isTargetWin64())
 669     return false;
 670
 671   // Don't handle popping bytes on return for now.
 672   if (FuncInfo.MF->getInfo<X86MachineFunctionInfo>()
 673         ->getBytesToPopOnReturn() != 0)
 674     return 0;
 675
 676   // fastcc with -tailcallopt is intended to provide a guaranteed
 677   // tail call optimization. Fastisel doesn't know how to do that.
 678   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
 679     return false;
 680
 681   // Let SDISel handle vararg functions.
 682   if (F.isVarArg())
 683     return false;
 684
 685   if (Ret->getNumOperands() > 0) {
 686     SmallVector<ISD::OutputArg, 4> Outs;
 687     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
 688                   Outs, TLI);
 689
 690     // Analyze operands of the call, assigning locations to each operand.
 691     SmallVector<CCValAssign, 16> ValLocs;
 692     CCState CCInfo(CC, F.isVarArg(), TM, ValLocs, I->getContext());
 693     CCInfo.AnalyzeReturn(Outs, RetCC_X86);
 694
 695     const Value *RV = Ret->getOperand(0);
 696     unsigned Reg = getRegForValue(RV);
 697     if (Reg == 0)
 698       return false;
 699
 700     // Only handle a single return value for now.
 701     if (ValLocs.size() != 1)
 702       return false;
 703
 704     CCValAssign &VA = ValLocs[0];
 705
 706     // Don't bother handling odd stuff for now.
 707     if (VA.getLocInfo() != CCValAssign::Full)
 708       return false;
 709     // Only handle register returns for now.
 710     if (!VA.isRegLoc())
 711       return false;
 712     // TODO: For now, don't try to handle cases where getLocInfo()
 713     // says Full but the types don't match.
 714     if (TLI.getValueType(RV->getType()) != VA.getValVT())
 715       return false;
 716
 717     // The calling-convention tables for x87 returns don't tell
 718     // the whole story.
 719     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
 720       return false;
 721
 722     // Make the copy.
 723     unsigned SrcReg = Reg + VA.getValNo();
 724     unsigned DstReg = VA.getLocReg();
 725     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
 726     // Avoid a cross-class copy. This is very unlikely.
 727     if (!SrcRC->contains(DstReg))
 728       return false;
 729     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 730             DstReg).addReg(SrcReg);
 731
 732     // Mark the register as live out of the function.
 733     MRI.addLiveOut(VA.getLocReg());
 734   }
 735
 736   // Now emit the RET.
 737   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::RET));
 738   return true;
 739 }
 740
 741 /// X86SelectLoad - Select and emit code to implement load instructions.
 742 ///
 743 bool X86FastISel::X86SelectLoad(const Instruction *I)  {
 744   MVT VT;
 745   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 746     return false;
 747
 748   X86AddressMode AM;
 749   if (!X86SelectAddress(I->getOperand(0), AM))
 750     return false;
 751
 752   unsigned ResultReg = 0;
 753   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 754     UpdateValueMap(I, ResultReg);
 755     return true;
 756   }
 757   return false;
 758 }
 759
 760 static unsigned X86ChooseCmpOpcode(EVT VT, const X86Subtarget *Subtarget) {
 761   switch (VT.getSimpleVT().SimpleTy) {
 762   default:       return 0;
 763   case MVT::i8:  return X86::CMP8rr;
 764   case MVT::i16: return X86::CMP16rr;
 765   case MVT::i32: return X86::CMP32rr;
 766   case MVT::i64: return X86::CMP64rr;
 767   case MVT::f32: return Subtarget->hasSSE1() ? X86::UCOMISSrr : 0;
 768   case MVT::f64: return Subtarget->hasSSE2() ? X86::UCOMISDrr : 0;
 769   }
 770 }
 771
 772 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 773 /// of the comparison, return an opcode that works for the compare (e.g.
 774 /// CMP32ri) otherwise return 0.
 775 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, const ConstantInt *RHSC) {
 776   switch (VT.getSimpleVT().SimpleTy) {
 777   // Otherwise, we can't fold the immediate into this comparison.
 778   default: return 0;
 779   case MVT::i8: return X86::CMP8ri;
 780   case MVT::i16: return X86::CMP16ri;
 781   case MVT::i32: return X86::CMP32ri;
 782   case MVT::i64:
 783     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 784     // field.
 785     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 786       return X86::CMP64ri32;
 787     return 0;
 788   }
 789 }
 790
 791 bool X86FastISel::X86FastEmitCompare(const Value *Op0, const Value *Op1,
 792                                      EVT VT) {
 793   unsigned Op0Reg = getRegForValue(Op0);
 794   if (Op0Reg == 0) return false;
 795
 796   // Handle 'null' like i32/i64 0.
 797   if (isa<ConstantPointerNull>(Op1))
 798     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 799
 800   // We have two options: compare with register or immediate.  If the RHS of
 801   // the compare is an immediate that we can fold into this compare, use
 802   // CMPri, otherwise use CMPrr.
 803   if (const ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 804     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 805       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareImmOpc))
 806         .addReg(Op0Reg)
 807         .addImm(Op1C->getSExtValue());
 808       return true;
 809     }
 810   }
 811
 812   unsigned CompareOpc = X86ChooseCmpOpcode(VT, Subtarget);
 813   if (CompareOpc == 0) return false;
 814
 815   unsigned Op1Reg = getRegForValue(Op1);
 816   if (Op1Reg == 0) return false;
 817   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareOpc))
 818     .addReg(Op0Reg)
 819     .addReg(Op1Reg);
 820
 821   return true;
 822 }
 823
 824 bool X86FastISel::X86SelectCmp(const Instruction *I) {
 825   const CmpInst *CI = cast<CmpInst>(I);
 826
 827   MVT VT;
 828   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 829     return false;
 830
 831   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 832   unsigned SetCCOpc;
 833   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 834   switch (CI->getPredicate()) {
 835   case CmpInst::FCMP_OEQ: {
 836     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 837       return false;
 838
 839     unsigned EReg = createResultReg(&X86::GR8RegClass);
 840     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 841     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETEr), EReg);
 842     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 843             TII.get(X86::SETNPr), NPReg);
 844     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 845             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 846     UpdateValueMap(I, ResultReg);
 847     return true;
 848   }
 849   case CmpInst::FCMP_UNE: {
 850     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 851       return false;
 852
 853     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 854     unsigned PReg = createResultReg(&X86::GR8RegClass);
 855     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 856             TII.get(X86::SETNEr), NEReg);
 857     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 858             TII.get(X86::SETPr), PReg);
 859     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 860             TII.get(X86::OR8rr), ResultReg)
 861       .addReg(PReg).addReg(NEReg);
 862     UpdateValueMap(I, ResultReg);
 863     return true;
 864   }
 865   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 866   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 867   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 868   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 869   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 870   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 871   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 872   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 873   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 874   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 875   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 876   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 877
 878   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 879   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 880   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 881   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 882   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 883   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 884   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 885   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 886   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 887   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 888   default:
 889     return false;
 890   }
 891
 892   const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 893   if (SwapArgs)
 894     std::swap(Op0, Op1);
 895
 896   // Emit a compare of Op0/Op1.
 897   if (!X86FastEmitCompare(Op0, Op1, VT))
 898     return false;
 899
 900   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(SetCCOpc), ResultReg);
 901   UpdateValueMap(I, ResultReg);
 902   return true;
 903 }
 904
 905 bool X86FastISel::X86SelectZExt(const Instruction *I) {
 906   // Handle zero-extension from i1 to i8, which is common.
 907   if (I->getType()->isIntegerTy(8) &&
 908       I->getOperand(0)->getType()->isIntegerTy(1)) {
 909     unsigned ResultReg = getRegForValue(I->getOperand(0));
 910     if (ResultReg == 0) return false;
 911     // Set the high bits to zero.
 912     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg, /*TODO: Kill=*/false);
 913     if (ResultReg == 0) return false;
 914     UpdateValueMap(I, ResultReg);
 915     return true;
 916   }
 917
 918   return false;
 919 }
 920
 921
 922 bool X86FastISel::X86SelectBranch(const Instruction *I) {
 923   // Unconditional branches are selected by tablegen-generated code.
 924   // Handle a conditional branch.
 925   const BranchInst *BI = cast<BranchInst>(I);
 926   MachineBasicBlock *TrueMBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 927   MachineBasicBlock *FalseMBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 928
 929   // Fold the common case of a conditional branch with a comparison
 930   // in the same block (values defined on other blocks may not have
 931   // initialized registers).
 932   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 933     if (CI->hasOneUse() && CI->getParent() == I->getParent()) {
 934       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 935
 936       // Try to take advantage of fallthrough opportunities.
 937       CmpInst::Predicate Predicate = CI->getPredicate();
 938       if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
 939         std::swap(TrueMBB, FalseMBB);
 940         Predicate = CmpInst::getInversePredicate(Predicate);
 941       }
 942
 943       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 944       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 945
 946       switch (Predicate) {
 947       case CmpInst::FCMP_OEQ:
 948         std::swap(TrueMBB, FalseMBB);
 949         Predicate = CmpInst::FCMP_UNE;
 950         // FALL THROUGH
 951       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 952       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 953       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 954       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
 955       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
 956       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 957       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
 958       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
 959       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
 960       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
 961       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
 962       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 963       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 964
 965       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
 966       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
 967       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 968       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 969       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 970       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 971       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
 972       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
 973       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
 974       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
 975       default:
 976         return false;
 977       }
 978
 979       const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 980       if (SwapArgs)
 981         std::swap(Op0, Op1);
 982
 983       // Emit a compare of the LHS and RHS, setting the flags.
 984       if (!X86FastEmitCompare(Op0, Op1, VT))
 985         return false;
 986
 987       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BranchOpc))
 988         .addMBB(TrueMBB);
 989
 990       if (Predicate == CmpInst::FCMP_UNE) {
 991         // X86 requires a second branch to handle UNE (and OEQ,
 992         // which is mapped to UNE above).
 993         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JP_4))
 994           .addMBB(TrueMBB);
 995       }
 996
 997       FastEmitBranch(FalseMBB, DL);
 998       FuncInfo.MBB->addSuccessor(TrueMBB);
 999       return true;
1000     }
1001   } else if (ExtractValueInst *EI =
1002              dyn_cast<ExtractValueInst>(BI->getCondition())) {
1003     // Check to see if the branch instruction is from an "arithmetic with
1004     // overflow" intrinsic. The main way these intrinsics are used is:
1005     //
1006     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
1007     //   %sum = extractvalue { i32, i1 } %t, 0
1008     //   %obit = extractvalue { i32, i1 } %t, 1
1009     //   br i1 %obit, label %overflow, label %normal
1010     //
1011     // The %sum and %obit are converted in an ADD and a SETO/SETB before
1012     // reaching the branch. Therefore, we search backwards through the MBB
1013     // looking for the SETO/SETB instruction. If an instruction modifies the
1014     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
1015     // convert the branch into a JO/JB instruction.
1016     if (const IntrinsicInst *CI =
1017           dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
1018       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
1019           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
1020         const MachineInstr *SetMI = 0;
1021         unsigned Reg = getRegForValue(EI);
1022
1023         for (MachineBasicBlock::const_reverse_iterator
1024                RI = FuncInfo.MBB->rbegin(), RE = FuncInfo.MBB->rend();
1025              RI != RE; ++RI) {
1026           const MachineInstr &MI = *RI;
1027
1028           if (MI.definesRegister(Reg)) {
1029             if (MI.isCopy()) {
1030               Reg = MI.getOperand(1).getReg();
1031               continue;
1032             }
1033
1034             SetMI = &MI;
1035             break;
1036           }
1037
1038           const TargetInstrDesc &TID = MI.getDesc();
1039           if (TID.hasUnmodeledSideEffects() ||
1040               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
1041             break;
1042         }
1043
1044         if (SetMI) {
1045           unsigned OpCode = SetMI->getOpcode();
1046
1047           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
1048             BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1049                     TII.get(OpCode == X86::SETOr ?  X86::JO_4 : X86::JB_4))
1050               .addMBB(TrueMBB);
1051             FastEmitBranch(FalseMBB, DL);
1052             FuncInfo.MBB->addSuccessor(TrueMBB);
1053             return true;
1054           }
1055         }
1056       }
1057     }
1058   }
1059
1060   // Otherwise do a clumsy setcc and re-test it.
1061   unsigned OpReg = getRegForValue(BI->getCondition());
1062   if (OpReg == 0) return false;
1063
1064   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1065     .addReg(OpReg).addReg(OpReg);
1066   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JNE_4))
1067     .addMBB(TrueMBB);
1068   FastEmitBranch(FalseMBB, DL);
1069   FuncInfo.MBB->addSuccessor(TrueMBB);
1070   return true;
1071 }
1072
1073 bool X86FastISel::X86SelectShift(const Instruction *I) {
1074   unsigned CReg = 0, OpReg = 0, OpImm = 0;
1075   const TargetRegisterClass *RC = NULL;
1076   if (I->getType()->isIntegerTy(8)) {
1077     CReg = X86::CL;
1078     RC = &X86::GR8RegClass;
1079     switch (I->getOpcode()) {
1080     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
1081     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
1082     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
1083     default: return false;
1084     }
1085   } else if (I->getType()->isIntegerTy(16)) {
1086     CReg = X86::CX;
1087     RC = &X86::GR16RegClass;
1088     switch (I->getOpcode()) {
1089     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
1090     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
1091     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
1092     default: return false;
1093     }
1094   } else if (I->getType()->isIntegerTy(32)) {
1095     CReg = X86::ECX;
1096     RC = &X86::GR32RegClass;
1097     switch (I->getOpcode()) {
1098     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
1099     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
1100     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
1101     default: return false;
1102     }
1103   } else if (I->getType()->isIntegerTy(64)) {
1104     CReg = X86::RCX;
1105     RC = &X86::GR64RegClass;
1106     switch (I->getOpcode()) {
1107     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
1108     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
1109     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
1110     default: return false;
1111     }
1112   } else {
1113     return false;
1114   }
1115
1116   MVT VT;
1117   if (!isTypeLegal(I->getType(), VT))
1118     return false;
1119
1120   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1121   if (Op0Reg == 0) return false;
1122
1123   // Fold immediate in shl(x,3).
1124   if (const ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1125     unsigned ResultReg = createResultReg(RC);
1126     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpImm),
1127             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1128     UpdateValueMap(I, ResultReg);
1129     return true;
1130   }
1131
1132   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1133   if (Op1Reg == 0) return false;
1134   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1135           CReg).addReg(Op1Reg);
1136
1137   // The shift instruction uses X86::CL. If we defined a super-register
1138   // of X86::CL, emit a subreg KILL to precisely describe what we're doing here.
1139   if (CReg != X86::CL)
1140     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1141             TII.get(TargetOpcode::KILL), X86::CL)
1142       .addReg(CReg, RegState::Kill);
1143
1144   unsigned ResultReg = createResultReg(RC);
1145   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpReg), ResultReg)
1146     .addReg(Op0Reg);
1147   UpdateValueMap(I, ResultReg);
1148   return true;
1149 }
1150
1151 bool X86FastISel::X86SelectSelect(const Instruction *I) {
1152   MVT VT;
1153   if (!isTypeLegal(I->getType(), VT))
1154     return false;
1155
1156   // We only use cmov here, if we don't have a cmov instruction bail.
1157   if (!Subtarget->hasCMov()) return false;
1158
1159   unsigned Opc = 0;
1160   const TargetRegisterClass *RC = NULL;
1161   if (VT == MVT::i16) {
1162     Opc = X86::CMOVE16rr;
1163     RC = &X86::GR16RegClass;
1164   } else if (VT == MVT::i32) {
1165     Opc = X86::CMOVE32rr;
1166     RC = &X86::GR32RegClass;
1167   } else if (VT == MVT::i64) {
1168     Opc = X86::CMOVE64rr;
1169     RC = &X86::GR64RegClass;
1170   } else {
1171     return false;
1172   }
1173
1174   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1175   if (Op0Reg == 0) return false;
1176   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1177   if (Op1Reg == 0) return false;
1178   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1179   if (Op2Reg == 0) return false;
1180
1181   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1182     .addReg(Op0Reg).addReg(Op0Reg);
1183   unsigned ResultReg = createResultReg(RC);
1184   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
1185     .addReg(Op1Reg).addReg(Op2Reg);
1186   UpdateValueMap(I, ResultReg);
1187   return true;
1188 }
1189
1190 bool X86FastISel::X86SelectFPExt(const Instruction *I) {
1191   // fpext from float to double.
1192   if (Subtarget->hasSSE2() &&
1193       I->getType()->isDoubleTy()) {
1194     const Value *V = I->getOperand(0);
1195     if (V->getType()->isFloatTy()) {
1196       unsigned OpReg = getRegForValue(V);
1197       if (OpReg == 0) return false;
1198       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1199       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1200               TII.get(X86::CVTSS2SDrr), ResultReg)
1201         .addReg(OpReg);
1202       UpdateValueMap(I, ResultReg);
1203       return true;
1204     }
1205   }
1206
1207   return false;
1208 }
1209
1210 bool X86FastISel::X86SelectFPTrunc(const Instruction *I) {
1211   if (Subtarget->hasSSE2()) {
1212     if (I->getType()->isFloatTy()) {
1213       const Value *V = I->getOperand(0);
1214       if (V->getType()->isDoubleTy()) {
1215         unsigned OpReg = getRegForValue(V);
1216         if (OpReg == 0) return false;
1217         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1218         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1219                 TII.get(X86::CVTSD2SSrr), ResultReg)
1220           .addReg(OpReg);
1221         UpdateValueMap(I, ResultReg);
1222         return true;
1223       }
1224     }
1225   }
1226
1227   return false;
1228 }
1229
1230 bool X86FastISel::X86SelectTrunc(const Instruction *I) {
1231   if (Subtarget->is64Bit())
1232     // All other cases should be handled by the tblgen generated code.
1233     return false;
1234   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1235   EVT DstVT = TLI.getValueType(I->getType());
1236
1237   // This code only handles truncation to byte right now.
1238   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1239     // All other cases should be handled by the tblgen generated code.
1240     return false;
1241   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1242     // All other cases should be handled by the tblgen generated code.
1243     return false;
1244
1245   unsigned InputReg = getRegForValue(I->getOperand(0));
1246   if (!InputReg)
1247     // Unhandled operand.  Halt "fast" selection and bail.
1248     return false;
1249
1250   // First issue a copy to GR16_ABCD or GR32_ABCD.
1251   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1252     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1253   unsigned CopyReg = createResultReg(CopyRC);
1254   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1255           CopyReg).addReg(InputReg);
1256
1257   // Then issue an extract_subreg.
1258   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1259                                                   CopyReg, /*Kill=*/true,
1260                                                   X86::sub_8bit);
1261   if (!ResultReg)
1262     return false;
1263
1264   UpdateValueMap(I, ResultReg);
1265   return true;
1266 }
1267
1268 bool X86FastISel::X86SelectExtractValue(const Instruction *I) {
1269   const ExtractValueInst *EI = cast<ExtractValueInst>(I);
1270   const Value *Agg = EI->getAggregateOperand();
1271
1272   if (const IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1273     switch (CI->getIntrinsicID()) {
1274     default: break;
1275     case Intrinsic::sadd_with_overflow:
1276     case Intrinsic::uadd_with_overflow: {
1277       // Cheat a little. We know that the registers for "add" and "seto" are
1278       // allocated sequentially. However, we only keep track of the register
1279       // for "add" in the value map. Use extractvalue's index to get the
1280       // correct register for "seto".
1281       unsigned OpReg = getRegForValue(Agg);
1282       if (OpReg == 0)
1283         return false;
1284       UpdateValueMap(I, OpReg + *EI->idx_begin());
1285       return true;
1286     }
1287     }
1288   }
1289
1290   return false;
1291 }
1292
1293 bool X86FastISel::X86VisitIntrinsicCall(const IntrinsicInst &I) {
1294   // FIXME: Handle more intrinsics.
1295   switch (I.getIntrinsicID()) {
1296   default: return false;
1297   case Intrinsic::stackprotector: {
1298     // Emit code inline code to store the stack guard onto the stack.
1299     EVT PtrTy = TLI.getPointerTy();
1300
1301     const Value *Op1 = I.getArgOperand(0); // The guard's value.
1302     const AllocaInst *Slot = cast<AllocaInst>(I.getArgOperand(1));
1303
1304     // Grab the frame index.
1305     X86AddressMode AM;
1306     if (!X86SelectAddress(Slot, AM)) return false;
1307
1308     if (!X86FastEmitStore(PtrTy, Op1, AM)) return false;
1309
1310     return true;
1311   }
1312   case Intrinsic::objectsize: {
1313     ConstantInt *CI = dyn_cast<ConstantInt>(I.getArgOperand(1));
1314     const Type *Ty = I.getCalledFunction()->getReturnType();
1315
1316     assert(CI && "Non-constant type in Intrinsic::objectsize?");
1317
1318     MVT VT;
1319     if (!isTypeLegal(Ty, VT))
1320       return false;
1321
1322     unsigned OpC = 0;
1323     if (VT == MVT::i32)
1324       OpC = X86::MOV32ri;
1325     else if (VT == MVT::i64)
1326       OpC = X86::MOV64ri;
1327     else
1328       return false;
1329
1330     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1331     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg).
1332                                   addImm(CI->isZero() ? -1ULL : 0);
1333     UpdateValueMap(&I, ResultReg);
1334     return true;
1335   }
1336   case Intrinsic::dbg_declare: {
1337     const DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1338     X86AddressMode AM;
1339     assert(DI->getAddress() && "Null address should be checked earlier!");
1340     if (!X86SelectAddress(DI->getAddress(), AM))
1341       return false;
1342     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1343     // FIXME may need to add RegState::Debug to any registers produced,
1344     // although ESP/EBP should be the only ones at the moment.
1345     addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II), AM).
1346       addImm(0).addMetadata(DI->getVariable());
1347     return true;
1348   }
1349   case Intrinsic::trap: {
1350     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TRAP));
1351     return true;
1352   }
1353   case Intrinsic::sadd_with_overflow:
1354   case Intrinsic::uadd_with_overflow: {
1355     // Replace "add with overflow" intrinsics with an "add" instruction followed
1356     // by a seto/setc instruction. Later on, when the "extractvalue"
1357     // instructions are encountered, we use the fact that two registers were
1358     // created sequentially to get the correct registers for the "sum" and the
1359     // "overflow bit".
1360     const Function *Callee = I.getCalledFunction();
1361     const Type *RetTy =
1362       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1363
1364     MVT VT;
1365     if (!isTypeLegal(RetTy, VT))
1366       return false;
1367
1368     const Value *Op1 = I.getArgOperand(0);
1369     const Value *Op2 = I.getArgOperand(1);
1370     unsigned Reg1 = getRegForValue(Op1);
1371     unsigned Reg2 = getRegForValue(Op2);
1372
1373     if (Reg1 == 0 || Reg2 == 0)
1374       // FIXME: Handle values *not* in registers.
1375       return false;
1376
1377     unsigned OpC = 0;
1378     if (VT == MVT::i32)
1379       OpC = X86::ADD32rr;
1380     else if (VT == MVT::i64)
1381       OpC = X86::ADD64rr;
1382     else
1383       return false;
1384
1385     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1386     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg)
1387       .addReg(Reg1).addReg(Reg2);
1388     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1389
1390     // If the add with overflow is an intra-block value then we just want to
1391     // create temporaries for it like normal.  If it is a cross-block value then
1392     // UpdateValueMap will return the cross-block register used.  Since we
1393     // *really* want the value to be live in the register pair known by
1394     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1395     // the cross block case.  In the non-cross-block case, we should just make
1396     // another register for the value.
1397     if (DestReg1 != ResultReg)
1398       ResultReg = DestReg1+1;
1399     else
1400       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1401
1402     unsigned Opc = X86::SETBr;
1403     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1404       Opc = X86::SETOr;
1405     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg);
1406     return true;
1407   }
1408   }
1409 }
1410
1411 bool X86FastISel::X86SelectCall(const Instruction *I) {
1412   const CallInst *CI = cast<CallInst>(I);
1413   const Value *Callee = CI->getCalledValue();
1414
1415   // Can't handle inline asm yet.
1416   if (isa<InlineAsm>(Callee))
1417     return false;
1418
1419   // Handle intrinsic calls.
1420   if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1421     return X86VisitIntrinsicCall(*II);
1422
1423   // Handle only C and fastcc calling conventions for now.
1424   ImmutableCallSite CS(CI);
1425   CallingConv::ID CC = CS.getCallingConv();
1426   if (CC != CallingConv::C &&
1427       CC != CallingConv::Fast &&
1428       CC != CallingConv::X86_FastCall)
1429     return false;
1430
1431   // fastcc with -tailcallopt is intended to provide a guaranteed
1432   // tail call optimization. Fastisel doesn't know how to do that.
1433   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
1434     return false;
1435
1436   // Let SDISel handle vararg functions.
1437   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1438   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1439   if (FTy->isVarArg())
1440     return false;
1441
1442   // Fast-isel doesn't know about callee-pop yet.
1443   if (Subtarget->IsCalleePop(FTy->isVarArg(), CC))
1444     return false;
1445
1446   // Handle *simple* calls for now.
1447   const Type *RetTy = CS.getType();
1448   MVT RetVT;
1449   if (RetTy->isVoidTy())
1450     RetVT = MVT::isVoid;
1451   else if (!isTypeLegal(RetTy, RetVT, true))
1452     return false;
1453
1454   // Materialize callee address in a register. FIXME: GV address can be
1455   // handled with a CALLpcrel32 instead.
1456   X86AddressMode CalleeAM;
1457   if (!X86SelectCallAddress(Callee, CalleeAM))
1458     return false;
1459   unsigned CalleeOp = 0;
1460   const GlobalValue *GV = 0;
1461   if (CalleeAM.GV != 0) {
1462     GV = CalleeAM.GV;
1463   } else if (CalleeAM.Base.Reg != 0) {
1464     CalleeOp = CalleeAM.Base.Reg;
1465   } else
1466     return false;
1467
1468   // Allow calls which produce i1 results.
1469   bool AndToI1 = false;
1470   if (RetVT == MVT::i1) {
1471     RetVT = MVT::i8;
1472     AndToI1 = true;
1473   }
1474
1475   // Deal with call operands first.
1476   SmallVector<const Value *, 8> ArgVals;
1477   SmallVector<unsigned, 8> Args;
1478   SmallVector<MVT, 8> ArgVTs;
1479   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1480   Args.reserve(CS.arg_size());
1481   ArgVals.reserve(CS.arg_size());
1482   ArgVTs.reserve(CS.arg_size());
1483   ArgFlags.reserve(CS.arg_size());
1484   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1485        i != e; ++i) {
1486     unsigned Arg = getRegForValue(*i);
1487     if (Arg == 0)
1488       return false;
1489     ISD::ArgFlagsTy Flags;
1490     unsigned AttrInd = i - CS.arg_begin() + 1;
1491     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1492       Flags.setSExt();
1493     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1494       Flags.setZExt();
1495
1496     // FIXME: Only handle *easy* calls for now.
1497     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1498         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1499         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1500         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1501       return false;
1502
1503     const Type *ArgTy = (*i)->getType();
1504     MVT ArgVT;
1505     if (!isTypeLegal(ArgTy, ArgVT))
1506       return false;
1507     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1508     Flags.setOrigAlign(OriginalAlignment);
1509
1510     Args.push_back(Arg);
1511     ArgVals.push_back(*i);
1512     ArgVTs.push_back(ArgVT);
1513     ArgFlags.push_back(Flags);
1514   }
1515
1516   // Analyze operands of the call, assigning locations to each operand.
1517   SmallVector<CCValAssign, 16> ArgLocs;
1518   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1519
1520   // Allocate shadow area for Win64
1521   if (Subtarget->isTargetWin64()) {
1522     CCInfo.AllocateStack(32, 8);
1523   }
1524
1525   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_X86);
1526
1527   // Get a count of how many bytes are to be pushed on the stack.
1528   unsigned NumBytes = CCInfo.getNextStackOffset();
1529
1530   // Issue CALLSEQ_START
1531   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1532   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackDown))
1533     .addImm(NumBytes);
1534
1535   // Process argument: walk the register/memloc assignments, inserting
1536   // copies / loads.
1537   SmallVector<unsigned, 4> RegArgs;
1538   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1539     CCValAssign &VA = ArgLocs[i];
1540     unsigned Arg = Args[VA.getValNo()];
1541     EVT ArgVT = ArgVTs[VA.getValNo()];
1542
1543     // Promote the value if needed.
1544     switch (VA.getLocInfo()) {
1545     default: llvm_unreachable("Unknown loc info!");
1546     case CCValAssign::Full: break;
1547     case CCValAssign::SExt: {
1548       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1549                                        Arg, ArgVT, Arg);
1550       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1551       Emitted = true;
1552       ArgVT = VA.getLocVT();
1553       break;
1554     }
1555     case CCValAssign::ZExt: {
1556       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1557                                        Arg, ArgVT, Arg);
1558       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1559       Emitted = true;
1560       ArgVT = VA.getLocVT();
1561       break;
1562     }
1563     case CCValAssign::AExt: {
1564       // We don't handle MMX parameters yet.
1565       if (VA.getLocVT().isVector() && VA.getLocVT().getSizeInBits() == 128)
1566         return false;
1567       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1568                                        Arg, ArgVT, Arg);
1569       if (!Emitted)
1570         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1571                                     Arg, ArgVT, Arg);
1572       if (!Emitted)
1573         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1574                                     Arg, ArgVT, Arg);
1575
1576       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1577       ArgVT = VA.getLocVT();
1578       break;
1579     }
1580     case CCValAssign::BCvt: {
1581       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT(),
1582                                ISD::BIT_CONVERT, Arg, /*TODO: Kill=*/false);
1583       assert(BC != 0 && "Failed to emit a bitcast!");
1584       Arg = BC;
1585       ArgVT = VA.getLocVT();
1586       break;
1587     }
1588     }
1589
1590     if (VA.isRegLoc()) {
1591       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1592               VA.getLocReg()).addReg(Arg);
1593       RegArgs.push_back(VA.getLocReg());
1594     } else {
1595       unsigned LocMemOffset = VA.getLocMemOffset();
1596       X86AddressMode AM;
1597       AM.Base.Reg = StackPtr;
1598       AM.Disp = LocMemOffset;
1599       const Value *ArgVal = ArgVals[VA.getValNo()];
1600
1601       // If this is a really simple value, emit this with the Value* version of
1602       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1603       // can cause us to reevaluate the argument.
1604       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1605         X86FastEmitStore(ArgVT, ArgVal, AM);
1606       else
1607         X86FastEmitStore(ArgVT, Arg, AM);
1608     }
1609   }
1610
1611   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1612   // GOT pointer.
1613   if (Subtarget->isPICStyleGOT()) {
1614     unsigned Base = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1615     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1616             X86::EBX).addReg(Base);
1617   }
1618
1619   // Issue the call.
1620   MachineInstrBuilder MIB;
1621   if (CalleeOp) {
1622     // Register-indirect call.
1623     unsigned CallOpc;
1624     if (Subtarget->isTargetWin64())
1625       CallOpc = X86::WINCALL64r;
1626     else if (Subtarget->is64Bit())
1627       CallOpc = X86::CALL64r;
1628     else
1629       CallOpc = X86::CALL32r;
1630     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1631       .addReg(CalleeOp);
1632
1633   } else {
1634     // Direct call.
1635     assert(GV && "Not a direct call");
1636     unsigned CallOpc;
1637     if (Subtarget->isTargetWin64())
1638       CallOpc = X86::WINCALL64pcrel32;
1639     else if (Subtarget->is64Bit())
1640       CallOpc = X86::CALL64pcrel32;
1641     else
1642       CallOpc = X86::CALLpcrel32;
1643
1644     // See if we need any target-specific flags on the GV operand.
1645     unsigned char OpFlags = 0;
1646
1647     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1648     // external symbols most go through the PLT in PIC mode.  If the symbol
1649     // has hidden or protected visibility, or if it is static or local, then
1650     // we don't need to use the PLT - we can directly call it.
1651     if (Subtarget->isTargetELF() &&
1652         TM.getRelocationModel() == Reloc::PIC_ &&
1653         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1654       OpFlags = X86II::MO_PLT;
1655     } else if (Subtarget->isPICStyleStubAny() &&
1656                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1657                Subtarget->getDarwinVers() < 9) {
1658       // PC-relative references to external symbols should go through $stub,
1659       // unless we're building with the leopard linker or later, which
1660       // automatically synthesizes these stubs.
1661       OpFlags = X86II::MO_DARWIN_STUB;
1662     }
1663
1664
1665     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1666       .addGlobalAddress(GV, 0, OpFlags);
1667   }
1668
1669   // Add an implicit use GOT pointer in EBX.
1670   if (Subtarget->isPICStyleGOT())
1671     MIB.addReg(X86::EBX);
1672
1673   // Add implicit physical register uses to the call.
1674   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1675     MIB.addReg(RegArgs[i]);
1676
1677   // Issue CALLSEQ_END
1678   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1679   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackUp))
1680     .addImm(NumBytes).addImm(0);
1681
1682   // Now handle call return value (if any).
1683   SmallVector<unsigned, 4> UsedRegs;
1684   if (RetVT != MVT::isVoid) {
1685     SmallVector<CCValAssign, 16> RVLocs;
1686     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1687     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1688
1689     // Copy all of the result registers out of their specified physreg.
1690     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1691     EVT CopyVT = RVLocs[0].getValVT();
1692     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1693
1694     // If this is a call to a function that returns an fp value on the x87 fp
1695     // stack, but where we prefer to use the value in xmm registers, copy it
1696     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1697     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1698          RVLocs[0].getLocReg() == X86::ST1) &&
1699         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1700       CopyVT = MVT::f80;
1701       DstRC = X86::RFP80RegisterClass;
1702     }
1703
1704     unsigned ResultReg = createResultReg(DstRC);
1705     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1706             ResultReg).addReg(RVLocs[0].getLocReg());
1707     UsedRegs.push_back(RVLocs[0].getLocReg());
1708
1709     if (CopyVT != RVLocs[0].getValVT()) {
1710       // Round the F80 the right size, which also moves to the appropriate xmm
1711       // register. This is accomplished by storing the F80 value in memory and
1712       // then loading it back. Ewww...
1713       EVT ResVT = RVLocs[0].getValVT();
1714       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1715       unsigned MemSize = ResVT.getSizeInBits()/8;
1716       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1717       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1718                                 TII.get(Opc)), FI)
1719         .addReg(ResultReg);
1720       DstRC = ResVT == MVT::f32
1721         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1722       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1723       ResultReg = createResultReg(DstRC);
1724       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1725                                 TII.get(Opc), ResultReg), FI);
1726     }
1727
1728     if (AndToI1) {
1729       // Mask out all but lowest bit for some call which produces an i1.
1730       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1731       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1732               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1733       ResultReg = AndResult;
1734     }
1735
1736     UpdateValueMap(I, ResultReg);
1737   }
1738
1739   // Set all unused physreg defs as dead.
1740   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1741
1742   return true;
1743 }
1744
1745
1746 bool
1747 X86FastISel::TargetSelectInstruction(const Instruction *I)  {
1748   switch (I->getOpcode()) {
1749   default: break;
1750   case Instruction::Load:
1751     return X86SelectLoad(I);
1752   case Instruction::Store:
1753     return X86SelectStore(I);
1754   case Instruction::Ret:
1755     return X86SelectRet(I);
1756   case Instruction::ICmp:
1757   case Instruction::FCmp:
1758     return X86SelectCmp(I);
1759   case Instruction::ZExt:
1760     return X86SelectZExt(I);
1761   case Instruction::Br:
1762     return X86SelectBranch(I);
1763   case Instruction::Call:
1764     return X86SelectCall(I);
1765   case Instruction::LShr:
1766   case Instruction::AShr:
1767   case Instruction::Shl:
1768     return X86SelectShift(I);
1769   case Instruction::Select:
1770     return X86SelectSelect(I);
1771   case Instruction::Trunc:
1772     return X86SelectTrunc(I);
1773   case Instruction::FPExt:
1774     return X86SelectFPExt(I);
1775   case Instruction::FPTrunc:
1776     return X86SelectFPTrunc(I);
1777   case Instruction::ExtractValue:
1778     return X86SelectExtractValue(I);
1779   case Instruction::IntToPtr: // Deliberate fall-through.
1780   case Instruction::PtrToInt: {
1781     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1782     EVT DstVT = TLI.getValueType(I->getType());
1783     if (DstVT.bitsGT(SrcVT))
1784       return X86SelectZExt(I);
1785     if (DstVT.bitsLT(SrcVT))
1786       return X86SelectTrunc(I);
1787     unsigned Reg = getRegForValue(I->getOperand(0));
1788     if (Reg == 0) return false;
1789     UpdateValueMap(I, Reg);
1790     return true;
1791   }
1792   }
1793
1794   return false;
1795 }
1796
1797 unsigned X86FastISel::TargetMaterializeConstant(const Constant *C) {
1798   MVT VT;
1799   if (!isTypeLegal(C->getType(), VT))
1800     return false;
1801
1802   // Get opcode and regclass of the output for the given load instruction.
1803   unsigned Opc = 0;
1804   const TargetRegisterClass *RC = NULL;
1805   switch (VT.SimpleTy) {
1806   default: return false;
1807   case MVT::i8:
1808     Opc = X86::MOV8rm;
1809     RC  = X86::GR8RegisterClass;
1810     break;
1811   case MVT::i16:
1812     Opc = X86::MOV16rm;
1813     RC  = X86::GR16RegisterClass;
1814     break;
1815   case MVT::i32:
1816     Opc = X86::MOV32rm;
1817     RC  = X86::GR32RegisterClass;
1818     break;
1819   case MVT::i64:
1820     // Must be in x86-64 mode.
1821     Opc = X86::MOV64rm;
1822     RC  = X86::GR64RegisterClass;
1823     break;
1824   case MVT::f32:
1825     if (Subtarget->hasSSE1()) {
1826       Opc = X86::MOVSSrm;
1827       RC  = X86::FR32RegisterClass;
1828     } else {
1829       Opc = X86::LD_Fp32m;
1830       RC  = X86::RFP32RegisterClass;
1831     }
1832     break;
1833   case MVT::f64:
1834     if (Subtarget->hasSSE2()) {
1835       Opc = X86::MOVSDrm;
1836       RC  = X86::FR64RegisterClass;
1837     } else {
1838       Opc = X86::LD_Fp64m;
1839       RC  = X86::RFP64RegisterClass;
1840     }
1841     break;
1842   case MVT::f80:
1843     // No f80 support yet.
1844     return false;
1845   }
1846
1847   // Materialize addresses with LEA instructions.
1848   if (isa<GlobalValue>(C)) {
1849     X86AddressMode AM;
1850     if (X86SelectAddress(C, AM)) {
1851       if (TLI.getPointerTy() == MVT::i32)
1852         Opc = X86::LEA32r;
1853       else
1854         Opc = X86::LEA64r;
1855       unsigned ResultReg = createResultReg(RC);
1856       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1857                              TII.get(Opc), ResultReg), AM);
1858       return ResultReg;
1859     }
1860     return 0;
1861   }
1862
1863   // MachineConstantPool wants an explicit alignment.
1864   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1865   if (Align == 0) {
1866     // Alignment of vector types.  FIXME!
1867     Align = TD.getTypeAllocSize(C->getType());
1868   }
1869
1870   // x86-32 PIC requires a PIC base register for constant pools.
1871   unsigned PICBase = 0;
1872   unsigned char OpFlag = 0;
1873   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1874     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1875     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1876   } else if (Subtarget->isPICStyleGOT()) {
1877     OpFlag = X86II::MO_GOTOFF;
1878     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1879   } else if (Subtarget->isPICStyleRIPRel() &&
1880              TM.getCodeModel() == CodeModel::Small) {
1881     PICBase = X86::RIP;
1882   }
1883
1884   // Create the load from the constant pool.
1885   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1886   unsigned ResultReg = createResultReg(RC);
1887   addConstantPoolReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1888                                    TII.get(Opc), ResultReg),
1889                            MCPOffset, PICBase, OpFlag);
1890
1891   return ResultReg;
1892 }
1893
1894 unsigned X86FastISel::TargetMaterializeAlloca(const AllocaInst *C) {
1895   // Fail on dynamic allocas. At this point, getRegForValue has already
1896   // checked its CSE maps, so if we're here trying to handle a dynamic
1897   // alloca, we're not going to succeed. X86SelectAddress has a
1898   // check for dynamic allocas, because it's called directly from
1899   // various places, but TargetMaterializeAlloca also needs a check
1900   // in order to avoid recursion between getRegForValue,
1901   // X86SelectAddrss, and TargetMaterializeAlloca.
1902   if (!FuncInfo.StaticAllocaMap.count(C))
1903     return 0;
1904
1905   X86AddressMode AM;
1906   if (!X86SelectAddress(C, AM))
1907     return 0;
1908   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1909   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1910   unsigned ResultReg = createResultReg(RC);
1911   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1912                          TII.get(Opc), ResultReg), AM);
1913   return ResultReg;
1914 }
1915
1916 /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
1917 /// vreg is being provided by the specified load instruction.  If possible,
1918 /// try to fold the load as an operand to the instruction, returning true if
1919 /// possible.
1920 bool X86FastISel::TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
1921                                 const LoadInst *LI) {
1922   X86AddressMode AM;
1923   if (!X86SelectAddress(LI->getOperand(0), AM))
1924     return false;
1925
1926   X86InstrInfo &XII = (X86InstrInfo&)TII;
1927
1928   unsigned Size = TD.getTypeAllocSize(LI->getType());
1929   unsigned Alignment = LI->getAlignment();
1930
1931   SmallVector<MachineOperand, 8> AddrOps;
1932   AM.getFullAddress(AddrOps);
1933
1934   MachineInstr *Result =
1935     XII.foldMemoryOperandImpl(*FuncInfo.MF, MI, OpNo, AddrOps, Size, Alignment);
1936   if (Result == 0) return false;
1937
1938   MI->getParent()->insert(MI, Result);
1939   MI->eraseFromParent();
1940   return true;
1941 }
1942
1943
1944 namespace llvm {
1945   llvm::FastISel *X86::createFastISel(FunctionLoweringInfo &funcInfo) {
1946     return new X86FastISel(funcInfo);
1947   }
1948 }