lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/IntrinsicInst.h"
  26 #include "llvm/Operator.h"
  27 #include "llvm/CodeGen/Analysis.h"
  28 #include "llvm/CodeGen/FastISel.h"
  29 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  30 #include "llvm/CodeGen/MachineConstantPool.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/Support/CallSite.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/GetElementPtrTypeIterator.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 namespace {
  40
  41 class X86FastISel : public FastISel {
  42   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  43   /// make the right decision when generating code for different targets.
  44   const X86Subtarget *Subtarget;
  45
  46   /// StackPtr - Register used as the stack pointer.
  47   ///
  48   unsigned StackPtr;
  49
  50   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  51   /// floating point ops.
  52   /// When SSE is available, use it for f32 operations.
  53   /// When SSE2 is available, use it for f64 operations.
  54   bool X86ScalarSSEf64;
  55   bool X86ScalarSSEf32;
  56
  57 public:
  58   explicit X86FastISel(FunctionLoweringInfo &funcInfo) : FastISel(funcInfo) {
  59     Subtarget = &TM.getSubtarget<X86Subtarget>();
  60     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  61     X86ScalarSSEf64 = Subtarget->hasSSE2();
  62     X86ScalarSSEf32 = Subtarget->hasSSE1();
  63   }
  64
  65   virtual bool TargetSelectInstruction(const Instruction *I);
  66
  67   /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
  68   /// vreg is being provided by the specified load instruction.  If possible,
  69   /// try to fold the load as an operand to the instruction, returning true if
  70   /// possible.
  71   virtual bool TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
  72                              const LoadInst *LI);
  73
  74 #include "X86GenFastISel.inc"
  75
  76 private:
  77   bool X86FastEmitCompare(const Value *LHS, const Value *RHS, EVT VT);
  78
  79   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  80
  81   bool X86FastEmitStore(EVT VT, const Value *Val, const X86AddressMode &AM);
  82   bool X86FastEmitStore(EVT VT, unsigned Val, const X86AddressMode &AM);
  83
  84   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  85                          unsigned &ResultReg);
  86
  87   bool X86SelectAddress(const Value *V, X86AddressMode &AM);
  88   bool X86SelectCallAddress(const Value *V, X86AddressMode &AM);
  89
  90   bool X86SelectLoad(const Instruction *I);
  91
  92   bool X86SelectStore(const Instruction *I);
  93
  94   bool X86SelectRet(const Instruction *I);
  95
  96   bool X86SelectCmp(const Instruction *I);
  97
  98   bool X86SelectZExt(const Instruction *I);
  99
 100   bool X86SelectBranch(const Instruction *I);
 101
 102   bool X86SelectShift(const Instruction *I);
 103
 104   bool X86SelectSelect(const Instruction *I);
 105
 106   bool X86SelectTrunc(const Instruction *I);
 107
 108   bool X86SelectFPExt(const Instruction *I);
 109   bool X86SelectFPTrunc(const Instruction *I);
 110
 111   bool X86VisitIntrinsicCall(const IntrinsicInst &I);
 112   bool X86SelectCall(const Instruction *I);
 113
 114   const X86InstrInfo *getInstrInfo() const {
 115     return getTargetMachine()->getInstrInfo();
 116   }
 117   const X86TargetMachine *getTargetMachine() const {
 118     return static_cast<const X86TargetMachine *>(&TM);
 119   }
 120
 121   unsigned TargetMaterializeConstant(const Constant *C);
 122
 123   unsigned TargetMaterializeAlloca(const AllocaInst *C);
 124
 125   unsigned TargetMaterializeFloatZero(const ConstantFP *CF);
 126
 127   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 128   /// computed in an SSE register, not on the X87 floating point stack.
 129   bool isScalarFPTypeInSSEReg(EVT VT) const {
 130     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 131       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 132   }
 133
 134   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 135
 136   bool IsMemcpySmall(uint64_t Len);
 137
 138   bool TryEmitSmallMemcpy(X86AddressMode DestAM,
 139                           X86AddressMode SrcAM, uint64_t Len);
 140 };
 141
 142 } // end anonymous namespace.
 143
 144 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 145   EVT evt = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 146   if (evt == MVT::Other || !evt.isSimple())
 147     // Unhandled type. Halt "fast" selection and bail.
 148     return false;
 149
 150   VT = evt.getSimpleVT();
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 170 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 171 /// Return true and the result register by reference if it is possible.
 172 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 173                                   unsigned &ResultReg) {
 174   // Get opcode and regclass of the output for the given load instruction.
 175   unsigned Opc = 0;
 176   const TargetRegisterClass *RC = NULL;
 177   switch (VT.getSimpleVT().SimpleTy) {
 178   default: return false;
 179   case MVT::i1:
 180   case MVT::i8:
 181     Opc = X86::MOV8rm;
 182     RC  = X86::GR8RegisterClass;
 183     break;
 184   case MVT::i16:
 185     Opc = X86::MOV16rm;
 186     RC  = X86::GR16RegisterClass;
 187     break;
 188   case MVT::i32:
 189     Opc = X86::MOV32rm;
 190     RC  = X86::GR32RegisterClass;
 191     break;
 192   case MVT::i64:
 193     // Must be in x86-64 mode.
 194     Opc = X86::MOV64rm;
 195     RC  = X86::GR64RegisterClass;
 196     break;
 197   case MVT::f32:
 198     if (Subtarget->hasSSE1()) {
 199       Opc = X86::MOVSSrm;
 200       RC  = X86::FR32RegisterClass;
 201     } else {
 202       Opc = X86::LD_Fp32m;
 203       RC  = X86::RFP32RegisterClass;
 204     }
 205     break;
 206   case MVT::f64:
 207     if (Subtarget->hasSSE2()) {
 208       Opc = X86::MOVSDrm;
 209       RC  = X86::FR64RegisterClass;
 210     } else {
 211       Opc = X86::LD_Fp64m;
 212       RC  = X86::RFP64RegisterClass;
 213     }
 214     break;
 215   case MVT::f80:
 216     // No f80 support yet.
 217     return false;
 218   }
 219
 220   ResultReg = createResultReg(RC);
 221   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 222                          DL, TII.get(Opc), ResultReg), AM);
 223   return true;
 224 }
 225
 226 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 227 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 228 /// and a displacement offset, or a GlobalAddress,
 229 /// i.e. V. Return true if it is possible.
 230 bool
 231 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val, const X86AddressMode &AM) {
 232   // Get opcode and regclass of the output for the given store instruction.
 233   unsigned Opc = 0;
 234   switch (VT.getSimpleVT().SimpleTy) {
 235   case MVT::f80: // No f80 support yet.
 236   default: return false;
 237   case MVT::i1: {
 238     // Mask out all but lowest bit.
 239     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 240     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 241             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 242     Val = AndResult;
 243   }
 244   // FALLTHROUGH, handling i1 as i8.
 245   case MVT::i8:  Opc = X86::MOV8mr;  break;
 246   case MVT::i16: Opc = X86::MOV16mr; break;
 247   case MVT::i32: Opc = X86::MOV32mr; break;
 248   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 249   case MVT::f32:
 250     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 251     break;
 252   case MVT::f64:
 253     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 254     break;
 255   }
 256
 257   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 258                          DL, TII.get(Opc)), AM).addReg(Val);
 259   return true;
 260 }
 261
 262 bool X86FastISel::X86FastEmitStore(EVT VT, const Value *Val,
 263                                    const X86AddressMode &AM) {
 264   // Handle 'null' like i32/i64 0.
 265   if (isa<ConstantPointerNull>(Val))
 266     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 267
 268   // If this is a store of a simple constant, fold the constant into the store.
 269   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 270     unsigned Opc = 0;
 271     bool Signed = true;
 272     switch (VT.getSimpleVT().SimpleTy) {
 273     default: break;
 274     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 275     case MVT::i8:  Opc = X86::MOV8mi;  break;
 276     case MVT::i16: Opc = X86::MOV16mi; break;
 277     case MVT::i32: Opc = X86::MOV32mi; break;
 278     case MVT::i64:
 279       // Must be a 32-bit sign extended value.
 280       if ((int)CI->getSExtValue() == CI->getSExtValue())
 281         Opc = X86::MOV64mi32;
 282       break;
 283     }
 284
 285     if (Opc) {
 286       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 287                              DL, TII.get(Opc)), AM)
 288                              .addImm(Signed ? (uint64_t) CI->getSExtValue() :
 289                                               CI->getZExtValue());
 290       return true;
 291     }
 292   }
 293
 294   unsigned ValReg = getRegForValue(Val);
 295   if (ValReg == 0)
 296     return false;
 297
 298   return X86FastEmitStore(VT, ValReg, AM);
 299 }
 300
 301 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 302 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 303 /// ISD::SIGN_EXTEND).
 304 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 305                                     unsigned Src, EVT SrcVT,
 306                                     unsigned &ResultReg) {
 307   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
 308                            Src, /*TODO: Kill=*/false);
 309
 310   if (RR != 0) {
 311     ResultReg = RR;
 312     return true;
 313   } else
 314     return false;
 315 }
 316
 317 /// X86SelectAddress - Attempt to fill in an address from the given value.
 318 ///
 319 bool X86FastISel::X86SelectAddress(const Value *V, X86AddressMode &AM) {
 320   const User *U = NULL;
 321   unsigned Opcode = Instruction::UserOp1;
 322   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 323     // Don't walk into other basic blocks; it's possible we haven't
 324     // visited them yet, so the instructions may not yet be assigned
 325     // virtual registers.
 326     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(V)) ||
 327         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 328       Opcode = I->getOpcode();
 329       U = I;
 330     }
 331   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 332     Opcode = C->getOpcode();
 333     U = C;
 334   }
 335
 336   if (const PointerType *Ty = dyn_cast<PointerType>(V->getType()))
 337     if (Ty->getAddressSpace() > 255)
 338       // Fast instruction selection doesn't support the special
 339       // address spaces.
 340       return false;
 341
 342   switch (Opcode) {
 343   default: break;
 344   case Instruction::BitCast:
 345     // Look past bitcasts.
 346     return X86SelectAddress(U->getOperand(0), AM);
 347
 348   case Instruction::IntToPtr:
 349     // Look past no-op inttoptrs.
 350     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 351       return X86SelectAddress(U->getOperand(0), AM);
 352     break;
 353
 354   case Instruction::PtrToInt:
 355     // Look past no-op ptrtoints.
 356     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 357       return X86SelectAddress(U->getOperand(0), AM);
 358     break;
 359
 360   case Instruction::Alloca: {
 361     // Do static allocas.
 362     const AllocaInst *A = cast<AllocaInst>(V);
 363     DenseMap<const AllocaInst*, int>::iterator SI =
 364       FuncInfo.StaticAllocaMap.find(A);
 365     if (SI != FuncInfo.StaticAllocaMap.end()) {
 366       AM.BaseType = X86AddressMode::FrameIndexBase;
 367       AM.Base.FrameIndex = SI->second;
 368       return true;
 369     }
 370     break;
 371   }
 372
 373   case Instruction::Add: {
 374     // Adds of constants are common and easy enough.
 375     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 376       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 377       // They have to fit in the 32-bit signed displacement field though.
 378       if (isInt<32>(Disp)) {
 379         AM.Disp = (uint32_t)Disp;
 380         return X86SelectAddress(U->getOperand(0), AM);
 381       }
 382     }
 383     break;
 384   }
 385
 386   case Instruction::GetElementPtr: {
 387     X86AddressMode SavedAM = AM;
 388
 389     // Pattern-match simple GEPs.
 390     uint64_t Disp = (int32_t)AM.Disp;
 391     unsigned IndexReg = AM.IndexReg;
 392     unsigned Scale = AM.Scale;
 393     gep_type_iterator GTI = gep_type_begin(U);
 394     // Iterate through the indices, folding what we can. Constants can be
 395     // folded, and one dynamic index can be handled, if the scale is supported.
 396     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 397          i != e; ++i, ++GTI) {
 398       const Value *Op = *i;
 399       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 400         const StructLayout *SL = TD.getStructLayout(STy);
 401         Disp += SL->getElementOffset(cast<ConstantInt>(Op)->getZExtValue());
 402         continue;
 403       }
 404
 405       // A array/variable index is always of the form i*S where S is the
 406       // constant scale size.  See if we can push the scale into immediates.
 407       uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 408       for (;;) {
 409         if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 410           // Constant-offset addressing.
 411           Disp += CI->getSExtValue() * S;
 412           break;
 413         }
 414         if (isa<AddOperator>(Op) &&
 415             (!isa<Instruction>(Op) ||
 416              FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 417                == FuncInfo.MBB) &&
 418             isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 419           // An add (in the same block) with a constant operand. Fold the
 420           // constant.
 421           ConstantInt *CI =
 422             cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 423           Disp += CI->getSExtValue() * S;
 424           // Iterate on the other operand.
 425           Op = cast<AddOperator>(Op)->getOperand(0);
 426           continue;
 427         }
 428         if (IndexReg == 0 &&
 429             (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 430             (S == 1 || S == 2 || S == 4 || S == 8)) {
 431           // Scaled-index addressing.
 432           Scale = S;
 433           IndexReg = getRegForGEPIndex(Op).first;
 434           if (IndexReg == 0)
 435             return false;
 436           break;
 437         }
 438         // Unsupported.
 439         goto unsupported_gep;
 440       }
 441     }
 442     // Check for displacement overflow.
 443     if (!isInt<32>(Disp))
 444       break;
 445     // Ok, the GEP indices were covered by constant-offset and scaled-index
 446     // addressing. Update the address state and move on to examining the base.
 447     AM.IndexReg = IndexReg;
 448     AM.Scale = Scale;
 449     AM.Disp = (uint32_t)Disp;
 450     if (X86SelectAddress(U->getOperand(0), AM))
 451       return true;
 452
 453     // If we couldn't merge the gep value into this addr mode, revert back to
 454     // our address and just match the value instead of completely failing.
 455     AM = SavedAM;
 456     break;
 457   unsupported_gep:
 458     // Ok, the GEP indices weren't all covered.
 459     break;
 460   }
 461   }
 462
 463   // Handle constant address.
 464   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 465     // Can't handle alternate code models or TLS yet.
 466     if (TM.getCodeModel() != CodeModel::Small)
 467       return false;
 468
 469     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 470       if (GVar->isThreadLocal())
 471         return false;
 472
 473     // RIP-relative addresses can't have additional register operands, so if
 474     // we've already folded stuff into the addressing mode, just force the
 475     // global value into its own register, which we can use as the basereg.
 476     if (!Subtarget->isPICStyleRIPRel() ||
 477         (AM.Base.Reg == 0 && AM.IndexReg == 0)) {
 478       // Okay, we've committed to selecting this global. Set up the address.
 479       AM.GV = GV;
 480
 481       // Allow the subtarget to classify the global.
 482       unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 483
 484       // If this reference is relative to the pic base, set it now.
 485       if (isGlobalRelativeToPICBase(GVFlags)) {
 486         // FIXME: How do we know Base.Reg is free??
 487         AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
 488       }
 489
 490       // Unless the ABI requires an extra load, return a direct reference to
 491       // the global.
 492       if (!isGlobalStubReference(GVFlags)) {
 493         if (Subtarget->isPICStyleRIPRel()) {
 494           // Use rip-relative addressing if we can.  Above we verified that the
 495           // base and index registers are unused.
 496           assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 497           AM.Base.Reg = X86::RIP;
 498         }
 499         AM.GVOpFlags = GVFlags;
 500         return true;
 501       }
 502
 503       // Ok, we need to do a load from a stub.  If we've already loaded from
 504       // this stub, reuse the loaded pointer, otherwise emit the load now.
 505       DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 506       unsigned LoadReg;
 507       if (I != LocalValueMap.end() && I->second != 0) {
 508         LoadReg = I->second;
 509       } else {
 510         // Issue load from stub.
 511         unsigned Opc = 0;
 512         const TargetRegisterClass *RC = NULL;
 513         X86AddressMode StubAM;
 514         StubAM.Base.Reg = AM.Base.Reg;
 515         StubAM.GV = GV;
 516         StubAM.GVOpFlags = GVFlags;
 517
 518         // Prepare for inserting code in the local-value area.
 519         SavePoint SaveInsertPt = enterLocalValueArea();
 520
 521         if (TLI.getPointerTy() == MVT::i64) {
 522           Opc = X86::MOV64rm;
 523           RC  = X86::GR64RegisterClass;
 524
 525           if (Subtarget->isPICStyleRIPRel())
 526             StubAM.Base.Reg = X86::RIP;
 527         } else {
 528           Opc = X86::MOV32rm;
 529           RC  = X86::GR32RegisterClass;
 530         }
 531
 532         LoadReg = createResultReg(RC);
 533         MachineInstrBuilder LoadMI =
 534           BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), LoadReg);
 535         addFullAddress(LoadMI, StubAM);
 536
 537         // Ok, back to normal mode.
 538         leaveLocalValueArea(SaveInsertPt);
 539
 540         // Prevent loading GV stub multiple times in same MBB.
 541         LocalValueMap[V] = LoadReg;
 542       }
 543
 544       // Now construct the final address. Note that the Disp, Scale,
 545       // and Index values may already be set here.
 546       AM.Base.Reg = LoadReg;
 547       AM.GV = 0;
 548       return true;
 549     }
 550   }
 551
 552   // If all else fails, try to materialize the value in a register.
 553   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 554     if (AM.Base.Reg == 0) {
 555       AM.Base.Reg = getRegForValue(V);
 556       return AM.Base.Reg != 0;
 557     }
 558     if (AM.IndexReg == 0) {
 559       assert(AM.Scale == 1 && "Scale with no index!");
 560       AM.IndexReg = getRegForValue(V);
 561       return AM.IndexReg != 0;
 562     }
 563   }
 564
 565   return false;
 566 }
 567
 568 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 569 ///
 570 bool X86FastISel::X86SelectCallAddress(const Value *V, X86AddressMode &AM) {
 571   const User *U = NULL;
 572   unsigned Opcode = Instruction::UserOp1;
 573   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 574     Opcode = I->getOpcode();
 575     U = I;
 576   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 577     Opcode = C->getOpcode();
 578     U = C;
 579   }
 580
 581   switch (Opcode) {
 582   default: break;
 583   case Instruction::BitCast:
 584     // Look past bitcasts.
 585     return X86SelectCallAddress(U->getOperand(0), AM);
 586
 587   case Instruction::IntToPtr:
 588     // Look past no-op inttoptrs.
 589     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 590       return X86SelectCallAddress(U->getOperand(0), AM);
 591     break;
 592
 593   case Instruction::PtrToInt:
 594     // Look past no-op ptrtoints.
 595     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 596       return X86SelectCallAddress(U->getOperand(0), AM);
 597     break;
 598   }
 599
 600   // Handle constant address.
 601   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 602     // Can't handle alternate code models yet.
 603     if (TM.getCodeModel() != CodeModel::Small)
 604       return false;
 605
 606     // RIP-relative addresses can't have additional register operands.
 607     if (Subtarget->isPICStyleRIPRel() &&
 608         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 609       return false;
 610
 611     // Can't handle DLLImport.
 612     if (GV->hasDLLImportLinkage())
 613       return false;
 614
 615     // Can't handle TLS.
 616     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 617       if (GVar->isThreadLocal())
 618         return false;
 619
 620     // Okay, we've committed to selecting this global. Set up the basic address.
 621     AM.GV = GV;
 622
 623     // No ABI requires an extra load for anything other than DLLImport, which
 624     // we rejected above. Return a direct reference to the global.
 625     if (Subtarget->isPICStyleRIPRel()) {
 626       // Use rip-relative addressing if we can.  Above we verified that the
 627       // base and index registers are unused.
 628       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 629       AM.Base.Reg = X86::RIP;
 630     } else if (Subtarget->isPICStyleStubPIC()) {
 631       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 632     } else if (Subtarget->isPICStyleGOT()) {
 633       AM.GVOpFlags = X86II::MO_GOTOFF;
 634     }
 635
 636     return true;
 637   }
 638
 639   // If all else fails, try to materialize the value in a register.
 640   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 641     if (AM.Base.Reg == 0) {
 642       AM.Base.Reg = getRegForValue(V);
 643       return AM.Base.Reg != 0;
 644     }
 645     if (AM.IndexReg == 0) {
 646       assert(AM.Scale == 1 && "Scale with no index!");
 647       AM.IndexReg = getRegForValue(V);
 648       return AM.IndexReg != 0;
 649     }
 650   }
 651
 652   return false;
 653 }
 654
 655
 656 /// X86SelectStore - Select and emit code to implement store instructions.
 657 bool X86FastISel::X86SelectStore(const Instruction *I) {
 658   MVT VT;
 659   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 660     return false;
 661
 662   X86AddressMode AM;
 663   if (!X86SelectAddress(I->getOperand(1), AM))
 664     return false;
 665
 666   return X86FastEmitStore(VT, I->getOperand(0), AM);
 667 }
 668
 669 /// X86SelectRet - Select and emit code to implement ret instructions.
 670 bool X86FastISel::X86SelectRet(const Instruction *I) {
 671   const ReturnInst *Ret = cast<ReturnInst>(I);
 672   const Function &F = *I->getParent()->getParent();
 673
 674   if (!FuncInfo.CanLowerReturn)
 675     return false;
 676
 677   CallingConv::ID CC = F.getCallingConv();
 678   if (CC != CallingConv::C &&
 679       CC != CallingConv::Fast &&
 680       CC != CallingConv::X86_FastCall)
 681     return false;
 682
 683   if (Subtarget->isTargetWin64())
 684     return false;
 685
 686   // Don't handle popping bytes on return for now.
 687   if (FuncInfo.MF->getInfo<X86MachineFunctionInfo>()
 688         ->getBytesToPopOnReturn() != 0)
 689     return 0;
 690
 691   // fastcc with -tailcallopt is intended to provide a guaranteed
 692   // tail call optimization. Fastisel doesn't know how to do that.
 693   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
 694     return false;
 695
 696   // Let SDISel handle vararg functions.
 697   if (F.isVarArg())
 698     return false;
 699
 700   if (Ret->getNumOperands() > 0) {
 701     SmallVector<ISD::OutputArg, 4> Outs;
 702     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
 703                   Outs, TLI);
 704
 705     // Analyze operands of the call, assigning locations to each operand.
 706     SmallVector<CCValAssign, 16> ValLocs;
 707     CCState CCInfo(CC, F.isVarArg(), TM, ValLocs, I->getContext());
 708     CCInfo.AnalyzeReturn(Outs, RetCC_X86);
 709
 710     const Value *RV = Ret->getOperand(0);
 711     unsigned Reg = getRegForValue(RV);
 712     if (Reg == 0)
 713       return false;
 714
 715     // Only handle a single return value for now.
 716     if (ValLocs.size() != 1)
 717       return false;
 718
 719     CCValAssign &VA = ValLocs[0];
 720
 721     // Don't bother handling odd stuff for now.
 722     if (VA.getLocInfo() != CCValAssign::Full)
 723       return false;
 724     // Only handle register returns for now.
 725     if (!VA.isRegLoc())
 726       return false;
 727
 728     // The calling-convention tables for x87 returns don't tell
 729     // the whole story.
 730     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
 731       return false;
 732
 733     unsigned SrcReg = Reg + VA.getValNo();
 734     EVT SrcVT = TLI.getValueType(RV->getType());
 735     EVT DstVT = VA.getValVT();
 736     // Special handling for extended integers.
 737     if (SrcVT != DstVT) {
 738       if (SrcVT != MVT::i1 && SrcVT != MVT::i8 && SrcVT != MVT::i16)
 739         return false;
 740
 741       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
 742         return false;
 743
 744       assert(DstVT == MVT::i32 && "X86 should always ext to i32");
 745
 746       if (SrcVT == MVT::i1) {
 747         if (Outs[0].Flags.isSExt())
 748           return false;
 749         SrcReg = FastEmitZExtFromI1(MVT::i8, SrcReg, /*TODO: Kill=*/false);
 750         SrcVT = MVT::i8;
 751       }
 752       unsigned Op = Outs[0].Flags.isZExt() ? ISD::ZERO_EXTEND :
 753                                              ISD::SIGN_EXTEND;
 754       SrcReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Op,
 755                           SrcReg, /*TODO: Kill=*/false);
 756     }
 757
 758     // Make the copy.
 759     unsigned DstReg = VA.getLocReg();
 760     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
 761     // Avoid a cross-class copy. This is very unlikely.
 762     if (!SrcRC->contains(DstReg))
 763       return false;
 764     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 765             DstReg).addReg(SrcReg);
 766
 767     // Mark the register as live out of the function.
 768     MRI.addLiveOut(VA.getLocReg());
 769   }
 770
 771   // Now emit the RET.
 772   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::RET));
 773   return true;
 774 }
 775
 776 /// X86SelectLoad - Select and emit code to implement load instructions.
 777 ///
 778 bool X86FastISel::X86SelectLoad(const Instruction *I)  {
 779   MVT VT;
 780   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 781     return false;
 782
 783   X86AddressMode AM;
 784   if (!X86SelectAddress(I->getOperand(0), AM))
 785     return false;
 786
 787   unsigned ResultReg = 0;
 788   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 789     UpdateValueMap(I, ResultReg);
 790     return true;
 791   }
 792   return false;
 793 }
 794
 795 static unsigned X86ChooseCmpOpcode(EVT VT, const X86Subtarget *Subtarget) {
 796   switch (VT.getSimpleVT().SimpleTy) {
 797   default:       return 0;
 798   case MVT::i8:  return X86::CMP8rr;
 799   case MVT::i16: return X86::CMP16rr;
 800   case MVT::i32: return X86::CMP32rr;
 801   case MVT::i64: return X86::CMP64rr;
 802   case MVT::f32: return Subtarget->hasSSE1() ? X86::UCOMISSrr : 0;
 803   case MVT::f64: return Subtarget->hasSSE2() ? X86::UCOMISDrr : 0;
 804   }
 805 }
 806
 807 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 808 /// of the comparison, return an opcode that works for the compare (e.g.
 809 /// CMP32ri) otherwise return 0.
 810 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, const ConstantInt *RHSC) {
 811   switch (VT.getSimpleVT().SimpleTy) {
 812   // Otherwise, we can't fold the immediate into this comparison.
 813   default: return 0;
 814   case MVT::i8: return X86::CMP8ri;
 815   case MVT::i16: return X86::CMP16ri;
 816   case MVT::i32: return X86::CMP32ri;
 817   case MVT::i64:
 818     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 819     // field.
 820     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 821       return X86::CMP64ri32;
 822     return 0;
 823   }
 824 }
 825
 826 bool X86FastISel::X86FastEmitCompare(const Value *Op0, const Value *Op1,
 827                                      EVT VT) {
 828   unsigned Op0Reg = getRegForValue(Op0);
 829   if (Op0Reg == 0) return false;
 830
 831   // Handle 'null' like i32/i64 0.
 832   if (isa<ConstantPointerNull>(Op1))
 833     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 834
 835   // We have two options: compare with register or immediate.  If the RHS of
 836   // the compare is an immediate that we can fold into this compare, use
 837   // CMPri, otherwise use CMPrr.
 838   if (const ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 839     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 840       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareImmOpc))
 841         .addReg(Op0Reg)
 842         .addImm(Op1C->getSExtValue());
 843       return true;
 844     }
 845   }
 846
 847   unsigned CompareOpc = X86ChooseCmpOpcode(VT, Subtarget);
 848   if (CompareOpc == 0) return false;
 849
 850   unsigned Op1Reg = getRegForValue(Op1);
 851   if (Op1Reg == 0) return false;
 852   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CompareOpc))
 853     .addReg(Op0Reg)
 854     .addReg(Op1Reg);
 855
 856   return true;
 857 }
 858
 859 bool X86FastISel::X86SelectCmp(const Instruction *I) {
 860   const CmpInst *CI = cast<CmpInst>(I);
 861
 862   MVT VT;
 863   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 864     return false;
 865
 866   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 867   unsigned SetCCOpc;
 868   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 869   switch (CI->getPredicate()) {
 870   case CmpInst::FCMP_OEQ: {
 871     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 872       return false;
 873
 874     unsigned EReg = createResultReg(&X86::GR8RegClass);
 875     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 876     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETEr), EReg);
 877     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 878             TII.get(X86::SETNPr), NPReg);
 879     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 880             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 881     UpdateValueMap(I, ResultReg);
 882     return true;
 883   }
 884   case CmpInst::FCMP_UNE: {
 885     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 886       return false;
 887
 888     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 889     unsigned PReg = createResultReg(&X86::GR8RegClass);
 890     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETNEr), NEReg);
 891     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::SETPr), PReg);
 892     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::OR8rr),ResultReg)
 893       .addReg(PReg).addReg(NEReg);
 894     UpdateValueMap(I, ResultReg);
 895     return true;
 896   }
 897   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 898   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 899   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 900   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 901   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 902   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 903   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 904   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 905   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 906   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 907   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 908   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 909
 910   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 911   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 912   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 913   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 914   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 915   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 916   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 917   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 918   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 919   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 920   default:
 921     return false;
 922   }
 923
 924   const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 925   if (SwapArgs)
 926     std::swap(Op0, Op1);
 927
 928   // Emit a compare of Op0/Op1.
 929   if (!X86FastEmitCompare(Op0, Op1, VT))
 930     return false;
 931
 932   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(SetCCOpc), ResultReg);
 933   UpdateValueMap(I, ResultReg);
 934   return true;
 935 }
 936
 937 bool X86FastISel::X86SelectZExt(const Instruction *I) {
 938   // Handle zero-extension from i1 to i8, which is common.
 939   if (I->getType()->isIntegerTy(8) &&
 940       I->getOperand(0)->getType()->isIntegerTy(1)) {
 941     unsigned ResultReg = getRegForValue(I->getOperand(0));
 942     if (ResultReg == 0) return false;
 943     // Set the high bits to zero.
 944     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg, /*TODO: Kill=*/false);
 945     if (ResultReg == 0) return false;
 946     UpdateValueMap(I, ResultReg);
 947     return true;
 948   }
 949
 950   return false;
 951 }
 952
 953
 954 bool X86FastISel::X86SelectBranch(const Instruction *I) {
 955   // Unconditional branches are selected by tablegen-generated code.
 956   // Handle a conditional branch.
 957   const BranchInst *BI = cast<BranchInst>(I);
 958   MachineBasicBlock *TrueMBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 959   MachineBasicBlock *FalseMBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 960
 961   // Fold the common case of a conditional branch with a comparison
 962   // in the same block (values defined on other blocks may not have
 963   // initialized registers).
 964   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 965     if (CI->hasOneUse() && CI->getParent() == I->getParent()) {
 966       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 967
 968       // Try to take advantage of fallthrough opportunities.
 969       CmpInst::Predicate Predicate = CI->getPredicate();
 970       if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
 971         std::swap(TrueMBB, FalseMBB);
 972         Predicate = CmpInst::getInversePredicate(Predicate);
 973       }
 974
 975       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 976       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 977
 978       switch (Predicate) {
 979       case CmpInst::FCMP_OEQ:
 980         std::swap(TrueMBB, FalseMBB);
 981         Predicate = CmpInst::FCMP_UNE;
 982         // FALL THROUGH
 983       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 984       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 985       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 986       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
 987       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
 988       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 989       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
 990       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
 991       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
 992       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
 993       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
 994       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 995       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 996
 997       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
 998       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
 999       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
1000       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
1001       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
1002       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
1003       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
1004       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
1005       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
1006       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
1007       default:
1008         return false;
1009       }
1010
1011       const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
1012       if (SwapArgs)
1013         std::swap(Op0, Op1);
1014
1015       // Emit a compare of the LHS and RHS, setting the flags.
1016       if (!X86FastEmitCompare(Op0, Op1, VT))
1017         return false;
1018
1019       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BranchOpc))
1020         .addMBB(TrueMBB);
1021
1022       if (Predicate == CmpInst::FCMP_UNE) {
1023         // X86 requires a second branch to handle UNE (and OEQ,
1024         // which is mapped to UNE above).
1025         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JP_4))
1026           .addMBB(TrueMBB);
1027       }
1028
1029       FastEmitBranch(FalseMBB, DL);
1030       FuncInfo.MBB->addSuccessor(TrueMBB);
1031       return true;
1032     }
1033   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1034     // Handle things like "%cond = trunc i32 %X to i1 / br i1 %cond", which
1035     // typically happen for _Bool and C++ bools.
1036     MVT SourceVT;
1037     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1038         isTypeLegal(TI->getOperand(0)->getType(), SourceVT)) {
1039       unsigned TestOpc = 0;
1040       switch (SourceVT.SimpleTy) {
1041       default: break;
1042       case MVT::i8:  TestOpc = X86::TEST8ri; break;
1043       case MVT::i16: TestOpc = X86::TEST16ri; break;
1044       case MVT::i32: TestOpc = X86::TEST32ri; break;
1045       case MVT::i64: TestOpc = X86::TEST64ri32; break;
1046       }
1047       if (TestOpc) {
1048         unsigned OpReg = getRegForValue(TI->getOperand(0));
1049         if (OpReg == 0) return false;
1050         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TestOpc))
1051           .addReg(OpReg).addImm(1);
1052
1053         unsigned JmpOpc = X86::JNE_4;
1054         if (FuncInfo.MBB->isLayoutSuccessor(TrueMBB)) {
1055           std::swap(TrueMBB, FalseMBB);
1056           JmpOpc = X86::JE_4;
1057         }
1058
1059         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(JmpOpc))
1060           .addMBB(TrueMBB);
1061         FastEmitBranch(FalseMBB, DL);
1062         FuncInfo.MBB->addSuccessor(TrueMBB);
1063         return true;
1064       }
1065     }
1066   }
1067
1068   // Otherwise do a clumsy setcc and re-test it.
1069   // Note that i1 essentially gets ANY_EXTEND'ed to i8 where it isn't used
1070   // in an explicit cast, so make sure to handle that correctly.
1071   unsigned OpReg = getRegForValue(BI->getCondition());
1072   if (OpReg == 0) return false;
1073
1074   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8ri))
1075     .addReg(OpReg).addImm(1);
1076   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::JNE_4))
1077     .addMBB(TrueMBB);
1078   FastEmitBranch(FalseMBB, DL);
1079   FuncInfo.MBB->addSuccessor(TrueMBB);
1080   return true;
1081 }
1082
1083 bool X86FastISel::X86SelectShift(const Instruction *I) {
1084   unsigned CReg = 0, OpReg = 0;
1085   const TargetRegisterClass *RC = NULL;
1086   if (I->getType()->isIntegerTy(8)) {
1087     CReg = X86::CL;
1088     RC = &X86::GR8RegClass;
1089     switch (I->getOpcode()) {
1090     case Instruction::LShr: OpReg = X86::SHR8rCL; break;
1091     case Instruction::AShr: OpReg = X86::SAR8rCL; break;
1092     case Instruction::Shl:  OpReg = X86::SHL8rCL; break;
1093     default: return false;
1094     }
1095   } else if (I->getType()->isIntegerTy(16)) {
1096     CReg = X86::CX;
1097     RC = &X86::GR16RegClass;
1098     switch (I->getOpcode()) {
1099     case Instruction::LShr: OpReg = X86::SHR16rCL; break;
1100     case Instruction::AShr: OpReg = X86::SAR16rCL; break;
1101     case Instruction::Shl:  OpReg = X86::SHL16rCL; break;
1102     default: return false;
1103     }
1104   } else if (I->getType()->isIntegerTy(32)) {
1105     CReg = X86::ECX;
1106     RC = &X86::GR32RegClass;
1107     switch (I->getOpcode()) {
1108     case Instruction::LShr: OpReg = X86::SHR32rCL; break;
1109     case Instruction::AShr: OpReg = X86::SAR32rCL; break;
1110     case Instruction::Shl:  OpReg = X86::SHL32rCL; break;
1111     default: return false;
1112     }
1113   } else if (I->getType()->isIntegerTy(64)) {
1114     CReg = X86::RCX;
1115     RC = &X86::GR64RegClass;
1116     switch (I->getOpcode()) {
1117     case Instruction::LShr: OpReg = X86::SHR64rCL; break;
1118     case Instruction::AShr: OpReg = X86::SAR64rCL; break;
1119     case Instruction::Shl:  OpReg = X86::SHL64rCL; break;
1120     default: return false;
1121     }
1122   } else {
1123     return false;
1124   }
1125
1126   MVT VT;
1127   if (!isTypeLegal(I->getType(), VT))
1128     return false;
1129
1130   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1131   if (Op0Reg == 0) return false;
1132
1133   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1134   if (Op1Reg == 0) return false;
1135   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1136           CReg).addReg(Op1Reg);
1137
1138   // The shift instruction uses X86::CL. If we defined a super-register
1139   // of X86::CL, emit a subreg KILL to precisely describe what we're doing here.
1140   if (CReg != X86::CL)
1141     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1142             TII.get(TargetOpcode::KILL), X86::CL)
1143       .addReg(CReg, RegState::Kill);
1144
1145   unsigned ResultReg = createResultReg(RC);
1146   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpReg), ResultReg)
1147     .addReg(Op0Reg);
1148   UpdateValueMap(I, ResultReg);
1149   return true;
1150 }
1151
1152 bool X86FastISel::X86SelectSelect(const Instruction *I) {
1153   MVT VT;
1154   if (!isTypeLegal(I->getType(), VT))
1155     return false;
1156
1157   // We only use cmov here, if we don't have a cmov instruction bail.
1158   if (!Subtarget->hasCMov()) return false;
1159
1160   unsigned Opc = 0;
1161   const TargetRegisterClass *RC = NULL;
1162   if (VT == MVT::i16) {
1163     Opc = X86::CMOVE16rr;
1164     RC = &X86::GR16RegClass;
1165   } else if (VT == MVT::i32) {
1166     Opc = X86::CMOVE32rr;
1167     RC = &X86::GR32RegClass;
1168   } else if (VT == MVT::i64) {
1169     Opc = X86::CMOVE64rr;
1170     RC = &X86::GR64RegClass;
1171   } else {
1172     return false;
1173   }
1174
1175   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1176   if (Op0Reg == 0) return false;
1177   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1178   if (Op1Reg == 0) return false;
1179   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1180   if (Op2Reg == 0) return false;
1181
1182   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TEST8rr))
1183     .addReg(Op0Reg).addReg(Op0Reg);
1184   unsigned ResultReg = createResultReg(RC);
1185   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
1186     .addReg(Op1Reg).addReg(Op2Reg);
1187   UpdateValueMap(I, ResultReg);
1188   return true;
1189 }
1190
1191 bool X86FastISel::X86SelectFPExt(const Instruction *I) {
1192   // fpext from float to double.
1193   if (Subtarget->hasSSE2() &&
1194       I->getType()->isDoubleTy()) {
1195     const Value *V = I->getOperand(0);
1196     if (V->getType()->isFloatTy()) {
1197       unsigned OpReg = getRegForValue(V);
1198       if (OpReg == 0) return false;
1199       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1200       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1201               TII.get(X86::CVTSS2SDrr), ResultReg)
1202         .addReg(OpReg);
1203       UpdateValueMap(I, ResultReg);
1204       return true;
1205     }
1206   }
1207
1208   return false;
1209 }
1210
1211 bool X86FastISel::X86SelectFPTrunc(const Instruction *I) {
1212   if (Subtarget->hasSSE2()) {
1213     if (I->getType()->isFloatTy()) {
1214       const Value *V = I->getOperand(0);
1215       if (V->getType()->isDoubleTy()) {
1216         unsigned OpReg = getRegForValue(V);
1217         if (OpReg == 0) return false;
1218         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1219         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1220                 TII.get(X86::CVTSD2SSrr), ResultReg)
1221           .addReg(OpReg);
1222         UpdateValueMap(I, ResultReg);
1223         return true;
1224       }
1225     }
1226   }
1227
1228   return false;
1229 }
1230
1231 bool X86FastISel::X86SelectTrunc(const Instruction *I) {
1232   if (Subtarget->is64Bit())
1233     // All other cases should be handled by the tblgen generated code.
1234     return false;
1235   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1236   EVT DstVT = TLI.getValueType(I->getType());
1237
1238   // This code only handles truncation to byte right now.
1239   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1240     // All other cases should be handled by the tblgen generated code.
1241     return false;
1242   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1243     // All other cases should be handled by the tblgen generated code.
1244     return false;
1245
1246   unsigned InputReg = getRegForValue(I->getOperand(0));
1247   if (!InputReg)
1248     // Unhandled operand.  Halt "fast" selection and bail.
1249     return false;
1250
1251   // First issue a copy to GR16_ABCD or GR32_ABCD.
1252   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1253     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1254   unsigned CopyReg = createResultReg(CopyRC);
1255   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1256           CopyReg).addReg(InputReg);
1257
1258   // Then issue an extract_subreg.
1259   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1260                                                   CopyReg, /*Kill=*/true,
1261                                                   X86::sub_8bit);
1262   if (!ResultReg)
1263     return false;
1264
1265   UpdateValueMap(I, ResultReg);
1266   return true;
1267 }
1268
1269 bool X86FastISel::IsMemcpySmall(uint64_t Len) {
1270   return Len <= (Subtarget->is64Bit() ? 32 : 16);
1271 }
1272
1273 bool X86FastISel::TryEmitSmallMemcpy(X86AddressMode DestAM,
1274                                      X86AddressMode SrcAM, uint64_t Len) {
1275
1276   // Make sure we don't bloat code by inlining very large memcpy's.
1277   if (!IsMemcpySmall(Len))
1278     return false;
1279
1280   bool i64Legal = Subtarget->is64Bit();
1281
1282   // We don't care about alignment here since we just emit integer accesses.
1283   while (Len) {
1284     MVT VT;
1285     if (Len >= 8 && i64Legal)
1286       VT = MVT::i64;
1287     else if (Len >= 4)
1288       VT = MVT::i32;
1289     else if (Len >= 2)
1290       VT = MVT::i16;
1291     else {
1292       assert(Len == 1);
1293       VT = MVT::i8;
1294     }
1295
1296     unsigned Reg;
1297     bool RV = X86FastEmitLoad(VT, SrcAM, Reg);
1298     RV &= X86FastEmitStore(VT, Reg, DestAM);
1299     assert(RV && "Failed to emit load or store??");
1300
1301     unsigned Size = VT.getSizeInBits()/8;
1302     Len -= Size;
1303     DestAM.Disp += Size;
1304     SrcAM.Disp += Size;
1305   }
1306
1307   return true;
1308 }
1309
1310 bool X86FastISel::X86VisitIntrinsicCall(const IntrinsicInst &I) {
1311   // FIXME: Handle more intrinsics.
1312   switch (I.getIntrinsicID()) {
1313   default: return false;
1314   case Intrinsic::memcpy: {
1315     const MemCpyInst &MCI = cast<MemCpyInst>(I);
1316     // Don't handle volatile or variable length memcpys.
1317     if (MCI.isVolatile() || !isa<ConstantInt>(MCI.getLength()))
1318       return false;
1319
1320     uint64_t Len = cast<ConstantInt>(MCI.getLength())->getZExtValue();
1321
1322     // Get the address of the dest and source addresses.
1323     X86AddressMode DestAM, SrcAM;
1324     if (!X86SelectAddress(MCI.getRawDest(), DestAM) ||
1325         !X86SelectAddress(MCI.getRawSource(), SrcAM))
1326       return false;
1327
1328     return TryEmitSmallMemcpy(DestAM, SrcAM, Len);
1329   }
1330
1331   case Intrinsic::stackprotector: {
1332     // Emit code inline code to store the stack guard onto the stack.
1333     EVT PtrTy = TLI.getPointerTy();
1334
1335     const Value *Op1 = I.getArgOperand(0); // The guard's value.
1336     const AllocaInst *Slot = cast<AllocaInst>(I.getArgOperand(1));
1337
1338     // Grab the frame index.
1339     X86AddressMode AM;
1340     if (!X86SelectAddress(Slot, AM)) return false;
1341     if (!X86FastEmitStore(PtrTy, Op1, AM)) return false;
1342     return true;
1343   }
1344   case Intrinsic::dbg_declare: {
1345     const DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1346     X86AddressMode AM;
1347     assert(DI->getAddress() && "Null address should be checked earlier!");
1348     if (!X86SelectAddress(DI->getAddress(), AM))
1349       return false;
1350     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1351     // FIXME may need to add RegState::Debug to any registers produced,
1352     // although ESP/EBP should be the only ones at the moment.
1353     addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II), AM).
1354       addImm(0).addMetadata(DI->getVariable());
1355     return true;
1356   }
1357   case Intrinsic::trap: {
1358     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::TRAP));
1359     return true;
1360   }
1361   case Intrinsic::sadd_with_overflow:
1362   case Intrinsic::uadd_with_overflow: {
1363     // FIXME: Should fold immediates.
1364
1365     // Replace "add with overflow" intrinsics with an "add" instruction followed
1366     // by a seto/setc instruction.
1367     const Function *Callee = I.getCalledFunction();
1368     const Type *RetTy =
1369       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1370
1371     MVT VT;
1372     if (!isTypeLegal(RetTy, VT))
1373       return false;
1374
1375     const Value *Op1 = I.getArgOperand(0);
1376     const Value *Op2 = I.getArgOperand(1);
1377     unsigned Reg1 = getRegForValue(Op1);
1378     unsigned Reg2 = getRegForValue(Op2);
1379
1380     if (Reg1 == 0 || Reg2 == 0)
1381       // FIXME: Handle values *not* in registers.
1382       return false;
1383
1384     unsigned OpC = 0;
1385     if (VT == MVT::i32)
1386       OpC = X86::ADD32rr;
1387     else if (VT == MVT::i64)
1388       OpC = X86::ADD64rr;
1389     else
1390       return false;
1391
1392     // The call to CreateRegs builds two sequential registers, to store the
1393     // both the the returned values.
1394     unsigned ResultReg = FuncInfo.CreateRegs(I.getType());
1395     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(OpC), ResultReg)
1396       .addReg(Reg1).addReg(Reg2);
1397
1398     unsigned Opc = X86::SETBr;
1399     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1400       Opc = X86::SETOr;
1401     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg+1);
1402
1403     UpdateValueMap(&I, ResultReg, 2);
1404     return true;
1405   }
1406   }
1407 }
1408
1409 bool X86FastISel::X86SelectCall(const Instruction *I) {
1410   const CallInst *CI = cast<CallInst>(I);
1411   const Value *Callee = CI->getCalledValue();
1412
1413   // Can't handle inline asm yet.
1414   if (isa<InlineAsm>(Callee))
1415     return false;
1416
1417   // Handle intrinsic calls.
1418   if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1419     return X86VisitIntrinsicCall(*II);
1420
1421   // Handle only C and fastcc calling conventions for now.
1422   ImmutableCallSite CS(CI);
1423   CallingConv::ID CC = CS.getCallingConv();
1424   if (CC != CallingConv::C && CC != CallingConv::Fast &&
1425       CC != CallingConv::X86_FastCall)
1426     return false;
1427
1428   // fastcc with -tailcallopt is intended to provide a guaranteed
1429   // tail call optimization. Fastisel doesn't know how to do that.
1430   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
1431     return false;
1432
1433   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1434   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1435   bool isVarArg = FTy->isVarArg();
1436
1437   // Don't know how to handle Win64 varargs yet.  Nothing special needed for
1438   // x86-32.  Special handling for x86-64 is implemented.
1439   if (isVarArg && Subtarget->isTargetWin64())
1440     return false;
1441
1442   // Fast-isel doesn't know about callee-pop yet.
1443   if (Subtarget->IsCalleePop(isVarArg, CC))
1444     return false;
1445
1446   // Check whether the function can return without sret-demotion.
1447   SmallVector<ISD::OutputArg, 4> Outs;
1448   SmallVector<uint64_t, 4> Offsets;
1449   GetReturnInfo(I->getType(), CS.getAttributes().getRetAttributes(),
1450                 Outs, TLI, &Offsets);
1451   bool CanLowerReturn = TLI.CanLowerReturn(CS.getCallingConv(),
1452                         FTy->isVarArg(), Outs, FTy->getContext());
1453   if (!CanLowerReturn)
1454     return false;
1455
1456   // Materialize callee address in a register. FIXME: GV address can be
1457   // handled with a CALLpcrel32 instead.
1458   X86AddressMode CalleeAM;
1459   if (!X86SelectCallAddress(Callee, CalleeAM))
1460     return false;
1461   unsigned CalleeOp = 0;
1462   const GlobalValue *GV = 0;
1463   if (CalleeAM.GV != 0) {
1464     GV = CalleeAM.GV;
1465   } else if (CalleeAM.Base.Reg != 0) {
1466     CalleeOp = CalleeAM.Base.Reg;
1467   } else
1468     return false;
1469
1470   // Deal with call operands first.
1471   SmallVector<const Value *, 8> ArgVals;
1472   SmallVector<unsigned, 8> Args;
1473   SmallVector<MVT, 8> ArgVTs;
1474   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1475   Args.reserve(CS.arg_size());
1476   ArgVals.reserve(CS.arg_size());
1477   ArgVTs.reserve(CS.arg_size());
1478   ArgFlags.reserve(CS.arg_size());
1479   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1480        i != e; ++i) {
1481     Value *ArgVal = *i;
1482     ISD::ArgFlagsTy Flags;
1483     unsigned AttrInd = i - CS.arg_begin() + 1;
1484     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1485       Flags.setSExt();
1486     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1487       Flags.setZExt();
1488
1489     if (CS.paramHasAttr(AttrInd, Attribute::ByVal)) {
1490       const PointerType *Ty = cast<PointerType>(ArgVal->getType());
1491       const Type *ElementTy = Ty->getElementType();
1492       unsigned FrameSize = TD.getTypeAllocSize(ElementTy);
1493       unsigned FrameAlign = CS.getParamAlignment(AttrInd);
1494       if (!FrameAlign)
1495         FrameAlign = TLI.getByValTypeAlignment(ElementTy);
1496       Flags.setByVal();
1497       Flags.setByValSize(FrameSize);
1498       Flags.setByValAlign(FrameAlign);
1499       if (!IsMemcpySmall(FrameSize))
1500         return false;
1501     }
1502
1503     if (CS.paramHasAttr(AttrInd, Attribute::InReg))
1504       Flags.setInReg();
1505     if (CS.paramHasAttr(AttrInd, Attribute::Nest))
1506       Flags.setNest();
1507
1508     // If this is an i1/i8/i16 argument, promote to i32 to avoid an extra
1509     // instruction.  This is safe because it is common to all fastisel supported
1510     // calling conventions on x86.
1511     if (ConstantInt *CI = dyn_cast<ConstantInt>(ArgVal)) {
1512       if (CI->getBitWidth() == 1 || CI->getBitWidth() == 8 ||
1513           CI->getBitWidth() == 16) {
1514         if (Flags.isSExt())
1515           ArgVal = ConstantExpr::getSExt(CI,Type::getInt32Ty(CI->getContext()));
1516         else
1517           ArgVal = ConstantExpr::getZExt(CI,Type::getInt32Ty(CI->getContext()));
1518       }
1519     }
1520
1521     unsigned ArgReg;
1522
1523     // Passing bools around ends up doing a trunc to i1 and passing it.
1524     // Codegen this as an argument + "and 1".
1525     if (ArgVal->getType()->isIntegerTy(1) && isa<TruncInst>(ArgVal) &&
1526         cast<TruncInst>(ArgVal)->getParent() == I->getParent() &&
1527         ArgVal->hasOneUse()) {
1528       ArgVal = cast<TruncInst>(ArgVal)->getOperand(0);
1529       ArgReg = getRegForValue(ArgVal);
1530       if (ArgReg == 0) return false;
1531
1532       MVT ArgVT;
1533       if (!isTypeLegal(ArgVal->getType(), ArgVT)) return false;
1534
1535       ArgReg = FastEmit_ri(ArgVT, ArgVT, ISD::AND, ArgReg,
1536                            ArgVal->hasOneUse(), 1);
1537     } else {
1538       ArgReg = getRegForValue(ArgVal);
1539     }
1540
1541     if (ArgReg == 0) return false;
1542
1543     const Type *ArgTy = ArgVal->getType();
1544     MVT ArgVT;
1545     if (!isTypeLegal(ArgTy, ArgVT))
1546       return false;
1547     if (ArgVT == MVT::x86mmx)
1548       return false;
1549     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1550     Flags.setOrigAlign(OriginalAlignment);
1551
1552     Args.push_back(ArgReg);
1553     ArgVals.push_back(ArgVal);
1554     ArgVTs.push_back(ArgVT);
1555     ArgFlags.push_back(Flags);
1556   }
1557
1558   // Analyze operands of the call, assigning locations to each operand.
1559   SmallVector<CCValAssign, 16> ArgLocs;
1560   CCState CCInfo(CC, isVarArg, TM, ArgLocs, I->getParent()->getContext());
1561
1562   // Allocate shadow area for Win64
1563   if (Subtarget->isTargetWin64())
1564     CCInfo.AllocateStack(32, 8);
1565
1566   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CC_X86);
1567
1568   // Get a count of how many bytes are to be pushed on the stack.
1569   unsigned NumBytes = CCInfo.getNextStackOffset();
1570
1571   // Issue CALLSEQ_START
1572   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1573   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackDown))
1574     .addImm(NumBytes);
1575
1576   // Process argument: walk the register/memloc assignments, inserting
1577   // copies / loads.
1578   SmallVector<unsigned, 4> RegArgs;
1579   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1580     CCValAssign &VA = ArgLocs[i];
1581     unsigned Arg = Args[VA.getValNo()];
1582     EVT ArgVT = ArgVTs[VA.getValNo()];
1583
1584     // Promote the value if needed.
1585     switch (VA.getLocInfo()) {
1586     default: llvm_unreachable("Unknown loc info!");
1587     case CCValAssign::Full: break;
1588     case CCValAssign::SExt: {
1589       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1590              "Unexpected extend");
1591       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1592                                        Arg, ArgVT, Arg);
1593       assert(Emitted && "Failed to emit a sext!"); (void)Emitted;
1594       ArgVT = VA.getLocVT();
1595       break;
1596     }
1597     case CCValAssign::ZExt: {
1598       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1599              "Unexpected extend");
1600       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1601                                        Arg, ArgVT, Arg);
1602       assert(Emitted && "Failed to emit a zext!"); (void)Emitted;
1603       ArgVT = VA.getLocVT();
1604       break;
1605     }
1606     case CCValAssign::AExt: {
1607       assert(VA.getLocVT().isInteger() && !VA.getLocVT().isVector() &&
1608              "Unexpected extend");
1609       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1610                                        Arg, ArgVT, Arg);
1611       if (!Emitted)
1612         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1613                                     Arg, ArgVT, Arg);
1614       if (!Emitted)
1615         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1616                                     Arg, ArgVT, Arg);
1617
1618       assert(Emitted && "Failed to emit a aext!"); (void)Emitted;
1619       ArgVT = VA.getLocVT();
1620       break;
1621     }
1622     case CCValAssign::BCvt: {
1623       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT(),
1624                                ISD::BITCAST, Arg, /*TODO: Kill=*/false);
1625       assert(BC != 0 && "Failed to emit a bitcast!");
1626       Arg = BC;
1627       ArgVT = VA.getLocVT();
1628       break;
1629     }
1630     }
1631
1632     if (VA.isRegLoc()) {
1633       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1634               VA.getLocReg()).addReg(Arg);
1635       RegArgs.push_back(VA.getLocReg());
1636     } else {
1637       unsigned LocMemOffset = VA.getLocMemOffset();
1638       X86AddressMode AM;
1639       AM.Base.Reg = StackPtr;
1640       AM.Disp = LocMemOffset;
1641       const Value *ArgVal = ArgVals[VA.getValNo()];
1642       ISD::ArgFlagsTy Flags = ArgFlags[VA.getValNo()];
1643
1644       if (Flags.isByVal()) {
1645         X86AddressMode SrcAM;
1646         SrcAM.Base.Reg = Arg;
1647         bool Res = TryEmitSmallMemcpy(AM, SrcAM, Flags.getByValSize());
1648         assert(Res && "memcpy length already checked!"); (void)Res;
1649       } else if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal)) {
1650         // If this is a really simple value, emit this with the Value* version
1651         //of X86FastEmitStore.  If it isn't simple, we don't want to do this,
1652         // as it can cause us to reevaluate the argument.
1653         X86FastEmitStore(ArgVT, ArgVal, AM);
1654       } else {
1655         X86FastEmitStore(ArgVT, Arg, AM);
1656       }
1657     }
1658   }
1659
1660   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1661   // GOT pointer.
1662   if (Subtarget->isPICStyleGOT()) {
1663     unsigned Base = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1664     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1665             X86::EBX).addReg(Base);
1666   }
1667
1668   if (Subtarget->is64Bit() && isVarArg && !Subtarget->isTargetWin64()) {
1669     // Count the number of XMM registers allocated.
1670     static const unsigned XMMArgRegs[] = {
1671       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1672       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1673     };
1674     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1675     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(X86::MOV8ri),
1676             X86::AL).addImm(NumXMMRegs);
1677   }
1678
1679   // Issue the call.
1680   MachineInstrBuilder MIB;
1681   if (CalleeOp) {
1682     // Register-indirect call.
1683     unsigned CallOpc;
1684     if (Subtarget->isTargetWin64())
1685       CallOpc = X86::WINCALL64r;
1686     else if (Subtarget->is64Bit())
1687       CallOpc = X86::CALL64r;
1688     else
1689       CallOpc = X86::CALL32r;
1690     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1691       .addReg(CalleeOp);
1692
1693   } else {
1694     // Direct call.
1695     assert(GV && "Not a direct call");
1696     unsigned CallOpc;
1697     if (Subtarget->isTargetWin64())
1698       CallOpc = X86::WINCALL64pcrel32;
1699     else if (Subtarget->is64Bit())
1700       CallOpc = X86::CALL64pcrel32;
1701     else
1702       CallOpc = X86::CALLpcrel32;
1703
1704     // See if we need any target-specific flags on the GV operand.
1705     unsigned char OpFlags = 0;
1706
1707     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1708     // external symbols most go through the PLT in PIC mode.  If the symbol
1709     // has hidden or protected visibility, or if it is static or local, then
1710     // we don't need to use the PLT - we can directly call it.
1711     if (Subtarget->isTargetELF() &&
1712         TM.getRelocationModel() == Reloc::PIC_ &&
1713         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1714       OpFlags = X86II::MO_PLT;
1715     } else if (Subtarget->isPICStyleStubAny() &&
1716                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1717                (!Subtarget->getTargetTriple().isMacOSX() ||
1718                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
1719       // PC-relative references to external symbols should go through $stub,
1720       // unless we're building with the leopard linker or later, which
1721       // automatically synthesizes these stubs.
1722       OpFlags = X86II::MO_DARWIN_STUB;
1723     }
1724
1725
1726     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1727       .addGlobalAddress(GV, 0, OpFlags);
1728   }
1729
1730   // Add an implicit use GOT pointer in EBX.
1731   if (Subtarget->isPICStyleGOT())
1732     MIB.addReg(X86::EBX);
1733
1734   if (Subtarget->is64Bit() && isVarArg && !Subtarget->isTargetWin64())
1735     MIB.addReg(X86::AL);
1736
1737   // Add implicit physical register uses to the call.
1738   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1739     MIB.addReg(RegArgs[i]);
1740
1741   // Issue CALLSEQ_END
1742   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1743   unsigned NumBytesCallee = 0;
1744   if (!Subtarget->is64Bit() && CS.paramHasAttr(1, Attribute::StructRet))
1745     NumBytesCallee = 4;
1746   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(AdjStackUp))
1747     .addImm(NumBytes).addImm(NumBytesCallee);
1748
1749   // Build info for return calling conv lowering code.
1750   // FIXME: This is practically a copy-paste from TargetLowering::LowerCallTo.
1751   SmallVector<ISD::InputArg, 32> Ins;
1752   SmallVector<EVT, 4> RetTys;
1753   ComputeValueVTs(TLI, I->getType(), RetTys);
1754   for (unsigned i = 0, e = RetTys.size(); i != e; ++i) {
1755     EVT VT = RetTys[i];
1756     EVT RegisterVT = TLI.getRegisterType(I->getParent()->getContext(), VT);
1757     unsigned NumRegs = TLI.getNumRegisters(I->getParent()->getContext(), VT);
1758     for (unsigned j = 0; j != NumRegs; ++j) {
1759       ISD::InputArg MyFlags;
1760       MyFlags.VT = RegisterVT.getSimpleVT();
1761       MyFlags.Used = !CS.getInstruction()->use_empty();
1762       if (CS.paramHasAttr(0, Attribute::SExt))
1763         MyFlags.Flags.setSExt();
1764       if (CS.paramHasAttr(0, Attribute::ZExt))
1765         MyFlags.Flags.setZExt();
1766       if (CS.paramHasAttr(0, Attribute::InReg))
1767         MyFlags.Flags.setInReg();
1768       Ins.push_back(MyFlags);
1769     }
1770   }
1771
1772   // Now handle call return values.
1773   SmallVector<unsigned, 4> UsedRegs;
1774   SmallVector<CCValAssign, 16> RVLocs;
1775   CCState CCRetInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1776   unsigned ResultReg = FuncInfo.CreateRegs(I->getType());
1777   CCRetInfo.AnalyzeCallResult(Ins, RetCC_X86);
1778   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1779     EVT CopyVT = RVLocs[i].getValVT();
1780     unsigned CopyReg = ResultReg + i;
1781
1782     // If this is a call to a function that returns an fp value on the x87 fp
1783     // stack, but where we prefer to use the value in xmm registers, copy it
1784     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1785     if ((RVLocs[i].getLocReg() == X86::ST0 ||
1786          RVLocs[i].getLocReg() == X86::ST1) &&
1787         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1788       CopyVT = MVT::f80;
1789       CopyReg = createResultReg(X86::RFP80RegisterClass);
1790     }
1791
1792     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1793             CopyReg).addReg(RVLocs[i].getLocReg());
1794     UsedRegs.push_back(RVLocs[i].getLocReg());
1795
1796     if (CopyVT != RVLocs[i].getValVT()) {
1797       // Round the F80 the right size, which also moves to the appropriate xmm
1798       // register. This is accomplished by storing the F80 value in memory and
1799       // then loading it back. Ewww...
1800       EVT ResVT = RVLocs[i].getValVT();
1801       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1802       unsigned MemSize = ResVT.getSizeInBits()/8;
1803       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1804       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1805                                 TII.get(Opc)), FI)
1806         .addReg(CopyReg);
1807       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1808       addFrameReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1809                                 TII.get(Opc), ResultReg + i), FI);
1810     }
1811   }
1812
1813   if (RVLocs.size())
1814     UpdateValueMap(I, ResultReg, RVLocs.size());
1815
1816   // Set all unused physreg defs as dead.
1817   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1818
1819   return true;
1820 }
1821
1822
1823 bool
1824 X86FastISel::TargetSelectInstruction(const Instruction *I)  {
1825   switch (I->getOpcode()) {
1826   default: break;
1827   case Instruction::Load:
1828     return X86SelectLoad(I);
1829   case Instruction::Store:
1830     return X86SelectStore(I);
1831   case Instruction::Ret:
1832     return X86SelectRet(I);
1833   case Instruction::ICmp:
1834   case Instruction::FCmp:
1835     return X86SelectCmp(I);
1836   case Instruction::ZExt:
1837     return X86SelectZExt(I);
1838   case Instruction::Br:
1839     return X86SelectBranch(I);
1840   case Instruction::Call:
1841     return X86SelectCall(I);
1842   case Instruction::LShr:
1843   case Instruction::AShr:
1844   case Instruction::Shl:
1845     return X86SelectShift(I);
1846   case Instruction::Select:
1847     return X86SelectSelect(I);
1848   case Instruction::Trunc:
1849     return X86SelectTrunc(I);
1850   case Instruction::FPExt:
1851     return X86SelectFPExt(I);
1852   case Instruction::FPTrunc:
1853     return X86SelectFPTrunc(I);
1854   case Instruction::IntToPtr: // Deliberate fall-through.
1855   case Instruction::PtrToInt: {
1856     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1857     EVT DstVT = TLI.getValueType(I->getType());
1858     if (DstVT.bitsGT(SrcVT))
1859       return X86SelectZExt(I);
1860     if (DstVT.bitsLT(SrcVT))
1861       return X86SelectTrunc(I);
1862     unsigned Reg = getRegForValue(I->getOperand(0));
1863     if (Reg == 0) return false;
1864     UpdateValueMap(I, Reg);
1865     return true;
1866   }
1867   }
1868
1869   return false;
1870 }
1871
1872 unsigned X86FastISel::TargetMaterializeConstant(const Constant *C) {
1873   MVT VT;
1874   if (!isTypeLegal(C->getType(), VT))
1875     return false;
1876
1877   // Get opcode and regclass of the output for the given load instruction.
1878   unsigned Opc = 0;
1879   const TargetRegisterClass *RC = NULL;
1880   switch (VT.SimpleTy) {
1881   default: return false;
1882   case MVT::i8:
1883     Opc = X86::MOV8rm;
1884     RC  = X86::GR8RegisterClass;
1885     break;
1886   case MVT::i16:
1887     Opc = X86::MOV16rm;
1888     RC  = X86::GR16RegisterClass;
1889     break;
1890   case MVT::i32:
1891     Opc = X86::MOV32rm;
1892     RC  = X86::GR32RegisterClass;
1893     break;
1894   case MVT::i64:
1895     // Must be in x86-64 mode.
1896     Opc = X86::MOV64rm;
1897     RC  = X86::GR64RegisterClass;
1898     break;
1899   case MVT::f32:
1900     if (Subtarget->hasSSE1()) {
1901       Opc = X86::MOVSSrm;
1902       RC  = X86::FR32RegisterClass;
1903     } else {
1904       Opc = X86::LD_Fp32m;
1905       RC  = X86::RFP32RegisterClass;
1906     }
1907     break;
1908   case MVT::f64:
1909     if (Subtarget->hasSSE2()) {
1910       Opc = X86::MOVSDrm;
1911       RC  = X86::FR64RegisterClass;
1912     } else {
1913       Opc = X86::LD_Fp64m;
1914       RC  = X86::RFP64RegisterClass;
1915     }
1916     break;
1917   case MVT::f80:
1918     // No f80 support yet.
1919     return false;
1920   }
1921
1922   // Materialize addresses with LEA instructions.
1923   if (isa<GlobalValue>(C)) {
1924     X86AddressMode AM;
1925     if (X86SelectAddress(C, AM)) {
1926       // If the expression is just a basereg, then we're done, otherwise we need
1927       // to emit an LEA.
1928       if (AM.BaseType == X86AddressMode::RegBase &&
1929           AM.IndexReg == 0 && AM.Disp == 0 && AM.GV == 0)
1930         return AM.Base.Reg;
1931
1932       Opc = TLI.getPointerTy() == MVT::i32 ? X86::LEA32r : X86::LEA64r;
1933       unsigned ResultReg = createResultReg(RC);
1934       addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1935                              TII.get(Opc), ResultReg), AM);
1936       return ResultReg;
1937     }
1938     return 0;
1939   }
1940
1941   // MachineConstantPool wants an explicit alignment.
1942   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1943   if (Align == 0) {
1944     // Alignment of vector types.  FIXME!
1945     Align = TD.getTypeAllocSize(C->getType());
1946   }
1947
1948   // x86-32 PIC requires a PIC base register for constant pools.
1949   unsigned PICBase = 0;
1950   unsigned char OpFlag = 0;
1951   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1952     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1953     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1954   } else if (Subtarget->isPICStyleGOT()) {
1955     OpFlag = X86II::MO_GOTOFF;
1956     PICBase = getInstrInfo()->getGlobalBaseReg(FuncInfo.MF);
1957   } else if (Subtarget->isPICStyleRIPRel() &&
1958              TM.getCodeModel() == CodeModel::Small) {
1959     PICBase = X86::RIP;
1960   }
1961
1962   // Create the load from the constant pool.
1963   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1964   unsigned ResultReg = createResultReg(RC);
1965   addConstantPoolReference(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1966                                    TII.get(Opc), ResultReg),
1967                            MCPOffset, PICBase, OpFlag);
1968
1969   return ResultReg;
1970 }
1971
1972 unsigned X86FastISel::TargetMaterializeAlloca(const AllocaInst *C) {
1973   // Fail on dynamic allocas. At this point, getRegForValue has already
1974   // checked its CSE maps, so if we're here trying to handle a dynamic
1975   // alloca, we're not going to succeed. X86SelectAddress has a
1976   // check for dynamic allocas, because it's called directly from
1977   // various places, but TargetMaterializeAlloca also needs a check
1978   // in order to avoid recursion between getRegForValue,
1979   // X86SelectAddrss, and TargetMaterializeAlloca.
1980   if (!FuncInfo.StaticAllocaMap.count(C))
1981     return 0;
1982
1983   X86AddressMode AM;
1984   if (!X86SelectAddress(C, AM))
1985     return 0;
1986   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1987   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1988   unsigned ResultReg = createResultReg(RC);
1989   addFullAddress(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1990                          TII.get(Opc), ResultReg), AM);
1991   return ResultReg;
1992 }
1993
1994 unsigned X86FastISel::TargetMaterializeFloatZero(const ConstantFP *CF) {
1995   MVT VT;
1996   if (!isTypeLegal(CF->getType(), VT))
1997     return false;
1998
1999   // Get opcode and regclass for the given zero.
2000   unsigned Opc = 0;
2001   const TargetRegisterClass *RC = NULL;
2002   switch (VT.SimpleTy) {
2003     default: return false;
2004     case MVT::f32:
2005       if (Subtarget->hasSSE1()) {
2006         Opc = X86::FsFLD0SS;
2007         RC  = X86::FR32RegisterClass;
2008       } else {
2009         Opc = X86::LD_Fp032;
2010         RC  = X86::RFP32RegisterClass;
2011       }
2012       break;
2013     case MVT::f64:
2014       if (Subtarget->hasSSE2()) {
2015         Opc = X86::FsFLD0SD;
2016         RC  = X86::FR64RegisterClass;
2017       } else {
2018         Opc = X86::LD_Fp064;
2019         RC  = X86::RFP64RegisterClass;
2020       }
2021       break;
2022     case MVT::f80:
2023       // No f80 support yet.
2024       return false;
2025   }
2026
2027   unsigned ResultReg = createResultReg(RC);
2028   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg);
2029   return ResultReg;
2030 }
2031
2032
2033 /// TryToFoldLoad - The specified machine instr operand is a vreg, and that
2034 /// vreg is being provided by the specified load instruction.  If possible,
2035 /// try to fold the load as an operand to the instruction, returning true if
2036 /// possible.
2037 bool X86FastISel::TryToFoldLoad(MachineInstr *MI, unsigned OpNo,
2038                                 const LoadInst *LI) {
2039   X86AddressMode AM;
2040   if (!X86SelectAddress(LI->getOperand(0), AM))
2041     return false;
2042
2043   X86InstrInfo &XII = (X86InstrInfo&)TII;
2044
2045   unsigned Size = TD.getTypeAllocSize(LI->getType());
2046   unsigned Alignment = LI->getAlignment();
2047
2048   SmallVector<MachineOperand, 8> AddrOps;
2049   AM.getFullAddress(AddrOps);
2050
2051   MachineInstr *Result =
2052     XII.foldMemoryOperandImpl(*FuncInfo.MF, MI, OpNo, AddrOps, Size, Alignment);
2053   if (Result == 0) return false;
2054
2055   FuncInfo.MBB->insert(FuncInfo.InsertPt, Result);
2056   MI->eraseFromParent();
2057   return true;
2058 }
2059
2060
2061 namespace llvm {
2062   llvm::FastISel *X86::createFastISel(FunctionLoweringInfo &funcInfo) {
2063     return new X86FastISel(funcInfo);
2064   }
2065 }