lib/Target/X86/README.txt

   1 //===---------------------------------------------------------------------===//
   2 // Random ideas for the X86 backend.
   3 //===---------------------------------------------------------------------===//
   4
   5 Add a MUL2U and MUL2S nodes to represent a multiply that returns both the
   6 Hi and Lo parts (combination of MUL and MULH[SU] into one node).  Add this to
   7 X86, & make the dag combiner produce it when needed.  This will eliminate one
   8 imul from the code generated for:
   9
  10 long long test(long long X, long long Y) { return X*Y; }
  11
  12 by using the EAX result from the mul.  We should add a similar node for
  13 DIVREM.
  14
  15 another case is:
  16
  17 long long test(int X, int Y) { return (long long)X*Y; }
  18
  19 ... which should only be one imul instruction.
  20
  21 //===---------------------------------------------------------------------===//
  22
  23 This should be one DIV/IDIV instruction, not a libcall:
  24
  25 unsigned test(unsigned long long X, unsigned Y) {
  26         return X/Y;
  27 }
  28
  29 This can be done trivially with a custom legalizer.  What about overflow
  30 though?  http://gcc.gnu.org/bugzilla/show_bug.cgi?id=14224
  31
  32 //===---------------------------------------------------------------------===//
  33
  34 Some targets (e.g. athlons) prefer freep to fstp ST(0):
  35 http://gcc.gnu.org/ml/gcc-patches/2004-04/msg00659.html
  36
  37 //===---------------------------------------------------------------------===//
  38
  39 This should use fiadd on chips where it is profitable:
  40 double foo(double P, int *I) { return P+*I; }
  41
  42 //===---------------------------------------------------------------------===//
  43
  44 The FP stackifier needs to be global.  Also, it should handle simple permutates
  45 to reduce number of shuffle instructions, e.g. turning:
  46
  47 fld P   ->              fld Q
  48 fld Q                   fld P
  49 fxch
  50
  51 or:
  52
  53 fxch    ->              fucomi
  54 fucomi                  jl X
  55 jg X
  56
  57 Ideas:
  58 http://gcc.gnu.org/ml/gcc-patches/2004-11/msg02410.html
  59
  60
  61 //===---------------------------------------------------------------------===//
  62
  63 Improvements to the multiply -> shift/add algorithm:
  64 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg01590.html
  65
  66 //===---------------------------------------------------------------------===//
  67
  68 Improve code like this (occurs fairly frequently, e.g. in LLVM):
  69 long long foo(int x) { return 1LL << x; }
  70
  71 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01109.html
  72 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01128.html
  73 http://gcc.gnu.org/ml/gcc-patches/2004-09/msg01136.html
  74
  75 Another useful one would be  ~0ULL >> X and ~0ULL << X.
  76
  77 //===---------------------------------------------------------------------===//
  78
  79 Compile this:
  80 _Bool f(_Bool a) { return a!=1; }
  81
  82 into:
  83         movzbl  %dil, %eax
  84         xorl    $1, %eax
  85         ret
  86
  87 //===---------------------------------------------------------------------===//
  88
  89 Some isel ideas:
  90
  91 1. Dynamic programming based approach when compile time if not an
  92    issue.
  93 2. Code duplication (addressing mode) during isel.
  94 3. Other ideas from "Register-Sensitive Selection, Duplication, and
  95    Sequencing of Instructions".
  96
  97 //===---------------------------------------------------------------------===//
  98
  99 Should we promote i16 to i32 to avoid partial register update stalls?
 100
 101 //===---------------------------------------------------------------------===//
 102
 103 Leave any_extend as pseudo instruction and hint to register
 104 allocator. Delay codegen until post register allocation.
 105
 106 //===---------------------------------------------------------------------===//
 107
 108 Add a target specific hook to DAG combiner to handle SINT_TO_FP and
 109 FP_TO_SINT when the source operand is already in memory.
 110
 111 //===---------------------------------------------------------------------===//
 112
 113 Check if load folding would add a cycle in the dag.
 114
 115 //===---------------------------------------------------------------------===//
 116
 117 Model X86 EFLAGS as a real register to avoid redudant cmp / test. e.g.
 118
 119         cmpl $1, %eax
 120         setg %al
 121         testb %al, %al  # unnecessary
 122         jne .BB7
 123
 124 //===---------------------------------------------------------------------===//
 125
 126 Count leading zeros and count trailing zeros:
 127
 128 int clz(int X) { return __builtin_clz(X); }
 129 int ctz(int X) { return __builtin_ctz(X); }
 130
 131 $ gcc t.c -S -o - -O3  -fomit-frame-pointer -masm=intel
 132 clz:
 133         bsr     %eax, DWORD PTR [%esp+4]
 134         xor     %eax, 31
 135         ret
 136 ctz:
 137         bsf     %eax, DWORD PTR [%esp+4]
 138         ret
 139
 140 however, check that these are defined for 0 and 32.  Our intrinsics are, GCC's
 141 aren't.
 142
 143 //===---------------------------------------------------------------------===//
 144
 145 Use push/pop instructions in prolog/epilog sequences instead of stores off
 146 ESP (certain code size win, perf win on some [which?] processors).
 147
 148 //===---------------------------------------------------------------------===//
 149
 150 Only use inc/neg/not instructions on processors where they are faster than
 151 add/sub/xor.  They are slower on the P4 due to only updating some processor
 152 flags.
 153
 154 //===---------------------------------------------------------------------===//
 155
 156 Open code rint,floor,ceil,trunc:
 157 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg02006.html
 158 http://gcc.gnu.org/ml/gcc-patches/2004-08/msg02011.html
 159
 160 //===---------------------------------------------------------------------===//
 161
 162 Combine: a = sin(x), b = cos(x) into a,b = sincos(x).
 163
 164 //===---------------------------------------------------------------------===//
 165
 166 The instruction selector sometimes misses folding a load into a compare.  The
 167 pattern is written as (cmp reg, (load p)).  Because the compare isn't
 168 commutative, it is not matched with the load on both sides.  The dag combiner
 169 should be made smart enough to cannonicalize the load into the RHS of a compare
 170 when it can invert the result of the compare for free.
 171
 172 //===---------------------------------------------------------------------===//
 173
 174 LSR should be turned on for the X86 backend and tuned to take advantage of its
 175 addressing modes.
 176
 177 //===---------------------------------------------------------------------===//
 178
 179 When compiled with unsafemath enabled, "main" should enable SSE DAZ mode and
 180 other fast SSE modes.
 181
 182 //===---------------------------------------------------------------------===//
 183
 184 Think about doing i64 math in SSE regs.
 185
 186 //===---------------------------------------------------------------------===//
 187
 188 The DAG Isel doesn't fold the loads into the adds in this testcase.  The
 189 pattern selector does.  This is because the chain value of the load gets
 190 selected first, and the loads aren't checking to see if they are only used by
 191 and add.
 192
 193 .ll:
 194
 195 int %test(int* %x, int* %y, int* %z) {
 196         %X = load int* %x
 197         %Y = load int* %y
 198         %Z = load int* %z
 199         %a = add int %X, %Y
 200         %b = add int %a, %Z
 201         ret int %b
 202 }
 203
 204 dag isel:
 205
 206 _test:
 207         movl 4(%esp), %eax
 208         movl (%eax), %eax
 209         movl 8(%esp), %ecx
 210         movl (%ecx), %ecx
 211         addl %ecx, %eax
 212         movl 12(%esp), %ecx
 213         movl (%ecx), %ecx
 214         addl %ecx, %eax
 215         ret
 216
 217 pattern isel:
 218
 219 _test:
 220         movl 12(%esp), %ecx
 221         movl 4(%esp), %edx
 222         movl 8(%esp), %eax
 223         movl (%eax), %eax
 224         addl (%edx), %eax
 225         addl (%ecx), %eax
 226         ret
 227
 228 This is bad for register pressure, though the dag isel is producing a
 229 better schedule. :)
 230
 231 //===---------------------------------------------------------------------===//
 232
 233 This testcase should have no SSE instructions in it, and only one load from
 234 a constant pool:
 235
 236 double %test3(bool %B) {
 237         %C = select bool %B, double 123.412, double 523.01123123
 238         ret double %C
 239 }
 240
 241 Currently, the select is being lowered, which prevents the dag combiner from
 242 turning 'select (load CPI1), (load CPI2)' -> 'load (select CPI1, CPI2)'
 243
 244 The pattern isel got this one right.
 245
 246 //===---------------------------------------------------------------------===//
 247
 248 We need to lower switch statements to tablejumps when appropriate instead of
 249 always into binary branch trees.
 250
 251 //===---------------------------------------------------------------------===//
 252
 253 SSE doesn't have [mem] op= reg instructions.  If we have an SSE instruction
 254 like this:
 255
 256   X += y
 257
 258 and the register allocator decides to spill X, it is cheaper to emit this as:
 259
 260 Y += [xslot]
 261 store Y -> [xslot]
 262
 263 than as:
 264
 265 tmp = [xslot]
 266 tmp += y
 267 store tmp -> [xslot]
 268
 269 ..and this uses one fewer register (so this should be done at load folding
 270 time, not at spiller time).  *Note* however that this can only be done
 271 if Y is dead.  Here's a testcase:
 272
 273 %.str_3 = external global [15 x sbyte]          ; <[15 x sbyte]*> [#uses=0]
 274 implementation   ; Functions:
 275 declare void %printf(int, ...)
 276 void %main() {
 277 build_tree.exit:
 278         br label %no_exit.i7
 279 no_exit.i7:             ; preds = %no_exit.i7, %build_tree.exit
 280         %tmp.0.1.0.i9 = phi double [ 0.000000e+00, %build_tree.exit ], [ %tmp.34.i18, %no_exit.i7 ]      ; <double> [#uses=1]
 281         %tmp.0.0.0.i10 = phi double [ 0.000000e+00, %build_tree.exit ], [ %tmp.28.i16, %no_exit.i7 ]     ; <double> [#uses=1]
 282         %tmp.28.i16 = add double %tmp.0.0.0.i10, 0.000000e+00
 283         %tmp.34.i18 = add double %tmp.0.1.0.i9, 0.000000e+00
 284         br bool false, label %Compute_Tree.exit23, label %no_exit.i7
 285 Compute_Tree.exit23:            ; preds = %no_exit.i7
 286         tail call void (int, ...)* %printf( int 0 )
 287         store double %tmp.34.i18, double* null
 288         ret void
 289 }
 290
 291 We currently emit:
 292
 293 .BBmain_1:
 294         xorpd %XMM1, %XMM1
 295         addsd %XMM0, %XMM1
 296 ***     movsd %XMM2, QWORD PTR [%ESP + 8]
 297 ***     addsd %XMM2, %XMM1
 298 ***     movsd QWORD PTR [%ESP + 8], %XMM2
 299         jmp .BBmain_1   # no_exit.i7
 300
 301 This is a bugpoint reduced testcase, which is why the testcase doesn't make
 302 much sense (e.g. its an infinite loop). :)
 303
 304 //===---------------------------------------------------------------------===//
 305
 306 None of the FPStack instructions are handled in
 307 X86RegisterInfo::foldMemoryOperand, which prevents the spiller from
 308 folding spill code into the instructions.
 309
 310 //===---------------------------------------------------------------------===//
 311
 312 In many cases, LLVM generates code like this:
 313
 314 _test:
 315         movl 8(%esp), %eax
 316         cmpl %eax, 4(%esp)
 317         setl %al
 318         movzbl %al, %eax
 319         ret
 320
 321 on some processors (which ones?), it is more efficient to do this:
 322
 323 _test:
 324         movl 8(%esp), %ebx
 325         xor %eax, %eax
 326         cmpl %ebx, 4(%esp)
 327         setl %al
 328         ret
 329
 330 Doing this correctly is tricky though, as the xor clobbers the flags.
 331
 332 //===---------------------------------------------------------------------===//
 333
 334 We should generate 'test' instead of 'cmp' in various cases, e.g.:
 335
 336 bool %test(int %X) {
 337         %Y = shl int %X, ubyte 1
 338         %C = seteq int %Y, 0
 339         ret bool %C
 340 }
 341 bool %test(int %X) {
 342         %Y = and int %X, 8
 343         %C = seteq int %Y, 0
 344         ret bool %C
 345 }
 346
 347 This may just be a matter of using 'test' to write bigger patterns for X86cmp.
 348
 349 //===---------------------------------------------------------------------===//
 350
 351 Evaluate whether using movapd for SSE reg-reg moves is faster than using
 352 movsd/movss for them.  It may eliminate false partial register dependences by
 353 writing the whole result register.
 354
 355 //===---------------------------------------------------------------------===//
 356
 357 SSE should implement 'select_cc' using 'emulated conditional moves' that use
 358 pcmp/pand/pandn/por to do a selection instead of a conditional branch:
 359
 360 double %X(double %Y, double %Z, double %A, double %B) {
 361         %C = setlt double %A, %B
 362         %z = add double %Z, 0.0    ;; select operand is not a load
 363         %D = select bool %C, double %Y, double %z
 364         ret double %D
 365 }
 366
 367 We currently emit:
 368
 369 _X:
 370         subl $12, %esp
 371         xorpd %xmm0, %xmm0
 372         addsd 24(%esp), %xmm0
 373         movsd 32(%esp), %xmm1
 374         movsd 16(%esp), %xmm2
 375         ucomisd 40(%esp), %xmm1
 376         jb LBB_X_2
 377 LBB_X_1:
 378         movsd %xmm0, %xmm2
 379 LBB_X_2:
 380         movsd %xmm2, (%esp)
 381         fldl (%esp)
 382         addl $12, %esp
 383         ret
 384
 385 //===---------------------------------------------------------------------===//
 386
 387 The x86 backend currently supports dynamic-no-pic. Need to add asm
 388 printer support for static and PIC.